1.8 V、6 LVDS/12 CMOS输出 低功耗时钟扇出缓冲器 ADCLK846 功能框图 特性 ADCLK846 LVDS/CMOS OUT0 (OUT0A) OUT0 (OUT0B) VREF OUT1 (OUT1A) CLK OUT1 (OUT1B) CLK CTRL_A LVDS/CMOS OUT2 (OUT2A) OUT2 (OUT2B) OUT3 (OUT3A) 应用 低抖动时钟分配 时钟与数据信号恢复 电平转换 无线通信 有线通信 医疗和工业成像 自动测试设备(ATE)和高性能仪器仪表 概述 ADCLK846是一款1.2 GHz/250 MHz LVDS/CMOS扇出缓冲 器，针对低抖动、低功耗应用进行了优化。其配置范围为 OUT3 (OUT3B) OUT4 (OUT4A) OUT4 (OUT4B) CTRL_B SLEEP OUT5 (OUT5A) OUT5 (OUT5B) 07226-001 可选的LVDS/CMOS输出 最高6 LVDS(1.2 GHz)或12 CMOS(250 MHz)输出 每个通道的功率小于16 mW(工作频率为100 MHz) 积分抖动：54 fs(12 kHz至20 MHz) 加性宽带抖动：100 fs 传播延迟：2.0 ns(LVDS) 输出上升/下降时间：135 ps(LVDS) 输出间偏斜：65 ps(LVDS) 休眠模式 引脚可编程控制 电源：1.8 V 图1. 包括LVPECL、LVDS、HSTL、CML、CMOS在内的各种单 端、差分逻辑电平均可作为时钟输入。 表8列出了各类连接的接口。SLEEP引脚可使能休眠模式， 6 LVDS至12 CMOS输出，包括LVDS和CMOS输出组合。两 以关闭器件。 条控制线用于选择LVDS输出或CMOS输出作为固定输出。 该器件采用24引脚LFCSP封装。器件的额定工作温度范围 为−40°C至+85°C(标准工业温度范围)。 Rev. B Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2009–2010 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 ADCLK846 目录 特性...................................................................................................1 典型工作特性 ...............................................................................8 应用...................................................................................................1 功能描述 ........................................................................................11 功能框图 ..........................................................................................1 时钟输入....................................................................................11 概述...................................................................................................1 交流耦合应用...........................................................................11 修订历史 ..........................................................................................2 时钟输出....................................................................................12 技术规格 ..........................................................................................3 控制和功能引脚 ......................................................................12 电气特性......................................................................................3 电源 ............................................................................................12 时序特性......................................................................................4 应用信息 ........................................................................................13 时钟特性......................................................................................5 在ADC时钟应用中使用ADCLK846输出 ...........................13 逻辑和电源特性 ........................................................................5 LVDS时钟分配 .........................................................................13 绝对最大额定值.............................................................................6 CMOS时钟分配........................................................................13 确定结温......................................................................................6 输入终端选项...........................................................................14 ESD警告 ......................................................................................6 外形尺寸 ........................................................................................15 热性能 ..........................................................................................6 订购指南....................................................................................15 引脚配置和功能描述 ....................................................................7 修订历史 2010年5月—修订版A至修订版B 更改积分随机抖动条件...........................................................4 2009年6月—修订版0至修订版A 格式更新 .....................................................................................通篇 2009年4月-版本0：初始版 Rev. B | Page 2 of 16 ADCLK846 技术规格 电气特性 除非另有说明，有典型值规格在VS = 1.8 V和TA = 25°C的条件下测得。除非另有说明，最小/最大值规格适用于以下工作范 围：VS = 1.8 V ± 5%、TA = −40°C至+85°C。除非另有说明，输入压摆率> 1 V/ns。 表1 参数 符号 时钟输入 输入频率 差分输入灵敏度 最小值 典型值 0 输入电压失调 单端输入灵敏度 输入电阻(差分) 输入电容 输入偏置电流(各引脚) LVDS时钟输出 输出频率 差分输出电压 失调电压 短路电流 +350 mV mV p-p CLK交流耦合；CLK交流旁路至地 kΩ pF µA 输入满摆幅 1200 454 50 1.375 50 6 MHz mV mV V mV mA 1.8 VS/2 − 0.1 0.4 30 150 7 2 CIN −350 VOD ∆V OD VOS ∆V OS ISA, ISB 247 344 1.125 1.25 3 CMOS时钟输出 输出频率 高电平输出电压 VOH 低电平输出电压 VOL 基准电压 输出电压 输出电阻 输出电流 VREF 250 MHz 0.1 0.35 V V V V VS − 0.1 VS − 0.35 VS/2 − 0.1 VS/2 60 条件 VS/2 + 0.05 VS − 0.4 150 VCM VCMR 单位 差分输入 MHz mV p-p 压摆率较高时(电压摆幅较高)，从而改善抖动 性能 较大的电压摆幅可启动保护二极管，降低抖动 V p-p 性能 输入具有自偏置；使能交流耦合 V V 输入信号与200 mV p-p信号进行直流耦合 1200 输入电平 输入共模电压 输入共模范围 最大值 VS/2 + 0.1 500 Rev. B | Page 3 of 16 V Ω µA 终端电阻为100 Ω；差分(OUTx、OUTx) 摆幅与频率的关系见图9 各引脚(输出短接至GND) 单端，终端 = 开路 OUTx和OUTx同相 各输出端负载为10 pF；摆幅与频率 的关系见图16 1 mA负载 10 mA负载 1 mA负载 10 mA负载 ±500 μA ADCLK846 时序特性 表2 参数 LVDS输出 输出上升/下降时间 传输延迟(CLK至LVDS输出) 温度系数 输出偏斜1 在同一器件上的所有LVDS输出 跨多个器件的所有LVDS输出 加性时间抖动 积分随机抖动 符号 tR, tF tPD 最小值典型值最大值 单位 1.5 LVDS至CMOS输出偏斜2 同一器件的LVDS输出和CMOS输出 1 2 3 235 2.7 ps ns ps/°C 65 390 ps ps 54 74 86 150 260 宽带随机抖动2 串扰引起的抖动 CMOS输出 输出上升/下降时间 传输延迟(CLK至CMOS输出) 温度系数 输出偏斜2 同一器件上的所有CMOS输出 跨多个器件的所有CMOS输出 加性时间抖动 积分随机抖动 宽带随即抖动3 串扰引起的抖动 135 2.0 2.0 tR, tF tPD 2.5 525 3.2 2.2 fs rms fs rms fs rms fs rms fs rms 950 4.2 ps ns ps/°C 175 640 ps ps 56 100 260 0.8 1.6 是指在相同的电压、温度条件下，任两条相似的延迟路径之间的差异。 在时钟信号的上升沿测得。 利用ADC的信噪比计算得出。 Rev. B | Page 4 of 16 条件 终端电阻为100 Ω(差分)；3.5 mA 20%至80%差分测量 VICM = VREF、VID = 0.5 V BW = 12 kHz至20 MHz、CLK = 1000 MHz BW = 50 kHz至80 MHz、CLK = 1000 MHz BW = 10 Hz至100 MHz、CLK = 1000 MHz 输入压摆率 = 1 V/ns 由载波偏移10 MHz干扰得到的杂散能量计得出 终端=开路 20%至80%；CMOS负载 = 10 pF 10 pF负载 fs rms fs rms fs rms BW = 12 kHz至20 MHz、CLK = 200 MHz 输入偏斜 = 2 V/ns，见图11 由载波偏移10MHz干扰得到的杂散能量计算得 出 ns CMOS负载 = 10 pF、LVDS负载 = 100 Ω ADCLK846 时钟特性 表3. 时钟输出相位噪声 参数 CLK至LVDS绝对相位噪声 1,000 MHz 最小值 CLK至CMOS绝对相位噪声 200 MHz 典型值 最大值 单位 −90 −108 −117 −126 −134 −141 −146 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz −100 −117 −128 −138 −147 −153 −156 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/Hz 条件 输入压摆率 > 1 V/ns 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 1 MHz偏移 10 MHz偏移 输入压摆率 > 1 V/ns 10 Hz偏移 100 Hz偏移 1 kHz偏移 10 kHz偏移 100 kHz偏移 1 MHz偏移 10 MHz偏移 逻辑和电源特性 表4. 控制引脚的特性 参数 控制引脚 (CTRL_A, CTRL_B, SLEEP)1 逻辑1电压 逻辑0电压 逻辑1电流 逻辑0电流 电容 电源 电源电压要求 LVDS输出、全速运转 100 MHz时的LVDS 1,200 MHz时的LVDS CMOS输出、全速运转 100 MHz时的CMOS 符号 最小值 典型值 最大值 单位 VIH VIL IIH IIL VS − 0.4 5 −5 8 2 VS 250 MHz时的CMOS 1.71 1 2 PSRTPD PSRTPD V V pF 1.8 1.89 V VS = 1.8 V ± 5% 55 110 70 130 mA mA 所有输出使能为LVDS、带有负载；RL= 100 Ω 所有输出使能为LVDS、带有负载；RL= 100 Ω 75 95 mA 所有输出使能为CMOS、带有负载；CMOS负载为 10 pF 155 190 mA 所有输出使能为CMOS、带有负载；CMOS负载为 10 pF 3 mA SLEEP引脚拉高；不包括内部电阻引起的功耗。 休眠 电源抑制2 LVDS CMOS 0.4 20 +5 条件 0.9 1.2 ps/mV ps/mV 这些引脚各有一个200 kΩ内部下拉电阻。 VS变化所引起的TPD变化。 Rev. B | Page 5 of 16 ADCLK846 绝对最大额定值 确定结温 表5 下述公式用来计算应用PCB的结温： 参数 电源电压 VS至GND 输入 CLK和CLK CMOS输入 输出： 最大电压 基准电压(VREF) 工作温度范围 环境温度 结温 存储温度范围 额定值 TJ = TCASE + (ΨJT × PD) 2V 其中： -0.3 V至+2 V -0.3 V至+2 V TCASE为用户在封装的顶部中心测量到的壳温(°C)。 -0.3 V至+2 V -0.3 V至+2 V PD为功耗。 -40℃至+85℃ 150℃ -65℃至+150℃ 的一阶近似值，计算公式如下： TJ为结温(°C)。 ΨJT的说明见表6。 θJA值供封装比较和PCB设计考虑时使用。θJA可用于计算TJ TJ = TA + (θJA × PD) 其中，TA为环境温度(°C)。 注意，超出上述绝对最大额定值可能会导致器件永久性损 θJB值供封装比较和PCB设计考虑时使用。 坏。这只是额定最值，不表示在这些条件下或者在任何其 它超出本技术规范操作章节中所示规格的条件下，器件能 够正常工作。长期在绝对最大额定值条件下工作会影响器 ESD警告 件的可靠性。 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放 电。尽管本产品具有专利或专有保护电路，但在遇 到高能量ESD时，器件可能会损坏。因此，应当采取 适当的ESD防范措施，以避免器件性能下降或功能丧 失。 热性能 表6 参数 符号 结至环境热阻 静止空气 气流速度为0.0 m/s 流动空气 气流速度为1.0m/s 气流速度为2.5m/s 结至板热阻 流动空气 气流速度为1.0 m/s 结至外壳热阻 流动空气 芯片至散热器 结至封装顶部特性参数 静止空气 气流速度为0 m/s θJA 1 描述 值1 单位 57.0 °C/W 49.8 44.7 °C/W °C/W 35.2 °C/W 2.0 °C/W 1.0 °C/W 按照JEDEC JESD51-2 θJMA 按照JEDEC JESD51-6 θJB 按照JEDEC JESD51-8 θJC 按照MIL-STD883，方法1012.1 ΨJT 按照JEDEC JESD51-2 结果源于仿真。采用JEDEC多层PCB。在确定实际应用的热性能时，要求仔细检查应用的条件，以确定这些条件是否与计算的假设条件相符。 Rev. B | Page 6 of 16 ADCLK846 24 23 22 21 20 19 OUT0 (OUT0A) OUT0 (OUT0B) VS OUT1 (OUT1A) OUT1 (OUT1B) VS 引脚配置和功能描述 ADCLK846 V TOP VIEW (Not to Scale) 18 17 16 15 14 13 OUT2 (OUT2A) OUT2 (OUT2B) VS OUT3 (OUT3A) OUT3 (OUT3B) VS NOTES: 1. EXPOSED PADDLE MUST BE CONNECTED TO GND. 07226-002 PIN 1 INDICATOR V SLEEP 7 OUT5 (OUT5B) 8 OUT5 (OUT5A) 9 VS 10 OUT4 (OUT4B) 11 OUT4 (OUT4A) 12 REF 1 CLK 2 CLK 3 S 4 CTRL_A 5 CTRL_B 6 图2. 引脚配置 表7. 引脚功能描述 引脚编号 1 2 3 4, 10, 13, 16, 19, 22 5 6 7 8 9 11 12 14 15 17 18 20 21 23 24 (25) 引脚名称 VREF CLK CLK VS CTRL_A CTRL_B SLEEP OUT5 (OUT5B) OUT5 (OUT5A) OUT4 (OUT4B) OUT4 (OUT4A) OUT3 (OUT3B) OUT3 (OUT3A) OUT2 (OUT2B) OUT2 (OUT2A) OUT1 (OUT1B) OUT1 (OUT1A) OUT0 (OUT0B) OUT0 (OUT0A) EPAD 描述 基准电压。 时钟输入(-)。 时钟输入(+)。 电源电压。 输出1至输出0的CMOS输入控制(0：LVDS；1：CMOS) 输出5至输出2的CMOS输入控制(0：LVDS；1：CMOS) 休眠模式的CMOS输入(0：正常工作；1：休眠) 差分LVDS输出5的互补部分或通道B的CMOS输出5 差分LVDS输出5的实际部分或通道A的CMOS输出5 差分LVDS输出4的互补部分或通道B的CMOS输出4 差分LVDS输出4的实际部分或通道A的CMOS输出4 差分LVDS输出3的互补部分或通道B的CMOS输出3 差分LVDS输出3的实际部分或通道A的CMOS输出3 差分LVDS输出2的互补部分或通道B的CMOS输出2 差分LVDS输出2的实际部分或通道A的CMOS输出2 差分LVDS输出1的互补部分或通道B的CMOS输出1 差分LVDS输出1的实际部分或通道A的CMOS输出1 差分LVDS输出0的互补部分或通道B的CMOS输出0 差分LVDS输出0的实际部分或通道A的CMOS输出0 底部焊盘。底部焊盘必须连接到地。 Rev. B | Page 7 of 16 ADCLK846 典型工作特性 除非另有说明，VS = 1.8 V、TA = 25°C。 2 M 200ps 10.0GS/s CH1 –36.0mV CH2 100mV M 1.0ns 10.0GS/s CH1 –36.0mV 07226-006 CH2 100mV 07226-003 2 图6. 当工作频率为200 MHz时的LVDS输出波形 图3. 当工作频率为1200 MHz时的LVDS输出波形 2.3 2.4 2.3 PROPAGATION DELAY (ns) PROPATATION DELAY (ns) 2.2 2.1 2.0 1.9 1.8 2.2 2.1 2.0 1.9 1.8 1.7 1.6 0.3 0.5 0.7 0.9 1.1 1.3 1.5 1.7 INPUT DIFFERENTIAL (V p-p) 1.4 200 07226-004 1.7 0.1 800 1000 1200 1400 1600 图7. LVDS传输延迟与VCM 的关系 715 DIFFERENTIAL OUTPUT SWING (mV p-p) 54 53 52 51 50 49 48 47 0 200 400 600 800 1000 FREQUENCY (MHz) 1200 07226-105 46 图5. LVDS输出占空比与频率的关系 705 695 685 675 1.62 1.72 1.82 1.92 POWER SUPPLY (V) 图8. LVDS输出摆幅与电源电压的关系 Rev. B | Page 8 of 16 07226-014 55 DUTY CYCLE (%) 600 INPUT COMMON-MODE (mV) 图4. LVDS传输延迟与VID 的关系 45 400 07226-007 1.5 ADCLK846 –80 ABSOLUTE PHASE NOISE MEASURED @ 1GHz WITH AGILENT E5052 USING WENZEL CLOCK SOURCE CONSISTING OF A WENZEL 100MHz CRYSTAL OSCILLATOR (P/N 500-06672), WENZEL 5× MULTIPLIER (P/N LNOM-100-5-13-14-F-A), AND A WENZEL 2× MULTIPLIER (P/N LNDD-500-14-14-1-D). –90 800 PHASE NOISE (dBc/Hz) –100 700 600 500 –110 –120 ADCLK846 –130 –140 CLOCK SOURCE –150 –160 100 1k 10k 100k 图9. LVDS差分输出摆幅与输入频率的关系 10M 100M 图12. 当工作频率为1000 MHz时的绝对相位噪声LVDS 150 200 125 BOTH BANKS CMOS 150 100 CURRENT (mA) CURRENT (mA) 1M FREQUENCY OFFSET (Hz) 07226-112 1700 INPUT FREQUENCY (MHz) –180 10 07226-009 1600 1500 1400 1300 1200 1100 900 1000 800 700 600 500 400 100 300 –170 400 200 DIFFERENTIAL OUTPUT SWING (mV p-p) 900 75 50 BANK A CMOS, BANK B LVDS 100 50 200 400 600 800 1000 1200 1400 1600 1800 FREQUENCY (MHz) 0 25 54 400 53 350 52 DUTY CYCLE (%) 450 300 250 200 47 50 46 2.0 INPUT SLEW RATE (V/ns) 2.5 175 200 225 250 49 100 1.5 150 50 48 1.0 125 51 150 07226-011 JITTER (fS rms) 55 0.5 100 图13. 不同逻辑组合中的LVDS/CMOS电流与频率的关系 500 0 75 FREQUENCY (MHz) 图10. LVDS电流与频率的关系(所有分组设置为LVDS) 0 50 45 0 50 100 150 200 250 FREQUENCY (MHz) 图14. CMOS输出占空比与频率的关系(负载为10 pF) 图11. 加性宽带抖动与输入压摆率的关系 Rev. B | Page 9 of 16 07226-114 0 07226-110 0 BOTH BANKS LVDS 07226-113 BANK A LVDS, BANK B CMOS 25 ADCLK846 CH1 300mV 1.25ns/DIV CH1 954mV CH1 300mV 图15.在工作频率为200 MHz、负载为10 pF的条件下的 CMOS输出波形 5.0ns/DIV 954mV 图18.在工作频率为50 MHz、负载为10 pF的条件下的 CMOS输出波形 1.8 1.9 1.8 RL = 750Ω 25°C RL = 1kΩ 1.7 OUTPUT SWING (V) 1.7 OUTPUT SWING (V) CH1 07226-018 1 07226-115 1 1.6 85°C 1.5 1.4 1.6 RL = 500Ω RL = 300Ω 1.5 1.3 100 150 200 250 FREQUENCY (MHz) 2.0 1.9 CL = 5pF CL = 10pF 1.6 1.5 CL = 20pF 1.4 1.3 1.2 1.1 1.0 0 50 100 150 200 FREQUENCY (MHz) 250 07226-017 OUTPUT SWING (V) 1.7 0 50 100 150 200 FREQUENCY (MHz) 图19. CMOS输出摆幅与频率和阻性负载的关系 图16. CMOS输出摆幅与频率和温度的关系(负载为10 pF) 1.8 1.4 图17. CMOS输出摆幅与频率和容性负载的关系 Rev. B | Page 10 of 16 250 07226-015 1.1 50 07226-116 1.2 ADCLK846 功能描述 VS ADCLK846的时钟输入为所有输出通道提供时钟信号。对 9kΩ 9.5kΩ 9kΩ 8.5kΩ CLK 这种做法允许选择多个逻辑配置(6LVDS至12CMOS输出)及 其它使用这两种逻辑的组合。 CLK GND 07226-023 LVDS和CMOS电平输出，每个通道分组均支持引脚编程。 图20. ADCLK846输入级 时钟输入 ADCLK846的差分输入引脚具有内部自偏置。时钟输入带 有电阻分压器，能够为输入设置共模电平。补充输入的偏 压约为30mV，低于实际输入，当停止输入信号的传输 时，可避免振荡。等效输入电路见图20。 输入既支持交流耦合又支持直流耦合。表8对输入逻辑兼 容性进行了阐述。如需单端输入，可将引脚与差分输入的 一端进行直流或交流耦合。用户可以利用一个电容将另一 交流耦合应用 需要交流耦合应用时，ADCLK846提供了两种选择。第一 种选择不需要连接外部元件(隔直电容除外)，它允许用户 将基准信号耦合至时钟输入引脚(见图31)。 第二种选择允许借助VREF引脚设置ADCLK84的直流偏置电 平。VREF引脚可通过电阻连接至CLK和CLK。这样做能够 保证较低的ADCLK846信号的终端阻抗(见图32)。 内部偏置电阻仍与外部偏置并联。不过，内部电阻的阻抗 输入端旁路至地。 注意：输入压摆率低可导致抖动性能的下降，如图11所 示。不同终端示意图见图28至图32。 相对较高；因此，外部终端的电压最高可达VREF。当用户 不希望仅凭内部偏置对输入进行轻微的调整时，这一特性 也很有用。 表8. 输入逻辑兼容性 电源电压(V) 3.3 2.5 1.8 3.3 2.5 1.8 1.5 3.3 2.5 1.8 逻辑 CML CML CML CMOS CMOS CMOS HSTL LVDS LVPECL LVPECL LVPECL 共模 (V) 2.9 2.1 1.4 1.65 1.25 0.9 0.75 1.25 2.0 1.2 0.5 输出摆幅(V) 0.8 0.8 0.8 3.3 2.5 1.8 0.75 0.4 0.8 0.8 0.8 Rev. B | Page 11 of 16 交流耦合 允许 允许 允许 不允许 不允许 允许 允许 允许 允许 允许 允许 直流耦合 不允许 不允许 允许 不允许 不允许 允许 允许 允许 不允许 允许 允许 ADCLK846 时钟输出 每个驱动器由一个差分LVDS输出或两个单端CMOS输出组 成(总是同相)。使能LVDS驱动器后，相应的CMOS驱动器 变为三态。使能CMOS驱动器后，相应的LVDS驱动器关断 并变为三态。等效输出级见图21和图22。 ADCLK846需要为VS提供一个1.8 V ± 5%电源。为充分发挥 器件的性能，建议用户利用一个电容值足够大(>10 μF)的 电容将PCB上的电源旁路，再用一个电容值足够大(0.1 μF) 的电容将所有电源引脚旁路；将电容尽可能地靠近器件。 ADCLK846评估板(ADCLK846/PCBZ)在布局方面起到了很 VS 3.5mA 好的示范作用。 裸露金属焊盘 OUTx ADCLK846封装上的裸露金属焊盘采用电气连接和热增强 OUTx 型结构。为保证器件能够正常工作，必须保证焊盘正确地 接地(GND)。ADCLK846通过裸露的焊盘散热。PCB起到 07226-024 3.5mA 为ADCLK846散热的作用。PCB附件必须能够提供通向较 图21. 简化的LVDS输出等效电路 VS 大散热区域的热路径；例如：PCB的接地层。这需要从顶 层到接地层之间提供一系列过孔。示例参见图23。 VS OUTxB 07226-025 OUTxA VIAS TO GND PLANE 图22. CMOS等效输出电路 CTRL_A逻辑选择引脚 引脚CTRL_A用于为输出1和输出0选择CMOS(高)或LVDS (低)逻辑。该引脚内置一个200 kΩ下拉电阻。 CTRL_B逻辑选择引脚 引脚CTRL_B用于为输出5、输出4、输出3和输出2选择 CMOS(高)或LVDS(低)逻辑。该引脚内置一个200 kΩ下拉 电阻。 休眠模式 引脚SLEEP用于为除带隙以外的其余芯片断电。输入为高 电平有效，可将输出置于高阻态。此引脚内置一个200kΩ 下拉电阻。休眠状模式时，控制引脚仍继续工作。 Rev. B | Page 12 of 16 07226-026 控制和功能引脚 图23. 连接裸露焊盘的PCB焊盘示例 ADCLK846 应用信息 在ADC时钟应用中使用ADCLK846输出 LVDS时钟分配 任何高速模数转换器(ADC)对用户提供的采样时钟的质量 ADCLK846能提供CMOS或LVDS时钟输出。LVDS是差分 都非常敏感。ADC可看作一个采样混频器；时钟信号中的 输出选项，采用电流模式输出级。标称电流为3.5 mA，在 任何噪声、失真或时序抖动都与ADC输出的有用信号混合 100 Ω电阻条件下，可产生350 mV输出摆幅。LVDS输出符 在一起。时钟的完整性需求随模拟输入频率和分辨率的变 合并超过ANSI/TIA/EIA-644规格的要求。推荐的LVDS输 化而改变；当分辨率高于14位时，较高模拟输入频率应用 出终端电路见图25。 要求最严格。ADC的理论信噪比受ADC分辨率和采样时钟 抖动的限制。假设一个理想的ADC具有无穷大分辨率，步 长和量化误差可忽略不计，则SNR的计算公式如下： 如果需要进行交流耦合，请在100Ω终端电阻前/后放置耦 合电容。 VS 1 SNR = 20log 2πf ATJ VS 100Ω 100Ω DIFFERENTIAL (COUPLED) LVDS 07226-028 LVDS 其中： 图25. LVDS输出终端 fA为需要被数字化的最高模拟频率。 如 欲 了 解 更 多 关 于 LVDS的 信 息 ， 请 参 阅 ADI公 司 网 站 TJ为采样时钟的均方根抖动。 图24显示出采样时钟抖动与模拟频率和有效位数(ENOB)的 www.analog.com上的AN-586应用笔记。 函数关系。如需了解更多信息，请阅读AN-756应用笔记和 CMOS时钟分配 AN-501应用笔记。 ADCLK846的输出驱动器也能够配置为CMOS驱动器。选 择为CMOS驱动器时，各输出变为一对CMOS输出。这些 110 1 SNR = 20log 2πf T A J 100 18 输出与1.8 V CMOS兼容。 16 采用单端CMOS时钟时，适用以下准则： 90 70 60 fS 400 f S 30 10 12 1ps 如果可能的话，设计点对点连接，使得每个驱动器与一个 接收器相对应。以这种方式连接输出引脚可以简化终端方 案并降低因输出走线的阻抗不匹配而导致的响铃振荡。通 2ps 10 10p s 8 器的瞬态电流。 6 电阻值由电路板设计及时序要求决定；典型值为10 Ω至100 50 40 14 100 fA FULL-SCALE SINE WAVE ANALOG FREQUENCY (MHz) 1k 常需要源端的串联端接电阻提供传输线匹配和/或降低驱动 07226-027 SNR (dB) 80 ENOB TJ = 100 fS 200 图24. SNR和ENOB与模拟输入频率的关系 Ω。另外，CMOS输出还会受能驱动的容性负载或走线长 度的限制。通常，建议将走线长度控制在3英寸以内，以 保持信号上升/下降时间和信号完整性。 的PCB上提供所需低抖动时钟的任务。对嘈杂的PCB的单 端时钟进行分配可导致在采样时钟信号中产生耦合噪声。 差分分配具有共模抑制特性，可在嘈杂的环境下提供优越 的时钟性能。ADCLK846的LVDS输出引脚可产生差分时钟 输出，从而实现最大限度提高转换器信噪比性能的时钟方 案。在选择最佳时钟/转换器解决方案时，要考虑ADC的 输入需求(差分或单端、逻辑电平、终端)。 Rev. B | Page 13 of 16 CMOS 10Ω 60.4Ω (1.0 INCH) CMOS MICROSTRIP 图26. CMOS输出的串行端接 07226-076 许多高性能ADC均提供差分时钟输入功能，以简化在嘈杂 ADCLK846 VCC PCB走线远端的终端是第二选项。ADCLK846的CMOS输出 CLK 无法提供足够的电流，来为低阻抗远端终端提供全电压摆 幅(见图27)。请将远端终端网络与PCB走线的阻抗相匹配 CLK 并提供所需开关点。信号摆幅降低后仍可以满足某些应用 VCC 对接收器输入的需求。在不太重要的网络中驱动长走线 时，这一点非常有用。 VS 10Ω CLK 100Ω 图29. 典型的交流耦合或直流耦合CML配置 (CML耦合限制见表8) CMOS 07226-077 CMOS 50Ω 07226-129 CLK 100Ω 图27. 远端终端CMOS输出 CLK 由于单端CMOS时钟的限制，在长走线上驱动高速信号 时，需考虑使用差分输出。ADCLK846能提供LVDS输出， CLK 50Ω 因此，当差分信号的固有抗扰度能够提供出色的时钟转换 性能时，该器件能较好地驱动长走线。 50Ω VCC – 2V 输入终端选项 CLK 在单端操作中，应将未用的输入旁路至GND，如图31所 CLK 50Ω 图32显示的是利用VREF向VS/2提供低阻抗终端。此外，它 还显示出利用外部电阻来抵消30 mV输入失调电压的方 法。例如：利用1.8 V CMOS和长走线来提供远端终端。 50Ω 07226-130 示。 VCC – 2V 图30. 典型的交流耦合或直流耦合LVPECL配置 (LVPECL直流耦合限制见表8) CLK 100Ω CLK CLK CLK CLK CLK CLK 07226-131 CLK 图28. 典型的交流耦合或直流耦合 LVDS或HSTL配置(见表8) 图31.用于短走线的典型1.8 V CMOS配置 (CMOS兼容性见表8) VREF CLK CLK 07226-132 100Ω CLK 07226-128 CLK 图32. 利用VREF向VS/2提供低阻抗终端 Rev. B | Page 14 of 16 ADCLK846 外形尺寸 0.60 MAX 4.00 BSC SQ TOP VIEW 0.50 BSC 3.75 BSC SQ 0.50 0.40 0.30 1.00 0.85 0.80 0.80 MAX 0.65 TYP 12° MAX 0.30 0.23 0.18 SEATING PLANE PIN 1 INDICATOR 24 1 19 18 *2.45 EXPOSED PAD (BOTTOMVIEW) 13 12 7 6 2.30 SQ 2.15 0.23 MIN 2.50 REF 0.05 MAX 0.02 NOM 0.20 REF COPLANARITY 0.08 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. *COMPLIANT TO JEDEC STANDARDS MO-220-VGGD-2 EXCEPT FOR EXPOSED PAD DIMENSION 080808-A PIN 1 INDICATOR 0.60 MAX 图33. 24引脚引脚架构芯片级[LFCSP_VQ]封装 4 mm × 4 mm超薄四方体 (CP-24-2) 图示尺寸单位：mm 订购指南 型号1 ADCLK846BCPZ ADCLK846BCPZ-REEL7 ADCLK846/PCBZ 1 温度范围 −40°C 至 +85°C −40°C 至 +85°C 封装描述 24引脚LFCSP_VQ 24引脚LFCSP_VQ 评估板 Z = 符合RoHS标准的器件。 Rev. B | Page 15 of 16 封装选项 CP-24-2 CP-24-2 ADCLK846 注释 ©2009–2010 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D07226sc-0-6/11(B) Rev. B | Page 16 of 16