正誤表 この製品のデータシートに間違いがありましたので、お詫びして訂正いたします。 この正誤表は、2011 年 9 月 14 日現在、アナログ・デバイセズ株式会社で確認した誤りを 記したものです。 なお、英語のデータシート改版時に、これらの誤りが訂正される場合があります。 正誤表作成年月日： 製品名： 2011 年 9 月 14 日 AD5791 対象となるデータシートのリビジョン(Rev)：Rev.0 訂正箇所： データシート ５頁、６頁の出力セトリングタイムに関する記述と、それに 関するタイミングチャート。 DAC 出力のタイミングスペックにおいてｔ１３、ｔ１４のタイミングスペックの内容と、 タイミングチャート上の記載が間違っております。正しくは添付の資料の通りです。なお この資料は英文資料の RevB の５、 ６頁の写しです。この Revision の英文データシートは、 正しく修正されています。 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹 芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大 阪 MT ビル 2 号 電話 06（6350）6868 Data Sheet AD5791 TIMING CHARACTERISTICS VCC = 2.7 V to 5.5 V; all specifications TMIN to TMAX, unless otherwise noted. Table 4. Parameter t1 2 t2 t3 t4 t5 t6 t7 t8 t9 t10 t11 t12 t13 t14 t15 t16 t17 t18 t19 t20 t21 t22 1 2 Limit 1 IOVCC = 1.71 V to 3.3 V IOVCC = 3.3 V to 5.5 V 40 28 92 60 15 10 9 5 5 5 2 2 48 40 8 6 9 7 12 7 13 10 20 16 14 11 130 130 130 130 50 50 140 140 0 0 65 60 62 45 0 0 35 35 150 150 Unit ns min ns min ns min ns min ns min ns min ns min ns min ns min ns min ns min ns min ns min ns typ ns typ ns min ns typ ns min ns max ns max ns min ns typ ns typ Test Conditions/Comments SCLK cycle time SCLK cycle time (readback and daisy-chain modes) SCLK high time SCLK low time SYNC to SCLK falling edge setup time SCLK falling edge to SYNC rising edge hold time Minimum SYNC high time SYNC rising edge to next SCLK falling edge ignore Data setup time Data hold time LDAC falling edge to SYNC falling edge SYNC rising edge to LDAC falling edge LDAC pulse width low LDAC falling edge to output response time SYNC rising edge to output response time (LDAC tied low) CLR pulse width low CLR pulse activation time SYNC falling edge to first SCLK rising edge SYNC rising edge to SDO tristate (CL = 50 pF) SCLK rising edge to SDO valid (CL = 50 pF) SYNC rising edge to SCLK rising edge ignore RESET pulse width low RESET pulse activation time All input signals are specified with tR = tF = 1 ns/V (10% to 90% of IOVCC) and timed from a voltage level of (VIL + VIH)/2. Maximum SCLK frequency is 35 MHz for write mode and 16 MHz for readback and daisy-chain modes. Rev. B | Page 5 of 28 AD5791 Data Sheet t7 t1 SCLK 1 2 24 t3 t6 t2 t4 t5 SYNC t9 t8 SDIN DB23 DB0 t10 t12 t11 LDAC t13 VOUT t14 VOUT t15 CLR t16 VOUT t21 RESET 08964-002 t22 VOUT Figure 2. Write Mode Timing Diagram t1 t17 SCLK 1 2 24 t3 t6 t20 t7 1 2 24 t2 t5 t4 t5 t17 SYNC SDIN t9 DB23 DB0 INPUT WORD SPECIFIES REGISTER TO BE READ NOP CONDITION t18 t19 DB23 SDO REGISTER CONTENTS CLOCKED OUT Figure 3. Readback Mode Timing Diagram Rev. B | Page 6 of 28 DB0 08964-003 t8 1 ppm、±1 LSB INL 20ビット電圧出力DAC AD5791 機能ブロック図 特長 VCC 分解能: 1 ppm VDD VREFPF VREFPS INL: 1 ppm AD5791 IOVCC 直線性の長時間安定性: 0.19 LSB 温度ドリフト: 0.05 ppm/°C 以下 SDIN セトリング・タイム: 1μs SCLK グリッチ・インパルス: 1 nV-sec SYNC INPUT SHIFT REGISTER AND CONTROL LOGIC SDO 動作温度範囲: −40°C～+125°C 20 ピン TSSOP パッケージを採用 RFB 20 DAC REG 20-BIT DAC VOUT POWER-ON-RESET AND CLEAR LOGIC RESET 1.8 V 互換のデジタル・インターフェース RFB 6kΩ CLR 35 MHz のシュミット・トリガ付きデジタル・インターフェース R1 INV 20 LDAC 広い電源範囲:最大±16.5 V 6.8kΩ 6.8kΩ A1 DGND VSS AGND アプリケーション VREFNF VREFNS 08964-001 ノイズ・スペクトル密度: 7.5 nV/√Hz 図 1. 医療計測機器 テストおよび計測機器 表 1.相補デバイス 工業用制御 ハイエンド科学計装機器と航空宇宙計装機器 Part No. Description AD8675 Ultra precision, 36 V, 2.8 nV/√Hz rail-to-rail output op amp AD8676 Ultra precision, 36 V, 2.8 nV/√Hz dual rail-to-rail output op amp ADA4898-1 High voltage, low noise, low distortion, unity gain stable, high speed op amp 表 2.関連デバイス Part No. Description AD5781 18-bit, 0.5 LSB INL, voltage output DAC 概要 AD5791 は、最大 33 V の両電源で動作する、バッファなし電圧出 力の 1 チャンネル 20 ビット DAC です。 AD5791 には、5 V～(VDD − 2.5) V の正リファレンス電圧と(VSS + 2.5 V)～0 V の負リファレン ス電圧を入力することができます。AD5791 は最大±1 LSB の相対 精度仕様を持ち、最大±1 LSB の DNL 仕様で単調性を保証してい ます。 このデバイスは、最大 35 MHz のクロック・レートで動作し、か つ標準 SPI、QSPI™、MICROWIRE™、DSP の各インターフェース 規格と互換性を持つ多機能 3 線式シリアル・インターフェースを 採用しています。このデバイスは、パワーオン・リセット回路を 内蔵しており、この回路がパワーアップ時に DAC 出力を０V に して既知の出力インピーダンス状態を維持するため、デバイスに Rev. 0 対する有効な書込みが行われるまでこの状態を維持することがで きます。このデバイスは、出力を所定の負荷状態にする出力クラ ンプ機能を内蔵しています。 製品のハイライト 1. 2. 3. 4. 5. 1 ppm の精度。 最大±16.5 V の広い電源範囲。 −40°C～+125°C の動作温度範囲。 7.5 nV/√Hz の低いノイズ・スペクトル密度。 0.05 ppm/°C の低温度ドリフト。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2010 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 本 AD5791 目次 特長.......................................................................................................... 1 DACアーキテクチャ ........................................................................19 アプリケーション .................................................................................. 1 シリアル・インターフェース.........................................................19 機能ブロック図 ...................................................................................... 1 ハードウェア・コントロール・ピン.............................................20 概要.......................................................................................................... 1 内部レジスタ ....................................................................................21 製品のハイライト .................................................................................. 1 AD5791 の特長......................................................................................24 改訂履歴.................................................................................................. 2 0 Vへのパワーオン・リセット.......................................................24 仕様.......................................................................................................... 3 AD5791 の設定..................................................................................24 タイミング特性 .................................................................................. 5 DACの出力状態................................................................................24 絶対最大定格 .......................................................................................... 8 直線性の補償 ....................................................................................24 ESDの注意 .......................................................................................... 8 ピン配置およびピン機能説明 .............................................................. 9 代表的な性能特性 ................................................................................ 10 用語........................................................................................................ 17 動作原理................................................................................................ 19 出力アンプの構成 ............................................................................24 アプリケーション情報 ........................................................................26 代表的な動作回路 ............................................................................26 外形寸法 ................................................................................................27 改訂履歴 7/10—Revision 0: Initial Version Rev. 0 － 2/27 － オーダー・ガイド ............................................................................27 AD5791 仕様 特 に 指 定 が な い 限 り 、 VDD = 12.5 V ～ 16.5 V 、 VSS = −16.5 V ～ −12.5 V 、 VREFP = 10 V 、 VREFN = −10 V 、 VCC = 2.7 V ～ +5.5 V IOVCC = 1.71 V～5.5 V、RL = 無負荷、CL = 無負荷、すべての仕様は TMIN～TMAX で規定。 表 3. Parameter Min STATIC PERFORMANCE2 Resolution Integral Nonlinearity Error (Relative Accuracy) 20 −1 Differential Nonlinearity Error −1.5 −1.5 −3 −4 −1 −1.5 −2.5 Linearity Error Long Term Stability5 Full-Scale Error Full-Scale Error Temperature Coefficient Zero-Scale Error Zero-Scale Error Temperature Coefficient3 Gain Error Gain Error Temperature Coefficient3 Midscale Error −3 −5 −9 −1.5 −2.5 −9 −6 −10 −20 −3 −3 −3 Midscale Error Temperature Coefficient3 R1, RFB Matching OUTPUT CHARACTERISTICS3 Output Voltage Range Output Slew Rate Output Voltage Settling Time Output Noise Spectral Density Output Voltage Noise Digital-to-Analog Glitch Impulse Output Enabled Glitch Impulse Digital Feedthrough DC Output Impedance (Normal Mode) DC Output Impedance (Output Clamped to Ground) Spurious Free Dynamic Range Total Harmonic Distortion Rev. 0 A,B Version1 Typ Max Unit ±0.25 +1 Bits LSB ±0.25 ±0.5 ±1 ±2 ±0.5 ±0.75 ±1 0.16 0.19 0.11 ±0.1 ±0.25 ±0.8 ±0.02 ±0.1 ±0.15 ±0.75 ±0.04 ±0.3 ±0.4 ±0.4 ±0.04 ±1 ±1 ±1 ±0.005 0.01 +1.5 +1.5 +3 +4 +1 +1.5 +2.5 VREFN +3 +5 +9 +1.5 +2.5 +9 +6 +10 +20 +3 +3 +3 VREFP LSB LSB LSB LSB LSB LSB LSB LSB LSB LSB LSB LSB LSB ppm FSR/°C LSB LSB LSB ppm FSR/°C ppm FSR ppm FSR ppm FSR ppm FSR/°C LSB LSB LSB ppm FSR/°C % 50 1 1 7.5 7.5 7.5 1.1 V V/µs µs µs nV/√Hz nV/√Hz nV/√Hz µV p-p 15 5 1 45 nV-sec nV-sec nV-sec nV-sec 0.4 3.4 6 nV-sec kΩ kΩ 100 97 dB dB － 3/27 － Test Conditions/Comments B version, VREFP = +10 V, VREFN = −10 V, TA = 0°C to 105°C B version, VREFP = +10 V, VREFN = −10 V B version, VREFP = 10 V, VREFN = 0 V3 B version, VREFP = 5 V, VREFN = 0 V3 A version4 VREFP = +10 V, VREFN = −10 V VREFP = 10 V, VREFN = 0 V VREFP = 5 V, VREFN = 0 V After 500 hours at TA = 125°C After 1000 hours at TA = 125°C After 1000 hours at TA = 100°C VREFP = +10 V, VREFN = −10 V VREFP = 10 V, VREFN = 0 V3 VREFP = 5 V, VREFN = 0 V3 VREFP = +10 V, VREFN = −10 V VREFP = 10 V, VREFN = 0 V3 VREFP = 5 V, VREFN = 0 V3 VREFP = +10 V, VREFN = −10 V VREFP = 10 V, VREFN = 0 V3 VREFP = 5 V, VREFN = 0 V3 VREFP = +10 V, VREFN = −10 V VREFP = 10 V, VREFN = 0 V3 VREFP = 5 V, VREFN = 0 V3 10 V step to 0.02%, AD845 output buffer 500 code step to ±1 LSB, AD797 output buffer6 at 1 kHz, DAC code = midscale at 10 kHz, DAC code = midscale At 100 kHz, DAC code = midscale DAC code = midscale, 0.1 Hz to 10 Hz bandwidth7 VREFP = +10 V, VREFN = −10 V VREFP = 10 V, VREFN = 0 V VREFP = 5 V, VREFN = 0 V On removal of output ground clamp 1 kHz tone, 10 kHz sample rate 1 kHz tone, 10 kHz sample rate AD5791 Parameter Min REFERENCE INPUTS3 VREFP Input Range VREFN Input Range DC Input Impedance 5 VSS + 2.5 V 5 Input Capacitance LOGIC INPUTS3 Input Current8 Input Low Voltage, VIL Input High Voltage, VIH Pin Capacitance LOGIC OUTPUT (SDO) 3 Output Low Voltage, VOL Output High Voltage, VOH High Impedance Leakage Current High Impedance Output Capacitance POWER REQUIREMENTS VDD VSS VCC IOVCC IDD ISS ICC IOICC DC Power Supply Rejection Ratio3,9 AC Power Supply Rejection Ratio3 A,B Version1 Typ Max Unit VDD − 2.5 V 0 V 6.6 kΩ 15 pF −1 +1 0.3 × IOVCC µA V V pF 0.4 V V µA pF 0.7 × IOVCC 5 IOVCC − 0.5 V ±1 3 Test Conditions/Comments VREFP, VREFN, code dependent, typical at midscale code. VREFP, VREFN IOVCC = 1.71 V to 5.5 V IOVCC = 1.71 V to 5.5 V IOVCC = 1.71 V to 5.5 V, sinking 1 mA IOVCC = 1.71 V to 5.5 V, sourcing 1 mA All digital inputs at DGND or IOVCC 7.5 VDD − 33 2.7 1.71 4.2 4 600 52 ±0.6 ±0.6 95 95 VSS + 33 −2.5 5.5 5.5 5.2 4.9 900 140 1 V V V V mA mA µA µA µV/V µV/V dB dB IOVCC ≤ VCC SDO disabled VDD ± 10%, VSS = 15 V VSS ± 10%, VDD = 15 V VDD ± 200 mV, 50 Hz/60 Hz, VSS = −15 V ∆VSS ± 200 mV, 50 Hz/60 Hz, VDD = 15 V 温度範囲 : −40°C～+125°C、typ 値は+25°C および VDD = +15 V、VSS = −15 V、VREFP = +10 V、VREFN = −10 V。 性能は AD8676BRZ 電圧リファレンス・バッファと AD8675ARZ 出力バッファを使ってキャラクタライズしています。 3 デザインとキャラクタライゼーションにより保証しますが、出荷テストは行いません。 4 全電圧リファレンス範囲に有効。 5 直線性誤差は INL 誤差と DNL 誤差を意味し、 いずれのパラメータも規定時間経過後に規定の大きさのドリフトがあることを想定しています。 6 AD5791 はゲイン= 2 のモードに設定し、AD797 に 25 pF の補償コンデンサを使用しています。 7 AD8676BRZ 電圧リファレンス・バッファ のノイズ成分を含みます。 8 各ロジック・ピンに流入する電流。 9 AD8676BRZ 電圧リファレンス・バッファ の PSRR を含みます。 2 Rev. 0 － 4/27 － AD5791 タイミング特性 特に指定のない限り、VCC = 2.7～5.5 V; すべての仕様は TMIN～TMAX で規定。 表 4. Limit1 IOVCC = 1.71 V to 3.3 V IOVCC = 3.3 V to 5.5 V Parameter Unit Test Conditions/Comments ns min ns min ns min ns min ns min SCLK cycle time SCLK cycle time (readback and daisy-chain modes) SCLK high time SCLK low time SYNC to SCLK falling edge setup time 2 ns min SCLK falling edge to SYNC rising edge hold time 40 ns min Minimum SYNC high time 8 6 ns min SYNC rising edge to next SCLK falling edge ignore t8 t9 t10 9 12 13 7 7 10 ns min ns min ns min Data setup time Data hold time LDAC falling edge to SYNC falling edge t11 20 16 ns min SYNC rising edge to LDAC falling edge t12 14 11 ns min LDAC pulse width low t1 2 t2 t3 t4 40 92 15 9 5 28 60 10 5 5 t5 2 t6 48 t7 t13 130 130 ns typ LDAC falling edge to output response time t14 t15 10 130 10 130 µs typ ns typ Output settling time (20 V step) SYNC rising edge to output response time (LDAC tied low) t16 50 50 ns min CLR pulse width low t17 140 140 ns typ CLR pulse activation time t18 0 0 ns min SYNC falling edge to first SCLK rising edge t19 65 60 ns max SYNC rising edge to SDO tristate (CL = 50 pF) t20 t21 62 0 45 0 ns max ns min SCLK rising edge to SDO valid (CL = 50 pF) SYNC rising edge to SCLK rising edge ignore t22 35 35 ns typ RESET pulse width low t23 150 150 ns typ RESET pulse activation time 1 2 すべての入力信号は tR = tF = 1 ns/V (IOVCC の 10%から 90%)で規定し、(VIL + VIH)/2 の電圧レベルからの時間とします。 最大 SCLK 周波数は、書き込みモードでは 35 MHz に、リードバック・モードとディジーチェイン・モードでは 16 MHz に、それぞれなります。 Rev. 0 － 5/27 － AD5791 t7 t1 SCLK 1 2 24 t3 t6 t2 t4 t5 SYNC t9 t8 SDIN DB23 DB0 t10 t12 t11 LDAC t14 t13 VOUT t14 t15 VOUT t16 CLR t17 VOUT t22 RESET 08964-002 t23 VOUT 図 2.書込みモードのタイミング図 t1 t18 SCLK 1 2 24 t3 t6 t21 t7 1 2 24 t2 t5 t18 t5 t4 SYNC SDIN t9 DB23 DB0 INPUT WORD SPECIFIES REGISTER TO BE READ NOP CONDITION DB23 SDO REGISTER CONTENTS CLOCKED OUT 図 3.リードバック・モードのタイミング図 Rev. 0 t19 t20 － 6/27 － DB0 08964-003 t8 AD5791 SCLK t21 t1 t18 1 2 24 t3 t6 26 25 48 t2 t5 t4 SYNC SDIN t9 DB23 DB0 DB23 DB0 INPUT WORD FOR DAC N – 1 INPUT WORD FOR DAC N t20 SDO DB23 DB0 DB23 DB0 INPUT WORD FOR DAC N UNDEFINED 図 4.ディジーチェイン・モードのタイミング図 Rev. 0 － 7/27 － t19 08964-004 t8 AD5791 絶対最大定格 特に指定のない限り、TA = 25°C。最大 100 mA までの過渡電流で は SCR ラッチ・アップは生じません。 表 5. Parameter Rating VDD to AGND VSS to AGND VDD to VSS VCC to DGND IOVCC to DGND −0.3 V to +34 V −34 V to +0.3 V −0.3 V to +34 V −0.3 V to +7 V −0.3 V to VCC + 0.3 V or +7 V (whichever is less) −0.3 V to IOVCC + 0.3 V or +7 V (whichever is less) −0.3 V to VDD + 0.3 V −0.3 V to VDD + 0.3 V −0.3 V to VDD + 0.3 V VSS − 0.3 V to + 0.3 V VSS − 0.3 V to + 0.3 V −0.3 V to +0.3 V Digital Inputs to DGND VOUT to AGND VREFPF to AGND VREFPS to AGND VREFNF to AGND VREFNS to AGND DGND to AGND Operating Temperature Range, TA Industrial Storage Temperature Range Maximum Junction Temperature, TJ max Power Dissipation TSSOP Package θJA Thermal Impedance θJC Thermal Impedance Lead Temperature Soldering ESD (Human Body Model) Rev. 0 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒久 的な損傷を与えることがあります。この規定はストレス定格の規 定のみを目的とするものであり、この仕様の動作のセクションに 記載する規定値以上でのデバイス動作を定めたものではありませ ん。デバイスを長時間絶対最大定格状態に置くとデバイスの信頼 性に影響を与えます。 このデバイスは、1.5 kV の ESD 定格を持ち、ESD に敏感な高性能 集積回路です。取り扱いと組み立てでは適切な注意が必要です。 ESDの注意 ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知 されないまま放電することがあります。本製品は 当社独自の特許技術である ESD 保護回路を内蔵 してはいますが、デバイスが高エネルギーの静電 放電を被った場合、損傷を生じる可能性がありま す。したがって、性能劣化や機能低下を防止する ため、ESD に対する適切な予防措置を講じるこ とをお勧めします。 −40°C to + 125°C −65°C to +150°C 150°C (TJ max − TA)/θJA 143°C/W 45°C/W JEDEC industry standard J-STD-020 1.5 kV － 8/27 － AD5791 ピン配置およびピン機能説明 INV 1 20 RFB VOUT 2 19 AGND VREFPS 3 18 VSS VREFPF 4 AD5791 VDD 5 RESET 6 15 DGND CLR 7 14 SYNC LDAC 8 13 SCLK VCC 9 12 SDIN IOVCC 10 11 SDO 08964-005 17 VREFNS TOP VIEW (Not to Scale) 16 VREFNF 図 5.ピン配置 表 6.ピン機能の説明 ピン番号 記号 説明 1 2 INV VOUT アナログ出力電圧。 3 VREFPS 正のリファレンス検出電圧入力。5 V～VDD − 2.5 Vの電圧範囲を接続することができます。このピンとVREFPFピンを使ってユ ニティ・ゲイン・アンプを接続する必要があります。詳細については、AD5791 の特長のセクションを参照してください。 4 VREFPF 正のリファレンス・フォース電圧入力。5 V～VDD − 2.5 Vの電圧範囲を接続することができます。このピンとVREFPSピンを使 ってユニティ・ゲイン・アンプを接続する必要があります。詳細については、AD5791 の特長のセクションを参照してくださ い。 5 VDD 正のアナログ電源接続。7.5 V～16.5 V の電圧範囲を接続することができます。VDD は AGND へデカップリングする必要があ ります。 6 RESET アクティブ・ローのリセット・ロジック入力ピン。このピンをアサートすると、AD5791 はパワーオン状態に戻ります。 7 CLR アクティブ・ローのクリア・ロジック入力ピン。このピンをアサートすると、DACレジスタはユーザ指定値に設定され(表 13 参照)、DAC出力が更新されます。出力値は、使用されるDACレジスタ・コーディング(バイナリまたは 2 の補数)に依存し ます。 8 LDAC アクティブ・ローのロード DAC ロジック入力ピン。DAC レジスタの更新に使われ、DAC レジスタが更新されるとアナログ 出力が変化します。このピンをロー・レベルに固定すると、出力がSYNCの立上がりエッジで更新されます。書込みサイク ルでLDACをハイ・レベルにすると、入力レジスタが更新されますが、出力の更新はLDACの立下がりエッジまで待たされま す。LDACピンは解放のままにしないでください。 9 VCC デジタル電源接続。2.7 V～5.5 V の電圧範囲を接続することができます。VCC ピンは DGND にデカップリングする必要があ ります。 10 IOVCC デジタル・インターフェース電源ピン。デジタル・スレッショールド・レベルは、このピンに入力される電圧を基準としま す。1.71 V～5.5 V の電圧範囲を接続することができます。IOVCC は、VCC を超えることはできません。 11 SDO シリアル・データ出力ピン。データは、シリアル・クロック入力の立上がりエッジで出力されます。 12 SDIN シリアル・データ入力ピン。このデバイスは、24 ビットのシフトレジスタを内蔵しています。データは、シリアル・クロッ ク入力の立下がりエッジでレジスタに入力されます。 13 SCLK シリアル・クロック入力。データは、シリアル・クロック入力の立下がりエッジでシフトレジスタに入力されます。データ は最大 35 MHz のレートで転送できます。 14 SYNC アクティブ・ローのデジタルインターフェース同期入力ピン。これは、入力データに対するフレーム同期信号です。SYNC がロー・レベルになると、入力シフトレジスタがイネーブルされ、データは後続のクロックの立下がりエッジで入力されま す。入力シフトレジスタは、SYNCの立上がりエッジで更新されます。 15 DGND デジタル回路のグラウンド基準ピン。 16 VREFNF 負のリファレンス・フォース電圧入力。VSS + 2.5 V～0 Vの電圧範囲を接続することができます。このピンとVREFNSピンを使 ってユニティ・ゲイン・アンプを接続する必要があります。詳細については、AD5791 の特長のセクションを参照してくださ い。 17 VREFNS 負のリファレンス検出電圧入力。VSS + 2.5 V～0 Vの電圧範囲を接続することができます。このピンとVREFNFピンを使ってユ ニティ・ゲイン・アンプを接続する必要があります。詳細については、AD5791 の特長のセクションを参照してください。 18 VSS 負のアナログ電源接続。-16.5 V～-2.5 V の電圧範囲を接続することができます。VSS ピンは AGND にデカップリングする必 要があります。 19 AGND アナログ回路のグラウンド基準ピン。 20 RFB 外付けアンプの帰還接続。詳細については、AD5791 の特長のセクションを参照してください。 Rev. 0 外付けアンプの反転入力への接続。詳細については、AD5791 の特長のセクションを参照してください。 － 9/27 － AD5791 代表的な性能特性 1.0 AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER 0.8 0.8 TA = +125°C TA = +25°C TA = –40°C AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER 0.6 0.6 0.4 0 –0.2 –0.4 –1.0 0 200000 –0.2 VREFP = +10V VREFN = 0V VDD = +15V VSS = –15V –0.6 400000 600000 DAC CODE 800000 1000000 –0.8 0 図 6.DAC コード対積分非直線性誤差、±10 V 範囲 1.5 TA = +125°C TA = +25°C TA = –40°C 1.0 200000 TA = –40°C TA = +125°C TA = +25°C 400000 600000 DAC CODE AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER 1.0 AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER 0.8 DNL ERROR (LSB) 0 –0.5 VREFP = +10V VREFN = 0V VDD = +15V VSS = –15V 0 200000 0.2 0 –0.2 –0.4 TA = +125°C TA = +25°C TA = –40°C –0.8 400000 600000 DAC CODE 800000 1000000 VREFP = +10V VREFN = –10V VDD = +15V VSS = –15V 0.4 –0.6 08964-007 INL ERROR (LSB) 0.6 –1.5 1000000 図 9.DAC コード対積分非直線性誤差 ±10 V 範囲、X2 ゲイン・モード 0.5 –1.0 800000 –1.0 0 200000 400000 600000 DAC CODE 800000 1000000 08964-010 –0.8 0 –0.4 VREFP = +10V VREFN = –10V VDD = +15V VSS = –15V –0.6 0.2 08964-009 INL ERROR (LSB) 0.2 08964-006 INL ERROR (LSB) 0.4 図 7.DAC コード対積分非直線性誤差、10 V 範囲 図 10.DAC コード対微分非直線性誤差、±10 V 範囲 1.5 2.5 TA = +125°C TA = +25°C TA = –40°C 2.0 AD8676 REFERENCE BUFFERS VREFP = +10V VREFN = 0V AD8675 OUTPUT BUFFER VDD = +15V VSS = –15V 1.0 1.5 DNL ERROR (LSB) 0.5 0 –0.5 0.5 0 –0.5 –1.0 VREFP = +5V VREFN = 0V VDD = +15V VSS = –15V –2.0 –2.5 0 200000 –1.0 AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER 400000 600000 DAC CODE 800000 1000000 –1.5 0 200000 400000 600000 DAC CODE 800000 1000000 図 11.DAC コード対微分非直線性誤差、10 V 範囲 図 8.DAC コード対積分非直線性誤差、5 V 範囲 Rev. 0 TA = +125°C TA = +25°C TA = –40°C － 10/27 － 08964-011 –1.5 08964-008 INL ERROR (LSB) 1.0 AD5791 2.0 TA = +125°C TA = +25°C TA = –40°C 1.5 1.0 VREFP = +5V VREFN = 0V VDD = +15V VSS = –15V ±10V SPAN MAX DNL +5V SPAN MAX DNL +10V SPAN MIN DNL +10V SPAN MAX DNL ±10V SPAN MIN DNL +5V SPAN MIN DNL 0.5 0.5 0 –0.5 0 –0.5 AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER VDD = +15V VSS = –15V –1.0 –1.0 0 200000 400000 600000 DAC CODE 800000 1000000 –1.5 –55 08964-012 –2.0 AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER INL ERROR (LSB) 0 –0.4 0.3 125 0.1 16.0 16.5 0 –0.1 –0.8 –0.2 400000 600000 DAC CODE 800000 1000000 TA = 25°C VREFP = +10V VREFN = –10V AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER 0.2 –0.6 200000 105 0.4 –0.2 0 85 INL MAX 0.5 0.2 –1.0 5 25 45 65 TEMPERATURE (°C) 0.6 TA = +25°C TA = –40°C TA = +125°C INL MIN –0.3 12.5 08964-013 DNL ERROR (LSB) AD8676 REFERENCE BUFFERS 0.8 AD8675 OUTPUT BUFFER VREFP = +10V 0.6 VREFN = 0V VDD = +15V 0.4 VSS = –15V –15 図 15.微分非直線性誤差の温度特性 図 12.DAC コード対微分非直線性誤差、5 V 範囲 1.0 –35 図 13.DAC コード対微分非直線性誤差 ±10 V 範囲、X2 ゲイン・モード 13.0 13.5 14.0 14.5 15.0 VDD/|VSS| (V) 15.5 08964-016 –1.5 08964-015 DNL ERROR (LSB) DNL ERROR (LSB) 1.0 図 16.電源電圧対積分非直線性誤差、±10 V 範囲 1.5 2.0 ±10V SPAN MAX INL +5V SPAN MAX INL +10V SPAN MIN INL 1.5 +10V SPAN MAX INL ±10V SPAN MIN INL +5V SPAN MIN INL INL ERROR (LSB) 1.0 INL ERROR (LSB) INL MAX 1.0 0.5 0 TA = 25°C VREFP = +5V VREFN = 0V AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER 0.5 0 –0.5 –0.5 –1.0 –35 –15 5 25 45 65 TEMPERATURE (°C) 85 105 125 –1.5 7.5 8.5 9.5 10.5 –2.5 –3.9 –5.3 –6.7 11.5 12.5 13.5 14.5 15.5 16.5 VDD (V) –9.1 –10.5 –12.9 –14.2 –15.5 –16.5 VSS (V) 図 17.電源電圧対積分非直線性誤差、5 V 範囲 図 14.積分非直線性誤差の温度特性 Rev. 0 INL MIN － 11/27 － 08964-017 –1.5 –55 AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER VDD = +15V VSS = –15V 08964-014 –1.0 AD5791 0.6 0.4 0.3 ZERO-SCALE ERROR (LSB) 0.5 0.2 0.1 TA = 25°C VREFP = +10V VREFN = –10V AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER 0 –0.1 –0.2 0.4 0.3 0.2 0.1 –0.3 –0.4 12.5 13.0 13.5 14.0 14.5 15.0 VDD/|VSS| (V) 15.5 16.0 08964-018 DNL MIN 16.5 0 7.5 8.5 9.5 10.5 –2.5 –3.9 –5.3 –6.7 11.5 12.5 13.5 14.5 15.5 16.5 VDD (V) –9.1 –10.5 –12.9 –14.2 –15.5 –16.5 VSS (V) 08964-021 DNL ERROR (LSB) TA = 25°C VREFP = +5V VREFN = 0V AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER DNL MAX 図 18.電源電圧対微分非直線性誤差、±10 V 範囲 図 21.電源電圧対ゼロスケール誤差、5 V 範囲 0.4 0.20 DNL MAX 0.2 0.15 MIDSCALE ERROR (LSB) DNL ERROR (LSB) 0 TA = 25°C VREFP = +5V VREFN = 0V AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER –0.2 –0.4 –0.6 DNL MIN 0.10 TA = 25°C VREFP = +10V VREFN = –10V AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER 0.05 0 –0.05 –0.8 9.5 10.5 –2.5 –3.9 –5.3 –6.7 11.5 12.5 13.5 14.5 15.5 16.5 VDD (V) –9.1 –10.5 –12.9 –14.2 –15.5 –16.5 VSS (V) –0.15 12.5 08964-019 8.5 13.0 13.5 14.0 14.5 15.0 VDD/|VSS| (V) 15.5 16.0 16.5 08964-022 –0.10 –1.0 7.5 図 22.電源電圧対ミッドスケール誤差、±10 V 範囲 図 19.電源電圧対微分非直線性誤差、5 V 範囲 0.2 0.6 0.1 0 0.4 0.3 TA = 25°C VREFP = +10V VREFN = –10V AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER 0.2 –0.1 –0.2 –0.3 –0.4 TA = 25°C VREFP = +5V VREFN = 0V AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER –0.5 0.1 0 12.5 13.0 13.5 14.0 14.5 15.0 VDD/|VSS| (V) 15.5 16.0 16.5 08964-020 –0.6 –0.7 7.5 8.5 9.5 10.5 –2.5 –3.9 –5.3 –6.7 11.5 12.5 13.5 14.5 15.5 16.5 VDD (V) –9.1 –10.5 –12.9 –14.2 –15.5 –16.5 VSS (V) 図 20.電源電圧対ゼロスケール誤差、±10 V 範囲 図 23.電源電圧対ミッドスケール誤差、5 V 範囲 Rev. 0 － 12/27 － 08964-023 MIDSCALE ERROR (LSB) ZERO-SCALE ERROR (LSB) 0.5 AD5791 0.10 TA = 25°C –0.035 VREFP = +10V VREFN = –10V –0.055 AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER TA = 25°C VREFP = +5V VREFN = 0V AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER 0.05 0 GAIN ERROR (ppm FSR) –0.075 –0.095 –0.115 –0.135 –0.155 –0.05 –0.10 –0.15 –0.20 –0.25 –0.30 –0.175 –0.195 12.5 13.0 13.5 14.0 14.5 15.0 VDD/|VSS| (V) 15.5 16.0 16.5 08964-024 –0.35 –0.40 7.5 8.5 9.5 10.5 –2.5 –3.9 –5.3 –6.7 11.5 12.5 13.5 14.5 15.5 16.5 VDD (V) –9.1 –10.5 –12.9 –14.2 –15.5 –16.5 VSS (V) 08964-027 FULL-SCALE ERROR (LSB) –0.015 図 24.電源電圧対フルスケール誤差、±10 V 範囲 図 27.電源電圧対ゲイン誤差、5 V 範囲 0.25 0.6 0.4 TA = 25°C VREFP = +5V VREFN = 0V AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER 0.05 –0.05 7.5 8.5 9.5 10.5 –2.5 –3.9 –5.3 –6.7 0.2 0 –0.2 –0.4 11.5 12.5 13.5 14.5 15.5 16.5 VDD (V) –9.1 –10.5 –12.9 –14.2 –15.5 –16.5 VSS (V) –0.6 5.0 5.5 6.0 6.5 7.0 7.5 8.0 VREFP /|VREFN | (V) 8.5 9.0 9.5 10.0 0.4 –0.30 TA = 25°C VREFP = +10V VREFN = –10V AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER DNL MAX 0.3 0.2 DNL ERROR (LSB) –0.40 INL MIN 図 28.リファレンス電圧対積分非直線性誤差 図 25.電源電圧対フルスケール誤差、5 V 範囲 –0.35 TA = 25°C VDD = +15V VSS = –15V AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER 08964-028 INL ERROR (LSB) 0.10 0 GAIN ERROR (ppm FSR) INL MAX 0.15 08964-025 FULL-SCALE ERROR (LSB) 0.20 –0.45 –0.50 –0.55 0.1 0 –0.1 –0.2 TA = 25°C VDD = +15V VSS = –15V AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER –0.3 –0.4 13.0 13.5 14.0 14.5 15.0 VDD/|VSS| (V) 15.5 16.0 16.5 –0.6 5.0 08964-026 –0.65 12.5 –0.5 5.5 6.0 6.5 7.0 7.5 8.0 VREFP /|VREFN | (V) 8.5 9.0 9.5 図 29.リファレンス電圧対微分非直線性誤差 図 26.電源電圧対ゲイン誤差、±10 V 範囲 Rev. 0 DNL MIN － 13/27 － 10.0 08964-029 –0.60 AD5791 0.60 –0.30 –0.35 GAIN ERROR (ppm FSR) 0.55 0.50 0.45 TA = 25°C VDD = +15V VSS = –15V AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER 0.40 0.35 –0.40 –0.45 –0.50 5.5 6.0 6.5 7.0 7.5 8.0 VREFP /|VREFN | (V) 8.5 9.0 9.5 10.0 –0.60 5.0 08964-030 0.30 5.0 図 30.リファレンス電圧対ゼロスケール誤差 6.0 6.5 7.0 7.5 8.0 VREFP /|VREFN | (V) 1.5 FULL-SCALE ERROR (LSBs) 0.05 0 TA = 25°C VDD = +15V VSS = –15V AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER –0.05 –0.10 –0.15 9.5 10.0 1.0 AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER VDD = +15V VSS = –15V ±10V SPAN +10V SPAN +5V SPAN 0.5 0 –0.5 –1.0 –1.5 –2.0 6.0 6.5 7.0 7.5 8.0 VREFP /|VREFN | (V) 8.5 9.0 9.5 10.0 –3.0 –55 08964-031 5.5 –35 –15 5 25 45 65 TEMPERATURE (°C) 85 105 125 08964-034 –2.5 –0.20 5.0 図 34.フルスケール誤差の温度特性 図 31.リファレンス電圧対ミッドスケール誤差 2.0 0.15 ±10V SPAN +10V SPAN +5V SPAN 1.8 0.10 MIDSCALE ERROR (LSBs) 1.6 0.05 0 –0.05 TA = 25°C VDD = +15V VSS = –15V AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER –0.10 –0.15 –0.20 5.0 5.5 6.0 6.5 7.0 7.5 8.0 VREFP /|VREFN | (V) 1.4 1.2 1 0.8 0.6 0.4 0.2 8.5 9.0 9.5 10.0 0 –55 08964-032 FULL-SCALE ERROR (LSB) 9.0 2.0 0.10 AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER VDD = +15V VSS = –15V –35 –15 5 25 45 65 TEMPERATURE (°C) 85 図 35.ミッドスケール誤差の温度特性 図 32.リファレンス電圧対フルスケール誤差 Rev. 0 8.5 図 33.リファレンス電圧対ゲイン誤差 0.15 MIDSCALE ERROR (LSB) 5.5 08964-033 –0.55 － 14/27 － 105 125 08964-035 ZERO-SCALE ERROR (LSB) TA = 25°C VDD = +15V VSS = –15V AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER AD5791 5 5 ±10V SPAN +10V SPAN +5V SPAN 3 4 TA = 25°C IDD 3 2 IDD, ISS (mA) 2 1 0 –1 1 0 –1 –2 –2 AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER VDD = +15V VSS = –15V –4 –5 –55 –35 –15 –3 ISS –4 5 25 45 65 TEMPERATURE (°C) 85 105 125 –5 –20 –15 図 36.ゼロスケール誤差の温度特性 4 3 GAIN ERROR (ppm FSR) 2 –10 –5 0 5 VDD/VSS (V) 10 15 20 図 39.電源電圧対電源電流 ±10V SPAN +10V SPAN +5V SPAN AD8676 REFERENCE BUFFERS AD8675 OUTPUT BUFFER VDD = +15V VSS = –15V 1 0 VDD = +15V VSS = –15V VREFP = +10V VREFN = –10V AD8676 REFERENCE BUFFERS OUTPUT UNBUFFERED LOAD = 10MΩ||20pF 3 –1 –2 –4 –35 –15 5 25 45 65 TEMPERATURE (°C) 85 105 125 4 08964-037 –5 –55 図 37.ゲイン誤差の温度特性 900 TA = 25°C 800 700 IOICC (µA) 600 CH3 5V CH4 5V 200ns 08964-040 –3 図 40.立上がりフルスケール電圧ステップ IOVCC = 5V, LOGIC VOLTAGE INCREASING IOVCC = 5V, LOGIC VOLTAGE DECREASING IOVCC = 3V, LOGIC VOLTAGE INCREASING IOVCC = 3V, LOGIC VOLTAGE DECREASING VDD = +15V VSS = –15V VREFP = +10V VREFN = –10V AD8676 REFERENCE BUFFERS OUTPUT UNBUFFERED LOAD = 10MΩ||20pF 500 3 400 300 200 0 1 2 3 4 LOGIC INPUT VOLTAGE (V) 5 6 4 08964-038 0 CH3 5V 200ns 図 41.立下がりフルスケール電圧ステップ 図 38.ロジック入力電圧対 IOICC Rev. 0 CH4 5V － 15/27 － 08964-041 100 08964-039 –3 08964-036 ZERO-SCALE ERROR (LSBs) 4 AD5791 35 800 30 VOUT (mV) 25 20 OUTPUT VOLTAGE (nV) TA = 25°C AD797 OUTPUT BUFFER WITH 25pF CCOMP VDD = +15V VSS = –15V VREFP = +10V VREFN = 0V X2 GAIN MODE 0x804E8 15 10 TA = 25°C VDD = +15V 600 VSS = –15V VREFP = +10V VREFN = –10V 400 MIDSCALE CODE LOADED OUTPUT UNBUFFERED AD8676 REFERENCE BUFFERS 200 0 –200 0x801F4 0 0.5 1.0 1.5 2.0 TIME (µs) –600 08964-042 0 –0.5 図 42.500 コード・ステップのセトリング・タイム VREFP = +10V VREFN = –10V 0x80000 TO 0x7FFFF 40 OUTPUT VOLTAGE (mV) 30 20 2 3 4 5 6 TIME (Seconds) 7 8 9 10 350 TA = 25°C VDD = +15V VSS = –15V OUTPUT UNBUFFERED TA = 25°C VDD = +15V VSS = –15V VREFP = +10V VREFN = –10V AD8675 OUTPUT BUFFER 300 VREFP = +10V VREFN = –10V 0x7FFFF TO 0x80000 10 1 図 44.電圧出力ノイズ、0.1 Hz～10 Hz 帯域幅 OUTPUT VOLTAGE (mV) 50 0 08964-044 –400 5 0 –10 –20 250 200 150 100 50 –30 0 0.5 1.0 1.5 2.0 2.5 TIME (µs) 3.0 3.5 4.0 –50 –1 08964-043 –50 図 43.デジタルからアナログへのグリッチ・インパルス Rev. 0 0 1 2 3 TIME (µs) 4 5 図 45.出力クランプなしのグリッチ・インパルス － 16/27 － 6 08964-049 0 –40 AD5791 用語 相対精度 相対精度すなわち積分非直線性(INL)は、DAC伝達関数の上下両端 を結ぶ直線からの最大乖離(LSB数で表示)を表します。INL誤差 (typ)対コードのプロットを 図 6 に示します。 微分非直線性(DNL) 微分非直線性(DNL)は、隣接する 2 つのコードの間における測定 された変化と理論的な 1 LSB変化との差をいいます。最大±1 LSB の微分非直線性の仕様は、単調性を保証するものです。この DAC は単調性を保証しています。DNL誤差(typ)対コードのプロットを 図 10 に示します。 直線性誤差長時間安定性 直線性誤差長時間安定性は、長時間での DAC 直線性の安定度を表 わします。周囲温度を上げた 500 時間と 1000 時間に対して LSB 数で規定されます。 ゼロスケール誤差 ゼロスケール誤差は、ゼロスケール・コード(0x00000)を DAC レ ジスタにロードしたときの出力として測定されます。理論的には 出力電圧は VREFNS である必要があります。ゼロスケール誤差は LSB 数で表わされます。 ゼロスケール誤差の温度係数 ゼロスケール誤差温度係数は、温度変化に対するゼロスケール誤 差の変化を意味し、ppm FSR/°C で表されます。 フルスケール誤差 フルスケール誤差は、フルスケール・コード(0x3FFFF)を DAC レ ジスタにロードしたときの出力として測定されます。理論的には、 出力電圧は VREFPS − 1 LSB である必要があります。フルスケール誤 差は LSB 数で表わされます。 フルスケール誤差温度係数 フルスケール誤差温度係数は、温度変化に対するフルスケール誤 差の変化を意味し、ppm FSR/°C で表されます。 ゲイン誤差 ゲイン誤差は DAC のスパン誤差を表します。理論値からの実際 の DAC 伝達特性の傾きの差をフルスケール範囲の ppm 値で表し たものです。 ゲイン誤差の温度係数 ゲイン誤差温度係数は、温度変化に対するゲイン誤差の変化を表 し、ppm FSR/°C で表されます。 ミッドスケール誤差 ミッドスケール誤差は、ミッドスケール・コード(0x20000)を DAC レジスタにロードしたときの出力誤差を表わします。理論的 には、出力電圧は(VREFPS − VREFNS)/2 +VREFNS である必要がありま す。ミッドスケール誤差は LSB 数で表わされます。 Rev. 0 ミッドスケール誤差温度係数 ミッドスケール誤差温度係数は、温度変化に対するミッドスケー ル誤差の変化を意味し、ppm FSR/°C で表されます。 出力スルーレート スルーレートは、出力電圧の変化率の制約を表わします。AD5791 出力電圧のスルーレートは、VOUT ピンに存在する容量負荷により 決定されます。容量負荷と AD5791 の 3.4 kΩ の出力インピーダンス の組み合わせにより、スルーレートが設定されます。スルー・レ ートは出力電圧変化の 10%から 90%までで測定され、V/µs で表さ れます。 出力電圧セトリング・タイム 規定の電圧変化に対して、出力電圧が規定のレベルまでに安定す るために要する時間を表します。高速セトリング・アプリケーシ ョンの場合、AD5791 の 3.4 kΩ 出力インピーダンスから負荷をバ ッファするために高速バッファ・アンプが必要です。この場合、 セトリング・タイムを決めるのがこのアンプになります。 デジタルからアナログへのグリッチ・インパルス デジタルからアナログへのグリッチ・インパルスは、DACレジス タ内の入力コードが変化したときに、アナログ出力に混入するイ ンパルスを表します。これはnV-secで表すグリッチの面積として 規定され、主要キャリ変化時に、デジタル入力コードが 1 LSBだ け変化したときに測定されます(図 43 参照)。 出力イネーブル時グリッチ・インパルス これは、DAC出力でグラウンドへのクランプを除いたときに、ア ナログ出力に混入するインパルスを表します。グリッチの面積を 表す単位nV-secで表わされます(図 45 参照)。 デジタル・フィードスルー デジタル・フイードスルーは、DAC 出力の更新が行われていない ときに、DAC のデジタル入力から DAC のアナログ出力に混入す るインパルスを表します。nV-sec で規定され、データ・バス上で のフルスケール・コード変化時、すなわち全ビット 0 から全ビッ ト 1 への変化、またはその逆の変化のときに測定されます。 スプリアス・フリー・ダイナミックレンジ(SFDR) スプリアス・フリー・ダイナミックレンジとは、基本波信号がス プリアス・ノイズにより干渉または歪みを受けない DAC の有効ダ イナミックレンジを意味します。SFDR は、基本波の振幅と、DC からナイキスト周波数(DAC サンプリング・レートの 1/2、すなわ ち fS/2)までの高調波または非高調波スプリアスの最大振幅との差 として表されます。SFDR は、信号がデジタル的に発生された正 弦波の場合に測定されます。 総合高調波歪み(THD) THDは、DAC出力の2次から5次の高調波のrms和と基本波の比を 表します。 － 17/27 － AD5791 DC 電源除去比 DC 電源除去比は、DAC へ加えた電源の DC 変化に対応する出力 電圧の除去能力を表わします。電源電圧の与えられた DC 変化に 対して測定され、µV/V で表わされます。 Rev. 0 AC 電源除去比(AC PSRR) AC 電源除去比は、DAC へ加えた電源の AC 変化に対応する出力 電圧の除去能力を表わします。電源電圧の与えられた振幅と周波 数の変化に対して測定され、デシベルで表わされます。 － 18/27 － AD5791 動作原理 R R 2R VOUT 2R 2R ..................... 2R 2R 2R .......... 2R S0 S1 ..................... S11 E62 E61.......... E0 VREFPF VREFPS VREFNF VREFNS 14-BIT R-2R LADDER DACアーキテクチャ AD5791 のアーキテクチャは、2 つの一致したDACセクションから 構成されています。簡略化した回路図を 図 46 に示します。20 ビ ット・データ・ワードの上位 6 ビットはデコードされて、63 個 の スイッチ(E0～E62)を駆動します。これらの各スイッチは、63 個の一致した抵抗の 1 つをVREFPまたはVREFN電圧に接続します。デ ータ・ワードの残りの 14 ビットは、14 ビット電圧モードR-2Rラダ ー回路のスイッチ(S0～S13)を駆動します。仕様性能を得るために は、リファレンス入力を外付けアンプを使って入力する必要があ ります。 R SIX MSBs DECODED INTO 63 EQUAL SEGMENTS 08964-050 AD5791 は高精度、高速セトリング、20 ビット、シリアル入力、 電圧出力の 1 チャンネル DAC です。7.5 V～16.5 V の VDD 電源電 圧と−16.5 V～−2.5 V の VSS 電源で動作し、データは 3 線式シリア ル・インターフェースを使って 24 ビット・ワード・フォーマット で AD5791 に書込まれます。AD5791 は、VOUT ピンを約 6 kΩ の内 部抵抗を経由して AGND へクランプして DAC 出力を 0 V でパワ ーアップさせるパワーオン・リセット回路を内蔵しています。 図 46.DAC のラダー構造 シリアル・インターフェース AD5791 は、SPI、QSPI、MICROWIRE、大部分のDSPの各インタ ーフェース規格と互換性を持つ 3 線式シリアル・インターフェー ス(SYNC、SCLK、SDIN)を内蔵しています (タイミング図につい ては 図 2 参照)。 入力シフトレジスタ 入力シフトレジスタは 24 ビット幅です。データは、シリアル・ク ロック入力SCLK (最大 50 MHz)の制御のもとで 24 ビット・ワー ドとしてMSBファーストでデバイスに入力されます。入力レジス タは、R/Wビット、3 ビットのアドレス・ビット、12 ビットのレジ スタ・ビットで構成されています(表 7 参照)。図 2 に、動作タイ ミング図を示します。 表 7.入力シフトレジスタのフォーマット MSB LSB DB23 DB22 DB21 DB20 Register address R/W 表 8.入力シフトレジスタのデコーディング R/W Register Address X1 0 0 0 0 1 1 1 0 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 1 Description 0 1 0 1 0 1 0 1 No operation (NOP; used in readback operations Write to the DAC register Write to the control register Write to the clearcode register Write to the software control register Read from the DAC register Read from the control register Read from the clearcode register X = don’t care. Rev. 0 － 19/27 － DB19 DB0 Register data AD5791 スタンドアロン動作 CONTROLLER このシリアル・インターフェースは、連続および非連続シリア ル・クロックで動作します。正しいクロック・サイクル数間、 SYNCをロー・レベルに維持することが可能な場合にのみ、連続 SCLK ソースを使用することができます。ゲーティド・クロッ ク・モードでは、所定数のクロック・サイクルを含むバースト・ クロックを使い、最終クロックの後にSYNCをハイ・レベルにし てデータをラッチする必要があります。SYNCの最初の立下がり エッジで書込みサイクルが開始されます。SYNCをハイ・レベル に戻す前に、24 個の立下がりクロック・エッジを SCLK に入力す る必要があります。24 番目の立下がり SCLK エッジの前にSYNC をハイ・レベルにすると、書込まれたデータは無効になります。 SYNC をハイ・レベルにする前に、24 個より多くの立下がり SCLK エッジを入力した場合も、入力データは無効になります。 入力シフトレジスタは、SYNCの立上がりエッジで更新されます。 次のシリアル転送を行うときは、SYNCをロー・レベルに戻す必 要があります。シリアル・データ転送の終了後、データは自動的 に入力シフトレジスタからアドレス指定されたレジスタへ転送さ れます。書込みサイクルが完了した後、SYNCがハイ・レベルの 間にLDACをロー・レベルにすることにより、出力を更新するこ とができます。 DATA OUT SDIN SERIAL CLOCK SCLK CONTROL OUT SYNC DATA IN SDO SDIN AD5781* SCLK SYNC SDO SDIN AD5781* SCLK SYNC ディジーチェーン動作 正しいクロック・サイクル数間、SYNCをロー・レベルに維持す ることが可能な場合にのみ、連続SCLKソースを使用することが できます。ゲーティド・クロック・モードでは、所定数のクロッ ク・サイクルを含むバースト・クロックを使い、最終クロックの 後にSYNCをハイ・レベルにしてデータをラッチする必要があり ます。 すべてのディジーチェイン・シーケンスで、DAC レジスタへの書 込みと他のレジスタへの書込みをミックスすることはできません。 ディジーチェイン接続されたデバイスに対するすべての書込みは、 DAC レジスタへの書込みか、またはコントロール・レジスタ、ク リア・コード・レジスタ、ソフトウェア・コントロール・レジス タへの書込みである必要があります。 SDO *ADDITIONAL PINS OMITTED FOR CLARITY. 08964-058 複数のデバイスを使うシステムでは、SDOピンを使って複数のデ バイスをディジーチェーン接続することができます。このディジ ーチェーン・モードは、システム診断とシリアル・インターフェ ースのライン数の削減に有効です。SYNCの最初の立下がりエッ ジで書込みサイクルが開始されます。SCLKはSYNCがロー・レベ ルのとき、連続的に入力シフトレジスタに入力されます。24個を 超えるクロック・パルスが入力されると、データはシフトレジス タからはみ出して、SDOピンに出力されます。データはSCLKの 立上がりエッジで出力され、SCLKの立下がりエッジで有効にな ります。最初のデバイスのSDOをチェーン内にある次のデバイス のSDIN入力に接続すると、複数デバイスのインターフェースが構 成されます。システム内の各デバイスは、24個のクロック・パル スを必要とします。したがって、必要な合計クロック・サイクル 数は24×Nになります。ここで、Nはチェーン内のAD5791の合計デ バイス数です。すべてのデバイスに対するシリアル転送が完了し たら、SYNCをハイ・レベルにします。この動作により、ディジ ーチェーン内にある各デバイス内の入力データがラッチされて、 入力シフトレジスタにさらにデータが入力されるのを防止します。 シリアル・クロックとしては、連続クロックまたは不連続クロッ クが可能です。 Rev. 0 AD5781* 図 47.ディジーチェイン・ブロック図 リードバック すべての内蔵レジスタ値は、SDOピンを使ってリードバックする ことができます。表 8 に、レジスタのデコード方法を示します。 レジスタ読出しのアドレスを指定すると、次の 24 クロック・サイ クルでデータがSDOピンに出力されます。クロックは、SYNCが ロー・レベルの間に入力する必要があります。SYNCがハイ・レ ベルに戻ると、SDOピンはスリー・ステートになります。1 個の レジスタを読出すときは、NOP機能を使ってデータを出力するこ とができます。複数のレジスタを読出すときは、アドレス指定さ れた最初のレジスタのデータを出力すると同時に、2 番目に読出 すレジスタのアドレス指定を行うことができます。リードバック 動作を完了させるためにはSDOピンをイネーブルする必要があり ます。 SDOピンはデフォルトでイネーブルされています。 ハードウェア・コントロール・ピン ロードDAC機能(LDAC) データが DAC の入力レジスタへ転送された後、DAC レジスタと DAC 出力を更新する方法は 2 つあります。SYNCとLDACの状態 に応じて、同期 DAC 更新または非同期 DAC 更新を選択すること ができます。 同期 DAC 更新 このモードでは、データを入力シフトレジスタへ入力中にLDAC をロー・レベルにします。DAC 出力は、SYNCの立上がりエッジ で更新されます。 － 20/27 － AD5791 非同期 DAC 更新 非同期クリア機能(CLR) このモードでは、データを入力シフトレジスタへ入力中にLDAC をハイ・レベルにします。SYNCをハイ・レベルにした後にLDAC をロー・レベルにすると、DAC 出力が非同期的に更新されます。 更新は、LDACの立下がりエッジで行われるようになります。 CLRピンはアクティブ・ローのクリアで、このピンを使って出力 をユーザ指定値にクリアすることができます。20 ビットのクリ ア・コード値をクリア・コード・レジスタに書込みます(表 13 参 照)。動作を完了するためには、CLRを最小時間ロー・レベルに維 持する必要があります(図 2 参照)。CLR信号がハイ・レベルに戻っ ても、新しい値が設定されるまで出力はクリア値を維持します ( LDACがハイ・レベルの場合)。CLR ピンがロー・レベルの間、 出力は新しい値で更新できません。また、クリア動作はソフトウ ェア・コントロール・レジスタのCLRビットを設定することによ り実行することもできます(表 14 参照)。 リセット機能(RESET) AD5791 をパワーオン状態にリセットときは、RESETピンをアサ ートするか、ソフトウェア・リセット制御機能を使うことができ ます(表 14 参照)。 RESETピンを使用しない場合は、IOVCCへ接続 しておく必要があります。 表 9.ハードウェア・コントロール・ピンの真理値表 LDAC 1 1 X X1 0 0 1 1 0 1 0 1 CLR X X1 0 1 0 1 0 1 0 RESET Function 0 1 1 1 1 1 1 1 1 1 1 1 The AD5791 is in reset mode. The device cannot be programmed. The AD5791 is returned to its power-on state. All registers are set to their default values. The DAC register is loaded with the clearcode register value and the output is set accordingly. The output is set according to the DAC register value. The DAC register is loaded with the clearcode register value and the output is set accordingly. The output is set according to the DAC register value. The output remains at the clear code value. The output remains set according to the DAC register value. The output remains at the clear code value. The DAC register is loaded with the clearcode register value and the output is set accordingly. The DAC register is loaded with the clearcode register value and the output is set accordingly. The output remains at the clear code value The output is set according to the DAC register value. X = don’t care. 内部レジスタ DACレジスタ 表 10 に、DACレジスタに対するデータの読み書き方法を示します。 表 10.DAC レジスタ MSB LSB DB23 DB22 DB21 DB20 Register address R/W 0 R/W 0 VREFP VREFN D V 2 20 1 REFN ここで、 VREFN は VREFN 入力ピンに入力される負電圧。 VREFP は VREFP 入力ピンに入力される正電圧。 D は DAC に書込まれる 20 ビット・コード。 Rev. 0 DB0 DAC register data 次式で DAC の理論伝達関数が表わされます。 VOUT DB19 － 21/27 － 20-bits of data AD5791 コントロール・レジスタ コントロール・レジスタは、AD5791 の動作モードを制御します。 表 11.コントロール・レジスタ MSB DB23 LSB DB19…DB11 DB10 R/W DB22 DB21 DB20 Register address R/W 0 Reserved Reserved 1 0 DB9 DB8 DB7 DB6 DB5 DB4 Control register data LIN COMP DB3 SDODIS BIN/2sC DB2 DACTRI OPGND DB1 DB0 RBUF Reserved 表 12.Control レジスタ機能 Function Description Reserved These bits are reserved and should be programmed to zero. RBUF Output amplifier configuration control. 0: internal amplifier, A1, is powered up and Resistor RFB and R1 are connected in series as shown in Figure 50. This allows an external amplifier to be connected in a gain of two configurations. See the AD5791 Features section for further details. 1: (default) internal amplifier, A1, is powered down and Resistor RFB and R1 are connected in parallel as shown in Figure 49 so that the resistance between the RFB and INV pins is 3.4 kΩ, equal to the resistance of the DAC. This allows the RFB and INV pins to be used for input bias current compensation for an external unity gain amplifier. See the AD5791 Feature section for further details. OPGND Output ground clamp control. 0: DAC output clamp to ground is removed and the DAC is placed in normal mode. 1: (default) DAC output is clamped to ground through a ~6 kΩ resistance, and the DAC is placed in tristate mode. DACTRI DAC tristate control. 0: DAC is in normal operating mode. 1: (default) DAC is in tristate mode. BIN/2sC DAC register coding select. 0: (default) DAC register uses twos complement coding. 1: DAC register uses offset binary coding. SDODIS SDO pin enable/disable control. 0: (default) SDO pin is enabled. 1: SDO pin is disabled (tristate). LIN COMP R/W Linearity error compensation for varying reference input spans. See the AD5791 Features section for further details. 0 0 0 0 (Default) reference input span up to 10 V. 1 0 0 1 Reference input span between 10 V and 12 V. 1 0 1 0 Reference input span between 12 V and 16 V. 1 0 1 1 Reference input span between16 V and 19 V. 1 1 0 0 Reference input span between 19 V and 20 V. Read/write select bit. 0: AD5791 is addressed for a write operation. 1: AD5791 is addressed for a read operation. クリア・コード・レジスタ クリア・コード・レジスタは、CLRピンまたは CLR ビットがアサートされたときに DAC 出力となる値を設定します。出力値は、使用さ れる DAC コーディング(バイナリまたは 2 の補数)に依存します。デフォルト・レジスタ値は 0 です。 表 13.クリア・コード・レジスタ MSB DB23 LSB DB22 DB21 0 1 Register address R/W R/W Rev. 0 DB20 DB19 DB0 Clearcode register data 1 20-bits of data － 22/27 － AD5791 ソフトウェア・コントロール・レジスタ 書込み専用レジスタであり、特定のビットに 1 を書込むと、対応するピンでロー・パルスを発生することと同じ効果を持ちます。 表 14.ソフトウェア・コントロール・レジスタ MSB DB23 LSB DB22 DB20 DB19 DB3 Register address R/W 0 DB21 1 0 DB2 DB1 DB0 Software control register data 0 1 LDACピンがロー・レベルのとき、CLR 機能は無効です。 2 CLRピンがロー・レベルのとき、LDAC 機能は無効です。 Reserved RESET CLR1 LDAC2 表 15.ソフトウェア・コントロール・レジスタ機能 Function Description LDAC Setting this bit to a 1 updates the DAC register and consequently the DAC output. CLR Setting this bit to a 1 sets the DAC register to a user defined value (see Table 13) and updates the DAC output. The output value depends on the DAC register coding that is being used, either binary or twos complement. RESET Setting this bit to a 1 returns the AD5791 to its power-on state. Rev. 0 － 23/27 － AD5791 AD5791の特長 ユニティ・ゲイン構成 0 Vへのパワーオン AD5641 は、パワーアップ時に出力電圧を制御し、さらにすべて のレジスタをデフォルト値に設定するパワーオン・リセット回路 を内蔵しています。パワーオン時、DAC はスリー・ステートにな り(リファレンス入力は切断)、出力は約 6 kΩ の抵抗を介してグラ ウンドへクランプされます。DAC は、コントロール・レジスタを 使って別の指定が行われるまでこの状態を維持します。この機能 は、デバイスのパワーアップ時の DAC 出力状態が既知である必 要のあるアプリケーションで特に便利です。 図 48 に、ユニティ・ゲインに設定された出力アンプを示します。 この構成では出力振幅はVREFN～VREFPになります。 VREFP 1/2 AD8676 VREFPF VREFPS R1 RFB RFB A1 6.8kΩ 6.8kΩ AD5791 の設定 10pF INV VOUT 20-BIT DAC パワーオン後、出力を書込む前に AD5791 を通常の動作モードに 設定する必要があります。このためには、コントロール・レジス タに書込みを行う必要があります。DACTRI ビットをクリアする と、DAC はスリー・ステートから抜け出し、OPGND ビットをク リアすると、出力クランプが解除されます。この時点で、DAC レ ジスタに別の値が書込まれていないかぎり、出力が VREFN になり ます。 VREFNF VOUT VREFNS AD8675, ADA4898-1 AD5791 08964-053 1/2 AD8676 VREFN = 0V DACの出力状態 DAC 出 力 は 、 コ ン ト ロ ー ル ・ レ ジ ス タ の DACTRI ビ ッ ト と OPGNDビットで選択される 3 つの状態にすることができます( 表 16 参照)。 表 16.AD5791 出力状態の真理値表 DACTRI OPGND Output State 0 0 1 1 0 1 0 1 Normal operating mode Output is clamped via ~6 kΩ to AGND Output is in tristate Output is clamped via ~6 kΩ to AGND 直線性の補償 AD5791 の積分非直線性(INL)は、入力されるリファレンス電圧振 幅に従い変化するため、コントロール・レジスタのLIN COMPビ ットに書込んでINLのこの変動を補償することができます。この データシートの仕様は、10 V以下のリファレンス振幅に対して LIN COMP = 0000 に、リファレンス振幅= 20 Vに対してLIN COMP = 1100 に、それぞれ設定して取得されています。LIN COMPビットのデフォルト値は 0000 です。中間のLIN COMP値は 10 V～20 Vのリファレンス振幅に対して設定することができます( 表 12 参照)。 図 48.ユニティ・ゲイン構成の出力アンプ 出力アンプの 2 つ目のユニティ・ゲイン構成は、アンプの入力バ イアス電流からオフセットを除去する構成です。これは、アンプ の帰還パスにDACの出力抵抗に等しい抵抗を挿入することにより 実現されます。DAC出力抵抗は 3.4 kΩで、R1 とRFBを並列接続す ることにより、チップ上でDAC抵抗に等しい抵抗を得ることがで きます。抵抗はすべて 1 つのシリコン・チップ上にあるため、温 度係数が一致しています。この動作モードをイネーブルするとき は、コントロール・レジスタのRBUFビットをロジック 1 に設定 する必要があります。図 49 に、出力アンプをAD5791 へ接続する 方法を示します。この構成で、出力アンプはユニティ・ゲインで、 出力振幅はVREFN～VREFPになります。このユニティ・ゲイン構成を 使うと、コンデンサをアンプ帰還パスに接続してダイナミック性能 を向上させることができます。 VREFP 1/2 AD8676 VREFPF VREFPS RFB R1 6.8kΩ RFB 出力アンプの構成 VREFNF 10pF VOUT INV 20-BIT DAC 出力アンプを AD5791 に接続する方法は、入力するリファレンス 電圧と所要出力電圧振幅に応じて多数あります。 6.8kΩ VOUT VREFNS AD8675, ADA4898-1 AD5791 VREFN 図 49.アンプ入力バイアス電流補償付きの ユニティ・ゲイン出力アンプ Rev. 0 － 24/27 － 08964-052 1/2 AD8676 AD5791 VREFP ゲイン= 2 の構成 図 50 に、ゲイン = 2 の出力アンプを示します。ゲインは、一致す る内蔵 6.8 kΩ抵抗で設定されます。これらの抵抗はDAC抵抗の正 確に 2 倍であるため、外付けアンプの入力バイアス電流からオフ セットを除去する効果を持っています。この構成では、出力振幅 は(2 × VREFN − VREFP)～VREFPになります。この構成を使って、VREFN = 0 Vとして、シングルエンド・リファレンス入力からバイポーラ 出力振幅を発生します。この動作モードにする場合は、コントロ ール・レジスタのRBUFビットをロジック 0 にクリアする必要が あります。 1/2 AD8676 VREFPF VREFPS A1 R1 RFB RFB 6.8kΩ 6.8kΩ 10pF INV VOUT 20-BIT DAC VREFNF VOUT VREFNS AD8675, ADA4898-1 AD5791 08964-053 1/2 AD8676 VREFN = 0V 図 50.ゲイン= 2 の出力アンプ Rev. 0 － 25/27 － AD5791 アプリケーション情報 08964-054 代表的な動作回路 図 51.代表的な動作回路 図 51 に、AD5791 の代表的な動作回路を示します。この回路では、 AD8676 をリファレンス・バッファとして、AD8675 を出力バッフ ァとして、それぞれ使っています。規定の直線性を満たすために Rev. 0 は、リファレンス入力にフォース・センス・バッファを使う必要 があります。AD5791 の出力インピーダンスは 3.4 kΩであるため、 低抵抗高容量の負荷を駆動するときは出力バッファが必要です。 － 26/27 － AD5791 外形寸法 6.60 6.50 6.40 20 11 4.50 4.40 4.30 6.40 BSC 1 10 PIN 1 0.65 BSC 1.20 MAX 0.15 0.05 COPLANARITY 0.10 0.30 0.19 0.20 0.09 SEATING PLANE 8° 0° 0.75 0.60 0.45 COMPLIANT TO JEDEC STANDARDS MO-153-AC 図 52.20 ピン薄型シュリンク・スモール・アウトライン・パッケージ[TSSOP] (RU-20) 寸法: mm オーダー・ガイド Model1 Temperature Range INL Package Description Package Option AD5791BRUZ AD5791ARUZ −40°C to +125°C −40°C to +125°C ±1.5 LSB ±4 LSB 20-Lead TSSOP 20-Lead TSSOP RU-20 RU-20 1 Z = RoHS 準拠製品。 Rev. 0 － 27/27 －