低消費電力デュアル 8/10/12/14ビットD/Aコンバータ AD9114/AD9115/AD9116/AD9117 特長 概要 消費電力: 3.3 V で出力 20 mA AD9114/AD9115/AD9116/AD9117 は 、 ピ ン ・ コ ン パ チ ブ ル の 8/10/12/14 ビット低消費電力デュアル D/A コンバータ(DAC)で 125 MSPS のサンプル・レートで動作します。これらの TxDAC® コンバータは、通信システムの送信信号パス向けに最適化されて います。すべてのデバイスは、同じインターフェース、LFCSP、 ピン配置を持つため、性能、分解能、価格に応じて柔軟な部品 選択が可能です。 10 MSPS で 191 mW 125 MSPS で 232 mW スリープ・モード: 3.3 V で 3 mW 以下 電源電圧: 1.8 V～3.3 V ナイキスト周波数までの SFDR 1 MHz 出力で 86 dBc 10 MHz 出力で 85 dBc 1 MHz 出力、125 MSPS、20mA での AD9117 の NSD: −162 dBc/Hz 差動電流出力: 4 mA～20 mA 補助 DAC を 2 個内蔵 シングル・ポート動作の CMOS 入力 AD9114/AD9115/AD9116/AD9117 は、優れた AC および DC 性能 を提供し、最大 125 MSPS の更新レートをサポートします。 AD9114/AD9115/AD9116/AD9117 は、1.8 V～3.6 V の柔軟な電源 動作範囲と低消費電力を持つため、ポータブルおよび低消費電力 アプリケーションに最適です。. 製品のハイライト 出力同相モード: 0 V～1.2 V で調整可能 小型フットプリントの 40 ピン LFCSP Pb フリー・パッケージを採 用 1. 低消費電力。1.8 V～3.3 V の単電源で動作し、100 MSPS で の合計消費電力を 225 mW まで削減。アイドル区間で低消 費電力を実現するスリープ・モードとパワーダウン・モー ド。 2. CMOS クロック入力。125 MSPS の変換レートをサポート する高速シングルエンド CMOS クロック入力。 3. 他の部品への容易なインターフェース。0 V～1.2 V で調整 可能な出力同相モードにより、0 V より高い同相モード・ レベルを受け付ける他の部品へ容易にインターフェースが 可能。 アプリケーション ワイヤレス・インフラストラクチャ ピコセル、フェムトセルの基地局 医療計測機器 超音波トランスジューサの励起 ポータブル計装機器 信号ジェネレータ、任意波形ジェネレータ Rev. 0 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2008 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪 MT ビル 2 号 電話 06（6350）6868 本 AD9114/AD9115/AD9116/AD9117 目次 特長 ...................................................................................................... 1 SPI レジスタ・マップ ..................................................................... 33 アプリケーション .............................................................................. 1 SPI レジスタの説明 ......................................................................... 34 概要 ...................................................................................................... 1 デジタル・インターフェースの動作 ............................................ 37 製品のハイライト .............................................................................. 1 デジタル・データのラッチとリタイマー・セクション ......... 38 改訂履歴 .............................................................................................. 2 DAC パイプラインの全体遅延の計算 ....................................... 39 機能ブロック図 .................................................................................. 3 セルフ・キャリブレーション .................................................... 40 仕様 ...................................................................................................... 4 ゲインの粗調整 ............................................................................ 41 DC 仕様 ........................................................................................... 4 内部終端抵抗の使用 .................................................................... 42 デジタル仕様 .................................................................................. 6 アプリケーション情報 .................................................................... 43 AC 仕様 ........................................................................................... 7 出力の構成.................................................................................... 43 絶対最大定格 ...................................................................................... 8 トランスを使用する差動結合 ..................................................... 43 熱抵抗.............................................................................................. 8 オペアンプを使用したバッファ付きシングルエンド出力 ..... 43 ESD の注意 ..................................................................................... 8 オペアンプを使った差動バッファ付き出力 ............................ 44 ピン配置およびピン機能説明........................................................... 9 補助 DAC ...................................................................................... 44 代表的な性能特性 ............................................................................ 17 DAC―変調器間のインターフェース ........................................ 45 用語 .................................................................................................... 29 IF/RF 変換での直交変調器の非理想的な性能の補正 .............. 45 動作原理 ............................................................................................ 30 I/Q チャンネル間のゲイン・マッチング .................................. 45 シリアル・ペリフェラル・インターフェース(SPI) ..................... 31 LO フィードスルーの補償 .......................................................... 45 シリアル・インターフェースの全般的な動作 ......................... 31 ゲインとオフセットの補正結果 ................................................ 46 命令バイト .................................................................................... 31 シリアル・インターフェース・ポート・ピンの説明 ............. 31 ADL5370 内蔵の直交変調器を使用するための評価ボードの変 更 ................................................................................................... 47 MSB/LSB の転送 .......................................................................... 32 外形寸法 ............................................................................................ 48 シリアル・ポートの動作 ............................................................ 32 オーダー・ガイド ........................................................................ 48 ピン・モード ................................................................................ 32 改訂履歴 8/08—Revision 0: Initial Version Rev. 0 － 2/48 － AD9114/AD9115/AD9116/AD9117 AD9114/AD9115/ AD9116/AD9117 1V SPI INTERFACE DB11 RSET 8.5kΩ DB10 CMLI FSADJQ/AUXQ FSADJI/AUXI REFIO RESET/PINMD SCLK/CLKMD SDIO/FORMAT CS/PWRDN DB13 (MSB) DB12 機能ブロック図 RSET 8.5kΩ 10kΩ DB9 IREF 100µA DB8 1 INTO 2 INTERLEAVED DATA INTERFACE DVSS RLIN 62.5Ω IOUTN I DAC IOUTP 62.5Ω BAND GAP DVDDIO RCM 60Ω TO 260Ω RLIP AUX1DAC AVDD AVSS AUX2DAC I DATA RLQP 62.5Ω 1.8V LDO Q DATA QOUTP Q DAC QOUTN DB7 62.5Ω CVSS CVDD CLKIN DCLKIO (LSB) DB0 DB1 DB2 DB3 DB4 DB5 図 1. Rev. 0 － 3/48 － RLQN RCM 60Ω TO 260Ω CMLQ CLOCK DIST DB6 07466-001 DVDD AD9114/AD9115/AD9116/AD9117 仕様 DC 仕様 特に指定がない限り、TMIN～TMAX、AVDD = 3.3 V、DVDD = 1.8 V、DVDDIO = 3.3 V、CVDD = 3.3 V、IOUTFS = 2 mA、最大サンプル・レー ト。 表 1. Parameter Min RESOLUTION ACCURACY @ 3.3 V Differential Nonlinearity (DNL) Precalibration Postcalibration Integral Nonlinearity (INL) Precalibration Postcalibration ACCURACY @ 1.8 V Differential Nonlinearity (DNL) Precalibration Postcalibration Integral Nonlinearity (INL) Precalibration Postcalibration MAIN DAC OUTPUTS Offset Error Gain Error Internal Reference Full-Scale Output Current 1 VCC = 3.3 V VCC = 1.8 V Output Common-Mode Level (8 mA CML Pin) Output Compliance Range (8 mA CML Pin) Output Resistance Crosstalk, Q DAC to I DAC (fOUT = 30 MHz) Crosstalk, Q DAC to I DAC (fOUT = 60 MHz) Output Compliance Range (Sinking 1 mA) Output Resistance in Current Output Mode VSS to +1 V AUXDAC Monotonicity Guaranteed Rev. 0 Max Min AD9115 Typ Max Min AD9116 Typ Max Min AD9117 Typ Max Unit 8 10 12 14 Bits ±0.02 ±0.02 ±0.06 ±0.04 ±0.4 ±0.2 ±1.4 ±0.6 LSB LSB ±0.03 ±0.03 ±0.19 ±0.07 ±0.68 ±0.42 ±1.2 ±0.6 LSB LSB ±0.02 ±0.01 ±0.08 ±0.06 ±0.5 ±0.2 ±1.8 ±1.0 LSB LSB ±0.04 ±0.02 ±0.2 ±0.1 ±0.5 ±0.3 ±1.8 ±1.1 LSB LSB −1 −2 +1 +2 −1 −2 +1 +2 −1 −2 +1 +2 −1 −2 +1 +2 mV % of FSR 4 4 −0.5 8 8 0 20 16 +1.2 4 4 −0.5 8 8 0 20 16 +1.2 4 4 −0.5 8 8 0 20 16 +1.2 4 4 −0.5 8 8 0 20 16 +1.2 mA mA V −0.5 0 +1.2 −0.5 0 +1.2 −0.5 0 +1.2 −0.5 0 +1.2 V MAIN DAC TEMPERATURE DRIFT Offset Gain Reference Voltage AUXDAC OUTPUTS Resolution Full-Scale Output Current (Current Sourcing Mode) Voltage Output Mode Output Compliance Range (Sourcing 1 mA) AD9114 Typ 200 95 200 95 200 95 200 95 MΩ dB 76 76 76 76 dB 0 ±40 ±25 0 ±40 ±25 0 ±40 ±25 0 ±40 ±25 ppm/°C ppm/°C ppm/°C 10 125 10 125 10 125 10 125 Bits µA VSS VDD − 0.25 VDD VSS + 0.25 VSS VDD − 0.25 VDD VSS + 0.25 VSS VDD − 0.25 VSS VDD − 0.25 V VSS + 0.25 VDD VSS + 0.25 VDD V 1 1 1 1 MΩ 10 10 10 10 Bits － 4/48 － AD9114/AD9115/AD9116/AD9117 Parameter REFERENCE OUTPUT Internal Reference Voltage Output Resistance REFERENCE INPUT Voltage Compliance Input Resistance Ext Ref Mode Min 0.98 AD9114 Typ 1.025 10 0.1 Max Min 1.08 0.98 1.25 0.1 1 AD9115 Typ 1.025 10 Max Min 1.08 0.98 1.25 0.1 1 AD9116 Typ Max 1.025 10 Min 1.08 0.98 1.25 0.1 1 AD9117 Typ 1.025 10 Max Unit 1.08 V kΩ 1.25 V MΩ 1 DAC MATCHING Gain Matching −1 +1 −1 +1 −1 +1 −1 +1 % of FSR ANALOG SUPPLY VOLTAGES AVDD CVDD 1.7 1.7 3.5 3.5 1.7 1.7 3.5 3.5 1.7 1.7 3.5 3.5 1.7 1.7 3.5 3.5 V V DIGITAL SUPPLY VOLTAGES DVDD DVDDIO 1.7 1.7 3.5 3.5 1.7 1.7 3.5 3.5 1.7 1.7 3.5 3.5 1.7 1.7 3.5 3.5 V V POWER CONSUMPTION @ 3.3 V fDAC = 125 MSPS, IF = 12.5 MHz IAVDD IDVDDIO ICVDD Power-Down Mode with Clock Power-Down Mode No Clock Power Supply Rejection Ratio, AVDD = 3.3 V POWER CONSUMPTION @ 1.8 V fDAC = 125 MSPS, IF = 12.5 MHz IAVDD IDVDD ICVDD Power-Down Mode with Clock Power-Down Mode No Clock Power Supply Rejection Ratio, AVDD = 1.8 V OPERATING RANGE 1 –40 220 220 220 220 mW 55 10 3 8.5 3 −0.009 55 10 3 8.5 3 −0.009 55 10 3 8.5 3 −0.009 55 10 3 8.5 3 −0.009 mA mA mA mW mW % FSR/V 58 58 58 58 mW 24 8 2 12 850 −0.007 24 8 2 12 850 −0.007 24 8 2 12 850 −0.007 24 8 2 12 850 −0.007 mA mA mA mW µW % FSR/V +25 +85 –40 +25 +85 10 kΩ の外付け抵抗を使用。 Rev. 0 － 5/48 － –40 +25 +85 –40 +25 +85 °C AD9114/AD9115/AD9116/AD9117 デジタル仕様 特に指定がない限り、TMIN～TMAX、AVDD = 3.3 V、DVDD = 1.8 V、DVDDIO = 3.3 V、CVDD = 3.3 V、IOUTFS = 2 mA、最大サンプル・レー ト。 表 2. Parameter DAC CLOCK INPUT (CLKIN) VIH VIL Maximum Clock Rate Min Typ 2.1 3 0 SERIAL PERIPHERAL INTERFACE Maximum Clock Rate (SCLK) Minimum Pulse Width High Minimum Pulse Width Low INPUT DATA TIMING 1.8 V Q-Channel or DCLKIO Falling Edge Setup Hold I-Channel or DCLKIO Rising Edge Setup Hold 3.3 V Q-Channel or DCLKIO Falling Edge Setup Hold I-Channel or DCLKIO Rising Edge Setup Hold VIH VIL Rev. 0 2.1 － 6/48 － Max Unit 0.9 125 mV mV MSPS 25 20 20 MHz ns ns 0.25 1.2 ns ns 0.13 1.1 ns ns −0.2 1.5 ns ns −0.2 1.6 3 0 ns ns V 0.9 AD9114/AD9115/AD9116/AD9117 AC 仕様 特に指定がない限り、TMIN～TMAX、AVDD = 3.3 V、DVDD = 1.8 V、DVDDIO = 1.8 V、CVDD = 3.3 V、IOUTFS = 20 mA、最大サンプル・レ ート。 表 3. AD9114 Parameter SPURIOUS FREE DYNAMIC RANGE (SFDR) 3.3 V fDAC = 125 MSPS, fOUT = 10 MHz fDAC = 125 MSPS, fOUT = 50 MHz Min Typ AD9115 Max Min Typ AD9116 Max Min Typ AD9117 Max Min Typ Max Unit 76 55 85 55 85 55 85 55 dBc dBc TWO-TONE INTERMODULATION DISTORTION (IMD) fDAC = 125 MSPS, fOUT = 10 MHz fDAC = 125 MSPS, fOUT = 50 MHz 81 60 81 60 81 60 82 61 dBc dBc NOISE SPECTRAL DENSITY (NSD) EIGHT-TONE, 500 kHz TONE SPACING fDAC = 125 MSPS, fOUT = 10 MHz fDAC = 125 MSPS, fOUT = 50 MHz −132 −128 −143 −138 −153 −146 −157 −149 dBc/Hz dBc/Hz −78 −80 −78 −80 −78 −80 −78 −80 dBc W-CDMA ADJACENT CHANNEL LEAKAGE RATIO (ACLR), SINGLE CARRIER fDAC = 61.44 MSPS, fOUT = 20 MHz fDAC = 122.88 MSPS, fOUT = 30 MHz dBc 特に指定がない限り、TMIN～TMAX、AVDD = 1.8 V、DVDD = 1.8 V、DVDDIO = 1.8 V、CVDD = 3.3 V、IOUTFS = 8 mA、最大サンプル・レー ト。 表 4. AD9114 Parameter Mi n Typ AD9115 Ma x Mi n Typ AD9116 Ma x Mi n Typ AD9117 Ma x Mi n Typ Ma x Unit SPURIOUS FREE DYNAMIC RANGE (SFDR) 3.3 V fDAC = 125 MSPS, fOUT = 10 MHz fDAC = 125 MSPS, fOUT = 50 MHz 73 48 76 48 76 48 76 48 dBc dBc TWO-TONE INTERMODULATION DISTORTION (IMD) fDAC = 125 MSPS, fOUT = 10 MHz fDAC = 125 MSPS, fOUT = 50 MHz 76 50 76 50 76 50 76 50 dBc dBc NOISE SPECTRAL DENSITY (NSD) EIGHT-TONE, 500 kHz TONE SPACING fDAC = 125 MSPS, fOUT = 10 MHz fDAC = 125 MSPS, fOUT = 50 MHz −125 −117 −136 −127 −146 −135 −150 −138 dBc/Hz dBc/Hz W-CDMA ADJACENT CHANNEL LEAKAGE RATIO (ACLR), SINGLE CARRIER fDAC = 61.44 MSPS, fOUT = 20 MHz fDAC = 122.88 MSPS, fOUT = 30 MHz −69 −72 −69 −72 −69 −72 −69 −72 dBc dBc Rev. 0 － 7/48 － AD9114/AD9115/AD9116/AD9117 絶対最大定格 表 5. Parameter Rating AVDD, DVDDIO, CVDD to AVSS, DVSS, CVSS DVDD to DVSS AVSS to DVSS, CVSS DVSS to AVSS, CVSS CVSS to AVSS, DVSS VREF, FSADJQ, FSADJI, CMLQ, CMLI to AVSS QOUTP, QOUTN, IOUTP, IOUTN, RLQP, RLQN, RLIP, RLIN to AVSS −0.3 V to +3.9 V D13 to D0, CS, SCLK, SDIO, SDO, RESET to DVSS CLKIN to CVSS CS, SCLK, SDIO, SDO to DVSS Junction Temperature Storage Temperature Range Rev. 0 −0.3 V to +2.1 V −0.3 V to +0.3 V −0.3 V to +0.3 V −0.3 V to +0.3 V −0.3 V to AVDD + 0.3 V −1.0 V to AVDD + 0.3 V −0.3 V to DVDD + 0.3 V −0.3 V to CVDD + 0.3 V –0.3 V to DVDD + 0.3 V 125°C −65°C to +150°C 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作の節に記 載する規定値以上でのデバイス動作を定めたものではありませ ん。デバイスを長時間絶対最大定格状態に置くとデバイスの信 頼性に影響を与えます。 熱抵抗 表 6. Package Type θJA Unit 40-Lead LFCSP (With No Airflow Movement) 29.8 °C/W ESD の注意 ESD（静電放電）の影響を受けやすいデバイ スです。電荷を帯びたデバイスや回路ボード は、検知されないまま放電することがありま す。本製品は当社独自の特許技術である ESD 保護回路を内蔵してはいますが、デバイスが 高エネルギーの静電放電を被った場合、損傷 を生じる可能性があります。したがって、性 能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めし ます。 － 8/48 － AD9114/AD9115/AD9116/AD9117 40 39 38 37 36 35 34 33 32 31 DB12 DB13 (MSB) CS/PWRDN SDIO/FORMAT SCLK/CLKMD RESET/PINMD REFIO FSADJI/AUXI FSADJQ/AUXQ CMLI ピン配置およびピン機能説明 DB11 1 DB10 2 DB9 3 DB8 4 DVDDIO 5 DVSS 6 DVDD 7 DB7 8 DB6 9 DB5 10 PIN 1 INDICATOR AD9117 RLIN IOUTN IOUTP RLIP AVDD AVSS RLQP QOUTP QOUTN RLQN NOTES 1. THE HEAT SINK PAD IS CONNECTED TO AVSS AND MUST BE SOLDERED TO THE GROUND PLANE. EXPOSED METAL AT PACKAGE CORNERS IS CONNECTED TO THIS PAD. 07466-002 DB4 DB3 DB2 DB1 (LSB) DB0 DCLKIO CVDD CLKIN CVSS CMLQ 11 12 13 14 15 16 17 18 19 20 TOP VIEW (Not to Scale) 30 29 28 27 26 25 24 23 22 21 図 2.AD9117 のピン配置 表 7.AD9117 のピン機能説明 ピン番 号 記号 説明 1～4 DB[11:8] デジタル入力。 5 DVDDIO デジタル I/O 電源電圧(公称 1.8 V～3.3 V )。 6 DVSS デジタル・コモン。 7 DVDD デジタル・コア電源電圧(1.8 V)。 8～14 DB[7:1] デジタル入力。 15 DB0 (LSB) デジタル入力(LSB)。 16 DCLKIO データ入力/出力クロック。データの入力に使うクロック。 17 CVDD サンプリング・クロックの電源電圧(1.8 V～3.3 V)。CVDD≥ DVDD。 18 CLKIN LVCMOS サンプリング・クロック入力。 19 CVSS サンプリング・クロック電源電圧のコモン。 20 CMLQ Q DAC 出力同相モード・レベル。 21 RLQN 負荷抵抗(62.5 Ω)、CMLQ ピンとの間に接続。 22 QOUTN Q DAC の相補電流出力。すべてのデータ・ビットが 0 のとき、フル・スケール電流が流れます。 23 QOUTP Q DAC 電流出力。すべてのデータ・ビットが 1 のとき、フル・スケール電流が流れます。 24 RLQP 負荷抵抗(62.5 Ω)、CMLQ ピンとの間に接続。 25 AVSS アナログ・コモン。 26 AVDD アナログ電源電圧(1.8 V～3.3 V)。 27 RLIP 負荷抵抗(62.5 Ω)、CMLI ピンとの間に接続。 28 IOUTP I DAC 相補電流出力。すべてのデータ・ビットが 0 のとき、フル・スケール電流が流れます。 29 IOUTN I DAC の電流出力。すべてのデータ・ビットが 1 のとき、フル・スケール電流が流れます。 30 RLIN 負荷抵抗(62.5 Ω)、CMLI ピンとの間に接続。 31 CMLI I DAC 出力同相モード・レベル。 32 FSADJQ/AUXQ Q DAC のフル・スケール電流出力調整。抵抗を介して AVSS へ接続。 内蔵 RSET のイネーブル時は Q DAC 補助出力。 33 FSADJI/AUXI 34 REFIO I DAC のフル・スケール電流出力調整。抵抗を介して AVSS へ接続。 内蔵 RSET のイネーブル時は I DAC 補助出力。 Rev. 0 リファレンス電圧入力/出力。内部リファレンス電圧のディスエーブル時は、リファレンス入力として機能。内部リ ファレンス電圧モードのとき 1.0 V のリファレンス電圧を出力(AVSS との間に 0.1 μF のコンデンサが必要)。 － 9/48 － AD9114/AD9115/AD9116/AD9117 ピン番 号 記号 説明 35 RESET/PINMD リセット。SPI モードで、RESET に正パルスを入力すると、SPI レジスタがデフォルト値にリセットされます。 36 SCLK/CLKMD ピン・モード。ロジック 1(固定)を入力すると、デバイスはピン・モードになります。 SPI モードではシリアル・ポートのクロック入力。 クロック・モード。ピン・モードでは、CLKMD により内部リタイミング・クロックの位相を指定。 DCLKIO = CLKIN: CLKMD を 0 レベルに固定。 DCLKIO ≠ CLKIN:内部リタイマーを CLKMD の 0 から 1 への立ち上がりエッジで起動(リタイマーのセクション参 照)。 37 SDIO/FORMAT 38 CS/PWRDN 39 DB13 (MSB) デジタル入力(MSB)。 40 DB12 デジタル入力。 ヒート・シン ク・パッド ヒート・シンク・パッドは AVSS に接続して、グラウンド・プレーンへハンダ付けする必要があります。パッケージ の角にある露出金属がこのパッドに接続されます。 SPI モードではシリアル・ポートの双方向データ・ライン。 データ・フォーマット。ピン・モードでは、FORMAT により、デジタル・データのデータ・フォーマットを指定。 SPI モードでは、アクティブ・ローのチップ・セレクト。 パワーダウン。ピン・モードでは、PWRDN により、デバイス(SPI ポート以外)をパワーダウンさせます。 Rev. 0 － 10/48 － 40 39 38 37 36 35 34 33 32 31 DB10 DB11 (MSB) CS/PWRDN SDIO/FORMAT SCLK/CLKMD RESET/PINMD REFIO FSADJI/AUXI FSADJQ/AUXQ CMLI AD9114/AD9115/AD9116/AD9117 DB9 1 DB8 2 DB7 3 DB6 4 DVDDIO 5 DVSS 6 DVDD 7 DB5 8 DB4 9 DB3 10 PIN 1 INDICATOR AD9116 RLIN IOUTN IOUTP RLIP AVDD AVSS RLQP QOUTP QOUTN RLQN NOTES 1. THE HEAT SINK PAD IS CONNECTED TO AVSS AND MUST BE SOLDERED TO THE GROUND PLANE. EXPOSED METAL AT PACKAGE CORNERS IS CONNECTED TO THIS PAD. 07466-003 NC = NO CONNECT DB2 DB1 (LSB) DB0 NC NC DCLKIO CVDD CLKIN CVSS CMLQ 11 12 13 14 15 16 17 18 19 20 TOP VIEW (Not to Scale) 30 29 28 27 26 25 24 23 22 21 図 3.AD9116 ピン配置 表 8.AD9116 ピン機能説明 ピン番 号 記号 説明 1～4 DB[9:6] デジタル入力。 5 DVDDIO デジタル I/O 電源電圧(公称 1.8 V～3.3 V )。 6 DVSS デジタル・コモン。 7 DVDD デジタル・コア電源電圧(1.8 V～3.3 V)。 8～12 DB[5:1] デジタル入力。 13 DB0 (LSB) デジタル入力(LSB)。 14、15 NC 未接続。これらのピンはチップに接続されていません。 16 DCLKIO データ入力/出力クロック。データの入力に使うクロック。 17 CVDD サンプリング・クロックの電源電圧(1.8 V～3.3 V)。CVDD≥ DVDD。 18 CLKIN LVCMOS サンプリング・クロック入力。 19 CVSS サンプリング・クロック電源電圧のコモン。 20 CMLQ Q DAC 出力同相モード・レベル。 21 RLQN 負荷抵抗(62.5 Ω)、CMLQ ピンとの間に接続。 22 QOUTN Q DAC の相補電流出力。すべてのデータ・ビットが 0 のとき、フル・スケール電流が流れます。 23 QOUTP Q DAC 電流出力。すべてのデータ・ビットが 1 のとき、フル・スケール電流が流れます。 24 RLQP 負荷抵抗(62.5 Ω)、CMLQ ピンとの間に接続。 25 AVSS アナログ・コモン。 26 AVDD アナログ電源電圧(1.8 V～3.3 V)。 27 RLIP 負荷抵抗(62.5 Ω)、CMLI ピンとの間に接続。 28 IOUTP 相補 I DAC 電流出力。すべてのデータ・ビットが 0 のとき、フル・スケール電流が流れます。 29 IOUTN I DAC の電流出力。すべてのデータ・ビットが 1 のとき、フル・スケール電流が流れます。 30 RLIN 負荷抵抗(62.5 Ω)、CMLI ピンとの間に接続。 31 CMLI I DAC 出力同相モード・レベル。 32 FSADJQ/AUXQ Q DAC のフル・スケール電流出力調整。抵抗を介して AVSS へ接続。 内蔵 RSET のイネーブル時は Q DAC 補助出力。 33 FSADJI/AUXI 34 REFIO リファレンス電圧入力/出力。内部リファレンス電圧のディスエーブル時は、リファレンス入力として機能。内部リ ファレンス電圧モードのとき 1.0 V のリファレンス電圧を出力(AVSS との間に 0.1 μF のコンデンサが必要)。 35 RESET/PINMD リセット。SPI モードで、RESET に正パルスを入力すると、SPI レジスタがデフォルト値にリセットされます。 I DAC のフル・スケール電流出力調整。抵抗を介して AVSS へ接続。 内蔵 RSET のイネーブル時は I DAC 補助出力。 Rev. 0 － 11/48 － AD9114/AD9115/AD9116/AD9117 ピン番 号 記号 36 SCLK/CLKMD 説明 ピン・モード。ロジック 1(固定)を入力すると、デバイスはピン・モードになります。 SPI モードではシリアル・ポートのクロック入力。 クロック・モード。ピン・モードでは、CLKMD により内部リタイミング・クロックの位相を指定。 DCLKIO = CLKIN: 0 レベルに固定。 DCLKIO ≠ CLKIN:内部リタイマーを CLKMD の立ち上がりエッジで起動(リタイマーのセクション参照)。 37 SDIO/FORMAT 38 CS/PWRDN 39 DB11 (MSB) デジタル入力(MSB)。 40 DB10 デジタル入力。 ヒート・シン ク・パッド ヒート・シンク・パッドは AVSS に接続して、グラウンド・プレーンへハンダ付けする必要があります。パッケージ の角にある露出金属がこのパッドに接続されます。 SPI モードではシリアル・ポートの双方向データ・ライン。 データ・フォーマット。ピン・モードでは、FORMAT により、デジタル・データのデータ・フォーマットを指定。 SPI モードでは、アクティブ・ローのチップ・セレクト。 パワーダウン。ピン・モードでは、PWRDN により、デバイス(SPI ポート以外)をパワーダウンさせます。 Rev. 0 － 12/48 － 40 39 38 37 36 35 34 33 32 31 DB8 DB9 (MSB) CS/PWRDN SDIO/FORMAT SCLK/CLKMD RESET/PINMD REFIO FSADJI/AUXI FSADJQ/AUXQ CMLI AD9114/AD9115/AD9116/AD9117 DB7 1 DB6 2 DB5 3 DB4 4 DVDDIO 5 DVSS 6 DVDD 7 DB3 8 DB2 9 DB1 10 PIN 1 INDICATOR AD9115 RLIN IOUTP IOUTN RL2N AVDD AVSS RL1P QOUTP QOUTN RL1N (LSB) DB0 NC NC NC NC DCLKIO CVDD CLKIN CVSS CMLQ 11 12 13 14 15 16 17 18 19 20 TOP VIEW (Not to Scale) 30 29 28 27 26 25 24 23 22 21 NOTES 1. THE HEAT SINK PAD IS CONNECTED TO AVSS AND MUST BE SOLDERED TO THE GROUND PLANE. EXPOSED METAL AT PACKAGE CORNERS IS CONNECTED TO THIS PAD. 07466-004 NC = NO CONNECT 図 4.AD9115 ピン配置 表 9.AD9115 ピン機能説明 ピン番号 記号 説明 1～4 DB[7:4] デジタル入力。 5 DVDDIO デジタル I/O 電源電圧(公称 1.8 V～3.3 V )。 6 DVSS デジタル・コモン。 7 DVDD デジタル・コア電源電圧(1.8 V～3.3 V)。 8～10 DB[3:1] デジタル入力。 11 DB0 (LSB) デジタル入力(LSB)。 12～15 NC 未接続。これらのピンはチップに接続されていません。 16 DCLKIO データ入力/出力クロック。データの入力に使うクロック。 17 CVDD サンプリング・クロックの電源電圧(1.8 V～3.3 V)。CVDD≥ DVDD。 18 CLKIN LVCMOS サンプリング・クロック入力。 19 CVSS サンプリング・クロック電源電圧のコモン。 20 CMLQ Q DAC 出力同相モード・レベル。 21 RL1N 負荷抵抗(62.5 Ω)、CMLQ ピンとの間に接続。 22 QOUTN Q DAC の相補電流出力。すべてのデータ・ビットが 0 のとき、フル・スケール電流が流れます。 23 QOUTP Q DAC 電流出力。すべてのデータ・ビットが 1 のとき、フル・スケール電流が流れます。 24 RL1P 負荷抵抗(62.5 Ω)、CMLQ ピンとの間に接続。 25 AVSS アナログ・コモン。 26 AVDD アナログ電源電圧(1.8 V～3.3 V)。 27 RL2N 負荷抵抗(62.5 Ω)、CMLI ピンとの間に接続。 28 IOUTN I DAC の相補電流出力。すべてのデータ・ビットが 0 のとき、フル・スケール電流が流れます。 29 IOUTP I DAC 電流出力。すべてのデータ・ビットが 1 のとき、フル・スケール電流が流れます。 30 RLIN 負荷抵抗(62.5 Ω)、CMLI ピンとの間に接続。 31 CMLI I DAC 出力同相モード・レベル。 32 FSADJQ/AUXQ Q DAC のフル・スケール電流出力調整。抵抗を介して AVSS へ接続。 内蔵 RSET のイネーブル時は Q DAC 補助出力。 33 FSADJI/AUXI 34 REFIO リファレンス電圧入力/出力。内部リファレンス電圧のディスエーブル時は、リファレンス入力として機能。内部 リファレンス電圧モードのとき 1.0 V のリファレンス電圧を出力(AVSS との間に 0.1 μF のコンデンサが必要)。 35 RESET/PINMD リセット。SPI モードで、RESET に正パルスを入力すると、SPI レジスタがデフォルト値にリセットされます。 I DAC のフル・スケール電流出力調整。抵抗を介して AVSS へ接続。 内蔵 RSET のイネーブル時は I DAC 補助出力。 Rev. 0 － 13/48 － AD9114/AD9115/AD9116/AD9117 ピン番号 記号 36 SCLK/CLKMD 説明 ピン・モード。ロジック 1(固定)を入力すると、デバイスはピン・モードになります。 SPI モードではシリアル・ポートのクロック入力。 クロック・モード。ピン・モードでは、CLKMD により内部リタイミング・クロックの位相を指定。 DCLKIO = CLKIN: 0 レベルに固定。 DCLKIO ≠ CLKIN:内部リタイマーを CLKMD の立ち上がりエッジで起動(リタイマーのセクション参照)。 37 SDIO/FORMAT SPI モードではシリアル・ポートの双方向データ・ライン。 データ・フォーマット。ピン・モードでは、FORMAT により、デジタル・データのデータ・フォーマットを指 定。 38 CS/PWRDN 39 DB9 デジタル入力(MSB)。 40 DB8 デジタル入力。 ヒート・シン ク・パッド ヒート・シンク・パッドは AVSS に接続して、グラウンド・プレーンへハンダ付けする必要があります。パッケー ジの角にある露出金属がこのパッドに接続されます。 SPI モードでは、アクティブ・ローのチップ・セレクト。 パワーダウン。ピン・モードでは、PWRDN により、デバイス(SPI ポート以外)をパワーダウンさせます。 Rev. 0 － 14/48 － 40 39 38 37 36 35 34 33 32 31 DB6 DB7 (MSB) CS/PWRDN SDIO/FORMAT SCLK/CLKMD RESET/PINMD REFIO FSADJI/AUXI FSADJQ/AUXQ CMLI AD9114/AD9115/AD9116/AD9117 DB5 1 DB4 2 DB3 3 DB2 4 DVDDIO 5 DVSS 6 DVDD 7 DB1 8 (LSB) DB0 9 NC 10 PIN 1 INDICATOR AD9114 RLIN IOUTP IOUTN RL2N AVDD AVSS RL1P QOUTP QOUTN RL1N NOTES 1. THE HEAT SINK PAD IS CONNECTED TO AVSS AND MUST BE SOLDERED TO THE GROUND PLANE. EXPOSED METAL AT PACKAGE CORNERS IS CONNECTED TO THIS PAD. 07466-005 NC = NO CONNECT NC NC NC NC NC DCLKIO CVDD CLKIN CVSS CMLQ 11 12 13 14 15 16 17 18 19 20 TOP VIEW (Not to Scale) 30 29 28 27 26 25 24 23 22 21 図 5.AD9114 ピン配置 表 10.AD9114 ピン機能説明 ピン番号 記号 説明 1～4 DB[5:2] デジタル入力。 5 DVDDIO デジタル I/O 電源電圧(公称 1.8 V～3.3 V )。 6 DVSS デジタル・コモン。 7 DVDD デジタル・コア電源電圧(1.8 V～3.3 V)。 8 DB1 デジタル入力。 9 DB0 (LSB) デジタル入力(LSB)。 10～15 NC 未接続。これらのピンはチップに接続されていません。 16 DCLKIO データ入力/出力クロック。データの入力に使うクロック。 17 CVDD サンプリング・クロックの電源電圧(1.8 V～3.3 V)。CVDD≥ DVDD。 18 CLKIN LVCMOS サンプリング・クロック入力。 19 CVSS サンプリング・クロック電源電圧のコモン。 20 CMLQ Q DAC 出力同相モード・レベル。 21 RL1N 負荷抵抗(62.5 Ω)、CMLQ ピンとの間に接続。 22 QOUTN Q DAC の相補電流出力。すべてのデータ・ビットが 0 のとき、フル・スケール電流が流れます。 23 QOUTP Q DAC 電流出力。すべてのデータ・ビットが 1 のとき、フル・スケール電流が流れます。 24 RL1P 負荷抵抗(62.5 Ω)、CMLQ ピンとの間に接続。 25 AVSS アナログ・コモン。 26 AVDD アナログ電源電圧(1.8 V～3.3 V)。 27 RL2N 負荷抵抗(62.5 Ω)、CMLI ピンとの間に接続。 28 IOUTN I DAC の相補電流出力。すべてのデータ・ビットが 0 のとき、フル・スケール電流が流れます。 29 IOUTP I DAC 電流出力。すべてのデータ・ビットが 1 のとき、フル・スケール電流が流れます。 30 RLIN 負荷抵抗(62.5 Ω)、CMLI ピンとの間に接続。 31 CMLI I DAC 出力同相モード・レベル。 32 FSADJQ/AUXQ Q DAC のフル・スケール電流出力調整。抵抗を介して AVSS へ接続。 33 FSADJI/AUXI 34 REFIO リファレンス電圧入力/出力。内部リファレンス電圧のディスエーブル時は、リファレンス入力として機能。内部 リファレンス電圧モードのとき 1.0 V のリファレンス電圧を出力(AVSS との間に 0.1 μF のコンデンサが必要)。 35 RESET/PINMD リセット。SPI モードで、RESET に正パルスを入力すると、SPI レジスタがデフォルト値にリセットされます。 内蔵 RSET のイネーブル時は Q DAC 補助出力。 I DAC のフル・スケール電流出力調整。抵抗を介して AVSS へ接続。 内蔵 RSET のイネーブル時は I DAC 補助出力。 ピン・モード。ロジック 1(固定)を入力すると、デバイスはピン・モードになります。 Rev. 0 － 15/48 － AD9114/AD9115/AD9116/AD9117 ピン番号 記号 説明 36 SCLK/CLKMD SPI モードではシリアル・ポートのクロック入力。 クロック・モード。ピン・モードでは、CLKMD により内部リタイミング・クロックの位相を指定。 DCLKIO = CLKIN: 0 レベルに固定。 DCLKIO ≠ CLKIN:内部リタイマーを CLKMD の立ち上がりエッジで起動(リタイマーのセクション参照)。 37 SDIO/FORMAT SPI モードではシリアル・ポートの双方向データ・ライン。 データ・フォーマット。ピン・モードでは、FORMAT により、デジタル・データのデータ・フォーマットを指 定。 38 CS/PWRDN SPI モードでは、アクティブ・ローのチップ・セレクト。 パワーダウン。ピン・モードでは、PWRDN により、デバイス(SPI ポート以外)をパワーダウンさせます。 39 DB7 デジタル入力(MSB)。 40 DB6 デジタル入力。 ヒート・シン ク・パッド ヒート・シンク・パッドは AVSS に接続して、グラウンド・プレーンへハンダ付けする必要があります。パッケー ジの角にある露出金属がこのパッドに接続されます。 Rev. 0 － 16/48 － AD9114/AD9115/AD9116/AD9117 代表的な性能特性 2.0 2.0 1.5 1.5 POSTCALIBRATION INL (LSB) 1.0 0.5 0 –0.5 –1.0 0 2048 4096 6144 8192 10240 12288 CODE 14336 16384 –1.0 2.0 2.0 1.5 1.5 1.0 0.5 0 –0.5 –1.0 6144 8192 10240 12288 CODE 14336 16384 1.0 0.5 0 –0.5 –1.0 2048 4096 6144 8192 10240 12288 CODE 14336 16384 –2.0 07466-007 0 0 2048 4096 6144 8192 10240 12288 CODE 14336 16384 図 10.AD9117 の DNL ポストキャリブレーション、1.8 V、8 mA 1.5 1.0 1.0 POSTCALIBRATION INL (LSB) 1.5 0.5 0 –0.5 –1.0 0.5 0 –0.5 –1.0 2048 4096 6144 8192 10240 CODE 12288 14336 16384 –1.5 07466-008 0 図 8.AD9117 の INL プリキャリブレーション、3.3 V、20 mA Rev. 0 4096 –1.5 図 7.AD9117 の DNL プリキャリブレーション、1.8 V、8 mA –1.5 2048 07466-010 –1.5 –2.0 0 図 9.AD9117 の INL ポストキャリブレーション、1.8 V、8 mA POSTCALIBRATION DNL (LSB) PRECALIBRATION DNL (LSB) –0.5 –2.0 図 6.AD9117 の INL プリキャリブレーション、1.8 V、8 mA PRECALIBRATION INL (LSB) 0 –1.5 07466-006 –2.0 0.5 07466-009 –1.5 1.0 0 2048 4096 6144 8192 10240 CODE 12288 14336 16384 07466-011 PRECALIBRATION INL (LSB) 特に指定がない限り、AVDD、DVDD、DVDDIO、CVDD = 1.8 V、IOUTFS = 8 mA、最大サンプル・レート(125 MSPS)。 図 11.AD9117 の INL ポストキャリブレーション、3.3 V、20 mA － 17/48 － 1.5 1.5 1.0 1.0 0.5 0 –0.5 –1.0 0 2048 4096 6144 8192 10240 CODE 12288 14336 16384 –0.5 –1.0 0.8 0.8 0.6 0.6 0.4 0.2 0 –0.2 –0.4 6144 8192 10240 CODE 12288 14336 16384 0.4 0.2 0 –0.2 –0.4 1024 1536 2048 CODE 2560 3072 3584 4096 –0.8 0.4 POSTCALIBRATION DNL (LSB) 0.4 0.2 0 –0.2 –0.4 1024 1536 2048 CODE 2560 3072 3584 4096 1024 1536 2048 CODE 2560 3072 3584 4096 0.2 0 –0.2 –0.4 –0.6 07466-014 512 512 図 16.AD9116 の INL ポストキャリブレーション、1.8 V、8 mA 0.6 0 0 図 14.AD9116 の DNL プリキャリブレーション、1.8 V、8 mA 0 512 1024 1536 2048 CODE 2560 3072 3584 4096 07466-017 512 07466-013 0 0.6 Rev. 0 4096 –0.6 図 13.AD9116 の INL プリキャリブレーション、1.8 V、8 mA –0.6 2048 07466-016 –0.6 –0.8 0 図 15.AD9117 の DNL ポストキャリブレーション、3.3 V、20 mA POSTCALIBRATION INL (LSB) PRECALIBRATION INL (LSB) 図 12.AD9117 の DNL プリキャリブレーション、3.3 V、20 mA PRECALIBRATION DNL (LSB) 0 –1.5 07466-012 –1.5 0.5 07466-015 POSTCALIBRATION DNL (LSB) PRECALIBRATION DNL (LSB) AD9114/AD9115/AD9116/AD9117 図 17.AD9116 の DNL ポストキャリブレーション、1.8 V、8 mA － 18/48 － 0.8 0.8 0.6 0.6 POSTCALIBRATION INL (LSB) 0.4 0.2 0 –0.2 –0.4 0 512 1024 1536 2048 CODE 2560 3072 3584 4096 –0.4 0 0.5 0.5 0.4 0.4 0.3 0.3 0.2 0.1 0 –0.1 –0.2 –0.3 1536 2048 CODE 2560 3072 3584 4096 0.2 0.1 0 –0.1 –0.2 –0.3 –0.4 512 1024 1536 2048 CODE 2560 3072 3584 4096 –0.5 07466-019 0 図 19.AD9116 の DNL プリキャリブレーション、3.3 V、20 mA 0 0.20 0.20 0.15 0.15 POSTCALIBRATION INL (LSB) 0.25 0.10 0.05 0 –0.05 –0.10 –0.15 –0.20 1024 1536 2048 CODE 2560 3072 3584 4096 0.10 0.05 0 –0.05 –0.10 –0.15 –0.20 0 128 256 384 512 CODE 640 768 896 1024 –0.25 07466-020 –0.25 512 図 22.AD9116 の DNL ポストキャリブレーション、3.3 V、20 mA 0.25 図 20.AD9115 の INL プリキャリブレーション、1.8 V、8 mA Rev. 0 1024 07466-022 –0.4 –0.5 512 図 21.AD9116 の INL ポストキャリブレーション、3.3 V、20 mA POSTCALIBRATION DNL (LSB) PRECALIBRATION DNL (LSB) –0.2 –0.8 図 18.AD9116 の INL プリキャリブレーション、3.3 V、20 mA PRECALIBRATION INL (LSB) 0 –0.6 07466-018 –0.8 0.2 07466-021 –0.6 0.4 0 128 256 384 512 CODE 640 768 896 1024 07466-023 PRECALIBRATION INL (LSB) AD9114/AD9115/AD9116/AD9117 図 23.AD9115 の INL ポストキャリブレーション、1.8 V、8 mA － 19/48 － 0.08 0.08 0.06 0.06 POSTCALIBRATION DNL (LSB) 0.04 0.02 0 –0.02 –0.04 0 128 256 384 512 CODE 640 768 896 1024 –0.04 0.25 0.25 0.20 0.20 0.15 0.15 0.10 0.05 0 –0.05 –0.10 –0.15 384 512 CODE 640 768 896 1024 0.10 0.05 0 –0.05 –0.10 –0.15 128 256 384 512 CODE 640 768 896 1024 –0.25 07466-025 0 0 128 256 384 512 CODE 640 768 896 1024 図 28.AD9115 の INL ポストキャリブレーション、3.3 V、20 mA 0.08 0.06 0.06 POSTCALIBRATION DNL (LSB) 0.08 0.04 0.02 0 –0.02 –0.04 –0.06 0.04 0.02 0 –0.02 –0.04 –0.06 128 256 384 512 CODE 640 768 896 1024 –0.08 07466-026 0 図 26.AD9115 の DNL プリキャリブレーション、3.3 V、20 mA Rev. 0 256 –0.20 図 25.AD9115 の INL プリキャリブレーション、3.3 V、20 mA –0.08 128 07466-028 –0.20 –0.25 0 図 27.AD9115 の DNL ポストキャリブレーション、1.8 V、8 mA POSTCALIBRATION INL (LSB) PRECALIBRATION INL (LSB) –0.02 –0.08 図 24.AD9115 の DNL プリキャリブレーション、1.8 V、8 mA PRECALIBRATION DNL (LSB) 0 –0.06 07466-024 –0.08 0.02 07466-027 –0.06 0.04 0 128 256 384 512 CODE 640 768 896 1024 07466-029 PRECALIBRATION DNL (LSB) AD9114/AD9115/AD9116/AD9117 図 29.AD9115 の DNL ポストキャリブレーション、3.3 V、20 mA － 20/48 － 0.035 0.035 0.025 0.025 POSTCALIBRATION INL (LSB) 0.015 0.005 0 –0.005 –0.015 –0.025 32 64 96 128 CODE 160 192 224 256 –0.005 –0.015 –0.035 0.025 0.025 0.020 0.020 0.015 0.015 0.010 0.005 0 –0.005 –0.010 –0.015 96 128 CODE 160 192 224 256 0.010 0.005 0 –0.005 –0.010 –0.015 32 64 96 128 CODE 160 192 224 256 –0.025 07466-031 0 0 32 64 96 128 CODE 160 192 224 256 図 34.AD9114 の DNL ポストキャリブレーション、1.8 V、8 mA 0.03 0.02 0.02 POSTCALIBRATION INL (LSB) 0.03 0.01 0 –0.01 –0.02 0.01 0 –0.01 –0.02 32 64 96 128 CODE 160 192 224 256 –0.03 07466-032 0 図 32.AD9114 の INL プリキャリブレーション、3.3 V、20 mA Rev. 0 64 –0.020 図 31.AD9114 の DNL プリキャリブレーション、1.8 V、8 mA –0.03 32 07466-034 –0.020 –0.025 0 図 33.AD9114 の INL ポストキャリブレーション、1.8 V、8 mA POSTCALIBRATION DNL (LSB) PRECALIBRATION DNL (LSB) 0 07466-033 0 図 30.AD9114 の INL プリキャリブレーション、1.8 V、8 mA PRECALIBRATION INL (LSB) 0.005 –0.025 07466-030 –0.035 0.015 0 32 64 96 128 CODE 160 192 224 256 07466-035 PRECALIBRATION INL (LSB) AD9114/AD9115/AD9116/AD9117 図 35.AD9114 の INL ポストキャリブレーション、3.3 V、20 mA － 21/48 － 0.025 0.025 0.020 0.020 0.015 0.015 POSTCALIBRATION DNL (LSB) 0.010 0.005 0 –0.005 –0.010 –0.015 0.005 0 –0.005 –0.010 –0.015 32 64 96 128 CODE 160 192 224 –0.025 07466-036 0 256 64 96 128 160 192 224 256 図 39.AD9114 の DNL ポストキャリブレーション、3.3 V、20 mA 1.0 0.4 0.8 0.3 0.6 0.2 0.4 AUXDAC DNL (LSB) AUXDAC INL (LSB) 32 CODE 図 36.AD9114 の DNL プリキャリブレーション、3.3 V、20 mA 0.2 0 –0.2 –0.4 0.1 0 –0.1 –0.2 –0.3 –0.6 –0.4 –0.8 0 128 256 384 512 CODE 640 768 896 1024 –0.5 07466-044 –1.0 0 07466-039 –0.020 –0.020 –0.025 0.010 0 128 256 384 512 CODE 640 768 896 1024 07466-047 PRECALIBRATION DNL (LSB) AD9114/AD9115/AD9116/AD9117 図 40.AUXDAC の DNL 図 37.AUXDAC の INL –60 –68 –70 THIRD ADJ CH –65 FIRST ADJ CH –74 ACLR (dBc) ACLR (dBc) –72 –76 4mA 8mA –70 –78 SECOND ADJ CH 20 25 30 fOUT (MHz) 35 40 図 38.AD9117 の近接 ACLR、3.3 V、20 mA Rev. 0 45 –75 15 07466-042 –82 15 20 25 30 fOUT (MHz) 35 40 45 07466-072 –80 図 41.AD9117 の 1 キャリア W-CDMA 第 1 隣接チャンネル ACLR、 1.8 V － 22/48 － AD9114/AD9115/AD9116/AD9117 –65 –60 4mA –70 ACLR (dBc) ACLR (dBc) –65 8mA 8mA –75 –70 4mA 25 30 35 40 45 fOUT (MHz) –80 15 20 25 30 35 40 45 fOUT (MHz) 図 42.AD9117 の 1 キャリア W-CDMA 第 2 隣接チャンネル ACLR、 1.8 V 07466-076 20 07466-073 –75 15 16mA 図 45.AD9117 の 1 キャリア W-CDMA 第 2 隣接チャンネル ACLR、 3.3 V –60 –65 4mA 8mA –65 ACLR (dBc) ACLR (dBc) –70 –70 8mA –75 4mA 30 35 40 45 fOUT (MHz) –80 20 25 30 35 40 45 fOUT (MHz) 図 43.AD9117 の 1 キャリア W-CDMA 第 3 隣接チャンネル ACLR、 1.8 V 07466-077 25 07466-074 –75 20 16mA 図 46.AD9117 の 1 キャリア W-CDMA 第 3 隣接チャンネル ACLR、 3.3 V –65 –55 4mA 8mA –70 8mA ACLR (dBc) ACLR (dBc) –60 16mA –75 20 25 30 fOUT (MHz) 35 40 45 –70 15 25 30 fOUT (MHz) 図 44.AD9117 の 1 キャリア W-CDMA 第 3 隣接チャンネル ACLR、 3.3 V Rev. 0 20 35 40 07466-078 –65 07466-075 –80 15 4mA 図 47.AD9117 の 2 キャリア W-CDMA 第 1 隣接チャンネル ACLR、 1.8 V － 23/48 － AD9114/AD9115/AD9116/AD9117 –60 –65 4mA ACLR (dBc) –60 ACLR (dBc) –55 8mA –65 8mA –70 20 25 30 35 40 fOUT (MHz) –75 15 07466-079 –70 15 20 25 30 35 40 fOUT (MHz) 図 48.AD9117 の 2 キャリア W-CDMA 第 2 隣接チャンネル ACLR、 1.8 V 07466-082 16mA 4mA 図 51.AD9117 の 2 キャリア W-CDMA 第 2 隣接チャンネル ACLR、 3.3 V –60 –60 8mA –62 8mA 30 35 40 fOUT (MHz) –75 15 20 25 30 35 40 fOUT (MHz) 図 49.AD9117 の 2 キャリア W-CDMA 第 3 隣接チャンネル ACLR、 1.8 V 07466-083 25 16mA –70 4mA –66 –68 20 4mA ACLR (dBc) –64 07466-080 ACLR (dBc) –65 図 52.AD9117 の 2 キャリア W-CDMA 第 3 隣接チャンネル ACLR、 3.3 V 90 –60 85 80 75 IMD (dBc) ACLR (dBc) –65 4mA 8mA 70 –6dB 65 –3dB 60 –70 0dB 55 16mA 25 30 FOUT (MHz) 35 40 10 15 20 25 30 35 40 45 fOUT (MHz) 図 50.AD9117 の 2 キャリア W-CDMA 第 1 隣接チャンネル ACLR、 3.3 V Rev. 0 5 － 24/48 － 図 53.IMD、3 デジタル信号レベル、1.8 V 50 07466-092 45 20 07466-081 –75 50 AD9114/AD9115/AD9116/AD9117 84 90 90 85 84 80 81 IMD (dBc) IMD (dBc) –6dB 75 –3dB 70 0dB 78 75 –40°C 72 +25°C 65 69 5 10 15 20 25 30 35 40 45 50 fIN (MHz) 63 07466-093 55 +85°C 66 5 10 15 20 25 30 35 40 45 50 fOUT (MHz) 図 54.IMD、3 デジタル信号レベル、3.3 V 07466-196 60 図 57.IMD の温度特性、8 mA、3.3 V 98 86 90 80 82 4mA 8mA 62 66 58 56 –6dB –3dB 50 5 10 15 20 25 30 35 40 45 50 fOUT (MHz) 42 07466-194 50 74 0dB 0 15 20 25 30 35 40 45 50 84 98 78 90 72 82 66 –40°C +25°C –6dB –3dB 58 0dB +85°C 10 15 20 25 30 35 40 fOUT (MHz) 45 50 50 07466-195 5 0 5 10 15 20 25 30 35 40 45 50 fIN (MHz) 図 56.IMD の温度特性、8 mA、1.8 V Rev. 0 60 74 66 54 48 55 図 58.SFDR 対デジタル信号レベル、1.8 V SFDR (dBc) IMD (dBc) 10 fIN (MHz) 図 55.IMD、1.8 V 60 5 図 59.SFDR 対デジタル信号レベル、3.3 V － 25/48 － 55 60 07466-095 68 07466-094 SFDR (dBc) IMD (dBc) 74 AD9114/AD9115/AD9116/AD9117 90 –124 AD9114 –130 84 –136 AD9115 4mA NSD (dBc) 8mA 72 –142 AD9116 –148 66 AD9117 –154 60 0 5 10 15 20 25 30 35 40 45 50 55 60 fOUT (MHz) –166 07466-197 54 –160 0 5 10 15 20 25 30 35 40 45 50 55 45 50 55 45 50 55 fOUT (MHz) 図 60.SFDR、1.8 V 07466-200 SFDR (dBc) 78 図 63.NSD、20 mA、3.3 V 90 –136 +25°C –139 84 –142 +85°C +85°C NSD (dBm/Hz) SFDR (dBc) 78 72 –40°C 66 –145 +25°C –148 –40°C –151 –154 60 5 10 15 20 25 30 35 40 45 50 55 60 fOUT (MHz) –160 0 5 10 20 25 30 35 40 fOUT (MHz) 図 61.SFDR の温度特性、8 mA、1.8 V 図 64.NSD、8 mA、1.8 V 98 –136 –139 92 +85°C –142 +85°C NSD (dBm/Hz) 86 SFDR (dBc) 15 07466-201 0 07466-198 54 –157 +25°C 80 –40°C 74 –145 –148 +25°C –40°C –151 –154 68 5 10 15 20 25 30 35 40 45 50 fOUT (MHz) 55 60 –160 5 10 15 20 25 30 35 40 fOUT (MHz) 図 62.SFDR の温度特性、8 mA、3.3 V Rev. 0 0 図 65.NSD at 8 mA、3.3 V － 26/48 － 07466-202 0 07466-199 62 –157 VBW 300kHz SPAN 38.84MHz CENTER 22.90MHz 図 66.AD9117 ACLR の 1 キャリア、1.8 V VBW 300kHz SPAN 38.84MHz 07466-087 CENTER 22.90MHz 07466-084 10dB/DIV 10dB/DIV AD9114/AD9115/AD9116/AD9117 図 69.AD9117 ACLR の 2 キャリア、3.3 V 0 –10 –20 10dB/DIV –30 (dBm) –40 –50 –60 –70 –80 –90 –100 図 67.AD9117 ACLR の 1 キャリア、3.3 V START 1MHz 1.5MHz/ STOP 16MHz 07466-088 VBW 300kHz SPAN 38.84MHz 07466-085 CENTER 22.92MHz 図 70.AD9117 シングルトーン、1.8 V 0 –10 –20 –30 (dBm) 10dB/DIV –40 –50 –60 –70 –80 VBW 300kHz SPAN 38.84MHz 1.5MHz/ STOP 16MHz 図 71.AD9117 シングルトーン、3.3 V 図 68.AD9117 ACLR の 2 キャリア、1.8 V Rev. 0 START 1MHz － 27/48 － 07466-089 CENTER 22.90MHz 07466-086 –90 –100 AD9114/AD9115/AD9116/AD9117 40 0 –10 SUPPLY CURRENT (mA) –20 –30 –50 –60 –70 AVDD @ 8mA OUT TOTAL CURRENT @ 4mA OUT 20 AVDD @ 4mA OUT 10 DVDD –80 –90 CVDD START 1MHz 1.5MHz/ STOP 16MHz 07466-090 –100 0 図 72.AD9117 ツートーン、1.8 V 0 –20 –30 (dBm) –40 –50 –60 –70 –80 1.5MHz/ STOP 16MHz 07466-091 –90 START 1MHz 図 73.AD9117 ツートーン、3.3 V Rev. 0 20 40 60 80 fOUT (MHz) 100 図 74.電源電流対 fOUT –10 –100 0 － 28/48 － 120 140 07466-048 (dBm) –40 TOTAL CURRENT @ 8mA OUT 30 AD9114/AD9115/AD9116/AD9117 用語 直線性誤差または積分非直線性(INL) 直線性誤差は、ゼロとフル・スケールを結ぶ直線により決定さ れる理論出力と実際のアナログ出力との最大誤差として定義さ れます。 電源除去比 電源が最小規定電圧値から最大規定電圧値へ変化したときのフ ル・スケール出力の最大変化を意味します。 微分非直線性(DNL) DNL は、デジタル入力コードでの 1 LSB の変化に対応するアナ ログ値の変化の測定値で、フル・スケールで正規化したもので す。 単調性 入力が増加したとき、出力が増加するか不変である場合に、 DAC は単調であるといいます。 オフセット誤差 出力電流と理論ゼロとの差をオフセット誤差と呼びます。全入 力ビットが 0 の場合、IOUTA = 0 mA の出力が期待されます。全入 力ビットが 1 の場合、IOUTN = 0 mA の出力が期待されます。 ゲイン誤差 理論出力スパンと実際の出力スパンの差をいいます。実際の出 力スパンは、全入力ビットが 1 に設定されたときの出力と全入 力ビットが 0 に設定されたときの出力との差として定義されま す。 出力コンプライアンス・レンジ 電流出力型 DAC の出力における許容電圧範囲。最大コンプライ アンス値を超えて動作させると、出力段の飽和またはブレーク ダウンにより非直線性性能が発生することがあります。 温度ドリフト 温度ドリフトは、周囲温度(+25℃)時の値から TMIN または TMAX 時の値までの最大変化として規定されます。オフセット・ドリ フトとゲイン・ドリフトの場合、ドリフトは 1℃当たりのフ ル・スケール範囲(FSR)に対する ppm 値で表されます。リファ レンスドリフトの場合は、ドリフトは 1℃当たりの ppm 値で表 されます。 Rev. 0 セトリング・タイム 出力が最終値の規定誤差範囲内に到達するまでに要する時間で、 出力変化の開始から測定します。 スプリアス・フリー・ダイナミック・レンジ(SFDR) SFDR は、出力信号のピーク振幅値と、DC から入力データ・レ ートの 1/2 に等しい周波数までの範囲内でのピーク・スプリア ス信号との差を意味し、dB 値で表します。 総合高調波歪み(THD) THD は、基本波測定値(rms 値)と最初の 6 種類の高調波成分の rms 値の和との比を意味します。パーセント値(%)またはデシベ ル値(dB)で表されます。 SNR (信号対ノイズ比) SNR は、測定した出力信号 rms 値の、ナイキスト周波数より下 の全スペクトル成分の rms 値総和から 6 次までの高調波成分を 除いた分に対する比です。SNR は、デシベル値で表されます。 隣接チャンネル・リーク比(ACLR) ACLR は、あるチャンネルと隣接チャンネルの間で測定したキ ャリア電力(dBc)間の比を dBc で表した値。 複素イメージ除去比 従来型両側波帯アップ・コンバージョンでは、2 次 IF 周波数の 周辺に 2 個のイメージが発生します。これらのイメージは、ト ランスミッタ電力とシステム帯域幅を浪費することになります。 2 番目の複素変調器の実数部を最初の複素変調器に直列に配置 することにより、2 次 IF 周辺の上側または下側の周波数イメー ジを除去することができます。 － 29/48 － AD9114/AD9115/AD9116/AD9117 AD9114/AD9115/ AD9116/AD9117 1V SPI INTERFACE DB11 CMLI FSADJQ/AUXQ FSADJI/AUXI REFIO RESET/PINMD SCLK/CLKMD SDIO/FORMAT CS/PWRDN DB13 (MSB) DB12 動作原理 RSET 8.5kΩ DB10 RSET 8.5kΩ 10kΩ DB9 IREF 100µA DB8 IOUTN IOUTP 62.5Ω RLIP AUX1DAC AVDD 1 INTO 2 INTERLEAVED DATA INTERFACE DVSS RLIN 62.5Ω I DAC BAND GAP DVDDIO RCM 60Ω TO 260Ω AVSS AUX2DAC I DATA RLQP 62.5Ω 1.8V LDO Q DATA QOUTP Q DAC QOUTN DB7 62.5Ω CVSS CVDD CLKIN DCLKIO (LSB) DB0 DB1 DB2 DB3 DB4 DB5 RLQN RCM 60Ω TO 260Ω CMLQ CLOCK DIST DB6 07466-050 DVDD 図 75 簡略化したブロック図 図 75 に、AD9114/ AD9115/AD9116/AD9117 の簡略化したブロッ ク図を示します。2 個のメイン DAC、デジタル制御ロジック、 フル・スケール出力電流制御から構成されています。DAC は最 大 20 mA の電流を供給できる PMOS 電流源アレイで構成されて います。アレイは、上位 5 ビット(MSB)を構成する 31 個の等しい 電流に分割されています。次の 4 ビットすなわち中位ビットは、 15 個の等しい電流源(値は MSB 電流源の 1/16)で構成されていま す。残りの LSB は、中位ビット電流源の 2 進小数値を構成して います。R-2R のラダー回路ではなく、電流源で下位ビットと中 位ビットを構成しているため、多周波信号または低振幅信号の ダイナミック性能が改善され、DAC の高出力インピーダンス (200 MΩ 以上)の維持に役立っています。 これらのすべての電流源が PMOS 差動電流スイッチを経由して、 2 つの出力ノード(IOUTA または IOUTB)のいずれかに接続されます。 このスイッチは AD976x ファミリーで始めた使用されたアーキ テクチャを採用しており、スイッチング過渡電圧で発生する歪 みをさらに削減するように改善されています。この新しいスイッ チ・アーキテクチャは種々のタイミング誤差を減少させ、差動 電流スイッチの入力に対して一致した相補駆動信号を出力しま す。 Rev. 0 AD9114/AD9115/AD9116/ AD9117 のアナログ部とデジタル部は、 1.7 V～ 3.5 V の 動 作 電 圧 範 囲 で 動 作 可 能 な 別 々 の 電 源 入 力 (AVDD と DVDD)を持っています。最大 125 MSPS のクロッ ク・レートで動作可能なデジタル部は、エッジ・トリガー・ラ ッチとセグメント・デコーディング・ロジック回路で構成され ています。アナログ部には、PMOS 電流源、対応する差動スイ ッチ、1.0 V のバンドギャップ・リファレンス電圧、リファレン ス制御アンプが含まれています。 各 DAC のフル・スケール出力電流はリファレンス制御アンプに よりレギュレーションされ、FSADJ ピンに接続される外部抵抗 RSET を使って 4 mA～20 mA の範囲で設定することができます。 外部抵抗はリファレンス制御アンプとリファレンス電圧 VREFIO との組み合わせにより、基準電流 IREF を設定します。この基準 電流は、適切なスケール・ファクタを使ってセグメント化電流 源に設定されます。フル・スケール電流 IOUTFS は、IREF 値の 32 倍になります。 1.5 kΩ～8.5 kΩ (4 mA～20 mA IOUTFS)の公称値に設定できるオプ ションの内蔵 RSET 抵抗が用意されています。 AD9114/AD9115/AD9116/AD9117 に は 、 出 力 同相 モ ード ・ ピ ン (CMLI)を使って出力同相モードを ACOM 以外の値に設定できる オ プシ ョンが あり ます 。 この機能を使うと、AD9114/AD9115/ AD9116/AD9117 の出力を 0 V より高い同相モード・レベルを必要 とする部品に直接インターフェースさせることができます。 － 30/48 － AD9114/AD9115/AD9116/AD9117 シリアル・ペリフェラル・インターフェース(SPI) AD9114/AD9115/AD9116/AD9117 のシリアル・ポートは柔軟な同 期シリアル通信ポートであり、多くの業界標準のマイクロコント ローラやマイクロプロセッサとのインターフェースが容易にでき ます。シリアル・ポートは、モトローラ社の SPI®プロトコルや Intel®社の SSR プロトコルなどの大部分の同期転送フォーマッ トと互換性を持っています。このインターフェースを使うと、 AD9114/AD9115/AD9116/AD9117 の内部パラメータを設定するす べてのレジスタに対してリード/ライト・アクセスが可能になり ます。1 バイト転送または複数バイト転送、および MSB ファー スト転送フォーマットまたは LSB ファースト転送フォーマット をサポートしています。AD9114/ AD9115/AD9116/AD9117 のシリ アル・インターフェース・ポートは、SDIO ピンを使ったシング ル I/O ピンとして構成されています。 シリアル・インターフェースの全般的な動作 AD9114/ AD9115/AD9116/AD9117 の通信サイクルには 2 つのフェ ーズがあります。フェーズ 1 は命令サイクルで、AD9114/AD9115/ AD9116/AD9117 に対する命令バイトの書込みであり、最初の 8 個の SCLK 立ち上がりエッジを使います。フェーズ 2 では、命令 バイトから AD9114/AD9115/AD9116/AD9117 のシリアル・ポー ト・コントローラにデータ転送サイクルについての情報が提供さ れます。フェーズ 1 の命令ワードは、次のデータ転送の読み出 し/書込みの識別、データ転送内のバイト数、データ転送の先頭 バイトに対する開始レジスタ・アドレスを指定します。各通信 サイクルの最初の 8 個の SCLK 立ち上がりエッジは、命令バイト を AD9114/AD9115/AD9116/AD9117 へ書き込むのに使用されます。 ピン 35 (RESET/PINMD)にロジック 1 続いてロジック 0 を入力 すると、SPI ポートのタイミングが命令サイクルの初期状態に リセットされます。この機能は、内部レジスタに指定された状 態または SPI ポートへ入力された他の信号レベルに無関係に実 行されます。SPI ポートが命令サイクルまたはデータ転送サイ クルの実行中の場合、入力されたデータは書き込まれません。 残りの SCLK エッジが、通信サイクルのフェーズ 2 に該当しま す。フェーズ 2 では、AD9114/ AD9115/AD9116/AD9117 とシステ ム・コントローラとの間で実際にデータ転送が行われます。通 信サイクルのフェーズ 2 では、命令バイトの指定に基づき 1、2、 3 または 4 バイトのデータが転送されます。複数バイト転送の 使用が望まれます。シングル・バイト・データ転送は、レジス タ・アクセスで 1 バイトのみ必要とする際に CPU オーバーヘッ ドを減らすのに有効です。レジスタは、各転送バイトの最終ビ ットを書き込むと、直ちに変更されます。 命令バイト 命令バイトは表 11 に示す情報から構成されています。 表 11 MSB LSB DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 R/W N1 N0 A4 A3 A2 A1 A0 R/W (命令バイトのビット 7)は、命令バイトの書込み後に、読出 しと書込みのいずれのデータ転送が行われるかを指定します。 ロジック 1 は読出し動作を指定します。ロジック 0 は書込み動 作を指定します。N1 と N0 (命令バイトのビット 6 とビット 5)は、 データ転送サイクルで転送されるバイト数を指定します。ビッ トのデコードを表 12 に示します。 表 12 バイト転送カウント N1 N0 Description 0 0 1 1 0 1 0 1 Transfer 1 byte Transfer 2 bytes Transfer 3 bytes Transfer 4 bytes A4、A3、A2、A1、A0 (命令バイトのビット 4、ビット 3、ビッ ト 2、ビット 1、ビット 0)は、通信サイクルのデータ転送部分で アクセスされるレジスタを指定します。複数バイト転送の場合、 このアドレスは開始バイト・アドレスになります。残りのレジ スタ・アドレスは、LSBFIRST ビット(レジスタ 0x00、ビット 6) に基づいて AD9114/ AD9115/AD9116/AD9117 により発生されま す。 シリアル・インターフェース・ポート・ピンの説 明 SCLK—シリアル・クロック シリアル・クロック・ピンは、AD9114/AD9115/AD9116/AD9117 との間のデータ転送の同期と内部ステート・マシンの動作に使 わ れ ま す 。 SCLK の 最 大 周 波 数 は 20 MHz で す 。 AD9114/AD9115/AD9116/AD9117 へ送信されるすべてのデータ は、SCLK の立ち上がりエッジでサンプルされます。すべての データは、AD9114/ AD9115/AD9116/AD9117 から SCLK の立ち下 がりエッジで出力されます。 CS—チップ・セレクト アクティブ・ローを入力すると、通信サイクルが開始されます。 この信号を使うと、複数のデバイスを同じシリアル・コミュニケ ーション・ライン上で動作させることができます。この入力がハ イ・レベルのとき、SDIO/FORMAT ピンは高インピーダンス状態 になります。チップ・セレクトは、通信サイクル中ロー・レベ ルを維持する必要があります。 SDIO—シリアル・データ I/O SDIO ピンは、データを送受信する双方向データ・ラインとして 使われます。 Rev. 0 － 31/48 － AD9114/AD9115/AD9116/AD9117 MSB/LSB の転送 シリアル・ポートの動作 AD9114/AD9115/AD9116/AD9117 の シ リ ア ル ・ ポ ー ト で は 、 MSB ファーストまたは LSB ファーストの両データ・フォーマッ トをサポートすることができます。この機能は、LSBFIRST ビッ ト(レジスタ 0x00、ビット 6)から制御されます。デフォルトは MSB ファーストです(LSBFIRST = 0)。 AD9114/AD9115/AD9116/ AD9117 のシリアル・ポートの設定は、 レジスタ 0x00 から制御されます。設定の変化は、レジスタの最 終ビットを書き込むと直ちに発生することに注意してください。 複数バイト転送の場合、通信サイクル中にこのレジスタに対す る書込みが発生します。実行中の通信サイクルの残りのバイトに 対するこの新しい設定を補正するように注意する必要がありま す。 LSBFIRST = 0 (MSB ファースト)の場合、命令とデータ・バイト は、MSB から LSB への順序で書き込む必要があります。MSB ファースト・フォーマットでの複数バイトのデータ転送は、上 位データ・バイトのレジスタ・アドレスを含む命令バイトから 開始されます。後続のデータ・バイトは、上位アドレスから下 位アドレスの順で続く必要があります。MSB ファースト・モー ドでは、シリアル・ポートの内部アドレス・ジェネレータが、 複数バイトの通信サイクルの各データ・バイトに対してデクリ メントします。 LSBFIRST = 1 (LSB ファースト)の場合、命令とデータ・バイト は、LSB から MSB への順序で書き込む必要があります。LSB 先頭フォーマットでの複数バイトのデータ転送は、下位デー タ・バイトのレジスタ・アドレスを含む命令・バイトから開始 され、複数のデータ・バイトがその後ろに続きます。シリア ル・ポートの内部バイト・アドレス・ジェネレータが、複数バ イトの通信サイクルの各バイトに対してインクリメントします。 AD9114/AD9115/ AD9116/AD9117 のシリアル・ポート・コント ローラのデータ・アドレスは、MSB ファースト・モードがアク ティブの場合、複数バイト I/O 動作に対して、書き込んだデー タ・アドレスから 0x00 へ向かってデクリメントされます。LSB ファースト・モードがアクティブの場合、シリアル・ポート・ コントローラ・アドレスは、複数バイト I/O 動作に対して、書 込んだアドレスから 0x1F に向かってインクリメントされます。 Rev. 0 ソフトウェア・リセット RESET (レジスタ 0x00、ビット 5)を設 定するときにも、同じ注意が必要です。すべてのレジスタはデフ ォルト値に設定されます。ただし、レジスタ 0x00 だけは変化し ません。 予期しないデバイス動作を防止するためにシリアル・ポートの 設定を変更するときは、シングル・バイト転送の使用またはソ フトウェア・リセットの起動が推奨されます。 ピン・モード AD9114/AD9115/AD9116/AD9117 では、シリアル・ポートへの 書込みを行わない動作も可能です。RESET/PINMD (ピン 35)を ハイ・レベルに固定すると、SCLK ピンが CLKMD になってク ロック・モードを制御し(リタイマーのセクション参照)、SDIO ピンが FORMAT になって入力データ・フォーマットを選択し、 前述のCSピンがデバイスのパワーダウン機能を持ちます。 その他の動作は表 14 に示すデフォルト・レジスタ値の指定通 りであるため、FSADJI と FSADJQ の外付け抵抗は DAC 電流の 設定に必要であり、両 DAC はアクティブになります。これは、 便利なクイック・チェックアウト・モードにもなります。 ピン・モードで FSADJI/AUXI ピンと FASDJQ/AUXQ ピンに所 望の固定抵抗を接続して電流を流すと、DAC 電流を外部から調 節することができます。適切な直列抵抗をオペアンプ出力に使 用することも 1 つの方法です。これは、抵抗値を変更するのと 同じ効果を持ちます。短絡事故やノイズ変調を防止するために、 最小 10 kΩ の抵抗を DAC の近くに直列に接続してください。 REFIO ピンは、必要に応じて同様に±25%で調節することがで きます。 － 32/48 － AD9114/AD9115/AD9116/AD9117 SPIレジスタ・マップ 表 13. Name Addr Default SPI Control 0x00 0x00 Power Down 0x01 0x40 LDOOFF Data Control 0x02 0x34 TWOS I DAC Gain 0x03 0x00 IRSET 0x04 0x00 IRSETEN IRSET[5:0] IRCML 0x05 0x00 IRCMLEN IRCML[5:0] Q DAC Gain 0x06 0x00 QRSET 0x07 0x00 QRSETEN QRSET[5:0] QRCML 0x08 0x00 QRCMLEN QRCML[5:0] AUXDAC Q 0x09 0x00 AUX CTLQ 0x0A 0x00 AUXDAC I 0x0B 0x00 AUX CTLI 0x0C 0x00 Reference Resistor 0x0D 0x00 Cal Control 0x0E 0x00 PRELDQ PRELDI Cal Memory 0x0F 0x00 CALSTATQ CALSTA TI Memory Address 0x10 0x00 Memory Data 0x11 0x34 Memory R/W 0x12 0x00 CALRSTQ CLKMODE 0x14 0x00 CLKMODEQ[1:0] Version 0x1F N/A Rev. 0 Bit 7 Bit 6 Bit 5 Bit 4 LSBFIRS T RESET LNGINS Bit 3 Bit 2 Bit 1 Bit 0 LDOSTA T PWRDN Q DACOFF I DACOFF QCLKOFF ICLKOFF EXTREF IFIRST IRISING SIMULBIT DCI_EN DCOSGL DCODBL I DACGAIN[5:0] Q DACGAIN[5:0] QAUXDAC[7:0] QAUXEN QAUXRNG[1:0] QAUXOFS[2:0] QAUXDAC[9:8] IAUXDAC[7:0] IAUXEN IAUXRNG[1:0] IAUXOFS[2:0] IAUXDAC[9:8] RREF[5:0] CALSEL Q CALSELI CALCLK DIVSEL[2:0] CALMEMQ[1:0] CALMEMI[1:0] MEMADDR[5:0] MEMDATA[5:0] CALRST I CALEN SMEMWR SMEMRD UNCALQ Searching Reacquire CLKMOD EN CLKMODEI[1:0] VERSION[7:0] － 33/48 － UNCALI AD9114/AD9115/AD9116/AD9117 SPIレジスタの説明 これらのレジスタを読み出すと、特に注記がない限り、すべての定義済みレジスタ・ビットに書き込まれている値が返されます。 表 14 Register Address Bit Name Function SPI Control 0x00 6 LSBFIRST 5 RESET 4 LNGINS 0: MSB first per SPI standard 1: LSB first per SPI standard Note that the user must always change the LSB/MSB order in single-byte instructions to avoid erratic behavior due to bit order errors Execute software reset of SPI and controllers, reload default register values except Register 0x00 1: Set software reset; write 0 on the next (or any following) cycle to release the reset 0: The SPI instruction word utilizes a 5-bit address 1: The SPI instruction word utilizes a 13-bit address 7 6 LDOOFF LDOSTAT 5 4 3 2 1 0 PWRDN Q DACOFF I DACOFF QCLKOFF ICLKOFF EXTREF 7 TWOS 5 IFIRST 4 IRISING 3 SIMULBIT 2 DCI_EN 1 DCOSGL 0 DCODBL Power Down Data Control 0x01 0x02 1: Turn core LDO voltage regulator off 0: Indicates core LDO voltage regulator is off 1: Indicates core LDO voltage regulator is on 1: Powers down all analog and digital circuitry except for SPI logic 1: Turns off Q DAC output current 1: Turns off I DAC output current 1: Turns off Q DAC clock 1: Turns off I DAC clock 1: Powers down internal voltage reference (external reference required) 0: Unsigned binary input data format 1: Twos complement input data format 0: Pairing of data—Q first of pair on data input pads 1: Pairing of data—I first of pair on data input pads (default) 0: Q data latched on DCLKIO rising edge 1: I data latched on DCLKIO falling edge (default) 0: Allows simultaneous input and output enable on DCLKIO 1: Disallows simultaneous input and output enable on DCLKIO Controls the use of DCLKIO pad for data clock input 0: Data clock input disabled 1: Data clock input enabled (default) Controls the use of DCLKIO pad for data clock output 0: Data clock output disabled 1: Data clock output enabled; regular strength driver Controls the use of DCLKIO pad for data clock output 0: DCOBL data clock output disabled 1: DCOBL data clock output enabled; paralleled with DCOSGL for 2× drive current I DAC Gain 0x03 5:0 I DACGAIN[5:0] DAC I fine gain adjustment; alters the full-scale current as shown in Figure 85 IRSET 0x04 7 5:0 IRSETEN IRSET[5:0] 1: Enables the on-chip RSET value to be changed Changes the value of the on-chip R SET resistor; this scales the full-scale current of the DAC in ~0.25 dB steps (nonlinear); see Figure 84 000000: RSET = 5 kΩ 100000: RSET = 1.5 kΩ 111111: RSET = 8.5 kΩ IRCML 0x05 7 5:0 IRCMLEN IRCML[5:0] 1: Enables on-chip RCML adjustment Changes the value of the on-chip RCML resistor; this adjusts the common-mode level of the DAC output stage 000000: RSET = 60 Ω 100000: RSET = 160 Ω 111111: RSET = 260 Ω Q DAC Gain 0x06 5:0 Q DACGAIN[5:0] DAC Q fine gain adjustment; alters the full-scale current as shown in Figure 85 QRSET 0x07 7 5:0 QRSETEN QRSET[5:0] 1: Enables on-chip RCML adjustment Changes the value of the on-chip R SET resistor; this scales the full-scale current of the DAC in ~0.25 dB steps (nonlinear), see Figure 84 000000: RSET = 5 kΩ 100000: RSET = 1.5 kΩ 111111: RSET = 8 kΩ QRCML 0x08 7 QRCMLEN 1: Enables on-chip RCML adjustment Rev. 0 － 34/48 － AD9114/AD9115/AD9116/AD9117 Register Address Bit Name Function 5:0 QRCML[5:0] Changes the value of the on-chip RCML resistor; this adjusts the common-mode level of the DAC output stage 000000: RSET = 60 Ω 100000: RSET = 160 Ω 111111: RSET = 1260 Ω AUXDAC Q 0x09 7:0 QAUXDAC[7:0] AUXDAC Q output voltage adjustment word LSBs 0x3FF: Sets AUXDAC Q output to full scale 0x200: Sets AUXDAC Q output to midscale 0x000: Sets AUXDAC Q output to bottom of scale AUX CTLQ 0x0A 7 6:5 QAUXEN QAUXRNG[1:0] 4:2 QAUXOFS[2:0] 1: Enables AUXDAC Q 00: Sets AUXDAC Q output voltage range to 2 V 01: Sets AUXDAC Q output voltage range to 1.5 V 10: Sets AUXDAC Q output voltage range to 1.0 V 11: Sets AUXDAC Q output voltage range to 0.5 V 000: Sets AUXDAC Q top of range to 1.0 V 001: Sets AUXDAC Q top of range to 1.5 V 010: Sets AUXDAC Q top of range to 2.0 V 011: Sets AUXDAC Q top of range to 2.5 V 100: Sets AUXDAC Q top of range to 2.9 V AUXDAC Q output voltage adjustment word MSBs 1:0 QAUXDAC[9:8] AUXDAC I 0x0B 7:0 IAUXDAC[7:0] AUXDAC I output voltage adjustment word LSBs 0x3FF: Sets AUXDAC I output to full scale 0x200: Sets AUXDAC I output to midscale 0x000: Sets AUXDAC I output to bottom of scale AUX CTLI 0x0C 7 6:5 IAUXEN IAUXRNG[1:0] 4:2 IAUXOFS[2:0] 1: Enables AUXDAC I 00: Sets AUXDAC I output voltage range to 2 V 01: Sets AUXDAC I output voltage range to 1.5 V 10: Sets AUXDAC I output voltage range to 1.0 V 11: Sets AUXDAC I output voltage range to 0.5 V 000: Sets AUXDAC I top of range to 1.0 V 001: Sets AUXDAC I top of range to 1.5 V 010: Sets AUXDAC I top of range to 2.0 V 011: Sets AUXDAC I top of range to 2.5 V 100: Sets AUXDAC I top of range to 2.9 V AUX DAC I output voltage adjustment word MSBs 1:0 IAUXDAC[9:8] Reference Resistor 0x0D 5:0 RREF[5:0] Permits an adjustment of the on-chip reference voltage and output at REFIO (see Figure 83) 000000: Sets the value of RREF to 8 kΩ, VREF = 0.8 V 100000: Sets the value of RREF to 10 kΩ, VREF = 1.0 V 111111: Sets the value of RREF to 12 kΩ, VREF = 1.2 V Cal Control 0x0E 7 PRELDQ 6 PRELDI 5 4 3 2:0 CALSELQ CALSELI CALCLK DIVSEL[2:0] 0: Preload Q DAC calibration reference set to 32 1: Preload Q DAC calibration reference set by user (Cal Address 1) 0: Preload I DAC calibration reference set to 32 1: Preload I DAC calibration reference set by user (Cal Address 1) 1: Select Q DAC self-calibration 1: Select I DAC self-calibration 1: Calibration clock enabled Calibration clock divide ratio from DAC clock rate 000 = divide by 256; 001 = divide by 128 … 110 = divide by 4; 111= divide by 2 7 6 3:2 CALSTATQ CALSTATI CALMEMQ[1:0] 1:0 CALMEMI[1:0] Cal Memory 0x0F 1: Calibration of Q DAC complete 1: Calibration of I DAC complete Status of Q DAC calibration memory 00: Uncalibrated 01: Self-calibrated 10: User calibrated Status of I DAC calibration memory 00: Uncalibrated 01: Self-calibrated 10: User calibrated Memory Address 0x10 5:0 MEMADDR[5:0] Address of static memory to be accessed Memory Data 0x11 5:0 MEMDATA[5:0] Data for static memory access Rev. 0 － 35/48 － AD9114/AD9115/AD9116/AD9117 Register Address Bit Name Function Memory R/W 0x12 7 6 4 3 2 1 0 CALRSTQ CALRSTI CALEN SMEMWR SMEMRD UNCALQ UNCALI 1: Clear CALSTATQ 1: Clear CALSTATI 1: Initiate device self-calibration 1: Write to static memory (calibration coefficients) 1: Read from static memory (calibration coefficients) 1: Reset Q DAC calibration coefficients to default (uncalibrated) 1: Reset I DAC calibration coefficients to default (uncalibrated) CLKMODE 0x14 7:6 CLKMODEQ[1:0] Q datapath retimer clock select output (that is, readback after Q retimer acquires) 4 Searching 3 2 Reacquire CLKMODEN 1:0 CLKMODEI[1:0] High indicates internal data path retimer is searching for clock relationship (device output is not usable while this bit is high) Edge triggered, 0 to 1 causes the retimer to reacquire the clock relationship 0: CLKMODEI/Q values computed by the two retimers and read back in CLKMODEI[1:0] and CLKMODEQ[1:0] 1: CLKMODE values set in CLKMODEI[1:0] override both I and Q retimers 0: CLKMODEN, read only; clock phase chosen by retimer 1: CLKMODEN, read/write; value in this register sets I and Q clock phases 7:0 VERSION[7:0] Version Rev. 0 0x1F Hardware version of the device － 36/48 － AD9114/AD9115/AD9116/AD9117 デジタル・インターフェースの動作 DCLKIO DB[13:0] Z A B C D I DATA Z B Q DATA A C E F G H D F E G 07466-053 I DAC と Q DAC のデジタル・データは、クロック(DCLKIO)が 付いている 1 本のパラレル・バス(DB[MSB:0])から供給されます。 I データと Q データは、インターリーブされたダブル・デー タ・レート(DDR)フォーマットでチップに入力されます。最大 保証データ・レートは、125 MHz クロックで 250 MSPS です。 データ対の順序とサンプリング・エッジの選択は、IFIRST 設定 ビットと IRISING 設定ビットを使ってユーザーから設定するこ とができ、4 種類のタイミング図が得られます。これらのタイ ミング図を、図 76、図 77、図 78、図 79 に示します。 図 78 タイミング図―IFIRST = 1、IRISING = 0 DCLKIO A B C D I DATA Z B Q DATA Y A E F G DCLKIO H D F C E DB[13:0] Z A B C D I DATA Y A Q DATA Z B E F G H C E 図 76 タイミング図―IFIRST = 0、IRISING = 0 D F 07466-054 Z 07466-051 DB[13:0] 図 79 タイミング図―IFIRST = 1、IRISING = 1 DCLKIO Z A B C D I DATA Y A Q DATA X Z E F G C B H E D 07466-052 DB[13:0] クロックの立ち上がりと立ち下がりエッジは、理想的にはセッ トアップ・タイムとホールド・タイム(tS と tH)で構成されるキー プイン・ウインドウの中央に位置します。セットアップ・タイム とホールド・タイムについては、表 2 を参照してください。。 詳細タイミング図を図 80 に示します。 DCLKIO 図 77 タイミング図―IFIRST = 0、IRISING = 1 DB[13:0] tS tH 07466-055 tS tH 図 80 すべての入力モードに対するセットアップ・タイムとホール ド・タイム 表 2 に示すさまざまなタイミング・モードの他に、入力データ を符号なしバイナリまたは 2 の補数フォーマットでデバイスに 入力することができます。フォーマット・タイプは、TWOS 設 定ビットで指定します。 Rev. 0 － 37/48 － AD9114/AD9115/AD9116/AD9117 図 81AD9114/AD9115/AD9116/AD9117 の簡略化したタイミング図 AD9114/AD9115/AD9116/AD9117 には、DCLKIO と CLKIN の 2 つのクロック入力があります。CLKIN はアナログ・クロックで あり、このジッタは DAC 性能に影響を与えます。DCLKIO はデ ジタル・クロックであり、多くの場合 FPGA から出力されます。 FPGA では、パッド上のフリップフロップでデータが正常に入 力できるように、入力データとクロックが固定の関係を持つ必 要があります。 図 81 に、AD9114/AD9115/AD9116/AD9117 内のデータ・キャプ チャ・システム全体の簡略化した図を示します。ダブル・デー タ・レート入力データ DB[13:0]はパッド/ピンで、IRISING (SPI ビット)の指定に従い、DCLKIO-INT クロックの立ち上がりエッ ジまたは立ち下がりエッジでラッチされます。IFIRST (SPI ビッ ト)は、最初にラッチするチャンネル・データ(I または Q)を指定 します。キャプチャされたデータはリタイマー・ブロックで内 部クロック(CLKIN-INT)を使って再タイミングされた後に、最終 アナログ DAC コア(D-FF (4))に送られます。このアナログ DAC コアが、電流切り替え出力スイッチを制御します。図 81 に示す すべての遅延ブロックは非反転であり、明確な遅延ブロックを 持たない配線は、分かり安くするため遅延がないものと見なす ことができます。 と(IEはハイ・レベル)、CLKIN を DCLKIO として使うこともで きます。 SPI で OE をハイ・レベルに設定すると、ユーザーの PCB シス テム内で使用するために DCLKIO 出力から CLKIN 入力を得る ことができます。デバイスが正しく機能しているように見える 場合でも、IE = OE =ハイ・レベルは使用しないことをお薦めし ます。 リタイマー AD9114/AD9115/AD9116/AD9117 には、データ・リタイマー回 路が内蔵されています。この回路は、 CLKIN-INT ク ロ ック と DCLKIO-INT クロックを比較し、位相関係に応じて、チップの 入力インターフェースで使用されている DCLKIO からアナログ DAC コア(D-FF (4))の駆動に使われている CLKIN までデータを 安全に転送するようにリタイマー・クロック(RETIMER-CLK)を 選択します。 リタイマーは、図 82 に示す 3 種類の位相から位相を選択します。 リタイマーは、表 15 に示す SPI ビットから制御されます。 1/2 PERIOD DATA CLOCK Rev. 0 180° 90° 270° 1/4 PERIOD 図 81 には 1 チャンネル分のみ示してあり、両チャンネルのダブ ル・データ・レート・パッドとして機能す るデータ・パッド (DB[13:0])も示してあります。 デフォルトの PINMD 設定と SPI 設定は、IE =ハイ・レベル(ク ローズ)と OE =ロー・レベル(オープン)です。RESET/PINMD (ピ ン 35)がハイ・レベルのときに、これらの設定はイネーブルされ ます。このモードでは、DCLKIO と CLKIN をユーザーが与える 必要が あります。PINMD では、DAC の 正 常な動作のため に DCLKIO と CLKIN が同相であることも推奨されます。これは、 両ピンを PCB 上で接続することにより容易に実現できます。ユ ーザーが SPI をアクセスできる場合、IE をロー・レベルにする RETIMER-CLKs 1/2 PERIOD 07466-057 デジタル・データのラッチとリタイマー・セクシ ョン 図 82RETIMER-CLK の位相 多くの場合、複数のリタイマー位相が動作しますが、この場合、 リタイマーは 1 つの位相を選択します。リタイマーは最適な位 相を選択することはできません。ユーザーが DCLKIO と CLKIN の間の適切な位相関係を経験的に知っている場合(したがって DCLKIO-INT と CLKIN-INT との関係も、これは両クロックの遅 延はほぼ等しく DELAY1 に等しいためです)、表 15 と次の節で 説明するように、CLKMODEN = 1 に設定してリタイマーを強制 的にこの位相にすることができます。 － 38/48 － AD9114/AD9115/AD9116/AD9117 表 15 タイマー・レジスタの内容 Bit Name Description CLKMODEQ[1:0] Searching Reacquire CLKMODEN Q datapath retimer clock selected output. Valid after searching goes low. High indicates the internal data path retimer is searching for clock relationship (DAC is not usable until it is low again). Changing this bit from 0 to 1 causes the data path retimer circuit to reacquire the clock relationship. 0: Uses CLKMODEI/CLKMODEQ values (as computed by the two internal retimers) for I and Q clocking. 1: Uses the CLKMODE value set in CLKMODEI[1:0] to override the bits for both I and Q retimers (that is, forces the retimer). I datapath retimer clock selected output. Valid after searching goes low. If CLKMODEN = 1, a value written to this register overrides both I and Q automatic retimer values. CLKMODEI[1:0] 表 16CLKMODE の詳細 CLKMODEI[1:0]/CLKMODEQ[1: 0] 00 01 10 11 DCLKIO-to-CLKIN Phase Relationship RETIMER-CLK Selected 0° to 90° 90° to 180° 180° to 270° 270° to 360° Phase 2 Phase 3 Phase 3 Phase 1 リセットに正のパルスを入力すると(デバイスは SPI モードにな ります)、リタイマーが動作して、128 クロック・サイクル以内 に RETIMER-CLK の適切なクロック位相が自動的に選択されま す。SPI サーチング・ビットがロー・レベルに戻り、リタイマ ーがロックされて、デバイスの使用が可能になったことが表示 されます。リアクアイア・ビットは、I リタイマーと Q リタイ マーで位相検出を再起動する際に何時でも使用することができ ます。CLKMODEQ[1:0]と CLKMODEI[1:0]を使うと、リタイマー 内で内部位相検出器により選択された値を読み出すことができ ます(表 16 参照)。 2 つのリタイマー(I と Q)にリタイマー・クロックの特別な位相 を強制的に選択させるときは(両方とも同じ値にする必要があり ます)、CLKMODEN をハイ・レベルに設定し、その位相値を CLKMODEI[1:0]に書き込みます。たとえば、DCLKIO と CLKIN が同相である場合、リタイマーに安全に RETIMER-CLK の位相 2 を選択させることができます。この強制機能は、複数のデバ イスを同期させるときに便利です。 ピン・モードでは、CLKIN と DCLKIO を接続していることを想 定しています。このデバイスには、現在使われていない SPI ピ ン(SCLK、SDIO、 CS )を使うプログラマブルな機能が少しあり ます。2 つのチップ・クロックを相互に接続する場合、SCLK ピ ンをグラウンドに接続することができ、チップではリタイマー のクロックを使うことができます。このクロックは、2 つの入 力クロックと位相が 180°異なります(位相 2 で、最適オプショ ン)。SCLK ピンを再びハイ・レベルにしたとき、チップにはピ ン・モードでもう 1 つのオプションがあります。ピン・モード を使う場合このモードを使ってください。ただし、 CLKIN と DCLKIO は相互に接続しません(すなわち同位相ではありません)。 Rev. 0 SCLK をハイ・レベルにすると、内部クロック検出器は位相検 出器出力を使って、リタイマーで使用するクロックを決定しま す(すなわち適切な RETIMER-CLK 位相を選択します)。SCLK を ハイ・レベルにすると、内部位相検出器は 2 つのクロックを調 べて、相対的な位相を求めます。2 つのクロックの相対位相を 再評価するときは、SCLK ピンをロー・レベルにして次にハ イ・レベルに戻します。 DAC パイプラインの全体遅延の計算 DAC パイプライン・レイテンシは、選択された RETIMER-CLK の位相から影響を受けます。システムにとってレイテンシがクリ ティカルで一定にする必要がある場合、リタイマーを強制的に 特定の位相にして、位相をその都度自動的に選択させないよう にする必要があります。 DCLKIO = CLKIN (同相)、かつ RETIMER-CLK を位相 2 に設定 する場合について考えます。IRISING = 1 とします(すなわち、I データは立ち上がりエッジで、Q データは立ち下がりエッジで、 それぞれラッチ)。そうすると、I チャンネル出力のレイテンシは 3 クロック・サイクル(D-FF (1)、D-FF (3)、D-FF (4)となりますが、 D-FF (2)では遅延がありません。これは半クロック・サイクル、 すなわち 180°でラッチされるためです)。D-FF (0)のパッドで、 立ち下がりエッジでラッチされた時間から Q チャンネル出力ま でのレイテンシは、2.5 クロック・サイクルになります(D-FF (1) まで½クロック・サイクル、D-FF (3)まで 1 クロック・サイクル、 D-FF (4)まで 1 クロック・サイクル)。AD9114/ AD9115/AD9116/ AD9117 のこのレイテンシは特別なケースであり、自動選択また は手動設定した RETIMER-CLK 位相に基づいて計算する必要が あります。 － 39/48 － AD9114/AD9115/AD9116/AD9117 セルフ・キャリブレーション AD9114/AD9115/AD9116/AD9117 には、デバイスの DNL を向上 させるセルフ・キャリブレーション機能があります。デバイス でセルフ・キャリブレーションを行うと、低周波アプリケーシ ョンでデバイス性能を向上させることができます。アナログ出 力周波数が 5 MHz を超えるアプリケーションでのデバイス性能 は、DNL よりダイナミックなデバイス動作により多く影響を受 けるため、これらの場合、セルフ・キャリブレーションは目立 つ利点を示さないことがあります。キャリブレーション・クロ ック周波数は、DAC クロックを DIVSEL 値で指定する分周比で 除算した周波数に等しくなります。各キャリブレーション・ク ロック・サイクルは、DIVSEL[2:0]の値(レジスタ 0x0E、ビット [2:0])に応じて、DAC 入力クロック・サイクルの 32～2048 倍に なります。キャリブレーション・クロック周波数は、信頼度の 高いキャリブレーションのために 0.5 MHz～4 MHz にする必要 があります。これらの値になるようにキャリブレーション・ク ロック周波数を DIVSEL[2:0] (レジスタ 0x0E、ビット[2:0])を使 って設定すると、最適結果がえられます。別々のセルフ・キャ リブレーション・ハードウェアが各 DAC に内蔵されています。 DAC は、個別にまたは同時にセルフ・キャリブレーションする ことができます。 AD9114/AD9115/AD9116/AD9117 では、キャリブレーション係 数の読出しと書込みが可能です。合計 32 個の係数があります。 係数のリード/ライト機能は、複数のセルフ・キャリブレーショ ン・サイクル結果の平均をとり、平均処理した結果を再度デバ イスへロードすることにより、セルフ・キャリブレーション・ ルーチンの結果を向上させるときに便利です。 キャリブレーション係数を読み出すときは、次のステップに従 います。 デバイスのセルフ・キャリブレーションを行うときは、次の手 順に従います。 1. 0x00 を レ ジ スタ 0x12 へ書 き込 み ます 。こ れ によ り、 UNCALI ビットと UNCALQ ビットがリセットされます。 2. DIVSEL[2:0]を使ってキャリブレーション・クロックを 0.5 MHz ～4 MHz に設定し、CALCLK ビット(レジスタ 0x0E、 ビット 3)をセットしてキャリブレーション・クロックをイ ネーブルします。 1. レジスタ 0x0E で I DAC のビット 4 (CALSELI) および/また は Q DAC のビット 5 (CALSELQ)をセットして、読み出す DAC コアを選択します。最初の係数(0x01)のアドレスをレ ジスタ 0x10 へ書き込みます。 2. 0x04 をレジスタ 0x12 に書き込んで、SMEMRD ビット(レ ジスタ 0x12、ビット 2 )をセットします。 3. レジスタ 0x11 の値を読み出して、最初の係数の 6 ビット 値を読出します。 4. 0x00 をレジスタ 0x12 に書き込んで、SMEMRD ビットを クリアします。 5. 各読出しごとにアドレスを 1 だけ増やして、残りの 31 個の 係数に対してステップ 2 ～ステップ 4 を繰り返します。 6. レジスタ 0x0E で I DAC のビット 4 (CALSELI) および/また は Q DAC のビット 5 (CALSELQ)をクリアして、読み出す DAC コアの選択を解除します。 キャリブレーション係数をデバイスへ書き込むときは、次のス テップに従います。 1. レジスタ 0x0E で I DAC のビット 4 (CALSELI) および/また は Q DAC のビット 5 (CALSELQ)をセットして、読み出す DAC コアを選択します。 レジスタ 0x0E で I DAC のビット 4 (CALSELI) および/また は Q DAC のビット 5 (CALSELQ)をセットして、セルフ・ キャリブレーションする DAC を選択します。各 DAC に は独立なキャリブレーション・ハードウェアが内蔵されて いるため、同時にキャリブレーションできることに注意し てください。 2. 0x08 をレジスタ 0x12 に書き込んで、SMEMWR ビット(レ ジスタ 0x12、ビット 3)をセットします。 3. 最初の係数(0x01)のアドレスをレジスタ 0x10 へ書き込み ます。 4. 最初の係数(0x01)の値をレジスタ 0x11 へ書き込みます。 4. レジスタ 0x12 のビット 4 をセットして、セルフ・キャリ ブレーションを開始します。約 300 キャリブレーション・ クロック・サイクル間待ちます。 5. 各書込みごとにアドレスを 1 だけ増やして、残りの 31 個の 係数に対してステップ 2 ～ステップ 4 を繰り返します。 6. 5. レ ジ ス タ 0x0F の CALSTATI ビ ッ ト ( ビ ッ ト 6) と CALSTATQ ビット(ビット 7)を読み出して、セルフ・キャ リブレーションが終了したことを確認します。ロジック 1 はキャリブレーションの完了を表します。 0x00 をレジスタ 0x12 に書き込んで、SMEMWR ビットを クリアします。 7. レジスタ 0x0E で I DAC のビット 4 (CALSELI) および/また は Q DAC のビット 5 (CALSELQ)をクリアして、読み出す DAC コアの選択を解除します。 3. 6. セルフ・キャリブレーションが完了したら、0x00 をレジ スタ 0x12 に書き込みます。 7. CALCLK ビット(レジスタ 0x0E、ビット 3)をクリアして、 キャリブレーション・クロックをディスエーブルします。 Rev. 0 － 40/48 － AD9114/AD9115/AD9116/AD9117 オプション 3 ゲインの粗調整 オプション 1 フル・スケール出力電流の粗調整は、レジスタ 0x0D の下位 6 ビ ット を使っ て行う こと ができ ます 。この 機能は 、ピン 34 (REFIO)のバンド・ギャップ電圧に対して最大 20%を加算また は減算するため、FSADJx 抵抗の電圧がこの変化に追従します。 その結果、DAC のフル・スケール電流が同じ量だけ変化します。 REFIO 電圧を変化させる二次的な効果は、AUXDAC のフル・ス ケール電圧も同じ振幅だけ変化することです。このレジスタで は、2 の補数フォーマットを使います。011111 は REFIO ノード 電圧を最大にし、100000 はこの電圧を最小にします。 1.30 オプション 4 オプション 3 と同様に、デバイスがピン・モードにあるときで も、REFIO ピンに電流を流すことにより、両フル・スケール値 を調節することができます。ここに混入したノイズが出力の振 幅変調として現れるため、必要とされる直列抵抗(最小 10 kΩ)の 部分は、ピンに実装する必要があります。この方法では、±25% の範囲が調整できます。 1.20 ゲインの微調整 1.15 各メイン DAC には、レジスタ 0x03 (I DAC ゲイン)とレジスタ 0x06 (Q DAC ゲイン)の下位 6 ビットを使用する独立なゲイン微 調整機能があります。ゲイン粗調整オプション 1 とは異なり、 この効果はメイン DAC フル・スケール出力電流だけに限られま す。このレジスタは、ストレート・バイナリ・フォーマットを 使用しています。ストレート・バイナリ・フォーマットが重要 となる 1 つのアプリケーションとしては、直交変調器を使う際 の側波帯の抑圧があります。詳細については、アプリケーショ ン情報のセクションで説明します。 1.10 1.05 1.00 0.95 0.90 0.85 0 8 16 24 32 CODE 40 48 11.10 07466-058 0.80 56 11.00 図 83VREF 電圧(Typ)対コード 10.90 内部 FSADJx 抵抗を使う間に、レジスタ 0x04 (IRSET[5:0])とレ ジスタ 0x07 (QRSET[5:0])の下位 6 ビットを使って、各メイン DAC では独立に制御されるゲイン粗調整を実現することができ ます。ゲイン粗調整オプション 1 とは異なり、この効果はメイ ン DAC フル・スケール出力電流だけに限られます。このレジス タでは 2 の補数フォーマットを使っているため、出力電流を約 0.25 dB ステップで変化させることができます。 20 10.70 10.60 0 8 16 24 32 40 GAIN DAC CODE 48 図 85Typical DAC ゲイン特性 s 18 VOUT_Q OR VOUT_I 16 IF (mA) 10.80 10.50 22 14 12 10 8 6 0 10 20 30 40 RSET CODE 50 60 07466-059 4 図 84RSET コードの影響 Rev. 0 FSC (mA) オプション 2 2 3.3V DAC1 3.3V DAC2 1.8V DAC1 1.8V DAC2 － 41/48 － 56 64 07466-060 VREF (V) 1.25 デバイスがピン・モードにあるときでも、FSADJ ピンに電流を 流すことにより、フル・スケール値を調節することができます。 ここに混入するノイズは、出力の振幅変調として現れます。し たがって、必要とされる直列抵抗(最小 20 kΩ)の部分は、ピンの 真近に実装する必要があります。この方法では、±10%の範囲が 調整できます。 AD9114/AD9115/AD9116/AD9117 内部終端抵抗の使用 260 AD9117/AD9116/AD9115/AD9114 には 4 本の 62.5 Ω 終端抵抗が 内蔵されています(各 DAC 出力に 2 本)。これらの抵抗を使って DAC 出力電流を電圧に変換するときは、各 DAC 出力ピンを近 くの負荷ピンに接続します。たとえば I DAC では、IOUTP を RLIP へ、IOUTN を RLIN へ、それぞれ接続します。さらに、 CMLI ピンまたは CMLQ ピンを直接グラウンドへまたは抵抗を 介して接続します。出力電流が公称 20 mA であり、かつ CMLI ピンまたは CMLQ ピンが直接グラウンドへ接続される場合、 DAC 出力での DC 同相モード・バイアス電圧は 0.5 V になります。 DAC DC バイアスを 0.5 V より高くする場合は、外付け抵抗を CMLI ピンまたは CMLQ ピンとグラウンドとの間に接続するこ とができます。また、このデバイスはイネーブルできる同相モ ード抵抗も内蔵しています。これについては、内蔵同相モード 抵抗の使用のセクションで説明します。 240 220 RESISTANCE (Ω) 200 160 140 120 100 60 0 8 16 24 32 CODE 40 48 56 07466-062 80 図 87.CML 抵抗値(Typ)対レジスタ・コード CML 最適性能のための CMLx ピンの使用 RCM RLIN 62.5Ω IOUTN I DAC OR Q DAC RLIP 07466-061 IOUTP 62.5Ω 図 86.簡略化した内蔵負荷オプション 内蔵同相モード抵抗の使用 これらのデバイスには、調整可能な同相モード抵抗が内蔵され ており、これらの抵抗を使って DAC 出力の DC バイアスを大き くすることができます。デフォルトでは、同相モード抵抗は接 続されません。イネーブル時、約 60 Ω～約 260 Ω の範囲で調整 可能です。各メイン DAC には、レジスタ 0x05 (IRCML[5:0])と レジスタ 0x08 (QRCML[5:0])の下位 6 ビットを使う独立な調整 機能があります。 Rev. 0 180 CMLx ピンは、デバイス内で DAC バイアス電圧を変化させる機 能も持っています。この機能を使うと、DAC を高い DC 出力バ イアス電圧で動作させることができます。バイアス電圧< 0.9 V かつ AVDD = 3.3 V で動作する場合、CMLx ピンをグラウンドに 接続したときに、デバイスの最適性能が得られます。DC バイア スを 0.9 V より高くするときは、CMLx ピンを 0.5 V に設定する と最適性能が得られます。電源が 3.3 V の場合、DAC 出力の最 大 DC バイアスは 1.2 V 以下に設定する必要があります。電源が 1.8 V の場合は、DC バイアスを 0 V 近くに設定し、CMLx ピン を直接グラウンドへ接続します。 － 42/48 － AD9114/AD9115/AD9116/AD9117 アプリケーション情報 出力の構成 次のセクションでは、AD9114/AD9115/AD9116/AD9117 の一般 的な出力構成について説明します。特に注記がない限り、 IOUTFS は公称 20 mA に設定します。最適なダイナミック性能 を必要とするアプリケーションに対しては、差動出力構成が推 奨されます。差動出力構成は、RF トランスまたは差動オペアン プにより構成されます。トランス構成は最適な高周波性能を提 供するため、AC 結合が可能なすべてのアプリケーションに対し て推奨されます。差動オペアンプ構成は、DC 結合、信号ゲイン、 低出力インピーダンスを必要とするアプリケーションに適して います。 シングルエンド出力は、低価格と低消費電力が主要な条件とな るアプリケーションに適しています。 トランスを使用する差動結合 RF トランスを使うと、差動信号からシングルエンド信号への変 換を行うことができます(図 88 参照)。トランスの歪み性能は一 般に、特に高い周波数で、標準オペアンプの歪み性能より優れ ています。トランス結合は、広い周波数範囲で優れた同相モー ド(偶数次高調波)歪み除去比を提供します。電気的絶縁も提供 し、ノイズを追加することなく電圧ゲインを与えることもでき ます。インピーダンスのマッチングには、種々のインピーダン ス比を持つトランスを使うことができます。トランス結合の主 要な欠点としては、低周波ロールオフ、電力ゲインがないこと、 高い出力インピーダンスがあります。 差動抵抗 RDIFF は、トランス出力が受動再生フィルタまたはケー ブルを経由して負荷 RLOAD に接続されるアプリケーションで使 用することができます。RDIFF はトランスのインピーダンス比に より決定され、VSWR を低くするソース終端を提供するように 選択されます。信号電力の約半分が RDIFF で消費されることに注 意してください。 オペアンプを使用したバッファ付きシングルエン ド出力 ADA4899-1 のようなオペアンプを使うと、シングルエンド電流 か ら 電 圧 へ の 変 換 を 行 う こ と が で き ま す ( 図 89 参 照 ) 。 AD9114/AD9115/AD9116/AD9117 は、各出力に一対の直列抵抗 RS を持つように構成されます。最適歪み性能を得るためには、 RS を 0 Ω に設定する必要があります。帰還抵抗 RFB は、次式に より信号振幅のピーク to ピークを決定します。 VOUT = RFB × IFS 出力の同相モード電圧は次式から求めます。 R R I VCM VREF 1 FB FB FS RB 2 アンプの最大出力電圧と最小出力電圧は、それぞれ次式から求 めます。 R VMAX VREF 1 FB RB VMIN = VMAX – IFS × RFB CF IOUTN 29 RS 07466-063 IOUTP 28 – ADA4899-1 REFIO 34 図 88 トランスを使用した差動出力 IOUTN 29 トランス一次側のセンター・タップは、IOUTP と IOUTN の電 圧をデバイスの出力同相モード電圧範囲内に維持する電圧に接 続する必要があります。DAC 出力電流の DC 成分は IOUTFS に等 しく、IOUTP と IOUTN から流れることに注意してください。 トランスのセンター・タップは、この DC 電流のパスを提供す る必要があります。大部分のアプリケーションでは、AGND が トランス・センター・タップに対する最も便利な電圧になります。 IOUTP と IOUTN の相補電圧(VIOUTP と VIOUTN)の振幅は、AGND を 中 心 と し て 対 称 で あ る た め 、 AD9114/AD9115/AD9116/AD9117 の規定の出力コンプライアン ス範囲内に維持する必要があります。 Rev. 0 +5V AD9114/AD9115/ AD9116/AD9117 IOUTP 28 OPTIONAL RDIFF RFB RB RLOAD － 43/48 － VOUT + RS C –5V AVSS 25 図 89 単電源でのシングルエンド・バッファ 07466-064 AD9114/AD9115/ AD9116/AD9117 AD9114/AD9115/AD9116/AD9117 オペアンプを使った差動バッファ付き出力 図 90 に示すシングルエンド・バッファの差動バージョンには、 デュアル・オペアンプ(図 89 の回路参照)を使うことができます。 同じ R-C 回路を使って 1 極の差動ローパス・フィルタを構成し て、このフィルタにより DAC 出力で発生する高周波イメージを 除去してオペアンプ入力に混入しないようにします。帰還抵抗 RFB は、次式により差動信号振幅のピーク to ピークを決定しま す。 ピ ン 数 を 抑 え る た め に 、 こ れ ら の 各 補 助 DAC は 対 応 す る FSADJx 抵抗とピンを共用しています。これらの DAC は、イネ ーブルされて、かつ内蔵フル・スケール抵抗を使って動作する ときにのみ使用可能です。シンプルな I/V コンバータがチップ 上に組込まれています。REFIO が精確に 1 V の場合、REFIO/2 = 0.5 V になるようにシャント抵抗(3.2 kΩ～16 kΩ)を選択すること ができ、次式で無負荷時の出力電圧が与えられます。 1.5 16 k V OUT 0.5 V I DAC RS VOUT = 2 × RFB × IFS アンプのシングルエンド最大出力電圧と最小出力電圧は、それ ぞれ次式から求めます。 R VMAX VREF 1 FB RB 図 91 に 、 こ れ ら の DAC を 制 御 す る す べ て の SPI ビ ッ ト (QAUXEN ビットと IAUXEN ビットは除く)の機能、および RS < 3.2 kΩ を禁止するゲーティング機能を示します。 AVDD RNG0 RNG1 VMIN = VMAX − RFB × IFS 差動出力の同相モード電圧は次式から求めます。 VCM = VMAX – RFB × IFS (OFS > 4 = 4) OFS2 OFS1 OFS0 CF 16kΩ RFB 4kΩ RS IOUTP 28 8kΩ 16kΩ 16kΩ OP AMP + REFIO 2 + VOUT C AVSS 25 IOUTN 29 – – ADA4841-2 REFIO 34 AUX PIN 07466-066 RB AD9114/AD9115/ AD9116/AD9117 RNG: 00 = 125µA fS 01 = 62µA fS 10 = 31µA fS 11 = 16µA fS AUXDAC [9:0] + RS 図 91AUXDAC の簡略化した回路図 ADA4841-2 – SPI の速度により、補助 DAC の更新レートが制限されます。 IAUXDAC は 0x000 でフル・スケールに、0x1FF でゼロ・スケール に、それぞれなるようにデータが変換されます(図 92 参照)。 RB RFB 07466-065 CF 3.0 OP AMP OUTPUT VOLTAGE vs. CHANGES IN R_OFFSET AND IDAC 2.8 2.6 図 90 単電源での差動バッファ R_OFFSET = 3.3kΩ R_OFFSET = 4kΩ R_OFFSET = 5.3kΩ R_OFFSET = 8kΩ R_OFFSET = 16kΩ 2.4 2.2 補助 DAC AUXDAC は SPI ポートを介して駆動されるため、アナログ帰還 ループ内のようなタイミングの厳しいアプリケーションで使用 することはできません。 OUTPUT (V) 2.0 AD9114/AD9115/AD9116/AD9117 の DAC は、DC オフセット補 正や同様な用途に適する独立な多機能 10 ビット補助 DAC を 2 個内蔵しています。 1.8 1.6 1.4 1.2 1.0 0.8 0.6 0.4 0 0 10 20 30 40 50 60 70 80 IDAC (µA) 90 100 110 120 130 07466-067 0.2 図 92AUXDAC オペアンプ出力対電流、AVDD = 3.3 V、無負荷、 AUXDAC: 0x1FF～0x000 Rev. 0 － 44/48 － AD9114/AD9115/AD9116/AD9117 2 個のレジスタが各 DAC に割り当てられており、10 ビットは発 生する実際の DAC 電流用に、3 ビットはオフセット(およびゲイ ン)調整用に、2 ビットは電流範囲調整用に、さらに 1 ビットは イネーブル/ディスエーブル・ビット用に、それぞれ使用されて います。QAUXOFS ビットと IAUXOFS ビットをすべての 1 に 設定すると、オペアンプがディスエーブルされて、DAC 電流が 対応する FSADJI/ AUXI ピンまたは FSADJQ/AUXQ ピンに直接 出力されます。この機能は、駆動する負荷が内蔵アンプの制限 能力を超えるときに、便利です。非イネーブル時(QAUXEN また は IAUXEN = 0)は、対応する DAC 出力がオープンになります。 DAC―変調器間のインターフェース DAC 出力の後ろに直交変調器が接続される場合、補助 DAC を使 って、ローカル発振器(LO)の相殺を行うことができます。この LO のフイードスルーは直交変調器の入力換算 DC オフセット電 圧(および DAC 出力オフセット電圧の不一致)によって発生する ため、システム性能が低下します。DAC と直交変調器との間の 代表的なインターフェースを図 93 と図 94 に示します。変調器の 入力同相モード電圧は、AC 結合または DC レベル・シフトが必 要となる RCM の場合でも、DAC の出力コンプライアンス範囲よ り高くなることがあります。直交変調器の所要同相モード入力電 圧が DAC のそれの範囲内である場合には、図 93 の DC 阻止コン デンサを取り外すことができます。内蔵抵抗を使う場合には、 50 Ω 抵抗も取り外すことができます。DAC からのスプリアス信 号(歪みと DAC イメージ)が直交変調器入力でシステム性能に影 響をあたえるときは、ローパスまたはバンドパス受動フィルタ の使用が推奨されます。図 93 と図 94 に示す位置にフィルタを 配置すると、ソース・インピーダンスと負荷インピーダンスを 20 mA のフル・スケール出力に対して 50 Ω に近づけて容易にデ ザインできるため、フィルタのデザインが容易になります。。 MODULATOR V+ AD9114/AD9115/ AD9116/AD9117 I DAC AD9114/AD9115/ AD9116/AD9117 AUXDAC1 OPTIONAL PASSIVE FILTERING QUADRATURE MODULATOR I INPUTS 10kΩ MODULATOR V+ AD9114/AD9115/ AD9116/AD9117 Q DAC AD9114/AD9115/ AD9116/AD9117 AUX2DAC OPTIONAL PASSIVE FILTERING QUADRATURE MODULATOR Q INPUTS 07466-068 図 93 補助 DAC の一般的な使用方法 I OR Q DAC 1kΩ 直交変調器の実数部と虚数部の信号パスのゲインが完全に一致 しないことがあります。このために、負周波数イメージの相殺 が完全でなくなるので最適イメージ除去比より低くなります。 LO のフィードスルー 直交変調器は有限な DC 換算オフセットを持ち、LO ポートから 信号入力への混入もあります。これらが原因となり、直交変調 器の LO 周波数でスペクトル・スプリアスが大きくなります。 AD9114/AD9115/AD9116/AD9117 には、これらの両アナログ性 能低下を補正する機能がありますが、温度に対してこれらの性 能低下はドリフトするため、最適に近い単側波帯性能が必要な 場合は、温度に対するこれらの性能低下を検出して補正する方 法が必要となることを理解してください。 I/Q チャンネル間のゲイン・マッチング ゲインの精確なマッチングは、DAC ゲイン微調整レジスタの値 を調節することにより実現されます。I DAC の場合、これらの 値は I DAC ゲイン・レジスタ(レジスタ 0x03)に格納されていま す。Q DAC の場合、これらの値は Q DAC ゲイン・レジスタ(レ ジスタ 0x06)に格納されています。これらは、フル・スケールの ±2%をカバーする 6 ビット値です。デフォルト値のゼロから開始 してゲイン補償を行うときは、不要なイメージの振幅が増加ま たは減少することが認められるまで、これらのレジスタの内の 1 つの値を数ステップ大きくします。不要なイメージの振幅が 増加する場合、ステップを戻して他の DAC 制御レジスタについ て同じ調整を行います。除去比が改善されなくなるまでレジス タ値を変えることを繰り返します。ゲイン微調整範囲がヌル点 を見つけるために不十分である場合は(すなわち、ヌル点に遭遇 しないでレジスタがフル・スケールに到達する場合)、2 個の DAC のゲイン粗調整設定を調節して、再実行します。このシン プルな方法には、それから派生する方法も存在する可能性があり ます。 回 路 内 で LO の フ イ ー ド ス ル ー を 補 償 す る と き は 、 2 個 の AUXDAC の各出力を 10 kΩ の抵抗を介して差動 DAC 出力の片 方に接続する必要があります。AUXDAC の使い方については、 補助 DAC のセクションを参照してください。これらの接続の目 的は、直交変調器入力のノードへ非常に少量の電流を流入させ ることで、そのために小さい DC バイアスを一方または他方の 直交変調器信号入力へ加えます。 ADL537x FAMILY I OR Q INPUTS 100kΩ 図 94 直交変調器 ADL537x ファミリーへ DC 結合する際の一般的な 補助 DAC の使用方法 Rev. 0 ゲインの不一致 LO フィードスルーの補償 07466-069 AD9114/AD9115/ AD9116/AD9117 AUXDAC OPTIONAL PASSIVE FILTERING アナログ直交変調器は単側波帯無線の実現を非常に容易にしま すが、直交変調器性能の非理想的な側面があります。これらの アナログ性能の低下の中に、ゲインの不一致と LO のフイード スルーがあります。 LO フイードスルーの補償は位相補償に無関係であることに注意 してください。ただし、ゲイン補償は LO 補償に影響をあたえる ことがあります。これは、ゲイン補償によって、信号の同相モー ド・レベルが変化することがあるためです。変調器によっては DC オフセットが同相モード・レベルに依存する場合もあります。 したがって、ゲイン調整は LO 補償の前に行うことが推奨され ます。 10kΩ AD9114/AD9115/ AD9116/AD9117 IF/RF 変換での直交変調器の非理想的な性能の補 正 LO フイードスルー補償を行うときは、AUXDAC レジスタのデ フォルト状態から開始して、一方または他方の AUXDAC 出力 電圧の振幅を大きくします。これを実行する間に、直交変調器 － 45/48 － AD9114/AD9115/AD9116/AD9117 ゲイン・マッチングは負周波数イメージ除去比を改善しますが、 直交変調器での位相の不一致にも関係していることに注意して ください。2 個の直交信号の間の相対位相をデジタル側で調節 することにより、または DAC と直交変調器との間のローパス・ フィルタを適切にデザインすることにより、改善することがで きます。位相の不一致は周波数に依存するため、広帯域信号が 必要な場合には、調節するルーチンを開発する必要があります。 ゲインとオフセットの補正結果 dB ゲインとオフセットの補正結果を図 95 と図 96 に示します。図 95 に、ゲインとオフセットを補正する前の直交復調器の出力ス ペクトルを示します。図 96 に、補正後の出力スペクトルを示し ます。450 MHz での LO フイードスルー・スプリアスは、ノイ ズ・レベルまで抑圧されています。この結果は、補正を行うこ とにより実現できますが、大きな温度変化の後に補正を繰り返 すことが必要です。 5 0 –5 –10 –15 –20 –25 –30 –35 –40 –45 –50 –55 –60 –65 –70 –75 –80 –85 –90 –95 447.5 449.0 450.0 451.0 452.5 FREQUENCY (MHz) 07466-070 出力で LO フイードスルーの振幅を検出します。LO フイードス ルー振幅が増える場合は、調整対象の AUXDAC の出力電圧を 小さくするか、または他方の AUXDAC の出力電圧を調節しま す。有効なアルゴリズムに到達するまで、練習が必要かも知れ ません。AD9114/AD9115/AD9116/AD9117 評価ボードを使うと、 温度に対して安定ではありませんが、LO フイードスルーは一般 にノイズ・フロアより低くするように調節できます。 5 0 –5 –10 –15 –20 –25 –30 –35 –40 –45 –50 –55 –60 –65 –70 –75 –80 –85 –90 –95 447.5 449.0 450.0 FREQUENCY (MHz) 451.0 452.5 07466-071 dB 図 95AD9114/AD9115/AD9116/AD9117 および ADL5370、450 MHz のシングルトーン信号、ゲインまたは LO の補償なし 図 96AD9114/AD9115/AD9116/AD9117 および ADL5370、450 MHz のシングルトーン信号、ゲインまたは LO の補償あり Rev. 0 － 46/48 － AD9114/AD9115/AD9116/AD9117 このボードで ADL5370 を評価するときは、次の位置になるよう に、これら同じ部品の実装を逆にする必要があります。 ADL5370 内蔵の直交変調器を使用するための評 価ボードの変更 評価ボードには、アナログ・デバイセズの ADL5370 直交変調器 が 内 蔵 さ れ て い ま す 。 AD9114/AD9115/ AD9116/AD9117 と ADL5370 は、インターフェースが容易な DAC/変調器の組み合 わせを提供し、評価ボードで容易にこれをキャラクタライゼー ションすることができます。 AD9114/ AD9115/AD9116/AD9117 のシングルエンド出力または差動出力を評価するために、ハンダ 付け可能なジャンパを設定することができます。出荷時のデフ ォルト設定で、次の部品が実装されています。 JP55、JP56、JP76、JP82—未ハンダ付け R13、R14、R52、R53—未実装 R50、R57、T1、T2—実装 Rev. 0 JP55、JP56、JP76、JP82—ハンダ付け R13、R14、R52、R53—実装 R50、R57、T1、T2—未実装 LO フイードスルーの補償が必要な場合は、AUXDAC 出力をテ スト・ポイント TP44 とテスト・ポイント TP45 に接続すること ができます。 － 47/48 － AD9114/AD9115/AD9116/AD9117 外形寸法 6.00 BSC SQ 0.60 MAX 0.60 MAX 0.50 BSC 5.75 BSC SQ 0.50 0.40 0.30 12° MAX (BOT TOM VIEW) 21 20 0.80 MAX 0.65 TYP 0.30 0.23 0.18 11 10 0.25 MIN 4.50 REF 0.05 MAX 0.02 NOM SEATING PLANE 4.25 4.10 SQ 3.95 EXPOSED PAD D07466-0-8/08(0)-J TOP VIEW 40 1 0.20 REF COPLANARITY 0.08 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-VJJD-2 072108-A PIN 1 INDICATOR 1.00 0.85 0.80 PIN 1 INDICATOR 31 30 図 97.40 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ] 6 mm × 6 mm、極薄クワッド (CP-40-1) 寸法表示: mm オーダー・ガイド Model Temperature Range Package Description Package Option AD9114BCPZ 1 AD9114BCPZRL71 −40°C to +85°C −40°C to +85°C 40-Lead LFCSP_VQ 40-Lead LFCSP_VQ CP-40-1 CP-40-1 AD9115BCPZ1 AD9115BCPZRL71 −40°C to +85°C −40°C to +85°C 40-Lead LFCSP_VQ 40-Lead LFCSP_VQ CP-40-1 CP-40-1 AD9116BCPZ1 AD9116BCPZRL71 −40°C to +85°C −40°C to +85°C 40-Lead LFCSP_VQ 40-Lead LFCSP_VQ CP-40-1 CP-40-1 AD9117BCPZ1 AD9117BCPZRL71 −40°C to +85°C −40°C to +85°C 40-Lead LFCSP_VQ 40-Lead LFCSP_VQ CP-40-1 CP-40-1 AD9114-EBZ1 AD9115-EBZ1 AD9116-EBZ1 AD9117-EBZ1 1 Evaluation Board Evaluation Board Evaluation Board Evaluation Board Z = RoHS 準拠製品 Rev. 0 － 48/48 －