AN74170 PSoC® 1 模拟结构和利用 PSoC Designer™进行配置 作者：Mark Hastings 相关项目：无 相关器件系列：PSoC ® 1 软件版本：PSoC ® Designer™ 5.4 或更高版本 相关应用笔记：无 如果您有任何问题，或者需要获得本应用笔记的相关帮助，请通过邮箱 [email protected] 联系本文作 者。 AN74170 介绍了标准 PSoC® 1 系列器件的模拟结构，并对全局模拟参数如何影响模拟用户模块进行了相关介绍。 目录 简介 简介 ...................................................................................1 在使用 PSoC 1 系列微控制器进行设计时，需要使用 PSoC Designer 及其高层接口来配置 PSoC，其中的配置内容包 括模拟结构。除了放置和配置单个用户模块（构建模块）外， 还需要配置某些全局模拟参数。当一个设计由若干个模拟用 户模块组成时，全局参数和模拟模块的设置会影响模块的性 能，正确理解这些全局参数以及整体模拟结构显得至关重要。 PSoC 1 架构 ......................................................................3 模拟 PSoC 模块阵列 .....................................................4 模拟队列结构 ................................................................5 至通用 I/O 引脚的模拟连接 ......................................... 13 内部模拟模块互连 ....................................................... 17 内部参考结构 .............................................................. 18 全局模拟参数 .............................................................. 21 ADC 操作的故障诊断与排除 ............................................ 23 总结 ................................................................................. 23 全球销售和设计支持 ........................................................ 25 本应用笔记假设您已熟悉了 PSoC Designer 开发工具，并 了解如何开发项目。本应用笔记包含以下主题： PSoC 模拟模块阵列结构 模拟队列结构 通用 I/O 引脚上的模拟连接 内部模拟模块互连 内部参考结构 全局模拟参数 ADC 操作的故障诊断与排除 本应用笔记涉及到 PSoC 系列器件，它具有通用的应用和 相似的结构，如表 1 所示。虽然这里提及的 PSoC 器件支 持 CapSense，但仅包含 CapSense®（电容式触摸屏输入） 功能的 PSoC 器件并未包含在本应用笔记中。 表 1 列出了每个器件系列的模拟资源。在连接方面这些器 件的主要区别为模拟多路复用总线，即 AMux。AMux 可以 连接所有通用的 I/O，而不是连接端口 0 上的八个引脚和端 口 2 上的四个引脚。请注意，在表 1 中，所有使用了 AMux 总线的 PSoC 系列器件都至少有十二个模拟输入。有关这 些 PSoC 系列的具体信息，请参阅相关系列的器件数据手 册以及《技术参考手册》（TRM）中的模拟系统部分。 www.cypress.com 文档编号：001-78666 版本*A 1 PSoC® 1 模拟结构和利用 PSoC Designer TM 进行配置 模拟 输出 模拟 模块 受限 模拟模块 CY8C29x66 12 4 4 12 0 无 CY8C27x43 12 4 4 12 0 无 CY8C24x94 48 2 2 6 0 有 CY8C24x23 12 2 2 6 0 无 CY7C64215 48 2 2 6 0 有 CY8C28x23 10 2 2 6 0 无 CY8C28x33 40 2 4 6 4 有 CY8C28x43 44 4 4 12 0 有 CY8C28x45 44 4 4 12 4 有 CY8C28x52 24 4 4 12 4 有 PSoC 器件系列 www.cypress.com 模拟列 模拟 输入 模拟复用器总线 （AMux） 表 1. 本应用笔记涉及的器件系列 文档编号：001-78666 版本*A 2 PSoC® 1 模拟结构和利用 PSoC Designer TM 进行配置 PSoC 1 架构 PSoC 1 系列架构分为四部分：模拟系统、数字系统、PSoC 内核和系统资源。对于不同的器件系列，每个部分的大小和复杂程 度都不一样。图 1 显示的是标准 PSoC 1 器件的框图。 图 1. PSoC 1 框图 Port 7 Port 6 Port 5 Port 4 Port 3 Port 2 Port 1 Port 0 Analog Drivers System Bus Global Digital Interconnect Global Analog Interconnect PSoC Core Supervisory ROM (SROM) SRAM Flash Nonvolatile Memory CPU Core (M8C) Interrupt Controller 24 MHz Internal Main Oscillator (IMO) Internal Low Speed Oscillator (ILO) Sleep and Watchdog Phase Locked Loop (PLL) 32 KHz Crystal Oscillator (ECO) Multiple Clock Sources Digital System Analog System Digital PSoC Block Array Analog Ref Analog PSoC Block Array DBB00 DBB01 DCB02 DCB03 DBB10 DBB11 DCB12 DCB13 CT CT CT CT DBB20 DBB21 DCB22 DCB23 SC SC SC SC SC SC SC SC DBB30 DBB31 DCB32 DCB33 1 to 4 Digital Rows Analog Input Muxing 1 to 4 Analog Columns SYSTEM BUS Digital Clocks Multiply Accumulate (MACs) POR and LVD Decimators I2C System Resets Switch Mode Pump Internal Voltage Reference USB IO Analog Multiplexer System Resources 本应用笔记重点讨论了模拟 PSoC 模块阵列。模拟 PSoC 模块阵列由两类基本的模拟模块组成，分别为连续时间 （CT）模块和开关电容（SC）模块。这两个模块间的配置 灵活性很高，所以 PSoC Designer 中所有可用的模拟用户 模块（如 ADC、DAC 和 PGA）均可通过这两个基本模块 www.cypress.com 创建。通过这些模块创建的模拟用户模块包括若干个 ADC、 DAC、滤波器、混频器、PGA 以及其他组件。 对于不同的器件系列，数字 PSoC 模块阵列包含 4 至 16 个 模 块 。 这 些 数 字 模 块 适 用 于 计 数 器 、 定 时 器 、 PWM 、 文档编号：001-78666 版本*A 3 PSoC® 1 模拟结构和利用 PSoC Designer TM 进行配置 UART 和 SPI 等组件。另外，它们还可以与模拟模块配合 使用，以创建 ADC 用户模块中所需要的定时器和计数器。 本应用笔记仅在讨论模拟和数字模块连接时涉及数字模块。 系统资源部分可能包含固定函数模块，如 I2C、开关模式泵、 USB、内部参考电压和 I/O 模拟复用器。实际可用资源取决 于相应器件系列。 PSoC 内核包含 CPU、SRAM、闪存 ROM、中断控制器、 振荡器和通用 I/O。不同的器件带有大小不同的 ROM 和 RAM，而其他模块则相同。不同封装也会限制通用 I/O 引 脚的总数。本应用笔记描述了模拟部分和通用 I/O 引脚的连 接。 模拟 PSoC 模块阵列 开启 PSoC Designer，并在使用 PSoC 1 的一个器件（如 CY8C29x43）创建新项目时，Chip（芯片）视图将显示两组模块。视 图的上半部分将显示数字模块，下半部分则显示模拟模块。图 2 展示的是模拟模块部分的示例。其他器件系列的视图与此相似， 但可用的模块数量不同，并且模块与通用 I/O 引脚的互连也不一样。视图中添加了行和列的标识符，以便在本文档的后面内容中 对模块位置进行说明。 图 2. CY8C29x44 的模拟模块示意图 Continuous Time Blocks ( CT Blocks ) ROW 0 ROW 1 Switch Capacitor Blocks ( SC Blocks ) ROW 2 COL 0 COL 1 COL 2 COL 3 4 Column PSoC Devices 2 Column PSoC Devices 1 Column PSoC Devices 针对选择的具体器件，模拟部分可包含一个或多个模拟队列。 CY8C29x44 包含四列模拟模块。仅包含一列模拟资源的器 件使用队列 1，包含双列模拟资源的器件则使用队列 0 和队 列 1。CY28xxx 器件含有与图 2 所示的 CY8C29x44 相类似 的四列模拟模块，此外，还包含两个模拟功能有限的队列， 主要供 CapSense 使用。 表 1 总结了本应用笔记中所提及 的每一类器件的模拟模块和模拟列数。 www.cypress.com 每个模块均标有模块标识符，用来说明模块类型和位置。 ASC10 属于该格式的一个示例。“A”表示该模块为模拟 模块。“S”表示该模块为开关电容模块类型。“C”表示 开关电容模块的类型。模块在模拟矩阵中的位置由最后两位 数字确定。在这个示例中，“10”表示本模块位于第 1 行 和第 0 模拟列中。 文档编号：001-78666 版本*A 4 PSoC® 1 模拟结构和利用 PSoC Designer TM 进行配置 图 3. 编号规则 ASC10 Column of analog or digital block array. Row of analog or digital block array. Block type versions: SC Blocks -> C = Standard, D = Extended Capabilities E = Simple Integrator CT Blocks -> B = Standard, C = Extended Capabilities E = Comparator Only Block Type, for analog blocks, C = Continuous time, S = Switch Cap Analog or Digital Block, “A” = analog, “D” = digital. 模拟队列结构 标准 PSoC 1 模拟列含有一个 CT 模块、两个 SC 模块，以及模拟输入复用器、模拟总线、比较器总线、模拟输出缓冲区和一个 模拟时钟复用器。请参见图 4 了解更多详细内容。我们将在以下部分分别讨论模拟队列结构的各个部件。 图 4. 模拟队列结构 PSoC Designer View Chip View Analog Inputs Analog Input Mux Analog Clock Inputs To Digital Blocks LUT SC Block 1 AnalogBus 0 Analog Clock Analog Clock Mux CT Block 1 Comparator Bus 0 ÷4 SC Block 2 Analog Output Buffer buf To Port P02, P03, P04, or P05 www.cypress.com 文档编号：001-78666 版本*A 5 PSoC® 1 模拟结构和利用 PSoC Designer TM 进行配置 CT 模块 CT 模块的内核是一个基本运算放大器。此外，其内还含有 电阻串、若干个模拟复用器和一个比较器输出等其他部件， 以增加模块的灵活性。您可以通过各种不同的方式来配置该 模块，从而创建不同的 PSoC Designer 用户模块。图 5 显 示了 CT 模块的基本结构。以下是 PSoC Designer 库中的 一些用户模块，它们均由模拟 CT 模块构成： 反向放大器（AMPINV） 比较器（COMP） 仪表放大器（INSAMP） 可编程增益放大器（PGA） 图 5. PSoC CT 模块 TestMux LPCMPEN RefHi RefLo AGND + PMuxOut Gain ABUS AnalogBus CompCap OUT PWR CBUS Latch Block Inputs Port Input CBUS Driver Transparent, PHI1 or PHI2 ABUS GOUT AGND Vdd PMux NMux RTopMux Block Inputs AGND RefHi, RefLo FB RESISTOR MATRIX LOUT Gain EXGAIN RTapMux GIN RBotMux + INSAMP LIN AGND www.cypress.com CMOUT SCBLK Vss Adjacent Column RBOTMUX 文档编号：001-78666 版本*A 6 PSoC® 1 模拟结构和利用 PSoC Designer TM 进行配置 SC 模块 模拟队列中另外两个模块是开关电容模块，即 SC 模块。 SC 模块灵活性很高，可用于多种用户模块。最常用的模块 是用于 PSoC ADC（模拟数字转换器）的调制器模块。下 面显示的各用户模块当前使用了 PSoC 1 SC 模块： 所有 PSoC 1 增量型和积分型 DelSig ADC（如 ADCINC、ADCINCVR、DelSigPlus、DUALADC 和 TRIADC） 所有 PSoC 1 DAC （DAC6、DAC8、DAC9、MDAC6 和 MDAC8） 模拟滤波器（LPF2、LPF4、BFP2、BFP4、ELPF2 和 ELPF4） DTMF 拨号器 通用 SCBLOCK 图 6 和图 7 分别显示的是以交换方式放置在模拟模块矩阵 中的两个基本 SC 模块。有关 SC 模块的更多信息，请参阅 AN2041 — 了解 PSoC 1 开关电容模拟模块。要想了解更 多 在 PSoC 1 中 实 现 开 关 电 容 滤 波 器 的 方 法 ， 请 参 阅 AN2168 — PSoC 1 了解开关电容滤波器。 图 6. PSoC 1 SC C 型模块 1*AutoZero BQTAP FCap 16,32 C CCap 0,1,…,30,31 C C Inputs 2+!AutoZero) * FSW1 1* FSW0 ACMux 1 A Inputs RefHi RefLo AGND ARefMux ACap 0,1,…,30,31 C 2+AutoZero 1 * !AutoZero 2 OUT Sample/Hold AnalogBus 2B * ASign Modulation Inputs Mod Bit Control ABUS Power BCap 0,1,…,30,31 C (Comparator) CBUS 2 B Inputs BMuxSC www.cypress.com 2 1 CBUS Driver 1 文档编号：001-78666 版本*A 7 PSoC® 1 模拟结构和利用 PSoC Designer TM 进行配置 图 7. PSoC 1 SC D 型模块 1 *AutoZer o FCap 16,32 C CCap 0,1,…,30,31 C 2+!AutoZero) * FSW1 BQTAP 1* FSW0 A Mux A Inputs RefHi RefLo AGND ARefMux ASign 1 ACap 0,1,…,30,31 C 2+AutoZero 1 * !AutoZero 2 OUT Sample/Hold AnalogBus*2B BCap 0,1,…,30,31 C 2 +!BSW B Inputs ABUS 2 +!BSW+AutoZero Power (Comparator) CBUS 1*BSW 1 *BSW*!AutoZero BMuxSD 2 模拟（队列）总线 模拟总线主要用于将模拟信号从一个模拟模块路由到模拟输 出缓冲区内（更多信息，请参阅模拟输出放大器部分）。任 何输出模拟信号的用户模块（如放大器、DAC 或滤波器） 均可驱动模拟队列总线。PSoC Designer 允许一个模拟模 块驱动模拟总线，但您也可以在运行时设置寄存器，从而使 多个模块同时驱动总线。请确保在连接第二个模块之前断开 与前一个模块的连接，以避免两个输出短接。 如果模拟用户模块有一个输入，并且它位于列底部（第 2 行）的 SC 模块中，则该用户模块可以将模拟总线作为输入 源使用。这样，模拟队列总线可用于将 CT 模块（第 0 行） 输出的信号路由给位于模拟列底部（第 2 行）的模拟用户 模块输入端。 模拟输出放大器 每个队列均有一个与模拟队列总线相连的模拟缓冲区。对于 不同的器件系列，此缓冲区被使能后可驱动 30 至 40 mA 的 电流。每个缓冲区均与一个专用的通用 I/O 引脚相连。0 至 3 这四个队列分别与引脚 P02、P03、P04 和 P05 相连。如 果缓冲区被使能，则模拟总线的信号将被缓冲，并驱动至相 关引脚。如果禁用缓冲区，则相关引脚将作为标准的通用 I/O 引脚。也可以绕过缓冲区，将未经缓冲的信号直接驱动 至引脚。但模拟模块的驱动能力较低，因此不建议如此操作。 1 CBUS Driver DAC 输出缓冲区 模拟接地缓冲区（虚拟接地） 滤波器输出 参考信号输出（RefHi、RefLo 和 AGND） 缓冲外部信号（由一个引脚输入、经过缓冲区，然后由 另一个引脚输出） 要想缓冲内部参考信号，需要将用户模块 RefMux（参考复 用器）放置在 CT 模块列的顶部（行 0）。用户模块 RefMux 的 Reference Select（参考选择）参数用于从三个 模拟参考电压（AGND、REFLO 或 REFHI）中选出一个， 或者选择一个通用 I/O 引脚经由 PMux（正向输入复用器） 的输入。图 8 显示了参数 RefMux 的选项，以及 P0[3]的配 置情况，P0[3]是队列 0 模拟缓冲区的输出。请注意，通用 I/O 的 Drive（驱动）模式设置为 High Z Analog（高阻态 模拟），参数 Select（选择）被设置为缓冲区 AnalogOutBuf_0。 所有需要路由至外部通用 I/O 引脚的模拟模块输出都应经过 模拟缓冲区的缓冲，从而使信号强度足够大。模拟缓冲区通 常用作以下用途： www.cypress.com 文档编号：001-78666 版本*A 8 PSoC® 1 模拟结构和利用 PSoC Designer TM 进行配置 图 8. 设置用户模块 RefMux www.cypress.com 文档编号：001-78666 版本*A 9 PSoC® 1 模拟结构和利用 PSoC Designer TM 进行配置 比较器总线 每个模拟队列均有一个与其相关的专用比较器总线。每个模 拟 PSoC 模块均有一个可以驱动此总线的比较器输出。但 是，在一列中，一次仅允许一个模拟模块主动驱动比较器总 线。比较器总线输出可作为信号源路由至数字模块。此外， 它还可以作为抽样滤波器（用于 ADC）的输入或作为中断 输入，并在模拟比较器控制寄存器（CMP_CR0）中作为只 读数据。 在 CY8C28xxx 系列中，比较器信号也可以驱动若干条数字 信号总线，从而使数字模块输入的灵活性更大，并能直接驱 动引脚输出。 图 9. 比较器总线和接口 LUT SC Comp Bus 0 CT Data Output From DBB01 Data Output From DCB02 Data Output From DBB11 Data Output From DCB12 One Analog Column SC Continuous Time Block CMP Analog Comparator Bus Slice Latch Transparent, PHI1 or PHI2 CBUS Driver Incremental Gate, One per Column (From Digital Blocks) IGEN[1:0] From Col (i+1) Switched Capacitor Block CMP (DEC_CR0[5:4]) PHI1 or PHI2 CBUS Driver Latch Switched Capacitor Block Latch PHI1 or PHI2 B A LUT (ALT_CR0[7:0]) PHI2 CMP Destinations Latch BYPASS To Col (i-1) (CLDIS, CMP_CR1[7:4]) Column Interrupt PHI2 CBUS Driver 1) Comparator Register 2) Data Inputs for Digital Blocks 3) Input to Decimator AINT (CMP_CR0[1:0]) Output to SAR Accelerator Input Mux 比较器总线包含一个数字查找表（LUT）。此 LUT 具有某 些逻辑功能，可以将比较器总线的信号与其右侧比较器总线 的信号组合起来。表 2 显示了 LUT 的各种可能组合。A 是 当前比较器总线的信号，B 是右侧一列比较器的信号。如果 您要配置最右侧一列的 LUT，而 B 输入则来自最左侧一列。 在读取寄存器 CMP_CR0 以查看比较器状态时，它是 LUT 的输出，但对于所选的不同 LUT 选项，它可能不是实际的 比较器总线状态。 www.cypress.com 表 2. 比较器查找表（LUT）选项 逻辑函数 说明 A 队列比较器总线 B 相邻比较器总线 ~A 反向队列比较器总线 ~B 反向相邻比较器总线 A AND B A 和 B 的逻辑与 A AND ~B A 和非 B 的逻辑与 ~A AND B 非 A 和 B 的逻辑与 文档编号：001-78666 版本*A 10 PSoC® 1 模拟结构和利用 PSoC Designer TM 进行配置 逻辑函数 立的模拟队列时钟发生器。请务必注意，无论选择的是哪 个时钟源，在某一列中，列时钟发生器的输出频率均为输 入频率的四分之一。 这是为了生成非重叠时钟。 说明 A OR B A 和 B 的逻辑或 A NOR B A 和 B 的逻辑或非 A OR ~B A 和非 B 的逻辑或 ~A OR B 非 A 和 B 的逻辑或 A XOR B A 和 B 的逻辑异或 A NOR B A 和 B 的逻辑非 TRUE 输出始终为高电平 FALSE 输出始终为低电平 图 11 显示了一个模拟队列的模拟时钟树。每个 AnalogClock_x_Select 复用器均选择一个数字模块作为时 钟源。也可以选择全局时钟 VC1 和 VC2 作为时钟源。 图 11. 模拟时钟树 AnalogClock_0_Select AnalogClock_1_Select 在 PSoC Designer 界面上单击 LUT，如图 10 所示，您将 看到各个可用的逻辑选项。选中某个功能后，LUT 框中将 出现一个逻辑符号。请注意，在图 10 中出现的是一个 AND 门。由于每个模拟队列只有一个比较器总线，因此在单一队 列中，只能放置一个需要比较器输出的用户模块。如果一个 设计中存在多个需要比较器总线的用户模块，则请确保将它 们分别放置在不同的模拟列中。Delta-Sigma 等大多数模数 转换器都会使用比较器输出连接计数器或抽取滤波器。比较 器（COMP）和通用 SCBlock 组件是另外两个使用比较器 总线的用户模块。 ÷4 CT Block 1 Analog Clock VC1 VC2 图 10. 选择比较器总线 LUT 选项 SC Block 1 SC Block 2 如果模拟信号在相邻队列的模块之间传输，则这些队列中的 时钟应该在相位和频率上保持同步。为各队列选择相同的输 入时钟源便可实现频率同步。 多个基于开关电容模块的器件都带有 ClockPhase（时钟相 位）选项。应用此选项可实现相位同步。在某些情况下，需 要仔细验证长信号链路是否已正确同步。 模拟时钟 SC 模块需要一个两相的非重叠时钟来驱动 SC 模块的内部 开关。这个两相时钟由与模拟队列连接的时钟产生。CT 模 块处于比较器模式时，会使用该时钟来同步传入 SC 模块的 输出，以及所有可能与其连接的数字模块。每列均有一个独 www.cypress.com 时钟相位的选择用于将一个开关电容模拟 PSoC 模块的输 出与另一个模块的输入进行同步。开关电容模拟 PSoC 模 块使用了两相时钟（φ1、φ2）实现获取和传输信号。通常 情况下，ADC 的输入在 φ1 为高时进行采样，这是常规设 置。但这样会出现一个问题：许多用户模块在 φ1 期间会将 其输出自动归零，仅在 φ2 期间提供有效输出。如果该类模 块的输出被反馈到 ADC 的输入端，那么 ADC 将获得被自 动归零的输出，而不是有效信号。时钟相位选择则允许交换 相位，因此在 φ2 期间获取输入信号，这是“交换”设置。 图 12 展示了一个具体示例，DAC 输出电压仅在 φ1 期间有 效，但在默认情况下，ADC 将在 φ2 期间被采样。这样会 文档编号：001-78666 版本*A 11 PSoC® 1 模拟结构和利用 PSoC Designer TM 进行配置 导致 ADC 在其自动归零周期内读取 DAC 输出，而不是在 输出有效时进行读取。如果将 ADC 时钟的相位选项变更为 “交换”，则 ADC 将在正确的时间进行采样。在数据手册 的 ClockPhase（时钟相位）参数部分，每个用户模块都会 识别它所获取或输出信号的相位。 图 12. 正常时钟和交换时钟 过采样和保持电路。每个模拟队列均有自己的采样和保持电 路，可以将 SC 模块输出转换成时间连续的信号。 采样和保持电路包含一个 φ2 控制的开关、一个内部电容和 一个作为电压跟随器的运算放大器。电压跟随器是模拟队列 底部的模拟缓冲区。当 φ2 为高时，采样和保持电容被充电， 当 φ2 为低时，采样和保持电容将保持原来状态。请参见图 13 了解更多详细内容。 图 13. 模拟队列采样和保持电路 Input Clock (4x) Analog Buffer AnalogBus*2B Ф1 SC block Output To GPIO Pin ABUS Ф2 DAC Output (Normal Phase) DAC Valid ADC Acquisition (Normal Phase) ADC Acquisition (Swapped Phase) Auto Zero DAC Valid Sample Sample Auto Zero DAC Valid Ф2 Sample Sample Sample 查看图 12 中的“DAC 输出”波形，您可能会因为 DAC 输 出不像是连续的信号而感到疑惑。SC 模块输出将在内部进 行自动归零和有效相位的转换，但是只要 SC 模块同步正确， 便不会出问题。在将信号发送到模拟队列总线时，信号将经 www.cypress.com DAC Output (From SC Block) DAC Valid DAC Valid DAC Valid Track Hold Analog Buffer Output 为简单起见，图 6 和图 7 中的 SC 模块仅展示了采样和保持 电容，实际上它是模拟队列的一部分。 文档编号：001-78666 版本*A 12 PSoC® 1 模拟结构和利用 PSoC Designer TM 进行配置 至通用 I/O 引脚的模拟连接 PSoC 1 系列的模拟队列输入和通用 I/O 引脚之间的连接是 不一样的，但本应用笔记所讨论的所有器件均使用了标准的 端口 0 和端口 2 连接。端口 0 的引脚信号可直接被传输至 各个队列。端口 0 的奇数引脚被直接连接到队列 0 和队列 2 （偶数列），端口 0 的偶数引脚则被连接到队列 1 和队列 3 （奇数列）。队列 1 和队列 2 均含有附加复用器，因此， 这两列可以访问端口 0 上的所有引脚。请参阅图 14 查看基 本的连接示意图。 图 14 也显示了从端口 2 到队列 0 和队列 3 中 SC 模块的另 外几个连接（参考以绿色标识的路径）。这些附加连接可以 将通用 I/O 直接连接到这些模拟 SC 模块，并向 ADC、混 频器以及滤波器等部件添加四个额外的模拟输入。以蓝色标 识的路由是三个模拟模块均可驱动的模拟队列总线。然后， 模拟总线中的信号可通过模拟输出放大器驱动一个专用的通 用 I/O 引脚。 图 14. 基本模拟连接 Analog Buffers GPIOs Analog Buffers GPIOs P0[6] Array Input Configuration P0[7] P0[4] P0[5] ACI0[1:0] ACI1[1:0] ACM0 ACI2[1:0] ACM1 ACI3[1:0] ACM2 P0[2] ACM3 P0[3] P0[0] ACOL1MUX AC1 AC2 ACOL2MUX Array P0[1] ACB00 ACB01 ACB02 ACB03 ASC10 ASD11 ASC12 ASD13 ASD20 ASC21 ASD22 ASC23 Analog Column 0 Analog Column 1 Analog Column 2 Analog Column 3 RefIn P2[6] AGNDIn P2[4] P2[3] P2[1] P2[2] P2[0] 对于不同的器件系列，此互连框图亦会有若干种不同的表现形式。如前面所述，它们最大的差异是列数量，并且能够将所有通用 I/O 配置为模拟输入的附加 AMux 总线。在 PSoC Designer 的芯片框图中，含有 AMux 总线的器件都添加了第三层模拟复用器。 这个额外层可以将模拟列连接到所有通用 I/O 引脚上，而不单单是端口 0 和端口 2 上的几个引脚。 www.cypress.com 文档编号：001-78666 版本*A 13 PSoC® 1 模拟结构和利用 PSoC Designer TM 进行配置 图 15 以 CY8C24xxx 器件为例展示了上述连接情况。 图 15. PSoC Designer 中显示的 CY8C24x94 模拟复用总线连接 AnalogMUXBus_0 www.cypress.com 文档编号：001-78666 版本*A AnalogMUXBus_1 14 PSoC® 1 模拟结构和利用 PSoC Designer TM 进行配置 CY8C24x94 器件有两个 AnalogMUXBus （模拟复用器总线），既可单独使用，也可结合使用。奇数端口引脚可以连接 AnalogMUXBus_0，偶数引脚可以连接 AnalogMUXBus_1。这些总线可用于将任意模拟信号路由至任何一个模拟队列，也可以 在支持 CapSense 的器件中供 CapSense 使用。图 16 显示的是可以连接到各总线的端口引脚。 1 Amux Bus[0] Port5[6,4,2,0] Port4[6,4,2,0] Port3[6,4,2,0] Port2[6,4,2,0] AnalogMUXBus_1 Amux Bus[1] ACB01 ASC10 ASC11 ASD20 ASC21 buf www.cypress.com LUT AnalogBus 0 AnalogBus 0 ACB00 Comparator Bus 0 LUT 文档编号：001-78666 版本*A Comparator Bus 0 0 Port1[6,4,2,0] Port0[6,4,2,0] AnalogMUXBus_0 P01 P03 P05 P07 Port5[7,5,3,1] Port4[7,5,3,1] Port3[7,5,3,1] Port2[7,5,3,1] Port1[7,5,3,1] P01 P03 P05 P07 Port0[7,5,3,1] 图 16. 模拟复用器总线连接 buf 15 PSoC® 1 模拟结构和利用 PSoC Designer TM 进行配置 CY8C28xxx 器件的结构与此相似，但被扩展，它拥有四个全模拟队列。图 17 右侧所示的两个附加列仅能实现有限的功能。这 两个附加列具有一个 ACE 型的 CT 模块和一个 ASE 型的开关电容模块。CT 模块（ACE 型）围绕着一个低功耗、低偏移量的放 大器。这些模块可以配置成两种模式：一是作为驱动其他队列的单位增益缓冲区，二是作为开环的比较器。ASE 模块是一种特 殊的硬件，它与 CapSense 的 ACE 模块共同使用。 图 17. CY8C28xxx 示例模拟结构示意图 在设计过程中，可以在 PSoC Designer 中配置初始模拟路 径。模拟路径将在执行用户代码（main.c）前被配置。对于 在运行期间部分或全部模拟路径均无需变更的应用，则无需 生成额外代码。 如果必须在运行期间更改特定用户模块的输入，您可以编写 代码直接配置复用寄存器，也可以利用所提供的模拟复用器 用户模块。表 3 列出了每个系列可用的模拟复用器用户模 块。 表 3. 可用的复用器用户模块 PSoC 器件系列 CY8C29x66 模拟输入 12 模拟复用器总线 无 CY8C27x43 模拟复用器用户模块 说明 AMUX4 端口 0，4 个输入复用器 AMUX8 端口 0，8 个输入复用器 AMUX4 端口 0，4 个输入复用器 AMUX8 端口 0，8 个输入复用器 AMUX4 端口 0，4 个输入复用器 AMUX8 端口 0，8 个输入复用器 AMuxN 所有通用 I/O 引脚 AMUX4 AMUX8 端口 0，4 个输入复用器 CY8C24x23 CY8C24x94 CY7C64215 CY8C28x23 48 48 10 有 有 无 端口 0，8 个输入复用器 CY8C28x33 CY8C28x43 40 44 有 有 CY8C28x45 CY8C28x52 www.cypress.com 24 有 AMUX4 端口 0，4 个输入复用器 AMUX8 端口 0，8 个输入复用器 AMuxN 所有通用 I/O 引脚 AMUX4 端口 0，4 个输入复用器 AMUX8 端口 0，8 个输入复用器 AMuxN 所有通用 I/O 引脚 AMUX4 端口 0，4 个输入复用器 AMUX8 端口 0，8 个输入复用器 AMuxN 所有通用 I/O 引脚 文档编号：001-78666 版本*A 16 PSoC® 1 模拟结构和利用 PSoC Designer TM 进行配置 内部模拟模块互连 除了来自输入复用器和模拟队列总线的连接，每个模拟模块还可以连接至与其距离最近的模拟模块。图 18 显示了可用的连接。 这些通路独立于自端口 0、模拟队列总线和 AMux 总线的输入路径。图中还显示了来自端口 2 的输入，用以显示模拟模块中所有 的直接输入。 每个 PSoC 1 系列均有不同的连接选择，但其原理都类似。请查阅《技术参考手册》（TRM）中的模拟部分，了解您所选择的 芯片器件，从而确保您能够理解有用的设计选项。 图 18. 模拟模块之间的连接 Row 0 ACB00 (CT) ACB01 (CT) ACB02 (CT) ACB03 (CT) ASC12 (SC) ASD13 (SC) 2 Col Only P2.2 Row 1 ASD11 (SC) P2.1 REFHI ASC21 (SC) ASC10 (SC) ASD11 (SC) REFHI REFHI P2.1 ASD20 (SC) ASC21 (SC) Row 2 Differences For One Column Array ONLY Column 0 One Column Array PSoC Designer 能自动路由这些通路，并在用户模块从一 个模块被转移到另一个模块时，PSoC Designer 会调整输 入和输出参数。 如图 19 所示，用户模块的放置位置决定了输入选项设置。 如果用户模块 ADCINC 的模拟模块被放置在第一列、第一 行，那么它的连接选项将与模块放置于第二行时的选项不一 样。红色箭头和蓝色箭头代表可能的 ADCINC 正向输入情 况。表 4 列出了当 ADC 模块放置在模块 ASC10 和 ASC20 时，ADCINC 正向输入的可能情况。请注意，其中大部分 连接均是不同的。 www.cypress.com REFHI ASD22 (SC) ASC23 (SC) ABUS(2) ABUS(3) Column 2 Column 3 P2.2 P2.2 2 Col Only ABUS(0) LEGEND: P2.2 ABUS(1) VTemp Column 1 Two Column Array Four Column Array 表 4. ADCINC 输入选项 放置于 ASC10 的 ADC （行 1） 放置于 ASD20 的 ADC （行 3） ACB00 ASC10 ASD11 Port_2_1 REFHI ASC21 ASD20 AnalogOutBus_0 ACB01 REFHI Port_2_1 ASD11 文档编号：001-78666 版本*A 17 PSoC® 1 模拟结构和利用 PSoC Designer TM 进行配置 𝑅𝑒𝑓𝐻𝑖 = 𝐴𝐺𝑁𝐷 + 𝑉𝑟𝑒𝑓 Port_2_1 RefLo 和 RefHi 信号非常重要，因为它们定义了 DAC 和 ADC 的最高电压范围和最低电压范围。VREF 可以是内部带 隙（BandGap）电压（1.3 V）乘以常数 VDD/2，或与引脚 P2[6]连接的外部信号。模拟接地（AGND）可以由 VDD/2 生成或通过带隙电压（BandGap）派生得到，也可能来自 引脚 P2[4]连接的外部电压源。图 20 中以简化形式展示了 AGND、RefHi 和 RefLo 信号。 AnalogBus 0 ACB01 AnalogBus 0 ACB00 REFHI 𝑅𝑒𝑓𝐿𝑜 = 𝐴𝐺𝑁𝐷 − 𝑉𝑟𝑒𝑓 P01 P03 P05 P07 P01 P03 P05 P07 图 19. ADCINC 示例输入选项 图 20. RefHi、RefLo 和 AGND 的简单视图 ASD11 ASC10 RefHi ADCINC VRef AGND REFHI ASD20 Port_2_1 ADCINC ASC21 VAGND VRef Vss buf RefLo buf 图 21 显示的是参考电压（AGND、RefHi、RefLo）生成电 路的简易原理图。 内部参考结构 PSoC 可编程片上系统采用了 3.0 至 5.25 V 的单一电源供 电。大多数系统的模拟信号通常同时具备相对于参考电压 （一般为接地电压）的正向和负向极性。PSoC 仅处理相对 于 VSS 芯片接地电压的正向信号。芯片将生成虚拟模拟地信 号（AGND），为同时具有正向和负向（相对于 AGND） 摆幅的信号提供参考点。该虚拟接地信号需要位于 VSS 和 VDD 之间，并且必须离所有供电线路足够远，这样与其相关 的信号不会被电源切断。PSoC 1 器件有若干个内部生成的 选项，以及一个使用外部生成的信号作为虚拟接地参考的选 项。 图 21. 参考电压系统框图 Vdd Vbandgap P2[4] Vdd/2 x1 x1.6 x2 RefHi 8.1K 8.1K AGND P2[4] (External Cap) 三个参考电压负责控制 DAC、ADC 和其他模拟组件的电压 范 围 。 AGND （ 模 拟 接 地 ） 、 RefHi （ 参 考 高 电 压 ） 和 RefLo （ 参 考 低 电 压 ） 这 些 参 考 电 压 均 是 根 据 内 部 带 隙 （BandGap）参考电压、供电电压（VSS 和 VDD）或外部参 考电压生成的。 内部带隙（BandGap）参考电压可生成稳定的 1.3 V VREF。 此稳定的参考电压（VREF）被称为带隙（BandGap）。一 些参考电压选项使用了带隙（BandGap）参考电压来生成 AGND、RefHi 和 RefLo 信号。这些参考电压的大小如下： RefLo < AGND < RefHi。通过使用这些公式可根据 AGND 和 VREF 计 算 RefHi 和 RefLo 。 VREF 由 带 隙 电 压 （BandGap）、VDD（芯片功耗）或外部参考信号派生而来。 www.cypress.com Vbandgap x1 RefLo P2[6] Vss 如果您使用了 RefHi 和 RefLo 公式，并理解简单参考电压 电路，那么您可以为每一种设置计算参考电压。表 5 中列 出了计算得到的每种选项对应的参考电压。请注意，并非所 有选项均适用于所有供电电压，这是因为 RefLo 和 RefHi 始终在 VSS 至 VDD 范围内。对于参照 VSS 的测量，RefLo 等 于 VSS 的选项是最佳选择。请确保正在测量的信号以 RefHi、 RefLo 或 AGND 为参考电压，这是良好的设计原则。 文档编号：001-78666 版本*A 18 PSoC® 1 模拟结构和利用 PSoC Designer TM 进行配置 表 5. 计算得到的 AGND、RefHi 和 RefLo 参考复用器选项 VDD (VDD/2)+/- 带隙 RefLo AGND RefHi 3.3 V 0.350 V 1.65 V 2.95 V 5.0 V 1.2 V 2.5 V 3.7 V 3.3 V 0.0 V （VSS） 1.65 V 3.3 V （VDD） 5.0 V 0.0 V （VSS） 2.5 V 5.0 V （VDD） 带隙+/- 带隙 3.0 V 至 5.0 V 0.0 V （VSS） 1.30 V 2.60 V （1.6*带隙）+/-（1.6*带隙） > 4.16 V 0.0 V （VSS） 2.08 V 4.16 V （2*带隙） +/- 带隙 > 3.9 V 1.3 V 2.6 V 3.9 V （2*带隙） +/- P2[6] 3.0 V 至 5.0 V 2.6V – P2[6] 2.6 V 2.6 V + P2[6] P2[4] +/- 带隙 3.0 V 至 5.0 V P2[4] – 1.3 V P2[4] P2[4] + 1.3 V P2[4] +/- P2[6] 3.0 V 至 5.0 V P2[4] – P2[6] P2[4] P2[4] + P2[6] (VDD/2)+/-(VDD/2) 图 22 以电路图的形式说明了表 5 的内容，有助于介绍对于 3.3 V 和 5.0 V 的电源，基于 SC 用户模块有哪些有用的输入和输出 范围。 图 22. 参考电压、DAC 和 ADC 的电压范围 5 VDD = 5.0 4 VDD = 3.3 3 Volts 2 1 0 Vdd/2 +/VBG www.cypress.com Vdd/2 +/Vdd/2 Vdd/2 +/P2[6] VBG +/VBG P2[4] +/P2[6] 文档编号：001-78666 版本*A 2*VBG +/VBG Vdd/2 +/Vdd/2 1.6*VBG +/1.6*VBG 19 PSoC® 1 模拟结构和利用 PSoC Designer TM 进行配置 参考输出中的运算放大器需要有一定量的压差，通常和每条供电线路电压相差 0.3 V。当模拟接地和参考电压由外部电源产生时， RefHI 和 RefLO 信号能够满足此要求。 如果参考电压为供电通路（如 VDD/2 +/- VDD /2，RefHI = VDD，RefLO = VSS），则参考输出运算放大器将被关闭，参考电压将 直接被转换到合适的供电通路。 DAC 输出被按比例调整为参考电压值（RefHi 和 RefLo），如图 22 所示。应确保 DAC 的输出通过模拟输出缓存，与外部负载 相连。SC 模块的设计仅可驱动其他的内部模拟模块。 PSoC 的模拟输出缓冲区并不是轨至轨的，但在额定负载的情况下，通常可以达到 0.4 V（相对于 VSS）和 0.6 V（相对于 VDD）， 因此，即使参考输出被设定为 VDD 或 VSS，系统设计也应适应此输出浮动。请参阅器件数据手册，获取模拟缓冲器的额定负载。 表 6 简单介绍了每个参考选项，并提供了对于相关应用的最合适的选择建议。 表 6. 接地电压和参考电压的选择 可选值 应用 VDD/2 +/- 带隙 使用差分传感器或交流耦合测量方法，可以对绝对电压进行测量的系统。比较贴切的例子是音频信号处理。 VDD /2 +/- VDD /2 符合以下条件的系统：使用输出与电源供电电压成比例的传感器，且需要输入范围跟随供电电压的模数转换器。 VDD 所连接的压力传感器是一个比较贴切的例子。 带隙+/- 带隙 要求测量绝对值（不与电源成比例）的系统可以有效使用此选项。电池测量或系统电源监控均属于此类应用。 1.6*带隙+/- 1.6*带隙 该设置用于要求进行绝对测量且范围大于 2*带隙（BandGap）全量程的系统。请注意，对于 12 位的系统，4.16 V 与每位 1 mV 十分接近。 2*带隙+/- 带隙 用于以固定电压为中心且电压范围有限的系统。通常用于 AN2017 中所述的电阻或热敏电阻的温度测量应用。 2*带隙+/- P2[6] 所使用的系统使用了用户特定的 ADC 输入范围进行绝对测量，并且通常在额定模拟接地周围灵敏度较高。该类应 用的限制是在生成参考电压的过程中偏移电压会不断积聚，因此，用户所提供的参考电压最小值必须大于 0.5 V。 P2[4] +/- 带隙 用于以用户特定的模拟接地值进行绝对测量的系统。典型应用系统是传感器同样输出接近电源电压一半的特定参 考电压，并且此电压值是系统校准的重要部分的系统。 P2[4] +/- P2[6] 用于用户提供外部接地和参考电压值的系统。通常，使用该选择的系统要求将模拟接地设置为具体的偏移值，并 且用户需要限定 ADC 输入范围和更高分辨率。分辨率限制由参考电压发生器中的偏移误差组成来设定。 www.cypress.com 文档编号：001-78666 版本*A 20 PSoC® 1 模拟结构和利用 PSoC Designer™进行配置 模拟电源 全局模拟参数 AGndBypass（AGND 旁路） 参数 Analog Power 用于设定模拟 SC、CT 和参考缓冲器功 耗的初始状态。它作为主控开关，可以开启或关闭所有模拟 模块，包括参考缓冲区模块。每个模拟 SC 和 CT 模块都有 自己的功耗控制，因此具有四种功耗设置：关闭、低功耗、 中功耗和高功耗。所有至少要使用一个模拟模块的用户模块 都包含了一个 API 函数，通过该函数您可以选择功耗水平， 如“Start”（启动）和/或“SetPower”（设置功耗）。正 确的功耗水平取决于用户模块和该模块所使用的模拟模块时 钟频率。表 7 列出了模拟功耗参数的有效设置情况。 运算放大器的偏压 表 7. 模拟功耗设置 PSoC Designer 包含了若干个可以影响整体设计的全局设 置，包括大部分的模拟用户模块，如 ADC、DAC、滤波器 和放大器。这些全局设置均显示在 PSoC Designer 窗口中。 下方列出了相关模拟参数，并在图 23 中用红色方框圈出。 模拟电源 Ref Mux（参考复用器） A_Buf_Power（模拟输出缓冲区功耗） 图 23. PSoC Designer 全局资源 模拟功耗选项 CT 模块功耗 SC 模块功耗 参考功耗 All Off 关闭 关闭 关闭 SC Off / Ref Low 打开 关闭 低 SC Off / Ref Med 打开 关闭 中 SC Off / Ref High 打开 关闭 高 SC On / Ref Low 打开 打开 低 SC On / Ref Med 打开 打开 中 SC On / Ref High 打开 打开 高 对于每一个两项均为“打开”的选项，可以选择高、中和低 等参考驱动能力，从而为内部参考缓冲器选择相应的电流驱 动能力。在选择参考驱动时，您需要在性能和功耗之间做出 良好平衡。 通过模拟全局参数设置可以为 PSoC 模拟参数设定初始条 件。大多数设置在通电时即已设定完毕，并且不会再次变更， 但一些应用可能需要在运行时更改这些参数。在这种情况下， 可以通过寄存器写入操作单独更改相应参数。ARF_CR 寄 存器控制模拟电源、参考复用器和运算放大器偏置控制。 ABF_CR0 控制模拟输出缓冲器功耗（A_Buff_Power）。 要想使能 AGND 旁路模式，需使用寄存器 BDG_TR。（本 文档将在后面的内容中讨论 AGND 旁路）由于大多数寄存 器会控制不止一种功能，所以要小心操作，只修改需要改动 的功能所对应的位。每个 PSoC 1 系列的 TRM（技术参考 手册）都会详细描述 ABF_CR、ABF_CR0 和 BDG_TR 寄 存器的每一位。 该选择会影响 PSoC 的整体功耗。当使用了参考电压和相 关运算放大器模块的用户模块，都会小幅度增加器件所消耗 的功耗。由于内部参考电路将作为大多数开关电容电路不可 分割的一部分使用，因此，电流驱动能力会影响开关电容模 块的运行速度。通常，此参数的设置越高，则会允许开关电 容电路以更高的时钟频率运行，但功耗亦会增加。要估算每 个运算放大器模块消耗的电流（和功耗），请参阅该器件数 据手册中相关的列表。 A_Buf_Power（模拟输出缓冲区功耗） 您可以通过设置参数 A_Buf_Power 为连接至模拟队列总线 的模拟输出缓冲区选择所需要的功耗等级。这些缓冲器用于 缓冲驱动 PSoC 外部引脚的内部模拟信号。该功耗参数 A_Buf_Power 的设置情况对缓冲器频率响应的影响非常小， 但可以提高驱动电容负载时的稳定性。负载电容值大于 100 pF 时，推荐选择“High”（高）设置项。负载电容值不大 于 100 pF 时，为降低节省功耗，最好选择“Low”（低） 设置项。最大负载电容值约为 200 pF。 A G n d B yp a s s （ A G N D 旁 路 ） 某些 PSoC 器件能够为引脚 P2[4]提供一个外部模拟接地 （AGND）旁路电容。这样可以在一定程度上减少内部 www.cypress.com 文档编号：001-78666 版本*A 21 PSoC® 1 模拟结构和利用 PSoC Designer™进行配置 AGND 所产生的开关噪声。将参数 AGNDBypass 设置为 Enable（使能），便能够使能该特性。通用 I/O 引脚 P2[4] 同样需要被正确配置。应该在 Pinout（引脚分布）窗口中 将通用 I/O 的 Select（选择）选项设置为 ExternalAGND （外部 AGND），如图 24 所示。外部旁路电容的典型值范 围为 0.01 F 到 10 F 之间，通常不要超过 10 F。推荐值 为 1 F。 图 24. AGND 配置 图 25. 电容被连接到 P2[4]的典型 AGND 噪声，电容值以 F 为单位。 nV/rtHz 10000 Cbypass (uF) 0 0.01 0.1 1.0 10 1000 100 0.001 0.01 0.1 Freq (kHz) 1 10 100 Opamp Bias（运算放大器的偏压） 图 25 显示的典型噪声并不包含旁路电容的典型噪声，并且 该值介于 0.01 F 和 10 F 之间。请注意，当电容值增大时， 截止频率会下降。 参数 Op-Amp Bias 能够在连续时间内调整所有运算放大器 的偏置，并调整开关电容模拟模块。可以根据正在开发的应 用定制内部运算放大器的性能，可通过为 PSoC 的模拟部 分选择高偏置电压或低偏置电压条件来实现。选择高偏置会 使运算放大器消耗更大的电流，但同时也能提升它的带宽和 开关速度，并降低输出阻抗。运算放大器总功耗由全局参数 “Op-Amp Bias”和单独功耗设置共同确定。要估算每个运 算放大器模块所消耗的电流（和功耗），以及选择不同运算 放大器偏压大小所造成的影响，请参阅该器件数据手册中的 相关表格。要估计交流运算放大器参数的影响，请参阅器件 数据手册中的相关交流运算放大器规范。表 8 列出了模拟 模块放大器在不同功耗设置下的最小 GBW。 表 8. 基于功耗和偏压设置的运算放大器 GBW 单个运算放大器 功耗设置 运算放大器的偏压 增益带宽积（最小） 低 低 0.75 MHz 中 高 3.1 MHz 高 高 5.4 MHz Ref Mux（参考复用器） 在上述全局模拟设置中，参数 Ref Mux 也许是最重要的设 置内容。它可以决定使用 ADC 或 DAC 等模拟 SC 模块的 任意组件的范围及（可能）准确度。参数 Ref Mux 的值是 由一对值确定的，由[AGND 等级 ± 全量程]组成。请参阅内 部参考结构部分，了解更多信息。选定的参考电压将控制输 入开关电容电路的最大电压，以及从开关电容电路输出的最 大电压。模拟接地（AGND）电平和峰-峰电压均通过该参 数进行选择。请参阅图 26，查看 Ref Mux 菜单选项。 www.cypress.com 文档编号：001-78666 版本*A 22 PSoC® 1 模拟结构和利用 PSoC Designer™进行配置 图 26. 参考选择选项 PSoC 1 完成模拟电压测量和信号处理应用都需要使用精确 的接地和电压参考。选择正确的模拟接地和电压参考对于实 现精准的系统性能至关重要。PSoC 1 在设置参考方面具有 很强的灵活性。 ADC 操作的故障诊断与排除 某些配置错误可能会使 ADC 不按照预期方式执行，或完全 不执行。以下列出了这些问题以及相应的解决方案： 时钟选择：多数 ADC 都有数字和模拟开关电容模块。 请确认模拟和数字模块均选用了相同的时钟。 时钟范围：每一个模拟用户模块都有基于模拟 SC 模块 的最大和最小时钟频率。请确认选定的时钟在指定时钟 范围内。另外要注意，实际的 SC 时钟频率是输入时钟 频率的四分之一。 时钟相位：当信号从一个基于 SC 模块的用户模块输入 到另一个模块时，需要反转时钟相位。大多数使用了 SC 模块的用户模块都会有一个 ClockPhase（时钟相 位）参数。请确保流经两个或多个 SC 模块的信号路径 在 Normal（正常）和 Swapped（交换）间交替。 参考复用器：参考复用器为全局设置，因此，所有基于 SC 模块的模拟器件均采用相同的设置。请确保所有模 拟器件均与所选参考复用器设置兼容。 中断：大多数 ADC 要求在 ISR（中断服务例程）中进 行某些操作。请确保特定的 ADC 中断与全局中断均被 使能。 CPU 开销:在进行高速运算时，在 ISR 中处理结果的 ADC 占用 CPU 总周期的比例很大。如果其他器件同样 需要中断，则您可能需要降低采样率。 总结 了解 PSoC 1 基本模拟结构可以帮助您理解全局模拟参数和 各个模拟用户模块参数。全局参考复用器的设置和如何产生 这些参考是此结构中最重要的部分。在开始时，大量的参考 设置似乎会令人困惑不已，但是这些设置却能在目前市场上 多种信号微控制器中为您提供一种最为灵活的模拟系统。 关于作者 姓名： Mark Hastings 职务： MTS 应用工程师 背景： Mark Hastings 于 1984 年从华盛顿州立 大学毕业，获得电气工程学（BSEE） 学士学位。在过去的二十七年中，他主 要从事嵌入式设计和混合信号设计。 联系地址： [email protected] 功耗设置：对于包含 SC 模块的用户模块，功耗设置需 要与模拟时钟的速度相对应。对于高时钟频率，SC 模 块的功耗同样需要被设置为高。 www.cypress.com 文档编号：001-78666 版本*A 23 PSoC® 1 模拟结构和利用 PSoC Designer™进行配置 文档修订记录 文档标题：PSoC® 1 模拟结构和利用 PSoC Designer™进行配置 - AN74170 文档编号：001-78666 修订版本 ECN 变更者 提交日期 ** 3599531 MEH 01/12/2012 新建应用笔记。 *A 4716736 HENG 04/02/2015 本文档版本号为 Rev*A，译自英文版 001-74170 Rev*C。 www.cypress.com 变更说明 文档编号：001-78666 版本*A 24 PSoC® 1 模拟结构和利用 PSoC Designer™进行配置 全球销售和设计支持 赛普拉斯公司拥有一个由办事处、解决方案中心、厂商代表和经销商组成的全球性网络。如果想要查找离您最近的办事处，请访 问赛普拉斯所在地。 产品 PSoC®解决方案 汽车级产品 cypress.com/go/automotive psoc.cypress.com/solutions 时钟与缓冲器 cypress.com/go/clocks PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP 接口 cypress.com/go/interface 赛普拉斯开发者社区 照明和电源控制 cypress.com/go/powerpsoc cypress.com/go/plc 存储器 cypress.com/go/memory 光学导航传感器 cypress.com/go/ons PSoC cypress.com/go/psoc 触摸感应 cypress.com/go/touch USB 控制器 cypress.com/go/usb 无线/射频 cypress.com/go/wireless 社区 | 论坛| 博客 | 视频 | 培训 技术支持 cypress.com/go/support xx 和 xx 是赛普拉斯半导体公司的注册商标。此处引用的所有其他商标或注册商标都归其各自所有者所有。 赛普拉斯半导体 198 Champion Court San Jose, CA 95134-1709 电话 传真 网址 ：408-943-2600 ：408-943-4730 ：www.cypress.com ©赛普拉斯半导体公司，2012-2015。此处所包含的信息可能会随时更改，恕不另行通知。除赛普拉斯产品内嵌的电路外，赛普拉斯半导体公司不对任何 其他电路的使用承担任何责任。也不根据专利或其他权利以明示或暗示的方式授予任何许可。除非与赛普拉斯签订明确的书面协议，否则赛普拉斯不保证 产品能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。此外，对于可能发生运转异常和故障并对用户造成严重伤害的生命支持系统， 赛普拉斯不授权将其产品用作此类系统的关键组件。若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有风险，并确保 赛普拉斯免于因此而受到任何指控。 该源代码（软件和/或固件）均归赛普拉斯半导体公司（赛普拉斯）所有，并受全球专利法规（美国和美国以外的专利法规）、美国版权法以及国际条约 规定的保护和约束。赛普拉斯据此向获许可者授予适用于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建赛普拉斯源代码的派生作品、 编译赛普拉斯源代码和派生作品，并且其目的只能是创建自定义软件和/或固件，以支持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯 集成电路配合使用。除上述指定的用途外，未经赛普拉斯明确的书面许可，不得对此类源代码进行任何复制、修改、转换、编译或演示。 免责声明：赛普拉斯不针对此材料提供任何类型的明示或暗示保证，包括（但不限于）针对特定用途的适销性和适用性的暗示保证。赛普拉斯保留在不做 出通知的情况下对此处所述材料进行更改的权利。赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。对于合理预计可能发生运转异常 和故障，并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键组件。若将赛普拉斯产品用于生命支持系统中，则表示制 造商将承担因此类使用而招致的所有风险，并确保赛普拉斯免于因此而受到任何指控。 产品使用可能受适用于赛普拉斯软件许可证的限制。 www.cypress.com 文档编号：001-78666 版本*A 25