AN-320B アプリケーション・ノート CMOS DAC とオペアンプをベースにしたプログラマブル・ゲイン・アンプ Part II 著者: John Wynne 本稿では、PGA システムの構成要素を決定するゲインという観 点から、デュアル CMOS D/A コンバータ（DAC）の性能につい て調べます。シングル DAC ソリューションと比べた場合、デュ アル DAC 回路が、より広いダイナミック・レンジで高い精度を 実現できることについて詳しく説明します。デュアル DAC 方式 の場合、必要なシステム・ゲインは 2 つの回路段にまたがりま す。その結果、全システム・ゲインが各回路段の積として得ら れますが、総ゲイン誤差は実質的に各ゲイン誤差項の合計のみ となります。 本アプリケーション・ノート 1 の Part I では、オペアンプの帰還 ループ内で CMOS DAC をプログラマブル抵抗として使用する ときの誤差源について説明しました。また、14 ビット DAC 「AD7534（AD7538）」ベースの PGA 回路と 12 ビット DAC 「AD7545」ベースの PGA 回路の詳細な性能比較も行いました。 デュアル DAC 回路では DC オフセット誤差項が強調されます。 最初の回路段のオフセット誤差は第二の回路段のゲイン設定で 乗算されます。その結果、ゲイン設定が大きいと、第二回路段 の出力で DC オフセット電圧がかなり大きくなる（1/3V 以上） 可能性があります。このため、デュアル DAC PGA システムは AC 信号のみに適合するとみなされており、ここに示す分析で もその点に焦点を当てています。 積分非直線性を低減する方法はありませんが、DAC ゲイン誤差 はゼロになるよう調整することはできるので、最初に DAC の非 直線性のみに起因するゲイン誤差（%）とシステム・ゲインの 両方について検討し、次に DAC ゲイン誤差項を加えることをお 勧めします。続いて、デュアル DAC の性能と、本アプリケー ション・ノートの Part I で取り上げたシングル 12 ビット／14 ビット DAC システムの性能を比較します。 デュアルDACソリューション デュアルDAC PGAの基本式 シングル・パッケージ内で 2 個のDACを（当然オペアンプも 2 個）使用できる場合、シングルPGA段に必要なPCボード領域と 比べて、それほど多くの領域を占有せずに、直列の 2 個の単純 なPGA回路の使用が可能です。図 1 にこの回路を示します。各 部のゲイン誤差やオフセット誤差は、全体の誤差に影響を与え ます。ゲイン誤差は、DACの積分非直線性やDACのゲイン誤差 によるものです。オフセット誤差は、DACのリーク電流、オペ アンプの入力バイアス電流および入力オフセット電圧に起因し ます。 直線性誤差のみを考慮する場合、単一回路段のゲインは次式で 与えられます。 VOUT 2n N x VIN (1) ここで、 n は DAC の分解能です。 x は DAC の直線性誤差（LSB）です。 N は 10 進数の DAC コードです。 直列の 2 個の類似回路段がある場合、ゲインは次のように表さ れます。 VOUT 2n VIN NA XA 2n N X B B (2) ここで、下付き文字の A と B はそれぞれ DAC A（最初の 回路段）、DAC B（2 つ目の回路段）を示しています。 DAC ゲイン誤差がゼロと仮定した場合、単一回路段のゲイン誤 差（%）は次式で表されます。 X E% 100% NX 図 1. デュアル DAC PGA 回路 (3) アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって 生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示 的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属 します。※日本語資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 © Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 本 AN-320B Application Note 2 つの直列の回路段では、一般に総ゲイン誤差を両回路段の合 計とみなすことができます。最初の回路段のゲイン誤差が EA%、 第二回路段のゲイン誤差が EB%の場合、全システム・ゲイン誤 差は次式で求めることができます。 E EB % Error(%) E A E B A 100 (4) 各回路段のゲイン誤差（%）は次式で表わされます。 1 X 100% Error(%) ) ( N X) ( 1 ) ( 1 式 4 および式 5 との関連で前に用いた論法からすると、この場 合の総ゲイン誤差（%）は各誤差項の和となります。 XA 1 A Error(%) (1 A ) (1 A ) ( N A X A ) 高精度 PGA システムの場合、これらの各ゲイン誤差項 EA と EB は、一般に 1%以下に維持されます。これらの条件下では、式 4 を次のように簡素化できます。 Error (%) (E A E B )% XA XB Error(%) N X N A B XB A 100% (6) 式 2 は全システム・ゲインが各ゲイン段の積であることを示し ており、式 6 は総ゲイン誤差（%）が実質的には各ゲイン誤差 項の和であることを示しています。したがって、デュアル DAC システムは、シングル DAC ソリューションよりも広いダイナ ミック・レンジで高い精度を実現できます。さらに式 2 から言 えるのは、DAC の NA および NB コードにおける唯一の制約は、 それによってシステム全体としてのゲインが得られるというこ とです。一方、式 6 に示されているように、ゲイン誤差をでき る限り小さくするには、両 DAC へのコードを互いにできる限り 同じ値にする必要があります。この 2 つの条件を同時に満たす ことにより、最適なシステムが得られます。 単一回路段のゲイン誤差（%）を与える式 3 は、補足の項を単 純な式に追加する場合に使用でき、ユニティ以外のすべての設 定に適用できます。誤差項の追加が必要となるのは、 R-2R ラ ダー終端抵抗で 1LSB 相当の信号電流が失われ、理論上可能な X1(すなわち 1 倍）のゲインを実現できないような場合です。 したがって、ユニティ・ゲインを設定した（全ビット 1 の設 定）各 DAC では、1LSB（パーセンテージで表わされる）に相 当する誤差項を総誤差項に追加しなければなりなせん。デュア ル DAC システムでは、各ゲイン段がユニティ・ゲインに設定さ れている場合を除き、ゲイン設定のすべての組合せに対して式 6 を適用できます。各ユニティ・ゲインの設定には、余分な誤 差項を追加する必要があります。 直線性誤差と DAC ゲイン誤差の両方が含まれる場合、単一回路 段のゲインは次式で表わされます。 n VOUT 2 VIN ( N X) (1 ) ここで、 (1 ) B XB 1 100% (1 B ) (1 B ) ( N B X B ) (5) 式 3 を使用すると、次のようになります。 (7) R FB R DAC VOUT 2n 2n N X 1 N X 1 VIN A A B B B A (8) (10) 前と同様、各ゲイン段がユニティ・ゲインに設定されている場 合を除き、ゲイン設定のすべての組合せに対して式 10 を適用で き ま す 。 各 ユ ニ テ ィ ・ ゲ イ ン の 設 定 に 対 し 、 補 足 の 1LSB （パーセンテージで表わされる）を出力誤差項に追加する必要が あります。 誤差の比較 DACの非直線性のみに基づいてシングル 12 ビット／14 ビット DACの性能とデュアルDACの性能を比較し、そのあとにDACゲ イン誤差項を追加するのは有効な方法です。付録 1 の 表A1 に は、選択したゲイン設定の組合せに対して算出した式 6 の値を 示しています。表A2 にはDACゲイン誤差の影響を記載しており、 式 10 の算出値を示しています。また、その表には選択したゲイ ン設定に対して各DACの個々のコードも示しています。2 つの 表の誤差項の計算は、 AD7547LN ベースの PGA システムを対象 にしたものです。 AD7547LN は十分な並列負荷を備えたデュア ル 12 ビットDACで、24 ピン・スキニー・パッケージに収容さ れています。このデバイスの関連仕様を 表 Iに示します。ゲイ ン誤差分析で得られた式 6 と式 10 は、デュアルDACシステムの 各ループ・ゲインがわずかな誤差も引き起こさないほど大きな ゲインであると仮定しています。極端なゲイン設定は実際に使 用されないので、この仮定はDCおよび低周波数にとって有効で す。このテーマについては後で詳しく解説します。 AD7547LN TA = +25°C Parameter Resolution, n 12 bits Relative Accuracy, X ±1/2LSB max (Integral Linearity) Gain Error ±1LSB max Output Leakage, ILKG 10nA max Input Resistance 20kΩ max NOTE: VDD = +12V to +15V 表 I. 直列の 2 つの類似した回路段がある場合、システム・ゲインは 単に 2 つの回路段ゲインの積となります。 (9) AD7547LN TA = +70°C 12 bits AD7547UQ TA = +125°C 12 bits ±1/2LSB max ±1/2LSB max ±1LSB max 150nA max 20kΩ max ±2LSB max 250nA max 20kΩ max AD7547 デュアル DAC の仕様（TA = +25°C、+70°C、 +125°C） 図 2 のプロットは、比較対象である 3 種のPGA回路のDAC非直 線性誤差によってのみ生じた結果を示しています。予想どおり、 デュアルDAC回路は最小ゲインで最大の誤差を発生させます。 デュアル 12 ビットDAC回路は、1～4 のシステム・ゲインで最 大の誤差を発生させます。しかし、ゲインが 4 の場合、その デュアル回路の性能はシングル 12 ビットDAC回路の性能と同じ であり、ゲインが大きくなるとその性能も増大します。ゲイン が 64 のとき、その性能はシングル 14 ビットDAC回路の性能と Page 2 of 10 Application Note AN-320B 同じであり、ゲインがそれより高くなると性能も増大します。 しかし、デュアルDAC回路のゲインとゲイン誤差（%）の関係 を示した 図 2 の直線は理想状態を示しています。総ゲイン誤差 は 2 つのDACコードに依存しているため、同じゲインを与える 多くのコードの組合せが存在しますが（選択した許容範囲内 で）、値の大きく異なる各種のシステム・ゲイン誤差が発生し ます。たとえば、ゲイン 64 が必要な場合、デュアルDACシステ ムにおける最良のゲイン設定は、8 倍 × 8 倍にすることです。図 2 により、この場合は約±0.2%のシステム誤差となります。 図 2. マブル回路ゲインは、オペアンプ周りの抵抗RFBとREQで設定す るのが理想的です。しかし、実際のDACでは、オペアンプのサ ミング･ポイントとグラウンドの間にコード依存抵抗 R0 とコー ド依存コンデンサC0 が挿入されます。容量C2 は、浮遊容量と等 価帰還抵抗の両端に加えた全容量を合計したものです。一般に この等価抵抗はかなり大きくなるので、周波数応答に対するC2 の影響は非常に重要です。 オープン・ループ・ゲインが単一の主要ポールにより減衰する、 内部補償オペアンプを使用すれば、理想的な PGA システムの 3dB 帯域幅を一定のゲイン帯域幅積から簡単に求めることがで きます。たとえば、図 4 のA1 のゲイン帯域幅積が 1.106 であれ ば、1 倍の反転ゲイン（1/β = 2）の場合、理想的なクローズド・ ループ帯域幅は 500kHzとなります。これに対し、64 倍のゲイ ンの場合は、約 15kHzと小さくなります。このように、信号帯 域幅はゲインに反比例します。 シングル／デュアル 12 ビット分解能、12 ビット精度 DAC と 14 ビット分解能、14 ビット精度 DAC をベースにした PGA システム間の最悪時ゲイン誤差の比較。DAC ゲイン誤 差はすべてのケースでゼロという前提です。 1 倍 × 64 倍というゲイン設定を選択した場合、システム誤差は ±0.8%（4 倍増）をわずかに上回ります。今回のような例では、 最適なコードは明らかです。しかし、2 の整数倍でない（ある いは整数倍でさえもない）ような、ほかの多くのシステム・ゲ インの事例においては、よく注意して最適なゲイン分布を選択 する必要があります。 図 3. DAC ゲイン誤差が含まれる場合の 3 つの PGA システムに おける最悪時ゲイン誤差（理論値）の比較 表A2 の誤差の計算値は、本アプリケーション・ノート、Part I のシングル 12 ビット DAC （ AD7545LN ）およびシングル 14 ビット DAC （ AD7534KN ）に関する計算値とともに 図 3 にプ ロットされています。デュアルDACのゲイン誤差をかなり厳し めにすると、システムですべてのゲイン設定におけるゲイン誤 差がシングル 12 ビットDACの誤差より小さくなる可能性があり ます。 動的問題 安定性と補償 図 4. 単一回路段の等価回路 DAC対応PGAシステムの動的性能を明らかにするために、シン グルDACとオペアンプの等価回路を 図 4 に示します。プログラ Page 3 of 10 AN-320B Application Note DAC の出力容量 C0 が REQ と組み合わさると、クローズド・ ループ応答に余分なポールが加わります。このポールのために 位相シフトを余分に追加することになり、 -6dB/ オクターブの ループ・ゲイン・スロープや -90°の最大位相シフトという特性 によって得られていた、条件に左右されない安定性が損なわれ てしまいます。追加位相の量は、安定状態のユニティ・ルー プ・ゲイン周波数を基準にしたスプリアス・ポールの位置に よって決まります。位相余裕が小さくなり過ぎると、システム の安定性が損なわれ、ゲインのピーキングが増大します。 AC 信号を増幅する PGA システムでは、ゲインのピーキングが大き な誤差源となります。帰還抵抗 REQ の両端に位相リード・コン デンサ C2 を接続すれば、ループ安定性の余裕を回復でき、ゲイ ン・ピーキングを除去することができます。 C2 の値は、システム性能面で重要な役割を果たします。C2 が小 さすぎると（C0 を基準）ゲイン・ピーキングが生じ、C2 が大き すぎるとアンプの帯域幅が必要以上に小さくなります。リード 容量C2 に対するC0 の比は、クローズド・ループ・ゲインより 1 小さい値が理想的です。固定のゲイン設定の場合は、この条件 を満たすことができます。しかし、新しいゲイン設定は例外な くC2 の最適値が変わります。実際、最良のソリューションは、 ゲイン・ピーキングが最も起こりやすいゲイン設定（1 倍のゲ イン設定）に対して、その現象を避けられるC2 値を選択するこ とです。図 4 の回路の場合、クローズド・ループ・ゲインは次 式で表すことができます。 1 1 1 S(C 0 C 2 )R 1 R EQ 1 R FB R 0 1 SC 2 R EQ （11） 低周波数の場合、クローズド・ループ・ゲインは回路の DC ノ イズ・ゲイン GN と同じになります。 1 1 G N 1 R EQ R R 0 FB （12） 1 倍のゲイン設定では、REQ は RFB および R0 = 3 RFB とほぼ同じ になります（AD7547 の場合）。式 12 でこれらの値を使用する と、理想的な C0/C2 比は次のようになります。 C0 1 G N 1 1 C2 または、C2 = 0.75 C0 （13） ク ロ ー ズ ド ・ ル ー プ 信 号 帯 域 幅 は 、 C2 の 選 択 値 に よ り 、 1/2πC2REQ に設定されます。DAC へのデジタル入力コードに基 づき、3dB 信号帯域幅を次のように表すことができます。 f 3dB (15) システム・ゲインは D に反比例するので、次式が得られます。 f 3dB 1 1 GAIN 2C 2 RLAD (16) 2 つの回路段をカスケード接続すると、全帯域幅は次のように なります。 0.35 1.1 0.35 f 3dBA 2 0.35 f 3dBB 2 (17) ここで、f3dBA と f3dBB は 2 つの回路段の 3dB 高周波カットオフで す。n 回路段が同じカットオフ周波数 f3dB をもつ場合、カスケー ド接続された帯域幅は次のようになります。 21 / n 1 f 3dB (18) 2 つの回路段の場合、カスケード接続された帯域幅は 0.64f3dB と なります。カスケード接続されたシステムでは、最大全帯域幅 は各回路段が同じ 3dB 高周波カットオフをもつときに達成され ます。つまり、最大全帯域幅が生じるのは各回路段が同じゲイ ン設定をもつときです。このことは、式 6 との関係で前述した こと、すなわち「ゲイン誤差をできる限り小さくするために、 両 DAC へのコードは互いにできる限り同じにする」といった説 明と補完し合うものです。 動的ゲイン誤差 カスケード接続された 3dB カットオフ周波数の場合、出力信号 の大きさは入力信号の 0.707 倍となり、約 30%小さくなります。 アプリケーションによっては、このゲイン誤差の大きさが過剰 となることもあります。こういった例では、クローズド・ルー プ信号ゲインの低下に起因する追加ゲイン誤差の点から、使用 可能な帯域幅を考える必要があります。カスケード接続システ ムの低減帯域幅は、次のゲイン式で得られます。 ユニティ以外のゲイン設定では、ゲイン・ピーキングの発生を 抑えるために C2 の値が必要以上に大きくなります。この欠点は、 全帯域幅が小さくなって設定時間が長くなることです。 Amplitude 1 f 1 f 3dB 2 (19) 2 つの回路段は同じ 3dB カットオフ周波数をもつものと仮定し ます。たとえば、追加ゲイン誤差を 0.1%未満、または全振幅を 0.999 に制限するために必要な低減帯域幅は、式 19 を使って求 めることができます。 小信号の帯域幅 図 4 の出力信号電圧は次式で表すことができます。 R EQ 1 R FB (1 SC 2 R EQ ) 1 1 G N (1 S(C 0 C 2 )R ) 1 A() 1 SC 2 R EQ D 2C 2 RLAD f 0.032f 3dB VOUT VIN または、 f 0.032 (f CASC / 0.64) 1 / 20 th of f CASC （14） (20) この計算値からは、カスケード接続された帯域幅の最大 1/20 の 信号周波数で追加ゲイン誤差が 0.1%未満になることがわかりま す。 ここで、 R = RFB||R0||REQ A(ω)はアンプのオープン・ループ・ゲイン（複素量）です。 Page 4 of 10 Application Note AN-320B 有限ループ・ゲインも追加ゲイン誤差に影響する可能性があり ます。式 14 の角括弧に囲まれた部分は、ゲイン誤差係数と呼ば れています。この係数の理想値はユニティです。そのユニティ との差が、有限ループ・ゲインによる追加ゲイン誤差に相当し ます。付録 2 には、ゲイン誤差係数の分析と代表的なアプリ ケーションにおけるその値の計算例を示しています。信号帯域 幅によって発生したゲイン誤差との比較では、有限ループ・ゲ インによる追加ゲイン誤差は無視できるほど小さいという分析 結果がでています。 する最悪時の理論曲線も描かれています。上述したように、 デュアル DAC システムでは、異なるコードを組み合わせて所望 のゲインを実現できるので、これらの実線もそれに即した理想 的な曲線となっています。 ノイズと歪み ノイズは、固有の値を持つ乗算項が加わるに過ぎないという意 味において、ゲイン誤差の発生源ではありません。ノイズは、 むしろ PGA システムの S/N 比（SNR）を低減する働きがありま す。このテーマは標準オペアンプのテキストに詳述されている ので、ここでは取り上げません。アナログ･デバイセズの CMOS DAC 製品は高品質の薄膜抵抗器を備えており、ノイズは 同等のジョンソン・ノイズ源からの予想量をごくわずかに上回 るだけです。また、これらの薄膜抵抗は電圧係数が非常に小さ いので、R-2R ラダーによる歪みはすべて信号ステアリング・ス イッチの RON 変調に起因します。しかし歪みは通常、オペアン プ自身の作用で低減されます。 出力のAC結合 デュアル DAC PGA システムでは、最初の回路段の DC オフ セット誤差が第二回路段のゲインで乗算されます。この結果、 第二回路段の出力にはかなり大きな DC 誤差電圧が発生する可 能性があります。第二回路段の出力を AC 結合するとこの問題 は解消されますが、応答に低周波ポールが加わります。この低 周波ポールは、低周波入力信号のゲイン誤差の原因となります。 この状況は、前に触れた高周波の低下に起因するゲイン周波数 に酷似しています。第二回路段の後に AC 結合コンデンサを配 置すれば、 1 個のトリム・ポテンショメータにより両 DAC の DAC ゲイン誤差を補正できます。しかし、トリム・ポテンショ メータの温度係数は DAC の薄膜抵抗の温度係数とマッチングし ないので、温度の変化によって DAC ゲイン誤差も変化します。 AD7547LN の DAC ゲイン誤差が 0～+70°C の範囲で±1LSB 内に 収まるよう仕様規定されていることを考慮すると、トリム・ポ テンショメータを使用しないほうが温度変化に対応した優れた 回路性能を実現できます。 図 5. AD7547 に基づいたシステムの最悪時のゲイン誤差―測定 値と理論値 2 つの固定ゲイン設定（1 倍および 64 倍）について、ステップ 入力の変化に対する出力電圧のセトリング時間を測定しました。 図 6aと 図 6bに出力応答を示しています。図 6a（1 倍のゲイ ン）では入力ステップ・サイズが±200mV、図 6b（64 倍のゲイ ン）では ±154mv です。どちらの場合も、入力信号の 10% から 90%までの立上がり時間と立下がり時間は 400nsとなります。 試験結果 図 5 には、AD7547LNデュアルDACと 2 個のAD OP-27Eオペア ンプをベースにしたPGAシステムに関するAC測定値をプロット しています。図中の×印は、1～512 倍の範囲から選択したゲイ ン設定の測定誤差を示しています。各ゲイン設定では、入力信 号レベルが 6V RSM出力信号レベルを提供するように調整され ています。この試験周波数は 200Hzです。比較できるように、 図 5 には 図 2 と 図 3 のデュアルDAC PGAシステムに関 AD OP-27E Parameter TA = +25°C Open-Loop Gain, AOL 1.106 min Input Bias Current, IB (−) 40nA max Input Offset Voltage, VOS 25µV max NOTE: VDD = +15V, VSS = −15V 図 6a. AD OP-27E AD OP-27A TA = +70°C TA = +125°C 0.75.106 min 0.6.106 min 60nA max 60nA max 50µV max 60µV max 表 II. AD OP-27 の仕様（TA = +25°C、+70°C、+125°C） Page 5 of 10 ゲイン 1：±200mV のステップ入力に対する出力応答 （AD7547 システム） AN-320B Application Note AD7545LN & AD OP-07 < −90dB < −90dB < −90dB −89dB −86dB −82dB −76dB NOT Measured NOT Measured NOT Measured GAIN X1 X2 X4 X8 X 16 X 32 X 64 X 128 X 256 X 512 図 6b. 表 III. ゲイン 64：±154mV のステップ入力に対する出力応答 （AD7547 システム） ゲイン 1 の場合は±0.01%以内のセトリング時間が 15μs未満、ゲ イン 64 の場合はセトリング時間が 100μs未満となります。安定 した入力信号のゲイン設定値の変化に対しても、出力電圧のセ トリング時間を測定しました。図 6cに、1 倍の設定を 64 倍に変 更した場合の出力応答を示します。この出力応答を得るには、 両方のDACのコードを 409510（1 倍 × 1 倍）と 51210（8 倍 × 8 倍）との間で切り替える必要があります。 AD7547 の入力負荷 構造により、各DACレジスタの値は共通データへと同時に更新 することが可能です。出力電圧の±0.01%以内のセトリング時間 は 70μs未満で 1 倍から 64 倍に切り替わり、64 倍から 1 倍への 切替りは 15μs未満となります。電圧セトリング時間に対する高 速、広帯域幅AD OP-27 オペアンプの影響は、本アプリケーショ ン･ノート、Part Iの図 8 とこれらの図を比べれば一目瞭然です。 表IIIの右側の欄には、THD（全高調波歪みの）レベルとゲイン 設定との関係を記しています。この表には、 AD7545 （および AD7534）ベースのPGAに関して前に測定した高調波歪みのレベ ルも比較データとして記載しています。これらのケースでは、 特定のゲイン設定に対し、入力信号レベルが 6V RMSの出力信 号レベルを提供できるように調整されています。試験周波数は 200Hzです。測定を行ったヒューレット・パッカードのHP339A 歪み測定セットの帯域幅は、ノイズ帯域幅を最小限に抑えるた めに、その測定セットの 3 次 30kHzローパスフィルタによって 故意に制限されています。 AD7534LN & AD OP-07 < −90dB < −90dB < −90dB −88dB −86dB −83dB −79dB NOT Measured NOT Measured NOT Measured AD7547LN & AD OP-27 (2) < −90dB < −90dB < −90dB −90dB −90dB −89dB −84dB < −79dB < −74dB < −68dB ゲイン設定 対 THD レベル （一定電圧 6V RMS の出力信号） 表IVに、各種ゲイン設定に対する小信号の帯域幅を示します。 これらの測定周波数は、式 15～18 の予測値に近いものとなって います。47pFの値は、2 つの回路段の位相リード・コンデンサ C2 に使用されています。大信号レベルで高い信号周波数の場合 は、オペアンプ上の制約のために、歪みはかなり大きくなりま す。たとえば、出力信号レベルが 6V RMSのAD OP-27 の場合、 40kHz（typ）を超えると歪みが急激に大きくなります。帯域幅 測定に使用される入力信号レベルは、全高調波歪みを 75dB未満 に抑えるためにゲイン設定で変更されています。高いゲインの 設定時は（狭い帯域幅）、S/N比を最大限大きくするために信号 レベルは高くなります。低いゲインの設定時には（広い帯域 幅）、オペアンプによる歪みを避けるために信号レベルは低く なります。 System GAIN X1 X4 X8 X 16 X 64 X 256 表 IV. FCASC Measured 135kHz 60kHz 44kHz 32kHz 15.4kHz 7.8kHz FCASC Computed 135.5kHz 67.7kHz 43kHz 34kHz 16.9kHz 8.4kHz ゲイン設定 対 小信号の帯域幅 （デュアル DAC PGA システム） 表Vでは、AD7547 ベースPGAとシングルDACベース・システム の電圧ノイズ性能を比較しています。 GAIN X1 X2 X4 X8 X 16 X 32 X 64 表 V. 図 6c. 1 倍と 64 倍の間でゲインを切替えた時の出力応答。 +154mV の一定の入力信号（AD7547 システム） Page 6 of 10 AD7545LN & AD OP-27 5.5μV 9μV 18μV 35μV 72μV 145μV 285μV AD7534KN & AD OP-27 4.5μV 7μV 12μV 23μV 45μV 89μV 175μV AD7547LN & AD OP-27 6.2μV 11.2μV 17μV 31.5μV 63μV 127μV 260μV ゲイン設定 対 出力電圧ノイズ（読取り値は 22Hz～22kHz RMS） Application Note AN-320B データを比較しやすくするために、デュアル DAC 回路の最初の 回路段とシングル DAC 回路で、同じ AD OP-27 オペアンプを使 用しました。位相リード補償コンデンサはどの回路にも使用し ていません。そのため、シングル 12 ビット PGA とデュアル 12 ビット PGA は、出力電圧ノイズの差がほとんどありません。 よって決まります。通常はDAC入力抵抗がゲイン式に含まれる と、回路のゲインはその抵抗の関数となります。この問題は、 入力抵抗をRFBと直列に接続することで解決できます（参考文献 2）。この入力抵抗RINは、R1 とR2 を並列接続したものと同じ 値を持ちます。 VOUT 固定ゲイン回路 システムではプログラマブル・ゲインのほかに、ある一定の値 の固定ゲインも利用できます。シングルDACとオペアンプを中 心に、この両方の機能を組み合わせて使用することができます。 図 7 にこの回路を示します。固定のゲインは抵抗 R1 と R2 に VIN R1 1 D R2 (21) 抵抗 R1、R2、RIN は同じような温度係数を持つようにしますが、 DAC の温度係数をマッチングさせる必要はありません。ゲイン をわずかに調整する場合は減衰比を変更します。調整感度が R1 から影響を受けることはほとんどありません。 参考文献 1. 『CMOS DAC とオペアンプをベースにしたプログラマブ ル・ゲイン・アンプ（Part I）』John Wynne 著、Publication No. E1037-15-1/87（アナログ･デバイセズから提供） 2. 『Input Resistor Stabilizes MDAC’s Gain』Paul Brokaw 著、 EDN、1981 年 1 月 7 日、pp. 210-211 3. トランザクション要約：『Expression for the Output Resistance of a Switched R-2R Ladder Network』E. David Erb、Gregory M. Wierzba 著、IEEE Trans. Circuits & Systems、Vol. CAS-30、 No.3、1983 年 3 月、pp. 167-169 図 7. 基本的な回路段に特定の固定ゲインを追加 Page 7 of 10 AN-320B Application Note 付録1 GAIN 1 2 3 4 8 16 32 64 128 256 512 DAC A Code NA (Decimal) 4095 2896 2365 2048 1024 1024 512 512 256 256 128 1st Stage Worst Case Error, EA +0.0366% +0.0173% +0.0211% +0.0244% +0.0489% +0.0489% +0.0978% +0.0978% +0.196 % +0.196 % +0.392 % DAC B Code NB (Decimal) 4095 2896 2365 2048 2048 1024 1024 512 512 256 256 2nd Stage Worst Case Error, EB +0.0366% +0.0173% +0.0211% +0.0244% +0.0244% +0.0489% +0.0489% +0.0978% +0.0978% +0.196 % +0.196 % Total Error EA + EB +0.0732% +0.0345% +0.0423% +0.0488% +0.0733% +0.0978% +0.1467% +0.1956% +0.294 % +0.392 % +0.588 % XB XA Error(%) 100% NA XA NB XB 表 A1. DAC ゲイン誤差がゼロの、デュアル 12 ビット分解能（n = 12）／12 ビット精度（X = ±0.5LSB）DAC に関する式 6 の最悪時ゲイン誤差 の計算。ユニティ・ゲイン値は本文で述べた追加誤差項を含みます System GAIN 1 2 3 4 8 16 32 64 128 256 512 DAC A Code NA (Decimal) 4095 2896 2365 2048 1024 1024 512 512 256 256 128 1st Stage Worst Case Error, EA +0.073% +0.0417% +0.0456% +0.049 % +0.073 % +0.073 % +0.122 % +0.122 % +0.22 % +0.22 % +0.417 % XA 1 A Error(%) (1 A ) (1 A ) N A X A DAC B Code NB (Decimal) 4095 2896 2365 2048 2048 1024 1024 512 512 256 256 XB B 1 (1 ) (1 ) N X B B B B 2nd Stage Worst Case Error, EB +0.073 % +0.0417% +0.0456% +0.049 % +0.049 % +0.073 % +0.073 % +0.122 % +0.122 % +0.22 % +0.22 % 100% Total Error EA + EB +0.0146% +0.083 % +0.091 % +0.098 % +0.122 % +0.146 % +0.195 % +0.244 % +0.342 % +0.44 % +0.637 % (10) 表 A2. DAC ゲイン誤差が±1LSB（= ±1/4096）の、デュアル 12 ビット分解能（n = 12）／12 ビット精度（X = ±0.5LSB）DAC に関する式 10 の 最悪時ゲイン誤差の計算。ユニティ・ゲイン値は本文で述べた追加誤差項を含みます Page 8 of 10 Application Note AN-320B 付録2 ここで、 r1 1 ( / 1 ) 2 式 14 のゲイン誤差係数： r2 1 ( / 2 ) 2 1 1 1 A() 1 (A1) 1 G N (1 S[C 0 C 2 ]R ) 1 A() 1 SC 2 R EQ A OL () A OL / 1 ( / p ) 2 AOL はオープン･ループ･ゲインの DC 値で、ωp はオペアン プのブレーク周波数です。 または、 1 1 1 A() 1 (A2) 1 G N (1 j / 1 ) 1 A() 1 j / 2 ここで、 1 また、<θ = θ1-− θ2 + θ3 ここで、 1 t an 1 1 1 (C 0 C 2 ) R 2 t an 1 1 1 2 C 2 R EQ かつ、 3 t an 1 p 式 A2 は、その項のフェーザ量を強調するために次のように書 き直すことができます。 1 1 1 A() 1 1 (A3) G N r1 A OL () r2 ここで、ゲイン誤差係数の大きさは次のように表すことができます。 1 1 1 A() 1 1 G N r1 A OL () r2 90°から 180°までの間の角度 θ のコサインは負の値なので、式 A5 のゲイン誤差係数はゲイン・ピーキングを引き起こすユニ ティより大きくなる可能性があります。式 A4 から、角度 θ は、 θ3（ωp 時のオペアンプ・ポールに相当）、θ1（ω1 時のクローズ ド･ループ・ゼロに相当）、および θ2（ω2 時のクローズド･ルー プ・ポールに相当）を合計したものです。ω1 と ω2 の相対的な位 置でシステム全体の応答性が決まります。 式 A5 は、単一回路段のゲイン誤差係数です。デュアル DAC PGA の場合、全ゲイン誤差係数は両方の回路段の係数の合計に なるように設定することができます。 AD7547 のデータシートから、C0 = 140pF（max）、RLAD = 20kΩ （max）です。ゲイン・ピーキングを防ぐための補償コンデンサ C2 の値は、使用するプログラマブル・ゲインの最小値に左右さ れます。1 倍のゲイン設定の場合、式 13 より C2 = 0.75C0、すな わち C2 = 100pF となります。必要な全ゲインが 16 倍の場合、最 大システム帯域幅が生じるのは、両方の回路段のゲイン設定が √16 倍すなわち 4 倍のときです。単一回路段の信号帯域幅は式 16 から次のようになります。 f 3dB 1 1 GAIN 2C 2 R LAD (A5) 2 2C OS G N r1 A OL () r2 信号減衰による追加ゲイン誤差が 0.1%未満に抑えられる場合は、 式 19 から、使用可能なシステム帯域幅はカスケード接続された 帯域幅 600Hz の 1/20 まで低減します。オープン･ループ･ゲイン が約 80dB（600Hz）の AD OP-27 オペアンプを使用する場合は、 式 A5 から、単一回路段による追加ゲイン誤差は 0.004%未満と なります。2 つの類似した回路段を使用した場合は、追加ゲイ ン誤差の 0.01%未満という結果が得られます。この誤差は、信 号減衰に起因する誤差より 1 桁以上小さい値です。したがって、 信号減衰と比較すると、非理想ゲイン誤差係数は追加ゲイン誤 差源としては無視できるものです。 式 A5 では、GN の値を 5.5 として追加ゲイン誤差を求めていま す。付録 3 には、この値の求め方と、ほかのゲイン設定で GN を 求める際に役立つプログラムを記載しています。 20kHz カスケード接続された帯域幅： f CASC 0.64f 3dB 12.7 kHz Page 9 of 10 AN-320B Application Note 表 A3 に は 、 ス ト レ ー ト R-2R ラ ダ ー ・ ネ ッ ト ワ ー ク の (1 + RFB/Ro)項を解くプログラムを掲載しています。これは、参考文 献 3 に含まれる式を拡張したものです。このプログラムはHP85 コンピュータ用に作成されています。最初にDACの分解能が入 力され、その後に、出力抵抗を必要とする 10 進コードが続きま す。ROUTを求める式は次のようになります。 付録3 式 12 から 1 1 G N 1 R EQ R FB R O この式は次のように書き直すことができます。 G N 1 R EQ R FB 1 R FB RO R OUT 1 R FB RO これはノイズ・ゲイン GN を求めるために使用されます。 または、 R G N 1 (Stage Gain ) 1 FB RO 4 5 6 7 8 10 15 18 20 25 27 30 40 50 52 54 56 60 70 1000 1010 1020 1030 1040 1050 4000 4005 4010 4020 4030 4040 4050 4070 4080 4090 4100 4110 4120 4130 4140 4150 4160 4165 4170 4175 4190 ! ********************************** ** ! * PROGRAM TO PLOT DAC ROUT * ! * FOR ANY NUMBER OF BITS * ! ********************************* ** CLEAR DISP "NO OF BITS" @ IMPUT N DIM B(20) DISP @ DISP "ENTER CODE IN D EC" INPUT F D=F CLEAR @ DISP @ DISP @ DISP " COMPUTING" GOSUB 1000 GOSUB 4000 DISP @ DISP CLEAR @ DISP @ DISP @ DISP " NUMBER OF BITS = ";N DISP @ DISP @ DISP "CODE IN DEC = ";F DISP @ DISP DISP "ROUT = ";E END REM DEC TO BIN FOR C=N-1 TO 0 STEP -1 0=0-2^C IF D<0 THEN D=D+2^C @ B(N-C )=0 ELSE B(N-C)=1 NEXT :C RETURN REM CALCULATE ROUT T=0 @ S=0 FOR C=1 TO N STEP 1 IF B(C)=1 THEN 4040 GOTO 4070 Y=1+2^(1-2*C) Y=T+Y NEXT C FOR C=2 TO N-1 FOR J=C+1 TO N IF B(C)=1 AND B(J)=1 THEN 4 120 GOTO 4140 X=2^(2-C-J)*(2^(2*C-2)-1) S=S+X NEXT J NEXT C E=T-S @ E=3/E E=1/E E=E+1 E=E-F/2^N RETURN 表 A3. (1+RFB/Ro)比を求めるための HP85 用プログラム © Analog Devices, Inc. All rights reserved. 商標および登録商標は各社の所有に属します。 Page 10 of 10