電流ソースおよび電流シンク 低出力電圧オフセット 外付け抵抗不要 リニア・トポロジー Suspend-to-RAM (STR) 機能 少ない外付け部品 サーマル・シャットダウン SO-8、PSOP-8、LLP-16 パッケージで供給 アプリケーション ■ DDR-Iと DDR-II ターミネーション電圧に対応 ■ SSTL-2と SSTL-3 ターミネーション ■ HSTL ターミネーション 代表的なアプリケーション回路 20021202 © National Semiconductor Corporation DS200575-04-JP 1 LP2996 DDR ターミネーション・レギュレータ LP2996 DS200575 fix the layout. CN Rereleased to the web after linking a footnote. SN Rereleased to the web after adding a new footnote. SN Rereleased to the web as the package info. got swapped. SN released to the web. SN composed after deleting the PVIN, SD, VDDQ line under 動作定格 . SN composed. SN made text edits.SN composed with spec changes in the elec. div. SN composed with added curves copied from LP2994 numbers 31 thru 37. SN added curves copied from LP2994 numbers 31 thru 37. SN composed with image load. SN 24060 20020801 特長 ■ ■ ■ ■ ■ ■ ■ ■ このほか LP2996 は、Suspend-to-RAM (STR) 機能をサポートす るアクティブ LOW のシャットダウン (SD) 端子を備えています。SD を LOW にすると、VTT 出力は TRI-STATE のハイ・インピーダン スとなりますが、VREF はアクティブを保ちます。本モードでは待機 時消費電流が小さくなるため、電力節減を図れます。 Chance Dunlap LP2996 は、JEDEC 標準の SSTL-2 仕様に適合する DDRSDRAM ターミネーションのリニア・レギュレータです。 LP2996 は 負荷変動に対して優れた応答を発揮する高速オペアンプを内蔵 しています。出力段は 1.5A の連続電流を供給でき、 さらに DDRSDRAM ターミネーションに求められる最大 3A の変動ピークにも 対応していますが、貫通電流は発生しません。 VSENSE 端子を 介した電圧監視により優れた出力負荷レギュレーションを実現す るとともに、チップセットや DDR DIMM に必要な VREF 電圧も生 成して出力します。 LP 概要 2996 DDR ターミネーション・レギュレータ DDR ターミネーション・レギュレータ VIP LP2996 2003 年 11 月 LP2996 ピン配置図 Top View LLP-16 Layout PSOP-8 Layout SO-8 Layout 端子説明 SO-8 ピンまたは PSOP-8 ピン LLP ピン 端子名 1 2 GND 2 4 SD 3 5 VSENSE 4 7 VREF 内部リファレンス電圧 VDDQ/2 のバッファ出力 5 8 VDDQ 内部リファレンス電圧 VDDQ/2 を生成するための入力電圧 6 10 AVIN 内部制御回路電源入力端子 7 11, 12 PVIN パワー・オペアンプ出力段専用電源入力端子 8 14, 15 VTT ターミネーション抵抗に接続するターミネーション電圧出力 - 1, 3, 6, 9, 13, 16 NC 内部接続なし 機能 グラウンド シャットダウン レギュレートされた VTT の電圧フィードバック入力端子 製品情報 Order Number Package Type NSC Package Drawing LP2996M SO-8 M08A 95 Units per Rail Supplied As LP2996MX SO-8 M08A 2500 Units Tape and Reel LP2996MR PSOP-8 MRA08A 95 Units Tape and Reel LP2996MRX PSOP-8 MRA08A 2500 Units Tape and Reel LP2996LQ LLP-16 LQA16A 1000 Units Tape and Reel LP2996LQX LLP-16 LQA16A 4500 Units Tape and Reel www.national.com/jpn/ 2 リード温度 ( ハンダ付け、10 秒間 ) 本データシートには軍用・航空宇宙用の規格は記載されていません。 関連する電気的信頼性試験方法の規格を参照下さい。 GND 基準の PVIN、AVIN、VDDQ 各電圧 保存温度範囲 接合部温度 SO-8 熱抵抗 (θJA) ESD 耐圧 (Note 2) − 0.3V ∼＋ 6V 260 ℃ 1kV 動作定格 − 65 ℃∼＋ 150 ℃ 150 ℃ 接合部温度範囲 (Note 3) 151 ℃ /W GND 基準の AVIN 電圧 0 ℃∼＋ 125 ℃ 2.2V ∼ 5.5V PSOP-8 熱抵抗 (θJA) 43 ℃ /W PVIN 電源電圧 0 ∼ AVIN LLP-16 熱抵抗 (θJA) 51 ℃ /W SD 入力電圧 0 ∼ AVIN 電気的特性 標準字体で記載された仕様は TJ ＝ 25 ℃の場合であり、太字で記載されたリミット値は「動作温度範囲」 (TJ ＝ 0° C ∼＋ 125° C) に適 用されます (Note 4)。 特記のない限り、AVIN ＝ PVIN ＝ 2.5V、VDDQ ＝ 2.5V です (Note 5)。 3 www.national.com/jpn/ LP2996 絶対最大定格 (Note 1) LP2996 電気的特性 ( つづき ) C ∼＋ 125° C) に適 標準字体で記載された仕様は TJ ＝ 25 ℃の場合であり、太字で記載されたリミット値は「動作温度範囲」 (TJ ＝ 0° 用されます (Note 4)。 特記のない限り、AVIN ＝ PVIN ＝ 2.5V、VDDQ ＝ 2.5V です (Note 5)。 Note 1: 「絶対最大定格」とは、デバイスが破壊する可能性のあるリミット値をいいます。「動作定格」とはデバイスが正しく機能する条件を示しますが、特定の 性能限界を保証するものでありません。 保証された仕様、およびそのテスト条件については「電気的特性」を参照してください。 仕様の保証は、表記 のテスト条件にのみ適用されます。 記載のテスト条件以外でデバイスを動作させると、性能特性が低下することがあります。 Note 2: 使用したテスト回路は人体モデルに基づき、100pF のコンデンサから直列抵抗 1.5kΩを通して各端子に放電させます。 Note 3: 高温では、熱抵抗に基づいてデバイスをディレーティングする必要があります。SO-8 パッケージでは、ヒート・シンクなしで接合部から周囲への熱抵抗θJA ＝ 151.2 ℃ /W でディレーティングしてください。 Note 4: 25 ℃時のリミット値は 100％テストされます。 全動作温度範囲におけるリミット値は、統計的品質管理 (SQC) 方式によって決められた補正データを加味し て保証されています。これらのリミット値は、ナショナル セミコンダクター社の平均出荷品質レベル (AOQL) の計算に使用されます。 Note 5: VIN は、VIN ＝ AVIN ＝ PVIN として定義されます。 Note 6: 非動作時電流は AVIN に流れ込む電流として定義されています。 Note 7: 最大許容消費電力は、最大接合部温度 TJ (MAX)、接合部・周囲間熱抵抗 θJA、周囲温度 TA の関数です。 最大許容消費電力を超えると、ダイ温 度が極端に上昇してレギュレータはサーマル・シャットダウン状態に入ります。 Note 8: VTT 負荷レギュレーションは 10ms の電流パルスを用いて VTT を測定しテストされています。 www.national.com/jpn/ 4 LP2996 代表的な性能特性 Iq vs AVIN in SD Iq vs AVIN VIH and VIL VREF vs IREF VREF vs VDDQ VTT vs IOUT 5 www.national.com/jpn/ LP2996 代表的な性能特性 ( つづき ) VTT vs VDDQ Iq vs AVIN in SD Temperature Iq vs AVIN Temperature Maximum Sourcing Current vs AVIN (VDDQ ＝ 2.5V, PVIN ＝ 1.8V) Maximum Sourcing Current vs AVIN (VDDQ ＝ 2.5V, PVIN ＝ 2.5V) Maximum Sourcing Current vs AVIN (VDDQ ＝ 2.5V, PVIN ＝ 3.3V) www.national.com/jpn/ 6 Maximum Sinking Current vs AVIN (VDDQ ＝ 2.5V) Maximum Sourcing Current vs AVIN (VDDQ ＝ 1.8V, PVIN ＝ 1.8V) Maximum Sinking Current vs AVIN (VDDQ ＝ 1.8V) Maximum Sourcing Current vs AVIN (VDDQ ＝ 1.8V, PVIN ＝ 3.3V) 7 www.national.com/jpn/ LP2996 代表的な性能特性 ( つづき ) LP2996 ブロック図 説明 LP2996 は、JEDEC 標準の SSTL-2 仕様に適合する DDRSDRAM バス・ターミネーションのリニア・レギュレータです。 VTT 出力には VDDQ/2 に等しいレギュレート電圧が得られ、電流はシ ンクとソースの両方に対応しています。 出力段は優れた負荷レ ギュレーションを維持するように設計されており、貫通電流の発生 が防止されています。また、LP2996 は 2 種類の異なる電源レー ル ( 電圧 ) での動作に対応しており、パワー出力段とアナログ回 路を分離できます。 電源を分割すると、内部消費電力の低減を 図れます。 また LP2996 は、 次世代の DDR-SDRAM メモリ(DDR II) に対応したターミネーション・ソリューションを構成可能です。ま た、SSTL-3 や HSTL といった、異なるロジック I/F 用のターミネー ション電圧も生成できます。 シリーズ・スタブ・ターミネーテッド・ロジック (SSTL) は、メモリバ スのデータ転送時の信号品質を改善するために開発されました。 このターミネーション方式は、 高い周波数で DDR-SDRAM のデー タ転送を行う際に、信号反射によるデータ・エラーを防ぐためには 不可欠と言えます。 最も一般的なターミネーション回路形式は、 チップセットとメモリの間に 1 つの直列抵抗 RS を設け、さらにター ミネーション抵抗 RT を 1 つ用いる、Class II シグナル・パラレル・ ターミネーションです。 回路の例を Figure 1 に示します。 www.national.com/jpn/ FIGURE 1. SSTL-Termination Scheme 8 AVIN および PVIN VREF AVIN および PVIN は LP2996 の電源端子です。 AVIN は、全内 部回路の電源として用いられます。PVIN は、VTT 生成用の出力 段専用電源です。アプリケーションによっては両電源端子に異な る電源を与えて動作させるのも可能です。 VTT に近い電圧の場 合 RSDON によって出力が制限されますが、PVIN に高電圧を与 えれば最大連続出力電流を増加させることができます。ただし、 PVIN に高電圧を与えると内部電力損失が増え、設計が熱的な 制約を受ける問題点が生じます。 SSTL-2 アプリケーションでは、 AVIN とPVIN をともに 2.5Vレールに接続するのが最も妥当です。 短絡により 2 つの端子を個別にバイパスする必要はありません。 入力電圧の選択に対する唯一の制約として、PVIN は AVIN 以下 でなければなりません。 過度の内部電力消費による熱リミットへの 到達を防ぐため、PVIN は 3.3V 以下の電圧レールに接続すること を推奨します。 接合部温度がサーマル・シャットダウン温度超える と、デバイスはマニュアルでのシャットダウン時と同じ状態に入り、 VREF はそのまま維持されますが、VTT は TRI-STATE になります。 VREF は内部リファレンス電圧 VDDQ/2 のバッファ出力です。本出 力は、ノースブリッジ・チップセットとメモリに対するリファレンス電 圧として使用します。通常それらの入力のインピーダンスは高いの で、VREF 端子を流れる電流はわずかです。ノイズ対策として端 子近くにバイパス・コンデンサを設けると、レギュレーション性能が 改善されます。推奨品は 0.1μF から 0.01μF のセラミック・コンデ ンサです。 VREF 出力は、Suspend-to-RAM 機能をサポートする ため、シャットダウン時およびサーマル・シャットダウン時もアクティブ 状態を維持します。 VTT VTTはバスのターミネーション抵抗に与えられるレギュレート電圧出 力です。VDDQ/2 電圧に高い精度で追従し、併せて電流ソース と電流シンクの能力を備えています。LP2996 は、高速応答によっ て最大± 3Aまでのピーク電流変動に対応できるように設計されて 「代表的な性能特性」 います。最大連続電流は VIN の関数で、 に記載されています。最大連続電流定格を超える変動が長時間 にわたり見込まれるのであれば、出力コンデンサ容量を十分大き くして過度の電圧低下の発生を防いでください。LP2996 は出力 電流の大きな変動にも耐え得るように設計されていますが、すべ ての条件のもとで、そのような状況に長時間対応するのは困難で す。その理由は、小型の標準パッケージを採用しているため、過 大な内部電力損失によって生じる熱を逃がせないためです。 長 時間にわたり大電流が求められる場合は、最大接合部温度を超 えないように注意が必要です。 熱に応じて、使用定格を適切に 下げるようにしてください (「放熱」を参照 )。接合部温度がサー マル・シャットダウン・ポイントを超えると、ヒシテリシスを持つトリッ プ・ポイント温度を下回るまで、VTT は TRI-STATE となります。 VDDQ VDDQ は入力で、VTT のレギュレートに必要な内部リファレンス電 圧の生成に使われます。リファレンス電圧は 2 個の 50kΩ 内蔵抵 抗の分圧によって生成されます。これによって、VTT の VDDQ/2 に対する正確な追従が得られます。リモート・センスとなるように VDDQ 端子に配線してください。 AVIN または PVIN の代わりに、 DIMM 点の 2.5V を VDDQ に直接接続すればよいでしょう。こう すると内部リファレンス電圧は、電源配線での電圧降下の影響を 受けずに、 DDRメモリ部の電源電圧に正確に追従します。SSTL2 アプリケーションで VDDQ は 2.5V なので、ターミネーション電圧 VTT として 1.25V が生成されます。 ( 温度に対する VTT の変化 範囲の正確な値は「電気的特性」の表を参照してください )。 部品の選択 VSENSE 本センス端子の目的は、遠端の負荷レギュレーションの改善にあ ります。 多くのマザーボードでは、VTT は長い配線を通ってターミ ネーション抵抗に接続されます。このとき LP2996 の出力点で電 圧のセンスを行うと、長い配線によって起こる大きな電圧降下によ り、バス端のターミネーション電圧はバスの他点よりも低くなってしま う問題が生じます。そこでバスの中点付近の電圧を VSENSE 端 子に与え、バス遠端で電圧が低下する問題を改善するようにして ください。この方法によりバス全体の電圧が良好に保たれます。 遠端での負荷レギュレーションを行わない場合は、VSENSE 端子 には VTT を与えなければなりません。 VSENSE 信号の配線をメモ リに近接して実装する際は注意が必要です。 VSENSE 配線にノ イズが重畳するとVTTの正確なレギュレーションに影響を与える場 合があります。 VSENSE 端子の近くに 0.1μF セラミック・コンデン サを設けると、高周波数信号がフィルタされるので、誤動作を防 げます。 入力コンデンサ LP2996 は、入力安定化を目的とする入力コンデンサは必要では ありません。ただし大きな負荷変動時に入力電圧の低下を防ぐた めに、入力コンデンサの使用を推奨します。 入力コンデンサは、 可能な限り PVIN の近くに配置します。アプリケーションの要件に よって推奨条件が異なります。アルミ電解コンデンサを用いた場 合、推奨容量は 50μF です。セラミック・コンデンサを用いる場合 は、容量は 10μF 前後とし、誘電体の温度特性が X5R 以上の コンデンサが理想的といえます。なお、LP2996 が 2.5V DC-DC コンバータの出力コンデンサの近くにレイアウトされている場合は、 入力コンデンサを省略しても構いません。 2 系統の電源レール (AVIN と PVIN) を使用する場合、PVIN 端子の可能な限り近くに 47μF コンデンサを配置してください。また、デバイスに過度のノイ ズがカップリングしないよう、AVIN 端子に 0.1μF セラミック・コンデ ンサを追加しても構いません。 シャットダウン LP2996 は、VTT 出力を TRI-STATE にするアクティブ LOW の シャットダウン端子を備えています。シャットダウン中は VTT に AVIN を超える電圧を与えてはなりません。シャットダウン端子を LOW に した場合、LP2996 の待機時消費電流は下がりますが、VDDQ の インピーダンスは内部リファレンス電圧の生成のために100kΩで一 定です。そのため、シャットダウン時の総電力損失の計算では、 両方の電流 ( 待機時消費電流とVDDQ を流れる電流 )を考慮す る必要があります。 詳細は「放熱」の項を参照してください。 シャットダウン端子は内部でプルアップされているため、デバイスを ターンオンする場合はシャットダウン端子を AVIN に接続するか開 放にします。 9 www.national.com/jpn/ LP2996 端子説明 LP2996 部品の選択 ( つづき) 出力コンデンサ LP2996 は、出力コンデンサの容量および ESR ( 等価直列抵抗 ) に依存しないよう設計されています。そのため柔軟にコンデンサを 選択できます。出力コンデンサは、アプリケーションと負荷変動に 対するVTTの応答要求に基づいて決めてください。DDR-SDRAM を用いた SSTL アプリケーションでは、100μF 以上の低 ESR コンデ ンサを一般的に推奨します。このうち ESR は、見込まれる最大電 流スパイクと、許容される出力電圧低下から決定してください。入 手可能なコンデンサ類のうち、代表的な品種について次に説明し ます。 AL −アルミ電解コンデンサは 120Hz におけるインピーダンスのみ を規定している点に注意が必要で、これは高い周波数領域では 特性が劣ることを示しています。LP2996 回路にアルミ電解コンデ ンサを適用できる条件は、20kHz ∼ 100kHz の高い周波数領域 でもインピーダンスが規定されている場合に限られます。アルミ電 解コンデンサを複数個並列に接続すると総 ESRを下げられます。 ただし問題点は ESR が温度により変化することで、低温になると ESR が急激に増大します。 FIGURE 2. θJA vs Airflow (SO-8) セラミック − セラミック・コンデンサは、一般的に容量は 10μF ∼ 100μF と大きくありませんが、ESR が極めて小さい ( 通常 10mΩ 以下 ) ため、優れたノイズ・バイパス特性を備えています。しか し使用している誘電体の種類よっては、電圧と温度に対して充分 な特性を備えていないものも存在します。一般的に容量が小さい といった理由により、セラミック・コンデンサはアルミ電解コンデンサ などに並列接続しての使用を推奨します。また使用するすべての セラミック・コンデンサには、誘電体の温度特性が X5R 以上の品 種を推奨します。 デバイスの実装とグラウンド内層に熱を放出するためにビアをうま く使用すると、さらなる改善が図れます。基板表面層に幅広かつ 銅箔厚を厚くした配線を適用しても同じ効果が得られます。基板 のレイアウト設計を注意深く行えば、Figure 2 に示される公称値よ りも低いθJA になります。 LLP パッケージの出力電流を最大限に引き出す上で、基板レイア ウトも極めて重要です。 DAP 直下に単純にビアを打つだけでも、 θJA を大幅に低下できます。 Figure 3 は、18μm/35μm/35μm/ 18μm の銅箔で構成される 4 層 JEDEC 基板に実装した場合の LLP パッケージの熱特性です。ビアを間隔 1.27mm にて最大 4 つに増やしたとき、50.41 ℃ /W のθJA が得られています。このグ ラフにおけるビアのメッキ厚は 36μm です。 化合物 − OS-CON ( 有機半導体 ) や SP ( 機能性高分子 ) の ような化合物を用いたコンデンサが、数社からリリースされていま す。これらのコンデンサは低 ESR を維持しながら大きな容量を実 現しています。 他のコンデンサに比べてコストは高くなりますが、 実装サイズと性能が重要な場合に最適なソリューションといえま す。 放熱 LP2996 はリニア・レギュレータなので、熱の原因となる内部損失 が VTT 電流によって発生します。デバイスを損壊から守るには最 大許容接合部温度を超えてはならないので、見込まれる最大周 囲温度と消費電力にもとづき、デバイスを定格以下で動作させる よう注意を払う必要があります。最大許容内部温度上昇 (TRmax) は、アプリケーションで与えられる最大周囲温度 (TAmax) と、最 大許容接合部温度 (TJmax) から求められます。 TRmax ＝ TJmax − TAmax この式から、デバイスの最大消費電力 (PDmax) は次式で示されま す。 PDmax ＝ TRmax /θJA LP2996 のθJA は、使用しているパッケージ、プリント基板の銅箔 厚み、ビアの数、エアフローで決まります。たとえば SO-8 パッケー ジを、標準的な 203 × 102mm、銅箔厚み 35μm の基板に実装 し、エアフローなしの室温で 0.5W を消費させた場合の θJA は、 163 ℃ /W です。また JEDEC スタンダードの 76 × 102mm、70μm 厚銅箔の基板を用いると、θJA は 151.2 ℃ /W に低下します。 Figure 2 に上記 2 つの基板における、エアフローに対するθJA の 変化を示します。 www.national.com/jpn/ FIGURE 3. LLP-16 θJA vs # of Vias (4 Layer JEDEC Board)) パッケージに定常的なエアフローを与えてもθJA は低下します。上 記条件で 2 × 2 のビア配列を用いた場合、エアフローによるθJA の低下を Figure 4 に示します。 10 トダウンが LOW ではないアクティブ状態では、内部消費電力は 次の式で算出されます。 PD ＝ PAVIN ＋ PVDDQ ＋ PVTT PAVIN ＝ IAVIN × VAVIN PVDDQ ＝ VVDDQ × IVDDQ ＝ (VVDDQ)2 ÷ RVDDQ VTT の最大消費電力を求める場合、電流がシンク時とソース時 の両状態で VTT を検討する必要があります。ただし VTT はシン クとソースの両方の状態を同時に採り得ないため、合計ではどち らか 1 つの値のみを加算します。 PVTT ＝ VVTT × ILOAD ( シンク時 ) PVTT ＝ ( VPVIN − VVTT) × ILOAD ( ソース時 ) シャットダウン・ステートにある LP2996 の消費電力も計算可能で す。VTT 出力は TRI-STATE となりシンク電流もソース電流も流れ ないため、電力計算において該当項は取り除いて考えます ( 漏 れ電流は無視できる )。シャットダウン中は、低減されてはいるもの の AVIN の待機時消費電流と、VDDQ 端子に現れる一定のイン ピーダンスにより、若干の損失が生じます。 FIGURE 4. θJA vs Airflow Speed (JEDEC Board with 4 Vias) PD ＝ PAVIN ＋ PVDDQ θJA の最適化を行い、あわせて周囲温度が低い基板領域に LP2996 を配置すれば、デバイスをより大きな消費電力で使用可 能になります。 内部消費電力は主に、シンクかソースに依らない VTT の出力電流、AVIN の待機時消費電流、VDDQ の待機時消 費電流といった 3 種類の損失の合計として求められます。シャッ PAVIN ＝ IAVIN × VAVIN PVDDQ ＝ VVDDQ × IVDDQ ＝ (VVDDQ)2 ÷ RVDDQ ※ RVDDQ ＝ 50kΩ＋ 50kΩ 11 www.national.com/jpn/ LP2996 放熱 ( つづき) LP2996 代表的なアプリケーション回路 LP2996 が構成上とり得るオプションを示すために、さまざまなアプ リケーション回路を Figure 5 ∼ 14 に示します。 個々の回路の性 能は、このデータシートの前半にある「代表的な性能特性」の グラフに、AVIN と PVIN の電圧によって最大出力電流がどのよう に影響を受けるかが示されています。 SSTL-2 アプリケーション SSTL-2 ターミネーション方式の実装をするアプリケーションでは、 すべての入力レールを 2.5V レールに接続することを推奨します。 消費電力、部品点数、部品選択のトレードオフで最適となるから です。 回路例を Figure 5 に示します。 FIGURE 5. Recommended SSTL-2 Implementation 回路の問題点は低電圧動作により最大連続電流が小さくなるこ とですが、SSTL-2 アプリケーションのあらゆるマザーボードでは充 分です。 出力コンデンサを大きくすると、大きな負荷電流遷移に 対応できる時間を長くできます。 消費電力または効率が設計上の大きな課題となっている場合は、 LP2996 を分割電源で動作させます。出力段 (PVIN) は 1.8V 程 度の低電圧で動作させ、アナログ回路 (AVIN) には 2.5V、3.3V、 または 5V といった高電圧を与えます。このようにすると、VTT か ら電流が供給されたときでも内部消費電力を小さくできます。この FIGURE 6. Lower Power Dissipation SSTL-2 Implementation SSTL-2 アプリケーションの第 3 のオプションは、1.8V 電源レール がなく、かつ 2.5V を使用するのが望ましくない状態で、LP2996 の PVIN を 3.3V レールに接続した場合です。 AVIN は PVIN より 低くはできないため、この場合 AVIN は、3.3V または 5V レール に限られます。この構成では放熱が大きくなる反面、最大連続出 www.national.com/jpn/ 力電流が得られます。 LP2996 が接合部温度を最大定格を超え てしまう大電流レベルの状況にならないように注意が必要です。 このようなリスクがあるため、出力段に公称 3.3V よりも高い電圧を 与えることは推奨されません。 12 LP2996 代表的なアプリケーション回路 ( つづき ) FIGURE 7. SSTL-2 Implementation with higher voltage rails DDR-II アプリケーション VDDQ 端子と内部抵抗分圧回路は他の回路と切り離されています ので、LP2996 を DDR-II メモリ・アプリケーションに適用すること も可能です。 Figure 8、9 は推奨回路の実装例です。 出力特性 は「代表的な性能特性」のグラフに示されています。Figure 8 は DDR-II アプリケーションの推奨回路構成です。 出力段を 1.8V レールに接続し、AVIN 端子を3.3Vまたは 5Vレールに接続します。 FIGURE 8. Recommended DDR-II Termination 1.8V レールを出力段に使用できない場合は、3.3V レールを接続 する案も考えられます。 VTT 出力電圧が低いため、熱損失の増 大によって最大接合部温度を超えないように注意が必要です。そ のため、PVIN に公称 3.3V 以上の電圧レールを与えるのは推奨 されません。この構成の利点は、ソースとシンクで、最大連続電 流を大きくできることです。 13 www.national.com/jpn/ LP2996 代表的なアプリケーション回路 ( つづき ) FIGURE 9. DDR-II Termination with higher voltage rails この方法を用いた回路を Figure 10、11 に示します。 Figure 10 は、2 個の追加抵抗を使って、内部リファレンス電圧 VDDQ/2より も高い電圧にレベル・シフトする回路です。VTT の正確な電圧は 次の式から求められます。 レベル・シフト SSTL-3 など、SSTL-2 以外のスタンダードに適用するために、 VDDQ に対して 0.5 倍以外の係数で出力電圧のレギュレーション を行いたい場合があります。係数を変えて任意の電圧を得るには いくつかの方法があります。その 1 つは、VTT から VSENSE 端子 に帰還抵抗を追加して、出力のレベル・シフトを行う方法です。 VTT ＝ VDDQ/2 ( 1 ＋ R1/R2) FIGURE 10. Increasing VTT by Level Shifting 逆に、抵抗 R2 を VSENSE と VDDQ の間に置けば、VTT 出力を 内部リファレンス電圧 VDDQ/2よりも低くできます。VTT と抵抗の関 係は次の式で表されます。 VTT ＝ VDDQ/2 (1 − R1/R2) FIGURE 11. Decreasing VTT by Level Shifting www.national.com/jpn/ 14 LP2996 代表的なアプリケーション回路 ( つづき ) HSTL アプリケーション LP2996 は、VDDQ に 1.5V レールを接続するだけで、簡単に HSTL アプリケーションに適用できます。ターミネーション抵抗に与 えられる VTT と VREF 電圧はおよそ 0.75V になります。 最適な性 能を得るために AVIN とPVIN は 2.5Vレールに接続してください。 FIGURE 12. HSTL Application 行うか、LP2996 のうちの 1 つから与えます。 VREF は VTT に追 従することが見込まれ、またデバイス間のばらつきは小さいため、 各 LP2996 のリファレンス電圧の差はわずかです。 QDR アプリケーション クワッド・データ・レート (QDR) アプリケーションは高いメモリ性能 を得るために複数のチャネルを使用します。そのためバス信号線 数が増え、ターミネーションに必要な電流レベルも大きくなります。 そこでターミネーションでは、複数チャネルの各チャネルごとに個別 の LP2996 を使用することを推奨します。基板レイアウトを単純化 でき、各レギュレータの内部消費電力も抑えられます。 各レギュ レータから出力される個々の VREF 信号を各 DIMM バンクに与え ます。チップセット用のリファレンス電圧は、局所的に抵抗分圧を 出力コンデンサの選択 LP2996を SSTL-2 I/O 信号のターミネーション用に使用したアプリ ケーションでは、Figure 13 に示す代表的アプリケーション回路を 適用可能です。 FIGURE 13. Typical SSTL-2 Application Circuit カップリング・コンデンサを追加することが望まれます。次の Figure 14 に、2 個のバルク出力コンデンサを、最適な位置である VTT 層の両端に配置した回路例を示します。ESR が小さくかつコスト が低い大容量アルミ電解コンデンサを使用しています。 この回路は、最小の基板面積と最小の部品点数でターミネーショ ン回路を実現しています。 選択すべきコンデンサの容量は、ター ミネーションする信号線数と最大負荷電流に依存して異なります が、VTT が長い配線で分配されているマザーボードやアプリケー ションでは、複数のバルク・コンデンサを使用し、さらに高周波デ 15 www.national.com/jpn/ LP2996 代表的なアプリケーション回路 ( つづき ) FIGURE 14. Typical SSTL-2 Application Circuit for Motherboards 一般の PC アプリケーションでは、モジュールに実装された DDRSDRAM DIMM によって長いインターコネクトが生じるため、多数 のデカップリングが必要です。そのため、通常 1000μF の容量範 囲のアルミ電解コンデンサをバルク・コンデンサとして使用します。 4. 熱特性を改善するには、パッケージからの放熱量を増やすため に表面層の銅箔を大きくしてください。グラウンド配線と内部グ ラウンド・プレーンを接続する多数のビアも放熱を助けます。さ らに、製造基準として許容されるのであれば、ビアはパッケー ジ下部にも配置してください。 PCB 設計に関する考慮 5. VSENSE 信号の配線設計では、スイッチングする I/O 信号から ノイズを拾わないように注意が必要です。 VSENSE 端子の近く に 0.1μF セラミック・コンデンサを置くと、好ましくない高周波信 号をフィルタリングできます。 VSENSE 配線が長い場合、とくに 検討を要します。 1. パワー・レールの入力コンデンサは、可能な限り PVIN 端子の 近くに配置してください。 2. VSENSE 端子には、VTT ターミネーションされるバスのレギュレー ションが必要な点に接続してください。マザーボード・アプリケー ションではターミネーション・バスの中点が理想的です。 6. VREF にはレギュレーション性能の改善のため、 0.1μF ∼ 0.01μF のセラミック・コンデンサを接続してノイズをバイパスしてくださ い。コンデンサは VREF 端子の可能な限り近くに配置してくだ さい。 3. VDDQ 入力は、DIMM またはチップセットの VDDQ 電源に対し てリモート・センスとなるように接続します。 内部リファレンス電 圧を最も精度高く生成できるようになります。 www.national.com/jpn/ 16 LP2996 外形寸法図 特記のない限りinches (millimeters) 8-Lead Small Outline Package (M8) NS Package Number M08A 16-Lead LLP Package (LD) NS Package Number LQA16A 単位は millimeters 17 www.national.com/jpn/ LP2996 DDR ターミネーション・レギュレータ 外形寸法図 特記のない限りinches (millimeters) 8-Lead PSOP Package (PSOP-8) NS Package Number MRA08A 生命維持装置への使用について 弊社の製品はナショナル セミコンダクター社の書面による許可なくしては、生命維持用の装置またはシステム内の重要な部品とし て使用することはできません。 1. 生命維持用の装置またはシステムとは (a) 体内に外科的に使 用されることを意図されたもの、または (b) 生命を維持ある いは支持するものをいい、ラベルにより表示される使用法に 従って適切に使用された場合に、これの不具合が使用者に身 体的障害を与えると予想されるものをいいます。 2. 重要な部品とは、生命維持にかかわる装置またはシステム内 のすべての部品をいい、これの不具合が生命維持用の装置ま たはシステムの不具合の原因となりそれらの安全性や機能 に影響を及ぼすことが予想されるものをいいます。 ナショナル セミコンダクター ジャパン株式会社 本社／〒 135-0042 東京都江東区木場 2-17-16 技術資料（日本語 / 英語）はホームページより入手可能です。 TEL.(03)5639-7300 その他のお問い合わせはフリーダイヤルをご利用下さい。 フリーダイヤル www.national.com/jpn/ 0120-666-116 本資料に掲載されているすべての回路の使用に起因する第三者の特許権その他の権利侵害に関して、弊社ではその責を負いません。 また掲載内容は予告無く変更されることがありますのでご了承ください。