19-1387; Rev 0; 11/98 概要 ___________________________________ 特長 ___________________________________ MAX144/MAX145は低電力12ビットA/Dコンバータ (ADC)です。パッケージは8ピンµMAX及びDIPが用意 されています。いずれも+2.7V∼+5.25V単一電源で 動作し、7.4µsの逐次比較ADC、自動パワーダウン、 高速ウェイクアップ(2.5µs)、内蔵クロック及び高速3線 シリアルインタフェースを備えています。 ◆ 単一電源：+2.7V∼+5.25V 最大サンプリングレート108kspsにおける消費電力は 僅か3.2mW(VDD = +3.6V)です。低スループットレート においては、自動シャットダウン(0.2µA)によってさら に消費電力を低減しています。 ◆ 2つのシングルエンドチャネル(MAX144) 1つの疑似差動チャネル(MAX145) ◆ 低電力： 0.9mA(108ksps、+3V電源) 100µA(10ksps、+3V電源) 10µA(1ksps、+3V電源) 0.2µA(パワーダウンモード) ◆ 内部トラック/ホールド ◆ サンプリングレート：108ksps MAX144は2チャネルのシングルエンド動作で、0∼VREF の入力信号を許容します。MAX145は0∼VREFの疑似 差動入力を許容します。外部クロックが3線インタ フェースからデータにアクセスします。このインタ フェースは、SPITM、QSPITM及びMICROWIRE TMとコン パチブルです。 本製品は、優れた動的性能及び低電力特性に加え、パッ ケージが小型で使いやすく、バッテリ駆動及びデータ 収集アプリケーション、あるいはその他の省電力、小型化 が必要な回路に最適です。ピンコンパチブルの10ビット ADCについては、MAX157及びMAX159を参照して下 さい。 アプリケーション _______________________ バッテリ駆動機器 計測器 ポータブルデータロギング 試験機器 絶縁データ収集 医療機器 プロセス制御監視 システム監視 ピン配置 _______________________________ TOP VIEW VDD 1 CH0 (CH+) 2 CH1 (CH-) 3 MAX144 MAX145 GND 4 ( ) ARE FOR MAX145 ONLY 8 SCLK 7 DOUT 6 CS/SHDN 5 REF mMAX/DIP SPI及びQSPIはMotorola, Inc.の商標です。 MICROWIREはNational Semiconductor Corp.の商標です。 ◆ 3線シリアルインタフェース： SPI/QSPI/MICROWIREコンパチブル ◆ パッケージ：省スペースの8ピンµMAX ◆ ピンコンパチブルの10ビットバージョンも供給 型番 ___________________________________ PIN-PACKAGE INL (LSB) 0°C to +70°C 8 µMAX ±0.5 0°C to +70°C 0°C to +70°C 0°C to +70°C 8 µMAX 8 Plastic DIP 8 Plastic DIP ±1 ±0.5 ±1 Dice* 8 µMAX 8 µMAX ±1 ±0.5 ±1 PART TEMP. RANGE MAX144ACUA MAX144BCUA MAX144ACPA MAX144BCPA MAX144BC/D 0°C to +70°C MAX144AEUA -40°C to +85°C MAX144BEUA -40°C to +85°C MAX144AEPA -40°C to +85°C 8 Plastic DIP MAX144BEPA -40°C to +85°C 8 Plastic DIP MAX144AMJA -55°C to +125°C 8 CERDIP** ±0.5 ±1 ±0.5 MAX144BMJA -55°C to +125°C MAX145ACUA 0°C to +70°C MAX145BCUA 0°C to +70°C MAX145ACPA 0°C to +70°C 8 CERDIP** 8 µMAX 8 µMAX 8 Plastic DIP ±1 ±0.5 ±1 ±0.5 MAX145BCPA 0°C to +70°C MAX145BC/D 0°C to +70°C MAX145AEUA -40°C to +85°C 8 Plastic DIP Dice* 8 µMAX ±1 ±1 ±0.5 MAX145BEUA -40°C to +85°C MAX145AEPA -40°C to +85°C MAX145BEPA -40°C to +85°C 8 µMAX 8 Plastic DIP 8 Plastic DIP ±1 ±0.5 ±1 MAX145AMJA -55°C to +125°C 8 CERDIP** MAX145BMJA -55°C to +125°C 8 CERDIP** ±0.5 ±1 *Dice are specified at TA = +25°C, DC parameters only. **Contact factory for availability. ________________________________________________________________ Maxim Integrated Products 1 無料サンプル及び最新版データシートの入手にはマキシム社のホームページをご利用下さい。http://www.maxim-ic.com MAX144/MAX145 +2.7V、低電力、2チャネル、108ksps シリアル12ビットADC、8ピンµMAXパッケージ MAX144/MAX145 +2.7V、低電力、2チャネル、108ksps シリアル12ビットADC、8ピンµMAXパッケージ ABSOLUTE MAXIMUM RATINGS VDD to GND ..............................................................-0.3V to +6V CH0, CH1 (CH+, CH-) to GND ................. -0.3V to (VDD + 0.3V) REF to GND .............................................. -0.3V to (VDD + 0.3V) Digital Inputs to GND. ............................................. -0.3V to +6V DOUT to GND............................................ -0.3V to (VDD + 0.3V) DOUT Sink Current ........................................................... 25mA Continuous Power Dissipation (TA = +70°C) µMAX (derate 4.1mW/°C above +70°C) .................... 330mW Plastic DIP (derate 9.09mW/°C above +70°C) ............727mW CERDIP (derate 8.00mW/°C above +70°C) . .............. 640mW Operating Temperature Ranges (TA) MAX144/MAX145_C_A .......................................0°C to +70°C MAX144/MAX145_E_A. ...................................-40°C to +85°C MAX144/MAX145_M_A ................................ -55°C to +125°C Storage Temperature Range .............................-65°C to +150°C Lead Temperature (soldering, 10sec) .............................+300°C Stresses beyond those listed under “Absolute Maximum Ratings” may cause permanent damage to the device. These are stress ratings only, and functional operation of the device at these or any other conditions beyond those indicated in the operational sections of the specifications is not implied. Exposure to absolute maximum rating conditions for extended periods may affect device reliability. ELECTRICAL CHARACTERISTICS (VDD = +2.7V to +5.25V, VREF = 2.5V, 0.1µF capacitor at REF, fSCLK = 2.17MHz, 16 clocks/conversion cycle (108ksps), CH- = GND for MAX145, TA = TMIN to TMAX, unless otherwise noted. Typical values are at TA = +25°C.) PARAMETER SYMBOL CONDITIONS MIN TYP MAX UNITS DC ACCURACY (Note 1) Resolution RES Relative Accuracy (Note 2) INL Differential Nonlinearity DNL 12 Bits MAX14_A ±0.5 MAX14_B ±1 No missing codes over temperature LSB ±0.75 LSB Offset Error ±3 LSB Gain Error (Note 3) ±3 LSB Gain Temperature Coefficient ±0.8 ppm/°C Channel-to-Channel Offset Matching ±0.05 LSB Channel-to-Channel Gain Matching ±0.05 LSB DYNAMIC SPECIFICATIONS (fIN(sine-wave) = 10kHz, VIN = 2.5Vp-p, 108ksps, fSCLK = 2.17MHz, CH- = GND for MAX145) Signal-to-Noise Plus Distortion Ratio SINAD Total Harmonic Distortion (including 5th-order harmonic) THD Spurious-Free Dynamic Range SFDR 70 dB -80 80 dB dB Channel-to-Channel Crosstalk fIN = 65kHz, VIN = 2.5Vp-p (Note 4) -85 dB Small-Signal Bandwidth -3dB rolloff 2.25 MHz 1.0 MHz Full-Power Bandwidth CONVERSION RATE Conversion Time (Note 5) tCONV External clock, fSCLK = 2.17MHz, 16 clocks/conversion cycle Internal clock T/H Acquisition Time 7.4 µs 5 7 tACQ 2.5 µs Aperture Delay 25 ns Aperture Jitter <50 ps Serial Clock Frequency 2 fSCLK External clock mode Internal clock mode, for data transfer only 0.1 2.17 0 5 _______________________________________________________________________________________ MHz +2.7V、低電力、2チャネル、108ksps シリアル12ビットADC、8ピンµMAXパッケージ MAX144/MAX145 ELECTRICAL CHARACTERISTICS (continued) (VDD = +2.7V to +5.25V, VREF = 2.5V, 0.1µF capacitor at REF, fSCLK = 2.17MHz, 16 clocks/conversion cycle (108ksps), CH- = GND for MAX145, TA = TMIN to TMAX, unless otherwise noted. Typical values are at TA = +25°C.) PARAMETER SYMBOL CONDITIONS MIN TYP MAX UNITS VREF V ±1 µA ANALOG INPUTS Analog Input Voltage Range (Note 6) VIN Multiplexer Leakage Current Input Capacitance 0 On/off leakage current, VIN = 0 to VDD ±0.01 CIN 16 pF EXTERNAL REFERENCE Input Voltage Range (Note 7) 0 VREF Input Current VREF = 2.5V Input Resistance 100 18 Shutdown REF Input Current 10 V ±1 µA pF V IIN VIN = 0 or VDD Input Capacitance CIN (Note 8) 15 ISINK = 5mA 0.4 VOL Output High Voltage VOH Three-State Output Leakage Current Three-State Output Capacitance ISINK = 16mA ISOURCE = 0.5mA 0.5 VDD - 0.5 V V CS/SHDN = VDD COUT µA 0.8 0.2 Input Leakage Current Output Low Voltage µA V 3.0 VHYS V kΩ 2.0 VIL Input Hysteresis 140 25 0.01 CS/SHDN) AND OUTPUT (DOUT) DIGITAL INPUTS (C VDD ≤ 3.6V Input High Voltage VIH VDD > 3.6V Input Low Voltage VDD + 50mV CS/SHDN = VDD (Note 8) ±10 µA 15 pF POWER REQUIREMENTS Positive Supply Voltage VDD Positive Supply Current IDD Power-Supply Rejection (Note 9) PSR 5.25 V Operating mode 2.7 0.9 2.0 mA Shutdown, CS/SHDN = GND 0.2 5 µA VDD = 2.7V to 5.25V, VREF = 2.5V, full-scale input ±0.15 mV _______________________________________________________________________________________ 3 MAX144/MAX145 +2.7V、低電力、2チャネル、108ksps シリアル12ビットADC、8ピンµMAXパッケージ TIMING CHARACTERISTICS (Figure 7) (VDD = +2.7V to +5.25V, VREF = 2.5V, 0.1µF capacitor at REF, fSCLK = 2.17MHz, 16 clocks/conversion cycle (108ksps), CH- = GND for MAX145, TA = TMIN to TMAX, unless otherwise noted. Typical values are at TA = +25°C.) PARAMETER Wake-Up Time (Note 10) SYMBOL CONDITIONS MIN TYP MAX 2.5 tWAKE UNITS µs CS/SHDN Fall to Output Enable tDV CL = 100pF 120 ns CS/SHDN Rise to Output Disable tTR CL = 100pF, Figure 1 120 ns SCLK Fall to Output Data Valid tDO CL = 100pF, Figure 1 20 120 ns External clock 0.1 2.17 0 5 SCLK Clock Frequency fSCLK SCLK Pulse Width High tCH SCLK Pulse Width Low tCL SCLK to CS/SHDN Setup CS/SHDN Pulse Width Internal clock, SCLK for data transfer only MHz External clock 215 Internal clock, SCLK for data transfer only (Note 8) 50 External clock 215 Internal clock, SCLK for data transfer only (Note 8) 50 ns ns tSCLKS 60 ns tCS 60 ns ns Note 1: Tested at VDD = +2.7V. Note 2: Relative accuracy is the deviation of the analog value at any code from its theoretical value after full-scale range has been calibrated. Note 3: Offset nulled. Note 4: “On” channel is grounded; sine wave applied to “off” channel (MAX144 only). Note 5: Conversion time is defined as the number of clock cycles times the clock period; clock has 50% duty cycle. Note 6: The common-mode range for the analog inputs is from GND to VDD (MAX145 only). Note 7: ADC performance is limited by the converter’s noise floor, typically 300µVp-p. Note 8: Guaranteed by design. Not subject to production testing. Note 9: Measured as VFS(2.7V) - VFS(5.25V). Note 10: SCLK must remain stable during this time. 4 _______________________________________________________________________________________ +2.7V、低電力、2チャネル、108ksps シリアル12ビットADC、8ピンµMAXパッケージ (VDD = +3.0V, VREF = 2.5V, 0.1µF at REF, fSCLK = 2.17MHz, 16 clocks/conversion cycle (108ksps), CH- = GND for MAX145, TA = +25°C, unless otherwise noted.) SUPPLY CURRENT vs. TEMPERATURE 900 500 100 3.0 3.5 4.0 4.5 5.0 MAX144/5-02 0.1 -60 -40 -20 0 5.5 20 40 60 80 100 120 140 0.1 100 1k SAMPLING RATE (sps) SHUTDOWN CURRENT vs. SUPPLY VOLTAGE SHUTDOWN CURRENT vs. TEMPERATURE OFFSET ERROR vs. SUPPLY VOLTAGE 400 0 600 400 3.5 4.0 4.5 5.0 20 40 60 80 100 120 140 2.5 3.0 3.5 4.0 4.5 SUPPLY VOLTAGE (V) TEMPERATURE (°C) SUPPLY VOLTAGE (V) OFFSET ERROR vs. TEMPERATURE GAIN ERROR vs. SUPPLY VOLTAGE GAIN ERROR vs. TEMPERATURE 0.8 0.3 GAIN ERROR (LSB) 0.7 0.4 0.6 0.5 0.4 0.5 0.2 0.4 0.3 GAIN ERROR (LSB) 0.9 0.1 0 -0.1 0.2 0.1 0 -0.1 0.3 -0.2 -0.2 0.2 -0.3 -0.3 0.1 -0.4 -0.4 -10 15 40 65 90 TEMPERATURE (°C) 115 140 -0.5 2.5 3.0 3.5 4.0 VDD (V) 4.5 5.0 5.5 MAX144/5-09 0.5 MAX144/5-07 1.0 5.5 0.4 0 -60 -40 -20 0 5.5 0.6 0.2 0 3.0 5.0 0.8 200 200 100k MAX144/5-06 800 OFFSET ERROR (LSB) SHUTDOWN CURRENT (nA) 600 VREF = VDD 10k 1.0 MAX144/5-05 1000 MAX144/5-04 800 -35 10 TEMPERATURE (°C) VREF = VDD 0 -60 1 SUPPLY VOLTAGE (V) 1000 2.5 10 1 500 2.5 SHUTDOWN CURRENT (nA) 1000 VDD = VREF CL = 20pF CODE = 101010100000 1000 750 700 OFFSET ERROR (LSB) 1250 10,000 SUPPLY CURRENT (mA) 1100 VREF = VDD RL = ¥ CL = 50pF CODE = 101010100000 MAX144/5-08 SUPPLY CURRENT (mA) SUPPLY CURRENT (mA) VREF = VDD RL = ¥ CL = 50pF CODE = 101010100000 1300 1500 MAX144/5-01 1500 SUPPLY CURRENT vs. SAMPLING RATE MAX144/5-03 SUPPLY CURRENT vs. SUPPLY VOLTAGE -0.5 -60 -35 -10 15 40 65 90 115 140 TEMPERATURE (°C) _______________________________________________________________________________________ 5 MAX144/MAX145 標準動作特性 ______________________________________________________________________ 標準動作特性(続き) _________________________________________________________________ (VDD = +3.0V, VREF = 2.5V, 0.1µF at REF, fSCLK = 2.17MHz, 16 clocks/conversion cycle (108ksps), CH- = GND for MAX145, TA = +25°C, unless otherwise noted.) INTEGRAL NONLINEARITY vs. OUTPUT CODE INTEGRAL NONLINEARITY vs. SUPPLY VOLTAGE 0 -0.05 -0.10 0.3 0.4 INL (LSB) INL (LSB) 0.05 0.2 MAX144/5-12 0.4 0.10 0.5 MAX144/5-11 0.15 INTEGRAL NONLINEARITY vs. TEMPERATURE 0.5 MAX144/5-10 0.20 INL (LSB) 0.1 0.3 0.2 0.1 -0.15 -0.20 0 1024 2048 3072 4096 0 2.5 3.0 OUTPUT CODE 3.5 4.0 4.5 5.0 -60 5.5 -35 -10 VDD = +2.7V EFFECTIVE NUMBER OF BITS -20 12.0 MAX144/5-13 VDD = +2.7V fIN = 10kHz fSAMPLE = 108ksps 0 40 65 90 115 140 EFFECTIVE NUMBER OF BITS vs. FREQUENCY FFT PLOT 20 15 TEMPERATURE (°C) VDD (V) -40 -60 -80 -100 MAX144/5-14 0 AMPLITUDE (dB) MAX144/MAX145 +2.7V、低電力、2チャネル、108ksps シリアル12ビットADC、8ピンµMAXパッケージ 11.8 11.6 11.4 11.2 -120 -140 0 27 54 11.0 1 FREQUENCY (kHz) 10 100 FREQUENCY (kHz) 端子説明 __________________________________________________________________________ 6 端子 1 名称 VDD 機 能 2 CH0 (CH+) アナログ入力：MAX144 = シングルエンド(CH0)；MAX145 = 差動(CH+) 3 CH1 (CH-) アナログ入力：MAX144 = シングルエンド(CH1)；MAX145 = 差動(CH-) 4 GND アナログ及びディジタルグランド 5 REF 外部リファレンス電圧入力。アナログ電圧範囲を設定します。ICピンの近くで0.1µFコンデンサを使って バイパスして下さい。 6 CS/SHDN アクティブローチップセレクト入力/アクティブハイシャットダウン入力。CS/SHDNをハイに引き上げる と、デバイスはシャットダウン(最大電流5µA)になります。 7 DOUT シリアルデータ出力。データはSCLKの立下がりエッジで変化します。CS/SHDNがハイの時ハイインピー ダンスになります。 8 SCLK シリアルクロック入力。DOUTはSCLKの立下がりエッジで変化します。 正電源電圧(+2.7V∼+5.25V) _______________________________________________________________________________________ +2.7V、低電力、2チャネル、108ksps シリアル12ビットADC、8ピンµMAXパッケージ MAX144/MAX145 VDD DOUT 6k DOUT 6k CL CL GND GND a) HIGH-Z TO V0H, V0L TO V0H, AND VOH TO HIGH-Z b) HIGH-Z TO V0L, V0H TO V0L, AND VOL TO HIGH-Z 図1. イネーブル及びディセーブル時間の負荷回路 詳細 ___________________________________ MAX144/MAX145 A/Dコンバータ(ADC)は、逐次比較 変換(SAR)技法と内蔵トラックアンドホールド(T/H)構造 を用いてアナログ信号をシリアル12ビットディジタル 出力データストリームに変換します。 このフレキシブルなシリアルインタフェースにより、 マイクロプロセッサ(µP)へのインタフェースが簡単に なっています。図2にMAX144(2チャネル、シングル エンド)及びMAX145(1チャネル、疑似差動)の内部構造 の簡略化ファンクションダイアグラムを示します。 アナログ入力：シングルエンド(MAX144) 及び疑似差動(MAX145) ADCのアナログコンパレータのサンプリング構造を図3 の等価入力回路に示します。シングルエンドモード (MAX144)においては、CH0及びCH1の両方のチャネル がGNDを基準としており、2つの異なる信号ソースに 接続することができます。パワーオンリセットの後、 ADCはCH0を変換するように設定されます。CH0が変 換されると次にCH1が変換され、その後両チャネル間 で交互に変換が続けられます。チャネルの切換えは CS/SHDNピンをトグルすることによって行われます。 変換と変換の間でCS/SHDNを2回トグルすることで、 同じチャネルで変換を行うことができます。一方のチャ ネルのみを使用する場合、CH0とCH1をまとめて接続 することができますが、その場合でも出力データは (MSBの前に)チャネル識別ビットを含みます。 MAX145の場合、入力チャネルは単一の差動チャネル ペア(CH + 、CH - )を形成します。この構成は、IN + の 信号のみがサンプリングされるため、疑似差動と呼んで います。リターン側のIN - は変換中にGNDの±0.5LSB (最良の結果を得るためには±0.1LSB)以内で安定して いる必要があります。これを実現するためには、IN-と GNDの間に0.1µFのコンデンサを接続して下さい。 アクイジション期間中、正入力(IN+ )として選択された チャネルがコンデンサCHOLDを充電します。アクイジ ション期間はCS/SHDNが下がる時から2番目のクロック サイクルの立下がりエッジ(外部クロックモード)まで、 あるいはCS/SHDNが下がる時から1番目のクロックサイ クルの立下がりエッジ(内部クロックモード)までです。 CS/SHDN SCLK INTERNAL CLOCK OUTPUT REGISTER CONTROL LOGIC CH0 (CH+) CH1 (CH-) ANALOG INPUT MUX (2 CHANNEL) T/H SCLK 12-BIT IN SAR OUT ADC REF DOUT MAX144 MAX145 ( ) ARE FOR MAX145 図2. 簡略化ファンクションダイアグラム 12-BIT CAPACITIVE DAC MAX144 MAX145 REF CH0 (CH+) CH1 (CH-) INPUT MUX CHOLD 16pF COMPARATOR ZERO TO SAR RIN 9kW CSWITCH TRACK GND HOLD T/H SINGLE-ENDED MODE: CH0, CH1 = IN+; GND = INDIFFERENTIAL-ENDED MODE: CH+ = IN+; CH- = IN- CONTROL LOGIC ( ) ARE FOR MAX145 図3. アナログ入力チャネルの構造 アクイジション期間の終了時にT/Hスイッチが開き、IN+ の信号のサンプルとしてCHOLDの電荷を保持します。 変換期間は、入力マルチプレクサがC HOLD を正入力 (IN+)から負入力(IN-)に切り換えた時に始まります。これ により、コンパレータの正入力のノードZEROが不平衡 になります。 コンデンサを用いたD/Aコンバータ(DAC)が、変換サイ クルの残りの時間で、ノードZEROを12ビット分解能 の制限範囲で0Vに調節します。この動作は、16pF・ [(VIN+) - (VIN-)]の電荷をCHOLDからバイナリ重み付の コンデンサを用いたDACに移すのと等価であり、この 結果、アナログ入力信号のディジタル表示が生成され ます。 _______________________________________________________________________________________ 7 MAX144/MAX145 +2.7V、低電力、2チャネル、108ksps シリアル12ビットADC、8ピンµMAXパッケージ トラック/ホールド(T/H) ADCのT/H段はCS/SHDNの立下がりエッジでトラッ キングモードに入ります。MAX144(シングルエンド 入力)の場合、IN-はGNDに接続され、コンバータは正(+) 入力をサンプリングします。MAX145(疑似差動入力)の 場合、IN-は負入力(-)に接続し、[(VIN+) - (VIN-)]の差が サンプリングされます。変換の最後に正入力は再びIN+ に切り換えられ、CHOLDは入力信号まで充電されます。 T/Hが入力信号を取り込むのに要する時間は、入力容量が 充電される速さの関数です。入力信号のソースインピー ダンスが高いほど、アクイジション時間が長くなるため、 変換と変換の間の間隔を長くする必要があります。アク イジション時間(tACQ)は素子が信号を取込むのに要する 最大時間であり、信号が取込まれるのに必要な最小時間 でもあります。tACQは、次式で計算されます。 tACQ = 9(RS + RIN)CIN ここで、RS は入力信号のソースインピーダンス、RIN (9kΩ)は入力抵抗、そしてCIN(16pF)はADCの入力容量 です。ソースインピーダンスが1 kΩ以下であれば、 MAX144/ MAX145のAC性能に大きな影響はありません。 アナログ入力に0.01µFのコンデンサを接続することで、 より高いソースインピーダンスを使用できます。この コンデンサは入力ソースインピーダンスと共にRCフィ ルタを構成し、ADCの信号帯域幅を制限します。 入力帯域幅 MAX144/MAX145のT/H段は小信号帯域幅が2.25MHz、 フルパワー帯域幅が1MHzであるため、アンダーサンプ リング技法を使用することにより帯域幅がADCのサン プリングレートを超える周期信号を測定し、高速トラン ジェント現象を数値化することができます。高周波信号 が計測したい周波数帯域にエイリアシングしてくるの を防ぐため、アンチエイリアシングフィルタリングを お勧めします。殆どのエイリアシングの問題は外付抵抗 とコンデンサによって簡単に解決できます。ただし、DC 精度が必要な場合は、MAX7410/MAX7414等の連続 又はスイッチトキャパシタフィルタが最適です(図4)。 本製品のバタワース特性は、一般にロールオフと減衰 に関して最善のフィルタ構成を実現し、設計が簡単で、 極めて平坦なパスバンド応答を達成します。 アナログ入力保護 内部保護ダイオードによりアナログ入力がVDDとGND にクランプされているため、入力チャネルは(GND 300mV)∼(VDD + 300mV)の範囲で、損傷を起こすこと なくスイングできます。ただし、フルスケール付近で 正確な変換を行うためには、両入力がVDDを50mV以上 超えず、またGNDを50mVを超えて下回らないように して下さい。 オフチャネルアナログ入力が電源範囲を5 0 m V以上 超えた場合は、入力電流を4mAまでに制限して下さい。 クロックモードの選択 MAX144/MAX145の変換を開始するには、CS/SHDN をローに引き下げて下さい。CS/SHDNの立下がりエッジ で、ICはウェイクアップし、内部T/H回路がトラック モードに入ります。さらに、CS/SHDNの立下がりエッジ に お け る SCLK の 状 態 に よ っ て 内 部 ( S C L K = ハ イ ) クロック又は外部(SCLK = ロー)クロックモードが選択 されます。 VDD 4 VDD 2 MAX7410 MAX7414 IN SHDN 7 OUT 5 8 CLK 0.1mF 2 CH0 1 VDD REF 5 470W** MAX144 3 fC = 15kHz CH1 DOUT 7 0.01mF** 8 COM 1 0.01mF OS 6 GND 3 SCLK CS/SHDN GND 6 4 1.5MHz OSCILLATOR **USED TO ATTENUATE SWITCHED-CAPACITOR FILTER CLOCK NOISE 図4. アナログ入力にアンチエイリアシングフィルタを使った構造 8 EXTERNAL REFERENCE _______________________________________________________________________________________ mP/mC +2.7V、低電力、2チャネル、108ksps シリアル12ビットADC、8ピンµMAXパッケージ 内部クロックモードにおいては、MAX144/MAX145は 内部のレーザトリミングされた発振器によって、仕様 クロックレート2MHzの20%以内で動作します。この 結果、システムマイクロプロセッサはSAR変換クロック を動作させる役割から解放され、変換結果はプロセッサ の都合のよい時に、0∼5MHzの任意のクロックレート で読取ることができます。100kHz未満又は2.17MHz 以上のクロック周波数で動作するシリアルインタフェース に対しては、MAX144/MAX145を内部クロックモード で動作させる必要があります。内部クロックモード(図5) を選択するには、CS/SHDNのハイ/ロー遷移の時にSCLK をハイに保持して下さい。最初のSCLKの立下がりエッジ がデータをサンプリングし、内部発振器を使って変換を 開始します。変換の後、発振器はシャットオフし、DOUT がハイになって変換終了(EOC)を知らせます。ここで SCLKを使ってデータを読取ることができます。 出力データフォーマット 表1に、MAX144及びMAX145の16ビットシリアル データストリーム出力を示します。最初の3ビットは 常にロジックハイ(内部クロックモードのEOCビットを 含む)で、その後にチャネル識別(CH0ならCHID = 0、 CH1ならCHID = 1、MAX145なら、CHID = 1)、そし て12ビットのデータがMSBを先頭とするフォーマットで 続きます。最後のビットが読取られた後のSCLKパルス ではゼロの列が同期出力されます。DOUTはSCLKの 立下がりエッジで遷移します。CS/SHDNがハイの時、 出力はハイインピーダンスに留まります。 外部リファレンス 外部クロック(fSCLK = 100kHz∼2.17MHz) SCLKがローの時にCS/SHDNがハイからローに遷移す ると、外部クロックモード(図6)が選択されます。外部 クロック信号は、データをシフトアウトするだけでなく、 アナログディジタル変換の駆動も行います。2番目の クロックパルスの立下がりエッジで入力がサンプリング されて変換が開始されます。T/Hコンデンサの放電で 変換結果が劣化するのを防ぐためには、140µs以内に ACTIVE POWER DOWN MAX144とMAX145はいずれも外部リファレンスを 必要とします。REFにおける最小DC入力抵抗は18kΩ です。変換時のリファレンスは、250µAのDC負荷電流 を供給できなければならず、出力インピーダンスは10Ω 以下でなければなりません。最高の性能を得るためには 0.1µFのバイパスコンデンサを使用して下さい。リファ レンス入力構造は0∼VDD + 50mVの電圧範囲を許容し ますが、リファレンス電圧が低い場合、ノイズレベル により実効分解能が低下します。 ACTIVE tCS tWAKE (tACQ) CS/SHDN tCONV SCLK 1 HIGH-Z EOC DOUT 2 1 3 4 5 6 7 8 9 10 11 12 13 14 15 16 1 CHID MSB D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 HIGH-Z SAMPLING INSTANT 図5. 内部クロックモードのタイミング ACTIVE POWER DOWN ACTIVE ACTIVE POWER DOWN SAMPLING INSTANT tCS CS/SHDN SCLK tWAKE (tACQ) 1 HIGH-Z DOUT 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 CHID MSB D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 HIGH-Z 図6. 外部クロックモードのタイミング _______________________________________________________________________________________ 9 MAX144/MAX145 変換を完了する必要があります。外部クロックモード は、100kHz∼2.17MHzの範囲のクロック周波数にお いて最良のスループットを達成します。 内部クロック(fSCLK < 100kHz又はfSCLK > 2.17MHz) MAX144/MAX145 +2.7V、低電力、2チャネル、108ksps シリアル12ビットADC、8ピンµMAXパッケージ 表1. 内部及び外部クロックモードにおけるシリアル出力データストリーム SCLK CYCLE 1 2 3 DOUT (Internal Clock) EOC 1 1 DOUT (External Clock) 1 1 1 4 5 6 7 8 9 10 11 12 13 14 15 16 CHID D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 CHID D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 自動パワーダウンモード 全高調波歪み(THD) MAX144/MAX145は、選択されていない時(CS/SHDN = VDD)にはシャットダウンモードに入ります。シャット ダウンモードにおいては、全ての内部回路がターンオフ し、消費電流を0.2µA以下(typ)に低減します。外部 リファレンスが1LSB以内で安定している時、ウェイク アップ時間は2.5µsです。外部リファレンスが1LSB 以内で安定していない場合、リファレンスが安定する までウェイクアップ時間を延長する必要があります。 THDは入力信号の最初の5つの高調波のRMS和と基本 波そのものの比です。これは次式で表されます。 THD = 20 × ö æ æ 2 2 2 2 ö ç èV2 + V3 + V4 + V5 ø ÷ ÷ log ç ÷ ç V1 ÷ ç ø è アプリケーション情報 ___________________ ここで、V1は基本波の振幅、V2∼V5は2次∼5次高調波 の振幅です。 信号対雑音比(SNR) スプリアスフリーダイナミックレンジ(SFDR) ディジタルサンプルから完全に再構築された波形の場合、 理論的最大SNRはフルスケールアナログ入力(RMS値) とRMS数値化エラー(残留エラー)の比となります。理想 的な最小アナログディジタルノイズは数値化エラーのみ に起因し、ADCの分解能(Nビット)によって直接決まり ます。 SFDRは基本波(最大信号成分)と次に大きなスプリアス 成分(DCオフセットを除く)のRMS値の比です。 SNR(MAX) = (6.02・N + 1.76)dB 現実には、数値化ノイズの他にもサーマルノイズ、リファ レンスノイズ、クロックジッタ等のノイズソースがあり ます。ですから、SNRを計算する時はRMS信号とRMS ノイズの比をとります。後者は基本波、最初の5つの高 調波及びDCオフセットを除く全てのスペクトル成分を 含みます。 標準インタフェースへの接続 MAX144/MAX145のインタフェースはSPI、QSPI及び MICROWIRE標準シリアルインタフェースと完全にコン パチブルです。 シリアルインタフェースが使用できる場合は、CPUの シリアルインタフェースをマスターにすることにより、 CPUがMAX144/MAX145のシリアルクロックを生成 するようにして下さい。クロック周波数は100kHz∼ 2.17MHz(外部クロックモード)の範囲で選択して下さい。 1）SCLKがローの時に、CPUの汎用I/Oラインを使用し てCS/SHDNをローに引き下げます。 信号雑音+歪み(SINAD) SINADは基本入力周波数のRMS振幅とその他全ての ADC出力信号と等価のRMS値の比です。 Signal é ù 信号RMS RMS SINAD(dB) = 20 × log ê ú (Noise + Distortion) (ノイズ + 歪み) RMS RMS û ë 実効ビット数(ENOB) ENOBは特定の入力周波数及びサンプリングレートに おけるADCの包括的な精度です。理想的なADCの誤差 は数値化ノイズのみからなっています。入力範囲が ADCのフルスケール範囲に等しい場合、実効ビット数 は次式で計算できます。 ENOB = (SINAD - 1.76)/6.02 10 2）仕様の最小ウェイクアップ時間(t WAKE)だけ待って から、SCLKを起動します。 3）少なくとも16クロックサイクルの間SCLKを起動し ます。先頭の3 つの1 、チャネル識別及び数値化 された入力信号のMSBからなるシリアルデータスト リームがクロックの最初の立下がりエッジで開始さ れます。DOUTはSCLKの立下がりエッジで遷移し、 MSBを先頭とするフォーマットで読むことができま す。SCLKからDOUT有効までのタイミング特性を 観察します。データはSCLKの立上がりエッジでµP に同期入力する必要があります。 4）16番目のクロック立下がりエッジあるいはその後で CS/SHDNをハイに引き上げます。CS/SHDNがロー に留まると、LSBの後でゼロの列が同期出力されます。 ______________________________________________________________________________________ +2.7V、低電力、2チャネル、108ksps シリアル12ビットADC、8ピンµMAXパッケージ データは2つの8ビットシーケンスとして、あるいは 連続的に出力することができます。変換結果は3つの1 及びチャネル識別がMSBの前に入った形で出力されます。 最後のLSBの後でシリアルクロックがアイドル状態にな らず、CS/SHDNがローに維持されると、DOUTはゼロ の列を送り出します。 SPI及びMICROWIREインタフェース SPI(図8a)又はMICROWIRE(図8b)を使用する場合は、 CPOL = 0及びCPHA = 0に設定して下さい。変換は、 CS/SHDNの立下がりエッジで開始されます(図8c)。 ADCから完全な12ビットを取り出すには、2つの連続 した8ビット読取り動作が必要です。DOUTの出力データ は、シリアルの立下がりエッジで遷移し、SCLKの立上がり エッジでµPに同期入力されます。最初の8ビットデータ ストリームは先頭の3つの1、チャネル識別及びMSBで 始まる最初の4つのデータビットを含んでいます。2番目 の8ビットデータストリームには、残りのビットD7∼ D0が含まれています。 ··· CS/SHDN tSCLKS tCH tCL tCS SCLK ··· tDV DOUT tDO HIGH-2 tTR HIGH-2 ··· 図7. シリアルインタフェースのタイミングシーケンスの詳細 I/O SPI CS/SHDN I/O CS/SHDN SCK SCLK SK SCLK MISO DOUT SI DOUT MICROWIRE VDD MAX144 MAX145 SS MAX144 MAX145 図8b. MICROWIREの接続 図8a. SPIの接続 1ST BYTE READ SCLK CS/SHDN 1 2 3 4 2ND BYTE READ 5 6 7 CHID D11 D10 D9 8 9 10 11 12 13 14 15 16 HIGH-Z DOUT* SAMPLING INSTANT *WHEN CS/SHDN IS HIGH, DOUT = HIGH-Z D8 D7 D6 D5 D4 MSB D3 D2 D1 D0 LSB 図8c. SPI/MICROWIREのインタフェースタイミングシーケンス(CPOL = CPHA = 0) ______________________________________________________________________________________ 11 MAX144/MAX145 5）CS/SHDNがハイの状態で、少なくとも60ns(t CS) 待ってからCS/SHDNをローに引き下げて新しい変換 を始めます。変換が終わる前にCS/SHDNをハイに 引き上げることによって変換を中止することができ ます。新しい変換を始める前に少なくとも60ns待ち ます。 MAX144/MAX145 +2.7V、低電力、2チャネル、108ksps シリアル12ビットADC、8ピンµMAXパッケージ SPI通信を確立するには、図10aに示すようにコント ローラを接続し、システムマスターとしてPIC16/PIC17 の同期シリアルポート制御レジスタ(SSPCON)と同期 シリアルポート状態レジスタ(SSPSTAT)を表2及び表3 に示すビットパターンに初期化することにより、PIC16/ PIC17をシステムマスターとして設定して下さい。 QSPIインタフェース CPOL = CPHA = 0で高速QSPIインタフェースを使う 場合、MAX144/MAX145は最大fSCLKとして2.17MHz を満足します。図9aのQSPI回路はMAX144の2つの チャネルの各々で変換を行うように設定することがで きます。図9bにQSPIのインタフェースタイミングを 示します。 SPIモードにおいては、PIC16/PIC17 µCは8ビットの データを同期して送信し、同時に受信することができ ます。ADCからの12ビット結果を完全に得るためには、 2 つの連続した8 ビット読取り( 図1 0 b )が必要です。 DOUTデータはシリアルクロックの立下がりエッジで 遷移し、SCLKの立上がりエッジでμCに同期入力され ます。最初の8ビットデータストリームは先頭の3つの 1、チャネル識別及びMSBで始まる最初の4つのデータ ビットを含んでいます。2番目の8ビットデータスト リームは残りのビット(D7∼D0)を含んでいます。 SSPモジュール付のPIC16及びPIC17との インタフェース MAX144/MAX145は、同期シリアルポート(SSP) モジュールを使ったPIC16/PIC17コントローラ(µC)と コンパチブルです。 CS CS/SHDN SCK SCLK MISO QSPI DOUT VDD MAX144 MAX145 SS 図9a. QSPIの接続 1 SCLK CS/SHDN 2 3 4 5 6 7 CHID D11 D10 D9 8 9 10 11 12 13 14 15 16 HIGH-Z DOUT SAMPLING INSTANT *WHEN CS/SHDN IS HIGH, DOUT = HIGH-Z D8 D7 D6 D5 MSB D4 D3 D2 D1 D0 LSB 図9b. QSPIインタフェースのタイミングシーケンス(CPOL = CPHA = 0) 表2. SSPCONレジスタの内容の詳細 CONTROL BIT MAX144/MAX145 SETTINGS SYNCHRONOUS SERIAL-PORT CONTROL REGISTER (SSPCON) WCOL BIT7 X Write Collision Detection Bit SSPOV BIT6 X Receive Overflow Detect Bit SSPEN BIT5 1 Synchronous Serial-Port Enable Bit. 0: Disables serial port and configures these pins as I/O port pins. 1: Enables serial port and configures SCK, SDO and SCI pins as serial port pins. Clock Polarity Select Bit. CKP = 0 for SPI master mode selection. CKP BIT4 0 SSPM3 BIT3 0 SSPM2 BIT2 0 SSPM1 BIT1 0 SSPM0 BIT0 1 Synchronous Serial-Port Mode Select Bit. Sets SPI master mode and selects fCLK = fOSC / 16. X=任意 12 ______________________________________________________________________________________ +2.7V、低電力、2チャネル、108ksps シリアル12ビットADC、8ピンµMAXパッケージ MAX144/MAX145 SETTINGS CONTROL BIT SYNCHRONOUS SERIAL-PORT STATUS REGISTER (SSPSTAT) 0 SPI Data Input Sample Phase. Input data is sampled at the middle of the data output time. BIT6 1 SPI Clock Edge Select Bit. Data will be transmitted on the rising edge of the serial clock. BIT5 X Data Address Bit P BIT4 X Stop Bit S BIT3 X Start Bit R/W BIT2 X Read/Write Bit Information UA BIT1 X Update Address BF BIT0 X Buffer Full Status Bit SMP BIT7 CKE D/A X=任意 レイアウト、グランド及びバイパス 最高の性能を得るためには、プリント回路基板(PCB)を 使用して下さい。アナログトレースとディジタルトレース を分離したレイアウトが必要であるため、ワイヤラップ ボードは推奨できません。アナログとディジタルライン を互いに平行に走らせないで下さい。又、ディジタル 経路がADCパッケージの下に来ないようにして下さい。 アナログとディジタルのPCBグランド部は別々にして、 2つのグランドシステム(アナログとディジタル)がただ 1つのスターポイント(図11)で接続されるようにして 下さい。ノイズを排除するためにスターグランドの電源 VDD へのグランドリターンはできるだけ短くし、また、低 インピーダンスにして下さい。ディジタル信号は敏感な アナログ及びリファレンス入力からできるだけ遠ざけ て配線して下さい。 VDD電源内の高周波ノイズがADC内の高速コンパレータ に影響を与える可能性があります。VDDは、0.1µF及び 1µFの並列コンデンサをMAX144/MAX145の電源ピン のできるだけ近くに配置してスターグランドにバイパス して下さい。最高の電源ノイズ除去比を得るには、コン デンサのリード線をできるだけ短くして下さい。電源 のノイズが特に大きい場合は、減衰抵抗(10Ω)を接続 して下さい。 VDD SCLK SCK DOUT SDI CS/SHDN I/O MAX144 MAX145 PIC16/17 GND GND 図10a. PIC16/PIC17コントローラ用の SPIインタフェースの接続 1ST BYTE READ SCLK CS/SHDN 1 2 3 4 2ND BYTE READ 5 6 7 CHID D11 D10 D9 8 9 10 11 12 13 14 15 16 HIGH-Z DOUT* SAMPLING INSTANT *WHEN CS/SHDN IS HIGH, DOUT = HIGH-Z MSB D8 D7 D6 D5 D4 D3 D2 D1 D0 LSB 図10b. PIC16/PIC17がマスターモードの時のSPIインタフェースタイミング(CKE = 1、CKP = 0、SMP = 0、 SSPM3∼SSPM0 = 0001) ______________________________________________________________________________________ 13 MAX144/MAX145 表3. SSPSTATレジスタの内容の詳細 MAX144/MAX145 +2.7V、低電力、2チャネル、108ksps シリアル12ビットADC、8ピンµMAXパッケージ POWER SUPPLIES +3V +3V GND +3V DGND R* = 10W 1mF 0.1mF VDD GND MAX144 MAX145 DIGITAL CIRCUITRY * OPTIONAL FILTER RESISTOR 図11. 電源バイパス及びグランディング チップ情報 _____________________________ TRANSISTOR COUNT: 2,058 SUBSTRATE CONNECTED TO GND 14 ______________________________________________________________________________________ +2.7V、低電力、2チャネル、108ksps シリアル12ビットADC、8ピンµMAXパッケージ 8LUMAXD.EPS ______________________________________________________________________________________ 15 MAX144/MAX145 パッケージ ________________________________________________________________________ パッケージ(続き) ___________________________________________________________________ PDIPN.EPS MAX144/MAX145 +2.7V、低電力、2チャネル、108ksps シリアル12ビットADC、8ピンµMAXパッケージ 販売代理店 〒169 -0051東京都新宿区西早稲田3-30-16（ホリゾン1ビル） TEL. (03)3232-6141 FAX. (03)3232-6149 マキシム社では全体がマキシム社製品で実現されている回路以外の回路の使用については責任を持ちません。回路特許ライセンスは明言されていません。 マキシム社は随時予告なしに回路及び仕様を変更する権利を保留します。 16 ____________________Maxim Integrated Products, 120 San Gabriel Drive, Sunnyvale, CA 94086 408-737-7600 © 1998 Maxim Integrated Products is a registered trademark of Maxim Integrated Products.