MAXIM MAX1296

19-1533; Rev 1; 2/00
KIT
ATION
EVALU
E
L
B
AVAILA
概要 ___________________________________
特長 ___________________________________
MAX1294/MAX1296は、逐次比較ADC、自動パワー
ダウン、高速ウェイクアップ(2µs)、内蔵クロック、
+2.5V内部リファレンス及び高速1 2ビットパラレル
インタフェースを備えた低電力12ビットアナログディ
ジタルコンバータ(ADC)です。これらの製品は、単一
+5Vアナログ電源で動作します。
◆ 分解能：12ビット、直線性：±0.5LSB
最大サンプリング速度420kspsにおける消費電力は僅か
10mWです。2つのソフトウェア選択可能なパワーダウン
モードにより、MAX1294/MAX1296は変換の合間に
シャットダウンすることができます。パラレルインタ
フェースにアクセスすると通常動作に戻ります。変換の
合間にパワーダウンすることにより、低サンプリング
速度における消費電流を10µA以下に低減できます。
いずれの素子も、アナログ入力はユニポーラ/バイポーラ
及びシングルエンド/疑似差動動作をソフトウェアで設定
できるようになっています。シングルエンドモードに
おいて、MAX1294は6つの入力チャネル、MAX1296は
2つの入力チャネルを持っています(疑似差動モードに
おいてはそれぞれ3つ及び1つの入力チャネル)。
本製品は、優れた動的性能及び低電力特性に加え、パッ
ケージが小型で使い易く、バッテリ駆動及びデータ収集
アプリケーション、あるいはその他の省電力、小型化が
必要な回路に最適です。MAX1294は2 8ピンQSOP
パッケージで提供されています。MAX1296は24ピン
QSOPです。ピンコンパチブルな+3V、12ビットバー
ジョンについては、MAX1295/MAX1297データシートを
参照して下さい。
アプリケーション _______________________
◆ 電源：+5V単一
◆ 内部+2.5Vリファレンス
◆ ソフトウェア設定可能なアナログ入力マルチプレクサ
6チャネルシングルエンド/
3チャネル疑似差動(MAX1294)
2チャネルシングルエンド/
1チャネル疑似差動(MAX1296)
◆ ユニポーラ/バイポーラアナログ入力を
ソフトウェア設定可能
◆ 低電流：
2.2mA(420ksps)
1.0mA(100ksps)
400µA(10ksps)
2µA(シャットダウン)
◆ フルパワー帯域幅が6MHzの内部トラック/ホールド
◆ パラレル12ビットインタフェース
◆ 小実装面積：28ピンQSOP(MAX1294)
24ピンQSOP(MAX1296)
ピン配置 _______________________________
TOP VIEW
D9 1
24 D10
工業用制御機器
データロギング
D8 2
23 D11
エネルギー管理
患者の監視
D7 3
22 VDD
データ収集機器
タッチスクリーン
D6 4
21 REF
D5 5
型番 ___________________________________
PART
TEMP. RANGE
MAX1294ACEI
0°C to +70°C
28 QSOP
INL
(LSB)
±0.5
MAX1294BCEI
0°C to +70°C
28 QSOP
±1
MAX1294AEEI
-40°C to +85°C
28 QSOP
±0.5
MAX1294BEEI
-40°C to +85°C
28 QSOP
±1
MAX1296ACEG
0°C to +70°C
24 QSOP
±0.5
MAX1296BCEG
PIN-PACKAGE
0°C to +70°C
24 QSOP
±1
MAX1296AEEG -40°C to +85°C
24 QSOP
±0.5
MAX1296BEEG -40°C to +85°C
24 QSOP
±1
D4 6
20 REFADJ
MAX1296
19 GND
D3 7
18 COM
D2 8
17 CH0
D1 9
16 CH1
D0 10
15 CS
INT 11
14 CLK
RD 12
13 WR
QSOP
Pin Configurations continued at end of data sheet.
標準動作回路はデータシートの最後に記載されています。
________________________________________________________________ Maxim Integrated Products
無料サンプル及び最新版データシートの入手にはマキシム社のホームページをご利用下さい。www.maxim-ic.com
1
MAX1294/MAX1296
420ksps、+5V、6/2チャネル、12ビットADC
+2.5Vリファレンス及びパラレルインタフェース付
MAX1294/MAX1296
420ksps、+5V、6/2チャネル、12ビットADC
+2.5Vリファレンス及びパラレルインタフェース付
ABSOLUTE MAXIMUM RATINGS
VDD to GND ..............................................................-0.3V to +6V
CH0–CH5, COM to GND ............................-0.3V to (VDD + 0.3V)
REF, REFADJ to GND.................................-0.3V to (VDD + 0.3V)
Digital Inputs to GND ...............................................-0.3V to +6V
Digital Outputs (D0–D11, INT) to GND.......-0.3V to (VDD + 0.3V)
Continuous Power Dissipation (TA = +70°C)
24-Pin QSOP (derate 9.5mW/°C above +70°C)..........762mW
28-Pin QSOP (derate 8.00mW/°C above +70°C)........667mW
Operating Temperature Ranges
MAX1294_C_ _/MAX1296_C_ _ .........................0°C to +70°C
MAX1294_E_ _/MAX1296_E_ _ ......................-40°C to +85°C
Storage Temperature Range .............................-65°C to +150°C
Lead Temperature (soldering, 10s) .................................+300°C
Stresses beyond those listed under “Absolute Maximum Ratings” may cause permanent damage to the device. These are stress ratings only, and functional
operation of the device at these or any other conditions beyond those indicated in the operational sections of the specifications is not implied. Exposure to
absolute maximum rating conditions for extended periods may affect device reliability.
ELECTRICAL CHARACTERISTICS
(VDD = +5V ±10%, COM = GND, REFADJ = VDD, VREF = +2.5V, 4.7µF capacitor at REF pin, fCLK = 7.6MHz (50% duty cycle),
TA = TMIN to TMAX, unless otherwise noted. Typical values are at TA = +25°C.)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
DC ACCURACY (Note 1)
Resolution
12
RES
Relative Accuracy (Note 2)
INL
Differential Nonlinearity
DNL
Bits
MAX129_A
±0.5
MAX129_B
±1
No missing codes over temperature
±1
LSB
±4
LSB
Offset Error
±4
Gain Error (Note 3)
LSB
LSB
Gain Temperature Coefficient
±2.0
ppm/°C
Channel-to-Channel Offset
Matching
±0.2
LSB
DYNAMIC SPECIFICATIONS (fIN(sine wave) = 50kHz, VIN = 2.5Vp-p, 420ksps, external fCLK = 7.6MHz, bipolar input mode)
Signal-to-Noise Plus Distortion
SINAD
Total Harmonic Distortion
(including 5th-order harmonic)
THD
Spurious-Free Dynamic Range
SFDR
67
70
dB
-80
-80
dB
dB
fIN1 = 49kHz, fIN2 = 52kHz
76
Channel-to-Channel Crosstalk
fIN = 175kHz (Note 4)
-78
dB
Full-Linear Bandwidth
SINAD > 68dB
350
kHz
Full-Power Bandwidth
-3dB rolloff
6
MHz
Intermodulation Distortion
IMD
dB
CONVERSION RATE
Conversion Time (Note 5)
tCONV
T/H Acquisition Time
tACQ
Aperture Delay
Duty Cycle
2
2.1
External acquisition/internal clock mode
2.5
3.0
Internal acquisition/internal clock mode
3.2
3.6
fCLK
3.5
25
External acquisition or external clock mode
<50
Internal acquisition/internal clock mode
<200
µs
4
400
External acquisition or external clock mode
Aperture Jitter
External Clock Frequency
External clock mode
ns
ns
ps
0.1
7.6
MHz
30
70
%
_______________________________________________________________________________________
420ksps、+5V、6/2チャネル、12ビットADC
+2.5Vリファレンス及びパラレルインタフェース付
(VDD = +5V ±10%, COM = GND, REFADJ = VDD, VREF = +2.5V, 4.7µF capacitor at REF pin, fCLK = 7.6MHz (50% duty cycle),
TA = TMIN to TMAX, unless otherwise noted. Typical values are at TA = +25°C.)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
ANALOG INPUTS
Unipolar, VCOM = 0
Analog Input Voltage Range
Single-Ended and Differential
(Note 6)
VIN
Multiplexer Leakage Current
Bipolar, VCOM = VREF/2
0
VREF
-VREF/2
+VREF/2
±0.01
On/off-leakage current, VIN = 0 or VDD
Input Capacitance
±1
12
CIN
V
µA
pF
INTERNAL REFERENCE
2.49
REF Output Voltage
REF Short-Circuit Current
REF Temperature Coefficient
TCREF
REFADJ Input Range
For small adjustments
REFADJ High Threshold
To power down the internal reference
Load Regulation (Note 7)
0 to 0.5mA output load
2.51
V
15
mA
±20
ppm/°C
±100
mV
VDD - 1
V
0.2
0.5
mV/mA
0.01
1
µF
4.7
10
µF
1.0
VDD +
50mV
V
300
µA
2
µA
Capacitive Bypass at REFADJ
Capacitive Bypass at REF
2.5
EXTERNAL REFERENCE AT REF
REF Input Voltage Range
VREF
REF Input Current
IREF
200
VREF = 2.5V, fSAMPLE = 420ksps
Shutdown mode
DIGITAL INPUTS AND OUTPUTS
Input Voltage High
4.0
VIH
Input Voltage Low
V
0.8
VIL
Input Hysteresis
200
VHYS
Input Leakage Current
IIN
CIN
Output Voltage Low
VOL
ISINK = 1.6mA
Output Voltage High
VOH
ISOURCE = 1mA
Three-State Output Capacitance
±1
15
Input Capacitance
Three-State Leakage Current
±0.1
VIN = 0 or VDD
V
mV
µA
pF
0.4
VDD - 0.5
V
V
ILEAKAGE
CS = VDD
±0.1
COUT
CS = VDD
15
±1
µA
pF
POWER REQUIREMENTS
Analog Supply Voltage
Positive Supply Current
4.5
VDD
IDD
IDD
Operating mode,
fSAMPLE = 420ksps
Standby mode
2.6
2.9
External reference
2.2
2.5
Internal reference
1.0
1.2
External reference
0.5
0.8
Shutdown mode
Power-Supply Rejection
PSR
5.5
Internal reference
VDD = 5V ±10%, full-scale input
V
mA
2
10
µA
±0.3
±0.7
mV
_______________________________________________________________________________________
3
MAX1294/MAX1296
ELECTRICAL CHARACTERISTICS (continued)
MAX1294/MAX1296
420ksps、+5V、6/2チャネル、12ビットADC
+2.5Vリファレンス及びパラレルインタフェース付
TIMING CHARACTERISTICS
(VDD = +5V ±10%, COM = GND, REFADJ = VDD, VREF = +2.5V, 4.7µF capacitor at REF pin, fCLK = 7.6MHz (50% duty cycle),
TA = TMIN to TMAX, unless otherwise noted. Typical values are at TA = +25°C.)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
CLK Period
tCP
132
ns
CLK Pulse Width High
tCH
40
ns
CLK Pulse Width Low
tCL
40
ns
Data Valid to WR Rise Time
tDS
40
ns
WR Rise to Data Valid Hold Time
tDH
0
ns
WR to CLK Fall Setup Time
tCWS
60
ns
CLK Fall to WR Hold Time
tCWH
40
ns
CS to CLK or WR Setup Time
tCSWS
40
ns
CLK or WR to CS Hold Time
tCSWH
0
ns
CS Pulse Width
tCS
100
ns
WR Pulse Width (Note 8)
tWR
60
ns
CS Rise to Output Disable
tTC
CLOAD = 20pF, Figure 1
10
60
ns
RD Rise to Output Disable
tTR
CLOAD = 20pF, Figure 1
10
40
ns
RD Fall to Output Data Valid
tDO
CLOAD = 20pF, Figure 1
10
50
ns
RD Fall to INT High Delay
tINT1
CLOAD = 20pF, Figure 1
50
ns
CS Fall to Output Data Valid
tDO2
CLOAD = 20pF, Figure 1
100
ns
Note 1: Tested at VDD = +5V, COM = GND, unipolar single-ended input mode.
Note 2: Relative accuracy is the deviation of the analog value at any code from its theoretical value after offset and gain errors have
been removed.
Note 3: Offset nulled.
Note 4: On channel is grounded; sine wave applied to off channels.
Note 5: Conversion time is defined as the number of clock cycles times the clock period; clock has a 50% duty cycle.
Note 6: Input voltage range referenced to negative input. The absolute range for the analog inputs is from GND to VDD.
Note 7: External load should not change during conversion for specified accuracy.
Note 8: When bit 5 is set low for internal acquisition, WR must not return low until after the first falling clock edge of the conversion.
VDD
3k
DOUT
3k
CLOAD
20pF
a) High-Z to VOH and VOL to VOH
DOUT
CLOAD
20pF
b) High-Z to VOL and VOH to VOL
図1. イネーブル/ディセーブル時間用の負荷回路
4
_______________________________________________________________________________________
420ksps、+5V、6/2チャネル、12ビットADC
+2.5Vリファレンス及びパラレルインタフェース付
(VDD = +5V, VREF = +2.500V, fCLK = 7.6MHz, CL = 20pF, TA = +25°C, unless otherwise noted.)
DIFFERENTIAL NONLINEARITY vs.
DIGITAL OUTPUT CODE
0.4
0.3
0.2
0.1
0.1
0
-0.1
0
-0.2
-0.3
-0.3
-0.4
-0.4
-0.5
-0.5
3000
4000
5000
WITH EXTERNAL REFERENCE
0
0
1000
DIGITAL OUTPUT CODE
SUPPLY CURRENT vs. SUPPLY VOLTAGE
3000
4000
5000
1
10
RL = ∞
CODE = 101010100000
2.2
IDD (mA)
1k
10k 100k
1M
STANDBY CURRENT vs. SUPPLY VOLTAGE
2.1
2.0
100
fSAMPLE (Hz)
990
980
STANDBY IDD (µA)
RL = ∞
CODE = 101010100000
2.1
IDD (mA)
0.1
SUPPLY CURRENT vs. TEMPERATURE
2.3
MAX1294/6 toc03
2.2
2000
DIGITAL OUTPUT CODE
2.0
1.9
MAX1294/6 toc05
2000
100
10
MAX1294/6 toc04
1000
WITH INTERNAL REFERENCE
1000
-0.1
-0.2
0
10,000
IDD (µA)
0.2
DNL (LSB)
INL (LSB)
0.3
MAX1294/6-02
0.4
SUPPLY CURRENT vs. SAMPLE FREQUENCY
0.5
MAX1294/6-01
0.5
MAX1294/6-02A
INTEGRAL NONLINEARITY vs.
DIGITAL OUTPUT CODE
970
960
950
1.9
940
1.8
1.8
4.75
5.00
5.25
5.50
-40
-15
10
35
60
4.50
85
4.75
5.00
5.25
VDD (V)
TEMPERATURE (°C)
VDD (V)
STANDBY CURRENT vs. TEMPERATURE
POWER-DOWN CURRENT
vs. SUPPLY VOLTAGE
POWER-DOWN CURRENT
vs. TEMPERATURE
970
960
950
2.0
1.5
5.50
MAX1294/6 toc08
2.5
POWER-DOWN IDD (µA)
POWER-DOWN IDD (µA)
980
2.2
MAX1290/2 toc07
3.0
MAX1294/6 toc06
990
STANDBY IDD (µA)
930
1.7
4.50
2.1
2.0
1.9
940
1.0
930
-40
-15
10
35
TEMPERATURE (°C)
60
85
4.50
4.75
5.00
VDD (V)
5.25
5.50
1.8
-40
-15
10
35
60
85
TEMPERATURE (°C)
_______________________________________________________________________________________
5
MAX1294/MAX1296
標準動作特性 ______________________________________________________________________
標準動作特性(続き)_________________________________________________________________
(VDD = +5V, VREF = +2.500V, fCLK = 7.6MHz, CL = 20pF, TA = +25°C, unless otherwise noted.)
REFERENCE VOLTAGE
vs. TEMPERATURE
MAX1294/6-10
2.51
2.50
2.50
2.49
2.49
1.0
OFFSET ERROR (LSB)
2.51
2.52
VREF (V)
4.50
4.75
5.00
5.25
-1.0
-40
5.50
-15
10
35
60
85
5.00
GAIN ERROR (LSB)
0
35
60
0
4.50
85
1.0
0.5
-2
-2
4.75
5.00
5.25
5.50
VDD (V)
TEMPERATURE (°C)
-40
-15
10
VDD = 5V
fIN = 50kHz
fSAMPLE = 400ksps
MAX1294/6-15
FFT PLOT
0
AMPLITUDE (dB)
-20
-40
-60
-80
-100
-120
-140
0
200
400
35
TEMPERATURE (°C)
20
600
800
1000
FREQUENCY (kHz)
6
5.50
1.5
-1
-1
2.0
MAX1294/6 toc13
1
GAIN ERROR (LSB)
0
5.25
GAIN ERROR vs. TEMPERATURE
2
MAX1294/6 toc12
1
10
4.75
VDD (V)
GAIN ERROR vs. SUPPLY VOLTAGE
OFFSET ERROR vs. TEMPERATURE
2
-15
4.50
TEMPERATURE (°C)
VDD (V)
-40
0
-0.5
2.48
2.48
0.5
MAX1294/6 toc14
VREF (V)
2.52
OFFSET ERROR vs. SUPPLY VOLTAGE
2.53
MAX1294/6-09
2.53
MAX1294/6 toc11
INTERNAL REFERENCE VOLTAGE
vs. SUPPLY VOLTAGE
OFFSET ERROR (LSB)
MAX1294/MAX1296
420ksps、+5V、6/2チャネル、12ビットADC
+2.5Vリファレンス及びパラレルインタフェース付
_______________________________________________________________________________________
60
85
420ksps、+5V、6/2チャネル、12ビットADC
+2.5Vリファレンス及びパラレルインタフェース付
端子
名称
機 能
MAX1294
MAX1296
1
1
D9
スリーステートディジタル出力(D9)
2
2
D8
スリーステートディジタル出力(D8)
3
3
D7
スリーステートディジタルI/Oライン(D7)
4
4
D6
スリーステートディジタルI/Oライン(D6)
5
5
D5
スリーステートディジタルI/Oライン(D5)
6
6
D4
スリーステートディジタルI/Oライン(D4)
7
7
D3
スリーステートディジタルI/Oライン(D3)
8
8
D2
スリーステートディジタルI/Oライン(D2)
9
9
D1
スリーステートディジタルI/Oライン(D1)
10
10
D0
スリーステートディジタルI/Oライン(D0)
11
11
INT
INTは、変換が完了して出力データの準備ができた時にローになります。
12
12
RD
アクティブロー読取り選択。CSがローの場合、RDの立下がりエッジがデータバス上
の読取り動作をイネーブルします。
13
13
WR
アクティブロー書込み選択。内部アクイジションモードにおいてCSがローの場合、
WRの立上がりエッジで構成データがラッチインされ、アクイジション及び
変換サイクルが始まります。外部アクイジションモードにおいてCSがローの場合、
WRの最初の立上がりエッジでアクイジションが終了し、変換が始まります。
14
14
CLK
クロック入力。外部クロックモードの場合、TTL/CMOSコンパチブルクロックでCLKを
駆動して下さい。内部クロックモードの場合、このピンをVDD又はGNDに接続して下さい。
15
15
CS
アクティブローチップセレクト。CSがハイの場合、ディジタル出力( INT、D11∼D0)
がハイインピーダンスになります。
16
—
CH5
アナログ入力チャネル5
17
—
CH4
アナログ入力チャネル4
18
—
CH3
アナログ入力チャネル3
19
—
CH2
アナログ入力チャネル2
20
16
CH1
アナログ入力チャネル1
21
17
CH0
アナログ入力チャネル0
22
18
COM
アナログ入力のグランドリファレンス。シングルエンドモードにおけるゼロコード
電圧を設定します。変換中は±0.5LSBまで安定していることが必要です。
23
19
GND
アナログ及びディジタルグランド
24
20
REFADJ
バンドギャップリファレンス出力/バンドギャップリファレンスバッファ入力。0.01µF
コンデンサでGNDにバイパスして下さい。外部リファレンスを使用する場合は、
REFADJをVDDに接続して内部バンドギャップリファレンスをディセーブルして下さい。
_______________________________________________________________________________________
7
MAX1294/MAX1296
端子説明 __________________________________________________________________________
MAX1294/MAX1296
420ksps、+5V、6/2チャネル、12ビットADC
+2.5Vリファレンス及びパラレルインタフェース付
端子説明(続き)_____________________________________________________________________
端子
名称
機 能
21
REF
バンドギャップリファレンスバッファ出力/外部リファレンス入力。内部リファレンス
を使用する場合は、4.7µFコンデンサをGNDに追加して下さい。
26
22
VDD
アナログ+5V電源。0.1µFコンデンサでGNDにバイパスして下さい。
27
23
D11
スリーステートディジタル出力(D11)
28
24
D10
スリーステートディジタル出力(D10)
MAX1294
MAX1296
25
REF
REFADJ
17k
AV =
2.05
(CH5)
(CH4)
(CH3)
(CH2)
CH1
ANALOG
INPUT
MULTIPLEXER
T/H
CHARGE REDISTRIBUTION
12-BIT DAC
CH0
12
COM
SUCCESSIVEAPPROXIMATION
REGISTER
CLK
1.22V
REFERENCE
COMP
CLOCK
CS
WR
RD
CONTROL LOGIC
&
LATCHES
MAX1294
MAX1296
INT
VDD
12
THREE-STATE, BIDIRECTIONAL
I/O INTERFACE
GND
D0–D11
12-BIT DATA BUS
( ) ARE FOR MAX1294 ONLY.
図2. 簡略化ファンクションダイアグラム
詳細 ___________________________________
コンバータの動作
MAX1294/MAX1296 ADCは、逐次比較(SAR)変換技法
及び入力トラック/ホールド(T/H)段を使用することに
8
より、アナログ入力信号を12ビットディジタル出力に
変換します。この出力フォーマットにより、標準マイ
クロプロセッサ(µP)へのインタフェースが容易になって
います。図2に、MAX1294/MAX1296の内部構造の
略図を示します。
_______________________________________________________________________________________
420ksps、+5V、6/2チャネル、12ビットADC
+2.5Vリファレンス及びパラレルインタフェース付
図3に、このADCのアナログコンパレータのサンプリング
構成を等価入力回路で示します。シングルエンドモード
では、IN+がMAX1294の場合はCH0∼CH5(図3a)、
MAX1296の場合はCH0∼CH1(図3b)に内部でスイッ
チングされ、IN-はCOMにスイッチングされます(表2)。
差動モードにおいては、IN+及びIN-はアナログ入力ペア
から選択され(表3)、内部でアナログ入力のどちらかに
スイッチングされます。この構成ではIN+の信号だけが
サンプリングされるため、疑似差動と呼ばれています。
リターン側(IN-)は、変換中、GNDに対して±0.5LSB
(最良の結果を得るには±0.1LSB)以内で安定している
必要があります。これを実現するには、(選択したアナ
ログ入力の)IN-とGNDの間に0.1µFのコンデンサを接続
して下さい。
アクイジション期間中は、正入力(IN+)として選択された
チャネルにより、コンデンサCHOLD が充電されます。
アクイジション期間の終了時にT/Hスイッチが開き、
CHOLDの電荷をIN+の信号のサンプルとして保持します。
12-BIT CAPACITIVE DAC
12-BIT CAPACITIVE DAC
VREF
CH0
VREF
COMPARATOR
INPUT
CHOLD
MUX –
+
ZERO
CH0
12pF
CSWITCH
RIN
800Ω
CH1
CSWITCH
HOLD
TRACK
CH4
CH5
ZERO
12pF
RIN
800Ω
CH1
CH2
CH3
COMPARATOR
INPUT
CHOLD
MUX –
+
T/H
SWITCH
COM
TRACK
AT THE SAMPLING INSTANT,
THE MUX INPUT SWITCHES
FROM THE SELECTED IN+
CHANNEL TO THE SELECTED
IN- CHANNEL.
T/H
SWITCH
COM
SINGLE-ENDED MODE: IN+ = CH0–CH5, IN- = COM.
DIFFERENTIAL MODE: IN+ AND IN- SELECTED FROM PAIRS OF
CH0/CH1 AND CH2/CH3, AND CH4/CH5
図3a. MAX1294の入力構造の略図
HOLD
AT THE SAMPLING INSTANT,
THE MUX INPUT SWITCHES
FROM THE SELECTED IN+
CHANNEL TO THE SELECTED
IN- CHANNEL.
SINGLE-ENDED MODE: IN+ = CH0–CH1, IN- = COM.
DIFFERENTIAL MODE: IN+ AND IN- SELECTED FROM PAIR
CH0/CH1.
図3b. MAX1296の入力構造の略図
表1. 制御バイトの機能の説明
BIT
NAME
FUNCTIONAL DESCRIPTION
PD1 and PD0 select the various clock and power-down modes.
D7, D6
D5
D4
D3
D2, D1, D0
PD1, PD0
0
0
Full Power-Down Mode. Clock mode is unaffected.
0
1
Standby Power-Down Mode. Clock mode is unaffected.
1
0
Normal Operation Mode. Internal clock mode selected.
1
1
Normal Operation Mode. External clock mode selected.
ACQMOD
ACQMOD = 0: Internal Acquisition Mode
ACQMOD = 1: External Acquisition Mode
SGL/DIF
SGL/DIF = 0: Pseudo-Differential Analog Input Mode
SGL/DIF = 1: Single-Ended Analog Input Mode
In single-ended mode, input signals are referred to COM. In pseudo-differential mode, the voltage
difference between two channels is measured (see Tables 2, 4).
UNI/BIP
UNI/BIP = 0: Bipolar Mode
UNI/BIP = 1: Unipolar Mode
In unipolar mode, an analog input signal from 0V to VREF can be converted; in bipolar mode, the
signal can range from -VREF/2 to +VREF/2.
A2, A1, A0
Address bits A2, A1, A0 select which of the 6/2 (MAX1294/MAX1296) channels is to be converted
(see Tables 2, 3).
_______________________________________________________________________________________
9
MAX1294/MAX1296
シングルエンド及び疑似差動動作
MAX1294/MAX1296
420ksps、+5V、6/2チャネル、12ビットADC
+2.5Vリファレンス及びパラレルインタフェース付
DIF = 1)
表2. シングルエンド動作のチャネル選択(SGL/D
A2
A1
A0
CH0
0
0
0
+
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
CH1
CH2*
CH3*
CH4*
CH5*
COM
-
+
+
+
+
+
-
*Channels CH2–CH5 apply to MAX1294 only.
DIF = 0)
表3. 疑似差動動作のチャネル選択(SGL/D
A2
A1
A0
CH0
0
0
0
+
CH1
CH2*
CH3*
CH4*
CH5*
0
0
1
0
1
0
0
1
1
1
0
0
+
-
1
0
1
-
+
+
+
+
*Channels CH2–CH5 apply to MAX1294 only.
変換期間は、入力マルチプレクサがCHOLDを正入力(IN+)
から負入力(IN-)にスイッチングした時から始まります。
このため、コンパレータの入力におけるノードZEROが
不平衡になります。変換サイクルの残りの時間で、
容量性DACによりノードZEROを12ビット分解能の制限
範囲で0Vに調整します。この動作は、12pF[(VIN+) (V IN -)]の電荷をCHOLD からバイナリ重み付の容量性
DACに移すことと等価です。この結果、アナログ入力
信号のディジタル表示が生成されます。
アナログ入力保護
内部保護ダイオードによりアナログ入力がVDDとGNDに
クランプされているため、チャネル入力ピンは(GND 300mV)∼(VDD + 300mV)の範囲で、損傷を起こすこと
なくスイングできます。しかし、フルスケール付近で
正確な変換を行うには、入力が(VDD + 50mV)を超えず、
また(GND - 50mV)を下回らないようにして下さい。
オフチャネルのアナログ入力が電源を50mV以上超えた
場合は、入力電流を4mAまでに制限して下さい。
トラック/ホールド
MAX1294/MAX1296 T/H段は、WRの立上がりエッジで
トラッキングモードに入ります。外部アクイジション
モードにおいて、本素子は次のWRの立上がりエッジで
ホールドモードに入ります。内部アクイジションモード
10
においては、制御バイトを書き込んでから4つ目の
クロックの立下がりエッジでホールドモードに入ります。
これは、内部クロックモードにおいては制御バイトへの
書込みから約1µs後に起こることに注意して下さい。
シングルエンド動作の場合は、IN-がCOMに接続され、
コンバータは“+”入力をサンプリングします。疑似差動
動作の場合は、IN-が負入力“-”に接続され、│(IN+) (IN-)│の差がサンプリングされます。次の変換の始めに
正入力が再びIN+に接続され、CHOLD は入力信号電圧
まで充電されます。
T/Hが入力信号を取込むために要する時間は、入力容量
が充電される速さの関数になっています。入力信号の
ソースインピーダンスが高いとアクイジション時間は
長くなるため、変換と変換の間の時間を長くする必要
があります。アクイジション時間tACQは素子が信号を
取込むために要する最大時間であり、信号の取込みに
必要な最低時間にもなっています。これは次式で計算
されます。
tACQ = 9(RS + RIN)CIN
ここで、R Sは入力信号のソースインピーダンス、R IN
(800Ω)は入力抵抗、そしてCIN(12pF)はADCの入力
容量です。ソースインピーダンスが3kΩ以下であれば、
MAX1294/MAX1296のAC性能に大きな影響はありま
せん。
______________________________________________________________________________________
420ksps、+5V、6/2チャネル、12ビットADC
+2.5Vリファレンス及びパラレルインタフェース付
入力帯域幅
MAX1294/MAX1296のT/H段はフルリニア帯域幅が
350kHz、フルパワー帯域幅が6MHzであるため、高速
のトランジェントの数値化、及びアンダーサンプリング
技法を使用することにより帯域幅がADCのサンプリング
速度以上の帯域の周期信号を測定できます。高周波信号
が計測する周波数帯域にエイリアシングするのを防ぐ
ために、アンチエイリアシングフィルタリングを推奨
します。
アクイジションモードを使用して下さい。ユーザは2つ
の別々の書込みパルスを使用することにより、アクイジ
ション及び変換開始を制御します。第1のパルスは
ACQMOD =1で書き込まれ、長さ不定のアクイジション
期間を開始します。第2の書込みパルスはACQMOD = 0
(制御バイトのその他全てのビットは不変)で書き込まれ、
WRの立上がりエッジでアクイジションを終了して変換
を開始します(図5)。
入力マルチプレクサのアドレスビットは、第1及び第2の
書込みパルスで同じ値を持っていることが必要です。
パワーダウンモードビット(PD0、PD1)は、第2の書込み
パルスで新しい値にすることができます(「パワーダウン
モード」を参照)。制御バイトのその他のビットを変更
すると変換が破壊されます。
変換の読取り
変換開始方法
制御バイトを書き込むことによって変換を開始して
下さい。制御バイトはマルチプレクサチャネルを選択し、
MAX1294/MAX1296をユニポーラ又はバイポーラ動作
に設定します。書込みパルス( WR + CS)は、アクイジ
ション期間又は複合アクイジション+変換を開始でき
ます。サンプリング期間は、アクイジション期間の最後
に始まります。入力制御バイト(表1)のアクイジション
モード(ACQMOD)ビットは、信号の取り込み方として
内部アクイジション及び外部アクイジションの2つの
オプションを提供しています。クロック又はアクイジ
ションモードが内部と外部のいずれの場合も、変換期間
は13クロックサイクルだけ持続します。変換中に新しい
制御バイトを書き込むと、その変換が中止されて新しい
アクイジション期間が開始されます。
内部アクイジション
制御バイトを書き込む時にACQMODをクリアしておくと
(ACQMOD = 0)、内部アクイジションが選択されます。
この場合、持続時間が内部で設定されたアクイジション
期間が書込みパルスによって始まります。変換はこの
アクイジション期間が終わった時に開始されます(3外部
クロックサイクル、あるいは内部クロックモードの場合
は約1µs)(図4)。内部アクイジションと内部クロックの
組み合わせの場合、アパーチャジッタが200psに達する
ことがあります。内部クロックでジッタ仕様50psを
実現する場合は、常に外部アクイジションモードを
使用して下さい。
標準割込み信号INTが提供されており、変換が終了して
有効な結果が読み取れる状態になったことをマイクロ
プロセッサに知らせるためにMAX1294/MAX1296が
出すフラグとして使用できます。INTは、変換が完了して
出力データが準備できた時にローになります(図4、5)。
そして、最初の読取りサイクルが始まった時、又は
新しい制御バイトが書き込まれた時にINTはハイに戻り
ます。
クロックモードの選択
MAX1294/MAX1296は、内部又は外部クロックの
いずれでも動作します。制御ビットD6及びD7によって、
内部又は外部クロックモードを選択します。その時の
入力ワードでパワーダウンモードが選択されると、
素子は最後にリクエストされたクロックモードを保持
します。内部及び外部クロックモードのいずれの場合も、
内部又は外部アクイジションのどちらでも使用できます。
パワーアップ時には、MAX1294/MAX1296はデフォ
ルトの外部クロックモードになります。
内部クロックモード
内部クロックモードにすると、µPはSAR変換クロックを
動作させる役割から解放されます。このモードを選択
するには、制御バイトのD7を1に、ビットD6に0に設定
する必要があります。これにより内部クロック周波数が
選択され、変換時間が3.6µsとなります。内部クロック
モードを使用する場合は、CLKピンがフローティングに
ならないようにハイ又はローに接続して下さい。
外部アクイジション
サンプリングアパーチャを正確に制御する場合やアク
イジションと変換時間を連携して制御する場合は、外部
______________________________________________________________________________________
11
MAX1294/MAX1296
0.01µFコンデンサが個々のアナログ入力に接続されて
いる場合は、これ以上のソースインピーダンスの使用も
可能です。入力コンデンサと入力ソースインピーダンス
によってRCフィルタが形成され、ADCの信号帯域幅を
制限することに注意して下さい。
MAX1294/MAX1296
420ksps、+5V、6/2チャネル、12ビットADC
+2.5Vリファレンス及びパラレルインタフェース付
tCS
CS
tACQ
tCSWS
tCSWH
tWR
tCONV
WR
tDH
tDS
CONTROL
BYTE
D11–D0
ACQMOD ="0"
tINT1
INT
RD
tTR
tD0
HIGH-Z
VALID DATA
DOUT
HIGH-Z
図4. 内部アクイジションモードを使用した変換のタイミング
tCS
CS
tCSWS
tWR
tACQ
tCSLOH
tCONV
WR
tDH
tDS
CONTROL
BYTE
ACQMOD = "1"
D11–D0
CONTROL
BYTE
ACQMOD = "0"
tNT1
INT
RD
tD0
HIGH-Z
tTR
VALID DATA
DOUT
図5. 外部アクイジションモードを使用した変換のタイミング
12
______________________________________________________________________________________
HIGH-Z
420ksps、+5V、6/2チャネル、12ビットADC
+2.5Vリファレンス及びパラレルインタフェース付
ディジタルインタフェース
外部クロックモードを選択するには、制御バイトのD6
及びD7を1に設定する必要があります。図6に、外部
クロックによる内部(図6a)及び外部(図6b)アクイジ
ションモードのクロック及びWRタイミングの関係を示し
ます。適正動作には、デューティサイクルが30%∼
70%で周波数が100kHz∼4.8MHzのクロックを推奨
します。100kHz以下のクロック周波数でMAX1294/
MAX1296を動作させることは推奨できません。T/H段
のホールドコンデンサの両端の電圧が低下して性能が
劣化するためです。
入力(制御バイト)及び出力データは、スリーステート
パラレルインタフェース上で多重化されます。このパラ
レルインタフェース(I/O)は、標準µPと簡単にインタ
フェースすることができます。信号CS、WR及びRDが
書込み及び読取り動作を制御します。CSはチップ選択
信号です。この信号によって、µP はMAX1294/
MAX1296をI/Oポートとしてアドレス指定できます。
CSがハイの場合CLK WR及びRD入力がディセーブル
され、インタフェースは強制的にハイインピーダンス
(ハイZ)状態になります。
ACQUISITION STARTS
tCP
CONVERSION STARTS
ACQUISITION ENDS
CLK
tCWS tCH
WR
tCL
WR GOES HIGH WHEN CLK IS HIGH
ACQMOD = "0"
tCWH
ACQUISITION STARTS
ACQUISITION ENDS
CONVERSION STARTS
CLK
WR
ACQMOD = "0"
WR GOES HIGH WHEN CLK IS LOW
図6a. 外部クロック及びWRタイミング(内部アクイジションモード)
ACQUISITION ENDS
ACQUISITION STARTS
CONVERSION STARTS
CLK
tCWS
tDH
WR
ACQMOD = "0"
ACQMOD = "1"
WR GOES HIGH WHEN CLK IS HIGH
ACQUISITION STARTS
ACQUISITION ENDS
CONVERSION STARTS
CLK
tCWH
tDH
WR
ACQMOD = "1"
WR GOES HIGH WHEN CLK IS LOW
ACQMOD = "0"
図6b. 外部クロック及びWRタイミング(外部アクイジションモード)
______________________________________________________________________________________
13
MAX1294/MAX1296
外部クロックモード
MAX1294/MAX1296
420ksps、+5V、6/2チャネル、12ビットADC
+2.5Vリファレンス及びパラレルインタフェース付
表4. 制御バイトフォーマット
D7
(MSB)
D6
D5
D4
D3
D2
D1
D0
(LSB)
PD1
PD0
ACQMOD
SGL/DIF
UNI/BIP
A2
A1
A0
入力フォーマット
制御ビットシーケンスは、書き込みコマンド中にピン
D7∼D0にラッチされます。表4に制御バイトフォー
マットを示します。
出力フォーマット
MAX1294/MAX1296の12ビット幅出力フォーマットは、
ユニポーラモードにおいてはバイナリ、バイポーラモード
においては2の補数形式です。CS、RD、WR、INT及び
12ビットの出力データは、16ビットデータバスに直接
インタフェースすることができます。出力データを読み
取る時にはCS及びRDがローであることが必要です。
アプリケーション情報 ___________________
パワーオンリセット
最初に電源が投入された時には、内部パワーオンリセット
回路によってMAX1294/MAX1296が外部クロック
モードで起動され、INTがハイに設定されます。電源が
安定化した後の内部リセット時間は10µsです。この時に
変換を行わないで下さい。内部リファレンスを使用する
場合は、VREFが安定するために500µsを要します。
内部及び外部リファレンス
MAX1294/MAX1296には、内部又は外部リファレンス
電圧を使用できます。外部リファレンス電圧は、直接
REF又はREFADJに接続できます。
いずれの製品も、内部バッファはREFで+2.5Vを供給
するように設計されています。内部でトリミングされた
+1.22Vリファレンスが利得+2.05V/Vでバッファされて
います。
内部リファレンス
内部リファレンス使用時のフルスケール範囲は、ユニ
ポーラ入力の場合+2.5V、バイポーラ入力の場合
±1.25Vです。内部リファレンスバッファは、リファ
レンス電圧の微調整(±100mV)が可能になっています。
図7を参照して下さい。
注記：リファレンスバッファは、REFとGNDの間の外部
コンデンサ(4.7µF min)で補償される必要があります。
これは、リファレンスノイズ及びADCからのスイッ
チングスパイクを低減するためです。リファレンスの
ノイズをさらに小さくするには、REFADJとGNDの間に
0.01µFコンデンサを接続して下さい。
14
VDD = +5V
50k
MAX1294
MAX1296
330k
50k
REFADJ
4.7µF
REF
0.01µF
図7. 外部ポテンショメータを使用したリファレンス
電圧調整
外部リファレンス
MAX1294とMAX1296はいずれも、内部リファレンス
バッファアンプの入力(REFADJ)又は出力(REF)のどちら
においても外部リファレンスを接続できます。
REFADJ入力を使用すると、外部リファレンスをバッファ
する必要がなくなります。REFADJの入力インピーダンス
は17kΩ(typ)です。
外部リファレンスをREFに印加する時は、REFADJをVDD
に接続することによって内部リファレンスバッファを
ディセーブルして下さい。REFにおけるDC入力抵抗は
25kΩであるため、REFにおける外部リファレンスは
変換中に最大200µAのDC負荷電流を供給し、出力イン
ピーダンスが10Ω以下であることが必要です。リファ
レンスの出力インピーダンスがこれより大きい場合や
ノイズが大きい場合には、REFピンの近くで4.7µFコン
デンサを使用してバイパスして下さい。
パワーダウンモード
変換の合間にコンバータを低電流シャットダウン状態に
することによって、電力を節約することができます。
制御バイトのD6及びD7を使用して、スタンバイモード
又はシャットダウンモードを選択して下さい(表1及び4)。
いずれのソフトウェアパワーダウンモードにおいても
パラレルインタフェースはアクティブのままですが、
ADコンバートは行われません。
スタンバイモード
スタンバイモードにおける消費電流は1mA(typ)です。
素子は、次のWRの立上がりエッジでパワーアップし、
変換可能な状態になります。このようにターンオンが
速いため、420ksps以下の変換速度において大幅な
省電力が可能です。
______________________________________________________________________________________
420ksps、+5V、6/2チャネル、12ビットADC
+2.5Vリファレンス及びパラレルインタフェース付
UNIPOLAR MODE
BIPOLAR MODE
Full Scale
VREF + COM
Zero Scale
COM
Zero Scale
COM
—
—
Negative Full Scale
-VREF/2 + COM
Positive Full Scale
111 . . . 111
FS = REF + COM
111 . . . 110
ZS = COM
FULL-SCALE
TRANSITION
011 . . . 111
FS = REF + COM
2
011 . . . 110
ZS = COM
000 . . . 010
100 . . . 010
1LSB =
100 . . . 000
000 . . . 001
REF
4096
000 . . . 000
011 . . . 111
111 . . . 111
011 . . . 110
111 . . . 110
011 . . . 101
111 . . . 101
000 . . . 001
100 . . . 001
000 . . . 000
100 . . . 000
0 1
(COM)
VREF/2 + COM
OUTPUT CODE
OUTPUT CODE
100 . . . 001
MAX1294/MAX1296
表5. ユニポーラ及びバイポーラ動作のフルスケール及びゼロスケール
2
COM*
- FS
FS
2048
INPUT VOLTAGE (LSB)
-REF
+ COM
2
REF
1LSB =
4096
-FS =
+FS - 1LSB
INPUT VOLTAGE (LSB)
FS - 3/2LSB
*COM ≤ VREF/2
図8. ユニポーラ伝達関数
図9. バイポーラ伝達関数
シャットダウンモード
ます。コード遷移は連続する整数のLSB値同士の中間で
起こります。出力コードはバイナリで、1LSB =
(VREF/4096)です。
シャットダウンモードにおいては、自己消費電流を
費やす全てのチップ機能がターンオフされて、その時の
変換が完了した直後に標準消費電流が2µAに低下します。
MAX1294/MAX1296は、WRの立上がりエッジで
シャットダウンモードを終了して通常動作に戻ります。
4.7µFのリファレンスバイパスコンデンサを使用して
フル12ビット精度を実現するには、パワーアップの後に
500µsが必要です。この500µsをフルパワーモードで
なくスタンバイモードで待つと、消費電力を3分の1以下
に減らすことができます。外部リファレンスを使用する
場合には、パワーアップ後の待ち時間は僅か50µsで済み
ます。スタンバイモードに入るには、制御バイトでスタン
バイモードを指定してダミーの変換を行って下さい。
注記：REFとGNDの間のバイパスコンデンサが4.7µF
よりも大きいと、パワーアップ遅延が長くなります。
伝達関数
表5に、ユニポーラ及びバイポーラモードのフルスケール
電圧範囲を示します。図8に公称ユニポーラ入力/出力
(I/O)伝達関数を、図9にバイポーラ(I/O)伝達関数を示し
最大サンプリング速度/475kspsを実現する方法
最大クロック周波数7.6MHzで動作している時、1 8
クロックサイクル毎に変換を完了することにより仕様の
スループット420kspsを実現できます。18サイクルの
内訳は、1書込みサイクル、3アクイジションサイクル、
13変換サイクル、及び1読取りサイクルです。これは、
次の制御バイトが書き込まれる前に最後の変換結果が
読み取られると仮定しています。さらに速くするために、
次の変換のアクイジションサイクルを開始するための
制御ワードを先に書き込み、その後バスから前の変換の
結果を読み取るようにすると、最大475kspsのスルー
プットを実現できます。この技法(図10)を使用すると、
1 6クロックサイクル毎に変換を完了することができ
ます。アクイジション中又は変換中にデータバスで
スイッチングが起こると電源ノイズの原因となり、真の
12ビット性能を実現することが難しくなることに注意
して下さい。
______________________________________________________________________________________
15
MAX1294/MAX1296
420ksps、+5V、6/2チャネル、12ビットADC
+2.5Vリファレンス及びパラレルインタフェース付
1
CLK
WR
RD
D7–D0
STATE
CONTROL
WORD
; ;
2
3
4
5
6
7
8
9
D11–
D0
10
11
12
13
14
15
16
D11–D0
CONTROL WORD
ACQUISITION
CONVERSION
ACQUISITION
SAMPLING INSTANT
図10. 最も速い変換のタイミング図
レイアウト、グランド、及びバイパス
最高の性能を得るには、プリント回路基板を使用して
下さい。ワイヤラップ構成は推奨できません。これは
ディジタル信号ラインとアナログ信号ラインを分離する
レイアウトを必要とするためです。アナログとディジ
タルラインを互いに並行に走らせないで下さい。又、
ディジタルラインがADCパッケージの下に配置されない
ようにして下さい。アナログとディジタルのプリント
基板グランド部分は別々にして、2つのグランドシステム
(アナログとディジタル)が1つのスターポイント(図11)
だけで接続されるようにして下さい。ノイズを排除する
ために、このスターグランドから電源へのグランド
リターンはできるだけ短く、且つ低インピーダンスに
して下さい。ディジタル信号は敏感なアナログ及びリファ
レンス入力から離して配線して下さい。
電源(VDD)内の高周波ノイズがADCの高速コンパレータに
影響を与える可能性があります。VDDは、MAX1294/
MAX1296にできるだけ近いところで並列の0.1µF及び
4 . 7µF コンデンサを使用することによって、スター
グランドにバイパスして下さい。最高の電源ノイズ除去比
を得るためには、コンデンサのリード線をできるだけ
短くして下さい。電源のノイズが特に大きい場合は、
減衰抵抗(5Ω)を接続して下さい。
16
SUPPLIES
+5V
R* = 5Ω
+5V
GND
+5V
DGND
4.7µF
0.1µF
VDD
GND
COM
MAX1294
MAX1296
*OPTIONAL
図11. 電源及びグランド接続
______________________________________________________________________________________
DIGITAL
CIRCUITRY
420ksps、+5V、6/2チャネル、12ビットADC
+2.5Vリファレンス及びパラレルインタフェース付
信号対雑音+歪み
積分非直線性
信号対雑音+歪み(SINAD)は、基本入力周波数のRMS振幅
とその他全てのADC出力信号のRMS等価値の比です。
積分非直線性(INL)は、実際の伝達関数値の直線からの
偏差です。この直線は、ベストストレートラインフィット
あるいはオフセット及び利得誤差をヌル(ゼロ)にした後
に、伝達関数のエンドポイント間を結んだ線です。
MAX1294/MAX1296のINLパラメータは、エンド
ポイント法によって測定されます。
微分非直線性
微分非直線性(DNL)は、実際のステップの高さと1LSBの
理想的な値の間の差です。DNL誤差の仕様が1LSB未満
であれば、そのDACはミッシングコードがないこと、
及び伝達関数が単調であることが保証されます。
アパーチャジッタ
アパーチャジッタ(tAJ)は、サンプルとサンプル間の時間
のばらつきです。
アパーチャディレー
アパーチャディレー(tAD)は、サンプリングクロックの
立上がりエッジと実際にサンプルが取られる瞬間の間
の時間です。
SINAD(dB) = 20･log(信号RMS/ノイズRMS)
有効ビット数
有効ビット数(ENOB)は、特定の入力周波数及びサンプ
リングレートにおけるADCの包括的な精度です。理想的
なADCの誤差は、数値化ノイズのみからなっています。
入力範囲がADCのフルスケール範囲に等しい場合、有効
ビット数は次式で計算できます。
ENOB = (SINAD - 1.76)/6.02
全高調波歪み
全高調波歪み(THD)は、入力信号の最初の5つの高調波
RMS和と基本波そのものの比です。これは次式で表され
ます。


THD = 20 ⋅log   V22 + V32 + V4 2 + V52  / V1


ここで、V1は基本波の振幅、V2∼V5は2次∼5次高調波
の振幅です。
スプリアスフリーダイナミックレンジ
信号対雑音比
ディジタルサンプルから完ぺきに再構築された波形の
場合、信号対雑音比SNRはフルスケールアナログ入力
(RMS値)のRMS量子化エラー(残留エラー)に対する比
です。理想的な最小アナログディジタルノイズは量子化
エラーのみに起因し、ADCの分解能(Nビット)によって
直接決まります。
SNR = (6.02・N + 1.76)dB
現実には、量子化ノイズの他にもサーマルノイズ、リファ
レンスノイズ、クロックジッタ等のノイズソースがあり
ます。このため、SNRを計算するときはRMS信号と
RMSノイズの比をとります。RMSノイズは基本波以外
の全てのスペクトル成分、最初の5つの高調波及びDC
オフセットを含みます。
スプリアスフリーダイナミックレンジ(SFDR)は、基本波
(最大信号成分)のRMS振幅と次に大きな歪み成分の
RMS値の比です。
チップ情報 _____________________________
TRANSISTOR COUNT: 5781
SUBSTRATE CONNECTED TO GND
______________________________________________________________________________________
17
MAX1294/MAX1296
用語の定義 _____________________________
MAX1294/MAX1296
420ksps、+5V、6/2チャネル、12ビットADC
+2.5Vリファレンス及びパラレルインタフェース付
標準動作回路 ______________________________________________________________________
CLK
CLK
+5V
MAX1294 VDD
µP
CONTROL
INPUTS
CS
REF
WR
REFADJ
0.1µF
4.7µF
RD
INT
D11
µP
CONTROL
INPUTS
OUTPUT STATUS
CS
REF
WR
REFADJ
D11
D10
D9
D9
D8
D8
D7
D7
CH5
CH3
D4
CH2
D3
D2
D1
D0
GND
µP DATA BUS
CH1
CH0
COM
GND
µP DATA BUS
ピン配置(続き) __________________________
TOP VIEW
D9 1
28 D10
D8 2
27 D11
D7 3
26 VDD
D6 4
25 REF
D5 5
D4 6
24 REFADJ
MAX1294
23 GND
D3 7
22 COM
D2 8
21 CH0
D1 9
20 CH1
D0 10
19 CH2
INT 11
18 CH3
RD 12
17 CH4
WR 13
16 CH5
CLK 14
15 CS
QSOP
18
OUTPUT STATUS
D3
COM
D0
INT
D5
CH0
D1
4.7µF
D4
ANALOG
INPUTS
CH1
D2
0.1µF
D6
CH4
D5
+2.5V
RD
D10
D6
+5V
MAX1296 VDD
+2.5V
______________________________________________________________________________________
ANALOG
INPUTS
420ksps、+5V、6/2チャネル、12ビットADC
+2.5Vリファレンス及びパラレルインタフェース付
QSOP.EPS
______________________________________________________________________________________
19
MAX1294/MAX1296
パッケージ ________________________________________________________________________
MAX1294/MAX1296
420ksps、+5V、6/2チャネル、12ビットADC
+2.5Vリファレンス及びパラレルインタフェース付
NOTES
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