NJU6655

NJU6655
暫定資料
64 コモン×
コモン×160 セグメント＋
セグメント＋1 マーク用
マーク用コモン出力
コモン出力
ビットマップ LCD ドライバ
! 概 要
NJU6655 は、64 コモン×160 セグメント＋1 マーク用
コモン出力ビットマップ LCD ドライバです。
この LCD ドライバは、10,400 ビットの表示データ RAM,
CPU インターフェイス回路, コモン/セグメントドライバ
等で構成され、キャラクタやグラフィック表示が可能です。
8 ビットパラレル、またはシリアルインターフェイスを
経由して、CPU から送られてくるビットイメージの表示
データを内蔵の 10,400 ビット表示データ RAM に記憶し、
コモンドライバ, セグメントドライバを介して、ドットマ
トリックス LCD を駆動します。 NJU6655 のみでグラフ
ィック表示、あるいは 10 桁 4 行＋マークの 16×16 ドッ
トキャラクタ表示が可能です。
NJU6655 は、内部に発振回路を備え、外付け部品を少
なくすると共に、低消費電流及び、2.4V∼5.5V の動作電
圧範囲を実現していることにより、電池駆動の小型携帯機
器に最適です。
! 外 形
NJU6655CJ
! 特 長
徴
#
#
#
#
#
#
#
#
#
#
#
#
#
#
#
ビットマップ方式により、表示データ RAM と LCD ピクセルが 1 対 1 対応
表示データ RAM 10,400 ビット
LCD 駆動出力数 64 コモン×160 セグメント＋1 マーク用コモン
8 ビットバスインターフェイス 68/80 系 CPU に直結可能
シリアルインターフェイス (SI, SCL, A0, CS1b, CS2)
バイアス比をプログラムで選択可能 1/5,1/7,1/9 バイアス
豊富なインストラクションセット
表示オン/オフ、表示開始ラインアドレスセット、ページアドレスセット、カラムアドレスセット、
ステータスリード、表示データ書き込み、表示データ読み出し、ADC セレクト、表示正転/反転、
スタティックドライブオン/オフ、バイアスセレクト、リードモディファイライト、エンド、
リセット、コモン出力状態セット、内蔵電源制御セット、V5 電圧調整用内部抵抗比セット、
電子ボリュームモードセット、電子ボリュームレジスタセット、スタティックインジケータオン/オフ、
スタティックインジケータレジスタセット、パワーセーブ、パワーセーブ解除、
n ライン反転駆動レジスタセット、n ライン反転駆動解除、パーシャルセレクト、内蔵発振回路オン
液晶駆動電源回路内蔵
4 倍昇圧回路(昇圧出力極性 : 負電圧(VDD 基準))、電圧調整回路、ボルテージフォロア×4
ボルテージレギュレータ内蔵
高精度電子ボリューム機能内蔵 (64 ステップ)
低消費電流 T.B.D. (Typ.)
動作電圧 （全て VDD 基準）
・ロジック動作電圧 : -2.4V∼-5.5V
・昇圧用動作電圧
: -2.4V∼-6.0V
・液晶駆動電圧
: -4.5V∼-18.0V
COG 対応スリムチップ
外形 バンプチップ
C-MOS 構造 (サブストレート : N)
Ver.2007-11-20
-1-
NJU6655
DUMMY19
DUMMY18
DUMMY17
S156
S155
DUMMY1
DUMMY2
TEST1
SYNC
FRS
FR
CL
DOFb
SYNC
VSS
CS1b
CS2
VDD
RESb
A0
VSS
WRb
RDb
VDD
D0
D1
D2
D3
D4
D5
D6(SCL)
D7(SI)
VDD
VDD
VDD
VDD
VDD
VSS
VSS
VSS
VSS2
VSS2
VSS2
VSS2
VSS2
VOUT
VOUT
C3C3+
C1
C1+
C1C1C2C2+
C2
+
C2
VSS
VSS
VRS
VRS
DUMMY3
DUMMY4
VDD
VDD
V1
V1
V2
V2
V3
V3
V4
V4
V5
V5
VR
VDD
M/S
CLS
VSS
C86
P/S
VDD
TEST2
VSS
IRS
VDD
DUMMY5
DUMMY6
Ｙ
Ｘ
チップセンター
チップサイズ
チップ厚
バンプサイズ
バンプピッチ
バンプ高さ
バンプ材質
昇圧出力極性
サブストレート
: X=0μm, Y=0μm
: X=8.88mm,Y=2.77mm
: 675μm ± 30μm
: 130μm x 31μm
: 50μm(Min.)
: 17.5μm(Typ.)
: Au
:負電圧(VDD 基準)
:N
S4
S3
DUMMY16
DUMMY15
DUMMY14
DUMMY13
DUMMY12
DUMMY11
S2
S1
S0
COMM
C0
C30
C31
DUMMY10
DUMMY9
DUMMY8
DUMMY7
-2-
DUMMY20
DUMMY21
DUMMY22
S157
S158
S159
C32
C33
C63
COMM
DUMMY23
DUMMY24
DUMMY25
DUMMY26
! PAD 配置図
Ver.2007-11-20
NJU6655
! PAD 座標
PAD No.
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
Ver.2007-11-20
端子名
DUMMY1
DUMMY2
TEST1
SYNC
FRS
FR
CL
DOFb
SYNC
VSS
CS1b
CS2
VDD
RESb
A0
VSS
WRb
RDb
VDD
D0
D1
D2
D3
D4
D5
D6(SCL)
D7(SI)
VDD
VDD
VDD
VDD
VDD
VSS
VSS
VSS
VSS2
VSS2
VSS2
VSS2
VSS2
VOUT
VOUT
C3
C3
+
C1
+
C1
C1
C1
C2
C2
X= μm
-4092
-4042
-3919
-3796
-3637
-3417
-3197
-2976
-2756
-2598
-2474
-2317
-2194
-2071
-1914
-1790
-1667
-1510
-1387
-1229
-1008
-788
-567
-347
-127
94
314
472
522
572
622
672
722
772
822
872
922
972
1022
1072
1122
1172
1222
1272
1322
1372
1422
1472
1522
1572
チップサイズ 8.88 x 2.77mm(チップセンター X=0μm, Y=0μm)
PAD No.
Y= μm
端子名
X= μm
Y= μm
+
-1213
51
C2
1622
-1213
+
-1213
52
C2
1672
-1213
-1213
53
VSS
1722
-1213
-1213
54
VSS
1772
-1213
-1213
55
VRS
1822
-1213
-1213
56
VRS
1872
-1213
-1213
57
DUMMY3
1922
-1213
-1213
58
DUMMY4
1972
-1213
-1213
59
VDD
2022
-1213
-1213
60
VDD
2072
-1213
-1213
61
V1
2122
-1213
-1213
62
V1
2172
-1213
-1213
63
V2
2222
-1213
-1213
64
V2
2272
-1213
-1213
65
V3
2322
-1213
-1213
66
V3
2372
-1213
-1213
67
V4
2422
-1213
-1213
68
V4
2472
-1213
-1213
69
V5
2522
-1213
-1213
70
V5
2572
-1213
-1213
71
VR
2622
-1213
-1213
72
VDD
2672
-1213
-1213
73
M/S
2796
-1213
-1213
74
CLS
2953
-1213
-1213
75
VSS
3076
-1213
-1213
76
C86
3199
-1213
-1213
77
P/S
3356
-1213
-1213
78
VDD
3480
-1213
-1213
79
TEST2
3603
-1213
-1213
80
VSS
3726
-1213
-1213
81
IRS
3849
-1213
-1213
82
VDD
3972
-1213
-1213
83
DUMMY5
4022
-1213
-1213
84
DUMMY6
4072
-1213
-1213
85
DUMMY7
4265
-1037
-1213
86
DUMMY8
4265
-987
-1213
87
DUMMY9
4265
-937
-1213
88
DUMMY10
4265
-887
-1213
89
C31
4265
-837
-1213
90
C30
4265
-787
-1213
91
C29
4265
-737
-1213
92
C28
4265
-687
-1213
93
C27
4265
-637
-1213
94
C26
4265
-587
-1213
95
C25
4265
-537
-1213
96
C24
4265
-487
-1213
97
C23
4265
-437
-1213
98
C22
4265
-387
-1213
99
C21
4265
-337
-1213
100
C20
4265
-287
-3-
NJU6655
PAD No.
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
-4-
端子名
C19
C18
C17
C16
C15
C14
C13
C12
C11
C10
C9
C8
C7
C6
C5
C4
C3
C2
C1
C0
COMM
S0
S1
S2
DUMMY11
DUMMY12
DUMMY13
DUMMY14
DUMMY15
DUMMY16
S3
S4
S5
S6
S7
S8
S9
S10
S11
S12
S13
S14
S15
S16
S17
S18
S19
S20
S21
S22
X= μm
4265
4265
4265
4265
4265
4265
4265
4265
4265
4265
4265
4265
4265
4265
4265
4265
4265
4265
4265
4265
4265
4265
4265
4265
4265
4265
4265
4115
4065
4015
3965
3915
3865
3815
3765
3715
3665
3615
3565
3515
3465
3415
3365
3315
3265
3215
3165
3115
3065
3015
Y= μm
-237
-187
-137
-87
-37
13
63
113
163
213
263
313
363
413
463
513
563
613
663
713
763
813
863
913
963
1013
1063
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
PAD No.
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
185
186
187
188
189
190
191
192
193
194
195
196
197
198
199
200
端子名
S23
S24
S25
S26
S27
S28
S29
S30
S31
S32
S33
S34
S35
S36
S37
S38
S39
S40
S41
S42
S43
S44
S45
S46
S47
S48
S49
S50
S51
S52
S53
S54
S55
S56
S57
S58
S59
S60
S61
S62
S63
S64
S65
S66
S67
S68
S69
S70
S71
S72
X= μm
2965
2915
2865
2815
2765
2715
2665
2615
2565
2515
2465
2415
2365
2315
2265
2215
2165
2115
2065
2015
1965
1915
1865
1815
1765
1715
1665
1615
1565
1515
1465
1415
1365
1315
1265
1215
1165
1115
1065
1015
965
915
865
815
765
715
665
615
565
515
Y= μm
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
Ver.2007-11-20
NJU6655
PAD No.
201
202
203
204
205
206
207
208
209
210
211
212
213
214
215
216
217
218
219
220
221
222
223
224
225
226
227
228
229
230
231
232
233
234
235
236
237
238
239
240
241
242
243
244
245
246
247
248
249
250
Ver.2007-11-20
端子名
S73
S74
S75
S76
S77
S78
S79
S80
S81
S82
S83
S84
S85
S86
S87
S88
S89
S90
S91
S92
S93
S94
S95
S96
S97
S98
S99
S100
S101
S102
S103
S104
S105
S106
S107
S108
S109
S110
S111
S112
S113
S114
S115
S116
S117
S118
S119
S120
S121
S122
X= μm
465
415
365
315
265
215
165
115
65
15
-35
-85
-135
-185
-235
-285
-335
-385
-435
-485
-535
-585
-635
-685
-735
-785
-835
-885
-935
-985
-1035
-1085
-1135
-1185
-1235
-1285
-1335
-1385
-1435
-1485
-1535
-1585
-1635
-1685
-1735
-1785
-1835
-1885
-1935
-1985
Y= μm
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
PAD No.
251
252
253
254
255
256
257
258
259
260
261
262
263
264
265
266
267
268
269
270
271
272
273
274
275
276
277
278
279
280
281
282
283
284
285
286
287
288
289
290
291
292
293
294
295
296
297
298
299
300
端子名
S123
S124
S125
S126
S127
S128
S129
S130
S131
S132
S133
S134
S135
S136
S137
S138
S139
S140
S141
S142
S143
S144
S145
S146
S147
S148
S149
S150
S151
S152
S153
S154
S155
S156
DUMMY17
DUMMY18
DUMMY19
DUMMY20
DUMMY21
DUMMY22
S157
S158
S159
C32
C33
C34
C35
C36
C37
C38
X= μm
-2035
-2085
-2135
-2185
-2235
-2285
-2335
-2385
-2435
-2485
-2535
-2585
-2635
-2685
-2735
-2785
-2835
-2885
-2935
-2985
-3035
-3085
-3135
-3185
-3235
-3285
-3335
-3385
-3435
-3485
-3535
-3585
-3635
-3685
-4015
-4065
-4115
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
Y= μm
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1213
1063
1013
963
913
863
813
763
713
663
613
563
513
463
-5-
NJU6655
PAD No.
301
302
303
304
305
306
307
308
309
310
311
312
313
314
315
316
317
318
319
320
321
322
323
324
325
326
327
328
329
330
-6-
端子名
C39
C40
C41
C42
C43
C44
C45
C46
C47
C48
C49
C50
C51
C52
C53
C54
C55
C56
C57
C58
C59
C60
C61
C62
C63
COMM
DUMMY23
DUMMY24
DUMMY25
DUMMY26
X= μm
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
-4265
Y= μm
413
363
313
263
213
163
113
63
13
-37
-87
-137
-187
-237
-287
-337
-387
-437
-487
-537
-587
-637
-687
-737
-787
-837
-887
-937
-987
-1037
Ver.2007-11-20
NJU6655
! ブロック図
ブロック図
C31 - - - - C0
S0 - - - - - - - - - - - - - S159
C32 - - - C63
COMM
VSS
5
V1∼V5
電源回路
内部
VR
VRS
IRS
ＳＥＧ
ドライバー
ＣＯＭ
ドライバー
ボルテージ
フォロア
シフト
レジスタ
シフト
レジスタ
コモン
タイミング
発生回路
ボルテージ
レギュレータ
表示データ ラッチ
VOUT
C3-
ボルテージ
コンバータ
VSS2
表示データ RAM
160 X 65 = 10,400-bit
出力状態選択回路
カラムアドレスデコーダ
ラインカウンタ
C2+/C2-
表示開始ラインアドレス
C1 /C1
ラインアドレスデコーダ
-
ロウアドレスデコーダ
+
ＣＯＭ
ドライバー
ＣＯＭＭ
VDD
160
ページアドレスレジスタ
入出力バッファ
カラムアドレスカウンタ
8bit
カラムアドレスレジスタ
8bit
M/S
FR
FRS
CL
CLS
SYNC
DOFb
表示
タイミング
発生回路
発振回路
マルチ・プレクサ
インストラクション
デコーダ
ステータス
Ｂ
バスホルダ
Ｆ
内部バス
リセット
RESb
Ver.2007-11-20
ＣＰＵ
CS1b
CS2
A0
RDb
インターフェイス
WRb
C86
D7
(SI)
D6
(SCL)
P/S
D0∼D5
-7-
NJU6655
! 端子説明
No.
記号
1,2,57,58, DUMMY1
83~88,
~DUMMY26
125~130,
285~290,
327~330
13,19,
VDD
28~32
59,60,72,
78,82
VSS
10,16,
33~35
53,54,75,
80
36~40
VSS2
55,56
VRS
V1
61,62
63,64
V2
65,66
V3
67,68
V4
69,70
V5
+
電源
電源端子。
GND
GND 端子。
電源
電源
電源
昇圧用基準電源端子。
液晶電源電圧調整回路用外部入力端子。通常はオープンにしてください。
液晶駆動電源端子。
内蔵された液晶駆動電源回路を使用しない時は、外部より印加します。 各電圧
は下記条件を満たす必要があります。
VDD≧V1≧V2≧V3≧V4≧V5≧VOUT
O
D0∼D7
(SCL, SI)
I/O
15
A0
I
14
RESb
I
20~27
(26, 27)
-8-
明
ダミー端子。
電気的に接続されておりません。
C1
C1
+
C2
C2
C3
VOUT
VR
45,46
47,48
51,52
49,50
43,44
41,42
71
説
I/O
O
I
内蔵電源を使用する場合、選択したバイアスにより V1~V4 に以下の電圧が与え
られます。
V2
V3
V4
V1
バイアス選択
V5+3/5VLCD
V5+2/5VLCD V5+1/5VLCD
1/5 バイアス V5+4/5VLCD
V5+5/7VLCD
V5+2/7VLCD V5+1/7VLCD
1/7 バイアス V5+6/7VLCD
V5+7/9VLCD
V5+2/9VLCD V5+1/9VLCD
1/9 バイアス V5+8/9VLCD
(VLCD=VDD-V5)
昇圧用コンデンサ接続端子。
昇圧時の出力端子。 本端子と VSS2 間にコンデンサを接続します。
電圧調整端子。 VLCD 設定回路のゲインを調整します。
V5 電圧調整用内蔵抵抗不使用時(IRS="L")の場合のみ有効です。
V5 電圧調整用内蔵抵抗使用(IRS="H")の場合は使用しないで下さい。
データ入出力端子。
P/S＝"H"の時 (8 ビットバスインターフェイス)
8 ビットパラレルデータ入出力端子です。
P/S＝"L"の時 (シリアルインターフェイス)
D6 : シリアルクロック入力端子(SCL)
D7 : シリアルデータ入力端子(SI)
D0∼D5 : ハイインピーダンス状態になります。
また､CS1b="H"の時には､P/S 端子に関係なく D0∼D7 がハイインピーダンスに
なります。
入力切り替え端子。
入力された信号が、表示データかインストラクションかの区別をします。
A0
H
L
区別
表示データ
インストラクション
リセット端子。
RESb を”L”にする事により初期化が行われます。
リセット動作は RESb 信号の”L”期間に行われます。
Ver.2007-11-20
NJU6655
記号
CS1b
CS2
RDb
(E)
I/O
I
17
WRb
(R/W)
I
76
C86
I
CPU インターフェイスタイプ切り替え端子。
この端子は必ず VDD または VSS に固定してください。
C86
H
L
状態
68 系
80 系
77
P/S
I
74
CLS
I
73
M/S
I
7
CL
I/O
パラレルインターフェイス/シリアルインターフェイス切り替え端子。
リード/
シリアル
チップ
データ/
データ
P/S
ライト
クロック
セレクト インストラクション
“H”
CS1b,CS2
A0
D0∼D7 RDb,WRb
A0
SI(D7)
SCL(D6)
“L”
CS1b,CS2
シリアルインターフェイス(P/S="L")を選択した場合
ステータスリード、RAM データ読み出しを行うことはできません。
D0∼D5 はハイインピーダンス状態になります。RDb､WRb は VDD または VSS に
固定してください。
表示クロック用内部発振回路の有効/無効選択端子。
CLS=”H” : 内部発振回路有効
CLS=”L” : 内部発振回路無効(外部入力)
CLS=”L”の場合、CL 端子より表示クロックを入力します。
マスター/スレーブ動作選択端子。
マスター動作時は液晶表示に必要なタイミング信号を出力し､スレーブ動作時
は液晶表示に必要なタイミング信号を入力することにより､液晶表示系の同期
をマスターととります｡
M/S = ”H” : マスター動作
M/S = ”L” : スレーブ動作
M/S,CLS 状態により下表のようになります。
M/S CLS 発振回路 電源回路
CL
FR
FRS
DOFb
“H”
有効
有効
出力
出力
出力
出力
“H”
“L”
無効
有効
入力
出力
出力
出力
“L”
*
無効
無効
入力
入力
出力
入力
*:Don’t Care
表示クロック入出力端子。
M/S,CLS 状態により下表のようになります。
M/S
CLS
CL
“H”
出力
“H”
“L”
入力
“L”
*
入力
*:Don’t Care
No.
11
12
18
Ver.2007-11-20
I
説
明
チップセレクト入力端子。
CS1b=”L”かつ CS2=”H”の時に、インターフェイスへの信号の入出力が可能です。
<80 系 CPU 接続時>
80 系 CPU の RDb 信号入力端子。アクティブ"L"
この信号が"L"の期間、データバスが出力状態になります。
<68 系 CPU 接続時>
68 系 CPU のイネーブル信号入力端子。アクティブ"H"
<80 系 CPU 接続時>
80 系 CPU の WRb 信号入力端子。アクティブ"L"
“L”期間に入力された信号が、立ち上がりエッジで内部に取り込まれます。
<68 系 CPU 接続時>
68 系 CPU のリード/ライト制御信号入力端子。
R/W
H
L
状態
リード
ライト
-9-
NJU6655
記号
FR
I/O
I/O
4,9
SYNC
I/O
8
DOFb
I/O
81
IRS
I
FRS
C31∼C0
O
O
No.
6
5
89~120
説
明
液晶交流化信号入出力端子。
M/S=”H” の時、出力
M/S=”L” の時、入力
液晶同期信号入出力端子。
M/S=”H”の時、出力
M/S=”L”の時、入力
液晶表示のブランキング制御端子。
M/S=”H”の時 : 出力端子。表示オン状態の時”H”出力、表示オフ状態の時”L”出力
M/S=”L”の時 : 入力端子。外部より表示オン/オフを制御します。また、その状
態を下表に示します。
DOFb
インストラクション
H
L
表示オン
点灯
消灯
表示オフ
消灯
消灯
V5 電圧調整用内蔵抵抗選択端子。
IRS=“H”の時 : 内蔵抵抗使用
IRS=“L”の時 : 内蔵抵抗不使用。V5 電圧は VR 端子と外付け分割抵抗で調整
します。また、マスター動作時のみ有効で、スレーブ動作時は"H"または"L"に
固定して下さい。
スタティック駆動出力端子。(SYNC 端子と共に使用)
液晶駆動電圧出力端子。
●コモン出力端子：C0∼C63
●セグメント出力端子：S0∼S159
・コモン出力端子
液晶のコモン駆動用出力端子です。走査データと液晶交流化信号により以下の
出力が選択されます。
122~124,
131~284,
291~293
S0∼S159
O
走査信号
H
L
294~325
C32∼C63
O
H
L
COMM
O
3
79
TEST1
TEST2
O
I
- 10 -
COM 出力電圧
V5
VDD
V1
V4
・セグメント出力端子
液晶のセグメント駆動用出力端子です。表示データ RAM 内容と液晶交流化信
号により以下の出力が選択されます。
RAM
データ
121,326
交流化
信号
H
L
H
L
交流化
信号
H
L
H
L
SEG 出力電圧
表示正転
表示反転
VDD
V2
V5
V3
V2
VDD
V3
V5
マーク用出力端子。（2 端子とも同一信号が出力されます）
使用しない場合は、オープンにして下さい。
テスト用出力端子。通常オープンにして下さい。
テスト用入力端子。通常 VSS に固定して下さい。
Ver.2007-11-20
NJU6655
! 機能説明
(1) 各ブロック説明
(1-1) ビジーフラグ(BF)
ビジーフラグ(BF)は、インストラクション実行期間中"1"となり、ステータスリード以外のインストラク
ションは受け付けません。 ビジーフラグは、ステータスリード インストラクションにより D7 端子に出
力されます。 他のインストラクションを入力する前に、このフラグの確認が必要です。 但し、AC 特性
に示すシステムサイクル時間(tcyc)が確保されていれば、インストラクション発行の前にこのフラグをチェ
ックする必要はありません。
(1-2) 表示開始ラインレジスタ
表示開始ラインレジスタは、COM0 の表示ライン(通常は最上ライン)に対応するデータ RAM のアドレス
設定するレジスタで画面の縦スクロール、ページアドレス切り換え等に使用することができます。 表示
開始ラインの設定は、表示開始ラインアドレスセット インストラクションにより、6 ビットの表示開始ア
ドレスをこのレジスタにセットすることにより行えます。
(1-3) ラインカウンタ
ラインカウンタは、内部 FR 信号の切り替わり時にリセットされ、コモン周期に同期してカウントアッ
プすることにより表示データの RAM ラインアドレスを発生します。
(1-4) カラムアドレスカウンタ
カラムアドレスカウンタは、図 1 に示すように表示データ RAM のカラム側のアドレスを与える 8 ビッ
トのカウンタです。 表示データ書き込み/読み出しインストラクションの実行によりインクリメント(+1)
されます。 A0H 以上の非存在アドレスに対しては、カウントロックされ、インクリメンされません。 再
度、カラムアドレスセットを行う事により、カウントロックは解除されます。 また、このカウンタは、
ページアドレスレジスタとは独立しています。
また、図 1 に示すように、アドレス反転(ADC)インストラクションにより、カラムアドレスデコーダは
表示データ RAM のカラムアドレスとセグメント出力との対応関係を反転させることができます。
(1-5) ページアドレスレジスタ
ページアドレスレジスタは、図 1 に示す表示データ RAM のページアドレスを与えるレジスタです。 ペ
ージを替える場合は、ページアドレスセット インストラクションにより行います。
ページアドレス 8 (D3="1",D2=D1=D0="0")はインジケータ専用の RAM 領域であり、書き込んだデータは
D0 のみが有効です。
(1-6) 表示データ RAM
表示データ RAM は、表示用データを記憶するビットマップ RAM で、10,400 ビットで構成されます。 表
示データ RAM の各々のビットは液晶表示の各々のピクセルに 1 対 1 で対応し、
表示正転時 "1"=点灯 "0"=消灯 ; 表示反転時 "1"=消灯 "0"=点灯
で表示を制御します。
表示データ RAM からは、ラインカウンタにより指定されたラインアドレスの 160 ビットパラレルデー
タが出力され、表示データラッチにラッチされます。 この表示データ RAM に対する CPU からのアクセ
スと、表示データラッチに対する出力は、独立して動作する為、非同期でデータを書き換えても表示に悪
影響を与えることはありません。
Ver.2007-11-20
- 11 -
NJU6655
ページアドレス データ
ライン
アドレス
表示パターン
00H
01
02
03
04
05
06
07
08
09
0A
0B
0C
0D
0E
0F
10
11
12
13
14
15
16
17
18
19
1A
D0
D1
D2
D3,D2,D1,D0
(0,0,0,0)
D3
PAGE 0
D4
D5
D6
D7
D3,D2,D1,D0
(0,0,0,1)
D0
■
■
D1
■
■
D2
■ ■
■
D3
■
D4
■
■ ■
D5
■
■
D6
■
■
■
■
PAGE 1
D7
D0
D1
D2
D3,D2,D1,D0
(0,0,1,0)
D3
PAGE 2
D4
D5
D6
D7
D0
D1
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
・
36
37
38
39
3A
3B
3C
3D
3E
3F
D6
D7
D0
D1
D3,D2,D1,D0
(0,1,1,1)
D2
PAGE 7
D3
D4
D6
D7
(1,0,0,0)
PAGE 8
D0
D0="0" 00 01 02 03 04 05 06
カラム
ADC
アドレス
D0="1" 9F 9E 9D 9C 9B 9A 99
セグメント出力
0
1
2
3
4
5
6
C56
C57
C58
C59
C60
C61
C62
C63
C0
C1
C2
C3
C4
C5
C6
C7
C8
C9
C10
C11
C12
C13
C14
C15
C16
C17
C18
・
・
・
・
C46
C47
C48
C49
C50
C51
C52
C53
C54
C55
COMM*
9E
01
----------------
COM 出力
9F
00
158 159
表示開始ラインを 08H に設定
した場合の COM 出力例
図 1 表示データと RAM アドレスの関係
*COMM は､表示開始ラインアドレスとは無関係に 65 ライン目をアクセスします。
- 12 -
Ver.2007-11-20
NJU6655
(1-7) 出力状態選択回路
出力状態選択回路は、パーシャルセレクト及びコモン出力状態の設定により、下記の表のように選択さ
れます。なお、パーシャルセレクト(D0="1")の時、COM0~COM15, COM48~COM63 は出力しません。
表 1 コモン出力の走査方向
パーシャル
コモン
コモン出力端子
セレクト
出力状態
D3
PAD No. 114
83
309
278
D0
C31
C63
C32
端子名 C0
0
0
COM0
COM31
COM63
COM32
0
1
COM63
COM32
COM31
COM0
PAD No. 98
83
293
278
C31
C47
C32
端子名 C16
1
0
COM16
COM31
COM47
COM32
1
1
COM47
COM32
COM31
COM16
(1-8) リセット回路
リセット回路は､RESb 入力が”L”レベルになると以下のような初期設定を行います。
• 初期設定状態
1. 表示オフ
2. 表示正転
3. ADC セレクト: 正転(ADC セレクト インストラクション D0=”0”)
4. 内蔵電源制御セット: D2,D1,D0=”0,0,0”
5. シリアルインターフェイス内レジスタデータクリア
6. バイアスセレクト: D1,D0=”0,0”(1/9 バイアス)にセット
7. パワーセーブ解除
8. スタティックドライブオフ
9. 内蔵発振回路停止
10.パーシャルセレクト: D0=”0”(1/65 デューティ)にセット
11.スタティックインジケータオフ
スタティックインジケータレジスタ: D1,D2=”0,0”
12.リードモディファイライトオフ
13.表示開始ラインアドレス を 00H にセット
14.カラムアドレスカウンタを 00H にセット
15.ページアドレスレジスタを 0 ページにセット
16.コモン出力状態セット: D3=”0”(正転)
17.V5 電圧調整用内蔵抵抗比レジスタ: D2,D1,D0=”0,0,0”にセット
18.電子ボリュームレジスタセット: D5,D4,D3,D2,D1,D0=”1,0,0,0,0,0”
19.n ライン反転駆動レジスタ: D3,D2,D1,D0=”0,0,0,0”(n ライン解除)にセット
20.テストモード解除(テストモード 1 及びテストモード 2)
■応用回路例(1)CPU インターフェイス(参考例)にあるように、RESb 端子は CPU のリセット端子と接
続させ、CPU の初期化と同時に行います。リセット信号は、■AC 特性の項にあるリセット”L”パルス幅
tRW =1.5μS(min.)の条件を満たす"L"パルスを入れる必要があります。
RESb 信号は立ち上がりエッジから 1.5μS(max.)はリセット動作中です。
RESb=”L”により各レジスタをクリアし、上記初期設定状態にセットされますが､発振回路及び入出力端
子(D0∼D7)については影響を与えません。
電源印加時に RESb 端子による初期化がされないと、解除不能な状態になる場合がありますので、必ず
初期化を実行して下さい。
注 1) リセット インストラクションを実行した場合は、上記初期設定の 11∼20 が実行され、1∼10 までは
実行されませんので注意が必要です。
注 2) リセット回路は外部ノイズの影響を受けることがありますので、設計時には十分な検討を行って下さ
い。
注 3) 内蔵電源回路(液晶駆動電源)を使用しない場合は、RESb=”L”期間に外部電源を立ち上げて下さい。
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- 13 -
NJU6655
(1-9) 液晶駆動系回路
(a) コモンドライバ、セグメントドライバ
液晶駆動用の 4 値レベルを出力するコモン出力 64 組、セグメント出力 160 組、マーク用コモン出力 1 組で
構成される 225 組のマルチプレクサです。
コモン出力はシフトレジスタを有しており､コモン走査信号を順次転送します。 セグメント出力は、次項に
述べる表示データラッチ回路の内容に従って液晶駆動電圧を出力します。 表示データ、コモン走査信号、内部
FR 信号、液晶交流化信号の組み合わせにより液晶駆動電圧を出力します。 ■液晶駆動波形例に COM, SEG
出力波形例を示します。
(b) 表示データラッチ回路
表示データラッチ回路は、ラインカウンタに指定された表示データ RAM から、1 コモン周期毎に液晶駆動回
路へ出力される 160 ビットの表示データを一時的に記憶するラッチです。 表示正転/反転、表示オン/オフ、ス
タティックドライブオン/オフ インストラクションでは、このラッチ内のデータを制御するので、表示データ
RAM 内のデータが変更されることはありません。
(c) ラインカウンタ、表示データラッチ回路への信号発生
内部表示クロック(CL)からラインカウンタへのクロックと、表示データラッチ回路へのラッチ信号を発生し
ます。 内部表示クロックに同期して表示データ RAM のラインアドレスが発生し、160 ビットの表示データは
表示クロックに同期して表示データラッチ回路にラッチされ、液晶駆動出力 SEGn に出力されます。
表示データの液晶駆動回路への読み出しは、CPU からの表示データ RAM へのアクセスとは完全に独立して
います。
(d) 表示タイミング発生回路
表示タイミング発生回路は、基本クロックと内部 FR 信号で表示系の内部タイミングを発生します。 内部
FR 信号、液晶交流化信号は、液晶駆動回路に対して、2 フレーム交流駆動方式または n ライン反転駆動方式の
駆動波形を発生させます。
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NJU6655
(e) コモンタイミングの発生
表示クロックから内部コモンタイミングを発生します｡
64
65
1
2
3
4
5
6
7
8
62
63
64
65
1
2
3
4
5
CL
FR
VDD
V1
C0
V4
V5
VDD
V1
C1
V4
V5
RAM DATA
VDD
V2
Sn
V3
V5
図 2-1
64
65
1
2
3
2 フレーム交流駆動波形(ライン反転レジスタは 0 を設定)
4
5
6
7
8
62
63
64
65
1
2
3
4
5
CL
FR
VDD
V1
C0
V4
V5
VDD
V1
C1
V4
V5
RAM DATA
VDD
V2
Sn
V3
V5
図 2-2
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n ライン反転交流駆動波形(n=7 の例、ライン反転レジスタは 6 を設定)
- 15 -
NJU6655
(f) 発振回路
低消費電力型 CR 発振回路です。 表示タイミング信号生成用及び、電源回路の昇圧用クロックとして用いら
れます。
フレーム周波数に用いられる表示クロック信号は、原振を 4 分周して生成します。
(g) 電源回路
液晶駆動に必要な電圧を発生する電源回路です。 4 倍昇圧回路、電圧調整回路、液晶駆動用ボルテージフォ
ロア回路で構成されています。 電源回路は､電源制御インストラクションにより､昇圧回路､電圧調整回路､ボル
テージフォロア回路をそれぞれオン/オフします。 そのため、外部電源と内部電源の一部機能を併用して使用
することもできます｡
+
+
外部電源で使用する場合、液晶駆動電圧 V1,V2,V3,V4,V5 は外部電源から供給し、C1 ,C1 ,C2 ,C2 ,C3 ,VR 端子
はオープンにします。 内蔵電源を使用する場合､V1∼V5 に接続するコンデンサは､省略できません｡必ず接続し
てください｡
表 2 に電源制御インストラクション、表 3 に参考組み合わせを示します。
表 2 電源制御インストラクション
項目
D2
D1
D0
昇圧回路制御ビット
電圧調整回路制御ビット
ボルテージフォロア回路(V/F)制御ビット
状態
“1”
ON
ON
ON
“0”
OFF
OFF
OFF
表 3 組み合わせ例
D2 D1 D0 昇圧回路 電圧調整回路 V/F 回路 外部電圧入力
使用状態
1
1
1
VSS2
1)内蔵電源使用
有効
有効
有効
1
1
VOUT,VSS2
2)電圧調整回路と V/F 回路のみ 0
無効
有効
有効
0
0
1
3)V/F 回路のみ
無効
無効
有効 VOUT,V5,VSS2
0
0
0
4)外部電源
無効
無効
無効
VOUT,V1∼V5
※
+
+
昇圧端子とは、C1 ,C1 ,C2 ,C2 ,C3 端子を指しています。
※
上記以外の組み合わせも可能ですが､推奨出来ません。
昇圧端子
使用
オープン
オープン
オープン
NJU6655 に内蔵されている電源回路は、小規模液晶パネル用として最適に設計されています。 このため、
LCD ピクセルが大きい場合等の負荷の大きい液晶パネルでは、表示品質を確認の上、外部電源での使用も検討
して下さい。
NJU6655 の外付け部品の各定数 (バイアス用コンデンサ、昇圧用コンデンサ、V5 アンプの帰還抵抗)の最適
な値は、使用する液晶パネルにより異なります。 また、表示パターンの違いにより、電源回路に対する液晶パ
ネルの等価負荷も異なります。 このため、必ず実機による表示品質の確認を色々な表示パターンで行って下さ
い。
- 16 -
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NJU6655
○液晶駆動電源接続例
電源制御インストラクション
D2 : 昇圧回路制御ビット
D1 : 電圧調整回路制御ビット
D0 : ボルテージフォロア回路(V/F 回路)制御ビット
(1) 内蔵電源使用時
昇圧回路,電圧調整回路,ボルテージフォロア回路
使用した例
(D2,D1,D0) = (1,1,1)
(2) 外部電源使用時
LCD 駆動電圧 VOUT のみを外部から供給し、
電圧調整回路,ボルテージフォロア回路使用した例
(D2,D1,D0) = (0,1,1)
VDD
VDD
+
C1-
V1
+
C1+
V2
+
V1
+
+
+
C2
V4
+
+
C2
VOUT
VSS2
VDD
V2
V3
-
V5
+
+
C3-
V3
+
+
+
V4
+
V5
VOUT
VR
V5
(3) 外部電源使用時
LCD 駆動電圧及びレギュレート電圧を外部から
供給し、ボルテージフォロア回路のみ使用した例
(D2,D1,D0) = (0,0,1)
VSS2
VDD
VR
V5
(4)外部電源使用時
バイアス及び駆動電圧 V1~V5、VOUT を全て
外部から供給した例
(D2,D1,D0) = (0,0,0)
VDD
VDD
V1
V1
V2
V2
V3
V3
V4
V4
V5
V5
VOUT
VOUT
VSS2
VSS2
+
+
+
+
：パワーセーブ時には、外部電源の供給を停止するか本端子をオープンにして下さい。
注：ボルテージフォロア回路を使用する時には、V1,V2,V3,V4 の電位を安定させるために、外部に抵抗が必
要となる場合もあります。
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- 17 -
NJU6655
(2) インストラクション
NJU6655 は、A0, RDb, WRb の組み合わせにより、データバス D7∼D0 上の信号が表示データであるか、あ
るいはインストラクションであるかを識別します。 インストラクションの実行は外部のシステムサイクルに依
存しない内部タイミングだけで行われます。
シリアルインターフェイスを選択した場合は、MSB から順次データを入力していきます。
NJU6655 のインストラクションセットを表 4-1, 4-2 に示します。
インストラクション
表 4-1 インストラクション一覧表
コード
A0
RDb WRb D7
(*: Don’t Care)
D6
D5
D4
D3
D2
D1
D0
1
0
1
1
1
0/1
機
能
(a)
表示オン/オフ
0
1
0
1
0
(b)
表示開始ライン
アドレスセット
0
1
0
0
1
(c)
ページアドレスセット
0
1
0
1
0
1
1
ページアドレス
(d)
カラムアドレスセット
上位 4 ビット
0
1
0
0
0
0
1
上位カラムアドレス
表示 RAM のカラムアドレス
上位 4 ビットをレジスタにセット
カラムアドレスセット
下位 4 ビット
0
1
0
0
0
0
0
下位カラムアドレス
表示 RAM のカラムアドレス
下位 4 ビットをレジスタにセット
ステータスリード
0
0
1
0
ステータス情報の読み出し
(e)
ラインアドレス
ステータス
0
LCD 表示 オン/オフ
D0=0 : オフ, D0=1 : オン
COM0 に対応する表示ラインを決定
0
表示 RAM のページアドレス
4 ビットをレジスタにセット
0
(f)
表示データ書き込み
1
1
0
書き込みデータ
表示 RAM への書き込み
(g)
表示データ読み出し
1
0
1
読み出しデータ
表示 RAM からの読み出し
(h)
ADC セレクト
0
1
0
1
0
1
0
0
0
0
0/1
表示 RAM アドレスセグメント出力
D0=0 : 正転, D0=1 : 反転
(i)
表示正転/反転
0
1
0
1
0
1
0
0
1
1
0/1
LCD 表示正転/反転
D0=0 : 正転, D0=1 : 反転
(j)
表示全点灯オン/オフ
0
1
0
1
0
1
0
0
1
0
0/1
表示全点灯
D0=0 : 通常点灯, D0=1 : 表示全点灯
(k)
バイアスセレクト
0
1
0
1
0
0
1
0
0
(l)
リードモディファイライト
0
1
0
1
1
1
0
0
0
0
0
カラムアドレスのインクリメント
(m)
エンドﾞ
0
1
0
1
1
1
0
1
1
1
0
リードモディファイライトの解除
(n)
リセット
0
1
0
1
1
1
0
0
0
1
0
内部リセット
(o)
コモン出力状態セット
0
1
0
1
1
0
0
0/1
*
*
*
COM 出力の走査方向
D3=0 : 正転, D3=1 : 反転
(p)
内蔵電源制御ｾｯﾄ
0
1
0
0
0
1
0
1
電源状態設定
(q)
V5 電圧調整用
内部抵抗比セット
0
1
0
0
0
1
0
0
抵抗比設定
- 18 -
バイアス
バイアスの選択
内蔵電源状態のｾｯﾄ
内蔵抵抗比(Rb/Ra)の状態選択
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NJU6655
インストラクション
表 4-2 インストラクション一覧表
コード
A0
RDb WRb D7
(*: Don’t Care)
D6
D5
D4
D3
D2
D1
D0
0
0
0
0
0
1
電子ボリューム
モードセット
0
1
0
1
0
電子ボリューム
レジスタセット
0
1
0
*
*
スタティックインジケータ
オン/オフ
0
1
0
1
0
1
0
1
1
スタティックインジケータ
レジスタセット
0
1
0
*
*
*
*
*
*
(t)
パワーセーブ
0
1
0
1
0
1
0
1
0
0
0/1
(u)
パワーセーブ解除
0
1
0
1
1
1
0
0
0
0
1
(v)
n ライン反転駆動レジスタ
セット
0
1
0
0
0
1
1
(w)
n ライン反転駆動解除
0
1
0
1
1
1
0
0
1
0
0
(x)
パーシャルセレクト
0
1
0
1
0
1
0
0
0
1
0/1
(y)
内蔵発振回路オン
0
1
0
1
0
1
0
1
0
1
1
(z)
NOP
0
1
0
1
1
1
0
0
0
1
1
(r)
(s)
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電子ボリューム値
0
機
能
VLCD 出力のセット
V5 出力電圧を電子ボリュームレジス
タにセット
0/1
表示状態
反転ライン数
D0=0 : オフ、D0=1 : オン
点滅状態のセット
D0=0 : スタンバイ状態
D0=1 : スリープ状態
パワーセーブの解除
ライン反転駆動のライン数セット
ライン反転駆動解除
D0=0 : オフ (1/65 Duty)
D0=1 : オン (1/33 Duty)
内蔵発振回路動作開始
- 19 -
NJU6655
(2-1) インストラクションの説明
(a)表示オン/オフ
表示オン/オフ インストラクションは、表示 RAM 内のデータや内部状態とは無関係に、全表示のオン/オフ
を実行します。
A0
0
RDb WRb
1
0
D7
1
D6
0
D5
1
D4
0
D3
1
D2
1
D1
1
D0
D
0: 表示オフ
1: 表示オン
D
(b)表示開始ラインアドレスセット(■機能説明 図 1 表示データと RAM アドレスの関係参照)
表示開始ラインアドレスセット インストラクションは、COM0 端子(通常はディスプレイ最上ﾗｲﾝ)に対応する
表示データ RAM のラインアドレスを設定します。 表示領域は、指定ラインアドレスからラインアドレスの増
加方向に表示デューティに相当するラインの数だけ自動設定されます。 このインストラクションにより、ライ
ンアドレスを変更すれば、縦方向のスムーススクロールやページ切り替えが可能になります。 このとき、RAM
の内容は変更されません。
A0
0
RDb WRb
1
0
A5
0
0
:
:
1
A4
0
0
:
:
1
D7
0
A3
0
0
:
:
1
D6
1
A2
0
0
:
:
1
D5
A5
A1
0
0
:
:
1
D4
A4
A0
0
1
:
:
1
D3
A3
D2
A2
D1
A1
D0
A0
ラインアドレス(HEX)
00
01
:
:
3F
(c)ページアドレスセット(■機能説明 図 1 表示データと RAM アドレスの関係参照)
表示データ RAM を CPU 側からアクセスする場合には、データの書き込みに先立って、ページアドレスをペ
ージアドレスセット インストラクションにより設定する必要があります。
ページアドレスの変更による表示への影響はありません｡
ページ 8 はマーク用の表示データ RAM 領域で､D0 のみしか使用できません｡
A0
0
RDb WRb
1
0
A3
0
0
:
:
1
- 20 -
A2
0
0
:
:
0
D7
1
D6
0
A1
0
0
:
:
0
D5
1
D4
1
A0
0
1
:
:
0
D3
A3
D2
A2
D1
A1
D0
A0
ページ
0
1
:
:
8
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NJU6655
(d)カラムアドレスセット(■機能説明 図 1 表示データと RAM アドレスの関係参照)
表示データ RAM を CPU 側からアクセスする場合には、データの書き込みに先立って前述(c)のページアドレ
スセットの他、カラムアドレスセット インストラクションによるカラムアドレスの設定が必要です。 カラム
アドレスは上位 4 ビット、下位 4 ビットと 2 回に分けてセットを行います。
CPU が連続して表示データ RAM をアクセスする場合、カラムアドレスはセットされたアドレスからアクセ
スされるたびに自動的にインクリメント(+1)されますので、CPU は毎回のアドレスセットを行うことなく、デ
ータだけを連続してアクセスすることが可能です。 なおカラムアドレスは、9FH 番地で自動的にインクリメン
トを停止します。 この後、ページアドレスは変更されません。
A0
0
RDb WRb
1
0
D7
0
D6
0
D5
0
D4
1
D3
A7
D2
A6
D1
A5
D0
A4
上位ビット
A2
A1
A0
下位ビット
0
1
0
0
0
0
0
A3
A7
0
0
:
:
1
A6
0
0
:
:
0
A5
0
0
:
:
0
A4
0
0
:
:
1
A3
0
0
:
:
1
A2
0
0
:
:
1
A1
0
0
:
:
1
A0
0
1
:
:
1
カラムアドレス(HEX)
00
01
:
:
9F
(e)ステータスリード
ステータスリード インストラクションは、ステータスの読み出しを行います。 "BUSY","ADC","ON/OFF"及
び"RESET"の状態を読み出します。
A0
0
D6
RDb WRb D7
0
1 BUSY ADC
D5
D4
ON/OFF RESET
D3
0
D2
0
D1
0
D0
0
BUSY
: BUSY=1 で動作中または、リセット中であることを示します。
インストラクションは BUSY=0 となるまで受け付けません。
ADC
: カラムアドレスとセグメントドライバの対応関係を示します。
0:左回り出力 (反転) カラムアドレス 159-n ←→ セグメントドライバ n
1:右回り出力 (正転) カラムアドレス n
←→ セグメントドライバ n
なお、ADC セレクト インストラクションの極性と逆になります。
ON/OFF
: 表示のオン/オフ状態を示します。
0:表示のオン
1:表示のオフ
なお、表示のオン/オフ インストラクションの極性と逆になります。
RESET
: RESb 信号または、リセット インストラクションにより初期設定中であることを示します。
0:動作中
1:リセット中
(f)表示データ書き込み
表示データ書き込みインストラクションは、データバス上の 8 ビットのデータを表示データ RAM に書き込
むためのインストラクションです。 書き込み後はカラムアドレスが自動的にインクリメント(+1)されますので、
CPU は最初のアドレスを設定後、アドレス設定なしで連続して 8 ビットデータを書き込むことができます。
A0
1
Ver.2007-11-20
RDb WRb
1
0
D7
D6
D5
D4
D3
D2
書き込みデータ
D1
D0
- 21 -
NJU6655
(g)表示データ読み出し
表示データ読み出しインストラクションは、カラムアドレスとページアドレスで指定された表示データ RAM
の 8 ビットデータの読み出しを行います。 読み出し後、カラムアドレスは自動的にインクリメント(+1)されま
すので、最初のアドレス設定後アドレスの設定なしに連続して 8 ビットデータを読み出すことができます。 な
お、カラムアドレスをセットした直後は、ダミーリードが 1 回必要です。 詳細については、(4-4)表示データ
RAM、内部レジスタのアクセスを参照して下さい。
シリアルインターフェイスを用いた場合には、表示データの読み出しはできません。
A0
1
RDb WRb
0
1
D7
D6
D5
D4
D3
D2
読み出しデータ
D1
D0
(h)ADC セレクト
ADC セレクト インストラクションは、表示 RAM データのカラムアドレスとセグメントドライバ出力との対
応関係を設定します(図 1．表示データと RAM アドレスの関係参照)。
セグメントドライバ出力端子の順序がインストラクションによって反転できるので、LCD モジュール組立時
における IC の配置等の制約が少なくなります。
A0
0
D
RDb WRb
1
0
D7
1
0: 右回り出力(正転)
1: 左回り出力(反転)
D6
0
D5
1
D4
0
D3
0
D2
0
D1
0
D0
D
セグメントドライバ S0 → S159
セグメントドライバ S159 → S0
(i)表示正転/反転
表示正転/反転インストラクションは、画面全体にわたって表示の点灯･非点灯を反転できます。 このインス
トラクションによって、表示データ RAM の内容が書き換わることはありません。
A0
0
D
RDb WRb
1
0
D7
1
D6
0
D5
1
D4
0
D3
0
D2
1
D1
1
D0
D
0: RAM データ ”1” が点灯、RAM データ ”0” が非点灯 (正転)
1: RAM データ ”0” が点灯、RAM データ ”1” が非点灯 (反転)
(j)表示全点灯オン/オフ
表示全点灯オン/オフ インストラクションは、表示データ RAM の内容に関わらず、表示全体を点灯状態にし
ます。 この時、表示データ RAM の内容は保持されます。 また、このインストラクションは、表示正転/反転
インストラクションよりも優先します。
A0
0
D
- 22 -
RDb WRb
1
0
0: 通常表示状態
1: 表示全点灯
D7
1
D6
0
D5
1
D4
0
D3
0
D2
1
D1
0
D0
D
(表示全点灯オフ)
(表示全点灯オン)
Ver.2007-11-20
NJU6655
(k)バイアスセレクト
バイアスセレクト インストラクションは、バイアスの設定をします｡
A0
0
RDb WRb
1
0
D7
1
D6
0
D5
0
D4
1
D3
0
D2
0
D1
A1
D0
A0
A1
A0
LCD バイアス
1/9
0
0
1/7
1
0
1/5
0
1
使用禁止*
1
1
＊(D1,D0) = (1,1)のセットを行うと、誤動作を起こす可能性があるので使用しないで下さい。
Ver.2007-11-20
- 23 -
NJU6655
(l)リードモディファイライト
リードモディファイライト インストラクションは、カラムアドレスのインクリメントを制御するリードモデ
ィファイライトを設定します。
このインストラクションの入力によりカラムアドレスは、表示読み出しインストラクション実行時には変化
せず、表示データ書き込みインストラクション実行時のみインクリメント(+1)されるようになります。
この状態は(m)エンド インストラクションが実行されるまで保持されます。 エンド インストラクションの
入力によって、カラムアドレスは、リードモディファイライト インストラクションの実行前のカラムアドレス
に戻ります。 この機能によって、特定表示領域のデータ変更が毎回のアドレスセットをせずに繰り返し実行す
ることができます。
A0
0
RDb WRb
1
0
D7
1
D6
1
D5
1
D4
0
D3
0
D2
0
D1
0
D0
0
＊リードモディファイライトモード時、表示データ書き込み/読み出し以外のインストラクションは使用可能で
す。
(ただし、カラムアドレスセット インストラクションを除く)
# 表示反転の場合のシーケンス(表示の反転を行う場合)
ページアドレスセット
カーソル表示の
開始アドレス設定
カラムアドレスセット
リードモディファイライト
ダミーリード
リードモディファイライト開始
データは読み捨て
＊内部データバスに付随するバスホ
ルダのデータを読み捨てして下さい。
データリード
CPU でデータを反転(表示反転のため)
データライト
カラムカウンタ+1
ダミーリード
カラムカウンタ進まず
データリード
カラムカウンタ進まず
データライト
カラムカウンタ+1
ダミーリード
カラムカウンタ進まず
データリード
カラムカウンタ進まず
データライト
カラムカウンタ+1
以下繰り返し
エンド
No
リードモディファイライト終了
終了か？
Yes
- 24 -
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NJU6655
(m)エンド
エンド インストラクションは、リードモディファイライト インストラクションにより設定されたリードモ
ディファイライトモードを解除し、カラムアドレスをリードモディファイライト インストラクション実行前の
アドレスに戻します。
A0
0
RDb WRb
1
0
D7
1
D6
1
D5
1
D4
0
D3
1
D2
1
D1
1
D0
0
リターン
カラム
アドレス
N
N+1
N+2
N+3
･ ･ ･ ･
N+m
リードモディファイライトセット
N
エンド
(n)リセット
リセット インストラクションは、ソフトウェアによる初期設定を行います。
RESb 端子へのリセット信号による初期設定と異なるため、電源投入時の初期化は、RESb 端子のリセット
信号によって行って下さい。
ソフトウェアによる初期設定方法
1: スタティックインジケータレジスタ: D1,D0 = “0,0”
2: リードモディファイライト オフ
3: 表示開始ラインアドレスを 00H にセット
4: カラムアドレスカウンタを 00H にセット
5: ページアドレスレジスタを 0 ページにセット
6: コモン出力状態セット: D3=”0”(正転)
7: V5 電圧調整用内蔵抵抗比セット: D2,D1,D0 = “0,0,0”
8: 電子ボリュームレジスタセット: D5,D4,D3,D2,D1,D0 = “1,0,0,0,0,0”
9: n ライン反転駆動レジスタ: D3,D2,D1,D0 = “0,0,0,0”
10: テストモード解除(テストモード 1 及びテストモード 2)
初期化による表示データ RAM への影響はありません。
A0
0
RDb WRb
1
0
D7
1
D6
1
D5
1
D4
0
D3
0
D2
0
D1
1
D0
0
(o)コモン出力状態セット
コモン出力状態セット インストラクションにより、COM 出力端子の走査方向を選ぶことができます。 詳し
くは、■機能説明の(1-7)「出力状態選択回路」を参照して下さい。
A0
0
RDb WRb
1
0
D3 0: 正転
1: 反転
Ver.2007-11-20
D7
1
D6
1
D5
0
D4
0
D3
D3
D2
*
D1
*
D0
*
(*: Don’t Care)
コモン出力端子走査方向 (C0 → C63) or (C16 → C47)
コモン出力端子走査方向 (C63 → C0) or (C47 → C16)
- 25 -
NJU6655
(p)内蔵電源制御セット
内蔵電源制御セット インストラクションにより、内蔵電源回路の機能を設定します。 詳細は■機能説明の
(1-9)液晶駆動系回路(g)電源回路を参照して下さい。
A0
0
RDb WRb
1
0
A2 0:
1:
A1 0:
1:
A0 0:
1:
D6
0
D7
0
D5
1
D4
0
D3
1
D2
A2
D1
A1
D0
A0
昇圧回路オフ
昇圧回路オン
電圧調整回路オフ
電圧調整回路オン
ボルテージフォロア回路オフ
ボルテージフォロア回路オン
外部電源を使用する場合は必ず内蔵電源をオフにして使用してください。
※：内蔵電源立ち上げ完了までに要する時間は，各定数(電源電圧、VLCD、昇圧回路用コンデンサ、電圧安定用
コンデンサの容量)によって変化します。 内蔵電源立ち上がり完了までの時間は、実機での確認を行う必要
があります。 (電圧安定用コンデンサ → (3-4)液晶電圧発生回路参照)
(q)V5 電圧調整用内蔵抵抗比セット
V5 電圧調整用内蔵抵抗比セット インストラクションにより、V5 電圧調整用内蔵抵抗比を設定します。 詳細
は(3-2)電圧調整回路の項を参照して下さい。
A0
0
- 26 -
RDb WRb
1
0
D7
0
D6
0
A2
A1
A1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
D5
1
D4
0
D3
0
D2
A2
V5 電圧調整用内蔵抵抗比
1+(Rb/Ra)
4.5
5.0
5.5
6.0
6.5
7.0
7.6
8.1
D1
A1
D0
A0
VLCD
1+(Rb/Ra)
小
:
:
:
:
:
:
大
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NJU6655
(r)電子ボリューム
電子ボリューム インストラクションは、電子ボリュームモード、電子ボリュームレジスタセットの 2 バイト
インストラクションからなり、必ず 2 バイト連続して入力して下さい。
1)電子ボリュームモードセット
電子ボリュームモードセット インストラクションで、電子ボリュームレジスタ インストラクションが有効
になります。 一旦、電子ボリュームモードにセットされると、電子ボリュームレジスタセット インストラク
ション以外のインストラクションは受け付けません。 この状態は、電子ボリュームレジスタセット インスト
ラクションにより、レジスタにデータがセットされると解除となります。
A0
0
RDb WRb
1
0
D6
0
D7
1
D5
0
D4
0
D3
0
D2
0
D1
0
D0
1
2)電子ボリュームレジスタセット
電子ボリュームレジスタに 6 ビットデータをセットすることにより、液晶駆動電圧 V5 を 64 種類の電圧状態
のうちから 1 状態を選ぶことができます。 V5 の電圧調整範囲は外付抵抗で調整し、決定します。 詳細は、(3-2)
電圧調整回路の項を参照して下さい。
A0
0
RDb WRb
1
0
A5
0
0
:
:
1
A4
0
0
:
:
1
D7
*
A3
0
0
:
:
1
D6
*
A2
0
0
:
:
1
D5
A5
A1
0
0
:
:
1
D4
A4
D3
A3
D2
A2
A0
0
1
:
:
1
D1
A1
D0
A0
(*: Don’t Care)
VLCD
小
:
:
:
大
(s)スタティックインジケータ
スタティックインジケータ インストラクションにより、スタティック駆動系のインジケータ表示の制御を行
います。スタティックインジケータは、このインストラクションのみで制御されます。
このインストラクションも電子ボリューム同様に、スタティックインジケータオン/オフ、スタティックイン
ジケータレジスタの 2 バイト インストラクションですので、必ず両インストラクションを連続して入力してく
ださい。
1)スタティックインジケータオン/オフ
A0
0
D
RDb WRb
1
0
D7
1
D6
0
D5
1
D4
0
D3
1
D2
1
D1
0
D0
D
D4
*
D3
*
D2
*
D1
A1
D0
A0
0: スタティックインジケータ オフ
1: スタティックインジケータ オン
2)スタティックインジケータレジスタ
A0
0
RDb WRb
1
0
A1
0
0
1
1
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D7
*
A0
0
1
0
1
D6
*
D5
*
(*: Don’t Care)
表示状態
オフ
オン(約 1 秒間隔で点滅)
オン(約 0.5 秒間隔で点滅)
オン(点灯)
- 27 -
NJU6655
(t)パワーセーブ
パワーセーブ インストラクションによりパワーセーブ状態に入り、静止電流に近い値に消費電流を減少させ
ることができます。
パワーセーブ状態には､スリープ状態とスタンバイ状態があります。 いずれの状態も､パワーセーブ前の状態
を保持しており､また CPU から表示 RAM へのアクセスが可能です｡
A0
0
D
RDb WRb
1
0
D7
1
D6
0
D5
1
D4
0
D3
1
D2
0
D1
0
D0
D
0: スタンバイ状態
1: スリープ状態
<スリープ状態>
LCD 表示系の全動作を停止し、CPU からのアクセスがない場合には静止電流に近い値まで消費電流を低減さ
せます。
LSI の内部状態は下記の通りです。
1)発振回路、LCD 用電源回路の停止
2)全コモン/セグメント回路を停止し、VDD レベルの出力
<スタンバイ状態>
LCD 表示系の一部動作を停止し、インジケータ用スタティック駆動系のみが動作し、スタティック駆動に必
要な消費電流まで低減させます。 LSI の内部状態は下記の通りです。
1)LCD 用電源回路の停止 (発振回路は動作)
2)デューティ系液晶駆動回路を停止し、全コモン/セグメントドライバは VDD レベルの出力
3)スタティック駆動系のみ動作
(u)パワーセーブ解除
パワーセーブ解除インストラクションにより、パワーセーブ起動以前の状態に戻ります。
A0
0
- 28 -
RDb WRb
1
0
D7
1
D6
1
D5
1
D4
0
D3
0
D2
0
D1
0
D0
1
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NJU6655
(v)n ライン反転駆動レジスタセット
n ライン反転駆動レジスタセットは、指定されたライン数においてライン反転駆動を行います。詳細は、(1-9)
液晶駆動系回路図 2-1,図 2-2 を参照して下さい。
A0
0
RDb WRb
1
0
A3
0
0
0
:
1
1
D6
0
D7
0
A2
0
0
0
:
1
1
D5
1
A1
0
0
1
:
1
1
D4
1
D3
A3
D2
A2
D1
A1
D0
A0
反転ライン数
-(*)
2
3
:
15
16
A0
0
1
0
:
0
1
(*)2 フレーム交流駆動波形
(w)n ライン反転駆動解除
n ライン反転駆動解除により、通常の 2 フレーム交流駆動方式に戻ります。なお、n ライン反転駆動レジス
タにセットされた値は変わりません。
A0
0
RDb WRb
1
0
D7
1
D6
1
D5
1
D4
0
D3
0
D2
1
D1
0
D0
0
(x)パーシャルセレクト
パーシャルセレクト インストラクションにより、パーシャルモードの動作を開始します。パーシャルセレク
トオフ時は 1/65Duty となり、パーシャルセレクトオン時は 1/33Duty となります。
A0
0
D
RDb WRb
1
0
0: 1/65 Duty
1: 1/33 Duty
D7
1
D6
0
D5
1
D4
0
D3
0
D2
0
D1
1
D0
D
(パーシャルセレクト オフ)
(パーシャルセレクト オン)
パーシャルセレクトオン/オフ時の表示構成
パーシャルセレクトオフ時
(1/65 Duty)
COM0~COM7
COM8~COM15
COM16~COM23
COM24~COM31
COM32~COM39
COM40~COM47
COM48~COM55
COM56~COM63
COMM
160seg
64com+1
パーシャルセレクトオン時
(1/33 Duty)
COM0~COM7
COM8~COM15
COM16~COM23
COM24~COM31
COM32~COM39
COM40~COM47
COM48~COM55
COM56~COM63
COMM
160seg
32com+1
表示有効部分
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NJU6655
(y)内蔵発振回路オン
内蔵発振回路オン インストラクションにより、内蔵発振回路の動作を開始します。但し、マスター動作
(M/S="1")、表示クロック用内部発振回路有効時(CLS="1")の時のみ有効です。
A0
0
RDb WRb
1
0
D7
1
D6
0
D5
1
D4
0
D3
1
D2
0
D1
1
D0
1
D4
0
D3
0
D2
0
D1
1
D0
1
(z)NOP
Non Operation 用のインストラクションです。
A0
0
- 30 -
RDb WRb
1
0
D7
1
D6
1
D5
1
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NJU6655
•
インストラクション設定例（参考）
＜使用条件例＞
VDD=3V、4 倍昇圧使用、V5 調整用内蔵抵抗使用、内蔵発振使用、n ライン使用、80 系 I/F 使用、
初期設定シーケンス例
VDD-VSS 電源 ON
VDD=3V, VSS=0V 投入
電源安定
リセット入力
←
初期設定状態は、(1-8)リセット回路の項を参照。
待ち時間
←
待ち時間は、リセット解除後 1.5μS 以上確保。
インストラクション設定
D6
D5
D4
D3
D2
D1
D0
ADC セレクト
0
1
0
1
0
1
0
0
0
0
0
セグメントドライバ S0→S159 に設定
表示正転／反転
0
1
0
1
0
1
0
0
1
1
0
表示正転に設定
バイアスセレクト
0
1
0
1
0
0
1
0
0
0
0
1/9Bias に設定
コモン出力状態セット
0
1
0
1
1
0
0
0
*
*
*
コモン走査方向 C0→C63 に設定
V5 電圧調整用抵抗比セット
0
1
0
0
0
1
0
0
1
1
1
抵抗比 8.1 に設定
電子ボリューム
モードセット
0
1
0
1
0
0
0
0
0
0
1
電子ボリュームレジスタセット有効
電子ボリューム
レジスタセット
0
1
0
*
*
1
0
0
0
0
0
電子ボリュームレジスタ”1.0.0.0.0.0”
に設定
スタティックインジケータ
オン／オフ
0
1
0
1
0
1
0
1
1
0
0
スタティックインジケータオフに設定
スタティックインジケータ
レジスタセット
0
1
0
*
*
*
*
*
*
0
0
スタティックインジケータオフに設定
n ライン反転駆動
レジスタセット
0
1
0
0
0
1
1
0
1
1
0
n ライン反転 7 に設定
パーシャルセレクト
0
1
0
1
0
1
0
0
0
1
0
1/65Duty に設定
内蔵発振回路オン
0
1
0
1
0
1
0
1
0
1
1
発振回路オン
内蔵電源制御セット
0
1
0
0
0
1
0
1
1
0
0
昇圧回路”ON”, 電圧調整回路”OFF, V/F
回路”OFF”
0
1
0
0
0
1
0
1
1
1
0
昇圧回路”ON”, 電圧調整回路”ON, V/F
回路”OFF”
0
1
0
0
0
1
0
1
1
1
1
昇圧回路”ON”, 電圧調整回路”ON, V/F
回路”ON”
待ち時間
注)
内蔵電源制御セット
待ち時間
注)
内蔵電源制御セット
待ち時間
注)
初期設定終了
注)
A0 RDb WRb D7
*:Don’t Care
内蔵電源安定までに要する待ち時間は、電源回路の各定数(Cout, C1~C8)及び、VDD, VLCD により異な
ります。このため、実際に使用される条件での確認を行って決定してください。
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NJU6655
表示データ書き込みシーケンス例
初期設定終了
インストラクション設定
A0 RDb WRb D7
D6
D5
D4
D3
D2
D1
D0
表示開始ライン
アドレスセット
0
1
0
0
1
0
0
0
0
0
0
表示開始ラインアドレス : 00H
にセット
ページアドレスセット
0
1
0
1
0
1
1
0
0
0
0
ページアドレス : 0 ページにセット
カラムアドレスセット
0
1
0
0
0
0
1
0
0
0
0
カラムアドレス(上位) : 0H にセット
0
1
0
0
0
0
0
0
0
0
0
カラムアドレス(下位) : 0H にセット
1
1
0
1
0
1
0
1
0
1
0
データ書き込み : 市松模様
1
1
0
0
1
0
1
0
1
0
1
1
1
0
1
0
1
0
1
0
1
0
表示データ書き込み
1
1
0
0
1
0
1
0
1
0
1
(他ページはページアドレスから設定)
表示オン／オフ
0
1
0
1
0
1
0
1
1
1
1
表示オン
D6
D5
D4
D3
D2
D1
D0
表示データ書き込み
電源 OFF シーケンス例
任意動作状態
A0 RDb WRb D7
表示オン／オフ
0
1
0
1
0
1
0
1
1
1
0
表示オフ
パワーセーブ
0
1
0
1
0
1
0
1
0
0
1
スリープ状態に設定
内蔵電源制御セット
0
1
0
0
0
1
0
1
0
0
0
昇 圧 回 路 ”OFF”, 電 圧 調 整 回 路 ”OFF,
V/F 回路”OFF”
VDD-VSS 電源 OFF
- 32 -
Ver.2007-11-20
NJU6655
(3) 液晶駆動電源回路
(3-1) 4 倍昇圧回路
+
+
+
C1 -C1 間、C2 -C2 間、C1 -C3 間及び, VSS2-VOUT 間にコンデンサを接続する事により、VDD-VSS2 間電位が
VDD を基準に負側に 4 倍昇圧され、VOUT 端子に出力されます。 また、コンデンサの接続により、2~4 倍昇圧が
設定可能です。 下記に電位関係と接続例を示します。
昇圧回路は発振回路出力あるいは、外部クロック信号を使用していますので、発振回路出力あるいは、外部
クロック信号用発振回路が必要です。 なお、昇圧回路を使用する場合、VDD-VOUT≦18.0V として下さい。
# 昇圧電圧の電位関係
VDD=+3V
VSS2=0V
VOUT=-3V
VOUT=-6V
VOUT=-9V
2 倍昇圧
3 倍昇圧
# 昇圧回路のコンデンサ接続例
4 倍昇圧例
3 倍昇圧例
VSS2
-
+
C1
+
-
-
Ver.2007-11-20
VSS2
-
C1
+
C3
+
C2
2 倍昇圧例
VSS2
C1
C1
4 倍昇圧
+
C1
+
-
C3
+
C2
+
C1
+
+
+
+
-
C3
+
C2
-
C2
+
-
C2
C2
VOUT
VOUT
VOUT
- 33 -
NJU6655
(3-2) 電圧調整回路
電圧調整回路は、VOUT に発生した昇圧電圧から、液晶駆動電圧 V5 を発生します。
NJU6655 は、内蔵のブリーダ抵抗を利用した基準電圧、64 段階電子ボリューム、V5 調整用内蔵抵抗により、
高度なコントラスト調整を実現します。
(a) V5 電圧調整用内蔵抵抗使用の場合
V5 電圧調整用内蔵抵抗と電子ボリューム機能を用いることにより、外部抵抗を付加することなく、インスト
ラクションのみで液晶表示電圧 V5 を制御し液晶表示のコントラストを調整することができます。
V5 電圧は、|V5| < |VOUT|の条件にて、下記の式①で求める事ができます。
VLCD
= VDD-V5
･････ ①
= (1+(Rb/Ra)) x VCON
[VCON = (EVR) x (VREG)]
= (1+(Rb/Ra)) x (EVR) x VREG [EVR = (n+99) / 162]
VLCD : 液晶駆動電圧
Ra,Rb : 帰還抵抗
VCON : コントラスト制御電圧
VREG : 基準電圧
n
: インストラクション設定値
VDD
VCON
(VREG x EVR)
内蔵 Ra
VLCD
+
V5
VOUT
内蔵 Rb
図 3-1 電圧調整回路(V5 電圧調整用内蔵抵抗使用時)
VREG は IC 内部の定電圧源で、値は下記に示すように一定です。
内部電源
温度係数
0.05[%/℃] (Typ.)
VREG
2.15[V] (Typ.)
EVR は電子ボリューム機能で、電子ボリュームレジスタに 6 ビットのデータをセットすることにより EVR
を下記の 64 状態のうちから選択することができます。
電子ボリュームレジスタ
00H
(0,0,0,0,0,0)
01H
(0,0,0,0,0,1)
02H
(0,0,0,0,1,0)
:
:
:
:
:
:
3DH
(1,1,1,1,0,1)
3EH
(1,1,1,1,1,0)
3FH
(1,1,1,1,1,1)
- 34 -
EVR 値
(99/162)
(100/162)
(101/162)
:
:
:
(160/162)
(161/162)
(162/162)
VLCD
小
:
:
:
:
:
:
:
大
Ver.2007-11-20
NJU6655
Ra/Rb は V5 電圧調整用内蔵抵抗比で、V5 電圧調整用内蔵抵抗比セット インストラクションを実行すること
により 8 段階の調整が可能です。V5 電圧調整用内蔵抵抗比レジスタに 3 ビットのデータをセットすることによ
り、下記 8 段階の中から選択することができます。
1+(Rb/Ra)
4.5
5.0
5.5
6.0
6.5
7.0
7.6
8.1
V5 電圧調整用内蔵抵抗比レジスタ
00H
(0,0,0)
01H
(0,0,1)
02H
(0,1,0)
03H
(0,1,1)
04H
(1,0,0)
05H
(1,0,1)
06H
(1,1,0)
07H
(1,1,1)
VLCD
小
:
:
:
:
:
:
大
* : V5 電圧調整用内部抵抗値は、ばらつきがあります。許容できない場合は、Ra,Rb を外付け抵抗での使用
も検討して下さい。
(b) 外付け抵抗 Ra,Rb を使用（V5 電圧調整用内部抵抗不使用）の場合
V5 電圧調整用内蔵抵抗を使用せず(IRS 端子="L")、VDD-VR 間、VR-V5 間に外付け抵抗(Ra,Rb)を付加するこ
とにより、液晶表示電圧 V5 を設定することも可能です。この場合も電子ボリューム機能を用いることにより、
液晶表示電圧 V5 を制御し液晶表示のコントラストを調整することができます。
V5 電圧は、|V5| < |VOUT|の条件にて、下記の式②で求める事ができます。
VLCD
= VDD-V5
･････ ②
[VCON = (EVR) x (VREG)]
= (1+(Rb/Ra)) x VCON
= (1+(Rb/Ra)) x (EVR) x VREG [EVR = (n+99) / 162]
VLCD : 液晶駆動電圧
Ra,Rb : 帰還抵抗
VCON : コントラスト制御電圧
VREG : 基準電圧
n
: インストラクション設定値
VDD
VCON
(VREG x EVR)
外付け Ra
VR
VLCD
+
V5
VOUT
外付け Rb
図 3-2 電圧調整回路(V5 電圧調整用内蔵抵抗不使用時)
* : V5 電圧調整用内部抵抗もしくは電子ボリューム機能を用いる場合、内蔵電源制御インストラクションによ
り電圧調整回路とボルテージフォロア回路が共に動作している状態に設定する必要があります。
内蔵抵抗使用(IRS 端子="H")
* : VR 端子は、V5 電圧調整用内部抵抗不使用(IRS 端子="L")の場合のみ有効です。
の場合はオープンとします。
Ver.2007-11-20
- 35 -
NJU6655
<設定例 : 参考> 外付け抵抗 Ra,Rb を使用、可変抵抗未使用、VLCD=7V に設定する例
電源電圧 VDD=3.0V, VSS=0V
電子ボリュームレジスタセット = (D5,D4,D3,D2,D1,D0) : (1,0,0,0,0,0)
式②より
VLCD
7[V]
= VDD-V5
= (1+(Rb/Ra)) x (EVR) x VREG
= (1+(Rb/Ra)) x (131/162) x 2.15
Rb/Ra = 3.03
･････ ③
また、Ra,Rb に流れる電流値を 5uA と設定すると
Ra+Rb= 1.4MΩ
･････ ④
となります。よって、③、④より
Ra+3.03Ra= 1.4MΩ
Ra
= 347kΩ
･････ ⑤
従って、
Rb
= 1.4MΩ - 347kΩ
= 1053kΩ
･････ ⑥
式②より電子ボリューム機能による液晶駆動電圧の電圧範囲とステップ幅は下記のようになります。
・電子ボリュームレジスタ値 00H の時、
VLCD =(1+(Rb/Ra)) x (EVR) x VREG
=(1+3.03) x [(99/162) x 2.15]
=5.29V
・電子ボリュームレジスタ値 3FH の時、
VLCD =(1+(Rb/Ra)) x (EVR) x VREG
=(1+3.03) x [(162/162) x 2.15]
=8.66V
VLCD 可変範囲
VLCD ステップ幅
- 36 -
(min.) 00H
(max.) 3FH
5.29 ･････････････････････････ 8.66[V]
53
[mV] *:VDD=3V の場合
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(3-3) 液晶電圧発生回路
液晶駆動に必要な電圧 V1,V2,V3,V4 は、IC 内部で VLCD(VLCD=VDD-V5)を抵抗分割することにより発生させ、ボ
ルテージフォロアによりインピーダンス変換した後、液晶駆動回路に供給されます。
図 4 に示すように、
液晶電源端子には電圧安定用コンデンサ C4∼C8 を 5 ヶ外部に接続する必要があります。
コンデンサ C4∼C8 は、液晶パネルの表示容量に合わせ、実際に液晶を表示させて定数を決定してください。
内蔵電源を使用する場合
内蔵電源を使用しない場合
VSS
VSS
VSS2
C1
＋
C1-
C1-
C1+
C1+
C3-
C3-
C3
＋
COUT
＋
②
C2+
C2
C2+
C2-
C2-
＊2
VOUT
R3
V5
VOUT
NJU6655
V5
NJU6655
①
＊1
R2
VR
VR
VDD
VDD
V1
V1
V2
V2
R1
＋
C4
＋
C5
＋
C6
＋
C7
＋
C8
V3
外部電源
V4
V4
V5
V5
図 4 液晶電圧発生回路
＊1 VR 端子は、入力インピーダンスが高いため、短配線及びシー
ルド線を使用してください。
＊2 外部電源を使用する際 VOUT は、次のように接続して下さい。
①:VSS>V5 の時、VOUT=V5
②:VSS≦V5 の時、VOUT=VSS
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V3
参考設定値
VLCD=VDD-V5≒7.0∼10.5V 可変時
COUT
C1~C3, C8
C4~C7
R1
R2
R3
∼1.0ｕF
∼1.0ｕF
0.1∼0.47ｕF
232kΩ
115KΩ
1.053MΩ
- 37 -
NJU6655
(4) CPU インターフェイス
(4-1) インターフェイスタイプの選択
インターフェイスは、8 ビット双方向性データバス(D7∼D0)を使用したパラレルタイプと、シリアルデータ入
力(SI:D7)を使用したシリアルタイプの 2 種類が用意されています。 P/S 端子の極性を”H”または”L”のいずれか
を選択することによって、表 5 の様に 8 ビットパラレルデータ入力か、シリアルデータ入力かの選択ができま
す。 シリアルタイプを選択した場合は、ステータス, RAM データの外部からの読み出しはできません。
P/S
H
L
タイプ
パラレル入力
シリアル入力
表5
CS1b
CS1b
CS1b
P/S 端子と各入出力端子の関係
A0
RDb
WRb
C86
SI(D7) SCL(D6)
D0∼D5
A0
RDb
WRb
C86
D7
D6
D0∼D5
A0
SI
SCL
Hi-Z
“Hi-Z” = ハイインピーダンス。 "-"は，"H"もしくは"L"に固定します。
パラレル入力
NJU6655 はパラレル入力を選択した場合(P/S=”H”)、C86 端子を"H"または"L"にすることにより、表 6 の様に
80 系 CPU か 68 系 CPU のいずれかの CPU バスに直結することができます。
C86
H
L
タイプ
68 系 CPU バス
80 系 CPU バス
表 6 C86 端子と各入出力端子の関係
CS1b
A0
RDb
WRb
D0∼D7
CS1b
A0
E
R/W
D0∼D7
CS1b
A0
RDb
WRb
D0∼D7
(4-2) データバス信号の識別
NJU6655 は、A0, RDb, WRb, (E, R/W)信号の組み合わせにより表 7 の様にデータバス信号の識別を行いま
す。
表 7 A0 端子と 68/80 系端子の関係
共通
68 系
80 系
機
能
A0
R/W
RDb
WRb
H
H
L
H
表示データの読み出し
H
L
H
L
表示データの書き込み
L
H
L
H
ステータスリード
L
L
H
L
内部レジスタへの書き込み(インストラクション)
- 38 -
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(4-3) シリアルインターフェイス (P/S=”L”)
シリアルインターフェイスは、8 ビットのシフトレジスタと 3 ビットのカウンタからなり、チップが選択さ
れた状態(CS1b=”L”, CS2=”H”)で、SI(D7)入力･SCL(D6)入力が受付け可能となります。 チップが選択されない状
態では、シフトレジスタ及びカウンタは初期状態にリセットされます。
シリアルデータ入力端子(SI)から入力されたデータは、D7, D6,･･････D0 の順にシリアルクロック(SCL)の立ち
上がりエッジで内部に取り込まれ、8 発目のシリアルクロックの立ち上がりエッジで 8 ビットのパラレルデー
タに変換され処理されます。
入力されたデータが表示データであるか、インストラクションであるかの識別は A0 端子の状態で決定され
ます。
A0 データは、シリアルクロック(SCL)の 8xn 発目の立ち上がりエッジで読み込まれ、A0=”H”は表示データ、
A0=”L”はインストラクションと識別されます。
A0 入力はチップが選択されてから、シリアルクロック(SCL)の 8xn 発目の立ち上がりタイミングで読み込ま
れ識別されます。 ただし、転送されたデータが、8 ビットに満たない状態で、RESb=”H”→”Ｌ”または、CS1b=”L”
→”H”(CS2=”H”→”L”)にした場合、インストラクション入力があったものとして処理されます。 必ず、8xn のデ
ータを入力してください。
図 5 にシリアルインターフェイスのシグナルチャートを示します。 SCL 信号は配線長による終端反射及び
外来ノイズに十分注意する必要があります。 実機による動作確認を推奨します。
CS1b
CS2
SI
SCL
D7
1
D6
2
D5
3
D4
4
D3
5
D2
6
D1
7
D0
8
D7
9
10
A0
図 5 シリアルインターフェイスのシグナルチャート
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(4-4) 表示データ RAM、内部レジスタのアクセス
NJU6655 は、内部データバスに付随するバスホルダを介して、CPU との通信を行います。
CPU が表示データ RAM の内容を読み出す場合、データリードサイクル(ダミーリード)で読み出されたデー
タは、バスホルダに記憶され、次のデータリードサイクルにおいてバスホルダからシステムバス上に読み出さ
れます。 また、CPU が表示データ RAM に書き込みを行う場合は、一旦バスホルダに保持された後、次のデ
ータライトサイクルまでに表示データ RAM に書き込まれます。
従って、CPU 側から NJU6655 をアクセスする時の制約は、表示データ RAM のアクセスタイム(tACC, tDS)で
はなく、サイクルタイムとなります。 このため、CPU とのデータ転送は高速になります。 サイクルタイムが
満足されない場合は、CPU は NOP 命令を挿入すれば良く、これはウェイト操作を実行することと等価となり
ます。
バスホルダを介しているため、表示データ RAM のリードシーケンスには制約があります。 アドレスセット
を行った場合、その直後のリード命令には指定されたアドレスのデータが出力されず、2 度目のデータリード
時に指定アドレスのデータが出力されます。 このためアドレスセット後やライトサイクル後には必ずダミーリ
ードが 1 回必要です。 この関係を図 6 に示します。
また、リードモディファイライトの例を(2-1)インストラクションの説明(l)項の●表示反転の場合のシーケン
スに示します。
# 書き込み
CPU
WRb
DATA
内部
タイミング
N
N+1
N
バスホルダ
N+2
N+1
N+3
N+2
N+3
WRb
# 読み出し
CPU
WRb
RDb
N
DATA
内部
タイミング
N
アドレスセット
n 番地
n
ダミーリード
n+1
データリード
n 番地
データリード
n+1
WRb
RDb
カラム
アドレス
N
バスホルダ
N
N+1
n
N+2
n+1
n+2
図 6 表示データ書き込み/読み出しと内部タイミングの関係
(4-5) チップセレクト
CS1b, CS2 はチップセレクト端子で、CS1b=”L”かつ CS2=”H”の時に CPU とのインターフェイス可能となりま
す。
チップセレクトされていない状態では D0∼D7 はハイインピーダンス状態、A0, RDb, WRb, D7(SI), D6(SCL)
入力は無効となります。 また、シリアル入力インターフェイスを選択している場合、シフトレジスタとカウン
タはリセットされます。
但し、リセットは CS1b, CS2 の状態とは無関係に入力されます。
- 40 -
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NJU6655
! 絶対最大定格
項
電源電圧 (1)
目
記
号
VDD
Vss2
電源電圧 (2)
(3 倍昇圧時)
(4 倍昇圧時)
電源電圧 (3)
電源電圧 (4)
入力電圧
出力電圧
動作温度
保存温度
V5,VOUT
V1,V2,V3,V4
VIN
VOUT
Topr
(チップ) Tstg
VDD
定
格
-0.3 ∼ +7.0
(Ta=25℃)
単位
V
V
-7.0 ∼ +0.3
-6.0 ∼ +0.3
-4.5 ∼ +0.3
-18.0 ∼ +0.3
V5 ∼ +0.3
-0.3 ∼ VDD + 0.3
-0.3 ∼ VDD + 0.3
-40 ∼ +85
-55 ∼ +125
V
V
V
V
℃
℃
VDD
VSS
VSS2, V1∼V4
V5
注 1)VSS2,V1∼V5,VOUT 電圧は VDD=0V を基準とした値です。
注 2)電源は、常に VDD≧V1≧V2≧V3≧V4≧V5＞VOUT ; VDD＞VSS≧VOUT の条件を保持して下さい。
液晶駆動電圧を外部から入力する場合、液晶駆動電圧は VDD 電源の立ち上げと同時か、またはそれ以降
に入力します。
電源電圧は、昇圧回路を使用する場合、または外部電源にて使用する場合のどちらの場合でも、
VDD-VOUT≦18V の条件が加わります。
注 3)絶対最大定格を越えて使用した場合、LSI の永久破壊となる事があります。また、通常動作では電気的
特性の条件で使用することが望ましく、この条件を越えると誤動作の原因になると共に、信頼性に悪影
響を及ぼす事があります。
注 4)安定して動作させるために、VDD-VSS 間にデカップリングコンデンサを挿入して下さい。
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! DC 特性
項 目
電源電圧(1)
記号
VDD
電源電圧(2)
電源電圧(3)
VSS2
V5
V1,V2
V3,V4
VIHC1
VILC1
VOHC1
VOLC1
ILI
ILO
RON1
RON2
ISSQ
I5Q
CIN
fOSC
高レベル入力電圧
低レベル入力電圧
高レベル出力電圧
低レベル出力電圧
リーク電流
液晶ドライバ
ON 抵抗
静的消費電流
出力リーク電流
入力端子容量
発振周波数
表示クロック周波数
入力電圧
昇圧出力電圧
昇圧 ON 抵抗
電圧調整回路
動作電圧
内
蔵 ボルテージ
電 フォロア動作電圧
源
電源回路
回
路 消費電流
fCL
VSS2
VOUT
RQUAD
VOUT2
V5
IDDQ1
IDDQ2
IDD1
IDD2
基準電圧
基準電圧温度係数
VREF
TC
特に指定のない場合、VDD=2.4∼3.6V, VSS=0V, Ta= -40∼85℃)
MIN
TYP
MAX
条
件
単位 注
2.4
3.6
V
5
推奨動作→
2.4
5.5
V
可能動作→
-6.0
-2.4
V
VDD 基準
V
-18
-4.5
VDD 基準
0.4V5
VDD
VDD 基準
0.6V5
V5
0.8VDD
VDD
V
VSS
0.2VDD
V
IOH=-0.5mA
0.8VDD
VDD
V
IOL= 0.5mA
VSS
0.2VDD
V
-1.0
1.0
uA
全入力端子
-3.0
3.0
uA
D0~D7 端子 Hi-Z 時適用
2.0
3.5
Ta=25℃ V5=-14.0V
kΩ 6
V5=-8.0V
3.2
5.4
kΩ
0.01
5
uA
0.01
15
uA
V5=-18.0V (VDD 基準)
5
8
pF
7
Ta=25℃
17.0
20.8
24.6
kHz
VDD=3V,Ta=25℃
4.25
5.20
6.15
kHz
外部入力時
VDD 基準、3 倍昇圧回路使用時
VDD 基準、4 倍昇圧回路使用時
VDD 基準
4 倍昇圧時､C1-C3､COUT=1uF
VDD=3V､VSS=VSS2
昇圧動作オフ時
外部電源使用時
電圧調整回路オフ時
外部電源使用時
パワーセーブモード時
（スリープ状態）
パワーセーブモード時
（スタンバイ状態）
VDD=3V, V5=-11V
COM/SEG 端子オープン、アク
セスなし、千鳥格子模様表示中
Ta=25℃
VDD=3V
-6.0
-4.5
-18.0
2.5
-2.4
-2.4
3.5
-18.0
-
-6.0
-18.0
-
-4.5
0.01
5.0
4
10
130
20
200
50
uA
2.15
-0.05
2.26
V
%/℃
2.04
V
V
kΩ
V
8
V
uA
9
注 5) 広範囲な可能動作電圧ですが､CPU アクセス中に急激な電圧変動がある場合を保証するものではあり
ません。また、内蔵電源オフ時を定義します。
注 6) 各出力端子(COM,SEG)と各電源端子(V1,V2,V3,V4)との間に､0.1V の電圧を印加したときの抵抗値(RON)
です。ただし、電源電圧(2)の範囲で規定します。
注 7) A0,D0∼D7,RDb,WRb,CS1b,CS2,RESb,C86,P/S に適用します。
注 8) 電圧調整回路は、ボルテージフォロア動作電圧内で V5 を調節します。
注 9) 電源系回路の各消費電流は、以下の条件で計測されるものと定義します。
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記号
IDD1
IDD2
D2
1
0
電源制御
D1
D0
1
1
0
0
昇圧回路
有効
無効
稼動状態
電圧調整回路
有効
無効
VR
V5
V/F 回路
有効
無効
外部電源
（入力端子）
有(VSS2)
有(VOUT, V1~V5)
測定回路
:IDD1
VDD
NJU6655
A
+
VSS
-
C1
C1
+
C2
-
C2
-
C3
VOUT
+
+
+
+
V1 V2 V3 V4
:IDD2
VDD
V1 V2 V3 V4 V5
VR
A
NJU6655
VSS
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+
C1
-
C1
+
C2
-
C2
-
C3
VOUT
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! AC 特性
•
システムバスリード/ライト特性(80 系 CPU)
CS2=H
*
tCYC8
A0
①CS1b
②WRb,RDb
tAW8
*
①WRb,RDb
②CS1b
tAH8
tCCL
tCCH
tDS8
D0~D7
(ライト)
tDH8
tr
tf
tACC8
tOH8
D0~D7
(リード)
項目
アドレスホールド時間
アドレスセットアップ時間
システムサイクル時間
コントロール L パルス幅(WRb)
コントロール L パルス幅(RDb)
コントロール H パルス幅(WRb)
コントロール H パルス幅(RDb)
データセットアップ時間
データホールド時間
RDb アクセス時間
出力ディゼーブル時間
信号
A0,CS1b
CS2
入力信号立ち上がり
立ち下がり時間
CS1b,CS2,
WRb,RDb,
A0,D0~D7
WRb
RDb
D0~D7
記号
tAH8
tAW8
tCYC8
tCCLW
tCCLR
tCCHW
tCCHR
tDS8
tDH8
tACC8
tOH8
tr, tf
(VSS=0V, VDD=2.4∼3.6V, Ta=-40∼85℃)
MIN
MAX
測定条件
単位
0
ns
0
ns
800
ns
120
ns
240
ns
120
ns
120
ns
80
ns
30
ns
280
ns
CL=100pF
10
200
ns
15
ns
注 10)全てのタイミングは VDD の 20%及び 80%を基準にして規定されます。
* : ①は CS1b="L"で WRb,RDb にてアクセスする場合です。②は WRb,RDb ="L"で CS1b にてアクセスする場合
です。
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•
システムバスリード/ライト特性(68 系 CPU)
tCYC6
CS2=H
*
*
①E
②CS1b
tEWL
tAW6
①CS1b
②E
tEWH
tr
tf
tAH6
A0,R/W
tDS6
tDH6
D0~D7
(ライト)
tACC6
tOH6
D0~D7
(リード)
項目
アドレスホールド時間
アドレスセットアップ時間
システムサイクル時間
イネーブル H パルス幅(リード)
イネーブル H パルス幅(ライト)
イネーブル L パルス幅(リード)
イネーブル L パルス幅(ライト)
データセットアップ時間
データホールド時間
RDb アクセス時間
出力ディゼーブル時間
信号
A0,CS1b
CS2
入力信号立ち上がり
立ち下がり時間
E(RDb),
R/W(WRb),
A0,D0~D7
E(RDb)
D0~D7
記号
tAH6
tAW6
tCYC6
tEWHR
tEWHW
tEWLR
tEWLW
tDS6
tDH6
tACC6
tOH6
tr, tf
(VSS=0V, VDD=2.4∼3.6V, Ta=-40∼85℃)
MIN
MAX
測定条件
単位
0
ns
0
ns
800
ns
240
ns
120
ns
120
ns
120
ns
80
ns
30
ns
280
ns
CL=100pF
10
200
ns
15
ns
注 11)全てのタイミングは VDD の 20%及び 80%を基準にして規定されます。
* : ①は CS1b="L"で WRb,RDb にてアクセスする場合です。②は WRb,RDb ="L"で CS1b にてアクセスする場合
です。
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•
シリアルインターフェイス
CS2=H
tCSS
tCSH
CS1b
tSAH
tSAS
A0
tSCYC
tSLW
tSHW
SCL
tSDS
SI
tf
項目
シリアルクロック周期
SCL”H”パルス幅
SCL”L”パルス幅
アドレスセットアップ時間
アドレスホールド時間
データセットアップ時間
データホールド時間
tSDH
tr
信号
SCL(D6)
A0
SI(D7)
CS1b-SCL 時間
CS1b,CS2
入力信号立ち上がり
立ち下がり時間
SCL(D6),A0,
CS1b,CS2,
SI(D7)
記号
tSCYC
tSHW
tSLW
tSAS
tSAH
tSDS
tSDH
tCSS
tCSH
(VSS=0V, VDD=2.4∼3.6V, Ta=-40∼85℃)
MIN
MAX
測定条件
単位
400
ns
150
ns
150
ns
250
ns
250
ns
150
ns
150
ns
250
ns
250
ns
tr、tf
15
ns
注 12)全てのタイミングは VDD の 20%及び 80%を基準にして規定されます。
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•
表示コントロール出力タイミング
CL
(OUT)
tDFR
FR
tDSNC
SYNC
項目
FR 遅延時間
SYNC 遅延時間
信号
FR
SYNC
記号
tDFR
tDSNC
(VSS=0V, VDD=2.4∼3.6V, Ta=-40∼85℃)
MIN
TYP
MAX
測定条件
単位
CL=50pF
50
200
ns
CL=50pF
50
200
ns
注 13)全てのタイミングは VDD の 20%及び 80%を基準にして規定されます。
マスター動作時のみ有効
•
リセット入力タイミング
tRW
RESb
tR
内部状態
項目
リセット時間
リセット”L”パルス幅
リセット中
信号
RESb
記号
tR
tRW
リセット完了
(VSS=0V, VDD=2.4∼3.6V, Ta=-40∼85℃)
MIN
TYP
MAX
測定条件
単位
1.5
us
1.5
us
注 14)全てのタイミングは VDD の 20%及び 80%を基準にして規定されます。
Ver.2007-11-20
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NJU6655
! 液晶駆動波形例
0
FR
1
2
3
4
64 65 0
1
2
3 4
5
64 65
VDD
VSS
VDD
V1
V2
COM0 V3
V4
V5
COM0
COM1
COM2
COM3
COM4
COM5
COM6
COM7
VDD
V1
V2
COM1 V3
V4
V5
COM8
COM9
COM10
COM11
COM12
COM13
COM14
COM15
S S S S S
E E E E E
G G G G G
0
1
2
3
VDD
V1
V2
COM2 V3
V4
V5
4
SEG0
VDD
V1
V2
V3
V4
V5
SEG1
VDD
V1
V2
V3
V4
V5
V5
V4
V3
V2
V1
COM0-SEG0 VDD
-V1
-V2
-V3
-V4
-V5
V5
V4
V3
V2
V1
COM0-SEG1 VDD
-V1
-V2
-V3
-V4
-V5
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NJU6655
! 応用回路例
(1)CPU インターフェイス(参考例)
NJU6655 は、80 系 CPU､68 系 CPU に直結できます。さらに、シリアルインターフェイスを用いる事によ
り、より少ない信号線で動作させる事ができます。
※：C86 端子は必ず VDD もしくは VSS に固定して下さい。
# 80 系 CPU
VCC
A0
A0
VDD
C86
A1~A7
CPU
デコーダ
IORQ
D0~D7
GND
CS1b
CS2
NJU6655
D0~D7
RD
RDb
WR
WRb
RES
RESb
P/S
VSS
RESET
# 68 系 CPU
VCC
A0
A0
VDD
C86
A1~A15
CPU
VMA
デコーダ
NJU6655
D0~D7
D0~D7
E
E
GND
CS1b
CS2
R/W
R/W
RES
RESb
P/S
VSS
RESET
# シリアルインターフェイス
VCC
A0
A0
VDD
C86
A1~A7
デコーダ
CPU
CS1b
CS2
ポート 1
SI
ポート 2
RES
SCL
RESb
GND
VDD
OR GND
NJU6655
P/S
VSS
RESET
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NJU6655
(2)拡張機能を使用した応用例(参考例)
NJU6655 は、拡張機能があり、下記のように接続することで表示範囲を拡張することが可能です。
表示領域：65×320
SEG
SEG
M/S
M/S
COM
COM
NJU6655
マスター
CL
CL
FR
FR
SYNC
SYNC
DOFb
DOFb
NJU6655
スレーブ
＜注意事項＞
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万全を期しておりますが、掲載内容について
何らかの法的な保証を行うものではありませ
ん。とくに応用回路については、製品の代表
的な応用例を説明するためのものです。また、
工業所有権その他の権利の実施権の許諾を伴
うものではなく、第三者の権利を侵害しない
ことを保証するものでもありません。
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