本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。 MB90880 シリーズ 16 ビット・マイクロコントローラ F2MC-16LX ハードウェアマニュアル Errata Sheet ページ 場所 訂正内容 Original document code: CM44-10139-6 Revision 1.0 February 2, 2015 111 5.3 表 5.3-1 クロック選択レジスタ(CKSCR) の各ビットの機能(1 / 2) の WS1, WS0 ビットでの以下の で示す PLL ストップモードに関する記述を削除 (誤) メインクロックモードから PLL クロックモードに切り換えた場合の発振安定待ち時間は 214/HCLK で固定で す。 サブクロックモードに切り換えた場合および PLL ストップモードから PLL クロックモードに復帰する場合 の発振安定待ち時間は, 本ビットに設定された値に従います。PLL クロック発振安定待ち時間は 214/HCLK 以 上必要ですので, サブクロックモードから PLL クロックモードに切り換える場合および PLL ストップモード に移行する場合, 本ビットには"10B" または"11B" を設定してください。 (正) メインクロックモードから PLL クロックモードに切り換えた場合の発振安定待ち時間は 214/HCLK で固定で す。 サブクロックモードに切り換えた場合の発振安定待ち時間は, 本ビットに設定された値に従います。PLL クロ ック発振安定待ち時間は 214/HCLK 以上必要ですので, サブクロックモードから PLL クロックモードに切り換 える場合, 本ビットには"10B" または"11B" を設定してください。 139 6.5.4 ストップモードへの遷移の<注意事項>として以下を追加 <注意事項> ・ストップモードへの移行は必ずメインクロックモードまたはサブクロックモードから設定してください。 140 6.5.4 ストップモードの解除の<注意事項>での以下の で示す PLL ストップモードに関する記述を削除 •PLL ストップモード中は, メインクロックおよび PLL 逓倍回路が停止しているため, PLL ストップモードから復帰する場合は, メインクロック発振安定待ち時間および PLL クロック発振安定待ち時間を確保する必要があります。この場合の発振安定待ち時間 は, クロック選択レジスタの発振安定待ち時間選択ビット(CKSCR:WS1, WS0) に設定 された値に従い, メインクロック発振安定待ち時間および PLL クロック発振安定待ち 時間を同時にカウントしますので, CKSCR:WS1, WS0 ビットには, 発振安定待ち時間 の長い方に合わせて値を設定してください。ただし, PLL クロック発振安定待ち時間は 214/HCLK 以上必要ですので, CKSCR:WS1, WS0 ビットには"10B" または"11B" を設 定してください。 Publication Number MB90880_CM44-10139-6-DE CONFIDENTIAL Revision 1 Issue Date February 2, 2015 E R R A T A ページ 場所 141 6.6 S H E E T 訂正内容 図 6.6-1 状態遷移と遷移条件を以下に示すように PLL ストップモード、PLL クロック発振安定待ちを削除 (誤) 外部リセット,ウォッチドッグタイマリセット,ソフトウェアリセット 電源投入 リセット パワーオンリセット SCS=0 SCS=1 発振安定待ち終了 メインクロックモード SLP=1 割込み MCS=0 MCS=1 PLLクロックモード SLP=1 メインスリープモード TMD=0 割込み SCS=0 SCS=1 SLP=1 PLLスリープモード TMD=0 割込み メインタイムベース タイマモード TMD=0 割込み STP=1 STP=1 PLLストップモード 発振安定待ち終了 割込み サブストップモード 割込み 発振安定待ち終了 PLLクロック発振安定待 ち メインクロック発振安定待 ち 割込み 時計モード タイマモード メインストップモード 割込み サブスリープモード PLLタイムベース STP=1 割込み サブクロックモード 発振安定待ち終了 サブクロック発振安定待 ち (正) 外部リセット,ウォッチドッグタイマリセット,ソフトウェアリセット 電源投入 リセット パワーオンリセット SCS=0 SCS=1 発振安定待ち終了 メインクロックモード SLP=1 割込み MCS=0 MCS=1 メインスリープモード TMD=0 割込み メインタイムベース タイマモード メインストップモード 発振安定待ち終了 メインクロック発振安定待 ち 2 CONFIDENTIAL SLP=1 割込み SCS=0 SCS=1 サブクロックモード SLP=1 PLLスリープモード TMD=0 割込み 割込み サブスリープモード TMD=0 PLLタイムベース 割込み 時計モード タイマモード STP=1 STP=1 割込み PLLクロックモード サブストップモード 割込み 発振安定待ち終了 サブクロック発振安定待 ち MB90880_CM44-10139-6-DE1, February 2, 2015 E R R A T A ページ 場所 142 6.6 S H E E T 訂正内容 表 6.6-1 低消費電力モードの動作状態を以下の で示す PLL ストップモードに関する記述を削除 (誤) 動作状態 メイン クロック PLL クロックモー ド PLL スリープモー ド PLL タイムベース タイマモード PLL ストップモー ド PLL 発振安定待ち サブ クロック PLL クロック CPU 周辺 時計 タイム ベース タイマ クロック ソース 動作 動作 動作 動作 動作 動作 動作 PLL クロック 停止 停止 停止 停止 動作 動作 動作 メイン クロック サブ クロック PLL クロック 停止 停止 停止 動作 動作 時計 タイム ベース タイマ (正) 動作状態 PLL クロックモー ド PLL スリープモー ド PLL タイムベース タイマモード PLL 発振安定待ち 148 6.8 CPU 周辺 クロック ソース 動作 動作 動作 動作 動作 動作 動作 動作 動作 停止 PLL クロック 停止 動作 動作 動作 6.8 低消費電力モード使用上の注意 に以下の で示すストップモードに関する記述を追加 低消費電力モードを使用する際には, 以下の点にご注意ください。 ・スタンバイモードへの移行と割込み ・スタンバイモードの割込みによる解除 ・ストップモード移行時 ・ストップモード解除時 ・発振安定待ち時間 ・スタンバイモード遷移のための低消費電力モード制御レジスタ(LPMCR) へアクセスする際の注意事項 ■ ストップモード移行時 ストップモードへの移行は必ずメインモードまたはサブクロックモードから設定するようにしてください。 PLL クロックモードで動作中にストップモードへ移行したい場合は、一度メインモードに遷移してからスト ップモードに設定してください。 149 6.8 6.8 低消費電力モード使用上の注意の以下の で示す PLL ストップモードに関する記述を削除 ■ 発振安定待ち時間 ● PLL クロック発振安定待ち時間 PLL ストップモード中は, メインクロックおよび PLL 逓倍回路が停止しているため, PLL ストップモードから復帰する場合は,メインクロック発振安定待ち時間および PLL クロック発振安定待ち時間を確保する必要があります。この場合の発振安定待ち時間 は, クロック選択レジスタの発振安定待ち時間選択ビット(CKSCR:WS1, WS0) に設定 された値に従います。メインクロック発振安定待ち時間および PLL クロック発振安定 待ち時間を同時にカウントしますので, CKSCR:WS1, WS0 ビットには発振安定待ち時 間の長い方に合わせて値を設定してください。ただし, PLL クロック発振安定待ち時 間は 214/HCLK 以上必要ですので, CKSCR: WS1, WS0 ビットには"10B" または"11B" を 設定してください。 February 2, 2015, MB90880_CM44-10139-6-DE1 CONFIDENTIAL 3 E R R A T A S H E E T ページ 場所 訂正内容 186 9.2 9.2 タイムベースタイマのブロックダイヤグラムのカウンタクリア回路の以下の で示す PLL ストップモード に関する記述を削除 (誤) ■ タイムベースタイマのブロックダイヤグラム ● カウンタクリア回路 タイムベースタイマのカウンタ値は, 次の要因によってクリアされます。 ・タイムベースタイマ制御レジスタ(TBTC)のタイムベースタイマ初期化ビット(TBR)への"0" の書込み ・パワーオンリセット ・メインストップモード, PLL ストップモードへの移行 (正) ■ タイムベースタイマのブロックダイヤグラム ● カウンタクリア回路 タイムベースタイマのカウンタ値は, 次の要因によってクリアされます。 ・タイムベースタイマ制御レジスタ(TBTC)のタイムベースタイマ初期化ビット(TBR)への"0" の書込み ・パワーオンリセット ・メインストップモードへの移行 188 9.3 表 9.3-1 タイムベースタイマ制御レジスタ(TBTC) の各ビットの機能の TBOF ビットの以下の で示す PLL ス トップモードに関する記述を削除 (誤) ・"0" の書込み, メインストップモードへの遷移, PLL ストップモードへの遷移, サブクロックモードからメイ ンクロックモードへの遷移, サブクロックモードから PLL クロックモードへの遷移, メインクロックモード から PLL クロックモードへの遷移およびタイムベースタイマ初期化ビット(TBR) への"0" の書込みおよびリ セットにより"0" にクリアされます。 (正) ・"0" の書込み, メインストップモードへの遷移, サブクロックモードからメインクロックモードへの遷移, サ ブクロックモードから PLL クロックモードへの遷移, メインクロックモードから PLL クロックモードへの遷 移およびタイムベースタイマ初期化ビット(TBR) への"0" の書込みおよびリセットにより"0" にクリアされ ます。 4 CONFIDENTIAL MB90880_CM44-10139-6-DE1, February 2, 2015 E R R A T A S H E E T ページ 場所 訂正内容 191 9.5 表 9.5-1 タイムベースタイマカウンタのクリア動作と発振安定待ち時間を以下の で示す PLL ストップモード に関する記述を削除 (誤) 動作 タイムベースタイマ制御レジスタ (TBTC) のタイムベースタイマ初期化 ビット(TBR) へ"0" 書込み パワーオンリセット ウォッチドッグリセット メインストップモードの解除 PLL ストップモードの解除 サブストップモードの解除 タイムベース タイマカウンタ TBOF クリア ○ ○ ○ × ○ ○ × ○ ○ ○ ○ × タイムベース タイマカウンタ TBOF クリア ○ ○ ○ × ○ × ○ ○ ○ × 発振安定待ち時間 なし メインクロック発振安定待ち時間 サブクロック発振安定待ち時間 (正) 動作 タイムベースタイマ制御レジスタ (TBTC) のタイムベースタイマ初期化 ビット(TBR) へ"0" 書込み パワーオンリセット ウォッチドッグリセット メインストップモードの解除 サブストップモードの解除 February 2, 2015, MB90880_CM44-10139-6-DE1 CONFIDENTIAL 発振安定待ち時間 なし メインクロック発振安定待ち時間 サブクロック発振安定待ち時間 5