DS07-13728-5

本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
富士通マイクロエレクトロニクス
DATA SHEET
DS07–13728–5
16 ビット・マイクロコントローラ
CMOS
®
MB90455 シリーズ
MB90F455 (S) /F456 (S) /F457 (S)
MB90455 (S) /456 (S) /457 (S) /V495G
■ 概 要
MB90455シリ−ズは, 高速リアルタイム処理が要求される民生機器などのプロセス制御用途向けに設計された汎用の高
性能 16 ビットマイクロコントローラです。
命令体系は , F2MC* ファミリのアーキテクチャを継承するとともに , 高級言語対応命令の追加やアドレッシングモード
の拡張 , 乗除算命令の強化 , ビット処理命令の充実などを図っています。さらに , 32 ビットのアキュムレータを搭載するこ
とにより , ロングワードデータ (32 ビット ) 処理が可能となっています。
MB90455 シリーズにおける周辺リソースには , 8/10 ビット A/D コンバータ , UART1, 8/16 ビット PPG タイマ ,
16 ビット入出力タイマ (16 ビットフリーランタイマ , インプットキャプチャ0, 1, 2, 3 (ICU) 等が内蔵されています。
*: F2MC は FUJITSU Flexible Microcontroller の略で , 富士通マイクロエレクトロニクス株式会社の登録商標です。
■ 特 徴
・クロック
・ PLL クロック逓倍回路内蔵
・ 発振クロックの 2 分周または発振クロックの1逓倍∼4逓倍(発振クロック 4 MHz の場合,4 MHz ∼ 16 MHz)のマシン
クロック(PLL クロック)を選択可能
・ サブクロックによる動作(8.192 kHz)が可能(MB90F455/F456/F457, MB90455/456/457)
・ 最小命令実行時間 : 62.5 ns
(発振クロック 4 MHz, PLL クロック 4 逓倍で動作した場合)
・16M バイトの CPU メモリ空間
・ 内部は 24 ビットアドレッシング
(続く)
富士通マイクロエレクトロニクスのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。
ご採用を検討中 , またはご採用いただいたお客様に有益な情報を公開しています。
開発における最新の注意事項に関しては , 「デザインレビューシート」を参照してください。
「デザインレビューシート」はシステム開発において , 問題を未然に防ぐことを目的として , 最低限必要と思われる
チェック項目をリストにしたものです。
http://edevice.fujitsu.com/micom/jp-support/
Copyright©2002-2009 FUJITSU MICROELECTRONICS LIMITED All rights reserved
2009.8
MB90455 シリーズ
・コントローラ用途に最適な命令体系
・ 豊富なデータタイプ(ビット,バイト,ワード,ロングワード)
・ 豊富なアドレッシングモード(23 種類)
・ 符号付乗除算命令,RETI 命令機能強化
・ 32 ビットのアキュムレータ採用による高精度演算の強化
・高級言語(C 言語)/マルチタスクに対応する命令体系
・ システムスタックポインタの採用
・ 各種ポインタ間接命令の強化
・ バレルシフト命令
・実行速度の向上
・ 4 バイトの命令キュー
・強力な割込機能
・ 8 レベル,34 要因の強力な割込機能
・CPU に依存しない自動データ転送機能
・ 拡張インテリジェント I/O サービス機能(EI2OS): 最大 16 チャネル
・低消費電力(スタンバイ)モード
・ スリープモード(CPU 動作クロックを停止するモード)
・ タイムベースタイマモード(発振クロックとサブクロック,タイムベースタイマと時計タイマのみ動作させるモード)
・ 時計モード(サブクロックと時計タイマのみ動作させるモード)
・ ストップモード(発振クロックとサブクロックを停止するモード)
・ CPU 間欠動作モード
・プロセス
・ CMOS テクノロジ
・I/O ポート
・ 汎用入出力ポート(CMOS 出力): 34 本(MB90F455/F456/F457, MB90455/456/457)
(内4本は高電流出力ポート),
(サブク
ロック未使用時は、36 本(MB90F455S/F456S/F457S, MB90455S/456S/457S))
・タイマ
・タイムベースタイマ,時計タイマ,ウォッチドッグタイマ : 1 チャネル
・8/16 ビット PPG タイマ : 8 ビット× 4 チャネル,または 16 ビット× 2 チャネル
・16 ビットリロードタイマ : 2 チャネル
・16 ビット入出力タイマ
-16 ビットフリーランタイマ : 1 チャネル
-16 ビットインプットキャプチャ(ICU): 4 チャネル
端子入力のエッジ検出で 16 ビットフリーランタイマのカウント値をラッチして割込要求を発生
・UART1: 1 チャネル
・ 全二重ダブルバッファ付き
・ クロック非同期,またはクロック同期シリアル転送が使用可能
・DTP/ 外部割込み : 4 チャネル
・ 外部入力により拡張インテリジェント I/O サービス(EI2OS)の起動,および外部割込み発生用モジュール
・遅延割込み発生モジュール
・ タスク切換用の割込み要求を発生
(続く)
2
DS07–13728–5
MB90455 シリーズ
(続き)
・8/10 ビット A/D コンバータ : 8 チャネル
・ 8/10 ビットの分解能切換え可能
・ 外部トリガ入力による起動が可能
・ 変換時間 : 6.125 μs(マシンクロック 16 MHz の場合,サンプリング時間含む)
・プログラムパッチ機能
・ 2 アドレスポインタ分のアドレス一致検出
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3
MB90455 シリーズ
■ 品種構成
品名
項目
分類
MB90F455 (S) /
F456 (S) /F457 (S)
MB90455 (S) /
456 (S) /457 (S)
MB90V495G
フラッシュ ROM
マスク ROM
評価品
ROM 容量
MB90F455 (S) :24 K バイト MB90455 (S) :24 K バイト
MB90F456 (S) :32 K バイト MB90456 (S) :32 K バイト
MB90F457 (S) :64 K バイト MB90457 (S) :64 K バイト
⎯
RAM 容量
2 K バイト
6 K バイト
MB90F455/F456/F457
:2 系統品
MB90F455S/F456S/F457S
:1 系統品
クロック
MB90455/456/457
:2 系統品
MB90455S/456S/457S
:1 系統品
プロセス
2 系統品
CMOS
パッケージ
LQFP-48 ( ピン間隔 0.50 mm)
PGA256
3.5 V ∼ 5.5 V
4.5 V ∼ 5.5 V
⎯
無
動作電源電圧
エミュレータ専用電源 *
1
基本命令数
命令ビット長
命令長
データビット長
CPU 機能
:351 命令
:8 ビット , 16 ビット
:1 バイト∼ 7 バイト
:1 ビット , 8 ビット , 16 ビット
最小命令実行時間:62.5 ns ( マシンクロック周波数 16 MHz の場合 )
割込み処理時間:最小 1.5 μs ( マシンクロック周波数 16 MHz の場合 )
低消費電力 ( スタンバイ ) モード
スリープモ−ド / 時計モード / タイムベースタイマモード /
ストップモード /CPU 間欠
I/O ポート
汎用入出力ポート (CMOS 出力 ) :34 本 (36 本 *2)
内4本は高電流出力ポート (P14 ∼ P17)
タイムベースタイマ
18 ビットフリーランカウンタ
割込周期:1.024 ms, 4.096 ms, 16.834 ms, 131.072 ms
( 発振クロック周波数 4 MHz の場合 )
ウォッチドッグタイマ
16 ビット
入出力タイマ
リセット発生周期 : 3.58 ms,14.33 ms,57.23 ms,458.75 ms
(発振クロック周波数 4 MHz の場合)
16 ビット
フリーラン
タイマ
チャネル数 : 1
オーバフローの発生による割込み
インプット
キャプチャ
チャネル数 : 4
端子入力(立上りエッジ,立下りエッジ,両エッジ)によるフリーランタイマ値の
保持
16 ビットリロードタイマ
時計タイマ
8/16 ビット PPG タイマ
チャネル数 : 2
16 ビットリロードタイマ動作
カウントクロック周期 : 0.25 μs,0.5 μs,2.0 μs
(マシンクロック周波数 16 MHz の場合)
外部イベントカウント可能
15 ビットフリーランカウンタ
割込周期 : 31.25 ms,62.5 ms,12 ms,250 ms,500 ms,1.0 s,2.0 s(サブクロック
8.192 kHz の場合)
チャネル数 : 2(8 ビット× 4 チャネルで使用可能)
8 ビット× 4 チャネルまたは 16 ビット× 2 チャネルの PPG 動作可能
任意周期,任意デューティのパルス波出力可能
カウントクロック : 62.5 ns ∼ 1 μs
(マシンクロック周波数 16 MHz の場合)
(続く)
4
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MB90455 シリーズ
(続き)
品名
項目
MB90F455 (S) /
F456 (S) /F457 (S)
MB90455 (S) /
456 (S) /457 (S)
MB90V495G
遅延割込発生モジュール
タスク切換え用の割込発生モジュール
リアルタイム OS に使用
DTP /外部割込み
入力本数 : 4 本
立上りエッジ,立下りエッジ,"H" レベルおよび "L" レベル入力により起動,
外部割込みまたは拡張インテリジェント I/O サービス(EI2OS)を使用可能
8/10 ビット A/D コンバータ
チャネル数 : 8
分解能 : 10 ビットまたは 8 ビットの設定可能
変換時間 : 6.125 μs ( マシンクロック周波数 16 MHz の場合 , サンプリング時間含む)
連続した複数のチャネルを順次変換することが可能(最大 8 チャネルの設定が可能)
単発変換モード : 選択したチャネルを 1 回のみ変換
連続変換モード : 選択したチャネルを繰り返し変換
停止変換モード : 選択したチャネルの変換,一時停止を繰り返す
UART1
チャネル数 : 1
クロック同期転送 : 62.5 Kbps ∼ 2 Mbps
クロック非同期転送 : 9,615 bps ∼ 500 Kbps
双方向シリアル通信機能,マスタ / スレーブ型接続による通信可能
* 1:エミュレーションポッド MB2145-507 をご使用頂く際のディップスイッチ S2 の設定です。詳細につきましては
MB2145-507 ハードウェアマニュアル (2.7 エミュレータ専用電源端子 ) をご参照ください。
* 2:MB90F455S/F456S/F457S, MB90455S/456S/457S
■ パッケージと品種対応
パッケージ
MB90F455 (S) /F456 (S) /F457 (S) MB90455 (S) /456 (S) /457 (S)
FPT-48P-M26
○:あり
×:なし
(注意事項)各パッケージの詳細は,「■パッケージ・外形寸法図」を参照してください。
■ 品種間の相違点
メモリ空間
評価品などで評価する際には , 実際に使用する品種との相違をよく確認の上 , 評価してください。特に , 次の点に注意し
てください。
・MB90V495G に ROM は内蔵されていませんが , 専用の開発ツールを用いて , ROM 内蔵品と等価な動作を行うことがで
きます。したがって , ROM 容量は開発ツールの設定で決まります。
・MB90V495G では FF4000H ∼ FFFFFFH までのイメージを 00 バンクに見えるようにし , FE0000H ∼ FF3FFFH は FE バンク
および FF バンクだけで見えるようにしてあります ( 開発ツールの設定で変更可能 ) 。
・MB90F455 (S) /F456 (S) /F457 (S) , MB90455 (S) /456 (S) /457 (S) では FF4000H ∼ FFFFFFH までのイメージを 00 バンクに
見えるようにし , FF0000H ∼ FF3FFFH は FF バンクだけで見えるようにしてあります。
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5
MB90455 シリーズ
■ 端子配列図
1
2
3
4
5
6
7
8
9
10
11
12
36
35
34
33
32
31
30
29
28
27
26
25
P17/PPG3
P16/PPG2
P15/PPG1
P14/PPG0
P13/IN3
P12/IN2
P11/IN1
P10/IN0
X1
X0
C
VSS
P21/TOT0
P22/TIN1
P23/TOT1
P24/INT4
P25/INT5
P26/INT6
P27/INT7
MD2
MD1
MD0
RST
VCC
AVCC
AVR
P50/AN0
P51/AN1
P52/AN2
P53/AN3
P54/AN4
P55/AN5
P56/AN6
P57/AN7
P37/ADTG
P20/TIN0
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
AVSS
X1A/P36*
X0A/P35*
P33
P32
P31
P30
P44
P43
P42/SOT1
P41/SCK1
P40/SIN1
(TOP VIEW)
(FPT-48P-M26)
∗:MB90F455/F456/F457, MB90455/456/457
:X1A, X0A
MB90F455S/F456S/F457S, MB90455S/456S/457S :P36, P35
6
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MB90455 シリーズ
■ 端子機能説明
端子番号
端子名
回路形式
機能説明
1
AVcc
⎯
A/D コンバータの Vcc 電源入力端子
2
AVR
⎯
A/D コンバータの電源(Vref+)入力端子。Vcc 以下の入力にしてください。
P50 ∼ P57
3 ∼ 10
AN0 ∼ AN7
汎用入出力ポート
E
汎用入出力ポート
P37
11
ADTG
D
TIN0
D
TOT0
D
TIN1
D
TOT1
D
P24 ∼ P27
16 ∼ 19
INT4 ∼ INT7
リロードタイマ 1 のイベント入力端子として機能します。入力ポートに設定
して使用してください。
汎用入出力ポート
P23
15
リロードタイマ 0 のイベント出力端子として機能します。出力設定が許可の
場合のみ有効となります。
汎用入出力ポート
P22
14
リロードタイマ 0 のイベント入力端子として機能します。入力ポートに設定
して使用してください。
汎用入出力ポート
P21
13
A/D コンバータ外部トリガ入力端子として機能します。入力ポートに設定し
て使用してください。
汎用入出力ポート
P20
12
A/D コンバータのアナログ入力端子として機能します。アナログ入力設定が
許可の場合に有効となります。
リロードタイマ 1 のイベント出力端子として機能します。出力設定が許可の
場合のみ有効となります。
汎用入出力ポート
D
外部割込み入力端子として機能します。入力ポートに設定して使用してくだ
さい。
20
MD2
F
動作モード指定用の入力端子。VSS に直結してください。
21
MD1
C
動作モード指定用の入力端子。VCC に直結してください。
22
MD0
C
動作モード指定用の入力端子。VCC に直結してください。
23
RST
B
外部リセット入力端子
24
Vcc
⎯
電源(5 V)入力端子
25
Vss
⎯
電源(0 V)入力端子
26
C
⎯
電源安定化のための容量端子。0.1 μF 程度のセラミックコンデンサを接続し
てください。
27
X0
A
高速発振用端子
28
X1
A
高速発振用端子
P10 ∼ P13
29 ∼ 32
IN0 ∼ IN3
汎用入出力ポート。
D
P14 ∼ P17
33 ∼ 36
PPG0 ∼ PPG3
汎用入出力ポート。高電流出力ポート。
G
SIN1
PPG タイマ 01,23 の出力端子として機能します。出力設定が許可の場合に
有効となります。
汎用入出力ポート
P40
37
インプットキャプチャチャネル 0 ∼ 3 のトリガ入力端子として機能します。
入力ポートに設定して使用してください。
D
UART のシリアルデータ入力端子。入力ポートに設定して使用してくださ
い。
(続く)
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7
MB90455 シリーズ
(続き)
端子番号
端子名
回路形式
汎用入出力ポート
P41
38
SCK1
D
SOT1
UART のシリアルクロック入出力端子。UART のシリアルクロック入出力設
定が許可の場合のみ有効となります。
汎用入出力ポート
P42
39
機能説明
D
UART のシリアルデータ出力端子。
UART のシリアルデータ出力設定が許可の場合のみ有効となります。
40
P43
D
汎用入出力ポート
41
P44
D
汎用入出力ポート
P30 ∼ P33
D
汎用入出力ポート
42 ∼ 45
46
47
48
X0A*
P35*
X1A*
P36*
AVss
A
A
⎯
低速発振用端子
汎用入出力ポート
低速発振用端子
汎用入出力ポート
A/D コンバータの Vss 電源入力端子
*:MB90F455/F456/F457, MB90455/456/457
MB90F455S/F456S/F457S, MB90455S/456S/457S
8
:X1A, X0A
:P36, P35
DS07–13728–5
MB90455 シリーズ
■ 入出力回路形式
分類
回路
備考
・高速用発振帰還抵抗 約 1 MΩ
・低速用発振帰還抵抗 約 10 MΩ
A
X1
クロック入力
X1A
X0
X0A
スタンバイ制御信号
・プルアップ抵抗付きヒステリシス入力
・プルアップ抵抗約 50 kΩ
B
Vcc
R
R
ヒステリシス入力
C
ヒステリシス入力
R
ヒステリシス入力
・CMOS ヒステリシス入力
・CMOS レベル出力
・スタンバイ制御あり
D
Vcc
Pch デジタル出力
R
Nch
Vss
デジタル出力
ヒステリシス入力
スタンバイ制御
E
Vcc
Pch デジタル出力
R
Nch
Vss
・CMOS ヒステリシス入力
・CMOS レベル出力
・アナログ入力端子と兼用
・スタンバイ制御あり
デジタル出力
ヒステリシス入力
スタンバイ制御
アナログ入力
(続く)
DS07–13728–5
9
MB90455 シリーズ
(続き)
分類
回路
備考
F
R
ヒステリシス入力
・プルダウン抵抗付きヒステリシス入力
・プルダウン抵抗約 50 kΩ
・FLASH品にはプルダウン抵抗はありま
せん。
R
Vss
G
Vcc
Pch 高電流出力
R
Nch
Vss
・CMOS ヒステリシス入力
・CMOS レベル出力(高電流出力)
・スタンバイ制御あり
高電流出力
ヒステリシス入力
スタンバイ制御
10
DS07–13728–5
MB90455 シリーズ
■ デバイス取扱い上の注意
・最大定格を超えることのないよう注意してください(ラッチアップの防止)。
・CMOS IC では,中・高耐圧以外の入力端子や出力端子に Vcc より高い電圧や Vss より低い電圧が印加された場合,また
は Vcc ∼ Vss 間に定格を超える電圧が印加された場合に,ラッチアップ現象を発生することがあります。
・ラッチアップ現象が起きると電源電流が激増し,
素子の熱破壊に至る場合がありますので,
使用に際しては,
最大定格
を超えることのないよう十分注意してください。
・アナログ電源投入時と切断時においてアナログ電源電圧(AVcc, AVR)とアナログ入力電圧は,デジタル電源電圧(Vcc)
を超えないように十分注意してください。
・未使用端子の処理について
使用していない入力端子を開放のままにしておくと誤動作およびラッチアップによる永久破壊の原因になることがあ
りますので,2 kΩ 以上の抵抗を介してプルアップまたはプルダウンなどの処理をしてください。また,使用していな
い入出力端子については出力状態にして開放とするか,入力状態の場合は入力端子と同じ処理をしてください。
・外部クロックを使用する場合の注意について
外部クロックを使用する際には,X0 端子のみを駆動し,X1 端子は,オープンとしてください。下図に外部クロック
使用例について示します。
外部クロック使用例
X0
オープン
X1
MB90455 シリーズ
・サブクロックを使用しない場合の注意について
X0A,X1A 端子に振動子を接続しない場合は X0A 端子にプルダウンの処理をし,X1A 端子はオープンにしてくださ
い。
・電源端子について
・Vcc,Vss が複数ある場合,デバイス設計上はラッチアップなどの誤動作を防止するために,同電位にすべき端子はデバ
イス内部で接続してありますが,不要輻射の低減,グランドレベルの上昇によるストローブ信号の誤動作防止,総出力
電流規格を守るなどのために,必ずそれらすべてを外部で電源およびグランドに接続してください。
・電流供給源からできる限り低インピーダンスで MB90455 シリーズのデバイスの Vcc,Vss に接続するように配慮して
ください。
・MB90455 シリーズのデバイスの端子近くで,Vcc と Vss の間に 0.1 μF 程度のコンデンサをバイパスコンデンサとして
接続することをお薦めします。
・水晶発振回路について
・X0,X1 端子の近辺のノイズは MB90455 シリーズのデバイスの誤動作の元となります。X0,X1 端子および水晶振動子
(あるいはセラミック振動子)さらにグランドへのバイパスコンデンサはできる限り近くになるように,
また X0,X1 端
子の配線は,他の配線とできる限り交差しないようにプリント基板を設計してください。
・X0,
X1 端子の回りをグランドで囲むようなプリント基板アートワークは,
強くお
安定した動作を期待できますので,
薦めします。
・PLL クロックモード動作中の注意について
・本マイコンで PLL クロックを選択しているときに発振子が外れたり , あるいはクロック入力が停止した場合 , 本マイ
コンは PLL 内部の自励発振回路の自走周波数で動作を継続し続ける場合があります。
この動作は保証外の動作です。
DS07–13728–5
11
MB90455 シリーズ
・A/D コンバータの電源,アナログ入力の投入順序について
・A/D コンバータ,アナログ入力(AN0 ∼ AN7 端子)の印加は,必ずデジタル電源(Vcc)の投入後に行ってください。
・電源切断時は A/D コンバータの電源およびアナログ入力の遮断の後で,デジタル電源の遮断を行ってください。
・AVRは,AVccを超えないように投入および切断を行ってください(アナログ電源とデジタル電源を同時に投入,遮断す
ることは問題ありません。
)。
・A/D コンバータ未使用時の端子処理について
A/D コンバータを使用しない場合は,AVcc=AVR=Vcc,AVss=Vss となるように接続してください。
・電源投入時の注意点
内蔵している降圧回路の誤動作を防ぐために,電源投入時における電圧の立上げ時間は 50 μs(0.2 V ∼ 2.7 V の間)
以上を確保してください。
・供給電圧の安定化
Vcc 電源電圧の動作保障内においても,電源電圧の急激な変化があると誤動作を起こす場合がありますので,Vcc 電
源電圧を安定させてください。
安定化の基準としては,商用周波数(50 Hz ∼ 60 Hz)での Vcc リプル変動(peak to peak 値)は,標準 Vcc 電源電圧
値の 10% 以下に,また電源の切換え時などの瞬時変化においては,過渡変動率が 0.1 V/ms 以下になるように電源電
圧を抑えてください。
12
DS07–13728–5
MB90455 シリーズ
■ ブロックダイヤグラム
X0,X1
RST
X0A,X1A
クロック
制御回路
CPU
F2MC-16LX コア
時計タイマ
タイムベースタイマ
16 ビット
フリーランタイマ
RAM
インプット
キャプチャ
(4ch)
ROM/FLASH
プリスケーラ
SOT1
SCK1
SIN1
AN0 ~ AN7
AVR
16 ビット PPG タイマ
(2ch)
DTP/ 外部割込み
PPG0 ~ PPG3
INT4 ~ INT7
UART1
16 ビット
リロードタイマ
(2ch)
AVcc
AVss
内
部
デ
|
タ
バ
ス
IN0 ~ IN3
TIN0,TIN1
TOT0,TOT1
8/10 ビット
A/D コンバータ
(8ch)
ADTG
DS07–13728–5
13
MB90455 シリーズ
■ メモリマップ
1. MB90455 のメモリ割当て
MB90455 シリーズでは,内部アドレスバスは 24 ビット幅,外部アドレスバスは 24 ビットまでの出力となり,外部アクセ
スメモリは最大 16 M バイトのメモリ空間をアクセスできます。
2. メモリマップ
(ROM ミラー機能
が有効な場合 )
000000H
0000C0H
000100H
アドレス #1*
2
003800H
004000H
010000H
FE0000H
FF0000H
アドレス #2*1
(ROM ミラー機能
が無効な場合 )
周辺
周辺
RAM 領域
レジスタ
RAM 領域
レジスタ
拡張 IO 領域
拡張 IO 領域
ROM 領域
(FF バンクの
イメージ )
ROM 領域 *2
ROM 領域 *2
ROM 領域
ROM 領域
FFFFFFH
アドレス #1*2
アドレス #2*1
MB90F455 (S) /455 (S)
000900H
FFA000H
MB90F456 (S) /456 (S)
000900H
FF8000H
MB90F457 (S) /457 (S)
000900H
FF0000H
MB90V495G
001900H
⎯
品種
:内部アクセスメモリ
:アクセス禁止
*1
*2
:アドレス #1, アドレス #2 は品種によって異なります。
:MB90F455 (S) /F456 (S) /F457 (S) , MB90455 (S) /456 (S) /457 (S) では,FE0000H ∼
FEFFFFH の領域を読み出すと FF0000H ∼ FFFFFFH のデータが読み出せます。
(注意事項)F2MC-16LX は , 内部 ROM が動作している状態では , 00 バンクの上位に FF バンクの ROM データがイメージ
で見えるようになっています。この機能をミラー ROM 機能とよび , C コンパイラのスモールモデルを有効に
生かすことができます。
F2MC-16LX では , FF バンクの下位 16 ビットアドレスと 00 バンクの下位 16 ビットアドレスが同じになるよ
うにしてあるので , ポインタで far を指定しなくても ROM 内のテーブルを参照できます。
たとえば “00C000H” をアクセスした場合 , 実際には “FFC000H” の ROM の内容がアクセスされます。ただし , FF
バンクの ROM 領域は , 48 K バイトを超えるので , 00 バンクのイメージにすべての領域を見せることはでき
ません。したがって , “FF4000H” ∼ “FFFFFFH” の領域に格納してください。
14
DS07–13728–5
MB90455 シリーズ
■ I/O マップ
アドレス
レジスタ
略称
レジスタ名称
000000H
リセット値
周辺機能名
リード /
ライト
( 予約領域 ) *
000001H
PDR1
ポート 1 データレジスタ
XXXXXXXXB
ポート 1
R/W
000002H
PDR2
ポート 2 データレジスタ
XXXXXXXXB
ポート 2
R/W
000003H
PDR3
ポート 3 データレジスタ
XXXXXXXXB
ポート 3
R/W
000004H
PDR4
ポート 4 データレジスタ
XXXXXXXXB
ポート 4
R/W
000005H
PDR5
ポート 5 データレジスタ
XXXXXXXXB
ポート 5
R/W
000006H
∼
000010H
( 予約領域 ) *
000011H
DDR1
ポート 1 方向レジスタ
00000000B
ポート 1
R/W
000012H
DDR2
ポート 2 方向レジスタ
00000000B
ポート 2
R/W
000013H
DDR3
ポート 3 方向レジスタ
000X0000B
ポート 3
R/W
000014H
DDR4
ポート 4 方向レジスタ
XXX00000B
ポート 4
R/W
000015H
DDR5
ポート 5 方向レジスタ
00000000B
ポート 5
R/W
8/10 ビット
A/D コンバータ
R/W
000016H
∼
00001AH
00001BH
( 予約領域 ) *
ADER
アナログ入力許可レジスタ
11111111B
00001CH
∼
000025H
( 予約領域 ) *
000026H
SMR1
シリアルモードレジスタ 1
00000000B
R/W
000027H
SCR1
シリアル制御レジスタ 1
00000100B
R/W, W
000028H
SIDR1/
SODR1
シリアル入力データレジスタ 1/
シリアル出力データレジスタ 1
XXXXXXXXB
000029H
SSR1
シリアルステータスレジスタ 1
00001000B
00002AH
00002BH
UART1
R, W
R, R/W
( 予約領域 ) *
CDCR1
通信プリスケーラ制御レジスタ 1
0XXX0000B
UART1
R/W
00002CH
∼
00002FH
000030H
000031H
( 予約領域 ) *
ENIR
DTP/ 外部割込み許可レジスタ
00000000B
EIRR
DTP/ 外部割込み要因レジスタ
XXXXXXXXB
ELVR
検出レベル設定レジスタ
ADCS
A/D 制御ステータスレジスタ
000032H
000033H
000034H
000035H
000036H
000037H
R/W
DTP/ 外部割込み
R/W
( 予約領域 ) *
ADCR
00000000B
DTP/ 外部割込み
00000000B
00000000B
XXXXXXXXB
A/D データレジスタ
00101XXXB
R/W
R/W
8/10 ビット
A/D コンバータ
R/W, W
W, R
R
(続く)
DS07–13728–5
15
MB90455 シリーズ
アドレス
レジスタ
略称
レジスタ名称
リセット値
周辺機能名
リード /
ライト
000038H
∼
00003FH
( 予約領域 ) *
000040H
PPGC0
PPG0 動作モード制御レジスタ
0X000XX1B
000041H
PPGC1
PPG1 動作モード制御レジスタ
0X000001B
000042H
PPG01
PPG0/1 カウントクロック選択
レジスタ
000000XXB
000043H
PPGC2
PPG2 動作モード制御レジスタ
0X000XX1B
000045H
PPGC3
PPG3 動作モード制御レジスタ
0X000001B
000046H
PPG23
PPG2/3 カウントクロック選択
レジスタ
000000XXB
000047H ∼
00004FH
000051H
000052H
000053H
IPCP0
インプットキャプチャデータ
レジスタ 0
XXXXXXXXB
IPCP1
インプットキャプチャデータ
レジスタ 1
XXXXXXXXB
ICS01
000055H
ICS23
インプットキャプチャ制御
ステータスレジスタ
TCDT
タイマカウンタデータレジスタ
TCCS
タイマカウンタ制御ステータス
レジスタ
000057H
000058H
000059H
00005AH
00005BH
00005CH
00005DH
R/W
R/W, W
R/W, W
8/16 ビット
PPG タイマ 2/3
R/W
( 予約領域 ) *
000054H
000056H
R/W, W
8/16 ビット
PPG タイマ 0/1
( 予約領域 ) *
000044H
000050H
R/W, W
R
XXXXXXXXB
R
XXXXXXXXB
00000000B
00000000B
16 ビット
入出力タイマ
R/W
00000000B
R/W
00000000B
00000000B
R/W
( 予約領域 ) *
IPCP2
IPCP3
インプットキャプチャデータ
レジスタ 2
XXXXXXXXB
インプットキャプチャデータ
レジスタ 3
XXXXXXXXB
XXXXXXXXB
R
16 ビット入出力
タイマ
R
XXXXXXXXB
00005EH
∼
000065H
000066H
000067H
000068H
000069H
( 予約領域 ) *
00000000B
TMCSR0
タイマ制御ステータスレジスタ
TMCSR1
XXXX0000B
00000000B
XXXX0000B
16 ビットリロード
タイマ 0
16 ビットリロード
タイマ 1
R/W
R/W
R/W
R/W
00006AH
∼
00006EH
00006FH
( 予約領域 ) *
ROMM
ROM ミラー機能選択レジスタ
XXXXXXX1B
ROM ミラー機能
選択モジュール
W
(続く)
16
DS07–13728–5
MB90455 シリーズ
アドレス
レジスタ
略称
レジスタ名称
リセット値
周辺機能名
リード /
ライト
000070H
∼
00007FH
( 予約領域 ) *
000080H
∼
00008FH
( 予約領域 ) *
000090H
∼
00009DH
( 予約領域 ) *
アドレス検出制御レジスタ
00000000B
アドレス一致
検出機能
R/W
遅延割込み発生
モジュール
R/W
00009EH
PACSR
00009FH
DIRR
0000A0H
LPMCR
低消費電力モード制御レジスタ
00011000B
低消費電力モード
W,R/W
0000A1H
CKSCR
クロック選択レジスタ
11111100B
クロック
R,R/W
遅延割込み要求発生 / 解除レジスタ
0000A2H
∼
0000A7H
XXXXXXX0B
( 予約領域 ) *
ウォッチドッグ
タイマ
0000A8H
WDTC
ウォッチドッグタイマ制御レジスタ
0000A9H
TBTC
タイムベースタイマ制御レジスタ
1XX00100B
タイムベース
タイマ
R/W,W
0000AAH
WTC
時計タイマ制御レジスタ
1X001000B
時計タイマ
R,R/W
0000ABH
∼
0000ADH
0000AEH
XXXXX111B
R,W
( 予約領域 ) *
FMCS
フラッシュメモリコントロール
ステータスレジスタ
0000AFH
000X0000B
512 K ビット
フラッシュメモリ
R,W,R/W
( 予約領域 ) *
0000B0H
ICR00
割込み制御レジスタ 00
00000111B
0000B1H
ICR01
割込み制御レジスタ 01
00000111B
0000B2H
ICR02
割込み制御レジスタ 02
00000111B
0000B3H
ICR03
割込み制御レジスタ 03
00000111B
0000B4H
ICR04
割込み制御レジスタ 04
00000111B
0000B5H
ICR05
割込み制御レジスタ 05
00000111B
0000B6H
ICR06
割込み制御レジスタ 06
00000111B
0000B7H
ICR07
割込み制御レジスタ 07
00000111B
0000B8H
ICR08
割込み制御レジスタ 08
00000111B
0000B9H
ICR09
割込み制御レジスタ 09
00000111B
0000BAH
ICR10
割込み制御レジスタ 10
00000111B
0000BBH
ICR11
割込み制御レジスタ 11
00000111B
0000BCH
ICR12
割込み制御レジスタ 12
00000111B
割込み
コントローラ
R/W
(続く)
DS07–13728–5
17
MB90455 シリーズ
(続き)
アドレス
レジスタ
略称
0000BDH
ICR13
割込み制御レジスタ 13
00000111B
0000BEH
ICR14
割込み制御レジスタ 14
00000111B
0000BFH
ICR15
割込み制御レジスタ 15
00000111B
レジスタ名称
0000C0H
∼
0000FFH
リセット値
検出アドレス設定レジスタ 0 ( 下位 )
XXXXXXXXB
検出アドレス設定レジスタ 0 ( 中位 )
XXXXXXXXB
001FF2H
検出アドレス設定レジスタ 0 ( 上位 )
XXXXXXXXB
001FF3H
検出アドレス設定レジスタ 1 ( 下位 )
XXXXXXXXB
検出アドレス設定レジスタ 1 ( 中位 )
XXXXXXXXB
検出アドレス設定レジスタ 1 ( 上位 )
XXXXXXXXB
TMR0/
TMRLR0
16 ビットタイマレジスタ 0/
16 ビットリロードレジスタ 0
XXXXXXXXB
TMR1/
TMRLR1
16 ビットタイマレジスタ 1/
16 ビットリロードレジスタ 1
XXXXXXXXB
001FF4H
PADR0
PADR1
001FF5H
003900H
003901H
003902H
003903H
割込み
コントローラ
R/W
( 予約領域 ) *
001FF0H
001FF1H
リード /
ライト
周辺機能名
003904H
∼
00390FH
XXXXXXXXB
XXXXXXXXB
R/W
アドレス一致
検出機能
R/W
16 ビット
リロードタイマ 0
R,W
16 ビット
リロードタイマ 1
R,W
( 予約領域 ) *
003910H
PRLL0
PPG0 リロードレジスタ L
XXXXXXXXB
R/W
003911H
PRLH0
PPG0 リロードレジスタ H
XXXXXXXXB
R/W
003912H
PRLL1
PPG1 リロードレジスタ L
XXXXXXXXB
R/W
003913H
PRLH1
PPG1 リロードレジスタ H
XXXXXXXXB
003914H
PRLL2
PPG2 リロードレジスタ L
XXXXXXXXB
003915H
PRLH2
PPG2 リロードレジスタ H
XXXXXXXXB
R/W
003916H
PRLL3
PPG3 リロードレジスタ L
XXXXXXXXB
R/W
003917H
PRLH3
PPG3 リロードレジスタ H
XXXXXXXXB
R/W
8/16 ビット
PPG タイマ
R/W
R/W
003918H
∼
003BFFH
( 予約領域 ) *
003C00H
∼
003C0FH
003C10H
∼
003FFFH
RAM ( 汎用 RAM) *
( 予約領域 ) *
リセット値についての説明
0:このビットのリセット値は“0”です。
1:このビットのリセット値は“1”です。
X:このビットのリセット値は不定です。
*:“( 予約領域 )”への書込みは行わないでください。“( 予約領域 )”を読み出した場合は , 不定が読み出されます。
18
DS07–13728–5
MB90455 シリーズ
■ 割込み要因と割込みベクタ・割込み制御レジスタ
割込み要因
EI2OS
対応
割込みベクタ
番号
割込み制御レジスタ
アドレス
ICR
アドレス
優先度* 3
リセット
×
#08
08H
FFFFDCH
−
−
高い
INT9 命令
×
#09
09H
FFFFD8H
−
−
↑
例外処理
×
#10
0AH
FFFFD4H
−
−
予約
×
#11
0BH
FFFFD0H
予約
×
#12
0CH
FFFFCCH
ICR00
0000B0H
予約
×
#13
0DH
FFFFC8H
予約
×
#14
0EH
FFFFC4H
ICR01
0000B1H
予約
×
#15
0FH
FFFFC0H
タイムベースタイマ
×
#16
10H
FFFFBCH
ICR02
0000B2H
16 ビットリロードタイマ 0
△
#17
11H
FFFFB8H
8/10 ビット A/D コンバータ
△
#18
12H
FFFFB4H
ICR03
0000B3H * 1
16 ビットフリーランタイマ
オーバフロー
△
#19
13H
FFFFB0H
ICR04
0000B4H
予約
×
#20
14H
FFFFACH
予約
×
#21
15H
FFFFA8H
PPG タイマ ch0, ch1 アンダフロー
×
#22
16H
FFFFA4H
ICR05
0000B5H
インプットキャプチャ 0 取込み
△
#23
17H
FFFFA0H
外部割込み(INT4 / INT5)
△
#24
18H
FFFF9CH
ICR06
0000B6H * 1
インプットキャプチャ 1 取込み
△
#25
19H
FFFF98H
PPG タイマ ch2, ch3 アンダフロー
×
#26
1AH
FFFF94H
ICR07
0000B7H * 2
外部割込み(INT6 / INT7)
△
#27
1BH
FFFF90H
時計タイマ
△
#28
1CH
FFFF8CH
ICR08
0000B8H * 1
予約
×
#29
1DH
FFFF88H
インプットキャプチャ 2 取込み
インプットキャプチャ 3 取込み
×
#30
1EH
FFFF84H
ICR09
0000B9H
予約
×
#31
1FH
FFFF80H
予約
×
#32
20H
FFFF7CH
ICR10
0000BAH
予約
×
#33
21H
FFFF78H
予約
×
#34
22H
FFFF74H
ICR11
0000BBH
予約
×
#35
23H
FFFF70H
16 ビットリロードタイマ 1
○
#36
24H
FFFF6CH
ICR12
0000BCH
UART1 受信完了
◎
#37
25H
FFFF68H
UART1 送信完了
△
#38
26H
FFFF64H
ICR13
0000BDH * 1
予約
×
#39
27H
FFFF60H
予約
×
#40
28H
FFFF5CH
ICR14
0000BEH
フラッシュメモリ
×
#41
29H
FFFF58H
ICR15
0000BFH
遅延割込み発生モジュール
×
#42
2AH
FFFF54H
DS07–13728–5
↓
低い
19
MB90455 シリーズ
○ : 使用可能
× : 使用不可
◎ : 使用可能,EI2OS 停止機能付
△ : ICR を共有する割込み要因を使用しないとき使用可能
* 1:・ICR レジスタを共用している周辺機能は,割込みレベルが同一になります。
・ICR レジスタを共用している周辺機能で拡張インテリジェント I/O サービス (EI2OS) を使用する場合は,どちらか
一方しか利用できません。
・ICR レジスタを共用している周辺機能の場合,片方で拡張インテリジェント I/O サービス (EI2OS) を指定すると,も
う一方での割込みの使用はできなくなります。
* 2:インプットキャプチャ 1 は EI2OS に対応していますが , PPG は EI2OS に対応していません。インプットキャプチ 1
で EI2OS を使用する場合には,PPG を割込み禁止にしてください。
* 3:同時に同じレベルの割込みが発生した場合の優先度です。
20
DS07–13728–5
MB90455 シリーズ
■ 周辺リソース
1. I/O ポート
I/O ポートは,汎用入出力ポート(パラレル I/O ポート)として使用できます。ポート数は,MB90455 シリーズでは 5 ポー
ト(34 本)あります。
各ポートは周辺機能の入出力端子と兼用になっています。
・I/O ポート機能
I/O ポートは,ポートデータレジスタ(PDR)によって,出力データを I/O 端子に出力し,
I/O ポートに入力された信号を取
り込む機能があります。また,ポート方向レジスタ(DDR)によって,I/O 端子の入出力の方向をビット単位で設定できます。
以下に各ポートの機能と兼用される周辺機能を示します。
・ポート 1: 汎用入出力ポート/ PPG タイマ出力,インプットキャプチャ入力と兼用
・ポート 2: 汎用入出力ポート/リロードタイマ入出力,
外部割込み入力端子と兼用
・ポート 3: 汎用入出力ポート/ A/D コンバータ起動トリガ端子と兼用
・ポート 4: 汎用入出力ポート/ UART 入出力と兼用
・ポート 5: 汎用入出力ポート/アナログ入力端子と兼用
・ポート 1 の端子のブロックダイヤグラム(シングルチップモードの場合)
周辺機能入力
周辺機能出力
ポートデータレジスタ (PDR)
内
部
デ
|
タ
バ
ス
周辺機能出力許可
PDR リード
Pch
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
Nch
方向ラッチ
DDR ライト
スタンバイ制御 (SPL = 1)
DDR リード
スタンバイ制御 : ストップモード (SPL = 1), タイムベースタイマモード (SPL = 1), 時計モード (SPL = 1) の制御
・ポート 1 のレジスタ(シングルチップモードの場合)
・ポート 1 のレジスタには,ポート 1 データレジスタ
( PDR1)およびポート 1 方向レジスタ(DDR1)があります。
・レジスタを構成するビットは,ポート 1 の端子に 1 対 1 で対応しています。
ポート 1 のレジスタと端子の対応
ポート名
ポート 1
DS07–13728–5
関連するレジスタのビットと対応する端子
PDR1,DDR1
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
対応する端子
P17
P16
P15
P14
P13
P12
P11
P10
21
MB90455 シリーズ
・ポート 2 の端子のブロックダイヤグラム(汎用入出力ポートの場合)
周辺機能入力
周辺機能出力
ポートデータレジスタ (PDR)
内
部
デ
|
タ
バ
ス
周辺機能出力許可
PDR リード
出力ラッチ
Pch
PDR ライト
端子
ポート方向レジスタ (DDR)
Nch
方向ラッチ
DDR ライト
スタンバイ制御 (SPL = 1)
DDR リード
スタンバイ制御 :ストップモード (SPL = 1), タイムベースタイマモード (SPL = 1), 時計モード (SPL = 1) の制御
・ポート 2 のレジスタ
・ポート 2 のレジスタには,ポート 2 データレジスタ
(PDR2),ポート 2 方向レジスタ(DDR2)があります。
・レジスタを構成するビットは,ポート 2 の端子に 1 対 1 で対応しています。
ポート2のレジスタと端子の対応
ポート名
ポート 2
22
関連するレジスタのビットと対応する端子
PDR2,DDR2
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
対応する端子
P27
P26
P25
P24
P23
P22
P21
P20
DS07–13728–5
MB90455 シリーズ
・ポート 3 の端子のブロックダイヤグラム(汎用入出力ポートの場合)
周辺機能入力
周辺機能出力
ポートデータレジスタ (PDR)
内
部
デ
|
タ
バ
ス
周辺機能出力許可
PDR リード
出力ラッチ
Pch
PDR ライト
端子
ポート方向レジスタ (DDR)
Nch
方向ラッチ
DDR ライト
スタンバイ制御 (SPL = 1)
DDR リード
スタンバイ制御 :ストップモード (SPL = 1), タイムベースタイマモード (SPL = 1), 時計モード (SPL = 1) の制御
・ポート 3 のレジスタ
・ポート 3 のレジスタには,ポート 3 データレジスタ
(PDR3)およびポート 3 方向レジスタ(DDR3)があります。
・レジスタを構成するビットは,ポート 3 の端子に 1 対 1 で対応しています。
ポート 3 のレジスタと端子の対応
ポート名
ポート 3
関連するレジスタのビットと対応する端子
PDR3,DDR3
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
対応する端子
P37
P36*
P35*
−
P33
P32
P31
P30
*:MB90F455/F456/F457, MB90455/456/457 には,P35, P36 はありません。
DS07–13728–5
23
MB90455 シリーズ
・ポート 4 の端子のブロックダイヤグラム
周辺機能入力
周辺機能出力
ポートデータレジスタ (PDR)
内
部
デ
|
タ
バ
ス
周辺機能出力許可
PDR リード
Pch
出力ラッチ
PDR ライト
端子
ポート方向レジスタ (DDR)
Nch
方向ラッチ
DDR ライト
スタンバイ制御 (SPL = 1)
DDR リード
スタンバイ制御 :ストップモード (SPL = 1), タイムベースタイマモード (SPL = 1), 時計モード (SPL = 1) の制御
・ポート 4 のレジスタ
・ポート 4 のレジスタには,ポート 4 データレジスタ
(PDR4)およびポート 4 方向レジスタ(DDR4)があります。
・レジスタを構成するビットは,ポート 4 の端子に 1 対 1 で対応しています。
ポート 4 のレジスタと端子の対応
ポート名
ポート 4
24
関連するレジスタのビットと対応する端子
PDR4,DDR4
−
−
−
bit4
bit3
bit2
bit1
bit0
対応する端子
−
−
−
P44
P43
P42
P41
P40
DS07–13728–5
MB90455 シリーズ
・ポート 5 の端子のブロックダイヤグラム
アナログ入力
ADER
PDR( ポートデータレジスタ )
内
部
デ
|
タ
バ
ス
PDR リード
出力ラッチ
Pch
PDR ライト
端子
DDR( ポート方向レジスタ )
方向ラッチ
Nch
DDR ライト
スタンバイ制御 (SPL = 1)
DDR リード
スタンバイ制御 :ストップモード (SPL = 1), タイムベースタイマモード (SPL = 1), 時計モード (SPL = 1) の制御
・ポート 5 のレジスタ
・ポート 5 のレジスタには,ポート 5 データレジスタ(PDR5),ポート 5 方向レジスタ(DDR5)およびアナログ入力許可レジ
スタ(ADER)があります。
・アナログ入力許可(ADER)はアナログ入力端子にアナログ信号の入力を許可または禁止する設定を行います。
・レジスタを構成するビットは,ポート 5 の端子に 1 対 1 で対応しています。
ポート 5 のレジスタと端子の対応
ポート名
関連するレジスタのビットと対応する端子
PDR5,DDR5
ポート 5
ADER
対応する端子
DS07–13728–5
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
ADE7
ADE6
ADE5
ADE4
ADE3
ADE2
ADE1
ADE0
P57
P56
P55
P54
P53
P52
P51
P50
25
MB90455 シリーズ
2. タイムベースタイマ
タイムベースタイマは,メインクロック(メイン発振クロックの 2 分周)に同期してカウントアップする 18 ビットフリー
ランカウンタ(タイムベースタイマカウンタ)です。
・4 種類のインターバル時間を選択でき,インターバル時間ごとに割込み要求が発生できます。
・発振安定待ち時間用タイマや周辺機能に動作クロックを供給します。
・インターバルタイマ機能
・タイムベースタイマのカウンタが,
インターバル時間選択ビット
(TBTC:TBC1,
TBC0)で設定したインターバル時間に
達すると,オーバフロー(桁上がり)
が発生し(TBTC: TBOF=1),割込み要求が発生します。
・オ ー バ フ ロ ー 発 生 に よ る 割 込 み が 許 可 さ れ ている場合は(TBTC: TBIE=1),オーバフローが発生すると(TBTC:
TBOF=1),割込みが発生します。
・タイムベースタイマのインターバル時間は,次の 4 種類から選択できます。
タイムベースタイマのインターバル時間
カウントクロック
インターバル時間
12
2 /HCLK(約 1.0 ms)
2/HCLK(0.5 μs)
214/HCLK(約 4.1 ms)
216/HCLK(約 16.4 ms)
219/HCLK(約 131.1 ms)
HCLK: 発振クロック
( ) 内は発振クロックが 4 MHz で動作している場合
26
DS07–13728–5
MB90455 シリーズ
・タイムベースタイマのブロックダイヤグラム
ウォッチドッグ
タイマへ
PPG タイマへ
タイムベースタイマカウンタ
21/HCLK
21
22
28
23
29
210
OF
211
212
213
OF
214
215
216
217
218
OF
OF
パワーオンリセット
ストップモード
CKSCR MCS=1 0 1
CKSCR SCS=0 1 2
クロック制御部
発振安定待ち時間
セレクタへ
カウンタ
クリア回路
TBOF クリア
タイムベースタイマ制御レジスタ
(TBTC)
予約
インターバル
タイマセレクタ
TBOF セット
TBIE TBOF TBR TBC1 TBC0
タイムベースタイマ割込信号
OF :オーバフロー
HCLK:発振クロック
* 1:マシンクロックをメインクロックから PLL クロックへ切替え
* 2:マシンクロックをサブクロックからメインクロックへ切替え
タイムベースタイマの実際の割込み要求番号は次のとおりです。
割込み要求番号 : #16(10H)
DS07–13728–5
27
MB90455 シリーズ
3. ウォッチドッグタイマ
・ウォッチドッグタイマ機能
・ウォッチドッグタイマは,プログラムの暴走を対策するためのタイマカウンタです。
ウォッチドッグタイマが起動され
ると,ウォッチドッグタイマのカウンタを設定したインターバル時間内にクリアし続ける必要があります。ウォッチ
ドッグタイマのカウンタがクリアされずに設定したインターバル時間に達すると,
CPU がリセットされます。
これを
ウォッチドッグタイマとよびます。
・ウォッチドッグタイマのインターバル時間は,カウントクロックとして入力するクロック周期に起因し,
最小時間から
最大時間の間にウォッチドッグリセットが発生します。
・クロックソースの出力先は時計タイマ制御レジスタのウォッチドッグクロック選択ビット(WTC: WDCS)で設定しま
す。
・ウォッチドッグタイマのインターバル時間は,ウォッチドッグタイマ制御レジスタのタイムベースタイマ出力選択ビッ
ト/時計タイマ出力選択ビット(WDTC: WT1,WT0)で設定します。
ウォッチドッグタイマのインターバル時間
最小
最大
クロック周期
最小
最大
クロック周期
約 3.58 ms
約 4.61 ms
2 ±2
/HCLK
約 0.457 s
約 0.576 s
212 ± 29
/SCLK
約 14.33 ms
約 18.3 ms
216 ± 213
/HCLK
約 3.584 s
約 4.608 s
215 ± 212
/SCLK
約 57.23 ms
約 73.73 ms
218 ± 215
/HCLK
約 7.168 s
約 9.216 s
216 ± 213
/SCLK
約 458.75 ms
約 589.82 ms
221 ± 218
/HCLK
約 14.336 s
約 18.432 s
217 ± 214
/SCLK
14
11
HCLK: 発振クロック(4 MHz),SCLK: サブクロック(8.192 kHz)
(注意事項)
・ウォッチドッグタイマのカウントクロックをタイムベースタイマ出力(桁上がり信号)としている場合に,
タイムベースタイマがクリアされると,ウォッチドッグリセットの発生時間が長くなる場合があります。
・マシンクロックとしてサブクロックを使用する場合は,必ず時計タイマ制御レジスタ(WTC)のウォッチ
ドッグタイマクロックソース選択ビット(WDCS)を "0" に設定して,時計タイマの出力を選択するように
してください。
28
DS07–13728–5
MB90455 シリーズ
・ウォッチドッグタイマのブロックダイヤグラム
時計タイマ制御レジスタ (WTC)
ウォッチドッグタイマ制御レジスタ (WDTC)
WRST ERST SRST WTE WT1 WT0
PONR
ウォッチドッグタイマ
WDCS
2
起動
リセットの発生
スリープモードに移行
タイムベースタイマ
モードに移行
時計モードに移行
ストップモードに移行
カウンタクリア
制御回路
カウントクロック
セレクタ
2 ビット
カウンタ
ウォッチドッグ
リセット
発生回路
内部リセット
発生回路へ
クリア
4
4
( タイムベースタイマカウンタ )
メインクロック
(HCLK の 2 分周 )
21
22
28
29
210
25
26
27
211 212
213
214
215
216
217
218
28
210
211
212 213
214
215
( 時計カウンタ )
サブクロック
SCLK
21
22
29
HCLK : 発振クロック
SCLK : サブクロック
DS07–13728–5
29
MB90455 シリーズ
4. 16 ビット入出力タイマ
・16 ビット入出力タイマの構成
16 ビット入出力タイマは,以下のモジュールで構成されています。
・16 ビットフリーランタイマ(× 1 ユニット)
・インプットキャプチャ(× 2 ユニット/入力端子は 1 ユニットに付き 2 個)
・16 ビット入出力タイマの機能
(1) 16 ビットフリーランタイマの機能
16ビットフリーランタイマは,16ビットアップカウンタ,タイマカウンタ制御ステータスレジスタ,プリスケーラで構成
されています。16 ビットアップカウンタは,
マシンクロックの分周比に同期してカウントアップします。
・カウントクロックは,4 種類のマシンクロック分周比から設定できます。
・カウンタ値のオーバフロー発生による割込みを発生できます。
・割込み発生による拡張インテリジェント I/O サービス(EI2OS)の起動ができます。
・16 ビットフリーランタイマのカウンタ値は,
リセット,タイマカウントクリアビット(TCCS: CLR)によるソフトウェア
クリアのいずれでも "0000H" にクリアできます。
・16 ビットフリーランタイマのカウンタ値は,インプットキャプチャに出力されており,キャプチャ動作の基準時間(ベー
スタイム)として使用できます。
(2) インプットキャプチャの機能
インプットキャプチャは,外部から入力端子に入力された信号のエッジを検出すると,エッジ検出した時点の 16 ビット
フリーランタイマのカウンタ値をインプットキャプチャデータレジスタに格納します。4 本の入力端子にそれぞれ対応す
るインプットキャプチャデータレジスタと,インプットキャプチャ制御ステータスレジスタ,エッジ検出回路で構成され
ています。
・検出するエッジは,立上りエッジ,立下りエッジ,両エッジから選択できます。
・入力信号のエッジ検出による CPU への割込み要求を発生できます。
・割込み発生による拡張インテリジェント I/O サービス(EI2OS)の起動ができます。
・インプットキャプチャの入力端子,およびインプットキャプチャデータレジスタは 4 組あるので,最大 4 つの事象計測に
利用できます。
30
DS07–13728–5
MB90455 シリーズ
・16 ビット入出力タイマのブロックダイヤグラム
内部データバス
インプット
キャプチャ
専用バス
16 ビットフリー
ランタイマ
・16 ビットフリーランタイマ
16 ビットフリーランタイマのカウント値をインプットキャプチャの基準時間(ベースタイム)として使用します。
・インプットキャプチャ
外部から入力端子に入力された信号の立上りエッジ,立下りエッジ,両エッジを検出して,16 ビットフリーランタイマの
カウンタ値を保持します。入力信号のエッジを検出すると割込みを発生することができます。
・16 ビットフリーランタイマのブロックダイヤグラム
タイマカウンタデータレジスタ
(TCDT)
インプットキャプチャへ
カウント値出力
16 ビットフリーランタイマ
OF
CLK
STOP
CLR
内
部
デ
|
タ
バ
ス
プリスケーラ
2
タイマカウンタ制御
ステータスレジスタ
(TCCS)
IVF
IVFE STOP 予約 CLR CLK2 CLK1 CLK0
フリーランタイマ
割込み要求
φ :マシンクロック
OF:オーバフロー
DS07–13728–5
31
MB90455 シリーズ
・ブロックダイヤグラム中の端子などの詳細
16 ビット入出力タイマは,
16 ビットフリーランタイマを 1 つ内蔵しています。
16 ビットフリーランタイマの割込み要求番号は次のとおりです。
割込み要求番号 : 19(13H)
・プリスケーラ
マシンクロックを分周して,16 ビットアップカウンタにカウントクロックを供給します。マシンクロックの分周比は,タ
イマカウンタ制御ステータスレジスタ(TCCS)の設定により 4 種類から選択できます。
・タイマカウンタデータレジスタ(TCDT)
16 ビットのアップカウンタです。リードした場合は,16 ビットフリーランタイマの現在のカウンタ値を読み出すことが
できます。カウンタ停止中にライトすることによって,カウンタ値を任意に設定できます。
32
DS07–13728–5
MB90455 シリーズ
・インプットキャプチャのブロックダイヤグラム
16 ビットフリーランタイマ
エッジ検出回路
IN3
インプットキャプチャデータレジスタ 3 (IPCP3)
端子
IN2
インプットキャプチャデータレジスタ 2 (IPCP2)
端子
2
2
インプットキャプチャ
制御ステータスレジスタ
(ICS23)
ICP1 ICP0 ICE1 ICE0 EG11 EG10 EG01 EG00
インプットキャプチャ
割込み要求
内
部
デ
|
タ
バ
ス
インプットキャプチャ
制御ステータスレジスタ ICP1 ICP0 ICE1 ICE0 EG11 EG10 EG01 EG00
(ICS01)
2
2
IN1
端子
インプットキャプチャデータレジスタ 1 (IPCP1)
IN0
インプットキャプチャデータレジスタ 0 (IPCP0)
端子
エッジ検出回路
DS07–13728–5
33
MB90455 シリーズ
5. 16 ビットリロードタイマ
16 ビットリロードタイマには,以下の機能があります。
・カウントクロックは,3 種類の内部クロックおよび外部イベントクロックから選択できます。
・起動トリガは,ソフトウェアトリガまたは外部トリガを選択することができます。
・16 ビットタイマレジスタのアンダフローが発生した場合に,CPU に割込みを発生させることができます。割込みを利用
してインターバルタイマとして利用することもできます。
・16 ビットタイマレジスタ(TMR)のアンダフローが発生した場合に,TMR のカウント動作を停止するワンショットモー
ド,TMR へ 16 ビットリロードレジスタ値をリロードして TMR のカウント動作を継続するリロードモードを選択できま
す。
・拡張インテリジェント I/O サービス(EI2OS)に対応しています。
・MB90455 シリーズには,16 ビットリロードタイマは 2 チャネル内蔵されています。
・16 ビットリロードタイマの動作モード
カウントクロック
起動トリガ
アンダフローした場合の動作
内部クロックモード
ソフトウェアトリガ
外部トリガ
ワンショットモード
リロードモード
イベントカウントモード
ソフトウェアトリガ
ワンショットモード
リロードモード
・内部クロックモード
・タイマ制御ステータスレジスタのカウントクロック選択ビット(TMCSR:CSL1,CSL0)を"00B","01B","10B"に設定するこ
とによって,16 ビットリロードタイマは,内部クロックモードに設定されます。
・内部クロックモードでは,内部クロックに同期してカウントダウンします。
・タイマ制御ステータスレジスタのカウントクロック選択ビット(TMCSR:CSL1,CSL0)によって,3 種類のカウント
クロック周期を選択することができます。
・起動トリガは,ソフトウェアトリガまたは外部トリガのエッジ検出を設定します。
34
DS07–13728–5
MB90455 シリーズ
・16 ビットリロードタイマのブロックダイヤグラム
内部データバス
TMRLR
16 ビットリロードレジスタ
リロード信号
リロード
制御回路
TMR
16 ビットタイマレジスタ UF
CLK
カウントクロック生成回路
マシン
クロック
φ
プリス
ケーラ
3
ゲート
入力 有効クロック
ウェイト信号
判定回路
内蔵周辺機能
への出力
クリア
内部
クロック
端子
入力
制御回路
TIN
CLK
クロック
セレクタ
外部クロック
3
2
セレクト
信号
機能選択
出力制御回路
出力信号
生成回路
端子
TOT
EN
動作
制御回路
CSL1 CSL0 MOD2 MOD1 MOD0 OUTE OUTL RELD INTE UF CNTE TRG
タイマ制御ステータスレジスタ (TMCSR)
DS07–13728–5
割込み要求出力
35
MB90455 シリーズ
6. 時計タイマの概要
時計タイマは,サブクロックに同期してカウントアップする 15 ビットのフリーランカウンタです。
・7 種類のインターバル時間が選択でき,インターバル時間ごとに割込み要求を発生できます。
・サブクロック発振安定待ち時間用タイマやウォッチドッグタイマに動作クロックを供給します。
・クロック選択レジスタ(CKSCR)の設定に関わらず,常にサブクロックをカウントクロックとします。
・インターバルタイマ機能
・時計タイマは,インターバル時間選択ビット(WTC: WTC2 ∼ WTC0)で設定したインターバル時間に達すると,時計タイ
マカウンタのインターバル時間に対応するビットがオーバフロー
(桁上がり)を起こし,
オーバフローフラグビットが
セット(WTC: WTOF=1)されます。
・オーバフローの発生による割込みを許可に設定している場合は(WTC: WTIE=1),オーバフローフラグビットがセット
されると(WTC: WTOF=1)割込み要求が発生します。
・時計タイマのインターバル時間は,次の 7 種類から選択できます。
時計タイマのインターバル時間
サブクロック周期
インターバル時間
28/SCLK(31.25 ms)
29/SCLK(62.5 ms)
210/SCLK(125 ms)
1/SCLK(122 μs)
211/SCLK(250 ms)
212/SCLK(500 ms)
213/SCLK(1.0 s)
214/SCLK(2.0 s)
SCLK: サブクロック周波数
( ) 内はサブクロック 8.192 kHz 動作時の算出例です。
・時計タイマのブロックダイヤグラム
ウォッチドッグ
タイマへ
時計タイマカウンタ
SCLK
21
22
23
24
25
26
27
28
29
210
211
212
213
214
215
OF OF OF
OF
パワーオンリセット
ハードウェアスタンバイ移行
ストップモード移行
OF
カウンタ
クリア回路
OF
OF
OF
サブクロック
発振安定待ち時間へ
インターバル
タイマセレクタ
時計タイマ割込み
OF :オーバフロー
SCLK: サブクロック
36
WDCS SCE WTIE WTOF WTR WTC2 WTC1 WTC0
時計タイマ制御レジスタ (WTC)
DS07–13728–5
MB90455 シリーズ
時計タイマの実際の割込み要求番号は次のとおりです。
割込み要求番号 : #28(1CH)
・時計タイマカウンタ
サブクロック(SCLK)をカウントクロックとする,15 ビットのアップカウンタです。
・カウンタクリア回路
時計タイマカウンタをクリアする回路です。
DS07–13728–5
37
MB90455 シリーズ
7. 8/16 ビット PPG タイマの概要
8/16 ビット PPG タイマは,任意の周期およびデューティ比のパルス出力が可能な 2 チャネルのリロードタイマモジュー
ル(PPG0,PPG1)です。2 チャネルのモジュールの組合せにより,以下の動作が可能です。
・8 ビット PPG 出力 2ch 独立動作モード
・16 ビット PPG 出力動作モード
・8+8 ビット PPG 出力動作モード
MB90455 シリーズでは,2 つの 8/16 ビット PPG タイマを内蔵しています。ここでは,PPG0/1 の機能について説明します。
PPG2/3 は PPG0/1 と同一機能です。
・8/16 ビット PPG タイマの機能
8/16 ビット PPG タイマは,4 つの 8 ビットリロードレジスタ(PRLH0/PRLL0,PRLH1/PRLL1)と,2 つの PPG ダウンカウ
ンタ(PCNT0,PCNT1)で構成されています。
・出力パルスの "H" 幅,"L" 幅を個別に設定できるので,出力パルスの周期とデューティ比を任意に設定できます。
・カウントクロックは,6 種類の内部クロックから選択できます。
・インターバル時間ごとに割込み要求を発生させて,インターバルタイマとして使用できます。
・外付け回路によって D/A コンバータとして使用することができます。
38
DS07–13728–5
MB90455 シリーズ
・8/16 ビット PPG タイマ 0 のブロックダイヤグラム
“H”レベル側データバス
“L”レベル側データバス
PPG0 リロード
レジスタ
PPLH0
(“H” レベル側 )
PPG0 動作モード制御レジスタ (PPG0)
PPLL0
(“L” レベル側 )
PEN0
予約
PE0 PIE0 PUF0
PPG0 テンポラリ
バッファ(PRLBH0)
割込み
要求出力*
R
S
Q
2
リロードレジスタ
L/H セレクタ
カウント開始値
セレクト記号
リロード
クリア
パルスセレクタ
動作モード制御記号
PPG1 アンダフロー
PPG0 アンダフロー
(PPG1 へ )
PPG0 ダウンカウンタ アンダフロー
(PCNT0)
CLK
PPG0
出力ラッチ
反転
端子
PPG0
PPG 出力制御回路
タイムベースタイマ出力
(512/HCLK)
周辺クロック (1/φ)
周辺クロック (2/φ)
周辺クロック (4/φ)
周辺クロック (8/φ)
周辺クロック (16/φ)
カウント
クロック
セレクタ
3
セレクト信号
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0
PPG0/1 カウントクロック選択レジスタ (PPG01)
−
:未定義
予約 :予約ビット
HCLK:発振クロック周波数
φ
:マシンクロック周波数
*
:8/16 ビット PPG タイマ 0 の割込み出力は,PPGタイマ 1 の割込み要求出力との OR 回路に
よって 1 つの割込みに統合されています。
DS07–13728–5
39
MB90455 シリーズ
・8/16 ビット PPG タイマ 1 のブロックダイヤグラム
“H”側データバス
“L”側データバス
PPG1 動作モード制御レジスタ
(PPGC1)
PPG1 リロード
レジスタ
PRLH1
(“H” 側 )
PRLL1
(“L” 側 )
PE1 PIE1 PUF1 MD1 MD0 予約
PEN1
2
動作モード
制御信号
PPG1 テンポラリ
バッファ(PRLBH1)
S
リロードセレクタ
L/H セレクタ
Q
セレクト記号
カウント開始値
リロード
アンダ
PPG1 ダウンカウンタ フロー
(PCNT1)
PPG1 アンダフロー
(PPG0 へ )
割込み
要求出力*
R
クリア
反転
PPG1
出力ラッチ
端子
PPG1
CLK
PPG 出力制御回路
MD0
PPG0 アンダフロー
(PPG0 より ) タイムベースタイマ出力
(512/HCLK)
周辺クロック (1/φ)
周辺クロック (2/φ)
周辺クロック (4/φ)
周辺クロック (8/φ)
周辺クロック (16/φ)
カウント
クロック
セレクタ
3
セレクト信号
PCS2 PCS1 PCS0 PCM2 PCM1 PCM0
−
:未定義
PPG0/1 カウントクロック選択レジスタ (PPG01)
予約 :予約ビット
HCLK:発振クロック周波数
φ
:マシンクロック周波数
*
:8/16 ビット PPG タイマ 1 の割込み出力は,PPGタイマ 0 の割込み要求出力との OR 回路に
よって 1 つの割込みに統合されています。
40
DS07–13728–5
MB90455 シリーズ
8. 遅延割込み発生モジュール
遅延割込み発生モジュールは,タスク切換え用の割込みを発生するためのモジュールです。
ソフトウェアでハードウェア割込み要求を発生することができます。
・遅延割込み発生モジュールの概要
遅延割込発生モジュールを使用することにより,ソフトウェアでハードウェア割込み要求を発生,
または解除すること
ができます。
遅延割込み発生モジュールの概要
機能と制御
割込み要因
遅延割込み要求発生/解除レジスタの R0 ビットに "1" を設定(DIRR: R0=1)で,割込み要求
を発生
遅延割込み要求発生/解除レジスタの R0 ビットに "0" を設定(DIRR: R0=0)で,割込み要求
を解除
割込み番号
#42(2AH)
割込み制御
レジスタによる許可設定はありません。
割込みフラグ
DIRR: R0 ビットに保持されています。
EI2OS
拡張インテリジェント I/O サービスには対応していません。
・遅延割込み発生モジュールのブロックダイヤグラム
内部データバス
R0
遅延割込み要求発生 / 解除レジスタ (DIRR)
S 割込み要求
R ラッチ
割込み要求
信号
−:未定義
・割込み要求ラッチ
遅延割込み要求発生/解除レジスタでの設定内容(遅延割込み要求の発生または解除)
を保持するラッチです。
・遅延割込み要求発生/解除レジスタ(DIRR)
遅延割込み要求の発生または解除を行います。
・割込み番号
遅延割込み発生モジュールで使用する割込み番号を次に示します。
割込み番号 #42(2AH)
DS07–13728–5
41
MB90455 シリーズ
9. DTP/ 外部割込みの概要
DTP/ 外部割込みでは,外部の周辺装置が発生する割込み要求か,またはデータ転送要求を CPU に伝達し,外部割込み要
求を発生,拡張インテリジェント I/O サービス(EI2OS)を起動します。
・DTP/ 外部割込み機能
外部の周辺装置から外部割込み入力端子(INT7 ∼ INT4)に入力された割込み要求は,周辺機能の割込みと同様割込み要
求が発生され,外部割込みを発生したり,拡張インテリジェント I/O サービス(EI2OS)を起動します。
割込み制御レジスタで拡張インテリジェント I/O サービス(EI2OS)を禁止に設定している場合は(ICR: ISE=0),外部割込
み機能が有効になり,割込み処理に分岐します。
EI2OS を許可に設定している場合は(ICR: ISE=1),DTP 機能が有効となって,EI2OS による自動データ転送が行われ,指定
回数のデータ転送終了後に割込み処理に分岐します。
DTP/ 外部割込みの概要
DTP 機能
外部割込み
入力端子
4 本(INT4 ∼ INT7)
検出レベル設定レジスタ(ELVR)にて,端子ごとに設定
割込み要因
"H" レベル/ "L" レベル/
立上りエッジ/立下りエッジの入力
割込み番号
#24(18H),#27(1BH)
割込み制御
DTP /外部割込み許可レジスタ(ENIR)による,割込み要求出力の許可または禁止
割込みフラグ
DTP /外部割込み要因レジスタ(EIRR)による,割込み要因の保持
処理選択
処理
42
EI2OS を禁止に設定
(ICR: ISE=0)
外部割込み処理へ分岐
"H" レベル/ "L" レベルの入力
EI2OS を許可に設定
(ICR: ISE=1)
EI2OS によるデータ自動転送,指定回数処理
後,割込み処理へ分岐
DS07–13728–5
MB90455 シリーズ
・DTP/ 外部割込みのブロックダイヤグラム
検出レベル設定レジスタ (ELVR)
LB7 LA7 LB6 LA6 LB5 LA5 LB4 LA4
端子
レベル・エッジ
セレクタ
INT7
端子
レベル・エッジ
セレクタ
INT6
内
部
デ
|
タ
バ
ス
端子
レベル・エッジ
セレクタ
INT5
端子
レベル・エッジ
セレクタ
INT4
DTP/ 外部割込み入力検出回路
ER7 ER6 ER5 ER4 ⎯
⎯
⎯
⎯
DTP/ 外部割込み要因
レジスタ (EIRR)
割込み要求
信号
EN7 EN6 EN5 EN4 予約 予約 予約 予約
DS07–13728–5
DTP/ 外部割込み許可
レジスタ (ENIR)
43
MB90455 シリーズ
10.8/10 ビット A/D コンバータ
8/10 ビット A/D コンバータは,RC 型逐次比較変換方式によって,アナログ入力電圧を 8 ビットまたは 10 ビットのデジ
タル値に変換します。
・入力信号は,8 チャネルのアナログ入力端子から選択します。
・起動トリガは,ソフトウェアトリガ,内部タイマ出力,外部トリガから選択できます。
・8/10 ビット A/D コンバータの機能
アナログ入力端子に入力されたアナログ電圧(入力電圧)を 8 ビットまたは 10 ビットのデジタル値に変換します(A/D 変
換)。
8/10 ビット A/D コンバータには以下の機能があります。
・A/D 変換時間は,サンプリング時間を含めて 1 チャネルで最小 6.12μs *です。
・サンプリング時間は,1 チャネルで最小 2.0μs *です。
・変換方式は,サンプル & ホールド回路付き RC 型逐次変換比較方式です。
・8 ビットまたは 10 ビットの分解能を設定できます。
・アナログ入力端子は,最大 8 チャネルまで使用できます。
・A/D 変換結果を A/D データレジスタに格納することにより,割込み要求を発生できます。
・割込み要求が発生した場合に EI2OS を起動することができます。EI2OS を利用すると,連続して A/D 変換した場合でも
データは欠落しません。
・起動トリガは,ソフトウェア,内部タイマ出力,外部トリガ(立下りエッジ)から選択できます。
* : マシンクロック周波数 16 MHz で動作している場合
・8/10 ビット A/D コンバータの変換モード
変換モード
内容
単発変換モード
開始チャネルから終了チャネルまで順次 A/D 変換を行います。終了チャネルの A/D 変換が
終了すると,A/D 変換機能を停止します。
連続変換モード
開始チャネルから終了チャネルまで順次 A/D 変換を行います。終了チャネルの A/D 変換が
終了すると,開始チャネルに戻って A/D 変換動作を継続します。
停止変換モード
1 チャネルごとに一時停止しながら A/D 変換を行います。終了チャネルの A/D 変換が終了
すると,開始チャネルに戻って A/D 変換と一時停止を繰り返します。
44
DS07–13728–5
MB90455 シリーズ
・8/10 ビット A/D コンバータのブロックダイヤグラム
A/D 制御
割込み要求出力
ステータス
レジスタ
(ADCS)
BUSY INT INTE PAUS STS1 STS0 STRT 予約 MD1 MD0 ANS2 ANS1 ANS0 ANE2 ANE1 ANE0
2
ADTG
TO
6
2
起動
セレクタ
デコーダ
内
部
デ
|
タ
バ
ス
AN7
AN6
AN5
AN4
AN3
AN2
AN1
AN0
サンプル &
ホールド回路
アナログ
チャネル
セレクタ
AVR
AVcc
AVss
コンパレータ
コントロール回路
D/A コンバータ
2
2
A/D データ
レジスタ
(ADCR) S10 ST1 ST0 CT1 CT0
D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
TO :内部タイマ出力
− :未定義
予約:必ず“0”に設定してください。
φ
:マシンクロック
DS07–13728–5
45
MB90455 シリーズ
11.UART の概要
UART は,外部装置と同期通信または非同期通信を行うための汎用のシリアルデータ通信インタフェースです。
・クロック同期,クロック非同期の双方向通信機能を備えています。
・マスタ/スレーブ型通信機能(マルチプロセッサモード)を備えています(マスタ側のみ使用可能)。
・送信完了,受信完了,受信エラー検出で,割込み要求を発生できます。
・拡張インテリジェント I/O サービス EI2OS に対応しています。
UART の機能
機能
データバッファ
全 2 重ダブルバッファ
転送モード
クロック同期(スタート/ストップビットなし,パリティビットなし)
クロック非同期(調歩周期)
ボーレート
専用ボーレートジェネレータを内蔵,8 種類の値を選択可
外部クロック入力可
内部タイマ(16 ビットリロードタイマ 0)から供給されるクロックを利用可
データ長
7 ビット(非同期ノーマルモードのみ)
8 ビット
信号方式
NRZ(Non Return to Zero)方式
フレーミングエラー
オーバランエラー
パリティエラー(動作モード 1(マルチプロセッサモード)時は検出不可)
受信エラー検出
受信割込み(受信完了,受信エラー検出)
送信割込み(送信完了)
送受信とも拡張インテリジェント I/O サービス(EI2OS)に対応
割込み要求
マスタ/スレーブ型通信機能(非同期
マルチプロセッサモード時)
1(マスタ)対 n(スレーブ)間の通信が可能(マスタとしてのみ使用でき
ます)
(注意事項)クロック同期転送時にスタートビット/ストップビットは付加されず,データのみを転送します。
UART の動作モード
動作モード
0
非同期モード
(ノーマルモード)
1
マルチプロセッサ
モード
2
同期モード
データ長
パリティあり
パリティなし
ストップ
ビット長
同期方式
7 ビットまたは 8 ビット
非同期
8+1*1
−
非同期
8
−
同期
1 ビットまたは
2 ビット *2
なし
−:設定不可
* 1:"+1" は通信制御に使用するアドレス/データ選択ビット(SCR1 レジスタの bit11 :A/D)です。
* 2:受信時のストップビットは 1 ビットのみを検出します。
46
DS07–13728–5
MB90455 シリーズ
・UART のブロックダイヤグラム
制御バス
専用ボーレート
ジェネレータ
16 ビット
リロードタイマ
受信割込み
要求出力
送信割込み
要求出力
送信クロック
クロック
セレクタ
受信クロック
端子
送信制御回路
受信制御回路
SCK1
端子
スタートビット
検出回路
送信スタート
回路
受信ビット
カウンタ
送信ビット
カウンタ
受信パリティ
カウンタ
送信パリティ
カウンタ
受信用
シフトレジスタ
送信用
シフトレジスタ
端子
SOT1
SIN1
受信完了
受信状態判定回路
シリアル入力
データレジスタ 1
シリアル入力
データレジスタ 1
送信開始
EI2OS 用受信エラー
発生信号
(CPU へ )
内部データバス
通信
プリスケーラ
制御レジスタ
DS07–13728–5
MD
DIV2
DIV1
DIV0
シリアル
モード
レジスタ
1
MD1
MD0
CS2
CS1
CS0
RST
SCKE
SOE
シリアル
制御
レジスタ
1
PEN
P
SBL
CL
A/D
REC
RXE
TXE
シリアル
ステータス
レジスタ
1
PE
ORE
FRE
RDRF
TDRE
BDS
RIE
TIE
47
MB90455 シリーズ
12.アドレス一致検出機能の概要
アドレス一致検出機能は,プログラムが現在処理している命令の次に処理される命令のアドレスが検出アドレス設定レ
ジスタに設定したアドレスと一致した場合に,プログラムで次に処理される命令を強制的に INT9 命令に置き換え,割込み
処理プログラムに分岐する機能です。INT9 割込みを利用して処理できるので,プログラムのパッチ処理による修正に利用
できます。
・アドレス一致検出機能の概要
・プログラムが現在処理している命令の次に処理される命令のアドレスは,
内部データバスを通じて常にアドレスラッチ
に保持されます。アドレス一致検出機能の働きにより,アドレスラッチに保持されたアドレスの値と検出アドレス設定
レジスタに設定したアドレスの値は常に比較されます。比較されたアドレスの値が一致した場合は,
CPU が次に実行す
る命令が強制的に INT9 命令に置き換えられ,割込み処理プログラムが実行されます。
・検出アドレス設定レジスタは 2 つあり(PADR0,PADR1),各レジスタごとに割込み許可ビットが用意されています。アド
レスラッチに保持されたアドレスと検出アドレス設定レジスタに設定したアドレスの一致による割込みの発生をレジ
スタごとに許可または禁止できます。
・アドレス一致検出機能のブロックダイヤグラム
アドレスラッチ
内
部
デ
|
タ
バ
ス
PADR0
24bit
比
較
器
検出アドレス設定レジスタ 0
PADR1
24bit
INT9 命令
(INT9 割込み発生 )
検出アドレス設定レジスタ 1
PACSR
予約
予約
予約
予約
AD1E
予約
AD0E
予約
アドレス検出制御レジスタ (PACSR)
予約:必ず“0”に設定してください。
・アドレスラッチ
内部データバスに出力されたアドレスの値を保持します。
・アドレス検出制御レジスタ(PACSR)
アドレスが一致された場合の割込み出力の許可または禁止を設定します。
・検出アドレス設定レジスタ(PADR0,PADR1)
アドレスラッチの値と比較するアドレスを設定します。
48
DS07–13728–5
MB90455 シリーズ
13.ROM ミラー機能選択モジュールの概要
ROM ミラー機能選択モジュールでは,FF バンクに配置されている ROM 内のデータを,00 バンクへのアクセスで読み出
せるように設定します。
・ROM ミラー機能選択モジュールのブロックダイヤグラム
ROM ミラー機能選択レジスタ (ROMM)
予約 予約 予約 予約 予約 予約 予約
MI
アドレス
内
部
デ
|
タ
バ
ス
アドレス領域
00 バンク
FF バンク
データ
ROM
・ROM ミラー機能による FF バンクのアクセス
004000 H
00 バンク
ROM ミラー領域
00FFFFH
FBFFFF
FC0000H
FEFFFF H
FF0000 H
FF4000 H
FF バンク
(ROM ミラー対象領域 )
FFFFFFH
DS07–13728–5
49
MB90455 シリーズ
14.192 K/256 K/512 K ビットフラッシュメモリの概要
フラッシュメモリへのデータ書込み / 消去の方法には、下記の 3 通りの方法があります。
1. パラレルライタ
2. シリアル専用ライタ
3. プログラム実行による書込み / 消去
・192 K/256 K/512 K ビットフラッシュメモリの概要
192 K/256 K/512 K ビットフラッシュメモリは,
CPU メモリマップ上の FFH バンクに配置されています。フラッシュメモ
リインタフェース回路の機能により,CPU からのリードアクセスおよびプログラムアクセスができます。
フラッシュメモリへの書込み / 消去は,フラッシュメモリインタフェース回路を介して CPU からの命令で行えるため,
実装状態での書換えができ,プログラムやデータの改善が効率よく行うことができます。
・192 K/256 K/512 K ビットフラッシュメモリの特長
・複数のセクタに分割
・自動プログラムアルゴリズム(Embedded Alogrithm: MBM29LV200 と同様)
・消去一時停止 / 消去再開機能の搭載
・データポーリング,トグルビットによる書込み / 消去完了検出
・CPU 割込みによる書込み / 消去の完了検出
・セクタごとの消去が可能(セクタ組み合わせ自由)
・書込み / 消去回数(最小)10,000 回
・セクタ保護機能
・拡張セクタ保護機能
・一時的セクタ保護解除機能
(注意事項)マニュファクチャコードとデバイスコードの読出し機能はありません。
また,これらのコードは,コマンドによってもアクセスできません。
・フラッシュメモリ書込み / 消去
・フラッシュメモリは,書込みと読出しを同時に行うことはできません。
・フラッシュメモリにデータ書込み / 消去動作を行う際には,フラッシュメモリ上にあるプログラムをいったん RAM にコ
ピーし,RAM にコピーしたプログラムを実行することにより,
フラッシュメモリへの書込みを行うことができます。
・フラッシュメモリのレジスタとリセット値の一覧
フラッシュメモリコントロールステータス
レジスタ (FMCS)
bit
7
6
5
4
3
2
1
0
0
0
0
X
0
0
0
0
× : 不定
50
DS07–13728–5
MB90455 シリーズ
・192 K/256 K/512 K ビットフラッシュメモリのセクタ構成
・192 K ビットフラッシュメモリのセクタ構成 (MB90F455 (S) )
フラッシュメモリ
CPU アドレス
ライタアドレス *
FFA000H
7A000H
FFBFFF H
7BFFF H
FFC000 H
7C000H
FFFFFF H
7FFFFH
SA0 (8 K バイト )
SA1 (16 K バイト )
・256 K ビットフラッシュメモリのセクタ構成 (MB90F456 (S) )
FF8000H
78000H
FF9FFF H
79FFFH
FFA000H
7A000H
FFBFFF H
7BFFF H
FFC000 H
7C000H
FFFFFF H
7FFFFH
SA0 (8 K バイト )
SA1 (8 K バイト )
SA2 (16 K バイト )
・512 K ビットフラッシュメモリのセクタ構成 (MB90F457 (S) )
FF0000H
70000H
FF7FFF H
77FFFH
FF8000H
78000H
FF9FFF H
79FFFH
FFA000H
7A000H
FFBFFF H
7BFFF H
FFC000 H
7C000H
FFFFFF H
7FFFFH
SA0 (32 K バイト )
SA1 (8 K バイト )
SA2 (8 K バイト )
SA3 (16 K バイト )
*: ライタアドレスとは,フラッシュメモリにパラレルライタでデータ書込みを行う場合,
CPU アドレスに相当するアドレスです。
汎用ライタを使用し書込み / 消去を行う場合は,このライタアドレスで書込み / 消去
を行います。
DS07–13728–5
51
MB90455 シリーズ
■ 電気的特性
1. 絶対最大定格
(VSS = AVSS = 0.0 V)
項目
記号
定格値
単位
備考
最小
最大
VCC
VSS − 0.3
VSS + 6.0
V
AVCC
VSS − 0.3
VSS + 6.0
V
VCC = AVCC*1
AVR
VSS − 0.3
VSS + 6.0
V
AVCC ≧ AVR*1
入力電圧
VI
VSS − 0.3
VSS + 6.0
V
*2
出力電圧
VO
VSS − 0.3
VSS + 6.0
V
*2
ICLAMP
− 2.0
+ 2.0
mA
*6
Σ | ICLAMP |
⎯
20
mA
*6
IOL1
⎯
15
mA
通常出力 *3
IOL2
⎯
40
mA
高電流出力 *3
IOLAV1
⎯
4
mA
通常出力 *4
IOLAV2
⎯
30
mA
高電流出力 *4
ΣIOL1
⎯
125
mA
通常出力
ΣIOL2
⎯
160
mA
高電流出力
ΣIOLAV1
⎯
40
mA
通常出力 *5
ΣIOLAV2
⎯
40
mA
高電流出力 *5
IOH1
⎯
− 15
mA
通常出力 *3
IOH2
⎯
− 40
mA
高電流出力 *3
IOHAV1
⎯
−4
mA
通常出力 *4
IOHAV2
⎯
− 30
mA
高電流出力 *4
ΣIOH1
⎯
− 125
mA
通常出力
ΣIOH2
⎯
− 160
mA
高電流出力
ΣIOHAV1
⎯
− 40
mA
通常出力 *5
ΣIOHAV2
⎯
− 40
mA
高電流出力 *5
消費電力
PD
⎯
245
mW
動作温度
TA
− 40
+ 105
°C
保存温度
Tstg
− 55
+ 150
°C
電源電圧
最大クランプ電流
最大総クランプ電流
“L” レベル最大出力電流
“L” レベル平均出力電流
“L” レベル最大総出力電流
“L” レベル平均総出力電流
“H” レベル最大出力電流
“H” レベル平均出力電流
“H” レベル最大総出力電流
“H” レベル平均総出力電流
* 1: AVCC, AVR は VCC を超えてはいけません。また , AVR は AVCC を超えてはいけません。
* 2: VI, VO は VCC + 0.3 V を超えてはいけません。
* 3: 最大出力電流は , 該当する端子 1 本のピーク値を規定します。
* 4: 平均出力電流は , 該当する端子 1 本に流れる電流の 100 ms の期間内での平均電流を規定します(平均値とは , 動作
電流×動作率のことです)。
* 5: 平均総出力電流は , 該当する端子すべてに流れる電流の 100 ms の期間内での平均電流を規定します(平均値とは ,
動作電流×動作率のことです)。
* 6:・該当端子:P10 ∼ P17, P20 ∼ P27, P30 ∼ P33, P35, P36, P37, P40 ∼ P44, P50 ∼ P57
( 注意事項 ) P35, 36 は MB90F455S/F456S/F457S, MB90455S/456S/457S のみ
・推奨動作条件内でご使用ください。
・直流電圧 ( 電流 ) でご使用ください。
・+ B 信号とマイコンの間には,必ず制限抵抗を接続し,+ B 信号を印加してください。
・+ B 入力時にマイコン端子に入力される電流が,瞬時・定常を問わず規格値以下になるように制限抵抗の値を設
定してください。
・低消費電力モードなど、マイコンの駆動電流が少ない動作状態では,+ B 入力電位が保護ダイオードを通して VCC
端子の電位を上昇させ,他の機器へ影響を及ぼす可能性がありますのでご注意ください。
・マイコン電源が OFF 時 (0 V に固定していない場合 ) に+ B 入力がある場合は,端子から電源が供給されているた
め,不完全な動作を行う可能性がありますのでご注意ください。
・電源投入時に+ B 入力がある場合は,端子から電源が供給されているため,パワーオンリセットが動作しない電
源電圧になる可能性がありますのでご注意ください。
(続く)
52
DS07–13728–5
MB90455 シリーズ
(続き)
・+ B 入力端子は,オープン状態にならないようにご注意ください。
・A/D 入力端子を除くアナログ系入出力端子 (LCD 駆動端子,コンパレータ入力端子など ) は,+ B 入力ができませ
んのでご注意ください。
・推奨回路例:
・入出力等価回路
保護ダイオード
制限
抵抗
Vcc
P-ch
+ B 入力 (0 V ∼ 16 V)
N-ch
R
<注意事項> 絶対最大定格を超えるストレス ( 電圧 , 電流 , 温度など ) の印加は , 半導体デバイスを破壊する可能性があ
ります。したがって , 定格を一項目でも超えることのないようご注意ください。
2. 推奨動作条件
(VSS = AVSS = 0.0 V)
項目
規格値
記号
単位
備考
最小
標準
最大
3.5
5.0
5.5
V
通常動作時
3.0
―
5.5
V
ストップ動作時の状態保持
AVCC
4.0
―
5.5
V
*2
平滑コンデンサ
CS
0.1
―
1.0
μF
*1
動作温度
TA
− 40
―
+ 105
°C
電源電圧
VCC
* 1:セラミックコンデンサ , または同程度の周波数特性のコンデンサを使用してください。VCC 端子のバイパスコンデ
ンサは CS よりも大きい容量値のものを使用してください。
平滑コンデンサ CS の接続は下図を参照してください。
* 2:AVCC は精度保証電圧です。AVCC は VCC を超えてはいけません。
・C 端子接続図
C
CS
<注意事項> 推奨動作条件は , 半導体デバイスの正常な動作を保証する条件です。電気的特性の規格値は , すべてこの条
件の範囲内で保証されます。常に推奨動作条件下で使用してください。この条件を超えて使用すると , 信頼
性に悪影響を及ぼすことがあります。
データシートに記載されていない項目 , 使用条件 , 論理の組合せでの使用は , 保証していません。記載され
ている以外の条件での使用をお考えの場合は , 必ず事前に営業部門までご相談ください。
DS07–13728–5
53
MB90455 シリーズ
3. 直流規格
(VCC = 5.0 V ± 10%, VSS = AVSS = 0.0 V, TA =− 40 °C ∼+ 105 °C)
項目
記号
端子名
条件
“H” レベル
入力電圧
VIHS
CMOS
ヒステリシス
入力端子
“L” レベル
入力電圧
“H” レベル
出力電圧
“L” レベル
出力電圧
入力リーク
電流
単位
備考
最小
標準
最大
—
0.8 VCC
—
VCC + 0.3
V
VIHM MD 入力端子
—
VCC − 0.3
—
VCC + 0.3
V
CMOS
ヒステリシス
入力端子
—
VSS − 0.3
—
0.2 VCC
V
VILM MD 入力端子
—
VSS − 0.3
—
VSS + 0.3
V
VOH1 P14 ∼ P17
以外
VCC = 4.5 V,
IOH =− 4.0 mA
VCC – 0.5
—
—
V
VOH2 P14 ∼ P17
VCC = 4.5 V,
IOH =− 14.0 mA
VCC – 0.5
—
—
V
VOL1 P14 ∼ P17
以外
VCC = 4.5 V,
IOL = 4.0 mA
—
—
0.4
V
VOL2 P14 ∼ P17
VCC = 4.5 V,
IOL = 20.0 mA
—
—
0.4
V
すべての入力 VCC = 5.5 V,
端子
VSS < VI < VCC
–5
—
+5
μA
VCC = 5.0 V,
内部 16 MHz 動作 ,
通常動作時
—
25
30
mA
VCC = 5.0 V,
内部 16 MHz 動作 ,
フラッシュメモリ書込み時
—
45
50
mA
フラッシュ
ROM 品
VCC = 5.0 V,
内部 16 MHz 動作 ,
フラッシュメモリ消去時
—
45
50
mA
フラッシュ
ROM 品
ICCS
VCC = 5.0 V,
内部 16 MHz 動作 ,
スリープ時
—
8
12
mA
—
0.75
1.0
mA
フラッシュ
ROM 品
ICTS
VCC = 5.0 V,
内部 2 MHz 動作 ,
メインクロックモードより
遷移 , タイムベースタイマ
モード時
—
0.2
0.35
mA
マスク
ROM 品
—
0.3
1.2
mA
フラッシュ
ROM 品
—
40
100
μA
マスク
ROM 品
ICCLS
VCC = 5.0 V,
内部 8 kHz 動作 ,
サブクロック・スリープ時 ,
TA =+ 25°C
—
10
30
μA
ICCT
VCC = 5.0 V,
内部 8 kHz 動作 ,
時計モード時 , TA =+ 25°C
—
8
25
μA
ICCH
ストップ時 , TA =+ 25°C
—
5
20
μA
VILS
IIL
ICC
電源電流 *
規格値
ICCL
VCC
VCC = 5.0 V,
内部 8 kHz 動作 ,
サブクロック動作時 ,
TA =+ 25°C
(続く)
54
DS07–13728–5
MB90455 シリーズ
(続き)
(VCC = 5.0 V ± 10%, VSS = AVSS = 0.0 V, TA =− 40 °C ∼+ 105 °C)
項目
記号
端子名
条件
規格値
最小
標準
最大
単位
入力容量
CIN
AVCC, AVSS,
AVR, C, VCC,
VSS 以外
⎯
—
5
15
pF
プルアップ
抵抗
RUP
RST
⎯
25
50
100
kΩ
プルダウン
抵抗
RDOWN MD2
⎯
25
50
100
kΩ
備考
フラッシュ
ROM 品には ,
プルダウン抵
抗はありませ
ん。
*:電源電流の試験条件は外部のクロックを使用した場合です。
DS07–13728–5
55
MB90455 シリーズ
4. 交流規格
(1) クロックタイミング
(VCC = 5.0 V ± 10%, VSS = AVSS = 0.0 V, TA =− 40 °C ∼+ 105 °C)
項目
記号
fC
クロック周波数
クロックサイクルタイム
入力クロックパルス幅
入力クロック立上り ,
立下り時間
規格値
端子名
単位
標準
最大
3
—
8
MHz
水晶振動子または
セラミック振動子使用 *2
3
—
16
MHz
外部クロック *1, *2
4
—
16
MHz
PLL 1 逓倍 *2
4
—
8
MHz
PLL 2 逓倍 *2
4
—
5.33
MHz
PLL 3 逓倍 *2
4
—
4
MHz
PLL 4 逓倍 *2
X0, X1
fCL
X0A, X1A
—
32.768
—
kHz
tHCYL
X0, X1
125
—
333
ns
tLCYL
X0A, X1A
—
30.5
—
μs
PWH, PWL
X0
10
—
—
ns
PWLH,PWLL
X0A
—
15.2
—
μs
tCR, tCF
X0
—
—
5
ns
fCP
—
1.5
—
16
MHz
メインクロック使用時
fLCP
—
—
8.192
—
kHz
サブクロック使用時
tCP
—
62.5
—
666
ns
メインクロック使用時
tLCP
—
—
122.1
—
μs
サブクロック使用時
内部動作クロック周波数
内部動作クロック
サイクルタイム
備考
最小
デューティ比 30%∼ 70%
を目安としてください
外部クロック使用時
* 1:内部動作クロック周波数は , 16 MHz を超えないようにしてください。
* 2:PLL 使用時はクロック周波数の範囲に制限があります。
「・PLL 動作保証範囲外部クロック周波数と内部動作クロッ
ク周波数の関係」のグラフの範囲内で使用してください。
・クロックタイミング
tHCYL
0.8 VCC
X0
0.2 VCC
PWH
PWL
tCF
tCR
tLCYL
0.8 VCC
X0A
0.2 VCC
PWLH
PWLL
tCF
56
tCR
DS07–13728–5
MB90455 シリーズ
・PLL 動作保証範囲
内部動作クロック周波数と電源電圧の関係
MB90F455 (S) /F456 (S) /F457 (S) ,
MB90455 (S) /456 (S) /457 (S) 動作保証範囲
電源電圧 VCC (V)
5.5
A/D コンバータ
精度保証範囲
4.0
3.5
3.0
PLL 動作保証範囲
1.5
3 4
12
8
16
内部クロック fCP (MHz)
外部クロック周波数と内部動作クロック周波数の関係
4 逓倍
1 逓倍
3 逓倍 2 逓倍
内部クロック fCP (MHz)
16
12
× 1/2
( 逓倍なし )
9
8
4
3
4
8
16
外部クロック
fC (MHz)*
*:水晶振動子またはセラミック振動子を使用する場合は , fc = 8 MHz までとなります。
交流規格値は以下の測定基準電圧値で規定しています。
・入力信号波形
・出力信号波形
ヒステリシス入力端子
出力端子
0.8 VCC
2.4 V
0.2 VCC
0.8 V
DS07–13728–5
57
MB90455 シリーズ
(2) リセット入力タイミング
項目
記号
リセット入力時間
tRSTL
端子名
RST
規格値
条件
⎯
単位
備考
最小
最大
16 tCP * 3
⎯
ns
通常動作時
振動子の発振時間 * 1
+ 100 μs + 16 tCP * 3
⎯
⎯
サブクロック* 2, サブ
スリープ* 2, 時計* 2,
ストップモード時
100
⎯
μs
タイムベースタイマ
モード時
* 1:振動子の発振時間は , 振幅が 90%に達する時間です。水晶発振子は , 数 ms ∼数十 ms, セラミック発振子は , 数百 μs
∼数 ms, 外部クロックは 0 ms となります。
* 2:MB90F455S/F456S/F457S, MB90455S/456S/457S を除く。
* 3:tCP ( 内部動作クロックサイクルタイム ) については , 「 (1) クロックタイミング」を参照してください。
・サブクロック , サブスリープ , 時計 , ストップモ−ド時
tRSTL
RST
0.2 VCC
X0
0.2 VCC
発振幅の
90%
内部動作クロック
100 s +
16 tCP
振動子の
発振時間
発振安定待ち時間
命令実行
内部リセット
58
DS07–13728–5
MB90455 シリーズ
(3) パワーオンリセット
(VCC = 5.0 V ± 10%, VSS = AVSS = 0.0 V, TA =− 40 °C ∼+ 105 °C)
項目
電源立上り時間
電源切断時間
記号
端子名
tR
VCC
tOFF
VCC
条件
⎯
規格値
単位
最小
最大
0.05
30
ms
1
⎯
ms
備考
電源投入までの待ち時間
tR
VCC
2.7 V
0.2 V
0.2 V
0.2 V
tOFF
電源電圧を急激に変化させるとパワーオンリセットが起動される場合があります。
動作中に電源電圧を変化させる場合は , 下図のように電圧の変動をおさえて滑らかに立ち上げること
を推奨します。また , この場合には PLL クロックを使用していない状態で行ってください。ただし ,
電圧降下 1 V/s 以内であれば , PLL クロック使用中でも動作可能です。
VCC
3.0 V
VSS
DS07–13728–5
RAM データホールド期間
立上りの傾きを 50 mV/ms 以下にする
ことを推奨します。
59
MB90455 シリーズ
(4) UART タイミング
(VCC = 4.5 V ∼ 5.5 V, VSS = 0.0 V, TA =− 40 °C ∼+ 105 °C)
項目
記号
端子名
シリアルクロックサイクルタイム
tSCYC
SCK1
SCK ↓ → SOT 遅延時間
tSLOV
SCK1, SOT1
有効 SIN → SCK ↑
tIVSH
SCK1, SIN1
SCK ↑ → 有効 SIN ホールド時間
tSHIX
シリアルクロック “H” パルス幅
規格値
条件
単位
最小
最大
8 tCP *
⎯
ns
− 80
+ 80
ns
100
⎯
ns
SCK1, SIN1
60
⎯
ns
tSHSL
SCK1
4 tCP*
⎯
ns
シリアルクロック “L” パルス幅
tSLSH
SCK1
4 tCP*
⎯
ns
SCK ↓ → SOT 遅延時間
tSLOV
SCK1, SOT1
⎯
150
ns
有効 SIN → SCK ↑
tIVSH
SCK1, SIN1
60
⎯
ns
SCK ↑ → 有効 SIN ホールド時間
tSHIX
SCK1, SIN1
60
⎯
ns
内部シフトクロック
モード出力端子は
CL = 80 pF + 1 TTL.
外部シフトクロック
モード出力端子は
CL = 80 pF + 1 TTL.
備考
*:tCP ( 内部動作クロックサイクルタイム ) については , 「 (1) クロックタイミング」を参照してください。
(注意事項)・CLK 同期モード時の AC 規格です。
・CL は , テスティング時の端子に付けられる負荷容量値です。
・内部シフトクロックモード
tSCYC
2.4 V
SCK1
0.8 V
0.8 V
tSLOV
2.4 V
SOT1
0.8 V
tIVSH
SIN1
tSHIX
0.8 VCC
0.8 VCC
0.2 VCC
0.2 VCC
・外部シフトクロックモード
tSLSH
SCK1
tSHSL
0.8 VCC
0.2 VCC
0.8 VCC
0.2 VCC
tSLOV
2.4 V
SOT1
0.8 V
tIVSH
SIN1
60
tSHIX
0.8 VCC
0.8 VCC
0.2 VCC
0.2 VCC
DS07–13728–5
MB90455 シリーズ
(5) タイマ入力タイミング
(VCC = 4.5 V ∼ 5.5 V, VSS = 0.0 V, TA =− 40 °C ∼+ 105 °C)
項目
入力パルス幅
記号
端子名
tTIWH
TIN0, TIN1
tTIWL
IN0 ∼ IN3
規格値
条件
⎯
最小
最大
4 tCP*
⎯
単位
備考
ns
*:tCP ( 内部動作クロックサイクルタイム ) については , 「 (1) クロックタイミング」を参照してください。
・タイマ入力タイミング
0.8 VCC
0.8 VCC
TIN0, TIN1,
IN0 ~ IN3
0.2 VCC
tTIWH
0.2 VCC
tTIWL
(6) トリガ入力タイミング
(VCC = 4.5 V ∼ 5.5 V, VSS = 0.0 V, TA =− 40 °C ∼+ 105 °C)
項目
記号
端子名
条件
tTRGH
tTRGL
INT4 ∼ INT7,
ADTG
⎯
入力パルス幅
規格値
最小
最大
5 tCP*
⎯
単位
備考
ns
*:tCP ( 内部動作クロックサイクルタイム ) については , 「 (1) クロックタイミング」を参照してください。
・トリガ入力タイミング
INT4 ~ INT7,
ADTG
0.8 VCC
0.8 VCC
0.2 VCC
tTRGH
DS07–13728–5
0.2 VCC
tTRGL
61
MB90455 シリーズ
5. A/D コンバータ
(VCC = AVCC = 5.0 V ± 10%, VSS = AVSS = 0.0 V, 3.0 V ≦ AVR − AVSS, TA =− 40 °C ∼+ 105 °C)
項目
記号
端子名
分解能
⎯
総合誤差
規格値
単位
最小
標準
最大
⎯
⎯
⎯
10
bit
⎯
⎯
⎯
⎯
± 3.0
LSB
非直線性誤差
⎯
⎯
⎯
⎯
± 2.5
LSB
微分直線性誤差
⎯
⎯
⎯
⎯
± 1.9
LSB
ゼロ
トランジション
電圧
VOT
AN0 ∼
AN7
AVSS −
1.5 LSB
フルスケール
トランジション
電圧
VFST
AN0 ∼
AN7
AVR −
3.5 LSB
コンペア時間
サンプリング期間
⎯
⎯
AVSS +
0.5 LSB
AVSS +
2.5 LSB
V
1 LSB = (AVR − AVSS) /
1024
AVR −
1.5 LSB
AVR +
0.5 LSB
V
66 tCP*1
⎯
⎯
ns
マシンクロック 16 MHz 時
5.5 V ≧ AVCC ≧ 4.5 V
88 tCP*1
⎯
⎯
ns
マシンクロック 16 MHz 時
4.5 V > AVCC ≧ 4.0 V
32 tCP*1
⎯
⎯
ns
マシンクロック 16 MHz 時
5.5 V ≧ AVCC ≧ 4.5 V
128 tCP*1
⎯
⎯
ns
マシンクロック 16 MHz 時
4.5 V > AVCC ≧ 4.0 V
⎯
⎯
アナログポート
入力電流
IAIN
AN0 ∼
AN7
⎯
⎯
10
μA
アナログ入力電圧
VAIN
AN0 ∼
AN7
AVSS
⎯
AVR
V
⎯
AVR
AVSS + 2.7
⎯
AVCC
V
IA
AVCC
⎯
3.5
7.5
mA
IAH
AVCC
⎯
⎯
5
μA
IR
AVR
⎯
165
250
μA
IRH
AVR
⎯
⎯
5
μA
⎯
AN0 ∼
AN7
⎯
⎯
4
LSB
基準電圧
電源電流
基準電圧供給電流
チャンネル間バラツキ
備考
*2
*2
* 1 :tCP ( 内部動作クロックサイクルタイム ) については , 「 (1) クロックタイミング」を参照してください。
* 2 :A/D コンバータを動作させていないときは , CPU を停止させたときの電流 (VCC = AVCC = AVR = 5.0 V) になります。
62
DS07–13728–5
MB90455 シリーズ
6. A/D コンバータの用語の定義
分解能
:A/D 変換器により識別可能なアナログ変化
直線性誤差
:ゼロトランジション点 (“00 0000 00 0 0” ←→ “00 0000 0001”) とフルスケールトランジション点
(“11 1111 11 1 0” ←→ “11 1111 1111”) とを結んだ直線と , 実際の変換特性との偏差
微分直線性誤差 :出力コードを 1 LSB 変化させるのに必要な入力電圧の理想値からの偏差
総合誤差
:実際の値と論理値との差をいい , ゼロトランジション誤差 / フルスケールトランジション誤差 /
直線性誤差を含む誤差
総合誤差
3FF
1.5 LSB
3FE
実際の変換特性
デジタル出力
3FD
{1 LSB × (N − 1) + 0.5 LSB}
004
VNT
( 実測値 )
003
実際の変換特性
002
理想特性
001
0.5 LSB
AVss
デジタル出力 N の総合誤差=
1 LSB = ( 理想値 )
アナログ入力
AVR
VNT − {1 LSB × (N − 1) + 0.5 LSB}
1 LSB
AVR − AVSS
1024
[LSB]
[V]
VOT ( 理想値 ) = AVSS + 0.5 LSB [V]
VFST ( 理想値 ) = AVR − 1.5 LSB [V]
VNT:デジタル出力が (N − 1) から N に遷移する電圧
(続く)
DS07–13728–5
63
MB90455 シリーズ
(続き)
直線性誤差
微分直線性誤差
3FF
デジタル出力
3FD
N+1
{1 LSB × (N − 1)
+ VOT }
実際の変換特性
VFST
( 実測値 )
VNT
( 実測値 )
004
実際の変換特性
003
デジタル出力
3FE
理想特性
実際の変換特性
N
V (N + 1) T
( 実測値 )
N−1
VNT ( 実測値 )
002
理想特性
実際の変換特性
N−2
001
VOT ( 測定値 )
AVss
アナログ入力
デジタル出力 N の直線性誤差=
デジタル出力 N の微分直線性誤差=
1 LSB =
AVR
AVss
VNT − {1 LSB × (N − 1) + VOT}
1 LSB
アナログ入力
AVR
[LSB]
V (N + 1) T − VNT
− 1LSB [LSB]
1 LSB
VFST − VOT
1022
[V]
VOT :デジタル出力が “000H” から “001H” に遷移する電圧
VFST:デジタル出力が “3FEH” から “3FFH” に遷移する電圧
64
DS07–13728–5
MB90455 シリーズ
7. A/D 変換部の注意事項
アナログ入力の外部回路の出力インピーダンスは , 以下のような条件で使用してください。
外部回路の出力インピーダンスは約 3.9 kΩ 以下 (4.5 V ≦ AVCC ≦ 5.5 V) ( サンプリング期間= 2.00 μs@ マシンクロッ
ク16 MHz時) , 約11 kΩ以下 (4.0 V ≦ AVCC < 4.5 V) (サンプリング期間=8.0 [email protected] MHz時) を推奨します。
外部にコンデンサを使用する場合には , 外部コンデンサとチップ内部のコンデンサの容量分圧による影響を考えて , 内
部コンデンサの数千倍を目安にすることを推奨します。
外部回路の出力インピーダンスが高すぎる場合 , アナログ電圧のサンプリング期間が不足する場合があります。
・アナログ入力回路模型図
アナログ入力
R
コンパレータ
C
MB90F455 (S) /F456 (S) /F457 (S) , MB90455 (S) /456 (S) /457 (S)
4.5 V ≦ AVCC ≦ 5.5 V
R ≒ 2.35 kΩ, C ≒ 36.4 pF
4.0 V ≦ AVCC < 4.5 V
R ≒ 16.4 kΩ, C ≒ 36.4 pF
( 注意事項 ) ここに記した数値は目安にしてください。
・誤差について
| AVR − AVSS |が小さくなるにしたがって , 相対的な誤差は大きくなります。
8. フラッシュメモリ書込み/消去特性
項目
条件
セクタ消去時間
チップ消去時間
TA =+ 25 °C
VCC = 5.0 V
ワード (16 ビット幅 )
書込み時間
書込み/消去回数
DS07–13728–5
⎯
規格値
単位
備考
最小
標準
最大
⎯
1
15
s
内部での消去前書込み
時間を除く
⎯
4
⎯
s
内部での消去前書込み
時間を除く
⎯
16
3,600
μs
システムレベルの
オーバヘッド時間を除く
10,000
⎯
⎯
cycle
65
MB90455 シリーズ
■ 特性例
・MB90F457
ICC − VCC
TA =+ 25 °C, 外部クロック動作時
f =内部動作周波数
30
25
f = 16 MHz
ICC (mA)
20
f = 10 MHz
15
f = 8 MHz
10
f = 4 MHz
5
f = 2 MHz
0
2.5
3.5
4.5
VCC (V)
5.5
6.5
ICCS − VCC
TA =+ 25 °C, 外部クロック動作時
f =内部動作周波数
10
ICCS (mA)
8
f = 16 MHz
6
f = 10 MHz
4
f = 8 MHz
2
f = 4 MHz
f = 2 MHz
0
2.5
3.5
4.5
VCC (V)
5.5
6.5
ICCL − VCC
TA =+ 25 °C, 外部クロック動作時
f =内部動作周波数
350
300
f = 8 kHz
ICCL (μA)
250
200
150
100
50
0
3
4
5
VCC (V)
6
7
(続く)
66
DS07–13728–5
MB90455 シリーズ
ICCLS − VCC
TA =+ 25 °C, 外部クロック動作時
ICCLS (μA)
f =内部動作周波数
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
f = 8 kHz
3
4
5
VCC (V)
6
7
ICCT − VCC
TA =+ 25 °C, 外部クロック動作時
f =内部動作周波数
10
9
8
f = 8 kHz
ICCT (μA)
7
6
5
4
3
2
1
0
4
3
5
6
7
VCC (V)
ICCH − VCC
ストップ時 , TA =+ 25 °C
30
ICCH (μA)
25
20
15
10
5
0
2
3
4
5
6
7
VCC (V)
(続く)
DS07–13728–5
67
MB90455 シリーズ
(続き)
(VCC − VOH) − IOH
TA =+ 25 °C, VCC = 4.5 V
1000
900
VCC-VOH (mV)
800
700
600
500
400
300
200
100
0
2
0
4
6
8
10
IOH (mA)
VOL − IOL
TA =+ 25 °C, VCC = 4.5 V
1000
900
800
VOL (mV)
700
600
500
400
300
200
100
0
0
2
4
6
8
10
IOL (mA)
H レベル入力電圧 / L レベル入力電圧
VIN − VCC
TA =+ 25 °C
5
VIN (V)
4
VIH
3
VIL
2
1
0
2.5
3
3.5
4
4.5
5
5.5
6
VCC (V)
68
DS07–13728–5
MB90455 シリーズ
・MB90457
ICC − VCC
TA =+ 25 °C, 外部クロック動作時
f =内部動作周波数
25
20
f = 16 MHz
ICC (mA)
15
f = 10 MHz
10
f = 8 MHz
5
f = 4 MHz
f = 2 MHz
0
2.5
3
3.5
4
4.5
5
VCC (V)
5.5
6
6.5
7
ICCS − VCC
TA =+ 25 °C, 外部クロック動作時
f =内部動作周波数
9
8
f = 16 MHz
ICCS (mA)
7
6
f = 10 MHz
5
f = 8 MHz
4
3
f = 4 MHz
2
f = 2 MHz
1
0
2.5
3.5
4.5
VCC (V)
5.5
6.5
ICCL − VCC
TA =+ 25 °C, 外部クロック動作時
ICCL (μA)
f =内部動作周波数
100
90
80
70
60
50
40
30
20
10
0
f = 8 kHz
3
4
5
VCC (V)
6
7
(続く)
DS07–13728–5
69
MB90455 シリーズ
ICCLS − VCC
TA =+ 25 °C, 外部クロック動作時
ICCLS (μA)
f =内部動作周波数
10
9
8
7
6
5
4
3
2
1
0
f = 8 kHz
4
3
6
5
VCC (V)
7
ICCT − VCC
TA =+ 25 °C, 外部クロック動作時
f =内部動作周波数
10
9
8
ICCT (μA)
7
6
5
f = 8 kHz
4
3
2
1
0
4
3
5
VCC (V)
6
ICCH − VCC
7
ストップ時 , TA =+ 25 °C
30
25
ICCH (μA)
20
15
10
5
0
2
3
4
5
6
7
VCC (V)
(続く)
70
DS07–13728–5
MB90455 シリーズ
(続き)
(VCC − VOH) − IOH
TA =+ 25 °C, VCC = 4.5 V
1000
900
VCC - VOH (mV)
800
700
600
500
400
300
200
100
0
0
2
1
3
4
5
6
IOH (mA)
VOL − IOL
7
8
9
10
TA =+ 25 °C, VCC = 4.5 V
1000
900
800
VOL (mV)
700
600
500
400
300
200
100
0
0
2
1
3
4
5
6
IOL (mA)
7
8
9
10
H レベル入力電圧 / L レベル入力電圧
VIN − VCC
TA =+ 25 °C
5
4
VIN (V)
VIH
3
VIL
2
1
0
2.5
DS07–13728–5
3
3.5
4
4.5
VCC (V)
5
5.5
6
71
MB90455 シリーズ
■ オーダ型格
型格
MB90F455PMT
MB90F456PMT
MB90F457PMT
MB90455PMT
MB90456PMT
MB90457PMT
MB90F455SPMT
MB90F456SPMT
MB90F457SPMT
MB90455SPMT
MB90456SPMT
MB90457SPMT
72
パッケージ
備考
プラスチック・LQFP, 48 ピン
(FPT-48P-M26)
DS07–13728–5
MB90455 シリーズ
■ パッケージ・外形寸法図
プラスチック・LQFP, 48 ピン
(FPT-48P-M26)
リードピッチ
0.50mm
パッケージ幅×
パッケージ長さ
7 × 7mm
リード形状
ガルウイング
封止方法
プラスチックモールド
取付け高さ
1.70mm MAX
質量
0.17g
コード(参考)
P-LFQFP48-7×7-0.50
プラスチック・LQFP, 48 ピン
(FPT-48P-M26)
注 1)* 印寸法はレジン残りを含む。
注 2)端子幅および端子厚さはメッキ厚を含む。
注 3)端子幅はタイバ切断残りを含まず。
9.00±0.20(.354±.008)SQ
+0.40
+.016
* 7.00 –0.10 .276 –.004 SQ
36
0.145±0.055
(.006±.002)
25
37
24
0.08(.003)
Details of "A" part
+0.20
1.50 –0.10
+.008
48
13
"A"
0˚~8˚
LEAD No.
1
0.50(.020)
(Mounting height)
.059 –.004
INDEX
0.10±0.10
(.004±.004)
(Stand off)
12
0.20±0.05
(.008±.002)
0.08(.003)
0.25(.010)
M
0.60±0.15
(.024±.006)
©2003-2008 FUJITSU MICROELECTRONICS LIMITED F48040S-c-2-3
C
2003 FUJITSU LIMITED F48040S-c-2-2
単位:mm (inches)
注意:括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
DS07–13728–5
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MB90455 シリーズ
■ 本版での主な変更内容
ページ
場所
変更内容
4
■ 品種構成
8/16 ビット PPG タイマのチャネル構成を訂正
16 ビット× 1 チャネル→ 16 ビット× 2 チャネル
11
■ デバイス取扱い上の注意
・未使用端子の処理について
説明を訂正
使用していない入力端子 → 使用していない入出力端子
56
■ 電気的特性
4. 交流規格
(1) クロックタイミング
クロック周波数の規格値に以下の項目を追加
PLL 1 逓倍∼ PLL 4 逓倍
59
(3) パワーオンリセット
備考を訂正
繰り返し動作のため → 電源投入までの待ち時間
変更箇所は , 本文中のページ左側の|によって示しています。
74
DS07–13728–5
MB90455 シリーズ
MEMO
DS07–13728–5
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MB90455 シリーズ
富士通マイクロエレクトロニクス株式会社
〒 163-0722 東京都新宿区西新宿 2-7-1 新宿第一生命ビル
http://jp.fujitsu.com/fml/
お問い合わせ先
富士通エレクトロニクス株式会社
〒 163-0731 東京都新宿区西新宿 2-7-1 新宿第一生命ビル
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0120-198-610
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携帯電話・PHS からもお問い合わせができます。
※電話番号はお間違えのないよう , お確かめのうえおかけください。
本資料の記載内容は , 予告なしに変更することがありますので , ご用命の際は営業部門にご確認ください。
本資料に記載された動作概要や応用回路例は , 半導体デバイスの標準的な動作や使い方を示したもので , 実際に使用する機器での動作を保証するも
のではありません。従いまして , これらを使用するにあたってはお客様の責任において機器の設計を行ってください。これらの使用に起因する損害な
どについては , 当社はその責任を負いません。
本資料に記載された動作概要・回路図を含む技術情報は , 当社もしくは第三者の特許権 , 著作権等の知的財産権やその他の権利の使用権または実施
権の許諾を意味するものではありません。また , これらの使用について , 第三者の知的財産権やその他の権利の実施ができることの保証を行うもので
はありません。したがって , これらの使用に起因する第三者の知的財産権やその他の権利の侵害について , 当社はその責任を負いません。
本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用されることを意図して設計・製造されてい
ます。極めて高度な安全性が要求され , 仮に当該安全性が確保されない場合 , 社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を
伴う用途(原子力施設における核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生命維持のための医療機器 , 兵
器システムにおけるミサイル発射制御をいう), ならびに極めて高い信頼性が要求される用途(海底中継器 , 宇宙衛星をいう)に使用されるよう設計・
製造されたものではありません。したがって , これらの用途にご使用をお考えのお客様は , 必ず事前に営業部門までご相談ください。ご相談なく使用
されたことにより発生した損害などについては , 責任を負いかねますのでご了承ください。
半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても , 結果的に人身事故 , 火災事故 , 社会的な損害を生じさせないよ
う , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止対策設計 , 誤動作防止設計などの安全設計をお願いします。
本資料に記載された製品を輸出または提供する場合は , 外国為替及び外国貿易法および米国輸出管理関連法規等の規制をご確認の上 , 必要な手続き
をおとりください。
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編集 プロモーション推進部