Arria VデバイスのJTAGバウンダリ・スキャン・ テスト 10 2013.05.06 AV-52010 署名 フィードバック この章では、Arria® Vデバイスのバウンダリ・スキャン・テスト（BST）の機能について説明し ます。 関連情報 Arria V Device Handbook: Known Issues Arria Vデバイス・ハンドブックの章に計画中の更新を一覧表示します。 BST動作コントロール Arria V GX、GT、SX、およびSTデバイスは、IEEE Std.1149.1 BSTをサポートしています。 Arria V GZデバイスは、IEEE Std. 1149.1およびIEEE Std. 1149.6 BSTをサポートしています。コンフィギュ レーションの実行前と実行後だけでなく、コンフィギュレーションの実行中にもArria V デバイ スでBSTを実行することができます。 IDCODE IDCODEは、各Arria Vデバイスに固有のものです。 このコードは、JTAG チェインのデバイスを識 別するために使用されます。 © 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. www.altera.com 101 Innovation Drive, San Jose, CA 95134 ISO 9001:2008 登録済 10-2 AV-52010 2013.05.06 IDCODE 表10-1: Arria VデバイスのIDCODE情報 IDCODE（32ビット） タイプ Arria V GX Arria V GT Arria V GZ Altera Corporation メンバー・コー バージョン（4 ド ビット） パート・ナン バー（16ビッ ト） メーカーID（11 ビット） LSB（1ビット） A1 0000 0010 1010 0001 0001 000 0110 1110 1 A3 0000 0010 1010 0000 0001 000 0110 1110 1 A5 0000 0010 1010 0001 0010 000 0110 1110 1 A7 0000 0010 1010 0000 0010 000 0110 1110 1 B1 0000 0010 1010 0001 0011 000 0110 1110 1 B3 0000 0010 1010 0000 0011 000 0110 1110 1 B5 0000 0010 1010 0001 0110 000 0110 1110 1 B7 0000 0010 1010 0000 0110 000 0110 1110 1 C3 0000 0010 1010 0000 0001 000 0110 1110 1 C7 0000 0010 1010 0000 0010 000 0110 1110 1 D3 0000 0010 1010 0000 0011 000 0110 1110 1 D7 0000 0010 1010 0000 0110 000 0110 1110 1 E1 0000 0010 1001 0011 0001 000 0110 1110 1 E3 0000 0010 1001 0111 0001 000 0110 1110 1 E5 0000 0010 1001 0111 0111 000 0110 1110 1 E7 0000 0010 1001 1111 0111 000 0110 1110 1 Arria VデバイスのJTAGバウンダリ・スキャン・テスト フィードバック AV-52010 2013.05.06 JTAGセキュリティ保護モード 10-3 IDCODE（32ビット） メンバー・コー バージョン（4 ド ビット） タイプ Arria V SX Arria V ST パート・ナン バー（16ビッ ト） メーカーID（11 ビット） LSB（1ビット） B3 0000 0010 1101 0001 0011 000 0110 1110 1 B5 0000 0010 1101 0000 0011 000 0110 1110 1 D3 0000 0010 1101 0001 0011 000 0110 1110 1 D5 0000 0010 1101 0000 0011 000 0110 1110 1 JTAGセキュリティ保護モード 改ざん保護ビットをイネーブルにすると、 Arria Vデバイスは電源投入後、JTAGセキュリティ保 護モードになります。 JTAGセキュリティ保護モードでは、JTAGピン は、BYPASS、SAMPLE / PRELOAD、EXTEST、IDCODE、SHIFT_EDERROR_REG、およびUNLOCK命令のみをサ ポートします。他のJTAG命令のサポートを有効にするには、UNLOCK JTAG命令を実行します。 プライベートJTAG命令 注意: 以下のプライベート命令は、呼び出しに使用しないでください。このような命令はデバ イスに損傷を与える可能性があり、デバイスが使用できなくなりる原因となります： • • • • • • • 1100010000 0011001001 0000101011 (1) 1100010111 1100010011 (2) 1010100001 0101011110 JTAG動作のI/O電圧 IEEE Std. 1149.1 BSTモ ードで動作するArria V デバイスでは、-TDI、TDO、TMS、およびTCKの4つの 専用JTAGピン使用しています。 Arria Vデバイスは、オプションのTRSTピンをサポートしていま せん。 (1) (2) このJTAGプライベート命令はArria VGZデバイスには適用されません。 このJTAGプライベート命令はArria VGZデバイスにのみ適用されます。 Arria VデバイスのJTAGバウンダリ・スキャン・テスト フィードバック Altera Corporation 10-4 AV-52010 2013.05.06 BSTの実行 TCKピンは内部ウィーク・プルダウン抵抗を備えており、TDIピンとTMSピンは内部ウィーク・プ ルアップ抵抗を備えています。I/O3Aバンクの3.3-、3.0-、または2.5-V VCCPD は、TDO、TDI、TMS、 およびTCKピンに電源を供給します。すべてのユーザI/Oピンは、JTAGコンフィギュレーション 中にトライ・ステートにされます。 JTAGチェインは、複数の異なるデバイスをサポートしています。JTAGチェインが異なるVCCIOレ ベルを持つデバイスを含む場合、以下の表のようにサポートしているTDOとTDI電圧の組み合わ せを使用します。 TDOピンの出力電圧レベルは、ドライブ するTDIピンの仕様を満たす必要があり ます。 注: Arria VのGZ デバイスは、3.3- V V CCPD電源電圧をサポートしていません。 表10-2: サポートされているTDO/TDI電圧の組み合わせ 3.3 Vまたは3.0 VのVCCPD のTDO出力バッファは2.4 VのV OH（MIN）を満たし ており、 また2.5 VのV CCPD の TDO出力バッファは2.0 VのV OH （MIN）を満たしています。 TDI入力バッファ電 源(V) デバイス Arria V 非Arria V (3) Arria V TDO V CCPD VCCPD = 3.3 V VCCPD = 3.0 V VCCPD = 2.5 V VCCPD = 3.3 有 有 有 VCCPD = 3.0 有 有 有 VCCPD = 2.5 有 有 有 VCC = 3.3 有 有 有 VCC = 2.5 有 有 有 VCC = 1.8 有 有 有 VCC = 1.5 有 有 有 BSTの実行 コンフィギュレーションを中断することなく、コンフィギュレーションの前後やコンフィギュ レーション中にBYPASS、IDCODE、およびSAMPLE JTAG命令を実行することができます。 他のJTAG命令を実行するには、以下のガイドラインに従ってください： • コンフィギュレーション前にテストを実行する場合は、nCONFIGピンをLowに保持します。 • コンフィギュレーション中にBSTを実行するには、CONFIG_IO JTAG命令を発行してコンフィ ギュレーションを中断します。コンフィギュレーションが中断している間に、他のJTAG命令 を発行してBSTを実行することができます。BSTが完了した後、 PULSE_CONFIG JTAG命令また はnCONFIGのLowパルスを発行してデバイスをリコンフィギュレーションします。 Arria Vデバイスのチップ・ワイドのリセット（DEV_CLRn）ピンおよびチップ・ワイドの出力イ ネーブル（DEV_OE）ピンは、JTAG バウンダリ・スキャンまたはコンフィギュレーション動作に (3) 入力バッファはTDO V CCPD 電圧にトレラントである必要があります。 Altera Corporation Arria VデバイスのJTAGバウンダリ・スキャン・テスト フィードバック AV-52010 2013.05.06 IEEE Std. 1149.1 BST回路のイネーブルおよびディセーブル 10-5 影響を与えません。これらのピンをトグルしてもBST動作（予測されるBSTの動作以外）が妨害 されることはありません。 ArriaVArriaVデバイスのボードに対しJTAGコンフィギュレーションを行うをデザインする場合、 専用コンフィギュレーション・ピンの接続を検討する必要があります。 関連情報 • Arria V GT and GX Device Family Pin Connection Guidelines ピン接続に関する詳細を提供します。 • Arria V GZ Device Family Pin Connection Guidelines ピン接続に関する詳細を提供します。 • Configuration, Design Security, and Remote System Upgrades in Arria V Devices JTAGコンフィギュレーションに関する詳細を提供します。 • Arria V Device Datasheet JTAGコンフィギュレーション・タイミングに関する詳細を提供します。 IEEE Std. 1149.1 BST回路のイネーブルおよびディセーブル IEEE Std. 1149.1 BST回路は、Arria Vデバイスのパワーアップ後にイネーブルされます。しか し、Arria V SoC FPGAの場合、BSTを実行するにはHPSとFPGAの両方をパワーアップする必要が あります。 必要なとき以外にIEEE Std. 1149.1が誤ってイネーブルされないようにするには、以下の表に示す ように、ピン接続の回路を恒久的にディセーブルします。 表10-3: Arria VデバイスのIEEE Std. 1149.1回路を恒久的にディセーブルするビン接続 (4) ディセーブルする接続 JTAGピン TMS バンク3AのV CCPD 電源 TCK GND TDI バンク3AのV CCPD 電源 TDO オープンのままにします IEEE Std. 1149.1 バウンダリ・スキャン・テストのガイドライン IEEE Std. 1149.1デバイスでBSTを実行する際、以下のガイドラインを考慮してください： (4) JTAGピンは、専用ピンです。Arria VデバイスのJTAGをディセーブルするソフトウェア・オプショ ンはありません。 Arria VデバイスのJTAGバウンダリ・スキャン・テスト フィードバック Altera Corporation 10-6 AV-52010 2013.05.06 IEEE Std. 1149.1バウンダリ・スキャン・レジスタ • SHIFT_IR ステートの最初のクロック・サイクル中に、インストラクション・レジスタからTDO ピンを介して"10..."パターンがシフトアウトしない場合、TAPコントローラが正しいステート に達していません。この問題を解決するには、以下のいずれかの操作を試してください • TAPコントローラが正常に SHIFT_IR ステートに達したことを確認します。TAPコント ローラを SHIFT_IR ステートに進めるには、RESETステートに戻り、 01100 コードをTMSピ ンに送信します。 • VCC 、GND、JTAG、およびデバイスの専用コンフィギュレーション・ピンへの接続を確認し ます。 • 最初のEXTESTテスト・サイクルの前に、 SAMPLE / PRELOAD テスト・サイクルを実行し、EXTEST モードに入る時点で、既知のデータがデバイス・ピンに存在することを確認します。OEJアッ プデート・レジスタに0が含まれている場合、OUTJアップデート・レジスタのデータがドライ ブ・アウトされます。システム内の他のデバイスとの競合を回避するために、ステートは既 知かつ正確でなければなりません。 • イン・サーキット・リコンフィギュレーション中のEXTESTは、サポートされていないた め、イン・サーキット中にEXTESTテストを実行しないでください。テストを実行するには、 コンフィギュレーションの完了を待つか、 CONFIG_IO命令 を実行してコンフィギュレーショ ンを中断してください。 • コンフィギュレーション後は、差動ピン・ペアのどのピンもテストすることはできません。 コンフィギュレーション後にBSTを実行するには、内部のセルとしてこれらの差動ピン・ペア に対応するBSCグループを編集して再定義する必要があります。 関連情報 IEEE 1149.1 BSDL Files BSCグループの定義に関する詳細情報を提供します。 IEEE Std. 1149.1バウンダリ・スキャン・レジスタ バウンダリ・スキャン・レジスタは、TDIピンを入力、TDOピンを出力として使用する大規模なシ リアル・シフト・レジスタです。バウンダリ・スキャン・レジスタは、Arria V I/Oピンと関連 付けられている3ビットのペリフェラル・エレメントで構成されています。バウンダリ・スキャ ン・レジスタを使用して、外部ピンの接続をテストしたり、内部データをキャプチャすること ができます。 Altera Corporation Arria VデバイスのJTAGバウンダリ・スキャン・テスト フィードバック AV-52010 2013.05.06 Arria V デバイスのI/Oピンのバウンダリ・スキャン・セル 10-7 図 10-1: バウンダリ・スキャン・レジスタ この図は、テスト・データがどのようにIEEE Std. 1149.1デバイスの周辺でシリアルにシフトされ ているかを示しています。 各ペリフェラル・エ レメントは、I/Oピ ン、専用入力ピン、 専用コンフィギュ レーション・ピンの いずれかになりま す。 Internal Logic TAP Controller TDI TMS TCK TDO Arria V デバイスのI/Oピンのバウンダリ・スキャン・セル Arria V デバイスの3ビットBSCは、以下のレジスタで構成されています： • キャプチャ・レジスタ - OUTJ、OEJ、および PIN_IN 信号を介して内部デバイス・データへ 接続します。 • アップデート・レジスタ - PIN_OUT および PIN_OE 信号を介して外部データへ接続します。 TAPコントローラは、IEEE Std. 1149.1BSTレジスタのためのグローバル・コントロール信号 （ shift 、 clock 、およびupdate ）を生成します。インストラクション・レジスタのデコードは MODE信号を内部で生成します。 シリアル・データ入力（SDI）信号からシリアル・データ出力（SDO）信号までが、バウンダリ・ スキャン・レジスタ用のデータ信号パスとなります。スキャン・レジスタは、デバイスのTDIピ ンから始まり、TDOピンで終わります。 Arria VデバイスのJTAGバウンダリ・スキャン・テスト フィードバック Altera Corporation 10-8 AV-52010 2013.05.06 Arria V デバイスのI/Oピンのバウンダリ・スキャン・セル 図 10-2: Arria VデバイスのIEEE Std. 1149.1 BST回路付きユーザーI/O BSC Capture Registers SDO Update Registers INJ PIN_IN 0 1 D Q INPUT From or To Device I/O Cell Circuitry And/Or Logic Array D 0 1 Q INPUT OEJ 0 1 D Q D OE Q OE VCC 0 1 0 1 PIN_OE 0 1 PIN_OUT OUTJ 0 1 D Q D Q Pin Output Buffer OUTPUT OUTPUT CLOCK UPDATE HIGHZ MODE SDI SHIFT Global Signals 注: TDI、TDO、TMS、TCKピン、すべてのVCCとGNDピン・タイプ、およびVREFピンにはBSCはあり ません。 表10-4: Arria V デバイスバウンダリ・スキャン・セルの説明 この表に、Arria V デバイス内のすべてのBSCのキャプチャおよびアップデート・レジスタの機能を示し ます。 キャプチャ ピン・タイ プ 出力キャプ チャ・レジス タ OUTJ ユー ザーI/O ピン Altera Corporation ドライブ OE キャプ チャ・レジス タ 入力キャプ チャ・レジス タ OEJ PIN_IN 出力アップ デート・レジ スタ PIN_OUT OE アップ デート・レジ スタ 入力アップ デート・レジ スタ PIN_OE INJ コメント — Arria VデバイスのJTAGバウンダリ・スキャン・テスト フィードバック AV-52010 2013.05.06 Arria V デバイスのI/Oピンのバウンダリ・スキャン・セル キャプチャ ピン・タイ プ 出力キャプ チャ・レジス タ 専用ク ロック 入力 0 専用入 力(5) 0 専用双 方向 （オー プン・ ドレイ ン） (6) 0 専用双 方向(7) OUTJ 出力専 用(8) OUTJ ドライブ OE キャプ チャ・レジス タ 入力キャプ チャ・レジス タ 1 PIN_IN 1 10-9 PIN_IN 出力アップ デート・レジ スタ OE アップ デート・レジ スタ 接続なし （N.C.） N.C. N.C. N.C. 入力アップ デート・レジ スタ N.C. コメント PIN_INは、ク ロック・ネッ トワークまた はロジック・ アレイをドラ イブします。 N.C. PIN_INはコン トロール・ロ ジックにドラ イブします。 OEJ PIN_IN N.C. N.C. N.C. PIN_INはコン フィギュレー ション・コン トロールにド ライブしま す。 OEJ PIN_IN N.C. N.C. N.C. PIN_INはコン フィギュレー ション・コン トロールにド ライブ、OUTJ は出力バッ ファにドライ ブします。 0 0 N.C. N.C. N.C. (5) nCONFIG、MSEL0、MSEL1、MSEL2、MSEL3、MSEL4およびnCEピンを含みます。 (6) CONF_DONEおよびnSTATUSピンを含みます。 (7) DCLKピンを含みます。 (8) nCEOピンを含みます。 Arria VデバイスのJTAGバウンダリ・スキャン・テスト フィードバック OUTJは出力 バッファにド ライブしま す。 Altera Corporation 10-10 AV-52010 2013.05.06 IEEE Std. 1149.6バウンダリ・スキャン・レジスタ IEEE Std. 1149.6バウンダリ・スキャン・レジスタ ArriaV GZデバイスにおけるHSSIトランスミッタのBSC（GXB_TX[p,n]）、およびレシーバ/入力ク ロック・バッファ(GXB_RX[p,n])/(REFCLK[p,n])は、I/OピンのBSCとは異なります。 図 10-3: Arria V GZ デバイスのIEEE Std. 1149.6BST回路付きHSSIトランスミッタBSC PMA SDOUT BSCAN AC JTAG Output Buffer 0 BSTX1 OE 0 D Q D Q 1 1 Pad Mission 0 (DATAOUT) D Q D Q Tx Output Buffer 0 1 BSOEB 1 TX_BUF_OE nOE Pad OE Logic MORHZ ACJTAG_BUF_OE 0 0 BSTX0 D Q D Q 1 MEM_INIT SDIN SHIFT OE 1 AC JTAG Output Buffer CLK UPDATE Capture Registers Update Registers HIGHZ AC_TEST AC_MODE MODE Altera Corporation Arria VデバイスのJTAGバウンダリ・スキャン・テスト フィードバック AV-52010 2013.05.06 改訂履歴 10-11 図 10-4: Arria V GZ デバイスのIEEE Std. 1149.6BST回路付きHSSIレシーバ/入力クロック・バッファBSC SDOUT BSCAN PMA BSRX1 AC JTAG Test Receiver Hysteretic Memory 0 BSOUT1 D Q Pad Mission (DATAIN) Optional INTEST/RUNBIST not supported 1 RX Input Buffer Pad BSRX0 AC JTAG Test Receiver 0 D BSOUT0 Q Hysteretic Memory 1 HIGHZ SDIN SHIFT CLK UPDATE AC_TEST MODE Capture Registers MEM_INIT AC_MODE Update Registers 改訂履歴 日付 バージョン 変更内容 2013年5月 2013.05.06 • ナレッジ・ベースの既知の文書に関する問題へのリンクを追加。 • EXTEST_TRAINとEXTEST_PULSE JTAG命令の説明を更新。 • 簡単に参照できるように、それぞれのトピックの関連情報セク ションにすべてのリンクを移動。 2012年11月 2012.11.19 • Arria V GZデバイスのIDCODEを追加。 • Arria V GZデバイスの EXTEST_PULSE および EXTEST_TRAIN JTAG 命令を追加。 • Arria V GZデバイスの IEEE Std. 1149.6 バウンダリ・スキャン・ レジスタ・セクションを追加。 • コンテンツや更新されたテンプレートを更訂。 2012年6月 2.0 • 章を再編。 • 表 10-1と表 10-2を更新。 2012年2月 1.2 表 10-2を更新。 2011年11月 1.1 テキストのマイナーな編集。 2011年5月 1.0 初版 Arria VデバイスのJTAGバウンダリ・スキャン・テスト フィードバック Altera Corporation