AK8826

[AK8826VN]
AK8826VN
HD/SD Multi Format Video Encoder with 3ch DAC
概 要
AK8826 は 10bit の DAC を 3 チャンネル内蔵した HDTV / SDTV 対応のビデオエンコーダです。
入力データとして、SDTV ブロックは SMPTE-125M-1995/ITU-R BT.601,656 に準拠した Y/Cb/Cr 4:2:2 フォーマット(8bit)、
HDTV ブロックは、SMPTE274M-1998(1080i)、SMPTE296M-2001(720p) に準拠した Y/Cb/Cr 4:2:2 フォーマット(8bit x 2)、
RGB データ(6:6:6/5:6:5 フォーマット)に対応しています。データインターフェースは EAV 信号を検出して同期するモード、
または外部 H/V 同期信号に同期するモードの選択ができます。
出力信号は CVBS/SDY/SDC、HDY/HDPB/HDPR 信号、または RGB アナログビデオ信号を排他的に出力します。
内蔵 DAC は独立して on/off 可能です。レジスタ設定によりビデオ信号だけでなく、VBI 信号を重畳することができます。また、
AK8826 に内蔵されている DAC のみの使用も可能です。マイコンインターフェースは I2C です。
機 能
コンポーネントビデオエンコーダ
◇ 対応入力データ:
SMPTE125M-1995 / ITU-R BT601 (525i/625i)
SMPTE293M-1996 / ITU-R BT1358 (525p/625p)
SMPTE274M-1998 (1080i)
SMPTE296M-2001 (720p)
◇ 入力信号フォーマット:(525i / 625i, 525p / 625p, 1080i, 720p )
Y/Cb/Cr 4:2:2 (8bit x 1: 525i/625i)
Y/Cb/Cr 4:2:2 (8bit x 2: 525i/625i/525p/625p/1080i/720p)
RGB 6:6:6(18bit, 525i/625i/525p/625p)
RGB 5:6:5(8bit, 525i/625i)
RGB 5:6:5(16bit, 525i/625i/525p/625p)
◇ 入力クロック:
27MHz (525i /625i /525p /625p) / 74.25MHz (1080i /720p)
◇ 出力信号:
Y/Pb/Pr Interlace コンポーネントビデオ信号(525i / 625i, 1080i)
Y/Pb/Pr Progressive コンポーネントビデオ信号(525p / 625p, 720p )
(EIA 770.2, EIA 770.3 準拠)
R/G/B Interlace コンポーネントビデオ信号(525i / 625i)
R/G/B Progressive コンポーネントビデオ信号(525p / 625p)
◇ 入力信号同期:
EAV 同期モード(ITU-R.BT 656 I/F 同期モード)
HD / VD タイミング信号によるスレーブ同期モード
( 525i /625i: ITU-R. BT601 規格準拠、625i / 525p / 1080i / 720p: CEA-861-D 準拠)
◇ VBID(CGMS-A), CC/XDS, WSS, CEA-805-B(Type A/B)
◇ カラーバージェネレータ内蔵
◇ ブラックバーストジェネレータ内蔵
◇ YPbPrDelay 調整機能
NTSC/PAL コンポジットビデオエンコーダ
◇ NTSC-M, PAL-B,D,G,H,I,M,N エンコード
◇ 入力信号フォーマット:
Y/Cb/Cr 4:2:2 (8bit x 1: 525i/625i, ITU-R BT601 準拠 YCbCr 4:2:2 データ)*
RGB 6:6:6(18bit, 525i/625i)
RGB 5:6:5(8bit, 525i/625i)
RGB 5:6:5(16bit, 525i/625i)
◇ 出力信号:
コンポジットビデオ信号
S ビデオ信号
◇ データインターフェース:
ITU-R BT.656 4:2:2 8-ビットパラレル入力 (EAV デコード)
HD / VD タイミング信号によるスレーブ同期モード (ITU-R BT.601 タイミング準拠)
◇ 入力クロック:27MHz
◇ VBID(CGMS-A), CC/XDS, WSS
*コンポジットビデオエンコーダモードでは YCbCr 8bit x 2 (16bit)の入力には対応していません。
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[AK8826VN]
RGB 出力用ビデオ DAC
◇ 対応入力データ:
RGB 6:6:6
RGB 5:6:5
◇ データインターフェース:
HD / VD 信号によるスレーブオペレーション
◇ 入力クロック:
54MHz (max)
共通仕様
● 10 ビット DAC x 3ch (動作周波数最大 150MHz)
● I2C バス I/F (400kHz)
● パワーダウンモード
● VREF 内蔵
● 3.0V, 1.8V CMOS
● 48pin QFN (7.2mm x 7.2mm)
MS0972-J-02
2
2012/12
[AK8826VN]
1.
全体ブロック図
PDN SDA SCL SELA
27MHz or 74.25MHz
CLKIN
Clock Gen
PLL
74.25MHz-> 148.5MHz
6.75/13.5/27/54/148.5MHz
27MHz -> 54MHz
u-P I/F
Cb
18-bit
Y
NTSC/PAL
C
Composite Video
CVBS
Encoder
Y/G
YCbCr to RGB
RGB to YCbCr
Cb/B
Cr/R
Component
Encoder
G
RGB
B
DAC1
HDY/SDY/G
DAC2
HDPb/SDC/B
DAC3
HDPr/CVBS/R
Y/G
Cb/B
Cr/R
Selector
Selector
VDI
Selector
HDI
Sync Generator
(EAV Decode or HD/VD Sync)
DATA[17:0]
Cr
TEST0
TEST1
Y
YCbCr
TMO
G
Delay
R
B
R
Delay
Buffer
HDO
Delay
Buffer
VDO
VREF
PVDD1
PVDD2
DVDD DVSS
AVDD AVSS
VREF
IREF BYPASS FLT
Fig. 1 全体ブロック図
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[AK8826VN]
AK8826 はモード切替えにより
・マルチフォーマットコンポーネントビデオエンコーダ (コンポーネントビデオエンコーダモード)
・NTSC/PAL コンポジットビデオエンコーダ(コンポジットビデオエンコーダモード)
・高速 3ch DAC(ビデオ DAC モード)
のモードで動作します。
1-1.
コンポーネントエンコードブロック図
From
Timing
Generator
HD-Timing
Generator
CLK Rate C
CGMS-A
WSS
Y[7:0
]
sin(x)/x
x2
x2
Compensation
LPF-D
LPF-G*
SYNC
Generator
Y[9:0]
to DAC
CLK Rate B
*CLK Rate D
Cb[7:0]
4:2:2
to
4:4:4
x2 Interpolation
Cr[7:0]
CLK Rate A
From
Clock Gen
LPF-E
x2
x2
LPF-F
LPF-H*
Pb[9:0]
to DAC
Pr[9:0]
to DAC
CLK Rate B
6.75/13.5/27/54/74.25/148.5MHz
Fig. 2 コンポーネントエンコードブロック図
本仕様書中では、以後このブロックをコンポーネントビデオエンコードブロックと記載します。
また、このブロックが動作するモードをコンポーネントビデオエンコーダモードと記載します。
CLK Rate D は D1 モード時のみのブロックになります。
クロックレート
CLK Rate A
CLK Rate B
CLK Rate C
CLK Rate D
MS0972-J-02
D1( 525i /625i )
6.75MHz
13.5MHz
27MHz
54MHz
D2( 525P / 625P )
13.5MHz
27MHz
54MHz
-
4
D3/D4(1080i/720P)
37.125MHz
74.25MHz
148.5MHz
-
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[AK8826VN]
1-2.
NTSC/PAL コンポジットビデオエンコードブロック図
From
Timing
Generator
SD-Timing
Generator
CGMS-A
WSS
Y[7:0
SYNC
Generator
sin(x)/x
Y[9:0]
to DAC
sin(x)/x
CVBS[9:0]
to DAC
sin(x)/x
C[9:0]
to DAC
x2
LPF-A
]
13.5MHz
Cb[7:0]
U
C
Interpolation
Cr[7:0]
4:2:2 to 4:4:4
LPF-B
cos
6.75MHz
From
Clock Gen
27MHz
x2
LPF-C
V
13.5MHz
sin
DFS
27MHz
Fig. 3 コンポジットビデオエンコードブロック図
本仕様書中では、以後このブロックをコンポジットビデオエンコードブロックと記載します。
また、このブロックが動作するモードをコンポジットビデオエンコーダモードと記載します。
1-3.
ビデオ DAC 動作モードブロック
AK8826 は DAC 単体で使うことも可能です。そのモードをビデオ DAC 動作モードと記載します。
From
CLKIN
DATA[5:0] / DATA[4:0]
DAC1
Data
DATA[17:0]
Level
Delay
Shifter
(unit CLK)
DATA[11:6] / DATA[10:5]
Distributor
DAC2
DATA[17:12] / DATA[15:11]
DAC3
HDI
Delay
HDO
VDI
Delay
VDO
Fig. 4 ビデオ DAC 動作モードブロック図
MS0972-J-02
5
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[AK8826VN]
1-4.
CLK Gen ブロック図
CLKIN
x2 PLL
74.25→148.5MHz
x4 PLL
27→108MHz
x2 CLK
1/2 DIV
1/2 DIV
x1 CLK
1/4 DIV
x1/2 CLK
1/8 DIV
x1/4 CLK
Fig. 5 CLK Gen ブロック図
クロックレート
x1/4 CLK
x1/2 CLK
x1 CLK
x2 CLK
D1( 525i /625i )
6.75MHz
13.5MHz
27MHz
54MHz
D2( 525P / 625P )
13.5MHz
27MHz
54MHz
D3/D4(1080i/720P)
37.125MHz
74.25MHz
148.5MHz
通常動作時は各クロックの位相は一意に定まります。
MS0972-J-02
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[AK8826VN]
語彙に関する注記
なお、本仕様書内ではフレーム内ライン数に関して次のように定義します。
フレーム内ライン数
525 インターレス
625 インターレス
525 プログレッシブ
625 プログレッシブ
1125 インターレス
750 プログレッシブ
MS0972-J-02
仕様書内の記載
525i または 480i または D1
625i または 576i または D1
525p または 480p または D2
625p または 576p または D2
1125i または 1080i または D3
750p または 720p または D4
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[AK8826VN]
2. オーダリングガイド
AK8826VN 48 ピン QFN
3. ピン配置図
DATA14
DATA15
DVDD
DVSS
DATA16
PVDD2
DATA17
VDI
HDI
CLKIN
HDO
VDO
36 35 34 33 32 31 30 29 28 27 26 25
TEST1
FLT
DACO3
DACO2
DACO1
AVSS
AVDD
VREF
BYPASS
BVSS
IREF
TEST0
24
23
22
21
20
19
18
17
16
15
14
13
37
38
39
40
41
42
43
44
45
46
47
48
TMO
DATA13
DATA12
DATA11
DVSS
PVDD2
DATA10
DATA9
DATA8
DATA7
DATA6
DATA5
1 2 3 4 5 6 7 8 9 10 11 12
DATA4
DATA3
DATA2
DATA1
DVDD
DVSS
DATA0
SELA
PVDD1
SDA
SCL
PDN
Fig. 6 ピン配置図(TopView)
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[AK8826VN]
4. ピン機能説明
ピン#
端子名
機能概要
パワーダウン制御及びリセットピンです。
1
PDN
P1
I
PDN=Low でパワーダウンモード状態になり、AK8826 は初期化されます。
PDN=High のとき通常動作モードです。PDN ピンの Hi-z 入力は不可です。
I2C バスクロック入力ピンです。
2
SCL
P1
I
外部にてプルアップしてください。
I2C バスのデータ入力ピンです。
3
SDA
P1
I/O
外部にてプルアップしてください。
I/O 用電源ピン 1 です。
4
PVDD1
P1
P
PDN, SDA, SCL, SELA ピンに使用されます。対応するグランドは DVSS です。
I2C バスアドレス決定ピンです。
5
SELA
P1
I
PVSS1 または PVDD1 に固定してください。
データ入力ピンです。
6
DATA0
P2
I
PDN ピン=Low のとき、Hi-z 入力が可能です。
7
DVSS
D
G
デジタルグランド接続ピンです。
8
DVDD
D
P
デジタル電源用ピンです。
9
DATA1
P2
I
データ入力ピンです。PDN ピン=Low のとき、Hi-z 入力が可能です。
10
DATA2
P2
I
データ入力ピンです。PDN ピン=Low のとき、Hi-z 入力が可能になります。
11
DATA3
P2
I
データ入力ピンです。PDN ピン=Low のとき、Hi-z 入力が可能になります。
12
DATA4
P2
I
データ入力ピンです。PDN ピン=Low のとき、Hi-z 入力が可能になります。
13
DATA5
P2
I
データ入力ピンです。PDN ピン=Low のとき、Hi-z 入力が可能になります。
14
DATA6
P2
I
データ入力ピンです。PDN ピン=Low のとき、Hi-z 入力が可能になります。
15
DATA7
P2
I
データ入力ピンです。PDN ピン=Low のとき、Hi-z 入力が可能になります。
データ入力ピンです。PDN ピン=Low のとき、Hi-z 入力が可能になります。
16
DATA8
P2
I/O
未使用時は DVSS に接続してください。
データ入力ピンです。PDN ピン=Low のとき、Hi-z 入力が可能になります。
17
DATA9
P2
I/O
未使用時は DVSS に接続してください。
データ入力ピンです。PDN ピン=Low のとき、Hi-z 入力が可能になります。
18
DATA10
P2
I/O
未使用時は DVSS に接続してください。
I/O 用電源ピン 2 です。CLKIN, DATA[17:0], HDI, VDI ピンに使用されます。
19
PVDD2
P2
P
対応するグランドは DVSS です。
20
DVSS
D
G
デジタルグランド接続ピンです。
データ入力ピンです。PDN ピン=Low のとき、Hi-z 入力が可能になります。
21
DATA11
P2
I/O
未使用時は DVSS に接続してください。
データ入力ピンです。PDN ピン=Low のとき、Hi-z 入力が可能になります。
22
DATA12
P2
I/O
未使用時は DVSS に接続してください。
データ入力ピンです。PDN ピン=Low のとき、Hi-z 入力が可能になります。
23
DATA13
P2
I/O
未使用時は DVSS に接続してください。
テスト用入出力ピンです。DVSS に接続してください。
24
TMO
I/O
P2
(内部にて約 100kΩでプルダウンしています。)
データ入力ピンです。PDN ピン=Low のとき、Hi-z 入力が可能になります。
25
DATA14
P2
I/O
未使用時は DVSS に接続してください。
データ入力ピンです。PDN ピン=Low のとき、Hi-z 入力が可能になります。
26
DATA15
P2
I/O
未使用時は DVSS に接続してください。
27
DVDD
D
P
デジタル電源用ピンです。
28
DVSS
D
G
デジタルグランド接続ピンです。
データ入力ピンです。PDN ピン=Low のとき、Hi-z 入力が可能になります。
25
DATA14
P2
I/O
未使用時は DVSS に接続してください。
データ入力ピンです。PDN ピン=Low のとき、Hi-z 入力が可能になります。
26
DATA15
P2
I/O
未使用時は DVSS に接続してください。
27
DVDD
D
P
デジタル電源用ピンです。
28
DVSS
D
G
デジタルグランド接続ピンです。
データ入力ピンです。PDN ピン=Low のとき、Hi-z 入力が可能になります。
29
DATA16
P2
I/O
未使用時は DVSS に接続してください。
I/O 用電源ピン 2 です。CLKIN, DATA[17:0], HDI, VDI ピンに使用されます。
30
PVDD2
P2
P
対応するグランドは DVSS にです。
電源(内部保護ダイオード接続先電源) A:AVDD D:DVDD P1:PVDD1 P2:PVDD2
I/O: 入出力ピン
I: 入力ピン、O:出力ピン、G:グランドピン、P:電源ピン
MS0972-J-02
電源
I/O
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[AK8826VN]
ピン#
端子名
電源
機能概要
データ入力ピンです。PDN ピン=Low のとき、Hi-z 入力が可能になります。
31
DATA17
P2
I/O
未使用時は DVSS に接続してください。
スレーブ同期モード時に VD(垂直同期信号)を入力してください。
32
VDI
P2
I/O
PDN ピン=Low のとき、Hi-z 入力が可能になります。
スレーブ同期モード時に HD(水平同期信号)を入力してください。
33
HDI
P2
I/O
PDN ピン=Low のとき、Hi-z 入力が可能になります。
クロック入力端子です。
コンポジットビデオエンコーダモード時は 27MHz を入力してください。
34
CLKIN
P2
I
コンポーネントビデオエンコーダモード時は入力画像フォーマットにより、
27MHz または 74.25MHz を入力してください。
ビデオ DAC 動作モード時は最大入力クロックは 54MHz です。Hi-z 入力は禁止です。
水平同期信号外部出力ピンです。PDN=Low のときは Low を出力します。
35
HDO
P2
O
未使用時はオープンとしてください。
垂直同期信号外部出力ピンです。PDN=Low のときは Low を出力します。
36
VDO
P2
O
未使用時はオープンとしてください。
テストピンです。通常動作時は DVSS に接続してください。
37
TEST1
I
P2
(内部にて約 100kΩでプルダウンしています。)
PLL のフィルターピンです。
38
FLT
A
O
820Ωと 4.7nF コンデンサを通して AVDD に接続してください。
DAC3 出力ピンです。レジスタ設定により、
コンポーネントビデオエンコーダモード時は Pr 信号 または R 信号、
39
DACO3
A
O
コンポジットビデオエンコーダモード時はコンポジットビデオ信号を出力します。
ビデオ DAC 動作モード時は入力データによります。負荷抵抗は 300Ωになります。
DAC2 出力ピンです。レジスタ設定により、
コンポーネントビデオエンコーダモード時は Pb 信号または B 信号、
40
DACO2
A
O
コンポジットビデオエンコーダモード時は C 信号を出力します。
ビデオ DAC モード時は入力データによります。負荷抵抗は 300Ωになります。
DAC1 出力ピンです。レジスタ設定により、
コンポーネントビデオエンコーダモード時は Y 信号 または G 信号
41
DACO1
A
O コンポジットビデオエンコーダモード時は Y 信号 または コンポジットビデオ信号
を出力します。
ビデオ DAC 動作モード時は入力データによります。負荷抵抗は 300Ωになります。
42
AVSS
A
G アナロググランド接続ピンです。
43
AVDD
A
P
アナログ電源です。
44
VREF
A
I
0.1uF を介し AVDD へ接続します
内蔵 VREF 電圧を出力します。
45
BYPASS
A
O
0.1uF 以上のコンデンサを通じて AVSS に接地してください。
46
BVSS
G LSI 基盤のグランドです。AVSS に接続してください。
内部基準電流を決めます。
47
IREF
A
O
3.9kΩの抵抗を介して AVSS に接続してください。
テストピンです。通常動作時は DVSS に接続してください。
48
TEST0
I
P1
(内部にて約 100kΩでプルダウンしています。)
電源(内部保護ダイオード接続先電源) A:AVDD D:DVDD P1:PVDD1 P2:PVDD2
I/O: 入出力ピン
I: 入力ピン、O:出力ピン、G:グランドピン、P:電源ピン
I/O
プルアップピン/プルダウンピン
ピン名
プルアップ/プルダウン
TEST0
プルダウン
TEST1
プルダウン
TMO
プルダウン
MS0972-J-02
プルアップ/ダウン抵抗
約 100kΩ
約 100kΩ
約 100kΩ
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[AK8826VN]
5. 電気的特性
■
絶対最大定格 (全ての電圧はグランド、AVSS=DVSS=0V に対する値です。注 1)
項目
Min.
Max.
単位
電源電圧 (VDD)
AVDD (DAC,PLL,VREF)
4.2
DVDD (デジタルコア)
-0.3
2.2
V
4.2
PDVD1 (デジタル I/O)
4.2
PVDD2 (デジタル I/O)
PVDD1 + 0.3
入力ピン電圧 (VIN)
-0.3
V
PVDD2 + 0.3
入力ピン電流 (IIN)
+/- 10
mA
保存温度
-40
125
℃
注 1. 電圧はすべて各グランドピン(DVSS= AVSS)を 0V (電圧基準)としたときの値です。
全ての電源グランド(AVSS, DVSS, BVSS)は同電位として下さい。
注意:この値を超えた条件で使用した場合,デバイスを破壊することがあります。また通常の動作は保証されません。
■
■
推奨動作条件
項目
電源電圧 (VDD)
AVDD
DVDD
PVDD1
PVDD2
動作温度 (TA)
Min.
Typ.
Max.
2.7
1.65
DVDD
DVDD
-40
3.0
1.8
1.8
1.8
3.6
2.0
3.6
3.6
85
単位
V
℃
アナログ特性及び消費電力
(動作電圧 アナログ 3.0V、デジタル 1.8V 温度 25℃)
項目
単位
条件
Min
Typ.
Max.
DAC 分解能
10
bit
積分直線性誤差 INL
+/- 0.6
+/- 2.0
LSB
注 2)
微分直線性誤差 DNL
+/- 0.4
+/- 1.0
LSB
注 2)
出力フルスケール電圧
1.15
1.28
1.41
V
出力負荷 300Ω
DAC SNR
54
dB
注 1)
出力帯域
+/- 1
dB
注 3)
DAC 間アンバランス
1.5
3
%
注 4)
内蔵基準電圧
1.43
V
基準電圧ドリフト
60
ppm/℃
アナログ部消費電流
25
40
mA
注 5)
デジタル部消費電流
(コンポーネントモード)
35
70
mA
注 6)
8
16
(コンポジットモード)
8
16
(高速 DAC モード)
パワーダウン電流
10
300
uA
PDN=Low 設定時
注 1. 2MHz 正弦波入力時(ノイズ帯域は 0~30MHz)
注 2. DAC:148MHz 動作時。
注 3. 出力帯域 30MHz: 148MHz 動作時 DAC1(負荷抵抗は 300Ω)チャネルのみ 外部負荷容量 10pF
( [SubAddress0x0A ] HDAFLT[1:0]=11 設定時)
注 4. DAC に 700mV 相当のコードを入力した時のばらつき
注 5. DAC 3ch ON fs=74MHz コンポーネントエンコーダモード動作時(Y:30MHz 正弦波、CbCr: 15MHz 正弦波入力時)
注 6 クロックレート及び入力データは
コンポジットビデオエンコーダモード時: 525i (27MHz) 内蔵カラーバー
コンポーネントビデオエンコーダモード時: 1080i (74MHz) Y:30MHz 正弦波、CbCr: 15MHz 正弦波入力時
ビデオ DAC 動作モード時: 54MHz 20MHz 正弦波入力
となっています。
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[AK8826VN]
■
デジタル入出力 DC 特性
(AVDD=2.7~3.6V, DVDD=1.65~2.0V、PVDD1= 1.65~3.6V, PVDD2 = 1.65~3.6V Ta= -40~85℃)
項目
記号
MIN
TYP
MAX
単位
条件
デジタル入力 H 電圧 1
VIH1
0.70 PVDD1
V
注1
デジタル入力 H 電圧 2
VIH2
0.70 PVDD2
V
注2
デジタル入力 L 電圧 1
VIL1
0.30 PVDD1
V
注1
デジタル入力 L 電圧 2
VIL2
0.30 PVDD2
V
注2
デジタル出力 H 電圧
VOH
0.8PVDD2
V
注 3 IOH = -600 uA
デジタル出力 L 電圧
VOL
0.2PVDD2
V
注 3 IOL = 1.4 mA
入力端子リーク電流
ILIKG
±10
uA
注4
I2C 入力 H 電圧
VIHC
0.77PVDD1
V
注5
I2C 入力 L 電圧
VILC
0.21PVDD1
V
注5
注6
I2C 低レベル出力電圧
VOL2
0.4
V
IOLC=3mA
注 1. PDN ピン
注 2. CLKIN, DATA[17:0], HDI, VDI ピン
注 3. HDO, VDO ピン
注 4. CLKIN, DATA[17:0], HDI, VDI, PDN, SELA, SDA, SCL ピン
注 5. SELA, SDA, SCL ピン
注 6. SDA ピン
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[AK8826VN]
■
AC タイミング
( AVDD=2.7~3.6V, DVDD=1.65~2.0V, PVDD1 = DVDD~3.6V, PVDD2 = DVDD~3.6V
Ta: -40℃~85℃)
(1) CLKIN
(1-1) コンポーネントビデオエンコーダモード及びコンポジットビデオエンコーダ モード時
fCLK
VIH,VIL の 1/2 レベル
tCLKL
tCLKH
VIH
CLKIN
VIL
Fig. 7
項目
CLKIN
記号
最小
tCLKH
CLKIN パルス幅 L
tCLKL
最大
74.25
27
fCLK
CLKIN パルス幅 H
標準
単位
MHz
4.04
15.0
4.04
15.0
nsec
nsec
備考
74.25 / 74.175MHz
27MHz (注)
74.25/74.175MHz
27MHz
74.25/74.175MHz
27MHz
(注) AK8826 の動作には問題ありませんが、コンポジットビデオ出力時、この周波数がずれますとテレビモニターでの色再
生に問題が生じるケースがあります。
(1-2) ビデオ DAC 動作モード 動作時
項目
CLKIN
CLKIN パルス幅 H
CLKIN パルス幅 L
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記号
最小
fCLK
tCLKH
tCLKL
6
7.4
7.4
13
標準
最大
単位
54
MHz
nsec
nsec
備考
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(2) ピクセルデータ入力タイミング
VIH
VIL
CLKIN
tDH
tDS
DATA17-DATA0
HDI
VDI
Fig. 8
項目
記号
最小
データセットアップタイム
tDS
3.3
nsec
データホールドタイム
tDH
3.3
nsec
(注)
標準
最大
単位
DATA17:DATA0, HDI, VDI の取り込みクロックエッジの極性はレジスタにて反転することができます。
(3) HD パルス幅
pHSW
HDI
Fig. 9
項目
記号
HD パルス幅
pHSW
最小
標準
15
128
15
64
15
272
最大
単位
備考
525i/625i 出力時 27MHz
CLKs
525p/625p 出力時 27MHz
1080i/720p 出力時 74.25MHz
※ 標準値はアナログ VIDEO 規格の HD パルス幅をシステムクロックパルス数で換算したものです。
(4) PDN パルス幅
tPDN
PDN
Fig. 10
項目
PDN パルス幅
記号
最小
tPDN
100
標準
最大
単位
備考
ns
最小パルス幅はリセットに必要なパルス幅とします。
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[AK8826VN]
(5) パワーアップシーケンス
AK8826 のパワーアップシーケンスを次に示します。
電源の立ち上げ順は問いません。なお、レジスタの書き込みには CLK 入力は不要です。
(5-1) 電源立ち上げ後パワーダウンさせる場合
電源立ち上げ後パワーダウン状態にする場合のシーケンスは 下図の通りです。
(CLKIN へのクロック入力は電気的特性で規定されたパワーダウン電流を満たすために必要となります。)
(r) はレジスタ設定ビットを表します。
Power
Supply
AVDD:2.7V
DVDD:1.65V
PVDD:1.65V
t >100ns(注 1)
PDN
CLKIN
DTRSTN (r)
PLLPDN (r)
CONVMOD[1:0] (r)
t >100clk
Low
0x00(コンポジットエンコーダモード)
Fig. 11 パワーアップシーケンス
( パワーアップ後パワーダウン)
注 1)電源が十分安定した後、100ns までは PDN ピンを Low にしてください。
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[AK8826VN]
(5-2) コンポジットビデオエンコーダモード設定の場合
電源立ち上げ後、コンポジットビデオエンコーダモードで動作させる場合の各種制御は 下図 の通りです。
リセット直後の初期状態はコンポジットビデオエンコーダモード設定になっています。
(r) はレジスタ設定ビットを表します。
Power
Supply
AVDD:2.7V
DVDD:1.65V
PVDD:1.65V
t >100ns (1)
PDN
27MHz
CLKIN
PLLPDN (r)
CONVMOD[1:0] (r)
0x00
t > 100clk
(2)
DTRSTN (r)
t > 30ms (3)
DACnEN (r)
DATA
Fig. 12 パワーアップシーケンス (コンポジットビデオ出力時)
(1) PDN 信号は電源立ち上げ後 100ns 以上 Low にしてください。
(2) コンポジットビデオエンコードブロック内の初期化を行います。
クロックを入力した状態で DTRSTN-bit を 100 クロック以上「0」に設定してください。
(3) BT656 インターフェースモードで動作させる場合、入力データとの同期に 1 フレーム
以上の時間が必要です。入力データと同期が取れた後、DAC を ON にすることにより
映像の乱れがなくなります。
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[AK8826VN]
(5-3) コンポーネントビデオエンコーダモード設定の場合
電源立ち上げ後、コンポーネントビデオエンコーダモードで動作させる場合の各種制御は 下図の通りです。
リセット直後の初期状態はコンポジットビデオエンコーダモード設定になっています。
レジスタ設定にてコンポーネントビデオエンコーダモードに設定してください。(CONVMOD[1:0]-bit = [01]に設定してくださ
い。)
(r) はレジスタ設定ビットを表します。
Power
Supply
AVDD:2.7V
DVDD:1.65V
PVDD:1.65V
t >100ns (1)
PDN
27MHz or 74.25MHz
CLKIN
t>100clk
PLLPDN (r)
CONVMOD[1:0] (r)
DTRSTN (r)
(2)
(3)
0x00
0x01
(4)
31 ms
(5)
DACnEN (r)
t>30 ms
(6)
DATA
Fig. 13 パワーアップシーケンス (コンポーネントビデオ出力時)
(1)
(2)
(3)
(4)
(5)(6)
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PDN 信号は電源立ち上げ後 100ns 以上 Low にしてください。
クロック入力開始後 100 クロック経過した後に動作モードをコンポーネントビデオエンコーダ
モードに切り換えてください。
PLLPDN-bit は動作モードをコンポーネントビデオエンコーダモードに切り換えた後に
Low→High に切り換えてください。
DTRSTN-bit は動作モードをコンポーネントビデオエンコーダモードに切り換えた後に
Low→High に切り換えてください。
PLLPDN-bit = High にした後、31ms(1 フレーム時間+PLL 立ち上がり時間)以上の時間
経過後 DAC を ON にしてください。
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[AK8826VN]
(5-4) ビデオ DAC 動作モード設定の場合
電源立ち上げ後、ビデオ DAC 動作モードで動作させる場合の各種制御は Fig. 14 の通りです。
リセット直後の初期状態はコンポジットビデオエンコーダモード設定になっています。
レジスタ設定にてビデオ DAC 動作モードに設定してください。(CONVMOD[1:0]-bit = [10]に設定してください。)
(r) はレジスタ設定ビットを表します。
Power
Supply
t >100ns
AVDD:2.7V
DVDD:1.65V
PVDD:1.65V
(1)
PDN
54MHz (max)
CLKIN
t >100clk
PLLPDN (r)
CONVMOD[1:0] (r)
DTRSTN (r)
(2)
Low
0x00
0x10
(3)
DACnEN (r)
Fig. 14 パワーアップシーケンス (ビデオ DAC 動作モード動作時)
(1) PDN 信号は電源立ち上げ後 100nw にしてください。
(2) クロック入力開始後 100 クロック経過した後に動作モードをビデオ DAC 動作モードに
切り換えてください。
(3) DTRSTN-bit は動作モードを Video DAC mode に切り換えた後に
Low→High に切り換えてください。
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[AK8826VN]
(6) パワーダウンシーケンス、パワーダウン解除シーケンス
PDN 設定前(PDN=Low)各モードで内部データパスの初期化処理を行います。
PDN 解除後(PDN=High)アナログ部基準電圧・電流が安定するまで約 10ms の時間を要します。
PDN = Low 期間中 CLKIN ピンに CLK 入力があっても問題はありませんが、消費電力を削減するために、CLKIN ピンを High ま
たは Low に固定することを推奨します。
PDN = Low 期間中 AVDD/DVDD は OFF にすることが可能です。
パワーダウンシーケンスは次の通りです。「 (r) 」はレジスタを意味します。
PDN = Low で全レジスタは初期化されます。パワーダウン解除後 ( PDN =Low から PDN=High に設定後) 、必ずレジスタ設定
を行ってください。
また、パワーダウン時は制御系信号を全て VIH/VIL レベルではなく確実に使用する極性の電源電圧またはグランドレベルにして
ください。
(6-1) コンポジットビデオエンコーダモードからのパワーダウン 及び パワーダウン解除シーケンス
コンポジットビデオエンコーダモードで動作モード時のパワーダウンシーケンス及びパワーダウン解除シーケンスを 下図 の
通り示します。 CLKIN 及び DATA 入力ピンにクロック、データが入力されても問題はありませんが、消費電力を削減するた
めには、各々のピンは Low または High に固定することを推奨します。
(r) はレジスタ設定ビットを表します。
CLKIN
(27MHz)
Fix to Low or High
DACnEN(r)
CONVMOD[1:0](r)
DTRSTN(r)
0x00
t > 100clk
レジスタは初期化されていま
す。Power up シーケンスに従っ
てください。
PDN
10ms
VREF
Fig. 15 パワーダウン & パワーダウン解除シーケンス (コンポジットエンコーダモード動作時)
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[AK8826VN]
(6-2) コンポーネントビデオエンコーダモードからのパワーダウン 及び パワーダウン解除シーケンス
コンポーネントビデオエンコーダモードで動作モード時のパワーダウンシーケンス及びパワーダウン解除シーケンスを 下図
の通り示します。 CLKIN 及び DATA 入力ピンにクロック、データが入力されても問題はありませんが、消費電力を削減する
ためには、各々のピンは Low または High に固定することを推奨します。
(r) はレジスタ設定ビットを表します。
CLKIN
27 or 74.25MHz
Fix to Low or High
DACnEN(r)
PLLPDN(r)
CONVMOD[1:0](r)
0x01
0x00
レジスタは初期化されていま
す。Power up シーケンスに従っ
てください。
t > 100clk
DTRSTN(r)
PDN
10ms
VREF
Fig. 16 パワーダウンシーケンス& パワーダウン解除
(コンポーネントモード動作時)
(6-3) ビデオ DAC 動作モードからのパワーダウンシーケンス
ビデオ DAC 動作モードで動作モード時のパワーダウンシーケンス及びパワーダウン解除シーケンスを 下図 の通り示します。
CLKIN 及び DATA 入力ピンにクロック、データが入力されても問題はありませんが、消費電力を削減するためには、各々のピ
ンは Low または High に固定することを推奨します。
(r) はレジスタ設定ビットを表します。
CLKIN
54MHz (max)
Fix to Low or High
DACnEN(r)
CONVMOD[1:0](r)
DTRSTN(r)
0x10
0x00
t >100clk
PDN
10ms
VREF
Fig. 17 パワーダウン & パワーダウン解除シーケンス (ビデオ DAC 動作モード動作時)
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[AK8826VN]
2
(7) I C タイミング
(7-1) タイミング1
tBUF
tHD:STA
tR
tSU:STO
tF
SDA
tF
tR
SCL
tSU:STA
tLOW
Fig. 18 I2C タイミング図 1
項目
記号
最小
tBUF
1.3
usec
tHD:STA
0.6
usec
Clock Pulse Low Time
tLOW
1.3
usec
Input Signal Rise Time
tR
300
nsec
Input Signal Fall Time
tF
300
nsec
Bus Free Time
Hold Time (Start Condition)
最大
単位
Setup Time(Start Condition)
tSU:STA
0.6
usec
Setup Time(Stop Condition)
tSU:STO
0.6
usec
上記 I2C バスに関するタイミングは I2C バスの規格でありデバイスの制約によるものではありません。
詳細に関しては I2C バス規格を参照してください。
(7-2) タイミング 2
tHD:DAT
SDA
tHIGH
SCL
tSU:DAT
Fig. 19 I2C タイミング図 2
記号
最小
Data Setup Time
項目
tSU:DAT
100(注 1)
Data Hold Time
tHD:DAT
0.0
tHIGH
0.6
Clock Pulse High Time
最大
単位
nsec
0.9(注 2)
usec
usec
注 1:I2C バス標準モードで使用する場合 tSU:DAT 250nSec を満たす必要があります。
注 2:を tLOW を延長しないバス上で使用する場合(tLOW=最小規格で使用する場合)、この条件を満足する
必要があります。
I2C によるレジスタへの Read/Write 動作に外部クロックは不要です。SCL のクロックだけで完結します。
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[AK8826VN]
6. 共通機能仕様
AK8826 のコンポーネントエンコーダブロックモード、コンポジットビデオエンコーダブロックモード、ビデオ DAC 動作モー
ド共通機能仕様について記載します。
■ デバイスコントロールインターフェース
AK8826 は I2C バスコントロールインターフェースによってコントロールされます。
【I2C バス SLAVE Address】
I2C スレーブアドレスは SELA ピンの設定により 0x40 または 0x42 のいずれかを選択することができます。
SELA 状態
Low
(PVSS1)
High (PVDD1)
A6
0
A5
1
SLAVE Address
0x40
0x42
A4
0
A3
0
A2
0
A1
0
A0
SELA
R/W
【I2C コントロールシーケンス】
(1) Write シーケンス
1 バイト目に AK8826 のライトモードのスレーブアドレスを受信すると、2 バイト目にサブアドレス、3 バイト目以降にデータ
を受信します。Write シーケンスには 1 バイトずつ Write するシーケンスと複数バイト連続して Write する Sequential Write
operation があります。
(a) 1 バイト Write シーケンス
S
Slave
Address
w
A
Sub
Address
1-
8-bits
Data
1-
8-bits
bit
A
A
1-
8-bits
bit
Stp
bit
(b) 複数バイト (m-bytes) Write シーケンス (Sequential Write Operation)
S
Slave
Address
8-bits
w
A
1
Sub
Address(n)
8-bits
A
Data(n)
A
Data(n+1)
A
1
8-bits
1
8-bits
1
・・・
Data(n+m)
A
8-bits
1
stp
(2) Read シーケンス
1 バイト目に AK8826 のリードモードのスレーブアドレスを受信すると、2 バイト目以降はデータの送信を行います。
S
Slave
Address
8-bits
w
A
Sub
Address(n)
A
1
8-bits
1
rS
Slave
Address
8-bits
R
A
Data1
A
Data2
A
Data3
A
1
8-bits
1
8-bits
1
8-bits
1
・・・
Data n
Ā
8-bits
1
stp
上記それぞれの意味は次の通りです。
S, rS :
Start Condition
A:
Acknowledge (SDA Low )
Ā:
Not Acknowledge (SDA High)
stp :
Stop Condition
R/W
1 : Read 0 : Write
:マスタデバイスによります。通常はマイコン出力します。
:スレーブデバイスによります。AK8826 が出力するものです。
注:複数バイト Read/Write シーケンスを用いるときは、Add[0x00]~Add[0x35], Add[0x40]~Add[0x51]の二つに分けてください。
テストレジスタ Add[0x36]~Add[0x3F]には複数バイト Read/Write シーケンスにてアクセスしないでください。
テストレジスタにアクセスする場合は 1 バイト Read/Write シーケンスにてアクセスしてください。
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[AK8826VN]
■ モード切り換え
AK8826 はコンポーネントビデオエンコーダ機能、コンポジットビデオエンコーダ機能、ビデオ DAC 機能の 3 つの機能を持
つデバイスです。これらの 3 つの機能はレジスタ設定にて切り換えます。
モードの遷移は I/O Data Format Register (R/W) [Sub Address 0x0B] CONVMOD[1:0]-bit、 DAC Control Register(R/W)
[SubAddress 0x0D] DACnEN-bit (n=1,2,3)、Powerdown Mode Register (R/W) [Sub Address 0x06] PLLPDN-bit にて行い
ます。
I/O Data Format Register
Sub Address 0x0B
bit 7
bit 6
HDSDMASE
YC2RGB
bit 5
Reserved
bit 3
CONVMOD1
bit 4
DTFMT
設定モード
CONVMOD[1:0]-bit
00
コンポジットビデオエンコーダモード設定
01
コンポーネントビデオエンコーダモード設定
10
ビデオ DAC 動作モード設定
11
Reserved
DAC Control Register
Sub Address 0x0D
bit 7
bit 6
Reserved
Reserved
bit 5
OLVL
Default Value 0x00
bit 1
bit 0
INPFMT1
INPFMT0
備考
コンポーネントビデオエンコードブロックはス
リ ー プ 状 態 に な り ま す 。 但 し 、 x2 PLL は
PLLPDN-bit にてパワーダウンさせる必要がありま
す。
コンポジットビデオエンコードブロックはパワー
ダウン状態になります。
このモードでは PLLPDN-bit=1にしてください。
コンポーネント・コンポジットビデオエンコードブ
ロックはパワーダウン状態に遷移します。但し、x2
PLL は PLLPDN-bit にてパワーダウンさせる必要が
あります。
リザーブ設定です
bit 3
CVBSSEL
bit 4
DTRSTN
bit 2
CONVMOD0
bit 2
DAC3EN
Default Value 0x00
bit 1
bit 0
DAC2EN
DAC1EN
DACnEN-bit =1 (n=1,2,3) の時の各 DAC からの出力信号
CONVMOD[1:0]-bit
00
01
CVBSSEL=0
CVBSSEL=1
DAC1 出力
Y
CVBS
Y
DAC2 出力
C
Pb
DAC3 出力
CVBS
Pr
DAC1EN=1
CVBSSEL=1 のとき DAC2EN=1、DAC3EN=1 に設定しない
でください。(DAC2, DAC3 は 0 コード出力になります。)
Powerdown Mode Register
Sub Address 0x06
bit 7
bit 6
Reserved
Reserved
bit 3
Reserved
bit 5
Reserved
条件
bit 4
Reserved
bit 2
PLLPDN
Default Value 0x00
bit 1
bit 0
SLPEN1
SLPEN0
コンポーネントエンコーダモード時に動作させる x2 PLL の ON/OFF 設定を行います。コンポーネントエンコーダモード動作時
は必ず PLL を ON (PLLPDN=1) に設定してください。コンポーネントエンコーダモード時以外は、ON にする必要はありませ
ん。
PLLPDN
0
1
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動作
PLL はパワーダウン状態です。
PLL は動作状態です。
コンポーネントビデオエンコーダとして使う際は、必ず PLLPDN=1 としてください。
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[AK8826VN]
モード切り替え手順例は次の通りです。
(下記例ではモード切り替え時に黒映像が出力されるようにブラックバースト信号出力(HDBBG / SDBBG)設定にしています。)
(1) コンポーネントビデオエンコーダモードからコンポジットビデオエンコーダモードへの切り替え
コンポーネントビデオエンコーダモード
CONVMOD[1:0]-bit (r)
コンポジットビデオエンコーダモード
0x01
0x00
(6)
レジスタ設定 (r)
(7)
(9)
DTRSTN-bit (r)
(3)
(2)
(10)
DACnEN-bit (r)
PLL パワーダウン状態
(4)
PLLPDN-bit (r)
(1)
(3)
HDBBG-bit (r)
t >30ms
データ入力
Low or High
入力
(5)
CLKIN
(8)
t >100clk
入力
Low or High
Fig. 20 モード切り換え (コンポーネントビデオエンコーダモード→コンポジットビデオエンコーダモード)
画像の乱れを防ぐために、映像切り換え前にブラックバースト(黒)出力を行い、
データ入力をストップします。
(2) DAC を OFF にします。
(3) DAC OFF 後にブラックバースト出力設定をストップします。
DTRSTN-bit =0 に設定します。
(4) PLLPDN-bit = 0 に設定します。(PLL はパワーダウン状態になります。)
(5) クロック入力を停止します。
(6) コンポーネントビデオエンコーダモードからコンポジットビデオエンコーダモードへ切り換
えます。
(7) 同期モード、出力信号等の設定を行います。
(8) クロックの切り替えを行います。
連続してクロック切り換えをしても問題ありません。連続してクロックを切り換える場合
は(6)(7)の処理を先に行ってください。
(9) クロック入力後(入力状態で)100clk 以上レジスタ DTRSTN-bit =0 経過後 DTRSTN=1
にしてください。
(10) 映像データを入力した後に 1 フレーム時間(30ms)経過後、DAC を ON にします。
30ms はビデオエンコーダが入力データに同期がとれるまでの最低必要な時間でにな
ります。DAC を ON にした後にデータを入力した場合、瞬間的に同期が取れていない
映像が出力される可能性があります。
(1)
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[AK8826VN]
(2) コンポジットビデオエンコーダモードからコンポーネントビデオエンコーダモードへの切り替え
コンポジットビデオエンコーダモード
CONVMOD[1:0]-bit (r)
コンポーネントビデオエンコーダモード
0x00
0x01
(5)
レジスタ設定 (r)
(6)
(2)
(10)
DACnEN-bit (r)
(8)
PLLPDN-bit (r)
t > 1 ms
(1)
(3)
SDBBG-bit (r)
t >30ms
(9)
データ入力
Low or High
入力
入力
(7)
CLKIN
Low or High
(4)
Fig. 21 モード切り換え(コンポジットビデオエンコーダモード → コンポーネントビデオエンコーダモード)
画像の乱れを防ぐために、映像切り換え前にブラックバースト(黒)出力を行い、
データ入力をストップします。
(2) DAC を OFF にします。
(3) DAC OFF 後にブラックバースト出力設定をストップします。
(4) クロック入力を停止します。
(5) ビデオエンコーダモードを切り換えます。(コンポジットビデオエンコーダモード→コンポー
ネントビデオエンコーダモード)
(6) 同期モード、出力信号等の設定を行います。
(7) クロックを入力します。
連続してクロック切り換えをしても問題ありません。連続してクロックを切り換える場合
は(6)(7)の処理を先に行ってください。
(8) 入力クロックが安定した後、内蔵 PLL を ON にします。(PLLPDN-bit = 1 に設定します。)
(9) PLL が安定した後、映像データを入力します。
(10) 映像データを入力した後に 1 フレーム時間(30ms)経過後、DAC を ON にします。
30ms はビデオエンコーダが入力データに同期がとれるまでの最低必要な時間でにな
ります。DAC を ON にした後にデータを入力した場合、瞬間的に同期が取れていない
映像が出力される可能性があります。
(1)
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(3) コンポーネントビデオエンコーダモード動作時 クロックレートが異なるモードへの切り替えシーケンス
クロック入力が 27MHz →74.25MHz または 74.25MHz → 27MHz に切り替わる場合のシーケンスです。
下図にて
27MHz / 74.25MHz モード
74.25MHz / 27MHz モード
と記載されているところは、
「27MHz モード → 74.25MHz モード」へ切り替わる。
または、
「74.25MHz モード → 27MHz モード」へ切り替わる。
という意味を表します。同様に
D1 or D2 / D3 or D4
D3 or D4 / D1 or D2
と記載されているところは、
「D1 または D2 モード→D3 または D4 モード」へ切り替わる。
または
「D3 または D4 モード→D3 または D4 モード」へ切り替わる。
という意味になります。
27MHz / 74.25MHz モード
74.25MHz / 27MHz モード
(5)
HDMOD[1:0]-bit (r)
D1 or D2 / D3 or D4
D3 or D4 / D1 or D2
(2)
(9)
DACnEN-bit (r)
(4)
(7)
PLLPDN-bit (r)
(1)
(3)
t>1Frm
HDBBG-bit (r)
t > 1ms
データ入力
Low or High
入力
(8)
CLKIN
27MHz / 74.25MHz
Low or High
(6)
入力
74.25MHz / 27MHz
Fig. 22 クロックレートが異なるモードへの切り替えシーケンス
(1) 画像の乱れを防ぐために、映像切り換え前にブラックバースト(黒)出力を行い、
データ入力をストップします。
(2) DAC を OFF にします。
(3) DAC OFF 後にブラックバースト出力設定をストップします。
(4) PLLPDN = 0 を設定します。(PLL=OFF)
(5) 出力モードを切り換えます。
(6) クロックの切り替えを行います。
連続してクロックを切り換えをしても問題ありません。
(クロックを切り換えは PLLPDN=0 の状態で行ってください。)
(7) 内蔵 PLL を ON にします。(PLLPDN-bit = 1 に設定します。)
(8) PLL が安定した後(1ms 以後)、映像データを入力します。
(9) 映像データを入力した後に 1 フレーム時間(30ms)経過後、DAC を ON にします。
30ms はビデオエンコーダが入力データに同期がとれるまでの最低必要な時間でにな
ります。DAC を ON にした後にデータを入力した場合、瞬間的に同期が取れていない
映像が出力される可能性があります。
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26
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[AK8826VN]
■ 入力クロック
AK8826 に入力するクロックは動作モードによって異なります。
入力クロックと動作モードの関係は次の通りです。
入力クロック
コンポーネント
ビデオ DAC 動作モード
ビデオエンコーダモード
D1, D2
D3, D4
CLKIN 入力クロック
27MHz
27MHz
74.25MHz
54MHz (max)
DAC 動作クロック
27MHz
54MHz
148.5MHz
CLKIN 入力クロック
内蔵 PLL 動作
OFF
ON
ON
OFF
D1 = 480i/576i(525i/625i), D2 = 480p/576p (525p/625p), D3 = 1080i (1125i), D4 = 720p (750p)とします。
コンポジット
ビデオエンコーダモード
入力クロックの切り換えは
Powerdown Mode Register (R/W) [Sub Address 0x06] の PLLPDN-bit =0 の状態で行ってください。
■ 内蔵 PLL
AK8826 には入力クロックを x2 するための PLL が内蔵されています。
PLL はコンポーネントビデオエンコーダモード時、必ず動作させる必要があります。コンポーネントビデオエンコーダモード
以外で使用するときは Powerdown Mode Register (R/W) [Sub Address 0x06]の PLLPDN-bit にて PLL をスリープ状態にする
ことを推奨します。また、入力クロックを切り換える際は、PLLPDN-bit =0 の状態で行ってください。
Powerdown Mode Register
Sub Address 0x06
bit 7
bit 6
Reserved
Reserved
PLLPDN
0
1
bit 5
Reserved
bit 4
Reserved
bit 3
Reserved
bit 2
PLLPDN
Default Value 0x00
bit 1
bit 0
SLPEN1
SLPEN0
動作
PLL はパワーダウン状態です。
PLL は動作状態です。
コンポーネントビデオエンコーダとして使う際は、必ず PLLPDN=1 としてください。
■ リセット
(1) コンポーネントビデオエンコードブロック、DAC 動作モードブロック、マイコンインターフェースブロックは PDN ピン
を Low にすることによってリセットされます。(非同期リセット)
クロック入力は不要です。
(2) コンポジットビデオエンコードブロックリセット
コンポジットビデオエンコードブロックは同期リセットになります。コンポジットビデオエンコーダブロックをリセットする
には、クロック入力状態で DAC Control Register(R/W) [Sub Address 0x0D] の DTRSTN-bit を Low にします。
クリアされるまでに 100 クロック以上のクロック入力が必要です。
コンポジットビデオエンコードブロックをリセットしない場合、動作開始直後、最初の 100 クロックの出力信号が
不定になる可能性があります。
DAC Control Register
Sub Address 0x0D
bit 7
bit 6
Reserved
Reserved
bit 5
OLVL
bit 4
DTRSTN
bit 3
CVBSSEL
bit 2
DAC3EN
Default Value 0x00
bit 1
bit 0
DAC2EN
DAC1EN
PDN ピンを Low にして初期化を終了した後は、内部レジスタは全て初期値にセットされます。
また、AK8826 のビデオ DAC 出力はハイインピーダンス状態になります。
MS0972-J-02
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[AK8826VN]
■ パワーダウン
AK8826 の PDN ピンを Low にすることによってパワーダウンモードにすることが可能です。
パワーダウンモードへの遷移はパワーダウンシーケンスに従ってください。
パワーダウンからの復帰の場合はパワーダウン解除シーケンスに従ってください。
なお、PDN ピンでのパワーダウンではレジスタ値は全て初期値に戻りますので、レジスタ再設定が必要です。
また、PDN ピンが Low の時 PVDD のみ ON にして、AVDD/DVDD 電源を OFF にすることが可能です。
■ スリープモード
Powerdown Mode Register (R/W) [Sub Address 0x06]の SLPEN[1:0]-bit =[11] にすると I2C I/F ブロック以外のブロックが
スリープモードに遷移します。
なお、スリープモードでは I2C I/F ブロックは動作していますので、待機電力をより少なくしたい場合にはパワーダウンピ
ンでの制御を行ってください。
Sub Address 0x06
< HD Block >
bit 7
bit 6
bit 5
Reserved
Reserved
Reserved
MS0972-J-02
bit 4
Reserved
bit 3
Reserved
28
bit 2
PLLPDN
Default Value 0x00
bit 1
bit 0
SLPEN1
SLPEN0
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[AK8826VN]
■ データ入力フォーマット
AK8826 は YCbCr 8bit フォーマット、YCbCr 16bit フォーマット、RGB 18bit フォーマット、RGB, 16bit フォーマットの 4
種類のデータ入力フォーマットをサポートしています。
入力データフォーマットに関する設定は I/O Data Format Register (R/W) [Sub Address 0x0B] の INPFMT[1:0]-bit と
DTFMT-bit にて行います。
I/O Data Format Register
Sub Address 0x0B
bit 7
bit 6
HDSDMASE
YC2RGB
bit 5
Reserved
bit 4
DTFMT
bit 3
CONVMOD1
bit 2
CONVMOD0
INPFMT[1:0] -bit は入力データのビット幅を設定するレジスタです。
INPFMT[1:0] -bit の設定と入力データ形式の関係は下表の通りです。
INPFMT[1:0]-bit
入力データ形式
00
8 ビットデータ入力
01
16 ビットデータ入力
10
18 ビットデータ入力
11
Reserve
Default Value 0x00
bit 1
bit 0
INPFMT1
INPFMT0
備考
DTFMT -bit はデータ形式を設定します。
DTFMT -bit の設定は下表の通りです。
DTFMT -bit
入力データ形式
0
YCbCr データフォーマットで入力します。
RGB データフォーマットで入力します。
1
CONVMOD[1:0]=00, 01 のときは RGB→YCbCr 変換を行います。*
* RGB データ入力の時は EAV 同期モード(ITU-R BT.656 同期モード)はサポートしません。
RGB フォーマットで入力可能な信号は 525i/625i/525p/625p です。1080i と 720p は RGB フォーマットで入力できません。
CONVMOD[1:0] -bit はエンコーダモードを設定します。
CONVMOD[1:0] -bit の設定と入力データ形式の関係は下表の通りです。
CONVMOD[1:0] -bit
入力データ形式
00
コンポジットビデオエンコーダモードで動作します。
01
コンポーネントビデオエンコーダモードで動作します。
10
ビデオ DAC 動作モードで動作します。
11
設定しないでください。
INPFMT[1:0] -bit
DTFMT-bit
CONVMOD[1:0] -bit
YCbCr
DATA
DATA
Formatter
MUX
RGB
to
YCbCr
Composite
Video Encoder
Y
MUX
Cb/Cr
Decimation
Filter
Cb/Cr
Composite
Video Encoder
Video DAC
Mode
RGB
Fig. 23 入力インターフェース部データパス概略図
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[AK8826VN]
(1) YCbCr 8bit データ入力フォーマット
525i / 625i のデータを入力するときのみに用います。データを転送するクロックは 27MHz です。
データ入力ピンは DATA7-DATA0 を使用します。YCbCr のデータ列は Cb[7:0] / Y[7:0] / Cr[7:0] / Y[7:0]と多重化します。
下記表では Y[n], Cb[n], Cr[n]を Yn, Cbn, Crn と表記します。
D17 D16 D15 D14 D13 D12 D11 D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
Y7
Y6
Y5
Y4
Y3
Y2
Y1
Y0
Cb7 Cb6 Cb5 Cb4 Cb3 Cb2 Cb1 Cb0
Cr7 Cr6 Cr5 Cr4 Cr3 Cr2 Cr1 Cr0
D17 - D0 は DATA17 - DATA0 ピンに相当します。
入力データフォーマットに関する設定は次の通りです。
【I/O Data Fromat Register】設定
備考
INPFMT[1:0]-bit
DTFMT-bit
00
0
8bit YCbCr 入力
動作させるブロックの設定は「■ モード切り替え) 」の項に記載されているように、
I/O Data Format Register (R/W) [Sub Address 0x0B]の CONVMOD[1:0]-bit にて設定します。
出力信号に関する設定は
HD Mode Register (R/W) [Sub Address 0x00] または SD Block Control Register (R/W) [Sub Address 0x11]
を参照してください。
CLKIN
(27MHz)
DATA[7:0]
Cb
Y
・・・
・・・ Cbn
Y2n
Crn Y2n+1 Cbn+1 Y2n+2 Crn+1 Y2n+3 Cbn+2 Y2n+4 Crn+2 ・・・
・・・
Fig. 24
MS0972-J-02
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2012/12
[AK8826VN]
(2) YCbCr 16bit データ入力フォーマット
525i / 625i / 525P / 625P / 1080i / 720P のデータを入力するときに用います。
525i / 625i データ入力時と 525P / 625P / 1080i / 720P データ入力時で CLK とデータの関係が異なります。
データを転送するクロックは 525i / 625i / 525P / 625P の時は 27MHz、1080i / 720P 入力するときは 74.25MHz になります。
データ入力ピンは DATA15-DATA0 を使用します。CbCr のデータ列は Cb[7:0] / Cr[7:0] と多重化します。
下記表では Y[n], Cb[n], Cr[n]を Yn, Cbn, Crn と表記します。
D17 D16 D15
D14
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
Cb7
Cb6
Cb5
Cb4
Cb3
Cb2
Cb1
Cb0
Y7
Y6
Y5
Y4
Y3
Y2
Y1
Y0
Cr7
Cr6
Cr5
Cr4
Cr3
Cr2
Cr1
Cr0
入力データフォーマットに関する設定は次の通りです。
【I/O Data Fromat Register】設定
INPFMT[1:0]-bit
DTFMT-bit
備考
01
0
16bit YCbCr 入力
動作させるブロックの設定は「■ モード切り替え」の項に記載されているように、
I/O Data Format Register (R/W) [Sub Address 0x0B]の CONVMOD[1:0]-bit にて設定します。
出力信号に関する設定は
HD Mode Register (R/W) [Sub Address 0x00]を参照してください。
なお、YCbCr 16bitデータ入力時に、コンポジットビデオ信号及びSビデオ信号を出力することはできません。
(2-1) 525i / 625i データ入力時
CLKIN
(27MHz)
Data[7:0]
Y0
Y1
Y2
Y3
・・・
Y2n
Y2n+1
Data[15:8]
Cb0
Cr0
Cb1
Cr1
・・・
Cbn
Crn
Y2n+2
Cbn+1
・・・
・・・
Fig. 25
(2-2) 525P / 625P / 1080i / 720P データ入力時
CLKIN
(27 or 74.25MHz)
Data[7:0]
Y0
Y1
Y2
Y3
・・・
・・・
・・・
・・・
Y2n Y2n+1 Y2n+2 Y2n+3 Y2n+4 Y2n+5 ・・・
・・・
・・・
Data[15:8]
Cb0
Cr0
Cb1
Cr1
Cb2
Cr2
・・・
・・・
Cbn
Crn Cbn+1 Crn+1 Cbn+2 Crn+2 ・・・
・・・
・・・
Fig. 26
MS0972-J-02
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[AK8826VN]
(3) RGB 8bit データ入力フォーマット(RGB5:6:5)
RGB データを入力し、コンポジットビデオ信号、S ビデオ信号及び、525i/625i の YPbPr 信号エンコードする場合に使用でき
ます。
データを転送するクロックは 27MHz です。
データ入力ピンは DATA7-DATA0 を使用します。入力データは RG[7:0] / GB[7:0] と多重化します。
D17 D16 D15 D14 D13 D12 D11 D10 D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
R4
R3
R2
R1
R0
G5
G4
G3
G2
G1
G0
B4
B3
B2
B1
B0
D17 - D0 は DATA17 - DATA0 ピンに相当します。
RG データ = [ R4, R3, R2, R1, R0, G5, G4, G3 ]
GB データ = [ G2, G1, G0, B4, B3, B2, B1, B0 ]
入力データフォーマットに関する設定は次の通りです。
【I/O Data Fromat Register】設定
INPFMT[1:0]-bit
DTFMT-bit
00
1
備考
8bit RGB 入力
動作させるブロックの設定は「■ モード切り替え」の項に記載されているように、
I/O Data Format Register (R/W) [Sub Address 0x0B]の CONVMOD[1:0]-bit にて設定します。
出力信号に関する設定は
HD Mode Register (R/W) [Sub Address 0x00] または SD Block Control Register (R/W) [Sub Address 0x11]
を参照してください。
CLKIN
(27MHz)
DATA[7:0]
RG0 GB0 RG1 GB1
…
…
RGn GBn RGn+1 GBn+1 ・・・
・・・
・・・
・・・
・・・
・・・
・・・
2
Fig. 27
MS0972-J-02
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2012/12
[AK8826VN]
(4) RGB 16bit データ入力フォーマット (RGB 5:6:5)
RGB データを入力し、RGB データを出力するケースでの、データクロックの最大値は 54MHz になります。
RGB データを入力し、コンポジットビデオ信号、S ビデオ信号及び、525i/625i/525p/625p の YPbPr 信号に変換する場合の
クロックレートは 27MHz で入力してください。
データ入力ピンは DATA15-DATA0 を使用します。
D17 D16 D15 D14 D13 D12 D11 D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
R4
R3
R2
R1
R0
G5
G4
G3
G2
G1
G0
B4
B3
B2
B1
B0
入力データフォーマットに関する設定は次の通りです。
【I/O Data Fromat Register】設定
INPFMT[1:0]-bit
DTFMT-bit
01
1
備考
16bit RGB 入力
動作させるブロックの設定は「■ モード切り替え 」の項に記載されているように、
I/O Data Format Register (R/W) [Sub Address 0x0B]の CONVMOD[1:0]-bit にて設定します。
出力信号に関する設定は
HD Mode Register (R/W) [Sub Address 0x00] または SD Block Control Register (R/W) [Sub Address 0x11]
を参照してください。
(4-1) 525i / 625i データ入力時
CLKIN
(27MHz)
Data[4:0]
B0
B1
B2
B3
B4
B5
・・・
・・・
Bn
Bn+1 Bn+2 Bn+3 Bn+4 Bn+5 ・・・
・・・
・・・
Data[10:5]
G0
G1
G2
G3
G4
G5
・・・
・・・
Gn
Gn+1 Gn+2 Gn+3 Gn+4 Gn+5
・・・
・・・
・・・
Data[15:11]
R0
R1
R2
R3
R4
R5
・・・
・・・
Rn
Rn+1 Rn+2 Rn+3 Rn+4 Rn+5
・・・
・・・
・・・
Fig. 28
(4-2) 525P / 625P データ入力時
CLKIN
(27MHz)
Data[4:0]
B0
B1
B2
B3
・・・
・・・
・・・
・・・
Bn
Bn+1 Bn+2 Bn+3 Bn+4 Bn+5 ・・・
・・・
・・・
Data[10:5]
G0
G1
G2
G3
・・・
・・・
・・・
・・・
Gn
Gn+1 Gn+2 Gn+3 Gn+4 Gn+5
・・・
・・・
・・・
Data[15:11]
R0
R0
R1
R1
・・・
・・・
・・・
・・・
Rn
Rn+1 Rn+2 Rn+3 Rn+4 Rn+5
・・・
・・・
・・・
Fig. 29
MS0972-J-02
33
2012/12
[AK8826VN]
(5) RGB 18bit データ入力フォーマット (RGB 6:6:6)
RGB データを入力し、RGB データを出力するケースでの、データクロックの最大値は 54MHz になります。
RGB データを入力し、コンポジットビデオ信号、S ビデオ信号及び、525i/625i/525p/625p の YPbPr 信号に変換する場合の
クロックレートは 27MHz で入力してください。
データ入力ピンは DATA17-DATA0 を使用します。
D17 D16 D15 D14 D13 D12 D11 D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
R5
R4
R3
R2
R1
R0
G5
G4
G3
G2
G1
G0
B5
B4
B3
B2
B1
B0
入力データフォーマットに関する設定は次の通りです。
【I/O Data Fromat Register】設定
INPFMT[1:0]-bit
DTFMT-bit
10
1
備考
18bit RGB 入力
動作させるブロックの設定は「■ モード切り替え 」の項に記載されているように、
I/O Data Format Register (R/W) [Sub Address 0x0B]の CONVMOD[1:0]-bit にて設定します。
出力信号に関する設定は
HD Mode Register (R/W) [Sub Address 0x00] または SD Block Control Register (R/W) [Sub Address 0x11]
を参照してください。
(5-1) 525i / 625i データ入力時
CLKIN
(27MHz)
Data[5:0]
B0
B1
B2
B3
B4
B5
・・・
・・・
Bn
Bn+1 Bn+2 Bn+3 Bn+4 Bn+5 ・・・
・・・
・・・
Data[11:6]
G0
G1
G2
G3
G4
G5
・・・
・・・
Gn
Gn+1 Gn+2 Gn+3 Gn+4 Gn+5
・・・
・・・
・・・
Data[17:12]
R0
R1
R2
R3
R4
R5
・・・
・・・
Rn
Rn+1 Rn+2 Rn+3 Rn+4 Rn+5
・・・
・・・
・・・
Fig. 30
(5-2) 525P / 625P データ入力時
CLKIN
(27MHz)
Data[5:0]
B0
B1
B2
B3
・・・
・・・
・・・
・・・
Bn
Bn+1 Bn+2 Bn+3 Bn+4 Bn+5 ・・・
・・・
・・・
Data[11:6]
G0
G1
G2
G3
G4
G5
・・・
・・・
Gn
Gn+1 Gn+2 Gn+3 Gn+4 Gn+5
・・・
・・・
・・・
Data[17:12]
R0
R1
R2
R3
R4
R5
・・・
・・・
Rn
Rn+1 Rn+2 Rn+3 Rn+4 Rn+5
・・・
・・・
・・・
Fig. 31
MS0972-J-02
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[AK8826VN]
■
リミッタ機能
オーバーサンプリングフィルタ出力等でのアンダーシュート部分を所定のレベルでクリップする機能です。
コンポーネントビデオエンコードブロック動作時は
HD VBI & Clip Level Control Register (R/W) [Sub Address 0x01] の HDCLPLVL[1:0]-bit
コンポジットビデオエンコードブロック動作時は
SD Block Delay Register (R/W) [Sub Address 0x13] の SDCLPLVL[1:0]bit
にて設定します。
HD VBI & Clip Level Control Register
Sub Address 0x01
bit 7
bit 6
bit 5
HDCLPLVL1 HDCLPLVL0
Reserved
SD Block Delay Register
Sub Address 0x13
bit 7
bit 6
SDCLPLVL1 SDCLPLVL0
bit 5
SYD2
bit 4
Reserved
bit 3
Reserved
bit 2
HDVUNMSK
bit 4
SYD1
bit 3
SYD0
bit 2
Reserved
Default Value 0x04
bit 1
bit 0
HDVL1
HDVL0
Default Value 0x00
bit 1
bit 0
Reserved
Reserved
リミッタをかけるレベルは次の通りです。
HDCLPLVL[1:0]-bit
アンダーシュートリミットレベル
SDCLPLVL[1:0]-bit
00
クリッピングしません。
01
約 -7.0IRE でクリップします。
10
約 -1.5IRE でクリップします。
11
Reserved
■ ブラックバースト信号生成機能
AK8826 はブラックバースト信号を出力することが可能です。(同期信号付き黒出力)
コンポーネントビデオエンコードブロック動作時は
HD Mode Register (R/W) [Sub Address 0x00] の HDBBG-bit
コンポジットビデオエンコードブロック動作時は
SD Block Control Register (R/W) [Sub Address 0x11]の SDBBG-bit
にて設定します。
ブラックバースト信号は輝度信号 16 固定 Pb/Pr 信号 128 固定の出力が入力された場合と同等の動作を行います。
なお、I/O Data Format Register (R/W) [Sub Address 0x0B] の HDSDMASE-bit = 1 とすると外部からの同期信号を入力す
ることなくブラックバースト信号を出力することが可能です。
HD Mode Register
Sub Address 0x00
bit 6
bit 7
HDBBG
HDCBG
bit 5
HDSETUP
bit 4
HDEAVDEC
bit 3
HDCEA861
bit 2
HDMODE1
Default Value 0x00
bit 1
bit 0
HDMODE0
HDRFRSH
SD Block Control Register
Sub Address 0x11
bit 7
bit 6
SDBBG
SDCBG
bit 5
SDSETUP
bit 4
SCR
bit 3
SDVM3
bit 2
SDVM2
Default Value 0x10
bit 1
bit 0
SDVM1
SDVM0
MS0972-J-02
35
2012/12
[AK8826VN]
■ カラーバー信号生成機能
AK8826 はコンポジットビデオエンコーダモード及びコンポーネントビデオエンコーダモードにおいてカラーバー信号を出力
することが可能です。カラーバー出力レベルは(100/0/100/0)です。
コンポーネントビデオエンコードブロック動作時は
HD Mode Register (R/W) [Sub Address 0x00] の HDCBG-bit
コンポジットビデオエンコードブロック動作時は
SD Block Control Register (R/W) [Sub Address 0x11]の SDCBG-bit
にて設定します。
なお、I/O Data Format Register (R/W) [Sub Address 0x0B] の HDSDMASE-bit = 1 とすると外部からの同期信号を入力す
ることなくカラーバー信号を出力することが可能です。
HD Mode Register
Sub Address 0x00
bit 6
bit 7
HDBBG
HDCBG
bit 5
HDSETUP
bit 4
HDEAVDEC
bit 3
HDCEA861
bit 2
HDMODE1
Default Value 0x00
bit 1
bit 0
HDMODE0
HDRFRSH
SD Block Control Register
Sub Address 0x11
bit 6
bit 7
SDCBG
SDBBG
bit 5
SDSETUP
bit 4
SCR
bit 3
SDVM3
bit 2
SDVM2
Default Value 0x10
bit 1
bit 0
SDVM1
SDVM0
■ セットアップ処理機能
AK8826 ではコンポーネントビデオエンコーダモード及びコンポジットビデオエンコーダモードで 7.5%のセットアップを付加
することができます。セットアップ処理は次の処理を行います。
輝度信号 = 700[mV] x 7.5% + (セットアップ無し時の輝度信号) / 0.925
色信号
= (セットアップ無し時の Cb/Cr 信号) / 0.925
コンポーネントビデオエンコードブロック動作時は
HD Mode Register (R/W) [Sub Address 0x00] の HDSETUP-bit
コンポジットビデオエンコードブロック動作時は
SD Block Control Register (R/W) [Sub Address 0x11]の SDSETUP-bit
にて設定します。
セットアップ処理はブラックバースト出力設定時、またカラーバー出力設定時のときも有効です。
HD Mode Register
Sub Address 0x00
bit 7
bit 6
HDCBG
HDBBG
bit 5
HDSETUP
bit 4
HDEAVDEC
bit 3
HDCEA861
bit 2
HDMODE1
Default Value 0x00
bit 1
bit 0
HDMODE0
HDRFRSH
SD Block Control Register
Sub Address 0x11
bit 7
bit 6
SDBBG
SDCBG
bit 5
SDSETUP
bit 4
SCR
bit 3
SDVM3
bit 2
SDVM2
Default Value 0x10
bit 1
bit 0
SDVM1
SDVM0
MS0972-J-02
36
2012/12
[AK8826VN]
■ Closed Caption
AK8826 は Closed Captioning 及び Closed Caption Extended Data のエンコード機能を持っています。
これらの機能の ON/OFF 及びそのデータは SD/HD V-Blanking Control Register (R/W) [Sub Address 0x12]の SDHDCC21-bit
及び SDHDCC284-bit の設定に従います。
各データは 2 バイトの連続したレジスタ
Closed Caption Data 1 Register (R/W) [Sub Address 0x26]
Closed Caption Data 2 Register (R/W) [Sub Address 0x27]
CC Extended Data 1 Register (R/W) [Sub Address 0x28]
CC Extended Data 2 Register (R/W) [Sub Address 0x29]
にデータを書き込みます。
Closed Caption データは
Closed Caption Data 1 Register (R/W) [Sub Address 0x26],
Closed Caption Data 2 Register (R/W) [Sub Address 0x27]
の順に、
Closed Caption Extended Data は
CC Extended Data 1 Register (R/W) [Sub Address 0x28],
CC Extended Data 2 Register (R/W) [Sub Address 0x29]
の順に書き込みます。
AK8826 は Closed Caption エンコードの場合 Closed Caption Data 2 Register (R/W) [Sub Address 0x27]
にデータが書き込まれたことにより、また、Closed Caption Exteded エンコードの場合は、CC Extended Data 2 Register (R/W)
[Sub Address 0x29] データが書き込まれたことにより、データが更新されたものとします。
データが更新されるとその後にやってくる所定のラインにエンコードされます。
データの更新がなされない場合は ASCII NULL コードを出力します。また各ビットは Odd Parity + 7bit US ASCII を想定して
おり、Parity はホスト側が用意します。
*クローズドキャプションデータがエンコードされるラインは下記の通りです。
D1/60 System (SMPTE)
625/50 System (ITU-R)
Closed Caption
21 Line default
22 Line default
Extended Data
284 Line default
335 Line default
なお、RGB 信号出力時にはクローズドキャプション機能は使用できません。
コンポジットビデオ信号、S ビデオ信号及び、YPbPr コンポーネントビデオ信号出力時のみ使用できます。
240+/- 48nsec
10.5 +/- 0.25usec
12.91 usec
+/-
+/-
240+/- 48nsec
Two 7-bit + PARITY ASCII
Characters Data
D0-D6
PARITY
D0-D6
PARITY
START
50 +/- 2 IRE
40IRE
10.003 +/- 0.25usec
+/-
27.382 usec
33.764 usec
+/-
61 usec
+/-
+/Fig. 32
MS0972-J-02
37
2012/12
[AK8826VN]
■ WSS
AK8826 はアスペクト比判別等を行うための WSS(ITU-R.Bt.1119)(625i), IEC 62375 (625P)のエンコードをサポートしていま
す。この機能の ON/OFF は
コンポジットビデオエンコーダモード時は、
SD/HD V-Blanking Control Register (R/W) [Sub Address 0x12] にある SDWSS-bit の設定に
コンポーネントビデオエンコーダモード時は
HD Block Control Register (R/W) [Sub Address 0x07 にある HDWSS-bit の設定に
従います。
SD/HD V-Blanking Control Register
Sub Address 0x12
bit 7
bit 6
bit 5
Reserved
Reserved
Reserved
HD Block Control Register
Sub Address 0x07
bit 7
bit 6
HDWSS
HDCFLT1
bit 5
HDCFLT0
bit 4
Reserved
bit 3
SDWSS
bit 4
HDYFLT1
bit 3
HDYFLT0
bit 2
SDHDCC284
bit 2
Reserved
Default Value 0x00
bit 1
bit 0
SDHDCC21
SDVBID
bit 1
COLSNCEN
Default Value 0x00
bit 0
HDVRATIO
また設定するデータは
コンポジットビデオエンコーダモード動作時は
SD WSS Data 1 Register (R/W) [Sub Address 0x18]、SD WSS Data 2 Register (R/W) [Sub Address 0x19]
コンポーネントビデオエンコーダモード動作時は
HD WSS Data 1 Register (R/W) [Sub Address 0x08]、HD WSS Data 2 Register (R/W) [Sub Address 0x09]
にて設定します。
WSS Data 更新タイミング
VD
Set Control Register
2
I C SDA
DATA
WSS Data1
WSS Data2
OLD DATA
NEW DATA
Fig. 33
WSS Data1: コンポジットビデオエンコーダモード SubAddress 0x18 / コンポーネントビデオエンコーダモード 0x08
WSS Data2: コンポジットビデオエンコーダモード SubAddress 0x19 / コンポーネントビデオエンコーダモード 0x09
MS0972-J-02
38
2012/12
[AK8826VN]
WSS 波形
500mV +/- 5%
0H
d [us]
a [us]
b [us]
c [us]
e [us]
44.5 [us] (625i/50 のみ規定)
Fig. 34
Encode
Line
625i /50Hz
(ITU-R.Bt.1119)
625p /50Hz
(IEC 62375)
23
43
Encode
Clock
5MHz
(Ts=200ns)
10MHz +/- 1kHz
(Ts = 100ns)
c
d
e
11.0 +/- 0.25
27.4
38.4
5.5 +/- 0.125
13.7
19.2
エンコードライン: 625i/50 23 ラインの前半 / 625p/50 43 ライン
なお、WSS データが重畳されているラインには、入力映像信号は出力されません。
コーディング:bi-phase modulation coding
エンコードは次の通り
Run-in
Start code
29 elements
24 elements
Group 1
Aspect ratio
24 elements
Bit numbering
0
1
2
Group 2
Enhanced Services
24 elements
Bit numbering
3
4
LSB
MSB
0 : 000111
1 : 111000
0x1F1C71C7
5
6
7
LSB
MSB
0 : 000111
1 : 111000
Group 3
Subtitles
18 elements
Bit numbering
8
9
10
LSB
MSB
0 : 000111
1 : 111000
Group4
Others
18 elements
Bit numbering
11
12
13
LSB
MSB
0 : 000111
1 : 111000
0x1E3C1F
なお、RGB 信号出力時には WSS 機能は使用できません。
コンポジットビデオ信号、S ビデオ信号及び、YPbPr コンポーネントビデオ信号出力時のみ使用できます
MS0972-J-02
39
2012/12
[AK8826VN]
■ ビデオ DAC
AK8826 は 10 ビット分解能、最大クロック周波数 150MHz で動作するカレントドライブ DAC です。
この DAC は負荷抵抗 300Ω、VREF 1.43V、 IREF ピン抵抗 3.9kΩ( +/- 1%精度) の条件でフルスケール 1.28Vp-p (typ.)を出力す
るように設計されています。
VREF ピンは 0.1uF 以上のコンデンサを通じてアナログ電源(AVDD)に接地してください。
BYPASS ピンは 0.1uF 以上のコンデンサを通じてアナロググランド(AVSS)に接続してください。
IREF ピンは 3.9kΩの抵抗を通じてアナロググランド(AVSS)に接続してください。
DAC 出力は DAC Control Register(R/W) [Sub Address 0x0D]の DACnEN-bit (n=1,2,3) の設定にて個別に ON/OFF させるこ
とが可能です。
DAC 出力 OFF 時、その出力はハイインピーダンスとなります。
DAC Control Register
Sub Address 0x0D
bit 7
bit 6
Reserved
Reserved
bit 5
OLVL
bit 4
DTRSTN
bit 3
CVBSSEL
DACnEN-bit と DAC の状態は次の表の通りです。
DAC1EN -bit
DAC2EN -bit
0
1
0
1
DAC1=OFF
DAC1=ON
DAC2=OFF
DAC2=ON
bit 2
DAC3EN
Default Value 0x00
bit 1
bit 0
DAC2EN
DAC1EN
DAC3EN -bit
0
1
DAC3=OFF
DAC3=ON
■ DAC 出力設定
3ch DAC は DAC Control Register(R/W) [Sub Address 0x0D]の CVBSSEL-bit の設定により、出力する信号を選択すること
が可能です。
DAC Control Register
Sub Address 0x0D
bit 7
bit 6
Reserved
Reserved
CVBSSEL-bit
DAC1
DAC2
DAC3
bit 5
OLVL
SD-YC output
CONVMOD[1:0]=00
0
Y
C
CVBS
bit 3
CVBSSEL
bit 4
DTRSTN
SD-CVBS output
CONVMOD[1:0]=00
1
CVBS
0 コード出力
0 コード出力
bit 2
DAC3EN
HD output
CONVMOD[1:0]=01
Y
Pb
Pr
Default Value 0x00
bit 1
bit 0
DAC2EN
DAC1EN
ビデオ DAC 動作モード
CONVMOD[1:0]=10
G
B
R
ここで
HD output:はコンポーネントビデオエンコードブロック出力
SD-YC output 及び SD-CVBS output はコンポジットビデオエンコードブロック出力
です。
なお、コンポーネントビデオエンコードブロック出力時とビデオ DAC 動作モード時は CVBSSEL-bit によらず、上記表に示す
出力となります。
また、DAC 動作クロックは
コンポジットビデオエンコードブロック動作時
コンポーネントビデオエンコードブロック動作時
ビデオ DAC 動作モード時
になります。
MS0972-J-02
CLKIN 入力クロック
CLKIN 入力クロックの 2 倍
CLKIN 入力クロック
40
2012/12
[AK8826VN]
7.コンポーネントビデオエンコードブロック仕様
■ ブロック図
From
Timing
Generator
HD-Timing
Generator
CLK Rate C
CGMS-A
WSS
Y[7:0
]
sin(x)/x
x2
x2
Compensation
LPF-D
LPF-G*
SYNC
Generator
Y[9:0]
to DAC
CLK Rate B
*CLK Rate D
Cb[7:0]
Cr[7:0]
4:2:2
to
4:4:4
x2 Interpolation
CLK Rate A
From
Clock Gen
LPF-E
x2
x2
LPF-F
LPF-H*
Pb[9:0]
to DAC
Pr[9:0]
to DAC
CLK Rate B
6.75/13.5/27/54/74.25/148.5MHz
Fig. 35
MS0972-J-02
41
2012/12
[AK8826VN]
■ 信号処理(データパス)
入力データとの同期は【ビデオインターフェースタイミング】に記述するように EAV 同期モードと HD/VD 信号に同期をとる
スレーブ同期モードがあります。
出力信号は HD Mode Register (R/W) [Sub Address 0x00] HDRFRSH-bit, HDMODE[1:0]-bit によって設定します。
Sub Address 0x00
bit 7
bit 6
HDCBG
HDBBG
bit 5
HDSETUP
各種出力信号設定を下表にまとめます。
出力信号
HDMODE[1:0] -bit
525i
00
625i
00
525p
01
625p
01
1080i / 60
10
1080i / 50
10
720p / 60
11
720p / 50
11
MS0972-J-02
bit 4
HDEAVDEC
bit 3
HDCEA861
bit 2
HDMODE1
Default Value 0x00
bit 1
bit 0
HDMODE0
HDRFRSH
備考
D1/60
D1/50
D2/60
D2/50
D3/60
D3/50
D4/60
D4/50
HDRFRSH -bit
0
1
0
1
0
1
0
1
42
2012/12
[AK8826VN]
(1) 525i /625i データ入力時
外部 27MHz クロックに同期した入力デジタルデータには、Y/Cb/Cr データがマルチプレクスされています。
EAV 同期モードの場合、同期タイミングを抽出します。EAV 同期タイミングを抽出した後 Y/Cb/Cr データパスに分けられます。
HD/VD スレーブ同期モードの場合も同様に Y/Cb/Cr の各データはそれぞれのデータパスに分けられます。
入力された Y データは x4 Interpolation され YC のディレイ量調整用ディレイ素子を通過後、同期信号が付加されます。
Cb/Cr データは x 8 Interpolation された後に YC のディレイ量調整用ディレイ素子を通過後 DAC にデータを渡します。Y 信号、
Cb/Cr 信号ともに 54MHz のレートで出力されます。(AK8826 で使用されているデジタルフィルタは FIR フィルタです。)
上記説明データパスを示すブロック図を下記に示します。
Synchronization Timing
SYNC Form
YData[9:0]
EAV
Decoder
8-bit or 16-bit
Cb/Y/Cr
DEMUX
Level
Conversion
MUX
x2
Interpolation
LPF-D
x2
Interpolation
LPF-G
x2
Interpolation
LPF-F
x2
Interpolation
LPF-H
CBData[9:0]
4:2:2
to
4:4:4
CRData[9:0]
Interpolation
LPF-E
Delay
DAC
Delay
DAC
Delay
DAC
27MHz
Input Formatter
13.5MHz
27MHz
54MHz
Synchronization Mode
Fig. 36 525i/625i データ入力時ブロック図
輝度信号処理フィルタ特性図 (データ入力から DAC 前までの周波数特性)
10
0.200
0
0.0
2.0
4.0
6.0
0.000
8.0 10.0 12.0 14.0 16.0 18.0 20.0 22.0 24.0 26.0
0.00 0.75 1.50 2.25 3.00 3.75 4.50 5.25 6.00 6.75
-0.200
-20
Gain[dB}
Gain[dB]
-10
-0.400
-30
-0.600
-40
-50
-0.800
-60
-1.000
Frequency[MHz]
Fig. 37
Frequncy[MHz]
Fig. 38
色信号処理フィルタ特性図(データ入力から DAC 前までの周波数特性)
10
0
0.0
1.0
2.0
3.0
4.0
5.0
6.0
7.0
8.0
9.0 10.0 11.0 12.0 13.0
Gain[dB]
-10
-20
-30
-40
-50
-60
Frequency[MHz]
Fig. 39
MS0972-J-02
43
2012/12
[AK8826VN]
(2) 525P/625P データ入力時
入力データは Y データと Cb/Cr データを 16-bit で入力します。入力ポート以外の動作は 525i/625i 入力時と同じです。
Synchronization Timing
SYNC Form
Y
8-bit
EAV
Decoder
Y
MUX
8-bit
sin(x)/x
Compensation
x2
Interpolation
LPF-D
4:2:2
to
4:4:4
Interpolation
LPF-E
x2
Interpolation
LPF-F
Y [9:0]
DEMUX
Cb/Cr
Y
Level
Conversion
Cb/Cr
CB [9:0]
CR [9:0]
Cb/Cr
27MHz
Input Formatter
13.5MHz
27MHz
Delay
DAC
Delay
DAC
Delay
DAC
54MHz
Synchronization Mode
Fig. 40 525P/625P データ入力時ブロック図
MS0972-J-02
44
2012/12
[AK8826VN]
輝度信号処理用アパーチャ効果補正フィルタ
輝度信号処理はアパーチャ効果補正用のフィルタが実装されています。
アパーチャ効果補正フィルタは HD Block Miscellaneous Control Register (R/W) [Sub Address 0x0A]の HDAFLT[1:0]-bit
により、補正量を調整することができます。右下図はアパーチャ補正後のフィルタ特性になります。MODE0 が最も補正量が
少なく、MODE3 が最も補正量が多くなります。
HD Block Miscellaneous Control Register
Sub Address 0x0A
bit 7
bit 6
bit 5
Reserved
Reserved
STD770_2C
0
0
0
フィルタモード
MODE0
MODE1
MODE2
MODE3
HDAFLT[1:0]-bit
00
01
10
11
bit 4
bit 3
HDCEA805B CCWSSSUE
Default Value
0
0
bit 2
Reserved
Default Value 0x00
bit 1
bit 0
HDAFLT1
HDAFLT0
0
0
0
備考
補正量最小
補正量最大
輝度信号処理フィルタ特性図(データ入力から DAC 前までの周波数特性)
10
3
0
2
0
2
4
6
8
10 12 14 16 18 20 22 24 26
1
Gain[dB]
-10
Gain[dB]
Aperteu Filter
-20
-30
0
-1 0
5
10
MODE3
-2
-40
-3
-50
-4
MODE2
MODE1
MODE0
-5
-60
Frequency[MHz]
Frequency[MHz]
Fig. 42
Fig. 41
色信号処理フィルタ特性図(データ入力から DAC 前までの周波数特性)
10
0
0.0 1.0 2.0 3.0 4.0 5.0 6.0 7.0 8.0 9.0 10.0 11.0 12.0 13.0
Gain[dB]
-10
-20
-30
-40
-50
-60
Frequency[MHz]
Fig. 43
MS0972-J-02
45
2012/12
[AK8826VN]
(3) 1080i 及び 720P データ入力時
入力データは Y データと Cb/Cr データを 16-bit で入力します。入力ポート以外の動作は 525i/625i 入力時と同じです。
入力部の動作クロックは 74.25MHz で動作します。
16-bit 入力時のブロック図は下記の通りです。
Synchronization Timing
SYNC Form
Y
8-bit
EAV
Decoder
Y
MUX
8-bit
sin(x)/x
x2
Compensation
Interpolation
4:2:2
to
4:4:4
Interpolation
LPF-E
x2
Interpolation
LPF-F
Y [9:0]
DEMUX
Cb/Cr
Y
Level
Conversion
Cb/Cr
CB [9:0]
CR [9:0]
Cb/Cr
74.25MHz
Input Formatter
37.125MHz
74.25MHz
Delay
DAC
Delay
DAC
Delay
DAC
148.5MHz
Synchronization Mode
Fig. 44 1080i/720P データ入力時ブロック図
MS0972-J-02
46
2012/12
[AK8826VN]
輝度信号処理用アパーチャ効果補正フィルタ
輝度信号処理はアパーチャ効果補正用のフィルタが実装されています。
アパーチャ効果補正フィルタは HD Block Miscellaneous Control Register (R/W) [Sub Address 0x0A]の HDAFLT[1:0]-bit
により、補正量を調整することができます。右下図はアパーチャ補正後のフィルタ特性になります。MODE0 が最も補正量が
少なく、MODE3 が最も補正量が多くなります。
HD Block Miscellous Control Register
Sub Address 0x0A
bit 7
bit 6
bit 5
Reserved
Reserved
STD770_2C
0
0
HDAFLT[1:0]-bit
00
01
10
11
0
bit 4
bit 3
HDCEA805B CCWSSSUE
Default Value
0
0
フィルタモード
MODE0
MODE1
MODE2
MODE3
bit 2
Reserved
Default Value 0x00
bit 1
bit 0
HDAFLT1
HDAFLT0
0
0
0
備考
輝度信号処理フィルタ特性図(データ入力から DAC 前までの周波数特性)
10
2
0
0
5
10 15 20 25 30 35 40 45 50 55 60 65 70
1
Gain[dB]
-10
Gain[dB]
Aperteu Filter
3
-20
-30
0
-1 0
10
20
-2
-40
-3
-50
-4
30
MODE3
40
MODE2
MODE1
MODE0
-5
-60
Frequency[MHz]
Frequency[MHz]
Fig. 46
Fig. 45
色信号処理フィルタ特性図(データ入力から DAC 前までの周波数特性)
10
0
Gain[dB]
-10
0
5
10
15
21
26
31
36
-20
-30
-40
-50
-60
Frequency[MHz]
Fig. 47
MS0972-J-02
47
2012/12
[AK8826VN]
■ 輝度信号及び色信号帯域制限フィルタ
信号処理パスでは帯域制限フィルタにて出力映像の帯域を調整することが可能です。
輝度信号帯域制限フィルタは
HD Block Control Register (R/W) [Sub Address 0x07] の HDYFLT[1:0]-bit にて選択します。
色信号帯域制限フィルタは
HD Block Control Register (R/W) [Sub Address 0x07] の HDCFLT[1:0]-bit にて選択します。
HD Block Control Register
Sub Address 0x07
bit 6
bit 7
HDCFLT1
HDWSS
HDYFLT[1:0]
00
01
10
11
HDCFLT[1:0]
00
01
10
11
MS0972-J-02
bit 5
HDCFLT0
選択フィルタ
Normal
Mid
Soft
Reserve
選択フィルタ
Normal
Mid
Soft
Reserve
bit 4
HDYFLT1
bit 3
HDYFLT0
bit 2
Reserved
bit 1
COLSNCEN
Default Value 0x00
bit 0
HDVRATIO
備考
初期値
49 ページYFLT1
49 ページYFLT2
34H
35H
備考
初期値
49 ページCFLT1
49 ページCFLT2
36H
37H
48
2012/12
[AK8826VN]
輝度信号及び色信号帯域制限フィルタ特性図は次の通りです。
初期状態 HDYFLT [1:0]= 00 及び HDCFLT[1:0]=00 のフィルタ特性図は前項(■信号処理(データパス))に記載されています。
10
10
0
0
2
-20
4
6
8 10 12 14 16 18 20 22 24 26
YFLT1
0
-10
Gain[dB]
Gain[dB]
-10 0
YFLT2
-30
2
-20
3
4
-40
-50
-50
8
9
10 11 12 13
CFLT2
Frequency[MHz]
Fig. 49 525i / 625i 色信号帯域制限フィルタ特性図
10
10
0
0
-10 0
5
10
15
20
25
-10 0
2
3
4
5
6
7
8
9 10 11 12 13
YFLT2
CFLT2
-20
YFLT1
-30
1
Gain[dB]
Gain[dB]
YFLT2
-20
YFLT1
CFLT1
-30
-40
-40
-50
-50
-60
-60
Frequency[MHz]
Frequency[MHz]
Fig. 50 525P / 625P 輝度信号帯域制限フィルタ特性図
Fig. 51 525P / 625P 色信号帯域制限フィルタ特性図
10
10
0
0
5 10 15 20 25 30 35 40 45 50 55 60 65 70
YFLT2
-30
-10
Gain[dB]
Gain[dB]
7
-60
Fig. 48 525i / 625i 輝度信号帯域制限フィルタ特性図
-20
6
CFLT1
Frequency[MHz]
-10 0
5
-30
-40
-60
1
YFLT1
-30
-40
-50
-50
10
15
20
25
30
35
CFLT2
CFLT1
-60
Frequency[MHz]
Frequency[MHz]
Fig. 52 1080i/720P 輝度信号帯域制限フィルタ特性図
MS0972-J-02
5
-20
-40
-60
0
Fig. 53 1080i/720P 色信号帯域制限フィルタ特性図
49
2012/12
[AK8826VN]
■ ビデオインターフェースタイミング
AK8826 は
(1) EAV 同期インターフェース
(2) HD/VD スレーブ同期インターフェース
の 2 種類の方法で入力信号との同期を取ることが可能です。
同期モードの設定は
コンポーネントビデオエンコーダモード時は
HD Mode Register (R/W) [Sub Address 0x00] の HDEAVDEC-bit
にて行います。
HD Mode Register
Sub Address 0x00
bit 7
bit 6
HDCBG
HDBBG
bit 5
HDSETUP
コンポーネントビデオエンコーダモード時
HDEAVDEC-bit
同期モード
0
HD/VD スレーブ同期
1
EAV 同期
MS0972-J-02
bit 4
HDEAVDEC
bit 3
HDCEA861
bit 2
HDMODE1
Default Value 0x00
bit 1
bit 0
HDMODE0
HDRFRSH
備考
HDCEA861-bit = 0 としてください
50
2012/12
[AK8826VN]
(1) EAV 同期インターフェース
(1 -1 ) EAV 同期概要
AK8826 は入力信号にエンコードされている同期コード(TRS)をデコードし、そのタイミングに同期をとります。
なお、Y /Cb, Cr 16bit 入力の場合、Y データの同期コードに対して同期を取ります。
(Cb/Cr データに含まれる同期コードは参照しません。)
また、RGB 入力の時は、EAV 同期モードでは動作しません。(EAV 同期モードに設定しないでください。)
EAV/SAV コード
8-bit で入力された入力データ中の 0xFF – 0x00 – 0x00 に続くコードが EAV/SAV のコードとなります。
EAV/SAV コードは MSB から次のような意味を持ちます。
Bit Number
MSB
WORD
VALUE
7
6
5
4
3
2
1
0
0xFF
1
1
1
1
1
1
1
1
0x00
0
0
0
0
0
0
0
2
0x00
0
0
0
0
0
0
0
3
0xxx
1
F
V
H
P3
P2
P1
ここで
F
= 0 : Field 1
= 1 : Field 2
但し、プログレッシブ出力 525P(480P)/ 750P(720P)では F-bit は常に 0 が入力されます。
V
= 0 : Field Blanking (V-Blanking) 以外
= 1 : Field Blanking (V-Blanking)
H
= 0 : SAV
= 1 : EAV
P3, P2, P1, P0 : Protection Bit
プロテクションビットと F/V/H の関係は次の表の通りです。
F
V
H
P3
0
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
0
0
0
1
0
1
1
1
1
0
1
1
1
1
0
P2
0
1
0
1
1
0
1
0
LSB
0
1
0
0
P0
P1
0
0
1
1
1
1
0
0
P0
0
1
1
0
1
0
0
1
同期コードと入力データの関係
同期コードと入力データの関係は次の規格に準じています。
入力フォーマット
参照規格
525i
ITU-R.BT656
625i
ITU-R.BT656
525p
SMPTE 293M
625p
ITU-R. BT1358
1080i
SMPTE 274M
720p
SMPTE 296M
MS0972-J-02
51
2012/12
[AK8826VN]
(1-2) 水平方向同期
(EAV/SAV 同期)
AK8826 は同期コードに含まれる EAV コードを使い水平方向の同期をとります。
各入力データの EAV コードの位置を次に示します。
525i(480i)入力の場合 (8bit)
Cb
Y
Cr
Y
359
718 359
719
Cb
360
Y
Cr
720
360
EAV
Y
721
・・・
Cb
428
Y
Cr
856 428
SAV
Y
857
Cb
0
Y
0
Cr
0
Y
1
625i(576i)入力の場合 (8bit)
Cb
Y
Cr
Y
359
718 359
719
Cb
360
Y
Cr
720
360
EAV
Y
721
・・・
Cb
431
Y
Cr
862 431
SAV
Y
863
Cb
0
Y
0
Cr
0
Y
1
525i/p(480i/p)入力の場合 (16bit)
Y 信号
718
719
720
TRS
721
722
EAV
723
・・・
854
855 856
SAV
857
0
1
2
625i/p (576i/p)入力の場合 (16bit)
Y 信号
718
719
720
TRS
721
722
EAV
723
・・・
860
861 862
SAV
863
0
1
2
1125i(1080i) / 60Hz 入力の場合
1918 1919 1920
Y 信号
TRS
1921
1923
2196
2197
2199
0
1
2
1125i(1080i) / 50Hz 入力の場合
1918 1919 1920
Y 信号
TRS
1921
2639
0
1
2
750P(720P) / 60Hz 入力の場合
1278 1279 1280
Y 信号
TRS
1281
1649
0
1
2
750P(720P) / 50Hz 入力の場合
1278 1279 1280
Y 信号
TRS
1281
1979
0
1
2
MS0972-J-02
1922
EAV
1922
1923
EAV
1282
1283
EAV
1282
EAV
1283
・・・
・・・
・・・
・・・
52
2198
SAV
2636
2637
2638
SAV
1646
1647
1648
SAV
1976
1977
1978
SAV
2012/12
[AK8826VN]
(1-3) 垂直同期 (ライン同期)
AK8826 は同期コードに含まれる F-bit または V-bit にて垂直方向の同期(ライン同期)を取ります。
インターレス入力信号の場合、F-bit にて同期を取ります。
プログレッシブ入力信号の場合、V-bit にて同期を取ります。
(1-3-1) F-bit
同期コードの F-bit とラインの関係は次の通りです。
F-bit
525i
625i
0
Line4 - Line265
Line1 - Line312
Line266 - Line525
1
Line313 - Line625
Line1 - Line3
525P/625P
全てのライン
F=0
1080i
Line1 - Line563
Line564 - Line1125
720P
全てのライン
F=0
(1-3-2) V-bit
同期コードの V-bit とラインの関係は次の通りです。
・525i, 625i, 1080i の場合
Field
V-bit
525i
625i
(V=1)
Line1 - Line19
Line624 - Line22
Field 1
(V=0)
Line20 - Line263
Line23 - Line310
(V=1)
Line264 - Line282
Line311 - Line335
Field 2
(V=0)
Line283 - Line525
Line336 - Line623
注:AK8826 は 525i/625i/1080i モードの時、V-bit を参照していません。
・525P, 625P, 720P の場合
V-bit
525P
(V=1)
Line1 - Line42
(V=0)
Line43 - Line525
MS0972-J-02
625P
Line621 - Line44
Line45 - Line620
53
1080i (60/50Hz)
Line1124 - Line20
Line21 - Line560
Line561 - Line583
Line584 - Line1123
720P
Line746 - Line25
Line26 - Line745
2012/12
[AK8826VN]
(1-4) インターレス出力信号用データ入力時の同期とプログレッシブ出力信号用データ入力時の同期
(1-4-1) インターレス出力信号用データ入力時(525i / 625i / 1080i モード時)
インターレスデータ入力時、AK8826 は入力信号とのライン同期は EAV 内の F-bit に対して同期をかけます。
デバイス内でのライン認識と F-bit の関係は下記の通りです。
1
2
3
4
5
6
7
8
9
264
265
266
267
268
269
270
271
Digital
Line-No.
F-bit
263
272
Digital
Line-No.
F-bit
Fig. 54 525i 入力時の EAV によるライン同期
623
624
625
1
2
3
4
5
6
311
312
313
314
315
316
317
318
Digital
Line-No.
F-bit
310
319
Digital
Line-No.
F-bit
Fig. 55 625i 入力時の EAV によるライン同期
1124
1125
1
2
3
4
5
6
561
562
563
564
565
566
567
568
Digital
Line-No.
F-bit
Digital
Line-No.
F-bit
Fig. 56 1080i 入力時の EAV によるライン同期
MS0972-J-02
54
2012/12
[AK8826VN]
(1-4-2) プログレッシブ出力信号用データ入力時(525P/625P/720P)モード時)
プログレッシブデータ入力時 AK8826 は入力信号とのライン同期は EAV 内の V-bit に対して同期をかけます。
524 525
1
2
6
7
8
9
10
11
12
13
4
5
6
7
14
...
40
41
42
Digital
Line-No.
V-bit
Fig. 57 525P 入力時の EAV によるライン同期
620 621
622 623 624 625
1
2
3
8
...
42
43
44
Digital
Line-No.
45
V-bit
Fig. 58 625P 入力時の EAV によるライン同期
Digital
Line-No.
745
746
749
750
1
2
3
4
5
6
7
25
26
V-bit
Fig. 59 720P 入力時の EAV によるライン同期
MS0972-J-02
55
2012/12
[AK8826VN]
(1-5) EAV/SAV と同期信号及び 0 番目のアクティブビデオピクセルデータの関係は次の通りです。
(1-5-1) 525i(480i) 8bit 入力の場合(T:13.5MHz データレート)
Y
Cb
Cr
718
719
359
EAV
720
721
360
722
723
361
734
・・・
735
736
367
SAV
856
857
737
368
16T
・・・
0
428
1
0
122T
138T
0H
50%
50%
Fig. 60
EAV コードから 0 番目のピクセルまで通常は 138T です。
(1-5-2) 625i(576i) 8bit 入力の場合(T:13.5MHz データレート)
Y
Cb
Cr
718
719
359
EAV
720
721
360
722
723
361
730
・・・
731
732
365
366
12T
SAV
862
863
733
・・・
431
0
1
0
132T
144T
0H
50%
50%
Fig. 61
EAV コードから 0 番目のピクセルまで通常は 144T です。
MS0972-J-02
56
2012/12
[AK8826VN]
(1-5-3) 525i(480i),525p(480p) 16bit 入力の場合(T:13.5MHz データレート(525i)、T:27MHz データレート(525p))
Y
718
719
720
EAV
721 722
723
・・・
734
735
736
737
・・・
16T
854
SAV
855 856
857
0
1
2
1
2
122T
138T
0H
50%
50%
Fig. 62
EAV コードから 0 番目のピクセルまで通常は 138T です。
(1-5-4) 625i(576i),625P(576P) 16bit 入力の場合(T:13.5MHz データレート(525i)、T:27MHz データレート(525p))
Y
718
719
720
EAV
721 722
723
・・・
730
731
732
12T
733
・・・
860
SAV
861 862
863
0
132T
144T
0H
50%
50%
Fig. 63
EAV コードから 0 番目のピクセルまで通常は 144T です。
MS0972-J-02
57
2012/12
[AK8826VN]
(1-5-5) 1125i(1080i) / 60Hz 入力の場合(T:74.25MHz レート)
Y
1920
EAV
1921 1922
1923
0H
2008
1924
・・・
88T
2196
188T
SAV
2197 2198
2199
0
1
2
2639
0
1
2
4T
192T
280T
50%
50%
Fig. 64
EAV コードから 0 番目のピクセルまで通常は 280T です。
(1-5-6) 1125i(1080i) / 50Hz 入力の場合(T:74.25MHz レート)
Y
1920
EAV
1921 1922
1923
0H
2448
1924
・・・
528T
2636
188T
SAV
2637 2638
4T
192T
720T
50%
50%
Fig. 65
EAV コードから 0 番目のピクセルまで通常は 720T です。
MS0972-J-02
58
2012/12
[AK8826VN]
(1-5-7) 750P(720P) / 50Hz 入力の場合(T:74.25MHz レート)
Y
1280
EAV
1281 1282
1283
0H
1390
1284
・・・
110T
1646
SAV
1647 1648
256T
1649
0
1
2
4T
260T
370T
50%
50%
Fig. 66
EAV コードから 0 番目のピクセルまで通常は 370T です.。
(1-5-8) 750P(720P) / 50Hz 入力の場合(T:74.25MHz レート)
Y
1280
EAV
1281 1282
1283
0H
1720
1284
・・・
440T
1976
256T
SAV
1977 1978
1979
0
1
2
4T
260T
700T
50%
50%
Fig. 67
EAV コードから 0 番目のピクセルまで通常は 700T です.。
MS0972-J-02
59
2012/12
[AK8826VN]
(1-6) データ取り込みタイミング
8-bit 入力時
(1-6-1) 525i / 625i
CLKIN
(27MHz)
Data
Cb
Y
・・・
・・・
Cbn
Y2n
Crn Y2n+1 Cbn+1 Y2n+2 Crn+1 Y2n+3 Cbn+2 Y2n+4 Crn+2 ・・・
・・・
Fig. 68
同期コードは下図の通りのようにデータに内蔵されています。
CLKIN
(27MHz)
Data
0xXX 0xXX ・・・
・・・ 0xZZ 0xZZ 0xFF 0x00 0x00 0xYY
Cb
Y
Cr
・・・
Y
EAV/SAV
Fig. 69
(1-6-2) 525i / 625i
16-bit 入力時
CLKIN
(27MHz)
Data[7:0]
Y0
Y1
Y2
Y3
・・・
Y2n
Y2n+1
Data[15:8]
Cb0
Cr0
Cb1
Cr1
・・・
Cbn
Crn
Y2n+2
Cbn+1
・・・
・・・
Fig. 70
同期コードは下図の通りのようにYデータに内蔵されています。
CLKIN
(27MHz)
Data[7:0]
0xZZ
0xZZ
0xFF
0x00
0x00
0xYY
Y
Y
・・・
EAV/SAV
Fig. 71
MS0972-J-02
60
2012/12
[AK8826VN]
(1-6-3) 525P / 625P / 1080i / 720P
16-bit 入力時
CLKIN
Y0
Y1
Y2
Y3
・・・
・・・
・・・
・・・
Y2n Y2n+1 Y2n+2 Y2n+3 Y2n+4 Y2n+5 ・・・
・・・
・・・
Cb0
Cr0
Cb1
Cr1
Cb2
Cr2
・・・
・・・
Cbn
Crn Cbn+1 Crn+1 Cbn+2 Crn+2 ・・・
・・・
・・・
Data
Fig. 72
同期コードは下図の通りのようにYデータに内蔵されています。
CLKIN
Y_Data
0xXX 0xXX ・・・
・・・ 0xZY 0xFF 0x00 0x00 0xYY
Y
Y
Y
Y
Y
・・・
・・・
EAV/SAV
Fig. 73
MS0972-J-02
61
2012/12
[AK8826VN]
(2) HD/VD スレーブ同期インターフェース
AK8826 は EAV 同期のほかにスレーブ同期として外部からの HD 信号及び VD 信号によって同期をかけることも可能です。
HD 信号はライン内のピクセルカウンタの基準となり、VD 信号はフレーム内のラインカウンタの基準となります。
それぞれの同期は HD・VD の立下りが同期タイミングとなります。
同期タイミングは
(1) AK8826 で規定する HD,VD 入力タイミングに基づく同期モード
(2) CEA-861-D で規定されている入力タイミングに基づく同期モード
の 2 種類のモードがあります。このタイミングモード切替は HD Mode Register (R/W) [Sub Address 0x00] の HDCEA861-bit
で設定します。
HD Mode Register
Sub Address 0x00
bit 7
bit 6
HDCBG
HDBBG
bit 5
HDSETUP
bit 4
HDEAVDEC
HDCEA861-bit の設定による動作は下表の通りです。
HDCEA861D
同期タイミング
0
AK8826 同期タイミング
1
CEA-861-D 同期タイミング
bit 3
HDCEA861
bit 2
HDMODE1
Default Value 0x00
bit 1
bit 0
HDMODE0
HDRFRSH
備考
また、AK8826 ではインターレス信号入力時は HD と VD の関係より第 1 フィールド・第 2 フィールドの判断をします。
MS0972-J-02
62
2012/12
[AK8826VN]
(2-1) 525i 入力時 (ITU-R .BT.601 準拠)
(2-1-1) HDCEA861-bit = 0
244T (-2T/+1T)
27MHz
YCbCr Data
Cb0
Y0
Cr0
Y1
Cb1
Y2
Cr1
RGB Data
RG0
GB0
RG1
GB1
RG2
GB2
RG3
HD
Fig. 74 525i 入力時の HD とデータの関係(8-bit x 1ch 入力時)
244T (-2T/+1T)
27MHz
Data (Y)
Y0
Y1
Y2n
Y2n+1
Data (Cb/Cr)
Cb0
Cr0
Cbn
Crn
Data (R)
R0
R1
R2n
R2n+1
Data (G)
G0
G1
G2n
G2n+1
Data (B)
B0
B1
B2n
B2n+1
HD
Fig. 75 525i 入力時の HD とデータの関係(8-bit x 2ch 及び RGB18bit 入力時)
3
4
5
6
7
8
9
10
11
Digital
Line-No.
HD
VD
Fig. 76 525i 入力時の HD/VD の関係 (第1フィールド)
266
267
268
269
270
271
272
273
274
Digital
Line-No.
HD
VD
Fig. 77 525i 入力時の HD/VD 関係 (第2フィールド)
1/2 H
1/2 H
HD
1/4 H 1/4 H
第 1 フィールド開始
VD
1/4 H 1/4 H
第 2 フィールド開始
VD
Fig. 78 フィールドの認識
MS0972-J-02
63
2012/12
[AK8826VN]
(2-1-2) CEA861D-bit = 1
CEA 861-D : 525i(480i) / 60Hz
720(1440)[email protected]/60Hz(Formats 6 & 7)
HD, VD 入力タイミングは次の通りです。
LINE (パラメータはクロック数です)
1716 Total Horizontal Clocks per line
Data Enable
1440 Clocks for Active Video
238
124
Data Enable 以外の区間は
Y:10H, CbCr:80H を入力します。
38
114
HD
Fig. 79
Field 1
Field 1: 22 Vertical Blanking Lines
240 Active Vertical Lines per field
Data
Enable
38clk
HD
524 525 1
2
3
4
5
6
7
8
9
10 11
21 22
261 262 263
VD
Fig. 80
Field 2
Field 2: 23 Vertical Blanking Lines
240 Active Vertical Lines per field
Data
Enable
38clk
858clk
HD
261 262 263 264 265 266 267 268 269 270 271 272 273
284 285
524 525 1
VD
Fig. 81
MS0972-J-02
64
2012/12
[AK8826VN]
(2-2) 625i 入力時 (ITU-R .BT.601 準拠)
(2-2-1) HDCEA861-bit = 0
264T (-2T/+1T)
27MHz
YCbCr Data
Cb0
Y0
Cr0
Y1
Cb1
Y2
Cr1
RGB Data
RG0
GB0
RG1
GB1
RG2
GB2
RG3
HD
Fig. 82 625i 入力時の HD とデータの関係(8-bit x 1ch 入力時)
264T (-2T/+1T)
27MHz
Data (Y)
Y0
Y1
Y2n
Y2n+1
Data (Cb/Cr)
Cb0
Cr0
Cbn
Crn
Data (R)
R0
R1
R2n
R2n+1
Data (G)
G0
G1
G2n
G2n+1
Data (B)
B0
B1
B2n
B2n+1
HD
Fig. 83 625i 入力時の HD とデータの関係(8-bit x 2ch 及び RGB18bit 入力時)
622
623
624
625
1
2
3
4
5
6
7
8
319
320
Digital
Line-No.
HD
VD
Fig. 84 625i 入力時の HD, VD のタイミング(第 1 フィールド)
310
311
312
313
314
315
316
317
318
Digital
Line-No.
HD
VD
Fig. 85 625i 入力時の HD, VD のタイミング(第 2 フィールド)
1/2 H
1/2 H
HD
1/4 H 1/4 H
第 1 フィールド開始
VD
1/4 H 1/4 H
第 2 フィールド開始
VD
Fig. 86 フィールドの認識
MS0972-J-02
65
2012/12
[AK8826VN]
(2-2-2) HDCEA861-bit = 1
CEA- 861-D : 625i(576i) / 60Hz
720(1440)[email protected](Formats 21 & 22)
HD, VD 入力タイミングは次の通りです。
LINE (パラメータはクロック数です)
Data Enable 以外の区間は
Y:10H, CbCr:80H を入力します。
1728 Total Horizontal Clocks per line
Data Enable
1440 Clocks for Active Video
264
126
24
138
HD
Fig. 87
Field 1
Field 1: 24 Vertical Blanking Lines
288 Active Vertical Lines per field
Data
Enable
24clk
HD
623 624 625 1
2
3
4
5
6
7
8
9
10
22 23
310 311 312
VD
Fig. 88
Field 2
Field 2: 25 Vertical Blanking Lines
288 Active Vertical Lines per field
Data
Enable
24clk
864clk
HD
310 311 312 313 314 315 316 317 318 319 320 321 322
335 336
623 624 625
VD
Fig. 89
MS0972-J-02
66
2012/12
[AK8826VN]
( 2-3 ) 525p 入力時 8-bit x 2ch 及び RGB18bit
(SMPTE 293M タイミング準拠)
(2-3-1) HDCEA861-bit = 0
HD, VD 入力タイミングは次の通りです。
122T (-2T/+1T)
27MHz
Data (Y)
Y0
Y1
Y2
Y3
---
Y2n
Y2n+1
Data (Cb/Cr)
Cb0
Cr0
Cb1
Cr1
---
Cbn
Crn
Data (R)
R0
R1
R2
R3
---
R2n
R2n+1
Data (G)
G0
G1
G2
G3
---
G2n
G2n+1
Data (B)
B0
B1
B2
B3
---
B2n
B2n+1
HD
Fig. 90 525p 入力時の HD とデータの関係
1
Digital
Line-No.
2
6
7
8
9
10
11
12
13
14
15
16
17
18
525
HD
VD
Fig. 91 525P(480P)入力時の HD/VD の関係
HD
1/2 H
1/2 H
VD
Fig. 92 HD と VD の関係図
MS0972-J-02
67
2012/12
[AK8826VN]
(2-3-2) HDCEA861-bit = 1
CEA 861-D : 525p(480p) / 60Hz
[email protected]/60Hz(Formats 2 & 3)
HD, VD を入力タイミングは次の通りです。
LINE (パラメータはクロック数です)
858 Total Horizontal Clocks per line
122
62
Data Enable 以外の区間は
Y:10H, CbCr:80H を入力します。
Data Enable
720 Clocks for Active Video
16
60
HD
Fig. 93
Field
Progressive Frame: 45 Vertical Blanking Lines
480 Active Vertical Lines
Data
Enable
16clk
HD
522 523 524 525 1
7
8
9
10 11 12 13
42 43
522 523 524 525
VD
Fig. 94
MS0972-J-02
68
2012/12
[AK8826VN]
( 2-4 ) 625p 入力時 8-bit x 2ch 及び RGB18bit
(2-4-1) HDCEA861-bit = 0
HD, VD 入力タイミングは次の通りです。
132T (-2T/+1T)
27MHz
Data (Y)
Y0
Y1
Y2
Y3
---
Y2n
Y2n+1
Data (Cb/Cr)
Cb0
Cr0
Cb1
Cr1
---
Cbn
Crn
Data (R)
R0
R1
R2
R3
---
R2n
R2n+1
Data (G)
G0
G1
G2
G3
---
G2n
G2n+1
Data (B)
B0
B1
B2
B3
---
B2n
B2n+1
HD
Fig. 95 625p 入力時の HD とデータの関係
1
Digital
Line-No.
2
6
7
8
9
10
11
12
13
14
15
16
17
18
625
HD
VD
Fig. 96 625P 入力時の HD/VD の関係
HD
1/2 H
1/2 H
VD
Fig. 97 HD と VD の関係図
MS0972-J-02
69
2012/12
[AK8826VN]
(2-4-2) HDCEA861-bit = 1
CEA 861-D : 625p(576p) / 50Hz
720(1440)[email protected](Formats 17 & 18)
HD, VD 入力タイミングは次の通りです。
LINE (パラメータはクロック数です)
Data Enable 以外の区間は
Y:10H/40H, CbCr:80H を入力します。
864 Total Horizontal Clocks per line
Data Enable
720 Clocks for Active Video
132
64
68
12
HD
Fig. 98
Field
Progressive Frame: 49 Vertical Blanking Lines
576 Active Vertical Lines
Data
Enable
12clk
HD
620 621 622
624 625 1
2
3
4
5
6
7
44 45
620 621 622 623
VD
Fig. 99
MS0972-J-02
70
2012/12
[AK8826VN]
( 2-5) 1080i / 60Hz 入力時 8-bit x 2ch
(2-5-1) HDCEA861-bit = 0
HD, VD 入力タイミングは次の通りです。
236T (-2T/+1T)
74.25MHz
or
74.175MHz
Data (Y)
Y0
Y1
Y2
Y3
---
Y2n
Y2n+1
Data (Cb/Cr)
Cb0
Cr0
Cb1
Cr1
---
Cbn
Crn
HD
Fig. 100 1080i 入力時の HD とデータの関係(8-bit x 2ch 入力
1124
1125
1
2
3
4
5
6
7
568
569
Digital
Line-No.
HD
VD
Fig. 101 1080i 入力時の HD/VD の関係 (第1フィールド)
561
562
563
564
565
566
567
Digital
Line-No.
HD
VD
Fig. 102 1080i 入力時の HD/VD の関係 (第 2 フィールド)
1/2 H
1/2 H
HD
1/2 H
第 1 フィールド開始
VD
1/2 H
第 2 フィールド開始
VD
Fig. 103 フィールドの認識
MS0972-J-02
71
2012/12
[AK8826VN]
(2-5-2) HDCEA861-bit = 1
CEA 861-D : 1080i / 60Hz : HDTV
[email protected]/60Hz(Formats 5)
HD, VD 入力タイミングは次の通りです。
LINE (パラメータはクロック数です)
Data Enable 以外の区間は
Y:10H, CbCr:80H を入力します。
2200 Total Horizontal Clocks per line
Data Enable
1920 Clocks for Active Video
192
44
148
88
HD
Fig. 104
Field 1
Field 1: 22 Vertical Blanking Lines
540 Active Vertical Lines per field
Data
Enable
88clk
HD
1123 1124 1125
1
2
3
4
5
6
7
8
9
19
20
21
560 561 562
VD
Fig. 105
Field 2
Field 2: 23 Vertical Blanking Lines
540 Active Vertical Lines per field
Data
Enable
88clk
1100clk
HD
560 561 562 563 564 565 566 567 568 569 570 571
582 583 584
1123 1124 1125
VD
Fig. 106
MS0972-J-02
72
2012/12
[AK8826VN]
( 2-6) 1080i / 50Hz 入力時 8-bit x 2ch
(2-6-1) HDCEA861-bit = 0
HD, VD 入力タイミングは次の通りです。
236T (-2T/+1T)
74.25MHz
or
74.175MHz
Data(Y)
Y0
Y1
Y2
Y3
---
Y2n
Y2n+1
Data(Cb/Cr)
Cb0
Cr0
Cb1
Cr1
---
Cbn
Crn
HD
Fig. 107 1125i(1080i)入力時の HD とデータの関係(8-bit x 2ch 入力)
1124
1125
1
2
3
4
5
6
7
Digital
Line-No.
HD
VD
Fig. 108 1125i (1080i)入力時の HD/VD の関係 (第1フィールド)
561
562
563
564
565
566
567
568
569
Digital
Line-No.
HD
VD
Fig. 109 1125i (1080i)入力時の HD/VD の関係 (第 2 フィールド)
1/2 H
1/2 H
HD
1/2 H
第 1 フィールド開始
VD
1/2 H
第 2 フィールド開始
VD
Fig. 110 フィールドの認識
MS0972-J-02
73
2012/12
[AK8826VN]
(2-6-2) HDCEA861-bit = 1
EIA/CEA 861-B : 1080i / 50Hz : HDTV
[email protected](Formats 20)
HD, VD 入力タイミングは次の通りです。
LINE (パラメータはクロック数です)
Data Enable 以外の区間は
Y:10H, CbCr:80H を入力します。
2640 Total Horizontal Clocks per line
Data Enable
1920 Clocks for Active Video
192
44
148
528
HD
Fig. 111
Field 1
Field 1: 22 Vertical Blanking Lines
540 Active Vertical Lines per field
Data
Enable
528clk
HD
1123 1124 1125
1
2
3
4
5
6
7
8
9
19
20
21
560 561 562
VD
Fig. 112
Field 2
Field 2: 23 Vertical Blanking Lines
540 Active Vertical Lines per field
Data
Enable
528clk
1320clk
HD
560 561 562 563 564 565 566 567 568 569 570 571
582 583 584
1123 1124 1125
VD
Fig. 113
MS0972-J-02
74
2012/12
[AK8826VN]
( 2-7 ) 720P / 60Hz 入力時 8-bit x 2ch
(2-7-1) HDCEA861-bit = 0
HD, VD 入力タイミングは次の通りです。
300T (-2T/+1T)
74.25MHz
or
74.175MHz
Data (Y)
Y0
Y1
Y2
Y3
---
Y2n
Y2n+1
Data (Cb/Cr)
Cb0
Cr0
Cb1
Cr1
---
Cbn
Crn
HD
Fig. 114 720P 入力時の HD とデータの関係(8-bit x 2ch 入力)
749
750
1
2
3
4
5
6
7
Digital
Line-No.
HD
VD
Fig. 115 720P 入力時の HD/VD の関係
HD
1/2 H
1/2 H
VD
Fig. 116 HD と VD の関係図
MS0972-J-02
75
2012/12
[AK8826VN]
(2-7-1) HDCEA861-bit = 1
CEA 861-B : 720p / 60Hz : HDTV
[email protected]/60Hz(Formats 4)
HD, VD を入力タイミングは次の通りです。
LINE (パラメータはクロック数です)
Data Enable 以外の区間は
Y:10H, CbCr:80H を入力します。
1650 Total Horizontal Clocks per line
Data Enable
1280 Clocks for Active Video
260
40
220
110
HD
Fig. 117
Field
Progressive Frame: 30 Vertical Blanking Lines
720 Active Vertical Lines
Data
Enable
110clk
HD
745 746 747 748 749 750
1
2
3
4
5
6
24
25
26
745 746
750
VD
Fig. 118
MS0972-J-02
76
2012/12
[AK8826VN]
( 2-8 ) 720P / 50Hz 入力時 8-bit x 2ch
(2-8-1) HDCEA861-bit = 0
HD, VD を入力タイミングは次の通りです。
300T (-2T/+1T)
74.25MHz
74.175MHz
Data(Y)
Y0
Y1
Y2
Y3
---
Y2n
Y2n+1
Data(Cb/Cr)
Cb0
Cr0
Cb1
Cr1
---
Cbn
Crn
HD
Fig. 119 720P 入力時の HD とデータの関係(8-bit x 2ch 入力)
749
750
1
2
3
4
5
6
7
Digital
Line-No.
HD
VD
Fig. 120 720P 入力時の HD, VD の関係
HD
1/2 H
1/2 H
VD
Fig. 121 HD と VD の関係図
MS0972-J-02
77
2012/12
[AK8826VN]
(2-8-2) HDCEA861-bit = 1
CEA 861-B : 720p / 50Hz : HDTV
[email protected](Formats 19)
HD, VD を入力タイミングは次の通りです。
LINE (パラメータはクロック数です)
Data Enable 以外の区間は
Y:10H, CbCr:80H を入力します。
1980 Total Horizontal Clocks per line
260
Data Enable
1280 Clocks for Active Video
40 220
440
HD
Fig. 122
Field
Progressive Frame: 30 Vertical Blanking Lines
720 Active Vertical Lines
Data
Enable
440clk
HD
745 746 747 748 749 750
1
2
3
4
5
6
24
25
26
745 746
750
VD
Fig. 123
MS0972-J-02
78
2012/12
[AK8826VN]
■ 出力同期信号波形
【同期信号の付加について】
初期状態では同期信号は輝度信号(Y)に重畳されます。
HD Block Control Register (R/W) [Sub Address 0x07] の COLSNCEN-bit を設定することにより、PbPr 信号にも同期信号
を重畳することが可能です。
なお、Pb/Pr に重畳される同期信号のタイミング及び波形は Y 信号に重畳される同期信号と同じになります。
HD Block Control Register
Sub Address 0x07
bit 7
bit 6
HDWSS
HDCFLT1
COLSNCEN-bit
0
1
bit 5
HDCFLT0
bit 4
HDYFLT1
bit 3
HDYFLT0
bit 2
Reserved
bit 1
COLSNCEN
Default Value 0x00
bit 0
HDVRATIO
同期信号を付加する信号
輝度信号 Y にのみ同期信号が付加されます。
輝度信号 Y 及び PbPr 信号に同期信号が付加されます。
Y
Y
Pb
同期信号なし
Pb
Pr
同期信号なし
Pr
COLSNCEN-bit = 0
COLSNCEN-bit = 1
Fig. 124 525i / 625i / 525p / 625p の場合
Y
Y
Pb
Pb
同期信号なし
Pr
Pr
同期信号なし
COLSNCEN-bit = 0
COLSNCEN-bit = 1
Fig. 125 1080i / 720p の場合
MS0972-J-02
79
2012/12
[AK8826VN]
(1) 525i 同期信号波形( EIA-770.2-C )
【同期信号レベルについて】
525i 出力時に限り、同期信号レベルは HD Block Control Register (R/W) [Sub Address 0x07] の HDVRATIO-bit を設定す
ることにより 286mV/300mV を選択することが可能です。
HD Block Control Register
Sub Address 0x07
bit 7
bit 6
HDWSS
HDCFLT1
bit 5
HDCFLT0
bit 4
HDYFLT1
bit 3
HDYFLT0
bit 2
Reserved
bit 1
COLSNCEN
Default Value 0x00
bit 0
HDVRATIO
同期信号レベル
300mV (EIA770.2-A)で出力されます。
286mV (EIA770.1-A)で出力されます。
HDVRATIO-bit
0
1
(1-1) 525i 水平同期信号波形タイミング
Horizontal Blanking rise time
90%
50%
Sync rise time
10%
90%
Horizontal
reference point
50%
50%
300mV*
10%
H blanking start
to H-reference
Sync
H reference to Blanking End
Fig. 126
measurement
point
Total line period(derived)
Sync rise time
Horizontal Sync
10% - 90%
50%
value
Recommended
tolerance
63.556
140
4.7
+/- 20
+/- 0.1
units
usec
nsec
usec
設計値 (T=1/13.5MHz)
H-Blanking start to H-reference
H reference to H-blanking end
Measurement Point
50%
50%
Reference Clock
16T
122T
* レジスタ設定により 286mV で出力することが可能です。
MS0972-J-02
80
2012/12
[AK8826VN]
(1-2) 525i 垂直同期信号波形タイミング
3H
B
A
1
3H
E
0.5H
2
3H
F
D
3
4
5
C
6
7
8
20 +1/- 2Line
(レジスタにて設定)
3H
3H
9
20
3H
0.5H
263
264
265
266
267
268
269
270
271
272
273
284
Fig. 127
Symbol
A
B
C
D
E
F
Duration
429T
858T
31T
429T
858T
63T
Measurement point
Reference
50%
13.5MHz Clock
G
I
H
I
I
Equalizing Pulse
Equalizing Pulse と Serration Pulse
Measurement
point
Value
Field Period (derived)
16.6833
Frame period (derived)
33.3667
Vertical blanking start before first
50%
1.5
equalizing pulse
Vertical blanking
19* lines + 1.5 usec
(63.556usec x 20lines + 1.5usec)
Pre-equalizing duration
3
G
Pre-equalizing pulse width
50%
2.3
Vertical sync duration
3
H
Vertical serration pulse width
50%
4.7
Post-equalizing duration
3
G
Post-equalizing pulse width
50%
2.3
I
Sync rise time
140
* 20Line が V-Blank というものもあります。この値はレジスタにて設定可能です。
MS0972-J-02
300mV
or
286mV
Serration Pulse
Fig. 128
Symbol
I
81
Recommended
tolerance
units
msec
msec
+/- 0.1
usec
0
+/- 0.1
lines
usec
lines
usec
lines
usec
lines
usec
nsec
+/- 0.1
+/- 0.1
+/- 0.1
+/- 20
2012/12
[AK8826VN]
(2) 625i 同期信号波形
(2-1) 625i 水平同期信号波形タイミング
Horizontal Blanking rise time
90%
50%
700mV
Sync rise time
10%
90%
Horizontal
reference point
50%
50%
300mV
10%
H blanking start
to H-reference
Sync
H reference to Blanking End
Fig. 129
measurement
point
Total line period(derived)
Sync rise time
Horizontal Sync
設計値
10% - 90%
50%
value
Recommended
tolerance
64.0
0.2
4.7
+/- 0.1
+/- 0.2
units
usec
usec
usec
(T=1/13.5MHz)
H-Blanking start to H-reference
H reference to H-blanking end
MS0972-J-02
Measurement Point
50%
50%
Reference Clock
12T
132T
82
2012/12
[AK8826VN]
(2-2) 625i 垂直同期信号波形タイミング
0.5H
623
624
625
1
2
3
4
5
6
0.5H
310
311
312
313
314
315
316
317
318
319
320
Fig. 130
G
I
H
I
I
Equalizing Pulse
Equalizing Pulse と Serration Pulse
Measurement
point
50%
50%
50%
Value
G
Pre-equalizing pulse width
2.35
H
Vertical serration pulse width
4.7
G
Post-equalizing pulse width
2.35
I
Sync rise time*
200
* there is case where tolerance of Sync rise time is added to Pulse width tolerance.
MS0972-J-02
300mV
Serration Pulse
Fig. 131
Symbol
I
83
Recommended
tolerance
+/- 0.1
+/- 0.2
+/- 0.1
MAX300
units
usec
usec
usec
nsec
2012/12
[AK8826VN]
(3) 525p 同期信号波形( EIA-770.2-C )
(3-1) 525p 水平同期信号波形タイミング
Horizontal Blanking rise time
90%
50%
Sync rise time
10%
90%
Horizontal
reference point
50%
50%
300mV
10%
H blanking start
to H-reference
Sync
H reference to Blanking End
Fig. 132
measurement
point
Total line period(derived)
Sync rise time
Horizontal Sync
設計値
10% - 90%
50%
value
Recommended
tolerance
31.776
70
2.33
+/- 10
+/- 0.05
units
usec
nsec
usec
(T=1/27MHz)
H-Blanking start to H-reference
H reference to H-blanking end
MS0972-J-02
Measurement Point
50%
50%
Reference Clock
16T
122T
84
2012/12
[AK8826VN]
(3-2) 525p 垂直同期信号波形タイミング
AK8826 の 525p の垂直同期信号は CEA 770.2-A と CEA 770.2-C の両規格に対応します。
準拠する規格は HD Block Miscellaneous Control Register (R/W) [Sub Address 0x0A] の STD770_2C -bit で設定します。
HD Block Miscellaneous Control Register
Sub Address 0x0A
bit 5
bit 7
bit 6
STD770_2C
Reserved
Reserved
bit 4
HDCEA805B
bit 3
CCWSSSUE
bit 2
Reserved
Default Value 0x00
bit 1
bit 0
HDAFLT1
HDAFLT0
STD770_2C -bit 設定による出力信号は下表の通りです。
STD770_2C -bit
対応規格
備考
0
CEA 770.2-A
旧 EIA 770.2-A / SMPTE293M-1996 規格
1
CEA 770.2-C
(3-2-1) CEA 770.2-A 準拠 (STD770_2C-bit =0)
6H
6H
63
6H
858
63
795
795
525
1
858
2
6
7
8
12
13
14
42
43
42
Fig. 133
Measurement
point
Frame period (derived)
Vertical blanking
(31.776usec x 42lines + 0.59usec)
Vertical sync duration
Vertical serration pulse width
Recommended
tolerance
value
16.6833
6
2.33
50%
msec
lines
usec
lines
usec
0
+/- 0.05
42 lines + 0.59usec
units
+/- 0.05
(3-2-2) CEA 770.2-C 準拠 (STD770_2C-bit =1)
6H
9H
63
6H
858
63
795
795
525
1
2
858
9
10
11
15
16
17
45
46
45
Fig. 134
Measurement
point
Frame period (derived)
Vertical blanking
(31.776usec x 42lines + 0.59usec)
Vertical sync duration
Vertical serration pulse width
MS0972-J-02
value
Recommended
tolerance
16.6833
45 lines + 0.59usec
6
2.33
50%
85
0
+/- 0.05
+/- 0.05
units
msec
lines
usec
lines
usec
2012/12
[AK8826VN]
(4) 625p 同期信号波形
(ITU-R. BT1358)
(4-1) 625p 水平同期信号波形タイミング
e
90%
a
50%
700mV
f
10%
90%
50%
Horizontal
reference point
50%
300mV
10%
C
d
b
Fig. 135
Symbol
H
a
d
f
Characteristics
Nominal line period (us)
Horizontal blanking interval(us)
Synchronizing pulse (us)
Build-up time (10 to 90%) of the edges of the horizontal synchronizing pulses (us)
625/50/1:1
32
6.0±1.5
2.35±0.1
0.1±0.05
設計値 (T=1/27MHz)
Refrence CLK
c
Front porch
12T
b
Interval between time datum (0H) and back edge of horizontal blanking pulse (us)
132T
MS0972-J-02
86
2012/12
[AK8826VN]
(4-2) 625p 垂直同期信号波形タイミング
α
β
χ
A
δ
B
C
D
Fig. 136
r
p
s
Fig. 137
Symbol
V
D
A
C
B
p
r
s
Characteristics
Nominal frame period (ms)
Vertical blanking interval
Build-up time (10 to 90%) of the edges of vertical blanking pulse (us)
Interval between front edges of vertical blanking interval and front edges of first vertical
synchronizing pulse
Interval between back edges of last vertical synchronizing pulse and back edge of vertical
blanking interval
Duration of sequence of vertical synchronizing pulses
Duration of vertical synchronizing pulse (us)
Interval between vertical synchronizing pulse (us)
Build-up time (10 to 90%) og the vertical synchronizing pulses (us)
625/50/1:1
20
49H+a*
0.15±0.05
5H*
39H*
5H*
29.65±0.1
2.35±0.1
0.1±0.05
Line number

621
MS0972-J-02

1

6
87

44
2012/12
[AK8826VN]
(5) 1080i 同期信号波形 (EIA-770.3-C )
(5-1-1) 1080i 水平同期信号波形タイミング (60Hz)
2200T
0H
b
e (192T)
50%
f
V/2
50%
f
V/2
Sp
f
50%
Sm
45T
1920T
a (44T)
272T
1920T
VIDEO DATA
EAV
EAV
ANCILLARY DATA or
BLANKING CODEWORDS
4T
SAV
4T
c (44T)
90%
300mV
BLANKING
300mV
BPSRT
10%
BPSTP
HLFP
f
t1
BROAD PULSE
t2
Fig. 138
1080i 60Hz
記号
a
b
c
e
f
t2 – t1
Sm
Sp
V
BPSRT
BPSTP
HLFP
パラメータ
Negative line sync width
End of active video
positive line sync width
Start of active video
Rise/fall time
Symmetry of rising edge
Amplitude of negative pulse
Amplitude of positive pulse
Amplitude of video signal
Total Lines
Active Lines
Broad pulse start pos
Broad pulse stop pos
H/2 pos
MS0972-J-02
Nominal value
0.593 [usec]
1.120 [usec]
0.593 [usec]
2.589 [usec]
0.054 [usec]
300 [mV]
300 [mV]
700 [mV]
Reference
clock Interval
44
89
44
192
4
2200
1920
132
1012
1100
88
Tolerance
CLK
+/- 3
+/- 3
-0 / + 6
+/- 1.5
Tolerance
+/- 0.040 [usec]
+0.080 [usec]
+/- 0.040 [usec]
+0.080 [usec]
+/- 0.020 [usec]
+/- 0.002 [usec]
+/- 6mV
+/- 6mV
-12, +0
-3 ~ +3
-3 ~ +3
-3 ~ +3
2012/12
[AK8826VN]
(5-1-2) 1080i 垂直同期信号波形タイミング (60Hz)
22H
20H
5H
1123
1124
1125
1
2
3
4
5
6
7
8....
20
21
First Field
23H
20.5H
5H
5H
560
561
562
563
564
565
566
567
568
569
570...
583
584
Second Field
Fig. 139
垂直同期信号(ITU-R.BT709 参照)
300mV
300mV
δ
η
γ
0H
1H
Fig. 140
δ
γ
η
MS0972-J-02
Duration
132 T
1100 T
1012 T
Tolerance
+/- 3
+/- 3
+/- 3
89
2012/12
[AK8826VN]
(5-2-1) 1080i 水平同期信号波形タイミング (50Hz)
2640T
0H
b
e (192T)
50%
f
V/2
50%
f
V/2
Sp
f
50%
Sm
485T
1920T
a (44T)
712T
1920T
VIDEO DATA
EAV
EAV
ANCILLARY DATA or
BLANKING CODEWORDS
4T
SAV
4T
c (44T)
90%
300mV
BLANKING
300mV
BPSRT
10%
BPSTP
HLFP
f
t1
BROAD PULSE
t2
Fig. 141
1080i 50Hz
記号
a
b
c
e
f
t2 – t1
Sm
Sp
V
BPSRT
BPSTP
HLFP
パラメータ
Negative line sync width
End of active video
positive line sync width
Start of active video
Rise/fall time
Symmetry of rising edge
Amplitude of negative pulse
Amplitude of positive pulse
Amplitude of video signal
Total Lines
Active Lines
Broad pulse start pos
Broad pulse stop pos
H/2 pos
MS0972-J-02
Nominal value
0.593 [usec]
7.120 [usec]
0.593 [usec]
2.589 [usec]
0.054 [usec]
300 [mV]
300 [mV]
700 [mV]
Reference
clock Interval
44
529
44
192
4
2640
1920
132
1012
1100
90
Tolerance
CLK
+/- 3
+/- 3
-0 / + 6
+/- 1.5
Tolerance
+/- 0.040 [usec]
+0.080 [usec]
+/- 0.040 [usec]
+0.080 [usec]
+/- 0.020 [usec]
+/- 0.002 [usec]
+/- 6mV
+/- 6mV
-12, +0
-3 ~ +3
-3 ~ +3
-3 ~ +3
2012/12
[AK8826VN]
(5-2-2) 1080i 垂直同期信号波形タイミング(50Hz)
22H
20H
5H
1123
1124
1125
1
2
3
4
5
6
7
8....
20
21
First Field
23H
20.5H
5H
5H
560
561
562
563
564
565
566
567
568
569
570...
583
584
Second Field
Fig. 142
垂直同期信号(ITU-R.BT709 参照)
300mV
300mV
δ
η
γ
0H
1H
Fig. 143
δ
γ
η
MS0972-J-02
Duration
132 T
1100 T
1012 T
Tolerance
+/- 3
+/- 3
+/- 3
91
2012/12
[AK8826VN]
(6) 720p 同期信号波形タイミング( EIA-770.3-C )
(6-1-1) 720p 水平同期信号波形タイミング(60Hz)
1650T
0H
b
e (260T)
50%
f
V/2
50%
f
V/2
Sp
f
50%
Sm
70T
1280T
a (40T)
c (40T)
362T
1280T
VIDEO DATA
EAV
EAV
ANCILLARY DATA or
BLANKING CODEWORDS
4T
SAV
4T
90%
300mV
BLANKING
300mV
10%
BROAD PULSE
f
t1
t2
BPSRT
BPSTP
Fig. 144
記号
a
b
c
e
f
t2 – t1
Sm
Sp
V
BPSRT
BPSTP
パラメータ
Negative line sync width
End of active video
positive line sync width
Start of active video
Rise/fall time
Symmetry of rising edge
Amplitude of negative pulse
Amplitude of positive pulse
Amplitude of video signal
Total Lines
Active Lines
Broad Pulse Start pos
Broad Pulse stop pos
MS0972-J-02
Nominal value
0.539 [usec]
1.495 [usec]
0.539 [usec]
3.502 [usec]
0.054 [usec]
300 [mV]
300 [mV]
700 [mV]
Reference
clock Interval
40
111
40
260
4
1650
1280
260
1540
92
Tolerance
CLK
+/- 3
+/- 3
-0 / + 6
+/- 1.5
-12, +0
0 ~ +6
-6 ~ 0
Tolerance
+/- 0.040 [usec]
+0.080 [usec]
+/- 0.040 [usec]
+0.080 [usec]
+/- 0.020 [usec]
+/- 0.002 [usec]
+/- 6mV
+/- 6mV
+0.080 [usec]
- 0.080 [usec]
2012/12
[AK8826VN]
(6-1-2) 720p
垂直同期タイミング(60Hz) (EIA-770.3-C 参照)
30H
25H
5H
745
746...
750
1
2
3
4
5
6
7
8....
25
26
Fig. 145
300mV
300mV
δ
γ
0H
1H
Fig. 146
δ
γ
MS0972-J-02
Duration
260 T
1540T
Tolerance
-0 / +6
-6 / +0
93
2012/12
[AK8826VN]
(6-2-1) 720p 水平同期信号波形タイミング(50Hz) (SMPTE296M 換算)
1650T
0H
b
e (260T)
50%
f
V/2
50%
f
V/2
Sp
f
50%
Sm
70T
1280T
a (40T)
c (40T)
362T
1280T
VIDEO DATA
EAV
EAV
ANCILLARY DATA or
BLANKING CODEWORDS
4T
SAV
4T
90%
300mV
BLANKING
300mV
10%
BROAD PULSE
f
t1
t2
BPSRT
BPSTP
Fig. 147
記号
a
b
c
e
f
t2 – t1
Sm
Sp
V
BPSRT
BPSTP
パラメータ
Negative line sync width
End of active video
positive line sync width
Start of active video
Rise/fall time
Symmetry of rising edge
Amplitude of negative pulse
Amplitude of positive pulse
Amplitude of video signal
Total Lines
Active Lines
Broad Pulse Start pos
Broad Pulse stop pos
MS0972-J-02
Nominal value
0.539 [usec]
5.926 [usec]
0.539 [usec]
3.502 [usec]
0.054 [usec]
300 [mV]
300 [mV]
700 [mV]
Reference
clock Interval
40
440
40
260
4
1980
1280
260
1540
94
Tolerance
CLK
+/- 3
+/- 0.040 [usec]
+/- 3
-0 / +6
+/- 1.5
+/- 0.040 [usec]
+0.080 [usec]
+/- 0.020 [usec]
0 ~ +6
-6 ~ 0
+0.080 [usec]
- 0.080 [usec]
Tolerance
2012/12
[AK8826VN]
(6-2-2) 720p
垂直同期タイミング(50Hz)
30H
25H
5H
745
746...
750
1
2
3
4
5
6
7
8....
25
26
Fig. 148
300mV
300mV
δ
γ
0H
1H
Fig. 149
δ
γ
MS0972-J-02
Duration
260 T
1540T
Tolerance
-0 / +6
-6 / +0
95
2012/12
[AK8826VN]
■ V-Blank 期間・出力設定機能
AK8826 では V-Blank 期間の設定及び、その期間の出力を設定することが可能です。
V-Blank 期間は HD VBI & Clip Level Control Register (R/W) [Sub Address 0x01] の HDVL[1:0]-bit で設定します。
また、V-Blank 期間の出力は VUNMASK-bit にて設定します。
VUNMASK-bit を”0”に設定すると、入力信号はペデスタルレベルになります。
HD VBI & Clip Level Control Register
Sub Address 0x01
bit 7
bit 6
bit 5
HDCLPLVL1 HDCLPLVL0
Reserved
bit 4
Reserved
bit 3
Reserved
bit 2
HDVUNMSK
Default Value 0x04
bit 1
bit 0
HDVL1
HDVL0
V-Blank 期間設定
10
Line1 – Line18
Line264 – Line281
Line623 – Line20
Line311 – Line333
Line1 – Line40
Line621 – Line42
Line1124 – Line1125
Line1 – Line18
Line561 – Line581
Line746 – Line750
Line1 – Line23
525i
625i
525p
625p
1080i
720p
HDVL[1:0]-bit
11
00
Line1 – Line19
Line1 – Line20
Line264 – Line282
Line264 – Line283
Line623 – Line21
Line623 – Line22
Line311 – Line334
Line311 – Line335
Line1 – Line41
Line1 – Line42
Line621 – Line43
Line621 – Line44
Line1124 – Line1125
Line1124 – Line1125
Line1 – Line19
Line1 – Line20
Line561 – Line582
Line561 – Line583
Line746 – Line750
Line746 – Line750
Line1 – Line24
Line1 – Line25
また、V-Blank 期間の出力は HDVUNMASK-bit の設定により次のようになります。
モード
525i/625i モード
525p/625p モード
1080i モード
HDVUNMSK
V-Blank 期間は
V-Blank 期間は
V-Blank 期間は
0
黒コード出力
黒コード出力
黒コード出力
1
MS0972-J-02
V-Blank 期 間 も 入 力
データが出力されま
す。
(525i : Line1-9 及 び
Line264-272
625i : Line623-7 及び
Line311-318
は除きます。)
V-Blank 期 間 も 入 力
データが出力されま
す。
(525p : Line1-12
625p : Line641-5
は除きます。)
96
V-Blank 期 間 も 入 力
データが出力されま
す。
(Line1124-1125-6 及 び
Line561-568 は除きま
す。)
01
Line1 – Line21
Line264 – Line284
Line623 – Line23
Line311 – Line336
Line1 – Line43
Line621 – Line45
Line1124 – Line1125
Line1 – Line21
Line561 – Line584
Line746 – Line750
Line1 – Line26
720p モード
V-Blank 期間は
黒コード出力
V-Blank 期 間 も 入 力
データが出力されま
す。
( Line746-750-5 は 除
きます。)
2012/12
[AK8826VN]
■ 同期信号タイミングと Y 信号タイミング及び C 信号タイミング調整機能
AK8826 では同期信号タイミングと Y 信号出力の関係を調整することが可能です。調整可能な量の設定は HDYPBPR Delay
Control Register (R/W) [Sub Address 0x02] の HDYDELAY[2:0]-bit にて行います。同期信号と Y 信号の調整範囲は+/- 3clock
となります。調整単位は 525i, 625i, 525P, 625P モード時は 27MHz クロックでの調整となり、1080i/720p モード時は 74.25MHz
クロックでの調整となります。
また Pb/Pr 信号と Y 信号との関係を調整することも可能です。調整可能な量の設定は HDYPBPR Delay Control Register
(R/W) [Sub Address 0x02] の PBPRELAY[2:0]-bit にて行います。調整範囲は+/-3clock となります。調整単位は 525i, 625i, 525P,
625P モード時は 27MHz クロックでの調整となり、1125i/750p モード時は 74.25MHz での調整となります。
244T @ 27MHz
Y
Y
(初期値)
247T @ 27MHz
241T @ 27MHz
Y
Pb/Pr
27MHz-clock
3clk 3clk
同期信号と Y 信号の関係
Y 信号と Pb/Pr 信号の関係
Fig. 150 525i/p, 625i/p 入力モード時
Y
Y
188T @ 74.25MHz
(初期値)
Y
Pb/Pr
74.25MHz-clock
185T @ 74.25MHz
3clk 3clk
191T @ 74.25MHz
Y 信号と Pb/Pr 信号の関係
同期信号と Y 信号の関係
Fig. 151 1080i 入力モード時
Y
Y
256T @ 74.25MHz
(初期値)
Y
Pb/Pr
74.25MHz-clock
253T @ 74.25MHz
3clk 3clk
259T @ 74.25MHz
Y 信号と Pb/Pr 信号の関係
同期信号と Y 信号の関係
Fig. 152 720p 入力モード時
MS0972-J-02
97
2012/12
[AK8826VN]
■ RGB 信号出力
YCbCr で入力されたデータをコンポーネントビデオエンコーダブロックで RGB に変換して出力する機能があります。
同期信号は Green 信号に重畳する Sync On Green 方式で出力されます。
RGB 信号出力設定は I/O Data Format Register(R/W) [SubAddress 0x0B] の YC2RGB-bit を設定します。
I/O Data Format Register
Sub Address 0x0B
bit 7
bit 6
YC2RGB
HDSDMASE
bit 5
Reserved
bit 4
DTFMT
bit 3
CONVMOD1
bit 2
CONVMOD0
Default Value 0x00
bit 1
bit 0
INPFMT1
INPFMT0
入力データ設定
入力データ
YCbCr データ入力
RGB データ入力
MS0972-J-02
アナログ RGB 出力
YC2RGB-bit
1
0
98
2012/12
[AK8826VN]
■ Video ID (CEA-805-A / CEA-805-B)
AK8826 は出力信号にコピープロテクト情報 CGMS-A を重畳する機能があります。
AK8826 では、CEA-805-A または CEA-805-B 規格に準じています。
なお、RGB 信号出力時にはクローズドキャプション機能は使用できません
(1) CEA-805-A
AK8826 は出力信号にコピープロテクト情報 CGMS-A を重畳する機能があります。
CEA-805-A の規格は CEA-805-B の Type-A 規格を満たしています。ここでは、CEA-805-A 規格に準じて記載されています。
700mV
H : White Peak (70+/- 10)%
Ref
70%
bit1
bit2
bit3
bit20
L : 0 (+10 / - 5) %
0H
0
b
a
-300mV
c
Fig. 153
a
b
c
Line
11.2 +/- 0.3usec
Line 20
2.235 +/- 50nsec
49.1 +/- 0.44usec
但し 0H からの時間
Line 283
6T (5.8 +/- 0.15usec)
22T
T : 1/(fH x 33)
T +/- 30nsec
Line 41
但し 0H からの時間
(21.2 +/- 0.22usec)
= 963nsec
4T
22T
T : 1/(fH x 2200/77)
Line 19
1080i
T +/- 30nsec
( 4.15 +/- 0.16usec)
( 22.84 +/- 0.21usec)
= 1.038usec
Line 582
4T
22T
T : 1/(fH x 1650/58)
720P
T +/- 30nsec
Line 24
(3.13 +/- 0.09usec)
(17.20+/- 0.16usec)
= 0.782usec
* 525i/p(480i/p)信号の同期信号波形は上記図と異なりますが、タイミングは 0H を起点とした時間となります。
525i*
(480i)
525p*
(480p)
bit
Data
1
2
WORD 0
2bits
3
4
5
6
7
8
9
WORD 1
4bits
10
11
12
13
14
WORD 2
8bits
15
16
17
18
19
20
CRCC
6bits
20-bit のデータは上記のように WORD 0 : 2-bits / WORD 1 : 4-bits / WORD 2 : 8-bits / CRCC : 6-bits / の構成となっています。
CGMS-A データを設定する場合は HD VBID Data 1 Register (R/W) [Address 0x03] の HDVBIDEN-bit=1 にすることで
CGMS-A データを重畳するモードになります。設定するデータは HD VBID Data 1 Register (R/W) [Address 0x03] と HD VBID
Data 2 Register (R/W) [Address 0x04] に設定する値を書き込んでください。
HD VBID Data 1 Register
Address 0x03
bit 7
bit 6
HDVBIDEN
Reserved
bit 5
HDVBID1
bit 4
HDVBID2
bit 3
HDVBID3
bit 2
HDVBID4
Default Value 0x00
bit 1
bit 0
HDVBID5
HDVBID6
HD VBID Data 2 Register
Address 0x04
bit 7
bit 6
HDVBID7
HDVBID8
bit 5
HDVBID9
bit 4
HDVBID10
bit 3
HDVBID11
bit 2
HDVBID12
Default Value 0x00
bit 1
bit 0
HDVBID13
HDVBID14
MS0972-J-02
99
2012/12
[AK8826VN]
2
VBID(CGMS)データは所定の出力ラインに対し、その 1 ライン前が終わるまでに I C による書き込みを終了させます。
(データが出力されている際に、データの書き込みが終わると、書き込み終了時点から新規データになります。)
CGMS-A data Out
2
I C Write
525i: Line20 / Line283
525p: Line41
1080i: Line19 / Line582
720p: Line24
Data(n)
Fig. 154
CRCC は AK8826 が自動的に計算して附加します。CRCC 多項式 X6 + X+ 1 の初期値は全て 1 です。(下図参照)
SW1
D
D
D
D
D
D
b
SW2
Output
Input
a
Fig. 155
CRCC の生成は初期値を全て1とし SW1 を閉じ、SW2 は a にして最初のデータ 14 ビットを入力し、15bit 目から SW1 を明け
SW2 をbにして CRCC を出力します。
なお、CGMS-A 出力と他の波形が重なった時は、CGMS-A が優先されます。
MS0972-J-02
100
2012/12
[AK8826VN]
(2) CEA-805-B
本規格に対応するモードは 480P/1080i/720P モードのときのみです。(CEA-805-B 規格は 480i をサポートしていません。)
CEA-805-B Type-A 規格は CEA-805-A 規格に準じていますので、この項では記載していません。
700mV
S SB : Star Symbol
H : White Peak (70+/- 10)%
70%
•
•
p127
p126
p8
p7
p6
p5
p4
p3
p2
p1
p0
h5
h4
h3
h2
h1
h0
0H
•
0
b
a
b
L : 0 (+10 / - 5) %
b
-300mV
b
Fig. 156
1
480P*
1080i
a
156T
但し 0H からの時間
308T
b
Tolerance form 0H
Line
4T
+/- 18.5ns
T : 1/27MHz
10T
+/- 18.5ns
T : 1/74.25MHz
Line 43
720P
232T*2
8T
+/- 18.5ns
T : 1/74.25MHz
*1 480P 信号の同期信号波形は上記図と異なりますが、タイミングは 0H を起点として時間となります。
*2 232T は Active Video スタート前になります。
Line 18
Line 581
Line 23
CEA-805-B TypeB データを設定する場合は HD Block Miscellaneous Control Register (R/W) [Sub Address 0x0A] の
HDCEA805B-bit = 1 に設定します。
設定データは
VBID-B Header Data Register (R/W) [Sub Address 0x40]
VBID-B Version Number Register (R/W) [Sub Address 0x41]
VBID-B Payload Packet Length Register (R/W) [Sub Address 0x42]
VBID-B Data1 Register (R/W) [Sub Address 0x43] - VBID-B Data13 Register (R/W) [Sub Address 0x2B]
に書き込んでください。
CRCC は AK8826 が自動的に計算して附加します。CRCC 多項式 X6 + X+ 1 の初期値は全て 1 です。(下図参照)
なお、CRCC は AK8826 が自動的に計算して附加します。CRCC 多項式 X6 + X+ 1 の初期値は全て 1 です。(下図参照)
SW1
D
D
D
D
D
D
b
SW2
Output
Input
a
Fig. 157
MS0972-J-02
101
2012/12
[AK8826VN]
■ Closed Caption
Closed Caption に関しては、【6. 共通機能仕様】の Closed Caption の項目(p.37) に記載しています。
なお、Closed Caption 付加機能は 525i モード設定時有効になります。
3H218
■ WSS
WSS に関しては、【6. 共通機能仕様】の WSS の項目(p.38) に記載しています。
なお、WSS 付加機能は 625i モード設定時及び 625P モード設定時有効になります。
4H239
■
DAC 動作レート
AK8826 コンポーネントエンコーダブロック動作時、内蔵 x2 PLL にて入力クロックの 2 倍のクロックが内部生成されます。
DAC 動作は x2 されたクロックにて動作します。入力データと DAC 動作クロックの関係を次の表の通り示します。
入力データ
DAC 動作レート
MS0972-J-02
525i/625i
54MHz
525p/625p
54MHz
1080i
148.5MHz
102
720p
148.5MHz
2012/12
[AK8826VN]
8. コンポジットビデオエンコードブロック仕様
■ ブロック図
From
Timing
Generator
SD-Timing
Generator
CGMS-A
WSS
Y[7:0
SYNC
Generator
sin(x)/x
Y[9:0]
to DAC
sin(x)/x
CVBS[9:0]
to DAC
sin(x)/x
C[9:0]
to DAC
x2
LPF-A
]
13.5MHz
Cb[7:0]
U
C
Cr[7:0]
4:2:2 to 4:4:4
LPF-B
cos
6.75MHz
From
Clock Gen
27MHz
x2
LPF-C
V
13.5MHz
sin
DFS
27MHz
Fig. 158
MS0972-J-02
103
2012/12
[AK8826VN]
■ コンポジットビデオ信号出力設定
コンポジットエンコーダモード動作時、出力信号設定は SD Block Control Register (R/W) [Sub Address 0x11] の SDVM[3:0]
-bit にて行います。
SD Block Control Register
Sub Address 0x11
bit 7
bit 6
SDBBG
SDCBG
bit 5
SDSETUP
SDVM[3:0]-bit と出力信号設定の関係は下表の通りです。
SDVM0 SDVM1 SDVM2 SDVM3
NTSC
0
0
0
0
NTSC-4.43
1
1
0
0
PAL
1
1
1
1
PAL-M
1
0
1
0
PAL-60
1
1
1
0
PAL-Nc
0
1
1
1
MS0972-J-02
bit 3
SDVM3
bit 4
SCR
SCR
1
0
1
1
0
1
104
bit 2
SDVM2
Default Value 0x10
bit 1
bit 0
SDVM1
SDVM0
備考
Setup は必要に応じて設定してください。
2012/12
[AK8826VN]
■ ビデオ信号用フィルタ
(1) 輝度信号用フィルタ
コンポジットビデオエンコードブロックでの輝度信号用オーバーサンプリングフィルタ(ブロック図中 LPF-A)のはレジスタ設
定により選択可能です。設定レジスタは SD Block FLT Register (R/W) [Sub Address 0x14] の SDYFLT[1:0]-bit です。
SD Block FLT Register
Sub Address 0x14
bit 7
bit 6
Reserved
Reserved
bit 4
SDYFLT1
bit 5
Reserved
bit 3
SDYFLT0
選択されるフィルタ
YFLT0
YFLT1
YFLT2
SDYFLT [1:0] -bit
00
01
10
bit 2
Reserved
Default Value 0x00
bit 1
bit 0
Reserved
Reserved
備考
初期設定
それぞれのフィルタの周波数特性を示します。
10
0
0.0
1.0
2.0
3.0
4.0
5.0
6.0
7.0
8.0
9.0 10.0 11.0 12.0 13.0
Gain[dB]
-10
-20
YFLT1
YFLT2
-30
YFLT0
-40
-50
-60
Frequency[MHz]
Fig. 159 LPF-A 特性図
MS0972-J-02
105
2012/12
[AK8826VN]
(2) 色信号用フィルタ
(2-1) コンポジットビデオエンコードブロックで 6.75MHz レートの Cb/Cr 信号を 13.5MHz にアップサンプリングする際のオー
バーサンプリングフィルタです。(ブロック図中の LPF-B)
周波数特性は次に示すとおりです。
10
0
Gain[dB]
-10
0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 5.5 6.0 6.5
-20
-30
-40
-50
-60
Frequency[MHz]
Fig. 160 LPF-B 周波数特性図
(2-2)コンポジットビデオエンコードブロックで 13.5MHz レートの C 信号を 27.0MHz にアップサンプリングする際のオーバー
サンプリングフィルタです。(ブロック図中 LPF-C) 周波数特性を下記に示します。
10
0
0.0 1.0
2.0 3.0 4.0 5.0 6.0 7.0
8.0 9.0 10.0 11.0 12.0 13.0
Gain[dB]
-10
-20
-30
-40
-50
-60
Frequency[MHz]
Fig. 161 LPF-C 周波数特性図
MS0972-J-02
106
2012/12
[AK8826VN]
■ カラーバースト信号
バースト信号は 32 ビットのデジタル周波数シンセサイザーにより生成されます。 カラーバーストサブキャリア周波数は SD
Block Control Register (R/W) [Sub Address 0x11] の SDVM0-SDVM1 ビットにて設定されます。
SD Block Control Register
Sub Address 0x11
bit 7
bit 6
SDBBG
SDCBG
bit 5
SDSETUP
bit 4
SCR
bit 3
SDVM3
bit 2
SDVM2
規格
Subcarrier Freq
(MHz)
Video Process 1
[SDVM1,SDVM0]
NTSC-M
3.57954545
[0,0]
PAL-M
3.57561188
[0,1]
PAL-B,D,G,H,I
4.43361875
[1,1]
PAL-N(Arg)
3.5820558
[1,0]
PAL-N(non-Arg)
4.43361875
[1,1]
PAL60
4.43361875
[1,1]
NTSC-4.43
4.43361875
[1,1]
Default Value 0x10
bit 1
bit 0
SDVM1
SDVM0
バースト信号表
また、サブキャリア周波数及び SCH 位相は
Sub Carrier Frequency Control Register (R/W) [Sub Address 0x16] Sub
Carrier Phase Control Register (R/W) [Sub Address 0x17]にて微調整が可能です。
バースト周波数及び初期位相分解能は以下の通りです。
設定周波数分解能
0.8046Hz
SCH 位相分解能
360/256 度
MS0972-J-02
107
2012/12
[AK8826VN]
■ ビデオデータインターフェースタイミング
AK8826 は入力データとの同期方法として
(1) ITU-R BT.656 同期モード(EAV 同期モード)
(2) HD/VD スレーブ同期モード
の 2 種類の同期モードをサポートしています。
同期モードの設定は、SD Blanking Set Register (R/W) [Sub Address 0x10] の REC656-bit にて行います。
SD Blanking Set Register
Sub Address 0x10
bit 7
bit 6
SDBLN4
SDBLN3
同期モード設定
REC656-bit
0
1
bit 5
SDBLN2
bit 4
SDBLN1
bit 3
SDBLN0
同期モード
スレーブ同期モード
ITU-R.BT656 同期モード
Default Value 0xA1
bit 0
bit 1
REC656
Reserved
bit 2
Reserved
備考
(1) ITU-R BT.656 同期モード(EAV 同期モード)
ITU-R BT.656 エンコードされた信号の場合、その中にある EAV をデコードして同期信号とします。 AK8826 は EAV の先頭
から 32/24 ( NTSC/PAL ) 番目の SYSCLK 立ち上がりタイミングで HD を出力します。
(AC 特性 同期信号を出力タイミング)
参照)
このモードに設定するには、SD Blanking Set Register (R/W) [Sub Address 0x10] の REC656-bit=1 とします。
また、RGB 入力の時は、EAV 同期モードでは動作しません。(EAV 同期モードに設定しないでください。)
EAV
Y/Cb/Cr
Data#
525 system
Data#
625 system
SAV
Cb
Y
Cr
360
720
360
360
720
360
Y
Cb
Y
Cr
Y
721 361 722
361
723
721 361 722
361
723
Cb
Y
Cr
Y
Cb
Y
368 736
368
855
428
856
366 732
366
861
431
862
Cr
Y
Cb
Y
Cr
Y
Cb
428 857
0
0
0
1
1
431 863
0
0
0
1
1
SYSCLK
33 / 25T (525 / 625)
243 / 263T (525 / 625)
276/ 288T (525 / 625)
HD
Analog OUT
Fig. 162
MS0972-J-02
108
2012/12
[AK8826VN]
(2) HD/VD スレーブ同期モード
AK8826 はスレーブ同期モード動作時に HD と VD(レジスタ設定で選択)を入力します。
スレーブ同期モード動作時、AK8826 は SYSCLK の立ち上がりタイミングで HD の変化を見ています。(AC 特性 同期信号を
入力タイミング]参照)HD が Low になった直後の SYSCLK の立ち上がりタイミングをビデオストリームの 32(24)番目と認識し、
276(288)番目のデータを Cb0 データ(下図参照)として取り込みます。
ビデオフィールドは VD と HD に対する関係により認識します。下図に示す様に、その関係には±1/4H の余裕を持っています。
このモードに設定するには、SD Blanking Set Register (R/W) [Sub Address 0x10] の REC656-bit=0 とします。
244T / 264T (525/625)
27MHz
YCbCr
Data
RGB Data
8bit
RGB Data
16bit or 18bit
Cb0
Y0
Cr0
Y1
Cb1
Y2
Cr1
RG0
GB0
RG1
GB1
RG2
GB2
RG3
R0
R1
R2
R3
G0
G1
G2
G3
B0
B1
B2
B3
HD
Fig. 163 HD とデータの関係
フィールドの認識は次のタイミングで決まります。
1/2 H
1/2 H
HD
1/4 H 1/4 H
第 1 フィールド開始
VD
1/4 H 1/4 H
第 2 フィールド開始
VD
Fig. 164 フィールドの認識
MS0972-J-02
109
2012/12
[AK8826VN]
ラインと VD 信号入力の関係は次の通りです。
525 システム
525
1
2
3
4
5
6
7
8
9
10
11
Digital
Line-No.
HD
VD
Fig. 165 1st Field
Digital
Line-No.
262
263
264
265
266
267
268
269
270
271
272
273
274
HD
VD
Fig. 166 2nd Field
625 システム
622
623
624
625
1
2
3
4
5
6
7
8
319
320
Digital
Line-No.
HD
VD
Fig. 167 1st Field
310
311
312
313
314
315
316
317
318
Digital
Line-No.
HD
VD
Fig. 168 2nd Field
MS0972-J-02
110
2012/12
[AK8826VN]
■ 出力同期信号波形・バースト波形
(1) NTSC / NTSC-4.43 / PAL-M
(1-1)水平同期信号出力タイミング(SMPTE-170M)
Horizontal Blanking rise time
90%
50%
50%
Burst Envelope
rise time
90%
Sync rise time
10%
10%
Burst Height
90%
Burst
Horizontal
reference point
50%
50%
Sync Level
10%
Sync
H. ref. to Burst Start
H blanking start
to H-reference
H reference to Blanking End
Fig. 169
measurement
point
Total line period(derived)
Sync Level
Horizontal Blanking rise time
Sync rise time
Burst envelope rise time
H-Blanking start to H-reference
Horizontal Sync
Horizontal reference point to
burst start
H reference to H-blanking end
Burst *
Burst Height **
Recommended
tolerance
value
units
10% - 90%
10% - 90%
10% - 90%
50%
50%
63.556
40
140
140
300
1.5
4.7
+/- 1
+/- 20
+/- 20
+200 -100
+/- 0.1
+/- 0.1
usec
IRE
nsec
nsec
nsec
usec
usec
50%
19
defined by SC/H
cycles
50%
50%
9.2
9
40
+ 0.2 - 0.1
+/- 1
+/- 1
usec
cycles
IRE
* Burst 期間の測定はバースト振幅が 50%以上あるサブキャリアの、最初の半サイクルに先立つゼロ・クロス点として定義され
るバースト開始点と同定義による終了点の期間をいいます。
また、NTSC4.43 の場合、Burst 期間は 10cycles となります。
** PAL-M の Burst Height は 306mV となります。
19 cycles +/-10
9 cycles
50%
Fig. 170 NTSC カラーバースト信号
MS0972-J-02
111
2012/12
[AK8826VN]
(1-2) 垂直同期信号出力タイミング
3H
B
A
1
3H
E
0.5H
2
3
3H
F
D
4
5
C
6
7
8
20 +1/- 2Line
(レジスタにて設定)
3H
3H
9
20
3H
0.5H
263
264
265
266
267
268
269
270
271
272
273
284
Fig. 171
Symbol
A
B
C
D
E
F
Duration
429T
858T
31T
429T
858T
63T
Measurement point
Reference
50%
13.5MHz Clock
G
I
H
I
I
Equalizing Pulse
I
286mV
Serration Pulse
Fig. 172 Equalizing Pulse と Serration Pulse
Symbol
Measurement
point
Value
Field Period (derived)
16.6833
Frame period (derived)
33.3667
Vertical blanking start before first
50%
1.5
equalizing pulse
Vertical blanking
19* lines + 1.5 usec
(63.556usec x 20lines + 1.5usec)
Pre-equalizing duration
3
G
Pre-equalizing pulse width
50%
2.3
Vertical sync duration
3
H
Vertical serration pulse width
50%
4.7
Post-equalizing duration
3
G
Post-equalizing pulse width
50%
2.3
I
Sync rise time
140
* 20Line が V-Blank というものもあります。この値はレジスタにて設定可能です。
MS0972-J-02
112
Recommended
tolerance
units
msec
msec
+/- 0.1
usec
0
+/- 0.1
lines
usec
lines
usec
lines
usec
lines
usec
nsec
+/- 0.1
+/- 0.1
+/- 0.1
+/- 20
2012/12
[AK8826VN]
(1-3) 垂直同期信号タイミング及びバーストフェイズ
A
519
257
520
258
521
259
522
523
260
524
261
525
262
1
263
2
264
3
265
4
266
5
267
6
268
7
269
8
9
A
B
270
271
A
519
257
520
258
521
259
522
260
523
524
261
525
262
263
1
2
264
3
265
4
266
5
267
6
268
269
10
272
B
7
8
A
B
270
B
9
271
10
272
Fig. 173
A : Phase of Burst : nominal Value + 135
B : Phase of Burst : nominal Value - 135
MS0972-J-02
113
2012/12
[AK8826VN]
(2) PAL-B,D,G,H,I,N / PAL-60
(2-1) 水平同期信号出力タイミング
Horizontal Blanking rise time
90%
50%
50%
Burst Envelope
rise time
90%
Sync rise time
10%
10%
Burst Height
90%
Burst
Horizontal
reference point
50%
50%
Sync Level
10%
Horizontal Sync
H. ref. to Burst Start
H blanking start
to H-reference
H reference to Blanking End
Fig. 174
measurement
point
Total line period(derived)
Sync Level
Horizontal Blanking rise time
Sync rise time
Burst envelope rise time
H-Blanking start to H-reference
Horizontal Sync
Horizontal reference point to
burst start
H reference to H-blanking end
Burst
Burst Height
MS0972-J-02
value
Recommended
tolerance
units
64.0
300
0.3
0.2
+/- 0.1
+/- 0.1
1.5
4.7
+/- 0.3
+/- 0.2
usec
mV
usec
usec
nsec
usec
usec
50%
19
defined by SC/H
cycles
50%
50%
10.5
10
300
+/- 1
usec
cycles
mV
10% - 90%
10% - 90%
10% - 90%
50%
50%
114
2012/12
[AK8826VN]
(2-2) 垂直同期信号タイミング及びバーストフェイズ
PAL-B,D,G,H,I,N / PAL-60 (SD Block Control Register [SDVM3:SDVM2]-bit = 11 の場合)
A
308
620
308
620
309
621
309
621
310
622
311
623
310
622
312
624
311
623
625
312
624
313
314
1
313
625
315
2
314
1
316
3
315
2
317
4
316
3
318
5
317
4
5
319
320
A
B
6
7
A
B
318
319
A
B
6
B
322
321
322
8
320
7
321
8
Fig. 175
A : Phase of Burst : nominal Value + 135
B : Phase of Burst : nominal Value - 135
MS0972-J-02
115
2012/12
[AK8826VN]
■
Video ID
AK8826 はアスペクト比判別等を行うための Video ID (EIAJ CPR-1204)のエンコードをサポートしています。
この機能は CGMS としても利用されています。この機能を ON/OFF するためには SD/HD V-Blanking Control Register (R/W)
[Sub Address 0x12] の SDVBID-bit=1 とすることによって設定されます。また設定するデータは SD VBID-A Data1 Register
(R/W) [Sub Address 0x2A], SD VBID-A Data2 Register (R/W) [Sub Address 0x2B] に書き込みます。
なお、Video ID 情報は VBI 情報の中では最も優先順位の高い情報となります。
また、コンポーネントエンコードモード時の VIDEO ID の規定に関しては別項で記載しています。
VBID Data 更新タイミング
VD
Set Control Register
u-P Data
NEW DATA
DATA
OLD DATA
NEW DATA
Fig. 176
VBID Data コード割り付け
20bit のデータは WORD0 = 2bit、WORD1 = 4bit、WORD2 = 8bit、CRC = 6bit の構成とする。 CRC は AK8826 が自動的に
計算して付加します。CRC 多項式 X6+X+1 の初期値は全て1です。
bit1
bit20
DATA
WORD0
2bit
WORD1
4bit
WORD2
8bit
CRC
6bit
VBID 信号波形
Ref.
bit1 bit2 bit3

bit20
70IRE +/- 10IRE
0IRE + 10 IRE
 5 IRE
2.235usec +/- 50nsec
11.2usec +/- 0.3usec
49.1usec +/- 0.44usec
1H
Fig. 177
525/60 System
70IRE
20/283
振幅
エンコードライン
MS0972-J-02
116
2012/12
[AK8826VN]
■ Closed Caption
Closed Caption に関しては、【6. 共通機能仕様】の Closed Caption の項目(p.37) に記載しています。
3H218
■ WSS
WSS に関しては、【6. 共通機能仕様】の WSS の項目(p.38) に記載しています。
4H239
MS0972-J-02
117
2012/12
[AK8826VN]
9. ビデオ DAC 動作モード
ビデオ DAC 動作モードの動作について規定します。
■ ブロック図
Data
HDI
Level
Converter
DAC
Delay
(+/-3clk)
HDO
VDO
VDI
Fig. 178 ビデオ DAC 動作モードブロック図
■ 入力データ
入力データ
出力信号
動作
RGB565
RGB666
アナログ RGB
アナログ RGB
入力された RGB デジタルデータを DAC にてアナログ変換し出力します。
入力された RGB デジタルデータを DAC にてアナログ変換し出力します。
■ フルスケールコード及びレベル変換
ビデオ DAC モードでは入力データを 10-bit 拡張して出力します。
10-bit DAC へのフルスケール入力コードは次の通りです。
フルスケールコード
RGB565
R=0x3E0
G=0x3F0
B=0x3E0
RGB666
R=0x3F0
G=0x3F0
B=0x3F0
また、フルスケールコード入力時の DAC 出力レベルは DAC Control Register(R/W) [Sub Address 0x0D] の OLVL-bit 設定に
より、次の出力設定が可能です。
DAC Control Register
Sub Address 0x0D
bit 7
bit 6
Reserved
Reserved
OLVL-ibit
0
1
MS0972-J-02
bit 5
OLVL
bit 4
DTRSTN
bit 3
CVBSSEL
bit 2
DAC3EN
Default Value 0x00
bit 1
bit 0
DAC2EN
DAC1EN
出力レベル [V]
1.28 (typ)
0.7V (typ)
118
2012/12
[AK8826VN]
■ タイミング信号遅延機能
レジスタ設定により、入力されたタイミング信号(HD)を+/-3CLK 遅延させることが可能です。
遅延調整は Video DAC Delay Control Register(R/W) [Sub Address 0x51]
Video DAC Delay Control Register
Sub Address 0x51
bit 7
bit 6
bit 5
Reserved
Reserved
Reserved
bit 4
Reserved
bit 3
Resrved
bit 2
HDLY2
Default Value 0x00
bit 1
bit 0
HDLY1
HDLY0
遅延設定は HDLY[2:0]-bit にて行います。設定は 2 の補数です。
HDLY[2:0]-bit
000
001
010
011
111
110
101
MS0972-J-02
遅延量
遅延量 0
1CLK 遅延します。
2CLK 遅延します。
3CLK 遅延します
1CLK 早く出力します
2CLK 早く出力します
3CLK 早く出力します
119
2012/12
[AK8826VN]
9. AK8826 レジスタ定義
■ レジスタマップ
SubRegister
Address
0x00
HD Mode Register
0x01
HD VBI & Clip Level Control Register
0x02
HDYPBPR Delay Control Register
0x03
HD VBID Data 1 Register
0x04
HD VBID Data 2 Register
0x05
Reserved Register
0x06
Powerdown Mode Register
Default
R/W
Function
0x00
0x04
0x00
0x00
0x00
0x00
0x00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
コンポーネントブロックの設定を行います
VBI 期間設定、クリップ設定を行います
コンポーネントブロックの遅延調整用です
コンポーネントエンコードモード時の VBID データ設
定を行います。
リザーブレジスタです。
パワーダウン設定を行います。
0x07
HD Block Control Register
0x00
R/W
コンポーネントビデオエンコーダブロックの各
種設定を行います。
0x08
0x09
0x0A
0x0B
0x0C
0x0D
HD WSS Data 1 Register
HD WSS Data 2 Register
HD Block Miscellaneous Control Register
I/O Data Format Register
I/O Pin Control Register
DAC Control Register
0x00
0x00
0x00
0x00
0x00
0x00
R/W
R/W
R/W
R/W
R/W
R/W
コンポーネントエンコードモード時の WSS データ設
定を行います。
コンポーネントブロック各種機能設定を行います
I/O データ設定を行います
I/O ピンに関する設定を行います
DAC の制御を行います。
0x10
0x11
SD Blanking Set Register
SD Block Control Register
0xA1
0x10
R/W
R/W
0x12
SD/HD V-Blanking Control Register
0x00
R/W
0x13
SD Block Delay Register
0x00
R/W
0x14
SD Block FLT Register
0x00
R/W
0x15
0x16
0x17
0x18
0x19
0x1A
0x1B
0x1C
0x1D
0x1E
0x1F
0x20
0x21
0x22
0x23
0x24
0x25
0x26
0x27
0x28
0x29
0x2A
0x2B
0x2C
0x2D
0x2E
0x2F
0x30
0x31
0x32
0x33
0x34
0x35
Reserve Register
Sub Carrier Frequency Control Register
Sub Carrier Phase Control Register
SD WSS Data 1 Register
SD WSS Data 2 Register
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
0x00
0x00
0x00
0x00
0x00
0x0F
0xFC
0x20
0xD0
0x6F
0x0F
0x00
0x00
0x0C
0xF3
0x09
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
コンポジットモード時の VBI 期間設定を行います
コンポジットモード時の各種設定を行います
コンポジットモード時の VBI 期間の各種信号の出力
設定を行います
コンポジットモード時の遅延調整を行います
コンポジットモード時の輝度フィルタ帯域設定を行
います
リザーブレジスタです。
サブキャリアフェイズ調整を行います。
サブキャリア周波数の微調整を行います。
コンポジットモード時の WSS データ設定を行いま
す。
Closed Caption Data 1 Register
Closed Caption Data 2 Register
CC Extended Data 1 Register
CC Extended Data 2 Register
SD VBID-A Data1 Register
SD VBID-A Data2 Register
0x00
0x00
0x00
0x00
0x00
0x00
R/W
R/W
R/W
R/W
R/W
R/W
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
Reserved
Status Register
Device ID & Revision ID Register
0xE3
0xBD
0x66
0xB5
0x90
0xB2
0x7D
0x00
0x25
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R
R
0x38
TEST Register 1
0x00
R/W
MS0972-J-02
120
リザーブレジスタです
コンポジットエンコーダモード時の Closed Caption
データ設定を行います。
コンポジットエンコーダモード時の Closed Caption
Extended データ設定を行います
コンポジットエンコーダモード時の VBID データ設定
を行います。
リザーブレジスタです
ステータスレジスタです
デバイス ID 及びリビジョン ID を示します
テストレジスタです
2012/12
[AK8826VN]
0x39
0x3A
0x3B
0x3C
0x3D
0x3E
0x3F
0x40
0x41
0x42
0x43
0x44
0x45
0x46
0x47
0x48
0x49
0x4A
0x4B
0x4C
0x4D
0x4E
0x4F
0x50
0x51
TEST Regster 2
TEST Regster 3
TEST Regster 4
TEST Regster 5
TEST Regster 6
TEST Regster 7
TEST Regster 8
VBID-B Header Data Register
VBID-B Version Number Register
VBID-B Payload Packet Length Register
VBID-B Payload Data1 Register
VBID-B Payload Data2 Register
VBID-B Payload Data3 Register
VBID-B Payload Data4 Register
VBID-B Payload Data5 Register
VBID-B Payload Data6 Register
VBID-B Payload Data7 Register
VBID-B Payload Data8 Register
VBID-B Payload Data9 Register
VBID-B Payload Data10 Register
VBID-B Payload Data11 Register
VBID-B Payload Data12 Register
VBID-B Payload Data13 Register
VBID-B Payload Data14 Register
Video DAC Delay Control Register
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x08
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
0x00
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
テストレジスタです
テストレジスタです
テストレジスタです
テストレジスタです
テストレジスタです
テストレジスタです
テストレジスタです
VBID Header データの設定を行います
VBID Version Number レジスタです
VBID パケット長を示すレジスタです
VIBD Payload データ設定を行います
VIBD Payload データ設定を行います
VIBD Payload データ設定を行います
VIBD Payload データ設定を行います
VIBD Payload データ設定を行います
VIBD Payload データ設定を行います
VIBD Payload データ設定を行います
VIBD Payload データ設定を行います
VIBD Payload データ設定を行います
VIBD Payload データ設定を行います
VIBD Payload データ設定を行います
VIBD Payload データ設定を行います
VIBD Payload データ設定を行います
VIBD Payload データ設定を行います
高速ビデオ DAC モード動作時nディレイ調整です
注意)
次ページ以降、「Reserved」のみ記載されている Reserved ビットには何を書き込んでも構いません。
「Reserved 0 を書き込んでください。」と記載されている項目は必ず「0」を書き込んでください。
またテスト用レジスタ (TEST Register 1~TETS Register 8) には初期値(0x00)以外の値を書き込まないでください。
MS0972-J-02
121
2012/12
[AK8826VN]
HD Mode Register (R/W) [Sub Address 0x00]
【コンポーネントエンコーダブロック用レジスタ】
AK8826 のコンポーネントビデオエンコーダモードに関しての設定を行います。
Sub Address 0x00
bit 7
bit 6
HDCBG
HDBBG
0
0
bit 5
HDSETUP
0
HD Mode Register (R/W) [Sub Address 0x00]
BIT Register Name
bit 4
bit 3
HDEAVDEC
HDCEA861
Default Value
0
0
R/W
bit 0
HDRFRSH
Refresh Rate bit
R/W
bit1
~
bit2
HDMODE0
~
HDMODE1
Mode Set bit
R/W
bit3
HDCEA861
H/V timing std bit
R/W
bit 4
HDEAVDEC
EAV Decode bit
R/W
bit 5
HDSETUP
HD Setup-bit
R/W
bit 6
HDBBG
HD Black Burst bit
R/W
bit 7
HDCBG
HD Color Bar bit
R/W
MS0972-J-02
bit 2
HDMODE1
0
Default Value 0x00
bit 1
bit 0
HDMODE0
HDRFRSH
0
0
Definition
リフレッシュレートを定義します。
0 : 60Hz
1 : 50Hz
入出力信号を定義します。
[MODE1:MODE0]
00 : 525i/625i
01 : 525p/625p
10 : 1080i
11 : 720p
HD/Vsyn に同期をとるときの関係を指定します
0 : AK8826 のタイミングで取り込みます
1 : CEA861D に規定されるタイミングで取り込みます
EAVDEC : 1 の時、このビットは無視されます
AK8826 の同期方式を設定します。
0: HD/VD 信号に同期します。(スレーブモード)
1: EAV にて同期をとります。
コンポーネントビデオエンコーダモード時にセットアップ処理を
行います。
0: セットアップ処理を行いません。
1: セットアップ処理を行います。
ブラックバースト出力設定を行います。
0: 通常出力です。
1: ブラックバースト信号を出力します。
カラーバー出力と同時に設定された場合ブラックバーストが優先
になります。
カラーバー出力設定を行います。
0: 通常出力です。
1: カラーバー信号を出力します。
ブラックバースト出力と同時に設定された場合ブラックバースト
が優先になります。
122
2012/12
[AK8826VN]
HD VBI & Clip Level Control Register (R/W) [Sub Address 0x01]
【コンポーネントエンコーダブロック用レジスタ】
VBI 期間の設定及びクリップ値を設定します。
Sub Address 0x01
bit 7
bit 6
HDCLPLVL1 HDCLPLVL0
0
0
bit 5
Reserved
0
bit 4
bit 3
Reserved
Reserved
Default Value
0
0
bit 2
HDVUNMSK
1
Default Value 0x04
bit 1
bit 0
HDVL1
HDVL0
0
0
HD VBI & Clip Level Control Register (R/W) [Sub Address 0x01]
BIT Register Name
R/W
Definition
垂直ブランキング期間を設定します
初期値(20 ライン)にたいして垂直ブランキング期間の最後のラ
インが変化します
bit 0
HDVL0
[HDVL1:HDVL0]-bit
~
~
HD VB Setting
R/W
01:1 ライン長くなります
bit 1
HDVL1
00: 初期値です
11: 1 ライン短くなります
10: 2 ライン短くなります
V-Blank 期間入力データをマスクするかしないかを設定するビッ
トです。
0: V-Blank 期間はマスクされます。(出力は黒が出力されます。)
1: V-Blank 期間はマスクされません。(VBlank 期間も入力データが
出力されます。)
マスクされない期間はモードにより次の通りに設定されます。
bit 2
HDVUNMSK
V-Blank UnMask bit
R/W 525i :
10 – 20(+/-HDVL[1:0])ライン 及び
273-283(+/-HDVL[1:0])ライン
525P :
13 – 42(+/-HDVL[1:0])ライン
625P :
6 – 44(+/-HDVL[1:0])ライン
1080i :
7 – 20(+/-HDVL[1:0])ライン及び
569 – 583(+/-HDVL[1:0])ライン
750P :
6 – 24(+/-HDVL[1:0])ライン
bit3
~
bit5
bit 6
~
bit7
Reserved
HDCLPLVL0
~
HDCLPLVL1
MS0972-J-02
Reserved bit
HD Clamp Level bit
0 を書き込んでください。
R/W
Reserved
R/W
コンポーネントビデオエンコーダモード動作時のオーバーサンプ
リングフィルタの出力のアンダーシュート部分を所定のレベルで
クリップします。
[HDCLPLVL1:HDCLPLVL0] =
00: クリップ処理は行いません。
01: 約-7.0 IRE でクリップします。
10: 約-1.5 IRE でクリップします。
11: 設定禁止
123
2012/12
[AK8826VN]
HDYPBPR Delay Control Register (R/W) [Sub Address 0x02]
【コンポーネントエンコーダブロック用レジスタ】
コンポーネントビデオエンコードモード時の Y 信号及び Pb/Pr 信号の遅延量を設定します。
Sub Address 0x02
bit 7
bit 6
Reserved
PBPRDLY2
0
0
bit 5
PBPRDLY1
0
bit 4
bit 3
PBPRDLY0
Reserved
Default Value
0
0
bit 2
HDYDELAY2
0
Default Value 0x00
bit 1
bit 0
HDYDEALY1 HDYDELAY0
0
0
HDYPBPR Delay Control Register (R/W) [Sub Address 0x02]
BIT Register Name
R/W
Definition
輝度信号遅延量を設定します。遅延は同期信号からの遅延となり
ま す 。 遅 延 量 は 480i/p モ ー ド の 場 合 27MHz ク ロ ッ ク 、
1080i/720p モードの場合 74.25MHz クロックです。
このビット操作では HDPb/HDPr も HDY と同様に動きます。
[HDYDELAY2:HDYDELAY0]-bit
000 : 遅延量 0
bit 0
HDYDELAY0
~
~
HDY Delay Set bits
R/W 001 : 1CLK 遅延します。
bit 2
HDYDELAY2
010 : 2CLK 遅延します。
011 : 3CLK 遅延します。
111 : 1CLK 早く出力します。
110 : 2CLK 早く出力します。
101 : 3CLK 早く出力します。
100 : 設定禁止
bit 3
Reserved
Reserved bit
R/W Reserved 0 を書き込んでください。
色差信号遅延量を設定します。遅延は輝度信号からの遅延となり
ます。
遅延量は 480i/モードの場合 27MHz クロック、1080i/720p モード
の場合 74.25MHz クロックです。
遅延量の設定により PBPR 共に同量遅延します。
[PBPRDLY2: PBPRDLY0]-bit
bit 4
PBPRDLY0
000 : 遅延量 0
~
~
C Delay Set bits
R/W
001 : 1CLK 遅延します。
bit 6
PBPRDLY2
010 : 2CLK 遅延します。
011 : 3CLK 遅延します。
111 : 1CLK 早く出力します。
110 : 2CLK 早く出力します。
101 : 3CLK 早く出力します。
100 : 設定禁止
bit 7
Reserved
Reserved bit
R/W Reserved 0 を書き込んでください。
MS0972-J-02
124
2012/12
[AK8826VN]
HD VBID Data 1 Register (R/W) [Address 0x03]
HD VBID Data 2 Register (R/W) [Address 0x04]
【コンポーネントエンコーダブロック用レジスタ】
VBID(CGMS-A)のデータを設定するレジスタです。
CRCC データは自動的に附加されます。
Address 0x03
bit 7
HDVBIDEN
bit 6
Reserved
bit 5
HDVBID1
0
0
0
Address 0x04
bit 7
HDVBID7
bit 6
HDVBID8
bit 5
HDVBID9
0
0
0
HD VBID Data 1 Register (R/W) [Address 0x03]
BIT Register Name
bit 4
bit 3
HDVBID2
HDVBID3
Default Value
0
0
bit 2
HDVBID4
bit 4
bit 3
HDVBID10
HDVBID11
Default Value
0
0
bit 2
HDVBID12
R/W
bit 0
~
bit 5
HDVBID6
~
HDVBID1
VBID DATA bit
R/W
bit 6
Reserved
Reserved bit
R/W
bit 7
HDVBIDEN
VBID Enable bit
R/W
HD VBID Data 2 Register (R/W) [Address 0x04
BIT
Register Name
bit 0
~
bit 7
HDVBID14
~
HDVBID7
VBID Data bit
R/W
R/W
0
0
Default Value 0x00
bit 1
bit 0
HDVBID5
HDVBID6
0
0
Default Value 0x00
bit 1
bit 0
HDVBID13
HDVBID14
0
0
Definition
HD 信号 Y 出力に載せる VBID(CGMS-A)データを設定します。
設定するデータは HDVBID1~HDVBID6 です。
HDVBID7~HDVBID14 は HDVBID Data 2 Register に設定してく
ださい。
Reserved 0 を書き込んでください。
HD 信号 Y に VBID(CGMS-A)信号を重畳する場合に設定します。
重畳するラインは MODE Register の[MODE1:MODE0]-bits によっ
て自動的に判断されます。
0 : CGMS-A 機能は OFF です。
1 : CGMS-A 信号を重畳します。
Definition
HD 信号 Y 出力に載せる VBID(CGMS-A)データを設定します。
設定するデータは HDVBID7~HDVBID14 です。
HDVBID1~HDVBID6 は HD VBID Data 1 Register に設定してくだ
さい。
・VBID(CGMS)データの出力について
VBID(CGMS)データは所定の出力ラインに対し、その 2 ライン前が終わるまでに I2C による書き込みを終了させます。
MS0972-J-02
125
2012/12
[AK8826VN]
Reserved Register (R/W) [Sub Address 0x05]
リザーブレジスタです。
Sub Address 0x05
bit 7
bit 6
Reserved
Reserved
0
0
bit 5
Reserved
0
Reserved Register (R/W) [Sub Address 0x05]
BIT Register Name
bit 0
~
Reserved
Reserved bit
bit 7
MS0972-J-02
bit 4
bit 3
Reserved
Reserved
Default Value
0
0
R/W
R/W
bit 2
Reserved
0
Default Value 0x00
bit 1
bit 0
Reserved
Reserved
0
0
Definition
Reserved
126
0 を書き込んでください。
2012/12
[AK8826VN]
Powerdown Mode Register (R/W) [Sub Address 0x06]
【ブロック共通レジスタ】
パワーダウン設定を行います。
Sub Address 0x06
< HD Block >
bit 7
bit 6
bit 5
Reserved
Reserved
Reserved
0
0
0
bit 4
bit 3
Reserved
Reserved
Default Value
0
0
BIT
Register Name
bit 0
~
bit 1
SLPEN0
~
SLPEN1
Sleep Enable bit
R/W
bit 2
PLLPDN
PLL Power Down bit
R/W
bit 3
~
bit 6
Reserved
Reserved bit
R/W
MS0972-J-02
R/W
bit 2
PLLPDN
0
Default Value 0x00
bit 1
bit 0
SLPEN1
SLPEN0
0
0
Definition
スリープモードの設定を行います。
SLPEN[1:0]=
00: 通常動作状態
01: 設定禁止
10: 設定禁止
11: I2C インターフェースブロック以外のブロックがパワーダウ
ン状態になります。
PLL パワーダウン制御を行います。
0: PLL はパワーダウン状態です。
1: PLL 動作状態です。
Reserved
127
0 を書き込んでください。
2012/12
[AK8826VN]
HD Block Control Register (R/W) [Sub Address 0x07]
【コンポーネントエンコーダブロック用レジスタ】
コンポーネントビデオエンコーダブロックの各種設定を行います。
Sub Address 0x07
bit 7
bit 6
HDWSS
HDCFLT1
0
bit 5
HDCFLT0
0
0
HD Block Control Register
BIT Register Name
bit 4
bit 3
HDYFLT1
HDYFLT0
Default Value
0
0
R/W
bit 0
HDVRATIO
Video ratio bit
R/W
bit 1
COLSNCEN
Color SYNC Enable bit
R/W
bit 2
Reserved
Reserved-bit
R/W
HDY Filter select
R/W
Bit3
~
bit4
HDYFLT0
~
HDYFLT1
Bit5
~
bit6
HDCFLT0
~
HDCFLT1
HDPBPR
Filter select
R/W
bit 7
HDWSS
WSS set bit
R/W
MS0972-J-02
bit 2
Reserved
bit 1
COLSNCEN
0
0
Default Value 0x00
bit 0
HDVRATIO
0
Definition
D1/60Hz 時 286/714 比率のビデオを出します
0 : 300/700 比率のビデオを出力します(770.2-A)
1 : 286/714 比率のビデオを出力します(770.1-A)
コンポーネント PbPr 信号に同期信号をつける場合に設定します。
0: PbPr 信号に同期信号を付加しません。
1: PbPr 信号に同期信号を付加します。
Reserved 0 を書き込んでください。
HDY ビデオ信号帯域制限フィルタを指定します
[HDYFLT 1: HDYFLT 0] =
00 : Normal
01 : Mild
10 : Soft
11 : Normal
HDPBPR ビデオ信号帯域制限フィルタを指定します
[HDCFLT 1: HDCFLT 0] =
00 : Normal
01 : Mild
10 : Soft
11 : Normal
WSS 信号をエンコードします。 D1/50Hz 及び D2/50Hz 出力時の
み ON になります。
0 : WSS off
1 : WSS on
128
2012/12
[AK8826VN]
HD WSS Data 1 Register (R/W) [Sub Address 0x08]
HD WSS Data 2 Register (R/W) [Sub Address 0x09]
【コンポーネントエンコーダブロック用レジスタ】
コンポーネントエンコーダモード時の WSS データの設定を行います。
Sub Address 0x08
bit 7
bit 6
HDG2-7
HDG2-6
0
0
Sub Address 0x09
bit 7
bit 6
Reserved
Reserved
0
0
bit 5
HDG2-5
0
bit 5
HDG4-13
0
bit 4
bit 3
HDG2-4
HDG1-3
Default Value
0
0
bit 2
HDG1-2
bit 4
bit 3
HDG4-12
HDG4-11
Default Value
0
0
bit 2
HDG3-10
0
0
Default Value 0x00
bit 1
bit 0
HDG1-1
HDG1-0
0
0
Default Value 0x00
bit 1
bit 0
HDG3-9
HDG3-8
0
0
注) WSS データは 0x08、0x09 の順に書き込みます。WSS Data の 2 バイト目(0x19)が書き込まれた時に、はデータが更新さ
れたと判断し次のビデオライン(D1 モード時 Line23 / D2 モード時 43 ライン)にエンコードします。
なお、データは新しいデータが更新されまで保持されます。
MS0972-J-02
129
2012/12
[AK8826VN]
HD Block Miscellaneous Control Register (R/W) [Sub Address 0x0A]
【コンポーネントエンコーダブロック用レジスタ】
AK8826 の入出力データに関しての設定を行います。
Sub Address 0x0A
bit 7
bit 6
Reserved
Reserved
0
bit 5
STD770_2C
0
0
bit 4
bit 3
HDCEA805B CCWSSSUE
Default Value
0
0
BIT
Register Name
bit 0
~
bit 1
HDAFLT0
~
HDAFLT1
HD Aparteu FIilter Set
bit
R/W
bit 2
Reserved
Reserved
R/W
bit 3
CCWSSSUE
CC,
WSS,
Enable bit
bit 4
HDCEA805B
CEA 805B Encode bit
R/W
bit 5
STD770_2C
CEA 770.2-C bit
R/W
bit 6
~
bit 7
Reserved
Reserved
R/W
MS0972-J-02
R/W
Setup
R/W
bit 2
Reserved
0
Default Value 0x00
bit 1
bit 0
HDAFLT1
HDAFLT0
0
0
Definition
コンポーネントビデオエンコードモード時のアパーチャ補正フィ
ルタを設定します。
[AFLT1:AFLT0]
00: Mode0 (初期値)
01: Mode1
10: Mode2
11: Mode3
アパーチャ補正は Mode0 が最も弱く、Mode3 が最も強い補正に
なっています。
Reserved 0 を書き込んでください。
CC, WSS 挿入時、そのラインにおける Setup レベルアップを制御
します。
0: setup によるレベルアップは適用しません。
1: SEtup によるレベルアップを適用します。
但し、挿入信号の振幅値変更はしません。
CEA805B TypeB データのエンコード制御を行います。
0: エンコードしません。
1: エンコードします。
CEA770.2-C への対応ビットです。
0: CEA770.2.A 規格に対応します。
1: CEA770.2.C 規格に対応します。
Reserved
130
0 を書き込んでください。
2012/12
[AK8826VN]
I/O Data Format Register (R/W) [Sub Address 0x0B]
【ブロック共通レジスタ】
AK8826 の入出力データに関しての設定を行います。
Sub Address 0x0B
bit 7
bit 6
HDSDMASE
YC2RGB
0
bit 5
Reserved
0
BIT
Register Name
bit 0
~
bit 1
INPFMT0
~
INPFMT1
bit 2
~
bit 3
CONVMOD0
~
CONVMOD1
bit 4
DTFMT
bit 5
0
bit 4
bit 3
DTFMT
CONVMOD1
Default Value
0
0
R/W
Input Data Format bit
R/W
Convert Module Select
bit
R/W
Data Format bit
R/W
Reserved
Reserved bit
R/W
bit 6
YC2RGB
YCbCr to RGB bit
R/W
bit 7
HDSDMASE
HD/SD
Mastermode
Enable bit
R/W
bit 2
CONVMOD0
0
Default Value 0x00
bit 1
bit 0
INPFMT1
INPFMT0
0
0
Definition
入力データのフォーマットを設定します。
[INPFMT1: INPFMT0]
00: 8bit でデータ入力します。
01: 16bit でデータ入力します。*
10: 18bit でデータ入力します。
11: 設定禁止
データ変換モジュールを設定します。
CONVMOD[1:0]=
00: コンポジットビデオエンコーダモードで動作します。
DAC への接続はコンポジットモジュールになります。
但し、DAC からの出力信号は DAC Set Register で設定する
必要があります。
また、コンポーネントビデオエンコーダモジュールは
スリープ状態になります。
01: コンポーネントビデオエンコーダモードで動作します。
DAC への接続はコンポーネントモジュールになります。
また、コンポジットビデオエンコーダモジュールは
スリープ状態になります。
10: ビデオ DAC モードで動作します。
DAC への接続はビデオ DAC 動作モジュールからになります。
このとき、コンポーネントビデオエンコーダモジュールと
コンポジットビデオエンコーダモジュールはスリープ状態に
なります。
11: 設定禁止
入力データの形式を設定します。
0: 入力データは YCbCr データ形式です。
1: 入力データは RGB データ形式です。
Reserved 0 を書き込んでください。
YCbCr データを入力し RGB データを出力するときに設定します。
このモードは CONVMOD[1:0]=[01]の時にのみ有効になります。
0: YCbCr データは RGB 変換されません。
1: 入力された YCbCr データを RGB アナログ信号に変換します。
HDBBG-bit / HDCBG-bit / SDBBG-bit / SDCBG-bit 設定時の同期
モードを設定します。
0: ブラックバースト、カラーバー出力は外部同期で動作します。
1: ブラックバースト、カラーバー出力は自走タイミングで動作し
ます。
* YCbCr 16bit データ入力時に、コンポジットビデオ信号及び S ビデオ信号を出力することはできません。
MS0972-J-02
131
2012/12
[AK8826VN]
I/O Pin Control Register (R/W) [Sub Address 0x0C]
【ブロック共通レジスタ】
I/O ピンの属性他の設定します。
Sub Address 0x0C
bit 7
bit 6
VDOEN
HDOEN
0
bit 5
VDI_INV
0
0
bit 4
bit 3
HDI_INV
Reserved
Default Value
0
0
0
Default Value 0x00
bit 1
bit 0
HDOPOL
CLKINV
0
0
BIT
Register Name
bit 0
CLKINV
Clock Invert -bit
R/W
bit 1
HDOPOL
HDO Polarity bit
R/W
bit 2
VDOPOL
VDO Polarity bit
R/W
bit 3
Reserved
Reesrved
R/W
Reserved
R/W
コンポーネントエンコーダ及びコンポジットビデオエンコーダブ
ロックに入力する同期 HD タイミング信号の極性を指定します。
0 : アクティブ Lo
1 : アクティブ Hi
bit 4
HDI_INV
R/W
bit 2
VDOPOL
HD pol select
bit 5
VDI_INV
VD pol select
R/W
bit 6
HDOEN
HDO Output Enable bit
R/W
bit 7
VDOEN
VDO Ouput Enable bit
R/W
MS0972-J-02
Definition
CLKIN に入力するクロックのデータ取り込みエッジを設定しま
す。
0: クロックの立ち上がりエッジでデータを取り込みます。
1: クロックの立ち下がりエッジでデータを取り込みます。
HDO から出力される極性を設定します。
0: 入力極性のままの出力になります。
1: 入力極性を反転して出力します。
VDO から出力される極性を設定します。
0: 入力極性のままの出力になります。
1: 入力極性を反転して出力します。
0 を書き込んでください。
コンポーネントエンコーダ及びコンポジットビデオエンコーダブ
ロックに入力する同期 VD タイミング信号の極性を指定します。
0 : アクティブ Lo
1 : アクティブ Hi
HDO ピンからの出力を制御します。
0: HDO ピンから信号を出力しません。
1: HDO ピンから信号を出力します。
VDO ピンからの出力を制御します。
0: VDO ピンから信号を出力しません。
1: VDO ピンから信号を出力します。
132
2012/12
[AK8826VN]
DAC Control Register(R/W) [Sub Address 0x0D]
【ブロック共通レジスタ】
DAC に関する設定を行います。
Sub Address 0x0D
bit 7
bit 6
Reserved
Reserved
0
bit 5
OLVL
0
0
bit 4
bit 3
DTRSTN
CVBSSEL
Default Value
0
0
BIT
Register Name
bit 0
DAC1EN
DAC1 Enable bit
R/W
bit 1
DAC2EN
DAC2 Enable bit
R/W
bit 2
DAC3EN
DAC3 Enable bit
R/W
bi 3
CVBSSEL
CVBS Select bit
R/W
bit 4
DTRSTN
Data Clear bit
R/W
bit 5
OLVL
Output Level bit
R/W
bit 6
~
bit 7
Reserved
Reserved bit
R/W
MS0972-J-02
R/W
bit 2
DAC3EN
0
Default Value 0x00
bit 1
bit 0
DAC2EN
DAC1EN
0
0
Definition
DAC1 の出力を制御します。
0: DAC OFF です。DAC 出力は Hi-z 状態になります。
1: DAC ON です。
DAC2 の出力を制御します。
0: DAC OFF です。DAC 出力は Hi-z 状態になります。
1: DAC ON です。
DAC3 の出力を制御します。
0: DAC OFF です。DAC 出力は Hi-z 状態になります。
1: DAC ON です。
コンポジットビデオ信号の出力 DAC を選択します。
0: DAC3 から出力されます。
1: DAC1 から出力されます。
データパス内をリセットします。
0: データパス内初期化します。
1: 解除します。
DAC 出力レベルを制御します。
ビデオ DAC モードのときのみ有効です。
(コンポーネントビデオエンコーダ動作時及びコンポジットビデ
オエンコーダ動作時は 1 に設定しないでください。)
0: 0xFF のデータ入力時 約 1.28V の出力になります。
1: 0xFF のデータ入力時 約 0.7V の出力になります。
Reserved
133
0 を書き込んでください。
2012/12
[AK8826VN]
SD Blanking Set Register (R/W) [Sub Address 0x10]
【コンポジットエンコーダブロック用レジスタ】
コンポジットビデオエンコーダモード時のブランキング期間及び同期モードを設定します。
Sub Address 0x10
bit 7
bit 6
SDBLN4
SDBLN3
1
bit 5
SDBLN2
0
1
bit 4
bit 3
SDBLN1
SDBLN0
Default Value
0
0
Default Value 0xA1
bit 1
bit 0
Reserved
REC656
0
0
1
BIT
Register Name
bit 0
REC656
REC 656 bit
R/W
Reserved
Reserved bit
R/W
Reserved
SDBLN0
~
SDBLN4
SD Blanking Line No.
R/W
V ブランキング期間を設定します。初期値は 20 ラインまでをブラ
ンキング期間として設定されています。VBID や CC が有効のとき
VBID や CC 等のブランキング情報出力が優先されます。
bit 1
~
bit 2
bit 3
~
bit 7
MS0972-J-02
R/W
bit 2
Reserved
Definition
ITU-R BT656 規格で同期をとります。
0: H/V スレーブモード同期モードです。
1: 656 I/F で同期をとります。
134
0 を書き込んでください。
2012/12
[AK8826VN]
SD Block Control Register (R/W) [Sub Address 0x11]
【コンポジットエンコーダブロック用レジスタ】
出力する信号を設定するためのレジスタです。
Sub Address 0x11
bit 7
bit 6
SDBBG
SDCBG
0
BIT
0
0
Register Name
bit 0
~
bit 3
SDVM0
~
SDVM3
bit 4
SCR
bit 5
SDSETUP
bit 6
SDCBG
bit 7
bit 5
SDSETUP
SDBBG
bit 4
bit 3
SCR
SDVM3
Default Value
1
0
R/W
bit 2
SDVM2
0
Default Value 0x10
bit 1
bit 0
SDVM1
SDVM0
0
0
Definition
[SDVM1:SDVM0]-bit
00 : 3.57954545 MHz
01 : 3.57561188 MHz
10 : 3.5820558 MHz
11 : 4.43361875 MHz
Video Mode 0 Register
~
Video Mode 3 Register
R/W
Sub Carrier Reset bit
R/W
SD Setup-bit
R/W
SD Color Bar Generator
Control bit
R/W
SD
Black
Burst
Generator Control bit
R/W
[SDVM3:SDVM2]-bit
00 : 525/60
01 : 525/60 PAL (PAL-M etc.)
10 : Reserved
11 : 625/50 PAL (PAL-B,D,G,H,I,N)
カラーシーケンス毎のサブキャリアのリセットの有無を
設定します。
0 : サブキャリアのリセットはしません。
1 : サブキャリアのリセットを行います。
NTSC : 2 フレームに 1 回リセットを行います。
PAL : 4 フレームに 1 回リセットを行います。
コンポジットエンコーダモード時のセットアップ設定です。
0: セットアップ処理を行いません。
1: セットアップ処理を行います。
コンポジットエンコーダモード時のカラーバー出力設定です。
0: 入力データをエンコードします。
1: カラーバー出力をします。
ブラックバースト出力と同時に設定された場合ブラックバースト
が優先になります。
SDMAS-bit により自走出力をします。
コンポジットエンコーダモード時のブラックバースト信号出力設
定です。
0: 入力データをエンコードします。
1: ブラックバースト信号を出力します。
カラーバー出力と同時に設定された場合ブラックバーストが優先
になります。
SDMAS-bit により自走出力をします。
なお、各規格に対する VM3-VM0 の設定は次の通りとなります。
NTSC
PAL-B,D,G,H,I
PAL-M
PAL-60
NTSC-4.43
MS0972-J-02
SDVM3:SDVM0
0000
1111
0101
0111
0011
135
2012/12
[AK8826VN]
SD/HD V-Blanking Control Register (R/W) [Sub Address 0x12]
【コンポーネントエンコーダ・コンポジットエンコーダブロック用レジスタ】
コンポジットエンコーダモード時の V ブランキング期間のデータ設定するためのレジスタです。
Sub Address 0x12
bit 7
bit 6
Reserved
Reserved
0
bit 5
Reserved
0
0
bit 4
bit 3
Reserved
SDWSS
Default Value
0
0
BIT
Register Name
bit 0
SDVBID
SD Video ID bit
R/W
bit 1
SDHDCC21
Closed Caption bit
R/W
bit 2
SDHDCC284
Closed
Caption
Extended Data bit
R/W
bit 3
SDWSS
WSS set bit
R/W
bit 4
~
bit 7
Reserved
Reserved bit
R/W
MS0972-J-02
R/W
bit 2
SDHDCC284
Default Value 0x00
bit 1
bit 0
SDHDCC21
SDVBID
0
0
0
Definition
コンポジットビデオエンコーダモード時の Video ID を設定します。
0: VBID OFF
1: VBID ON
コンポジットビデオエンコーダモード時及びコンポーネントビデ
オエンコードモード時の Closed Caption データ設定の On/Off 設定
します。
0: OFF
1: ON
コンポジットビデオエンコーダモード時及びコンポーネントビデ
オエンコード時の Closed Caption Extended データ設定の On/Off
設定します。
0: OFF
1: ON
コンポジットビデオエンコーダモード時の WSS データ設定の
On/Off 設定します。
0: OFF
1: ON
Reserved
136
0 を書き込んでください。
2012/12
[AK8826VN]
SD Block Delay Register (R/W) [Sub Address 0x13]
【コンポジットエンコーダブロック用レジスタ】
出力する信号の YC ディレイ値を調整します。
Sub Address 0x13
bit 7
bit 6
SDCLPLVL1 SDCLPLVL0
0
BIT
bit 0
~
bit 2
bit 5
SYD2
0
0
Register Name
Reserved
bit 3
~
bit 5
SYD0
~
SYD2
bit 6
~
bit 7
SDCLPLVL0
~
SDCLPLVL1
MS0972-J-02
bit 4
bit 3
SYD1
SYD0
Default Value
0
0
R/W
Reserved bit
R/W
S-video Y Delay bit
R/W
SD Clip Level Set bit
R/W
bit 2
Reserved
0
Default Value 0x00
bit 1
bit 0
Reserved
Reserved
0
0
Definition
Reserved
0 を書き込んでください。
SDY,SDC は相互に+/-3 システムクロック(27MHz)分前後にずらす
ことが可能です
[SYD2:SYD0]-bit
101 : SDY は SDC に対して 1clock 早く出力されます。
110 : SDY は SDC に対して 2clock 早く出力されます。
111 : SDY は SDC に対して 3clock 早く出力されます。
000 : SDY は SDC に Delay はありません。
001 : SDY は SDC に対して 1clock 遅れて出力されます。
010 : SDY は SDC に対して 2clock 遅れて出力されます。
011 : SDY は SDC に対して 3clock 遅れて出力されます。
100: 設定禁止
オーバーサンプリングフィルタ出力のアンダーシュート部分を所
定のレベルでクリップします。
00: クリップしません。
01: 約-7.0 IRE でクリップします。
10: 約-1.5 IRE でクリップします。
11: 設定禁止
137
2012/12
[AK8826VN]
SD Block FLT Register (R/W) [Sub Address 0x14]
【コンポジットエンコーダブロック用レジスタ】
コンポジットビデオ信号の輝度帯域制限フィルタを設定します。
Sub Address 0x14
bit 7
bit 6
Reserved
Reserved
0
BIT
bit 0
~
bit 2
bit 5
Reserved
0
0
Register Name
Reserved
bit 4
bit 3
SDYFLT1
SDYFLT0
Default Value
0
0
R/W
Reserved bit
bit 2
Reserved
0
Default Value 0x00
bit 1
bit 0
Reserved
Reserved
0
0
Definition
R/W
Reserved
0 を書き込んでください。
bit 3
~
bit 4
SDYFLT0
~
SDYFLT1
SDY FIlter Select bit
R/W
コンポジットビデオ信号の輝度帯域制限フィルタを指定します。
[SDYFLT1:SDYFLT0]=
00: Normal
01: Mid
10: Soft
11: 設定禁止
bit 5
~
bit 7
Reserved
Reserved
R/W
Reserved
MS0972-J-02
138
0 を書き込んでください。
2012/12
[AK8826VN]
Reserve Register (R/W) [Sub Address 0x15]
【コンポジットエンコーダブロック用レジスタ】
リザーブレジスタです。
Sub Address 0x15
bit 7
bit 6
Reserved
Reserved
0
BIT
bit 0
~
bit 7
bit 5
Reserved
0
0
Register Name
Reserved
MS0972-J-02
bit 4
bit 3
Reserved
Reserved
Default Value
0
0
R/W
Reserved bit
R/W
bit 2
Reserved
0
Default Value 0x00
bit 1
bit 0
Reserved
Reserved
0
0
Definition
Reserved
139
0 を書き込んでください。
2012/12
[AK8826VN]
Sub Carrier Frequency Control Register (R/W) [Sub Address 0x16]
【コンポジットエンコーダブロック用レジスタ】
サブキャリア周波数を設定します。
Sub Address 0x16
bit 7
bit 6
SUBF7
SUBF6
0
BIT
bit 0
~
bit 7
0
Register Name
SUBF0
~
SUBF7
MS0972-J-02
bit 5
SUBF5
0
bit 4
bit 3
SUBF4
SUBF3
Default Value
0
0
R/W
Sub Carrier Frequency
control bit
R/W
bit 2
SUBF2
0
Default Value 0x00
bit 1
bit 0
SUBF1
SUBF0
0
0
Definition
サブキャリアの微調整を行います。周波数の調整は
+127~-128
調整ステップ : 0.8Hz となります。
140
2012/12
[AK8826VN]
Sub Carrier Phase Control Register (R/W) [Sub Address 0x17]
【コンポジットエンコーダブロック用レジスタ】
サブキャリアフェイズを設定します。
Sub Address 0x17
bit 7
bit 6
SUBP7
SUBP6
0
0
BIT
Register Name
bit 0
~
bit 7
SUBP0
~
SUBP7
MS0972-J-02
bit 5
SUBP5
0
bit 4
bit 3
SUBP4
SUBP3
Default Value
0
0
R/W
Sub Carrier Phase
control bit
R/W
bit 2
SUBP2
0
Default Value 0x00
bit 1
bit 0
SUBP1
SUBP0
0
0
Definition
サブキャリアの位相の初期値を設定します。
調整ステップ : 360/255[deg]となります。
初期値ではサブキャリア位相は-180 度となります。
設定値に対して逆時計回りに位相は回ります。
141
2012/12
[AK8826VN]
SD WSS Data 1 Register (R/W) [Sub Address 0x18]
SD WSS Data 2 Register (R/W) [Sub Address 0x19]
【コンポジットエンコーダブロック用レジスタ】
コンポジットエンコーダモード時の WSS データの設定を行います。
Sub Address 0x18
bit 7
bit 6
SDG2-7
SDG2-6
0
0
Sub Address 0x19
bit 7
bit 6
Reserved
Reserved
0
0
bit 5
SDG2-5
0
bit 5
SDG4-13
0
bit 4
bit 3
SDG2-4
SDG1-3
Default Value
0
0
bit 2
SDG1-2
bit 4
bit 3
SDG4-12
SDG4-11
Default Value
0
0
bit 2
SDG3-10
0
0
Default Value 0x00
bit 1
bit 0
SDG1-1
SDG1-0
0
0
Default Value 0x00
bit 1
bit 0
SDG3-9
SDG3-8
0
0
注) WSS データは 0x18、0x19 の順に書き込みます。WSS Data の 2 バイト目(0x19)が書き込まれた時に、はデータが更新さ
れたと判断し次のビデオライン(Line23)にエンコードします。なお、データは新しいデータが更新されまで保持されます。
MS0972-J-02
142
2012/12
[AK8826VN]
Closed Caption Data 1 Register (R/W) [Sub Address 0x26]
Closed Caption Data 2 Register (R/W) [Sub Address 0x27]
【コンポーネントエンコーダ・コンポジットエンコーダブロック用レジスタ】
Closed Caption データの設定を行います。
Sub Address 0x26
bit 7
CC7
0
bit 6
CC6
bit 5
CC5
0
0
Sub Address 0x27
bit 7
bit 6
CC15
CC14
0
0
bit 5
CC13
0
bit 4
bit 3
CC4
CC3
Default Value
0
0
bit 2
CC2
bit 1
CC1
0
0
bit 4
bit 3
CC12
CC11
Default Value
0
0
bit 2
CC10
bit 1
CC9
0
0
Default Value 0x00
bit 0
CC0
0
Default Value 0x00
bit 0
CC8
0
注) Closed Caption は 0x26、0x27 の順に書き込みます。Closed Caption Data の 2 バイト目(0x27)が書き込まれた時に、はデー
タが更新されたと判断し次のビデオ・ラインにエンコードします。データが更新されていないラインでは NULL が自動的に出力
されます。ホスト側が各々のバイトデータのパリティビットを付けるものとしています。
MS0972-J-02
143
2012/12
[AK8826VN]
CC Extended Data 1 Register (R/W) [Sub Address 0x28]
CC Extended Data 2 Register (R/W) [Sub Address 0x29]
【コンポーネントエンコーダ・コンポジットエンコーダブロック用レジスタ】
Closed Caption Extended データの設定を行います(SD)。
Sub Address 0x28
bit 7
bit 6
EXT7
EXT6
0
0
Sub Address 0x29
bit 7
bit 6
EXT15
EXT14
0
0
bit 5
EXT5
0
bit 5
EXT13
0
bit 4
bit 3
EXT4
EXT3
Default Value
0
0
bit 2
EXT2
bit 1
EXT1
0
0
bit 4
bit 3
EXT12
EXT11
Default Value
0
0
bit 2
EXT10
bit 1
EXT9
0
0
Default Value 0x00
bit 0
EXT0
0
Default Value 0x00
bit 0
EXT8
0
注) Closed Caption Extended Data は 0x28、0x29 の順に書き込みます。Closed Caption Extended Data の 2 バイト目(0x29)
が書き込まれた時に、はデータが更新されたと判断し次のビデオ・ラインにエンコードします。データが更新されていないライ
ンでは NULL が自動的に出力されます。ホスト側が各々のバイトデータのパリティビットを付けるものとしています。
MS0972-J-02
144
2012/12
[AK8826VN]
SD VBID-A Data1 Register (R/W) [Sub Address 0x2A]
SD VBID-A Data2 Register (R/W) [Sub Address 0x2B]
【コンポジットエンコーダブロック用レジスタ】
Video ID データの設定を行います。
Sub Address 0x2A
bit 7
bit 6
Reserved
Reserved
0
0
Sub Address 0x2B
bit 7
bit 6
SDVBID7
SDVBID8
0
0
bit 5
SDVBID1
0
bit 5
SDVBID9
0
bit 4
bit 3
SDVBID2
SDVBID3
Default Value
0
0
bit 2
SDVBID4
bit 4
bit 3
SDVBID10
SDVBID11
Default Value
0
0
bit 2
SDVBID12
0
0
Default Value 0x00
bit 1
bit 0
SDVBID5
SDVBID6
0
0
Default Value 0x00
bit 1
bit 0
SDVBID13
SDVBID14
0
0
注) Reserved-bit には「0」を Write してください。VBID1 - VIBD14 は「(11) Video ID」の項目中の「VBID Data コード割り付
け」図に記述されている bit1 - bit14 に相当します。bit15 - bit20 までの 6bit の CRC コードは AK8826 が自動的に付加します。
なお、データは新しいデータが更新されまで保持されます。
MS0972-J-02
145
2012/12
[AK8826VN]
Status Register (R) [Sub Address 0x34]
AK8826 のステータスを示します。
Sub Address 0x34
bit 7
bit 6
Reserved
Reserved
bit 5
Reserved
bit 4
Reserved
BIT
Register Name
bit 0
EN21
Encode 21 bit
R
bit 1
EN284
Encode 284 bit
R
bit 2
~
bit 7
Reserved
Reserved bit
R
MS0972-J-02
R/W
bit 3
Reserved
bit 2
Reserved
bit 1
EN284
bit 0
EN21
Definition
Closed Caption Data の更新タイミングを示します。
EN21 が1の場合、AK8826 はデータ入力待ちとなっています。
このビットは 2 バイト目(0x27)にデータが書き込まれた後に 0 にな
ります。
Closed Caption Extended Data の更新タイミングを示します。
EN284 が 1 の場合、AK8826 はデータ入力待ちとなっています。
このビットは 2 バイト目(0x29)にデータが書き込まれた後に 0 にな
ります。
Reserved
146
2012/12
[AK8826VN]
Device ID & Revision ID Register (R) [Sub Address 0x35]
AK8826 の Device ID を示します。
Sub Address 0x35
bit 7
bit 6
REV1
REV0
0
0
BIT
bit 0
~
bit 5
bit 6
~
bit 7
Register Name
DEV0
~
DEV5
REV0
~
REV1
MS0972-J-02
bit 5
DEV5
1
bit 4
DEV4
0
bit 3
DEV3
0
R/W
bit 2
DEV2
1
bit 1
DEV1
0
Default Value 0x25
bit 0
DEV0
1
Definition
Device ID bit
R
Device ID を示します。
AK8826 は 0x25 となります。
Revision ID
R
Revision ID を示します。Revision ID はソフトウェアの変更が生じ
る可能性がある場合にアップデートされます。
初期値は 00 です。
147
2012/12
[AK8826VN]
VBID-B Header Data Register (R/W) [Sub Address 0x40]
【コンポーネントエンコーダブロック用レジスタ】
Video ID Type-B Header データの設定を行います。
Sub Address 0x40
bit 7
bit 6
Reserved
Reserved
0
0
bit 5
h5
0
bit 4
bit 3
h4
h3
Default Value
0
1
bit 2
h2
bit 1
h1
0
0
bit 2
p2
bit 1
p1
0
0
bit 2
p10
bit 1
p9
0
0
Default Value 0x08
bit 0
h0
0
VBID-B Version Number Register (R/W) [Sub Address 0x41]
【コンポーネントエンコーダブロック用レジスタ】
Type-B Payload データの設定を行います。
(規格では Verision Number を規定しています。)
Sub Address 0x41
bit 7
p7
0
bit 6
p6
bit 5
p5
0
0
bit 4
bit 3
p4
p3
Default Value
0
0
Default Value 0x00
bit 0
p0
0
VBID-B Payload Packet Length Register (R/W) [Sub Address 0x42]
【コンポーネントエンコーダブロック用レジスタ】
Type-B Payload データの設定を行います。
(規格では Payload データのパケット長を規定しています。)
Sub Address 0x42
bit 7
p15
0
MS0972-J-02
bit 6
p14
bit 5
p13
0
0
bit 4
bit 3
p12
p11
Default Value
0
0
148
Default Value 0x00
bit 0
p8
0
2012/12
[AK8826VN]
VBID-B Data1 Register (R/W) [Sub Address 0x43] - VBID-B Data13 Register (R/W) [Sub Address 0x2B]
【コンポーネントエンコーダブロック用レジスタ】
Video ID データの設定を行います。
CRC コードは AK8826 が自動的に付加します。
なお、データは新しいデータが更新されまで保持されます。
VBID-B Payload Data1 Register (R/W) [Sub Address 0x43]
Sub Address 0x43
bit 7
bit 6
bit 5
bit 4
bit 3
p23
p22
p21
p20
p19
Default Value
0
0
0
0
0
bit 2
p18
bit 1
p17
0
0
VBID-B Payload Data2 Register (R/W) [Sub Address 0x44]
Sub Address 0x44
bit 7
bit 6
bit 5
bit 4
bit 3
p31
p30
p29
p28
p27
Default Value
0
0
0
0
0
bit 2
p26
bit 1
p25
0
0
VBID-B Payload Data3 Register (R/W) [Sub Address 0x45]
Sub Address 0x45
bit 7
bit 6
bit 5
bit 4
bit 3
p39
p38
p37
p36
p35
Default Value
0
0
0
0
0
bit 2
p34
bit 1
p33
0
0
VBID-B Payload Data4 Register (R/W) [Sub Address 0x46]
Sub Address 0x46
bit 7
bit 6
bit 5
bit 4
bit 3
p47
p46
p45
p44
p43
Default Value
0
0
0
0
0
bit 2
p42
bit 1
p41
0
0
VBID-B Payload Data5 Register (R/W) [Sub Address 0x47]
Sub Address 0x47
bit 7
bit 6
bit 5
bit 4
bit 3
p55
p54
p53
p52
p51
Default Value
0
0
0
0
0
bit 2
p50
bit 1
p49
0
0
VBID-B Payload Data6 Register (R/W) [Sub Address 0x48]
Sub Address 0x48
bit 7
bit 6
bit 5
bit 4
bit 3
p63
p62
p61
p60
p59
Default Value
0
0
0
0
0
bit 2
p58
bit 1
p57
0
0
MS0972-J-02
149
Default Value 0x00
bit 0
p16
0
Default Value 0x00
bit 0
p24
0
Default Value 0x00
bit 0
p32
0
Default Value 0x00
bit 0
p40
0
Default Value 0x00
bit 0
p48
0
Default Value 0x00
bit 0
p56
0
2012/12
[AK8826VN]
VBID-B Payload Data7 Register (R/W) [Sub Address 0x49]
Sub Address 0x49
bit 7
bit 6
bit 5
bit 4
bit 3
p71
p70
p69
p68
p67
Default Value
0
0
0
0
0
bit 2
p66
bit 1
p65
0
0
VBID-B Payload Data8 Register (R/W) [Sub Address 0x4A]
Sub Address 0x4A
bit 7
bit 6
bit 5
bit 4
bit 3
p79
p78
p77
p76
p75
Default Value
0
0
0
0
0
bit 2
p74
bit 1
p73
0
0
VBID-B Payload Data9 Register (R/W) [Sub Address 0x4B]
Sub Address 0x4B
bit 7
bit 6
bit 5
bit 4
bit 3
p87
p86
p85
p84
p83
Default Value
0
0
0
0
0
bit 2
p82
bit 1
p81
0
0
VBID-B Payload Data10 Register (R/W) [Sub Address 0x4C]
Sub Address 0x4C
bit 7
bit 6
bit 5
bit 4
bit 3
p95
p94
p93
p92
p91
Default Value
0
0
0
0
0
bit 2
p90
bit 1
p89
0
0
VBID-B Payload Data11 Register (R/W) [Sub Address 0x4D]
Sub Address 0x4D
bit 7
bit 6
bit 5
bit 4
bit 3
p103
p102
p101
p100
p99
Default Value
0
0
0
0
0
bit 2
p98
bit 1
p97
0
0
VBID-B Payload Data12 Register (R/W) [Sub Address 0x4E]
Sub Address 0x4E
bit 7
bit 6
bit 5
bit 4
bit 3
p111
p110
p109
p108
p107
Default Value
0
0
0
0
0
bit 2
p106
bit 1
p105
0
0
VBID-B Payload Data13 Register (R/W) [Sub Address 0x4F]
Sub Address 0x4F
bit 7
bit 6
bit 5
bit 4
bit 3
p119
p118
p117
p116
p115
Default Value
0
0
0
0
0
bit 2
p114
bit 1
p113
0
0
bit 2
Resrved
bit 1
p121
0
0
VBID-B Payload Data14 Register (R/W) [Sub Address 0x50]
Sub Address 0x50
bit 7
bit 6
bit 5
bit 4
bit 3
Reserved
Reserved
Reserved
Reserved
Reserved
Default Value
0
0
0
0
0
MS0972-J-02
150
Default Value 0x00
bit 0
p64
0
Default Value 0x00
bit 0
p72
0
Default Value 0x00
bit 0
p80
0
Default Value 0x00
bit 0
p88
0
Default Value 0x00
bit 0
p96
0
Default Value 0x00
bit 0
p104
0
Default Value 0x00
bit 0
p112
0
Default Value 0x00
bit 0
p120
0
2012/12
[AK8826VN]
Video DAC Delay Control Register(R/W) [Sub Address 0x51]
【高速ビデオ DAC 用レジスタ】
ビデオ DAC モード時の Delay 量を設定します。
Sub Address 0x51
bit 7
bit 6
Reserved
Reserved
0
bit 5
Reserved
0
BIT
Register Name
bit 0
~
bit 2
HDLY0
~
HDLY2
bit 3
~
bit 7
Reserved
MS0972-J-02
0
bit 4
bit 3
Reserved
Resrved
Default Value
0
0
R/W
HD Delay bit
R/W
Reserved
R/W
bit 2
HDLY2
0
Default Value 0x00
bit 1
bit 0
HDLY1
HDLY0
0
0
Definition
入力された HD データの遅延を調整します。
000 : 3CLK 遅延します。
001 : 2CLK 遅延します。
010 : 1CLK 遅延します。
011 : 遅延量 0
111 : 1CLK 早く出力します。
110 : 2CLK 早く出力します。
101 : 3CLK 早く出力します。
100 : 設定禁止
Reserved
151
0 を書き込んでください。
2012/12
[AK8826VN]
10. システム接続例
8 or 16
MPEG
DATA[15:0]
CLKIN
HDI
VDI
Decoder
DAC1
-
DAC2
-
DAC3
-
Amp + LPF
300-ohm
75-ohm
x 3ch
AK8826
SELA
AVDD
AVDD
PVDD2
0.1uF
VREF
2
820-ohm
FLT
u-P
I C Bus
4.7nF
SDA
SCL
BYPASS
0.1uF
IREF
PDN
GPIO
3.9k-ohm
Data I/O Power
PVDD1
TMO
u-P I/O Power
TEST0
TEST1
PVDD2
DVDD
DVSS
AVSS
AVDD
Analog 3.0V
Digital 1.8V
0.1uF
10uF
10uF
0.1uF
Fig. 179 システム接続例
MS0972-J-02
152
2012/12
[AK8826VN]
11. パッケージ図
7.20±0.10
7.00±0.05
3-C0.2
3-0.50+0.40
-0.15
0.17±0.05
A
36
25
37
37
7.20±0.10
7.00±0.05
B
45°
1
45°
13
13
48
C0.6
36
25
24
24
48
12
12
0.22±0.05
0.35±0.12
0.05 M S AB
1
0.25 +0.40
-0.15
0.92±0.08
0.05 S
S
-0.015
0.02 +0.02
0.17±0.05
0.50
Fig. 180 パッケージ図
MS0972-J-02
153
2012/12
[AK8826VN]
12. マーキング
AKM
AK8826VN
XXXXXXX
1
Fig. 181 マーキング図
a.
b.
c.
d.
MS0972-J-02
形状
ピン数
品番
管理コード
:
:
:
:
154
QFN
48 ピン
AK8826VN
XXXXXXX (7 桁)
2012/12
[AK8826VN]
修正履歴
MS0972-J-01 → MS0972-J-02
○CVBS 信号及び S ビデオ信号出力を行うコンポジットビデオエンコーダモード設定では、YCbCr 16bit のデータ入力に対応し
ていない旨を下記ページに記載。
Page.1, 32, 131
○ 水平同期信号及び垂直同期信号に関して、仕様書内各所で HSYNC/HD/hsync や VSYNC/VD/vsync など記載が統一されてい
ない箇所をすべて HD 及び VD に統一。
○Page.1
コンポーネントビデオエンコーダ及び NTSC/PAL コンポジットビデオエンコーダの項目内にて、
入力信号フォーマット及び出力信号に関して、AK8826 が対応するすべてのフォーマット及び信号を記載。
○Page.2
注記追加
○Page.9
TMO ピン処理(DVSS に接続)を追記。
DATA16 ピン未使用時処理(DVSS に接続)を追記。
○Page.10
DATA17 ピン処理(DVSS に接続)を追記。
○Page.14
ピクセルデータ入力タイミング表記の記号を訂正(tDS_HDtDS, tDH_HDtDH)
HD パルス幅表記備考欄を SD525i/625i, PS525p/625p, HD1080i/720p に記載変更。
○Page.16,17,18
各ページ図内の”Register set”タイミングを削除。
○Page.27
下部 2 行記載内容を、「初期化終了後」「PDN ピンを Low にして初期化を終了した後」に記載修正。
○Page.29
DTFMT-bit 表記の脚注を修正。RGB フォーマットで入力可能な信号は 1080i と 720p 以外であることを明確に記載。
MS0972-J-02
155
2012/12
[AK8826VN]
○Page.32
RGB データ入力に対し、コンポジットビデオ信号、S ビデオ信号及び 525i/625i の YPbPr 信号にエンコードすることを明確
に記載。
○Page.33,34
RGB16bit 及び 18bit データ入力フォーマットの 525i / 625i データ入力時の図を両ページ共に訂正。(CLKINx2 で1データ更新)
○Page.39
WSS 機能は RGB 信号出力時には使用できないことを追記。
○Page.51
インターフェースタイミングの記名を、
「EAV 同期インターフェース」及び「HD/VD スレーブ同期インターフェース」に統一。
(Page.51 以外でも訂正。)
SD Blanking Set Register の項目を削除(当該ページはコンポーネントエンコーダモード説明ページであるため。)
○Page.60
525i/625i 16bit 入力時のフォーマットを追加。
○Page.63
Fig.74 に RGB Data を追記。
Fig.75 を追加。(8-bit x 2ch 及び RGB18bit 入力時を追加)
○Page.65
Fig.82 に RGB Data を追記。
Fig.83 を追加。(8-bit x 2ch 及び RGB18bit 入力時を追加)
○Page.67
Fig.90 に RGB Data を追記。
○Page.69
Fig.95 に RGB Data を追記。
Fig.96, Fig97 を追加。
○Page.95
「720p 垂直同期タイミング(50Hz)」を追加。
○Page.99
上部 4 行目、RGB 信号出力時にはクローズドキャプション機能が使用できないことを追記。
○Page.108
RGB 入力時には EAV 同期モードでは動作しないことを明記。
○Page.109
Fig.163 に RGB Data を追記。
○Page.112
Fig.171 内の VBLANK 期間ラインを 19 ラインから 20 ラインに訂正。また 283 ラインを 284 ラインに訂正。
MS0972-J-02
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2012/12
[AK8826VN]
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直接または間接を問わず、生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を
要求される用途に弊社製品を使用される場合は、必ず事前に弊社代表取締役の書面による同意をお取り下さい。
この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生ずる損害等の責任を
一切負うものではありませんのでご了承下さい。

お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その使用から損害等が生じた
場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。
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