富士時報 Vol.76 No.10 2003 自動車用スマート MOSFET 特 集 1 木内 伸（きうち しん） 西尾 実（にしお みのる） 特 集 1 小濱 考徳（こはま たかのり） まえがき きに発生する過渡的な高エネルギーサージ，例：80 V， τ＝ 0.25 s）吸収用の 30 V 相当のパワーツェナーダイオー 自動車電装業界では「環境」 「安全」 「快適性」の向上を ドが不要になるというメリットがある。F5045P は，高機 キーワードとする，高度な車両制御技術，排ガス低減，燃 能 MOSFET 系列中，初のハイサイド型素子である。本製 費向上のための燃焼技術などを実現するための電子システ 品は，バッテリーを直接電源として動作することを可能と ムが複雑化することで，電子制御ユニット（ECU）の大 するために，最低電源電圧を 3 V 化，静止電源電流（Icc） 規模化に年々拍車がかかっている。また，ECU 搭載ス を 90 µA（代表値，Tj ＝ 25 ℃）化している。 ペースが狭いため，ECU の温度環境は年々高温化してい 高機能 MOSFET 系列の中から，代表機種として F5041 る。以上の背景から，システムメーカーでは ECU の小型 の主要特性を表２，表３に，回路ブロックダイヤグラムお 化，高温度環境での信頼性の向上が切望されている。EC よびチップ外観を図１，図２に示す。また，主な特徴を次 U の小型化・信頼性の向上を実現するための半導体デバイ に紹介する。 スとして，パワー半導体とその周辺保護回路，状態検出・ 出力回路，ドライブ回路などを一体化した，スマートパ ワーデバイスが注目され，その適用が着実に伸長している。 ２.２ 特 性 （1） 短絡保護 富士電機では，パワー半導体と，前述した周辺回路をワ 高機能 MOSFET は，システムにおける負荷インピーダ ンチップ化し，ECU の小型化・高性能化・高信頼性に応 ンスが下がり過大な電流が流れた場合においても，システ えた半導体製品の開発を行ってきた。その製品群としてハ ム・負荷・デバイス自身を保護するための短絡検出回路を イ サ イ ド 型 ・ ロ ー サ イ ド 型 の 高 機 能 MOSFET， IPS 内蔵している。その動作例として，F5041 が短絡検出状態 （Intelligent Power Switch） ，ワンチップイグナイタなど から電流制限・過熱検出に至るまでの動作波形を図３に示 がある。これらの共通の特徴は，制御回路，電流・電圧・ す。 静電気サージなどからの保護回路，自己診断回路などとパ なお，この動作波形は負荷に p チャネル MOS を用い， ワーデバイスをワンチップ化することで，従来，上記の回 そのドレイン電流を 0 A から徐々に上昇させ，F5041 が短 路をシステムメーカー側で付加してきた場合に比べ，電子 絡検出状態から電流制限に至り，過熱検出保護動作に至る 部品の集積化を低価格で実現可能にし，高い信頼性を確保 過程の動作を確認したものである。短絡・過熱検出回路を していることにある。本稿では，上記半導体製品の代表と 図４に示す。この検出回路には出力段 MOSFET のオン電 して，高機能 MOSFET，IPS を代表とするスマート MOS 圧をモニタする抵抗が内蔵されており，そこに流れるドレ FET について紹介する。 イン電流が短絡検出電流値以上になったことをドレイ ン - ソース間電圧モニタ回路が検出し，出力段 MOSFET 高機能 MOSFET のゲート電圧を一定の値に下げることで出力電流を制限し ている。また，この制限状態が継続することにより素子接 合部温度（Tj）がある値以上に上昇した場合，過熱検出回 ２.１ 系列の概要 富士電機のスマート MOSFET の系列についてその一覧 路が動作し出力電流をオフさせる。 表を 表 １ に示す。高機能 MOSFET 系列の新製品として なお，短絡検出・過熱検出の一連動作からの復帰は，す F5048，F5045P を新たにラインアップした。F5048 は 80 べて自己復帰する設計思想としている。また，この過熱検 V 耐圧品であり，従来 ECU 側で付加していたロードダン 出センサを活性部直上にレイアウトすることで，センサを プサージ（何らかの原因でバッテリー配線が開放されたと 活性部横に配置した場合に比べ，過熱検出応答速度を 10 606（20） 木内 伸 西尾 実 小濱 考徳 スマートパワーデバイスの開発・ スマートパワーデバイスの開発・ スマートパワーデバイスの開発・ 設計に従事。現在，富士電機デバ 設計に従事。現在，富士電機デバ 設計に従事。現在，富士電機デバ イステクノロジー （株） 半導体事業 イステクノロジー （株） 半導体事業 イステクノロジー （株） 半導体事業 本部開発統括部自動車電装品開発 本部開発統括部自動車電装品開発 本部開発統括部自動車電装品開発 部。 部。 部。 606（20） 富士時報 自動車用スマート MOSFET Vol.76 No.10 2003 表１ 富士電機のスマートデバイスのラインアップ ハイサイド ローサイド IG BT SOP-8 TO-220F-5 TO-220 T-Pack TO-220 TTOPack 220 2 T-Pack（D -Pack） TPack K-Pack TPack TO-220 SOP-8 F5048 F5041 F5033 F5028 F5032 F5031 F5030 F5029 F5027 F5026 F5043 F5019 F5042 K-Pack K-Pack（D-Pack） TO-220F-5 F5018 F5022 F5020 インテリジェントパワーMOSFET F5024 F5025 F6008L F5045P F5044H F5038H F5016H 型 式 F5017H IPS 特 集 1 F5023 分 類 TPack SOP-8 パッケージ 定 格 電圧（V）＊1 60 60 50 50 50 電流（A）＊2 3 6 3 3 1 0.16 0.16 0.16 0.12 0.6 特性 R DS（ON） 最大（Ω） 機 能 370 370 410 8.5 8.5 10 V sat V sat V sat 1.3 V 1.3 V 1.3 V 40 70 40 40 40 40 40 40 40 3 3 8 12 52 18 14 6 28 40 80 0.4 0.55 0.14 0.14 0.02 0.07 0.07 0.2 0.04 ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ 1A（2in1） 15 0.6 0.125 代表値 代表値 代表値 過電流検出 ○ ○ ○ ○ ○ ○ 過熱検出 ○ ○ ○ ○ ○ ○ 過電圧検出 ○ ○ ○ ○ 負荷開放検出 ○ ○ ○ ○ 状態出力 ○ ○ ○ ○ ○ ○ ○ ○ ○ ○ L負荷 クランプ （代表値 （代表値−42 V） −11 V） 低待機電流 ドレイン - ゲート間クランピングツェナーダイオード付き ○ 低ノイズ （過電流検出時出 力発振モード下） ○ ○ ○ ○ 自己ソフト遮断 備 考 ＊3 ＊3 ＊1：ドレイン - ゲート間のツェナーダイオードで制限される電圧 ＊2：内部保護回路で制限される電流 ＊3：F5018，F5019のターンオフ時間より短い（50 s以下） に発生する逆起電圧をクランプし，誘導性負荷に蓄積され 表２ F5041の最大定格（ T j＝25 ℃） たエネルギーをパワー MOSFET で吸収する方式（ダイナ 項 目 記 号 定 格 条 件 単位 ドレイン - ソース間電圧 V DSS 40 DC V ミッククランプ）を採用しているため，スナバ回路などの V 外部部品が不要となる。 V GSS −0.3∼＋7.0 ドレイン電流 ID 1 許容電力損失 PD 1.5 接合部温度 Tj 150 ゲート - ソース間電圧 Tstg 保存温度 DC A 〈注〉 −55∼＋150 W （3） 高 ESD（Electrostatic Discharge：静電気）耐量 高機能 MOSFET は，自動車のようなサージ環境の厳し ℃ い箇所に使用されることを前提に，サージ耐量に十分考慮 ℃ した設計を施している。具体的には，サージ吸収用ツェ 2 〈注〉1,000 mm ガラスエポキシ基板実装時 2チャネル同時オン ナーダイオードの素子構造の最適化，動作抵抗の低減化， 回路レイアウトの最適化などを図ることで，ドレイン ソース間 25 kV 以上の実力（150 pF，150 Ω，Ta ＝ 25 ℃ 倍程度上げることが可能となり，検出精度および保護性能 時）を確保している。 を高めている。 （2 ） ダイナミッククランプ機能 IPS ソレノイドバルブなど，自動車に数多く使用されている 誘導性負荷をシステムに適用する場合，誘導性負荷に蓄積 されるエネルギー（LI 2/2）の処理が問題となる。 高機能 MOSFET は，誘導性負荷をターンオフするとき 607（21） ３.１ 概 要 富士電機の IPS の系列については表１を参照されたい。 IPS シリーズの中から，代表機種として F5044H の主要特 607（21） 特 集 1 富士時報 自動車用スマート MOSFET Vol.76 No.10 2003 図２ F5041 のチップ外観写真 表３ F5041の電気的特性（ T j＝25 ℃） 規格値 項 目 特 集 1 記 号 ドレイン ソース間電圧 条 件 V GS（th） 保護機能動作 ゲート電圧 V GS（p） ゼロゲート電圧 ドレイン電流 I DSS ゲート ソース間電流 オン抵抗 最大 40 60 V 1.53 2.8 V 2.8 7.0 V V GS＝0 V I D＝1 mA， V DSS ゲートしきい値 電圧 ゲートマイナス 電圧 ドレイン電流 単位 最小 I D＝1 mA， V DS＝13 V V DS＝16 V 15 A V DS＝30 V 35 A 12 A 30 A V DS＝16 V I DS（−VGS） V DS＝30 V I GS（n） V GS＝−1.5 V， R G＝100Ω V GS＝5 V〈注1〉 250 A I GS（un） V GS＝5 V，Tj＞150 ℃〈注2〉 350 A R DS（on） V GS＝5 V，I D＝0.5 A 600 mΩ I OC V GS＝5 V 1.5 A 過熱検知 T trip V GS＝5 V 150 ℃ スイッチング 時間 t on t off V DS＝13 V， I D＝0.5 A， V GS＝5 V E CL T j＝150 ℃ 過電流検知 ダイナミック クランプ耐量 特 集 1 25 50 s 50 s 図３ F5041 の短絡検出・電流制限・過熱検出波形 mJ 〈注1〉保護機能が動作しない通常動作時 〈注2〉保護機能が動作時（負荷短絡∼過電流検出∼過熱検出動作モード下） I D（1 A/div） 0 横軸（2 ms/div） 図１ F5041 の回路ブロックダイヤグラム 短絡 検出 ドレイン 短絡検知 回路 過熱 検知回路 過熱検出 条件：V DS＝13 V，V GS＝5 V，pチャンネルMOS負荷使用 ダイナミッククランプ ツェナーダイオード ゲート 電流制限 論理 回路 図４ F5041 の短絡検出・電流制限・過熱検出回路 ドレイン ソース 過熱検出 ゲート 論理 回路 性を表４，表５，表６に，回路ブロックダイヤグラムおよ びチップ外観を図５，図６に示す。また，系列全体の主な 特徴を次に紹介する。 ３.２ 特 徴 短絡検出用 分圧抵抗 電流制限用 プルダウン MOSFET 過熱保護用 プルダウン MOSFET ソース （1） 過電流保護 IPS は，出力段パワー MOSFET に過大電流が流れた場 合に，システム・負荷・素子自身を保護するために過電流 保護機能を搭載している。その動作例として，F5044H が 発生する出力発振時のノイズを低く抑えている。また，本 過電流検出状態から電流発振モードに至るまでの動作波形 ピーク電流の低減化により，ECU 配線細線化およびワイ を図７に示す。F5044H では，出力発振モード下でのピー ク電流値を 12 A（従来品は 30 A）程度にクランプしてお り，過大な電流が流れる異常状態においても，デバイスが 608（22） ヤハーネスの細線・軽量化に貢献できる。 （2 ） L 負荷ターンオフ時逆起電圧クランプ機能 高機能 MOSFET 同様，IPS も誘導性負荷に蓄積された 608（22） 富士時報 自動車用スマート MOSFET Vol.76 No.10 2003 図５ F5044H の回路ブロックダイヤグラム 表４ F5044Hの最大定格（ T j＝25 ℃） 項 目 記号 定 格 条 件 単位 電 源 電 圧 V CC 33/50 DC/0.25s V 出 力 電 流 I OUT 3 内部制限値 A 入 力 電 圧 V IN −0.3∼ V CC＋0.3 DC V ステータス電流 I ST 5 mA 接 合 部 温 度 Tj 150 ℃ 保 存 温 度 Tstg −55∼＋150 ℃ VCC 特 集 1 過電圧検出 IN 特 集 1 内部電源 ドライブ 回路 論理回路 OUT 負荷開放 検出 ST 過熱検出 過電流検出 表５ F5044Hの電気的特性（ T j＝25 ℃） 規格値 項 目 記 号 動作電源電圧 V CC 静止電源電流 I CC GND 条 件 単位 最 小 最 大 6 28 V 3 mA V V CC＝13 V R L＝10 Ω V IN＝0 V V IN（H） V CC＝13 V 図６ F5044H のチップ外観写真 V 3.5 入 力 電 圧 V IN（L） V CC＝13 V 1.5 入 力 電 流 I IN（H） V CC＝13 V V IN＝5 V 12 オ ン 抵 抗 R DS（on） 過電流検出 I OC V CC＝13 V 過 熱 検 出 T trip V CC＝13 V 過電圧検出 VOV スイッチング 時間 t on /t off V CC＝13 V R L＝10 Ω L負荷 クランプ電圧 V clamp V CC＝13 V L ＝10 mH 負荷開放検出 R LOPEN V CC＝13 V V IN＝0 V V CC＝13 V I out＝1.25 A A 0.12 Ω 3 6 A 150 200 ℃ 28 33 V s 100/40 （60− VCC） − （50− VCC） − 6 36 V kΩ 図７ F5044H 過電流検出から出力発振モード動作波形 表６ F5044Hの論理表 IN ST OUT 正 常 動 作 L H Open L H L L H L 負荷開放検出 L H H 自己復帰 過電流検出 L H L L L L 出力発振モード 自己復帰 過 熱 検 出 L H L L L L 自己復帰 過電圧検出 L H L H L L 自己復帰 備 考 V IN（5 V/div） 0 V ST（5 V/div） 0 0 I OUT（5 A/div） 横軸（400 s/div） 条件：V CC＝13 V，V IN＝5 V，nチャネルMOS負荷使用 エネルギーの処理が問題となる。 IPS は，高機能 MOSFET と同様，誘導性負荷をターン オフするときに発生する逆起電圧をクランプし，誘導性負 F5044H では SOP-8 パッケージを採用し，製品の小型化 荷に蓄積されたエネルギーをパワー MOSFET で吸収する を実現した。パッケージの小型化にあたっては，通電能 方式を採用している。 力・許容損失の維持が最大の課題であったが，オン抵抗を （3） 低損失化 従来の IPS がパッケージとして TO-220 フルモールド 5 端子パッケージ（TO-220F-5）を採用していたのに対し， 609（23） 120 mΩ（最大）に低減することでそれを可能にした。 TO-220F-5 パッケージ IPS と SOP-8 パッケージ IPS の 実装面積および許容通電能力の比較を図８に示す。 609（23） 富士時報 自動車用スマート MOSFET Vol.76 No.10 2003 造が重要となる。富士電機ではスマート MOSFET 系列の 自己分離構造 分離構造について，自己分離型 CMOS/DMOS（Complementary MOS/Diffusion MOS）プロセス構造を採用して 特 集 1 スマート MOSFET のような，縦型パワー MOSFET と いる。スマート MOSFET 系列の中から代表例として，IP 制御 IC をワンチップ化したデバイスの場合，その分離構 S シリーズの断面構造を図９に示す。自己分離構造は，パ ワ ー MOSFET と 同 一 シ リ コ ン 基 板 上 に 低 ・ 高 耐 圧 の 図８ TO-220F-5 パッケージ IPS と SOP-8 パッケージ IPS CMOS，ツェナーダイオードなどが各デバイス自身の pn 接合によって分離され，パワー MOSFET とともに集約さ の実装面積および許容通電能力の比較 れる。この構造は接合分離構造や誘電体分離構造に比べ工 従来品 TO-220F-5パッケージ IPS 新製品 SOP-8パッケージ IPS 程数が少なく，シリコンウェーハも特別な加工の必要がな いため，低コスト化が実現できる。また，自己分離型 CMOS/DMOS プロセスは，縦型パワー MOSFET のプロ 実装時のパッケージ高さ 90 ％ダウン 図９ 自己分離構造の断面図（IPS） 17 mm 低耐圧 nチャネル MOSFET 1.8 mm n＋ p 低耐圧 pチャネル MOSFET n＋ p 高耐圧 nチャネル MOSFET n＋ p p n− 高耐圧 pチャネル MOSFET n＋ p n− p n− n＋ 体積560 mm2 実装面積70 mm2 （F-120 フォーミング時） F5017H （TO-220F-5） 許容電流値＝1.7 A （ T a＝110 ℃， 自立状態） パッケージ 体積 92 ％ダウン 実装面積 56 ％ダウン 許容電流値 10 ％アップ 体積40 mm2 実装面積30 mm2 F5044H（SOP-8） 許容電流値＝1.9 A （ T a＝110 ℃， ランド面積5 mm2， 4層ガラスエポキシ 基板実装状態） 低耐圧 高耐圧 nチャネル nチャネル デプレッション デプレッション MOSFET MOSFET n＋ n＋ p n− n＋ p n− 出力段 縦型パワー MOSFET n＋ n＋ p ツェナー ダイオード n＋ p n＋ p n− n＋ 図１０ 自動車電装市場用半導体デバイスへの要求と富士電機製スマートデバイスの対応 自動車電装市場要求 半導体デバイスへの要求 富士電機製スマートデバイスでの対応 高機能MOSFET IPS 過電流・過熱・過電圧保護機能 周辺回路搭載 入力プルダウン・負荷断線検出機能 統合化 小型化 部品点数低減 ECU設計工数低減 低コスト化 高信頼性・高寿命 車両状態モニタ 高温動作環境対応 次世代製品・技術 保護機能搭載 統合デバイス 小型表面実装パッケージ 低コストウェーハプロセス技術 大電流化 超小型スマートMOS 自己分離SIプロセス 次世代SIプロセス COCスマートMOS 高耐圧化 高サージ耐量 低待機電流 低ノイズ CPUへの状態出力 低動作電源電圧 高精度電流検出 610（24） シリアル伝送対応 統合デバイス 高温動作環境対応 175 ℃動作環境対応製品 610（24） 特 集 1 富士時報 自動車用スマート MOSFET Vol.76 No.10 2003 セスをベースとし最大限利用することで，3 ∼ 6 マスク程 超小型スマート MOSFET を開発していく計画である。さ 度のプロセス・工程の追加で製品化を実現している。 らに，ウェーハプロセスとしては，マルチチャネル対応の ために横型パワーデバイスおよび制御 IC を統合化する次 特 集 1 あとがき 世代自己分離プロセスを開発中である。従来のスマート MOSFET の利点はそのままに上記の技術・製品開発を進 図１０に自動車電装市場用半導体デバイスへの要求と，ス マートデバイスでの対応について示す。富士電機では今回 め，さらなる ECU の小型・トータルコストダウンの実現 に向け貢献していく所存である。 スマート MOSFET 系列として紹介した，「高機能 MOS FET 系列」および「IPS 系列」により， 図１０の市場・顧 客要求に対応してきた。今後は，システム・回路の統合化 が必要な分野に向けては，サージ吸収入力 IC をはじめと する統合デバイスを，小型・大電流用途向けのパワーデバ イスが必要な分野に向けては，チップオンチップスマート MOSFET を，従来のスマート MOSFET 同様 1 チャネル スマート MOSFET のさらなる小型化が必要な分野には， 解 説 参考文献 （1） 木内伸ほか．インテリジェントパワー MOSFET．富士時 報．vol.70, no.4, 1997, p.222- 226. （2 ） 木内伸ほか．SOP- 8 パッケージハイサイド IPS．富士時 報．vol.72, no.3, 1999, p.168- 171. （3） 八重澤直樹ほか．車載用サージ吸収入力 IC．富士時報． vol.75, no.10, 2002, p.577- 580. MEMS 技術 MEMS（Micro Electrical and Mechanical System） の整合性である。整合性とは，三つの意味合いがあり， 技術とは， 「メカニカル」機能を理想的な弾性構造材 一つ目は両者を組み合わせたことによるそれぞれのプ 料に近いといわれるシリコンで形成し，「エレクト ロセス互換性で，二つ目は MEMS 工程での工程品質 リック」機能である電気信号に変換して IC と融合さ で，さらに三つ目は自動車用途に用いられる長期信頼 せる技術である。一般的にメカニカル機能部品は切削 性である。この整合性が成立して初めて“All in one 加工やプレス加工などのように一つ一つを製造するプ chip solution”にある最大限のメリットが得られる。 ロセスであるが，MEMS 技術では IC プロセスをベー 一般的にシリコンを三次元加工するプロセスはウエッ スにて三次元構造体をウェーハでのバッチ処理のため トエッチングを用いており，結晶面によるエッチング 大量生産が可能で，さらに，IC との一体化を実現す 速度の違いを利用して，ダイアフラムを形成する。富 れば部品コストは飛躍的に下がることが期待されてい 士 電 機 は ， 世 界 で 初 め て CMOS（ Complementary る。 MOS）との互換性の高いドライプロセスを用いてダ MEMS 技術の難しいところは，三次元構造体を形 成するためのプロセスと回路を集積する IC プロセス 611（25） イアフラムを形成するプロセスと，CMOS プロセス と融合させることに成功した。 611（25） 特 集 1 ＊本誌に記載されている会社名および製品名は，それぞれの会社が所有する 商標または登録商標である場合があります。