富士時報 Vol.83 No.6 2010 リニア制御用 IPS ｢F5064H｣ 特 集 “F5064H” IPS for Linear Control 岩水 守生 Morio Iwamizu 岩田 英樹 Hideki Iwata 岩本 基光 Motomitsu Iwamoto リニア制御用にハイサイド IPS（Intelligent Power Switch）とオペアンプとを一つのパッケージにした「F5064H」を開 発した。本製品は，電流検出に必要な高精度オペアンプを内蔵することで，自動車電装品である ECU（Electronic Control Unit）の小型化に貢献する。出力段の MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）を低オン抵抗化 するために擬平面接合 QPJ（Quasi Plane Junction）技術を適用した。また，第 3 世代 1.5 µm 自己分離プロセス技術を適用 した IC 回路の微細化により，チップサイズを縮小し，小型 SSOP-20 パッケージに搭載できるようにした。 A high-side IPS (Intelligent Power Switch) and an operational amplifier have been combined into a single package to develop the“F5064H” used for linear controls. This product has been constructed with an internal high-precision operational amplifier which is needed for current detection, and contributes to the miniaturization of ECUs (Electronic Control Units) in automobiles. The output stage MOSFET (Metal-OxideSemiconductor Field-Effect Transistor) uses QPJ (Quasi Plane Junction) technology to achieve low on-resistance. Also, the smaller size of the IC circuit that utilizes 3rd generation 1.5 µm self-isolation process technology results in a smaller chip size that can be housed in a small SSOP-20 package. 1 まえがき 2 「F5064H」の概要 自動車電装分野では， “環境” “安全” “快適”をキー F5064H の外観を図₁ に，回路ブロック図を図₂ に，リ ワードとする自動車電子制御システムの進化に拍車がか ニア制御回路を図₃ に示す。最大定格，電気的特性を 表 か っ て い る。 そ の 中 で， オ ー ト マ チ ッ ク ト ラ ン ス ミ ッ ₁， 表 ₂ に示し，論理表を 表 ₃ に示す。F5064H はソフト ションには，快適性と燃費向上が求められ，6 速以上の多 フィードバックタイプであり，主な特徴は次の五つである。 段 化 や CVT（Continuously Variable Transmission） 化 ⒜ 負荷電流を高精度に検出するオペアンプ内蔵 と，ソレノイドバルブに流れる電流に応じてリニアに油 ⒝ 過電流，過熱検出機能による負荷短絡保護機能内蔵 圧が変更できるリニア制御が増加する傾向にある。この ⒞ 負荷状態・異常状態出力用ステータス端子内蔵 リニア制御は，負荷であるリニアソレノイドに流れる電 ⒟ インダクタンス負荷でのターンオフ時の逆起電圧に 流を，高精度に検出する必要があり，回路部品を搭載す 対する電圧クランプ回路内蔵により，インダクタンス る ECU（Electronic Control Unit）の肥大化にもつながっ 負荷の高速動作が可能 て い る。 富 士 電 機 は， 縦 型 の 出 力 段 MOSFET（Metal - Oxide-Semiconductor Field-Effect Transistor） と そ れ を制御し保護する回路とを一つのパッケージにした IPS VB （Intelligent Power Switch）を開発してきた。今回開発し ハイサイド IPS 部 た IPS「F5064H」 （図₁）は，リニア制御に必要な高精度 電流検出用オペアンプを内蔵することで，実装点数の低減 IN 過電圧 検出 による ECU の小型化と，実装工数の削減に貢献できる製 論理 回路 品である。 ST 内部電源 レベルシフト ドライバ 負荷開放 検出 短絡 検出 OUT 過熱 検出 過電流 検出 GNDh オペアンプ部 VDD5 FB オペ アンプ S＋ S− GNDs 図₁ 「F5064H」の外観 図₂ 「F5064H」の回路ブロック図 415（ 59 ） 富士時報 Vol.83 No.6 2010 リニア制御用 IPS ｢F5064H｣ 表 ₁ 「F5064H」の絶対最大定格（T a＝25 ℃） VDD5（5 V） VB（13 V） 特 集 項 目 F5064H IN ST 制御・ 保護回路 + − 定 格 条 件 最 小 最 大 V GNDs − 0.3 7 単 位 オペアンプ部 電源電圧 OUT FWD FB 記 号 リニア ソレノイド S＋ S− シャント 抵抗 GND V DD5 DC S＋電圧 VS ＋ DC V GNDs − 0.3 16 V S−電圧 VS − DC V GNDs − 0.3 16 V FB 電圧 V FB DC V GNDs − 0.3 7 V Tj － − 40 150 ℃ 接合部温度 ハイサイド IPS 部 電源電圧 V B1 DC V GNDh − 0.3 33 V V B2 250 ms ─ 50 V 出力電流 ID ─ ─ 3 A 入力電圧 V IN DC V GNDh − 0.3 VB V ステータス電圧 V ST DC ステータス電流 I ST ─ 接合部温度 Tj ─ T STG ─ − 55 図₃ 「F5064H」によるリニア制御回路 ⒠ 駆動回路内蔵のためマイクロコンピュータによる直 接駆動が可能 図₂ に示す電流検出用オペアンプ部とハイサイド IPS 部とは別々のチップで形成し，一つのパッケージに搭載し V 保存温度 V B ＝ OPEN V GNDh − 0.3 7 V V GNDh − 0.3 7 V ─ 5 mA − 40 150 ℃ 150 ℃ ている。 3 「F5064H」の特徴 載している。その動作例として，F5064H が過電流検出状 態から電流発振モードに至るまでの動作波形を図₄ に示 ₃.₁ 電流検出用オペアンプ す。F5064H では出力発振モード下でのピーク電流を 14 A 電流検出用オペアンプのオフセット電圧，温度ドリフ 程度にクランプしており，過大な電流が流れる異常状態に ト特性をはじめとする電気的特性について 表 ₂ に示す。 おいても，デバイスが発生するノイズを低く抑えている。 F5064H は次の工夫によって広い温度範囲で高い電流検出 また，本ピーク電流の低減により，ECU 配線の微細化お 精度を実現している。 よびワイヤハーネスの細線・軽量化に貢献できる。 ⒜ 入力段に p 形 MOSFET を採用し，ゲートサイズの 最適化を実施 4 ウェーハプロセス ⒝ バイアス回路に定 gm バイアス回路を用いて，ゲイ ン - 位相周波数特性の温度依存性を低減 ⒞ パッケージ応力を考慮したチップレイアウトにする ことで，電気的特性のばらつきを低減 ₄.₁ オペアンプ部 通常，抵抗やダイオードなどで構成した ESD 吸収回路 により，被保護デバイスの耐圧以下に ESD 電圧をクラン プすることで，高い ESD 耐量を得ることができる。 ₃.₂ ESD（Electrostatic Discharge）耐量 しかし，横型の拡散ツェナーダイオードやポリシリコン オペアンプ部の入力端子は，コントロールユニットの ツェナーダイオードでは，構造上動作抵抗が大きい。高い コネクタに接続されるため，高い ESD 耐量が必要である。 ESD 耐量を得るには，チップサイズの増大といったデメ 本製品では，₄.₁ 節 で後述する低い動作抵抗で高いサー リットがある。図₅ にオペアンプ部に使用している p 形 ジエネルギーを吸収できる VZD（Vertical Zener Diode） MOSFET と ESD 吸収用の縦型パワーツェナーダイオー に よ り，30 kV 以 上（150 pF/2,000 Ω ） の ESD 耐 量 を 確 ド（VZD）の断面構造図を示す。本プロセスでは表面か 保している。 ら深い n 領域（n－VZD）を n ウェルの拡散と同時に行い， 高濃度の p 基板近くまで拡散している。これにより，動 ₃.₃ 端子オープン時の出力オフ機能 冗長設計として，オペアンプの入力端子部にプルダウン 抵抗を内蔵することにより，端子がオープンとなった場合 作抵抗を下げて，アバランシェ開始電圧において pn 接合 の空乏層を p 基板側に広げ，リーチスルー状態で耐圧を ⑴ 確保している。 に，確実に出力をオフさせる機能を内蔵した。 ₄.₂ ハイサイド IPS 部 ₃.₄ 過電流保護機能 富士電機では従来から縦型の MOSFET を出力段とする 出力段 MOSFET に過大な電流が流れた場合に，システ IPS を供給してきた。今回，従来 IPS のチップサイズの ム，負荷，素子自身を保護するための過電流保護機能を搭 約 40 % を占める出力段 MOSFET に，オン抵抗の低減が 416（ 60 ） 富士時報 Vol.83 No.6 2010 リニア制御用 IPS ｢F5064H｣ 表 ₂ 「F5064H」の電気的特性（T c＝25 ℃） （1）オペアンプ部 記 号 定 格 条 件 最 小 標準値 最 大 単 位 DC ゲイン Avo 80 ─ ─ dB GB 積 GBP 500 ─ ─ kHz 位相余裕 θm ─ 45 ─ deg オフセット電圧 V os −4 ─ 4 mV オフセットドリフト TC − 40 ～＋150 ℃ ─ ─ 10 µV/℃ 出力電圧範囲（高） V oh 負荷 100 k Ω 4.8 ─ V DD5 V 出力電圧範囲（低） V ol 負荷 100 k Ω V GNDs ─ 0.174 V 立上りスルーレート SR ＋ 0.4 ─ 1.5 V/µs 立下りスルーレート SR − 0.2 ─ 1.0 V/µs IDO ─ ─ 500 µA 消費電流 （2）ハイサイド IPS 部 項 目 動作電源電圧 静止電源電流 入力しきい値電圧 入力電流 オン抵抗 定 格 記 号 条 件 VB T j ＝− 40 ～ +150 ℃ IB V B ＝ 13 V，R L ＝ 10 Ω，V IN ＝ 0 V V IN(H) V B ＝ 13 V 単 位 最 小 最 大 5 28 V ─ 3 mA 3.5 ─ V V IN(L) V B ＝ 13 V ─ 1.5 V I IN(H) V B ＝ 13 V，V IN ＝ 5 V 10 50 µA R DS(on)1 V B ＝ 5 ～ 6 V，I L ＝ 1.25 A T j ＝− 40 ～＋150 ℃ ─ 0.5 Ω R DS(on)2 V B ＝ 6 ～ 28 V，I L ＝ 1.25 A ─ 0.12 Ω 出力リーク I OL V B ＝ 13 V ─ 0.5 mA 過電流検出 I OC V B ＝ 13 V 3 6 A 過熱検出 T trip V B ＝ 13 V 150 200 ℃ 過電圧検出 V OV ─ 28 33 V ターンオン時間 t on V B ＝ 13 V，R L ＝ 10 Ω ─ 120 µs ターンオフ時間 t off V B ＝ 13 V，R L ＝ 10 Ω ─ 40 µs 負荷クランプ電圧 V clamp V B ＝ 13 V，I L ＝ 1.25 A V IN ＝ 5 V，L ＝ 10 mH −（50 − VB） −（60 − VB） V 負荷開放検出 R LOPEN V B ＝ 13 V，V IN ＝ 0 V 6 36 kΩ 表 ₃ 「F5064H」の論理表 IN ST OUT 備考 L H Open L H L L H L ─ 負荷開放検出 L H H 自己復帰 過電流検出 L H L L L L 出力発振モード 自己復帰 L H L H L L L H L L L L 正常動作 過熱検出 過電圧検出 V IN（5 V/div） 条件：V CC＝13 V， V IN＝5 V， n チャネル MOSFET 負荷使用 V ST（5 V/div） 500 s/div 自己復帰 I OUT（5 A/div） 自己復帰 可能な擬平面接合（QPJ：Quasi Plane Junction）という ⑵ ウェーハプロセス技術を適用している。さらに，回路部に 図₄ 「F5064H」が過電流検出から出力発振モードに至るまで の動作波形 ⑶ は 1.5 µm ルールの自己分離技術を適用し，チップサイズ の低減を行ったので紹介する。 図₆ に F5064H と従来 IPS の，出力段パワー MOSFET に使用している縦型デバイス VDMOSFET（Vertical Diffused MOSFET）の断面構造を示す。富士電機では，オ 417（ 61 ） 特 集 項 目 富士時報 Vol.83 No.6 2010 リニア制御用 IPS ｢F5064H｣ 低耐圧 p 形 MOSFET 縦型パワーツェナーダイオード ドレイン ソース アノード 特 集 p+ p+ n+ ドレイン ソース ドレイン ソース （バックゲート） （バックゲート） n ツェナー n ウェル n ウェル リーチスルー * 低耐圧 p チャネル MOSＦＥＴ 低耐圧 n チャネル MOSＦＥＴ n+ n-VZD n+ p+ p+ p ウェル p ツェナー p ツェナー p+ エピタキシャル層 p+ n−エピタキシャル層 p 基板 n+ 基板 VDMOSドレイン（= 電源接続） グランド ＊ リーチスルー：実線と破線が重なること 中耐圧 n チャネル MOSＦＥＴ ドレイン 図₅ 低耐圧 p 形 MOSFET および VZD の断面構造 中耐圧 p チャネル MOSＦＥＴ ソース （バックゲート） n+ n+ ドレイン p+ ソース ゲート n オフセット ソース n+ p+ n+ n+ p+ n+ n+ p+ n+ p チャネル p チャネル p チャネル ソース （バックゲート） p+ p ウェル ゲート ソース n+ p+ p ウェル p ツェナー n+ n−エピタキシャル層 n+ 基板 VDMOSドレイン（= 電源接続） n−エピタキシャル層 図₇ 主な回路用デバイスの断面構造 n+基板 ドレイン p+ n+ p チャネル n+ p+ n−エピタキシャル層 n+基板 6.1 n+ ⑪ ソース 4.4 n+ ⑳ ゲート ソース 0.5 （a）本設計ＶＤＭＯＳＦＥＴ ① ⑩ 0.8 0.35 0.15 ドレイン （b）従来設計ＶＤＭＯＳＦＥＴ 7.85 図₆ 出力段用 VDMOSFET の断面構造 ン 抵 抗 を 改 善 す る た め に，100 V 以 上 の 高 耐 圧 パ ワ ー 端子番号 端子名 端子番号 ① ② OUT ⑧ S+ ③ ⑯∼⑳ VB ⑨ S− ④ IN ⑬ FB ⑤ ST ⑭ VDD5 ⑥ GNDh ⑮ NC ⑦ ⑩∼⑫ GNDs MOSFET 向けに，QPJ 技術を確立している。今回，この 端子名 （単位：mm） QPJ 技術を耐圧 60 V の VDMOSFET にも適用できるよう に改良を加えることで，F5064H の低オン抵抗化を実現し 図₈ 「F5064H」SSOP-20 パッケージ た。 QPJ の特徴は，従来よりも p チャネルを低濃度で浅く 間隔を狭めて配置することで平面に近い接合面となり，表 面での電界強度を緩和し耐圧を確保する点である。これに 5 パッケージ より，オン抵抗と耐圧とのトレードオフが改善でき，従来 と同等の耐圧を確保したまま，Ron・A（単位面積当たり のオン抵抗）を 25 % 低減し，低オン抵抗化を実現した。 図₇ に回路部の要素デバイスの一例を示す。要素デバイ パッケージには，図₈ に示す SSOP-20 パッケージを採 用した。アウターリードのはんだめっきには，鉛フリーの SnAg めっきを用いている。 スには，1.5 µm ルールを適用するとともに，60 V 系中耐 圧 n チャネル MOSFET にはダブル RESURF（REduced 6 あとがき SURface Field）構造を採用している。本デバイスは，従 来と比べ約 50 % の小型化を実現した。 本稿では，リニア制御に必要な高精度電流検出用オペ アンプを IPS に内蔵することで，高いリニア制御精度と 418（ 62 ） 富士時報 Vol.83 No.6 2010 リニア制御用 IPS ｢F5064H｣ ECU の小型化に貢献できるリニア制御用 IPS を紹介した。 岩水 守生 半導体デバイスの開発に従事。現在，富士電機シ ていく所存である。 ステムズ株式会社半導体事業本部半導体統括部 ディスクリート・IC 技術部。 参考文献 ⑴ 熊谷直樹ほか. 自動車用自己分離型統合パワー IC技術. 富 士時報. 2003, vol.76, no.10, p.622-625. ⑵ 徳西弘之ほか. パワー MOSFET ｢SuperFAP-Gシリーズ｣ とその適用効果. 富士時報. 2002, vol.75, no.10, p.593-597. ⑶ 岩田英樹ほか. インテリジェントパワー MOSFET. 富士時 岩田 英樹 半導体デバイスの開発に従事。現在，富士電機シ ステムズ株式会社半導体事業本部半導体統括部 ディスクリート・IC 技術部。 報. 2008, vol.81, no.6, p.410-414. 岩本 基光 CMOS IC の開発に従事。現在，富士電機システム ズ株式会社半導体事業本部半導体開発センターデ バイス開発部。 419（ 63 ） 特 集 今後富士電機では，さまざまな用途に対応できる IPS の 系列拡大と，さらなる低オン抵抗化への技術確立を推進し ＊本誌に記載されている会社名および製品名は，それぞれの会社が所有する 商標または登録商標である場合があります。