14位、1 GSPS JESD204B 双通道模数转换器 AD9680 产品特性 功能框图 应用 通信 分集多频段、多模数字接收机 3G/4G、TD-SCDMA、W-CDMA、GSM、LTE 通用软件无线电 超宽带卫星接收机 仪器仪表 雷达 信号情报(SIGINT) DOCSIS 3.0 CMTS上游接收路径 HFC数字反向路径接收机 Rev. 0 AVDD1 AVDD2 AVDD3 AVDD1_SR DVDD DRVDD SPIVDD (1.25V) (2.5V) (3.3V) (1.25V) (1.25V) (1.25V) (1.8V TO 3.3V) FD_B DDC 14 VIN+B VIN–B DDC ADC CORE BUFFER 4 SERDOUT0± SERDOUT1± SERDOUT2± SERDOUT3± CONTROL REGISTERS V_1P0 FAST DETECT CLOCK GENERATION CLK+ CLK– ÷2 ÷4 ÷8 AGND SYNCINB± JESD204B SUBCLASS 1 CONTROL SYSREF± SPI CONTROL AD9680 DRGND DGND SDIO SCLK CSB PDWN/ STBY 11752-001 FD_A ADC CORE 14 JESD204B HIGH SPEED SERIALIZER + Tx OUTPUTS BUFFER VIN+A VIN–A FAST DETECT JESD204B(子类1)编码串行数字输出 1 GSPS时每通道总功耗：1.65 W(默认设置) SFDR = 85 dBFS (340 MHz)，80 dBFS (1 GHz) SNR = 65.3 dBFS(340 MHz，AIN = −1.0 dBFS)，61.4 dBFS (1 GHz) ENOB = 10.8 位(10 MHz) 差分非线性(DNL)：±0.5 LSB 积分非线性(INL)：±2.5 LSB 噪声密度 = −154 dBFS/Hz (1 GSPS) 直流电源：1.25 V、2.5 V和3.3 V 无失码 ADC内部基准电压源 灵活的输入范围和端接阻抗 1.46 V p-p至1.94 V p-p(标称值1.70 V p-p) 400 Ω、200 Ω、100 Ω和50 Ω差分 2 GHz可用模拟输入全功率带宽 95 dB通道隔离/串扰 幅度检测位支持实现高效AGC 每通道集成2个宽带数字处理器 12位NCO，多达4个级联半带滤波器 差分时钟输入 整数时钟分频：−1、2、4或8 灵活的JESD204B通道配置 小信号扰动 图1. 产品特色 1. 全功率带宽非常宽，支持高达2 GHz的中频信号采样。 2. 提供可编程输入端接的缓冲输入简化滤波器设计和实现。 3. 四个集成式宽带抽取滤波器和数控振荡器(NCO)模块支 持多频段接收机。 4. 灵活的串行端口接口(SPI)控制各种产品特性和功能，满 足特定系统要求。 5. 可编程快速超量程检测。 6. 9 mm x 9 mm 64引脚LFCSP封装。 Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2014 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD9680 目录 产品特性 ......................................................................................... 1 应用.................................................................................................. 1 功能框图 ......................................................................................... 1 产品特色 ......................................................................................... 1 修订历史 ......................................................................................... 2 概述.................................................................................................. 3 技术规格 ......................................................................................... 4 直流规格.................................................................................... 4 交流规格.................................................................................... 5 数字规格.................................................................................... 6 开关规格.................................................................................... 7 时序规格.................................................................................... 8 绝对最大额定值.......................................................................... 10 热特性 ...................................................................................... 10 ESD警告................................................................................... 10 引脚配置和功能描述 ................................................................. 11 典型性能参数 .............................................................................. 13 等效电路 ....................................................................................... 16 工作原理 ....................................................................................... 18 ADC架构 ................................................................................. 18 模拟输入考虑 ......................................................................... 18 基准电压源 ............................................................................. 20 时钟输入考虑 ......................................................................... 21 ADC超量程与快速检测 ............................................................ 23 ADC超量程............................................................................. 23 快速阈值检测(FD_A和FD_B) ............................................ 23 数字下变频器(DDC).................................................................. 24 DDC I/Q输入选择 ................................................................. 24 DDC I/Q输出选择 ................................................................. 24 DDC概述 ................................................................................. 24 频率转换 ....................................................................................... 30 概述 .......................................................................................... 30 DDC NCO加混频器的损失和SFDR .................................. 31 数控振荡器 ............................................................................. 31 FIR滤波器..................................................................................... 33 概述 .......................................................................................... 33 半带滤波器 ............................................................................. 34 DDC增益级............................................................................. 36 DDC复数—实数转换 ........................................................... 36 DDC配置示例 ........................................................................ 37 数字输出 ....................................................................................... 40 JESD204B接口简介................................................................ 40 JESD204B概述 ........................................................................ 40 功能概述.................................................................................. 41 JESD204B链路建立................................................................ 41 物理层(驱动器)输出 ............................................................. 44 JESD204B Tx转换器映射 ..................................................... 45 配置JESD204B链路................................................................ 47 串行端口接口 .............................................................................. 50 使用SPI的配置 ....................................................................... 50 硬件接口.................................................................................. 50 SPI访问特性............................................................................ 50 存储器映射................................................................................... 51 读取存储器映射寄存器表 ................................................... 51 存储器映射寄存器表............................................................ 52 应用信息 ....................................................................................... 63 电源建议.................................................................................. 63 裸露焊盘散热块建议............................................................ 63 AVDD1_SR(引脚57)和AGND(引脚56和引脚60)............ 63 外形尺寸 ....................................................................................... 64 订购指南.................................................................................. 64 修订历史 2014年5月—修订版0：初始版 Rev. 0 | Page 2 of 64 AD9680 概述 AD9680是一款双通道、14位、1 GSPS模数转换器(ADC)。该 器件内置片内缓冲器和采样保持电路，专门针对低功耗、 小尺寸和易用性而设计。该器件设计用于高达2 GHz的宽带 模拟信号采样。AD9680针对宽输入带宽、高采样速率、出 色的线性度和小封装低功耗而优化。 这款双通道ADC内核采用多级、差分流水线架构，并集成 了输出纠错逻辑。每个ADC均具有宽带宽输入，支持用户 可选的各种输入范围。集成基准电压源可简化设计。 模拟输入和时钟信号均为差分输入信号。每个ADC数据输 出均内部连接至两个数字下变频器(DDC)。每个DDC均含 有四个级联信号处理级：一个12位频率转换器(NCO)和四 个半带抽取滤波器。 位，可编程阈值检测器可以监控输入信号功率。如果输入 信号电平超过可编程阈值，快速检测指示器就会变为高。 由于该阈值指示器的延迟极短，因此用户能够快速调低系 统增益，从而避免ADC输入端出现超量程现象。 用户能将子类1 JESD204B高速串行输出配置为1、2或4通道， 具体取决于DDC配置和接收逻辑器件的可接受通道速率。 通过SYSREF±和SYNCINB±输入引脚，可提供多器件同步 支持。 AD9680具有灵活的掉电选项，在需要时可以明显降低功 耗。这些特性均可通过1.8 V至3.3 V三线式SPI进行编程。 AD9680采用64引脚无铅LFCSP封装，额定温度范围为 −40°C至+85°C工业温度范围。该产品受美国专利保护。 除了DDC模块，AD9680还具备其他功能，能够简化通信 接收机的自动增益控制(AGC)。利用ADC的快速检测输出 Rev. 0 | Page 3 of 64 AD9680 技术规格 直流规格 除非另有说明，AVDD1 = 1.25 V，AVDD2 = 2.5 V，AVDD3 = 3.3 V，AVDD1_SR = 1.25 V，DVDD = 1.25 V，DRVDD = 1.25 V， SPIVDD = 1.8 V，额定最大采样速率(1000 MSPS)，1.7 V p-p满量程差分输入，1.0 V内部基准电压源，AIN = −1.0 dBFS，默认 SPI设置，TA = 25°C。 表1. 参数 分辨率 精度 无失码 失调误差 失调匹配 增益误差 增益匹配 差分非线性(DNL) 差分非线性(INL) 温度漂移 失调误差 增益误差 内部基准电压源 电压 折合到输入端噪声 VREF = 1.0 V 模拟输入 差分输入电压范围(可编程) 共模电压(VCM) 差分输入电容1 模拟输入全功率带宽 电源 AVDD1 AVDD2 AVDD3 AVDD1_SR DVDD DRVDD SPIVDD IAVDD1 IAVDD2 IAVDD3 IAVDD1_SR IDVDD 2 IDRVDD1 ISPIVDD 功耗 总功耗(包括输出驱动器)2, 3 掉电功耗 待机4 1 2 3 4 温度 全 全 全 全 全 全 全 全 最小值 14 −0.31 −5 −0.7 −5.7 典型值 最大值 保证 0 0 0 1 ±0.5 ±2.5 +0.31 +0.23 +5 +4.5 +0.8 +6.9 单位 位 % FSR % FSR % FSR % FSR LSB LSB 25°C 25°C −14 ±13.8 ppm/°C ppm/°C 全 1.0 V 25°C 2.63 LSB rms 全 25°C 25°C 25°C 1.46 1.70 2.05 1.5 2 1.94 V p-p V pF GHz 全 全 全 全 全 全 全 全 全 全 全 全 全 全 1.22 2.44 3.2 1.22 1.22 1.22 1.7 1.25 2.50 3.3 1.25 1.25 1.25 1.8 685 595 125 16 208 200 5 1.28 2.56 3.4 1.28 1.28 1.28 3.4 720 680 142 18 236 225 6 V V V V V V V mA mA mA mA mA mA mA 全 全 全 所有通道都运行。DRVDD的功耗随通道速率和所用通道数而变化。 默认模式。不使用DDC。L = 4，M = 2，F = 1。 默认模式。不使用DDC。 可通过SPI进行控制。 Rev. 0 | Page 4 of 64 3.3 835 1.4 W mW W AD9680 交流规格 除非另有说明，AVDD1 = 1.25 V，AVDD2 = 2.5 V，AVDD3 = 3.3 V，AVDD1_SR = 1.25 V，DVDD = 1.25 V，DRVDD = 1.25 V， SPIVDD = 1.8 V，额定最大采样速率，1.7 V p-p满量程差分输入，1.0 V内部基准电压源，AIN = −1.0 dBFS，默认SPI设置，TA = 25°C。 表2. 参数1 模拟输入满量程 噪声密度2 信噪比(SNR)3 fIN = 10 MHz fIN = 170 MHz fIN = 340 MHz fIN = 450 MHz fIN = 765 MHz fIN = 985 MHz fIN = 1950 MHz 信纳比(SINAD)3 fIN = 10 MHz fIN = 170 MHz fIN = 340 MHz fIN = 450 MHz fIN = 765 MHz fIN = 985 MHz fIN = 1950 MHz 有效位数(ENOB) fIN = 10 MHz fIN = 170 MHz fIN = 340 MHz fIN = 450 MHz fIN = 765 MHz fIN = 985 MHz fIN = 1950 MHz 无杂散动态范围(SFDR)3 fIN = 10 MHz fIN = 170 MHz fIN = 340 MHz fIN = 450 MHz fIN = 765 MHz fIN = 985 MHz fIN = 1950 MHz 最差谐波(二次或三次)3 fIN = 10 MHz fIN = 170 MHz fIN = 340 MHz fIN = 450 MHz fIN = 765 MHz fIN = 985 MHz fIN = 1950 MHz 最差其它谐波(二次或三次除外)3 fIN = 10 MHz fIN = 170 MHz fIN = 340 MHz fIN = 450 MHz 温度 全 全 25°C 全 25°C 25°C 25°C 25°C 25°C 25°C 全 25°C 25°C 25°C 25°C 25°C 25°C 全 25°C 25°C 25°C 25°C 25°C 25°C 全 25°C 25°C 25°C 25°C 25°C Rev. 0 | Page 5 of 64 最小值 65.1 65.0 10.5 75 典型值 最大值 单位 1.7 V p-p −154 dBFS/Hz 67.2 66.6 65.3 64.0 62.4 61.4 57.0 dBFS dBFS dBFS dBFS dBFS dBFS dBFS 67.1 66.4 65.2 63.8 62.1 61.1 56.0 dBFS dBFS dBFS dBFS dBFS dBFS dBFS 10.8 10.7 10.5 10.3 10.0 9.8 9.0 位 位 位 位 位 位 位 88 85 85 82 80 80 68 dBFS dBFS dBFS dBFS dBFS dBFS dBFS 25°C 全 25°C 25°C 25°C 25°C 25°C −95 −94 −88 −86 −80 −80 −80 25°C 全 25°C 25°C −95 −94 −88 −86 −75 −81 dBFS dBFS dBFS dBFS dBFS dBFS dBFS dBFS dBFS dBFS dBFS AD9680 参数1 fIN = 765 MHz fIN = 985 MHz fIN = 1950 MHz 双音交调失真(IMD)，AIN1和AIN2 = −7 dBFS fIN1 = 185 MHz, fIN2 = 188 MHz fIN1 = 338 MHz, fIN2 = 341 MHz 串扰4 全功率带宽5 1 2 3 4 5 温度 25°C 25°C 25°C 最小值 25°C 25°C 25°C 25°C 典型值 最大值 单位 −81 dBFS −82 dBFS −75 dBFS −87 −88 95 2 dBFS dBFS dB GHz 如需了解定义以及这些测试如何完成的详情，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 噪声密度在低模拟输入频率(30 MHz)下测量。 满量程电压和缓冲电流的推荐设置参见表9。 串扰的测量条件：一个通道参数为170 MHz、−1.0 dBFS模拟输入且相邻通道上无输入信号。 利用图38所示电路测量。 数字规格 除非另有说明，AVDD1 = 1.25 V，AVDD2 = 2.5 V，AVDD3 = 3.3 V，AVDD1_SR = 1.25 V，DVDD = 1.25 V，DRVDD = 1.25 V， SPIVDD = 1.8 V，额定最大采样速率，1.7 V p-p满量程差分输入，1.0 V内部基准电压源，AIN = −1.0 dBFS，默认SPI设置，TA = 25°C。 表3. 参数 时钟输入(CLK+、CLK−) 逻辑兼容 差分输入电压 输入共模电压 输入电阻(差分) 输入电容 SYSREF输入(SYSREF+/SYSREF−) 逻辑兼容 差分输入电压 输入共模电压 输入电阻(差分) 输入电容(差分) 逻辑输入(SDI、SCLK、CSB、PDWN/STBY) 逻辑兼容 逻辑1电压 逻辑0电压 输入电阻 逻辑输出(SDIO) 逻辑兼容 逻辑1电压(IOH = 800 μA) 逻辑0电压(IOL = 50 μA) SYNCIN输入(SYNCINB+/SYNCINB−) 逻辑兼容 差分输入电压 输入共模电压 输入电阻(差分) 输入电容 逻辑输出(FD_A、FD_B) 逻辑兼容 逻辑1电压 逻辑0电压 输入电阻 温度 全 全 全 全 全 全 全 全 全 全 全 全 全 全 最小值 600 全 全 全 全 Rev. 0 | Page 6 of 64 LVDS/LVPECL 1200 0.85 35 最大值 单位 1800 mV p-p V kΩ pF 2.5 400 0.6 LVDS/LVPECL 1200 0.85 35 1800 2.0 2.5 0 全 全 全 全 全 全 全 全 典型值 400 0.6 0.8 0 mV p-p V kΩ pF CMOS 0.8 × SPIVDD 0.2 × SPIVDD 30 V V kΩ CMOS 0.8 × SPIVDD 0.2 × SPIVDD V V LVDS/LVPECL/CMOS 1200 1800 0.85 2.0 35 2.5 CMOS SPIVDD 0 30 mV p-p V kΩ pF V V kΩ AD9680 参数 数字输出(SERDOUTx±、x = 0至3) 逻辑兼容 差分输出电压 输出共模电压(VCM) 交流耦合 短路电流(IDshort) 差分回损(RLDIFF)1 共模回损(RLCM)1 差分端接阻抗 1 温度 最小值 全 全 25°C 25°C 25°C 25°C 全 典型值 最大值 单位 360 770 mV p-p 0 −100 8 6 80 1.8 +100 V mA dB dB Ω CML 100 120 差分和共模回损在100 MHz至0.75 MHz x 波特率范围内测量。 开关规格 除非另有说明，AVDD1 = 1.25 V，AVDD2 = 2.5 V，AVDD3 = 3.3 V，AVDD1_SR = 1.25 V，DVDD = 1.25 V，DRVDD = 1.25 V，SPIVDD = 1.8 V，额定最大采样速率，1.7 V p-p满量程差分输入，1.0 V内部基准电压源，AIN = −1.0 dBFS，默认SPI设置，TA = 25°C。 表4. 参数 时钟 时钟速率(CLK+/CLK−引脚) 最高采样速率1 最低采样速率2 时钟高电平脉宽 时钟低电平脉宽 输出参数 单位间隔(UI)3 上升时间(tR)(20%至80%，至100 Ω负载) 下降时间(tF)(20%至80%，至100 Ω负载) PLL锁定时间 每通道的数据速率(NRZ)4 延迟5 流水线延迟 快速检测延迟 唤醒时间6 待机 掉电 孔径 孔径延迟(tA) 孔径不确定性(抖动，tj) 超范围恢复时间 1 2 3 4 5 6 温度 最小值 全 全 全 全 全 0.3 1000 300 500 500 全 25°C 25°C 25°C 25°C 80 24 24 3.125 典型值 100 32 32 2 10 全 全 55 25°C 25°C 1 全 全 全 530 55 1 最高采样速率指分频之后的时钟速率。 最低采样速率以300 MSPS工作，L = 2或L = 1。 波特率 = 1/UI。支持此范围的一个子集。 默认L = 4。该数值可根据采样速率和抽取比而改变。 不使用DDC。L = 4，M = 2，F = 1。 唤醒时间指从掉电模式返回正常工作模式所需的时间。 Rev. 0 | Page 7 of 64 最大值 单位 4 GHz MSPS MSPS ps ps 12.5 ps ps ps ms Gbps 28 时钟周期 时钟周期 4 Μs Ms Ps fs rms 时钟周期 AD9680 时序规格 表5. 参数 CLK+至SYSREF+时序要求 tSU_SR tH_SR SPI时序要求 tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO 测试条件/注释 参见图3 器件时钟至SYSREF+建立时间 器件时钟至SYSREF+保持时间 参见图4 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 SCLK周期 CSB与SCLK之间的建立时间 CSB与SCLK之间的保持时间 SCLK应处于逻辑高电平状态的最短时间 SCLK应处于逻辑低电平状态的最短时间 相对于SCLK下降沿，SDIO引脚从输入状态切换到输出状态所需的 时间(图4未显示) 相对于SCLK上升沿，SDIO引脚从输出状态切换到输入状态所需的 时间(图4未显示) tDIS_SDIO 最小值 典型值 最大值 117 − 96 单位 ps ps 2 2 40 2 2 10 10 10 ns ns ns ns ns ns ns ns 10 ns 时序图 APERTURE DELAY ANALOG INPUT SIGNAL N – 55 SAMPLE N N – 54 N+1 N – 53 N – 52 N–1 N – 51 CLK– CLK+ CLK– CLK+ SERDOUT0– SERDOUT0+ A B C D E F G H I J A B C D E F G H I J A B C D E F G H I J CONVERTER0 MSB A B C D E F G H I J A B C D E F G H I J A B C D E F G H I J CONVERTER0 LSB A B C D E F G H I J A B C D E F G H I J A B C D E F G H I J CONVERTER1 MSB A B C D E F G H I J A B C D E F G H I J A B C D E F G H I J CONVERTER1 LSB SERDOUT1– SERDOUT1+ SERDOUT2– SERDOUT2+ SAMPLE N – 55 ENCODED INTO 1 8-BIT/10-BIT SYMBOL SAMPLE N – 54 ENCODED INTO 1 8-BIT/10-BIT SYMBOL SAMPLE N – 53 ENCODED INTO 1 8-BIT/10-BIT SYMBOL 图2. 数据输出时序(全带宽模式；L = 4；M = 2；F = 1) Rev. 0 | Page 8 of 64 11752-002 SERDOUT3– SERDOUT3+ AD9680 CLK– CLK+ tSU_SR tH_SR 11752-003 SYSREF– SYSREF+ 图3. SYSREF±建立和保持时间 tHIGH tDS tS tCLK tDH tACCESS tH tLOW CSB SDIO DON’T CARE DON’T CARE R/W A14 A13 A12 A11 A10 A9 A8 A7 图4. 串行端口接口时序图 Rev. 0 | Page 9 of 64 D5 D4 D3 D2 D1 D0 DON’T CARE 11752-004 SCLK DON’T CARE AD9680 绝对最大额定值 热特性 表6. 参数 电气 AVDD1至AGND AVDD1_SR to AGND AVDD2至AGND AVDD3至AGND DVDD至DGND DRVDD至DRGND SPIVDD至AGND AGND至DRGND VIN±x至AGND SCLK、SDIO、CSB至AGND PDWN/STBY至AGND 环境 工作温度范围 最高结温 存储温度范围(环境) 额定值 1.34 V 1.34 V 2.75 V 3.63 V 1.34 V 1.34 V 3.63 V −0.3 V至+0.3 V 3.2 V −0.3 V至SPIVDD + 0.3 V −0.3 V至 SPIVDD + 0.3 V −40°C至+85°C 125°C −65°C至+150°C 典型θJA、θJB和θJC按照印刷电路板(PCB)层数和不同气流速 度(m/s)进行测定。气流可增强散热，从而有效降低θJA和θJB。 建议使用适当的热管理技术，确保最高结温不超过表7给 出的限值。 表7. 气流速度 (m/s) 0.0 1.0 2.5 10层PCB， 0.0 裸露焊盘 1.0 下方有81 2.5 个通孔 PCB类型 JEDEC 2s2p板 1 2 注意，等于或超出上述绝对最大额定值可能会导致产品永 久性损坏。这只是额定最值，并不能以这些条件或者在任 何其它超出本技术规范操作章节中所示规格的条件下，推 断产品能否正常工作。长期在超出最大额定值条件下工作 会影响产品的可靠性。 3 4 5 θJA 17.81, 2 15.61, 2 15.01, 2 13.8 12.7 12.0 ΨJB 6.31, 3 5.91, 3 5.71, 3 4.6 4.6 4.6 θJC_TOP 4.71, 5 N/A4 N/A4 4.7 N/A4 N/A4 θJC_BOT 1.21, 5 1.2 单位 °C/W °C/W °C/W °C/W °C/W °C/W 按照JEDEC 51-7，加上JEDEC 51-5 2s2p测试板。 按照JEDEC JESD51-2(静止空气)或JEDEC JESD51-6(流动空气)。 按照JEDEC JESD51-8(静止空气)。 N/A表示不适用。 按照MIL-STD 883、方法1012.1。 ESD警告 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。尽 管本产品具有专利或专有保护电路，但在遇到高能量 ESD时，器件可能会损坏。因此，应当采取适当的ESD 防范措施，以避免器件性能下降或功能丧失。 Rev. 0 | Page 10 of 64 AD9680 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 AVDD1 AVDD2 AVDD2 AVDD1 AGND SYSREF– SYSREF+ AVDD1_SR AGND AVDD1 CLK– CLK+ AVDD1 AVDD2 AVDD2 AVDD1 引脚配置和功能描述 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 AD9680 TOP VIEW (Not to Scale) AVDD1 AVDD1 AVDD2 AVDD3 VIN–B VIN+B AVDD3 AVDD2 AVDD2 AVDD2 SPIVDD CSB SCLK SDIO DVDD DGND NOTES 1. EXPOSED PAD. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE GROUND REFENCE FOR AVDDx. THIS EXPOSED PAD MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 11752-005 FD_A DRGND DRVDD SYNCINB– SYNCINB+ SERDOUT0– SERDOUT0+ SERDOUT1– SERDOUT1+ SERDOUT2– SERDOUT2+ SERDOUT3– SERDOUT3+ DRVDD DRGND FD_B 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 AVDD1 AVDD1 AVDD2 AVDD3 VIN–A VIN+A AVDD3 AVDD2 AVDD2 AVDD2 AVDD2 V_1P0 SPIVDD PDWN/STBY DVDD DGND 图5 引脚配置(顶视图) 表8. 引脚功能描述 引脚编号 电源 0 引脚名称 类型 说明 EPAD 地 1, 2, 47, 48, 49, 52, 55, 61, 64 3, 8, 9, 10, 11, 39, 40, 41, 46, 50, 51, 62, 63 4, 7, 42, 45 13, 38 15, 34 16, 33 18, 31 19, 30 56, 60 57 模拟 5, 6 12 AVDD1 电源 裸露焊盘。封装底部的裸露热焊盘为AVDDx提供接地基准。 该焊盘必须与地相连，才能正常工作。 模拟电源(标称值1.25 V)。 AVDD2 电源 模拟电源(标称值2.5 V)。 AVDD3 SPIVDD DVDD DGND DRGND DRVDD AGND1 AVDD1_SR 1 电源 电源 电源 地 地 电源 地 电源 模拟电源(标称值3.3 V)。 SPI的数字电源(1.8 V至3.3 V)。 数字电源(标称值为1.25 V)。 DVDD的接地基准。 DRVDD接地基准。 数字驱动器电源(标称值为1.25 V)。 SYSREF±的接地基准。 SYSREF±的模拟电源(标称值为1.25 V)。 VIN−A, VIN+A V_1P0 输入 输入/DNC VIN−B, VIN+B CLK+, CLK− 输入 输入 ADC A模拟输入(-/+)。 1.0 V基准电压输入/勿连接。此引脚可通过SPI配置为不连接 引脚或输入。使用内部基准电压源时，请勿连接此引脚。 若使用外部基准电压源，则需要1.0 V基准电压输入。 ADC B模拟输入(-/+)。 时钟输入(+/-)。 44, 43 53, 54 Rev. 0 | Page 11 of 64 AD9680 引脚编号 CMOS输出 17, 32 数字输入 20, 21 58, 59 数据输出 22, 23 24, 25 26, 27 28, 29 待测器件(DUT)控制 14 35 36 37 1 引脚名称 类型 说明 FD_A, FD_B 输出 通道A和通道B的快速检测输出。 SYNCINB−, SYNCINB+ SYSREF+, SYSREF− 输入 输入 JESD204B LVDS低电平有效同步输入(-/+)。 JESD204B LVDS低电平有效系统基准电压输入(+/-)。 SERDOUT0−, SERDOUT0+ SERDOUT1−, SERDOUT1+ SERDOUT2−, SERDOUT2+ SERDOUT3−, SERDOUT3+ 输出 输出 输出 输出 数据通路0输出数据(-/+)。 数据通路1输出数据(-/+)。 数据通路2输出数据(-/+)。 数据通路3输出数据(-/+)。 PDWN/STBY 输入 SDIO SCLK CSB 输入/输出 输入 输入 掉电输入(高电平有效)。此引脚的操作取决于SPI模式， 可配置为掉电或待机。 SPI串行数据输入/输出。 SPI串行时钟。 SPI片选(低电平有效)。 为确保ADC正常工作，应将AVDD1_SR和AGND的连接与AVDD1和EPAD的连接分开。更多信息见“应用信息”部分。 Rev. 0 | Page 12 of 64 AD9680 典型性能参数 除非另有说明，AVDD1 = 1.25 V，AVDD1_SR = 1.25 V，AVDD2 = 2.5 V，AVDD3 = 3.3 V，DVDD = 1.25 V，DRVDD = 1.25 V， SPIVDD = 1.8 V，1.7 V p-p满量程差分输入，AIN = −1.0 dBFS，默认SPI设置，时钟分频器 = 2，TA = 25°C，128k FFT采样。 AIN = –1dBFS SNR = 67.2dBFS ENOB = 10.8 BITS SFDR = 88dBFS BUFFER CURRENT = 1.5× –10 –30 AMPLITUDE (dBFS) –50 –70 –90 –110 –50 –70 –90 –110 0 100 200 300 400 500 FREQUENCY (MHz) –130 11752-100 –130 0 100 图6. 单音FFT(fIN = 10.3 MHz) 400 500 90 85 SFDR (dBFS) 80 SNR/SFDR (dBFS) AMPLITUDE (dBFS) –30 300 图9. 单音FFT(fIN = 450.3 MHz) AIN = –1dBFS SNR = 66.6dBFS ENOB = 10.7 BITS SFDR = 85dBFS BUFFER CURRENT = 3.0× –10 200 FREQUENCY (MHz) 11752-103 AMPLITUDE (dBFS) –30 AIN = –1dBFS SNR = 64.0dBFS ENOB = 10.3 BITS SFDR = 75dBFS BUFFER CURRENT = 3.0× –10 –50 –70 –90 75 70 SNR (dBFS) –110 0 100 200 300 400 500 FREQUENCY (MHz) 60 700 11752-101 –130 900 950 1000 1050 1100 95 1.5× 90 2.0× 3.0× SFDR (dBFS) –50 –70 85 80 –90 –130 0 100 200 300 400 FREQUENCY (MHz) 图8. 单音FFT(fIN = 340.3 MHz) 500 70 700 750 800 850 900 950 SAMPLE RATE (MHz) 1000 1050 1100 11752-202 75 –110 11752-102 AMPLITUDE (dBFS) 850 图10. SNR/SFDR与fS 的关系(fIN = 170.3 MHz；缓冲设置 = 3.0x) AIN = –1dBFS SNR = 65.3dBFS ENOB = 10.5 BITS SFDR = 85dBFS BUFFER CURRENT = 3.0× –30 800 SAMPLE RATE (MHz) 图7. 单音FFT(fIN = 170.3 MHz) –10 750 11752-201 65 图11. SFDR与fS 的关系(fIN = 10.3 MHz；缓冲设置 = 1.5x、2.0x或3.0x) Rev. 0 | Page 13 of 64 AD9680 90 20 SFDR 80 0 SNRFS 50 40 30 20 –20 –40 –60 63.3 100.3 170.3 225.3 302.3 341.3 403.3 453.3 502.3 –80 ANALOG INPUT FREQUENCY (MHz) 0 图15. 双音SFDR/IMD3与输入幅度(AIN )的关系 (fIN1 = 184 MHz，fIN2 = 187 MHz) 20 AIN1 AND AIN2 = –7dBFS SFDR = 87dBFS IMD2 = 93dBFS IMD3 = 87dBFS BUFFER CURRENT = 3.0× 0 SNR/SFDR (dBc AND dBFS) –20 IMD3 (dBFS) INPUT AMPLITUDE (dBFS) 图12. SNR/SFDR与fIN 的关系(fIN < 500 MHz；缓冲设置 = 3.0x) –40 –60 –80 –100 –20 SFDR (dBc) –40 IMD3 (dBc) –60 –80 SFDR (dBFS) –100 –120 100 200 300 400 500 FREQUENCY (MHz) –140 –90 –84 –78 –72 –66 –60 –54 –48 –42 –36 –30 –24 –18 –12 –6 11752-205 0 INPUT AMPLITUDE (dBFS) 图13. 双音FFT(fIN1 = 184 MHz，fIN2 = 187 MHz) 0 图16. 双音IMD3/SFDR与输入幅度(AIN )的关系 (fIN1 = 338 MHz，fIN2 = 341 MHz) 110 AIN1 AND AIN2 = –7dBFS SFDR = 88dBFS IMD2 = 93dBFS IMD3 = 88dBFS BUFFER CURRENT = 4.5× –20 IMD3 (dBFS) 100 SFDR (dBFS) 90 80 70 SNR/SFDR (dB) –40 –60 –80 SNR (dBFS) 60 50 40 30 SFDR (dBc) SNR (dBc) 20 10 –100 0 –10 0 100 200 300 400 FREQUENCY (MHz) 500 –20 –90 –84 –78 –72 –66 –60 –54 –48 –42 –36 –30 –24 –18 –12 –6 11752-206 –120 0 INPUT AMPLITUDE (dBFS) 图14. 双音FFT(fIN1 = 338 MHz，fIN2 = 341 MHz) 图17. SNR/SFDR与模拟输入电平的关系(fIN = 170.3 MHz) Rev. 0 | Page 14 of 64 11752-209 AMPLITUDE (dBFS) SFDR (dBFS) –100 –140 –90 –84 –78 –72 –66 –60 –54 –48 –42 –36 –30 –24 –18 –12 –6 11752-203 0 10.3 AMPLITUDE (dBFS) IMD3 (dBc) –120 10 –120 SFDR (dBc) 11752-208 60 11752-207 SFDR/IMD3 (dBc AND dBFS) SNR/SFDR (dBFS) 70 AD9680 25000 90 80 20000 70 SNR 60 NUMBER OF HITS SNR/SFDR (dBFS) 2.63 LSB rms SFDR 50 40 30 15000 10000 20 5000 0 10 20 30 40 50 60 70 80 90 TEMPERATURE (°C) 0 11752-210 0 –50 –40 –30 –20 –10 N–6 N–5 N–4 N–3 N–2 N–1 图18. SNR/SFDR与温度的关系(fIN = 170.3 MHz) 3.40 2 POWER DISSIPATION (W) 3.35 1 0 –1 3.30 3.25 2000 4000 6000 8000 10000 12000 14000 16000 OUTPUT CODE 3.15 –50 –40 –30 –20 –10 11752-211 0 0 10 20 30 40 50 60 70 80 90 11752-214 3.20 –2 1100 11752-215 INL (LSB) N+1 N+2 N+3 N+4 N+5 N+6 图21. 折合到输入端噪声直方图 3 –3 N CODE 11752-213 10 TEMPERATURE (°C) 图19. INL误差(fIN = 10.3 MHz) 图22. 功耗与温度的关系 3.40 0.6 3.35 0.4 POWER DISSIPATION (W) 3.30 0 –0.2 3.25 3.20 3.15 3.10 3.05 3.00 –0.4 2.95 –0.6 0 2000 4000 6000 8000 10000 12000 OUTPUT CODE 14000 16000 2.90 700 11752-212 DNL (LSB) 0.2 750 800 850 900 950 SAMPLE RATE (MHz) 图20. DNL误差(fIN = 15 MHz) 图23. 功耗与fS 的关系 Rev. 0 | Page 15 of 64 1000 1050 AD9680 等效电路 AVDD3 AVDD3 AVDD3 3pF 1.5pF 200Ω 200Ω EMPHASIS/SWING CONTROL (SPI) VCM BUFFER DRVDD DATA+ AVDD3 AVDD3 SERDOUTx+ x = 0, 1, 2, 3 DRGND OUTPUT DRIVER VIN–x DATA– SERDOUTx– x = 0, 1, 2, 3 11752-011 AIN CONTROL (SPI) 3pF 1.5pF DRGND 图27. 数字输出 图24. 模拟输入 DVDD AVDD1 25Ω SYNCINB+ 1kΩ DGND AVDD1 LEVEL TRANSLATOR 25Ω CLK– 20kΩ VCM = 0.85V 11752-012 DVDD 20kΩ SYNCINB– VCM SYNCINB± PIN CONTROL (SPI) 图28. SYNCINB±输入 图25. 时钟输入 SPIVDD AVDD1_SR 1kΩ ESD PROTECTED 20kΩ LEVEL TRANSLATOR AVDD1_SR SCLK SPIVDD 1kΩ 30kΩ VCM = 0.85V ESD PROTECTED 20kΩ 1kΩ 11752-013 SYSREF– VCM = 0.85V 20kΩ 1kΩ DGND SYSREF+ 20kΩ 11752-016 CLK+ DRVDD 11752-015 67Ω 28Ω 10pF 200Ω 400Ω 11752-014 67Ω 200Ω 28Ω VIN+x 图29. SCLK输入 图26. SYSREF±输入 Rev. 0 | Page 16 of 64 AD9680 SPIVDD ESD PROTECTED 30kΩ 1kΩ CSB 30kΩ 1kΩ PDWN/ STBY ESD PROTECTED 11752-017 ESD PROTECTED 图30. CSB输入 PDWN CONTROL (SPI) 图33. PDWN/STBY输入 SPIVDD ESD PROTECTED AVDD2 SDO ESD PROTECTED SPIVDD 1kΩ SDIO 11752-020 ESD PROTECTED SPIVDD SDI V_1P0 ESD PROTECTED 11752-018 ESD PROTECTED V_1P0 PIN CONTROL (SPI) 图34. V_1P0输入/输出 图31. SDIO输入 SPIVDD ESD PROTECTED FD JESD LMFC FD_A/FD_B JESD SYNC~ TEMPERATURE DIODE (FD_A ONLY) FD_x PIN CONTROL (SPI) 11752-019 ESD PROTECTED 图32. FD_A/FD_B输出 Rev. 0 | Page 17 of 64 11752-021 30kΩ AD9680 工作原理 AD9680具有两个模拟输入通道和两个JESD204B输出数据 通路对。该ADC设计用于高达2 GHz的宽带模拟信号采样。 AD9680针对宽输入带宽、高采样速率、出色的线性度和小 封装低功耗而优化。 这款双通道ADC内核采用多级、差分流水线架构，并集成 了输出纠错逻辑。每个ADC均具有宽带宽输入，支持用户 可选的各种输入范围。集成基准电压源可简化设计。 AD9680内置多种功能，可以简化通信接收机中的AGC功 能。利用ADC的快速检测输出位，可编程阈值检测器可以 监控输入信号功率。如果输入信号电平超过可编程阈值， 快速检测指示器就会变为高。由于该阈值指示器的延迟极 短，因此用户能够快速调低系统增益，从而避免ADC输入 端出现超量程现象。 根据采样速率和抽取比，子类1 JESD204B高速串行输出数据 速率可配置为一通 路(L = 1)、二通 路(L = 2)或四通路(L = 4)。 通过SYSREF±和SYNCINB±输入引脚，可提供多器件同步 支持。 ADC架构 AD9680架构由一个输入缓冲流水线ADC组成。输入缓冲 器设计用于向模拟输入信号提供端接阻抗。该端接阻抗可 通过SPI改变，以满足驱动器/放大器的端接需求。默认端 接值设置为400 Ω。模拟输入端接的等效电路图如图24所示。 输入缓冲器针对高线性度、低噪声和低功耗而优化。 输入缓冲器提供线性高输入阻抗(以便简化驱动)，并降低 ADC的反冲。该缓冲器针对高线性度、低噪声和低功耗而 优化。各级的量化输出组合在一起，在数字校正逻辑中最 终形成一个14位转换结果。流水线架构允许第一级处理新 的输入样本；与此同时，其它级继续处理之前的样本。采 样在时钟的上升沿进行。 模拟输入考虑 模式之间切换。当输入电路切换到采样模式时，信号源必 须能够对采样电容充电，并且在半个时钟周期内完成建立。 每个输入端都串联一个小电阻，帮助降低从驱动源输出级 注入的峰值瞬态电流。此外，输入端的每一侧可以使用低 Q电感或铁氧体磁珠，以减小模拟输入端的高差分电容， 从而实现ADC的最大带宽。在高中频(IF)下驱动转换器前 端时，必须使用低Q电感或铁氧体磁珠。输入端可以使用 一个差分电容或两个单端电容，以提供匹配的无源网络。 这最终会在输入端形成一个低通滤波器，用来限制无用的 宽带噪声。欲了解更多信息，请参阅应用笔记AN-742、 AN-827以及Analog Dialogue的文章“用于宽带模数转换器的 变压器耦合前端”(第39卷，2005年4月)。通常，精确值取 决于应用。 为得到最佳动态性能，必须保证驱动VIN+x的源阻抗与驱 动VIN−x的源阻抗相匹配，从而保证共模建立误差是对称 的。这些误差会被ADC的共模抑制削弱。内部基准电压缓 冲器形成差分基准电压，进而决定ADC内核的范围。 在差分配置中，将ADC设置为最大范围可以实现最高的 SNR性能。对于AD9680，可用范围可通过SPI端口在1.46 V p-p 到1.94 V p-p差分之间编程，默认值为1.70 V p-p差分。 差分输入配置 有多种有源或无源方法可以驱动AD9680，不过，通过差分 方式驱动模拟输入可实现最佳性能。 在SNR和SFDR为关键参数的应用中，因为大部分放大器的 噪声性能不足以实现AD9680的真正性能，所以输入配置中 建议采用差分变压器耦合(见图35和图36)。 对于中低频率，建议使用双巴伦或双变压器网络(见图35)， 以便实现AD9680的最佳性能。对于第二或第三奈奎斯特区 中的较高频率，最好移除一些前端无源元件，确保其以宽 带工作(见图36)。 AD9680的模拟输入端是一个差分缓冲器。缓冲器的内部共 模电压为2.05 V。输入电路根据时钟信号在采样模式和保持 Rev. 0 | Page 18 of 64 AD9680 10Ω 10Ω 0.1µF 25Ω 4pF ADC 2pF 0.1µF 25Ω 10Ω 10Ω 0.1µF 11752-022 ETC1-11-13/ MABA007159 1:1Z 4pF 图35. 针对第一和第二奈奎斯特频率的差分变压器耦合配置 25Ω 25Ω MARKI BAL-0006SMG 25Ω 0.1µF ADC 0.1µF 11752-023 25Ω 0.1µF 图36. 针对第二和第三奈奎斯特频率的差分变压器耦合配置 270 输入共模 AD9680的模拟输入内部偏置到共模，如图37所示。共模缓 冲器的范围很有限，因为如果共模电压降低100 mV以上， 性能会大大降低。所以，在直流耦合应用中，应将共模电 压设置为2.05 V±100 mV，确保ADC正常工作。若在直流耦 合应用中运行，满量程电压设置必须是1.7 V p-p差分。 250 IAVDD3 (mA) 225 模拟输入控制和SFDR优化 AD9680提供灵活的模拟输入控制，如输入端接、缓冲电流 和输入满量程调整等。图37显示了所有可用的控制功能。 200 175 150 125 AVDD3 75 1.5× 2.0× 2.5× 3.0× 3.5× 4.0× 4.5× 5.0× 5.5× 6.0× 6.5× 7.0× 7.5× 8.0× 8.5× BUFFER CURRENT SETTING VIN+x 11752-341 100 图38. AVDD3功耗与缓冲电流设置的关系 3pF 86 VCM BUFFER 84 AVDD3 VIN–x 3pF 3.0× 82 4.5× 80 6.5× 78 8.5× 76 AIN CONTROL (SPI) REGISTERS (0x008, 0x015, 0x016, 0x018, 0x025) 11752-027 74 72 70 10.3 图37. 模拟输入控制 利用寄存器0x018可以调整各通道的缓冲电流，以便针对 不同输入频率和目标带宽来优化SFDR。设定输入缓冲电流 后，AVDD3电源需要的电流量会改变。这种关系如图38所 示。缓冲电流设置的完整列表参见表29。 63.3 100.3 170.3 225.3 302.3 341.3 403.3 453.3 502.3 INPUT FREQUENCY (MHz) 图39. 缓冲电流扫描，AD9680(SFDR与IBUFF的关系)， fIN < 500 MHz 在某些高频应用中，降低满量程设置可改善SFDR。 Rev. 0 | Page 19 of 64 11752-342 200Ω 67Ω 28Ω 10pF 200Ω 400Ω 88 SFDR (dBFS) 200Ω 67Ω 200Ω 28Ω 90 AVDD3 AD9680 表9给出了不同模拟输入频率范围的推荐缓冲电流和满量 程电压设置。 表9. 针对输入频率的SFDR优化 输入满量程范围， 寄存器0x025 输入频率(MHz) (V p-p) <500 MHz 1.7/1.82/1.94 差分 500 MHz至1 GHz 1.58/1.46 差分 >1 GHz 1.46差分 输入缓冲电流控制 设置，寄存器0x018 3.0× 4.5×或6.5× 通过SPI寄存器0x024，用户可以选择使用该内部1.0 V基准电 压源或提供外部1.0 V基准电压源。使用外部基准电压源时， 应提供1.0 V基准电压源。满量程调整利用SPI进行，与基准 电压无关。有关调整AD9680满量程电平的更多信息，参见 “存储器映射寄存器表”部分。 某些应用中可能需要采用外部基准电压以进一步提高ADC 增益精度或改善热漂移特性。图41显示内部1.0 V基准电压的 典型漂移特性。 6.5× 1.0010 1.0009 绝对最大输入摆幅 1.0008 AD9680输入端支持的绝对最大输入摆幅为4.3 V p-p差分。接 近或达到此电平的信号会对ADC造成永久性损坏。 V_1P0 VOLTAGE (V) 1.0007 基准电压源 AD9680内置稳定、精确的1.0 V基准电压源。该内部1.0 V基 准电压源用于设置ADC的满量程输入范围。满量程输入范 围可通过ADC功能寄存器0x025进行调整。有关调整输入 摆幅的更多信息，参见表29。图40显示了内部1.0 V基准电压 源的控制框图。 1.0006 1.0005 1.0004 1.0003 1.0002 1.0001 1.0000 0.9998 –50 0 25 TEMPERATURE (°C) VIN+A/ VIN+B 90 11752-106 0.9999 图41. 典型V_1P0漂移 VIN–A/ VIN–B INTERNAL V_1P0 GENERATOR 外部基准电压源必须是稳定的1.0 V基准源。ADR130是很好 的1.0 V基准源选择。图42显示如何利用ADR130来为AD9680提 供外部1.0 V基准电压。灰色区域显示AD9680中因为利用 ADR130来提供外部基准电压源而不使用的模块。 ADC CORE FULL-SCALE VOLTAGE ADJUST INPUT FULL-SCALE RANGE ADJUST SPI REGISTER (0x025, 0x02, AND 0x024) V_1P0 11752-031 V_1P0 PIN CONTROL SPI REGISTER (0x025, 0x02, AND 0x024) 图40. 内部基准电压源配置和控制 INTERNAL V_1P0 GENERATOR ADR130 NC 6 1 NC 2 GND SET 5 3 VIN 0.1µF VOUT 4 V_1P0 0.1µF FULL-SCALE CONTROL 图42. 采用ADR130提供外部基准电压源 Rev. 0 | Page 20 of 64 11752-032 INPUT FULL-SCALE VOLTAGE ADJUST AD9680 时钟输入考虑 输入时钟分频器 为了充分发挥芯片的性能，应利用一个差分信号作为 AD9680采样时钟输入端(CLK+和CLK−)的时钟信号。通常， 应使用变压器或时钟驱动器将该信号交流耦合到CLK+引 脚和CLK−引脚。CLK+和CLK−引脚有内部偏置，无需其 它偏置。 AD9680内置一个输入时钟分频器，可对奈奎斯特输入时钟 进行−1、2、4和8倍分频。分频比可通过寄存器0x10B选择， 如图46所示。 图43显示了一种为AD9680提供时钟信号的首选方法。利用 射频变压器，可将低抖动时钟源的单端信号转换成差分 信号。 CLK±输入的最大频率为4 GHz。这是分频器的限值。在时钟 输入是采样时钟数倍的应用中，必须小心设置时钟分频器 的分频比，然后施加时钟信号，确保器件启动期间的电流 瞬态受控。 CLK+ 0.1µF CLK– CLK+ ÷4 ADC 100Ω ÷8 CLK– 0.1µF REG 0x01B 图43. 变压器耦合的差分时钟 图46. 时钟分频电路 另一种方法是将差分CML或LVDS信号交流耦合到采样时 钟输入引脚，如图44和图45所示。 3.3V 71Ω 10pF 33Ω 33Ω 时钟抖动考虑 高速、高分辨率ADC对时钟输入信号的质量非常敏感。在 给定的输入频率(f A )下，仅由孔径抖动(t J )造成的信噪比 (SNR)下降计算公式如下： 0.1µF Z0 = 50Ω ADC CLK– 0.1µF 11752-036 CLK+ Z0 = 50Ω 利用外部SYSREF±输入信号，可同步AD9680时钟分频器。 有效SYSREF±可使时钟分频器复位至可编程状态。该同步 特性可让多个器件的时钟分频器对准，从而保证同时进行 输入采样。 SNR = 20 × log 10 (2 × π × fA × tJ) 图44. 差分CML采样时钟 CLK+ 0.1µF CLK+ 100Ω CLK– CLOCK INPUT 50Ω 1 150Ω LVDS DRIVER 50Ω 1 RESISTORS ARE OPTIONAL. ADC CLK– 130 0.1µF RMS CLOCK JITTER REQUIREMENT 120 11752-037 CLOCK INPUT 公式中，均方根孔径抖动表示所有抖动源(包括时钟输入信 号、模拟输入信号和ADC孔径抖动规格)的均方根。中频 欠采样应用对抖动尤其敏感(见图47)。 0.1µF 0.1µF 110 时钟占空比考虑 典型的高速ADC利用两个时钟沿产生不同的内部定时信号。 因此，这些ADC可能对时钟占空比很敏感。通常，为保持 ADC的动态性能，时钟占空比容差应为5%。在无法保证 50%时钟占空比的应用中，可以向器件提供更高的多频时 钟。内部时钟分频器设为2时，AD9680可以采用2 GHz时钟。 分频器输出为内部ADC提供50%占空比、高压摆率(快速边 沿)时钟信号。有关使用此功能的更多信息见“存储器映射” 部分。 SNR (dB) 图45. 差分LVDS采样时钟 Rev. 0 | Page 21 of 64 100 16 BITS 90 14 BITS 80 12 BITS 70 10 BITS 60 8 BITS 50 40 30 1 0.125ps 0.25ps 0.5ps 1.0ps 2.0ps 10 100 ANALOG INPUT FREQUENCY (MHz) 图47. 理想信噪比与输入频率和抖动的关系 1000 11752-039 50Ω ÷2 11752-038 1:1Z 11752-035 CLOCK INPUT AD9680 当孔径抖动可能影响AD9680的动态范围时，应将时钟输入 信号视为模拟信号。将时钟驱动器电源与ADC输出驱动器 电源分离，以免在时钟信号内混入数字噪声。如果时钟信 号来自其它类型的时钟源(通过门控、分频或其他方法)， 则需要在最后一步中利用原始时钟进行重定时。如需更深 入 了 解 与 ADC相 关 的 抖 动 性 能 信 息 ， 请 参 阅 应 用 笔 记 AN-501和AN-756。 利用SPI，温度二极管电压可输出到FD_A引脚。通过寄存 器0x028的位0可使能或禁用该二极管。寄存器0x028是一个 本地寄存器。要使能温度二极管读数输出，必须选择器件 索引寄存器(0x008)中的通道A。通过设置寄存器0x040 [2:0]，配置FD_A引脚输出二极管电压。更多信息参见表29。 温度二极管的电压响应曲线如图48所示。 0.90 掉电/待机模式 在待机模式下，JESD204B链路不中断，对所有转换器样本 都传输0。这可以利用寄存器0x571的位7选择/K/字符来 改变。 0.85 DIODE VOLTAGE (V) AD9680有一个PDWN/STBY引脚，可用来将器件配置为掉 电或待机模式。默认配置是PDWN。PDWN/STBY引脚是 一个逻辑高电平引脚。在掉电模式下，JESD204B链路中断。 掉电选项也可通过寄存器0x03F和寄存器0x040设置。 0.80 0.75 0.70 0.65 AD9680内置一个基于二极管的温度传感器，用于测量芯片 温度。此二极管可输出一个电压，充当普通温度传感器来 监控内部芯片温度。 Rev. 0 | Page 22 of 64 0.60 –55 –45 –35 –25 –15 –5 5 15 25 35 45 55 65 75 85 95 105 115 125 TEMPERATURE (°C) 图48. 温度二极管电压与温度的关系 11752-353 温度二极管 AD9680 ADC超量程与快速检测 阈值上限和下限寄存器工作以及驻留时间寄存器的情况如 图49所示。 在接收机应用中，需要一种可靠的机制，能够决定转换器 何时发生箝位。JESD204B输出中的标准超量程位提供的模 拟输入状态信息作用有限。因此，最好可以设定低于满量 程的可编程阈值，以便在箝位发生发生前降低增益。另外， 由于输入信号的压摆率可能非常高，因此该功能的延迟时 间非常关键。然而，高度流水线转换器有非常大的延迟。 AD9680内置检测电路，可供各通道用来监控阈值并置位 FD_A和FD_B引脚。 当输入信号幅度超过快速检测阈值上限寄存器(寄存器 0x247和0x248)的设置值时，FD指示器置位。选定阈值寄 存器的值与ADC输出的信号幅度进行比较。快速阈值上限 检测具有28个时钟周期的延迟(最大值)。近似阈值上限幅 度由下式定义： 阈值上限幅度 (dBFS) = 20 log (阈值幅度 /213) ADC超量程 在信号降至阈值下限以下且保持时间超过设定的驻留时间 之前，FD指示器不会清零。阈值下限在快速检测阈值下限 寄存器(寄存器0x249和0x24A)中进行设置。13位快速检测 阈值下限寄存器的值与ADC输出的信号幅度进行比较。该 比较受ADC流水线延迟的控制；比较精度取决于转换器分 辨率。阈值下限幅度由下式定义： ADC输入端检测到超量程时，ADC超量程指示器将置位。 超量程指示器可以作为一个控制位嵌入JESD204B链路中 (CSB > 0时)。该超量程指示器的延迟与样本延迟一致。 AD9680还能记录8个虚拟转换器中任一个的超量程状况。 有关虚拟转换器的更多信息，请参见图50。各虚拟转换器 的超量程状态记录为寄存器0x563中的一个标记位。寄存 器0x563的内容可利用寄存器0x562清除，方法是将虚拟转 换器对应的位切换到设置和复位位置。 阈值下限幅度 (dBFS) = 20 log (阈值幅度 /213) 例如，要设置−6 dBFS的阈值上限，应将0xFFF写入寄存器 0x247和寄存器0x248；要设置−10 dBFS的阈值下限，应将 0xA1D写入寄存器0x249和寄存器0x24A。 快速阈值检测(FD_A和FD_B) 只要输入信号的绝对值超过可编程阈值上限，FD位就会立 即置1。只有当输入信号的绝对值降至阈值下限以下并且 持续时间超过可编程驻留时间时，FD位才会清0。该特性 提供迟滞，防止FD位过于频繁地切换。 驻留时间可以在1至65，535个采样时钟周期范围内设置， 方法是将所需值写入快速检测驻留时间寄存器(寄存器 0x24B和0x24C)。更多信息参见“存储器映射”部分(表29中 的寄存器0x040、寄存器0x245至寄存器0x24C)。 UPPER THRESHOLD DWELL TIME LOWER THRESHOLD DWELL TIME FD_A OR FD_B 图49. FD_A和FD_B信号的阈值设置 Rev. 0 | Page 23 of 64 TIMER COMPLETES BEFORE SIGNAL RISES ABOVE LOWER THRESHOLD 11752-040 MIDSCALE TIMER RESET BY RISE ABOVE LOWER THRESHOLD AD9680 数字下变频器(DDC) AD9680内置4个数字下变频器(DDC 0至DDC 3)，用于滤波 和降低输出数据速率。该数字处理部分包括NCO、半带抽 取滤波器、FIR滤波器、增益级和复数-实数转换级。各处 理模块都有控制线路，能单独使能或者禁用，以便提供所 需的处理功能。通过配置数字下变频器，可以输出实数数 据或复数数据。 芯片应用模式寄存器(寄存器0x200)中的芯片Q忽略位(位5) 控制所有DDC通道的芯片输出复用。所有DDC通道都使用 实数输出时，此位必须设置为高电平以忽略所有DDC Q输 出端口。当设置任一DDC通道使用复数I/Q输出时，用户 必须清除此位以便同时使用DDC输出端口I和DDC输出端 口Q。更多信息参见图58。 DDC I/Q输入选择 DDC概述 AD9680有2个ADC通道和4个DDC通道。每个DDC通道有2 个输入端口，这些端口可以配对以通过I/Q纵横式多路复 用器支持实数或复数输入。对于实数信号，两个DDC输入 端口必须选择同一ADC通道，例如：DDC输入端口I = ADC 通道A，输入端口Q = ADC通道A。对于复数信号，各DDC 输入端口必须选择不同ADC通道，例如：DDC输入端口I = ADC通道A，输入端口Q = ADC通道B。 四个DDC模块用于提取ADC捕捉的全数字频谱的一部分。 它们设计用于需要宽带宽输入信号的中频采样或过采样基 带无线电。 各DDC的输入由DDC输入选择寄存器(寄存器0x311、寄存 器0x331、寄存器0x351和寄存器0x371)控制。有关如何配 置DDC的更多信息参见表29。 DDC I/Q输出选择 每个DDC通道有2个输出端口，这些端口可以配对以支持 实数或复数输出。对于实数输出信号，仅使用DDC输出端 口I(DDC输出端口Q无效)。对于复数I/Q输出信号，DDC 输出端口I和DDC输出端口Q均要使用。 各DDC通道的I/Q输出由DDC控制寄存器(寄存器0x310、 寄存器0x330、寄存器0x350和寄存器0x370)中的DDC复数 转实数使能位(位3)控制。 各DDC模块包含4个信号处理级： 频率转换级(可选) 频率转换级由12位复数NCO和正交混频器组成，可用于实 数或复数输入信号的频率转换。该级将一部分可用数字频 谱下移至基带。 滤波级 下移至基带后，滤波级利用最多4个相连的半带低通滤波 器抽取频谱进行速率转换。抽取过程会降低输出数据速率， 进而降低输出接口速率。 增益级(可选) 实数输入信号下混频至基带会有损失，增益级通过增加0 dB 或6 dB的增益予以补偿。 复数至实数转换级(可选) 需要实数输出时，复数至实数转换级执行fS/4混频操作， 并通过滤波器滤除信号的复数成分，从而将复数输出转回 实数输出。 图50所示为AD9680中实现的DDC详细框图。 Rev. 0 | Page 24 of 64 AD9680 ADC SAMPLING AT fS Q CONVERTER 1 GAIN = 0 OR 6dB HB1 FIR DCM = 2 REAL/I CONVERTER 2 Q CONVERTER 3 SYSREF± ADC SAMPLING AT fS COMPLEX TO REAL CONVERSION (OPTIONAL) REAL/Q Q GAIN = 0 OR 6dB NCO + MIXER (OPTIONAL) HB1 FIR DCM = 2 I HB2 FIR DCM = BYPASS OR 2 DDC 2 REAL/I REAL/I CONVERTER 4 OUTPUT INTERFACE COMPLEX TO REAL CONVERSION (OPTIONAL) GAIN = 0 OR 6dB HB1 FIR DCM = 2 HB2 FIR DCM = BYPASS OR 2 REAL/Q Q HB3 FIR DCM = BYPASS OR 2 NCO + MIXER (OPTIONAL) HB3 FIR DCM = BYPASS OR 2 I/Q CROSSBAR MUX I HB4 FIR DCM = BYPASS OR 2 DDC 1 REAL/I REAL/I REAL/I CONVERTER 0 SYSREF± HB4 FIR DCM = BYPASS OR 2 REAL/I COMPLEX TO REAL CONVERSION (OPTIONAL) REAL/Q Q HB2 FIR DCM = BYPASS OR 2 NCO + MIXER (OPTIONAL) HB3 FIR DCM = BYPASS OR 2 I HB4 FIR DCM = BYPASS OR 2 DDC 0 REAL/I Q CONVERTER 5 SYSREF± SYNCHRONIZATION CONTROL CIRCUITS GAIN = 0 OR 6dB REAL/I CONVERTER 6 Q CONVERTER 7 11752-041 SYSREF COMPLEX TO REAL CONVERSION (OPTIONAL) REAL/Q Q HB1 FIR DCM = 2 NCO + MIXER (OPTIONAL) HB2 FIR DCM = BYPASS OR 2 I HB3 FIR DCM = BYPASS OR 2 REAL/I HB4 FIR DCM = BYPASS OR 2 DDC 3 SYSREF± 图50. DDC详细框图 图51显示了其中一个DDC模块的使用实例，它采用实数输 入信号和四个半带滤波器(HB4、HB3、HB2和HB1)。复数 (16倍抽取)和实数(8倍抽取)输出选项均有显示。 抽取比DDC的样本会重复以匹配芯片抽取比样本速率。只 要设置或改变NCO频率，就必须执行DDC软复位。如果不 执行DDC软复位，输出可能会有幅度偏差。 当DDC有不同的抽取比时，芯片抽取比(寄存器0x201)必须 设置为所有DDC模块中最低的抽取比。这种情况下，较高 表10、表11、表12、表13和表14分别显示芯片抽取比设置 为1、2、4、8和16倍时的DDC样本。 Rev. 0 | Page 25 of 64 AD9680 ADC REAL INPUT—SAMPLED AT fS –fS/2 –fS/3 ADC SAMPLING AT fS REAL BANDWIDTH OF INTEREST IMAGE –fS/4 REAL BANDWIDTH OF INTEREST fS/32 –fS/32 DC fS/16 –fS/16 –fS/8 FREQUENCY TRANSLATION STAGE (OPTIONAL) DIGITAL MIXER + NCO FOR fS/3 TUNING, THE FREQUENCY TUNING WORD = ROUND ((fS/3)/fS × 4096) = +1365 (0x555) fS/8 fS/4 fS/3 I REAL NCO TUNES CENTER OF BANDWIDTH OF INTEREST TO BASEBAND cos(wt) 12-BIT NCO 90° 0° fS/2 –sin(wt) Q DIGITAL FILTER RESPONSE –fS/2 –fS/3 –fS/4 FILTERING STAGE 4 DIGITAL HALF-BAND FILTERS (HB4 + HB3 + HB2 + HB1) fS/32 –fS/32 DC fS/16 –fS/16 –fS/8 HB4 FIR I HALFBAND FILTER Q HALFBAND FILTER HB3 FIR 2 HALFBAND FILTER 2 HALFBAND FILTER HB4 FIR BANDWIDTH OF INTEREST IMAGE (–6dB LOSS DUE TO NCO + MIXER) BANDWIDTH OF INTEREST (–6dB LOSS DUE TO NCO + MIXER) fS/8 HB2 FIR 2 HALFBAND FILTER 2 HALFBAND FILTER HB3 FIR fS/4 fS/3 fS/2 HB1 FIR 2 HB2 FIR HALFBAND FILTER I HB1 FIR 2 HALFBAND FILTER Q 6dB GAIN TO COMPENSATE FOR NCO + MIXER LOSS COMPLEX (I/Q) OUTPUTS GAIN STAGE (OPTIONAL) DIGITAL FILTER RESPONSE I GAIN STAGE (OPTIONAL) Q 0dB OR 6dB GAIN COMPLEX TO REAL CONVERSION STAGE (OPTIONAL) fS/4 MIXING + COMPLEX FILTER TO REMOVE Q –fS/32 fS/32 DC –fS/16 fS/16 –fS/8 I REAL (I) OUTPUTS +6dB +6dB fS/8 2 +6dB 2 +6dB I Q –fS/32 fS/32 DC –fS/16 fS/16 DOWNSAMPLE BY 2 I DECIMATE BY 8 Q DECIMATE BY 16 0dB OR 6dB GAIN Q COMPLEX REAL/I TO REAL –fS/8 fS/32 –fS/32 DC –fS/16 fS/16 fS/8 图51. DDC工作原理实例(实数输入、16倍抽取) Rev. 0 | Page 26 of 64 11752-042 6dB GAIN TO COMPENSATE FOR NCO + MIXER LOSS AD9680 表10. DDC样本(芯片抽取比 = 1) HB1 FIR (DCM1 = 1) N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N+8 N+9 N + 10 N + 11 N + 12 N + 13 N + 14 N + 15 N + 16 N + 17 N + 18 N + 19 N + 20 N + 21 N + 22 N + 23 N + 24 N + 25 N + 26 N + 27 N + 28 N + 29 N + 30 N + 31 1 实数(I)输出(使能复数转实数) HB2 FIR + HB3 FIR + HB2 HB1 FIR FIR + HB1 FIR (DCM1 = 2) (DCM1 = 4) N N N N N+1 N N+1 N N+2 N+1 N+2 N+1 N+3 N+1 N+3 N+1 N+4 N+2 N+4 N+2 N+5 N+2 N+5 N+2 N+6 N+3 N+6 N+3 N+7 N+3 N+7 N+3 N+8 N+4 N+8 N+4 N+9 N+4 N+9 N+4 N + 10 N+5 N + 10 N+5 N + 11 N+5 N + 11 N+5 N + 12 N+6 N + 12 N+6 N + 13 N+6 N + 13 N+6 N + 14 N+7 N + 14 N+7 N + 15 N+7 N + 15 N+7 复数(I/Q)输出(禁用复数转实数) HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 8) N N N N N N N N N+1 N+1 N+1 N+1 N+1 N+1 N+1 N+1 N+2 N+2 N+2 N+2 N+2 N+2 N+2 N+2 N+3 N+3 N+3 N+3 N+3 N+3 N+3 N+3 HB1 FIR (DCM1 = 2) N N N+1 N+1 N+2 N+2 N+3 N+3 N+4 N+4 N+5 N+5 N+6 N+6 N+7 N+7 N+8 N+8 N+9 N+9 N + 10 N + 10 N + 11 N + 11 N + 12 N + 12 N + 13 N + 13 N + 14 N + 14 N + 15 N + 15 DCM = 抽取。 Rev. 0 | Page 27 of 64 HB2 FIR + HB1 FIR (DCM1 = 4) N N N N N+1 N+1 N+1 N+1 N+2 N+2 N+2 N+2 N+3 N+3 N+3 N+3 N+4 N+4 N+4 N+4 N+5 N+5 N+5 N+5 N+6 N+6 N+6 N+6 N+7 N+7 N+7 N+7 HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 8) N N N N N N N N N+1 N+1 N+1 N+1 N+1 N+1 N+1 N+1 N+2 N+2 N+2 N+2 N+2 N+2 N+2 N+2 N+3 N+3 N+3 N+3 N+3 N+3 N+3 N+3 HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 16) N N N N N N N N N N N N N N N N N+1 N+1 N+1 N+1 N+1 N+1 N+1 N+1 N+1 N+1 N+1 N+1 N+1 N+1 N+1 N+1 AD9680 表11. DDC样本(芯片抽取比 = 2) HB2 FIR + HB1 FIR (DCM 1 = 2) N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N+8 N+9 N + 10 N + 11 N + 12 N + 13 N + 14 N + 15 1 实数(I)输出(使能复数转实数) HB4 FIR + HB3 FIR + HB3 FIR + HB2 FIR + HB2 FIR + HB1 FIR HB1 FIR (DCM1 = 4) (DCM1 = 8) N N N N N+1 N N+1 N N+2 N+1 N+2 N+1 N+3 N+1 N+3 N+1 N+4 N+2 N+4 N+2 N+5 N+2 N+5 N+2 N+6 N+3 N+6 N+3 N+7 N+3 N+7 N+3 复数(I/Q)输出(禁用复数转实数) HB1 FIR (DCM1 = 2) N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N+8 N+9 N + 10 N + 11 N + 12 N + 13 N + 14 N + 15 HB2 FIR + HB1 FIR (DCM1 = 4) N N N+1 N+1 N+2 N+2 N+3 N+3 N+4 N+4 N+5 N+5 N+6 N+6 N+7 N+7 HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 8) N N N N N+1 N+1 N+1 N+1 N+2 N+2 N+2 N+2 N+3 N+3 N+3 N+3 HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM1 = 16) N N N N N N N N N+1 N+1 N+1 N+1 N+1 N+1 N+1 N+1 DCM = 抽取。 表12. DDC样本(芯片抽取比 = 4) 实数(I)输出(使能复数转实数) HB4 FIR + HB3 FIR + HB3 FIR + HB2 FIR + HB2 FIR + HB1 FIR HB1 FIR (DCM 1 = 4) (DCM1 = 8) N N N+1 N N+2 N+1 N+3 N+1 N+4 N+2 N+5 N+2 N+6 N+3 N+7 N+3 1 复数(I/Q)输出(禁用复数转实数) HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR HB3 FIR + HB2 FIR + HB2 FIR + HB1 FIR (DCM1 = 4) HB1 FIR (DCM1 = 8) (DCM1 = 16) N N N N+1 N N N+2 N+1 N N+3 N+1 N N+4 N+2 N+1 N+5 N+2 N+1 N+6 N+3 N+1 N+7 N+3 N+1 DCM = 抽取。 表13. DDC样本(芯片抽取比 = 8) 实数(I)输出(使能复数转实数) HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM 1 = 8) N N+1 N+2 N+3 N+4 N+5 N+6 N+7 1 复数(I/Q)输出(禁用复数转实数) HB3 FIR + HB2 FIR + HB1 FIR HB4 FIR + HB3 FIR + HB2 FIR + (DCM1 = 8) HB1 FIR (DCM1 = 16) N N N+1 N N+2 N+1 N+3 N+1 N+4 N+2 N+5 N+2 N+6 N+3 N+7 N+3 DCM = 抽取。 Rev. 0 | Page 28 of 64 AD9680 表14. DDC样本(芯片抽取比 = 16) 实数(I)输出(使能复数转实数) HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM = 16) 不适用 不适用 不适用 不适用 1 复数(I/Q)输出(禁用复数转实数) HB4 FIR + HB3 FIR + HB2 FIR + HB1 FIR (DCM 1 = 16) N N+1 N+2 N+3 DCM = 抽取。 如果芯片抽取比设置为4倍抽取，DDC 0设置为使用HB2 + HB1滤波器(复数输出4倍抽取)，DDC 1设置为使用HB4 + HB3 + HB2 + HB1滤波器(实数输出8倍抽取)，则对每一个DDC 0输出，DDC 1的输出数据都会重复两次。相应的输出样本如表15所示。 表15. DCM1 = 4、DDC 0 DCM1= 4(复数)且DDC 1 DCM1 = 8(实数)时的DDC输出样本 DDC输入样本 N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N+8 N+9 N + 10 N + 11 N + 12 N + 13 N + 14 N + 15 1 输出端口I I0 [N] DDC 0 输出端口Q Q0 [N] I0 [N + 1] Q0 [N + 1] I0 [N + 2] Q0 [N + 2] I0 [N + 3] Q0 [N + 3] DCM = 抽取。 Rev. 0 | Page 29 of 64 输出端口I I1 [N] DDC 1 输出端口Q 不适用 I1 [N + 1] 不适用 AD9680 频率转换 概述 可变IF模式 频率转换是利用12位复数NCO和数字正交混频器实现的。 频率转换将一个实数或复数输入信号从中频(IF)转换为基 带复数数字输出(载波 = 0 Hz)。 NCO和混频器使能。NCO输出频率可用来对IF频率进行数 字调谐。 各DDC的频率转换级可以单独控制，支持四种不同的IF模 式，利用DDC控制寄存器(寄存器0x310、寄存器0x330、寄 存器0x350和寄存器0x370)的位[5:4]可以选择具体模式。这 些IF模式如下： 混频器旁路，NCO禁用。 • • • • 测试模式 0 Hz IF (ZIF)模式 fS/4 Hz IF模式 混频器和NCO在特殊的fS/4下混频模式中使能以节省功耗。 可变IF模式 0 Hz IF (ZIF)模式 fS/4 Hz IF模式 测试模式 迫使输入样本达到0.999至正满量程。NCO使能。该测试模 式允许NCO直接驱动抽取滤波器。 图52和图53显示用于实数和复数输入的频率转换级的实例。 NCO FREQUENCY TUNING WORD (FTW) SELECTION 12-BIT NCO FTW = MIXING FREQUENCY/ADC SAMPLE RATE × 4096 I ADC + DIGITAL MIXER + NCO REAL INPUT—SAMPLED AT fS REAL ADC SAMPLING AT fS cos(wt) REAL 12-BIT NCO 90° 0° COMPLEX –sin(wt) Q BANDWIDTH OF INTEREST BANDWIDTH OF INTEREST IMAGE –fS/3 –fS/4 –fS/8 fS/32 –fS/32 DC –fS/16 fS/16 fS/8 fS/4 fS/3 fS/2 –6dB LOSS DUE TO NCO + MIXER 12-BIT NCO FTW = ROUND ((fS/3)/fS × 4096) = +1365 (0x555) POSITIVE FTW VALUES –fS/32 DC fS/32 12-BIT NCO FTW = ROUND ((fS/3)/fS × 4096) = –1365 (0xAAB) –fS/32 NEGATIVE FTW VALUES DC fS/32 图52. DDC NCO频率调谐字选择—实数输入 Rev. 0 | Page 30 of 64 11752-043 –fS/2 AD9680 NCO FREQUENCY TUNING WORD (FTW) SELECTION 12-BIT NCO FTW = MIXING FREQUENCY/ADC SAMPLE RATE × 4096 QUADRATURE ANALOG MIXER + 2 ADCs + QUADRATURE DIGITAL REAL MIXER + NCO COMPLEX INPUT—SAMPLED AT fS QUADRATURE MIXER ADC SAMPLING AT fS I I Q Q 90° PHASE 12-BIT NCO 90° 0° Q Q ADC SAMPLING AT fS Q Q I + I I – –sin(wt) I I COMPLEX + Q + BANDWIDTH OF INTEREST IMAGE DUE TO ANALOG I/Q MISMATCH –fS/3 –fS/4 –fS/8 fS/32 –fS/32 –fS/16 fS/16 DC fS/8 fS/4 fS/3 fS/2 12-BIT NCO FTW = ROUND ((fS/3)/fS × 4096) = +1365 (0x555) POSITIVE FTW VALUES –fS/32 fS/32 11752-044 –fS/2 DC 图53. DDC NCO频率调谐字选择—复数输入 DDC NCO加混频器的损失和SFDR 设置NCO FTW和POW 将实数输入信号下混频至基带时，由于对负镜像的滤波， 信号会有6 dB的损失。另外，NCO也会造成0.05 dB的损失。 下混频至基带的实数输入信号的总损失为6.05 dB。因此，建 议用户使能DDC增益级中的6 dB附加增益来补偿上述损失， 从而将信号的动态范围中心重新定位在输出位的满量程中。 NCO频率值由输入NCO FTW的12位二进制补码数决定。 下列频率字代表−fS/2和fS/2(不包括fS/2)之间的频率值： 将复数输入信号下混频至基带时，每个I/Q样本经过复数 混频器后能达到的最大值是1.414 x 满量程。对于复数信号， 为了防止I/Q样本超出量程，以及使数据位宽与实数混频 一致，混频器会造成3.06 dB的损失(0.707 x 满量程)。另外， NCO也会造成0.05 dB的损失。下混频至基带的复数输入信 号的总损失为−3.11 dB。 NCO频率调谐字可通过下式计算： 对 于 所 有 输 出 频 率 ， NCO输 出 的 最 差 情 况 杂 散 信 号 的 SFDR大于102 dBc。 数控振荡器 AD9680的每个DDC都有一个12位NCO，用以支持频率转 换过程。NCO可将输入频谱调整为直流信号，由后面的滤 波器对其进行有效滤波，防止信号混叠。NCO可通过频率 调谐字(FTW)和相位偏移字(POW)来设置。 • 0x800代表–fS/2的频率。 • 0x000代表DC(频率为0 Hz)。 • 0x7FF代表+fS/2 – fS/212的频率。 Mod( f C , f S ) NCO _ FTW = round 212 fS 其中： NCO_FTW是代表NCO FTW的12位二进制补码数值。 fS是AD9680采样频率(时钟速率)，单位为Hz。 fC是所需的载波频率，单位为Hz。 Mod( )是求余函数。例如，Mod(110,100) = 10；对于负数， Mod(–32, 10) = –2。 round( )是四舍五入函数。例如，round(3.6) = 4；对于负数， round(–3.4)= –3。 注意，此公式适用于数字域中的信号混叠(即数字化模拟信 号时引入的混叠)。 Rev. 0 | Page 31 of 64 AD9680 例如，如果ADC采样频率(fS)为1250 MSPS且载波频率(fC)为 416.667 MHz，则 Mod(416.667,1250 NCO _ FTW = round 212 = 1365MHz 1250 然后将其转换为NCO_FTW的12位二进制补码表示0x555。 实际载波频率可根据下式计算： fC − actual = NCO _ FTW × f S = 416.56MHz 212 每个NCO利用12位POW来建立多个AD9680芯片之间或一 个AD9680内部各DDC通道之间的已知相位关系。 必须按照以下程序来更新FTW和/或POW寄存器，确保 NCO正常工作： • 写入所有DDC的FTW寄存器。 • 写入所有DDC的POW寄存器。 • 通过SPI访问DDC软复位位，或通过置位SYSREF±引脚 来同步NCO。 注意，完成对FTW或POW寄存器的所有写操作之后，必 须通过SPI或SYSREF±引脚同步NCO。这种同步是确保 NCO正常工作所必需。 同步芯片内的多个PAW有两种方法： • 使用SPI。可以利用DDC同步控制寄存器中的DDC NCO 软 复 位 位 (寄 存 器 0x300的 位 4)来 复 位 芯 片 中 的 所 有 PAW。这可通过切换DDC NCO软复位位来实现。这种 方法只能用来同步同一AD9680芯片内的DDC通道。 • 使用SYSREF±引脚。如果通过SYSREF±控制寄存器(寄存 器0x120和寄存器0x121)使能SYSREF±引脚，并且通过 DDC同步控制寄存器(寄存器0x300)的位[1:0]使能DDC 同步，则随后的任何SYSREF±事件都会复位芯片中的全 部PAW。这种方法既可同步同一AD9680芯片内的DDC 通道，也可同步不同AD9680芯片内的DDC通道。 混频器 NCO伴随一个混频器，其操作类似于模拟正交混频器。它 将NCO频率用作本振，对输入信号(实数或复数)进行下变 频。对于实数输入信号，此混频器执行实数混频器操作(利 用两个乘法器)。对于复数输入信号，此混频器执行复数混 频器操作(利用四个乘法器和两个加法器)。混频器根据提 供给各通道的输入信号(实数或复数)调整其操作。利用 DDC控制寄存器(寄存器0x310、寄存器0x330、寄存器 0x350和寄存器0x370)的位7，可以控制各DDC模块的实数 或复数输入选择。 NCO同步 每个NCO都含有一个单独的相位累加器字(PAW)，用于确 定NCO的瞬时相位。各PAW的初始复位值由“设置NCO FTW和POW”部分所述的POW决定。各PAW的相位递增值 由FTW决定。 Rev. 0 | Page 32 of 64 AD9680 FIR滤波器 概述 有四组2倍抽取、低通、半带、有限脉冲响应(FIR)滤波器： HB1 FIR、HB2 FIR、HB3 FIR和HB4 FIR，如图50所示。这 些滤波器位于频率转换级之后。目标载波降至DC(载波频 率 = 0 Hz)之后，这些滤波器高效率地降低采样速率，同时 提供充分的混叠抑制，防止目标带宽周围的无用邻近载波 影响信号。 表16显示了包括不同半带滤波器之后的不同带宽选项。所 有情况下，AD9680的DDC滤波级提供的通带纹波小于− 0.001 dB，阻带混叠抑制大于100 dB。 表17显示了多个通带纹波/截止点的阻带混叠抑制量。各 DDC的 滤 波 级 抽 取 比 可 通 过 DDC控 制 寄 存 器 (0x310、 0x330、0x350和0x370)的位[1:0]分别加以控制。 HB1 FIR始终使能，无法旁路。HB2、HB3和HB4 FIR滤波 器是可选的，可以旁路以提高输出采样速率。 表16. DDC滤波器特性 ADC采样 速率(MSPS) DDC抽取比 1000 2 (HB1) 4 (HB1 + HB2) 8 (HB1 + HB2 + HB3) 16 (HB1 + HB2 + HB3 + HB4) 1 实数输出采样 速率(MSPS) 1000 500 250 125 复数(I/Q)输出 采样速率(MSPS) 500 (I) + 500 (Q) 250 (I) + 250 (Q) 125 (I) + 125 (Q) 62.5 (I) + 62.5 (Q) 混叠保护带宽 (MHz) 385.0 192.5 96.3 48.1 理想SNR改善1 (dB) 1 4 7 10 通带纹波 (dB) <−0.001 过采样和滤波导致的理想SNR改善 = 10log(带宽/(fS/2))。 表17. DDC滤波器混叠抑制 混叠抑制(dB) >100 90 85 63.3 25 19.3 10.7 1 通带纹波/截止点(dB) <−0.001 <−0.001 <−0.001 <−0.006 −0.5 −1.0 −3.0 实数(I)输出的混叠保护带宽1 <38.5% × fOUT <38.7% × fOUT <38.9% × fOUT <40% × fOUT 44.4% × fOUT 45.6% × fOUT 48% × fOUT fOUT = ADC输入采样速率/DDC抽取比。 Rev. 0 | Page 33 of 64 复数(I/Q)输出的混叠保护带宽1 <77% × fOUT <77.4% × fOUT <77.8% × fOUT <80% × fOUT 88.8% × fOUT 91.2% × fOUT 96% × fOUT 混叠抑制 (dB) >100 AD9680 半带滤波器 0 AD9680提供4个半带滤波器来支持对ADC转换的数据进行 数字信号处理。可以旁路或独立选择这些半带滤波器。 第一个2倍抽取、半带、低通FIR滤波器(HB4)采用11抽头、 对称、固定系数滤波器方案，针对低功耗而优化。HB4滤 波器仅在复数输出(16倍抽取)或实数输出(8倍抽取)使能时 使用，其他情况下旁路该滤波器。表18和图54显示了HB4 滤波器的系数和响应。 MAGNITUDE (dB) HB4滤波器 –20 –40 –60 –80 –100 0 HB3系数编号 C1, C11 C2, C10 C3, C9 C4, C8 C5, C7 C6 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 图55. HB3滤波器响应 HB2滤波器 第三个2倍抽取、半带、低通FIR滤波器(HB2)采用19抽头、 对称、固定系数滤波器方案，针对低功耗而优化。HB2滤 波器仅在复数输出(4倍、8倍或16倍抽取)或实数输出(2倍、 4倍或8倍抽取)使能时使用，其他情况下旁路该滤波器。 表20和图56显示了HB2滤波器的系数和响应。 0 –20 MAGNITUDE (dB) 0.1 NORMALIZED FREQUENCY (× π RAD/SAMPLE) 十进制系数(18位) 99 0 −808 0 4805 8192 11752-046 –120 表19. HB3滤波器系数 表20. HB2滤波器系数 –40 –60 –80 –100 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 NORMALIZED FREQUENCY (× π RAD/SAMPLE) 0.9 11752-045 –120 图54. HB4滤波器响应 HB2系数编号 C1, C19 C2, C18 C3, C17 C4, C16 C5, C15 C6, C14 C7, C13 C8, C12 C9, C11 C10 十进制系数(19位) 161 0 −1328 0 5814 0 −19272 0 80,160 131,072 HB3滤波器 HB3系数编号 C1, C11 C2, C10 C3, C9 C4, C8 C5, C7 C6 十进制系数(18位) 859 0 −6661 0 38570 65536 –20 –40 –60 –80 –100 –120 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 NORMALIZED FREQUENCY (× π RAD/SAMPLE) 图56. HB2滤波器响应 Rev. 0 | Page 34 of 64 0.9 11752-047 表19. HB3滤波器系数 0 MAGNITUDE (dB) 第二个2倍抽取、半带、低通FIR滤波器(HB3)采用11抽头、 对称、固定系数滤波器方案，针对低功耗而优化。HB3滤 波器仅在复数输出(8倍或16倍抽取)或实数输出(4倍或8倍 抽取)使能时使用，其他情况下旁路该滤波器。表19和图55 显示了HB3滤波器的系数和响应。 AD9680 HB1滤波器 十进制系数(21位) −24 0 102 0 −302 0 730 0 −1544 0 2964 0 −5284 0 8903 0 −14,383 0 22,640 0 −35,476 0 57,468 0 −105,442 0 331,792 524,288 第四个(最后一个)2倍抽取、半带、低通FIR滤波器(HB1)采 用55抽头、对称、固定系数滤波器方案，针对低功耗而优 化。HB1滤波器始终使能，无法旁路。表21和图57显示了 HB1滤波器的系数和响应。 0 –20 –40 –60 –80 –100 –120 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 NORMALIZED FREQUENCY (× π RAD/SAMPLE) 图57. HB1滤波器响应 Rev. 0 | Page 35 of 64 0.9 11752-048 HB1系数编号 C1, C55 C2, C54 C3, C53 C4, C52 C5, C51 C6, C50 C7, C49 C8, C48 C9, C47 C10, C46 C11, C45 C12, C44 C13, C43 C14, C42 C15, C41 C16, C40 C17, C39 C18, C38 C19, C37 C20, C36 C21, C35 C22, C34 C23, C33 C24, C32 C25, C31 C26, C30 C27, C29 C28 MAGNITUDE (dB) 表21. HB1滤波器系数 AD9680 DDC增益级 DDC复数—实数转换 各DDC包含一个独立控制的增益级。可以选择0 dB或6 dB的 增益。实数输入信号下混频至基带时，建议用户使能6 dB增 益以将信号的动态范围中心重新定位在输出位的满量程内。 各DDC包含一个独立控制的复数至实数转换模块。复数至 实数转换模块重利用滤波级的最后一个滤波器(HB1 FIR)， 与一个fS/4复数混频器一起对信号进行上变频处理。 复数输入信号下混频至基带时，混频器已将信号的动态范 围中心重新定位在输出位的满量程内，无需定位的增益。 然而，可选的6 dB增益可用来补偿强度较低的信号。使用复 数至实数转换级时，旁路HB1 FIR滤波器的2倍降采样部分 (参见图58)。 信号上变频之后，复数混频器的Q部分不再需要，因而被 丢弃。 HB1 FIR 图58给出了复数转实数的示意框图。 GAIN STAGE COMPLEX TO REAL ENABLE LOW-PASS FILTER I 2 0dB OR 6dB I 0 I/REAL 1 COMPLEX TO REAL CONVERSION 0dB OR 6dB I cos(wt) + REAL 90° fS/4 0° – sin(wt) LOW-PASS FILTER 2 Q 0dB OR 6dB Q Q 11752-049 Q 0dB OR 6dB HB1 FIR 图58. 复数至实数转换模块 Rev. 0 | Page 36 of 64 AD9680 DDC配置示例 表22列出了多个DDC配置示例的寄存器设置。 表22. DDC配置示例 芯片应用层 1个DDC 芯片抽取比 2 DDC输入 类型 复数 DDC输出 类型 复数 每个DDC的 带宽1 77% × fS 所需的虚拟转换器 数(M) 2 2个DDC 4 复数 复数 38.5% × fS 4 2个DDC 4 复数 实数 19.25% × fS 2 Rev. 0 | Page 37 of 64 寄存器设置2 寄存器0x200 = 0x01(一个DDC；选择 I/Q) 寄存器0x201 = 0x01(芯片2倍抽取) 寄存器0x310 = 0x83(复数混频器；0 dB 增益；可变IF；复数输出；HB1滤波器) 寄存器0x311 = 0x04(DDC I输入 = ADC 通道A；DDC Q输入 = ADC通道B) 寄存器0x314、寄存器0x315、寄存 器0x320、寄存器0x321 = FTW和POW 按照应用对DDC 0的要求而设置 寄存器0x200 = 0x02(两个DDC；选择 I/Q) 寄存器0x201 = 0x02(芯片4倍抽取) 寄存器0x310、寄存器0x330 = 0x80(复 数混频器；0 dB增益；可变IF；复数 输出；HB2+HB1滤波器) 寄存器0x311、寄存器0x331 = 0x04 (DDC I输入 = ADC通道A；DDC Q输 入 = ADC通道B) 寄存器0x314、寄存器0x315、寄存 器0x320、寄存器0x321 = FTW和POW 按照应用对DDC 0的要求而设置 寄存器0x334、寄存器0x335、寄存 器0x340、寄存器0x341 = FTW和POW 按照应用对DDC 1的要求而设置 寄存器0x200 = 0x22(两个DDC；选择 忽略Q) 寄存器0x201 = 0x02(芯片4倍抽取) 寄存器0x310、寄存器0x330 = 0x89(复 数混频器；0 dB增益；可变IF；实数 输出；HB3 + HB2 + HB1滤波器) 寄存器0x311、寄存器0x331 = 0x04 (DDC I输入 = ADC通道A；DDC Q输 入 = ADC通道B) 寄存器0x314、寄存器0x315、寄存 器0x320、寄存器0x321 = FTW和POW 按照应用对DDC 0的要求而设置 寄存器0x334、寄存器0x335、寄存 器0x340、寄存器0x341 = FTW和POW 按照应用对DDC 1的要求而设置 AD9680 芯片应用层 2个DDC 芯片抽取比 4 DDC输入 类型 实数 DDC输出 类型 实数 每个DDC的 带宽1 19.25% × fS 所需的虚拟转换器 数(M) 2 2个DDC 4 实数 复数 38.5% × fS 4 4个DDC 8 实数 复数 19.25% × fS 8 Rev. 0 | Page 38 of 64 寄存器设置2 寄存器0x200 = 0x22(两个DDC；选择 忽略Q) 寄存器0x201 = 0x02(芯片4倍抽取) 寄存器0x310、寄存器0x330 = 0x49(实 数混频器；6 dB增益；可变IF；实数输 出；HB3+HB2+HB1滤波器) 寄存器0x311 = 0x00(DDC0 I输入 = ADC 通道A；DDC0 Q输入 = ADC通道A) 寄存器0x331 = 0x05(DDC1 I输入 = ADC 通道B；DDC1 Q输入 = ADC通道B) 寄存器0x314、寄存器0x315、寄存器 0x320、寄存器0x321 = FTW和POW按 照应用对DDC 0的要求而设置 寄存器0x334、寄存器0x335、寄存器 0x340、寄存器0x341 = FTW和POW按 照应用对DDC1的要求而设置 寄存器0x200 = 0x02(两个DDC；选择I/Q) 寄存器0x201 = 0x02(芯片4倍抽取) 寄存器0x310、寄存器0x330 = 0x40(实 数混频器；6 dB增益；可变IF；复数 输出；HB2 + HB1滤波器) 寄存器0x311 = 0x00(DDC 0 I输入 = ADC 通道A；DDC 0 Q输入 = ADC通道A) 寄存器0x331 = 0x05(DDC1 I输入 = ADC 通道B；DDC1 Q输入 = ADC通道B) 寄存器0x314、寄存器0x315、寄存器 0x320、寄存器0x321 = FTW和POW按 照应用对DDC 0的要求而设置 寄存器0x334、寄存器0x335、寄存器 0x340、寄存器0x341 = FTW和POW按 照应用对DDC 1的要求而设置 寄存器0x200 = 0x03(四个DDC；选择I/Q) 寄存器0x201 = 0x03(芯片8倍抽取) 寄存器0x310、寄存器0x330、寄存器 0x350、寄存器0x370 = 0x41(实数混频 器；6 dB增益；可变IF；复数输出；HB3 + HB2 + HB1滤波器) 寄存器0x311 = 0x00(DDC 0 I输入 = ADC 通道A；DDC 0 Q输入 = ADC通道A) 寄存器0x311 = 0x00(DDC 1 I输入 = ADC 通道A；DDC 1 Q输入 = ADC通道A) 寄存器0x351 = 0x05(DDC 2 I输入 = ADC 通道B；DDC 2 Q输入 = ADC通道B) AD9680 芯片应用层 芯片抽取比 DDC输入 类型 DDC输出 类型 每个DDC的 带宽1 所需的虚拟转换器 数(M) 4个DDC 16 实数 复数 9.625% × fS 8 1 2 寄存器设置2 寄存器0x371 = 0x05(DDC 3 I输入 = ADC 通道B；DDC 3 Q输入 = ADC通道B) 寄存器0x314、寄存器0x315、寄存器 0x320、寄存器0x321 = FTW和POW按 照应用对DDC 0的要求而设置 寄存器0x334、寄存器0x335、寄存器 0x340、寄存器0x341 = FTW和POW按 照应用对DDC 1的要求而设置 寄存器0x354、寄存器0x355、寄存器 0x360、寄存器0x361 = FTW和POW按 照应用对DDC 2的要求而设置 寄存器0x374、寄存器0x375、寄存器 0x380、寄存器0x381 = FTW和POW按 照应用对DDC 3的要求而设置 寄存器0x200 = 0x03(四个DDC；选择I/Q) 寄存器0x201 = 0x04(芯片16倍抽取) 寄存器0x310、寄存器0x330、寄存器 0x350、寄存器0x370 = 0x42(实数混频 器；6 dB增益；可变IF；复数输出；HB4 + HB3 + HB2 + HB1滤波器) 寄存器0x311 = 0x00(DDC 0 I输入 = ADC 通道A；DDC 0 Q输入 = ADC通道A) 寄存器0x311 = 0x00(DDC 1 I输入 = ADC 通道A；DDC 1 Q输入 = ADC通道A) 寄存器0x351 = 0x05(DDC 2 I输入 = ADC 通道B；DDC 2 Q输入 = ADC通道B) 寄存器0x371 = 0x05(DDC 3 I输入 = ADC 通道B；DDC 3 Q输入 = ADC通道B) 寄存器0x314、寄存器0x315、寄存器 0x320、寄存器0x321 = FTW和POW按 照应用对DDC 0的要求而设置 寄存器0x334、寄存器0x335、寄存器 0x340、寄存器0x341 = FTW和POW按 照应用对DDC 1的要求而设置 寄存器0x354、寄存器0x355、寄存器 0x360、寄存器0x361 = FTW和POW按 照应用对DDC 2的要求而设置 寄存器0x374、寄存器0x375、寄存器 0x380、寄存器0x381 = FTW和POW按 照应用对DDC 3的要求而设置 fS = ADC采样速率。所列带宽为<−0.001 dB的通带纹波和>100 dB的阻带混叠抑制。 完成对FTW或POW寄存器的所有写操作之后，必须通过SPI或SYSREF±引脚同步NCO。这是确保NCO正常工作所必需的。更多信息参见“NCO同步”部分。 Rev. 0 | Page 39 of 64 AD9680 数字输出 JESD204B接口简介 AD9680数字输出根据JEDEC标准JESD204B(“数据转换器串 行接口”)进行设计。JESD204B是AD9680通过串行接口(通 道速率高达12.5 Gbps)连接数字处理设备的协议。JESD204B接 口相对于LVDS的优势包括：数据接口布线所需电路板空 间更少，以及转换器和逻辑器件的封装更小。 JESD204B概述 JESD204B数据发送模块可将来自ADC的并行数据组合成数 据帧，并使用8B/10B编码以及可选数据加扰技术，输出串 行数据。在链路初始建立过程中，使用特殊控制字符来支 持通道同步；此后的同步靠数据流中嵌入的附加控制字符 来 维 持 。 完 成 串 行 链 路 需 要 JESD204B接 收 机 。 有 关 JESD204B接口的详细信息，请参见JESD204B标准。 AD9680 JESD204B数据发送模块通过链路最多可映射2个实 际ADC或8个虚拟转换器(DDC使能时)。可以配置链路以 使用1个、2个或4个JESD204B通道。JESD204B规范引用多 个 参 数 来 定 义 链 路 ， JESD204B发 射 机 (AD9680输 出 )和 JESD204B接收机(逻辑器件输入)的这些参数必须匹配。 JESD204B链路可通过下列参数描述： • L =数据通路数/转换器(数据通路数/链路)(AD9680的值 为1、2或4) • M = 转换器数/转换器(虚拟转换器数/链路)(AD9680的值 为1、2、4或8) • F = 8位字数/帧(AD9680的值为1、2、4、8或16) • N΄ = 每个样本的位数(JESD204B字大小)(AD9680的值为8 或16) • N = 转换器分辨率(AD9680的值为7至16) • CS = 控制位数/样本(AD9680的值为0、1、2或3) • K = 每个多帧的帧数(AD9680的值为4、8、12、16、20、 24、28或32) • S = 传送的样本数/单个转换器/帧周期(AD9680的值根据 L、M、F和N΄自动设置) • HD = 高密度模式(AD9680根据L、M、F和N΄自动设置) • CF = 控制字数/帧时钟周期/转换器(AD9680的值为0) 图59显示AD9680 JESD204B链路的简化框图。AD9680默认 配置为使用两个转换器和四个数据通路。转换器A的数据 输出至SERDOUT0±和/或SERDOUT1±，转换器B的数据输 出至SERDOUT2±和/或SERDOUT3±。AD9680支持其它配 置，如将两个转换器的输出组合成单通道，或改变A和B数 字输出路径的映射。这些模式可通过SPI寄存器映射中的快 速配置寄存器进行设置，并且提供额外的自定义选项。 默认情况下，每个AD9680转换器的14位转换器字都被分为 两个8位字(数据位为8位)。第一个8位字包括位13 (MSB)到 位6。第二个8位字包括位5至位0以及2个结束位。结束位 可以配置为0或伪随机数序列，还可以用指示超量程、 SYSREF±或快速检测输出的控制位来取代结束位。 可对生成的两个8位字进行加扰。加扰为可选项，但建议 利用它来在传输相似的数字数据模式时避免频谱尖峰。加 扰器采用自同步、基于多项式的算法，由方程1 + x14 + x15 定义。接收机中的解扰器是加扰器多项式的自同步版本。 之后，这两个8位字通过8B/10B编码器进行编码。8B/10B 编码器将8个数据位(1个8位字)编码为一个10位的符号。图 60显示14位的数据是如何从ADC中取出、结束位如何添 加、两个8位字如何加扰，以及8位字如何被编码为两个10 位符号。图60显示了默认的数据格式。 Rev. 0 | Page 40 of 64 AD9680 CONVERTER 0 CONVERTER A INPUT ADC A MUX/ FORMAT (SPI REG 0x561, REG 0x564) CONVERTER B INPUT LANE MUX AND MAPPING (SPI REG 0x5B0, REG 0x5B2, REG 0x5B3, REG 0x5B5, REG 0x5B6) JESD204B LINK CONTROL (L.M.F) (SPI REG 0x570) ADC B SERDOUT0–, SERDOUT0+ SERDOUT1–, SERDOUT1+ SERDOUT2–, SERDOUT2+ SERDOUT3–, SERDOUT3+ 11752-050 CONVERTER 1 SYSREF± SYNCINB± 图59. 显示全带宽模式(寄存器0x200 = 0x00)的发送链路简化框图 MSB A13 A12 A11 A10 A9 A8 A6 LSB A7 A5 A4 A3 A2 A1 A0 C0 C1 SERIALIZER MSB S7 S6 S5 S4 S3 S2 S1 LSB S0 S7 S6 S5 S4 S3 S2 S1 S0 8-BIT/10-BIT ENCODER a b a b c d e f g h i j SERDOUT0± SERDOUT1± i j a b SYMBOL0 i j SYMBOL1 a b c d e f g h i j 11752-051 JESD204B TEST PATTERNS (REG 0x573, REG 0x551 TO REG 0x558) SCRAMBLER 1 + x14 + x15 (OPTIONAL) OCTET 1 TAIL BITS FRAME CONSTRUCTION OCTET 0 ADC JESD204B SAMPLE CONSTRUCTION MSB A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 LSB A0 OCTET 1 ADC TEST PATTERNS (REG 0x550, REG 0x551 TO REG 0x558) JESD204B TEST PATTERNS (REG 0x573, REG 0x574, REG 0x551 TO REG 0x558) OCTET 0 JESD204B TEST PATTERNS (REG 0x571, REG 0x573, REG 0x551 TO REG 0x558) 图60. 显示数据帧传输的ADC输出数据路径 TRANSPORT LAYER SAMPLE CONSTRUCTION FRAME CONSTRUCTION SCRAMBLER ALIGNMENT CHARACTER GENERATION 8-BIT/10-BIT ENCODER PHYSICAL LAYER CROSSBAR MUX SERIALIZER Tx OUTPUT 11752-052 PROCESSED SAMPLES FROM ADC DATA LINK LAYER SYSREF± SYNCINB± 图61. 数据流 功能概述 数据链路层 图61中的框图显示了从样本输入到物理输出的JESD204B硬 件数据流。依据广泛用于描述通信系统抽象层的OSI(开放 源码促进会)模型，该处理可以分为多层：传输层、数据链 路层和物理层(串行器和输出驱动器)。 数据链路层负责通过链路传送数据的低层功能，包括加扰 数据(可选)、插入控制字符以支持多芯片同步/通道对齐/监 控，以及将8位字编码为10位符号。数据链路层还负责发 送初始通道对齐序列(ILAS)，其中包含链路配置数据，接 收机利用这些数据验证传输层的设置。 传输层 传 输 层 负 责 将 数 据 (包 括 样 本 和 可 选 的 控 制 位 )包 装 为 JESD204B帧以便映射为8位字。这些8位字被发送到数据链 路层。传输层匹配由链路参数所产生的规则控制。根据需 要添加结束位以填补空隙。可以利用下式来确定样本 (JESD204B字)中的结束位数： T = N΄ – N – CS 物理层 物理层由时钟频率为串行时钟速率的高速电路组成。在该 层中，并行数据转换为1、2或4通道的高速差分串行数据。 JESD204B链路建立 AD9680 JESD204B发射机(Tx)接口按照JEDEC标准204B (2011年7月规范)的规定，以子类1工作。链路建立过程分 为以下几步：代码组同步和SYNCINB±、初始通道对齐序 列(ILAS)以及用户数据和错误校正。 Rev. 0 | Page 41 of 64 AD9680 代码组同步(CGS)和SYNCINB± 初始通道对齐序列(ILAS) CGS是JESD204B接收机找到数据流中10位符号间界限的过 程。在CGS阶段，JESD204B传送模块传送/K28.5/字符。接 收机必须使用时钟和数据恢复(CDR)技术，在输入数据流 中定位/K28.5/字符。 CGS阶段之后是ILAS阶段，它在下一LMFC边界开始。 ILAS由4个多帧组成，/R/字符表示开始，/A/字符表示结束。 ILAS从发送/R/字符开始，然后发送一个多帧的0至255斜坡 数据。在第二个多帧发送链路配置数据，从第三个字符开 始。第二个字符是/Q/字符，用以确认随后是链路配置数 据。所有未定义数据时隙都用斜坡数据填充。ILAS序列从 不加扰。 接收机将AD9680的SYNCINB±引脚置位低电平，发出一个 同步请求。然后，JESD204B Tx开始发送/K/字符。一旦接收 机已同步，它便等待接收机至少正确接收4个连续的/K/符 号，然后解除置位SYNCINB±。AD9680接着在下一本地多 帧时钟(LMFC)边界发送一个ILAS。 有 关 代 码 组 同 步 阶 段 的 更 多 信 息 ， 参 见 JEDEC标 准 JESD204B(2011年7月)第5.3.3.1节。 SYNCINB±引 脚 操 作 也 可 以 由 SPI控 制 。 默 认 情 况 下 ， SYNCINB±信号是一个差分LVDS模式信号，但也可以单端 驱动。有关配置SYNCINB±引脚操作的更多信息，参见寄 存器0x572。 K K R D D A R Q C C D ILAS序列结构如图62所示。4个多帧包括： • 多帧1，以/R/字符(/K28.0/)开始，以/A/字符(/K28.3/)结束。 • 多帧2，以/R/字符开始，接着是/Q/ (/K28.4/)字符，然后 是14个配置8位字的链路配置参数(见表23)，最后以/A/ 字符结束。许多参数值用– 1表示。 • 多帧3，以/R/字符(/K28.0/)开始，以/A/字符(/K28.3/)结束。 • 多帧4，以/R/字符(/K28.0/)开始，以/A/字符(/K28.3/)结束。 D A R D D A R D D A D START OF ILAS START OF USER DATA START OF LINK CONFIGURATION DATA 图62. 初始通道对齐序列 Rev. 0 | Page 42 of 64 11752-053 END OF MULTIFRAME AD9680 用户数据和错误检测 完成初始通道对齐序列之后便发送用户数据。一般而言， 在一帧以内，所有数据都被视为用户数据。然而，为了监 控帧时钟和多帧时钟同步，当数据符合某些条件时，有一 个机制来将字符替换为/F/或/A/对齐字符。对于未加扰和 加扰的数据，这些条件是不同的。默认使能加扰操作，但 可以通过SPI禁用。 对于加扰的数据，帧末尾的任何0xFC字符都用/F/替换，多 帧末尾的任何0xFD字符都用/A/替换。JESD204B接收机 (Rx)检查接收数据流中有无/F/和/A/字符，验证其仅出现在 预期的位置。如果发现意外的/F/或/A/字符，接收机将利 用动态对齐处理这种情况，或置位SYNCINB±信号四帧以 上以启动重新同步。对于未加扰的数据，如果两个连续帧 的最后字符相同，则第二个字符将被替换为/F/(若它位于 一个帧的末尾)或/A/(若它位于一个多帧的末尾)。 对齐字符的插入可通过SPI修改。帧对齐字符插入(FACI)默 认使能。有关链路控制的更多信息，参见“存储器映射”部 分的寄存器0x571。 8B/10B编码器 8B/10B编码器将8位字转换为10位符号，并在需要时将控 制字符插入流中。JESD204B使用的控制字符如表23所示。 8B/10B编码通过在多个符号上使用相同数量的1和0来确保 信号达到直流平衡。 8B/10B接口的选项可通过SPI控制，包括旁路和反转。这些 选项用作数字前端(DFE)验证的故障排除工具。有关配置 8B/10B编码器的信息，参见“存储器映射”部分的寄存器 0x572[2:1]。 表23. JESD204B使用的AD9680控制字符 缩写 /R/ /A/ /Q/ /K/ /F/ 1 控制符号 /K28.0/ /K28.3/ /K28.4/ /K28.5/ /K28.7/ 8位值 000 11100 011 11100 100 11100 101 11100 111 11100 10位值， RD1 = −1 001111 0100 001111 0011 001111 0100 001111 1010 001111 1000 RD = 运行差异。 Rev. 0 | Page 43 of 64 10位值， RD1 = +1 110000 1011 110000 1100 110000 1101 110000 0101 110000 0111 说明 多帧开始 通道对齐 链路配置数据开始 组同步 帧对齐 AD9680 物理层(驱动器)输出 DRVDD 数字输出、时序和控制 AD9680物理层由JEDEC标准204B(2011年7月)所规定的驱动 器组成。差分数字输出默认上电。每个驱动器利用100 Ω的 动态内部端接电阻来降低反射干扰。 SERDOUTx+ 100Ω SERDOUTx+ 100Ω DIFFERENTIAL TRACE PAIR 100Ω 图64. 直流耦合数字输出端接示例 如果没有远端接收机端接电阻，或者差分走线布线不佳， 可能会导致时序错误。为避免产生时序错误，建议走线长 度不要超过6英寸，差分输出走线应尽可能彼此靠近且长 度相等。 50Ω RECEIVER OR 0.1µF OUTPUT SWING = 300mV p-p 11752-054 SERDOUTx– 50Ω VCM = VRXCM VCM = DRVDD/2 11752-055 OUTPUT SWING = 300mV p-p VRXCM 0.1µF RECEIVER SERDOUTx– 在每个接收机的输入端放置一个100 Ω差分端接电阻，可实 现标称300 mV p-p的接收机摆幅(见图63)。也可使用单端50 Ω 端接电阻。使用单端端接电阻时，端接电压为DRVDD/2；此 外，还可使用0.1 μF交流耦合电容以便端接至任意单端电压。 DRVDD 100Ω DIFFERENTIAL TRACE PAIR 图65和图66分别显示一个AD9680通道工作在10 Gbps和6 Gbps 时的数字输出数据眼图、时间间隔误差(TIE)抖动直方图， 以及浴盆曲线的示例。输出数据格式默认为二进制补码。 若要更改输出数据格式，请参阅“存储器映射”部分(表29中 的寄存器0x561)。 去加重 图63. 交流耦合数字输出端接示例 AD9680数字输出可与定制的ASIC和FPGA接收机接口，从 而在高噪声环境中实现出色的开关性能。推荐使用单一点 到点网络拓扑结构，并将单个100 Ω差分端接电阻尽可能靠 近接收机输入端放置。数字输出的共模电压自动偏置到 1.2 V DRVDD电源的一半(VCM = 0.6 V)。图64显示输出直流耦 合到接收机逻辑。 当互连插入损耗不符合JESD204B规范时，利用去加重可以 符合接收机眼图眼罩。只能在接收机因为插入损耗过大而 无法恢复时钟时使用去加重特性。一般情况下，该特性禁 用以节省功耗。此外，对一个短链路使能并设置过高的去 加重值，可能导致接收机眼图失效。去加重设置应慎重使 用，因为它会增加电磁干扰(EMI)。更多信息参见“存储器 映射”部分(表29中的寄存器0x5C1至寄存器0x5C5)。 锁相环 锁相环(PLL)用于产生串行器时钟，它以JESD204B通道速 率工作。PLL锁定的状态可通过PLL锁定状态位(寄存器 0x56F的位7)来检查。此只读位告知用户特定设置是否实现 了PLL锁定。JESD204B通道速率控制(寄存器0x56E的位4) 的设置必须与通道速率对应。 Rev. 0 | Page 44 of 64 AD9680 11752-056 Tx EYE MASK 图65. AD9680数字输出数据眼图、直方图和浴盆曲线(10 Gbps时外部端接电阻为100 Ω) 11752-057 Tx EYE MASK 图66. 数字输出数据眼图、直方图和浴盆曲线(6 Gbps时外部端接电阻为100 Ω) ESD204B Tx转换器映射 图67显示了上述两种情况下I/Q传输层映射的框图。 为了支持不同的芯片工作模式，AD9680设计将每个样本流 (实数或I/Q)视为来自不同的虚拟转换器。I/Q样本始终成 对映射，I样本映射到第一个虚拟转换器，Q样本映射到第 二个虚拟转换器。采用这种传输层映射，以下各种情况下 的虚拟转换器数量相同： AD9680的JESD204B Tx模块最多支持4个DDC模块。每个 DDC模块要么输出复数数据分量(实部+虚部)的两个样本 流(I/Q)，要么输出实数(I)数据的一个样本流。根据DDC配 置，JESD204B接口最多可以使用8个虚拟转换器。图68显 示了虚拟转换器及使用复数输出时其与DDC输出的关系。 表24给出了通道映射禁用时各种芯片工作模式的虚拟转换 器映射。 • 使用单个实数转换器和一个数字下变频器模块来产生 I/Q输出； • 或使用一个模拟下变频器和两个实数转换器来产生I/Q 输出。 Rev. 0 | Page 45 of 64 AD9680 DIGITAL DOWNCONVERSION M=2 I CONVERTER 0 REAL ADC REAL DIGITAL DOWN CONVERSION JESD204B Tx L LANES JESD204B Tx L LANES Q CONVERTER 1 I/Q ANALOG MIXING M=2 I 90° PHASE Σ Q Q CONVERTER 1 ADC 11752-058 REAL I CONVERTER 0 ADC 图67. I/Q传输层映射 ADC A SAMPLING AT fS REAL/I REAL/Q REAL/I REAL/Q I/Q CROSSBAR MUX REAL/I REAL/Q REAL/Q ADC B SAMPLING AT fS REAL/I REAL/Q I DDC 0 Q I Q DDC 1 Q I I Q DDC 2 Q I I I Q DDC 3 Q I Q REAL/I CONVERTER 0 Q CONVERTER 1 REAL/I CONVERTER 2 Q CONVERTER 3 OUTPUT INTERFACE REAL/I CONVERTER 4 Q CONVERTER 5 REAL/I CONVERTER 6 Q CONVERTER 7 11752-059 REAL/I 图68. DDC与虚拟转换器映射 表24. 虚拟转换器映射 支持的虚拟 转换器数 1至2 1 2 2 4 4 8 芯片工作 模式(0x200 [1:0]) 全带宽模式 (0x0) 1个DDC模式 (0x1) 1个DDC模式 (0x1) 2个DDC模式 (0x2) 2个DDC模式 (0x2) 4个DDC模式 (0x3) 4个DDC模式 (0x3) 芯片Q忽略 (0x200 , 0 Bit 5) 实数或 ADC A 复数(0x0) 样本 实数（仅I） DDC 0 I 样本 (0x1) 复数(I/Q) DDC 0 I 样本 (0x0) 实数（仅I） DDC 0 I 样本 (0x1) 虚拟转换器映射 1 ADC B 样本 未用 2 未用 3 未用 4 未用 5 未用 6 未用 7 未用 未用 未用 未用 未用 未用 未用 DDC 0 Q 样本 DDC 1 I 样本 未用 未用 未用 未用 未用 未用 未用 未用 未用 未用 未用 未用 复数(I/Q) DDC 0 I 样本 (0x0) 实数（仅I） DDC 0 I 样本 (0x1) DDC 0 Q 样本 DDC 1 I 样本 DDC 1 I 样本 DDC 2 I 样本 DDC 1 Q 样本 DDC 3 I 样本 未用 未用 未用 未用 未用 未用 未用 未用 DDC 0 I 样本 DDC 0 Q 样本 DDC 1 I 样本 DDC 1 Q 样本 DDC 2 I 样本 DDC 2 Q 样本 DDC 3 I 样本 DDC 3 Q 样本 复数(I/Q) (0x0) Rev. 0 | Page 46 of 64 AD9680 配置JESD204B链路 抽取比(DCM)是写入寄存器0x201的参数。 AD9680有一个JESD204B链路。通过JESD04B快速配置寄存 器(寄存器0x570)很容易设置JESD204B链路。串行输出 (SERDOUT0±至SERDOUT3±)是一个JESD204B链路的一部 分。决定链路设置的基本参数包括： 可以使用下面的步骤来配置输出： 1. 2. 3. 4. 5. 6. • 每链路的数据通路数(L) • 每链路的转换器数(M) • 每帧的8位字数(F) 关断链路。 选择快速配置选项。 配置详细选项。 设置输出通道映射(可选)。 设置其他驱动器配置选项(可选)。 链路上电。 如果内部DDC用于片内数字处理，则M代表虚拟转换器的 数量。虚拟转换器映射设置如图68所示。 如果计算的通道线速率低于6.25 Gbps，应选择低线速率选 项，也就是将值0x10写入寄存器0x56E。 JESD204B规范支持的最大通道速率为12.5 Gbps。通路线速 率与JESD204B参数有如下关系： 表25和表26显示了给定虚拟转换器数量时N΄ = 16和N΄ = 8支 持的JESD204B输出配置。必须确保给定配置的串行线速率 在支持的范围3.125 Gbps至12.5 Gbps以内。 10 M × N '× × f OUT 8 LaneLineRate = L 其中： f OUT = f ADC _ CLOCK DecimationRatio 表25. N΄=16对应的JESD204B输出配置 JESD204B传输层设置2 支持的虚拟转换器 数(同M值) 1 2 4 8 1 2 3 JESD204B快速配置 (0x570) 0x01 0x40 0x41 0x80 0x81 0x0A 0x49 0x88 0x89 0x13 0x52 0x91 0x1C 0x5B 0x9A JESD204B串行线 速率1 20 × fOUT 10 × fOUT 10 × fOUT 5 × fOUT 5 × fOUT 40 × fOUT 20 × fOUT 10 × fOUT 10 × fOUT 80 × fOUT 40 × fOUT 20 × fOUT 160 × fOUT 80 × fOUT 40 × fOUT L 1 2 2 4 4 1 2 4 4 1 2 4 1 2 4 M 1 1 1 1 1 2 2 2 2 4 4 4 8 8 8 F 2 1 2 1 2 4 2 1 2 8 4 2 16 8 4 S 1 1 2 2 4 1 1 1 2 1 1 1 1 1 1 HD 0 1 0 1 0 0 0 1 0 0 0 0 0 0 0 N 8至16 8至16 8至16 8至16 8至16 8至16 8至16 8至16 8至16 8至16 8至16 8至16 8至16 8至16 8至16 N΄ 16 16 16 16 16 16 16 16 16 16 16 16 16 16 16 CS 0至3 0至3 0至3 0至3 0至3 0至3 0至3 0至3 0至3 0至3 0至3 0至3 0至3 0至3 0至3 K3 仅支持能被4 整除的有效K 值 fOUT = 输出采样速率 = ADC采样速率/芯片抽取比。JESD204B串行线速率必须≥3125 Mbps且小于≤12,500 Mbps；当串行线速率≤12.5 Gbps且≥ 6.25 Gbps时，必 须禁用低线速率模式(将0x56E的位4设为0x0)。当串行线速率<6.25 Gbps且≥3.125 Gbps，必须使能低线速率模式(将0x56E的位4设为0x1)。 JESD204B传输层说明参见“JESD204B概述”部分。 对于F = 1，K = 20、24、28和32。对于F = 2，K = 12、16、20、24、28和32。对于F = 4，K = 8、12、16、20、24、28和32。对于F = 8和F = 16，K = 4、8、 12、16、20、24、28和32。 Rev. 0 | Page 47 of 64 AD9680 表26. N΄=8对应的JESD204B输出配置 支持的虚拟转换器数 (同M值) 1 2 2 3 JESD204B传输层设置2 串行线速率1 10 × fOUT 10 × fOUT 5 × fOUT 5 × fOUT 5 × fOUT 2.5 × fOUT 2.5 × fOUT 20 × fOUT 10 × fOUT 10 × fOUT 5 × fOUT 5 × fOUT 5 × fOUT L 1 1 2 2 2 4 4 1 2 2 4 4 4 M 1 1 1 1 1 1 1 2 2 2 2 2 2 F 1 2 1 2 4 1 2 2 1 2 1 2 4 S 1 2 2 4 8 4 8 1 1 2 2 4 8 HD 0 0 0 0 0 0 0 0 0 0 0 0 0 N 7至8 7至8 7至8 7至8 7至8 7至8 7至8 7至8 7至8 7至8 7至8 7至8 7至8 N΄ 8 8 8 8 8 8 8 8 8 8 8 8 8 CS 0至1 0至1 0至1 0至1 0至1 0至1 0至1 0至1 0至1 0至1 0至1 0至1 0至1 K3 仅支持能被4 整除的有效 K值 fOUT = 输出采样速率 = ADC采样速率/芯片抽取比。JESD204B串行线速率必须≥3125 Mbps且小于≤12,500 Mbps；当串行线速率≤12.5 Gbps且≥ 6.25 Gbps时， 必须禁用低线速率模式(将寄存器0x56E的位4设为0x0)。当串行线速率<6.25 Gbps且≥3.125 Gbps，必须使能低线速率模式(将寄存器0x56E的位4设为0x1)。 JESD204B传输层说明参见“JESD204B概述”部分。 对于F = 1，K = 20、24、28和32。对于F = 2，K = 12、16、20、24、28和32。对于F = 4，K = 8、12、16、20、24、28和32。对于F = 8和F = 16，K = 4、8、 12、16、20、24、28和32。 CMOS 关于哪些JESD204B传输层设置对给定的芯片模式有效，请 参见以下两个例子：“示例1：全带宽模式”和“示例2：带 DDC选项的ADC(2个ADC加4个DDC)”。 FAST DETECTION REAL/I 示例1：全带宽模式 芯片应用模式 = 全带宽模式(参见图69)。 • 2个14位转换器以1000 MSPS速率工作 • 全带宽应用层模式 • 无抽取 REAL/Q 14-BIT AT 1Gbps 14-BIT AT 1Gbps CONVERTER 0 JESD204B TRANSMIT INTERFACE L JESD204B LANES AT UP TO 12.5Gbps CONVERTER 1 FAST DETECTION JESD204B输出配置： • 需要2个虚拟转换器(参见表25) • 输出采样速率(fOUT) = 1000/1 = 1000 MSPS CMOS 图69. 全带宽模式 JESD204B支持的输出配置(参见表25)包括： • N΄ = 16位 • N = 14位 • L = 4、M = 2、F = 1，或L = 4、M = 2、F = 2(快速配置 = 0x80或0x81) • CS = 0至2 • K = 32 • 输出串行线速率 = 每通道10 Gbps，禁用低线速率模式 示例2：带DDC选项的ADC(2个ADC加4个DDC) 芯片应用模式 = 4 DDC模式。(参见图70)。 • • • • 2个14位转换器以1 MSPS速率工作 4个DDC应用层模式，复数输出(I/Q) 芯片抽取比 = 16 DDC抽取比 = 16(参见表14)。 JESD204B输出配置： • 需要8个虚拟转换器(参见表25) • 输出采样速率(fOUT) = 1000/16 = 62.5 MSPS Rev. 0 | Page 48 of 64 11752-060 1 JESD204B 快速配置(0x570) 0x00 0x01 0x40 0x41 0x42 0x80 0x81 0x09 0x48 0x49 0x88 0x89 0x8A AD9680 JESD204B支持的输出配置(参见表25)： • 输出串行线速率 = 每通道10 Gbps (L = 1)或每通道5 Gbps (L = 2) • N΄ = 16位 • N = 14位 • L = 1、M = 8、F = 16，或L = 2、M = 8、F = 8(快速配置 = 0x1C或0x5B) • CS = 0至1 • K = 32 REAL ADC A SAMPLING AT fS REAL/I REAL/Q 对于L = 1，禁用低线速率模式。对于L = 2，使能低线速率 模式。 示例2显示了AD9680数字和通道配置的灵活性。采样速率 为1 GSPS，但根据接收器件的I/O速度能力，输出都合并到 一个或两个通道中。 DDC 0 I CONVERTER 0 Q CONVERTER 1 DDC 1 I CONVERTER 2 Q CONVERTER 3 DDC 2 I CONVERTER 4 Q CONVERTER 5 DDC 3 I CONVERTER 6 Q CONVERTER 7 I/Q CROSSBAR MUX REAL/I SYSREF ADC B SAMPLING AT fS REAL/Q 11752-061 REAL L JESD204B LANES UP TO 12.5Gbps L JESD204B LANES AT UP TO 12.5Gbps SYNCHRONIZATION CONTROL CIRCUITS 图70. 2个ADC加4个DDC模式 Rev. 0 | Page 49 of 64 AD9680 串行端口接口 AD9680 SPI允许用户利用ADC内部的一个结构化寄存器空 间来配置转换器，以满足特定功能和操作的需要。SPI具有 灵活性，可根据具体的应用进行定制。通过串行端口，可 访问地址空间，以及对地址空间进行读写。存储空间以字 节为单位进行组织，并且能进一步划分成多个区域。各个 区域的说明见存储器映射部分。关于详细工作信息，参见 串行控制接口标准(1.0版)。 使用SPI的配置 该ADC的SPI由三个引脚组成：SCLK引脚、SDIO引脚和 CSB引脚(见表27)。SCLK(串行时钟)引脚用于同步从ADC 读出的数据和写入ADC的数据。SDIO(串行数据输入/输出) 引脚是一个双功能引脚，可通过此引脚将数据发送至内部 ADC存储器映射寄存器或从该寄存器中读出数据。CSB(片 选信号)引脚是低电平有效控制引脚，它能够使能或者禁用 读写周期。 表27. 串行端口接口引脚 引脚 SCLK SDIO CSB 功能 串行时钟。串行移位时钟输入，用来同步串行接口的 读、写操作。 串行数据输入/输出。双功能引脚；通常用作输入或输 出，具体取决于发送的指令和时序帧中的相对位置。 片选信号。低电平有效控制引脚，用来选通读写周期。 CSB的下降沿与SCLK的上升沿共同决定帧的开始。图4为 串行时序图示例，相应的定义见表5。 CSB可以在多种模式下工作。CSB可始终维持在低电平状 态，从而使器件一直处于使能状态；这称作流化。CSB可 以在字节之间停留在高电平，这样可以允许其他外部时 序。CSB引脚拉高时，SPI功能处于高阻抗模式。在该模式 下，可以开启SPI引脚的第二功能。 除了字长，指令周期还决定串行帧是读操作还是写操作， 从而通过串行端口对芯片编程以及读取片上存储器内的数 据。如果指令是回读操作，则执行回读操作会使SDIO引脚 在串行帧的适当位置由输入变为输出。 数据可通过MSB优先模式或LSB优先模式发送。芯片上电 后，默认采用MSB优先的方式，可以通过SPI端口配置寄存 器来更改数据发送方式。有关该特性及其他特性的更多信 息，参见串行控制接口标准(1.0版)。 硬件接口 表27中所描述的引脚包括用户编程器件与AD9680的串行端 口之间的物理接口。使用SPI接口时，SCLK引脚和CSB引 脚用作输入引脚。SDIO引脚是双向引脚，在写入阶段，用 作输入引脚；在回读阶段，用作输出引脚。 SPI接口非常灵活，FPGA或微控制器均可控制该接口。应 用笔记AN-812“基于微控制器的串行接口(SPI)启动电路”中 详细介绍了一种SPI配置方法。 当需要转换器充分发挥其全动态性能时，应禁用SPI端口。 通常SCLK信号、CSB信号和SDIO信号与ADC时钟是异步 的，因此，这些信号中的噪声会降低转换器性能。如果其 它器件使用板上SPI总线，则可能需要在该总线与AD9680 之间连接缓冲器，以防止这些信号在关键的采样周期内， 在转换器的输入端发生变化。 SPI访问特性 表28简要说明了可通过SPI访问的一般特性。关于这些特性 的详细信息，参见串行控制接口标准(1.0版)。AD9680特定 器件特性详见“存储器映射”部分。 所有数据均由8位字组成。串行数据的每个字节的第一位 表示发出的是读命令还是写命令。这样，就能将SDIO引脚 的数据传输方向从输入改为输出。 表28. 可通过SPI访问的特性 特性名称 模式 时钟 DDC 测试输入/输出 输出模式 SERDES输出设置 说明 允许用户设置掉电模式或待机模式。 允许用户通过SPI访问时钟分频器。 允许用户设置不同应用的抽取滤波器。 允许用户设置测试模式，以便在输出位上获得已知数据。 允许用户设置输出。 允许用户改变SERDES设置，如摆幅和加重等。 Rev. 0 | Page 50 of 64 AD9680 存储器映射 读取存储器映射寄存器表 逻辑电平 存储器映射寄存器表的每一行有8位。存储器映射分为四 个部分：ADI公司SPI寄存器(寄存器0x000至寄存器0x00D)、 ADC功能寄存器(寄存器0x015至寄存器0x24C)、DDC功能 寄存器(寄存器0x300至寄存器0x387)以及数字输出和测试 模式寄存器(寄存器0x550至寄存器0x5C5)。 以下是逻辑电平的术语说明： 表29(参见“存储器映射”部分)记录了所示每个十六进制地 址的默认十六进制值。位7 (MSB)栏为给定十六进制默认值 的起始位。例如，地址0x561(输出模式寄存器)的十六进制 默认值为0x01。这表明，位0 = 1，其余位均为0。此设置是 默认输出格式值(二进制补码)。有关该功能及其他功能的 更多信息，参见表29。 禁用位置和保留位置 此器件目前不支持表29中未包括的所有地址和位。有效地 址位置的不使用位应写入0，除非默认值是其他设置。仅 当一个地址位置有一部分未分配时，才需要写入这些位 置(例如地址0x561)。如果整个地址(例如：地址0x13)均禁 用，则不应对该地址进行写操作。 默认值 AD9680复位后，关键寄存器将载入默认值。表29(存储器 映像寄存器表)内列出了各寄存器的默认值。 • “置位”指“将某位设置为逻辑1”或“向某位写入逻辑1”。 • “清除位”指“将某位设置为逻辑0”或“向某位写入逻辑0”。 • X表示无关位。 特定通道寄存器 对于某些通道设置功能，例如输入端接(寄存器0x016)，各 通道可以使用不同的值。在这些情况下，可在内部为每个 通道复制通道地址位置。这些寄存器及相应的位在表29中 被称为局部寄存器。通过设置寄存器0x008的通道A位或通 道B位，可访问这些局部寄存器及相应位。如果这两个位 均置位，后续写操作将影响两个通道的寄存器。在一个读 周期内，仅允许设置一个通道(通道A或通道B)来读取两个 寄存器中的一个。如果在一个SPI读周期内置位所有位，则 器件返回通道A的值。表29给出的全局寄存器及相应位会 影响整个器件和通道的特性，不允许分别设置每个通道。 寄存器0x005中的设置不影响全局寄存器及相应位的值。 SPI软复位 向寄存器0x000写入0x81以执行软复位时，AD9680需要5 ms时 间来恢复。对AD9680进行应用设置编程时，确保在置位软 复位之后到启动器件设置之前，固件中写入了足够的延迟 时间。 Rev. 0 | Page 51 of 64 AD9680 存储器映射寄存器表 此器件目前不支持表29中未包括的所有地址位置，不应写入这些位置。 表29. 存储器映射寄存器 寄存器 地址(十六 进制) 寄存器名称 ADI公司SPI寄存器 0x000 INTERFACE _CONFIG_ A 0x001 INTERFACE _CONFIG_ B 位7 (MSB) 位5 位4 位3 位2 地址上升 0 0 单指令 LSB优先 0 = MSB 1 = LSB 0 0 0 0 DEVICE_ CONFIG (局部) CHIP_TYPE 0 0 0 0 0 LSB优先 软复位 0 = MSB (自清零) 1 = LSB 0 数据路径 0 软复位 (自清零) 0 00 = 正常工作 10 = 待机 11 = 掉电 011 = 高速ADC 0x03 只读 CHIP_ID (低字节 0x005 CHIP_ID (高字节) 0x006 CHIP_ GRADE 0x008 Device index 0x00A Scratch pad 0x00B SPI revision 0x00C Vendor ID (低字节) 0x00D Vendor ID (高字节) ADC功能寄存器 0x015 Analog Input (局部) 1 1 0 0 0 1 0 1 0xC5 只读 0 0 0 0 0 0 0 0 0x00 只读 1 0 1 0 X X X X 0xAX 只读 0 0 0 0 0 0 通道B 通道A 0x03 0 0 0 0 0 0 0 0 0x00 0 0 0 1 0 0 0 1 0 0 0 1 0 1 1 0 0x01 0x56 只读 0 0 0 0 0 1 0 0 0x04 只读 0 0 0 0 0 0 0 输入禁用 0 = 正常 工作 1 = 输入 禁用 0x00 1 1 0 0 0x0C 0 0 0 0 0x04 0 0 0 1.0 V基准 电压源选择 0 = 内部 1 = 外部 0x00 0x002 0x003 0x004 0x016 Input termination (局部) 0x018 Input buffer current control (局部) 0x024 V_1P0 control 软复位 (自清零) 0 模拟输入差分端接 0000 = 400 Ω 0001 = 200 Ω 0010 = 100 Ω 0110 = 50 Ω 0000 = 1.0x缓冲电流(默认) 0001 = 1.5x缓冲电流 0010 = 2.0x缓冲电流 0011 = 2.5x缓冲电流 0100 = 3.0x缓冲电流 0101 = 3.5x缓冲电流 … … … 1111 = 8.5x缓冲电流 0 0 0 Rev. 0 | Page 52 of 64 位1 位0 (LSB) 位6 地址上升 默认 注释 0x00 0x00 0x00 AD9680 寄存器 地址(十六 进制) 寄存器名称 0x025 Input fullscale range (局部) 位7 (MSB) 0 位6 0 位5 0 位4 0 位3 位2 0 0 0 0 0x028 Temperature diode 0 0 0 0x030 Input fullscale control (局部) 0 0 0 0x03F PDWN/ STBY pin control (局部) 0 = PDWN/ STBY使能 1 = 禁用 0 0 0x040 Chip pin control 0x10B Clock divider 0 0 0 0 0x10C Clock divider phase (局部) 0 0 0 0 0x11C Clock status 0 0 0 0 PDWN/STBY功能 00 = 掉电 01 = 待机 10 = 禁用 满量程控制 10 = 1.82至1.94 V 11 = 1.46至1.70 V 0 位0 (LSB) 默认 0x0A 注释 V p-p 差分； 与 0x030 一起 使用 0 二极管选择 0 = 未选择 二极管 1 = 选择 温度二极管 0x00 与 0x040 一起 使用 0 0 0x18 与 0x025 一起 使用 0x00 与 0x040 一起 使用 位1 满量程调整 0000 = 1.94 V 1000 = 1.46 V 1001 = 1.58 V 1010 = 1.70 V(默认) 1011 = 1.82 V 0 0 0 0 快速检测A (FD_A) 000 = 快速检测A输出 001 = JESD204B LMFC输出 010 = JESD204B内部SYNC~输出 011 = 温度二极管 111 = 禁用 0 000 = −1分频 001 = 2分频 011 = 4分频 111 = 8分频 独立控制通道A和通道B时钟分频器相位偏移 0000 = 0输入时钟周期延迟 0001 = ½输入时钟周期延迟 0010 = 1输入时钟周期延迟 0011 = 1½输入时钟周期延迟 0100 = 2输入时钟周期延迟 0101 = 2½输入时钟周期延迟 … 1111 = 7½输入时钟周期延迟 0 = 未检测 0 0 0 到输入时钟 1 = 检测到 输入时钟 快速检测B (FD_B) 000 = 快速检测B输出 001 = JESD204B LMFC输出 010 = JESD204B内部SYNC~输出 111 = 禁用 Rev. 0 | Page 53 of 64 0x3F 0x00 0x00 只读 AD9680 寄存器 地址(十六 进制) 寄存器名称 0x120 SYSREF± Control 1 位7 (MSB) 0 0x121 SYSREF± Control 2 0 0x129 SYSREF± and clock divider status 0x12A SYSREF± counter Chip application mode 0x200 0x201 Chip decimation ratio 0x228 Customer offset Fast detect (FD) control (局部) 0x245 0x247 0x248 0x249 FD upper threshold LSB (局部) FD upper threshold MSB (局部) FD lower threshold LSB (局部) 位6 SYSREF± 标志复位 0 = 正常 工作 1 = 标志 保持复位 状态 0 0 位4 SYSREF± 跃迁选择 0 = 低至高 1 = 高至低 0 0 0 0 0 0 0 0 位5 0 0 位0 (LSB) 默认 0 0x00 SYSREF N-次忽略计数器选择 0000 = 仅下一SYSREF± 0001 = 忽略第一次SYSREF±跃迁 0010 = 忽略前两次SYSREF±跃迁 … … 1111 = 忽略前16次SYSREF±跃迁 0x00 位3 位2 CLK±边沿 选择 0 = 上升 1 = 下降 位1 SYSREF±模式选择 00 = 禁用 01 = 连续 10 = N次 0 捕捉到SYSREF±时的时钟分频器相位 0000 = 同相 0001 = SYSREF±相对于时钟延迟½周期 0010 = SYSREF±相对于时钟延迟1周期 0011 = 1½输入时钟周期延迟 0100 = 2输入时钟周期延迟 0101 = 2½输入时钟周期延迟 … 1111 = 7½输入时钟周期延迟 SYSREF计数器，捕捉到SYSREF±时位[7:0]递增 0 0 0 芯片工作模式 00 = 全带宽模式 01 = DDC 0开启 10 = DDC 0和DDC 1开启 11 = DDC 0、DDC 1、 DDC 2和DDC 3开启 0 0 0 芯片抽取比选择 000 = 全采样速率(抽取比 = 1) 001 = 2倍抽取 010 = 4倍抽取 011 = 8倍抽取 100 = 16倍抽取 失调调整以LSB为单位，从+127到−128(二进制补码格式) 芯片Q忽略 0 = 正常(I/Q) 1 = 忽略 (仅I) 0 0 0 强制 FD_A / FD_B 引脚； 0 = 正常 工作； 1 = 强制 为某值 强制 FD_A/ FD_B引脚 数值；若 强制引脚 为真值， 则FD引脚 输出该 数值 0 快速检测阈值上限，位[7:0] 0 0 0 快速检测阈值上限，位[12:8] 快速检测阈值下限，位[7:0] Rev. 0 | Page 54 of 64 只读 只读 0x00 0x00 0x00 使能快速检测 0x00 输出 0x00 0x00 0x00 注释 模式 选择 (寄存器 0x120 的位 [2:1]) 必须 是N次 AD9680 寄存器 位7 地址(十六 位6 进制) 寄存器名称 (MSB) 0x24A FD lower 0 0 threshold MSB (局部) 0x24B FD dwell time LSB (局部) 0x24C FD dwell time MSB (局部) DDC功能寄存器(参见“数字下变频器”部分) 0x300 DDC synch 0 0 control 位5 位4 0 快速检测驻留时间，位[15:8] 0x00 DDC 0 control 混频器 选择 0 = 实数 混频器 1 = 复数 混频器 增益选择 0 = 0 dB 增益 1 = 6 dB 增益 0x311 DDC 0 input selection 0 0 0 0x314 DDC 0 frequency LSB DDC0 frequency MSB DDC 0 phase LSB DDC 0 phase MSB DDC 0 output test mode selection 0x321 0x327 0x330 DDC 1 control 0 0 0 0 0 同步模式 (由SYSREF±触发) 00 = 禁用 01 = 连续 11 = 1次 抽取率选择 (复数转实数使能) 11 = 2倍抽取 00 = 4倍抽取 01 = 8倍抽取 10 = 16倍抽取 (复数转实数禁用) 11 = 1倍抽取 00 = 2倍抽取 01 = 4倍抽取 10 = 8倍抽取 复数转实数 0 使能 0 = 禁用 1 = 使能 Q输入选择 0 = 通道A 1 = 通道B 0 I输入选择 0 = 通道A 1 = 通道B DDC 0 NCO频率值，位[7:0](二进制补码) X X X 默认 0x00 0x00 0x310 0x0320 位0 (LSB) 快速检测驻留时间，位[7:0] DDC NCO 软复位 0 = 正常 工作 1 = 复位 IF(中频)模式 00 = 可变IF模式 (混频器和NCO使能) 01 = 0 Hz IF模式 (混频器旁路，NCO禁用) 10 = fADC/4 Hz IF模式 (fADC/4下混频模式) 11 = 测试模式 (混频器输入强制为+FS， NCO使能) 0x315 位3 位2 位1 快速检测阈值下限，位[12:8] X X X X 0 0 0 0 DDC 0 NCO频率值，位[11:8](二进制补码) 混频器 选择 0 = 实数 混频器 1 = 复数 混频器 增益选择 0 = 0 dB 增益 1 = 6 dB 增益 IF(中频)模式 00 = 可变IF模式 (混频器和NCO使能) 01 = 0 Hz IF模式 (混频器旁路，NCO禁用) 10 = fADC/4 Hz IF模式 (fADC/4下混频模式) 11 = 测试模式 (混频器输入强制为+FS， NCO使能) Q输出测试 模式 0 = 禁用 1 = 使能 通道B 复数转实数 0 使能 0 = 禁用 1 = 使能 Rev. 0 | Page 55 of 64 0x00 参见 DDC 部分 0x00 0x00 DDC 0 NCO相位值，位[11:8](二进制补码) 0 0x00 0x00 DDC 0 NCO相位值，位[7:0](二进制补码) X 注释 0 I输出测试 模式 0 = 禁用 1 = 使能 通道A 抽取率选择 (复数转实数使能) 11 = 2倍抽取 00 = 4倍抽取 01 = 8倍抽取 10 = 16倍抽取 (复数转实数禁用) 11 = 1倍抽取 00 = 2倍抽取 01 = 4倍抽取 10 = 8倍抽取 0x00 0x00 0x00 参见 DDC 部分 AD9680 寄存器 地址(十六 寄存器名称 进制) 位7 (MSB) 位6 位5 位4 位3 0x331 DDC 1 input selection 0 0 0 0 0 0x334 DDC 1 frequency LSB DDC 1 frequency MSB DDC 1 phase LSB DDC 1 phase MSB DDC 1 output test mode selection 0x335 0x340 0x341 0x347 X X X X X X X X 0 0 0 0 DDC 2 control 混频器 选择 0 = 实数 混频器 1 = 复数 混频器 增益选择 0 = 0 dB 增益 1 = 6 dB 增益 IF(中频)模式 00 = 可变IF模式 (混频器和NCO使能) 01 = 0 Hz IF模式 (混频器旁路，NCO禁用) 10 = fADC/4 Hz IF模式 (fADC/4下混频模式) 11 = 测试模式 (混频器输入强制为+FS， NCO使能) 0x351 DDC 2 input selection 0 0 0 0x354 DDC 2 frequency LSB DDC2 frequency MSB DDC 2 phase LSB DDC 2 phase MSB DDC 2 output test mode selection 0x360 0x361 0x367 位1 位0 (LSB) 默认 注释 0 I输入选择 0 = 通道A 1 = 通道B 0x00 参见 DDC 部分 0x00 DDC 1 NCO频率值，位[11:8](二进制补码) DDC 1 NCO相位值，位[7:0](二进制补码) 0x350 0x355 位2 Q输入选择 0 = 通道A 1 = 通道B DDC 1 NCO频率值，位[7:0](二进制补码) X X X 0 0x00 DDC 1 NCO相位值，位[11:8](二进制补码) 0 Q输出测试 模式 0 = 禁用 1 = 使能 通道B 复数转实数 0 使能 0 = 禁用 1 = 使能 0 Q输入选择 0 = 通道A 1 = 通道B DDC 2 NCO频率值，位[7:0](二进制补码) X 0 I输出测试 模式 0 = 禁用 1 = 使能 通道A 抽取率选择 (复数转实数使能) 11 = 2倍抽取 00 = 4倍抽取 01 = 8倍抽取 10 = 16倍抽取 (复数转实数禁用) 11 = 1倍抽取 00 = 2倍抽取 01 = 4倍抽取 10 = 8倍抽取 0 I输入选择 0 = 通道A 1 = 通道B X X X 0 0 0 0 DDC 2 NCO频率值，位[11:8](二进制补码) Rev. 0 | Page 56 of 64 Q输出测试 模式 0 = 禁用 1 = 使能 通道B 0x00 参见 DDC 部分 0x00 0x00 参见 DDC 部分 0x00 0x00 DDC 2 NCO相位值，位[11:8](二进制补码) 0 0x00 0x00 DDC 2 NCO相位值，位[7:0](二进制补码) X 0x00 0 I输出测试 模式 0 = 禁用 1 = 使能 通道A 0x00 0x00 参见 DDC 部分 AD9680 寄存器 地址(十六 进制) 寄存器名称 0x370 DDC 3 control 0x371 DDC 3 input selection 0x374 DDC 3 frequency LSB DDC 3 frequency MSB DDC3 phase LSB DDC 3 phase MSB DDC 3 output test mode selection 0x375 0x380 0x381 0x387 数字输出和测试模式 0x550 ADC test modes (局部) 位7 (MSB) 混频器 选择 0 = 实数 混频器 1 = 复数 混频器 位6 增益选择 0 = 0 dB 增益 1 = 6 dB 增益 位5 位4 IF(中频)模式 00 = 可变IF模式 (混频器和NCO使能) 01 = 0 Hz IF模式 (混频器旁路，NCO禁用) 10 = fADC/4 Hz IF模式 (fADC/4下混频模式) 11 = 测试模式 (混频器输入强制为+FS， NCO使能) 位3 位2 复数转实数 0 使能 0 = 禁用 1 = 使能 位1 0 0 0 0 0 X X 0 Q输入选择 0 = 通道A 1 = 通道B DDC 3 NCO频率值，位[7:0](二进制补码) X X 位0 (LSB) 抽取率选择 (复数转实数使能) 11 = 2倍抽取 00 = 4倍抽取 01 = 8倍抽取 10 = 16倍抽取 (复数转实数禁用) 11 = 1倍抽取 00 = 2倍抽取 01 = 4倍抽取 10 = 8倍抽取 默认 0x00 注释 I输入选择 0 = 通道A 1 = 通道B 0x00 参见 DDC 部分 0x00 DDC 3 NCO频率值，位[11:8](二进制补码) DDC 3 NCO相位值，位[7:0](二进制补码) 0x00 0x00 X X X X DDC 3 NCO相位值，位[11:8](二进制补码) 0 0 0 0 0 用户模式 选择 0 = 连续 重复 1 = 单一 模式 0 产生复位PN 长序列 0 = PN 长序列使能 1 = PN 长序列复位 产生复位PN 短序列 0 = PN短序 列使能 1 = PN短序 列复位 0x00 与0x550 和0x573 一起 使用 Q输出测试 模式 0 = 禁用 1 = 使能 通道B 0 I输出测试 模式 0 = 禁用 1 = 使能 通道A 0x00 0x00 参见 DDC 部分 0x00 0x551 User Pattern 1 LSB 0 0 0 0 测试模式选择 0000 = 关，正常模式 0001 = 中间电平短码 0010 = 正满量程 0011 = 负满量程 0100 = 交替棋盘形式 0101 = PN长序列 0110 = PN短序列 0111 = 1/0字交替 1000 = 用户测试模式(使用寄存器0x0550的位[7] 和用户模式1、2、3、4寄存器) 1111 = 斜坡输出 0 0 0 0 0x552 User Pattern 1 MSB 0 0 0 0 0 0 0 0 0x00 与0x550 和0x573 一起 使用 0x553 User Pattern 2 LSB 0 0 0 0 0 0 0 0 0x00 与0x550 和0x573 一起 使用 Rev. 0 | Page 57 of 64 AD9680 寄存器 地址(十六 进制) 寄存器名称 0x554 User Pattern 2 MSB 位7 (MSB) 0 位6 0 位5 0 位4 0 位3 0 位2 0 位1 0 位0 (LSB) 0 默认 0x00 注释 与0x550 和0x573 一起 使用 0x555 User Pattern 3 LSB 0 0 0 0 0 0 0 0 0x00 与0x550 和0x573 一起 使用 0x556 User Pattern 3 MSB 0 0 0 0 0 0 0 0 0x00 与0x550 和0x573 一起 使用 0x557 User Pattern 4 LSB 0 0 0 0 0 0 0 0 0x00 0x558 User Pattern 4 MSB 0 0 0 0 0 0 0 0 0x00 与0x550 和0x573 一起 使用 与0x550 和0x573 一起 使用 0x559 Output Mode Control 1 0 0x55A Output Mode Control 2 0 0 0 0x561 Output mode 0 0 0x562 Output overrange (OR) clear 虚拟 转换器7 OR 0 = OR位 使能 1 = OR位 清零 0x563 Output OR status 虚拟 转换器7 OR 0 = 无OR 1 = OR出现 0 转换器控制位0选择 000 = 接低电平(1’b0) 001 = 超量程位 011 = 快速检测(FD)位 101 = SYSREF± 仅当CS(寄存器0x58F)= 3时使用 0x00 0 0 转换器控制位2选择 000 = 接低电平(1’b0) 001 = 超量程位 011 = 快速检测(FD)位 101 = SYSREF 当CS(寄存器0x58F)= 1、2或3时使用 0x00 0 0 0 样本反转 0 = 正常 1 = 样本 反转 虚拟 转换器6 OR 0 = OR位 使能 1 = OR位 清零 虚拟转换器 5 OR 0 = OR位 使能 1 = OR位 清零 虚拟 转换器4 OR 0 = OR位 使能 1 = OR位 清零 虚拟 转换器3 OR 0 = OR位 使能 1 = OR位 清零 虚拟 转换器3 OR 0 = OR位 使能 1 = OR位 清零 虚拟 转换器1 OR 0 = OR位 使能 1 = OR位 清零 虚拟 转换器0 OR 0 = OR位 使能 1 = OR位 清零 0x00 虚拟转换 器6 OR 0 = 无OR 1 = OR 出现 虚拟转换器 5 OR 0 = 无OR 1 = OR出现 虚拟转换器 4 OR 0 = 无OR 1 = OR出现 虚拟 转换器3 OR 0 = 无OR 1 = OR出现 虚拟 转换器2 OR 0 = 无OR 1 = OR出现 虚拟 转换器1 OR 0 = 无OR 1 = OR出现 虚拟 转换器0 OR 0 = 无OR 1 = OR出现 0x00 转换器控制位1选择 000 = 接低电平(1’b0) 001 = 超量程位 011 = 快速检测(FD)位 101 = SYSREF± 仅当CS(寄存器0x58F)= 2或3时使用 Rev. 0 | Page 58 of 64 数据格式选择 00 = 偏移二进制 01 = 二进制补码 0x01 只读 AD9680 寄存器 地址(十六 进制) 寄存器名称 0x564 Output channel select 位7 (MSB) 0 位6 0 位5 0 位4 0 位3 0 位2 0 位1 0 位0 (LSB) 转换器通道 交换 0 = 正常 通道顺序 1 = 通道 交换使能 默认 0x00 注释 0x56E JESD204B lane rate control 0 0 0 0 = 串行通道 0 速率 ≥6.25 Gbps 且≤12.5 Gbps 1 = 串行通道 速率必须 大于 ≥ 3.125 Gbps 且≤6.25 Gbps 0 0 0 0x00 0x56F JESD204B PLL lock status PLL锁定 0 = 未锁定 1 = 已锁定 0 0 0 0 0 0 0x00 只读 0x570 JESD204B quick configuration 0x88 参见 表25和 表26 0x571 JESD204B Link Mode Control 1 0x572 JESD204B Link Mode Control 2 JESD204B快速配置 L = 通道数 = 2寄存器0x570的位[7:6] M = 转换器数 = 2寄存器0x570的位[5:3] F = 8位字数/帧 = 2寄存器0x570的位[2:0] ILAS序列模式 通道同步 结束位(t) 长传输层 待机模式 00 = ILAS禁用 0 = 禁用FACI 测试 PN 0 = 所有 01 = ILAS使能 使用/K28.7/ 0 = 禁用 0 = 禁用 转换器 1 = 使能FACI 11 = ILAS始终开启， 1 = 使能 1 = 使能 输出0 测试模式 使用/K28.3/ T = N΄ − N 1 = CGS 和/K28.7/ − CS (/K28.5/) 0 8B/10B旁路 SYNCINB± SYNCINB± ± SYNCINB±引脚控制 0 = 正常 引脚类型 引脚反转 00 = 正常 1 = 旁路 0 = 差分 0 = 低电平 10 = 忽略SYNCINB± 1 = CMOS 有效 (强制CGS) 1 = 高电平 11 = 忽略SYNCINB± 有效 (强制ILAS/用户数据) 0x573 JESD204B Link Mode Control 3 0 测试注入点 CHKSUM模式 00 = N΄样本输入 00 = 所有8位链路配置 01 = 8B/10B输出时的10位 寄存器之和 数据(用于PHY测试) 01 = 各链路配置域之和 10 = 加扰输入时的8位数据 10 = 校验和设为0 Rev. 0 | Page 59 of 64 FACI 0 = 使能 1 = 禁用 链路控制 0 = 有效 1 = 掉电 0x14 8B/10B位 反转 0 = 正常 1 = 反转 abcdefghij 符号 0 0x00 JESD204B测试模式 0000 = 正常工作(测试模式禁用) 0001 = 交替棋盘形式 0010 = 1/0字交替 0011 = 31位PN序列—X31 + X28 + 1 0100 = 23位PN序列—X23 + X18 + 1 0101 = 15位PN序列—X15 + X14 + 1 0110 = 9位PN序列—X9 + X5 + 1 0111 = 7位PN序列—X7 + X6 + 1 1000 = 斜坡输出 1110 = 连续/重复用户测试 1111 = 单用户测试 0x00 AD9680 寄存器 地址(十六 寄存器名称 进制) 0x574 JESD204B Link Mode Control 4 0x578 0x580 0x581 0x583 0x585 0x587 0x589 0x58B JESD204B LMFC offset JESD204B DID config JESD204B BID config JESD204B LID Config 1 JESD204B LID Config 2 JESD204B LID Config 3 JESD204B LID Config 4 JESD204B parameters SCR/L 位7 (MSB) 0 位6 位5 位4 ILAS延迟 0000 = SYNCINB±解除置位后的第一个 LMFC时发送ILAS 0001 = SYNCINB±解除置位后的第二个 LMFC时发送ILAS … 1111 = SYNCINB±解除置位后的第16个 LMFC时发送ILAS 0 0 位1 位0 (LSB) 链路层测试模式 000 = 正常工作 (链路层测试模式禁用) 001 = /D21.5/字符的连续序列 100 = 修改的RPAT测试序列 101 = JSPAT测试序列 110 = JTSPAT测试序列 位3 0 位2 默认 0x00 LMFC相位偏移值[4:0] 0x00 JESD204B Tx DID值[7:0] 0 0x00 0 0 0 0 0 0 通道0 LID值，位[4:0] 0x00 0 0 0 通道1 LID值，位[4:0] 0x02 0 0 0 通道2 LID值，位[4:0] 0x04 0 0 0 通道3 LID值，位[4:0] 0x06 JESD204B 加扰(SCR) 0 = 禁用 1 = 使能 0 0 0 JESD204B Tx BID值，位[7:0] 0 注释 0 JESD204B通道数(L) 00 = 1通道 01 = 2通道 11 = 4通道 0x00 0x8X 只读，参见寄存器0x570 0x58C JESD204B F config 0x58D JESD204B K config JESD204B M config 0 0x58F JESD204B CS/N config 0 每帧的控制位数(CS) 00 = 无控制位(CS = 0) 01 = 1控制位(CS = 1)， 仅控制位2 10 = 2控制位(CS = 2)， 仅控制位2和1 11 = 3控制位(CS = 3)， 所有控制位(2、1、0) 0x0590 JESD204B N’ config 0x591 JESD204B S config 子类支持(子类V) 000 = 子类0 (无确定性延迟) 001 = 子类1 0 0 0x58E 0 0 每帧的8位字数，F = 寄存器0x58C[7:0] + 1 0x88 每个多帧的帧数，K = 寄存器0x58D[4:0] + 1。 仅支持(F × K) mod 4 = 0的值 每链路的转换器数[7:0] 0x00 = 链路连接到1个虚拟转换器(M = 1) 0x01 = 链路连接到2个虚拟转换器(M = 2) 0x03 = 链路连接到4个虚拟转换器(M = 4) 0x07 = 链路连接到8个虚拟转换器(M = 8) ADC转换器分辨率(N) 0x0D = 14位分辨率 0x0F = 16位分辨率 0x1F ADC每样本的位数(N’) 0x7 = 8位 0xF = 16位 1 每个转换器帧的样本数(S) S值 = 寄存器0x591[4:0] +1 Rev. 0 | Page 60 of 64 只读， 参见 0x570 参见 0x570 参见 0x2F 只读 AD9680 寄存器 地址(十六 进制) 寄存器名称 0x592 JESD204B HD and CF config 0x5A0 0x5A2 0x5A4 0x5A6 0x5B0 JESD204B CHKSUM 0 JESD204B CHKSUM 1 JESD204B CHKSUM 2 JESD204B CHKSUM 3 JESD204B lane powerdown 位7 (MSB) HD值 0 = 禁用 1 = 使能 1 位6 0 位5 0 位4 位3 位2 位1 位0 (LSB) 每链路上每个帧时钟周期的控制字(CF) CF值 = 寄存器0x592的位[4:0] 默认 0x80 注释 只读 SERDOUT0±的CHKSUM值，位[7:0] 0xC3 只读 SERDOUT1±的CHKSUM值，位[7:0] 0xC5 只读 SERDOUT2±的CHKSUM值，位[7:0] 0xC7 只读 SERDOUT3±的CHKSUM值，位[7:0] 0xC9 只读 0x5B2 JESD204B lane SERDOUT0± assign X SERDOUT3± 0=开 1=关 X 1 SERDOUT2± 0=开 1=关 1 SERDOUT1± 0=开 1=关 0x5B3 JESD204B lane SERDOUT1± assign X X X X 0 0x5B5 JESD204B lane SERDOUT2± assign X X X X 0 0x5B6 JESD204B lane SERDOUT3± assign X X X X 0 0x5BF JESD serializer drive adjust 0 0 0 0 0x5C1 Deemphasis select 0 SERDOUT3± 0 = 禁用 1 = 使能 0 SERDOUT2± 0 = 禁用 1 = 使能 X X 0 SERDOUT0±通道分配 000 = 逻辑通道0 001 = 逻辑通道1 010 = 逻辑通道2 011 = 逻辑通道3 SERDOUT1±通道分配 000 = 逻辑通道0 001 = 逻辑通道1 010 = 逻辑通道2 011 = 逻辑通道3 SERDOUT2±通道分配 000 = 逻辑通道0 001 = 逻辑通道1 010 = 逻辑通道2 011 = 逻辑通道3 SERDOUT3±通道分配 000 = 逻辑通道0 001 = 逻辑通道1 010 = 逻辑通道2 011 = 逻辑通道3 摆幅 0000 = 237.5 mV 0001 = 250 mV 0010 = 262.5 mV 0011 = 275 mV 0100 = 287.5 mV 0101 = 300 mV 0110 = 312.5 mV 0111 = 325 mV 1000 = 337.5 mV 1001 = 350 mV 1010 = 362.5 mV 1011 = 375 mV 1100 = 387.5 mV 1101 = 400 mV 1110 = 412.5 mV 1111 = 425 mV SERDOUT1± 0 SERDOUT0± 0 = 禁用 0 = 禁用 1 = 使能 1 = 使能 0 Rev. 0 | Page 61 of 64 1 SERDOUT0 0± = on 1=关 0xAA 0x00 0x11 0x22 0x33 0x00 AD9680 寄存器 地址(十六 进制) 寄存器名称 0x5C2 Deemphasis setting for SERDOUT0± 位7 (MSB) 0 位6 0 位5 0 位4 0 0x5C3 Deemphasis setting for SERDOUT1± 0 0 0 0 0x5C4 Deemphasis setting for SERDOUT2± 0 0 0 0 0x5C5 Deemphasis setting for SERDOUT3± 0 0 0 0 位3 Rev. 0 | Page 62 of 64 位2 位1 位0 (LSB) SERDOUT0±去加重设置： 0000 = 0 dB, 0001 = 0.3 dB, 0010 = 0.8 dB, 0011 = 1.4 dB, 0100 = 2.2 dB, 0101 = 3.0 dB, 0110 = 4.0 dB, 0111 = 5.0 dB SERDOUT1±去加重设置： 0000 = 0 dB, 0001 = 0.3 dB, 0010 = 0.8 dB, 0011 = 1.4 dB, 0100 = 2.2 dB, 0101 = 3.0 dB, 0110 = 4.0 dB, 0111 = 5.0 dB SERDOUT2±去加重设置： 0000 = 0 dB, 0001 = 0.3 dB, 0010 = 0.8 dB, 0011 = 1.4 dB, 0100 = 2.2 dB, 0101 = 3.0 dB, 0110 = 4.0 dB, 0111 = 5.0 dB SERDOUT3±去加重设置： 0000 = 0 dB, 0001 = 0.3 dB, 0010 = 0.8 dB, 0011 = 1.4 dB, 0100 = 2.2 dB, 0101 = 3.0 dB, 0110 = 4.0 dB, 0111 = 5.0 dB 默认 0x00 0x00 0x00 0x00 注释 AD9680 应用信息 电源建议 3.3V INPUT ADP1741 2.5V: AVDD2 ADP1740 1.25V: SPIVDD ADP1741 1.25V: AVDD1 ADP1740 1.25V: AVDD1_SR ADP1741 1.25V: DVDD ADP1740 1.25V: DRVDD LDO LDO ADP2164 BUCK REGULATOR 1.8V LDO LDO LDO LDO 5V/12V INPUT ADP2370 BUCK REGULATOR 3.8V ADP125 LDO 3.3V: AVDD3 裸露焊盘(引脚0)连接。铜层上必须有多个过孔，获得尽可 能低的热阻路径以通过PCB底部进行散热。这些过孔必须 填满或插入焊料。过孔数量和填料决定电路板上测得的θJA， 如表7所示。 为了最大化地实现ADC与PCB之间的覆盖与连接，应在 PCB上覆盖一个丝印层，以便将PCB上的连续铜平面划分 为多个均等的部分。这样，在回流焊过程中，可在ADC与 PCB之间提供多个连接点，而一个连续的、无分割的平面 只能保证一个连接点。可以参考图72所示的PCB布局布线 范例。如需了解有关封装和芯片级封装PCB布局布线的详 细信息，请参阅应用笔记AN-772：“LFCSP封装设计与制 造指南”。 11752-063 AD9680必须由以下7个电源供电：AVDD1 = 1.25 V，AVDD2 = 2.5 V，AVDD3 = 3.3 V，AVDD1_SR = 1.25 V，DVDD = 1.25 V， DRVDD = 1.25 V，SPIVDD = 1.25 V。对于要求高电源效率 和低噪声性能的应用，建议使用开关稳压器ADP2164和 ADP2370来将3.3 V、5.0 V或12 V输入轨转换为中间电压 轨(1.8 V和3.8 V)，然后用超低噪声、低压差(LDO)稳压器 (ADP1741、ADM7160、ADP170和ADP125)再调节这些中 间电压轨。图71显示了AD9680的推荐电源方案。 无需在任何情况下都将所有电源域分离。图71所示的推荐 解决方案可为AD9680提供最低噪声、最高效率的电源输送 系统。如果仅有一个1.25 V电源可用，应先连接到AVDD1， 然后分接出来，并用铁氧体磁珠或滤波扼流圈及去耦电容 隔离，再按顺序连接到AVDD1_SR、SPIVDD、DVDD和 DRVDD。用户可以使用多个不同的去耦电容以适用于高 频和低频。去耦电容必须放置在接近PCB入口点和接近器 件的位置，尽可能地缩短走线长度。 裸露焊盘散热块建议 为获得最佳的电气性能和热性能，必须将ADC底部的裸露 焊盘连接至AGND。PCB上裸露的连续铜层应与AD9680的 11752-064 图71. AD9680的高效率、低噪声电源解决方案 图72. AD9680裸露焊盘的推荐PCB布局 AVDD1_SR(引脚57)和AGND(引脚56和引脚60) AVDD1_SR(引脚57)和AGND(引脚56和引脚60)可用来为 AD9680的SYSREF±电路提供单独的电源节点。若以子类1 运行，AD9680可支持周期性单次或带隙信号。为了最大程 度地降低此电源与AVDD1电源节点的耦合，必须提供充分 的电源旁路。 Rev. 0 | Page 63 of 64 AD9680 外形尺寸 9.10 9.00 SQ 8.90 0.30 0.25 0.18 49 1 0.50 BSC EXPOSED PAD 7.70 7.60 SQ 7.50 33 TOP VIEW 0.80 0.75 0.70 16 32 17 BOTTOM VIEW 7.50 REF 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.203 REF SEATING PLANE PKG-004396 0.45 0.40 0.35 PIN 1 INDICATOR 64 48 0.20 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-WMMD 02-12-2014-A PIN 1 INDICATOR 图73. 64引脚引线框芯片级封装[LFCSP_WQ] 9 mm × 9 mm，超薄四方体 (CP-64-15) 尺寸单位：mm 订购指南 型号1 AD9680BCPZ-1000 AD9680BCPZRL7-1000 AD9680-1000EBZ 1 温度范围 −40°C至+85°C −40°C至+85°C 封装描述 64引脚引线框芯片级封装[LFCSP_WQ] 64引脚引线框芯片级封装[LFCSP_WQ] AD9680-1000评估板 Z = 符合RoHS标准的器件。 ©2014 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D11752sc-0-5/14(0) Rev. 0 | Page 64 of 64 封装选项 CP-64-15 CP-64-15