日本語参考資料 最新版英語データシートはこちら 電流6チャンネル、電圧1チャンネルの 電力量計測IC ADE7816 データシート このデバイスは、高精度電力量計測コアを持つ 7 個のシグマ・ デルタ(Σ-Δ) ADC を内蔵しています。6 チャンネル電流入力を使 うと、複数の負荷を同時に測定することができます。電圧チャン ネルと 6 個の電流チャンネルの各々には、フルレンジの計測を 可能にする完全な信号パスが付いています。各入力チャンネル では、柔軟なゲイン・ステージをサポートしているため、電流 トランス(CT)の使用に適しています。6 個の内蔵デジタル積分 器により、Rogowski コイル・センサーの使用が可能になってい ます。 特長 有効電力量と無効電力量、波形サンプル、電流と電圧の rms を 測定 電流入力 6 チャンネルと電圧 1 チャンネル 1000:1 のダイナミックレンジで有効電力量と無効電力量の誤差 0.1%以下 電流トランスと Rogowski コイル・センサーに対応 瞬時電流と瞬時電圧の測定値を提供 6 チャンネルすべてで角度を測定 2 kHz 帯域幅の動作 外部オーバードライブ機能付きの 1.2 V リファレンス電圧(ドリ フト 10 ppm/°C typ)を内蔵 柔軟な I2C、SPI、HSDC シリアル・インターフェースを内蔵 ADE7816 では、SPIまたはI2Cインターフェースを介して内蔵メ ータ・レジスタにアクセスすることができます。専用高速インタ ーフェースである高速データ・キャプチャ(HSDC)ポートをI2C と組み合わせて使うと、リアルタイムにADC出力情報にアクセ スすることができます。過電流、過電圧、ピーク、サグ検出な どのフル範囲の電力品質情報を、2 本の外部割込みピン IRQ0 とIRQ1を使ってアクセスすることができます。 概要 ADE7816 は、1 チャンネルの電圧と最大 6 チャンネルの電流を 測定できる正確なマルチチャンネル計測デバイスです。このデ バイスは、ラインの電圧と電流を測定して、有効電力量、無効 電力量、および電圧と電流の瞬時 rms を計算します。 ADE7816 電力量計測 IC は、3.3 V の電源電圧で動作し、RoHS に準拠した Pb フリーの 40 ピン LFCSP パッケージを採用してい ます。 機能ブロック図 RESET REFIN/OUT DGND 4 17 6 CLKIN 27 VRMSOS 1.2V REF CLKOUT 28 X2 ADC PGA2 PULL_HIGH PULL_LOW VRMS LPF VP 15 HPF VN 16 2 3 ADE7816 VGAIN AWATTOS AWGAIN IAGAIN DIGITAL INTEGRATOR PCF_A_COEFF 29 IRQ0 SPI/I2C LPF IAP 7 ADC PGA1 AVAROS HPF IAN 8 IBP 9 ADC PGA1 IBN 12 ENERGY AND RMS CALCULATIONS SEE CHANNEL A FOR DETAILED SIGNAL PATH AVARGAIN COMPUTATIONAL BLOCK FOR TOTAL REACTIVE POWER 32 IRQ1 ENERGY AND RMS DATA ALL CHANNELS 36 SCLK/SCL 38 MOSI/SDA I2C 37 MISO/HSD IARMSOS ICP 13 ADC PGA1 ICN 14 ENERGY AND RMS CALCULATIONS SEE CHANNEL A FOR DETAILED SIGNAL PATH 39 SS/HSA HSDC X2 35 HSCLK IARMS LPF IDP 23 PGA3 ADC ENERGY AND RMS CALCULATIONS SEE CHANNEL A FOR DETAILED SIGNAL PATH 1 PGA3 ADC ENERGY AND RMS CALCULATIONS SEE CHANNEL A FOR DETAILED SIGNAL PATH PGA3 ADC ENERGY AND RMS CALCULATIONS SEE CHANNEL A FOR DETAILED SIGNAL PATH 11 NC POR IFP 19 IN 18 NC 10 NC IEP 22 20 NC LDO LDO 21 NC 25 24 5 40 34 33 31 VDD AGND AVDD DVDD NC NC NC NC 10390-001 30 NC 26 図 1. Rev. 0 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有者の財産です。 ※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2012 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 ADE7816 データシート 目次 特長 ....................................................................................................1 電力量ゲインのキャリブレーション ....................................... 24 概要 ....................................................................................................1 電力量オフセットのキャリブレーション................................ 24 機能ブロック図 .................................................................................1 電力量位相のキャリブレーション ........................................... 25 改訂履歴 ............................................................................................2 仕様 ....................................................................................................3 タイミング特性 .............................................................................5 RMS オフセットのキャリブレーション .................................. 25 電力品質機能 .................................................................................. 26 電流チャンネル・グループの選択 ........................................... 26 絶対最大定格.....................................................................................8 瞬時波形...................................................................................... 26 熱抵抗 ............................................................................................8 ゼロ交差の検出 .......................................................................... 26 ESD の注意 ....................................................................................8 ピークの検出 .............................................................................. 27 ピン配置およびピン機能説明..........................................................9 代表的な性能特性 ........................................................................... 11 過電流と過電圧の検出............................................................... 27 テスト回路.......................................................................................14 電力方向の表示 .......................................................................... 28 用語 ..................................................................................................15 角度の測定 .................................................................................. 28 クイック・スタート .......................................................................16 周期測定...................................................................................... 29 入力 ..................................................................................................17 電圧サグの検出 .......................................................................... 29 電源とグラウンド .......................................................................17 SAGCYC レジスタの設定.......................................................... 29 リファレンス回路 .......................................................................17 SAGLVL レジスタの設定 .......................................................... 29 リセット.......................................................................................17 電圧サグ割込み .......................................................................... 29 CLKIN と CLKOUT .....................................................................18 アナログ入力 ...............................................................................18 チェックサム .............................................................................. 30 出力 ................................................................................................. 31 電力量の測定...................................................................................20 割込み.......................................................................................... 31 DSP の起動と停止 .......................................................................20 有効電力量の測定 .......................................................................20 通信 ............................................................................................. 31 レジスタ.......................................................................................... 36 無効電力量の測定 .......................................................................21 レジスタ保護機能 ...................................................................... 36 ライン・サイクル積算モード....................................................22 入力レジスタのフォーマット ................................................... 36 2 乗平均の測定 ............................................................................23 レジスタ・マップ ...................................................................... 37 無負荷の検出 ...............................................................................23 外形寸法.......................................................................................... 45 電力量のキャリブレーション........................................................24 オーダー・ガイド ...................................................................... 45 チャンネルの一致 .......................................................................24 改訂履歴 2/12—Revision 0: Initial Version Rev. 0 － 2/45 － ADE7816 データシート 仕様 VDD = 3.3 V ± 10%、AGND = DGND = 0 V、内蔵リファレンス、CLKIN = 16.384 MHz、TMIN～TMAX = −40°C～+85°C。 表 1. Parameter 1, 2 ACCURACY Active Energy Measurement Active Energy Measurement Error (per Channel) Min Typ Unit Test Conditions/Comments 0.1 % 0.2 % 0.1 % Over a dynamic range of 1000 to 1, PGA = 1, 2, 4; integrator off Over a dynamic range of 3000 to 1, PGA = 1, 2, 4; integrator off Over a dynamic range of 500 to 1, PGA = 8,16; integrator on Line frequency = 45 Hz to 65 Hz, HPF on Phase lead = 37° Phase lag = 60° VDD = 3.3 V + 120 mV rms/120 Hz, IxP = VP = ±100 mV rms Phase Error Between Channels Power Factor (PF) = 0.8 Capacitive PF = 0.5 Inductive AC Power Supply Rejection ±0.05 ±0.05 Energy Register Variation DC Power Supply Rejection Energy Register Variation Total Active Energy Measurement Bandwidth Degrees Degrees 0.01 % 0.01 2 % kHz 0.1 % 0.2 % 0.1 % VDD = 3.3 V ± 330 mV dc REACTIVE ENERGY MEASUREMENT Reactive Energy Measurement Error (per Channel) Phase Error Between Channels PF = 0.8 Capacitive PF = 0.5 Inductive AC Power Supply Rejection ±0.05 ±0.05 Energy Register Variation DC Power Supply Rejection Energy Register Variation Total Reactive Energy Measurement Bandwidth Degrees Degrees 0.01 % 0.01 2 % kHz 2 0.1 kHz % ANALOG INPUTS Maximum Signal Levels ±500 400 mV peak Over a dynamic range of 500 to 1; one second of averaging (100 samples) Single-ended inputs between the following pins: IAP and IAN, IBP and IBN, ICP and ICN, IDP and IN, IEP and IN, IFP and IN. kΩ kΩ mV % 130 ±2 ±4 WAVEFORM SAMPLING Current and Voltage Channels Signal-to-Noise Ratio, SNR Signal-to-Noise-and-Distortion Ratio, SINAD Bandwidth (−3 dB) 70 60 2 dB dB kHz TIME INTERVAL BETWEEN CHANNELS Measurement Error 0.3 Degrees Rev. 0 Over a dynamic range of 1000 to 1, PGA = 1, 2, 4; integrator off Over a dynamic range of 3000 to 1, PGA = 1, 2, 4; integrator off Over a dynamic range of 500 to 1, PGA = 8,16; integrator on Line frequency = 45 Hz to 65 Hz, HPF on Phase lead = 37° Phase lag = 60° VDD = 3.3 V + 120 mV rms/120 Hz, IxP = VP = ±100 mV rms VDD = 3.3 V ± 330 mV dc RMS MEASUREMENTS IRMS and VRMS Measurement Bandwidth IRMS and VRMS Measurement Error Input Impedance (DC) IAP, IAN, IBP, IBN, ICP, ICN, IDP, IEP, and IFP Pins IN Pin ADC Offset Error Gain Error Max － 3/45 － PGA = 1, uncalibrated error, see the Terminology section External 1.2 V reference Sampling CLKIN/2048, 16.384 MHz/2048 = 8 kSPS See the Instantaneous Waveforms section PGA = 1 PGA = 1 Line frequency = 45 Hz to 65 Hz, HPF on ADE7816 データシート Parameter 1, 2 REFERENCE INPUT REFIN/OUT Input Voltage Range Input Capacitance ON-CHIP REFERENCE Reference Error Output Impedance Temperature Coefficient Min Typ 1.1 Max Unit Test Conditions/Comments 1.3 10 V pF Minimum = 1.2 V − 8%; maximum = 1.2 V + 8% 50 mV kΩ ppm/°C Nominal 1.207 V at the REFIN/OUT pin at TA = 25°C ±2 1.2 10 CLKIN, CLKOUT Input Clock Frequency Crystal Equivalent Series Resistance CLKIN Input Capacitance CLKOUT Output Capacitance Maximum value across full temperature range of −40°C to +85°C All specifications are for CLKIN, CLKOUT of 16.384 MHz 16.22 30 16.384 16.55 200 20 20 MHz Ω pF pF LOGIC INPUTS—MOSI/SDA, SCLK/SCL, SS/HSA, RESET, PULL_HIGH, PULL_LOW Input High Voltage, VINH Input Low Voltage, VINL Input Current, IIN 2.0 0.8 −8.7 3 100 10 Input Capacitance, CIN V V µA μA nA pF LOGIC OUTPUTS—IRQ0, IRQ1, MISO/HSD Output High Voltage, VOH ISOURCE Output Low Voltage, VOL ISINK POWER SUPPLY VDD Pin IDD VDD = 3.3 V ± 10% 2.4 3.0 1 代表的な性能特性のセクションを参照してください。 2 パラメータの定義については用語のセクションを参照してください。 Rev. 0 VDD = 3.3 V ± 10% VDD = 3.3 V ± 10% Input = 0 V, VDD = 3.3 V Input = VDD = 3.3 V Input = VDD = 3.3 V 25 800 0.4 2 V µA V mA 3.6 27.8 V mA － 4/45 － VDD = 3.3 V ± 10% VDD = 3.3 V ± 10% For specified performance Minimum = 3.3 V − 10%; maximum = 3.3 V + 10% ADE7816 データシート タイミング特性 VDD = 3.3 V ± 10%、AGND = DGND = 0 V、内蔵リファレンス、CLKIN = 16.384 MHz、TMIN～TMAX = −40°C～+85°C。タイミングの表と図で は、共用ピン名は関係する機能のみを記していることに注意してください。ピンのフル記号名と機能説明についてはピン配置およびピン 機能説明のセクションを参照してください。 2 I C 互換インターフェースのタイミング 表 2.I2C 互換インターフェースのタイミング・パラメータ Parameter SCL Clock Frequency Hold Time (Repeated) Start Condition Low Period of SCL Clock High Period of SCL Clock Setup Time for Repeated Start Condition Data Hold Time Data Setup Time Rise Time of Both SDA and SCL Signals Fall Time of Both SDA and SCL Signals Setup Time for Stop Condition Bus Free Time Between a Stop and Start Condition Pulse Width of Suppressed Spikes 1 Symbol fSCL tHD;STA tLOW tHIGH tSU;STA tHD;DAT tSU;DAT tR tF tSU;STO tBUF tSP Standard Mode Min Max 0 100 4.0 4.7 4.0 4.7 0 3.45 250 1000 300 4.0 4.7 N/A1 Fast Mode Min Max 0 400 0.6 1.3 0.6 0.6 0 0.9 100 20 300 20 300 0.6 1.3 50 Unit kHz μs µs µs µs µs ns ns ns µs µs ns N/A は該当なし。 SDA tSU;DAT tF tLOW tR tHD;STA tSP tR tBUF tR SCL START CONDITION tHD;DAT tHIGH tSU;STA REPEATED START CONDITION 図 2.I2C 互換インターフェースのタイミング Rev. 0 － 5/45 － tSU;STO STOP START CONDITION CONDITION 10390-002 tHD;STA ADE7816 データシート SPI インターフェースのタイミング 表 3.SPI インターフェースのタイミング・パラメータ Parameter SS to SCLK Edge Symbol tSS SCLK Period SCLK Low Pulse Width SCLK High Pulse Width Data Output Valid After SCLK Edge Data Input Setup Time Before SCLK Edge Data Input Hold Time After SCLK Edge Data Output Fall Time Data Output Rise Time SCLK Rise Time SCLK Fall Time MISO Disable After SS Rising Edge tSL tSH tDAV tDSU tDHD tDF tDR tSR tSF tDIS SS High After SCLK Edge tSFS 1 Min 50 Max Unit ns 0.4 175 175 40001 μs ns ns ns ns ns ns ns ns ns ns 100 100 5 20 20 20 20 200 0 ns デザインで保証します。 SS tSS tSFS SCLK tSL tSH tDAV tSF tSR tDIS MSB MISO INTERMEDIATE BITS tDF LSB tDR INTERMEDIATE BITS MSB IN MOSI LSB IN 10390-003 tDSU tDHD 図 3.SPI インターフェースのタイミング Rev. 0 － 6/45 － ADE7816 データシート HSDC インターフェースのタイミング 表 4.HSDC インターフェースのタイミング・パラメータ Parameter HSA to HSCLK Edge HSCLK Period HSCLK Low Pulse Width HSCLK High Pulse Width Data Output Valid After HSCLK Edge Data Output Fall Time Data Output Rise Time HSCLK Rise Time HSCLK Fall Time HSD Disable After HSA Rising Edge HSA High After HSCLK Edge Symbol tSS Min 0 125 50 50 tSL tSH tDAV tDF tDR tSR tSF tDIS tSFS Max 40 20 20 10 10 5 0 HSA tSS tSFS HSCLK tSL tDAV tSH tSF tSR tDIS MSB INTERMEDIATE BITS LSB tDF tDR 図 4.HSDC インターフェースのタイミング すべてのタイミング仕様の負荷回路 2mA 1.6V CL 50pF 800µA IOH 10390-005 TO OUTPUT PIN IOL 図 5.すべてのタイミング仕様の負荷回路 Rev. 0 － 7/45 － 10390-004 HSD Unit ns ns ns ns ns ns ns ns ns ns ns ADE7816 データシート 絶対最大定格 特に指定のない限り、TA = 25 °C。 RoHS 準拠製品のハンダ処理で使用する温度プロファイルにつ いて、リフロー・プロファイルを JEDEC の J-STD -20 に準拠さ せることをアナログ・デバイセズは推奨します。最新レビジョ ンについては JEDEC のウェブサイトをご覧ください。 表 5. Parameter VDD to AGND VDD to DGND Analog Input Voltage to AGND, IAP, IAN, IBP, IBN, ICP, ICN, IDP, IEP, IFP, IN Analog Input Voltage to VP and VN Reference Input Voltage to AGND Digital Input Voltage to DGND Digital Output Voltage to DGND Operating Temperature Industrial Range Storage Temperature Range Junction Temperature Rating −0.3 V to +3.7 V −0.3 V to +3.7 V −2 V to +2 V 熱抵抗 θJA はワーストケース条件で規定。すなわち表面実装パッケージ の場合、デバイスを回路ボードにハンダ付けした状態で規定。 −2 V to +2 V −0.3 V to VDD + 0.3 V −0.3 V to VDD + 0.3 V −0.3 V to VDD + 0.3 V 表 6.熱抵抗 −40°C to +85°C −65°C to +150°C 150°C θJC 1.8 Unit °C/W ESD の注意 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格 の規定のみを目的とするものであり、この仕様の動作セクショ ンに記載する規定値以上でのデバイス動作を定めたものではあ りません。デバイスを長時間絶対最大定格状態に置くとデバイ スの信頼性に影響を与えます。 Rev. 0 θJA 29.3 Package Type 40-Lead LFCSP － 8/45 － ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 ADE7816 データシート 40 39 38 37 36 35 34 33 32 31 NC SS/HSA MOSI/SDA MISO/HSD SCLK/SCL HSCLK NC NC IRQ1 NC ピン配置およびピン機能説明 1 2 3 4 5 6 7 8 9 10 ADE7816 TOP VIEW (Not to Scale) 30 29 28 27 26 25 24 23 22 21 NC IRQ0 CLKOUT CLKIN VDD AGND AVDD IDP IEP NC NOTES 1. NC = NO CONNECT. THESE PINS ARE NOT CONNECTED INTERNALLY AND SHOULD BE LEFT FLOATING. 2. CREATE A SIMILAR PAD ON THE PCB UNDER THE EXPOSED PAD. SOLDER THE EXPOSED PAD TO THE PAD ON THE PCB TO CONFER MECHANICAL STRENGTH TO THE PACKAGE. DO NOT CONNECT THE PADS TO AGND. 10390-006 NC IBN ICP ICN VP VN REFIN/OUT IN IFP NC 11 12 13 14 15 16 17 18 19 20 NC PULL_HIGH PULL_LOW RESET DVDD DGND IAP IAN IBP NC 図 6.ピン配置 表 7.ピン機能の説明 ピン番号 記号 説明 1、10、11、 20、21、30、 31、33、34、 40 2 NC 未接続。これらのピンは内部で接続されていないため、フローティングのままにしておく必要があります。 PULL_HIGH このピンは VDD に接続します。 3 PULL_LOW このピンは AGND に接続します。 4 RESET アクティブ・ローのリセット入力。このピンを少なくとも 10 µs 間ロー・レベルにすると、ハードウェア・リセッ トが開始されます。 5 DVDD 内蔵 2.5 V デジタル LDO のアクセス。このピンには外部からアクティブ回路を接続しないでください。このピン は 4.7 µF のコンデンサと 220 nF のセラミック・コンデンサの並列接続でデカップリングしてください。 6 DGND グラウンド基準。このピンは、デジタル回路のグラウンド基準になります。 7、8 IAP、IAN 電流チャンネル A のアナログ入力。このチャンネルは電流トランスと組み合わせて使い、このデータシートでは 電流チャンネル A と呼びます。これらの入力は、IAN を基準とした最大信号レベル±0.5 V のシングルエンド構成 で接続してください。 9、12 IBP、IBN 電流チャンネル B のアナログ入力。このチャンネルは電流トランスと組み合わせて使い、このデータシートでは 電流チャンネル B と呼びます。これらの入力は、IBN を基準とした最大信号レベル±0.5 V のシングルエンド構成 で接続してください。 13、14 ICP、ICN 電流チャンネル C のアナログ入力。このチャンネルは電流トランスと組み合わせて使い、このデータシートでは 電流チャンネル C と呼びます。これらの入力は、ICN を基準とした最大信号レベル±0.5 V のシングルエンド構成 で接続してください。 15、16 VP、VN 電圧チャンネルに対するアナログ入力。このチャンネルは電圧トランスと組み合わせて使用し、このデータシー トでは電圧チャンネルと呼んでいます。これらの入力は、VN を基準とした最大信号レベル±0.5 V のシングルエン ド構成で接続してください。このチャンネルも PGA を内蔵しています。 17 REFIN/OUT 内蔵電圧リファレンスのアクセス。内蔵リファレンスの公称値は 1.2 V です。1.2 V ± 8%の外付けリファレンス・ ソースをこのピンに接続することもできます。いずれの場合も、このピンを 4.7 µF のコンデンサと 100 nF のセラ ミック・コンデンサの並列接続で AGND へデカップリングしてください。 18 IN 電流チャンネル D、電流チャンネル E、電流チャンネル F のアナログ入力コモン・ピン。詳細については、ピン 19、ピン 22、ピン 23 のピン説明を参照してください。 19 IFP 電流チャンネル F のアナログ入力。このチャンネルは電流トランスと組み合わせて使い、このデータシートでは 電流チャンネル F と呼びます。この入力は、IN を基準とした最大信号レベル±0.5 V のシングルエンド構成で接続 してください。 22 IEP 電流チャンネル E のアナログ入力。このチャンネルは電流トランスと組み合わせて使い、このデータシートでは 電流チャンネル E と呼びます。この入力は、IN を基準とした最大信号レベル±0.5 V のシングルエンド構成で接続 してください。 Rev. 0 － 9/45 － ADE7816 データシート ピン番号 記号 説明 23 IDP 電流チャンネル D のアナログ入力。このチャンネルは電流トランスと組み合わせて使い、このデータシートでは 電流チャンネル D と呼びます。この入力は、IN を基準とした最大信号レベル±0.5 V のシングルエンド構成で接続 してください。 24 AVDD 内蔵 2.5 V アナログ低ドロップアウト(LDO)レギュレータのアクセス。このピンには外部からアクティブ回路を接 続しないでください。このピンは 4.7 µF のコンデンサと 220 nF のセラミック・コンデンサの並列接続でデカップ リングしてください。 25 AGND グラウンド基準。このピンは、アナログ回路のグラウンド基準になります。このピンは、アナログ・グラウン ド・プレーンまたは安定なシステム・グラウンド基準に接続します。このノイズのないグラウンド基準は、すべ てのアナログ回路 (たとえば、折り返し防止フィルタ、電流トランス、電圧トランス)に対して使用してくださ い。 26 VDD 電源電圧。このピンに電源電圧を入力します。規定の動作のためには 3.3 V ± 10%である必要があります。このピ ンは 10 µF のコンデンサと 100 nF のセラミック・コンデンサの並列接続で AGND へデカップリングしてくださ い。 27 CLKIN マスター・クロック。このロジック入力には、外部クロックを接続することができます。代わりに、並列共振 AT カット水晶を CLKIN と CLKOUT の間に接続して、ADE7816 のクロック・ソースを提供することができます。規 定動作に対するクロック周波数は、16.384 MHz です。ゲート発振回路には数 10 pF のセラミック負荷コンデンサ を使う必要があります。負荷容量条件については水晶発振器メーカーのデータシートを参照してください。 28 CLKOUT ピン 27 の説明のように、水晶をこのピンと CLKIN の間に接続して、ADE7816 にクロック・ソースを接続するこ とができます。CLKIN に外部クロックを接続する場合または水晶を使用する場合、CLKOUT ピンは、1 個の CMOS 負荷を駆動することができます。 29、32 IRQ0、IRQ1 割込み要求出力。これらのピンはアクティブ・ローのロジック出力です。割込みを発生できるイベントについて は、通信のセクションを参照してください。 35 HSCLK HSDC ポートのシリアル・クロック出力。 36 SCLK/SCL SPI ポートのシリアル・クロック入力㸭I2C ポートのシリアル・クロック入力。すべてのシリアル・データ転送はこ のクロックに同期します (シリアル・インターフェースのセクションを参照してください)。このピンには、低速 なエッジ変化時間を持つクロック・ソース (たとえば光アイソレータ出力)に対して使用するシュミット・トリガ 入力があります。 37 MISO/HSD SPI ポートのデータ出力／HSDC ポートのデータ出力。 38 MOSI/SDA SPI ポートのデータ入力／I2C ポートのデータ出力。 39 SS/HSA SPI ポートのスレーブ・セレクト／HSDC ポート・有効。 EP エクスポー ズド・パッ ド エクスポーズド・パッド。エクスポーズド・パッド下の PCB 上に同じパッドを設けてください。エクスポーズ ド・パッドと PCB 上のパッドをハンダ付けして、パッケージの機械的強度を強化してください。このパッドを AGND へ接続しないでください。 Rev. 0 － 10/45 － ADE7816 データシート 代表的な性能特性 0.5 +85°C +25°C –40°C 0.4 0.3 ERROR (% of Reading) ERROR (% of Reading) 0.6 0.4 0.2 0 –0.2 –0.4 1 10 100 図 7.様々な温度での有効電力量誤差(測定値のパーセント値) ゲイン= 1、力率= 1、内蔵リファレンス電圧を使用、 積分器をオフ –0.2 50 55 60 65 FREQUENCY (Hz) 図 10.様々な周波数と力率での有効電力量誤差(測定値のパーセント 値)、ゲイン= 1、温度= 25°C、内蔵リファレンス電圧を使用、 積分器をオフ 1.0 PF = +0.5 PF = +1 PF = –0.5 0.8 +85°C +25°C –40°C 0.6 ERROR (% of Reading) 0.6 ERROR (% of Reading) 0 –0.1 –0.5 45 10390-101 0.1 CURRENT CHANNEL (% of Full Scale) 0.8 0.1 –0.4 –0.8 1.0 0.2 –0.3 –0.6 –1.0 0.01 PF = +0.5 PF = +1 PF = –0.5 10390-104 1.0 0.8 0.4 0.2 0 –0.2 0.4 0.2 0 –0.2 –0.4 –0.4 –0.6 –0.6 –0.8 0.1 1 10 100 CURRENT CHANNEL (% of Full Scale) –1.0 0.01 10390-102 –1.0 0.01 1.0 1.0 0.8 VDD = 2.97V VDD = 3.30V 10 100 PF = +0.87 PF = 0 PF = –0.87 0.6 VDD = 3.63V ERROR (% of Reading) ERROR (% of Reading) 0.6 1 図 11.様々な温度での無効電力量誤差(測定値のパーセント値) ゲイン= 1、力率= 0、内蔵リファレンス電圧を使用、 積分器をオフ 図 8.様々な力率での有効電力量誤差(測定値のパーセント値) ゲイン= 1、温度= 25°C、内蔵リファレンス電圧を使用、 積分器をオフ 0.8 0.1 CURRENT CHANNEL (% of Full Scale) 10390-105 –0.8 0.4 0.2 0 –0.2 0.4 0.2 0 –0.2 –0.4 –0.4 –0.6 –0.6 –0.8 0.1 1 10 CURRENT CHANNEL (% of Full Scale) 100 –1.0 0.01 10390-103 –1.0 0.01 1 10 100 図 12.様々な力率での無効電力量誤差(測定値のパーセント値) ゲイン= 1、温度= 25°C、内蔵リファレンス電圧を使用、 積分器をオフ 図 9.様々な電源電圧での有効電力量誤差(測定値のパーセント値) ゲイン= 1、温度= 25°C、力率= 1 内蔵リファレンス電圧を使用、積分器をオフ Rev. 0 0.1 CURRENT CHANNEL (% of Full Scale) 10390-106 –0.8 － 11/45 － ADE7816 データシート 0.8 0.4 0.2 0 –0.2 –0.4 0.4 0.2 0 –0.2 –0.4 –0.6 –0.6 –0.8 –0.8 –1.0 0.01 0.1 1 10 100 CURRENT CHANNEL (% of Full Scale) –1.0 0.1 図 13.様々な電源電圧での無効電力量誤差(測定値のパーセント値) ゲイン= 1、温度= 25°C、力率= 0 内蔵リファレンス電圧を使用、積分器をオフ 0.5 0.4 1.0 PF = +0.87 PF = 0 PF = –0.87 0.8 ERROR (% of Reading) ERROR (% of Reading) 0.1 0 –0.1 –0.2 0.2 0 –0.2 –0.4 –0.6 –0.4 –0.8 55 60 65 –1.0 0.1 10390-108 50 1.0 0.8 0.8 0.6 0.6 ERROR (% of Reading) 0.4 0.2 0 –0.2 –0.4 0 –0.2 –0.4 –0.6 –0.8 –1.0 0.1 10390-109 100 PF = +0.5 PF = 1 PF = –0.5 0.2 –0.8 10 100 0.4 –0.6 1 10 図 17.様々な温度での有効電力量誤差(測定値のパーセント値) ゲイン= 16、力率= 1 内蔵リファレンス電圧を使用、積分器をオン 1.0 CURRENT CHANNEL (% of Full Scale) 1 CURRENT CHANNEL (% of Full Scale) 図 14.様々な周波数と力率での無効電力量誤差(測定値のパーセント 値)、ゲイン= 1、温度= 25°C、内蔵リファレンス電圧を使用 ERROR (% of Reading) +85°C +25°C –40°C 0.4 –0.3 FREQUENCY (Hz) 1 10 CURRENT CHANNEL (% of Full Scale) 図 15.IRMS 誤差(測定値のパーセント値)、ゲイン= 1、温度= 25°C、 力率= 1、内蔵リファレンス電圧を使用、積分器をオフ Rev. 0 100 0.6 0.2 –1.0 0.1 10 図 16.VRMS 誤差(測定値のパーセント値) ゲイン= 1、温度= 25°C、力率= 1 内蔵リファレンス電圧を使用、積分器をオフ 0.3 –0.5 45 1 CURRENT CHANNEL (% of Full Scale) 10390-110 ERROR (% of Reading) 0.6 10390-107 ERROR (% of Reading) 0.6 10390-111 0.8 1.0 VDD = 3.30V VDD = 3.63V VDD = 2.97V 100 10390-112 1.0 図 18.様々な力率での有効電力量誤差(測定値のパーセント値) ゲイン= 16、温度= 25°C、内蔵リファレンス電圧を使用、 積分器をオン － 12/45 － ADE7816 データシート 0.8 1.0 +85°C +25°C –40°C 0.8 0.6 ERROR (% of Reading) ERROR (% of Reading) 0.6 0.4 0.2 0 –0.2 –0.4 1 10 100 CURRENT CHANNEL (% of Full Scale) ERROR (% of Reading) 0.6 0.4 0.2 0 –0.2 –0.4 –0.6 10 100 10390-114 –0.8 1 10 図 21.IRMS 誤差(測定値のパーセント値) ゲイン= 16、温度= 25°C、力率= 1 内蔵リファレンス電圧を使用、積分器をオン PF = +0.87 PF = 0 PF = –0.87 CURRENT CHANNEL (% of Full Scale) 1 CURRENT CHANNEL (% of Full Scale) 図 19.様々な温度での無効電力量誤差(測定値のパーセント値) ゲイン= 16、力率= 0、内蔵リファレンス電圧を使用、 積分器をオン 図 20.様々な力率での無効電力量誤差(測定値のパーセント値) ゲイン= 16、温度= 25°C、内蔵リファレンス電圧を使用、 積分器をオン Rev. 0 –0.4 –1.0 0.1 10390-113 –1.0 0.1 –1.0 0.1 0 –0.2 –0.8 –0.8 0.8 0.2 –0.6 –0.6 1.0 0.4 － 13/45 － 100 10390-115 1.0 ADE7816 データシート テスト回路 3.3V + 0.22µF 10kΩ 1µF 24 26 5 VDD DVDD 3.3V 4.7µF AVDD 4.7µF 2 PULL_HIGH 3 PULL_LOW 4 RESET 7 IAP 8 IAN + 0.22µF SS/HSA 39 MOSI/SDA 38 MISO/HSD 37 SCLK/SCL 36 HSCLK 35 9 IBP 12 IBN 13 ICP IRQ1 32 ADE7816 IRQ0 29 REFIN/OUT 17 20pF CLKOUT 28 14 ICN 4.7µF + 0.1µF 16.384MHz CLKIN 27 20pF 19 IFP NC 1 NC 10 22 IEP NC 11 23 IDP 18 IN NC 20 NC 21 NC 30 NC 31 15 VP 6 25 NC 34 NC 40 10390-007 VN AGND 16 DGND NC 33 図 22.テスト回路 Rev. 0 － 14/45 － ADE7816 データシート 用語 測定誤差 ADE7816 が行う電力量計測に対応する誤差は、次式で定義され ます。 この AC 信号により導入されるすべての誤差が、測定値のパー セント値として表されます(測定誤差の定義を参照してくださ い)。 DC の PSR 測定の場合、公称電源(3.3 V)での測定値を採用しま す。電源が±10%変化したときに、2 回目の測定値を同じ入力信 号レベルで取得します。この場合も導入されたすべての誤差は測 定値のパーセント値として表されます。 測定誤差= Energy Registered by ADE7816 − True Energy × 100% True Energy チャンネル間位相誤差 ADC オフセット誤差 ハイパス・フィルタ(HPF)とデジタル積分器により、電流チャン ネルと電圧チャンネルの間で小さい位相不一致が発生します。 オール・デジタル・デザインにより、電流チャンネルと電圧チ ャンネルとの間の位相不一致を 3 相すべてについて、45～65 Hz の範囲では±0.1°以内に、40 Hz～1 kHz の範囲では±0.2°以内に、 それぞれ保証します。この内部位相不一致は外部位相誤差(電流 センサーまたは部品の許容誤差に起因)と組み合わせて、位相キ ャリブレーション・レジスタを使ってキャリブレーションする ことができます。 ADC のアナログ入力に対応する DC オフセットを意味します。 これは、アナログ入力が AGND に接続されていても、ADC に は DC アナログ入力信号が存在することを意味します。オフセ ットの大きさは、ゲインと入力範囲の選択に依存します(代表的 な性能特性のセクションを参照してください)。ただし、HPF を 接続すると、オフセットが電流チャンネルと電圧チャンネルか ら除去されるため、電力量計算はこのオフセットから影響を受 けません。 電源電圧除去(PSR) 電源が変動したときの ADE7816 の測定誤差を測定値のパーセン ト値として表します。AC の PSR 測定の場合は、公称電源 (3.3 V)での測定値を採用します。AC 信号(100 Hz、120 mV rms)を電 源に加えたときに、2 回目の測定値を同じ入力信号レベルで取 得します。 Rev. 0 ゲイン誤差 ADE7816 の ADC 内でのゲイン誤差は、測定値の ADC 出力コー ド(オフセットは除去)と理論出力コードとの間の差として定義 されます。この差は、理論コードのパーセント値として表され ます。 － 15/45 － ADE7816 データシート クイック・スタート このセクションでは、ADE7816 のパワーアップと初期化の手順 の概要を説明します。図 23 に、初期化ステップのフローチャー トを示します。詳細については、図 23 に示す各ステップに関係 するデータシートのセクションを参照してください。 電源を ADE7816 に接続して通信が確立されると、レジスタのセ ットに書込を行う必要があります(図 23 参照)。表 8 に、各レジ スタの詳細を示します。 表 8 に記載するレジスタは、正常動作に不可欠です。これらの レジスタを設定した後、メータ固有の機能をイネーブルした後 に DSP の電力量計算をイネーブルします。 POWER UP THE ADE7816 (SEE POWER AND GROUND SECTION) WTHR1 = 0x000002 WTHR0 = 0x000000 VARTHR1 = 0x000002 VARTHR0 = 0x000000 PCF_A_COEFF = 0x400CA4 (50Hz) PCF_B_COEFF = 0x400CA4 (50Hz) PCF_C_COEFF = 0x400CA4 (50Hz) PCF_D_COEFF = 0x400CA4 (50Hz) PCF_E_COEFF = 0x400CA4 (50Hz) PCF_F_COEFF = 0x400CA4 (50Hz) DICOEFF = 0xFFF8000 SET AND LOCK COMMUNICATION MODE (SEE COMMUNICATION SECTION) WRITE REQUIRED REGISTER DEFAULTS CONFIGURE METER SPECIFIC INTERRUPTS, POWER QUALITY FEATURES, AND CALIBRATE (SEE THE INTERRUPTS, POWER QUALITY FEATURES, AND ENERGY CALIBRATION SECTIONS) INITIALIZATION COMPLETE 10390-008 ENABLE THE ENERGY METERING DSP (SEE STARTING AND STOPPING THE DSP SECTION) NOTE THAT THE FINAL REGISTER SHOULD BE WRITTEN 3 TIMES TO CLEAR THE BUFFER (SEE STARTING AND STOPPING THE DSP SECTION) 図 23.クイック・スタート 表 8.必要とされるレジスタのデフォルト値 Register Address 0x43AB 0x43AC 0x43AD 0x43AE 0x43B1 0x43B2 0x43B3 0x43B4 0x43B5 0x43B6 0x4388 Rev. 0 Register Name WTHR1 WTHR0 VARTHR1 VARTHR0 PCF_A_COEFF PCF_B_COEFF PCF_C_COEFF PCF_D_COEFF PCF_E_COEFF PCF_F_COEFF DICOEFF Register Description Threshold register for active energy Threshold register for active energy Threshold register for reactive energy Threshold register for reactive energy Phase calibration for Current Channel A Phase calibration for Current Channel B Phase calibration for Current Channel C Phase calibration for Current Channel D Phase calibration for Current Channel E Phase calibration for Current Channel F Digital integrator algorithm; required only if using di/dt sensors Required Value 0x000002 0x000000 0x000002 0x000000 0x400CA4 (50 Hz) 0x400CA4 (50 Hz) 0x400CA4 (50 Hz) 0x400CA4 (50 Hz) 0x400CA4 (50 Hz) 0x400CA4 (50 Hz) 0xFFF8000 － 16/45 － Reference Information Refer to the Active Energy Threshold section. Refer to the Active Energy Threshold section. Refer to the Reactive Energy Threshold section. Refer to the Reactive Energy Threshold section. Refer to the Energy Phase Calibration section. Refer to the Energy Phase Calibration section. Refer to the Energy Phase Calibration section. Refer to the Energy Phase Calibration section. Refer to the Energy Phase Calibration section. Refer to the Energy Phase Calibration section. Refer to the Digital Integrator section. ADE7816 データシート 入力 次のセクションでは、正常機能に必要な ADE7816 入力接続につ いて説明します。 電源とグラウンド VDD、AGND、DGND ADE7816 に電源を供給するときは、3.3 V の DC 入力電圧を VDD ピンと AGND ピンおよび DGND ピンとの間に接続する必要 があります。さらに、PULL_HIGH ピンと PULL_LOW ピンをそ れぞれ 3.3 V と AGND へ接続する必要があります。この構成を図 24 に示します。 スタートアップ・シーケンスが完了すると、すべてのレジスタ はデフォルト値になり、I2C ポートが有効なシリアル・ポートに なります。ADE7816 との通信を開始することができます。詳細 については、通信のセクションを参照してください。 電力量と rms の計算を開始するときは、すべての設定レジスタ に必要な値を設定した後に、内蔵 DSP をパワーアップさせる必 要があります。ラン・レジスタ(アドレス 0xE228)に 0x0001 を設 定すると、DSP が起動されます。詳細については、DSP の起動 と停止のセクションを参照してください。 リファレンス回路 3.3V 26 5 + REFIN/OUT REFIN/OUT ピンの公称リファレンス電圧は 1.2 V ± 0.075%です。 REFIN/OUT ピンは、外付け 1.2 V リファレンス電源で上書きするこ とができます。CONFIG2 レジスタ(アドレス 0xEC01)のビット 0 (EXTREFEN)が 0 (デフォルト値)にクリアされると、ADE7816 は 内蔵リファレンス電圧を使用します。ビット 0 が 1 の場合は、外 付けリファレンス電圧を使います。 0.22µF 2 PULL_HIGH 3 PULL_LOW 10390-009 24 VDD 4.7µF DVDD 3.3V 0.22µF AVDD 4.7µF + 図 24.ADE7816 への電源接続 ADE7816 は、電源(VDD)を管理する電源モニタを内蔵していま す。VDD ピンの電圧が 2 V ± 10%より低いと、チップは非アク ティブ状態になります。VDD が 2 V ± 10%のスレッショールド を超えると、電源モニタはさらに 26 ms 間 ADE7816 を非アクテ ィブ状態に維持します。この時間遅延により、VDD が 3.3 V − 10%の最小規定動作電圧に到達できるようになります。最小規 定動作電圧を満たし、かつ PULL_HIGH ピンと PULL_LOW ピ ンがそれぞれ VDD と AGND に接続されると、内部回路がイネ ーブルされます。このプロセスは約 40 ms で完了します。 スタートアップ・シーケンスが完了し、ADE7816 がマイクロコ ントローラからの通信を受信できるようになると、STATUS1 レ ジスタ (アドレス 0xE503)の RSTDONEフラグがセットされま す。 IRQ1 ピンの外部割込みが発生されます。デフォルトで RSTDONE割込みがイネーブルされているので、ディスエーブル することができません。このため、パワーアップ手順またはハ ードウェアまたはソフトウェア・リセットの後で常に外部割込 みが発生します。 ADE7816 との最初の通信をマイクロコントローラがゲーティン グするとき RSTDONE 割込みを使用することが推奨されます。 割込みを使用しない場合は、タイムアウトを使用できますが、 スタートアップ・シーケンスはデバイスごとに、さらに温度に 対して変動するため、最小 100 ms のタイムアウトが推奨されま す。RSTDONE 割込みは、ADE7816 スタートアップ・シーケン スの完了をモニタする最も時間的に有効な方法を提供します。 AVDD ピンと DVDD 出力ピンは、内蔵のアナログ LDO および デジタル LDO に対するアクセスを提供します。ADE7816 がフ ル・パワーアップすると、これらのピンは 2.5 V になります。 内蔵リファレンス電圧を使用する場合、REFIN/OUT ピン出力は 1.2 V になります(リファレンス回路のセクション参照)。 ADE7816 の内蔵リファレンス電圧は温度により少しドリフトし ます。温度係数仕様(ppm/°C)については、仕様のセクションを 参照してください。温度ドリフト値は各製品ごとに変ります。 このリファレンス電圧はすべての ADC に対して使用するため、 リファレンス電圧 x%のドリフトは、測定精度 2x%の変化に対 応します。 リセット ハードウェア・リセット ADE7816 のハードウェア・リセットを開始するときは、RESET ピンを少なくとも 10 µs間ロー・レベルにする必要がありま す。RESETピンがハイ・レベルに戻ると、すべてのレジスタがデ フォルト値に戻ります。ADE7816 は、IRQ1割込みピンをロー・ レベルにし、かつSTATUS1 レジスタのビット 15 (RSTDONE)を 1 に設定して、変化区間の終了を通知します。このビットは変化 区間中 0 に設定され、変化が終わると 1 に変わります。 ソフトウェア・リセット機能 CONFIGレジスタ(アドレス 0xE618)のビット 7 (SWRST)は、 ADE7816 のソフトウェア・リセット機能を制御します。このビ ットのデフォルト値は 0 です。ビット 7 を 1 に設定すると、 ADE7816 はソフトウェア・リセット状態を開始します。この状 態では、すべての内部レジスタがデフォルト値に設定されますが、 CONFIG2 レジスタだけは例外で、既存値を維持します。さらに、 ロックイン・プロシージャを前に実行済みの場合には、選択さ れた使用中のシリアル・ポート(I2CまたはSPI)は不変に維持され ます(詳細については、通信のセクション参照)。 ソフトウェア・リセットが終了すると、CONFIGレジスタのビ ット 7 (SWRST)が 0 にクリアされ、IRQ1割込みピンがロー・レ ベルに設定され、STATUS1 レジスタのビット 15 (RSTDONE)が 1 に設定されます。RSTDONEは変化区間では 0 に設定され、変化 が終わると 1 に変わります。 すべてのメータがソフトウェア・リセット機能とハードウェ ア・リセット機能を持つようにデザインすることが推奨されま す。 Rev. 0 － 17/45 － ADE7816 データシート CLKIN と CLKOUT ADE7816 のクロック駆動には外部クロックまたは並列共振水晶 が必要です。外部クロック・ソースを使用する場合は、CLKIN ピンに接続する必要があります。規定動作に対するクロック周 波数は、16.384 MHz です。あるいは、並列共振 AT カット水晶 を CLKIN ピンと CLKOUT ピンの間に接続することができます。 ADE7816 は負荷容量を内蔵していないため、水晶メーカーのデ ータシートに基࡙いて負荷コンデンサを各ピンに接続する必要 ࡀあります。 アナログ入力 PGA ゲイン ADE7816 は 3 個の PGA ゲイン・アンプを内蔵しています。こ れらのアンプは、入力信号を×2、×4、×8、×16 に増幅するとき に 使 用 す る こ と が で き ま す 。 PGA ゲ イ ン ・ ス テ ー ジ は 、 Rogowski コイルのような低出力電圧を発生する電流センサーを 使用する際に必要とされます。PGA1 は、電流チャンネル A、 電流チャンネル B、電流チャンネル C に影響を与え、ゲイン・ レジスタ(アドレス 0xE60F)のビット[2:0] (PGA1)から制御されま す。PGA2 は電圧チャンネルに影響を与え、ゲイン・レジスタの ビット[5:3] (PGA2)から制御されます。PGA3 は、電流チャンネ ル D、電流チャンネル E、電流チャンネル F に影響を与え、ゲ イン・レジスタのビット[8:6] (PGA3)から制御されます。 入力ピン ADE7816 には 6 個の電流チャンネルと 1 個の電圧チャンネルを 構成する 7 個のアナログ入力があります。電流チャンネル A、 電流チャンネル B、電流チャンネル C の各々は、一対の差動入 力ピン IAP と IAN、IBP と IBN、ICP と ICN から構成されていま す。電流チャンネル D、電流チャンネル E、電流チャンネル F は、共通のリファレンス IN を共用するため、シングルエンドで す。一貫性のため、6 個のすべての電流入力をシングルエンド 構成で接続することを推奨します(図 26 と図 27 参照)。電圧チャ ンネルは、一対の入力 VP と VN で構成されるフル差動入力で す。電圧チャンネルは一般にシングルエンド構成で接続されま す。 表 9 に、PGA ゲインのフルスケール入力電圧に対する影響を示 します。 すべての入力チャンネルの最大入力電圧は±500 mVです。入力 の最大許容同相モード信号は±25 mVです。図 25 に、入力の回路 図と最大同相モード電圧に対する関係を示します。 デジタル積分器 ADE7816 は、Rogowski コイルのような di/dt センサーを使用する ときにイネーブルするデジタル積分器を内蔵しています。 CONFIG レジスタ(アドレス 0xE618)の INTEN ビット(ビット 0)を 1 に設定すると、この積分器がイネーブルされます。デジタル積 分器を使うときは、DICOEFF レジスタ(アドレス 0x4388)に 0xFFF8000 を書込む必要があります。デジタル積分器の原理に ついては、AN-1137 アプリケーション・ノートを参照してくだ さい。 V1 DIFFERENTIAL INPUT V1 + V2 = 500mV MAX PEAK COMMON MODE VCM = ±25mV MAX +500mV V1 VP –500mV VCM VN Gain 1 2 4 8 16 10390-010 VCM 表 9.PGA ゲイン 図 25.最大入力レベル Rev. 0 － 18/45 － Full-Scale SingleEnded Input (mV) ±500 ±250 ±125 ±62.5 ±31.25 Gain Register (Address 0xE60F) PGA1[2:0] 000 001 010 011 100 PGA2[5:3] 000 001 010 011 100 PGA3[8:6] 000 001 010 011 100 ADE7816 データシート PHASE 1kΩ Rogowski コイルのような di/dt センサーの場合、センサーはディ ケードあたり 20 dB のゲインを持っています。これにより、ロ ーパス・フィルタ(LPF)によるディケードあたり 20 dB の減衰が 相殺されてしまいます。このため、di/dt センサーを使う場合は、 2 個目の極が必要になります。シンプルな 1 つの方法は、追加 RC フィルタを 1 個カスケード接続して、ディケードあたり−40 dB の減衰を発生させることです(図 27 参照)。 PHASE 100Ω 22nF 22nF IAP 22nF ADE7816 ROGOWSKI COIL IAP 1kΩ 100Ω 1kΩ IAN LOAD 22nF 22nF ADE7816 RB 図 27.Rogowski コイルの入力接続 1kΩ IAN LOAD 22nF 10390-011 CURRENT TRANSFORMER 図 26.電流トランスの入力接続 Rev. 0 － 19/45 － 10390-012 折り返し防止フィルタ 各アナログ入力ピンには、シンプルな RC フィルタを接続する必 要があります。RC フィルタの役割は、折り返しの防止です。折 り返しの影響は、折り返される周波数成分(ADC のサンプリン グ・レートの 1/2 より高い)により発生し、サンプルされた信号の サンプリング・レートの 1/2 より低い周波数位置に現れます。折 り返しは、すべてのサンプル・システムで発生します。従来型 電流センサーの場合、サンプリング周波数 1.024 MHz での減衰 を十分大きくするため、コーナー周波数 5 kHz の RC フィルタ を 1 個使用することが推奨されます。このフィルタのディケー ドあたり 20 dB の減衰は、一般に従来型電流センサーの折り返し の影響を除去するために十分です(図 26 参照)。 ADE7816 データシート 電力量の測定 このセクションでは、ADE7816 で可能な電力量計測について説 明します。これらの計測の原理については、AN-1137 アプリケ ーション・ノートを参照してください。 DSP の起動と停止 電力量の測定値を取得するためには、ラン・レジスタ(アドレス 0xE228)に 0x0001 を設定して、内部プロセッサを起動させる必要 があります。すべてのレジスタを初期化した後に DSP を起動し、 キュー内の最後のレジスタに 3 回書込を行なってパイプライン をリセットすることが推奨されます。この手順が完了した後に、 DSP を起動させる必要があります。DSP の動作中はすべてのレ ジスタを変更できるため、DSP を一旦起動させた後は停止させ る理由はありません。ただし、DSP を停止させるときは、 0x0000 をラン・レジスタへ書込む必要があります。 DSP コア内には、2 ステージのパイプラインがあります。これ は、1 個のレジスタの初期化が必要な場合、値の書込を保証する ために複数回の書込みが必要であることを意味します。複数の レジスタの初期化が必要な場合は、値の RAM への書込を確実に するため最後のレジスタに複数回の書込が必要です。最後のレジ スタに 3 回書込を行なって正常な通信を保証することが推奨さ れます。これらのレジスタの保護については、レジスタ保護機 能のセクションを参照してください。 BWATTHR (アドレス0xE401)、CWATTHR (アドレス0xE402)、 DWATTHR (アドレス0xE403)、EWATTHR (アドレス0xE404)、 FWATTHR (アドレス0xE405)です。すべての有効電力量レジスタ は32ビットで、符号付きフォーマットです。ADE7816は、正電 力と負電力を積算します。負の電力は、電圧と電流の間の角度が 90°より大きく、電力がグリッドへ戻されることを表します。 ADE7816は、電力の符号付き積算を提供します。正電力は加算 され、負電力は減算されます。図28に、有効電力量信号パスの 構成を示します。 有効電力量スレッショールド ADE7816 は電力を 2 ステップで積算します(図 28 参照)。最初の ステップは、2 個のスレッショールド・レジスタ WTHR1 (アドレ ス 0x43AB)と WTHR0 (アドレス 0x43AC)を使って内部で実行さ れます。これらのレジスタは、内部スレッショールド・レジスタ のそれぞれ上位 24 ビットと下位 24 ビットから構成され、外部 xWATTHR レジスタを更新する周波数を制御するときに使われま す。WTHR1 レジスタと WTHR0 レジスタは、6 個すべての有効電 力量計測に影響を与えます。標準動作の場合、WTHR1 レジスタ は 0x2 に、WTHR0 レジスタは 0x0 に、それぞれ設定します。こ のため、xWATTHR レジスタの更新レートは、フルスケール入力 で最大 8 kHz より少し低く設定されます。xWATTHR レジスタで 電力量を積算するレートを低くする場合は、WTHR1 レジスタと WTHR0 レジスタを変更することができます。 有効電力量の測定 有効電力と有効電力量の定義 有効電力は電圧と電流の積であり、純抵抗負荷で消費される電 力です。有効電力量は有効電力の時間積分でありワットで表さ れます。 整数ライン・サイクル数(n)間の平均電力は次式で与えられます。 P= 1 nT nT ∫ P(t )dt = VI (1) スレッショールド= 0x2000000 × 8 kHz Required Update Rate (kHz) (2) フルスケール入力での最大出力は 8 kHz であることに注意して ください。8 kHz 以上を発生させようとしてスレッショールド を調整しないでください。このような調整を行うと、出力周波 数が飽和するため、精度が失われます。 積算の 2 番目ステージは、外部レジスタ xWATTHR で行われま す。式 2 の推奨値を使うと、フルスケール入力で電力量更新レ ートは 8 kHz になります(図 28 参照)。 0 ここで、 V は rms 電圧。 I は rms 電流。 P は有効すなわち実効電力。 T はライン・サイクル周期。 有効電力量レジスタ ADE7816には6個の有効電力量レジスタがあります。ここでは、 有効電力量が各6チャンネルに対して別々に積算されます。これ らの6個の有効電力量レジスタは、AWATTHR (アドレス0xE400)、 電力量の積算とレジスタのロールオーバー 式2に示すように、有効電力量はフルスケール入力で8 kHzの最大 レートで積算されます。32ビット符号付きxWATTHRレジスタが オーバーフローなしで格納できる最大正値は0x7FFFFFFFです。 フルスケール入力での一様な積算の場合、積算時間は次式で表 されます。 時間= 0x7FFFFFFF × 125 μs = 74 hr、33 min、55 sec DIGITAL INTEGRATOR IAGAIN IA AWATTOS HPF VGAIN AWATTHR[31:0] ACCUMULATOR LPF WTHR[47:0] VA HPF 図 28.有効電力量信号パス Rev. 0 － 20/45 － 32-BIT REGISTER 10390-013 PCF_A_COEFF AWGAIN ADE7816 データシート 有効電力量レジスタ値は、正フルスケール(0x7FFFFFFF)から負 フルスケール(0x80000000)へオーバーフローして、有効電力が正 の場合値は増加し続けます。逆に、有効電力が負の場合、電力 量レジスタは負フルスケール(0x80000000)から正フルスケール (0x7FFFFFFF) へ ア ン ダ ー フ ロ ー し 、 値 は 減 少し続 け ま す 。 AWATTHR レジスタ、BWATTHR レジスタ、または CWATTHR レジスタのビット 30 が変化して、これらのレジスタの 1 つがハ ーフ・フルになったことを通知すると、STATUS0 レジスタ(アド レス 0xE502)のビット 0 (AEHF1)がセットされます。同様に、 DWATTHR レジスタ、EWATTHR レジスタ、または FWATTHR レジスタのビット 30 が変化して、これらのレジスタの 1 つがハ ーフ・フルになったことを通知すると、STATUS0 レジスタのビ ット 1 (AEHF2)がセットされます。 LCYCMODE レジスタ(アドレス 0xE702)のビット 6 (RSTREAD) をセットすると、すべてのワット時積算レジスタに対する readwith-reset がイネーブルされます。このビットがセットされると、 読出し動作の後にすべての電力量積算レジスタは 0 に設定され ます。 減算されます。 無効電力量スレッショールド ADE7816 は電力量を 2 ステップで積算します。最初のステップ は、スレッショールド・レジスタ VARTHR1 (アドレス 0x43AD) と VARTHR0 (アドレス 0x43AE)を使って内部で実行されます。 これらのレジスタは、内部スレッショールド・レジスタのそれぞ れ上位 24 ビットと下位 24 ビットから構成され、外部 xVARHR レジスタを更新する周波数を制御するときに使われます。 VARTHR1 レジスタと VARTHR0 レジスタは 6 個すべての無効電 力量計測に影響を与えます。標準動作の場合、VARTHR1 レジス タは 0x2 に、VARTHR0 レジスタは 0x0 に、それぞれ設定します。 このため、xVARHR レジスタの更新レートは、フルスケール入 力で最大 8 kHz に設定されます。 xVARHR レジスタで電力量を積算するレートを低くする場合は、 VARTHR1 レジスタと VARTHR0 レジスタを次のように変更する ことができます。 スレッショールド= 0x2000000 × 8 kHz Required Update Rate (kHz) 無効電力量の測定 無効電力と無効電力量の定義 無効電力は、電圧または電流のすべての高調波成分が 90°位相 シフトしている場合の電圧と電流の積として定義されます。無 効電力は、誘導負荷または容量負荷で消費される電力であり、ボ ルト・アンペア・リアクティブ(var)で表されます。無効電力量 は無効電力を時間積分したものです。 RP = 1 nT nT ∫ RP(t )dt = VI × sin(θ) (3) (4) フルスケール入力での最大出力は 8 kHz であることに注意して ください。8 kHz 以上を発生させようとしてスレッショールド を調整しないでください。このような調整を行うと、出力周波 数が飽和するため、精度が失われます。 積算の 2 番目ステージは、外部レジスタ xVARHR で行われます。 式 4 の推奨値を使うと、フルスケール入力で無効電力量更新レ ートは 8 kHz になります(図 29 参照)。 無効電力量の積算とレジスタのロールオーバー 無効電力量はフルスケール入力で8 kHzの最大レートで積算され ます。32ビット符号付き xVARHRレジスタがオーバーフローな しで格納できる最大正値は0x7FFFFFFFです。フルスケール無効 電力量入力での一様な積算の場合、積算時間は次式で表されま す。 0 ここで、 V は rms 電圧。 I は rms 電流。 RP は無効すなわち実効電力。 T はライン・サイクル周期。 無効電力量レジスタ ADE7816には6個の無効電力量レジスタがあります。ここでは、 無効電力量が各6チャンネルに対して別々に積算されます。これ らの6個の無効電力量レジスタは、AVARHR (アドレス0xE406)、 BVARHR ( ア ド レ ス 0xE407) 、 CVARHR ( ア ド レ ス 0xE408) 、 DVARHR ( ア ド レ ス 0xE409) 、 EVARHR ( ア ド レ ス 0xE40A) 、 FVARHR (アドレス0xE40B)です。すべての無効電力量レジスタ は32ビットで、符号付きフォーマットです。ADE7816は、正と 負の無効電力を積算します。負の無効電力は、電流が電圧より 最大180°進んでいることを表します。ADE7816は電力の符号付 き積算を提供します。ここでは、正電力は加算され、負電力は 時間= 0x7FFFFFFF × 125 μs = 74 hr、33 min、55 sec 逆に、無効電力が負の場合、電力量レジスタは負フルスケール (0x80000000)から正フルスケール(0x7FFFFFFF)へアンダーフロ ーし、値は減少し続けます。AVARHR レジスタ、BVARHR レジ スタ、CVARHR レジスタの内の 1 つのレジスタのビット 30 が変 化して、STATUS0 レジスタのビット 2 (REHF1)がセットされて、 これらのレジスタの 1 つがハーフ・フルであることを通知しま す。同様に、DVARHR レジスタ、EVARHR レジスタ、FVARHR レジスタの内の 1 つのレジスタのビット 30 が変化して、 STATUS0 レジスタのビット 3 (REHF2)がセットされて、これら のレジスタの 1 つがハーフ・フルであることを通知します。 DIGITAL INTEGRATOR IAGAIN IA AVAROS PCF_A_COEFF AVARGAIN AVARHR[31:0] TOTAL REACTIVE POWER ALGORITHM VGAIN ACCUMULATOR VARTHR[47:0] VA HPF 図 29.無効電力量信号パス Rev. 0 － 21/45 － 32-BIT REGISTER 10390-014 HPF ADE7816 データシート 数として LINECYC レジスタ(アドレス 0xE60C)に書込む必要があ ります。ADE7816 は、最大 65,535 のハーフ・ライン・サイクル 数まで電力量を積算することができます。これは、50 Hz 入力で は積算周期が約 655 sec に、60 Hz 入力では 546 sec に、それぞれ 対応します。 無効電力量レジスタ値は、正フルスケール(0x7FFFFFFF)から負 フルスケール(0x80000000)へオーバーフローして、無効電力が正 の場合値は増加し続けます。 LCYCMODE レジスタ(アドレス 0xE702)のビット 6 (RSTREAD) をセットすると、すべての無効電力量積算レジスタに対する read-with-reset がイネーブルされます。このビットがセットされ ると、読出し動作の後にすべての電力量積算レジスタは 0 に設 定されます。 LINECYCレジスタに書込んだハーフ・ライン・サイクル数は、 6 チャンネルすべてでの有効ライン・サイクル積算と無効ライ ン・サイクル積算に使用されます。ライン・サイクル積算周期 の終わりで、xWATTHRレジスタとxVARHRレジスタが更新され、 STATUS0 レジスタ(アドレス 0xE502)のLENERGYフラグがセッ トされます。MASK0 レジスタ(アドレス 0xE50A)のLENERGYビ ットがセットされると、IRQ0ピンに外部割込みが発生します。 LCYCMODEレジスタのLWATTビットとLVARビットがセットさ れたままであるかぎり、次の積算サイクルが直ちに開始されま す。 ライン・サイクル積算モード 有効および無効ライン・サイクル積算モードでは、ADE7816 の 電力量積算は有効電力量と無効電力量をハーフ・ライン・サイ クルの整数倍で積算できるように電圧チャンネルのゼロ交差に 同期化されます。この機能は、6 チャンネルすべての有効電力 量積算と無効電力量積算で使用することができます。ハーフ・ ライン・サイクルの整数倍で有効電力量と無効電力量を加算す る利点は、電力量の正弦波成分が 0 に減少することです。これ により、電力量計算ですべてのリップルがなくなります。積分時 間を短くすることができるため、電力量はさらに正確に短い時 間で計算されます。ライン・サイクル積算モードは、高速キャ リブレーションと指定した時間区間で平均電力を取得する際に 使うことができます。図 30 に、有効電力量ライン・サイクル積 算モード信号パスを示します。 xWATTHR レジスタと xVARHR レジスタの値が、LENERGY フラ グに同期して更新されます。xWATTHR レジスタと xVARHR レジ スタは、値が新しい測定値で置き換えられたとき、次のライン・ サイクル周期の終わりまで現在値を維持します(図 30 と図 31 参 照)。ライン・サイクル積算モードを使うときは、LCYCMODE レジスタのビット 6 (RSTREAD)をロジック 0 に設定する必要が あります。これは、このモードで電力量レジスタに read with reset 機能を使用できないためです。 デフォルトで、有効電力量ライン・サイクル積算モードと無効 電力量ライン・サイクル積算モードは共にディスエーブルされ ていますが、LCYCMODE レジスタでそれぞれビット 0 (LWATT) とビット 1 (LVAR)をセットすることにより、6 チャンネルすべて でイネーブルすることができます。ライン・サイクル積算計測 で電圧チャンネル・ゼロ交差カウンタの使用をイネーブルすると きは、LCYCMODE レジスタのビット 3 (ZX_SEL)もセットする必 要があります。積算時間は、整数のハーフ・ライン・サイクル ライン・サイクル積算モードを最初にイネーブルする場合、最 初の LENERGY フラグの後の読出しは不正確であるため、無視 する必要があることに注意してください。この不正確さは、ラ イン・サイクル積算モードがゼロ交差に同期化されていないこ とに起因します。このため、最初の測定値はハーフ・ライン・ サイクル数の途中で取得されている可能性があります。最初の ライン・サイクル積算が完了した後は、すべての後続測定値が 正しくなります。 xWATTOS OUTPUT FROM LPF xWGAIN 48 + + 0 INTERNAL ACCUMULATION WTHR[48:0] ZERO-CROSSING DETECTION LPF_ZX CALIBRATION CONTROL 23 15 LINECYC xWATTHR 0 10390-015 OUTPUT FROM VOLTAGE CHANNEL ADC 0 図 30.xWATTHR に対するライン・サイクル積算 xVAROS OUTPUT FROM REACTIVE POWER ALGORITHM + xVARGAIN 48 + 0 INTERNAL ACCUMULATION VARTHR[48:0] LPF_ZX ZERO-CROSSING DETECTION CALIBRATION CONTROL 23 15 LINECYC 0 図 31.xVARHR に対するライン・サイクル積算 Rev. 0 － 22/45 － xVARHR 0 10390-200 OUTPUT FROM VOLTAGE CHANNEL ADC ADE7816 データシート タで積算されなくなります。6個の各チャンネルには別々の無負 荷回路があることに注意してください。 2 乗平均の測定 2 乗平均(rms)は、AC 信号振幅の測定値です。特に、AC 信号の rms 値は、負荷に等価な電力を供給するために必要な DC の大き さとして表されます。ADE7816 は、6 個の電流チャンネルと電 圧チャンネルを同時に測定した rms 値を提供します。これらの 測定値は、積分器オフでは約 440 ms のセトリング・タイムを、 積分器オンでは 500 ms のセトリング・タイムを、それぞれ持ち ます。レジスタは、125 µs ごとに更新されます。rms 値は、2 kHz 帯域幅で測定されます。 無負荷スレッショールドの設定 無負荷スレッショールドを設定するために、APNOLOADレジス タとVARNOLOADレジスタがそれぞれ有効電力と無効電力と比 較されます。電流チャンネルと電圧チャンネルでフルスケール 入力の場合、最大電力は0x1FF6A6Bになります。したがって、 無負荷スレッショールドは、次のようにこの最大電力に対して 設定する必要があります。 24 ビット符号なし電圧 rms 測定値が VRMS レジスタ(アドレス 0x43C0)に得られます。同様に、6 個の電流チャンネル rms 測定値 が、IARMS (アドレス 0x43C1)、IBRMS (アドレス 0x43C2)、 ICRMS (アドレス 0x43C3)、IDRMS (アドレス 0x43C4)、IERMS (0x43C5)、IFRMS (アドレス 0x43C6)の各レジスタに得られます。 すべてのレジスタは、8 kHz のレートで更新されます。図 32 に、 IxRMS 信号パスを示します。同様な信号パスが電圧チャンネル でも使用されて VRMS 測定値が計算されます。 APNOLOAD = 0x1FF6A6B × V% of Full_Scale × I(noload)% of Full_Scale 例えば、公称電圧をフルスケールの50%に設定し、かつ電流チ ャンネル無負荷スレッショールドをフルスケールの0.01%に設定 する場合は、APNOLOADスレッショールドは次のようになりま す。 APNOLOAD = 0x1FF6A6B × 50% × 0.01% = 0x68C 電流チャンネルA、B、またはCで無負荷状態が発生すると、 STATUS1レジスタ(アドレス0xE503)のビット0 (NLOAD1)がセット されます。電流チャンネルD、E、またはFで無負荷状態が発生す ると、STATUS1レジスタのビット1 (NLOAD2)がセットされま す 。 CHNOLOAD レ ジ ス タ ( ア ド レ ス 0xE608) の ビ ッ ト [5:0] (NOLOADx)は、無負荷状態を発生したチャンネルを特定すると きに使うことができます。NOLOADxが0にクリアされている場 合、チャンネルは無負荷状態でありません。NOLOADxが1にセ ットされている場合、チャンネルは無負荷状態にあります。 0.5 V の規定フルスケール・アナログ入力信号では、正弦波信号 の rms 値はライン周波数とは無関係に 4,191,910 (0x3FF6A6)にな ります。電流チャンネルで積分器をイネーブルすると、フルス ケ ール 正弦 波信 号の 等価 電 流 rms 値 は 50 Hz で 4,191,910 (0x3FF6A6)になり、60 Hz では 3,493,258 (0x354D8A)になります。 無負荷の検出 ADE7816 は、メータ・クリープを解消する無負荷検出機能を内 蔵しています。メータ・クリープは、負荷が存在しないときに メータに積算される余分な電力量と定義されます。ADE7816 は この状態を警告し、電力量がプログラマブルなスレッショールド を下回ると、電力量積算を停止させます。ADE7816 は、有効電 力量計測と無効電力量計測に無負荷機能を内蔵しています。こ のため、真の無負荷状態を検出することができます。 無負荷割込み ADE7816 は、無負荷機能に対応して 2 つの割込みを持っていま す。1 つ目は電流チャンネルA、B、Cに対応し、MASK1 レジス タ(アドレス 0xE50B)のビット 0 (NLOAD1)をセットすることによ り、イネーブルすることができます。2 つ目は電流チャンネルD、 E、Fに対応し、MASK1 レジスタのビット 1 (NLOAD2)をセット することにより、イネーブルすることができます。対応する割 込みがイネーブルされると、無負荷状態により外部IRQ1ピンが ロー・レベルになります(割込みのセクション参照)。 有効電力と無効電力の絶対値がAPNOLOADレジスタ(アドレス 0x43AF)とVARNOLOADレジスタ(アドレス0x43B0)で指定され るスレッショールドに等しいかそれ以下の場合、無負荷状態が 発生します。 無負荷状態の場合、有効電力量と無効電力量は各電力量レジス IxRMSOS[23:0] x2 LPF 図 32.IxRMS 信号パス － 23/45 － √ IxRMS[23:0] 10390-016 27 Rev. 0 (6) VARNOLOADレジスタは通常、APNOLOADレジスタと同じ値 に設定されます。APNOLOADレジスタとVARNOLOADレジス タに負値が設定されると、無負荷検出回路がディスエーブルさ れます。 内部フィルタには理論値からのずれがあるため、IxRMS レジス タをゼロ交差信号に同期して読出すことが推奨されます(ゼロ交 差の検出のセクション参照)。これは、rms 測定値に存在する 2ω リップルの影響を除去することにより、読出しごとの変動を安 定化することに役立ちます。 CURRENT SIGNAL FROM HPF OR INTEGRATOR (IF ENABLED) (5) ADE7816 データシート 電力量のキャリブレーション チャンネルの一致 ADE7816 は、6 個の電流チャンネルと電圧チャンネルを一致さ せるために個別にチャンネル・ゲイン・レジスタを提供します。 チャンネルを一致させると、キャリブレーション・プロセスが簡 単になります。IAGAIN (アドレス 0x4381)、IBGAIN (アドレス 0x4382) 、 ICGAIN ( ア ド レ ス 0x4383) 、 IDGAIN ( ア ド レ ス 0x4384)、IEGAIN (アドレス 0x4385)、IFGAIN (アドレス 0x4386) の各レジスタは、それぞれ電流チャンネル A ～F を調整し、 VGAIN レジスタ(アドレス 0x4380)は、電圧チャンネルの調整に 使用することができます。IxGAIN レジスタのデフォルト値は 0x00000 であり、これはチャンネル・ゲインなしに対応します。 IxGAIN はチャンネル・ゲインを最大±100%まで調整することが できます。0xC00000 を対応する IxGAIN レジスタに書込むと、 チャンネルは−50%スケールされ、0x400000 を書込むと+50%増 加します。式 7 に、IxGAIN レジスタと rms 測定値の間の関係を 示します。 Irms = Irms0 × 1 + IxGAIN 2 23 (7) Vrms = Vrms0 × 1 + VGAIN 2 23 ここで、 Irms0 と Vrms0 は、オフセット補正なしでのそれぞれ電流 rms 測定 値と電圧 rms 測定値。 IxGAIN レジスタ値を変えると、有効電力量と無効電力量を含む そのチャンネルのすべての計算が影響を受けます。したがって、 キャリブレーション手順で最初にチャンネルを一致させること が推奨されます。 電力量ゲインのキャリブレーション 有効電力量計測と無効電力量計測は、6個のすべてのチャンネル で個別にキャリブレーションすることができます。この個別キ ャリブレーションにより、メータごとのゲイン変動を補償する ことができます。 AWGAIN レジスタ(アドレス 0x4391)は、電流チャンネル A の有 効電力ゲイン・キャリブレーションを制御します。BWGAIN (アドレス 0x4393)、CWGAIN (アドレス 0x4395)、DWGAIN (ア ドレス 0x4397)、EWGAIN (アドレス 0x4399)、FWGAIN (アドレ ス 0x439B)の各レジスタは、それぞれ電流チャンネル B～F の有 効電力ゲイン・キャリブレーションを制御します。xWGAIN レ ジスタのデフォルト値は 0x00000 であり、これはゲイン・キャ リブレーションなしに対応します。xWGAIN レジスタは有効電 力を最大±100%まで調整することができます。0xC00000 をワッ ト・ゲイン・レジスタに書込むと、出力が−50%スケールダウン され、0x400000 を書込むと+50%増加します。式 8 に、ゲイン調 整と xWGAIN レジスタとの間の関係を示します。 Active Power = Active Power0 × xWGAIN + 1 0x800000 BVARGAIN (アドレス 0x439F)、CVARGAIN (アドレス 0x43A1)、 DVARGAIN (アドレス 0x43A3)、EVARGAIN (アドレス 0x43A5)、 FVARGAIN (アドレス 0x43A7)の各レジスタは、それぞれ電流チ ャンネル B～F の無効電力ゲイン・キャリブレーションを制御し ます。xVARGAIN レジスタは、xWGAIN レジスタが有効電力に 影響を与えた同じ方法で無効電力に影響を与えます。式 9 に、ゲ イン調整と xVARGAIN レジスタとの間の関係を示します。 Reactive Power = Reactive Power0 × xVARGAIN + 1 0x800000 電力量オフセットのキャリブレーション ADE7816 は、6 個のすべてのチャンネルの有効電力と無効電力 に対するオフセット・キャリブレーション・レジスタを内蔵し ています。電力計算には、PCB 上のチャンネル間のクロストー クまたは ADE7816 の内部のクロストークに起因するオフセット が存在します。オフセット・キャリブレーションにより、これ らのオフセットを除去して、低入力レベルでの測定精度を向上 させることができます。 AWATTOS (アドレス 0x4392)レジスタを調整して、電流チャン ネル A の有効電力オフセットを補正することができます。 BWATTOS (アドレス 0x4394)、CWATTOS (アドレス 0x4396)、 DWATTOS (アドレス 0x4398)、EWATTOS (アドレス 0x439A)、 FWATTOS (アドレス 0x439C)の各レジスタは、それぞれ電流チ ャンネル B～F の有効電力オフセット・キャリブレーションを 制御します。xWATTOS レジスタは、24 ビット符号付き 2 の補 数レジスタで、デフォルト値は 0 です。有効電力オフセット・ レジスタの 1 LSB は、有効電力乗算器出力の 1 LSB に等価です。 フルスケールの電流入力と電圧入力で、最大電力出力は 1FF6A6B = 33,516,139 になります。フルスケールから−80 dB で (有効電力を 104 倍スケールダウン)、xWATTOS レジスタの 1 LSB は 0.0298%になります。式 10 に xWATTOS レジスタと有効 電力量測定値の関係を示します。 xWATTHR = xWATTHR0 + (10) 8000 × xWATTOS × AccumulationTime( s ) WTHR 無効電力にも同様のオフセット・キャリブレーション・レジス タがあります。電流チャンネル A の無効電力は、AVAROS (ア ドレス 0x439E)レジスタを使ってオフセット・キャリブレーシ ョンされます。BVAROS (アドレス 0x43A0)、CVAROS (アドレ ス 0x43A2)、DVAROS (アドレス 0x43A4)、EVAROS (アドレス 0x43A6)、FVAROS (アドレス 0x43A8)の各レジスタは、それぞ れ電流チャンネル B～F の無効電力ゲイン・キャリブレーショ ンを制御します。xVAROS レジスタは、xWATTOS レジスタが有 効電力に影響を与えた同じ方法で無効電力に影響を与えます。式 11 に xVAROS レジスタと無効電力量測定値の関係を示します。 (8) 無効電力にも同様のゲイン・キャリブレーション・レジスタが あります。電流チャンネル A の無効電力は、AVARGAIN (アドレ ス 0x439D)レジスタを使ってゲイン・キャリブレーションされま す。 Rev. 0 (9) － 24/45 － xVARHR = xVARHR0 + 8000 × xVAROS × AccumulationTime( s ) VARTHR (11) ADE7816 データシート 電力量位相のキャリブレーション ADE7816は、固有の位相誤差を導入するものなど様々な電流ト ランスジューサで動作するようにデザインされています。電流 トランス(CT)には0.1°～0.3°の位相誤差が普通に存在します。こ れらの位相誤差は各製品ごとに変動するため、正確な電力計測 を行うためには補正する必要があります。位相の不一致に対応 する誤差は、特に低い力率で目立ちます。ADE7816は、これら の小さな位相誤差を時間進みまたは時間遅れを追加することに よりデジタル的にキャリブレーションする方法を提供します。 様々なセンサーを各チャンネルで使用できるため、個別の位相 キャリブレーション・レジスタが 6 個のすべてのチャンネルに 内蔵されています。PCF_A_COEFF レジスタ(アドレス 0x43B1) を使って電流チャンネル A の位相誤差を補正することができます。 PCF_B_COEFF (ア ドレ ス 0x43B2)、 PCF_C_COEFF ( ア ド レス 0x43B3)、PCF_D_ COEFF (アドレス 0x43B4)、PCF_E_COEFF (アドレス 0x43B5)、PCF_F_COEFF (アドレス 0x43B6)の各レジス タは、それぞれ電流チャンネル B～F の位相キャリブレーション を制御します。すべてのレジスタが 24 ビット符号なしです。 ADE7816 はすべてのパス・フィルタを使用して、電圧チャンネ ルを基準とした正確な時間進みと時間遅れを電流チャンネルに 加えます。6 個の各電流チャンネルに個別にフィルタが内蔵さ れています。時間遅れまたは進みを調整するときは、これらの フィルタの係数を調整します。式 12、式 13、式 14 に、係数と ラジアンで表した位相オフセットの対応を示します。 PCF_x_COEFFFRACTION = sin(θ + 3ω ) − sin ω sin(θ + 4ω ) デフォルトでは、PCF_x_COEFF レジスタは 0 に設定されていま すが、この設定により 0°位相シフトになりません。スタートア ッ プ 時 に 、 PCF_x_COEFF レ ジ ス タ を 50 Hz シ ス テ ム で は 0x400C4A に、60 Hz システムでは 0x401235 に、それぞれ設定 する必要があります。 RMS オフセットのキャリブレーション ADE7816 は、各チャンネルに対して rms オフセット補償レジス タを内蔵しています。各チャンネルのレジスタは、IARMSOS (アドレス 0x438B)、IBRMSOS (アドレス 0x438C)、ICRMSOS (ア ドレス 0x438D)、IDRMSOS (アドレス 0x438E)、IERMSOS (アド レス 0x438F)、IFRMSOS (アドレス 0x4390)、VRMSOS (アドレス 0x438A)です。これらは 24 ビット符号付きレジスタであり、電 流 rms 計算と電圧 rms 計算でオフセットを除去するときに使う ことができます。rms オフセット補償レジスタは、電流信号と 電圧信号の 2 乗に加算された後に平方根がとられます。式 15 に、 rms 測定値とオフセット調整との間の関係を示します。 I rms = I rms 2 + 128 × IxRMSOS Vrms = Vrms 2 + 128 × VRMSOS 0 (13) ここで、Irms0 と Vrms0 は、オフセット補正なしでのそれぞれ電流 rms 測定値と電圧 rms 測定値。 If PCF_x_COEFF < 0、then PCF_x_COEFF = (223 + 2328) × PCF_x_COEFFFRACTION (14) ここで、θ は必要とされる電流―電圧間の位相調整。 ω = 2π Rev. 0 (15) 0 (12) If PCF_x_COEFF ≥ 0、then PCF_x_COEFF = 223 × PCF_x_COEFFFRACTION この計算を簡単にするため、アナログ・デバイセズはこの値を 計算するスプレッドシート・ファイルを提供します。このスプ レッドシートの入手については、最寄りのアナログ・デバイセ ズ販売代理店へご連絡ください。 Linefreq ( Hz ) 8000 － 25/45 － ADE7816 データシート 電力品質機能 化させることができます。 このセクションでは、ADE7816 に内蔵されている電力品質機能 について説明します。 MASK0 レジスタ(アドレス 0xE50A)の DREADY ビット(ビット 17)をセットすることにより、瞬時更新信号も外部ピンで割込み を発生するように設定することができます。0.5 V の規定フルス ケール・アナログ入力信号では、電流波形レジスタと電圧波形 レジスタの予測測定値は約±5,989,256 (dec)です。 電流チャンネル・グループの選択 電流チャンネルの電力品質機能を使うときは、モニタするチャ ンネル・グループを選択する必要があります。COMPMODE レ ジスタ(アドレス 0xE60E)のビット 14 (CHANNEL_SEL)を使ってこ の選択を行うことができます。電流チャンネル電力品質測定に電 流チャンネル A、B、C を選択するときは、CHANNEL_SEL を 0 (デフォルト)に設定する必要があります。電流チャンネル電力 品 質測定に 電流チャ ンネ ル D、 E、 F を選 択する ときは 、 CHANNEL_SEL を 1 に設定する必要があります。すべてのチャ ンネルでモ ニタが必要な場合は、 データを取得した後に CHANNEL_SEL ビットを変更することにより、モニタリングを 前後して行う必要があります。各電力品質測定のセトリング・ タイムは、各電力品質機能に関係するセクションに記載してあ ります。 瞬時波形にはセトリング・タイムの増加がないため、 CHANNEL_SEL ビットを変更して、測定対象の電流チャンネ ル・グループを変更すると、新しい結果は 125 µs (8 kHz)以内に 得られます。 ゼロ交差の検出 ゼロ交差の検出 ADE7816は、電圧チャンネルと電流チャンネルにゼロ交差(ZX) 検出回路を内蔵しています。ゼロ交差検出を使うと、計測を入 力波形の周波数に同期化することができます。 ゼロ交差イベントは、LPFを使って内部でフィルタされます。 LPFは、50 Hzシステムと60 Hzシステムのすべての高調波の除去 に使用され、電流チャンネルと電圧チャンネルの基本波成分上 でゼロ交差イベントを特定する際に役立ちます。デジタル・フ ィルタは80 Hzに極を持ち、256 kHzでクロック駆動されます。 このため、アナログ入力信号とLPF出力の間に位相遅れが発生 します。ZX検出の誤差は、50 Hzシステムで0.0703°です(60 Hz システムでは0.0843° )。LPFの位相遅れ応答により、入出力間で 約31.4°すなわち1.74 ms (@ 50 Hz)の時間遅延が発生します。ア ナログ入力でのゼロ交差と、LPF1の後ろで取得されたZX検出と の間の全体遅延は約39.6°すなわち2.2 ms (@50 Hz)です。図33に、 ゼロ交差信号の検出方法を示します。 瞬時波形 ADE7816 は、電流チャンネル波形データと電圧チャンネル波形 データに対するアクセスを提供します。この情報を使うと、高 調波解析における電流入力と電圧入力の復元を含む瞬時データを さらに詳しく解析できます。これらの測定値は 24 ビット符号付 きレジスタ・セットに格納されています。電圧チャンネルには 専用レジスタ VWV (アドレス 0xE510)があり、電流チャンネルで は、IAWV/IDWV (アドレス 0xE50C)、 IBWV/IEWV (アドレス 0xE50D)、ICWV/ IFWV (アドレス 0xE50E)の 3 個のレジスタを共 用 し て い ま す 。 COMPMODE レ ジ ス タ の ビ ッ ト 14 (CHANNEL_SEL)を使って電流チャンネル・グループ(A、B、C または D、E、F)を選択する必要があります(電流チャンネル・グ ループの選択のセクション参照)。 ノイズからの保護をさらに強化するため、電圧チャンネル入力 信号の振幅をフルスケールの10%以下にすると、ゼロ交差イベ ントは全く発生しなくなります。電流チャンネルの ZX検出回路 は、振幅と無関係にすべての入力信号に対して動作します。 すべての測定値は、8 kHz のレートで更新されます。ADE7816 は割込みステータス・ビット DREADY (STATUS0 レジスタ、ア ドレス 0xE502 のビット 17)を提供しますが、このビットは 8 kHz のレートでトリガされ、計測を瞬時更新信号レートに同期 IA, IB, IC, ID, IE, IF, OR V PGA REFERENCE IxGAIN OR VGAIN ZX DETECTION ADC HPF LPF_ZX 39.6° OR 2.2ms @ 50Hz 1 0.855 ZX ZX IA, IB, IC, ID, IE, IF, OR V 図 33.ゼロ交差の検出 Rev. 0 － 26/45 － ZX ZX LPF_ZX OUTPUT 10390-017 0V ADE7816 データシート ADE7816 は、4 個のゼロ交差検出回路を内蔵し、1 個は電圧チ ャンネル専用で、3 個は電流チャンネル用です。COMPMODE レジスタ(アドレス 0xE60E)のビット 14 (CHANNEL_SEL)を使っ て電流チャンネル・グループ(A、B、C または D、E、F)を選択す る必要があります(電流チャンネル・グループの選択のセクショ ン参照)。チャンネル・グループ間で切り替えるときは、10 ms (50 Hz)または 8 ms (60 Hz)のセトリング・タイムが必要です。各 回路は、STATUS1 レジスタ(アドレス 0xE503)の 1 個のフラグを 駆動します。例えば、電圧チャンネルでゼロ交差が発生すると、 STATUS1 レジスタのビット 9 (ZXV)がハイ・レベルになります。 ゼロ交差イベントが電流チャンネル A で発生し、かつ COMPMODE レジスタの CHANNEL_SEL ビットが 0 に設定され ている場合、STATUS1 レジスタのビット 12 (ZXI1)が 1 に設定 されます。 電流と電圧のピーク検出結果が、2個の32ビット符号なしレジス タIPEAK (アドレス0xE500)とVPEAK (アドレス0xE501)の下位24 ビットに格納されます。ピーク検出測定値は、PEAKCYCレジス タで指定されるピーク・サイクルの終わりに更新されます。その とき、STATUS1レジスタのビット24 (PKV)とビット23 (PKI)がハ イ・レベルになって、ピーク・イベントを通知します。ピー ク・イベントを発生した電流チャンネルを特定するためには、 IPEAKレジスタのビット[26:24] (IPCHANNELx)を読出す必要が あります。 ゼロ交差タイムアウト 各ゼロ交差検出回路には対応するタイムアウト・レジスタがあ ります。このレジスタには16ビットZXTOUTレジスタ(アドレス 0xE60D)に書込まれた値がロードされ、62.5 µs (16 kHzクロック) ごとに1 LSBだけデクリメントされます。このレジスタは、ゼロ 交差が検出されるごとにZXTOUT値にリセットされます。この レジスタのデフォルト値は0xFFFFです。ゼロ交差を検出する前 に、タイムアウト・レジスタが0にデクリメントすると、対応す るSTATUS1ビットがセットされます。 50 Hzで、最大ピーク・サイクル時間は2.55 secです。 ZXTOUTレジスタの分解能は、LSBあたり62.5 µs (16 kHzクロッ ク)です。したがって、割込みの最大タイムアウト周期は4.096 secすなわち216/16 kHzです。 ピークの検出 PEAKCYC レジスタの設定 8ビット符号なしPEAKCYCレジスタは、プログラマブルなピー ク検出周期を格納します。ピーク検出周期は、ピーク計測を行 うハーフ・ライン・サイクル数です。PEAKCYCレジスタの各 LSBは、ライン・サイクル周期の1/2に該当します。PEAKCYCレ ジスタの最大値は255です。 1 ÷ 2 × 255 = 2.55 sec 50 60 Hz で、最大ピーク・サイクル時間は 2.125 sec です。 1 ÷ 2 × 255 = 2.125 sec 60 過電流と過電圧の検出 ADE7816 は、電流波形または電圧波形の絶対値がプログラマブ ルなスレッショールドを超えたか否かを検出する過電流機能と 過電圧機能を提供します。この機能は瞬時電圧信号と瞬時電流 信号を使います。電圧と電流のチャンネル・スレッショールド の設定に使う 2 個のレジスタは、それぞれ OVLVL (アドレス 0xE508)と OILVL (アドレス 0xE507)です。OILVL スレッショー ルド・レジスタは、すべての電流チャンネルに対するスレッシ ョールドを指定します。OVLVL レジスタと OILVL レジスタの デフォルト値は、0xFFFFFF であり、この値により、この機能が ディスエーブルされます。図 34 に、過電圧検出機能の動作を示 します。 ADE7816は、固定ハーフ・ライン・サイクル数内で電流チャン ネルと電圧チャンネルで到達した最大絶対値を格納する瞬時ピ ーク検出機能を内蔵しています。PEAKCYCレジスタ(アドレス 0xE703)は、すべてのピーク計測に使用するハーフ・ライン・サ イクル数を格納します。 ピーク検出機能は、電圧チャンネルと3個の電流チャンネルで使 用することができます。COMPMODEレジスタのCHANNEL_SEL ビットを使って電流チャンネル・グループ(A、B、CまたはD、E、 F)を選択する必要があります(電流チャンネル・グループの選択 のセクション参照)。電流チャンネル・グループ間で切り替える ときは、セトリング・タイムの増加はありませんが、PEAKCYC レジスタを再書込して、測定値をリセットする必要があります。 デフォルトでは、3個すべての電流チャンネルがピーク検出計測 に含まれています。1個または2個の電流チャンネルが必要な場 合 は 、 MMODE レ ジ ス タ ( ア ド レ ス 0xE700) の ビ ッ ト [4:2] (PEAKSELx)を0に設定して、1つのチャンネルをディスエーブル することができます。 Rev. 0 － 27/45 － VOLTAGE CHANNEL OVERVOLTAGE DETECTED OVLVL STATUS1[18] CANCELLED BY A WRITE OF STATUS1 WITH OV BIT SET. BIT 18 (OV) OF STATUS1 10390-018 電圧チャンネルに専用のゼロ交差タイムアウト回路があります。 例えば、電圧チャンネルでゼロ交差タイムアウト・イベントが 発生すると、STATUS1レジスタのビット3 (ZXTOV)がセットされ ます。6個の電流チャンネルに対して3個のゼロ交差タイムアウ ト回路があります。COMPMODEレジスタのCHANNEL_SELビッ トを使って電流チャンネル・グループ(A、B、CまたはD、E、F) を選択する必要があります(電流チャンネル・グループの選択の セクション参照)。例えば、ゼロ交差タイムアウト・イベントが 電 流 チ ャ ン ネ ル D で 発 生 し 、 か つ COMPMODE レ ジ ス タ の CHANNEL_SELビットが1に設定されている場合、STATUS1レ ジスタのビット6 (ZXTOI1)が1に設定されます。 1個のPEAKSELxビットを常に1に設定して、この機能をイネー ブルする必要があることに注意してください。 図 34.過電圧の検出 ADE7816 データシート OVLVL レジスタと OILVL レジスタの設定 24ビット符号なしレジスタの過電圧(OVLVL)と過電流(OILVL)の 値が電圧チャンネルと電流チャンネルの絶対値と比較されます。 これらのレジスタの最大値は、フルスケール入力で5,928,256 (0x5A7540)です。OVLVLレジスタまたはOILVLレジスタがこの 値に一致している場合には、過電圧状態または過電流状態は検 出されません。これらのレジスタに0x0を書込むと、過電圧状態 または過電流状態が連続的に検出されて、対応する割込みは発 生したままになります。 過電圧割込みと過電流割込み 2つの割込みは、過電圧機能と過電流機能に対応しています。1 つ目の割込みは過電圧機能に対応し、MASK1レジスタ(アドレス 0xE50B)のOVビット(ビット18)をセットすると、イネーブルされ ます。こ のビットがセット されると、過電圧 状態により外 部IRQ1ピンがロー・レベルになります。2つ目の割込みは過電流 検出機能に対応しています。MASK1レジスタのOIビット(ビッ ト17)をセットすると、この割込みがイネーブルされます。この ビットがセットされている場合、選択された電流チャンネルで 過電流状態が発生すると、外部IRQ1ピンがロー・レベルになり ます。 電力方向の表示 ADE7816 は、有効電力測定値と無効電力測定値の符号表示機能を 内蔵しています。符号表示機能を使うと、正電力量と負電力量を 区別して、必要に応じて個別に課金することができます。この 機能は、誤配線状態の検出にも役立ちます。この機能は同時に 3 チャンネルで使用することができます。COMPMODE レジス タ(アドレス 0xE60E)のビット 14 (CHANNEL_SEL)を使って電流 チャンネル・グループ(A、B、C または D、E、F)を選択する必要 があります(電流チャンネル・グループの選択のセクション参照)。 有効電力の極性を表示する符号表示の 3 ビットは、CHSIGN レ ジ ス タ ( ア ド レ ス 0xE617) の ビ ッ ト 0 (W1SIGN) 、 ビ ッ ト 1 (W2SIGN)、ビット 2 (W3SIGN)です。W1SIGN は電流チャンネ ル A または D の電力方向を、W2SIGN は電流チャンネル B また は E の電力方向を、W3SIGN は電流チャンネル C または F の電 力方向を、それぞれ表示します。CHSIGN レジスタのその他の 3 ビ ッ ト VAR1SIGN ( ビ ッ ト 4) 、 VAR2SIGN ( ビ ッ ト 5) 、 VAR3SIGN (ビット 6)も、無効電力の方向を表示します。これら のすべてのビットは、ラッチなしの読出し専用です。これらの ビットがロー・レベルのときは、対応する電力測定値が正であ ることを意味し、ハイ・レベルのときは対応する電力測定値が 負であることを意味します。 Rev. 0 符号表示ビットの他に、ADE7816は逆向電力ステータス・ビット と対応する割込みも持っています。このステータス・ビットは、 STATUS0レジスタ(アドレス0xE502)に格納されています。電力の 符号が変化すると、逆向電力ビットは1に設定されます。ビット6 (REVAP1)は電流チャンネルAまたはDを、ビット7 (REVAP2)はチ ャンネルBまたはEを、ビット8 (REVAP3)は電流チャンネルCま たはFを、それぞれモニタします。同様に、ビット10 (REVRP1)、 ビット11 (REVRP2)、ビット12 (REVRP3)は、無効電力をモニタ します。正→負の変化と負→正の変化により、対応するステータ ス・ビットがセットされます。各ステータス・ビットは、対応す る割込みイネーブル・ビットを持ち、MASK0レジスタ(アドレス 0xE50A)に配置されています。対応するMASK0ビットがセットさ れている場合、有効電力量の電力方向が変化すると、外部IRQ0 ピンがロー・レベルになります(詳細については、割込みのセク ションを参照してください)。 角度の測定 ADE7816 は、電流入力と電圧入力との間の時間遅延を測定する ことができます。6 個の電流チャンネルの間で時間を測定するよ うに構成することもできます。ゼロ交差検出回路で特定された 負から正への変化を測定のスタートとストップとして使います (図 35 参照)。 VOLTAGE CURRENT CHANNEL X 10390-019 図 34 に示すように、ADE7816 が過電圧状態を検出すると、 STATUS1 レジスタ(アドレス 0xE503)の OV ビット(ビット 18)が 1 に設定されます。過電流検出機能は同様の方法で動作しますが、 COMPMODE レ ジ ス タ ( ア ド レ ス 0xE60E) の ビ ッ ト 14 (CHANNEL_SEL)を使って電流チャンネル・グループ(A、B、C または D、E、F)を選択する必要があります(電流チャンネル・グ ループの選択のセクション参照)。電流チャンネル・グループ間 で切り替えるときは、セトリング・タイムの増加はなく、この機 能は 8 kHz レートでモニタを続けます。選択された電流チャンネ ルで過電流状態が検出されると、STATUS1 レジスタの OI ビット (ビット 17)が 1 に設定されます。過電流イベントを発生した電流 チ ャ ン ネ ル を 特 定 す る と き は 、 CHSTATUS レ ジ ス タ の OICHANNELx ビット(ビット 3、ビット 4、ビット 5)を使います。 ANGLE 図 35.電圧―電流間の時間遅延 時間遅延結果を格納する角度レジスタが3個あります。 COMPMODEレジスタのビット14 (CHANNEL_SEL)を使って電流 チャンネル・グループ(A、B、CまたはD、E、F)を選択する必要 があります(電流チャンネル・グループの選択のセクション参照)。 COMPMODEレジスタのビット[10:9] (ANGLESEL)が00b (デフォ ルト)に設定されると、電流チャンネルと電圧チャンネルの間の 時間遅延が測定されます。ANGLE0レジスタ(アドレス0xE601)は、 電圧チャンネルと電流チャンネルAまたはDとの間の遅延を格納 します。ANGLE1レジスタ(アドレス0xE602)は、電圧チャンネル と 電 流 チ ャン ネ ル B ま た は Eと の 間 の 遅 延 を 格 納 し ま す 。 ANGLE2レジスタ(アドレス 0xE603)は、電圧チャンネルと電流チ ャンネルCまたはFとの間の遅延を格納します。電流入力と電圧 入力との間の時間遅延は、負荷のバランスをキャラクタライズす るときに使うことができます。相電圧と相電流との間の遅延は、 式16で示すように力率を計算する際に使うことができます。 360 o × f LINE cos θ x = cos ANGLEx × 256 kHz ここで、fLINE = 50 Hzまたは60 Hz。 － 28/45 － (16) ADE7816 データシート 力率を求めるこの方法では、高調波の影響を考慮していません。 COMPMODEレジスタのビット[10:9] (ANGLESEL)を10bに設定 すると、電流チャンネル間の時間遅延(角度)が測定されます。表 10に、使用可能な電流チャンネル間遅延測定を示します。 表 10.使用可能なチャンネル間測定(ANGLESEL = 10b) CHANNEL_SEL (COMPMODE[14]) 0 1 Channel-to-Channel Measurements ANGLE0 A to B A to E ANGLE1 A to C D to F ANGLE2 B to C E to F ANGLE0 ( ア ド レ ス 0xE601) 、 ANGLE1 ( ア ド レ ス 0xE602) 、 ANGLE2 (アドレス0xE603)の各レジスタは、16ビット符号なしレ ジスタであり、1 LSBが3.90625 μs (256 kHzクロック)に対応しま す。これは、50 Hzシステムで分解能0.0703° (360° × 50 Hz/256 kHz)に、60 Hzシステムでは0.0843° (360° × 60 Hz/256 kHz)に、そ れぞれ対応します。 周期測定 ADE7816 は、電圧チャンネルでライン周期測定を提供します。 周期レジスタ(アドレス 0xE607)は、16 ビット符号なしレジスタ であり、ライン周期ごとに更新されます。内部フィルタのため に、30 ms～40 ms のセトリング・タイムがこの測定に必要です。 周期測定の分解能は 3.90625 μs/LSB (256 kHz クロック)です。こ れは、ライン周波数が 50 Hz のとき 0.0195% (50 Hz/256 kHz)を、 ライン周波数が 60 Hz のとき 0.0234% (60 Hz/256 kHz)を、それぞ れ 意 味 し ま す 。 50 Hz 回 路 の 周 期 レ ジ ス タ の 値は 約 5120 (256 kHz/50 Hz)で、60 Hz 回路の値は約 4267 (256 kHz/60 Hz)で す。レジスタのこの長さにより、ライン周波数の測定が最小 3.9 Hz (256 kHz/216)まで可能になります。ラインが確定して測定が 変らない場合、周期レジスタは±1 LSB で安定です。 ラインの周期と周波数は、周期レジスタを使って次式で計算す ることができます。 TL = PERIOD[15: 0] + 1 [sec] 0x 256E3 fL = 0x 256E3 [ Hz ] PERIOD[15: 0] + 1 (17) この機能は、ライン電圧が低下する早期警告信号を提供するこ とができます。電圧サグ機能は、SAGCYC (アドレス0xE704)と SAGLVL (アドレス0xE509)の2個のレジスタから制御されます。 これらのレジスタは、それぞれサグ周期とサグ電圧スレッショ ールドを制御します。 サグ検出はデフォルトでディスエーブルされており、非ゼロ値 を SAGCYC レジスタと SAGLVL レジスタに書込むことにより、 イネーブルすることができます。いずれかのレジスタが 0 に設 定されると、サグ機能がディスエーブルされます。電圧サグ状 態が発生すると、STATUS1 レジスタ(アドレス 0xE503)のサグ・ ビット(ビット 16)が 1 に設定されます。 SAGCYC レジスタの設定 8ビットの符号なしSAGCYCレジスタは、プログラマブルなサグ 周期を格納します。サグ周期はハーフ・ライン・サイクル数であ り、これより少ないサイクル数では、サグ状態を発生しないで 電圧チャンネルを維持する必要があります。SAGCYCレジスタ の 各 LSB は 、 ラ イ ン ・ サ イ ク ル 周 期 の 1/2 に 該 当 し ま す 。 SAGCYCレジスタの最大値 は255です。 50 Hzで、最大サグ・サイクル時間は2.55 secです。 1 ÷ 2 × 255 = 2.55 sec 50 60 Hz で、最大サグ・サイクル時間は 2.125 sec です。 1 ÷ 2 × 255 = 2.125 sec 60 この機能をイネーブルした後に SAGCYC 値を変更すると、新し い SAGCYC 周期が直ちに有効になります。このため、サグ・サ イクル周期の組み合わせにより、サグ・イベントを発生させる ことが可能です。重複を防止するときは、新しいサイクル値が SAGCYC レジスタへ書込まれる前に機能を確実にディスエーブ ルするため、SAGLVL レジスタを 0 にリセットする必要がありま す。 SAGLVL レジスタの設定 電圧サグの検出 ADE7816は、ライン電圧の絶対値がプログラマブルなスレッシ ョールドをプログラマブルなライン・サイクル数間下回ったこ とを警告するサグ検出機能を内蔵しています。 24 ビット SAGLVL レジスタ値は、HPF 出力の絶対値と比較され ます。5,928,256 (0x5A7540)を SAGLVL レジスタへ書込むと、サ グ検出レベルがフルスケールに設定されます。このため、サ グ・イベントが連続して発生するようになります。0x00 または 0x01 を書込むと、サグ検出レベルを 0 にするため、サグ・イベ ントは発生しません。 電圧サグ割込み ADE7816 は、電圧サグ検出機能に対応する割込みを持っていま す。この割込みをイネーブルした場合、電圧サグ・イベントによ り外部IRQ1ピンがロー・レベルになります。この割込みはデフ ォルトでディスエーブルされていますが、MASK1 レジスタ(ア ドレス 0xE50B)のサグ・ビット(ビット 16)をセットして、イネ ーブルすることができます(割込みのセクション参照)。 Rev. 0 － 29/45 － ADE7816 データシート gi (i = 0、1、2、…、31)は、IEEE802.3 規格で定義される次の生 成多項式の係数。 チェックサム ADE7816 は、重要な所定の設定レジスタが通常動作時に必要な 値を確実に維持するようにする 32 ビット・チェックサム・レジ スタ(アドレス 0xE51F)を内蔵しています。 こ の 機 能 に 含 ま れ る レ ジ ス タ は 、 MASK0 、 MASK1 、 COMPMODE 、 ゲ イ ン 、 CONFIG 、 MMODE 、 ACCMODE 、 LCYCMODE、HSDC_CFG の各レジスタであり、さらに 4 個の 16 ビット予約済みレジスタと 6 個の 8 ビット予約済み内部レジスタ があります。すべての予約済みレジスタには必ずデフォルト値 があります。ADE7816 は、IEEE802.3 規格に準拠してサイクリ ック冗長性チェック(CRC)を計算します。これらのレジスタは、 ジェネレータに基づき最下位ビットから初めて、1 個ずつリニ ア・フィードバック・シフトレジスタ(LFSR)に導入されます (図 36 参照)。32 ビットの結果がチェックサム・レジスタに書込まれ ます。パワーアップまたはハードウェア／ソフトウェア・リセ ット後に、CRC がレジスタのデフォルト値に対して計算されま す。チェックサム・レジスタのデフォルト値は、0x33666787 です。 G(x) = x32 + x26 + x23 + x22 + x16 + x12 + x11 + x10 + x8 + x7 + x5 + x4 + x2 + x + 1 (18) g0 = g1 = g2 = g4 = g5 = g7 = 1 g8 = g10 = g11 = g12 = g16 = g22 = g26 = g31 = 1 (19) その他のすべての gi 係数は 0。 FB(j) = aj − 1 XOR b31(j − 1) (20) b0(j) = FB(j) AND g0 (21) bi(j) = FB(j) AND gi XOR bi − 1(j − 1)、i = 1、2、3、...、31 (22) 式 20、式 21、式 22 は、j = 1、2、…、256 に対して繰り返す必要 があります。チェックサム・レジスタに書込まれる値は、ビット bi(256)、i = 0、1、…、31 を含みます。予約済み内部レジスタか らのビットが LFSR を通過した後、CRC の値(ステップ j = 48 から 取得)は 0x33660787 になります。 チェックサム・レジスタの使用方法には 2 つの方法があります。 1 つ目では、式 18 ～式 22 を使って CRC を計算し、値をチェッ クサム・レジスタと比較します。2 つ目では、チェックサム・レ ジスタを周期的に読出します。2 つの連続する読出値が異なる 場合、レジスタの 1 つの値が変化した、したがって ADE7816 設 定が変化したものと見なすことができます。この場合には、予 約済みレジスタを含むすべてのレジスタ値をデフォルトに設定 するハードウェア／ソフトウェア・リセットを起動し、次に設 定レジスタを再初期化することが推奨されます。 図 37 に 、 LFSR の 動 作 を 示 し ま す 。 MASK0 、 MASK1 、 COMPMODE 、 ゲ イ ン 、 CONFIG 、 MMODE 、 ACCMODE 、 LCYCMODE、HSDC_CFG の各レジスタと、4 個の 16 ビット予約 済みレジスタおよび 6 個の 8 ビット予約済み内部レジスタが、 LFSR で使用されるビット[a255、a254、…、a0]を形成します。ビッ ト a0 が LFSR に入力される最初の内部レジスタの最下位ビット で、ビット a255 が LFSR に入力される最後のレジスタである MASK0 レジスタの最上位ビットです。LFSR を決定する式は、 bi(0) = 1、ここで、i = 0、1、2、…、31、CRC を構成するビット の初期状態。ビット b0 は最下位ビットで、ビット b31 が最上位 ビットです。 0 31 0 15 0 15 0 15 7 0 MASK0 MASK1 COMPMODE GAIN RESERVED 255 248 240 232 224 0 7 INTERNAL REGISTER 216 0 INTERNAL REGISTER 40 7 0 INTERNAL REGISTER 32 7 0 INTERNAL REGISTER 24 7 0 INTERNAL REGISTER 16 8 7 7 LFSR GENERATOR 図 36.チェックサム・レジスタの計算 g0 g2 g1 g3 g31 FB b1 b2 b31 LFSR a255, a254,....,a2, a1, a0 図 37.チェックサム・レジスタの計算で使用する LFSR ジェネレータ Rev. 0 － 30/45 － 10390-021 b0 0 INTERNAL REGISTER 0 10390-020 31 ADE7816 データシート 出力 このセクションでは、ADE7816 の出力について説明します。 これらの書込みにより、SS/HSAピンが 3 回トグルされます。関 係する書込プロトコルについては、SPIの書込動作のセクション を参照してください。 割込み ADE7816 には、IRQ0とIRQ1の 2 本の割込みピンがあります。各 ピンは、それぞれ 32 ビット割込みマスク・レジスタMASK0 と MASK1 (アドレス 0xE50Aとアドレス 0xE50B)から制御されます。 割込みをイネーブルするときは、MASKxレジスタのビットを 1 に設定します。ディスエーブルするときは、ビットを 0 クリア します。2 個の 32 ビット・ステータス・レジスタSTATUS0 と STATUS1 (それぞれアドレス 0xE502 とアドレス 0xE503)が、割 込みに対応しています。ADE7816 で割込みイベントが発生する と、割込みステータス・レジスタの対応するフラグがロジック 1 に設定されます(表 30 と表 31 参照)。割込みマスク・レジスタ のこの割込みのマスク・ビットがロジック 1 の場合、IRQxロジ ック出力がアクティブ・ローになります。割込みステータス・ レジスタのフラグ・ビットは、マスク・ビットの状態に無関係 にセットされます。割込み原因を調べるときは、マイクロコン トローラは対応するSTATUSxレジスタに対して読出しを行い、1 に設定されているビットを特定します。ステータス・レジスタの フラグを消去するときは、1 に設定されているフラグを持つ STATUSxレジスタに書込みを行います。割込みピンがロー・レベ ルになった後、ステータス・レジスタを読出しで、割込み原因を 特定します。次に、読み込んだ値に何も変更を加えないでステ ータス・レジスタに書き戻して、そのステータス・フラグを 0 にクリアします。IRQxピンはステータス・フラグがクリアされ るまでロー・レベルを維持します。 デフォルトでは、すべての割込みがディスエーブルされていま すが、RSTDONE割込みは例外です。この割込みはマスク(ディ スエーブル)不 能であるため、MASK1 レ ジスタのビット 15 (RSTDONE)は無効です。パワーアップまたはハードウェア／ソ フトウェア・リセット・プロセスが終了すると、IRQ1ピンは常 に ロ ー ・ レ ベ ル に な り 、 STATUS1 レ ジ ス タ の ビ ッ ト 15 (RSTDONE)が 1 に設定されます。RSTDONEステータス・フラ グをクリアするときは、ビット 15 (RSTDONE)を 1 に設定して STATUS1 レジスタに書込を行います。 通信 ADE7816 の機能は、複数の内蔵レジスタを使ってアクセスする ことができます。これらのレジスタ値は、I2C または SPI インタ ーフェースを使って更新または読出しすることができます。 HSDC ポートは、電圧チャンネルと電流チャンネルの瞬時値を提 供します。 2 I C 互換インターフェース ADE7816 は、ライセンスを取得した I2C インターフェースをフ ルサポートしています。I2C インターフェースは、フル・ハード ウェア・スレーブとして組み込まれています。SDA はデータ I/O ピンで、SCL はシリアル・クロックです。これらの 2 本のピ ンは、内蔵 SPI インターフェースのそれぞれ MOSI ピンと SCLK ピンにより共用されています。このインターフェースでサポー トしている最大シリアル・クロック周波数は 400 kHz です。 データ転送に使用する 2 本のピン(SDA と SCL)は、マルチマスタ ー・システムで調停を可能にするワイヤーAND 接続のフォーマ ットで構成されています。 I2C システムの転送シーケンスは、バスのアイドル時にスタート 条件を発生して転送を開始させるマスター・デバイスにより構 成されています。マスターは、初期アドレス転送でスレーブ・ デバイスのアドレスとデータ転送方向を送信します。スレーブ がアクノリッジすると、データ転送が開始されます。転送はマ スターがストップ条件を発行するまで続いて、バスがアイドル 状態になります。 2 シリアル・インターフェースの選択 リセット後、HSDCポートは常にディスエーブルされています。 パワーアップまたはハードウェア・リセットの後にSS/HSAピン を使ってI2CポートまたはSPIポートを選択してください。 SS /HSAピンをハイ・レベルにすると、新しいハードウェア・リセ ットが実行されるまで、ADE7816 はI2Cポートを使用します。パ ワーアップまたはハードウェア・リセットの後に、SS/HSAピン をハイ・レベルからロー・レベルへ 3 回トグルすると、 ADE7816 はSPIポートを使用し、新しいハードウェア・リセット が実行されるまでこの使用が続きます。SS/HSAピンのこの操作 は、2 通りの方法で行うことができます。1 つ目は、マスター・ デバイス(すなわちマイクロコントローラ)のSS/HSAピンを通常 のI/Oピンとして使い、このピンを 3 回トグルさせます。2 つ目 のオプションでは、特定のADE7816 レジスタが割り当てられてい ないアドレス空間のロケーション(例えば、8 ビット書込みを実 行できるアドレス 0xEBFF)へSPI書込み動作を 3 回実行します。 Rev. 0 シリアル・ポートを選択した後、それをロックする必要があり ます。I2Cがアクティブ・シリアル・ポートの場合、CONFIG2 レジスタのビット 1 (I2C_LOCK)に 1 を設定してポートをロック する必要があります。その後、ADE7816 はSS/HSAピンの余分な トグルを無視するため、SPIポートへの切り替えができなくなり ます。SPIがアクティブ・シリアル・ポートの場合、CONFIG2 レジスタへの任意の書込みでポートがロックされます。この時 点から、I2Cポートへの切り替えができなくなります。 I C の書込み動作 ADE7816 の I2C インターフェースを使用する書込み動作は、マ スターがスタート条件を発生したときに開始され、ADE7816 の アドレスを表す 1 バイトと、それに続くターゲット・レジスタ の 16 ビット・アドレスとレジスタ値から構成されています。 アドレス・バイトの上位 7 ビットは、ADE7816 のアドレスを構 成し、値は 0111000bです。アドレス・バイトのビット 0 は read/writeビットです。これは書込み動作であるため、このビッ トは 0 にクリアされています。したがって書込み動作の先頭バ イトは 0x70 になります。各バイトを受信した後、ADE7816 はア クノリッジを発生します。レジスタ長は、8、16、または 32 ビ ットが可能です。レジスタの最終ビットが送信され、ADE7816 が転送をアクノリッジした後、マスターはストップ条件を発生 します。アドレスとレジスタ値はMSBファーストで送信されま す。I2C書込み動作の詳細については、図 39 を参照してくださ い。 － 31/45 － ADE7816 データシート 2 SPI 互換インターフェース ADE7816 のSPIは常に通信スレーブであり、4 本のピン(共用ピ ン) SCLK/SCL、MOSI/SDA、MISO/HSD、SS/HSAで構成されます。 SPI互換インターフェースで使用される機能は、SCLK、MOSI、 MISO、SSです。データ転送のシリアル・クロックはSCLKロジ ック入力に接続されます。このロジック入力にはシュミット・ トリガ入力構造が用意されており、低速の立上がり(または立下 がり)エッジでも使用可能です。すべてのデータ転送動作は、シ リアル・クロックに同期化されます。データはSCLKの立下がり エッジでADE7816 のMOSIロジック入力にシフト入力され、 ADE7816 はSCLKの立上がりエッジでサンプルします。データ は、SCLKの立下がりエッジでADE7816 のMISOロジック出力から シフト出力され、マスター・デバイスはSCLKの立上がりエッジ でサンプルすることができます。ワードの最上位ビットを先頭 にして、シフト入出力されます。このインターフェースでサポ ートしている最大シリアル・クロック周波数は 2.5 MHzです。 ADE7816 から送信データがないときMISOは高インピーダンスに なります。図 38 に、ADE7816 SPIとSPIインターフェースを内蔵 するマスター・デバイスとの間の接続を示します。 マスターがスタート条件を発生したとき、最初のステージが開 始されます。スタート条件は、ADE7816 のアドレスを表す 1 バ イトと、それに続くターゲット・レジスタの 16 ビット・アドレ スから構成されています。ADE7816 は各バイトを受信するごと にアクノリッジします。アドレス・バイトは書込み動作のアドレ ス・バイトと同じで、値は 0x70 です(詳細については、I2Cの書 込み動作のセクションを参照してください)。レジスタ・アドレ スの最終バイトを送信して、ADE7816 がアクノリッジした後、 マスターが新しいスタート条件を発生することにより 2 つ目の ステージが、その後ろにアドレス・バイトが続きます。アドレ ス・バイトの上位 7 ビットは、ADE7816 のアドレスを構成し、 値は 0111000bです。アドレス・バイトのビット 0 はread/writeビ ットです。これは読出し動作であるため、このビットは 1 にさ れます。したがって読出し動作の先頭バイトは 0x71 になります。 このバイトを受信した後、ADE7816 はアクノリッジを発生します。 次にADE7816 はレジスタ値を送信し、各 8 ビットを受信した後、 マスターはアクノリッジを発生します。すべてのバイトはMSB ファーストで送信されます。レジスタ長は、8、16、または 32 ビットが可能です。レジス タの最終 ビット を受信 した後 、 ADE7816 は転送をアクノリッジしませんが、マスターはストッ プ条件を発生します。 SPI DEVICE ADE7816 MOSI/SDA MOSI MISO/HSD MISO SCLK/SCL SCK 10390-024 I C の読出し動作 ADE7816 の I2C インターフェースを使用する読出し動作は 2 ス テージで実行されます。最初のステージでは、レジスタ・アド レスに対するポインタを設定します。次のステージではレジス タ値を読出します(図 40 参照)。 SS SS/HSA 15 8 7 0 31 16 15 8 7 0 7 STOP START 図 38.ADE7816 SPI と SPI デバイスとの接続 0 S 0 1 1 1 0 0 0 0 BYTE 3 (MS) OF REGISTER A A A C BYTE 2 OF REGISTER C BYTE 1 OF REGISTER C K K K BYTE 0 (LS) OF REGISTER A C K 10390-022 SLAVE ADDRESS S MS 8 BITS OF LS 8 BITS OF A A A C REGISTER ADDRESS C REGISTER ADDRESS C K K K ACKNOWLEDGE GENERATED BY ADE7816 START 図 39. 32 ビット・レジスタへの I2C 書込動作 8 15 7 0 S 0 1 1 1 0 0 0 0 A MSB 8 BITS OF C REGISTER ADDRESS K SLAVE ADDRESS A LSB 8 BITS OF C REGISTER ADDRESS K A C K START ACKNOWLEDGE GENERATED BY MASTER 0 1 1 1 0 0 A 0 C K 7 S 0 1 SLAVE ADDRESS A C K BYTE 3 (MSB) OF REGISTER BYTE 2 OF REGISTER BYTE 1 OF REGISTER ACKNOWLEDGE GENERATED BY ADE7816 図 40.32 ビット・レジスタに対する I2C 読出し動作 Rev. 0 7 BYTE 0 (LSB) OF REGISTER 10390-023 S A 8 C K A 16 C 15 K 31 N O A C 0 K STOP ACKNOWLEDGE GENERATED BY ADE7816 － 32/45 － ADE7816 データシート レジスタの最終アドレス・ビットを受信した後、SCLKの次のハ イ・レベルからロー・レベルへの変化でMISOラインへ値の送信 を開始します。このため、マスターはSCLKのロー・レベルから ハイ・レベルへの変化でデータをサンプルすることができます。 マスターが最終ビットを受信した後、SSラインとSCLKライン をハイ・レベルにして、通信を終了させます。データライン MOSIとMISOは、高インピーダンス状態になります。 SSロジック入力は、チップ・セレクト入力です。この入力は、 複数デバイスでシリアル・バスを共用する際に使います。デー タ転送動作が完了するまでSS入力をロー・レベルに駆動してく ださい。データ転送動作中にSSをハイ・レベルにすると、転送 が中止されて、シリアル・バスは高インピーダンス状態になり ます。SSロジック入力をロー・レベルに戻すと、新しい転送を 開始することができますが、データ転送が完了する前に中止さ せると、アクセスされたレジスタの状態が保証されないため、 レジスタに書込を行うごとに、値をリードバックして確認する 必要があります。このプロトコルは、I2Cインターフェースで使 用されるプロトコルと同じです。 SPI 書込み動作 SPI 読出し動作 SPIインターフェースを使用する読出し動作は、マスターがSS /HSAピンをロー・レベルに設定したときに開始され、MOSIラ イン上にADE7816 のアドレスを表す 1 バイトを送信します。マ スターはMOSIライン上にデータを設定し、SCLKの最初のハ イ ・レベル からロ ー・レ ベルへの 変化で開始されます。 ADE7816 のSPIは、SCLKのロー・レベルからハイ・レベルへの 変化でデータをサンプルします。アドレス・バイトの上位 7 ビ ットは任意の値が可能ですが、一般的なプログラミング手法と して、0111000b (I2Cプロトコルで使用される 7 ビット)と異なる 値を採用します。アドレス・バイトのビット 0 (read/write)は、 読出し動作に対して 1 に設定する必要があります。次に、マス ターは読出し対象レジスタの 16 ビット・アドレスを送信します。 ADE7816 がSCLKのロー・レベルからハイ・レベルへの変化で、 SPIインターフェースを使用する書込動作は、マスターが SS /HSAピンをロー・レベルに設定したときに開始され、MOSIラ イン上にADE7816 のアドレスを表す 1 バイトを送信します。マ スターはMOSIライン上にデータを設定し、SCLKの最初のハイ・ レベルからロー・レベルへの変化で開始されます。SPIは、SCLK のロー・レベルからハイ・レベルへの変化でデータをサンプルし ます。アドレス・バイトの上位 7 ビットは任意の値が可能です が、一般的なプログラミング手法として、0111000b (I2Cプロト コルで使用される 7 ビット)と異なる値を採用します。アドレ ス・バイトのビット 0 (read/write)は、書込み動作に対して 0 に 設定する必要があります。次に、マスターは書込対象レジスタ の 16 ビット・アドレスと、そのレジスタの 32 ビット、16 ビッ ト、または 8 ビットの値をSCLKサイクルの欠落なしで送信しま す。最終ビットを送信した後、マスターはSCLKサイクルの終わ りにSSラインとSCLKラインをハイ・レベルに設定して通信を 終了させます。データラインMOSIとMISOは、高インピーダン ス状態になります(図 42 参照)。 SS SCLK 15 14 0 0 0 0 0 0 0 1 REGISTER ADDRESS 31 30 MISO 1 0 REGISTER VALUE 10390-025 MOSI 1 0 図 41. 32 ビット・レジスタに対する SPI 読出し動作 SS SCLK MOSI 0 0 0 0 0 0 0 0 REGISTER ADDRESS 1 0 31 30 REGISTER VALUE 図 42. 32 ビット・レジスタに対する SPI 書込み動作 Rev. 0 － 33/45 － 1 0 10390-026 15 14 ADE7816 データシート HSDC インターフェース デフォルトで、高速データ・キャプチャ(HSDC)インターフェー スはディスエーブルされています。このインターフェースは、 ADE7816 が I2C インターフェースに設定されている場合にのみ 使用することができます。ADE7816 の SPI インターフェースは、 HSDC ポートと同時に使用することはできません。 ワードは、32 ビット・パッケージまたは 8 ビット・パッケージ として送信することができます。HSDC_CFG レジスタのビット 1 (HSIZE)が 0 (デフォルト値)のとき、ワードは 32 ビット・パッ ケージとして送信されます。ビット HSIZE が 1 のとき、各レジ スタは 8 ビット・パッケージとして送信されます。HSDC インタ ーフェースは、ワードを MSB ファーストで送信します。 CONFIG レジスタ(アドレス 0xE618)のビット 6 (HSDCEN)が 1 に 設定されると HSDC が起動されます。HSDCEN ビットが 0 (デ フォルト値)にクリアされると、HSDC インターフェースがディ スエーブルされます。SPI の使用時に HSDCEN ビットに 1 を設 定しても、無視されます。HSDC ポートは、最大 4 個の 32 ビッ ト・ワードを外部デバイス(通常マイクロプロセッサまたは DSP)へ送信するためのインターフェースです。各ワードは、電 流と電圧の瞬時値を表します。送信されるレジスタは、 IAWV/IDWV、IBWV/IEWV、ICWV/IFWV、VWV です。これら全 てのレジスタは、32 ビットに符号拡張された 24 ビット・レジ スタです。 ビット 2 (HGAP)を 1 に設定すると、パッケージ間に HSCLK で 7 サイクル分のギャップが挿入されます。HGAP ビットを 0 (デ フォルト値)にクリアすると、パッケージ間にギャップが挿入さ れないため通信時間が短くなります。この場合、HSIZE は通信 に影響を与えることがなく、データビットは HSCLK のハイ・ レベルからロー・レベルへの各変化で HSD ラインへ出力されま す。 HSDC ポートは、SPI または同様のインターフェースにインター フェースすることができます。HSDC は常に通信マスターであり、 HSA、HSD、HSCLK の 3 本のピンで構成されています。HSA はセレクト信号です。この信号はワードの送信中アクティブ・ ローまたはハイを維持し、通常、スレーブのセレクト・ピンに 接続されます。HSD はデータをスレーブへ送信し、通常、スレ ーブのデータ入力ピンに接続されます。HSCLK は、ADE7816 が 発生するシリアル・クロック・ラインであり、通常スレーブの シリアル・クロック入力に接続されます。図 43 に、ADE7816 HSDC と SPI インターフェースを内蔵するスレーブ・デバイス との間の接続を示します。 SPI DEVICE ADE7816 MISO HSCLK SCK SS/HSA SS 10390-027 MISO/HSD HSDC_CFGレジスタのビット 5 (HSAPOL)は、通信時のSS/HSA ピンのHSA機能の極性を指定します。HSAPOL＝0 (デフォルト 値)のとき、通信時にHSAはアクティブ・ローになります。これ は、非通信時にHSAはハイ・レベルを維持することを意味しま す。通信が開始すると、HSAがロー・レベルになり通信が終わ るまでロー・レベルが続きます。その後ハイ・レベルに戻りま す。HSAPOL＝1 のとき、SS/HSAピンのHSA機能は通信中アク ティブ・ハイになります。これは、非通信時にHSAはロー・レ ベルを維持することを意味します。通信が開始すると、HSAが ハイ・レベルになり通信が終わるまでハイ・レベルが続き、そ の後ロー・レベルに戻ります。 HSDC_CFG レジスタのビット[7:6]は予約済みです。これらのビ ットに書込まれる値は、HSDC 動作に影響を与えることはあり ません。 図 43.ADE7816 HSDC と SPI との接続 HSDC通信はHSDC_CFGレジスタ(アドレス 0xE706)により制御さ れます(表 28 参照)。HSDC_CFGレジスタに所望の値を設定した 後に、CONFIGレジスタのビット 6 (HSDCEN)を使ってポートを イネーブルすることが推奨されます。この方法では、HSDCポー トに属する種々のピンの状態が所望のHSDC動作と矛盾するレベ ルになることはありません。ハードウェア・リセットまたはパワ ーアップ後に、MISO/HSDピンとSS/HSAピンがハイ・レベルに設 定されます。 HSDC_CFG レジスタのビット 0 (HCLK)が、HSDC 通信のシリア ル・クロック周波数を決定します。HCLK に 0 (デフォルト値)を 設定すると、クロック周波数は 8 MHz になります。HCLK に 1 を 設定すると、クロック周波数は 4 MHz になります。データの各 ビットは、HSCLK のハイ・レベルからロー・レベルへの各変化 で送信されます。HSDC からのデータを受信するスレーブ・デ バイスは、HSCLK のロー・レベルからハイ・レベルへの各変化 で HSD ラインをサンプルします。 Rev. 0 正常動作のためには、ビット[4:3] (HXFER[1:0])に値 01b を設定 する必要があります。電流と電圧の瞬時値を表すワードは、 IAWV/IDWV 、 VWV 、 IBWV/IEWV 、 VWV 、 ICVW/IFWV 、 VWV 順で送信され、その後ろに全ビット 0 の 32 ビット・ワー ドが 1 個続きます。電圧波形は 3 回送信されることに注意して ください。COMPMODE レジスタ(アドレス 0xE60E)のビット 14 (CHANNEL_SEL)を使って、送信する電流チャンネルのグルー プを選択することができます(電流チャンネル・グループの選択 のセクション参照)。 図 44 に、HGAP = 0、HXFER[1:0] = 01、HSAPOL = 0 のときの HSDC 転送プロトコルを示します。HSDC インターフェースは データビットを HSCLK のハイ・レベルからロー・レベルへの 各変化で HSD ラインに出力し、ビット HSIZE の値には無関係 であることに注意してください。 図 45 に、HSIZE = 0、HGAP = 1、HXFER[1:0] = 01、HSAPOL = 0 のときの HSDC 転送プロトコルを示します。HSDC インター フェースは HSCLK で 7 サイクル分のギャップを 32 ビット・ワ ード間に挿入することに注意してください。 図 46 に、HSIZE = 1、HGAP = 1、HXFER[1:0] = 01、HSAPOL = 0 のときの HSDC 転送プロトコルを示します。HSDC インター フェースは HSCLK で 7 サイクル分のギャップを 8 ビット・ワ ード間に挿入することに注意してください。 HSDC_CFG レ ジ ス タ の 説 明 と HCLK 、 HSIZE 、 HGAP 、 HXFER[1:0]、HSAPOL の各ビットの説明については、表 28 を 参照してください。 － 34/45 － ADE7816 データシート 表 11 に、すべての HSDC_CFG レジスタ・セット値に対する HSDC データ転送の実行時間を示します。 表 11.様々な HSDC 設定に対する通信時間 HXFER[1:0] 01 01 01 01 01 01 1 HSIZE1 HGAP 0 0 1 1 1 1 HCLK 0 1 0 1 0 1 N/A N/A 0 0 1 1 Communication Time (µs) 28 56 33.25 66.5 51.625 103.25 N/A は該当なし。 HSCLK 31 0 31 0 31 IAWV/IDWV (32) VWV (32) 31 0 IBWV/IEWV (32) 0 0000000 (32) 10390-028 HSD HSA 図 44.HGAP = 0、HXFER[1:0] = 01、HSAPOL = 0 のときの HSDC 通信、HSIZE は無関係 HSCLK 31 HSD 31 0 31 0 IAWV/IDWV (32) VWV (32) 7 HSCLK CYCLES 31 0 0 00000000 (32) IBWV/IEWV (32) 10390-029 7 HSCLK CYCLES HSA 図 45.HSIZE = 0、HGAP = 1、HXFER[1:0] = 01、HSAPOL = 0 のときの HSDC 通信 HSCLK 31 HSD 23 24 IAWV/IDWV (BYTE 3) 15 16 IAWV/IDWV (BYTE 2) 7 7 HSCLK CYCLES HSA 図 46.HSIZE = 1、HGAP = 1、HXFER[1:0] = 01、HSAPOL = 0 のときの HSDC 通信 Rev. 0 0 00 (BYTE 0) 10390-030 7 HSCLK CYCLES 8 IAWV/IDWV (BYTE 1) － 35/45 － ADE7816 データシート レジスタ レジスタ保護機能 レジスタのフォーマット データ・メモリ(アドレス 0x4380～アドレス 0x43BE)に格納され ているデータのインテグリティを保護するため、書込み保護メ カニズムがあります。デフォルトではこの保護機能がディスエ ーブルされているため、アドレス 0x4380～0x43BE に配置され ているレジスタは制約なく書込むことができます。保護機能を イネーブルすると、これらのレジスタに対する書込みはできな くなります。レジスタは常に制約なしで読出し可能であり、書 込み保護状態とは無関係です。 ADE7816 は、8 ビット、16 ビット、32 ビットの符号付きおよび 符号なしレジスタを内蔵しています。すべての符号付きレジス タは 2 の補数フォーマットです。幾つかの内部測定値は 24 ビッ ト長で、通信の前に 32 ビットに拡張されます。この拡張は、符 号拡張(SE)、ゼロ詰め(ZP)、ゼロ詰めと符号拡張(ZPSE)の 3 つの 方法で行われます。符号拡張を使う場合、通信の前に 2 の補数符 号付き値の符号ビット(ビット 23)が上位バイトへ複製されます。 ゼロ詰めは、送信の前に上位バイトに 0 を書込むことにより実 現されます。このフォーマットは、符号なし値に対してのみ使 われます。ゼロ詰めと符号拡張フォーマットを図 47 に示します。 上位ビットに 0 と符号拡張ビット[27:24]を詰めています。 31 書込み保護機能をイネーブルした後に DSP をスタートさせるこ とが推奨されます。この後にレジスタを変更する場合は、保護 機能をディスエーブルして値を変更した後に、保護機能を再度 イネーブルします。これらのレジスタを変更するために DSP を 停止させる必要はありません。 保護機能をディスエーブルするときは、アドレス 0xE7FE にあ る内部 8 ビット・レジスタに 0xAD を書込み、続いてアドレス 0xE7E3 にある内部 8 ビット・レジスタに 0x00 を書込みます。 Rev. 0 28 27 24 23 0000 0 24-BIT NUMBER BITS[27:24] ARE EQUAL TO BIT 23 BIT 23 IS A SIGN BIT 10390-031 保護機能をイネーブルするときは、アドレス 0xE7FE にある内 部 8 ビット・レジスタに 0xAD を書込み、続いてアドレス 0xE7E3 にある内部 8 ビット・レジスタに 0x80 を書込みます。 図 47.ZPSE 通信フォーマット 各レジスタの通信フォーマットをレジスタ・マップのセクショ ンに定めます(表 12～表 15 参照)。 － 36/45 － ADE7816 データシート レジスタ・マップ 表 12.設定レジスタと電力品質のレジスタ Address 0x4380 0x4381 0x4382 0x4383 0x4384 0x4385 0x4386 0x4387 0x4388 Register Name VGAIN IAGAIN IBGAIN ICGAIN IDGAIN IEGAIN IFGAIN Reserved DICOEFF R/W1 R/W R/W R/W R/W R/W R/W R/W R/W R/W Bit Length 24 24 24 24 24 24 24 24 24 Bit Length During Communication2 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE Type 3 S S S S S S S S S Default Value 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x4389 0x438A 0x438B 0x438C 0x438D 0x438E 0x438F 0x4390 0x4391 0x4392 0x4393 0x4394 0x4395 0x4396 0x4397 0x4398 0x4399 0x439A 0x439B 0x439C 0x439D 0x439E 0x439F 0x43A0 0x43A1 0x43A2 0x43A3 0x43A4 0x43A5 0x43A6 0x43A7 0x43A8 0x43A9 0x43AA 0x43AB HPFDIS VRMSOS IARMSOS IBRMSOS ICRMSOS IDRMSOS IERMSOS IFRMSOS AWGAIN AWATTOS BWGAIN BWATTOS CWGAIN CWATTOS DWGAIN DWATTOS EWGAIN EWATTOS FWGAIN FWATTOS AVARGAIN AVAROS BVARGAIN BVAROS CVARGAIN CVAROS DVARGAIN DVAROS EVARGAIN EVAROS FVARGAIN FVAROS Reserved Reserved WTHR1 R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE 32 ZPSE S S S S S S S S S S S S S S S S S S S S S S S S S S S S S S S S 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 0x000000 R/W 24 32 ZP U 0x000000 0x43AC WTHR0 R/W 24 32 ZP U 0x000000 0x43AD VARTHR1 R/W 24 32 ZP U 0x000000 0x43AE VARTHR0 R/W 24 32 ZP U 0x000000 0x43AF APNOLOAD RW 24 32 ZP U 0x000000 Rev. 0 － 37/45 － Description Voltage gain adjustment. Current Channel A current gain adjustment. Current Channel B current gain adjustment. Current Channel C current gain adjustment. Current Channel D current gain adjustment. Current Channel E current gain adjustment. Current Channel F current gain adjustment. This register should be ignored. Register used in the digital integrator algorithm. When the integrator is enabled, this register should be set to 0xFFF8000. Disables the high-pass filter for all channels. Voltage rms offset. Current Channel A current rms offset. Current Channel B current rms offset. Current Channel C current rms offset. Current Channel D current rms offset. Current Channel E current rms offset. Current Channel F current rms offset. Channel A active power gain adjust. Channel A active power offset adjust. Channel B active power gain adjust. Channel B active power offset adjust. Channel C active power gain adjust. Channel C active power offset adjust. Channel D active power gain adjust Channel D active power offset adjust. Channel E active power gain adjust. Channel E active power offset adjust. Channel F active power gain adjust. Channel F active power offset adjust. Channel A reactive power gain adjust. Channel A reactive power offset adjust. Channel B reactive power gain adjust. Channel B reactive power offset adjust. Channel C reactive power gain adjust. Channel C reactive power offset adjust. Channel D reactive power gain adjust. Channel D reactive power offset adjust. Channel E reactive power gain adjust. Channel E reactive power offset adjust. Channel F reactive power gain adjust. Channel F reactive power offset adjust. This register should be ignored. This register should be ignored. Most significant 24 bits of the WTHR[47:0] threshold. Least significant 24 bits of the WTHR[47:0] threshold. Most significant 24 bits of the VARTHR[47:0] threshold. Least significant 24 bits of the VARTHR[47:0] threshold. No load threshold in the active power datapath. ADE7816 データシート Bit Length Bit Length During Communication2 24 24 32 ZPSE 32 ZPSE Type 3 S U R/W 24 32 ZPSE U 0x000000 PCF_C_COEFF R/W 24 32 ZPSE U 0x000000 0x43B4 PCF_D_COEFF R/W 24 32 ZPSE U 0x000000 0x43B5 PCF_E_COEFF R/W 24 32 ZPSE U 0x000000 0x43B6 PCF_F_COEFF R/W 24 32 ZPSE U 0x000000 0x43B7 to 0x43BF 0x43C0 0x43C1 0x43C2 0x43C3 0x43C4 0x43C5 0x43C6 0x43C7 to 0x43FF Reserved N/A N/A N/A N/A 0x000000 VRMS IARMS IBRMS ICRMS IDRMS IERMS IFRMS Reserved R R R R R R R 24 24 24 24 24 24 24 32 ZP 32 ZP 32 ZP 32 ZP 32 ZP 32 ZP 32 ZP S S S S S S S N/A N/A N/A N/A N/A N/A N/A Type 2 U Default Value 0x0000 Address 0x43B0 0x43B1 Register Name VARNOLOAD PCF_A_COEFF R/W1 R/W R/W 0x43B2 PCF_B_COEFF 0x43B3 1 R は読出し、W は書込。 2 詳細については、レジスタ・フォーマットのセクションを参照してください。 3 U は符号なしレジスタで、S は符号付きレジスタ (2 の補数フォーマット)。 Default Value 0x000000 0x000000 Description No load threshold in the reactive power datapath. Phase calibration coefficient for Channel A. Set to 0x400C4A for a 50 Hz system and 0x401235 for a 60 Hz system. Phase calibration coefficient for Channel B. Set to 0x400C4A for a 50 Hz system and 0x401235 for a 60 Hz system. Phase calibration coefficient for Channel C. Set to 0x400C4A for a 50 Hz system and 0x401235 for a 60 Hz system. Phase calibration coefficient for Channel D. Set to 0x400C4A for a 50 Hz system and 0x401235 for a 60 Hz system. Phase calibration coefficient for Channel E. Set to 0x400C4A for a 50 Hz system and 0x401235 for a 60 Hz system. Phase calibration coefficient for Channel F. Set to 0x400C4A for a 50 Hz system and 0x401235 for a 60 Hz system. These registers should be ignored. Voltage rms value. Current Channel A current rms value. Current Channel B current rms value. Current Channel C current rms value. Current Channel D current rms value. Current Channel E current rms value. Current Channel F current rms value. These registers should be ignored. 表 13.ラン・レジスタ Address 0xE228 Register Name Run 1 R は読出し、W は書込。 2 U は符号なしレジスタです。 Rev. 0 R/W1 R/W Bit Length 16 Bit Length During Communication 16 － 38/45 － Description This register starts and stops the DSP. ADE7816 データシート 表 14.課金レジスタ Address 0xE400 0xE401 0xE402 0xE403 0xE404 0xE405 0xE406 0xE407 0xE408 0xE409 0xE40A 0xE40B Register Name AWATTHR BWATTHR CWATTHR DWATTHR EWATTHR FWATTHR AVARHR BVARHR CVARHR DVARHR EVARHR FVARHR R/W1 R R R R R R R R R R R R Bit Length Bit Length During Communication 32 32 32 32 32 32 32 32 32 32 32 32 32 32 32 32 32 32 32 32 32 32 32 32 1 R は読出し、W は書込。 2 S は符号付きレジスタで 2 の補数フォーマットです。 Type 2 S S S S S S S S S S S S Default Value 0x00000000 0x00000000 0x00000000 0x00000000 0x00000000 0x00000000 0x00000000 0x00000000 0x00000000 0x00000000 0x00000000 0x00000000 Description Channel A active energy accumulation. Channel B active energy accumulation. Channel C active energy accumulation. Channel D active energy accumulation. Channel E active energy accumulation. Channel F active energy accumulation. Channel A reactive energy accumulation. Channel B reactive energy accumulation. Channel C reactive energy accumulation. Channel D reactive energy accumulation. Channel E reactive energy accumulation. Channel F reactive energy accumulation. 表 15.設定レジスタと電力品質レジスタ Bit Length Bit Length During Communication2 IPEAK VPEAK STATUS0 STATUS1 Reserved Reserved Reserved OILVL OVLVL SAGLVL MASK0 MASK1 IAWV/IDWV R/W1 R R R/W R/W R R R R/W R/W R/W R/W R/W R Register Name 32 32 32 32 20 20 20 24 24 24 32 32 24 0xE50D IBWV/IEWV R 0xE50E ICWV/IFWV 0xE50F 0xE510 0xE511 to 0xE51E 0xE51F 0xE520 to 0xE52E 0xE600 0xE601 Reserved Default Value 4 32 32 32 32 32 ZP 32 ZP 32 ZP 32 ZP 32 ZP 32 ZP 32 32 32 SE Type 3 U U U U U U U U U U U U S N/A N/A N/A N/A N/A N/A N/A 0xFFFFFF 0xFFFFFF 0x000000 0x00000000 0x00000000 N/A 24 32 SE S N/A R 24 32 SE S N/A Reserved VWV Reserved R R R 24 24 24 32 SE 32 SE 32 SE S S S N/A N/A N/A Checksum R 32 32 U 0x33666787 Checksum verification (see the Checksum section for details). These registers should be ignored. CHSTATUS ANGLE0 R R 16 16 16 16 U U N/A N/A 0xE602 ANGLE1 R 16 16 U N/A 0xE603 ANGLE2 R 16 16 U N/A 0xE604 to 0xE606 0xE607 0xE608 Reserved Channel peak register. Time Delay 0 (see the Angle Measurements section for details). Time Delay 1 (see the Angle Measurements section for details). Time Delay 2 (see the Angle Measurements section for details). These registers should be ignored. R R 16 16 16 16 U U N/A N/A Address 0xE500 0xE501 0xE502 0xE503 0xE504 0xE505 0xE506 0xE507 0xE508 0xE509 0xE50A 0xE50B 0xE50C Rev. 0 Period CHNOLOAD － 39/45 － Description Current peak register. Voltage peak register. Interrupt Status Register 0. Interrupt Status Register 1. This register should be ignored. This register should be ignored. This register should be ignored. Overcurrent threshold. Overvoltage threshold. Voltage sag level threshold. Interrupt Enable Register 0. Interrupt Enable Register 1. Instantaneous Current Channel A and Instantaneous Current Channel D. Instantaneous Current Channel B and Instantaneous Current Channel E. Instantaneous Current Channel C and Instantaneous Current Channel F. This register should be ignored. Instantaneous voltage. This register should be ignored. Line period. Channel no load register. ADE7816 データシート Address 0xE609 to 0xE60B 0xE60C 0xE60D 0xE60E 0xE60F 0xE610 to 0xE616 0xE617 0xE618 0xE700 0xE701 0xE702 0xE703 0xE704 0xE705 0xE706 0xE707 0xE7E3 Register Name R/W1 Bit Length Bit Length During Communication2 Type 3 Default Value 4 LINECYC ZXTOUT COMPMODE Gain Reserved R/W R/W R/W R/W 16 16 16 16 16 16 16 16 U U U U 0xFFFF 0xFFFF 0x01FF 0x0000 CHSIGN CONFIG MMODE ACCMODE LCYCMODE PEAKCYC SAGCYC Reserved HSDC_CFG Version Reserved R R/W R/W R/W R/W R/W R/W 16 16 8 8 8 8 8 16 16 8 8 8 8 8 U U U U U U U N/A 0x0000 0x1C 0x00 0x78 0x00 0x00 R/W R/W R/W 8 8 8 8 8 8 U U U 0x00 8 8 8 8 U 0x00 Reserved 0xE7FE Reserved 0xEBFF Reserved 0xEC00 0xEC01 Reserved CONFIG2 R/W 0x00 Description For proper operation, do not write to these addresses. Line cycle accumulation mode count. Zero-crossing timeout count. Computation mode register. PGA gains at ADC inputs (see Table 22). This register should be ignored. Power sign register. Configuration register. Measurement mode register. Accumulation mode register. Line accumulation mode. Peak detection half line cycles. Sag detection half line cycles. This register should be ignored. HSDC configuration register. Version of die. Register protection (see the Register Protection section). Register protection key (see the Register Protection section). This address can be used in manipulating the SS /HSA pin when SPI is chosen as the active port (see the Communication section for details). This register should be ignored. Configuration register (see Table 29). 1 R は読出し、W は書込。 2 32 ZP は、24 ビットまたは 20 ビットの符号付きまたは符号なしレジスタで、それぞれ 0 が詰められた上位 8 ビットまたは上位 12 ビットを持つ 32 ビット・ワードと して送信されます。 32 SE は、24 ビット符号付きレジスタで、32 ビットに符号拡張された 32 ビット・ワードとして送信されます。 3 U は符号なしレジスタで、S は符号付きレジスタ (2 の補数フォーマット)。 4 N/A は該当なし。 レジスタの説明 表 16.HPFDIS レジスタ(アドレス 0x4389) Bits [23:0] Default Value 0x000000 Description When HPFDIS = 0x000000, all high-pass filters in voltage and current channels are enabled. When the register is set to any nonzero value, all high-pass filters are disabled. 表 17.IPEAK レジスタ(アドレス 0xE500) Bits [31:27] 26 25 24 [23:0] Bit Name Reserved IPCHANNEL2 IPCHANNEL1 IPCHANNEL0 IPEAKVAL[23:0] Default Value 0x00000 0x0 0x0 0x0 0x0 Description These bits should be ignored. The C or F current channel generated the IPEAKVAL[23:0] value. The B or E current channel generated the IPEAKVAL[23:0] value. The A or D current channel generated the IPEAKVAL[23:0] value. Current channel peak value 表 18.VPEAK レジスタ(アドレス 0xE501) Bits [31:24] [23:0] Rev. 0 Bit Name Reserved VPEAKVAL[23:0] Default Value 0x00000 0x0 Description These bits should be ignored. Voltage channel peak value. － 40/45 － ADE7816 データシート アドレス 0xE502、アドレス 0xE503、アドレス 0xE50A、アドレス 0xE50B は、表 30 と表 31 に記載してあることに注意してください。 表 19.CHSTATUS レジスタ(アドレス 0xE600) Bits [15:6] 5 4 3 [2:0] Bit Name Reserved OICHANNEL2 OICHANNEL1 OICHANNEL0 Reserved Default Value 0x000 0x0 0x0 0x0 0x000 Description These bits should be ignored. The C or F current channel generated the overcurrent event. The B or E current channel generated the overcurrent event. The A or D current channel generated the overcurrent event. Reserved. These bits are always 0. 表 20.CHNOLOAD レジスタ(アドレス 0xE608) Default Value Bits [15:6] Bit Name Reserved Description These bits should be ignored. 5 NOLOADF 0x0 0: Channel F is out of the no load condition. 1: Channel F is in the no load condition. 4 NOLOADE 0x0 0: Channel E is out of the no load condition. 1: Channel E is in the no load condition. 3 NOLOADD 0x0 0: Channel D is out of the no load condition. 1: Channel D is in the no load condition. 2 NOLOADC 0x0 0: Channel C is out of the no load condition. 1: Channel C is in the no load condition. 1 NOLOADB 0x0 0: Channel B is out of the no load condition. 1: Channel B is in the no load condition. 0 NOLOADA 0x0 0: Channel A is out of the no load condition. 1: Channel A is in the no load condition. 0x0000000 表 21.COMPMODE レジスタ(アドレス 0xE60E) Bits 15 Bit Name Reserved Default Value 0x0 14 CHANNEL_SEL 0x0 0: the A, B, and C current channels are used for the peak, overcurrent, zero crossing, angle, and waveform measurements. 1: the D, E, and F current channels are used for the peak, overcurrent, zero crossing, angle, and waveform measurements. [13:11] Reserved 0x0 These bits should be ignored. [10:9] ANGLESEL 0x00 00: the time delays between the voltage and currents are measured. 01: reserved. 10: the angles between current channels are measured. 11: no angles are measured. [8:0] Reserved 0x1FF These bits should be ignored and not modified. Description This bit should be ignored. 表 22.ゲイン・レジスタ(アドレス 0xE60F) Bits [15:9] [8:6] Bit Name Reserved PGA3[2:0] [5:3] PGA2[2:0] Rev. 0 Default Value 0x0000000 0x000 0x000 Description These bits should be ignored. Gain selection for the D, E, and F current channels. 000: gain = 1. 001: gain = 2. 010: gain = 4. 011: gain = 8. 100: gain = 16. 101, 110, 111: reserved. Voltage channel gain selection. 000: gain = 1 001: gain = 2. 010: gain = 4. 011: gain = 8. 100: gain = 16. 101, 110, 111: reserved. － 41/45 － ADE7816 データシート Bits [2:0] Bit Name PGA1[2:0] Default Value 0x000 Description Gain selection for the A, B, and C current channels. 000: gain = 1. 001: gain = 2. 010: gain = 4. 011: gain = 8. 100: gain = 16. 101, 110, 111: reserved. 表 23.CHSIGN レジスタ(アドレス 0xE617) Bits [15:7] Bit Name Reserved Default Value 0x0000000 6 VAR3SIGN 0x0 0: the reactive power on the C or F channel is positive. 1: the reactive power on the C or F channel is negative. 5 VAR2SIGN 0x0 0: the reactive power on the B or E channel is positive. 1: the reactive power on the B or E channel is negative. 4 VAR1SIGN 0x0 0: the reactive power on the A or D channel is positive. 1: the reactive power on the A or D channel is negative. 3 Reserved 0x0 This bit should be ignored. 2 W3SIGN 0x0 0: the active power on the C or F channel is positive. 1: the active power on the C or F channel is negative. 1 W2SIGN 0x0 0: the active power on the B or E channel is positive. 1: the active power on the B or E channel is negative. 0 W1SIGN 0x0 0: the active power on the A or D channel is positive. 1: the active power on the A or D channel is negative. Description These bits should be ignored. 表 24.CONFIG レジスタ(アドレス 0xE618) Bits [15:8] Bit Name Reserved 7 6 Default Value 0x0 Description These bits should be ignored. SWRST 0x0 Initiates a software reset. HSDCEN 0x0 Enables the HSDC serial port. [5:1] Reserved 0x0 These bits should be ignored. 0 INTEN 0x0 Enables the digital integrator. 表 25.MMODE レジスタ(アドレス 0xE700) Bits [7:5] Bit Name Reserved Default Value 0x000 Description These bits should be ignored. 4 PEAKSEL2 0x1 The C or F current channel is selected for peak detection. 3 PEAKSEL1 0x1 The B or E current channel is selected for peak detection. 2 PEAKSEL0 0x1 The A or D current channel is selected for peak detection. [1:0] Reserved 0x00 These bits should be ignored. Rev. 0 － 42/45 － ADE7816 データシート 表 26.ACCMODE レジスタ(アドレス 0xE701) Bits 7 Bit Name REVRPSEL 6 REVAPSEL [5:4] [3:2] [1:0] Default Value 0x0 Description 0: the sign of the reactive power is monitored on the A, B, and C channels. 1: the sign of the reactive power is monitored on the D, E, and F channels. 0x0 0: the sign of the active power is monitored on the A, B, and C channels. 1: the sign of the active power is monitored on the D, E, and F channels. Reserved 0x00 These bits should be ignored and not modified. VARACC[1:0] 0x00 00: signed accumulation for all reactive power measurements. 01: reserved. 10: reserved. 11: reserved. WATTACC[1:0] 0x00 00: signed accumulation for all active power measurements. 01: reserved. 10: reserved. 11: reserved. 表 27.LCYCMODE レジスタ(アドレス 0xE702) Bits 7 Bit Name Reserved Default Value 0x0 6 RSTREAD 0x1 Enables read-with-reset for all energy registers. Note that this bit has no function in line cycle accumulation mode and should be set to 0 when this mode is in use. [5:4] Reserved 0x0 These bits should be ignored. 3 ZX_SEL 0x0 Enables the voltage channel zero-crossing counter for line cycle accumulation mode. 2 Reserved 0x0 These bits should be ignored. 1 LVAR 0x0 Enables the reactive energy line cycle accumulation mode. 0 LWATT 0x0 Enables the active energy line cycle accumulation mode. Description Reserved. This bit does not control any functionality. 表 28.HSDC_CFG レジスタ(アドレス 0xE706) Bits [7:6] Bit Name Reserved 5 HSAPOL Default Value 0x00 Description These bits should be ignored. 0x0 0: SS/HSA output pin is active low (default). 1: SS/HSA output pin is active high. [4:3] HXFER[1:0] 0x00 00 = reserved. 01 = HSDC transmits current and voltage waveform data. 10 = reserved. 11 = reserved. 2 HGAP 0x0 0: no gap is introduced between packages (default). 1: a gap of seven HCLK cycles is introduced between packages. 1 HSIZE 0x0 0: HSDC transmits the 32-bit registers in 32-bit packages, most significant bit first (default). 1: HSDC transmits the 32-bit registers in 8-bit packages, most significant bit first. 0 HCLK 0x0 0: HSCLK = 8 MHz (default). 1: HSCLK = 4 MHz. 表 29.CONFIG2 レジスタ(アドレス 0xEC01) Bits [7:2] Bit Name Reserved Default Value 0x0 Description These bits should be ignored. 1 I2C_LOCK 0x0 Serial port lock. 0 EXTREFEN 0x0 Set to 1 to use with an external reference. Rev. 0 － 43/45 － ADE7816 データシート 割込みイネーブル・レジスタと割込みステータス・レジスタ 表 30.STATUS0 レジスタ(アドレス 0xE502)と MASK0 レジスタ(アドレス 0xE50A) Bits [31:18] Bit Name Reserved Default Value 0 0000 0000 0000 Description These bits should be ignored. 17 DREADY 0x0 New waveform data is ready. 16 Reserved 0x0 This bit should be ignored. 15 Reserved 0x0 This bit should be ignored. 14 Reserved 0x0 This bit should be ignored. 13 Reserved 0x0 This bit should be ignored. 12 REVRP3 0x0 The sign of the reactive power has changed (C or F channel). 11 REVRP2 0x0 The sign of the reactive power has changed (B or E channel). 10 REVRP1 0x0 The sign of the reactive power has changed (A or D channel). 9 Reserved 0x0 This bit should be ignored. 8 REVAP3 0x0 The sign of the active power has changed (C or F channel). 7 REVAP2 0x0 The sign of the active power has changed (B or E channel). 6 REVAP1 0x0 The sign of the active power has changed (A or D channel). 5 LENERGY 0x0 The end of a line cycle accumulation period. 4 Reserved 0x0 This bit should be ignored. 3 REHF2 0x0 The active energy register is half full (D, E, or F channel). 2 REHF1 0x0 The reactive energy register is half full (A, B, or C channel). 1 AEHF2 0x0 The active energy register is half full (D, E, or F channel) 0 AEHF1 0x0 The active energy register is half full (A, B, or C channel). 表 31.STATUS1 レジスタ(アドレス 0xE503)と MASK1 レジスタ(アドレス 0xE50B) Bits [31:25] Bit Name Reserved Default Value 0x0000000 Description These bits should be ignored. 24 PKV 0x0 The end of the voltage channel peak detection period. 23 PKI 0x0 The end of the current channel peak detection period. 22 Reserved 0x0 This bit should be ignored. 21 Reserved 0x1 This bit should be ignored. 20 Reserved 0x0 This bit should be ignored. 19 Reserved 0x0 This bit should be ignored. 18 OV 0x0 An overvoltage event has occurred. 17 OI 0x0 An overcurrent event has occurred. 16 Sag 0x0 A sag event has occurred. 15 RSTDONE 0x1 The end of a software or hardware reset. 14 ZXI3 0x0 C or F current channel zero crossing. 13 ZXI2 0x0 B or E current channel zero crossing. 12 ZXI1 0x0 A or D current channel zero crossing. 11 Reserved 0x0 This bit should be ignored. 10 Reserved 0x0 This bit should be ignored. 9 ZXV 0x0 Voltage channel zero crossing. 8 ZXTOI3 0x0 A zero crossing on the C or F current channel is missing. 7 ZXTOI2 0x0 A zero crossing on the B or E current channel is missing. 6 ZXTOI1 0x0 A zero crossing on the A or D current channel is missing. 5 Reserved 0x0 This bit should be ignored. 4 Reserved 0x0 This bit should be ignored. 3 ZXTOV 0x0 A zero crossing on the voltage channel is missing. 2 Reserved 0x0 This bit should be ignored. 1 NLOAD2 0x0 Active and reactive no load condition on the D, E, or F current channel. 0 NLOAD1 0x0 Active and reactive no load condition on the A, B, or C current channel. Rev. 0 － 44/45 － ADE7816 データシート 外形寸法 0.30 0.23 0.18 31 40 30 0.50 BSC 1 TOP VIEW 0.80 0.75 0.70 SEATING PLANE 4.45 4.30 SQ 4.25 EXPOSED PAD 21 0.45 0.40 0.35 PIN 1 INDICATOR 10 11 20 BOTTOM VIEW 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF 0.25 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-WJJD. 05-06-2011-A PIN 1 INDICATOR 6.10 6.00 SQ 5.90 図 48.40 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_WQ] 6 mm × 6 mm ボディ、超極薄クワッド (CP-40-10) 寸法: mm オーダー・ガイド Model1 ADE7816ACPZ ADE7816ACPZ-RL EVAL-ADE7816EBZ 1 Temperature Range −40°C to +85°C −40°C to +85°C Package Description 40-Lead LFCSP_WQ 40-Lead LFCSP_WQ Evaluation Board Z = RoHS 準拠製品。 I2C は、Philips Semiconductors 社(現在の NXP Semiconductors 社)が制定した通信プロトコルです。 Rev. 0 － 45/45 － Package Option CP-40-10 CP-40-10