12ビット、170/210/250 MSPS、1.8 V A/Dコンバータ AD9626 特長 アプリケーション SNR = 64.8 dBFS @最大 70 MHz の fIN @ 250 MSPS 無線および有線のブロードバンド通信 10.5 の ENOB @最大 70 MHz の fIN @ 250 MSPS（−1.0 dBFS） ケーブル・リバース・パス SFDR = 80 dBc @最大 70 MHz の fIN @ 250 MSPS（−1.0 dBFS） 通信テスト機器 優れた直線性 レーダおよび衛星サブシステム DNL = ±0.3 LSB（typ） パワーアンプのリニアライゼーション INL = ±0.7 LSB（typ） 機能ブロック図 CMOS 出力 単一データ・ポート＠最大 250 MHz RBIAS インターリーブ式デュアル・ポート＠サンプルレートの 1/2 最大 125 MHz 700 MHz のフルパワー・アナログ帯域幅 オンチップ電圧リファレンス（外部デカップリングは不要） AGND CML VIN– DRVDD DRGND TRACK-AND-HOLD 低消費電力 ADC 12-BIT CORE 272 mW @ 170 MSPS CLK+ 364 mW @ 250 MSPS CLK– プログラマブルな入力電圧範囲 AVDD (1.8V) AD9626 REFERENCE VIN+ 入力バッファとトラック＆ホールドを内蔵 PWDN 12 OUTPUT 12 STAGING LVDS CLOCK MANAGEMENT OVRA OVRB 1.0～1.5 V、公称 1.25 V SERIAL PORT DCO– 選択可能な出力データ・フォーマット（オフセット・バイナリ、 2 の補数、グレイ・コード） RESET SCLK SDIO クロック・デューティ・サイクル・スタビライザ CSB 07099-001 DCO+ 1.8 V のアナログ／デジタル電源動作 図 1. データ・キャプチャ・クロックを内蔵 概要 製品のハイライト AD9626 は、高性能、低消費電力、使いやすさのために最適化さ れた 12 ビットのモノリシック・サンプリング A/D コンバータ （ADC）です。最大 250 MSPS の変換レートで動作し、ワイドバ ンド・キャリア・システムとブロードバンド・システムで優れた 動的性能を発揮するように最適化されています。トラック＆ホー ルド（T/H）や電圧リファレンスなど、必要なすべての機能がチッ プ上に搭載された完全な信号変換ソリューションです。 この ADC のフル性能の動作には、1.8 V のアナログ電源電圧と差 動クロックが必要です。デジタル出力は CMOS 互換で、2 の補数、 オフセット・バイナリのフォーマット、グレイ・コードに対応し ます。データ・クロック出力もあり、データを正しいタイミング で出力できます。 先進的な CMOS プロセスで製造された AD9626 は、 56 ピン LFCSP で提供し、工業用温度範囲（−40～+85°C）で仕様が規定されて います。 Rev. 0 Dx11 TO Dx0 1. 高性能：70 MHz の入力で 64.9 dBFS の S/N 比＠250 MSPS 2. 低消費電力：わずか 364 mW＠250 MSPS 3. 使いやすさ：CMOS の出力データと出力クロック信号で、 最新の FPGA 技術とのインターフェースが可能。リファレ ンスとサンプル＆ホールド回路を内蔵しているため、柔軟 性の高いシステム設計に対応。1.8 V 単電源の使用により、 システム電源の設計が簡単。 4. シリアル・ポート制御：標準のシリアル・ポート・インター フェースにより、データ・フォーマッティング、クロック・ デューティ・サイクル・スタビライザ、パワーダウン、ゲ イン調整、出力テスト・パターン生成など、さまざまな製 品機能に対応。 5. ピン互換ファミリー： 10 ビットの AD9601 とピン互換ファ ミリー。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関 して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナ ログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は、予 告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2007 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪 MT ビル 2 号 電話 06（6350）6868 本 AD9626 目次 特長......................................................................................................1 クロック入力の考慮事項............................................................ 19 アプリケーション ..............................................................................1 消費電力とパワーダウン・モード ............................................ 20 機能ブロック図 ..................................................................................1 デジタル出力................................................................................ 20 概要......................................................................................................1 タイミング―シングル・ポート・モード ................................ 21 製品のハイライト ..............................................................................1 タイミング―インターリーブ・モード .................................... 21 改訂履歴..............................................................................................2 レイアウトのポイント .................................................................... 22 仕様......................................................................................................3 電源とグラウンドの推奨事項 .................................................... 22 DC 仕様 ...........................................................................................3 AC 仕様 ...........................................................................................4 CML............................................................................................... 22 RBIAS............................................................................................ 22 デジタル仕様..................................................................................5 SPI による AD9626 の設定.......................................................... 22 スイッチング仕様..........................................................................6 ハードウェア・インターフェース ............................................ 23 タイミング図..................................................................................7 SPI を使用しない設定 ................................................................. 23 絶対最大定格 ......................................................................................8 メモリ・マップ................................................................................ 25 熱抵抗..............................................................................................8 メモリ・マップ・テーブルの読出し ........................................ 25 ESD に関する注意..........................................................................8 予約ロケーション........................................................................ 25 ピン配置と機能の説明 ......................................................................9 初期値 ........................................................................................... 25 等価回路............................................................................................ 11 ロジック・レベル........................................................................ 25 代表的な性能特性 ............................................................................12 評価ボード........................................................................................ 27 動作原理............................................................................................18 外形寸法............................................................................................ 33 アナログ入力と電圧リファレンス ............................................18 オーダー・ガイド........................................................................ 33 改訂履歴 11/07—Revision 0: Initial Version Rev. 0 － 2/33 － AD9626 仕様 DC 仕様 特に指定のない限り、AVDD = 1.8 V、DRVDD = 1.8 V、TMIN = −40°C、TMAX = +85°C、fIN = −1.0 dBFS、フルスケール= 1.25 V、シングルポー ト出力モード、DCS をイネーブル。 表 1. Parameter 1 Temp Min RESOLUTION ACCURACY No Missing Codes Offset Error Gain Error Differential Nonlinearity (DNL) Integral Nonlinearity (INL) AD9626-170 Typ Max Min 12 Full 25°C Full 25°C Full 25°C Full 25°C Full +12 −12 +4.5 −2.1 −0.6 −12 +4.5 −2.1 +0.6 −0.6 +0.6 −1.1 +4.5 0.3 −0.6 0.6 +1.4 +12 1.4 0.3 0.7 −1.4 +12 +0.6 0.7 +1.1 −1.7 Unit Bits Guaranteed 4.0 1.4 0.3 AD9626-250 Typ Max 12 Guaranteed 4.0 1.4 −2.1 Min 12 Guaranteed 4.0 −12 AD9626-210 Typ Max +1.7 mV mV % FS % FS LSB LSB LSB LSB TEMPERATURE DRIFT Offset Error Gain Error Full Full ANALOG INPUTS (VIN+, VIN−) Differential Input Voltage Range2 Input Common-Mode Voltage Input Resistance (Differential) Input Capacitance Full Full Full 25°C 0.98 1.25 1.4 4.3 2 1.5 0.98 1.25 1.4 4.3 2 1.5 0.98 1.25 1.4 4.3 2 1.5 V p-p V kΩ pF Full Full 1.7 1.58 1.8 1.8 1.9 1.9 1.7 1.7 1.8 1.8 1.9 1.9 1.7 1.7 1.8 1.8 1.9 1.9 V V Full Full Full Full Full Full 134 17 15 143 18.5 151 21 18 161 22 178 24 20 191 25.5 272 268 291 310 304 330 364 357 390 mA mA mA mW mW mW Full Full 40 170 40 170 22 40 170 µA µA Full Full 19 170 19 170 22 19 170 mA µA POWER SUPPLY AVDD DRVDD Supply Currents IAVDD3 IDRVDD3/Single Port Mode4 IDRVDD3/Interleaved Mode5 Power Dissipation3 Single Port Mode4 Interleaved Mode5 Power-Down Mode Supply Currents IAVDD IDRVDD Standby Mode Supply Currents IAVDD IDRVDD 1 2 3 4 5 ±8 0.021 ±8 0.021 ±8 0.021 µV/°C %/°C すべての定義セットとテストの実施方法については、アプリケーション・ノート AN-835『高速 A/D コンバータ（ADC）のテストと評価について』を参照してくださ い。 入力レンジは SPI を介してプログラマブルであり、指定されたレンジは各設定の公称値に対応しています。「メモリ・マップ」を参照してください。 IAVDD と IDRVDD は、−1 dBFS、定格サンプル・レートでの 10.3 MHz のサイン波入力で測定しています。 シングル・データレート・モード。AD9626 のデフォルト・モードです。 インターリーブ・モード。ユーザ・プログラマブルな機能。「メモリ・マップ」を参照してください。 Rev. 0 － 3/33 － AD9626 AC 仕様 特に指定のない限り、AVDD = 1.8 V、DRVDD = 1.8 V、TMIN = −40°C、TMAX = +85°C、fIN = −1.0 dBFS、フルスケール= 1.25 V、シングルポー ト出力モード、DCS をイネーブル。1 表 2. Parameter 2 SNR fIN = 10 MHz fIN = 70 MHz SINAD fIN = 10 MHz fIN = 70 MHz EFFECTIVE NUMBER OF BITS (ENOB) fIN = 10 MHz fIN = 70 MHz WORST HARMONIC (SECOND OR THIRD) fIN = 10 MHz fIN = 70 MHz WORST OTHER (SFDR EXCLUDING SECOND AND THIRD) fIN = 10 MHz fIN = 70 MHz Temp 25°C Full 25°C Full 25°C Full 25°C Full Min AD9626-170 Typ Max 64.5 25°C Full 25°C Full 84 64.0 71 84 79 87 81 700 80 90 92 73 73 85 Bits Bits 83 77 79 92 25°C 10.5 10.5 86 71 ANALOG INPUT BANDWIDTH 63.4 10.6 10.5 79 dB dB dB dB 62.0 75 80 64.0 62.8 62.6 10.6 10.5 63.8 64.4 76 84 77 Unit dB dB dB dB 62.3 63.5 64.2 AD9626-250 Typ Max 64.0 64.2 64.5 Min 63.0 63.0 25°C 25°C 2 64.4 64.4 TWO-TONE IMD 140.2 MHz/141.3 MHz @ −7 dBFS 170.2 MHz/171.3 MHz @ −7 dBFS 1 AD9626-210 Typ Max 63.6 25°C 25°C 25°C Full 25°C Full Min 73 dBc dBc dBc dBc dBc dBc dBc dBc 83 83 dBFS dBc 700 700 MHz すべての AC 仕様は、CLK+ と CLK−を差動で駆動してテストしています。 すべての定義セットとテストの実施方法については、アプリケーション・ノート AN-835『高速 A/D コンバータ（ADC）のテストと評価について』を参照してくださ い。 Rev. 0 － 4/33 － AD9626 デジタル仕様 特に指定のない限り、AVDD = 1.8 V、DRVDD = 1.8 V、TMIN = −40°C、TMAX = +85°C、fIN = −1.0 dBFS、フルスケール= 1.25 V、DCS をイネー ブル。 表 3. Parameter 1 CLOCK INPUTS Logic Compliance Internal Common-Mode Bias Differential Input Voltage Input Voltage Range Input Common-Mode Range High Level Input Voltage (VIH) Low Level Input Voltage (VIL) Input Resistance (Differential) Input Capacitance AD9626-170 Typ Max Min AD9626-250 Typ Max Min Full Full Full Full CMOS/LVDS/LVPECL 1.2 0.2 6 AVDD − AVDD + 0.3 1.6 1.1 AVDD 1.2 3.6 0 0.8 16 20 24 4 CMOS/LVDS/LVPECL 1.2 0.2 6 AVDD − AVDD + 0.3 1.6 1.1 AVDD 1.2 3.6 0 0.8 16 20 24 4 CMOS/LVDS/LVPECL 1.2 0.2 6 AVDD − AVDD + 0.3 1.6 1.1 AVDD 1.2 3.6 0 0.8 16 20 24 4 0.8 × AVDD 0.8 × AVDD 0.8 × AVDD Full Full Full Full Full Min AD9626-210 Typ Max Temp Unit V V p-p V V V V kΩ pF LOGIC INPUTS Logic 1 Voltage Full Logic 0 Voltage Full Logic 1 Input Current (SDIO) Logic 0 Input Current (SDIO) Logic 1 Input Current (SCLK, PDWN, CSB, RESET) Logic 0 Input Current (SCLK, PDWN, CSB, RESET) Input Capacitance Full Full Full 0 −60 55 0 −60 55 0 −60 50 µA µA µA Full 0 0 0 µA 25°C 4 4 4 pF LOGIC OUTPUTS2 High Level Output Voltage Low Level Output Voltage Output Coding 1 2 Full Full 0.2 × AVDD V 0.2 × AVDD 0.2 × AVDD DRVDD − 0.05 DRVDD − 0.05 DRVDD − 0.05 GND + 0.05 GND + 0.05 GND + 0.05 Twos complement, Gray code, or offset binary (default) V V V すべての定義セットとテストの実施方法については、アプリケーション・ノート AN-835『高速 A/D コンバータ（ADC）のテストと評価について』を参照してくださ い。 LVDS RTERMINATION = 100 Ω Rev. 0 － 5/33 － AD9626 スイッチング仕様 特に指定のない限り、AVDD = 1.8 V、DRVDD = 1.8 V、TMIN = −40°C、TMAX = +85°C、fIN = −1.0 dBFS、フルスケール= 1.25 V、DCS をイネー ブル。 表 4. Parameter (Conditions) Temp Min Maximum Conversion Rate Full 170 Minimum Conversion Rate Full CLK+ Pulse Width High (tCH) CLK+ Pulse Width Low (tCL) Output, Single Data Port Mode1 Data Propagation Delay (tPD) DCO Propagation Delay (tCPD) Data to DCO Skew (tSKEW) Latency Output, Interleaved Mode2 Data Propagation Delay (tPDA, tPDB) DCO Propagation Delay (tCPDA, tCPDB) Data to DCO Skew (tSKEWA, tSKEWB ) Latency Standby Recovery Power-Down Recovery Full Full Aperture Delay (tA) Aperture Uncertainty (Jitter, tJ) 1 2 25°C 25°C Full Full 25°C 25°C Full Full 25°C 25°C 25°C AD9626-170 Typ Max AD9626-210 Typ Max 210 2.65 2.65 0 0 2.9 2.9 3.7 3.4 0.3 6 3.5 3.0 0.5 6 250 50 1.1 0.1 0.2 － 6/33 － AD9626-250 Typ Max 0 0 2.4 2.4 3.7 3.4 0.3 6 3.5 3.0 0.5 6 250 50 0.1 0.2 40 1.8 1.8 0.55 1.1 0 0 Unit MSPS 40 2.15 2.15 0.55 Min 250 40 図 2 を参照してください。 図 3 を参照してください。 Rev. 0 Min MSPS 2.0 2.0 ns ns 3.7 3.4 0.3 6 ns ns ns Cycles 3.5 3.0 0.5 6 250 50 0.1 0.2 0.55 1.1 ns ns ns Cycles ns µs ns ps rms AD9626 タイミング図 N+1 N+2 N+3 N N+4 N+8 tA N+5 N+7 N+6 tCLK = 1/fCLK CLK+ CLK– tCPD DCO– DCO+ DAX N–7 N–6 N–5 N–4 図 2. N+1 N–3 N–2 N–1 N N+1 N+2 07099-051 tSKEW tPD シングル・ポート・モード N+2 N+3 N N+4 N+8 tA N+5 N+6 N+7 tCLK = 1/fCLK CLK+ CLK– tCPDA DCO+ DCO– tCPDB tSKEWA tPDA DAX N–6 N–4 N–2 N N+2 tSKEWB DBX N–7 N–5 図 3. Rev. 0 N–3 インターリーブ・モード － 7/33 － N–1 N+1 07099-050 tPDB AD9626 絶対最大定格 表 5. Parameter Rating ELECTRICAL 左記の絶対最大定格を超えるストレスを加えると、デバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格の みを指定するものであり、この仕様の動作セクションに記載する 規定値以上でのデバイス動作を定めたものではありません。デバ イスを長時間絶対最大定格状態に置くと、デバイスの信頼性に影 響を与えることがあります。 AVDD to AGND −0.3 V to +2.0 V DRVDD to DRGND −0.3 V to +2.0 V AGND to DRGND −0.3 V to +0.3 V AVDD to DRVDD −2.0 V to +2.0 V 熱抵抗 −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V −0.3 V to DRVDD + 0.3 V −0.3 V to +3.6 V −0.3 V to +3.6 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to DRVDD + 0.3 V −0.3 V to +3.6 V −0.3 V to +3.6 V −0.3 V to +3.6 V 放熱パッドは LFCSP パッケージのグラウンド・プレーンにハン ダ付けする必要があります。放熱パッドをカスタマ・ボードにハ ンダ付けすると、ハンダ接合部の信頼性が向上し、パッケージの 最大の熱性能が得られます。 Dx0 Through Dx11 to DRGND DCO+/DCO− to DRGND OVRA/OVRB to DGND CLK+ to AGND CLK− to AGND VIN+ to AGND VIN− to AGND SDIO/DCS to DGND PDWN to AGND CSB to AGND SCLK/DFS to AGND ENVIRONMENTAL Storage Temperature Range Operating Temperature Range Lead Temperature (Soldering, 10 sec) Junction Temperature −65°C to +125°C −40°C to +85°C 300°C 150°C 表 6. Package Type θJA θJC Unit 56-Lead LFCSP (CP-56-2) 30.4 2.9 °C/W 代表的な θJA と θJC は、自然空冷の 4 層ボードに対して規定され ています。空気流によって放熱効果が改善され、θJA の値が低く なります。また、メタル・パターン、スルー・ホール、グラウン ド、電源プレーンからパッケージ・リードに直接接触する金属が あると、θJA が低くなります。 ESD に関する注意 ESD（静電放電）の影響を受けやすいデバイスです。 電荷を帯びたデバイスや回路ボードは、検知されな いまま放電することがあります。本製品は当社独自 の特許技術である ESD 保護回路を内蔵してはいます が、デバイスが高エネルギーの静電放電を被った場 合、損傷を生じる可能性があります。したがって、 性能劣化や機能低下を防止するため、ESD に対する 適切な予防措置を講じることをお勧めします。 Rev. 0 － 8/33 － AD9626 56 55 54 53 52 51 50 49 48 47 46 45 44 43 DA5 DA4 DA3 DA2 DA1 DA0 (LSB) DCO+ DCO– DRGND DRVDD AVDD CLK– CLK+ AVDD ピン配置と機能の説明 1 2 3 4 5 6 7 8 9 10 11 12 13 14 PIN 1 INDICATOR AD9626 TOP VIEW (Not to Scale) PIN 0 (EXPOSED PADDLE) = AGND 42 41 40 39 38 37 36 35 34 33 32 31 30 29 AVDD AVDD CML AVDD AVDD AVDD VIN– VIN+ AVDD AVDD AVDD RBIAS AVDD PWDN 図 4. 07099-002 DB5 DB6 DB7 DB8 DB9 DB10 (MSB) DB11 OVRB DRGND DRVDD SDIO/DCS SCLK/DFS CSB RESET 15 16 17 18 19 20 21 22 23 24 25 26 27 28 DA6 DA7 DA8 DA9 DA10 (MSB) DA11 DRVDD DRGND OVRA (LSB) DB0 DB1 DB2 DB3 DB4 ピン配置 表 7. シングル・データレート・モードのピン機能の説明 ピン番号 記号 説明 30, 32, 33, 34, 37, 38, 39, 41, 42, 43, 46 7, 24, 47 AVDD 1.8 V アナログ電源 DRVDD 1.8 V デジタル出力電源 0 AGND1 アナログ・グラウンド 8, 23, 48 DRGND1 デジタル出力グラウンド 35 VIN+ アナログ入力：正側 36 VIN− アナログ入力：負側 40 CML 同相出力ピン。このピンは SPI を介してイネーブルされ、VIN+/VIN−用に最適化された内部バイアス電 圧にリファレンスを提供します。 44 CLK+ クロック入力：正側 45 CLK− クロック入力：負側 31 RBIAS チップ・バイアス電流設定ピン。（1% 10 kΩ の抵抗をグラウンドに終端接続します。）公称値 0.5 V 28 RESET CMOS 互換のチップ・リセット（アクティブ・ロー） 25 SDIO/DCS シリアル・ポート・インターフェース（SPI）のデータ入出力（シリアル・ポート・モード）、デュー ティ・サイクル・スタビライザ・セレクト（外部ピン・モード） 26 SCLK/DFS シリアル・ポート・インターフェース・クロック（シリアル・ポート・モード）、データ・フォーマッ ト・セレクト・ピン（外部ピン・モード） 27 CSB シリアル・ポート・チップ・セレクト（アクティブ・ロー） 29 PWDN チップ・パワーダウン 49 DCO− データ・クロック出力：負側 50 DCO+ データ・クロック出力：正側 51 DA0 (LSB) 出力ポート A の出力ビット 0（LSB） 52 DA1 出力ポート A の出力ビット 1 53 DA2 出力ポート A の出力ビット 2 54 DA3 出力ポート A の出力ビット 3 55 DA4 出力ポート A の出力ビット 4 56 DA5 出力ポート A の出力ビット 5 1 DA6 出力ポート A の出力ビット 6 2 DA7 出力ポート A の出力ビット 7 Rev. 0 － 9/33 － AD9626 ピン番号 記号 説明 3 DA8 出力ポート A の出力ビット 8 4 DA9 出力ポート A の出力ビット 9 5 DA10 出力ポート A の出力ビット 10 6 DA11 (MSB) 出力ポート A の出力ビット 11（MSB） 9 OVRA 出力ポート A のオーバーレンジ出力ビット 10 DB0 (LSB) 出力ポート B の出力ビット（LSB） 11 DB1 出力ポート B の出力ビット 1 12 DB2 出力ポート B の出力ビット 2 13 DB3 出力ポート B の出力ビット 3 14 DB4 出力ポート B の出力ビット 4 15 DB5 出力ポート B の出力ビット 5 16 DB6 出力ポート B の出力ビット 6 17 DB7 出力ポート B の出力ビット 7 18 DB8 出力ポート B の出力ビット 8 19 DB9 出力ポート B の出力ビット 9 20 DB10 出力ポート B の出力ビット 10 21 DB11 (MSB) 出力ポート B の出力ビット 11（MSB） 22 OVRB 出力ポート B のオーバーレンジ出力ビット 1 AGND と DRGND は、共通の安定したグラウンド・プレーンに接続してください。 Rev. 0 － 10/33 － AD9626 等価回路 AVDD AVDD 26kΩ CSB 1kΩ 1.2V 10kΩ CLK– 07099-003 CLK+ 07099-006 10kΩ 図 5. 図 8. クロック入力 CSB 等価入力回路 AVDD VIN+ BUF DRVDD AVDD 2kΩ AVDD VIN– BUF VCML ~1.4V 2kΩ 図 6. DRGND アナログ入力（VCML = 約 1.4 V） SCLK/DFS RESET PDWN 07099-052 07099-004 BUF 図 9. CMOS 出力（Dx、 OVRA、 OVRB、 DCO+、 DCO−） 1kΩ DRVDD 30kΩ 1kΩ 図 7. Rev. 0 07099-007 07099-005 SDIO/DCS 図 10. SCLK/DFS、RESET、PDWN 等価入力回路 － 11/33 － SDIO/DCS 等価入力回路 AD9626 代表的な性能特性 特に指定のない限り、AVDD = 1.8 V、DRVDD = 1.8 V、定格サンプル・レート、DCS をイネーブル、TA = 25°C、1.25 V p-p 差動入力、AIN = −1 dBFS。 0 35k 170MSPS 10.3MHz @ –1.0dBFS SNR: 64.5dB ENOB: 10.6 BITS SFDR: 84dBFS 25k NUMBER OF HITS –60 –80 20k 15k –100 10k –120 5k 0 10 20 30 40 50 60 70 80 FREQUENCY (MHz) 図 11. 0 AD9626-170：64k ポイント・シングルトーン FFT （170 MSPS、10.3 MHz） 図 14. 90 SFDR (+25°C) 80 SNR/SFDR (dB) AMPLITUDE (dBFS) –40 SFDR (+85°C) 85 –60 –80 75 SFDR (–40°C) 70 SNR (+25°C) 65 –100 60 SNR (+85°C) –120 55 10 20 30 40 50 60 70 80 50 07099-021 0 FREQUENCY (MHz) AD9626-170：64k ポイント・シングルトーン FFT （170 MSPS、70.3 MHz） 図 15. –40 0 50 100 150 200 250 300 350 400 450 500 AD9626-170：さまざまな温度における入力周波数 対 シングルトーン SNR/SFDR（fIN） （1.25 V p-p フルスケール、170 MSPS） 100 170MSPS 140.3MHz @ –1.0dBFS SNR: 63.7dB ENOB: 10.4 BITS SFDR: 80dBc –20 SNR (–40°C) ANALOG INPUT FREQUENCY (MHz) 0 90 SFDR (dBFS) 80 70 SNR (dBFS) SNR/SFDR (dB) AMPLITUDE (dBFS) N+1 N+2 N+3 N+4 AD9626-170：グラウンド入力ヒストグラム（170 MSPS） 170MSPS 70.3MHz @ –1.0dBFS SNR: 64.4dB ENOB: 10.5 BITS SFDR: 79dBFS –20 図 12. N BIN 0 –140 N–4 N–3 N–2 N–1 07099-024 –140 07099-023 –40 30k 07099-020 AMPLITUDE (dBFS) –20 –60 –80 60 50 40 30 SFDR (dBc) –100 SNR (dB) 20 –120 0 10 20 30 40 50 FREQUENCY (MHz) 図 13. Rev. 0 60 70 80 0 90 07099-022 –140 80 70 60 50 40 30 AMPLITUDE (–dBFS) AD9626-170：64k ポイント・シングルトーン FFT （170 MSPS、140.3 MHz） 図 16. － 12/33 － 20 10 0 07099-025 10 AD9626-170：入力振幅 対 SNR/SFDR（140.3 MHz） AD9626 1.0 90 0.8 85 SFDR (+25°C) 0.6 80 SNR/SFDR (dB) INL (LSB) 0.4 0.2 0 –0.2 75 SFDR (–40°C) SFDR (+85°C) 70 SNR (–40°C) 65 –0.4 60 SNR (+85°C) –0.6 SNR (+25°C) 1024 1536 2048 2560 3072 3584 4096 OUTPUT CODE 図 17. 50 図 20. 400 0 350 –20 300 AMPLITUDE (dBFS) CURRENT (mA) TOTAL POWER (mW) 250 200 IAVDD (mA) 100 IDVDD (mA) 0 25 5 45 65 85 105 125 145 165 185 205 225 245 SAMPLE RATE (MSPS) 図 18. 200 250 300 350 400 450 500 さまざまな温度におけるアナログ入力周波数 対 SNR/SFDR（インターリーブ・モード） 210MSPS 10.3MHz @ –1.0dBFS SNR: 64.5dB ENOB: 10.6 BITS SFDR: 86dBc –40 –60 –80 –100 –140 0 20 40 60 80 100 FREQUENCY (MHz) 図 21. AD9626-170：サンプル・レート 対 電源電流 1.0 AD9626-210：64k ポイント・シングルトーン FFT （210 MSPS、10.3 MHz） 0 0.8 210MSPS 70.3MHz @ –1.0dBFS SNR: 64.2dB ENOB: 10.5 BITS SFDR: 79dBc –20 0.6 AMPLITUDE (dBFS) 0.4 DNL (LSB) 150 –120 07099-027 50 100 ANALOG INPUT FREQUENCY (MHz) AD9626-170：INL（170 MSPS） 150 50 0 07099-030 512 0 07099-026 –1.0 07099-029 55 –0.8 0.2 0 –0.2 –0.4 –40 –60 –80 –100 –0.6 0 512 1024 1536 2048 2560 3072 3584 OUTPUT CODE 図 19. Rev. 0 4096 –140 07099-028 –1.0 0 20 40 60 FREQUENCY (MHz) 図 22. AD9626-170：DNL（170 MSPS） － 13/33 － 80 100 07099-031 –120 –0.8 AD9626-210：64k ポイント・シングルトーン FFT （210 MSPS、70.3 MHz） AD9626 0 100 210MSPS 170.3MHz @ –1.0dBFS SNR: 63.23dB ENOB: 10.4 BITS SFDR: 78dBc –40 SFDR (dBFS) 90 80 70 SNR/SFDR (dB) AMPLITUDE (dBFS) –20 –60 –80 SNR (dBFS) 60 50 40 SFDR (dBc) 30 –100 SNR (dB) 20 –120 20 0 40 60 80 100 FREQUENCY (MHz) 図 23. 0 90 80 70 60 50 40 30 20 10 0 AMPLITUDE (–dBFS) AD9626-210：64k ポイント・シングルトーン FFT （210 MSPS、170.3 MHz） 図 26. 35k 07099-035 10 07099-032 –140 AD9626-210：入力振幅 対 SNR/SFDR （210 MSPS、170.3 MHz） 1.0 0.8 30k 0.6 0.4 INL (LSB) NUMBER OF HITS 25k 20k 15k 0.2 0 –0.2 –0.4 10k –0.6 5k N N+1 N+2 N+3 N+4 N+5 BIN AD9626-210：グラウンド入力ヒストグラム（210 MSPS） 400 85 350 SFDR (+85°C) CURRENT (mA) SNR/SFDR (dB) SFDR (+25°C) SNR (–40°C) SFDR (–40°C) 65 60 SNR (+25°C) 0 50 100 150 200 250 300 350 400 ANALOG INPUT FREQUENCY (MHz) 図 25. Rev. 0 105 125 145 165 185 205 225 245 2048 2560 3072 3584 AD9626-210：INL（210 MSPS） TOTAL POWER (mW) 250 200 IAVDD (mA) 150 100 SNR (+85°C) 55 50 4096 1536 300 75 70 1024 図 27. 90 80 512 0 OUTPUT CODE 450 IDVDD (mA) 50 500 0 07099-034 図 24. –1.0 07099-036 N–3 N–2 N–1 07099-037 –0.8 07099-033 0 5 25 45 65 85 SAMPLE RATE (MSPS) AD9626-210：さまざまな温度における入力周波数（fIN） 対 シングルトーン SNR/SFDR（1.25 V p-p フルスケール、 210 MSPS） － 14/33 － 図 28. AD9626-210：サンプル・レート 対 電源電流 AD9626 0 1.0 0.8 250MSPS 170MHz @ –1.0dBFS SNR: 62.9dB ENOB: 10.2 BITS SFDR: 72dBc –20 0.6 AMPLITUDE (dBFS) DNL (LSB) 0.4 0.2 0 –0.2 –0.4 –40 –60 –80 –100 –0.6 512 0 1024 1536 2048 2560 3072 3584 4096 OUTPUT CODE 図 29. –140 07099-038 図 32. AD9626-210：DNL（210 MSPS） AD9626-250：64k ポイント・シングルトーン FFT （250 MSPS、170.3 MHz） 20k 15k –100 10k –120 5k 0 20 40 60 80 100 120 0 AD9626-250：64k ポイント・シングルトーン FFT （250 MSPS、10.3 MHz） N–4 N–3 N–2 N–1 N N+1 N+2 N+3 N+4 BIN 図 33. AD9626-250：グラウンド入力ヒストグラム（250 MSPS） 90 0 250MSPS 70.3MHz @ –1.0dBFS SNR: 63.8dB ENOB: 10.6 BITS SFDR: 80dBc –20 –40 85 SFDR (+25°C) 80 SNR/SFDR (dB) AMPLITUDE (dBFS) 120 07099-041 NUMBER OF HITS –80 FREQUENCY (MHz) –60 –80 –100 75 SFDR (+85°C) SFDR (–40°C) 70 SNR (–40°C) 65 60 –120 SNR (+85°C) SNR (+25°C) 55 20 40 60 80 100 120 50 07099-057 0 FREQUENCY (MHz) Rev. 0 100 25k –60 図 31. 80 30k 07099-039 AMPLITUDE (dBFS) –40 –140 60 35k 250MSPS 10.3MHz @ –1.0dBFS SNR: 64.0dB ENOB: 10.5 BITS SFDR: 83dBc –20 図 30. 40 FREQUENCY (MHz) 0 –140 20 0 0 50 100 150 200 250 300 350 400 ANALOG INPUT FREQUENCY (MHz) 図 34. AD9626-250：64k ポイント・シングルトーン FFT （250 MSPS、70.3 MHz） － 15/33 － 450 500 07099-042 –1.0 07099-040 –120 –0.8 AD9626-250：さまざまな温度における入力周波数 (fIN) 対 シングルトーン SNR/SFDR（1.25 V p-p フルスケール、 250 MSPS） AD9626 100 1.0 SFDR (dBFS) 90 0.8 80 0.6 0.4 SNR (dBFS) 60 DNL (LSB) SNR/SFDR (dB) 70 50 40 SFDR (dBc) 30 0.2 0 –0.2 –0.4 –0.6 10 –0.8 80 70 60 50 40 30 20 10 0 AMPLITUDE (–dBFS) 図 35. –1.0 07099-043 0 90 AD9626-250：入力振幅 対 SNR/SFDR （250 MSPS、170.3 MHz） 図 38. 90 0.8 80 1024 1536 2048 2560 3072 3584 4096 AD9626-250：DNL（250 MSPS） SFDR 0.6 70 SNR/SFDR (dB) 0.4 0.2 0 –0.2 –0.4 60 SNR 50 40 30 20 –0.6 10 –0.8 512 1024 1536 2048 2560 3072 3584 4096 OUTPUT CODE 図 36. 0 75 07099-044 0 95 115 135 155 175 195 215 235 255 275 SAMPLE RATE (MSPS) 図 39. AD9626-250：INL（250 MSPS） 450 07099-047 INL (LSB) 512 OUTPUT CODE 1.0 –1.0 0 07099-046 SNR (dB) 20 サンプル・レート 対 SNR/SFDR （250 MSPS、170.3 MHz＠-1 dBFS） 2.5 400 2.0 1.5 300 GAIN (%FS) CURRENT (mA) AD9626-250 TOTAL POWER (mW) 350 250 200 IAVDD (mA) AD9626-210 1.0 AD9626-170 0.5 150 100 25 45 65 85 105 125 145 165 185 205 225 245 SAMPLE RATE (MSPS) 図 37. Rev. 0 –0.5 –60 –40 –20 0 20 40 60 TEMPERATURE (°C) 図 40. AD9626：サンプル・レート 対 電源電流 － 16/33 － ゲインの温度特性 80 100 120 07099-048 5 07099-045 0 0 IDVDD (mA) 50 AD9626 6.0 5.5 AD9626-250 OFFSET (mV) 5.0 4.5 AD9626-210 4.0 AD9626-170 3.5 3.0 2.0 –40 –30 –20 –10 0 10 20 30 40 50 60 TEMPERATURE (°C) 図 41. Rev. 0 70 80 90 07099-049 2.5 オフセットの温度特性 － 17/33 － AD9626 動作原理 最終段以外のパイプラインの各段は、スイッチド・コンデンサ DAC に接続された低分解能のフラッシュ ADC と段間残留アンプ （MDAC）で構成されています。残留アンプは、再生された DAC 出力とパイプライン内の次段に対するフラッシュ入力の差を増 幅します。各段で冗長な 1 ビットを使用し、フラッシュ誤差をデ ジタル補正します。最終段はフラッシュ ADC のみです。 1V p-p 49.9Ω 499Ω AVDD VIN+ 33Ω 499Ω AD8138 523Ω AD9626 20pF 0.1µF VIN– 33Ω CML 499Ω 図 42. 07099-008 AD9626 のアーキテクチャは、フロントエンドのサンプル＆ホー ルド・アンプ（SHA）と、これに続くパイプライン化されたスイッ チド・コンデンサ型 ADC で構成されています。各段からの量子 化された出力は、最終的にデジタル補正ロジック内で結合されて 12 ビットの結果になります。パイプライン・アーキテクチャに より、初段で新しい入力サンプルを処理している間に後段では前 のサンプル値を並行して処理できます。サンプリングはクロック の立上がりエッジで行われます。 AD8138 を使用した差動入力構成 入力段には、AC 結合または DC 結合が可能な差動 SHA がありま す。出力段のブロックは、データを整列し、誤差補正を行った後、 データを出力バッファに渡します。出力バッファは別電源で駆動 するため、出力電圧振幅を調整できます。出力バッファは、パワー ダウン時に高インピーダンス状態になります。 2 次ナイキスト領域内とそれ以上の入力周波数では、ほとんどの アンプは性能が不十分で AD9626 の真価を引き出すことができ ません。これは、特に 70～100 MHz の周波数をサンプリングす る IF アンダーサンプリング・アプリケーションの場合にあては まります。こうしたアプリケーションでは、差動トランス・カッ プリングの入力構成を推奨します。トランスを選ぶときは、信号 特性を考慮する必要があります。大部分の RF トランスは数ミリ ヘルツ以下の周波数で飽和してしまい、信号電力が過剰でもコア が飽和状態になり、その結果歪みが生じてしまいます。 アナログ入力と電圧リファレンス どのような構成でも、シャント・コンデンサの値 C を入力周波 数に応じて減らすか、まったくなくす必要があります。 AD9626 のアナログ入力は差動バッファです。最適な動的性能を 得るには、VIN+ と VIN−を駆動する信号源インピーダンスを整 合させることによってコモン・モード整定誤差を対称にする必要 があります。アナログ入力は優れた広帯域性能が得られるように 最適化されており、各入力を差動で駆動する必要があります。 15Ω 1.25V p-p AD9626 2pF VIN– 07099-009 0.1µF 図 43. 差動トランス結合構成 2 次ナイキスト領域の周波数でトランス結合入力を使用する代 わりに、AD8352 差動ドライバを使用することができます（図 44 を参照）。 VCC 差動入力構成 0.1µF 0.1µF 0Ω 16 1 ANALOG INPUT 8, 13 11 0.1µF R 2 VIN+ 200Ω CD RD AD8352 RG 3 0.1µF 200Ω R 4 ANALOG INPUT 5 0.1µF 0Ω 図 44. － 18/33 － 10 C AD9626 VIN– CML 14 0.1µF 0.1µF AD8352 を使用した差動入力構成 07099-010 最適な性能は差動入力構成で AD9626 を駆動するときに得られ ます。ベースバンド・アプリケーションでは、差動ドライバの AD8138 が優れた性能を提供し、ADC に対するフレキシブルなイ ンターフェースになります。AD8138 の出力コモン・モード電圧 は簡単に AVDD/2 + 0.5 V に設定することができ、入力信号帯域 制限機能を持つ Sallen-Key フィルタ回路のドライバを構成でき ます。 Rev. 0 VIN+ 15Ω シングル・エンドから差動に変換しなければならないアプリケー ションでは、Mini-Circuits® ADT1-1WT などの広帯域トランスに よって差動アナログ入力が得られます。2 個のアナログ入力は、 内蔵の抵抗分割器により公称 1.4 V にバイアスされます。 内部差動電圧リファレンスが正側と負側のリファレンス電圧を 生成し、ADC コアの 1.25 V p-p 固定スパンが規定されます。内部 電圧リファレンスは、SPI 制御によって調整できます。詳細につ いては、「SPI による AD9626 の設定」を参照してください。 50Ω AD9626 最適な性能を得るには、AD9626 のサンプル・クロック入力 （CLK+ と CLK−）に差動信号をクロックしてください。一般に、 この信号はトランスまたはコンデンサを介して CLK+ピンと CLK−ピンに AC 結合されます。これらのピンは内部でバイアスさ れているため、バイアスを追加する必要はありません。 図 45 に、 AD9626 にクロックするときの望ましい方法を示します。 低ジッタのクロック・ソースは、RF トランスを使ってシングルエ ンドから差動に変換します。トランスの 2 次側の背中合わせに接 続したショットキー・ダイオードが、AD9626 に入力するクロック を約 0.8 V p-p 差動に制限します。この機能によってクロックの大 きな電圧振幅が AD9626 の他の部分に入らないようにし、低ジッ タ性能に不可欠な信号の高速な立上がり／立下がりを維持します。 アプリケーションによっては、シングルエンドの CMOS 信号で サンプル・クロック入力を駆動することができます。そのような アプリケーションでは、CLK+を CMOS ゲートから直接駆動し、 0.1 μF コンデンサを 39 kΩ 抵抗に並列に接続することによって CLK−ピンをグラウンドにバイパスします（図 48 を参照）。CLK+ 入力回路電源は AVDD（1.8 V）ですが、この入力は最大 3.3 V の 入力電圧に耐えるように設計されているため、駆動ロジック電圧 を柔軟に選択することができます。 CLOCK INPUT AD9510/AD9511/ AD9512/AD9513/ AD9514/AD9515 0.1µF CLK 50Ω* CMOS DRIVER OPTIONAL 0.1µF 100Ω ADC AD9626 CLK 0.1µF MINI-CIRCUITS ADT1–1WT, 1:1Z 0.1µF XFMR 50Ω CLK+ AD9626 0.1µF 図 48. CLK– 図 45. CLOCK INPUT 0.1µF 0.1µF AD9626 240Ω *50Ω RESISTORS ARE OPTIONAL. 差動 PECL のサンプル・クロック AD9510/AD9511/ AD9512/AD9513/ AD9514/AD9515 0.1µF 0.1µF CLK+ CLK 0.1µF CLOCK INPUT LVDS DRIVER 0.1µF CLK 50Ω* ADC AD9626 100Ω CLK– 50Ω* *50Ω RESISTORS ARE OPTIONAL. 図 47. Rev. 0 差動 LVDS のサンプル・クロック 07099-013 CLOCK INPUT OPTIONAL 0.1µF 100Ω CLK+ ADC AD9626 0.1µF CLK– シングルエンドの 3.3 V CMOS サンプル・クロック クロック・デューティ・サイクルの考慮事項 CLK– 07099-012 240Ω ADC 100Ω CLK 図 46. 図 49. CLK+ PECL DRIVER 50Ω* CMOS DRIVER CLK 0.1µF CLK 50Ω* CLK *50Ω RESISTOR IS OPTIONAL. 0.1µF 0.1µF 0.1µF 50Ω* AD9510/AD9511/ AD9512/AD9513/ AD9514/AD9515 CLOCK INPUT AD9510/AD9511/ AD9512/AD9513/ AD9514/AD9515 トランス結合差動クロック 低ジッタ・クロックを利用できる場合、もう 1 つのオプションと して、図 46 に示すように差動 PECL 信号をサンプル・クロック 入 力ピン へ AC 結 合する 方法 もあり ます。 AD9510/AD9511/ AD9512/AD9513/AD9514/AD9515 ファミリーのクロック・ドライ バは、優れたジッタ性能を提供します。 CLOCK INPUT シングルエンドの 1.8 V CMOS サンプル・クロック 07099-011 SCHOTTKY DIODES: HSM2812 39kΩ *50Ω RESISTOR IS OPTIONAL. ADC 100Ω 0.1µF CLK– 0.1µF 07099-014 0.1µF CLOCK INPUT CLK+ 07099-015 クロック入力の考慮事項 代表的な高速 ADC は、クロック・エッジを両方使用してさまざ まな内部タイミング信号を生成します。その結果、こうした ADC はクロック・デューティ・サイクルに左右されやすくなります。 動的性能特性を維持するには、一般にクロック・デューティ・サ イクルの変化を 5%以内に抑える必要があります。AD9626 には デューティ・サイクル・スタビライザ（DCS）が内蔵されており、 非サンプリング・エッジのタイミングを取り直し、公称 50%の デューティ・サイクルを持つ内部クロック信号を供給します。こ のため、AD9626 の性能を落とさずに、広い範囲のデューティ・ サイクルのクロック入力を利用できます。 DCS がオンのときは、 ノイズと歪みの性能は広範なデューティ・サイクルに対してほぼ 平坦です。ただし、アプリケーションによっては DCS 機能をオ フにする必要があります。その場合、この状態で動作させるとダ イナミック・レンジ性能が劣化する可能性があることを忘れない でください。この機能の詳しい使い方に関しては、「SPI による AD9626 の設定」を参照してください。 デューティ・サイクル・スタビライザは、遅延ロック・ループ （DLL）を使って非サンプリング・エッジを生成します。そのた め、サンプリング周波数が変化すると、DLL が新しいレートに ロックするために約 8 クロック・サイクルが必要になります。 － 19/33 － AD9626 クロック・ジッタの考慮事項 高速、高分解能の ADC は、クロック入力の品質に左右されます。 任意の入力周波数（fA）でアパーチャ・ジッタ（tJ）のみに起因 するフルスケール入力信号の S/N 比の低下は、次式で計算できま す。 SNR Degradation = 20 × log10[1/2 × π × fA × tJ] アパーチャ・ジッタが AD9626 のダイナミック・レンジに影響を 与える場合は、クロック入力をアナログ信号として扱う必要があ ります。クロック・ドライバの電源を ADC 出力ドライバの電源 と分離し、クロック信号がデジタル・ノイズによって変調されな いようにする必要があります。低ジッタの水晶制御発振器は最適 なクロック源になります。クロックを他のタイプの信号源（ゲー ト、分周器、その他の方法）で生成する場合は、最終段で元のク ロックを使ってタイミングを取り直す必要があります。 ジッタ性能は ADC に関係するため、詳細についてはアプリケー シ ョ ン ・ ノ ー ト AN-501 と AN-756 を 参 照 し て く だ さ い （www.analog.com をご覧ください）。 120 110 14 BITS 範囲外 12 BITS アナログ入力電圧が ADC の入力レンジを超えると、範囲外の状 態になります。OVRA/OVRB は、サンプリングされた特定の入力 電圧に対応するデータ出力と一緒に更新されるデジタル出力で す。したがって、OVRA/OVRB にはデジタル・データと同じパイ プライン遅延があります。図 51 に示すように、アナログ入力電 圧がアナログ入力レンジ内のとき OVRA/OVRB はローレベルに なり、アナログ入力電圧が入力レンジを超えると OVRA/OVRB はハイレベルになります。アナログ入力が入力レンジ内に戻り、 次の変換が完了するまで、OVRA/OVRB はハイレベルを維持しま す。オーバーレンジ・ハイレベルまたはアンダーレンジ・ローレ ベルの状態を検出するには、 OVRA/OVRB と MSB の AND をとっ て反転します。 70 10 BITS 8 BITS 50 40 30 1 図 50. 0.125ps 0.25ps 0.5ps 1.0ps 2.0ps 10 100 ANALOG INPUT FREQUENCY (MHz) 1000 07099-016 60 出力データのフォーマットは、デフォルトでオフセット・バイナ リになります。出力コーディング・フォーマットの例を表 11 に 示します。フォーマットを 2 の補数に変更したい場合は、「SPI による AD9626 の設定」を参照してください。 ジッタと入力周波数 対 理想的な S/N 比 （0 dBFS の入力信号の場合） 消費電力とパワーダウン・モード 図 37 に示すように、AD9626 の消費電力はサンプル・レートに比 例します。デジタル消費電力は主に LVDS 出力ドライバのバイア ス電流と DRVDD 電源に基づくため、あまり変動しません。 PDWN（29 番ピン）をハイにアサートすることによって、AD9626 はシリアル・ポート・レジスタ 08 の内容に従ってスタンバイ・ モードかフル・パワーダウン・モードになります。PDWN ピン をローにアサートし直すことによって、AD9626 は通常の動作 モードに戻ります。 クロック入力を変化させることによって、他のスタンバイ・モー ドも可能です。クロック・レートが 50 MHz を下回ると、AD9626 Rev. 0 － 20/33 － OVRA/OVRB DATA OUTPUTS 1 0 0 1111 1111 1111 1111 1111 1111 1111 1111 1110 +FS – 1 LSB OVRA/ OVRB –FS + 1/2 LSB 0 0 1 0000 0000 0001 0000 0000 0000 0000 0000 0000 –FS –FS – 1/2 LSB 図 51. +FS +FS – 1/2 LSB OVRA/OVRB と入力電圧／出力データの関係 07099-017 16 BITS 90 SNR (dB) 100 AD9626 上のオフチップ・ドライバは、CMOS 互換の出力レベル です。出力は別電源（DRVDD）からバイアスされるためアナロ グ電源から分離でき、外部ロジックとのインターフェースが簡単 にできます。出力は、振幅がグラウンド電位から DRVDD まで （DC 負荷がない場合）の CMOS デバイス出力です。出力パター ン配線を短くして（CLOAD のトータル容量が 5 pF より小さい場合 は 1 インチ未満）、ADC が駆動する容量性負荷を最小限に抑える ことを推奨します。CMOS モードの動作時には、スイッチング・ トランジェントが性能に及ぼす影響を低減するために値が小さい （20 Ω）直列ダンピング抵抗をデータ・ラインに配置することも 推奨します。 AD9626 からデータを取得するために出力クロック信号を利用で きます。DCO+/DCO−信号を使用して出力データをクロック駆動 しますが、この信号はシングル・ポート・モードではサンプリン グ・クロック（CLK）レートに等しく、インタリーブ出力モード ではクロック・レートの半分になります。詳細については、図 2 と図 3 のタイミング図を参照してください。 RMS CLOCK JITTER REQUIREMENT 80 デジタル出力 デジタル出力とタイミング この式で、アパーチャ・ジッタ実効値はクロック入力、アナログ 入力信号、ADC のアパーチャ・ジッタ仕様値を含む全ジッタ源の 二乗和平方根になります。IF アンダーサンプリング・アプリケー ションは特にジッタの影響を強く受けます（図 50 を参照）。 130 はスタンバイ状態になります。この場合、バイアス回路と内部リ ファレンスはオンのままですが、デジタル回路はパワーダウンし ます。クロックが再びアクティブになると、パイプライン遅延の 後に AD9626 は通常の動作を再開します。 AD9626 タイミング―シングル・ポート・モード シングル・ポート・モードでは、データ・ポート A（DA0～DA11） から CMOS 出力データが得られます。ポート B（DB0～DB11） の出力は使用せず、ハイ・インピーダンス状態になります。 ポート A 出力と差動出力データ・クロック（DCO+/DCO−）は、 DCO+の立上がりエッジ中にほぼ同時にスイッチします。この モードでは、DCO−の立上がりエッジを使用してポート A からの データを取得することを推奨します。セットアップ／ホールド時 間は入力サンプル・クロック周期に基づき、約 1/fCLK ± tSKEW にな ります。 タイミング―インターリーブ・モード インターリーブ・モードでは、AD9626 の出力データは、ポート A（DA0～DA11）とポート B（DB0～DB11）の 2 つのデータ・ ポート・バスにデマルチプレクス（分離）されます。出力データ と差動データ・キャプチャ・クロックがサンプル・クロック入力 （CLK+/CLK−）の半分のレートに変わります。そのため、シング ル・ポート・モードに比べて外部データ・キャプチャ回路のセッ トアップ／ホールド時間が増大します（図 3 のインターリーブ・ モードのタイミング図を参照）。2 つのポートは交互のサンプ ル・クロック・サイクルでスイッチし、 ポート A のデータは DCO+ の立上がりエッジ中に有効になり、ポート B のデータは DCO− の立上がりエッジ中に有効になります。両方のポートのパイプラ イン遅延は、6 サイクル分のサンプル・クロックです。インター リーブ・モードで出力段のタイミングを生成する÷2 回路のラン ダム特性によって、パワーアップ時の最初のデータ・サンプルは データ・ポート A かポート B のいずれかに割り当てられます。 ユーザが入力サンプル・クロックによって出力データ・クロック の極性を制御することはできません。このモードでは、ポート A Rev. 0 からデータを取得するには DCO+の立上がりエッジを使用し、 ポート B からデータを取得するには DCO−の立上がりエッジを 使用することを推奨します。いずれの場合も、セットアップ／ ホールド時間は入力サンプル・クロック周期に依存し、どちらも およそ 2/fS ± tSKEW になります。 fS/2 スプリアス インタリーブ出力モードで AD9626 の出力データレートはサン プリング周波数の半分になるため、デバイスの出力には相当な fS/2 エネルギーがあり、ADC 出力スペクトルの fS/2 にかなりのエ ネルギーが生じます。この fS/2 エネルギーが AD9626 のアナログ 入力やクロック回路に結合しないように注意する必要がありま す。これらに fS/2 エネルギーが結合すると、スプリアス・トーン が fS/4、3fS/4、5fS/4 のあたりに生じます。たとえば、90 MHz の シングルトーン・アナログ入力の 125 MSPS サンプリング・アプ リケーションでは、このエネルギーは 97.5 MHz でトーンを生成 します。 [(3 × 125 MSPS/4 − 90 MHz) + 3 × 125 MSPS/4] IF 周波数とナイキスト領域の中心との関係に応じて、このスプリ アス・トーンが対象となる帯域に出たり出なかったりします。 AD9601 には fS/2 の残留エネルギーがいくらか存在しますが、一 般にこのスプリアスのレベルはクロック・レートの高調波のレベ ルを下回ります。図 20 に、AD9626-250 におけるアナログ入力周 波数と fS/2 のスプリアス・レベルの関係を示します。表 2 に示す 仕様では、デバイスはシングル・ポート出力モードで規定されて いるため、fS/2 のスプリアス効果は考慮されていません。 － 21/33 － AD9626 レイアウトのポイント 電源とグラウンドの推奨事項 RBIAS AD9626 に電源を接続するときは、2 つの独立した電源を使用す ることを推奨します。1 つはアナログ（AVDD、公称 1.8 V）用、 もう 1 つはデジタル（DRVDD、公称 1.8 V）用です。1.8 V の単 電源のみの場合は、まず AVDD に接続し、そこから分岐してデ カップリング・コンデンサを接続した後にフェライト・ビーズま たはフィルタ・チョークでアイソレーションし、DRVDD に接続 します。高周波と低周波に対応するために複数の異なるデカップ リング・コンデンサを使用できます。これらのデカップリング・ コンデンサは PC ボード・レベルの入り口の近く、またデバイス の近くに最短パターンを用いて配置する必要があります。 AD9626 では、RBIAS ピンとグラウンドの間に 10 kΩ の抵抗を接 続する必要があります。この抵抗は ADC コアのマスター電流リ ファレンスを設定するもので、少なくとも 1%の許容誤差が必要 です。 AD9626を使用するときは、 PCボードに 1層のグラウンド・プレー ンで十分です。適切なデカップリングを行い、PC ボードのアナ ログ部分、デジタル部分、クロック部分をそれぞれ効率的に分け ることによって最適な性能が簡単に得られます。 放熱パッドのサーマル・ヒート・スラグの推奨事項 AD9626 の最適な電気性能と熱性能を得るには、ADC の下側の放 熱パッドをアナログ・グラウンド（AGND）に接続する必要があ ります。AD9626 の放熱パッド（ピン 0）を PC ボードの連続的な 銅プレーンに重ね合わせてください。銅プレーンには複数のビア を設け、PC ボードの裏面から最小の抵抗で放熱する経路を作る 必要があります。これらのビアはハンダで埋めるか詰めてくださ い。 ADC と PC ボードとの接触面と接着を最大にするため、シルクス クリーンで覆い、PC ボードの連続的な銅プレーンを複数の均一 なセクションに分割してください。これにより、リフロー・プロ セス時にこの 2 つの間に複数の接続点が形成されます。シルクス クリーン・パーティションのない 1 枚の連続プレーンを使用する と、ADC と PC ボードの間の接続点が 1 つだけになってしまいま す。図 52 の PC ボードのレイアウト例を参照してください。パッ ケージとチップ・スケール・パッケージの PC ボード・レイアウ トの詳細については、アプリケーション・ノート AN-772『リー ド・フレーム・チップ・スケール・パッケージ（LFCSP）の設計 および製造ガイド』をご覧ください。 SILKSCREEN PARTITION PIN 1 INDICATOR この ADC へのシリアル・ポート・インターフェース（SPI）は、 SPI SCLK/DFS、SPI SDIO/DCS、CSB の 3 本のピンで定義します。 SCLK/DFS（シリアル・クロック）は、ADC の読出しデータと書 込みデータの同期に使用します。SDIO/DCS（シリアル・データ 入出力）には 2 つの役割があり、ADC 内のメモリ・マップ・レ ジスタへのデータの送信および読出しを行います。CSB ピンは、 読出しサイクルと書込みサイクルをイネーブルまたはディス エーブルするアクティブ・ローの制御ピンです（表 8 を参照）。 表 8. シリアル・ポート・ピン Mnemonic Function SCLK SCLK (Serial Clock) is the serial shift clock in. SCLK is used to synchronize serial interface reads and writes. SDIO (Serial Data Input/Output) is a dual-purpose pin. The typical role for this pin is an input and output depending on the instruction being sent and the relative position in the timing frame. CSB (Chip Select Bar) is an active low control that gates the read and write cycles. Master Device Reset. When asserted, device assumes default settings. Active low. SDIO CSB RESET 命令フェーズでは、16 ビットの命令が送信されます。データは 命令フェーズに続き、W0 ビットと W1 ビットにより定まる 1 バ イト以上のデータになります。データはすべて 8 ビット・ワード で構成されます。シリアル・データの各バイトの先頭ビットが読 出しまたは書込みのいずれのコマンドかを示します。これに基づ いて、シリアル・データ入出力（SDIO）ピンが入力から出力に 方向を変更します。 代表的な PC ボードのレイアウト CML 図 54 に示すように、CML ピンは、0.1 μF のコンデンサを用いて グラウンドにデカップリングする必要があります。 Rev. 0 AD9626 のシリアル・ポート・インターフェース（SPI）によって、 ADC 内部の構成レジスタ・スペースを介して特定の機能や動作 を設定できます。これによって、アプリケーションに応じてきわ めて柔軟にデバイスの動作をカスタマイズできるようになりま す。アドレスへのアクセスは 1 バイト・ワード単位で、シリアル に書込みや読出しができます。「メモリ・マップ」で説明するよ うに、各バイトはさらにフィールドに分割されます。 CSB の立下がりエッジと SCLK の立上がりエッジによって、フ レーミングが開始します。図 53 と表 10 に、シリアル・タイミン グの例とその定義を示します。 07099-018 図 52. SPI による AD9626 の設定 データは、MSB ファーストまたは LSB ファーストで送信できま す。パワーアップ時にデフォルトで MSB ファーストに設定され ま すが 、設定レ ジス タで変更 でき ます。詳 細に ついては 、 www.analog.com の『Interfacing to High Speed ADCs via SPI』を参 照してください。 － 22/33 － AD9626 ハードウェア・インターフェース SPI を使用しない設定 表 8 に示したピンは、ユーザのプログラミング・デバイスと AD9626 のシリアル・ポートの間の物理的なインターフェースに なります。すべてのシリアル・ピンは入力であり、オープン・ド レーン出力として外部のプルアップまたはプルダウン抵抗（推奨 値は 10 kΩ）に接続する必要があります。 SPI の制御レジスタに接続しないアプリケーションでは、SPI SDIO/DCS ピンと SPI SCLK/DFS ピンをスタンドアロンの CMOS 互換制御ピンに使用できます。デバイスのパワーアップ時に、こ れらのピンはデューティ・サイクル・スタビライザを設定するた めのスタティックな制御ラインとして使用できる状態になりま す。このモードでは、チップ・セレクトの SPI CSB ピンをグラウ ンドに接続してください。これによって、シリアル・ポート・イ ンターフェースがディスエーブルになります。 SPI インターフェースはきわめてフレキシブルであり、PROM で も PIC マイクロコントローラでも制御できます。これによって、 SPI コントローラを使用しなくても ADC をプログラミングでき ます。 表 9. モードの選択 SPI インターフェースを使用しないときは、一部のピンを 2 つの 機能に使用できます。デバイスのパワーオン時に AVDD または グラウンドにピンを接続することで、特定の機能に関連付けるこ とができます。AD9626 が対応する接続可能な機能については 「SPI を使用しない設定」で説明します。 tDS tS tHI External Voltage Configuration SPI SDIO/DCS AVDD AGND Duty cycle stabilizer enabled Duty cycle stabilizer disabled SPI SCLK/DFS AVDD AGND Twos complement enabled Offset binary enabled Mnemonic tCLK tDH tH tLO CSB SDIO DON’T CARE DON’T CARE R/W W1 W0 A12 図 53. Rev. 0 A11 A10 A9 A8 A7 D5 D4 D3 シリアル・ポート・インターフェースのタイミング図 － 23/33 － D2 D1 D0 DON’T CARE 07099-019 SCLK DON’T CARE AD9626 表 10. シリアル・タイミングの定義 パラメータ タイミング（最小、ns） 説明 tDS 5 データから SCLK の立上がりエッジまでのセットアップ時間 tDH 2 データから SCLK の立上がりエッジまでのホールド時間 tCLK 40 クロック期間 tS 5 CSB から SCLK までのセットアップ時間 tH 2 CSB から SCLK までのホールド時間 tHI 16 SCLK をロジック・ハイレベルに維持しなければならない最小時間 tLO 16 SCLK をロジック・ローレベルに維持しなければならない最小時間 tEN_SDIO 1 SCLK の立下がりエッジを基準にして、SDIO ピンが入力から出力にスイッチするための最小時 間（図 53 には図示していません） tDIS_SDIO 5 SCLK の立上がりエッジを基準にして、SDIO ピンが出力から入力にスイッチするための最小時 間（図 53 には図示していません） 表 11. 出力データのフォーマット Input (V) Condition (V) Offset Binary Output Mode D11 to D0 VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− < -0.62 = -0.62 =0 = 0.62 > 0.62 + 0.5 LSB 0000 0000 0000 0000 0000 0000 0000 0000 0000 1111 1111 1111 1111 1111 1111 Rev. 0 Twos Complement Mode D11 to D0 Gray Code Mode (SPI Accessible) D11 to D0 OR 0000 0000 0000 0000 0000 0000 0000 0000 0000 1111 1111 1111 1111 1111 1111 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 1 0 0 0 1 － 24/33 － AD9626 メモリ・マップ メモリ・マップ・テーブルの読出し 予約ロケーション メモリ・マップ・テーブルの各行には、８つの対象となるロケー ションがあります。メモリ・マップは大きく 3 つのセクション 「チップ設定レジスタ」（アドレス 0x00～0x02）、「転送レジス タ」（アドレス 0xFF）、「プログラム・レジスタ」（アドレス 0x08～0x2A）に分かれています。 未定義のメモリ・ロケーションには、このデータシートに記載さ れたデフォルト値以外の値を書き込まないでください。値が 0 となっているアドレスは予約ロケーションと見なされ、パワー アップ時に 0 が書き込まれます。 初期値 メモリ・マップの「Addr (Hex)」列には、16 進数のレジスタ・ア ドレスが記載されています。「Default Value (Hex)」列は、レジ スタに書き込まれている 16 進数の初期値です。「Bit 7 (MSB)」 列は、それぞれの 16 進数の初期値の先頭です。たとえば、16 進 数アドレスが 0x09 の「clock」は 0x01 という 16 進数の初期値に なります。Bit 7 = 0、Bit 6 = 0、Bit 5 = 0、Bit 4 = 0、Bit 3 = 0、Bit 2 = 0、Bit 1 = 0、Bit 0 = 1 ですから、2 進数で 0000 0001 となりま す。このデフォルト値がデューティ・サイクル・スタビライザを イネーブルします。このデフォルトを上書きして Bit 0 = 0 にする と、デューティ・サイクル・スタビライザがディスエーブルされ ます。詳細については、www.analog.com にあるユーザ・マニュ アル『Interfacing to High Speed ADCs via SPI』を参照してくださ い。 リセットが行われると、重要なレジスタに初期値がロードされま す。表 12 にレジスタの初期値を示します。他のレジスタには初 期値がなく、リセット後に前の値を保持しています。 ロジック・レベル レジスタの説明においては、 「ビットがセットされる」とは「ビッ トがロジック入力「1」に設定される」または「ビットにロジッ ク入力「1」を書き込む」と同義です。同様に、「ビットをクリ アする」とは「ビットがロジック入力「0」に設定される」また は「ビットにロジック入力「0」を書き込む」と同義です。 表 12. メモリ・マップ・レジスタ Addr (Hex) Parameter Name Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 LSB first Soft reset 1 1 Soft reset LSB first Bit 0 (LSB) Default Value (Hex) 0 0x18 The nibbles should be mirrored by the user so that LSB or MSB first mode registers correctly, regardless of shift mode. Readonly Default is unique chip ID, different for each device. This is a read-only register. Default Notes/ Comments Chip Configuration Registers 00 chip_port_config 01 chip_id 02 chip_grade 0 8-bit chip ID, Bits[7:0] AD9626 = 0x3c 0 0 0 0 0 0 0 0 0 PDWN: 0 = full (default) 1 = standby 0 X X X Readonly Child ID used to differentiate graded devices. 0 0 0 SW transfer 0x00 Synchronously transfers data from the master shift register to the slave. 0 Internal power-down mode: 000 = normal (power-up, default) 001 = full power-down 010 = standby 011 = normal (power-up) Note: external PDWN pin overrides this setting 0x00 Determines various generic modes of chip operation. Speed grade: 00 = 170 MSPS 01 = 210 MSPS 10 = 250 MSPS Transfer Register FF device_update ADC Functions 08 Rev. 0 modes － 25/33 － AD9626 Addr (Hex) Parameter Name Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 09 clock 0 0 0 0 0 0 0 OD test_io Reset PN23 gen: 1 = on 0 = off (default) Reset PN9 gen: 1 = on 0 = off (default) OF ain_config 0 0 0 0 0 Analog input disable: 1 = on 0 = off (default) CML enable: 1 = on 0 = off (default) 14 output_mode 0 0 Interleave output mode: 1 = enabled 0= disabled (default) Output enable: 0= enable (default) 1= disable 0 Output invert: 1 = on 0 = off (default) Data format select: 00 = offset binary (default) 01 = twos complement 10 = Gray code 16 output_phase Output clock polarity 1= inverted 0= normal (default) 0 0 0 17 flex_output_delay Output delay enable: 0= enable 1= disable 18 flex_vref Rev. 0 Bit 0 (LSB) Duty cycle stabilizer: 0= disabled 1= enabled (default) Output test mode: 0000 = off (default) 0001 = midscale short 0010 = +FS short 0011 = −FS short 0100 = checker board output 0101 = PN 23 sequence 0110 = PN 9 0111 = one/zero word toggle 1000 = unused 1001 = unused 1010 = unused 1011 = unused 1100 = unused (Format determined by output_mode) 0 Default Value (Hex) 0x01 0x00 0x00 0x00 0x03 Output clock delay: 00000 = 0.1 ns 00001 = 0.2 ns 00010 = 0.3 ns … 11101 = 3.0 ns 11110 = 3.1 ns 11111 = 3.2 ns 0x00 Input voltage range setting: 10000 = 0.98 V 10001 =1.00 V 10010 = 1.02 V 10011 =1.04 V … 11111 = 1.23 V 00000 = 1.25 V 00001 = 1.27 V … 01110 = 1.48 V 01111 = 1.50 V 0x00 － 26/33 － Default Notes/ Comments When set, the test data is placed on the output pins in place of normal data. GND L1 10NH R4 DNP 2 4 5 3 T5 4 2 5 PRI SEC 3 1 PRI SEC 6 1 CML － 27/33 － AD9601：評価用ボードの回路図（1 ページ） ENCODE J4 GND GND 0 R87 XTALINPUT GND R3 50 nc GND R15 DNP CLKCT T2 4 PRI SEC 3 0.1UF C23 R90 00 GND VCLK VCLK NC GND TRI_STATE 3 2 C74 0.1UF E20 E19 GND VCLK GND AVDD 6 VCLK R86 10K R85 10K CLK 0.1UF C61 52 5 E18 VOLT_CONTROL AVDD VOLT_CONTROL 1 50 R1 51 OUTPUT CVHD_956 Crystek Crystal U6 OPTIONAL ENCODE CIRCUITS DNP XTALINPUT 4 CLKCT CLK U4 AD9626_CSP DRVDD ADT1-1WT 1 6 5 2 R89 00 GND E3 GND J3 PRI SEC ETC1-1-13 R8 00 GND AVDD_FL AVDD_FL1 CML AVDD_PIPE AVDD_PIPE1 AVDD_PIPE2 AINB AIN AVDD_PIPE3 AVDD_PIPE4 AVDD_PIPE5 RBIAS AVDD_REF AVDD_CLK 42 41 40 39 38 37 36 35 34 33 32 31 30 29 E1 E2 DCOB 49 48 DGND2 47 DVDD2 46 AVDD_CLK1 45 CLKB 44 CLK 43 R14 DNP C20 DNP CML 0 R17 0 DNP AVDD AVDD AVDD AVDD AVDD AVDD AVDD AVDD AVDD E4 VSPI R10 1K DCO GND 5 2 4 AMPOUT- GND R9 DNP E8 E5 RESETB PDN GND VSPI SPSCLK/DFS C18 AMPOUT+ E9 E7 EVQ-Q2 2 R11 1K AVDD E10 R13 1K SPSDIO/DCS 0.1UF R6 36 CML R5 36 0.1UF T6 GND R12 10K C19 GND VSPI 1 OUT P1 P10 P9 GND GND D0B GND GND GND GND 3 TOUTB C22 0.1UF TOUT TOUT CML TOUTB 1 E6 ETC1-1-13 GND TINB 0.1UF C16 GND CML nc TINB T3 ADT1-1WT Alternate Options GND SW3 GND GND CSB_DUT VSPI D0 CR2 TO MAKE LAYOUT AND PARASITIC LOADING SYMMETRICAL J2 GND Input ANALOG IN L8 0 P17 P16 SPCSB 0.1UF C21 GND GND DVDD1 L9 P5 P4 P3 P2 D11B C15 0.1UF E32 D1 2 図 54. R7 33 28 D1B C75 27 D10 3 DNP SCLK_DTP 26 DGND1 C17 CSB SDIO_ODM 25 optional DRVDD 24 DOR R16 33 23 DORB CMLX 22 E31 E33 D2B 0.1UF 21 D11 CR3 20 D9 D8 11 10 9 6 7 8 16 15 14 13 12 11 10 9 1 2 3 4 5 6 7 8 RN4 50_OHMS 13 4 8 14 3 10 15 2 9 12 16 1 7 RN3 50_OHMS 9 10 11 12 13 14 15 11 8 7 6 5 4 3 2 6 DRVDD GND 12 5 5 6 7 8 9 10 11 12 13 14 13 4 16 14 3 1 15 2 RN2 16 1 50_OHMS RN1 50_OHMS 5 D4 4 D4B 3 D3 2 D3B 1 PAD D5B D5 DVDD DGND D6B D6 D7B D7 D8B CSB 57 1 19 D10B 1 2 18 56 CR2 17 D2 3 GND Rev. 0 16 D9B GND 15 DCOB DCO D0B D0 D1B D1 D2B D2 D3B D3 D4B D4 D5B D5 D6B D6 D7B D7 D8B D8 D9B D9 D10B D10 D11B D11 DORB DOR D1 D3 D5 D7 D9 D11 D0 D2 D4 D6 D8 D10 DOR A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 C1 C2 C3 C4 C5 C6 C7 C8 C9 GNDCD10 GNDAB1 GNDAB2 GNDAB3 GNDAB4 GNDAB5 GNDAB6 GNDAB7 GNDAB8 GNDAB9 GNDAB10 GNDCD1 GNDCD2 GNDCD3 GNDCD4 GNDCD5 GNDCD6 GNDCD7 GNDCD8 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 D1 D2 D3 D4 D5 D6 D7 D8 D9 C10 GNDCD9 D10 11 12 13 14 15 16 17 18 19 20 41 42 43 44 45 46 47 48 49 50 GNDCD10 GNDCD6 GNDCD7 D7 D8 GNDCD1 GNDCD2 GNDCD3 GNDCD4 D2 D3 D4 D5 A1 B1 GNDAB1 B2 GNDAB2 B3 A2 GNDAB3 B4 A3 GNDAB4 B5 GNDAB5 B6 A4 A5 A6 B7 GNDAB7 B8 A8 GNDAB6 GNDAB8 B9 A9 A7 GNDAB9 B10 A10 C1 GNDAB10 D1 C2 C3 C4 C5 C6 GNDCD5 D6 C7 C8 C9 GNDCD8 D9 C10 GNDCD9 D10 11 12 13 14 15 16 17 18 19 20 41 42 43 44 45 46 47 48 49 50 SDO_CHA SDI_CHA SCLK_CHA DCOB D1B D3B D5B D7B D9B D11B D0B D2B D4B D6B D8B D10B DORB HEADERM1469169_1 60 40 59 39 58 38 57 37 56 36 55 35 54 34 53 33 52 32 51 31 30 10 29 9 28 8 27 7 26 6 25 5 24 4 23 3 22 2 21 1 P11 CONNECTS TO J1 HEADERM1469169_1 60 40 59 39 58 38 57 37 56 36 55 35 54 34 53 33 52 32 51 31 30 10 29 9 28 8 27 7 26 6 25 5 24 4 23 3 22 2 21 1 P7 CONNECTS TO J2 CSB1_CHA GND DCO GND 07099-053 GND GND GND AD9626 評価ボード 55 GND 54 53 50 GND GND EGND ADP3338 U10 VAMPX +5V 4 OUT EGND 10UF C11 IN 3 OUT1 + GND L7 2 3 1 GND GND U7 ADP3338 U9 EGND T1 AVDDX 1.8V 1 4 4 OUT EGND VIN VIN FERRITE 2 GND 1 VAMPX VAMP1 IN GND 2 3 GND GND U8 ADP3338 U12 DRVDDX1 1.8V 4 OUT PJ-102A 1UF FERRITE 499 R2 IN P8 L4 3 OUT1 2 GND 1 GND FERRITE AVDDX AVDD1 AD9601：評価用ボードの回路図（2 ページ） L5 DRVDDX GND VIN GND 1 OUT1 2 DRVDDX1 GND GND C9 GND 0.1UF C36 10UF VSPI GND DRVDD GND + ADP3338 U11 + 0.1UF VSPIEXTX 0.1UF C35 3.3V C30 0.1UF C31 0.1UF 0.1UF C39 0.1UF + GND VSPIEXT GND 10UF C54 C29 0.1UF VCLK GND C59 0.1UF C28 0.1UF 0.1UF 0.1UF P6 H1 MTHOLE6 H2 MTHOLE6 H3 MTHOLE6 H4 MTHOLE6 C12 + 10UF C62 0.1UF C66 0.1UF C13 VAMP1 AVDD1 GND GND DRVDD1 GND VSPIEXT1 GND C34 0.1UF C63 0.1UF 0.1UF C67 C64 0.1UF C14 0.1UF 10UF L12 FERRITE L13 FERRITE L14 FERRITE L15 FERRITE GND VAMP C68 + 0.1UF C69 C65 0.1UF VAMP AVDD DRVDD VSPIEXT C58 C70 0.1UF 0.1UF C32 0.1UF C25 L6 0.1UF C72 +5.0V 1.8V 1.8V 3.3V C57 C8 10UF 0.1UF POWER OPTIONS 1UF DRVDD1 1UF R88 C6 L2 3 VIN L3 C2 FERRITE GND C10 1UF 1UF VSPI C4 FERRITE C26 4 OUT OUT1 0.1UF C71 0.1UF C73 C56 C33 0.1UF IN 3 VIN VSPIEXT1 1UF FERRITE 2 GND 1 GND VCLK C27 8 7 6 － 28/33 － 5 C7 4 C1 3 図 55. C3 2 C5 VSPIEXTX 1 100PF 0.1UF C24 0.1UF Rev. 0 07099-054 AVDD AD9626 VSPIEXTX 1UF 1UF 0 C60 P14 P15 DNP SMBMST SMBMST P12 SMBMST R34 GND R35 DNP TINB2 TINB1 GND 50 R48 GND R50 DNP 00 R51 GND 3 1 T7 2 4 5 TINB2 TINB1 2 4 5 3 TOUTB2 TOUT2 TOUTB2 PRI SEC 6 1 GND nc TOUT2 T4 ADT1-1WT R94 00 GND 25 R38 GND 25 R37 49.9 R33 00 R56 00 R53 GND 00 R52 00 R55 VCLK R57 00 E15 5 2 3 SYNCB CLK CLKB U1 .1UF C42 .1UF C47 R62 4.12K R40 DNP OUT1 OUT1B OUT0 OUT0B C43 DNP R39 5 R45 5 AD9515 DNC; 27, 28 VCLK; 1, 4, 17, 20, 21, 24, 26, 29, 30 10K R54 AD9515(Opt_Clk Circuit) PRI SEC ETC1-1-13 00 R36 00 R47 GND R49 DNP P13 SMBMST C40 C41 GND DNP DNP C49 DNP C48 AD9601：評価用ボードの回路図（3 ページ） 0.1UF Operational Amplifier RSET VREF S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 GND 6 7 8 9 10 11 12 13 14 15 16 25 18 19 22 23 GND R44 00 GND RGP RDP 16 VIP 5 VIN 4 RDN 3 RGN 2 1 .1UF Z1 GND 7 100 R58 0.1UF C52 0.1UF C51 GND 240 R60 VAMP GND E16 9 0.1UF C50 0.1UF R46 00 CLK CLK GND R41 00 C53 GND 10 11 12 GND CML E17 100 R59 GND VON VCC 8 GND VOP VCC VAMP C46 R91 00 .1UF 13 10K AD8352 VCM 14 GND 240 R61 6 ENB 15 C37 E14 R42 L11 DNP VCLK VCLK VCLK VCLK VCLK VCLK VCLK VCLK VCLK VCLK VCLK DNP S10 S9 S8 S7 S6 S5 S4 S3 S2 S1 S0 GND GND GND GND GND GND GND GND GND GND GND AD9515 Logic Setup AMPOUT- AMPOUT+ R64 00 R66 00 R70 00 R74 00 10K 00 R72 00 R68 00 R63 00 R65 00 R67 00 R76 00 32 R78 00 GND_PAD R80 00 31 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 R82 00 － 29/33 － R69 00 図 56. R71 00 R43 C45 DNP R84 33 R73 00 E12 R75 00 Rev. 0 E13 R77 00 C44 DNP R79 00 GND L10 DNP R81 00 C76 R83 00 VAMP AD9626 07099-055 CSB_DUT A2 3 GND A1 GND 2 1 A2 3 VSPIEXT R18 10K GND GND R19 10K 2 SDIO_ODM R26 10K GND 1 A1 GND U5 NC7WZ07 U3 NC7WZ16 Y2 4 VSPI SCLK_DTP Y1 5 6 VSPI 5 4 Y2 VCC 6 Y1 VCC R24 1K R25 1K VSPI R27 1K SDO_CHA CSB1_CHA SDI_CHA SCLK_CHA SPI CIRCUITRY 07099-056 VSPIEXT AD9626 図 57. AD9601：評価用ボードの回路図（4 ページ） 表 13. 部品表（BOM） 数量 参照記号 1 パッケージ 説明 メーカー 製品番号 PCB PC ボード、AD9230 カスタマ評価用ボード、Rev. G Moog AD9230revG 7 C1, C3, C4, C5, C6, C7, C10 603 6 C8, C9, C11, C12, C14, C55 C17 6032-28 コンデンサ、1 μF、0603、X5R、セラミック、6.3 V、 Panasonic 10% Kemet コンデンサ、10 μF、タンタル、16 V、10% 402 コンデンサ、2.0 pF、50 V、セラミック、0402、SMD Murata GRM1555C1H2R0GZ01D 402 コンデンサ、0.33 μF、セラミック、X5R、10 V、 10% Murata GRM155R61A334KE15D 402 コンデンサ、120 pF、セラミック、C0G、25 V、5% Murata GRM1555C1H121JA01J 402 コンデンサ、0.1 μF、セラミック、X5R、10 V、10% Murata GRM155R71C104KA88D 1 C27, C32, C33, C62, C63, C64, C71 C28, C29, C30, C31, C65, C70 C21, C22, C23, C24, C25, C26, C34, C35, C36, C39 CR4 603 LED 緑色、SMT、0603、SS-TYPE Panasonic LNJ314G8TRA 1 CR2 Mini 3P ダイオード、30 V、20 mA Agilent HSMS2812 1 F1 1210 ヒューズ、6.0 V、2.2 A トリップ電流のリセットが 可能なヒューズ Tyco/Raychem NANOSMDC110F-2 15 E1, E2, E3, E4, E5, E7, E8, E9, E10, E12, E13, E14, E31, E32, E33 J2, J3 コネクタ、ヘッダ、0.1" Samtec TSW-150-08-G-S SMA end launch コネクタ、SMA PC ボード同軸エンド・ランチ、 Johnson 142 Johnson 142-0701-851 1206 フェライト・ビーズ、BLM、3 A、50 Ω＠100 MHz Murata BLM31PG500SN1L 1 L2, L3, L4, L5, L7, L12, L13, L14, L15, R88 P8 電源ジャック、オス、2.1 mm 電源ジャック dc CUI Inc CP-102A-ND 1 R1 201 抵抗、100 Ω、0201、1/20 W、1% NIC Components NRC02F1000TRF 1 R2 603 抵抗、499 Ω、0603、1/10 W、1% NIC Components NRC06F4990TRF 1 7 6 10 2 10 Rev. 0 － 30/33 － ECJ-1VB0J105K T491C106K016AS AD9626 数量 参照記号 パッケージ 説明 メーカー 製品番号 2 R5, R6 402 抵抗、36 Ω、0402、1/16 W、1% Panasonic ERJ-2GEJ360X 2 R7, R16 402 抵抗、15 Ω、0402、1/16 W、5% Panasonic ERJ-2RKF15R0X 6 R10, R11, R13, R24, R25, R27 R12, R18, R19, R26, R15, C16, C18, C19, C20, R89, R90 RN1, RN2, RN3, RN4 402 抵抗、1 kΩ、0402、1/16 W、1% NIC Components NRC04F1001TRF 402 抵抗、10 kΩ、0402、1/16 W、5% NIC Components NRC04J103TRF 402 抵抗、0 Ω、0402、1/16 W、5% NIC Components NRC04ZOTRF 0402x8 抵抗アレイ、SMT 0402; 0 Ω、¼ W、5%、 RESNEXB-2HV Panasonic EXB2HV050JV L1, L8, L9 603 抵抗、0 Ω、0603、1/10 W、5% NIC Components NRC06ZOTRF 4 7 4 3 1 P9, P10 805 抵抗、0 Ω、0805、1/8 W、1% NIC Components NRC10ZOTRF 1 SW3 スイッチ、ライト・タッチ SMD Panasonic P12937SCT-ND 1 T1 EVQ-Q2F03 W 2020 フェライト・ビーズ、5 A、50 V、190 Ω＠100MHz Murata DLW5BSN191SQ2L 2 T2,T3 CD542 トランス、0.5 W、30 mA Mini-Circuits ADT1-1WT+ 1 U3 6-SC70 IC、バッファ、インバータ、UHS デュアル SC70-6 Fairchild NC7WZ16P6X 1 U5 6-SC70 IC、バッファ、インバータ、UHS デュアル OD 出 力 SC70-6 Fairchild NC7WZ07P6X 1 U7 DO-214AA ダイオード、50 V、2 A Micro Commercial S2A-TPMSTR-ND 1 U8 DO-214AB ダイオード、30 V、3 A（SMC） Micro Commercial SK33-TPMSCT-ND 1 U11 SOT-223 電圧レギュレータ、3.3 V、1.5 A Analog Devices ADP3339AKCZ-3.3 2 U9, U12 SOT-223 電圧レギュレータ、1.8 V、1.5 A Analog Devices ADP3339AKCZ-1.8 1 U4 LFCSP56 AD9230 12 ビット、170/210/250 MSPS、1.8 V ADC、LFCSP-56 Analog Devices AD9230BCPZ-xxx 2 P7, P11 HM-Zd PCB コネクタ、2-Pr、10 カラム、高速、HM-Zd、PC ボー ド・マウント Tyco 6469169-1 以下はインストールしません。 0 C2, C54 TAJD コンデンサ、タンタル、SMT 6032、10 μF、16 V、 10% Kemet T491C106K016AS 0 402 コンデンサ、0.1 μF、セラミック、10% Murata GRM155R71C104KA88D 0 C15, C37, C38, C40, C41, C61, C42, C43, C44, C45, C46, C47, C48, C49, C50, C51, C52, C53, C39, C56, C57, C58, C59, C74, C75, C60, C66, C67, C68, C69, C72 CR1 Led_ss LED 緑色、USS タイプ 0603 Panasonic LNJ314G8TRA 0 CR3 Diode ショットキー・ダイオード Agilent HSMS2812 コネクタ、ヘッダ、0.1" Tyco/Raychem Samtec NANOSMDC110F-2 TSW-150-08-G-S Samtec Johnson TSW-110-08-G-D 142-0701-851 0 0 805 E6, E15, E16, E17, E18, E19, E20 J1 J4 10-pin header SMA 0 L6 1206 0 P12, P13, P14, P15 0 0 Rev. 0 TSW-110-08-G-D コネクタ、PC ボード同軸 SMA エンド・ランチ、 Johnson 142 インダクタ、10 nH Murata BLM31P500S SMA Amphenol RF ARFX1231-ND － 31/33 － AD9626 数量 参照記号 パッケージ 説明 メーカー 製品番号 0 402 抵抗、49.9 Ω Susumu RR0510R-49R9-D 402 抵抗、10 kΩ NIC Components NRC04J103TRF 402 抵抗、5 kΩ NIC Components NRC04F4991TRF 0 R3, R14, R33, R34, R35, R48, R49 R42, R43, R54, R85, R86 R28, R29, R30, R31, R32 R37, R38 402 抵抗、25 Ω NIC Components NRC04F24R9TRF 0 R39, R45 402 抵抗、5 Ω NIC Components NRC04J5R1TRF 0 R58, R59 402 抵抗、100 Ω NIC Components NRC04F1000TRF 0 R60, R61 402 抵抗、240 Ω NIC Components NRC04J241TRF 0 402 抵抗、0 Ω NIC Components NRC04ZOTRF 0 R8, R9, R17, R36, R40, R41, R44, R46, R47, R87, R50, R51, R52, R53, R55, R56, R57, R62, R63, R64, R65, R66, R67, R68, R69, R70, R71, R72, R73, R74, R75, R76, R77, R78, R79, R80, R81, R82, R83, R84 P1, P2, P16, P17 805 抵抗、0 Ω NIC Components NRC10ZOTRF 0 SW1 EVQ-Q2F03W スイッチ、ライト・タッチ SMD Panasonic P12937SCT-ND 0 T4 トランス、RF、0.4～800MHz、SMD ケース・スタ イル CD542 Mini-Circuits ADT1-1WT+ 0 0 0 T5, T6 sm-22 バラン M/A-Com MABA007159-0000 0 0 U2 U6 SOIC-8 Crystal PIC12F629 Microchip Tech Cvhd_956 水晶発振器 PIC12F629-I/SN CVHD_956 0 U10 SOT-223 レギュレータ ADP3339AKCZ-5.0 0 0 0 Z1 U1 P6 16CSP4X4 16CSP8X8 AD8352 AD9515 0 P6 Rev. 0 8 ピン電源コネクタ・ポスト Wieland Z5.530.0825.0 8 ピン電源コネクタ・トップ Wieland 25.602.2853.0 － 32/33 － AD9626 外形寸法 0.60 MAX 14 29 28 15 0.30 MIN 6.50 REF 0.80 MAX 0.65 TYP 0.50 BSC PIN 1 INDICATOR 4.45 4.30 SQ 4.15 EXPOSED PAD (BOTTOM VIEW) 7.75 BSC SQ 0.50 0.40 0.30 12° MAX 1 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF COMPLIANT TO JEDEC STANDARDS MO-220-VLLD-2 図 58. 112805-0 TOP VIEW SEATING PLANE 56 43 42 PIN 1 INDICATOR 1.00 0.85 0.80 0.30 0.23 0.18 0.60 MAX D07099-0-11/07(0)-J 8.00 BSC SQ 56 ピン・リード・フレーム・チップ・スケール・パッケージ［LFCSP_VQ］ 8 mm × 8 mm ボディ、超薄型クワッド （CP-56-2） 寸法単位：mm オーダー・ガイド Model Temperature Range Package Description Package Option AD9626BCPZ-1701 AD9626BCPZ-2101 AD9626BCPZ-2501 AD9626-250EBZ1 −40°C to +85°C −40°C to +85°C −40°C to +85°C 56-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 56-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 56-Lead Lead Frame Chip Scale Package [LFCSP_VQ] CMOS Evaluation Board with AD9626BCPZ-250 CP-56-2 CP-56-2 CP-56-2 1 Z = RoHS 準拠製品 Rev. 0 － 33/33 －