12ビット、370 MSPS/500 MSPS 1.8 V A/Dコンバータ AD9434 特長 機能ブロック図 VREF PWDN AGND AVDD AD9434 REFERENCE CML VIN+ VIN– DRVDD DRGND TRACK-AND-HOLD ADC CORE CLK+ CLK– 12 OUTPUT 12 STAGING LVDS CLOCK MANAGEMENT D11± TO D0± OR+ OR– SERIAL PORT DCO+ DCO– SCLK/DFS SDIO CSB 09383-001 500 MSPS で fIN = 250 MHz まで SNR = 65 dBFS 500 MSPS で fIN = 250 MHz まで ENOB = 10.5 ビット (−1.0 dBFS) 500 MSPS で fIN = 250 MHz まで SFDR = 78 dBc (−1.0 dBFS) 入力バッファを内蔵 優れた直線性 DNL = ±0.5 LSB (typ) INL = ±0.6 LSB (typ) 500 MSPS の LVDS (ANSI-644 レベル) 1 GHz のフル・パワー・アナログ帯域幅 リファレンス電圧を内蔵、外付けデカップリング不要 低消費電力 500 MSPS で 690 mW—LVDS SDR モード 500 MSPS で 660 mW—LVDS DDR モード プログラマブルな入力電圧範囲 (公称) 1.18 V p-p～1.6 V p-p、1.5 V p-p (公称) 1.8 V のアナログ電源およびデジタル電源による動作 選択可能な出力データ・フォーマット (オフセット・バイナリ、2 の補数、グレイ・コード) クロック・デューティ・サイクル・スタビライザを内蔵 プログラマブルなクロックおよびデータ・アライメント機能を持 つデータ・クロック出力を内蔵 図 1. アプリケーション 無線および有線のブロードバンド通信 ケーブル・リバース・パス 通信テスト装置 レーダー・サブシステムと衛星サブシステム パワー・アンプの直線化 AD9434 は最新の BiCMOS プロセスで製造され、56 ピン LFCSP パッケージを採用しており、-40°C～+85°C の工業温度範囲で仕様 が規定されています。このデバイスは、米国特許および国際特許 で保護されています。 概要 製品のハイライト AD9434 は、高性能、低消費電力、使い安さについて最適化され たモノリシック 12 ビット・サンプリングA/Dコンバータです｡こ のデバイスは最大 500 MSPSの変換レートで動作し、広帯域キャ リア・システムとブロードバンド・システムで優れたダイナミッ ク性能を持つように最適化されています｡サンプル・アンド・ホ ールドやリファレンス電圧などの必要なすべての機能を内蔵して 完全な信号変換ソリューションを提供します。VREF ピンを使っ て、内蔵リファレンス電圧をモニタするか、または外部リファレ ンス電圧を提供することができます (SPI ポートを介して外部リフ ァレンス・モードをイネーブルしておく必要があります)。 1. この ADC は、フル性能動作のために 1.8 V のアナログ電源と差動 クロックを必要とします。デジタル出力は、LVDS (ANSI-644) 互 換で、 2 の補数、オフセット・バイナリ・フォーマット、または グレイ・コードをサポートしています。データ・クロック出力は、 適切な出力データ・タイミングで出力されます。 Rev. 0 2. 3. 4. 5. 高性能。 500 MSPS、250 MHz 入力で 65 dBFS SNR を維持。 低消費電力。 500 MSPS で僅か 660 mW の消費電力。 使い安い。 LVDS 出力データと出力クロック信号により、FPGA 技術と のインターフェースが可能。内蔵リファレンス電圧とサンプ ル・アンド・ホールドによりシステム・デザインの柔軟性を 提供。 1.8 V 単電源の使用によりシステム電源デザインを簡素 化。 シリアル・ポート制御。 標準シリアル・ポート・インターフェースにより、データ・ フォーマット、パワーダウン、ゲイン調整、出力テスト・パ ターン生成などの種々の製品機能をサポート。 AD9434 は AD9230 とピン互換であるため、多くのアプリケ ーションで最少のデザイン変更で置換え可能。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2011 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 本 AD9434 目次 特長......................................................................................................... 1 動作原理 ............................................................................................... 19 アプリケーション ................................................................................. 1 アナログ入力とリファレンス電圧................................................ 19 概要......................................................................................................... 1 クロック入力の考慮事項................................................................ 20 機能ブロック図 ..................................................................................... 1 消費電力とパワーダウン・モード................................................ 21 製品のハイライト ................................................................................. 1 デジタル出力 ................................................................................... 21 改訂履歴................................................................................................. 2 タイミング ....................................................................................... 22 仕様......................................................................................................... 3 VREF................................................................................................. 22 DC仕様 ............................................................................................... 3 SPIを使用するAD9434 の設定 ....................................................... 22 AC仕様 ............................................................................................... 4 AD9434 によるAD9230 の置換え................................................... 23 デジタル仕様 ..................................................................................... 5 ハードウェア・インターフェース................................................ 23 スイッチング仕様 ............................................................................. 6 タイミング図 ..................................................................................... 7 SPIを使わない設定.......................................................................... 23 メモリ・マップ ................................................................................... 25 絶対最大定格 ......................................................................................... 8 メモリ・マップ・テーブルの読み方............................................ 25 熱抵抗................................................................................................. 8 予約済みロケーション ................................................................... 25 ESDの注意 ......................................................................................... 8 デフォルト値 ................................................................................... 25 ピン配置およびピン機能説明 ............................................................. 9 代表的な性能特性 ............................................................................... 13 等価回路............................................................................................... 18 ロジック・レベル ........................................................................... 25 外形寸法 ............................................................................................... 28 改訂履歴 3/11—Revision 0: Initial Version Rev. 0 － 2/28 － オーダー・ガイド ........................................................................... 28 AD9434 仕様 DC仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、TMIN = −40°C、TMAX = +85°C、fIN = −1.0 dBFS、フルスケール = 1.5 V。 表 1. Parameter1 Temp AD9434-370 Typ Max Min RESOLUTION ACCURACY No Missing Codes Offset Error Gain Error Differential Nonlinearity (DNL) Integral Nonlinearity (INL) Full 25°C Full 25°C Full 25°C Full 25°C Full Min AD9434-500 Typ Max 12 12 Guaranteed ±0.25 Guaranteed ±0.25 −3.0 +1.0 −3.0 +7.0 −5.0 1.0 −5.0 −0.9 +1.3 mV mV % FS % FS LSB LSB LSB LSB 0.78 V +1.0 +7.0 ±0.5 +0.9 −0.95 ±0.4 −0.92 Bits 1.0 ±0.4 +1.0 ±0.6 +0.92 −1.3 0.78 0.71 Unit INTERNAL REFERENCE VREF Full TEMPERATURE DRIFT Offset Error Gain Error Full Full ANALOG INPUTS (VIN+, VIN−) Differential Input Voltage Range2 Input Common-Mode Voltage Input Resistance (Differential) Input Capacitance (Differential) Full Full Full 25°C 1.18 1.5 1.7 1 1.3 1.6 1.18 1.5 1.7 1 1.3 1.6 V p-p V kΩ pF Full Full 1.75 1.75 1.8 1.8 1.9 1.9 1.75 1.75 1.8 1.8 1.9 1.9 V V Full Full Full 260 88 70 280 100 80 283 100 82 301 114 96 mA mA mA Full Full Full Full 625 595 40 2.5 685 648 50 7 690 657 40 2.5 747 715 50 7 mW mW mW mW POWER SUPPLY AVDD DRVDD Supply Currents IAVDD3 IDRVDD3/SDR Mode4 IDRVDD3/DDR Mode5 Power Dissipation SDR Mode4 DDR Mode5 Standby Mode Power-Down Mode 0.71 0.75 18 0.07 1 0.75 18 0.07 µV/°C %/°C 完全な定義セットとテスト方法についてはアプリケーション・ノート AN-835「高速 A/D コンバータ（ADC）のテストと評価について」を参照してください。 入力範囲は SPI を介して設定することができ、規定された範囲は各設定値の公称値を表しています。メモリ・マップのセクションを参照してください。 IAVDD と IDRVDD は、−1 dBFS、30.3 MHz 正弦波入力を使って定格サンプル・レートで測定。 4 シングル・データレート・モード。これが AD9434 のデフォルト・モードになっています。 5 ダブル・データ・レート・モード。これはユーザ設定機能です。 メモリ・マップのセクションを参照してください。 2 3 Rev. 0 － 3/28 － AD9434 AC仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、TMIN = −40°C、TMAX = +85°C、fIN = −1.0 dBFS、フルスケール = 1.5 V。 表 2. Parameter1, 2 SNR fIN = 30.3 MHz fIN = 70.3 MHz fIN = 100.3 MHz fIN = 250.3 MHz fIN = 450.3 MHz SINAD fIN = 30.3 MHz fIN = 70.3 MHz fIN = 100.3 MHz fIN = 250.3 MHz fIN = 450.3 MHz EFFECTIVE NUMBER OF BITS (ENOB) fIN = 30.3 MHz fIN = 70.3 MHz fIN = 100.3 MHz fIN = 250.3 MHz fIN = 450.3 MHz WORST HARMONIC (SECOND or THIRD) fIN = 30.3 MHz fIN = 70.3 MHz fIN = 100.3 MHz fIN = 250.3 MHz fIN = 450.3 MHz SFDR fIN = 30.3 MHz fIN = 70.3 MHz fIN = 100.3 MHz fIN = 250.3 MHz fIN = 450.3 MHz Temp 25°C 25°C 25°C Full 25°C 25°C 25°C 25°C 25°C Full 25°C 25°C Min AD9434-370 Typ Max Min 66.3 66.2 66.1 AD9434-500 Typ Max 65.9 65.9 65.8 65.3 dBFS dBFS dBFS dBFS dBFS dBFS 64.5 65.5 64.0 65.2 63.5 66.1 66.1 66.0 65.9 65.8 65.8 Unit 65.3 63.7 64.8 62.9 dBFS dBFS dBFS dBFS dBFS dBFS 25°C 25°C 25°C 25°C 25°C 10.7 10.7 10.7 10.6 10.3 10.7 10.6 10.6 10.5 10.2 Bits Bits Bits Bits Bits 25°C 25°C 25°C Full 25°C 25°C −93 −89 −83 −93 −91 −87 −80 −78 −78 −69 dBc dBc dBc dBc dBc dBc 25°C 25°C 25°C Full 25°C 25°C 89 88 83 84 82 83 65.2 64.4 −75 75 −74 dBc dBc dBc dBc dBc dBc 74 79 78 78 68 25°C 25°C 25°C Full 25°C 25°C −90 −90 −91 −85 −82 −84 −83 −82 −85 −78 dBc dBc dBc dBc dBc dBc TWO-TONE IMD fIN1 = 119.5 MHz, fIN2 = 122.5 MHz 25°C −85 −85 dBc ANALOG INPUT BANDWIDTH Full Power 25°C 1 1 GHz WORST OTHER HARMONIC (SFDR EXCLUDING SECOND and THIRD) fIN = 30.3 MHz fIN = 70.3 MHz fIN = 100.3 MHz fIN = 250.3 MHz fIN = 450.3 MHz 1 2 −75 −74 すべての AC 仕様は、CLK+ と CLK−を差動で駆動してテストしています。 完全な定義セットとテスト方法についてはアプリケーション・ノート AN-835「高速 A/D コンバータ（ADC）のテストと評価について」を参照してください。 Rev. 0 － 4/28 － AD9434 デジタル仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、TMIN = −40°C、TMAX = +85°C、fIN = −1.0 dBFS、フルスケール = 1.5 V。 表 3. Parameter1 CLOCK INPUTS Logic Compliance Internal Common-Mode Bias Differential Input Voltage High Level Input (VIH) Low Level Input (VIL) High Level Input Current (IIH) Low Level Input Current (IIL) Input Resistance (Differential) Input Capacitance LOGIC INPUTS Logic 1 Voltage Logic 0 Voltage Logic 1 Input Current (SDIO, CSB) Logic 0 Input Current (SDIO, CSB) Logic 1 Input Current (SCLK, PDWN) Logic 0 Input Current (SCLK, PDWN) Input Capacitance LOGIC OUTPUTS2 VOD Differential Output Voltage VOS Output Offset Voltage Output Coding 1 2 Temp AD9434-370 Typ Max Min Full Full CMOS/LVDS/LVPECL 0.9 Full Full Full Full Full Full 0.2 −1.8 −10 −10 8 Full Full Full Full Full Full 25°C 0.8 × DRVDD Full Full 247 1.125 10 4 1.8 −0.2 +10 +10 12 AD9434-500 Typ Max Min CMOS/LVDS/LVPECL 0.9 0.2 −1.8 −10 −10 8 10 4 1.8 −0.2 +10 +10 12 0.8 × DRVDD 0.2 × DRVDD 0 −60 50 0 4 0.2 × DRVDD 0 −60 50 0 4 454 247 454 1.375 1.125 1.375 Twos complement, Gray code, or offset binary (default) 完全な定義セットとテスト方法についてはアプリケーション・ノート AN-835「高速 A/D コンバータ（ADC）のテストと評価について」を参照してください。 LVDS RTERMINATION = 100 Ω。 Rev. 0 － 5/28 － Unit V V p-p V p-p µA µA kΩ pF V V µA µA µA µA pF mV V AD9434 スイッチング仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、TMIN = −40°C、TMAX = +85°C、fIN = −1.0 dBFS、フルスケール = 1.5 V。 表 4. Parameter Temp Min Maximum Conversion Rate Full 370 Minimum Conversion Rate Full CLK+ Pulse Width High (tCH)1, 2 CLK+ Pulse Width Low (tCL) Output (LVDS—SDR Mode)1 Data Propagation Delay (tPD) Rise Time (tR) (20% to 80%) Fall Time (tF) (20% to 80%) DCO Propagation Delay (tCPD) Data to DCO Skew (tSKEW) Latency Output (LVDS—DDR Mode)2 Data Propagation Delay (tPD) Rise Time (tR) (20% to 80%) Fall Time (tF) (20% to 80%) DCO Propagation Delay (tCPD) Data to DCO Skew (tSKEW) Latency Aperture Time (tA) Aperture Uncertainty (Jitter, tJ) Full Full 1 2 Full 25°C 25°C Full Full Full Full 25°C 25°C Full Full Full 25°C 25°C AD9434-370 Typ Max AD9434-500 Typ Max Unit 50 MSPS 11 11 ns ns 500 MSPS 50 1.1 1.1 11 11 0.9 0.9 0.85 0.15 0.15 0.6 0.15 0.85 0.15 0.15 0.6 0.38 0.15 0.38 15 15 0.6 0.15 0.15 0.6 0.6 0.15 0.15 0.6 −0.07 +0.07 15 0.34 80 図 2 参照。 図 3 参照。 Rev. 0 Min － 6/28 － −0.07 +0.07 15 0.34 80 ns ns ns ns ns Cycles ns ns ns ns ns Cycles ns fs rms AD9434 タイミング図 N–1 tA N+4 N+5 N N+3 VIN+, VIN– N+1 tCH tCL N+2 1/fS CLK+ CLK– tCPD DCO+ DCO– tSKEW tPD Dx+ N – 14 N – 13 N – 12 N – 11 09383-002 N – 15 Dx– 図 2.シングル・データレート・モード N–1 tA N+4 N+5 N N+3 VIN+, VIN– N+1 tCH tCL N+2 1/fS CLK+ CLK– tCPD DCO+ DCO– tSKEW tPD D0/D6+ D6 N – 15 D0 N – 14 D6 N – 14 D0 N – 13 D6 N – 13 D0 N – 12 D6 N – 12 D0 N – 11 D6 N – 11 D0 N – 10 D11 N – 15 D5 N – 14 D11 N – 14 D5 N – 13 D11 N – 13 D5 N – 12 D11 N – 12 D5 N – 11 D11 N – 11 D5 N – 10 D5/D11+ D5/D11– 6 MSBs 6 LSBs 図 3.ダブル・データレート・モード Rev. 0 － 7/28 － 09383-003 D0/D6– AD9434 絶対最大定格 表 5. Parameter Rating Electrical 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒久 的な損傷を与えることがあります。この規定はストレス定格の規 定のみを目的とするものであり、この仕様の動作のセクションに 記載する規定値以上でのデバイス動作を定めたものではありませ ん。デバイスを長時間絶対最大定格状態に置くとデバイスの信頼 性に影響を与えます。 AVDD to AGND −0.3 V to +2.0 V DRVDD to DRGND −0.3 V to +2.0 V AGND to DRGND −0.3 V to +0.3 V AVDD to DRVDD −2.0 V to +2.0 V 熱抵抗 −0.3 V to DRVDD + 0.2 V LFCSP パッケージのエクスポーズド・パドルは、グラウンド・プ レーンにハンダ付けする必要があります。エクスポーズド・パッ ドを PCB にハンダ付けすると、ハンダ接続の信頼性が高くなり、 パッケージの最大熱能力が得られます。 D0+/D0− Through D11+/D11− to DRGND DCO+, DCO− to DRGND OR+, OR− to DRGND CLK+ to AGND CLK− to AGND VIN+ to AGND VIN− to AGND CML to AGND VREF to AGND SDIO to DRGND PDWN to AGND CSB to AGND SCLK/DFS to AGND Environmental Storage Temperature Range Operating Temperature Range Lead Temperature (Soldering, 10 sec) Junction Temperature Rev. 0 −0.3 V to DRVDD + 0.2 V −0.3 V to DRVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to DRVDD + 0.2 V −0.3 V to DRVDD + 0.2 V −0.3 V to DRVDD + 0.2 V −0.3 V to DRVDD + 0.2 V −65°C to +125°C −40°C to +85°C 300°C 表 6. Package Type θJA θJC Unit 56-Lead LFCSP_VQ (CP-56-5) 23.7 1.7 °C/W θJA (typ)と θJC (typ)は、自然空冷の 4 層ボードに対して規定されて います。強制空冷を使うと、放熱量が増えるため、実効的に θJA が小さくなります。また、メタル・パターン、スルー・ホール、 グラウンド・プレーン、電源プレーンとパッケージ・ピンが直接 接触する場合、これらのメタルによっても θJA が小さくなります。 ESDの注意 ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 150°C － 8/28 － AD9434 56 55 54 53 52 51 50 49 48 47 46 45 44 43 D2+ D2– D1+ D1– D0+ D0– DCO+ DCO– DRGND DRVDD AVDD CLK– CLK+ AVDD ピン配置およびピン機能説明 1 2 3 4 5 6 7 8 9 10 11 12 13 14 PIN 1 INDICATOR AD9434 TOP VIEW (Not to Scale) PIN 0 (EXPOSED PADDLE) = AGND 42 41 40 39 38 37 36 35 34 33 32 31 30 29 AVDD AVDD CML AVDD AVDD AVDD VIN– VIN+ AVDD AVDD AVDD VREF AVDD PWDN NOTES 1. DNC = DO NOT CONNECT. DO NOT CONNECT TO THIS PIN. 2. AGND AND DRGND SHOULD BE TIED TO A COMMON QUIET GROUND PLANE. 3. THE EXPOSED PADDLE MUST BE SOLDERED TO A GROUND PLANE. 09383-004 D9– D9+ D10– D10+ D11– D11+ OR– OR+ DRGND DRVDD SDIO SCLK/DFS CSB DNC 15 16 17 18 19 20 21 22 23 24 25 26 27 28 D3– D3+ D4– D4+ D5– D5+ DRVDD DRGND D6– D6+ D7– D7+ D8– D8+ 図 4.ピン配置—シングル・データレート・モード 表 7.ピン機能説明—シングル・データレート・モード ピン番号 0 記号 AGND1 30、32～34、37～39、 41～43、46 7、24、47 8、23、48 35 36 40 AVDD DRVDD DRGND1 VIN+ VIN− CML 44 45 31 28 25 26 CLK+ CLK− VREF DNC SDIO SCLK/DFS 27 29 49 50 51 52 53 54 55 56 1 2 3 4 5 6 9 CSB PWDN DCO− DCO+ D0− D0+ D1− D1+ D2− D2+ D3− D3+ D4− D4+ D5− D5+ D6− Rev. 0 説明 アナログ・グラウンド。エクスポーズド・パッドはグラウンド・プレーンへハンダ付けする必要 があります。 1.8 V アナログ電源。 1.8 V デジタル出力電源。 デジタル出力グラウンド。 アナログ入力―真。 アナログ入力―相補。 同相モード出力。このピンを SPI を介してイネーブルすると、 VIN+/VIN−向けに最適化された内 部バイアス電圧用のリファレンス電圧を出力します。 クロック入力―真。 クロック入力―相補。 リファレンス電圧内部/入力/出力。公称 0.75 V。 未接続。このピンは未接続のままにしてください。 シリアル・ポート・インターフェース (SPI) データ入力/出力 (シリアル・ポート・モード)。 シリアル・ポート・インターフェース・クロック (シリアル・ポート・モード)/データ・フォーマ ット・セレクト (外部ピン・モード)。 シリアル・ポート・チップ・セレクト (アクティブ・ロー)。 チップ・パワーダウン。 データ・クロック出力―相補。 データ・クロック出力―真。 D0 相補出力 (LSB)。 D0 真出力 (LSB)。 D1 相補出力。 D1 真出力。 D2 相補出力。 D2 真出力。 D3 相補出力。 D3 真出力。 D4 相補出力。 D4 真出力。 D5 相補出力。 D5 真出力。 D6 相補出力。 － 9/28 － AD9434 ピン番号 10 11 12 13 14 15 16 17 18 19 20 21 22 1 記号 D6+ D7− D7+ D8− D8+ D9− D9+ D10− D10+ D11− D11+ OR− OR+ 説明 D6 真出力。 D7 相補出力。 D7 真出力。 D8 相補出力。 D8 真出力。 D9 相補出力。 D9 真出力。 D10 相補出力。 D10 真出力。 D11 相補出力 (MSB)。 D11 真出力 (MSB)。 オーバーレンジ相補出力。 オーバーレンジ真出力。 AGND と DRGND は、共通の安定なグラウンド・プレーンへ接続する必要があります。 Rev. 0 － 10/28 － 56 55 54 53 52 51 50 49 48 47 46 45 44 43 D2/D8+ D2/D8– D1/D7+ D1/D7– D0/D6+ D0/D6– DCO+ DCO– DRGND DRVDD AVDD CLK– CLK+ AVDD AD9434 1 2 3 4 5 6 7 8 9 10 11 12 13 14 PIN 1 INDICATOR AD9434 TOP VIEW (Not to Scale) PIN 0 (EXPOSED PADDLE) = AGND 42 41 40 39 38 37 36 35 34 33 32 31 30 29 AVDD AVDD CML AVDD AVDD AVDD VIN– VIN+ AVDD AVDD AVDD VREF AVDD PWDN NOTES 1. DNC = DO NOT CONNECT. DO NOT CONNECT TO THIS PIN. 2. AGND AND DRGND SHOULD BE TIED TO A COMMON QUIET GROUND PLANE. 3. THE EXPOSED PADDLE MUST BE SOLDERED TO A GROUND PLANE. 09383-005 DNC DNC DNC DNC DNC DNC DNC/(OR–) DNC/(OR+) DRGND DRVDD SDIO SCLK/DFS CSB DNC 15 16 17 18 19 20 21 22 23 24 25 26 27 28 D3/D9– D3/D9+ D4/D10– D4/D10+ D5/D11– D5/D11+ DRVDD DRGND OR– OR+ DNC DNC DNC DNC 図 5.ピン配置—ダブル・データレート・モード 表 8.ピン機能説明—ダブル・データレート・モード ピン番号 記号 説明 0 AGND1 アナログ・グラウンド。エクスポーズド・パッドはグラウンド・プレーンへハンダ付けする必要があり ます。 30、32～34、37～39、41 ～43、46 AVDD 1.8 V アナログ電源。 7、24、47 DRVDD 1.8 V デジタル出力電源。 8、23、48 DRGND1 デジタル出力グラウンド。 35 VIN+ アナログ入力―真。 36 VIN− アナログ入力―相補。 40 CML 同相モード出力。このピンを SPI を介してイネーブルすると、 VIN+/VIN−向けに最適化された内部バ イアス電圧用のリファレンス電圧を出力します。 44 CLK+ クロック入力―真。 45 CLK− クロック入力―相補。 31 VREF リファレンス電圧内部/入力/出力。公称 0.75 V。 25 SDIO シリアル・ポート・インターフェース (SPI) データ入力/出力 (シリアル・ポート・モード)。 26 SCLK/DFS シリアル・ポート・インターフェース・クロック (シリアル・ポート・モード)/データ・フォーマッ ト・セレクト (外部ピン・モード)。 27 CSB シリアル・ポート・チップ・セレクト (アクティブ・ロー)。 29 PWDN チップ・パワーダウン。 49 DCO− データ・クロック出力―相補。 50 DCO+ データ・クロック出力―真。 51 D0/D6− D0/D6 相補出力 (LSB)。 52 D0/D6+ D0/D6 真出力 (LSB)。 53 D1/D7− D1/D7 相補出力。 54 D1/D7+ D1/D7 真出力。 55 D2/D8− D2/D8 相補出力。 56 D2/D8+ D2/D8 真出力。 1 D3/D9− D3/D9 相補出力。 2 D3/D9+ D3/D9 真出力。 3 D4/D10− D4/D10 相補出力。 Rev. 0 － 11/28 － AD9434 ピン番号 記号 説明 4 D4/D10+ D4/D10 真出力。 5 D5/D11− D5/D11 相補出力 (MSB)。 6 D5/D11+ D5/D11 真出力 (MSB)。 9 OR− オーバーレンジ相補出力( SPI を介してピン 21 を OR-に再設定すると、このピンはディスエーブルされ ます)。 10 OR+ オーバーレンジ真出力 SPI を介してピン 22 を OR+に再設定すると、このピンはディスエーブルされま す)。 11～20、28 DNC 未接続。これらのピンは未接続のままにしてください。 21 DNC/(OR−) 未接続。これらのピンは未接続のままにしてください(シリアル・ポート・レジスタを介して、このピ ンをオーバーレンジ相補出力に再設定することができます)。 22 DNC/(OR+) 未接続。このピンは未接続のままにしてください (シリアル・ポート・レジスタを介して、このピンを オーバーレンジ真出力に再設定することができます)。 1 AGND と DRGND は、共通の安定なグラウンド・プレーンへ接続する必要があります。 Rev. 0 － 12/28 － AD9434 代表的な性能特性 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、定格サンプル・レート、TA = 25°C、1.5 V p-p 差動入力、AIN = −1 dBFS。 0 0 370MSPS 30.3MHz AT –1.0dBFS SNR: 65.4dB ENOB: 10.7 BITS SFDR: 90dBc –40 –60 –80 –100 20 40 60 80 100 120 FREQUENCY (MHz) 140 160 180 0 20 40 60 80 100 120 140 160 180 200 220 240 FREQUENCY (MHz) 図 9.AD9434-500 64k ポイント・シングル・トーン FFT 500 MSPS、30.3 MHz 0 370MSPS 100.3MHz AT –1.0dBFS SNR: 65.3dB ENOB: 10.7 BITS SFDR: 83dBc –20 500MSPS 100.3MHz AT –1.0dBFS SNR: 64.9dB ENOB: 10.6 BITS SFDR: 84dBc –20 –40 AMPLITUDE (dBFS) –60 –80 –100 –40 –60 –80 20 40 60 80 100 120 FREQUENCY (MHz) 140 160 180 –120 09383-107 0 図 7.AD9434-370 64k ポイント・シングル・トーン FFT 370 MSPS、100.3 MHz 20 40 60 80 100 120 140 160 180 200 220 240 FREQUENCY (MHz) 図 10.AD9434-500 64k ポイント・シングル・トーン FFT 500 MSPS、100.3 MHz 0 0 370MSPS 140.3MHz AT –1.0dBFS SNR: 65.2dB ENOB: 10.7 BITS SFDR: 85dBc –20 500MSPS 140.3MHz AT –1.0dBFS SNR: 64.8dB ENOB: 10.6 BITS SFDR: 79dBc –20 AMPLITUDE (dBFS) –40 –60 –80 –100 –40 –60 –80 –100 0 20 40 60 80 100 120 FREQUENCY (MHz) 140 160 180 09383-108 –120 0 –120 0 20 40 60 80 100 120 140 160 180 200 220 240 FREQUENCY (MHz) 図 8.AD9434-370 64k ポイント・シングル・トーン FFT 370 MSPS、140.3 MHz Rev. 0 09383-110 –100 09383-111 AMPLITUDE (dBFS) –80 –120 0 AMPLITUDE (dBFS) –60 09383-109 0 図 6.AD9434-370 64k ポイント・シングル・トーン FFT 370 MSPS、30.3 MHz –120 –40 –100 09383-106 –120 500MSPS 30.3MHz AT –1.0dBFS SNR: 65.0dB ENOB: 10.7 BITS SFDR: 85dBc –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) –20 図 11.AD9434-500 64k ポイント・シングル・トーン FFT; 500 MSPS、140.3 MHz － 13/28 － AD9434 0 90 –20 85 SFDR (dBc), TA = +25°C 80 –40 SNR/SFDR (dB) –60 –80 75 SFDR (dBc), TA = +85°C 70 SNR (dBFS), TA = –40°C 65 SNR (dBFS), TA = +25°C 60 –100 55 0 20 40 60 80 100 120 140 160 180 200 220 240 FREQUENCY (MHz) 50 09383-112 –120 SNR (dBFS), TA = +85°C 0 50 100 150 200 250 300 350 400 450 500 ANALOG INPUT FREQUECY (MHz) 09383-115 AMPLITUDE (dBFS) SFDR (dBc), TA = –40°C 491.52MSPS 368.3MHz AT –1.0dBFS SNR: 64.0dB ENOB: 10.5 BITS SFDR: 79dBc 図 15.様々な温度での入力周波数 (fIN)対 AD9434-500 シングル・トーン SNR/SFDR 500 MSPS 図 12.AD9434-500 64k ポイント・シングル・トーン 491.52 MSPS、368.3 MHz 0 SFDR (dBc), 30.3MHz 90 –40 SNR/SFDR (dB) AMPLITUDE (dBFS) 100 491.52MSPS 450.3MHz AT –1.0dBFS SNR: 63.5dB ENOB: 10.3 BITS SFDR: 72dBc –20 –60 –80 80 SFDR (dBc), 100.3MHz 70 SNR (dBFS), 30.3MHz 60 SNR (dBFS), 100.3MHz –100 20 40 60 80 100 120 140 160 180 200 220 240 FREQUENCY (MHz) 40 50 100 150 200 250 300 350 400 450 500 550 SAMPLE RATE (MSPS) 図 13.AD9434-500 64k ポイント・シングル・トーン 491.52 MSPS、450.3 MHz 09383-116 0 09383-113 50 –120 図 16.サンプル・レート対 AD9434-370 SNR/SFDR 30.3 MHz、100.3 MHz 100 100 95 SFDR (dBc), TA = –40°C SFDR (dBc), 30.3MHz 90 SFDR (dBc), TA = +25°C 80 75 SNR/SFDR (dB) SFDR (dBc), TA = +85°C SNR (dBFS), TA = –40°C 70 65 SNR (dBFS), TA = +25°C 60 70 60 SNR (dBFS), 100.3MHz 0 50 100 150 200 250 300 350 400 450 500 09383-114 50 ANALOG INPUT FREQUECY (MHz) 40 50 100 150 200 250 300 350 400 450 500 550 SAMPLE RATE (MSPS) 図 14. 様々な温度での入力周波数 (fIN)対 AD9434-370 シングルトーン SNR/SFDR 370 MSPS Rev. 0 SFDR (dBc), 100.3MHz SNR (dBFS), 30.3MHz SNR (dBFS), TA = +85°C 55 50 80 図 17.サンプル・レート対 AD9434-500 SNR/SFDR 30.3 MHz、100.3 MHz － 14/28 － 09383-117 SNR/SFDR (dB) 85 90 AD9434 0.8 100 90 SFDR (dBFS) 0.6 80 0.2 INL (LSB) 60 50 SFDR (dBc) 40 0 –0.2 30 SNR (dB) –0.4 20 –0.6 10 –80 –70 –60 –50 –40 –30 –20 –10 –0.8 –1 09383-118 0 –90 0 AMPLITUDE (dB) 1023 2047 3071 4095 OUTPUT CODE 図 18.入力振幅対 AD9434-370 SNR/SFDR 500 MSPS、140.3 MHz 09383-121 SNR/SFDR (dB) 0.4 SNR (dBFS) 70 図 21.AD9434-500 INL 500 MSPS 0.4 100 90 0.3 SFDR (dBFS) 80 0.2 SNR (dBFS) 60 DNL (LSB) 50 SFDR (dBc) 40 30 SNR (dB) 0.1 0 –0.1 –0.2 20 –80 –70 –60 –50 –40 –30 –20 –10 AMPLITUDE (dB) 0 –0.4 –1 09383-119 0 –90 0.5 0.3 0.4 0.2 0.3 0.1 0.2 DNL (LSB) 0.4 0 –0.1 –0.1 –0.2 –0.4 –0.3 OUTPUT CODE 4095 –0.4 –1 1023 2047 3071 OUTPUT CODE 図 23.AD9434-500 DNL 500 MSPS 図 20.AD9434-370 INL 370 MSPS Rev. 0 0 –0.3 3071 4095 0.1 –0.2 09383-120 INL (LSB) 0.6 2047 3071 図 22.AD9434-370 DNL 370 MSPS 0.5 1023 2047 OUTPUT CODE 図 19.入力振幅対 AD9434-500 SNR/SFDR 500 MSPS、140.3 MHz –0.5 –1 1023 09383-122 –0.3 10 － 15/28 － 4095 09383-123 SNR/SFDR (dB) 70 AD9434 2.5 0 1.17LSB rms AMPLITUDE (dB) 2.0 NUMBER OF HITS (M) 500MSPS fIN1 = 119.5MHz AT –7.0dBFS fIN2 = 122.5MHz AT –7.0dBFS SFDR: 86dBc –20 1.5 1.0 –40 –60 –80 0.5 N–3 N–2 N–1 N N+1 BINS N+2 N+3 MORE –120 09383-124 0 0 100 150 200 250 FREQUENCY (MHz) 図 24.AD9434-370 グラウンド接続入力ヒストグラム 370 MSPS 図 27.AD9434-500 64k ポイント、2 トーン FFT 500 MSPS、119.2 MHz、122.5 MHz 2.5 120 1.24LSB rms IMD3 (dBFS) 100 2.0 SFDR (dBFS) 80 1.5 SFDR (dB) NUMBER OF HITS (M) 50 09383-127 –100 1.0 60 SFDR (dBc) 40 0.5 N–2 N–1 N N+1 BINS N+2 N+3 MORE 0 –90 –50 –40 –30 –20 –10 0 0 120 IMD3 (dBFS) 370MSPS fIN1 = 119.5MHz AT –7.0dBFS fIN2 = 122.5MHz AT –7.0dBFS SFDR: 82dBc –20 100 –40 SFDR (dBFS) 80 SFDR (dB) AMPLITUDE (dB) –60 図 28.入力振幅対 AD9434-370 2 トーン SFDR 370 MSPS、119.5 MHz、122.5 MHz 0 –60 –80 60 SFDR (dBc) 40 –100 0 50 100 150 09383-126 20 FREQUENCY (MHz) 0 –90 –80 –70 –60 –50 –40 –30 –20 –10 AMPLITUDE (dBFS) 図 29.入力振幅対 AD9434-500 2 トーン SFDR 500 MSPS、119.5 MHz、122.5 MHz 図 26.AD9434-370 64k ポイント、2 トーン FFT 370 MSPS、119.5 MHz、122.5 MHZ Rev. 0 –70 AMPLITUDE (dBFS) 図 25.AD9434-500 グラウンド接続入力ヒストグラム 500 MSPS –120 –80 09383-128 N–3 09383-129 0 09383-125 20 － 16/28 － AD9434 80 90 SFDR (dBc) 85 75 SFDR (dBc) SNR/SFDR (dB) SNR/SFDR (dB) 80 75 AD9434, 370MSPS 70 65 SNR (dBFS) AD9434, 500MSPS 70 AD9434, 370MSPS 65 SNR (dBFS) 60 AD9434, 500MSPS 60 55 1.6 1.7 1.8 1.9 2.0 VCM (V) 50 500 09383-130 50 1.5 300 700 IAVDD 200 500 400 300 150 POWER (mW) CURRENT (mA) 600 250 200 IDRVDD 100 0 50 75 100 125 150 175 200 225 250 275 300 325 350 375 400 425 450 475 500 525 550 50 SAMPLE RATE (MSPS) 09383-131 100 図 31.サンプル・レート対電流および消費電力 fIN = 30.3 MHz Rev. 0 800 900 1000 図 32. AD9434-370 と AD9434-500 の SNR/SFDR 370 MSPS と 500 MSPS、AIN を−1.0 dBFS で掃引 800 TOTAL POWER 700 VCM(V) 図 30.同相モード電圧対 SNR/SFDR 370 MSPS、500 MSPS、fIN = 140.3 MHz 350 600 － 17/28 － 09383-132 55 AD9434 等価回路 AVDD DRVDD AVDD DRVDD AVDD 0.9V 15kΩ CLK+ 30kΩ 15kΩ CLK– DRVDD 350Ω 09383-006 09383-009 CSB 図 37.CSB の等価入力回路 図 33.クロック入力 VBOOST AVDD DRVDD CML V+ V– D11– TO D0– D11+ TO D0+ V– V+ 09383-010 AVDD VIN+ AIN+ 500Ω DC 図 38.LVDS 出力 (Dx+、Dx−、OR+、OR−、DCO+、DCO−) AVDD SPI CONTROLLED 500Ω VIN+ AVDD AIN– 20kΩ 09383-007 (00) (01) VREF 図 34.アナログ入力 DC 等価回路 (VCML = ~1.7 V) (10) NOT USED SPI CTRL VREF SELECT 00 = INTERNAL VREF 01 = IMPORT VREF 10 = EXPORT VREF 11 = NOT USED DRVDD SCLK/DFS 09383-011 (11) DRVDD 350Ω 図 39. VREF 入力/出力等価回路 09383-008 30kΩ DRVDD 図 35. SCLK/DFS、PDWN 入力等価回路 DRVDD 30kΩ 350Ω VIN+ SDIO CTRL 図 40. SDIO 入力等価回路 図 36.アナログ入力 AC 等価回路 Rev. 0 － 18/28 － 09383-012 VIN– 1000Ω 09383-025 1.3pF AD9434 動作原理 差動入力構成 最適性能は、AD9434 を差動入力構成で駆動したときに得られま す。ベースバンド・アプリケーションに対しては、AD8138 差動 ドライバが優れた性能とADCに対する柔軟なインターフェースを 提供します。AD8138 の出力同相モード電圧は容易にAVDD/2+ 0.5 Vに設定できるため、ドライバは入力信号の帯域制限用サレンキ ー・フィルタ回路内で構成することができます。 入力ステージには差動 SHA が含まれており、差動モードまたはシ ングルエンド・モードで AC 結合または DC 結合することができ ます。出力ステージのブロックで、データの整列、誤差補正、出 力バッファへのデータの出力が行われます。出力バッファの電源 は分離されているため、出力電圧振幅を調整することができます。 パワーダウン時には、出力バッファはハイ・インピーダンス状態 になります。 アナログ入力とリファレンス電圧 AD9434 のアナログ入力は差動バッファになっています。最適な ダイナミック性能を得るためには、同相モードのセトリング誤差 が対称になるように、VIN+と VIN-を駆動するソース・インピー ダンスが一致している必要があります。アナログ入力は、優れた 広帯域性能を得るように最適化されており、アナログ入力を差動 で駆動することが必要です。アナログ入力をシングルエンド信号 で駆動すると、SNR 性能と SINAD 性能は大幅に低下します。 499Ω 523Ω Rev. 0 AVDD VIN+ 33Ω 499Ω AD8138 AD9434 20pF 0.1µF VIN– 33Ω CML 499Ω 図 41.AD8138 を使用した差動入力の構成 第 2 ナイキスト領域およびそれ以上の入力周波数では、AD9434 の真の性能を得るためには、大部分のアンプの性能は不十分です。 このことは、70 MHz～100 MHz の範囲の周波数をサンプルする IF アンダーサンプリング・アプリケーションの場合に特に当てはま ります。これらのアプリケーションに対しては、入力構成に差動 トランス結合を使用することが推奨されます。トランスを選択す るときは、信号特性を考慮する必要があります。多くの RF トラ ンスは数 MHz より低い周波数で飽和し、また大きな信号電力で もコアの飽和が発生して、歪み発生の原因になります。 どの構成でも、シャント・コンデンサCの値は入力周波数に依存 するため(図 43 参照)、小さくするか、削除する必要があります。 15Ω 1.25V p-p シングルエンドから差動への変換を必要とするアプリケーション に対しては、Mini-Circuits®社の ADT1-1WT のような広帯域トラ ンスを使って差動アナログ入力を用意することができます。両ア ナログ入力は、内蔵リファレンス電圧により公称 1.7 V にセル フ・バイアスされています。 内蔵差動リファレンス電圧が正と負のリファレンス電圧を発生し、 これらの電圧がADCコアの 1.5 V p-p固定スパンを決定します。こ の内蔵リファレンス電圧は、SPI 制御を介して調整することがで きます。詳細については、SPIを使用するAD9434 の設定のセクシ ョンを参照してください。 49.9Ω 09383-013 1V p-p 最終ステージ以外のパイプラインの各ステージは、スイッチド・ コンデンサ DAC に接続された低分解能のフラッシュ ADC とステ ージ間残留アンプ(MDAC)により構成されています。この残留ア ンプは、再生された DAC 出力とパイプライン内の次のステージ に対するフラッシュ入力の差を増幅します。各ステージ内で冗長 な 1 ビットを使って、フラッシュ誤差のデジタル補正を可能にし ています。最終ステージはフラッシュ ADC のみで構成されてい ます。 50Ω 2pF VIN+ AD9434 VIN– 15Ω 0.1µF 09383-014 AD9434 アーキテクチャは、フロントエンドのサンプル・アン ド・ホールド・アンプ(SHA)と、それに続くパイプライン化され たスイッチド・キャパシタ ADC から構成されています。各ステ ージからの量子化された出力は、デジタル補正ロジックで結合さ れて最終的に 12 ビットになります。パイプライン化されたアーキ テクチャにより、新しい入力サンプルに対して最初のステージが 動作すると同時に、残りのステージは先行しているサンプルに対 して動作することができます。サンプリングはクロックの立上が りエッジで行われます。 図 42.差動トランス結合構成 第 2 ナイキスト領域の周波数でトランス結合入力を使う代わりに、 AD8352 差動ドライバを使う方法があります(図 43 参照)。 － 19/28 － AD9434 VCC 0.1µF 0.1µF 0Ω 16 1 ANALOG INPUT 8, 13 11 0.1µF R 2 VIN+ 200Ω RD AD8352 RG 3 0.1µF 200Ω AD9434 C R VIN– CML 4 ANALOG INPUT 5 0Ω 0.1µF 14 10 0.1µF 0.1µF 09383-015 CD 図 43.AD8352 を使用した差動入力構成 クロック入力の考慮事項 0.1µF CLOCK INPUT 50Ω MINI-CIRCUITS ADT1–1WT, 1:1Z 0.1µF XFMR 0.1µF CLOCK INPUT CLK– 240Ω RESISTORS ARE OPTIONAL. AD9510/AD9511/ AD9512/AD9513/ AD9514/AD9515 0.1µF CLOCK INPUT 0.1µF CLK+ CLK 100Ω LVDS DRIVER 0.1µF 0.1µF CLK ADC AD9434 CLK– 50Ω1 RESISTORS ARE OPTIONAL. ADC 図 46.差動 LVDS サンプル・クロック AD9434 0.1µF 240Ω ADC AD9434 図 45.差動 PECL サンプル・クロック 150Ω CLK+ 0.1µF CLK 50Ω1 CLOCK INPUT 50Ω1 100Ω CLK+ 100Ω PECL DRIVER 0.1µF CLOCK INPUT 50Ω1 150Ω 0.1µF CLK 09383-017 図 44 に、AD9434 に対してクロックを入力する際の推奨される方法 を示します。低ジッタのクロック・ソースは、RFトランスを使っ てシングルエンドから差動に変換されます。トランス 2 次側に互 いに逆向きに接続されたショットキ・ダイオードが、AD9434 に 入力されるクロックを約 0.8 Vのピークtoピーク差動に制限します。 この機能は、クロックの大きな電圧振幅がAD9434 の別の部分に 混入することを防止すると同時に、低ジッタ性能にとって重要な、 信号の高速な立上がり時間と立下がり時間を維持します。 AD9510/AD9511/ AD9512/AD9513/ AD9514/AD9515 09383-018 最適性能を得るためには、AD9434 のサンプル・クロック入力 (CLK+と CLK-)を差動信号で駆動する必要があります。信号は、 一般にトランスまたはコンデンサを介して CLK+ピンと CLK-ピン に AC 結合されます。これらのピンは内部で約 0.9 V にバイアス されているため、バイアスを追加する必要はありません。クロッ ク信号を DC 結合する場合は、同相モード電圧を 0.9 V の範囲内 に維持してください。 0.1µF SCHOTTKY DIODES: HSM2812 09383-016 CLK– 図 44.トランス結合差動クロック 低ジッタ・クロックが使用できる場合、もう１つのオプションは 差動PECL信号をサンプル・クロック入力ピンへAC結合すること です(図 45 参照)。 AD9510/AD9511/AD9512/AD9513/AD9514/AD9515 ファミリーのク ロック・ドライバは、優れたジッタ性能を提供します。 アプリケーションによっては、サンプル・クロック入力をシング ルエンド 1.8 V CMOS信号で駆動できる場合があります。このよ うなアプリケーションでは、CLK+ピンをCMOSゲートで直接駆動 し、CLK-ピンは 0.1 μFコンデンサと 39 kΩ抵抗の並列接続により グラウンドへバイパスします( 図 47 参照)。 VCC 0.1µF CLOCK INPUT 50Ω 1 1kΩ AD951x CMOS DRIVER OPTIONAL 0.1µF 100Ω CLK+ ADC AD9434 1kΩ 150Ω RESISTOR IS OPTIONAL. 39kΩ 09383-024 CLK– 0.1µF 図 47.シングルエンド 1.8 V CMOS 入力クロック(最大 200 MHz) Rev. 0 － 20/28 － AD9434 クロック・デューティ・サイクルの考慮事項 消費電力とパワーダウン・モード 一般的な高速 ADC では両クロック・エッジを使って、様々な内 部タイミング信号を発生しています。このため、これらの ADC はクロックのデューティ・サイクルに敏感です。一般に、ダイナ ミック性能特性を維持するためにはクロック・デューティ・サイ クルの許容偏差は 5%以内である必要があります。AD9434 は、非 サンプリング・エッジの再タイミングを行って、公称 50%のデュ ーティ・サイクルを持つ内部クロック信号を発生すために、クロ ックのデューティ・サイクル・スタビライザ(DCS) を内蔵してい ます。この回路により、AD9434 の性能に影響を与えずに広範囲 なクロック入力のデューティ・サイクルを許容することができま す。 図 31 に示すように、AD9434 で消費される電力はサンプル・レー トに比例します。デジタル消費電力は主にDRVDD電源とLVDS出 力ドライバのバイアス電流で決まるため、あまり変わりません。 このデューティ・サイクル・スタビライザは、遅延ロック・ルー プ(DLL)を使って非サンプリング・エッジを再生しています。そ のため、サンプリング周波数が変化すると、DLL が新しいレート にロックするために約 5 µs を必要とします。 クロック・ジッタの考慮事項 高速な高分解能 ADC は、クロック入力の品質に敏感です。与え られた入力周波数(fA)でジッタ(tJ)のみにより発生する SNR 性能の 低下は次式で計算されます。 SNR の低下 = 20 × log10(1/2 × π × fA × tJ) この式で、rmsアパーチャ・ジッタは、クロック入力、アナログ 入力信号、ADCアパーチャ・ジッタ仕様を含む全ジッタ・ソース の 2 乗和平方根を表します。アンダーサンプリング・アプリケー ションは、特にジッタに敏感です(図 48)。 ジッタが AD9434 のダイナミック・レンジに影響を与えるケース では、クロック入力はアナログ信号として扱う必要があります。 クロック・ドライバの電源は ADC 出力ドライバの電源と分離し て、クロック信号がデジタル・ノイズから変調を受けないように する必要があります。低ジッタの水晶制御オシレータは最適なク ロック源です。クロックが別のタイプのソース(ゲーティング、分 周、またはその他の方法)から発生される場合、最終ステップで元 のクロックを使って再タイミングする必要があります。 ジッタ性能の詳細については、ADCにも関係するため、AN-501 アプリケーション・ノートと AN-756 アプリケーション・ノート を参照してください ( http://www.analog.com/jp/index.html)。 130 RMS CLOCK JITTER REQUIREMENT 120 100 16 BITS 90 14 BITS 80 クロック入力を変える方法によるもう 1 つのスタンバイ・モード もサポートされています。クロック・レートが 50 MHz を下回る と、AD9434 はスタンバイ状態になります。この場合、バイアス回 路と内蔵リファレンス電圧は動作を続けますが、デジタル回路は パワーダウンします。クロックを再入力すると、パイプライン・ レイテンシの経過後に AD9434 は通常の動作を再開します。 デジタル出力 デジタル出力とタイミング AD9434 の差動出力は、デフォルトのパワーアップ時にANSI-644 LVDS規格に準拠します。この機能は、SPIを介して低消費電力 (IEEE 1596.3 規格と同様の縮小信号オプション)に変更することが できます。このLVDS 規格はデバイスの全体消費電力をさらに削 減でき、約 39 mWの消費電力を削減します。詳細については、メ モリ・マップのセクションを参照してください。LVDSドライバ の電流は内部で発生され、各出力での出力電流公称値は 3.5 mAに 設定されます。LVDSレシーバ入力に接続される 100 Ω の差動終 端抵抗は、レシーバ側で公称 350 mVの振幅を発生させます。 AD9434 の LVDS 出力は、ノイズの多い環境で優れたスイッチン グ性能を得るために LVDS 機能を持っているカスタム ASIC や FPGA 内にある LVDS レシーバとのインターフェースを可能にし ます。100 Ω の終端抵抗をできるだけレシーバの近くに接続した 1 対１回路の使用が推奨されます。遠端でレシーバ終端がない場合、 または差動パターン配線が良くない場合には、タイミング誤差が 発生します。パターン長を 24 インチ以下に抑え、差動出力パター ンを同じ長さで互いに近い配置にすることが推奨されます。 ANSI 規格 (デフォルト) データ・アイを使用した LVDS 出力例と、 通常のFR-4 材上でパターン長を 24 インチ以下とした場合のタイ ム・インターバル誤差 (TIE) ジッタのヒストグラム例を 図 49 に示 します。 図 50 には、通常のFR-4 材上でパターン長を 24 インチ以 上にした場合の例を示します。TIE ジッタ・ヒストグラムに、エ ッジが理想位置からずれることによるデータ・アイ開口の減少が 反映されていることに注意してください。パターン長が 24 インチ を超える場合に、波形がデザイン上のタイミング条件を満たすか 否かはユーザの判断によります。 12 BITS 70 10 BITS 60 8 BITS 50 40 30 1 0.125ps 0.25ps 0.5ps 1.0ps 2.0ps 10 100 ANALOG INPUT FREQUENCY (MHz) 1000 09383-019 SNR (dB) 110 PDWN (ピン 29) をハイ・レベルにすると、AD9434 はシリアル・ ポート・レジスタ 08 の値に応じて、スタンバイ・モードまたはフ ル・パワーダウン・モードになります。PDWN ピンをロー・レベ ルに戻すと、 AD9434 は通常の動作モードに戻ります。 図 48. 理論 SNR 対入力周波数およびジッタ Rev. 0 － 21/28 － AD9434 14 範囲外表示(OR) 範囲外状態は、アナログ入力電圧がADCの入力範囲を超えた場合 に発生します。OR+とOR− (OR±)は、サンプルされた特定の入力 電圧に対応するデータ出力と一緒に更新されるデジタル出力です。 したがって、 OR±はデジタル・データと同じパイプライン遅延を 持っています。アナログ入力電圧がアナログ入力範囲内にあると き、OR±はロー・レベルになり、アナログ入力電圧がアナログ入 力範囲を超えたときハイ・レベルになります(図 51 参照)。アナロ グ入力が入力範囲内に戻り、かつ次の変換が完了するまでOR±は ハイ・レベルを維持します。OR±とMSBのANDをとって反転する と、オーバーフロー/アンダーフローを区別することができます。 12 400 TIE JITTER HISTOGRAM (Hits) EYE DIAGRAM: VOLTAGE (mV) 500 300 200 100 0 –100 –200 –300 –400 10 8 6 4 2 –500 –2 –1 0 1 2 0 –40 3 TIME (ns) –20 0 20 40 TIME (ps) 09383-020 –3 OR± DATA OUTPUTS 1 1111 1111 1111 0 1111 1111 1111 0 1111 1111 1110 +FS – 1 LSB OR± –FS + 1/2 LSB 12 400 10 200 0 –200 –2 –1 0 1 2 3 タイミング AD9434 は、ラッチされたデータを 7 クロック・サイクルの遅延 後に出力します。データ出力は、クロック信号の立上がりエッジ から 1 伝搬遅延(tPD)後に出力されます。 6 4 TIME (ns) 0 –100 0 TIME (ps) 100 図 50.標準 FR-4 上でパターン長を 24 インチ以上にした ANSI モ ードの LVDS 出力のデータ・アイ、AD9434-500 出力データのデフォルト・フォーマットはオフセット・バイナリ です。出力コーディング・フォーマットの例を 表 12 に示します。 出力データ・フォーマットを 2 の補数に変更する場合は、SPIを使 用するAD9434 の設定 のセクションを参照してください。 AD9434 からのデータのキャプチャに役立てるため、出力クロッ ク信号が用意されています。DCOは出力データのクロックとして 使われ、サンプリング・クロック(CLK)レートに一致しています。 シングル・データレート・モード (SDR)では、AD9434 からのデ ータはクロックで出力され、DCOの立上がりエッジで読出す必要 が あ り ま す 。 ダ ブ ル ・ デ ー タ レ ー ト ・ モ ー ド (DDR) で は 、 AD9434 からのデータはクロックで出力され、DCOの立上がりと 立下がりエッジで読出す必要があります。詳細については、図 2 と 図 3 のタイミング図を参照してください。 出力データレートとピン配置 AD9434 の出力データは、入力クロック信号 (SDR モード)と同じ レートで 12 対のLVDS 出力を駆動するか、または入力クロック信 号の 2 倍のレート(DDR モード)で 6 対のLVDS 出力を駆動するよ うに設定することができます。SDRがデフォルト・モードになっ ています。レジスタ 14 のビット 3 をセットして、デバイスをDDR に再設定することができます (表 13 参照)。 Rev. 0 +FS +FS – 1/2 LSB 図 51.OR±と入力電圧の関係と出力データ 8 09383-021 –600 –3 0000 0000 0001 0000 0000 0000 0000 0000 0000 –FS –FS – 1/2 LSB 2 –400 0 0 1 09383-022 600 TIE JITTER HISTOGRAM (Hits) EYE DIAGRAM: VOLTAGE (mV) 図 49.標準 FR-4 上でパターン長を 24 インチ以下にした ANSI モ ードの LVDS 出力のデータ・アイ、AD9434-500 出力データラインの長さと、それらに接続された負荷を最小にし て AD9434 内部での過渡電圧を抑える必要があります。これらの 過渡電圧はコンバータのダイナミック性能を低下させることがあ ります。AD9434 は、外部レジスタへデータを読込むためのデー タ・クロック出力(DCO)信号を出力します。データ出力は DCO の 立上がりエッジで有効です。 AD9434 の最小変換レートは 50 MSPS です。1 MSPS を下回るクロ ック・レートでは、AD9434 はスタンバイ状態になります。 VREF AD9434 の VREF ピン(ピン 31)を使って、内蔵リファレンス電圧 をモニタするか、または外部リファレンス電圧を提供することが できます (SPI を介して設定しておく必要があります)。内蔵 VREF を使用(ピンを 20 kΩ を介してグラウンドへ接続)、VREF の出力、 VREF の入力の 3 つのオプション設定があります。このピンにはバ イパス・コンデンサを接続しないでください。VREF は内部で補 償されているため、負荷が増えると性能に影響を与えます。 SPIを使用するAD9434 の設定 AD9434 のSPIを使うと、ADC内部の構造化されたレジスタ・スペ ースを介してコンバータの特定の機能または動作を設定すること ができます。この機能により、アプリケーションに応じて、柔軟 性とカスタマイゼーションが強化されます。アドレスは、1 バイ ト・ワード単位でシリアルにアクセス (書込みまたは読出し)され ます。各バイトはさらにフィールドに分割され、メモリ・マップ のセクションにドキュメント化されています。 － 22/28 － AD9434 3 本のピンで、このADCに対するシリアル・ポート・インターフ ェース (SPI)が定義されています。この 3 本のピンは、SCLK/DFS ピン、SDIOピン、CSB ピンです。SCLK/DFS (シリアル・クロッ ク)ピンは、ADCに対する読出し/書込みデータの同期に使用され ます。SDIO (シリアル・データ入力/出力)ピンは 2 つの機能で共 用されるピンであり、内部ADCメモリ・マップ・レジスタに対す るデータの送受信に使われます。CSBはアクティブ・ローのコン トロール信号であり、書込みサイクルと読出しサイクルをイネー ブル/ディスエーブルします(表 9 参照)。 AD9434 によるAD9230 の置換え 多くのアプリケーションで、AD9230 を AD9434 で置換えること ができます。これらのデザインでは、次の重要な相異を考慮する 必要があります。 AD9434 のピン 28 は DNCであるため、未接続のままにして ください。AD9230 のリセット機能は外部ピンから使用でき ませんが、SPI インターフェースを介して使用することがで きます。 ピン 31 は、 AD9434 リファレンス電圧回路に対するインタ ーフェースです。このビットを使って、内蔵リファレンスの モニタまたは外部リファレンス電圧 (公称 0.5 V)の出力が可 能です。内蔵リファレンスを使う場合は、このピンをフロー ティングのままにすることができます。AD9230 の RBIAS 機 能は、AD9434 では不要です。 AD9434 の公称入力電圧範囲は 1.5 V p-pで、これに対して AD9230 の入力範囲は 1.25 V p-pです。 表 9.シリアル・ポート・ピン Mnemonic SCLK SDIO CSB Function SCLK (serial clock) is the serial shift clock in. SCLK is used to synchronize serial interface reads and writes. SDIO (serial data input/output) is a dual-purpose pin. The typical role for this pin is an input and output depending on the instruction being sent and the relative position in the timing frame. CSB (chip select) is an active low control that gates the read and write cycles. データは、MSBファースト・モードまたはLSBファースト・モー ドで送信することができます。MSBファーストはパワーアップ時 のデフォルトであり、設定レジスタを使って変えることができま す。詳細については、http://www.analog.com/jp/index.htmlのアプリ ケーション・ノート AN-877「SPIを使った高速ADCへのインター フェース」を参照してください。 ハードウェア・インターフェース 表 9 に示すピンにより、ユーザの書込みデバイスとAD9434 のシ リアル・ポートとの間の物理インターフェースが構成されていま す。SCLKピンとCSBピンは、SPIインターフェースを使用すると きは入力として機能します。SDIOピンは双方向で、書込みフェー ズでは入力として、リードバック時は出力として、それぞれ機能 します。 このインターフェースは、PROM または PIC®マイクロコントロ ーラからも制御できるように十分な柔軟性を持っています。この 機能により、SPI コントローラ以外を使って ADC を設定する方法 が提供されます。 SPI インターフェースを使用しない場合には、複数の機能間共用 できるピンができるので、デバイス・パワーオン時に外部で AVDDまたはグラウンドに接続すると、特定の機能に対応させる ことができます。SPIを使わない設定のセクションに、AD9434 で サポートしているストラップ接続可能な機能を示します。 SPIを使わない設定 SPI コントロール・レジスタにインターフェースしないアプリケ ーションでは、SCLK/DFS ピンは、独立した CMOS 互換のコント ロール・ピンとして使用することができます。このモードでは、 CSB ピンを AVDD に接続する必要があります。この接続により、 シリアル・ポート・インターフェースがディスエーブルされます。 表 10.モードの選択 Mnemonic SCLK/DFS CSBの立下がりエッジとSCLKの立上がりエッジの組み合わせによ り、フレームの開始が指定されます。シリアル・タイミングの例 とその定義を 図 52 と 表 11 に示します。 命令フェーズでは、16 ビット命令が送信されます。命令フェーズ の後ろにはデータが続き、その長さは W0 ビットと W1 ビットに より指定され、1 バイトまたは複数バイトが可能です。すべての データは 8 ビット・ワードで構成されます。シリアル・データの 各バイトの先頭ビットは、読出しコマンドまたは書込みコマンド のいずれが発行されたかを表示します。これにより、シリアル・ データ入力/出力(SDIO)ピンが入力と出力との間で方向を変えるこ とができます。 Rev. 0 － 23/28 － External Voltage AVDD AGND Configuration Twos complement enabled Offset binary enabled AD9434 tDS tS tHIGH tCLK tDH tH tLOW CSB SCLK DON’T CARE SDIO DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D4 D3 D2 D1 D0 09383-023 DON’T CARE DON’T CARE 図 52.シリアル・ポート・インターフェースのタイミング図 表 11.シリアル・タイミングの定義 Parameter Min (ns) Description tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO 5 2 40 5 2 16 16 1 tDIS_SDIO 5 Setup time between the data and the rising edge of SCLK Hold time between the data and the rising edge of SCLK Period of the clock Setup time between CSB and SCLK Hold time between CSB and SCLK Minimum period that SCLK should be in a logic high state Minimum period that SCLK should be in a logic low state Minimum time for the SDIO pin to switch from an input to an output relative to the SCLK falling edge (not shown in Figure 52) Minimum time for the SDIO pin to switch from an output to an input relative to the SCLK rising edge (not shown in Figure 52) 表 12.出力データ・フォーマット Input (V) Condition (V) Offset Binary Output Mode, D11 to D0 Twos Complement Mode, D11 to D0 OR± VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− < −0.75 − 0.5 LSB = −0.75 =0 = 0.75 > 0.75 + 0.5 LSB 0000 0000 0000 0000 0000 0000 1000 0000 0000 1111 1111 1111 1111 1111 1111 1000 0000 0000 1000 0000 0000 0000 0000 0000 0111 1111 1111 0111 1111 1111 1 0 0 0 1 Rev. 0 － 24/28 － AD9434 メモリ・マップ メモリ・マップ・テーブルの読み方 予約済みロケーション メモリ・マップ・テーブル(表 13)内の各行には 8 ビットのロケー ションがあります。メモリ・マップは大まかに、チップ設定レジ スタ・マップ(アドレス 0x00～アドレス 0x02)、転送レジスタ・マ ップ(アドレス 0xFF)、ADC機能レジスタ・マップ(アドレス 0x08～ 0x2A)の 3 つのセクションに分かれています。 未定義メモリ・ロケーションには、このデータシートに記載する デフォルト値以外の値を書込まないでください。0 と表示された値 を持つアドレスは予約済みと見なす必要があり、パワーアップ時 にこれらのレジスタに 0 を書込んでください。 メモリ・マップのAddr.(Hex) の列はレジスタ・アドレス(16 進値) を、Default Value (Hex)の列は、デフォルトの 16 進値 (レジスタに 書込み済み)を、それぞれ表します。Bit 7 (MSB)の列は、デフォル ト 16 進 値 の 開 始 に な り ま す 。 例 え ば 、 ア ド レ ス 0x2A の OVR_CONFIGは、16 進デフォルト値 0x01 を持ちます。これは、 Bit 7 = 0、Bit 6 = 0、Bit 5 = 0、Bit 4 = 0、Bit 3 = 0、Bit 2 = 0、Bit 1 = 0、Bit 0 = 1 を意味し、2 進で 0000 0001 となります。デフォルト 値により、 OR± 出力がイネーブルされます。Bit 0 = 0 でこのデフ ォルトを上書きすると、OR± 出力がディスエーブルされます。詳 細については、http://www.analog.com/jp/index.htmlのアプリケーシ ョン・ノート AN-877「SPI を使った高速 ADC へのインターフェ ース」を参照してください。 デフォルト値 デバイスのリセット後、クリティカルなレジスタにはデフォルト 値がプリロードされます。これらの値を 表 13 に示します。その 他のレジスタにはデフォルト値がないため、リセット時には前の 値が保持されます。 ロジック・レベル 「ビットをセットする」は、「ビットをロジック 1 に設定する」ま たは「ビットにロジック 1 を書込む」と同じ意味です。同様に 「ビットをクリアする」は、「ビットをロジック 0 に設定する」ま たは「ビットにロジック 0 を書込む」と同じ意味です。 表 13.メモリ・マップ・レジスタ Addr. Register Name (Hex) Chip Configuration Registers Bit 7 (MSB) 00 CHIP_PORT_CONFIG 0 01 CHIP_ID 02 CHIP_GRADE Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 LSB first Soft reset 1 1 Soft reset LSB first Bit 0 (LSB) Default Value (Hex) 0 0x18 The nibbles should be mirrored by the user so that LSB or MSB first mode registers correctly, regardless of shift mode. Read only Default is a unique chip ID, different for each device. This is a readonly register. 8-bit chip ID, Bits[7:0] = 0x6A 0 0 0 Speed grade: 00 = 500 MSPS 01 = 370 MSPS 0 0 0 0 0 0 0 PDWN: 0 = full (default) 1= standby 0 0 Default Notes/ Comments X1 X1 X1 Read only Child ID used to differentiate graded devices. 0 0 SW transfer 0x00 Synchronously transfers data from the master shift register to the slave. Internal power-down mode: 000 = normal (power-up, default) 001 = full power-down 010 = standby 011 = normal (power-up) Note that external PDWN pin overrides this setting 0x00 Determines various generic modes of chip operation. Transfer Register FF DEVICE_UPDATE ADC Functions Registers 08 Rev. 0 Modes － 25/28 － AD9434 Addr. (Hex) Register Name 10 Offset 0D TEST_IO (For user-defined mode only, set Bits[3:0] = 1000) 00 = Pattern 1 only 01 = toggle P1/P2 10 = toggle P1/0000 11 = toggle P1/P2/ 0000 Reset PN23 gen: 1 = on 0 = off (default) Reset PN9 gen: 1 = on 0 = off (default) 0F AIN_CONFIG 0 0 0 14 OUTPUT_MODE 0 0 15 OUTPUT_ADJUST 0 16 OUTPUT_PHASE 17 FLEX_OUTPUT_DELAY Rev. 0 Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 (LSB) Default Value (Hex) Default Notes/ Comments 0x00 Device offset trim: codes are relative to the output resolution. Output test mode: 0000 = off (default) 0001 = midscale short 0010 = +FS short 0011 = −FS short 0100 = checkerboard output 0101 = PN23 sequence 0110 = PN9 0111 = one/zero word toggle 1000 = user defined 1001 = unused 1010 = unused 1011 = unused 1100 = unused (Format determined by OUTPUT_MODE) 0x00 When set, the test data is placed on the output pins in place of normal data. Set pattern values: P1 = Reg 0x19, Reg 0x1A P2 = Reg 0x1B, Reg 0x1C. 0 0 Analog input disable: 1 = on 0 = off (default) 0 0x00 0 Output enable: 0= enable (default) 1= disable DDR: 1= enabled 0= disabled (default) Output invert: 1 = on 0 = off (default) Data format select: 00 = offset binary (default) 01 = twos complement 10 = Gray code 0 0 0 LVDS course adjust: 0= 3.5 mA (default) 1= 2.0 mA Output clock polarity 1= inverted 0= normal (default) 0 0 0 0 Output delay enable: 0= enable 1= disable 0 0 0 8-bit device offset adjustment [7:0] 0111 111 = +127 codes 0000 0000 = 0 codes 1000 0000 = −128 codes － 26/28 － 0 LVDS fine adjust: 001 = 3.50 mA 010 = 3.25 mA 011 = 3.00 mA 100 = 2.75 mA 101 = 2.50 mA 110 = 2.25 mA 111 = 2.00 mA 0 0 Output clock delay: 0000 = 0 0001 = −1/10 0010 = −2/10 0011 = −3/10 0100 = reserved 0101 = +5/10 0110 = +4/10 0111 = +3/10 1000 = +2/10 1001 = +1/10 0 0x00 0 0x00 0 0x00 0x00 Shown as fractional value of sampling clock period that is subtracted or added to initial tSKEW, see Figure 2. AD9434 Register Name 18 FLEX_VREF VREF select 00 = internal VREF (20 kΩ pull-down) 01 = import VREF (0.59 V to 0.8 V on VREF pin) 10 = export VREF (from internal reference) 11 = not used 0 19 USER_PATT1_LSB B7 B6 B5 B4 B3 B2 B1 B0 0x00 User-defined pattern, 1 LSB. 1A USER_PATT1_MSB B7 B6 B5 B4 B3 B2 B1 B0 0x00 User-defined pattern, 1 MSB. 1B USER_PATT2_LSB B7 B6 B5 B4 B3 B2 B1 B0 0x00 User-defined pattern, 2 LSBs. 1C USER_PATT2_MSB B7 B6 B5 B4 B3 B2 B1 B0 0x00 User-defined pattern, 2 MSBs. 2A OVR_CONFIG 0 0 0 0 0 0 OR± position (DDR mode only): 0= Pin 9, Pin 10 1= Pin 21, Pin 22 OR± enable: 1 = on (default) 0 = off 0x01 2C Input coupling 0 0 0 0 0 DC coupling enable 0 0 0x00 1 Bit 7 (MSB) Bit 6 Bit 5 Bit 4 Bit 3 Bit 1 Input voltage range setting: 00000 = 1.5000 V 00001 = 1.4919 V … 11110 = 1.2571 V 11111 = 1.2490 V X = don’t care。 Rev. 0 Bit 2 Bit 0 (LSB) Default Value (Hex) Addr. (Hex) － 27/28 － Default Notes/ Comments 0x00 Default is ac coupling. AD9434 外形寸法 8.10 8.00 SQ 7.90 0.30 0.23 0.18 0.60 MAX 0.60 MAX 43 PIN 1 INDICATOR 7.85 7.75 SQ 7.65 PIN 1 INDICATOR 56 42 1 0.50 BSC EXPOSED PAD 5.25 5.10 SQ 4.95 14 29 1.00 0.85 0.80 12° MAX 0.80 MAX 0.65 TYP 0.50 0.40 0.30 15 BOTTOM VIEW 0.05 MAX 0.02 NOM COPLANARITY 0.20 REF 0.08 SEATING PLANE 0.25 MIN 6.50 REF FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-VLLD-2 081809-B TOP VIEW 28 図 53.56 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ] 8 mm × 8 mm ボディ、極薄クワッド (CP-56-5) 寸法: mm オーダー・ガイド Model1 Temperature Range Package Description Package Option AD9434BCPZ-370 AD9434BCPZRL7-370 AD9434BCPZ-500 AD9434BCPZRL7-500 AD9434-370EBZ AD9434-500EBZ −40°C to +85°C −40°C to +85°C −40°C to +85°C −40°C to +85°C 56-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 56-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 56-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 56-Lead Lead Frame Chip Scale Package [LFCSP_VQ] LVDS Evaluation Board with AD9434BCPZ-370 LVDS Evaluation Board with AD9434BCPZ-500 CP-56-5 CP-56-5 CP-56-5 CP-56-5 1 Z = RoHS C 準拠製品 Rev. 0 － 28/28 －