500 MSPS、1.8 Vの 8ビットA/Dコンバータ AD9484 機能ブロック図 特長 VREF AGND PWDN AVDD AD9484 REFERENCE CML VIN+ VIN– DRVDD DRGND TRACK-AND-HOLD ADC CORE CLK+ CLK– 8 OUTPUT STAGING LVDS CLOCK MANAGEMENT 8 D7± TO D0± OR+ OR– SERIAL PORT DCO+ DCO– SCLK/DFS SDIO CSB 09615-001 500 MSPS で fIN = 250 MHz まで SNR = 47 dBFS 500 MSPS で fIN = 250 MHz まで ENOB = 7.5 ビット (−1.0 dBFS) 500 MSPS で fIN = 250 MHz まで SFDR = 79 dBc (−1.0 dBFS) 入力バッファを内蔵 優れた直線性 DNL = ±0.1 LSB (typ) INL = ±0.1 LSB (typ) 500 MSPS の LVDS (ANSI-644 レベル) 1 GHz のフル・パワー・アナログ帯域幅 リファレンス電圧を内蔵、外付けデカップリング不要 低消費電力 500 MSPS で 670 mW —LVDS SDR 出力 設定可能な入力電圧範囲 (公称) 1.18 V p-p～1.6 V p-p、公称 1.5 V p-p 1.8 V のアナログ電源およびデジタル電源による動作 選択可能な出力データ・フォーマット (オフセット・バイナリ、2 の補数、グレイ・コード) クロック・デューティ・サイクル・スタビライザを内蔵 データ・キャプチャ・クロックを内蔵 図 1. アプリケーション 無線および有線のブロードバンド通信 ケーブル・リバース・パス 通信テスト装置 低価格デジタル・オシロスコープ 衛星サブシステム パワー・アンプの直線化 概要 AD9484 は、高性能、低消費電力、使い安さについて最適化され たモノリシック 8 ビット・サンプリング A/D コンバータです｡こ のデバイスは最大 500 MSPS の変換レートで動作し、広帯域キャ リア・システムとブロードバンド・システムで優れたダイナミッ ク性能を持つように最適化されています｡サンプル・アンド・ホ ールドやリファレンス電圧などの必要なすべての機能を内蔵して 完全な信号変換ソリューションを提供します。VREF ピンを使っ て、内蔵リファレンス電圧をモニタするか、または外部リファレ ンス電圧を提供することができます (SPI ポートを介して外部リフ ァレンス・モードをイネーブルしておく必要があります)。 この ADC は、フル性能動作のために 1.8 V のアナログ電源と差動 クロックを必要とします。デジタル出力は、LVDS (ANSI-644) 互 換で、 2 の補数、オフセット・バイナリ・フォーマット、または グレイ・コードをサポートしています。データ・クロック出力は、 適切な出力データ・タイミングで出力されます。 Rev. A AD9484 は最新の BiCMOS プロセスで製造され、56 ピン LFCSP パ ッケージを採用しており、-40°C～+85°C の工業温度範囲で仕様が 規定されています。このデバイスは、米国特許により保護されて います。 製品のハイライト 1. 2. 3. 高性能。 500 MSPS、250 MHz 入力で 47 dBFS SNR を維持。 使い安い。 LVDS 出力データと出力クロック信号により、現在の FPGA 技術とのインターフェースが可能。内蔵リファレンス電圧と サンプル・アンド・ホールドによりシステム・デザインの柔 軟性を提供。 1.8 V 単電源の使用によりシステム電源デザイン を簡素化。 シリアル・ポート制御。 標準シリアル・ポート・インターフェースにより、データ・ フォーマット、パワーダウン、ゲイン調整、出力テスト・パ ターン生成などの種々の製品機能をサポート。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に 関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、 アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様 は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2011 Analog Devices, Inc. All rights reserved. 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 AD9484 目次 特長 ....................................................................................................... 1 動作原理 ............................................................................................. 14 アプリケーション ................................................................................ 1 アナログ入力とリファレンス電圧 .............................................. 14 機能ブロック図 .................................................................................... 1 クロック入力の考慮事項.............................................................. 15 概要 ....................................................................................................... 1 消費電力とパワーダウン・モード .............................................. 16 製品のハイライト ................................................................................ 1 デジタル出力 ................................................................................. 16 改訂履歴 ............................................................................................... 2 タイミング ..................................................................................... 17 仕様 ....................................................................................................... 3 VREF .............................................................................................. 17 DC 仕様 ............................................................................................. 3 SPI を使用する AD9484 の設定 .................................................... 18 AC 仕様 ............................................................................................. 4 ハードウェア・インターフェース .............................................. 18 デジタル仕様.................................................................................... 5 SPI を使わない設定 ....................................................................... 18 スイッチング仕様 ............................................................................ 6 メモリ・マップ ................................................................................. 20 絶対最大定格........................................................................................ 7 メモリ・マップ・テーブルの読み方 .......................................... 20 熱抵抗 ............................................................................................... 7 予約済みロケーション.................................................................. 20 ESD の注意 ....................................................................................... 7 デフォルト値 ................................................................................. 20 ピン配置およびピン機能説明............................................................. 8 ロジック・レベル ......................................................................... 20 代表的な性能特性 .............................................................................. 10 外形寸法 ............................................................................................. 23 等価回路 ............................................................................................. 13 オーダー・ガイド ......................................................................... 23 改訂履歴 6/11—Rev. 0 to Rev. A Change to General Description Section ...............................................1 Change to Aperture Time Parameter in Table 4 ....................................6 Change to Figure 34 ..........................................................................16 Changes to Register 17 and Register 18 in Table 12...........................20 3/11—Revision 0: Initial Version Rev. A － 2/23 － AD9484 仕様 DC 仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、TMIN = −40°C、TMAX = +85°C、fIN = −1.0 dBFS、フルスケール = 1.5 V。 表 1. Parameter1 RESOLUTION ACCURACY No Missing Codes Offset Error Gain Error Differential Nonlinearity (DNL) Integral Nonlinearity (INL) Temp Full 25°C Full 25°C Full 25°C Full 25°C Full Min Typ 8 Max Guaranteed 0 −3.0 +0.15 mV mV % FS % FS LSB LSB LSB LSB 0.78 V +3.0 1.0 −5.0 +7.0 ±0.13 −0.25 +0.25 ±0.1 −0.15 Unit Bits INTERNAL REFERENCE VREF Full TEMPERATURE DRIFT Offset Error Gain Error Full Full ANALOG INPUTS (VIN+, VIN−) Differential Input Voltage Range2 Input Common-Mode Voltage Input Resistance (Differential) Input Capacitance (Differential) Full Full Full Full 1.18 1.5 1.7 1 1.3 1.6 V p-p V kΩ pF Full Full 1.75 1.75 1.8 1.8 1.9 1.9 V V Full Full 283 89 300 100 mA mA Full Full Full 670 40 2.5 720 50 7 mW mW mW POWER SUPPLY AVDD DRVDD Supply Currents IAVDD3 IDRVDD3/SDR Mode4 Power Dissipation SDR Mode4 Standby Mode Power-Down Mode 0.71 0.75 18 0.07 µV/°C %/°C 完全な定義とこれらのテストの実施方法についてはアプリケーション・ノート AN-835「高速 A/D コンバータ（ADC）のテストと評価について」（和文 Rev.0 / 最新版 は英文をご覧ください）を参照してください。 2 入力範囲は SPI を介して設定し、規定範囲は各設定値の公称値を反映しています。 メモリ・マップのセクションを参照してください。 3 IAVDD と IDRVDD は、 −1 dBFS、10.3 MHz の正弦波を入力し、定格サンプル・レートで測定。 4 シングル・データ・レート・モード。これは AD9484 のデフォルト・モードになっています。 1 Rev. A － 3/23 － AD9484 AC 仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、TMIN = −40°C、TMAX = +85°C、fIN = −1.0 dBFS、フルスケール = 1.5 V。 表 2. Parameter1, 2 SNR fIN = 30.3 MHz fIN = 70.3 MHz fIN = 100.3 MHz Temp 25°C 25°C 25°C Full 25°C 25°C fIN = 250.3 MHz fIN = 450.3 MHz SINAD fIN = 30.3 MHz fIN = 70.3 MHz fIN = 100.3 MHz 25°C 25°C 25°C Full 25°C 25°C fIN = 250.3 MHz fIN = 450.3 MHz EFFECTIVE NUMBER OF BITS (ENOB) fIN = 30.3 MHz fIN = 70.3 MHz fIN = 100.3 MHz fIN = 250.3 MHz fIN = 450.3 MHz WORST HARMONIC (SECOND or THIRD) fIN = 30.3 MHz fIN = 70.3 MHz fIN = 100.3 MHz fIN = 250.3 MHz fIN = 450.3 MHz SFDR fIN = 30.3 MHz fIN = 70.3 MHz fIN = 100.3 MHz fIN = 250.3 MHz fIN = 450.3 MHz WORST OTHER HARMONIC (SFDR EXCLUDING SECOND and THIRD) fIN = 30.3 MHz fIN = 70.3 MHz fIN = 100.3 MHz Min Typ Max 47.0 47.0 47.0 Unit dBFS dBFS dBFS dBFS dBFS dBFS 46.5 47.0 46.9 47.0 47.0 47.0 47.0 46.9 dBFS dBFS dBFS dBFS dBFS dBFS 25°C 25°C 25°C 25°C 25°C 7.5 7.5 7.5 7.5 7.5 Bits Bits Bits Bits Bits 25°C 25°C 25°C Full 25°C 25°C −87 −86 −87 dBc dBc dBc dBc dBc dBc 25°C 25°C 25°C Full 25°C 25°C 82 81 82 46.4 −75 83 70 dBc dBc dBc dBc dBc dBc 75 79 70 25°C 25°C 25°C Full 25°C 25°C −82 −81 −82 79 77 dBc dBc dBc dBc dBc dBc TWO-TONE IMD fIN1 = 119.5 MHz, fIN2 = 122.5 MHz 25°C −77 dBc ANALOG INPUT BANDWIDTH Full Power 25°C 1 GHz fIN = 250.3 MHz fIN = 450.3 MHz 1 2 −75 すべての AC 仕様は、CLK+と CLK−を差動駆動してテストしています。 完全な定義とこれらのテストの実施方法についてはアプリケーション・ノート AN-835「高速 A/D コンバータ（ADC）のテストと評価について」（和文 Rev.0 / 最新版 は英文をご覧ください）を参照してください。 Rev. A － 4/23 － AD9484 デジタル仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、TMIN = −40°C、TMAX = +85°C、fIN = −1.0 dBFS、フルスケール = 1.5 V。 表 3. Parameter1 CLOCK INPUTS Logic Compliance Internal Common-Mode Bias Differential Input Voltage High Level Input (VIH) Low Level Input (VIL) High Level Input Current (IIH) Low Level Input Current (IIL) Input Resistance (Differential) Input Capacitance LOGIC INPUTS Logic 1 Voltage Logic 0 Voltage Logic 1 Input Current (SDIO, CSB) Logic 0 Input Current (SDIO, CSB) Logic 1 Input Current (SCLK, PDWN) Logic 0 Input Current (SCLK, PDWN) Input Capacitance LOGIC OUTPUTS2 VOD Differential Output Voltage VOS Output Offset Voltage Output Coding Temp Min Full Full Typ Max CMOS/LVDS/LVPECL 0.9 Full Full Full Full Full Full 0.2 −1.8 −10 −10 8 Full Full Full Full Full Full Full 0.8 × DRVDD Full Full 247 1.125 10 4 1.8 −0.2 +10 +10 12 0.2 × DRVDD 0 −60 50 0 4 454 1.375 Unit V V p-p V p-p µA µA kΩ pF V V µA µA µA µA pF mV V 完全な定義とこれらのテストの実施方法についてはアプリケーション・ノート AN-835「高速 A/D コンバータ（ADC）のテストと評価について」（和文 Rev.0 / 最新版 は英文をご覧ください）を参照してください。 2 LVDS RTERMINATION = 100 Ω. 1 Rev. A － 5/23 － AD9484 スイッチング仕様 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、TMIN = −40°C、TMAX = +85°C、fIN = −1.0 dBFS、フルスケール = 1.5 V。 表 4. Parameter Maximum Conversion Rate Temp Full Minimum Conversion Rate Full CLK+ Pulse Width High (tCH)1 CLK+ Pulse Width Low (tCL)1 Output (LVDS—SDR)1 Data Propagation Delay (tPD) Rise Time (tR) (20% to 80%) Fall Time (tF) (20% to 80%) DCO Propagation Delay (tCPD) Data to DCO Skew (tSKEW) Latency Aperture Time (tA) Aperture Uncertainty (Jitter, tJ) Full Full 1 Min 500 Typ 0.9 0.9 Full 25°C 25°C Full Full Full 25°C 25°C Max Unit MSPS 50 MSPS 11 11 ns ns 0.85 0.15 0.15 0.6 −0.07 +0.07 15 0.85 80 ns ns ns ns ns Clock cycles ns fs rms 図 2 参照。 タイミング図 N–1 tA N+4 N+5 N N+3 VIN+, VIN– N+1 tCH tCL N+2 1/fS CLK+ CLK– tCPD DCO+ DCO– tSKEW tPD N – 15 N – 14 Dx– 図 2.タイミング図 Rev. A － 6/23 － N – 13 N – 12 N – 11 09615-002 Dx+ AD9484 絶対最大定格 表 5. Parameter Electrical AVDD to AGND Rating −0.3 V to +2.0 V DRVDD to DRGND −0.3 V to +2.0 V AGND to DRGND −0.3 V to +0.3 V AVDD to DRVDD D0+/D0− through D7+/D7− to DRGND DCO+, DCO− to DRGND OR+, OR− to DRGND CLK+ to AGND CLK− to AGND VIN+ to AGND VIN− to AGND SDIO/DCS to DRGND PDWN to AGND CSB to AGND SCLK/DFS to AGND CML to AGND VREF to AGND Environmental Storage Temperature Range Operating Temperature Range Lead Temperature (Soldering, 10 sec) Junction Temperature Rev. A −2.0 V to +2.0 V −0.3 V to DRVDD + 0.2 V −0.3 V to DRVDD + 0.2 V −0.3 V to DRVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to DRVDD + 0.2 V −0.3 V to DRVDD + 0.2 V −0.3 V to DRVDD + 0.2 V −0.3 V to DRVDD + 0.2 V −0.3 V to AVDD + 0.2 V −0.3 V to AVDD + 0.2 V −65°C to +125°C −40°C to +85°C 300°C 上記の絶対最大定格を超えるストレスを加えるとデバイスに恒久 的な損傷を与えることがあります。この規定はストレス定格の規 定のみを目的とするものであり、この仕様の動作のセクションに 記載する規定値以上でのデバイス動作を定めたものではありませ ん。デバイスを長時間絶対最大定格状態に置くとデバイスの信頼 性に影響を与えます。 熱抵抗 LFCSP パッケージのエクスポーズド・パドルは、グラウンド・プ レーンにハンダ付けする必要があります。エクスポーズド・パッ ドを PCB にハンダ付けすると、ハンダ接続の信頼性が高くなり、 パッケージの最大熱能力が得られます。 表 6. Package Type 56-Lead LFCSP_VQ (CP-56-5) θJA 23.7 θJC 1.7 Unit °C/W θJA と θJC の typ 値は自然空冷の 4 層ボードに対して規定されます。 空気流があると放熱効果が良くなり θJA が小さくなります。また、 メタル・パターン、スルー・ホール、グラウンド・プレーン、電 源プレーンとパッケージ・ピンが直接接触する場合、これらのメ タルによっても θJA が小さくなります。 ESD の注意 ESD（静電放電）の影響を受けやすいデバイスで す。電荷を帯びたデバイスや回路ボードは、検知さ れないまま放電することがあります。本製品は当社 独自の特許技術である ESD 保護回路を内蔵してはい ますが、デバイスが高エネルギーの静電放電を被っ た場合、損傷を生じる可能性があります。したがっ て、性能劣化や機能低下を防止するため、ESD に対 する適切な予防措置を講じることをお勧めします。 150°C － 7/23 － AD9484 56 55 54 53 52 51 50 49 48 47 46 45 44 43 DNC DNC DNC DNC DNC DNC DCO+ DCO– DRGND DRVDD AVDD CLK– CLK+ AVDD ピン配置およびピン機能説明 1 2 3 4 5 6 7 8 9 10 11 12 13 14 PIN 1 INDICATOR AD9484 TOP VIEW (Not to Scale) PIN 0 (EXPOSED PADDLE) = AGND 42 41 40 39 38 37 36 35 34 33 32 31 30 29 AVDD AVDD CML AVDD AVDD AVDD VIN– VIN+ AVDD AVDD AVDD VREF AVDD PWDN NOTES 1. DNC = DO NOT CONNECT. DO NOT CONNECT TO THIS PIN. 2. AGND AND DRGND SHOULD BE TIED TO A COMMON QUIET GROUND PLANE. 3. THE EXPOSED PADDLE MUST BE SOLDERED TO A GROUND PLANE. 09615-003 D5– D5+ D6– D6+ D7– D7+ OR– OR+ DRGND DRVDD SDIO SCLK/DFS CSB DNC 15 16 17 18 19 20 21 22 23 24 25 26 27 28 DNC DNC D0– D0+ D1– D1+ DRVDD DRGND D2– D2+ D3– D3+ D4– D4+ 図 3.ピン配置 表 7.ピン機能の説明 ピン番号 記号 説明 0 AGND1 アナログ・グラウンド。エクスポーズド・パッドはグラウンド・プレーンに接続する必要があり ます。 30、32 to 34、37 to 39、41 to 43、46 AVDD 1.8 V のアナログ電源。 7、24、47 DRVDD 1.8 V のデジタル出力電源。 8、23、48 35 DRGND1 デジタル出力グラウンド。 VIN+ アナログ入力―非反転。 36 VIN− アナログ入力―反転。 40 CML 同相モード出力。このピンは SPI 経由でイネーブルされ、VIN+/VIN−の内部バイアス電圧を最適化 するためのリファレンス電圧を供給します。 44 CLK+ クロック入力―非反転。 45 CLK− クロック入力―反転。 31 VREF 内蔵リファレンス電圧入力/出力。公称 0.75 V。 1、2、28、51 to 56 DNC 接続なしこのピンは接続しないでください。このピンはフローティングのままにしておく必要が あります。 25 SDIO シリアル・ポート・インターフェース (SPI) のデータ入力/出力。 26 SCLK/DFS シリアル・ポート・インターフェース・クロック (シリアル・ポート・モード)/データ・フォーマ ット・セレクト (外部ピン・モード)。 27 CSB シリアル・ポート・チップ・セレクト (アクティブ・ロー)。 29 PWDN チップ・パワーダウン。 49 DCO− データ・クロック出力―反転。 50 DCO+ データ・クロック出力―非反転。 3 D0− D0 反転出力 (LSB)。 4 D0+ D0 非反転出力 (LSB)。 5 D1− D1 反転出力。 6 D1+ D1 非反転出力。 9 D2− D2 反転出力。 10 D2+ D2 非反転出力。 Rev. A － 8/23 － AD9484 ピン番号 記号 11 D3− D3 反転出力。 12 D3+ D3 非反転出力。 13 D4− D4 反転出力。 14 D4+ D4 非反転出力。 15 D5− D5 反転出力。 16 D5+ D5 非反転出力。 17 D6− D6 反転出力。 18 D6+ D6 非反転出力。 19 D7− D7 反転出力 (MSB)。 20 D7+ D7 非反転出力 (MSB)。 21 OR− 範囲外反転出力。 22 OR+ 範囲外非反転出力。 1 説明 AGND と DRGND はノイズのない共通グラウンド・プレーンへ接続してください。 Rev. A － 9/23 － AD9484 代表的な性能特性 特に指定がない限り、AVDD = 1.8 V、DRVDD = 1.8 V、定格サンプル・レート、TA = 25°C、1.5 V p-p 差動入力、AIN = −1 dBFS。 0 0 500MSPS 30.3MHz AT –1.0dBFS SNR: 46.0dB ENOB: 7.5 BITS SFDR: 82dBc –10 –20 –20 AMPLITUDE (dBFS) –30 –40 –50 –60 –70 –40 –50 –60 –70 –80 –90 –100 0 20 40 60 80 100 120 140 160 180 200 220 240 FREQUENCY (MHz) 09615-106 –90 –100 0 図 4.64k ポイント・シングル・トーン FFT 500 MSPS、30.3 MHz 80 100 120 140 160 180 200 220 240 FREQUENCY (MHz) –20 AMPLITUDE (dBFS) –30 –40 –50 –60 –70 –30 –40 –50 –60 –70 –80 –80 –90 –90 0 20 40 60 80 100 120 140 160 180 200 220 240 FREQUENCY (MHz) –100 09615-107 –100 500MSPS 450.3MHz AT –1.0dBFS SNR: 45.9dB ENOB: 7.5 BITS SFDR: 70dBc –10 0 図 5.64k ポイント・シングル・トーン FFT 500 MSPS、100.3 MHz 20 40 60 80 100 120 140 160 180 200 220 240 FREQUENCY (MHz) 図 8.64k ポイント・シングル・トーン FFT 500 MSPS、450.3 MHz 0 85 500MSPS 140.3MHz AT –1.0dBFS SNR: 46.0dB ENOB: 7.5 BITS SFDR: 82dBc –10 –20 75 SFDR (dBc), TA = +85°C –40 –50 –60 –70 70 60 55 50 –90 45 20 40 60 80 100 120 140 160 180 200 220 240 FREQUENCY (MHz) SNR (dBFS), TA = –40°C SNR (dBFS), TA = +25°C SNR (dBFS), TA = +85°C 40 09615-108 0 SFDR (dBc), TA = –40°C 65 –80 –100 SFDR (dBc), TA = +25°C 80 SNR/SFDR (dB) –30 09615-110 –20 AMPLITUDE (dBFS) 60 0 500MSPS 100.3MHz AT –1.0dBFS SNR: 46.0dB ENOB: 7.5 BITS SFDR: 83dBc –10 AMPLITUDE (dBFS) 40 図 7.64k ポイント・シングル・トーン FFT 500 MSPS、270.3 MHz 0 0 100 200 300 400 ANALOG INPUT FREQUECY (MHz) 図 6.64k ポイント・シングル・トーン FFT 500 MSPS、140.3 MHz Rev. A 20 09615-109 –80 –30 500 09615-111 AMPLITUDE (dBFS) 500MSPS 270.3MHz AT –1.0dBFS SNR: 46.0dB ENOB: 7.5 BITS SFDR: 79dBc –10 図 9.様々な温度での入力周波数 (fIN)対シングル・トーン SNR/SFDR、500 MSPS － 10/23 － AD9484 85 0.10 SFDR (dBc), 30.3MHz 0.08 80 75 0.06 SFDR (dBc), 100.3MHz 0.04 DNL (LSB) SNR/SFDR (dB) 70 65 60 0.02 0 –0.02 55 –0.04 SNR (dBFS), 30.3MHz SNR (dBFS), 100.3MHz 50 –0.06 45 –0.08 100 150 200 250 300 350 400 SAMPLE RATE (MSPS) 450 500 550 –0.10 0 64 128 OUTPUT CODE 図 10.サンプル・レート対 SNR/SFDR 30.3 MHz、100.3 MHz 192 09615-115 50 09615-112 40 256 図 13.DNL 500 MSPS 4.0 100 0.29 LSB rms 90 SFDR (dBFS) 3.5 80 3.0 NUMBER OF HITS (M) SFDR (dBc) SNR/SFDR (dB) 70 60 SNR (dBFS) 50 40 30 SNR (dB) 2.5 2.0 1.5 1.0 20 –45 –40 –35 –30 –25 –20 –15 –10 –5 0 AMPLITUDE (dB) 0 09615-211 0 –50 N–3 N BINS N+1 N+2 N+3 0 –10 0.06 –20 0.04 –30 AMPLITUDE (dBFS) 0.08 0.02 0 –0.02 –40 –50 –60 –0.04 –70 –0.06 –80 –90 –0.10 –100 64 128 OUTPUT CODE 192 256 09615-114 –0.08 0 500MSPS 119.5MHz AT –7.0dBFS 122.5MHz AT –7.0dBFS SFDR: 77dBc 0 20 40 60 80 100 120 140 160 180 200 220 240 FREQUENCY (MHz) 図 15.64k ポイント、2 トーン FFT 500 MSPS、119.2 MHz、122.5 MHz 図 12.INL、500 MSPS － 11/23 － 09615-215 0.10 INL (LSB) N–1 図 14.グラウンド接続入力ヒストグラム 500 MSPS 図 11.入力振幅対 SNR/SFDR 500 MSPS、140.3 MHz Rev. A N–2 09615-116 0.5 10 AD9484 80 100 IMD3 (dBFS) 75 90 70 80 SFDR (dBc) SFDR (dBFS) 65 SNR/SFDR (dB) 70 50 40 60 55 50 45 SFDR (dBc) SNR (dBFS) 40 30 35 20 30 500 10 600 700 800 900 0 –90 –80 –70 –60 –50 –40 –30 –20 –10 09615-118 FREQUENCY (MHz) 0 AMPLITUDE (dBFS) 図 16.入力振幅対 2 トーン SFDR 500 MSPS、119.5 MHz、122.5 MHz 図 19.500 MSPS での SNR/SFDR −1.0 dBFS で AIN をスイープ 90 SFDR (dBc) SNR/SFDR (dB) 80 70 60 SNR (dBFS) 50 30 1.5 1.6 1.7 1.8 1.9 2.0 VCM (V) 09615-119 40 図 17.同相モード電圧対 SNR/SFDR 500 MSPS、AIN = 140.3 MHz 350 800 700 300 250 600 IAVDD 500 200 400 300 POWER (mW) CURRENT (mA) TOTAL POWER 150 200 100 0 SAMPLE RATE (MSPS) 09615-120 50 IDRVDD 50 75 100 125 150 175 200 225 250 275 300 325 350 375 400 425 450 475 500 525 550 100 図 18.サンプル・レート対電流および消費電力 AIN = 30.3 MHz Rev. A － 12/23 － 1000 09615-121 SFDR (dB) 60 AD9484 等価回路 AVDD DRVDD AVDD AVDD DRVDD 0.9V 15kΩ CLK+ 30kΩ 15kΩ CLK– DRVDD 350Ω 09615-006 09615-009 CSB 図 24.CSB の等価入力回路 図 20.クロック入力 VBOOST AVDD DRVDD CML V+ V– Dx– Dx+ V– AVDD V+ 09615-010 VIN+ AIN+ 500Ω DC 図 25.LVDS 出力 (Dx+、Dx−、OR+、OR−、DCO+、DCO−) AVDD SPI CONTROLLED 500Ω VIN+ AIN– 09615-007 AVDD 20kΩ (00) (01) VREF 図 21.アナログ入力 DC 等価回路 (VCML = ~1.7 V) (10) NOT USED DRVDD SPI CTRL VREF SELECT 00 = INTERNAL VREF 01 = IMPORT VREF 10 = EXPORT VREF 11 = NOT USED DRVDD 350Ω 09615-011 (11) SCLK/DFS 30kΩ 09615-008 図 26. VREF 入力/出力等価回路 図 22. SCLK/DFS、PDWN 入力等価回路 DRVDD DRVDD VIN+ SDIO CTRL 図 23.アナログ入力 AC 等価回路 図 27. SDIO 入力等価回路 － 13/23 － 09615-012 VIN– 1kΩ 09615-025 1.3pF Rev. A 30kΩ 350Ω AD9484 動作原理 差動入力構成 最適性能は、AD9484 を差動入力構成で駆動したときに得られま す。ベースバンド・アプリケーションに対しては、AD8138 差動 ドライバが優れた性能と ADC に対する柔軟なインターフェース を提供します。AD8138 の出力同相モード電圧は容易に AVDD/2+ 0.5 V に設定できるため、ドライバは入力信号の帯域制限用サレン キー・フィルタ回路内で構成することができます。 入力ステージには差動 SHA が含まれており、差動モードまたはシ ングルエンド・モードで AC 結合または DC 結合することができ ます。出力ステージのブロックで、データの整列、誤差補正、出 力バッファへのデータの出力が行われます。出力バッファの電源 は分離されているため、出力電圧振幅を調整することができます。 パワーダウン時には、出力バッファはハイ・インピーダンス状態 になります。 アナログ入力とリファレンス電圧 AD9484 のアナログ入力は差動バッファになっています。最適な ダイナミック性能を得るためには、同相モードのセトリング誤差 が対称になるように、VIN+と VIN-を駆動するソース・インピー ダンスが一致している必要があります。アナログ入力は、優れた 広帯域性能を得るように最適化されており、アナログ入力を差動 で駆動することが必要です。アナログ入力をシングルエンド信号 で駆動すると、SNR 性能と SINAD 性能は大幅に低下します。 499Ω 523Ω Rev. A AVDD VIN+ 33Ω 499Ω AD8138 20pF 0.1µF AD9484 VIN– 33Ω 499Ω CML 図 28.AD8138 を使用した差動入力の構成 第 2 ナイキスト領域およびそれ以上の入力周波数では、AD9484 の真の性能を得るためには、大部分のアンプの性能は不十分です。 このことは、70 MHz～100 MHz の範囲の周波数をサンプルする IF アンダーサンプリング・アプリケーションの場合に特に当てはま ります。これらのアプリケーションに対しては、入力構成に差動 トランス結合を使用することが推奨されます。トランスを選択す るときは、信号特性を考慮する必要があります。多くの RF トラ ンスは数 MHz より低い周波数で飽和し、また大きな信号電力で もコアの飽和が発生して、歪み発生の原因になります。 どの構成でも、シャント・コンデンサ C の値は入力周波数に依存 するため(図 30 参照)、小さくするか、削除する必要があります。 15Ω 1.5V p-p シングルエンドから差動への変換を必要とするアプリケーション に対しては、Mini-Circuits®社の ADT1-1WT のような広帯域トラ ンスを使って差動アナログ入力を用意することができます。両ア ナログ入力は、内蔵リファレンス電圧により公称 1.7 V にセル フ・バイアスされています。 内蔵差動リファレンス電圧が正と負のリファレンス電圧を発生し、 これらの電圧が ADC コアの 1.5 V p-p 固定スパンを決定します。 この内蔵リファレンス電圧は、SPI 制御を介して調整することが できます。詳細については、SPI を使用する AD9484 の設定のセ クションを参照してください。 49.9Ω 09615-013 1V p-p 最終ステージ以外のパイプラインの各ステージは、スイッチド・ コンデンサ DAC に接続された低分解能のフラッシュ ADC とステ ージ間残留アンプ(MDAC)により構成されています。この残留ア ンプは、再生された DAC 出力とパイプライン内の次のステージ に対するフラッシュ入力の差を増幅します。各ステージ内で冗長 な 1 ビットを使って、フラッシュ誤差のデジタル補正を可能にし ています。最終ステージはフラッシュ ADC のみで構成されてい ます。 50Ω 2pF 15Ω VIN+ AD9484 VIN– 0.1µF 09615-014 AD9484 アーキテクチャは、フロントエンドのサンプル・アン ド・ホールド・アンプ(SHA)と、それに続くパイプライン化され たスイッチド・キャパシタ ADC から構成されています。各ステ ージからの量子化された出力は、デジタル補正ロジックで結合さ れて最終的に 8 ビットになります。パイプライン化されたアーキ テクチャにより、新しい入力サンプルに対して最初のステージが 動作すると同時に、残りのステージは先行しているサンプルに対 して動作することができます。サンプリングはクロックの立上が りエッジで行われます。 図 29.差動トランス結合構成 第 2 ナイキスト領域の周波数でトランス結合入力を使う代わりに、 AD8352 差動ドライバを使う方法があります(図 30 参照)。 － 14/23 － AD9484 VCC 0.1µF 0.1µF 0Ω 16 8, 13 1 ANALOG INPUT 11 0.1µF R 2 VIN+ 200Ω CD RD AD8352 RG 3 AD9484 C 0.1µF 200Ω R VIN– CML 4 5 14 0.1µF 0Ω 10 0.1µF 0.1µF 09615-015 ANALOG INPUT 図 30.AD8352 を使用した差動入力構成 AD9510/AD9511/ AD9512/AD9513/ AD9514/AD9515 CLOCK INPUT 50Ω1 0.1µF 0.1µF CLK+ CLK 0.1µF ADC 100Ω PECL DRIVER AD9484 0.1µF CLK– CLK 240Ω 50Ω1 240Ω 09615-017 CLOCK INPUT 150Ω RESISTORS ARE OPTIONAL. 図 31.差動 PECL サンプル・クロック AD9510/AD9511/ AD9512/AD9513/ AD9514/AD9515 CLOCK INPUT 50Ω1 0.1µF 0.1µF CLK+ CLK 0.1µF ADC 100Ω LVDS DRIVER AD9484 0.1µF CLK– CLK 50Ω1 09615-018 CLOCK INPUT 150Ω RESISTORS ARE OPTIONAL. 図 32.差動 LVDS サンプル・クロック クロック入力の考慮事項 0.1µF CLOCK INPUT 最適性能を得るためには、AD9484 のサンプル・クロック入力 (CLK+と CLK-)を差動信号で駆動する必要があります。信号は、 一般にトランスまたはコンデンサを介して CLK+ピンと CLK-ピン に AC 結合されます。これらのピンは内部で約 0.9V にバイアスさ れているため、バイアスを追加する必要はありません。クロック 信号を DC 結合する場合は、同相モード電圧を 0.9 V の範囲内に 維持してください。 図 33 に、AD9484 に対してクロックを入力する際の推奨される方法 を示します。低ジッタのクロック・ソースは、RF トランスを使っ てシングルエンドから差動に変換されます。トランス 2 次側に互 いに逆向きに接続されたショットキ・ダイオードが、AD9484 に 入力されるクロックを約 0.8 V のピーク to ピーク差動に制限しま す。この機能は、クロックの大きな電圧振幅が AD9484 の別の部 分に混入することを防止すると同時に、低ジッタ性能にとって重 要な、信号の高速な立上がり時間と立下がり時間を維持します。 Rev. A 50Ω MINI-CIRCUITS ADT1–1WT, 1:1Z 0.1µF XFMR 100Ω CLK+ ADC AD9484 0.1µF SCHOTTKY DIODES: HSM2812 09615-016 CLK– 0.1µF 図 33.トランス結合差動クロック 低ジッタ・クロックが使用できる場合、もう１つのオプションは 差動 PECL 信号をサンプル・クロック入力ピンへ AC 結合するこ とです(図 31 参照)。 AD9510/AD9511/AD9512/AD9513/AD9514/AD9515 ファミリーのク ロック・ドライバは、優れたジッタ性能を提供します。 アプリケーションによっては、サンプル・クロック入力をシング ルエンド 1.8 V CMOS 信号で駆動できる場合があります。このよ うなアプリケーションでは、CLK+ピンを CMOS ゲートで直接駆 動し、CLK-ピンは 0.1 μF コンデンサと 39 kΩ 抵抗の並列接続によ りグラウンドへバイパスします( 図 34 参照)。 － 15/23 － AD9484 130 VCC 0.1µF CLOCK INPUT 50Ω1 1kΩ AD951x CMOS DRIVER OPTIONAL 0.1µF 100Ω 1kΩ CLK+ 110 ADC AD9484 SNR (dB) CLK– 09615-024 0.1µF 150Ω RESISTOR IS OPTIONAL. RMS CLOCK JITTER REQUIREMENT 120 100 16 BITS 90 14 BITS 80 12 BITS 70 10 BITS 60 8 BITS 50 クロック・デューティ・サイクルの考慮事項 一般的な高速 ADC では両クロック・エッジを使って、様々な内 部タイミング信号を発生しています。このため、これらの ADC はクロックのデューティ・サイクルに敏感です。一般に、ダイナ ミック性能特性を維持するためにはクロック・デューティ・サイ クルの許容許容誤差は 5%以内である必要があります。AD9484 は、 非サンプリング・エッジの再タイミングを行って、公称 50%のデ ューティ・サイクルを持つ内部クロック信号を発生すために、ク ロックのデューティ・サイクル・スタビライザ(DCS) を内蔵して います。この回路により、AD9484 の性能に影響を与えずに広範 囲なクロック入力のデューティ・サイクルを許容することができ ます。DCS がオンのとき、ノイズ性能と歪み性能は広い範囲のデ ューティ・サイクルでほぼ平坦です。 このデューティ・サイクル・スタビライザは、遅延ロック・ルー プ(DLL)を使って非サンプリング・エッジを再生しています。そ のため、サンプリング周波数が変化すると、DLL が新しいレート にロックするために約 15 クロック・サイクルを必要とします。 クロック・ジッタの考慮事項 高速な高分解能 ADC は、クロック入力の品質に敏感です。与え られた入力周波数(fA)でジッタ(tJ)のみにより発生する SNR 性能の 低下は次式で計算されます。 30 1 10 100 ANALOG INPUT FREQUENCY (MHz) 1000 図 35.入力周波数およびジッタ対理論 SNR 消費電力とパワーダウン・モード 図 18 に示すように、AD9484 で消費される電力はサンプル・レー トに比例します。デジタル消費電力は主に DRVDD 電源と LVDS 出力ドライバのバイアス電流で決まるため、あまり変わりません。 PDWN (ピン 29) をハイ・レベルにすると、AD9484 はシリアル・ ポート・レジスタ 08 の値に応じて、スタンバイ・モードまたはフ ル・パワーダウン・モードになります。PDWN ピンをロー・レベ ルに戻すと、 AD9484 は通常の動作モードに戻ります。 クロック入力を変える方法によるもう 1 つのスタンバイ・モード もサポートされています。クロック・レートが 50 MHz を下回る と、AD9484 はスタンバイ状態になります。この場合、バイアス回 路と内蔵リファレンス電圧は動作を続けますが、デジタル回路は パワーダウンします。クロックを再入力すると、パイプライン・ レイテンシの経過後に AD9484 は通常の動作を再開します。 デジタル出力 SNR の低下 = 20 × log10(1/2 ×π× fA × tJ) この式で、rms アパーチャ・ジッタは、クロック入力、アナログ 入力信号、ADC アパーチャ・ジッタ仕様を含む全ジッタ・ソース の 2 乗和平方根を表します。アンダーサンプリング・アプリケー ションは、特にジッタに敏感です(図 35)。 ジッタが AD9484 のダイナミック・レンジに影響を与えるケース では、クロック入力はアナログ信号として扱う必要があります。 クロック・ドライバの電源は ADC 出力ドライバの電源と分離し て、クロック信号がデジタル・ノイズから変調を受けないように する必要があります。低ジッタの水晶制御オシレータは最適なク ロック源です。クロックが別のタイプのソース(ゲーティング、分 周、またはその他の方法)から発生される場合、最終ステップで元 のクロックを使って再タイミングする必要があります。 ジッタ性能の詳細については、ADC にも関係するため、AN-501 アプリケーション・ノートと AN-756 アプリケーション・ノート を参照してください (http://www.analog.com/jp)。 Rev. A 40 0.125ps 0.25ps 0.5ps 1.0ps 2.0ps 09615-019 図 34.シングルエンド 1.8 V CMOS 入力クロック(最大 200 MHz) デジタル出力とタイミング AD9484 の差動出力は、デフォルトのパワーアップ時に ANSI-644 LVDS 規格に準拠します。この機能は、SPI を介して低消費電力 (IEEE 1596.3 規格と同様の縮小信号オプション)に変更することが できます。この LVDS 規格はデバイスの全体消費電力をさらに削 減でき、約 39 mW の消費電力を削減します。詳細については、メ モリ・マップのセクションを参照してください。LVDS ドライバ の電流は内部で発生され、各出力での出力電流公称値は 3.5 mA に 設定されます。LVDS レシーバ入力に接続される 100 Ω の差動終 端抵抗は、レシーバ側で公称 350 mV の振幅を発生させます。 AD9484 の LVDS 出力は、ノイズの多い環境で優れたスイッチン グ性能を得るために LVDS 機能を持っているカスタム ASIC や FPGA 内にある LVDS レシーバとのインターフェースを可能にし ます。100 Ω の終端抵抗をできるだけレシーバの近くに接続した 1 対１回路の使用が推奨されます。遠端でレシーバ終端がない場合、 または差動パターン配線が良くない場合には、タイミング誤差が 発生します。パターン長を 24 インチ以下に抑え、差動出力パター ンを同じ長さで互いに近い配置にすることが推奨されます。 － 16/23 － AD9484 ANSI 規格 (デフォルト) データ・アイを使用した LVDS 出力例と、 通常の FR-4 材上でパターン長を 24 インチ以下とした場合のタイ ム・インターバル誤差 (TIE) ジッタのヒストグラム例を図 36 に示 します。 図 37 には、通常の FR-4 材上でパターン長を 24 インチ 以上にした場合の例を示します。TIE ジッタ・ヒストグラムに、 エッジが理想位置からずれることによるデータ・アイ開口の減少 が反映されていることに注意してください。パターン長が 24 イン チを超える場合に、波形がデザイン上のタイミング条件を満たす か否かはユーザの判断によります。 14 12 400 TIE JITTER HISTOGRAM (Hits) EYE DIAGRAM: VOLTAGE (mV) 500 300 200 100 0 –100 –200 –300 –400 10 8 出力データレートとピン配置 AD9484 の出力データは、入力クロック信号 (SDR モード)と同じ レートで 12 対の LVDS 出力を駆動するように設定することがで きます。 範囲外表示(OR) 範囲外状態は、アナログ入力電圧が ADC の入力範囲を超えた場 合に発生します。OR+と OR− (OR±)は、サンプルされた特定の入 力電圧に対応するデータ出力と一緒に更新されるデジタル出力で す。したがって、 OR±はデジタル・データと同じパイプライン遅 延を持っています。アナログ入力電圧がアナログ入力範囲内にあ るとき、OR±はロー・レベルになり、アナログ入力電圧がアナロ グ入力範囲を超えたときハイ・レベルになります(図 38 参照)。ア ナログ入力が入力範囲内に戻り、かつ次の変換が完了するまで OR±はハイ・レベルを維持します。OR±と MSB の AND をとって 反転すると、オーバーフロー/アンダーフローを区別することがで きます。 6 OR± DATA OUTPUTS 1 1111 1111 0 1111 1111 0 1111 1110 4 2 +FS – 1 LSB OR± –FS + 1/2 LSB –500 –1 0 1 2 0 –40 3 –20 0 20 40 TIME (ps) TIME (ns) 0 0 1 –FS –FS – 1/2 LSB 図 36.標準 FR-4 上でパターン長を 24 インチ以下にした ANSI モ ードの LVDS 出力のデータ・アイ 600 12 400 10 0000 0001 0000 0000 0000 0000 +FS +FS – 1/2 LSB 09615-022 –2 09615-020 –3 図 38.OR±と入力電圧の関係と出力データ TIE JITTER HISTOGRAM (Hits) 200 0 –200 8 出力データラインの長さと、それらに接続された負荷を最小にし て AD9484 内部での過渡電圧を抑える必要があります。これらの 過渡電圧はコンバータのダイナミック性能を低下させることがあ ります。AD9484 は、外部レジスタへデータを読込むためのデー タ・クロック出力(DCO)信号を出力します。データ出力は DCO の 立上がりエッジで有効です。 6 4 2 –400 –600 –3 AD9484 は、ラッチされたデータを 15 クロック・サイクルの遅延 後に出力します。データ出力は、クロック信号の立上がりエッジ から 1 伝搬遅延(tPD)後に出力されます。 –2 –1 0 1 TIME (ns) 2 3 0 –100 0 TIME (ps) 100 09615-021 EYE DIAGRAM: VOLTAGE (mV) タイミング 図 37.標準 FR-4 上でパターン長を 24 インチ以上にした ANSI モ ードの LVDS 出力のデータ・アイ 出力データのデフォルト・フォーマットはオフセット・バイナリ です。出力コーディング・フォーマットの例を表 11 に示します。 出力データ・フォーマットを 2 の補数に変更する場合は、SPI を 使用する AD9484 の設定 のセクションを参照してください。 AD9484 の最小変換レートは 50 MSPS です。1 MSPS 以下のクロッ ク・レートでは、AD9484 はスタンバイ・モードと見なします。 VREF AD9484 の VREF ピン(ピン 31)を使って、内蔵リファレンス電圧 をモニタするか、または外部リファレンス電圧を提供することが できます (SPI を介して設定しておく必要があります)。内蔵 VREF を使用(ピンを 20 kΩ を介してグラウンドへ接続)、VREF の出力、 VREF の入力の 3 つのオプション設定があります。このピンにはバ イパス・コンデンサを接続しないでください。VREF は内部で補 償されているため、負荷が増えると性能に影響を与えます。 AD9484 からのデータのキャプチャに役立てるため、出力クロッ ク信号が用意されています。DCO は出力データのクロックとして 使われ、サンプリング・クロック(CLK)レートに一致しています。 シングル・データレート・モード (SDR)では、AD9484 からのデ ータはクロックで出力され、DCO の立上がりエッジで読出す必要 があります。詳細については、図 2 のタイミング図を参照してく ださい。 Rev. A － 17/23 － AD9484 SPI を使用する AD9484 の設定 AD9484 の SPI を使うと、ADC 内部の構造化されたレジスタ・ス ペースを介してコンバータの特定の機能または動作を設定するこ とができます。この機能により、アプリケーションに応じて、柔 軟性とカスタマイゼーションが強化されます。アドレスのアクセ ス(書込みまたは読出し)は、1 バイト・ワードずつシリアルに行わ れます。各バイトはさらにフィールドに分割され、メモリ・マッ プのセクションにドキュメント化されています。 3 本のピンで、この ADC に対するシリアル・ポート・インターフ ェース (SPI)が定義されています。この 3 本のピンは、SCLK/DFS ピン、SDIO ピン、CSB ピンです。SCLK/DFS (シリアル・クロッ ク)ピンは、ADC に対する読出し/書込みデータの同期に使用され ます。SDIO (シリアル・データ入力/出力)ピンは 2 つの機能で共 用されるピンであり、内部 ADC メモリ・マップ・レジスタに対 するデータの送受信に使われます。CSB はアクティブ・ローのコ ントロール信号であり、書込みサイクルと読出しサイクルをイネ ーブル/ディスエーブルします(表 8 参照)。 表 8.シリアル・ポート・ピン Mnemonic SCLK SDIO CSB 命令フェーズでは、16 ビット命令が送信されます。命令フェーズ の後ろにはデータが続き、その長さは W0 ビットと W1 ビットに より指定され、1 バイトまたは複数バイトが可能です。すべての データは 8 ビット・ワードで構成されます。シリアル・データの 各バイトの先頭ビットは、読出しコマンドまたは書込みコマンド のいずれが発行されたかを表示します。これにより、シリアル・ データ入力/出力(SDIO)ピンが入力と出力との間で方向を変えるこ とができます。 tHIGH 表 8 に示すピンにより、ユーザの書込みデバイスと AD9484 のシ リアル・ポートとの間の物理インターフェースが構成されていま す。SCLK ピンと CSB ピンは、SPI インターフェースを使用する ときは入力として機能します。SDIO ピンは双方向で、書込みフ ェーズでは入力として、リードバック時は出力として、それぞれ 機能します。 このインターフェースは、PROM または PIC®マイクロコントロ ーラからも制御できるように十分な柔軟性を持っています。この 機能により、SPI コントローラ以外を使って ADC を設定する方法 が提供されます。 SPI を使わない設定 CSB の立下がりエッジと SCLK の立上がりエッジの組み合わせに より、フレームの開始が指定されます。シリアル・タイミングの 例とその定義を図 39 と表 10 に示します。 tDS ハードウェア・インターフェース SPI インターフェースを使用しない場合には、複数の機能間共用 できるピンができるので、デバイス・パワーオン時に外部で AVDD またはグラウンドに接続すると、特定の機能に対応させる ことができます。SPI を使わない設定のセクションに、AD9484 で サポートしているストラップ接続可能な機能を示します。 Function SCLK (serial clock) is the serial shift clock in. SCLK is used to synchronize serial interface reads and writes. SDIO (serial data input/output) is a dual-purpose pin. The typical role for this pin is an input and output depending on the instruction being sent and the relative position in the timing frame. CSB (chip select) is an active low control that gates the read and write cycles. tS データは、MSB ファースト・モードまたは LSB ファースト・モ ードで送信することができます。MSB ファーストはパワーアップ 時のデフォルトであり、設定レジスタを使って変えることができ ます。詳細については、http://www.analog.com/jp のアプリケーシ ョン・ノート AN-877「SPI を使った高速 ADC へのインターフェ ース」を参照してください。 SPI コントロール・レジスタにインターフェースしないアプリケ ーションでは、SCLK/DFS ピンは、独立した CMOS 互換のコント ロール・ピンとして使用することができます。CSB ピンを AVDD に接続する必要があります。この接続により、シリアル・ポー ト・インターフェースがディスエーブルされます。 表 9.モードの選択 External Voltage Mnemonic SCLK/DFS AVDD AGND Configuration Twos complement enabled Offset binary enabled tCLK tDH tH tLOW CSB SCLK DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D4 D3 図 39.シリアル・ポート・インターフェースのタイミング図 Rev. A － 18/23 － D2 D1 D0 DON’T CARE 09615-023 SDIO DON’T CARE DON’T CARE AD9484 表 10.シリアル・タイミングの定義 Parameter tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO Minimum (ns) 5 2 40 5 2 16 16 1 tDIS_SDIO 5 Description Setup time between the data and the rising edge of SCLK Hold time between the data and the rising edge of SCLK Period of the clock Setup time between CSB and SCLK Hold time between CSB and SCLK Minimum period that SCLK should be in a logic high state Minimum period that SCLK should be in a logic low state Minimum time for the SDIO pin to switch from an input to an output relative to the SCLK falling edge (not shown in Figure 39) Minimum time for the SDIO pin to switch from an output to an input relative to the SCLK rising edge (not shown in Figure 39) 表 11.出力データ・フォーマット Input (V) VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− Rev. A Condition (V) < −0.75 − 0.5 LSB = −0.75 =0 = 0.75 > 0.75 + 0.5 LSB Offset Binary Output Mode, D7± to D0± 0000 0000 0000 0000 1000 0000 1111 1111 1111 1111 － 19/23 － Twos Complement Mode, D7± to D0± 1000 0000 1000 0000 0000 0000 0111 1111 0111 1111 OR± 1 0 0 0 1 AD9484 メモリ・マップ メモリ・マップ・テーブルの読み方 予約済みロケーション メモリ・マップ・テーブル(表 12)内の各行には 8 ビットのロケー ションがあります。メモリ・マップは大まかに、チップ設定レジ スタ・マップ(アドレス 0x00～アドレス 0x02)、転送レジスタ・マ ップ(アドレス 0xFF)、ADC 機能レジスタ・マップ(アドレス 0x08～ 0x2A)の 3 つのセクションに分かれています。 未定義メモリ・ロケーションには、このデータシートに記載する デフォルト値以外の値を書込まないでください。0 と表示された値 を持つアドレスは予約済みと見なす必要があり、パワーアップ時 にこれらのレジスタに 0 を書込んでください。 メモリ・マップの Addr.(Hex) の列は レジスタ・アドレス(16 進値) を、Default Value (Hex)の列は、デフォルトの 16 進値 (レジスタに 書込み済み)を、それぞれ表します。Bit 7 (MSB)の列は、デフォル ト 16 進 値 の 開 始 に な り ま す 。 例 え ば 、 ア ド レ ス 0x2A の OVR_CONFIG は、16 進デフォルト値 0x01 を持ちます。これは、 Bit 7 = 0、Bit 6 = 0、Bit 5 = 0、Bit 4 = 0、Bit 3 = 0、Bit 2 = 0、Bit 1 = 0、Bit 0 = 1 を意味し、2 進で 0000 0001 となります。デフォルト 値により、 OR± 出力がイネーブルされます。Bit 0 = 0 でこのデフ ォルトを上書きすると、OR± 出力がディスエーブルされます。詳 細については、http://www.analog.com/jp のアプリケーション・ノ ート AN-877「SPI を使った高速 ADC へのインターフェース」を 参照してください。 デフォルト値 デバイスのリセット後、クリティカルなレジスタにはデフォルト 値がプリロードされます。これらの値を表 12 に示します。その他 のレジスタにはデフォルト値がないため、リセット時には前の値 が保持されます。 ロジック・レベル 「ビットをセットする」は、「ビットをロジック 1 に設定する」ま たは「ビットにロジック 1 を書込む」と同じ意味です。同様に 「ビットをクリアする」は、「ビットをロジック 0 に設定する」ま たは「ビットにロジック 0 を書込む」と同じ意味です。 表 12.メモリ・マップ・レジスタ Addr. (Hex) Register Name Chip Configuration Registers Bit 7 (MSB) 00 CHIP_PORT_CONFIG 0 01 CHIP_ID 02 CHIP_GRADE Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 LSB first Soft reset 1 1 Soft reset LSB first Bit 0 (LSB) Default Value (Hex) 0 0x18 The nibbles should be mirrored by the user so that LSB or MSB first mode registers correctly, regardless of shift mode. Read only Default is a unique chip ID, different for each device. This is a readonly register. 8-bit chip ID, Bits[7:0] = 0x6C 0 0 0 0 0 0 0 0 0 PDWN: 0 = full (default) 1= standby 0 Default Notes/ Comments X1 X1 X1 Read only Child ID used to differentiate graded devices. 0 0 0 SW transfer 0x00 Synchronously transfers data from the master shift register to the slave. 0 Internal power-down mode: 000 = normal (power-up, default) 001 = full power-down 010 = standby 011 = normal (power-up) Note that external PDWN pin overrides this setting 0x00 Determines various generic modes of chip operation. Speed grade: 00 = 500 MSPS Transfer Register FF DEVICE_UPDATE ADC Functions Registers 08 Rev. A Modes － 20/23 － AD9484 Addr. (Hex) Bit 7 (MSB) 10 Register Name Offset 0D TEST_IO (For user-defined mode only, set Bits[3:0] = 1000) 00 = Pattern 1 only 01 = toggle P1/P2 10 = toggle P1/0000 11 = toggle P1/P2/ 0000 Reset PN23 gen: 1 = on 0 = off (default) Reset PN9 gen: 1 = on 0 = off (default) 0F AIN_CONFIG 0 0 0 0 0 Analog input disable: 1 = on 0 = off (default) 0 14 OUTPUT_MODE 0 0 0 Output enable: 0= enable (default) 1= disable 0 Output invert: 1 = on 0 = off (default) Data format select: 00 = offset binary (default) 01 = twos complement 10 = Gray code 15 OUTPUT_ADJUST 0 0 0 0 LVDS course adjust: 0= 3.5 mA (default) 1= 2.0 mA 16 OUTPUT_PHASE Output clock polarity 1= inverted 0= normal (default) 0 0 0 0 17 FLEX_OUTPUT_DELAY 0 0 0 0 Rev. A Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 8-bit device offset adjustment [7:0] 0111 111 = +127 codes 0000 0000 = 0 codes 1000 0000 = −128 codes － 21/23 － Bit 1 Bit 0 (LSB) Output test mode: 0000 = off (default) 0001 = midscale short 0010 = +FS short 0011 = −FS short 0100 = checker board output 0101 = PN23 sequence 0110 = PN9 0111 = one/zero word toggle 1000 = user defined 1001 = unused 1010 = unused 1011 = unused 1100 = unused (Format determined by OUTPUT_MODE) 0 LVDS fine adjust: 001 = 3.50 mA 010 = 3.25 mA 011 = 3.00 mA 100 = 2.75 mA 101 = 2.50 mA 110 = 2.25 mA 111 = 2.00 mA 0 0 Output clock delay: 0000 = 0 0001 = −1/10 0010 = −2/10 0011 = −3/10 0100 = reserved 0101 = +5/10 0110 = +4/10 0111 = +3/10 1000 = +2/10 1001 = +1/10 0 Default Value (Hex) Default Notes/ Comments 0x00 Device offset trim: codes are relative to the output resolution. 0x00 When set, the test data is placed on the output pins in place of normal data. Set pattern values: P1 = Reg 0x19, Reg 0x1A P2 = Reg 0x1B, Reg 0x1C 0x00 0x00 0 0x00 0 0x00 0x00 Shown as fractional value of sampling clock period that is subtracted or added to initial tSKEW, see Figure 2. AD9484 Addr. (Hex) Bit 7 (MSB) Bit 6 VREF select 00 = internal VREF (20 kΩ pull-down) 01 = import VREF (0.59 V to 0.8 V on VREF pin) 10 = export VREF (from internal reference) 11 = not used Bit 5 0 Bit 4 B7 B6 B5 B4 B3 B2 B1 B0 B7 B6 B5 B4 B3 B2 B1 B0 B7 B6 B5 B4 B3 B2 B1 B0 B7 B6 B5 B4 B3 B2 B1 B0 Default Value (Hex) 18 Register Name FLEX_VREF 19 USER_PATT1_LSB 1A USER_PATT1_MSB 1B USER_PATT2_LSB 1C USER_PATT2_MSB 2A OVR_CONFIG 0 0 0 0 0 0 0 OR± enable: 1 = on (default) 0 = off 0x01 2C Input coupling 0 0 0 0 0 DC coupling enable 0 0 0x00 1 X = don’t care。 Rev. A － 22/23 － Bit 3 Bit 2 Bit 1 Input voltage range setting: 11100 = 1.60 11101 = 1.58 11110 = 1.55 11111 = 1.52 00000 = 1.50 00001 = 1.47 00010 = 1.44 00011 = 1.42 00100 = 1.39 00101 = 1.36 00110 = 1.34 00111 = 1.31 01000 = 1.28 01001 = 1.26 01010 = 1.23 01011= 1.20 01011= 1.18 Bit 0 (LSB) Default Notes/ Comments 0x00 0x00 User-defined pattern, 1 LSB. 0x00 User-defined pattern, 1 MSB. 0x00 User-defined pattern, 2 LSBs. 0x00 User-defined pattern, 2 MSBs. Default is ac coupling. AD9484 外形寸法 8.10 8.00 SQ 7.90 0.30 0.23 0.18 0.60 MAX 0.60 MAX 43 PIN 1 INDICATOR 7.85 7.75 SQ 7.65 PIN 1 INDICATOR 56 42 1 0.50 BSC EXPOSED PAD 5.25 5.10 SQ 4.95 14 29 1.00 0.85 0.80 12° MAX 0.80 MAX 0.65 TYP 28 15 BOTTOM VIEW 0.05 MAX 0.02 NOM COPLANARITY 0.20 REF 0.08 SEATING PLANE 0.25 MIN 6.50 REF FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-VLLD-2 081809-B TOP VIEW 0.50 0.40 0.30 図 40.56 ピン・リードフレーム・チップ・スケール・パッケージ[LFCSP_VQ] 8 mm × 8 mm ボディ、極薄クワッド (CP-56-5) 寸法: mm オーダー・ガイド Model1 AD9484BCPZ-500 AD9484BCPZRL7-500 AD9484-500EBZ 1 Temperature Range −40°C to +85°C −40°C to +85°C Package Description 56-Lead Lead Frame Chip Scale Package [LFCSP_VQ] 56-Lead Lead Frame Chip Scale Package [LFCSP_VQ] Evaluation Board Z = RoHS 準拠製品。 Rev. A － 23/23 － Package Option CP-56-5 CP-56-5