CY7C1461KV33 CY7C1463KV33 带有 NoBL™ 架构的 36 Mbit （1 M × 36/2 M × 18）输出式静态存储器 带有 NoBL™ 架构的 36 Mbit （1 M × 36/2 M × 18 ）直通 SRAM 特性 ■ ■ 功能描述 （NoBL™）架构去除了读和写周期间的死 周期 支持具有零等待状态并且频率为 133 MHz 的总线操作 按时钟频率进行传输数据 引脚是兼容的，并且功能也与 ZBT™ 器件相同 提供对内部自定时输出缓冲区的控制，因而无需使用 OE 输入寄存器的直通操作 字节写入功能 3.3 V 和 2.5 V 的 I/O 供电电源 时钟至输出的时间快 6.5 ns （对于 133 MHz 器件） 通过时钟使能 （CEN）引脚支持时钟和暂停操作 同步自定时写入 异步输出使能 CY7C1461KV33 和CY7C1463KV33 提供了JEDEC 标准的无铅 100 引脚 TQFP 封装。 用于简化深度扩展的三个芯片使能 进入 ZZ 模式或使用 CE 取消选择时，自动断电性能可用 突发功能 — 支持线性或交错突发顺序模式 低电平待机功耗 No Bus Latency™ ❐ ■ ■ ■ ■ ■ ■ ❐ ■ ■ ■ ■ ■ ■ ■ ■ 产品选择指南 说明 最大访问时间 最大工作电流 赛普拉斯半导体公司 文档编号：001-96062 版本 *A 是 、 同步直通突发 ，专门为支持无限且零等待状态的连续读 写操作而设计。 与所需的高级 逻辑配合使用，用于使能连续读 写操作，即在每个时钟 周期上都要进行数据传输。在需要频繁进行读 写切换的系统中， 通过该特性可明显提高 的数据吞吐量。 所有同步输入均通过由时钟的上升沿控制的输入寄存器。时钟输 入与时钟使能（CEN）信号配合使用；当该信号被取消置位时， 它将暂停操作并延长前面的时钟周期。从时钟上升沿的最大访问 延迟为 6.5 ns （133 MHz 器件）。 写操作由两个或四个字节写入选项 （BWX）以及写使能 （WE） 输入控制。所有写操作都是通过片上同步自定时写电路实现的。 这些器件提供了三个同步芯片使能（CE1、CE2 和 CE3）和一个 异步输出使能（OE），从而可以轻松地进行组选择和输出三态控 制。为了避免总线冲突，在写序列的数据传输过程中，要将输出 驱动器同步进入三态。 CY7C1461KV33/CY7C1463KV33 3.3 V 1 M × 36/2 M × 18 SRAM / CY7C1461KV33/CY7C1463KV33 NoBL / / SRAM • 198 Champion Court • 133 MHz 单位 6.5 ns × 18 150 mA × 36 170 San Jose, CA 95134-1709 • 408-943-2600 修订日期 April 10, 2015 CY7C1461KV33 CY7C1463KV33 逻辑框图 — CY7C1461KV33 ADDRESS REGISTER A0, A1, A A1 D1 A0 D0 MODE CLK CEN C CE ADV/LD C BURST LOGIC Q1 A1' A0' Q0 WRITE ADDRESS REGISTER ADV/LD BW A BW B BW C WRITE REGISTRY AND DATA COHERENCY CONTROL LOGIC WRITE DRIVERS MEMORY ARRAY S E N S E A M P S BW D WE OE CE1 CE2 CE3 ZZ 文档编号：001-96062 版本 *A INPUT REGISTER D A T A S T E E R I N G O U T P U T B U F F E R S DQs DQP A DQP B DQP C DQP D E E READ LOGIC SLEEP CONTROL 页 2/23 CY7C1461KV33 CY7C1463KV33 逻辑框图 — CY7C1463KV33 ADDRESS REGISTER A0, A1, A A1 D1 A0 D0 MODE CLK CEN C CE ADV/LD C BURST LOGIC Q1 A1' A0' Q0 WRITE ADDRESS REGISTER ADV/LD BW A BW B WRITE REGISTRY AND DATA COHERENCY CONTROL LOGIC WRITE DRIVERS MEMORY ARRAY S E N S E A M P S WE INPUT REGISTER OE CE1 CE2 CE3 ZZ 文档编号：001-96062 版本 *A D A T A S T E E R I N G O U T P U T B U F F E R S DQs DQP A DQP B E E READ LOGIC SLEEP CONTROL 页 3/23 CY7C1461KV33 CY7C1463KV33 目录 引脚配置 ............................................................................. 5 引脚定义 ............................................................................. 7 功能概述 ............................................................................. 8 单一读取访问 ............................................................... 8 突发读取访问 ............................................................... 8 单一写访问 .................................................................. 8 突发写访问 .................................................................. 8 睡眠模式 ...................................................................... 9 交错突发地址表 ........................................................... 9 线性突发地址表 ........................................................... 9 ZZ 模式的电气特性 ...................................................... 9 真值表 ............................................................................... 10 读 / 写操作的局部真值表 ................................................... 11 读 / 写操作的局部真值表 ................................................... 11 最大额定值 ........................................................................ 12 操作范围 ........................................................................... 12 抗中子软失效 .................................................................... 12 电气特性 ........................................................................... 12 文档编号：001-96062 版本 *A 电容值 ............................................................................... 14 热电阻 ............................................................................... 14 交流测试负载和波形 ......................................................... 14 开关特性 ........................................................................... 15 开关波形 ........................................................................... 16 订购信息 ........................................................................... 19 订购代码定义 ............................................................. 19 封装图 ............................................................................... 20 缩略语 ............................................................................... 21 文档规范 ........................................................................... 21 测量单位 .................................................................... 21 文档修订记录页 ................................................................ 22 销售、 销售、解决方案和法律信息 .............................................. 23 全球销售和设计支持 .................................................. 23 产品 ........................................................................... 23 PSoC 解决方案 ........................................................ 23 赛普拉斯开发者社区 .................................................. 23 技术支持 .................................................................... 23 ® 页 4/23 CY7C1461KV33 CY7C1463KV33 A 40 41 42 43 44 45 46 47 48 49 50 VDD NC/72M A A A A A A A A 37 A0 VSS 36 A1 39 35 A NC/144M 34 A 38 33 A NC/288M 32 A 81 A 82 A 83 A 84 ADV/LD 90 85 VSS 91 OE VDD 92 86 CE3 93 CEN BWA 94 87 BWB 95 WE BWC 96 88 BWD 97 89 CE1 CE2 98 A 99 A 100 文档编号：001-96062 版本 *A 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51 CY7C1461KV33 31 字节 D 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 MODE 字节 C DQPC DQC DQC VDDQ VSS DQC DQC DQC DQC VSS VDDQ DQC DQC NC VDD NC VSS DQD DQD VDDQ VSS DQD DQD DQD DQD VSS VDDQ DQD DQD DQPD CLK 图 1. 100 引脚 TQFP 的引脚分布 引脚配置 DQPB DQB DQB VDDQ VSS DQB DQB DQB DQB VSS VDDQ DQB DQB VSS NC VDD ZZ DQA DQA VDDQ VSS DQA DQA DQA DQA VSS VDDQ DQA DQA DQPA 字节 B 字节 A 页 5/23 CY7C1461KV33 CY7C1463KV33 引脚配置 （续） 文档编号：001-96062 版本 *A A 42 43 44 45 46 47 48 49 50 A A A A A A A A 41 NC/72M 40 37 A0 VSS 36 A1 VDD 35 A 39 34 A NC/144M 33 A 38 32 NC/288M 31 81 A 82 A 83 A 84 85 ADV/LD OE 86 VSS 90 CEN VDD 91 WE CE3 92 88 BWA 93 CLK BWB 94 89 NC 95 NC CE2 97 96 CE1 A 98 87 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51 CY7C1463KV33 A 字节 B VDDQ VSS NC NC DQB DQB VSS VDDQ DQB DQB NC VDD NC VSS DQB DQB VDDQ VSS DQB DQB DQPB NC VSS VDDQ NC NC NC 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 MODE NC NC NC 99 100 A 图 2. 100 引脚 TQFP 的引脚分布 A NC NC VDDQ VSS NC DQPA DQA DQA VSS VDDQ DQA DQA VSS NC VDD ZZ 字节 A DQA DQA VDDQ VSS DQA DQA NC NC VSS VDDQ NC NC NC 页 6/23 CY7C1461KV33 CY7C1463KV33 引脚定义 I/O 引脚名称 A 、A 、A 输入 — 同步 BW 、 BW 、 输入 — BW 、 BW 同步 WE 输入 — 同步 ADV/LD 输入 — 同步 时钟 输入 — 时钟 CE1 输入 — 同步 CE 输入 — 同步 CE 输入 — 同步 OE 输入 — 异步 0 1 A C B D 2 3 CEN ZZ DQs 输入 — 同步 输入 — 异步 I/O — 同步 说明 地址输入。用于选择地址。在 CLK 时钟上升沿上进行采样。 A[1:0] 被馈送到 2 位突发计数器。 字节写入输入， 字节写入输入，为低电平有效。同 WE 结合使用，以便将字节写入到 SRAM 内。在 CLK 时钟上升沿 上进行采样。 写使能输入， 写使能输入，为低电平有效。如果 CEN 为低电平有效，在 CLK 时钟上升沿上进行采样。必须将该信 号配置为低电平，以启动写序列。 Advance 输入或负载输入。使用增长式片上地址计数器或者加载新的地址。当该输入被置为高电平 （并且 CEN 被置为低电平）时，可增大内部突发计数器。当该输入为低电平时，可以将新的地址加载 到器件内，以便进行访问。取消选择后，为了加载新的地址，需要将 ADV/LD 置为低电平。 时钟输入。用于将所有同步的输入捕获到器件中。 CLK 同 CEN 配合使用。仅当 CEN 为低电平有效 时， CLK 才有效。 芯片使能 1 输入， 输入，为低电平有效。在 CLK 时钟上升沿上进行采样。同 CE 和 CE 一起使用，以选择 或取消选择器件。 芯片使能 2 输入， 输入，高电平有效。在 CLK 时钟上升沿上进行采样。同 CE 和 CE 一起使用，以选择或 取消选择器件。 芯片使能 3 输入， 输入，为高电平有效。在 CLK 时钟上升沿上进行采样。同 CE 和 CE 一起使用，以选择 或取消选择器件。 输出使能， 输出使能，异步输入， 异步输入，低电平有效。通过与器件中的同步逻辑模块结合使用，可以控制 I/O 引脚的方 向。当该输入为低电平有效时， I/O 引脚可作为输出使用。取消置位为高电平有效时，各个 I/O 引脚均 为三态，并且作为输入数据引脚使用。在写序列的数据传输期间、信号退出取消选择状态后的第一个 时钟周期以及取消选择器件时， OE 均被屏蔽。 时钟使能输入， 时钟使能输入，为低电平有效。该时钟信号为低电平时， SRAM 可检测到它。当被取消置为高电平 时，该时钟信号将被屏蔽。由于对 CEN 取消置位时不会取消选择器件，所以若有需要，可以通过 CEN 延长前一周期。 ZZ“ 睡眠 ” 输入。该高电平有效输入将器件处于非时间关键 “ 睡眠 ” 状态，并保存数据的完整 性。在实现正常操作过程中，必须将该引脚设为低电平或处于悬空状态。 ZZ 引脚具有内部下拉电阻。 双向数据输入 / 输出线。作为输入使用时，这些线路会将数据传输到片上数据寄存器内，该操作会在 CLK 的上升沿上被触发。作为输出时，在读取周期内，它们将发送包含在存储器位置中由地址所指定 的数据。引脚的方向由 OE 控制。当 OE 被置为低电平时，这些引脚作为输出使用。将 OE 置为高电 平时， DQ 和 DQP 处于三态。无论 OE 的状态如何，在写序列的数据传输期间、信号退出取消选 择状态后的第一个时钟周期以及取消选择器件时，这些输出都自动处于三态。 双向数据奇偶校验 I/O 线。从功能角度来说，这些信号与 DQ 相同。在写序列中， DQP 由相应的 BW 控制。 模式输入。 模式输入。用于选择器件的突发顺序。接地时，将选择线性突发序列。连接到 V 或处于悬空状态 时，则选择交错突发序列。 器件内核的电源输入。 器件内核的电源输入。 I/O 电路的供电电源。 器件接地。 器件接地。 无连接。未内部连接到芯片 （die）。 未连接到芯片 （Die）。可连接到任何电压电平。 未连接到芯片 （Die）。可连接到任何电压电平。 未连接到芯片 （Die）。可连接到任何电压电平。 未连接到芯片 （Die）。可连接到任何电压电平。 未连接到芯片 （Die）。可连接到任何电压电平。 2 2 I/O — VSS 同步 引脚短接 输入 电源 I/O 供电电源 接地 NC N/A DQPX MODE VDD VDDQ NC/72M N/A NC/144M N/A NC/288M N/A NC/576M N/A NC/1G N/A 文档编号：001-96062 版本 *A 3 2 s 3 3 [A:D] s X X DD 页 7/23 CY7C1461KV33 CY7C1463KV33 功能概述 是同步直通突发 SRAM，其设 计目的是为了消除读 写切换操作中的等待状态。所有同步输入 均通过由时钟上升沿控制的输入寄存器。时钟信号与时钟使能输 入信号 （CEN）配合使用。如果 CEN 为高电平，时钟信号将不 被检测，并且保持所有的内部状态。所有的同步操作均与 CEN 结 合使用。从时钟上升沿的最大访问延迟（tCDV）为 6.5 ns （133 MHz 器件）。 通过在时钟的上升沿上激活全部三个芯片使能 （CE1、 CE2 和 CE3）信号，从而启动访问。如果 CEN 为低电平有效，并且 ADV/LD 被置于低电平，则传输到器件的地址将被锁存。根据写 入使能 （WE）状态，进行的访问可以是读或写操作。 BWX 可 用于实现字节写操作。 写操作与写使能 （WE）信号配合使用。通过片上同步自定时写 电路，可轻松实现所有写操作。 三个同步芯片使能信号（CE1、 CE2、 CE3）和一个异步输出使 能信号（OE）简化了深度扩展。所有操作（读、写和取消选择） 均是管道模式的。取消选择器件后，必须将 ADV/LD 置为低电平， 以便加载下个操作的新地址。 CY7C1461KV33/CY7C1463KV33 / 单一读取访问 突发读取访问 具有片上突发计数器，通过该 计数器能提供单个地址，并可以实现四个读操作，而无需将地址 输入重新置位。为了将新的地址加载到SRAM内，必须将ADV/LD 置为低电平，如单一读取访问一节中所述。突发计数器的序列由 MODE 输入信号决定。 MODE 上的低电平输入选择线性突发模 式，而高电平输入选择交错突发序列。这两个突发计数器都使用 突发序列中的 A0 和 A1，并且在递增至最大值时执行循环处理。 如果 ADV/LD 输入被置为高电平，无论芯片使能输入或 WE 的状 态如何，内部突发计数器都会递增。 WE 在突发周期开始时被锁 存。因此，在整个突发序列中将保持访问的类型（读取或写入）。 CY7C1461KV33/CY7C1463KV33 单一写访问 如果在时钟上升沿上满足以下条件，将启动写访问：(1) CEN 被 置为低电平，(2)CE1、CE2 和 CE3 均被激活，以及 (3) 写使能信 号 WE 为低电平。发送到地址总线的地址会被存储在地址寄存器 中。写信号被锁存到控制逻辑模块中。无论 OE 输入信号的状态 如何，都会自动将数据线进入三态。这样，外部逻辑能够将数据 传输到 DQ 和 DQPX。 在下一个时钟上升沿上，发送到 DQ 和 DQPX （或字节写操作的 子集，有关更详细信息，请参见第 10 页上的真值表）的数据被 锁存到器件，并完成了写操作。在该周期中可以启动另一个访问 （读取 / 写入 / 取消选择）。 在写操作中被写入的数据由 BWX 信号控制。 CY7C1461KV33/CY7C1463KV33 提供了字节写功能，真值表中详 细介绍该功能。如果置位了写使能输入 （WE）和选中的字节写 选择输入，那么只能对所需的字节进行写操作。字节写入操作中 未选中的字节将保持不变。通过所提供的同步自定时写入机制， 可以简化写操作。通过集成字节写入功能，可以明显简化读 / 修 改 / 写序列，甚至可以减少这些序列的操作，从而简化字节写操 作。 由于 CY7C1461KV33/CY7C1463KV33 是通用 I/O 器件，所以输 出为有效时，不应将数据驱动到器件内。将数据传输到 DQ 和 DQPX 输入前，可以将 OE 取消置位为高电平。这样可使输出驱 动模块处于三态。为安全起见，无论 OE 的状态如何，在写周期 的传输数据过程中， DQ 和 DQPX 将自动进入三态。 如果在时钟的上升沿上满足下列条件，将启动读访问： CEN 被置为低电平 CE1、 CE2 和 CE3 均为有效状态 写使能输入信号 WE 被取消置位为高电平 ADV/LD 被置为低电平 传输到地址输入的地址被锁存到地址寄存器中，同时被传输到存 储器阵列和控制逻辑模块中。控制逻辑模块确定正在进行读访 问，并通过控制逻辑模块可以将请求的数据传送到输出缓冲区。 如果 OE 为低电平有效，数据会在 6.5 ns（133 MHz 器件）的时 间内有效。在读访问的第一个时钟周期后，输出缓冲区由 OE 和 内部控制逻辑控制。要想使器件能发送请求的数据，必须将 OE 置为低电平。在后续时钟周期内，可以启动另一个操作 （读 / 写 / 取消选择）。当通过一个芯片使能信号在时钟的上升沿上取消选 突发写访问 择 SRAM 时，其输出会立即为三态。 CY7C1461KV33/CY7C1463KV33 具有片上突发计数器，通过该 计数器能提供单个地址，并可以实现四个写操作，而无需将地址 输入重新置位。为了加载初始地址，必须将 ADV/LD 置低，如单 一写访问一节中所述。在后续的上升沿中，将 ADV/LD 置为高电 平时，芯片使能 （CE1、 CE2 和 CE3）和 WE 输入均被忽略，并 且突发计数器将递增。在每个突发写周期中，必须驱动正确的 BWX 输入，这样才能写入正确的数据字节。 ■ ■ ■ ■ 文档编号：001-96062 版本 *A 页 8/23 CY7C1461KV33 CY7C1463KV33 线性突发地址表 睡眠模式 （MODE = GND） ZZ 输入引脚是一个异步输入。置位 ZZ 后，SRAM 将进入节能的 睡眠模式。进入和退出睡眠模式时，需要占用两个时钟周期。在 第一个地址 第二个地址 第三个地址 第四个地址 该模式中，数据完整性得到保证。不将进入睡眠模式时被挂起的 A1: A0 A1: A0 A1: A0 A1: A0 访问视为有效访问，同时不能确保完成该操作。进入睡眠模式之 00 01 10 11 前，必须取消选择该器件。 CE1、 CE2 和 CE3 在 ZZ 输入返回低 01 10 11 00 电平后的 tZZREC 时间内保持无效状态。 交错突发地址表 （MODE = 悬空或 VDD） 第一个地址 第二个地址 第三个地址 第四个地址 A1: A0 A1: A0 A1: A0 A1: A0 ZZ 00 01 10 11 01 00 11 10 10 11 00 01 11 10 01 00 模式的电气特性 参数 IDDZZ tZZS tZZREC tZZI tRZZI 10 11 00 01 11 00 01 10 说明 测试条件 ZZ > VDD – 0.2 V 睡眠模式下的待机电流 器件从运行状态到进入 ZZ 模式 ZZ > VDD– 0.2 V 的时间 ZZ < 0.2 V ZZ 恢复时间 ZZ 从活动状态到转为睡眠状态的 采样数据 时间 ZZ 从非活动状态到退出睡眠状态 该参数被采样 的时间 文档编号：001-96062 版本 *A 最小值 – 最大值 单位 89 mA – 2tCYC ns 2tCYC – ns – 2tCYC ns 0 – ns 页 9/23 CY7C1461KV33 CY7C1463KV33 真值表 CY7C1461KV33/CY7C1463KV33 操作 取消选择周期 取消选择周期 取消选择周期 继续取消选择周期 读周期 （开始传输） 读周期 （继续传输） NOP/ 虚拟读取 （开始传输） 虚拟读取 （继续传输） 写周期 （开始传输） 写周期 （继续传输） NOP/ 写入中止 （开始传输） 写入中止 （继续传输） 忽略时钟沿 （停止） 睡眠模式 的真值表如下所示。 [1、 2、 3、 4、 5、 6、 7] 所使用的地址 CE1 CE2 CE3 ZZ H X X L 无 X X H L 无 X L X L 无 X X X L 无 外部地址 L H L L 下一个地址 X X X L 外部地址 L H L L 下一个地址 X X X L 外部地址 L H L L 下一个地址 X X X L L H L L 无 下一个地址 X X X L 当前地址 X X X L X X X H 无 ADV/LD WE BWX OE CEN CLK L X X X L L->H L X X X L L->H L X X X L L->H H X X X L L->H L H X L L L->H H X X L L L->H L H X H L L->H H X X H L L->H L L L X L L->H H X L X L L->H L L H X L L->H H X H X L L->H X X X X H L->H X X X X X X DQ 三态 三态 三态 三态 输出数据 （Q） 输出数据 （Q） 三态 三态 输入数据 （D） 输入数据 （D） 三态 三态 – 三态 注释： 注释： 1. X = “ 无需关注。” H = 逻辑高电平， L = 逻辑低电平。“BWx = L” 表示至少一个字节写入选择信号处于活动状态，“BWx = 有效 ” 表示所需的字节写入选择信 号被置位；更详细信息，请参考真值表中的内容。 2. 写操作由 BW 和 WE 定义。更多有关读 / 写操作的信息，请查看真值表。 3. 当检测到写周期时 （即使是字节写周期期间），所有 I/O 都处于三态。 4. DQ 和 DQP 引脚由当前周期和 OE 信号控制。 OE 是异步信号，并不在时钟边沿上进行采样。 5. CEN = H，将插入等待状态。 6. 无论 OE 的状态如何，器件上电时将处于非选中状态，并且全部 I/O 均处于三态。 7. OE 是异步信号，并不在时钟上升沿上进行采样。该信号在写周期中被内部屏蔽。在读周期内， OE 为无效或器件被取消选择时， DQs 和 DQP 均为三态，并且在 OE 为有效时， DQs 和 DQP = 数据。 X X X X 文档编号：001-96062 版本 *A 页 10/23 CY7C1461KV33 CY7C1463KV33 读 / 写操作的局部真值表 CY7C1461KV33 读 / 写操作的局部真值表如下所示。 [8、 9] 函数 （CY7C1461KV33） 读取 写入 — 未写入任何字节 写入字节 A — （DQA 和 DQPA） 写入字节 B — （DQB 和 DQPB） 写入字节 C — （DQC 和 DQPC） 写入字节 D — （DQD 和 DQPD） 写入所有字节 WE BWA BWB BWC BWD H X X X X L H H H H L L H H H L H L H H L H H L H L H H H L L L L L L 读 / 写操作的局部真值表 CY7C1463KV33 读 / 写操作的局部真值表如下所示。 [8、 9] 函数 （CY7C1463KV33） 读取 写入 — 未写入任何字节 写入字节 a — （DQa 和 DQPa） 写入字节 b — （DQb 和 DQPb） 写入两种字节 WE BWB BWA H X X L H H L H L L L H L L L 注释： 注释： 8. X = “ 无需关注。” H = 逻辑高电平，L = 逻辑低电平。“BWx = L” 表示至少一个字节写入选择信号处于活动状态，“BWx = 有效 ” 表示所需的字节写入选择信 号被置位；更详细信息，请参考真值表中的内容。 9. 该表仅列出了字节写入组合的一部分。 BW 的任意组合均有效。将根据有效的字节写入执行相应的写操作。 X 文档编号：001-96062 版本 *A 页 11/23 CY7C1461KV33 CY7C1463KV33 最大额定值 操作范围 超过最大额定值可能会影响器件的使用寿命。这些用户指南未经 过测试。 存放温度 .................................................... –65 °C ~ +150 °C 通电状态下的环境温度............................... –55 °C ~ +125 °C VDD 上相对于 GND 的供电电压 ................... –0.5 V ~ +4.6 V VDDQ 上相对于 GND 的供电电压 ................... –0.5 V ~ +VDD 应用于三态下的输出直流电压 ...............–0.5 V ~ VDDQ+0.5 V 直流输入电压 ........................................ –0.5 V ~ VDD + 0.5 V 输出电流 （低电平）.................................................... 20 mA 静电放电电压 （根据 MIL-STD-883，方法 3015） ......................... > 2001 V 栓锁电流 ................................................................. > 200 mA 范围 商业级 环境温度 0 °C 至 +70 °C VDD VDDQ 3.3 V – 5% / +10% 2.5 V – 5% VDD 至 抗中子软失效 参数 说明 测试条件 典型值 最大值 * 单位 逻辑单比特 25 °C 197 216 FIT/ Mb 错误 0 0.01 FIT/ 逻辑多比特 25 °C Mb 错误 0 0.1 FIT/ 单事件锁定 85 °C Dev LSBU LMBU SEL 测试期间未发生 LMBU 或 SEL 事件；该列为统计得出的 χ ，按 95% 置信区间 计算。如需详细信息，请参考应用笔记 AN 54908“ 加速抗中子 SER 测试和陆生 故障率的计算 ”。 2 * 电气特性 在工作范围内 参数 [10、 11] VDD VDDQ 电源电压 I/O 供电电压 说明 输出高电压 VOH 输出低电压 VIH 输入高电压 [10] VIL 输入低电压 [10] ZZ V V 2.5 V I/O 2.375 2.625 V 2.4 – V 2.0 – V – 0.4 V – 0.4 V 2.0 VDD + 0.3 V V 2.5 V I/O 1.7 VDD + 0.3 V V I/O –0.3 0.8 V –0.3 0.7 V –5 5 µA –30 – µA – 5 µA –5 – µA – 30 µA –5 5 µA 电压为 3.3 V 输入电压 = VSS 输入电压 = VDD 输入 = VSS 输入电压 = VDD GND ≤ VI ≤ VDDQ， 输出被禁用 < V + 1.5 V （脉冲宽度小于 t /2）， 下冲：V (AC) > –2 V （脉冲宽度小于 t /2）。 ：假设在 200 ms 内从 0 V 的电压线性上升至 V （最小值）。在此期间内， V < V 和 V < V 。 IH(AC) 11. TPower-up 3.6 VDD GND ≤ VI ≤ VDDQ 输出漏电流 IOZ 3.135 3.135 2.5 V I/O 的输入电流 最大值 单位 3.3 V I/O 电压 = 3.3 V， IOH = –4.0 mA I/O 电压 = 2.5 V， IOH = –1.0 mA I/O 电压 = 3.3 V， IOL = 8.0 mA 2.5 V I/O， IOL = 1.0 mA I/O 电压为 3.3 V 输入漏电流 （ZZ 和 MODE 除外） MODE 的输入电流 IX 最小值 I/O VOL 注释： 注释： 10. 过冲：V 测试条件 DD 文档编号：001-96062 版本 *A CYC IL DD CYC IH DD DDQ DD 页 12/23 CY7C1461KV33 CY7C1463KV33 电气特性 （续） 在工作范围内 参数 [10、 11] IDD ISB1 ISB2 ISB3 ISB4 测试条件 最大值， 7.5 ns 周期， 133 MHz ， 自动 CE 断电电流 — TTL 输入 VDD = 最大值， 7.5 ns 周期， 133 MHz 取消选择器件， VIN ≥ VIH 或 VIN ≤ VIL， f = fMAX，输入切换 自动 CE 断电电流 — CMOS 输入 VDD = 最大值， 7.5 ns 周期， 133 MHz 取消选择器件， VIN ≤ 0.3 V 或 VIN > VDD – 0.3 V， f = 0，输入静态 自动 CE 断电电流 — CMOS 输入 VDD = 最大值， 7.5 ns 周期， 133 MHz 取消选择器件， VIN ≤ 0.3 V 或 VIN ≥ VDDQ – 0.3 V， f = fMAX，输入切换 自动 CE 断电电流 — TTL 输入 VDD = 最大值， 7.5 ns 周期， 133 MHz 取消选择器件， VIN ≥ VDD – 0.3 V 或 VIN ≤ 0.3 V， f = 0，输入静态 VDD 说明 工作供电电流 文档编号：001-96062 版本 *A VDD = IOUT = 0 mA f = fMAX = 1/tCYC 最小值 最大值 单位 × 18 – 150 × 36 – 170 × 18 – 85 × 36 – 90 × 18 × 36 75 – × 18 × 36 mA mA 80 85 – mA mA 90 × 18 – 75 × 36 – 80 mA 页 13/23 CY7C1461KV33 CY7C1463KV33 电容值 下表列出了各种电容参数。 参数 [10] 说明 CIN 输入电容 CCLK 时钟输入电容 CIO 输入 / 输出电容 测试条件 = 25 °C， f = 1 MHz， = 3.3 V， V = 2.5 V TA VDD 100 引脚 TQFP 最大值 单位 DDQ 5 pF 5 pF 5 pF 热电阻 下表列出了各种热电阻参数。 参数 [10] 说明 测试条件 ΘJA 热阻 （结至环境） 根据 EIA/JESD51 的要求， 与静止空气中 （0 米 / 秒） 测试条件遵循测试热阻的标 用空气流量 （1 米 / 秒） 准测试方法和过程。 用空气流量 （3 米 / 秒） ΘJC 热阻 （结至外壳） ΘJB 热阻 （结到板） 输出 测试负载 RL = 50Ω VT = 1.5 V (a) 2.5 V I/O 输出 输出 包括 VDDQ 10% RL = 50 Ω VT = 1.25 V R = 351 Ω 和 JIG SCOPE 28.86 7.52 28.89 (c) 所有输入脉冲 VDDQ 10% 和 JIG SCOPE 90% GND 5 pF R =1538 Ω (b) 90% 10% ≤ 1 ns (b) 输出 包括 90% 2 V/ns R = 1667 Ω 2.5 V (a) °C/W 31.30 GND 5 pF 测试负载 Z0 = 50 Ω 35.36 所有输入脉冲 R = 317 Ω 3.3 V Z0 = 50 Ω 引脚 TQFP 封装 单位 图 3. 交流测试负载和波形 交流测试负载和波形 3.3 V I/O 100 90% 10% ≤ 1 ns 2 V/ns (c) 注释： 注释： 10. 在任何设计或工艺更改之前和之后进行测试都对这些参数产生影响。 文档编号：001-96062 版本 *A 页 14/23 CY7C1461KV33 CY7C1463KV33 开关特性 在工作范围内 参数 [11、 12] 说明 最小值 tPower[13] 时钟 tCL 时钟周期时间 时钟为高电平的时间 时钟为低电平的时间 tCDV CLK tCYC tCH 输出时间 tOEHZ 上升沿后数据输出有效的时间 CLK 上升沿后数据输出的保持时间 从时钟上升沿到数据输入 / 输出为低阻态的时间 [14、 15、 16] 从时钟上升沿到数据输入 / 输出为高阻态的时间 [14、 15、 16] 从 OE 为低电平到数据输出有效的时间 从 OE 为低电平到数据输出为低阻态的时间 [14、 15、 16] 从 OE 为高电平到数据输出为高阻态的时间 [14、 15、 16] tAS CLK tDOH tCLZ tCHZ tOEV tOELZ 建立时间 tCES 上升沿前的地址建立时间 CLK 上升沿前的 ADV/LD 建立时间 CLK 上升沿前的 WE、 BWX 建立时间 CLK 上升沿前的 CEN 建立时间 CLK 上升沿前的数据输入建立时间 CLK 上升沿前的芯片使能建立时间 tAH CLK tALS tWES tCENS tDS 保持时间 上升沿之后的地址保持时间 CLK 上升沿后的 ADV/LD 保持时间 CLK 上升沿后的 WE、 BWX 保持时间 CLK 上升沿后的 CEN 保持时间 CLK 上升沿后数据输入的保持时间 CLK 上升沿后的芯片使能保持时间 tALH tWEH tCENH tDH tCEH 最大值 单位 133 MHz 1 – ms 7.5 – ns 2.5 – ns 2.5 – ns – 6.5 ns 2.5 – ns 2.5 – ns – 3.8 ns – 3.0 ns 0 – ns – 3.0 ns 1.5 – ns 1.5 – ns 1.5 – ns 1.5 – ns 1.5 – ns 1.5 – ns 0.5 – ns 0.5 – ns 0.5 – ns 0.5 – ns 0.5 – ns 0.5 – ns 注释： 注释： 11. V = 3.3 V 时，时序参考电压为 1.5 V ； V = 2.5 V 时，时序参考电压为 1.25 V。 12. 除非另有说明，否则测试条件都显示在第 14 页上的图 3 的 (a) 内。 13. 该器件内部使用了一个电压调节器； t 是指启动读 / 写操作前供电电压超过 V 所需的时间。 14. t 、 t 、 t 以及 t 都在第 14 页上的图 3 的 (b) 部分所示的交流测试条件下指定的。跃变在稳定状态电压 ± 200 mV 的条件下测量。 15. 在任何给定的电压和温度情况下， t 小于 t ， t 小于 t ，这样在共享同一个数据总线时能够排除各 SRAM 间的总线冲突。这些规范并不表示一个总线 冲突条件，但反映了在最坏的情况下得到保证的参数。设计器件是为了在同一个系统条件下进入低阻态前先要进入高阻态。 16. 该参数被采样，并非 100% 经过了测试。 DDQ DDQ POWER CHZ CLZ OELZ DD(minimum) OEHZ OEHZ 文档编号：001-96062 版本 *A OELZ CHZ CLZ 页 15/23 CY7C1461KV33 CY7C1463KV33 图 4. 读 / 写波形 开关波形 1 2 3 t CY C 4 [17 、 18、 19] 5 6 7 8 9 A5 A6 A7 10 CLK t CENS t CENH t CES t CEH t CH t CL CEN CE ADV/LD WE BW X A1 ADDRESS t AS A2 A4 A3 t CDV t AH t DOH t CLZ DQ D(A1) t DS D(A2) Q(A3) D(A2+1) t OEV Q(A4+1) Q(A4) D(A5) Q(A6) D(A7) W RITE D(A7) DESELECT t OEHZ t DH t DOH t OELZ OE COM M AND t CHZ W RITE D(A1) W RITE D(A2) BURST W RITE D(A2+1) READ Q(A3) READ Q(A4) DON’T CARE BURST READ Q(A4+1) W RITE D(A5) READ Q(A6) UNDEFINED 注释： 注释： 17. 对于该波形， ZZ 被置为低电平。 18. 如果 CE 为低电平，那么 CE 为低电平， CE 为高电平以及 CE 为低电平。如果 CE 为高电平，那么 CE 为高电平，或 CE 为低电平，或 CE 为高电平。 19. MODE 的状态会决定突发的顺序 （0 = 线性， 1 = 交错）。突发操作是可选的。 1 文档编号：001-96062 版本 *A 2 3 1 2 3 页 16/23 CY7C1461KV33 CY7C1463KV33 开关波形 （续） 图 5. NOP、 STALL 和 DESELECT 周期 1 2 A1 A2 3 4 5 A3 A4 [20 、 21、 22] 6 7 8 9 10 CLK CEN CE ADV/LD WE BW [A:D] ADDRESS A5 t CHZ D(A1) DQ Q(A2) Q(A3) D(A4) Q(A5) t DOH COMMAND WRITE D(A1) READ Q(A2) STALL READ Q(A3) WRITE D(A4) DON’T CARE STALL NOP READ Q(A5) DESELECT CONTINUE DESELECT UNDEFINED 注释： 注释： 20. 对于该波形， ZZ 被置为低电平。 21. 如果 CE 为低电平，那么 CE 为低电平， CE 为高电平以及 CE 为低电平。如果 CE 为高电平，那么 CE 为高电平，或 CE 为低电平，或 CE 为高电平。 22. IGNORE CLOCK EDGE 或 STALL 周期 （时钟 3）说明 CEN 用于创建一个暂停。在该周期中，不执行写操作。 1 文档编号：001-96062 版本 *A 2 3 1 2 3 页 17/23 CY7C1461KV33 CY7C1463KV33 开关波形 （续） 图 6. ZZ 模式时序 、 24] [23 CLK t ZZ I t t ZZ ZZREC ZZI SUPPLY I DDZZ t RZZI A LL INPUTS (except ZZ) Outputs (Q) DESELECT or REA D Only High-Z DON’T CA RE 注释： 注释： 23. 进入 ZZ 模式时，必须取消选择器件。有关取消选择器件的所有可能信号条件，请参考真值表。 24. 退出 ZZ 睡眠模式时， DQ 处于高阻态。 文档编号：001-96062 版本 *A 页 18/23 CY7C1461KV33 CY7C1463KV33 订购信息 赛普拉斯提供此类型产品的其他版本，可使用不同的配置和功能。下表仅包含目前可以供应的部件列表。 有关所有选项的完整列表，请访问赛普拉斯网站 www.cypress.com 并参考 http://www.cypress.com/products 上的产品汇总页，或联 系您的当地销售代表。 赛普拉斯公司拥有一个由办事处、解决方案中心、工厂代表和经销商组成的全球性网络。要查找距您最近的办事处，请访问 http://www.cypress.com/go/datasheet/offices。 速度） （MHz 133 订购代码 CY7C1461KV33-133AXC 封装图 芯片和封装类型 51-85050 100 引脚 TQFP （14 × 20 × 1.4 mm）无铅 工作范围 商业级 CY7C1463KV33-133AXC 订购代码定义 CY 7 C 14XX K V33 - XXX A X C 温度范围： C = 商业级 = 0 °C 至 +70 °C “X” 表示无铅；没有 “X” 则表示含铅 封装类型： A = 100 引脚 TQFP 速度等级：XXX = 133 MHz V33 = 3.3 V VDD 加工技术：K ³ 65 nm 器件标识符：14XX = 1461 或 1463 1461 = FT， 1 M × 36 （36 Mbit） 1463 = FT， 2 M × 18 （36 Mbit） 技术代码：C = CMOS 市场代码：7 = SRAM 公司 ID：CY = 赛普拉斯 文档编号：001-96062 版本 *A 页 19/23 CY7C1461KV33 CY7C1463KV33 封装图 图 7. 100 引脚 TQFP （14 × 20 × 1.4 mm） A100RA 封装外形， 封装外形， 51-85050 51-85050 *E 文档编号：001-96062 版本 *A 页 20/23 CY7C1461KV33 CY7C1463KV33 缩略语 缩略语 CE CEN CMOS I/O NoBL OE SRAM TQFP WE 文档规范 说明 芯片使能 时钟使能 互补金属氧化物半导体 输入 / 输出 无总线延迟 输出使能 静态随机存取存储器 薄型四方扁平封装 写入使能 测量单位 °C MHz µA mA mm ms ns pF V W 文档编号：001-96062 版本 *A 符号 摄氏度 兆赫兹 微安 毫安 毫米 毫秒 纳秒 皮法 伏特 瓦特 测量单位 页 21/23 CY7C1461KV33 CY7C1463KV33 文档修订记录页 文档标题： ：CY7C1461KV33/CY7C1463KV33，带有 NoBL 架构的 36 Mbit （1 M × 36/2 M × 18）输出式静态存储器 文档标题 文档编号： 文档编号：001-96062 版本 ECN 编号 发布日期 变更者 变更说明 ** 4662980 02/24/2015 WEIZ 本文档版本号为 Rev**，译自英文版 001-66681 Rev*D。 *A 4717375 04/08/2015 PRIT 转为最终文档 英语 001-66681* E 翻译成中国 001-96062 规格 TM 文档编号：001-96062 版本 *A 页 22/23 CY7C1461KV33 CY7C1463KV33 销售、 销售、解决方案和法律信息 全球销售和设计支持 赛普拉斯公司拥有一个由办事处、解决方案中心、厂商代表和经销商组成的全球性网络。要寻找离您最近的办事处，请访问赛普拉斯 所在地。 产品 汽车用产品 时钟与缓冲器 接口 照明与电源控制 存储器 PSoC 触摸感应产品 USB 控制器 无线 / 射频 PSoC® cypress.com/go/automotive cypress.com/go/clocks cypress.com/go/interface cypress.com/go/powerpsoc cypress.com/go/plc cypress.com/go/memory cypress.com/go/psoc 解决方案 psoc.cypress.com/solutions PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP 赛普拉斯开发者社区 社区 | 论坛 | 博客 | 视频 | 训练 技术支持 cypress.com/go/support cypress.com/go/touch cypress.com/go/USB cypress.com/go/wireless 赛普拉斯半导体公司， 2011-2015。此处所包含的信息可能会随时更改，恕不另行通知。除赛普拉斯产品内嵌的电路外，赛普拉斯半导体公司不对任何其他电路的使用承担任何责任。也不根据专利 或其他权利以明示或暗示的方式授予任何许可。除非与赛普拉斯签订明确的书面协议，否则赛普拉斯不保证产品能够用于或适用于医疗、生命支持、救生、关键控制或安全应用领域。此外，对于可能 发生运转异常和故障并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统的关键组件。若将赛普拉斯产品用于生命支持系统，则表示制造商将承担因此类使用而招致的所有 风险，并确保赛普拉斯免于因此而受到任何指控。 所有源代码 （软件和 / 或固件）均归赛普拉斯半导体公司 （赛普拉斯）所有，并受全球专利法规 （美国和美国以外的专利法规）、美国版权法以及国际条约规定的保护和约束。赛普拉斯据此向获许可 者授予适用于个人的、非独占性、不可转让的许可，用以复制、使用、修改、创建赛普拉斯源代码的派生作品、编译赛普拉斯源代码和派生作品，并且其目的只能是创建自定义软件和 / 或固件，以支 持获许可者仅将其获得的产品依照适用协议规定的方式与赛普拉斯 集成电路配合使用。除上述指定的用途外，未经赛普拉斯明确的书面许可，不得对此类源代码进行任何复制、修改、转换、编译或演 示。 免责声明：赛普拉斯不针对此材料提供任何类型的明示或暗示保证，包括 （但不仅限于）针对特定用途的适销性和适用性的暗示保证。赛普拉斯保留在不做出通知的情况下对此处所述材料进行更改的 权利。赛普拉斯不对此处所述之任何产品或电路的应用或使用承担任何责任。对于合理预计可能发生运转异常和故障，并对用户造成严重伤害的生命支持系统，赛普拉斯不授权将其产品用作此类系统 的关键组件。若将赛普拉斯产品用于生命支持系统中，则表示制造商将承担因此类使用而招致的所有风险，并确保赛普拉斯免于因此而受到任何指控。 产品使用可能受适用的赛普拉斯软件许可协议限制。 © 文档编号：001-96062 版本 *A NoBL 修订日期 April 10, 2015 和 No Bus Latency （无总线延迟）是赛普拉斯半导体公司的商标。 ZBT 是集成器件技术公司的注册商标。本文件中所提及的所有产品和公司名称均为其各自所有者的商标。 页 23/23