北京蓝通精电科技有限公司 ＪＭ７８９２产品说明书 ＪＡＢＲＩＥＬ ＪＭ７８９２ １２位 ５００ＫＳＰＳ Ａ／Ｄ转换器 1.电路概述 -07892是一种高速、低功耗、＋5V 电源工作的 12 位 ADC。该电路包括 1.6us 逐次逼近 ADC，采样/保持放大器，一个内部 2.5V 基准电压以及一个通用接口这 种结构易于与微处理器连接其转换结果可以串行输出也可以并行输出。本器件可 实现模拟信号输入范围为±10V 或±5V（J07892 ）。具有模拟信号输入过压保护 功能容许输入电压分别达到±17V 和±7V 且不会损坏端口。J M7892 提供两种数据 输出形式的选择：并行 12 位或者串行数据。快速的总线获取时间和标准控制输 入保证了并行接口很容易与微处理器和 DSP 连接。高速串行接口可以直接连接 到微控制器和 DSP 的串口。 2.主要特点 z z z z z z z z 高速 12 位 ADC 采样转换率 500kSPS 单电源工作(5V) 采样/保持放大器(片内) 输入信号范围选择: ±10V 或±5V 高速串行和并行接口 低功耗,典型值 60mw 模拟信号输入端具有过压保护功能 3.功能框图 1 电话：０１０５９０１９１９８ ５９０１９０７０ 网址：ｗｗｗ．ｂｅｉｄｏｕｇｐｓ．ｎｅｔ 4.封装形式 J M7892采用窄体 DIP24 线的封装，如下图所示。 JM7892 5.引脚功能说明 名称 管脚 功能说明 VDD 1 电源：±5V±5% STANDBY 2 低电平时为睡眠状态（功耗 5mW)，高电平时正常工作，一般 应用时接高电平 VIN2 3 模拟输入 2，对JM7892-2 和JM7892-3，应悬空或接 AGND。对 JM7892-1 来说，此脚决定输入信号（VIN1）的范围，当 VIN2 接 AGND 时，VIN1 的范围为±10V，接 VIN1 时，输入信号范 围为±5V VIN1 4 模拟信号输入脚 1，其输入范围同上。 REFOUT/REFIN 5 内部 ADC 基准，2.5V 输出，也可通过该脚输入一个 A/D 转换 的外部基准（2.5V），如果用内部基准，此脚悬空，对外作 为基准时应对 AGNDruv 0.1μF 的瓷片电容 AGND 6 模拟地 MODE 7 低电平时为串行输出，高电平时为并行输出 DB11～DB0 8～13 15～20 A/D 转换的 12 位并行输出，可与 TTL 电平兼容，为三态输出， DB0 为低位，DB11 为高位，当串行工作时，15 脚（DB5/SDATA） 为串行数据输出脚，16 位的前四位为 0，后 12 位为 A/D 的结 果。 16 脚（DB4/SCLK）为串行输出的时钟输入端 17 脚（DB3/RFS）为测试脚，正常工作时应接低电平 2 DGND 14 数字地，与外电路的数字地相连 RD 21 读，低电平有效，和 CS 配合读，使数据输出 CS 22 片选，低有效 EOC 23 转换结束信号，转换结束时，此脚输出 100ns 的低电平脉冲 CONVST 24 启动转换输入端，当此脚由低变高时，使采样保持器进入保 持状态并开始转换。 JM7892 ＪＭ７８９２采用窄体ＤＩＰ２４封装 6.典型性能参数 （VDD＝＋ 5 V±5％，AGND＝DGND＝0V，REF IN＝＋2.5V，温度范围＝－55℃～ ＋125℃) 参数 S类 单位 动态特性 fIN＝100kHz fSAMPLE=500kSPS 信号（噪声＋失真）比 3 总谐波失真 3 峰值谐波或伪噪声 二次谐波 三次谐波 测试条件/注释 3 70 -78 -79 -78 -78 dBmin dBmax dBmax dBmax dBmax 3 Typ -84dB Fa=49kHz,fb=50kHz Typ -84dB DC 转换位 最小转换位（保证无误码） 12 12 ±1 ±5 ±5 ±3 Bit Bit LSBmax LSBmax LSBmax LSBmax ±10 ±5 8 Volts Volts kΩmin 输入 VIN1，VIN2 接地 REF IN 输入电压范围 2.375/2.625 Vmin/Vmax 输入阻抗 2.5V±5％ 电阻接内部参考节点 相对精度 3 微分非线性 3 正满量程误差 3 负满量程误差 3 两级零点误差 3 模拟输入 输入电压范围 输入电压范围 输入阻抗 输入 VIN1 和 VIN2 输入 VIN1，VIN2 接地 参考输入/输出 1.6 kΩmin 4 10 pFmax REF OUT 输出电压 2.5 Vnom REF OUT 误差（25℃） ±10 ±25 25 5.5 mVmax 输入电容 TMIN－TMAX REF OUT 温度系数 REF OUT 输出阻抗 mVmax Ppm/℃typ kΩnom 逻辑输入 输入高电压，VINH 输入低电压，VINL 输入电流，IIN 输入电容，CIN4 2.4 0.8 ±10 10 Vmin Vmax uAmax pFmax VDD＝5V±5％ 4.0 0.4 Vmin Vmax Isource＝200uA Isink＝1.6mA ±10 15 uAmax pFmax VDD＝5V±5％ VIN＝0～VDD 逻辑输出 输出高电压，VOH 输出低电压，VOL DB11－DB0 动态漏电流 动态电容 4 输出码 二进制补 码 转换速度 转换时间 采样/保持获取时间 1.68 0.32 us max us max 95 mW max VDD＝5V，典型值 60mW 500 uW max VDD＝5V，典型值 75uW 功耗 5 正常工作 等待模式 B7892－1 6 4 7.应用特性 J M7892是一个高速、12位单电源供电的ADC。它给用户提供了输入信号范围、 跟踪/保持器、参考基准、AD转换器以及通用接口功能在一块芯片上。 当 CONVST 有电平输入时J M7892 转换开始。在CONVST的上升沿，跟踪/保 持器从跟踪状态变为保持状态并且转换开始。在转换结束时（EOC的下降沿）， 跟踪/保持器返回到跟踪状态且开始获取数据。转换时间为1.6us，获取时间为 400ns，转换速率可以达到500kSPS。 采样/保持部分 J M7892中的采样/保持放大器允许ADC精确地转换输入满刻度的正弦波信号 到12位精度。采样/保持的输入带宽大于ADC的Nyquist率甚至在ADC的最大转换 率500kHz时（即采样保持器可以处理输入频率超过250kHz的信号）。 采样保持器在小于200ns的时间内获得输入信号为12位精度。采样保持器的 作用时显而易见的。在CONVST的上升沿采样保持器由采样模式转变为保持模 式。采样保持器缝隙时间典型为15ns（即：外部CONVST信号与采样保持实际到 达保持阶段的时延）。在转换结束时，器件返回到跟踪状态。采样保持器的获取 时间开始于这一点。 基准部分 J M7892含有一个基准引脚为REF OUT/REF IN，它提供接近器件本身的＋ 2.5V基准或者可以将外部＋2.5V参考电源接到此脚作为器件的基准源。器件规定 了＋2.5V基准电压。基准源的误差将会导致B7892的传递函数的增益误差以及增 加器件规定的满刻度误差。同时将会导致失调误差注入衰减阶段。 J M7892含有一个片内＋2.5V参考基准。应用这个基准作为J M7892的基准源， 只需要在REF OUT/REF IN到AGND之间连接一个0.1uF的圆片陶瓷电容。这个电 压相当于这个引脚的内部缓冲后应用于ADC。如果需要用到J M7892的外部基准， 那么它将作为缓冲器相当于用一个FET开关与基准输出串连起来产生一个5.5k的 电源阻抗输出。内部基准容差±10mV（在25℃时标准温度系数25ppm/℃），温 度引起的最大误差±25mV。如果在应用中要求最小公差的基准或者J M7892需要 一个系统基准，那么用户可以选择连接一个外部基准到REF OUT/REF IN引脚。 外部基准将会有效地驱动内部基准源，因此为ADC提供了基准源。基准电源缓冲 5 后应用于ADC且具有最大输入电流±100uA。与JM7892匹配的基准电源有AD680、 AD780和REF43精度＋2.5V基准源。 接口 器件提供两种接口可供选择，一个12位并行接口和一个三线串行接口。通过 MODE引脚选择所需要的接口方式。以下部分讨论这两种接口方式。 并行输出方式 当 MODE 脚接高电平时，JM7892为并行输出方式，其时序如下图所示。 CONVST 信号在上升沿，采样保护器进入保持状态，并开始 A/D 转换，转换结 束后 EOC 脚输出负脉冲以进行中断或数据锁存。RD 信号下降沿应出现在下次 CONVST 的上升沿 200ns 前。只要 CS 和 RD 有效，即可获得转换后的 12 位数 据。器件可与门阵列或 ASIC 接口，这个 EOC 脉冲可应用到 CS 和 RD 的输出去 锁存JM7892的输出数据和进入门阵列或 ASIC。消除门阵列或 ASIC 的逻辑命令 以识别转换是否结束并产生读信号。为得到 J M7892的最优性能，在执行转换期 间不推荐 CS 和 RD 持续为低来保持三态。 并行输出模式时序图 串行输出方式 MODE 为低电平，JM7892为串行输出方式。采用这种方式可和工业标准的 微处理器、控制器和 DSP 等相连。SCLK 与 RFS 为输入引脚，J M7892 串行接口 直接接到系统（例如 80C51、87C51、68HC11、68HC05、大多数 DSP），系统提 供时钟输入且同步输出数字序列。图 3 给出了串行方式情况的时序。RFS 为低， 从J M7892取数据。时钟输入不一定要连续。在数据读出期间 RFS 应保持低电平。 共输出 16 位数据，前四位是 0，后 12 位是转换后的有效数据，高位在前。每一 6 个 SCLK 的上升沿延时一段时间后（5ns），在数据线上输出一位。其转换启动信 号 CONVST、结束信号 EOC、片选 CS 和图 3 相同，数据的读出应在 EOC 的下 降沿到下次采样前，即 CONVST 上升沿前的 400ns 之间进行。EOC 的下降沿可 产生中断或产生 RFS 信号，在读出期间 RFS 应保持低电平，否则数据线为三态， SCLK 一般由接收数据者提供，进行同步输出输入的最高频率是 20MHz（高、低 电平最小时间为 25ns）,每一个 SCLK 的上升沿延时一段时间后（5ns），在数据 线上输出一位，共输出 16 位数据，前四位是 0，后 12 位是转换后的有效数据， 高位在前，DB0 是最后一位，16 位数据输出后由 RFS 或第 17 个 SCLK 的上升 沿（哪个在前，哪个有效）。 串行输出模式时序图 附时序参数说明表： 参数 S类 单位 测试条件/注释 tCONV 1.68 us max 转换时间 tACQ 320 ns min 获取时间 t1 45 ns min CONVST脉宽 t2 60 ns min EOC脉宽 t3 0 ns min EOC下降沿到CS下降沿建立时间 t4 0 ns min CS到RD建立时间 t5 45 ns min 读脉宽 t6 40 ns max RD下降沿后数据存取时间 t7 5 ns min RD上升沿后总线所需时间 40 ns max t8 0 ns min CS到RD保持时间 t9 200 ns min RD到CONVST建立时间 并行接口 7 串行接口 t10 t11 35 ns min RFS低到SCLK下降沿建立时间 t12 30 ns max RFS低到有效数据延时 t13 25 ns min SCLK高电平 t14 25 ns min SCLK低电平 t15 5 ns min SCLK上升沿到有效数据保持时间 t16 30 ns max SCLK上升沿到有效数据延时 t17 30 ns min RFS到SCLK下降沿保持时间 0 ns min RFS上升沿后总线所需时间 30 ns max 0 ns min 30 ns max t17A SCLK上升沿后总线所需时间 模拟输入范围： J M7892的输入范围可以是±5V 或着是±10V。如果把 Vin2 端接地，输入加在 Vin1 端口的情况下，输入范围是±10V。如果把输入信号同时加在 Vin1 、Vin2 的情况下，则输 入范围是±5V。如下图所示： 输入结构示意图 理想情况下的输入输出关系如下图所示： 8