CY7C1461KV33 CY7C1463KV33 NoBL™ アーキテクチャの 36M ビット (1M×36/2M×18) フロースルー SRAM NoBL™ アーキテクチャの 36M ビット (1M×36/2M×18) フロースルー SRAM 特長 ■ ■ 機能詳細 アーキテクチャは、書き込みサ イクルと読み出しサイクル間のデッド サイクルを除去しま す。 待ち状態なしの最大 133MHz バス動作 データはすべてのクロックで転送 ZBT™ とピン互換で、機能も ZBT™ と同様 内部セルフタイム出力バッファ制御 (OE 信号の使用が不要になる ) フロー スルーの動作用レジスタ付き入力 バイト書き込み機能 3.3V、2.5V I/O 電源供給 クロック～出力の時間が速い 6.5 ns ( デバイス速度が 133MHz の場合 ) クロックの有効化と動作停止用クロック イネーブル (CEN) セルフタイム同期書き込み 非同期出力イネーブル CY7C1461KV33、CY7C1463KV33 は、JEDEC 準拠の鉛フリー 100 ピン TQFP パッケージで提供 深さの拡張を簡易化するために有効になった 3 個のチップ ZZ モードまたは CE 選択解除による自動電源切断機能 バースト機能 — リニア／インターリーブ バースト シーケン ス スタンドバイ時低消費電力 No Bus Latency™ (NoBL™) ❐ ■ ■ ■ ■ ■ ■ ❐ ■ ■ ■ ■ ■ ■ ■ ■ セレクション ガイド 説明 最大アクセス時間 最大動作電流 Cypress Semiconductor Corporation : 001-96065 Rev. *A 文書番号 は、3.3 V で動作する 構成の同期フロースルー バースト SRAM であ り、待ち状態なしの真の無限連続読み書き動作に対応するため に設計されています。CY7C1461KV33/CY7C1463KV33 は、デー タがクロック サイクル毎に転送される連続的読み書き処理の 有効化に必要な高度な NoBL 論理を備えています。この機能 は、頻繁な読み書き転送が必要なシステム内の SRAM のデー タ スループットを大幅に増加させます。 全ての同期入力は、クロックの立ち上がりエッジで制御される 入力レジスタを通過します。クロック入力がクロック イネーブ ル (CEN) 信号により有効にされます。この信号は、デアサート されると、動作を停止し、以前のクロック サイクルを延長しま す。クロック立ち上がりからの最大アクセス遅延は 6.5ns ( デ バイス速度が 133MHz の場合 ) です。 書き込み動作は、バイト書き込みセレクト信号 (BWX) および 1 つの書き込みイネーブル (WE) 入力で制御されます。全ての書 き込みは、内蔵のセルフタイム同期書き込み回路で制御されま す。 3 つの同期チップ セレクト (CE1、CE2、CE3) と非同期出力イ ネーブル (OE) は、バンクを容易に選択し、出力ピンのトライ ステートを制御するために提供されます。バス競合を回避する ために、出力ドライバーは、書き込みシーケンスの間同時にト ライステートになります。 CY7C1461KV33/CY7C1463KV33 1M×36/2M×18 • 198 Champion Court • 133MHz 単位 6.5 ns ×18 150 mA ×36 170 San Jose, CA 95134-1709 改訂日 • 408-943-2600 2015 04 09 年 月 日 CY7C1461KV33 CY7C1463KV33 論理ブロック図－ CY7C1461KV33 ADDRESS REGISTER A0, A1, A A1 D1 A0 D0 MODE CLK CEN C CE ADV/LD C BURST LOGIC Q1 A1' A0' Q0 WRITE ADDRESS REGISTER ADV/LD BW A BW B BW C WRITE REGISTRY AND DATA COHERENCY CONTROL LOGIC WRITE DRIVERS MEMORY ARRAY S E N S E A M P S BW D WE OE CE1 CE2 CE3 ZZ 文書番号 : 001-96065 Rev. *A INPUT REGISTER D A T A S T E E R I N G O U T P U T B U F F E R S DQs DQP A DQP B DQP C DQP D E E READ LOGIC SLEEP CONTROL ページ 2/23 CY7C1461KV33 CY7C1463KV33 論理ブロック図－ CY7C1463KV33 ADDRESS REGISTER A0, A1, A A1 D1 A0 D0 MODE CLK CEN C CE ADV/LD C BURST LOGIC Q1 A1' A0' Q0 WRITE ADDRESS REGISTER ADV/LD BW A BW B WRITE REGISTRY AND DATA COHERENCY CONTROL LOGIC WRITE DRIVERS MEMORY ARRAY S E N S E A M P S WE INPUT REGISTER OE CE1 CE2 CE3 ZZ 文書番号 : 001-96065 Rev. *A D A T A S T E E R I N G O U T P U T B U F F E R S DQs DQP A DQP B E E READ LOGIC SLEEP CONTROL ページ 3/23 CY7C1461KV33 CY7C1463KV33 目次 ピンのコンフィギュレーション .......................................... 5 ピン機能 .............................................................................. 7 機能概要 .............................................................................. 8 シングル読み出しアクセス .......................................... 8 バースト読み出しアクセス .......................................... 8 シングル書き込みアクセス .......................................... 8 バースト書き込みアクセス .......................................... 9 スリープ モード ........................................................... 9 インターリーブ バースト アドレス表 .......................... 9 リニア バースト アドレス表 ........................................ 9 ZZ モード電気的特性 ................................................... 9 真理値表 ............................................................................ 10 書き込み／読み出しの部分真理値表 ................................. 11 書き込み／読み出しの部分真理値表 ................................. 11 最大定格 ............................................................................ 12 動作範囲 ............................................................................ 12 中性子ソフト エラー耐性 .................................................. 12 電気的特性......................................................................... 12 文書番号 : 001-96065 Rev. *A 静電容量 ............................................................................ 14 熱抵抗................................................................................ 14 AC テストの負荷および波形 ............................................. 14 スイッチング特性.............................................................. 15 スイッチング波形.............................................................. 16 注文情報 ............................................................................ 19 注文コードの定義....................................................... 19 パッケージ図 ..................................................................... 20 略語 ................................................................................... 21 本書の表記法 ..................................................................... 21 測定単位 ..................................................................... 21 改訂履歴 ............................................................................ 22 セールス、ソリューションおよび法律情報 ...................... 23 ワールドワイドな販売と設計サポート ...................... 23 製品 ............................................................................ 23 PSoC® ソリューション ............................................. 23 サイプレス開発者コミュニティ ................................. 23 テクニカル サポート ......................................................... 23 ページ 4/23 CY7C1461KV33 CY7C1463KV33 文書番号 : 001-96065 Rev. *A 40 41 42 43 44 45 46 47 48 49 50 VSS NC/72M A A A A A A A A 37 A0 VDD 36 A1 39 35 A NC/144M 34 A 38 33 A NC/288M 32 A 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51 CY7C1461KV33 31 81 A 82 A 83 A 84 ADV/LD 85 OE 86 CEN 90 87 VSS 91 WE VDD 92 88 CE3 93 CLK BWA 94 89 BWC 96 BWB BWD 97 95 CE2 98 A CE1 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 A バイト D 図 1. 100 ピン TQFP パッケージのピン配置 MODE バイト C DQPC DQC DQC VDDQ VSS DQC DQC DQC DQC VSS VDDQ DQC DQC NC VDD NC VSS DQD DQD VDDQ VSS DQD DQD DQD DQD VSS VDDQ DQD DQD DQPD 99 100 A ピンのコンフィギュレーション DQPB DQB DQB VDDQ VSS DQB DQB DQB DQB VSS VDDQ DQB DQB VSS NC VDD ZZ DQA DQA VDDQ VSS DQA DQA DQA DQA VSS VDDQ DQA DQA DQPA バイト B バイト A ページ 5/23 CY7C1461KV33 CY7C1463KV33 ピンのコンフィギュレーション ( 続き ) 文書番号 : 001-96065 Rev. *A A 42 43 44 45 46 47 48 49 50 NC/72M A A A A A A A A 41 VDD A0 40 37 A1 VSS 36 39 35 A NC/144M 34 A NC/288M 33 A 38 32 A 81 A 82 A 83 A 84 85 ADV/LD OE 86 VSS 90 CEN VDD 91 WE CE3 92 88 BWA 93 CLK BWB 94 89 NC 95 NC CE2 97 96 CE1 A 98 87 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51 CY7C1463KV33 31 バイト B VDDQ VSS NC NC DQB DQB VSS VDDQ DQB DQB NC VDD NC VSS DQB DQB VDDQ VSS DQB DQB DQPB NC VSS VDDQ NC NC NC 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 MODE NC NC NC 99 100 A 図 2. 100 ピン TQFP パッケージのピン配置 A NC NC VDDQ VSS NC DQPA DQA DQA VSS VDDQ DQA DQA VSS NC VDD ZZ DQA DQA VDDQ VSS DQA DQA NC NC VSS VDDQ NC NC NC バイト A ページ 6/23 CY7C1461KV33 CY7C1463KV33 ピン機能 ピン名 A0、A1、A BWA、 BWB、 BWC、 BW D WE ADV/LD CLK CE1 CE2 CE3 OE CEN ZZ DQs DQPX MODE VDD VDDQ I/O 入力 同期 入力 同期 説明 アドレス入力。アドレス位置の 1 つを選択するために使用。CLK の立ち上がりエッジでサンプリン グ A[1:0] は 2 ビット カウンターに供給される バイト書き込み選択入力、アクティブ LOW。SRAM へバイト書き込みを駆動するために WE で有効 にする。CLK の立ち上がりエッジでサンプリング 書き込みイネーブル入力、アクティブ LOW。CEN がアクティブ LOW の場合、CLK の立ち上がり エッジでサンプリング。バイト書き込みを開始するためにこの信号を LOW にアサートすることが 必要 アドバンス／ロード入力。オンチップのアドレス カウンタを増加する、または新しいアドレスを ロードするために使用されるこの入力が HIGH になり、CEN が LOW にアサートされると 内部バー スト カウンターが増加される。LOW の場合、アクセスの度に新しいアドレスをデバイスにロード することが可能。選択解除した後、新しいアドレスをロードするために、ADV/LD を LOW に駆動 する必要がある 入力 - クロック入力。デバイスへの全ての同期入力を取り込むために使用。CLK は CEN により有効にさ クロック れる。CLK は、CEN がアクティブ LOW の場合のみに有効になる 入力 - チップ イネーブル 1 入力、アクティブ LOW。CLK の立ち上がりエッジでサンプリング。デバイス 同期 を選択／選択解除するために CE2 と CE3 と併用 入力 - チップ イネーブル 2 入力、アクティブ HIGH。CLK の立ち上がりエッジでサンプリング。デバイス 同期 を選択／選択解除するために CE1 と CE3 と併用 入力 - チップ イネーブル 3 入力、アクティブ LOW。CLK の立ち上がりエッジでサンプリング。デバイス 同期 を選択／選択解除するために CE1 と CE2 と併用 入力 - 出力イネーブル、非同期入力、アクティブ LOW。I/O ピンの方向を制御するために、デバイスに内 非同期 臓された同期論理ブロックと組み合わせする。この入力が LOW の場合、I/O ピンは出力として動作 可能。HIGH にデアサートされた時、I/O ピンはトライステートになり、入力データ ピンとして機 能。OE は、書き込みシーケンスのデータ転送の間や選択解除の状態から復帰してから最初のク ロック サイクルの間、またはデバイスが選択解除された時にマスクされる 入力 - クロック イネーブル入力、アクティブ LOW。LOW にアサートされると、クロック信号は SRAM 同期 により認められる。HIGH にデアサートされた場合、クロック信号はマスクされる。CEN をデア サートしてもデバイスはまだ選択解除されないため、CEN は、必要に応じて以前のサイクルを延長 するために使用可能 入力 - ZZ 「スリープ」入力。アクティブ HIGH 入力により、デバイスはデータの統合性が保持されている 非同期 非タイム クリティカルな「スリープ」状態に入る。通常動作では、このピンを LOW にする、また はフローティング状態のままにすることが必要。ZZ ピンは内部プルダウン抵抗に接続 I/O双方向データ I/O ライン。入力として機能している場合、これらの IO ラインはデータをオンチップ 同期 データ レジスタに供給。このデータ供給は CLK の立ち上がりエッジでトリガされる。出力として 機能している場合、読み出しサイクル中に供給されたアドレスにより指定されるメモリ位置に含ま れるデータを送信。このピンの方向は OE で制御。OE が LOW にアサートされた時、このピンは出 力として機能。HIGH の場合、DQs と DQP[A:D] は、トライステート状態になる。OE の状態に関わ らず、出力は、書き込みシーケンスのデータ転送の間、または選択解除された状態から復帰した時、 またはデバイスが選択解除された時から最初のクロック サイクルの間に自動的にトライステート状 態に移行 I/O双方向データ パリティ I/O ライン。機能的に、これら信号は DQs と同一。書き込みシーケンスの間、 同期 DQPx は BWX で制御 入力ストラッ モード入力。デバイスのバースト順を選択。GND に接続された場合、リニア バースト シーケンスを プ ピン 選択。VDD に接続するまたはフローティングのままにする時、インターリーブ バースト シーケンス が選択される 電源 デバイス コアへの電源入力 I/O 電源 I/O 回路の電源 入力 同期 入力 同期 文書番号 : 001-96065 Rev. *A ページ 7/23 CY7C1461KV33 CY7C1463KV33 ピン機能 ( 続き ) ピン名 I/O デバイスのグランド NC 未接続。ダイに内部的に接続されていない NC/72M ダイに接続されていない。すべての電圧レベルに接続可能 NC/144M ダイに接続されていない。すべての電圧レベルに接続可能 NC/288M ダイに接続されていない。すべての電圧レベルに接続可能 NC/576M ダイに接続されていない。すべての電圧レベルに接続可能 NC/1G ダイに接続されていない。すべての電圧レベルに接続可能 セスの最初のクロックの後、出力バッファは OE および内部制 機能概要 御論理回路で制御されます。デバイスが要求のデータを出力す るためには、OE を LOW に駆動する必要があります。後続のク CY7C1461KV33/CY7C1463KV33 は、読み書き処理中に待ち状 態を除去するために専用設計されている同期フロースルー ロックでは、他の処理 ( 読み込み／書き込み／選択解除 ) は開 バースト SRAM です。全ての同期入力は、クロックの立ち上が 始できます。そのため、クロック立ち上がり時に SRAM がチッ りエッジで制御される入力レジスタに取り込まれます。クロッ プ イネーブル信号のいずれかにより選択解除されると、その出 ク信号は、クロック イネーブル入力信号 (CEN) により有効に 力はトライステートになります。 されます。CEN が HIGH の場合、クロック信号は有効にされ バースト読み出しアクセス ず、すべての内部状態は保持されます。すべての同期動作は、 CEN により可能になります。クロック立ち上がりからの最大ア は、バースト カウンタを内蔵 クセス遅延 (tCDV) は 6.5ns ( デバイス速度が 133MHz の場合 ) CY7C1461KV33/CY7C1463KV33 しており、単一のアドレスを送信しアドレス入力を再アサート です。 せずに最大 4 回の読み出しを行うことを可能にします。シング クロックの立ち上がりエッジで全ての 3 つのチップ イネーブル ル読み出しアクセスの節で説明したように、新しいアドレスを SRAM にロードするために ADV/LD を LOW に駆動する必要が (CE1、CE2、CE3) をアクティブにアサートすることでアクセス カウンターのシーケンスは MODE 入力信 を開始することができます。(CEN) がアクティブ LOW であり、 あります。バースト 号で決まります。MODE 入力信号は、LOW にするとリニア バー ADV/LD が LOW にアサートされた時、デバイスに送信された モードを選択し、HIGH にするとインターリーブ バースト アドレスはラッチされます。アクセスは、書き込みイネーブル スト シーケンスを選択します。両方のバースト カウンターはバース (WE) の状態に応じて、読み出しまたは書き込み動作が行われ シーケンスに A0 と A1 ビットを使用し、上限までインクリ ます。BWX はバイト書き込み動作を行うために使用できます。 トメントされたらラップ ADV/LD 入力信号を 書き込み動作は書き込みイネーブル (WE) により可能になりま HIGH にすると、チップアラウンドします。 イネーブルまたは WE の状態にかかわ す。全ての書き込みは、内蔵のセルフタイム同期書き込み回路 らず内部バースト カウンターはインクリメントします。WE は で簡素化されます。 バースト サイクルの始まりにラッチされます。そのため、アク セス タイプ ( 読み出しか書き込み ) はバースト シーケンスにわ 3 つの同期チップ イネーブル (CE1、CE2、CE3) および非同期 出力イネーブル (OE) は深度の拡大を簡単にします。全ての動 たって変わりません。 作 ( 読み出し、書き込み、選択解除 ) はパイプライン化されま す。次の動作用に新しいアドレスをロードするために、デバイ シングル書き込みアクセス スが選択解除された後、ADV/LD を LOW に駆動する必要があ クロックの立ち上がりで次の要件が満たされると、書き込みア ります。 クセスは開始されます : (1) CEN が LOW にアサート、(2) CE1、 CE2、CE3 がすべてアクティブにアサート、(3) 書き込み信号 シングル読み出しアクセス WE が LOW にアサートされます。アドレス バスに送信されたア クロックの立ち上がりエッジで以下の条件が満たされると、読 ドレスはアドレス レジスタにロードされます。書き込み信号は み出しアクセスが開始されます。 制御論理回路にラッチされます。OE 入力信号の状態にかかわ らずデータ ラインは自動的にトライステートになります。これ CEN は LOW にアサートされます。 により、外部論理回路は DQs と DQPX にデータを供給できます。 CE1、CE2 および CE3 はすべてアクティブにアサートされま 次のクロック立ち上がりでは、DQs と DQPX ( または書き込み す。 動作用のサブセット ( 詳細は 10 ページの真理値表を参照 ) ) 入 書き込みイネーブル入力信号WEがHIGHにデアサートされま 力に送信されたデータはデバイスにラッチされ、書き込みが完 了します。このサイクルで追加のアクセス ( 読み出し／書き込 す。 み／選択解除 ) を開始できます。 ADV/LD は LOW にアサートされます。 書き込み処理中に書き込まれたデータは BWX 信号で制御されま アドレス入力に供給されたアドレスはアドレス レジスタに す。CY7C1461KV33/CY7C1463KV33 は、真理値表で説明されたバ ラッチされ、メモリ アレイおよび制御論理回路に送信されま イト書き込み機能を備えています。書き込みイネーブル入力 す。制御論理回路は読み出しアクセスが実行中であると判定し、 (WE) と選択したバイト書き込み選択をアサートすると、所望 要求されたデータが出力レジスタの入力に伝播することを可能 のバイトのみが選択的に書き込まれます。バイト書き込み動作 にします。OE がアクティブ LOW になるなら、データは 6.5ns 中に選択されないバイトは、不変のままです。書き込み動作を (133MHz デバイス ) 以内に使用可能になります。読み出しアク 簡素化するためにセルフタイム同期書き込みメカニズムが提供 VSS グランド 該当なし 該当なし 該当なし 該当なし 該当なし 該当なし 説明 ■ ■ ■ ■ 文書番号 : 001-96065 Rev. *A ページ 8/23 CY7C1461KV33 CY7C1463KV33 されています。簡単なバイト書き込み処理に簡素化可能な読み CE1、CE2およびCE3はt の間非アクティブのままにする必 出し／変更／書き込みシーケンスを大幅に簡素化するために、 要があります。 バイト書き込み機能が組み込まれています。 CY7C1461KV33/CY7C1463KV33 は、は共通 I/O デバイスである ため、出力がアクティブの時にデータをデバイスに駆動しては インターリーブ バースト アドレス表 なりません。データを DQs と DQPX 入力にデータ供給する前 (MODE = 開放または VDD) に OE を HIGH にデアサートすることができます。このように 1 番目の 2 番目の 3 番目の 4 番目の すると、出力ドライバーがトライステートになります。予防策 アドレス アドレス アドレス アドレス として、OE の状態にかかわらず、書き込みサイクルが検出さ A1: A0 A1: A0 A1: A0 A1: A0 れる度に DQs と DQPX は自動的にトライステートになります。 00 01 10 11 ZZREC バースト書き込みアクセス 01 00 11 は、バースト カウンターを内 10 11 00 蔵しており、単一のアドレスを送信しアドレス入力を再アサー 11 10 01 トせずに最大 4 回の書き込みを行うことを可能にします。シン グル書き込みアクセスの節で前述したように、初期アドレスを ロードするために ADV/LD を LOW に駆動する必要があります。 次のクロック立ち上がりで ADV/LD が HIGH に駆動されると、 リニア バースト アドレス表 チップ イネーブル (CE1、CE2、CE3) および WE 入力は無視さ れ、バースト カウンタはインクリメントされます。正しいデー (MODE = GND) タ バイトを書き込むために、バースト書き込みの各サイクルで 1 番目の 2 番目の 3 番目の 正しい BWX 入力を駆動する必要があります。 アドレス アドレス アドレス A1: A0 A1: A0 A1: A0 10 CY7C1461KV33/CY7C1463KV33 スリープ モード 入力ピンは非同期入力です。ZZ をアサートすると、SRAM は省電力スリープ モードに入ります。このスリープ モードへ の移行および復帰には 2 クロック サイクルかかります。この モードでは、データの統合性が保証されます。スリープ モード に入った時に保留中のアクセスは有効として見なされず、動作 完了も保証されません。デバイスはスリープ モードに入る前 に、選択解除する必要があります。ZZ 入力が LOW に戻った後、 ZZ ZZ 01 00 4 番目の アドレス A1: A0 00 01 10 11 01 10 11 00 10 11 00 01 11 00 01 10 モード電気的特性 パラメーター IDDZZ tZZS tZZREC tZZI tRZZI 説明 テスト条件 ZZ ≥ V – 0.2V スリープ モード スタンバイ電流 DD デバイス動作から ZZ までの時間 ZZ ≥ VDD– 0.2V ZZ < 0.2V ZZ 復帰時間 ZZ アクティブからスリープ電流 このパラメーターはサンプリングされた値である までの時間 ZZ 非アクティブからスリープ電 このパラメーターはサンプリングされた値である 流終了までの時間 文書番号 : 001-96065 Rev. *A Min Max – 89 単位 mA – 2tCYC ns 2tCYC – ns – 2tCYC ns 0 – ns ページ 9/23 CY7C1461KV33 CY7C1463KV33 真理値表 以下は、CY7C1461KV33/CY7C1463KV33 の真理値表です。[1、2、3、4、5、6、7] 動作 使用するアドレス CE1 CE2 CE3 ZZ ADV/LD H X X L L ディセレクト サイクル 無 X X H L L ディセレクト サイクル 無 X L X L L 無 ディセレクト サイクル X X X L H ディセレクト サイクル継続 無 L H L L L 読み出しサイクル 外部 ( バースト開始 ) X X X L H 読み出しサイクル 後続 ( バースト継続 ) L H L L L 外部 NOP ／ダミー読み出し ( バースト開始 ) X X X L H ダミー読み出し 後続 ( バースト継続 ) L H L L L 外部 書き込みサイクル ( バースト開始 ) X X X L H 書き込みサイクル 後続 ( バースト継続 ) L H L L L NOP ／書き込み中止 無 ( バースト開始 ) X X X L H 後続 書き込み中止 ( バースト継続 ) X X X L X クロック エッジの無視 現行 ( ストール ) X X X H X スリープ モード 無 注 WE BWX OE CEN CLK DQ トライステート トライステート トライステート トライステート データ出力 (Q) データ出力 (Q) トライステート トライステート データ入力 (D) データ入力 (D) トライステート トライステート X X X L L->H X X X L L->H X X X L L->H X X X L L->H H X L L L->H X X L L L->H H X H L L->H X X H L L->H L L X L L->H X L X L L->H L H X L L->H X H X L L->H X X X H L->H – X X X X X トライステート 「ドント ケア」。H = 論理 HIGH、L = 論理 LOW。BWx = L は、少なくとも 1 バイト書き込みセレクト信号がアクティブ、BWx = 有効」は、対象のバイト書 き込みセレクト信号がアサートされることを示します。詳細については、真理値表を参照してください。 書き込みは、BW と WE で定義されます。読み書きと書き込みについては真理値表を参照してください。 書き込みサイクルが検出された場合、バイト書き込み中でも、すべての I/O はトライステートになります。 DQ と DQP ピン現行のサイクルと OE 信号によって制御されます。OE は非同期で、クロックと同期してサンプリングされません。 CEN = H の場合は、待ち状態が挿入されます。 デバイスの電源投入時は、OE に関わらず、各ピンは選択解除の状態で、I/O はトライステートの状態です。 OE は非同期で、クロック立ち上がりと同期してサンプリングされません。これは、書き込みサイクル中に内部的にマスキングされます。読み出しサイクルで は、OE が非アクティブ、またはデバイスが選択解除された場合、DQP はトライステートになり、OE がアクティブの場合は DQP はデータを格納します。 1. X = 2. 3. 4. 5. 6. 7. X X X 文書番号 : 001-96065 Rev. *A X ページ 10/23 CY7C1461KV33 CY7C1463KV33 書き込み／読み出しの部分真理値表 以下は CY7C1461KV33 の書き込み／読み出しの部分真理値表です。[8、9] WE 機能 (CY7C1461KV33) H 読み出し L 書き込み – バイト書き込みなし L バイト A 書き込み – (DQA と DQPA) L バイト B 書き込み – (DQB と DQPB) L バイト C 書き込み – (DQC と DQPC) L バイト D 書き込み – (DQD と DQPD) L すべてのバイト書き込み BWA BWB BWC BWD X X X X H H H H L H H H H L H H H H L H H H H L L L L L 書き込み／読み出しの部分真理値表 以下は CY7C1463KV33 の書き込み／読み出しの部分真理値表です。[8、9] WE 機能 (CY7C1463KV33) H 読み出し L 書き込み – バイト書き込みなし L バイト a 書き込み – (DQa と DQPa) L バイト b 書き込み – (DQb 、DQPb) L 両バイト書き込み 注 BWB BWa X X H H H L L H L L 「ドント ケア」。H = 論理 HIGH、L = 論理 LOW。BWx = L は、少なくとも 1 バイト書き込みセレクト信号がアクティブ、BWx = 有効」は、対象のバイト書 き込みセレクト信号がアサートされることを示します。詳細については、真理値表を参照してください。 この表では、バイト書き込みの組み合わせの一部を示します。どの BW の組み合わせも有効です。書き込みは、アクティブになるバイト書き込み信号に応じ 8. X = 9. 文書番号 : 001-96065 Rev. *A X ページ 11/23 CY7C1461KV33 CY7C1463KV33 最大定格 動作範囲 最大定格を超えると、デバイスの寿命が短くなる可能性があり ます。これらのユーザー ガイドラインはテストされていませ ん。 保存温度 ..................................................... –65°C ～ +150°C 通電時の周囲温度 ...................................................................–55°C ～ +125°C GND を基準とした VDD ................................ –0.5V ～ +4.6V GND を基準とした VDDQ 上の電源電圧 ........ –0.5V ～ +VDD トライステート状態の出力に 印加できる DC 電圧 ............................ –0.5V ～ VDDQ+0.5V DC 入力電圧 ...........................................–0.5V ～ VDD+0.5V 出力 (LOW) への電流 .................................................. 20mA 静電気放電電圧 (MIL-STD-883、Method 3015) ............................... > 2001V ラッチアップ電流 ..................................................... >200mA 範囲 商用 周囲温度 0°C ～ +70°C VDD VDDQ 3.3V – 5% / +10% 2.5V – 5% ～ VDD 中性子ソフト エラー耐性 パラメーター LSBU LMBU SEL 説明 テスト条件 単一論理 25°C ビット反転 複数論理 25°C ビット反転 シングル 85°C イベント ラッチアップ 単位 Typ Max* 197 216 FIT/Mb 0 0.01 FIT/Mb 0 0.1 FIT/Dev テスト中に LMBU または SEL イベントは発生しない；本項は χ 分布の 95% 信頼上限を示します。詳細は、AN54908 「中性子の SER 加速試験と地上にお ける故障率の計算」のアプリケーション ノートを参照 2 * 電気的特性 動作範囲において パラメーター [10、11] VDD VDDQ VOH 説明 電源電圧 I/O 電源電圧 出力 HIGH 電圧 出力 LOW 電圧 VIH 入力 HIGH 電圧 IX 入力 LOW 電圧 注 [10] [10] 入力リーク電流 (ZZ と MODE を除く ) MODE の入力電流 ZZ IOZ の場合 2.5V I/O の場合 3.3V I/O、IOH = –4.0mA の場合 2.5 V I/O、IOH = –1.0mA の場合 3.3V I/O、IOL=8.0mA の場合 2.5V I/O、IOL=1.0mA の場合 3.3V I/O の場合 2.5V I/O の場合 3.3V I/O の場合 2.5V I/O の場合 3.3V I/O VOL VIL テスト条件 入力 = VSS 入力 = VDD 入力 = VSS 入力 = VDD 出力リーク電流 オーバーシュート 以内に から 文書番号 : 001-96065 Rev. *A Max 単位 3.6 V 3.135 VDD V 2.375 2.625 V 2.4 – V 2.0 – V – 0.4 V – 0.4 V 2.0 VDD + 0.3V V 1.7 VDD + 0.3V V –0.3 0.8 V –0.3 0.7 V –5 5 µA –30 – µA GND ≤ VI ≤ VDDQ の入力電流 10. : VIH(AC) < VDD + 1.5V ( 11. TPower-up:200ms 0V VDD(min.) Min 3.135 GND ≤ VI ≤ VDDQ、 出力が無効 – 5 µA –5 – µA – 30 µA –5 5 µA パルス幅は t /2 未満 )、アンダーシュート : V (AC) > –2V ( パルス幅は t /2 未満 ) までの直線傾斜を前提としています。この間では、V < V 、V < V 。 CYC IL IH DD DDQ CYC DD ページ 12/23 CY7C1461KV33 CY7C1463KV33 電気的特性 ( 続き ) 動作範囲において パラメーター [10、11] IDD ISB1 ISB2 ISB3 ISB4 説明 VDD 動作時供給電流 自動 CE パワーダウン電流 – TTL 入力 自動 CE パワーダウン電流 – CMOS 入力 自動 CE パワーダウン電流 – CMOS 入力 自動 CE パワーダウン電流 – TTL 入力 文書番号 : 001-96065 Rev. *A テスト条件 、 7.5ns のサイクル、 ×18 133MHz 、 ×36 VDD = Max、 7.5ns のサイクル、 ×18 133MHz デバイス選択解除済み、 ×36 VIN ≥ VIH または VIN ≤ VIL、 f = fMAX、 入力切り替え VDD = Max、 7.5ns のサイクル、 ×18 133MHz デバイス選択解除済み、 ×36 VIN ≤ 0.3V、 VIN ≥ VDD – 0.3 V、 f = 0、 入力が静止状態にある VDD = Max、 7.5ns のサイクル、 ×18 133MHz デバイス選択解除、 ×36 VIN ≤ 0.3V または VIN ≥ VDDQ – 0.3V、 f = fMAX、 入力切り替え VDD = Max、 7.5ns のサイクル、 ×18 133MHz デバイス選択解除、 ×36 VIN ≥ VDD – 0.3V または VIN ≤ 0.3V、 f = 0、 入力が静止状態にある VDD = Max IOUT = 0mA f = fMAX = 1/tCYC Min Max 単位 – 150 mA – 170 – 85 – 90 – 75 – 80 – 85 – 90 – 75 – 80 mA mA mA mA ページ 13/23 CY7C1461KV33 CY7C1463KV33 静電容量 下表では、容量のパラメーターを示します パラメーター [12] 説明 CIN 入力静電容量 CCLK クロック入力静電容量 CIO 入力／出力静電容量 テスト条件 TA = 25°C、f = 1MHz、 VDD = 3.3V、VDDQ = 2.5V 100 ピン TQFP 単位 最大値 5 pF 5 pF 5 pF 熱抵抗 下表では、熱抵抗のパラメーターを示します。 パラメーター [12] 説明 QJA 熱抵抗 ( 接合部から周囲 ) 熱抵抗 ( 接合部からケース ) 熱抵抗 （ジャンクションボードへ） QJC QJB AC テストの負荷および波形 3.3V I/O 出力 100 ピン TQFP 単位 テスト条件 パッケージ 35.36 °C/W テ ス ト 条 件 は、エア（0 メートル / 秒）静止付 EIA/JESD51 によ る、熱インピーダン エアーフロー（1 メートル / 秒） 31.30 スを測定するため エアーフロー（3 メートル / 秒） 28.86 の標準的なテスト 7.52 方法と手順に従う 28.89 テスト負荷 図 3. AC テストの負荷と波形 Z0 =50Ω RL = 50Ω 出力 VDDQ 10% と スコープ 2.5V I/O 出力 RL =50Ω (b) VT =1.25V (a) 注 12. (c) 出力 入力パルス VDDQ 10% と スコープ 90% GND 5 pF R=1538Ω JIG 90% 10% ≤ 1ns 2V/ns R=1667Ω 2.5V Z0 =50Ω R=351Ω JIG テスト負荷 90% GND 5 pF VT =1.5V (a) 入力パルス R=317Ω 3.3V ≤ 1ns 2V/ns (b) 90% 10% (c) 開発時とこれらのパラメーターに影響を与える可能性のある設計／プロセス変更があった後にテストされます。 文書番号 : 001-96065 Rev. *A ページ 14/23 CY7C1461KV33 CY7C1463KV33 スイッチング特性 動作範囲において パラメーター [13、14] 説明 tPOWER[15] クロック tCL クロック サイクル期間 クロック HIGH クロック LOW tCDV CLK tCYC tCH 出力時間 tOEHZ 立ち上がり後のデータ出力有効時間 CLK 立ち上がり後のデータ出力ホールド時間 クロックから Low Z までの時間 [16、17、18] クロックから High Z までの時間 [16、17、18] OE LOW から出力有効までの時間 OE LOW から出力 Low Z までの時間 [16、17、18] OE HIGH から出力 High Z までの時間 [16、17、18] tAS CLK tDOH tCLZ tCHZ tOEV tOELZ セットアップ時間 tCES 立ち上がり前のアドレス セットアップ時間 CLK 立ち上がり前の ADV/LD セットアップ時間 CLK 立ち上がり前の WE、BWX セットアップ時間 CLK 立ち上がり前の CEN セットアップ時間 CLK 立ち上がり前のデータ入力セットアップ時間 CLK 立ち上がり前のチップ イネーブル セットアップ時間 tAH CLK tALS tWES tCENS tDS ホールド時間 立ち上がり後のアドレス ホールド時間 CLK 立ち上がり後の ADV/LD ホールド時間 CLK 立ち上がり後の WE、BWx ホールド時間 CLK 立ち上がり後の CEN ホールド時間 CLK 立ち上がり後のデータ入力ホールド時間 CLK 立ち上がり後のチップ イネーブル ホールド時間 tALH tWEH tCENH tDH tCEH Min Max 単位 1 – ms 7.5 – ns 2.5 – ns 2.5 – ns – 6.5 ns 2.5 – ns 2.5 – ns – 3.8 ns – 3.0 ns 0 – ns – 3.0 ns 1.5 – ns 1.5 – ns 1.5 – ns 1.5 – ns 1.5 – ns 1.5 – ns 0.5 – ns 0.5 – ns 0.5 – ns 0.5 – ns 0.5 – ns 0.5 – ns 133MHz 注 タイミングのリファレンス電圧レベルは、V = 3.3V の場合は 1.5V であり、V = 2.5V の場合は 1.25V です。 特記されていない限り、テスト条件は 14 ページの図 3 の (a) に示します。 このデバイスは電圧レギュレータを内蔵しています；t は、読み出しまたは書き込み処理が開始される前に、V を超えた電源を供給する必要がある 時間です。 16. t 、t 、t 、t は、14 ページの図 3 の (b) に示した AC テスト条件で指定されます。遷移は定常状態での電圧 ± 200mV の電圧レベルで測定されま す。 17. 特定の電圧と温度において、同じデータ バスを共用する時、SRAM 間のバス競合を回避するために、t は t より少なく、t は t より少ないです。 これらの仕様では、バス競合条件を説明しませんが、最悪の場合のユーザー条件において保証されるパラメーターを示します。デバイスは、同じシステム条件 の下で LOW Z の前に HIGH Z を達成するようにに設計されています。 18. このパラメーターはサンプリングされ、すべてのデバイスで試験されるわけではありません。 13. 14. 15. DDQ DDQ POWER CHZ CLZ OELZ DD(min) OEHZ OEHZ 文書番号 : 001-96065 Rev. *A OELZ CHZ CLZ ページ 15/23 CY7C1461KV33 CY7C1463KV33 図 4. 読み出し／書き込み波形 [19、20、21] スイッチング波形 1 2 3 t CY C 4 5 6 7 8 9 A5 A6 A7 10 CLK t CENS t CENH t CES t CEH t CH t CL CEN CE ADV/LD WE BW X A1 ADDRESS t AS A2 A4 A3 t CDV t AH t DOH t CLZ DQ D(A1) t DS D(A2) Q(A3) D(A2+1) t OEV Q(A4+1) Q(A4) Q(A6) D(A7) W RITE D(A7) DESELECT t DOH t OELZ W RITE D(A1) W RITE D(A2) BURST W RITE D(A2+1) READ Q(A3) READ Q(A4) DON’T CARE 注 D(A5) t OEHZ t DH OE COM M AND t CHZ BURST READ Q(A4+1) W RITE D(A5) READ Q(A6) UNDEFINED この波形の場合は ZZ は LOW に保持されます。 が LOW の場合、CE は LOW、CE は HIGH、CE は LOW です。CE が HIGH の場合、CE は HIGH、または CE は LOW、または CE は HIGH です。 バースト シーケンスの順序は、MODE ピンのステータスにより判定されます (0= リニア、1= インターリーブ )。バースト動作は任意です。 19. 20. CE 21. 1 文書番号 : 001-96065 Rev. *A 2 3 1 2 3 ページ 16/23 CY7C1461KV33 CY7C1463KV33 スイッチング波形 ( 続き ) 1 2 A1 A2 図 5. NOP、STALL、および DESELECT サイクル [22、23、24] 3 4 5 A3 A4 6 7 8 9 10 CLK CEN CE ADV/LD WE BW [A:D] ADDRESS A5 t CHZ D(A1) DQ Q(A2) Q(A3) D(A4) Q(A5) t DOH COMMAND WRITE D(A1) READ Q(A2) STALL READ Q(A3) WRITE D(A4) DON’T CARE 注 STALL NOP READ Q(A5) DESELECT CONTINUE DESELECT UNDEFINED この波形の場合は ZZ は LOW に保持されます。 が LOW の場合、CE は LOW、CE は HIGH、CE は LOW です。CE が HIGH の場合、CE は HIGH、または CE は LOW、または CE は HIGH で す。 22. 23. CE 1 文書番号 : 001-96065 Rev. *A 2 3 1 2 3 ページ 17/23 CY7C1461KV33 CY7C1463KV33 スイッチング波形 ( 続き ) 図 6. ZZ モード タイミング [25、26] CLK t ZZ I t t ZZ ZZREC ZZI SUPPLY I DDZZ t RZZI A LL INPUTS (except ZZ) Outputs (Q) DESELECT or REA D Only High-Z DON’T CA RE 注 モードに入る時、デバイスを選択解除する必要があります。デバイスを選択解除するためのすべての可能な信号条件については、真理値表を参照してく ださい。 25. ZZ 文書番号 : 001-96065 Rev. *A ページ 18/23 CY7C1461KV33 CY7C1463KV33 注文情報 この製品の種類について、サイプレスは、様々なコンフィギュレーションおよび特長を持っている他の多くのバージョンを提供し ています。以下の表には、現在在庫としてある部品のみを示します。 すべてのオプションの完全なリストについては、サイプレスのウェブサイト www.cypress.com にアクセスし、製品概要のページ http://www.cypress.com/products を参照し、または最寄りのサイプレスの販売代理店にお問い合わせください。 サイプレスは、事業所、ソリューション センター、メーカー代理店および販売代理店の世界的なネットワークを保持しています。 お客様の最寄りのオフィスについては、サイプレスの http://www.cypress.com/go/datasheet/offices をご覧ください。 速度 (MHz) 133 注文コード CY7C1461KV33-133AXC パッケージ図 51-85050 製品とパッケージ タイプ 100 ピン TQFP (14×20×1.4mm) 鉛フリー 動作範囲 商用 CY7C1463KV33-133AXC 注文コードの定義 CY 7 C 14XX K V33 - XXX A X C 温度範囲 : C = 商業用 = 0°C ～ +70°C X = 鉛フリー；X なし = 有鉛 パッケージ タイプ : A = 100 ピン TQFP 速度グレード : XXX = 133MHz V33 = 3.3V VDD プロセス技術 : K ≥ 65nm デバイス ID: 14XX = 1461 または 1463 1461 = FT、1M × 36 (36M ビット ) 1463 = FT、2M × 18 (36M ビット ) テクノロジー コード : C = CMOS マーケティング コード : 7 = SRAM 会社 ID: CY = サイプレス 文書番号 : 001-96065 Rev. *A ページ 19/23 CY7C1461KV33 CY7C1463KV33 パッケージ図 図 7. 100 ピン TQFP (14×20×1.4mm) A100RA パッケージ図、51-85050 51-85050 *E 文書番号 : 001-96065 Rev. *A ページ 20/23 CY7C1461KV33 CY7C1463KV33 略語 略語 CE CEN CMOS I/O NoBL OE SRAM TQFP WE 本書の表記法 説明 Chip Enable ( チップ イネーブル ) Clock Enable ( クロック イネーブル ) Complementary Metal Oxide Semiconductor ( 相補型金属酸化膜半導体 ) Input/Output ( 入力／出力 ) No Bus Latency ( バス レイテンシーなし ) Output Enable ( 出力イネーブル ) Static Random Access Memory ( スタティック ランダム アクセス メモリ ) Thin Quad Flat Pack ( 薄型クアッド フラット パッケージ ) Write Enable ( 書き込みイネーブル ) 文書番号 : 001-96065 Rev. *A 測定単位 °C 記号 MHz µA mA mm ms ns pF V W 摂氏温度 メガヘルツ マイクロアンペア ミリアンペア ミリメートル ミリ秒 ナノ秒 ピコファラッド ボルト ワット 測定単位 ページ 21/23 CY7C1461KV33 CY7C1463KV33 改訂履歴 文書名 : CY7C1461KV33/CY7C1463KV33、NoBL™ アーキテクチャの 36M ビット (1M×36/2M×18) フロースルー SRAM 文書番号 : 001-96065 版 ECN 番号 発行日 変更者 変更内容 ** 4651000 02/04/2015 HZEN これは英語版 001-66681 Rev. *D を翻訳した日本語版 001-96065 Rev. ** です。 *A 4718923 04/09/2015 PRIT 決勝への変換 文書番号 : 001-96065 Rev. *A ページ 22/23 CY7C1461KV33 CY7C1463KV33 セールス、ソリューションおよび法律情報 ワールドワイドな販売と設計サポート サイプレスは、事業所、ソリューション センター、メーカー代理店および販売代理店の世界的なネットワークを保持しています。 お客様の最寄りのオフィスについては、サイプレスのロケーション ページをご覧ください。 製品 車載用 クロック＆バッファ インターフェース 照明＆電力制御 メモリ PSoC® cypress.com/go/automotive cypress.com/go/clocks cypress.com/go/interface cypress.com/go/powerpsoc cypress.com/go/plc PSoC タッチ センシング USB コントローラー ワイヤレス／ RF cypress.com/go/memory cypress.com/go/psoc ソリューション psoc.cypress.com/solutions PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP サイプレス開発者コミュニティ コミュニティ | フォーラム | ブログ | ビデオ | トレーニング テクニカル サポート cypress.com/go/support cypress.com/go/touch cypress.com/go/USB cypress.com/go/wireless 本文書に記載される情報は予告なく変更される場合があります。Cypress Semiconductor Corporation ( サイプレス セミコンダクタ社 ) は、サイ プレス製品に組み込まれた回路以外のいかなる回路を使用することに対して一切の責任を負いません。サイプレス セミコンダクタ社は、特許またはその他の権利に基づくライセンスを譲渡するこ とも、または含意することもありません。サイプレス製品は、サイプレスとの書面による合意に基づくものでない限り、医療、生命維持、救命、重要な管理、または安全の用途のために使用する ことを保証するものではなく、また使用することを意図したものでもありません。さらにサイプレスは、誤動作や故障によって使用者に重大な傷害をもたらすことが合理的に予想される生命維持 システムの重要なコンポーネントとしてサイプレス製品を使用することを許可していません。生命維持システムの用途にサイプレス製品を供することは、製造者がそのような使用におけるあらゆ るリスクを負うことを意味し、その結果サイプレスはあらゆる責任を免除されることを意味します。 すべてのソース コード ( ソフトウェアおよび／またはファームウェア ) はサイプレス セミコンダクタ社 ( 以下「サイプレス」) が所有し、全世界の特許権保護 ( 米国およびその他の国 )、米国の著 作権法ならびに国際協定の条項により保護され、かつそれらに従います。サイプレスが本書面によりライセンシーに付与するライセンスは、個人的、非独占的かつ譲渡不能のライセンスであり、 適用される契約で指定されたサイプレスの集積回路と併用されるライセンシーの製品のみをサポートするカスタム ソフトウェアおよび／またはカスタム ファームウェアを作成する目的に限って、 サイプレスのソース コードの派生著作物をコピー、使用、変更そして作成するためのライセンス、ならびにサイプレスのソース コードおよび派生著作物をコンパイルするためのライセンスです。 上記で指定された場合を除き、サイプレスの書面による明示的な許可なくして本ソース コードを複製、変更、変換、コンパイル、または表示することはすべて禁止します。 免責条項 : サイプレスは、明示的または黙示的を問わず、本資料に関するいかなる種類の保証も行いません。これには、商品性または特定目的への適合性の黙示的な保証が含まれますが、これに 限定されません。サイプレスは、本文書に記載される資料に対して今後予告なく変更を加える権利を留保します。サイプレスは、本文書に記載されるいかなる製品または回路を適用または使用し たことによって生ずるいかなる責任も負いません。サイプレスは、誤動作や故障によって使用者に重大な傷害をもたらすことが合理的に予想される生命維持システムの重要なコンポーネントとし てサイプレス製品を使用することを許可していません。生命維持システムの用途にサイプレス製品を供することは、製造者がそのような使用におけるあらゆるリスクを負うことを意味し、その結 果サイプレスはあらゆる責任を免除されることを意味します。 ソフトウェアの使用は、適用されるサイプレス ソフトウェア ライセンス契約によって制限され、かつ制約される場合があります。 © Cypress Semiconductor Corporation, 2011-2015. 文書番号 : 001-96065 Rev. *A 改訂日 2015 年 04 月 09 日 ページ 23/23 と No Bus Latency は、サイプレス セミコンダクタ社の商標です。ZBT は Integrated Device Technology, Inc 社の商標です。本書で言及する全ての製品名および会社名は、それぞれの所有者 の商標である場合があります。 NoBL