AN96578 I2C F-RAM™によるデザイン 著者: Harsha Medu 関連製品ファミリ: FM24xxx、CY15BxxxJ 関連サンプル コード: 詳細は、こちらをクリックしてください。 関連アプリケーション ノート: 完全な一覧については、こちらをクリックしてください。 AN96578 は高性能の不揮発性シリアル インターフェース メモリである I2C F-RAM™デバイスで設計するのに有用な設計 ガイドラインおよび例の回路を提供しています。 目次 1 はじめに .................................................................... 1 5.6 読み出し動作 .................................................... 9 2 I2C F-RAM のコンフィギュレーション ........................... 2 5.7 スリープモードへの移行................................... 10 2 2.1 I C バス プロトコル機能の適用性 ....................... 2 5.8 デバイス ID ..................................................... 10 2.2 I2C F-RAM デバイスのオプション ....................... 2 5.9 シリアル番号 ................................................... 10 2 2 3 I C F-RAM システム – 標準コンフィギュレーション ....... 3 6 I C F-RAM のサンプル コード .................................. 10 4 I2C F-RAM の設計基準.............................................. 4 7 まとめ ...................................................................... 10 4.1 電源電圧 (VDD) ................................................. 5 8 関連アプリケーション ノート ...................................... 10 4.2 5 1 総バス容量 (CB)................................................ 6 改訂履歴 .......................................................................... 11 I2C F-RAM 動作 ........................................................ 7 ワールドワイドな販売と設計サポート ................................. 12 5.1 WP ピン ............................................................ 7 製品 ................................................................................. 12 5.2 A0、A1、A2 ピン ................................................ 7 PSoC®ソリューション ........................................................ 12 5.3 スレーブ アドレス ............................................... 7 サイプレス開発者コミュニティ ............................................ 12 5.4 アドレス バイト ................................................... 7 テクニカル サポート .......................................................... 12 5.5 書き込み動作 .................................................... 8 はじめに 強誘電体ランダム アクセス メモリ (F-RAM) は強誘電体技術を使ってデータを格納する不揮発性メモリです。シリアル F-RAM デバイスはその遅延がない (いわばゼロ遅延) 書き込みのため、他の不揮発性シリアルメモリに勝る利点を提供して います。F-RAM は数十マイクロ秒で数百バイトを書き込むことができます。それに対して、EEPROM とフラッシュ メモリは、 数十ミリ秒で同じ量のデータを書き込みます。電源を失う前にデータをすぐに書き込む F-RAM の能力はパワーダウン イベントにマシン ステート情報、パラメーター設定、または他の重要なデータを保存する必要とするシステムに特に有用です。 また、F-RAM は他の不揮発性のソリューションに比べてアクセス可能回数が非常に高いため、不揮発性のセルを破損せず に F-RAM へ多く書き込む／読み出すことができます。 F-RAM は RAM と不揮発性メモリの利点を合わせて持っているため、真の意味での不揮発性 RAM です。それは SPI、I2C、 およびパラレルなどの異なるインターフェース オプションで利用できます。本アプリケーション ノートは F-RAM の I2C インターフェースについて説明します。本アプリケーション ノートは異なる I2C F-RAM のコンフィギュレーションについて説明し、 一般的なシステムでの I2C F-RAM インターフェースを示し、システムでの使用方法およびアクセス用のデータ フォーマット についての設計ガイドラインを記述します。AC、DC、およびタイミング パラメーターなどの他の情報については、具体的な I2C F-RAM データシートを参照してください。 www.cypress.com 文書番号: 001-98471 Rev. ** 1 2 I C F-RAM™によるデザイン I2C F-RAM のコンフィギュレーション 2 I2C F-RAM は、I2C-バス仕様で定義されているように、最大 3.4Mbps のデータ転送速度とすべての低い周波数でのアクセス をサポートしています。 スタンダード モード (Sm): ビット レートが最大 100Kbps ファースト モード (Fm): ビット レートが最大 400Kbps ファースト モード プラス (Fm+): ビット レートが最大 1Mbps ハイスピード モード (Hs): ビット レートが最大 3.4Mbps Sm、Fm、および Fm+のバス モードはすべてのデバイス コンフィギュレーションで提供されています。Hs モードは FM24Vxx および CY15BxxxJ シリーズのデバイスのみで提供されています。 2.1 I2C バス プロトコル機能の適用性 表 1 は、標準的な I2C のスレーブバス仕様の必須の機能と任意選択の機能をまとめているものです。I2C F-RAM は、標準的 な I2C のスレーブ デバイスのすべての必須機能に対応しています。 表 1. I2C プロトコルの適用性 2 2 特長 I C 仕様規格 I C F-RAM START 状態 必須 提供 STOP 状態 必須 提供 アクノリッジ 必須 提供 7 ビットスレーブ アドレス 必須 提供 10 ビットスレーブ アドレス 任意 提供なし クロック ストレッチ 任意 提供なし 一般的な呼び出しアドレス 任意 提供なし デバイス ID 任意 ソフトウェア リセット 任意 提供 1 提供なし 1. デバイス ID 機能は FM24VXX および CY15BxxxJ デバイスのみで提供されています。 2.2 I2C F-RAM デバイスのオプション 表 2 に示すように、サイプレスは異なるコンフィギュレーションとパッケージで I2C F-RAM に対応しています。 表 2. I2C F-RAM のコンフィギュレーション 2 製品番号 ステータス メモリ容量 動作電圧 (Typ) パッケージ I C バス A1/ A2 に対する デバイス シリアル スリープ Hs モード WP ピン A0 ピン ピン ID デバイス 番号 モード (3.4MHz) 数 FM24C04B 量産中 4Kb 5.0V 8 ピン SOIC 有 無 有 4 無 無 無 無 FM24CL04B 量産中 4Kb 3.3V 8 ピン SOIC 有 無 有 4 無 無 無 無 www.cypress.com 文書番号: 001-98471 Rev. ** 2 2 I C F-RAM™によるデザイン 2 製品番号 ステータス メモリ容量 動作電圧 (Typ) パッケージ I C バス A1/ A2 に対する デバイス シリアル スリープ Hs モード WP ピン A0 ピン ピン ID デバイス 番号 モード (3.4MHz) 数 FM24C16B 量産中 16Kb 5.0V 8 ピン SOIC 有 無 無 1 無 無 無 無 FM24CL16B 量産中 16Kb 3.3V 8 ピン SOIC 有 無 無 1 無 無 無 無 8 DFN FM24C64B 量産中 64Kb 5.0V 8 ピン SOIC 有 有 有 8 無 無 無 無 FM24CL64B 量産中 64Kb 3.3V 8 ピン SOIC 有 有 有 8 無 無 無 無 8 DFN FM24V01 NRND 1 128Kb 3.3V 8 ピン SOIC 有 有 有 8 有 無 有 有 FM24V01A 量産中 128Kb 3.3V 8 ピン SOIC 有 有 有 8 有 無 有 有 CY15B128J 量産中 128Kb 3.3V 8 ピン SOIC 有 有 有 8 有 無 有 有 FM24V02 NRND 1 256Kb 3.3V 8 ピン SOIC 有 有 有 8 有 無 有 有 FM24V02A 量産中 256Kb 3.3V 8 ピン SOIC 有 有 有 8 有 無 有 有 CY15B256J 量産中 256Kb 3.3V 8 ピン SOIC 有 有 有 8 有 無 有 有 FM24W256 量産中 256Kb 3.3V 8 ピン SOIC 有 有 有 8 無 無 無 無 FM24V05 量産中 512KB 3.3V 8 ピン SOIC 有 有 有 8 有 無 有 有 FM24V10 量産中 1Mb 3.3V 8 ピン SOIC 有 無 有 4 有 無 有 有 FM24VN10 量産中 1Mb 3.3V 8 ピン SOIC 有 無 有 4 有 有 有 有 1. 3 新しいデザインへのご利用はお勧めできない I2C F-RAM システム – 標準コンフィギュレーション 図 1 に標準的な I2C のシングル マスター マルチ スレーブのコンフィギュレーションを示します。I2C マスター デバイスは任意 の I2C マスター プロトコルを生成できるマイクロコントローラまたはプログラム可能なデバイスです。スレーブ デバイスは任意 の標準 I2C のスレーブ デバイスです。図 1 では、スレーブ デバイスは I2C F-RAM デバイス。512K ビット以下のメモリ容量の I2C F-RAM デバイスは、3 つのスレーブ アドレス指定ビット(A0、A1、および A2) をサポートしているため、1 つの I2C バスで 最大 8 個のデバイスを接続できます。図 2 に標準 I2C F-RAM スレーブ デバイスを示されています。スレーブ選択アドレス ライン (A2、A1、A0) を設定することでユニークなスレーブ ID が各スレーブ デバイスに割り当てられます。4Kb または 1Mb I2C F-RAM 等の A0 というスレーブ選択アドレスがないパッケージでは、スレーブ選択アドレス ピン A2 と A1 を設定 することで 1 つのバスを共有して最大 4 個のスレーブ デバイスのみ接続できます。16Kb F-RAM デバイスでは、デバイス 選択アドレス ピン (A0、A1、および A2) は備えていないため、バスを介して接続できるのは 1 個のデバイスのみです。 www.cypress.com 文書番号: 001-98471 Rev. ** 3 2 I C F-RAM™によるデザイン 図 1. シングル マスターのマルチ スレーブ I2C のコンフィギュレーション スレーブ デバイス # 4 図 2. I2C F-RAM スレーブ デバイス I2C F-RAM の設計基準 I2C はクロックを送信するために使用される SCL ラインとデータを送信するために使用される SDA ラインを有する 2 線式の 同期バスです。I2C F-RAM デバイスでは、SCL ラインは入力であり、SDA ラインはオープン ドレイン出力です。オープン ドレインにより、1 本のデータ ラインとマルチマスターのサポートの双方向通信を実装するために、バスの制御に対する簡単 なアービトレーションが可能になります。SCL ラインは、F-RAM で入力ですが、マスターでオープン ドレイン出力です。従って、 SCL と SDA ラインの両方は、リリースされる際にラインをプルアップするための VDD の外部抵抗を必要とします。 プルアップ抵抗値 (RP)を決定する際に、以下の 2 要素に考慮する必要があります: 電源電圧 (VDD) 総バス容量 (CB) 注： 次の節のプルアップ抵抗値の計算は I2C F-RAM SDA ラインのためのものです。マスターI2C デバイスに基づいて、SCL ラインのプルアップ抵抗値を決定するために以下に示されている計算を繰り返される必要があります。 www.cypress.com 文書番号: 001-98471 Rev. ** 4 2 I C F-RAM™によるデザイン 4.1 電源電圧 (VDD) 図 3 は I2C 論理レベルを示します。I2C 仕様では、論理レベル LOW は通常電源電圧の 30%に等しい VIL より低い電圧 レベルと定義されています。論理レベル HIGH は、通常電源電圧の 70%に等しい VIH より高い電圧レベルと定義されて います。これらの 2 レベルの間の電圧は未定義です。 図 3. I2C バス論理レベル 供給源電圧はプルアップ抵抗 (RP) の最小値を制限します。図 4 に示すように、プルアップ抵抗はデバイス トランジスタの ON になっている抵抗と合わせて、分圧回路のネットワークを形成します。堅牢なプルアップ抵抗により、ラインが論理 LOW として検出されるまで LOW (VIL 以下) にプルダウンされることを防ぐことができます。 図 4. I2C バス ライン トランジスタの ON 抵抗は一般的に指定されていません。その代わりに、最大シンク電流 (IOL) は指示され、よって、 トランジスタでの電圧降下 は出力論理 LOW 電圧レベル (VOL) より低くなければなりません。 VDD – (IOL × RP) ≤ VOL、 すなわち、 RP ≥ VDD - VOL IOL 3.6V の最大 VDD 電圧で動作する一般的な 3.0V I2C F-RAM 製品については、VOL 仕様は 2mA の IOL で最大 0.4V です。 従って RP ≥ www.cypress.com 3.6 – 0.4 、 2 × 10-3 すなわち、 文書番号: 001-98471 Rev. ** RP ≥ 1.6 kΩ 5 2 I C F-RAM™によるデザイン 4.2 総バス容量 (CB) バス容量は、すべてのピン、接続部、プリント基板の配線およびワイヤーの合計である総静電容量です。 SDA と SCL ライン の長い配線またはケーブル接続に重要かもしれません。SDA と SCL ラインが リリースされている際に、外部抵抗 (RP) で プルアップされます。プルアップ抵抗 (RP) は、 バス容量 (CB)、と組み合わせて、RC 回路を形成し、その結果、SDA と SCL ラインの立ち上がり時間を制限します。立ち上がり時間は、高速モードの動作において重要であり、抵抗値があまりに高い ならば、ラインは時間内に論理 HIGH まで上がれないかもしれません。従って、バス容量は立ち上がり時間と次にプルアップ 抵抗を制限します。 RC 回路の場合、 V(t) ) VDD 図 5 に示すように、I2C の場合、立ち上がり時間(tr) は、SDA または SCL ラインが VIL (0.3 × VDD) から VIH (0.7 × VDD) まで 上がるためにかかる時間とされます。 V(t) = VDD (1 - e-t/RC) 、すなわち、 t = –RC ln(1 – VIL レベルに充電するためにかかる時間は t1 = –RPCB ln(1 – 0.3 × VDD ) = 0.356675 × RPCB VDD VIH レベルに充電するためにかかる時間は t2 = –RPCB ln(1 – 0.7 × VDD ) = 1.203973 × RPCB VDD 従って、立ち上がり時間は tr = t2 - t1 = (1.203973 × RPCB) – (0.356675 × RPCB) = 0.8473 × RPCB Fm モードの I2C F-RAM の場合、立ち上がり時間 tr = 120ns です。従って、 120 × 10-9 = 0.8473 × RPCB 2 図 5. I C ラインの立ち上がり時間 低消費電力の設計では、電流消費量を制限するために範囲の上半にあるプルアップ抵抗値 (RP) を使用したほうが良いです。 表 3 は、特定のバス負荷条件と動作電圧に応じた RP (Min、Max) の値の一覧を記載します。網掛け領域は、特定の動作 電圧の条件下でいくつかのバス負荷 (CB) で RP (Min) が RP (Max) の値を超えていることを示します。RP (Min) が RP (Max) の値を超えてはいけないため、これらの場合 I2C バスに使用される最大の容量負荷 (CB) の制限が発生します。例えば、 3V の製品が最小 VDD 電源 (VDD = 2.7V) で動作するように構成された場合、システムは表 3 に示す SDA ラインの負荷 (pF 単位) を超えてはいけません。I2C マスターのために同様の計算を SCL ライン上で行うことができます。 www.cypress.com 文書番号: 001-98471 Rev. ** 6 2 I C F-RAM™によるデザイン 表 3. 異なるバス負荷と動作電圧に応じた RP (Min、Max) VDD = 3.6V、R P(min) = 1.6kΩ VDD = 3.0V、R P(min) = 1.3 kΩ RP(Max) k Ω 周波数 tRps 1MHz 120000 3.4MHz 80000 14.16 7.08 4.72 3.54 2.83 2.36 2.02 1.77 1.57 1.42 1.13 0.94 0.81 0.71 0.57 0.47 0.40 0.35 0.31 0.28 0.26 9.44 4.72 3.15 2.36 1.89 1.57 1.35 1.18 1.05 0.94 0.76 0.63 0.54 0.47 0.38 0.31 0.27 0.24 0.21 0.19 0.17 CBpF 10 20 30 40 50 60 70 80 90 100 125 150 175 200 250 300 350 400 450 500 550 5 VDD = 2.7V、R P(min) = 1.15kΩ RP(Max) k Ω 周波数 tRps 1MHz 120000 3.4MHz 80000 14.16 7.08 4.72 3.54 2.83 2.36 2.02 1.77 1.57 1.42 1.13 0.94 0.81 0.71 0.57 0.47 0.40 0.35 0.31 0.28 0.26 9.44 4.72 3.15 2.36 1.89 1.57 1.35 1.18 1.05 0.94 0.76 0.63 0.54 0.47 0.38 0.31 0.27 0.24 0.21 0.19 0.17 CBpF 10 20 30 40 50 60 70 80 90 100 125 150 175 200 250 300 350 400 450 500 550 VDD = 2.0V、R P(min) = 0.8kΩ RP(Max) k Ω 周波数 tRps 1MHz 120000 3.4MHz 80000 14.16 7.08 4.72 3.54 2.83 2.36 2.02 1.77 1.57 1.42 1.13 0.94 0.81 0.71 0.57 0.47 0.40 0.35 0.31 0.28 0.26 9.44 4.72 3.15 2.36 1.89 1.57 1.35 1.18 1.05 0.94 0.76 0.63 0.54 0.47 0.38 0.31 0.27 0.24 0.21 0.19 0.17 CBpF 10 20 30 40 50 60 70 80 90 100 125 150 175 200 250 300 350 400 450 500 550 RP(Max) k Ω 周波数 tRps 1MHz 120000 3.4MHz 80000 14.16 7.08 4.72 3.54 2.83 2.36 2.02 1.77 1.57 1.42 1.13 0.94 0.81 0.71 0.57 0.47 0.40 0.35 0.31 0.28 0.26 9.44 4.72 3.15 2.36 1.89 1.57 1.35 1.18 1.05 0.94 0.76 0.63 0.54 0.47 0.38 0.31 0.27 0.24 0.21 0.19 0.17 CBpF 10 20 30 40 50 60 70 80 90 100 125 150 175 200 250 300 350 400 450 500 550 I2C F-RAM 動作 次の節は I2C F-RAM 動作を簡単に説明します。詳細説明についてはそれぞれのデータシートを参照してください。 5.1 WP ピン WP (書き込み保護) ピンは、VDD に引っ張られているメモリ全体を保護します。これは、GPIO を介してマイクロコントローラー によって制御されることができます。書き込み保護機能を使わないアプリケーションでは、このピンを開放のままにしても良い です。内部プルダウンはピンを LOW にします。 5.2 A0、A1、A2 ピン A0、A1、A2 ピンは I2C F-RAM デバイスのためのデバイス アドレス選択を制限します。これらのピンは内部で LOW に プルダウンされるため、未接続 (開放) のままにされている場合デフォルト デバイス アドレスは 000 です。A0、A1、A2 の設定 の異なる組み合わせで同じ I2C バスに最大 8 個の F-RAM デバイスが接続できます。ほとんどの I2C F-RAM デバイスには 全 3 つのデバイス アドレス選択ピンがあります。例外は A0 ピンを持っていない 4Kb と 1Mb デバイス、およびアドレス選択 ピンを持っていない 16Kb デバイスです。 5.3 スレーブ アドレス I2C F-RAM スレーブ アドレスは固定 4 ビットのスレーブ ID 1010b およびユーザーがコンフィギュレーション可能な 3 ビット デバイス選択ビット (A0、A1、および A2 ピンによって決定) を含む 7 ビット ID です。 5.4 アドレス バイト 表 4 に示すように、メモリ容量に基づいて、I2C F-RAM 読み出し／書き込みは 1 または 2 バイト アドレスを持ちます。 www.cypress.com 文書番号: 001-98471 Rev. ** 7 2 I C F-RAM™によるデザイン 表 4. I2C F-RAM の異なる容量のためのアドレス バイト スレーブ アドレス バイト メモリ 容量 ビット 7 ビット 6 ビット 5 ビット 4 アドレス バイト 2 (MSB) ビット 3 ビット 2 ビット 1 A1 A8 1 A8 4Kb スレーブ デバイス アドレス A2 16Kb スレーブ デバイス アドレス A10 1 A9 1 1 ビット 0 ビット 7 ビット 6 ビット 5 ビット 4 ビット 3 ビット 2 アドレス バイト 1 (LSB) ビット 1 ビット 0 ビット 7 ビット 6 ビット 5 ビット 4 ビット 3 ビット 2 ビット 1 ビット 0 R/W 該当なし 2 A7 A6 A5 A4 A3 A2 A1 A0 R/W 該当なし 2 A7 A6 A5 A4 A3 A2 A1 A0 64Kb スレーブ デバイス アドレス A2 A1 A0 R/W X 3 X 3 128Kb スレーブ デバイス アドレス A2 A1 A0 R/W X 3 X 3 256Kb スレーブ デバイス アドレス A2 A1 A0 R/W X 3 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 スレーブ デバイス アドレス A2 A1 A0 R/W A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 スレーブ デバイス アドレス A2 A1 A16 R/W A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 512KB 1Mb 5.5 1 3 X A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 1. これはページ選択アドレス ビットです。 2. 4Kb と 16Kb 容量 F-RAM には 1 バイト アドレスがあります。 3. 最上位アドレス バイトの未使用ビットは「ドントケア」ビットで、F-RAM はそれらを無視します。ただし、ファームウェア内で未使用の アドレス ビット位置を「0」にセットするのは良い方法です。このアプローチにより、将来のさらなる大容量オプションに移行する際に、 ファームウェアを更新するのは容易になります。 書き込み動作 すべての書き込みは、マスターが I2C バスでの通信のためにデバイスを識別するスレーブ アドレスを送信することで始まり ます。 書き込み動作は「0」にスレーブ アドレス (R/Wビット) の最下位ビットを設定することで示されます。表 4 に記載されて いるように、F-RAM デバイスの容量に基づいて、スレーブアドレスの後に 2 バイトまたは 1 バイト アドレスが続きます。 4Kb、16Kb、および 1Mb I2C F-RAM デバイスの場合、スレーブ アドレスはメモリ アドレスのいくつかの最上位ビットを含み ます。アドレスの後に書き込むデータが続きます。各バイトごとに、F-RAM スレーブは 1 つの ACK 信号を生成します。書き 込み動作は STOP 条件で終了されます。 図 6 はシングルバイト書き込みを示し、図 7 はマルチバイト書き込みを示し、図 8 は高速な書き込みを示します。HS モードは 書き込み動作が開始する前に Hs モード コマンド (0x08) を必要とします。 図 6. シングルバイト書き込み動作 (256Kb F-RAM) 図 7. マルチバイト書き込み動作 (256Kb F-RAM) www.cypress.com 文書番号: 001-98471 Rev. ** 8 2 I C F-RAM™によるデザイン 図 8. HS モード シングルバイト書き込み動作 (256Kb F-RAM) 5.6 読み出し動作 読み出し動作は、現在のアドレス読み出しと選択的な (ランダム) アドレス読み出しのいずれかに関わります。現在のアドレス 読み出しでは、図 9、図 10、および図 11 に示すように、I2C F-RAM は最後の読み出し／書き込み動作で内部ラッチされた アドレスを使用します。選択的な (ランダム) アドレス 読み出しでは、図 12 に示すように、データ読み出し対象のアドレスが 指定されます。 図 9. シングルバイトの現在アドレス読み出し動作 (256Kb F-RAM) 図 10. マルチバイト (連続) の現在アドレス読み出し動作 (256Kb F-RAM) 図 11. HS モードでのシングルバイト現在アドレス読み出し動作 (256Kb F-RAM) 図 12. シングルバイトの現在アドレス読み出し動作 (256Kb F-RAM) www.cypress.com 文書番号: 001-98471 Rev. ** 9 2 I C F-RAM™によるデザイン 5.7 スリープモードへの移行 表 2 に記載するように、「スリープ モード」と呼ばれている低電力モードはいくつかの I2C F-RAM デバイスに実装されてい ます。図 13 に示すように、F-RAM デバイスはコマンド 0x86 でスリープ モードに移行します。 図 13. スリープ モードへの移行 5.8 デバイス ID ほとんどの F-RAM 製品は、メーカーID と製品 ID を含む 3 バイトのデバイス ID を定義します。図 14 に示すように、この デバイス ID は 0xF9 コマンドを使用して読み出すことができます。 図 14. デバイス ID の読み出し 5.9 シリアル番号 FM24VN10 は、各デバイスおよび読み出しに固有のシリアル番号を定義します。このシリアル番号は、図 15 に示すように、 8 バイトの番号で、0xCD コマンドを使用して読み出すことができます。 図 15. シリアル番号の読み出し 6 I2C F-RAM のサンプル コード I2C F-RAM のサンプル コードについては、アプリケーション ノート「AN74875 - Designing with Serial I2C nvSRAM」を参照 してください。AN74875 はサイプレスの不揮発性 RAM 製品 (nvSRAM と F-RAM) のための PSoC Creator コンポーネント (nvRAM) を有する 1 つの関連プロジェクトを提供しています。PSoC Creator コンポーネントはメモリの読み出しと書き込みを するための API を提供します。また、デバイス ID、シリアル番号、およびスリープ モードへの移行を実行する API を持ちます。 7 まとめ 本アプリケーション ノートはサイプレス I2C F-RAM によるアプリケーション設計のガイドラインを説明します。I2C F-RAM は、 他の全ての不揮発性 I2C メモリ製品と同様に、標準的な I2C アクセス プロトコルをサポートしています。これにより、F-RAM と I2C マスター コントローラーとの互換性があり、システム開発サイクル時間を低減します。 8 関連アプリケーション ノート 2 AN407 - A Design Guide to I C F-RAM Processor Companions AN94901 - Migrating from FM24V02/FM24V01 to FM24V02A/FM24V01A www.cypress.com 文書番号: 001-98471 Rev. ** 10 2 I C F-RAM™によるデザイン 改訂履歴 文書名: AN96578 - I2C F-RAM™によるデザイン 文書番号: 001-98471 版 ECN 変更者 発行日 ** 4865407 HZEN 07/30/2015 www.cypress.com 変更内容 これは英語版 001-96578 Rev. **を翻訳した日本語版 001-98471 Rev. **です。 文書番号: 001-98471 Rev. ** 11 2 I C F-RAM™によるデザイン ワールドワイドな販売と設計サポート サイプレスは、事業所、ソリューション センター、メーカー代理店および販売代理店の世界的なネットワークを持っています。お客様の 最寄りのオフィスについては、サイプレスのロケーション ページをご覧ください。 PSoC®ソリューション 製品 車載用 cypress.com/go/automotive psoc.cypress.com/solutions クロック&バッファ cypress.com/go/clocks PSoC 1 | PSoC 3 | PSoC 4 | PSoC 5LP インターフェース cypress.com/go/interface サイプレス開発者コミュニティ 照明 & 電源管理 cypress.com/go/powerpsoc コミュニティ | フォーラム | ブログ | ビデオ | トレーニング メモリ cypress.com/go/memory テクニカル サポート PSoC cypress.com/go/psoc タッチ センシング cypress.com/go/touch USB コントローラー cypress.com/go/usb ワイヤレス／RF cypress.com/go/wireless cypress.com/go/support PSoC はサイプレス セミコンダクタ社の登録商標であり、F-RAM は同社の商標です。本書で言及するその他のすべての商標または登録商標は各社の所有物です。 Cypress Semiconductor 198 Champion Court San Jose, CA 95134-1709 Phone Fax Website : 408-943-2600 : 408-943-4730 : www.cypress.com © Cypress Semiconductor Corporation, 2015. 本文書に記載される情報は予告なく変更される場合があります。Cypress Semiconductor Corporation (サイプ レス セミコンダクタ社) は、サイプレス製品に組み込まれた回路以外のいかなる回路を使用することに対して一切の責任を負いません。サイプレス セミコンダクタ 社は、特許またはその他の権利に基づくライセンスを譲渡することも、または含意することもありません。サイプレス製品は、サイプレスとの書面による合意に基づ くものでない限り、医療、生命維持、救命、重要な管理、または安全の用途のために使用することを保証するものではなく、また使用することを意図したものでもあ りません。さらにサイプレスは、誤作動や故障によって使用者に重大な傷害をもたらすことが合理的に予想される生命維持システムの重要なコンポーネントとして サイプレス製品を使用することを許可していません。生命維持システムの用途にサイプレス製品を供することは、製造者がそのような使用におけるあらゆるリスク を負うことを意味し、その結果サイプレスはあらゆる責任を免除されることを意味します。 このソースコード (ソフトウェアおよび／またはファームウェア) はサイプレス セミコンダクタ社 (以下「サイプレス」) が所有し、全世界の特許権保護 (米国およびそ の他の国)、米国の著作権法ならびに国際協定の条項により保護され、かつそれらに従います。サイプレスが本書面によりライセンシーに付与するライセンスは、 個人的、非独占的かつ譲渡不能のライセンスであり、適用される契約で指定されたサイプレスの集積回路と併用されるライセンシーの製品のみをサポートするカ スタム ソフトウェアおよび／またはカスタム ファームウェアを作成する目的に限って、サイプレスのソース コードの派生著作物をコピー、使用、変更そして作成す るためのライセンス、ならびにサイプレスのソース コードおよび派生著作物をコンパイルするためのライセンスです。上記で指定された場合を除き、サイプレスの 書面による明示的な許可なくして本ソース コードを複製、変更、変換、コンパイル、または表示することはすべて禁止します。 免責条項: サイプレスは、明示的または黙示的を問わず、本資料に関するいかなる種類の保証も行いません。これには、商品性または特定目的への適合性の黙 示的な保証が含まれますが、これに限定されません。サイプレスは、本文書に記載される資料に対して今後予告なく変更を加える権利を留保します。サイプレス は、本文書に記載されるいかなる製品または回路を適用または使用したことによって生ずるいかなる責任も負いません。サイプレスは、誤作動や故障によって使 用者に重大な傷害をもたらすことが合理的に予想される生命維持システムの重要なコンポーネントとしてサイプレス製品を使用することを許可していません。生命 維持システムの用途にサイプレス製品を供することは、製造者がそのような使用におけるあらゆるリスクを負うことを意味し、その結果サイプレスはあらゆる責任 を免除されることを意味します。 ソフトウェアの使用は、適用されるサイプレス ソフトウェア ライセンス契約によって制限され、かつ制約される場合があります。 www.cypress.com 文書番号: 001-98471 Rev. ** 12