Data Sheet PT7C4050 PLL with Integrated VCXO ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||| Features Description • PLL with quartz stabilized VCXO • Crystal output jitter less than 20ps • Dual redundant reference input clocks with loss of signal detection The device is composed of phase-lock loop with integrated VCXO for use in clock recovery, data retiming, frequency translation and clock smoothing applications in telecom and datacom systems. • Manual or automatic switch over between reference input clocks • VCXO provides smooth output transition during switch over of input clocks • Lock detection • Selectable metal mask options for phase detectors, op. Amps, and charge pump Crystal Frequencies Supported: 12.624~38.880MHz. Ordering Information Part Number PT7C4050xDE PT7C4050xLE Package Die form Lead free 28-Pin TSSOP Note: Pls see below specification of part no. • Loss of signals alarm • Return to nominal clock upon LOS • Input data rates from 8 kb/s to 40 Mb/s • Frequency translation • Tri-state output • Clock Smoothing, Clock Switching • User defined PLL loop response • • NRZ Clock Recovery NRZ data compatible • +3.3 and +5.0V supply voltage • Optical Switching/Routing, Base Station Applications PT0239L (06/07) Ver: 0 1 Data Sheet PT7C4050 PLL with Integrated VCXO ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||| Block Diagram CLKIN DATAIN HIZ VC LOSIN RCLK RDATA LOS Phase Detector & Loss Of Signal Circuit PHO CLK1 VCXO Divider OPN Op Amp CLK2 OPOUT OPP Pin Configuration PT0239L (06/07) Ver: 0 2 Data Sheet PT7C4050 PLL with Integrated VCXO ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||| Pin Description Pin Sym Description 1 X1 Crystal oscillator connected between X1 and X2 2 VC Control voltage input. It controls crystal oscillator (VCXO). 3 NC Not connected. 4 AGND Analog ground. 5 OPN Negative input. terminal to internal operational amplifier. 6 OPOUT Output. terminal of internal operational amplifier. 7 OPP Positive input. terminal to internal operational amplifier. 8 S1 9 S2 10 S3 LOS-IN1 (LOSIN) PHO REF-CLK1 (DATAIN) FB-CLK (CLKIN) DGND 11 12 13 14 15 16 17 18 19 20 *1 LOS RCLK (CLK-OUT3) RDATA (CLK-OUT4) DVDD CLK-OUT2 S1, S2, S3 Options for selectable divider N TTL input. Internal pull down. Normally this pin is connected to OUT1 and selects REF-CLK1 input Output. signal produced by phase detector of data. Input clock signal. to phase detector (TTL switching thresholds for recovering DATAIN) TTL switching thresholds input. Connected to external feedback clock. Digital ground. Loss of signal detection. for DATAIN input. Refer to LOS detection description. Output recovered clock. Output recovered data stream. Digital power supply. Output clock of internal VCXO frequency controlled by S3, S2, S1 while S4 set logic high TTL input. When set to a logic low, output pins CLK-OUT1, CLK-OUT2, RCLK, and RDATA buffers are set to high-impedance state. When set to logic high or no connection, the device functions and output pins CLK-OUT1, CLK-OUT2, RCLK, and RDATA etc. are active. This input has an internal pull-up resistor. Output clock. of internal VCXO or half VCXO frequency, controlled by SEL-OUT1. CMOS input. ‘LO’ selects half of internal VCO frequency. ‘HI’ selects internal VCO frequency. Internal pull up. Ground. 21 HIZ 22 CLK-OUT1 23*2 SEL-OUT1 24 26 GND AVDD (XT-VDD) NC 27 NC Not connected. 28 X2 Crystal oscillator connected between X1 and X2 25 Analog power supply. Not connected. Note: *1: S3, S2, S1 option for selectable divider N, Please refer to Table 1 *2: SEL-OUT1 option for VCXO or half VCXO output freq. Please refer to Table 2 ( ): For pin11/13/14/17/18/25, die option PT0239L (06/07) Ver: 0 3 Data Sheet PT7C4050 PLL with Integrated VCXO ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||| X2-2 X2-1 X1-2 X1-1 Pad Location IFr AVDD VC XT-VDD AGND1 XT-GND AGND2 GND(CDL) NC1 SEL-OUT1 OPN CLK-OUT1 LF NC9 REF-indica tor1 NC8 PT7C4050 REF-indica tor2 HIZ OPOUT LD REF-SEL NC7 NC2 CLK-OUT2 OPP NC6 CTRL-SEL Sel_050 Ala rm-re s DVDD2 NC3 DVDD1 S0 RDATA(CLK-OUT 4) S1 RCLK(CLK-OUT3) S2 LOS-OUT2 DGND2 REF-CLK2 DGND1 NC5 FB-CLK(Clkin) NC4 REF-CLK1(Da tain) PHO LOS* LOS-IN2 LOS-OUT1 S4 LOS-IN1(LOSIN) S3 Die size: 2190×3401µm(Including scribe line). Die thickness: 300µm(no coating). Table 1 Bonding Options for selectable divider N S3 S2 1 1 1 1 1 0 1 0 0 1 0 1 0 0 0 0 S1 1 0 1 0 1 0 1 0 Table 2 Bonding Options for CLK-OUT1 SEL-OUT1 1 0 Divider N 2 4 8 16 32 64 128 256 CLK-OUT1 frequency Internal VCXO frequency Half of internal VCXO frequency PT0239L (06/07) Ver: 0 4 Data Sheet PT7C4050 PLL with Integrated VCXO ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||| Function Description LOS detection LOS-OUT1 provides output alarm flag when REF-CLK1 is lost. The LOS output is set to logic high after 256 consecutive FB-CLK (CLKIN) periods with no REF-CLK1 (DATAIN) transitions. As soon as a transition occurs at REF-CLK1 (DATAIN), LOS is reset to a logic low. Divider output signals The internal divider N is 2,4,8, ------, 8192, and creates 5 kinds of 8KHZ frame signals: F0N, F8, F16N, RSP, TSP. F0N outputs to CLK-OUT3 pin, F16N outputs to CLK-OUT4 pin. The F8, TSP, RSP can be selected by S4:1 (bond option) and output to CLK-OUT2 pin. 8KHZ frame signals’ generator based on 32MHZ VCXO frequency. All signals are compatible with 4409 DPLL product. PT0239L (06/07) Ver: 0 5 Data Sheet PT7C4050 PLL with Integrated VCXO ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||| Maximum Rating Storage Temperature………………………………- 65oC to +150oC Core supply voltage……………………………….- 0.5 to +7.0V I/O supply voltage………………………………... - 0.5 to +7.0V DC Input Voltage …………………………………- 0.5 to +7.0V Input ESD protection ……………………………...2000V Note: Stresses greater than those listed under MAXIMUMRATINGS may cause permanent damage to the device. This is a stress rating only and functional operation of the device at these or any other conditions above those indicated in the operational sections of this specification is not implied. Exposure to absolute maximum rating conditions for extended periods may affect reliability. DC Characteristics Sym Parameter Test Condition Min Typ Max - 4.5 - 5.5 - 3.0 Unit VDD Supply Voltage ILEAK Input Leakage Current - -10 - 10 µA VTIH TTL Input High Voltage - 2 - - V VTIL TTL Input Low Voltage - - - 0.8 V VCIH CMOS Input High Voltage - 0.7VDD - - V VCIL CMOS Input Low Voltage - - - 0.3VDD V VOH1 Output High Voltage for CLK-OUT1/2/3/4 Ioh = 8mA 2.4 - - V VOL1 Output Low Voltage for CLK-OUT1/2/3/4 Iol = 8mA - - 0.4 V - -160 - - 3.6 IPULLUP1 Input Pull up Current for HIZ IPULLUP2 Input Pull up Current for S4:0, Test Vi = 0V -50 - - Input Pull down Current for LOS-IN1 Vi = VDD - - 50 Full Active - - 60 - -40 - 85 IPULLDOWN ICC Maximum Supply Current TA Ambient Temperature PT0239L (06/07) V µA mA o C Ver: 0 6 Data Sheet PT7C4050 PLL with Integrated VCXO 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OUT1 Nominal Output Frequency on Loss of Signal: CLK-OUT1/2 -75 - 75 -75 - 75 Ohm ppm from fo 1 ppm from fo 2 Phase Detector Gain Internal design value - - 0.53 x Data Density V/rad Phase Detector Gain offset Internal design value, DATAIN and CLKIN is “0” degree phase difference, OP-Amp gain=2/3 - - TDB V Loop Filter Op-Amp Unity Gain Band Width Internal design VALUE. - 750 - KHz SYM 1 SYM 2 RCLK OUT2 KD GB PT0239L (06/07) Ver: 0 7 Data Sheet PT7C4050 PLL with Integrated VCXO ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||| Application Circuit Normal Test Circuit VCC C3 C1 0.1uF R1 Optional C4 Optional C2 32.768MHz Optional R2 Optional 0.1uF U1 VC R3 Y1 C5 Optional OPN VC Optional R4 Optional 1 1 1 2 2 2 LOS PHO DATAIN CLKW 1 2 3 4 5 6 7 8 9 10 11 12 13 14 X1 X2 VC NC NC NC AGND VDD OPN XTGND OPO SEL-OUT1 OPP CLK-OUT1 S1 HIZ S2 CLK-OUT2 S3 DVDD LOSIN RDATA PHO RCLK DATAIN LOS CLKIN DGND 28 27 26 25 24 23 22 21 20 19 18 17 16 15 VCC OUT1 LOS PT7C4050 C6 22nF S1、S2、S3 Jump for S1 0 0 S2 0 0 S3 0 1 Application circuit for PT7C4050 Input: 2MHz Output: 32.768MHz Divider N C3 VCC 0.1uF R1 5.1K C4 C1 Optional 0.1uF 64 2 128 32 16 8 4 Optional U1 C5 120K VC 0.1uF R4 18K 1 2 1 2 LOS PHO X-2MHz 32.768MHz 1 1 1 R2 5.1K VC R3 Y1 256 C2 selectable divider N 0 0 1 1 1 1 1 0 0 1 0 1 0 1 0 R5 33 1 2 3 4 5 6 7 8 9 10 11 12 13 14 X1 X2 VC NC NC NC AGND VDD OPN XTGND OPO SEL-OUT1 OPP CLK-OUT1 S1 HIZ S2 CLK-OUT2 S3 DVDD LOSIN RDATA PHO RCLK DATAIN LOS CLKIN DGND PT7C4050LE 4MHzCLKIN PT0239L (06/07) 28 27 26 25 24 23 22 21 20 19 18 17 16 15 VCC R6 33 R7 33 32MHz X32MHz LOS C6 22nF Ver: 0 8 Data Sheet PT7C4050 PLL with Integrated VCXO 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CLK-OUT2 S3 DVDD LOSIN RDATA PHO RCLK DATAIN LOS CLKIN DGND PT7C4050ALE 28 27 26 25 24 23 22 21 20 19 18 17 16 15 VCC 16.384M_1 8.192M_1 LOS RRDATA1 RRCLK1 C6 22nF PT0239L (06/07) Ver: 0 9 Data Sheet PT7C4050 PLL with Integrated VCXO ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||| 40.096/2.560 VCC C3 0.1uF C1 R1 5.1K C4 R3 Optional Y1 C2 40.096MHz Optional R2 5.1K 0.1uF C5 30K 0.1uF R4 3.9K U1 1 2 3 4 5 6 7 8 9 10 11 12 13 14 LOS PHO XRSIG CLKW X1 X2 VC NC NC NC AGND VDD OPN XTGND OPO SEL-OUT1 OPP CLK-OUT1 S1 HIZ S2 CLK-OUT2 S3 DVDD LOSIN RDATA PHO RCLK DATAIN LOS CLKIN DGND 28 27 26 25 24 23 22 21 20 19 18 17 16 15 VCC SHR1 R40M1 LOS PT7C4050LE C6 22nF 32.768/2.048 C3 VCC 0.1uF R1 5.1K C4 C1 0.1uF C2 32.768MHz Optional U1 C5 120K OPN VC 0.1uF R4 18K LOS PHO X-2MHz Y1 R2 5.1K VC R3 Optional R5 33 4MHz 1 2 3 4 5 6 7 8 9 10 11 12 13 14 X1 X2 VC NC NC NC AGND VDD OPN XTGND OPO SEL-OUT1 OPP CLK-OUT1 S1 HIZ S2 CLK-OUT2 S3 DVDD LOSIN RDATA PHO RCLK DATAIN LOS CLKIN DGND PT7C4050LE 28 27 26 25 24 23 22 21 20 19 18 17 16 15 VCC R6 33 R7 33 32MHz X32MHz LOS C6 22nF PT0239L (06/07) Ver: 0 10 Data Sheet PT7C4050 PLL with Integrated VCXO ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||| 16.384/2.048 VCC R1 5.1K R3 C1 1uF/16V R4 22.1K Y1 C2 16.384MHz Optional R2 5.1K C3 470K Optional PHO 32K CLK_32K R5 22.1K C5 0.1uF 1 2 3 4 5 6 7 8 9 10 11 12 13 14 U1 X1 X2 VC NC NC NC AGND VDD OPN XTGND OPO SEL-OUT1 OPP CLK-OUT1 S1 HIZ S2 CLK-OUT2 S3 DVDD LOSIN RDATA PHO RCLK DATAIN LOS CLKIN DGND 28 27 26 25 24 23 22 21 20 19 18 17 16 15 PT7C4050ALE VCC R6 33 2.048MHz C4 22nF Recommended Crystal Specifications Description Crystal Mode of Oscillation Fundamental, AT cut Frequency Range 12.0000 to 41.0000MHz Frequency Tolerance ±20ppm (Max, 25℃) Operating Temperature -40℃ to 85℃ Load Capacitance (CL) 12pF Frequency Range (MHz) Motional Capacitance Shunt Capacitance RR max 12.0000 – 13.0000 11 fF 2.4 pF 50 Ω 13.0001 – 15.0000 12 fF 2.6 pF 50 Ω 15.0001 – 17.0000 13 fF 3.0 pF 40 Ω 17.0001 – 20.0000 14 fF 3.2 pF 40 Ω 20.0001 – 23.0000 15 fF 3.5 pF 30 Ω 23.0001 – 26.0000 16 fF 4.0 pF 30 Ω 26.0001 – 41.0000 17 fF 4.5 pF 25 Ω PT0239L (06/07) Ver: 0 11 Data Sheet PT7C4050 PLL with Integrated VCXO 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