データシート

[AK4612]
AK4612
6/8-Channel Audio CODEC
概
要
AK4612は6ch ADCと8ch DACを内蔵する24bit CODECです。ADCにはエンハンスト・デュアルビット
方式を採用、DACにはアドバンスト・マルチビット方式を採用しています。AK4612はシングルエンド
入力、差動入力の両方に対応しており、ホームシアターシステムやカーオーディオサラウンドシステム
など幅広いアプリケーションに適用できます。80ピンLQFPパッケージに実装され、基板スペースを削
減します。
特
長
1. 6ch 24bit ADC
- 128倍オーバサンプリング
- 直線位相ディジタルフィルタ内蔵
- シングルエンド入力／差動入力対応
- シングルエンド入力時、差動入力時アンチエイリアシングフィルタ内蔵
- ADC S/(N+D)
92dB: シングルエンド入力時
97dB: 差動入力時
- ADC DR, S/N
103dB: シングルエンド入力時
104dB: 差動入力時
- オフセットキャンセル用ディジタルHPF
- I/Fフォーマット: 前詰め, I2S, TDM
- オーバフローフラグ
2. 8ch 24bit DAC
- 128倍オーバサンプリング
- 24ビット8倍ディジタルフィルタ
- シングルエンド出力／差動出力対応
- シングルエンド出力時スムージングフィルタ内蔵
- DAC S/(N+D)
94dB: シングルエンド出力時
100dB: 差動出力時
- DAC DR, S/N
105dB: シングルエンド出力時
108dB: 差動出力時
- チャネル独立ディジタルボリューム内蔵 (256レベル, 0.5dBステップ)
- ソフトミュート
- ディエンファシス内蔵 (32kHz, 44.1kHz, 48kHz対応)
- I/Fフォーマット: 前詰め, 後詰め(16bit,20bit,24bit),I2S, TDM
- ゼロ検出機能
3. サンプリング周波数
- Normal Speed Mode: 32kHz to 48kHz
- Double Speed Mode: 64kHz to 96kHz
- Quad Speed Mode: 128kHz to 192kHz
4. マスタ / スレーブモード
MS1039-J-04
2015/06
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[AK4612]
5. マスタクロック
- スレーブモード: 256fs,384fs or 512fs (Normal Speed Mode: fs=32kHz  48kHz)
256fs
(Double Speed Mode: fs=64kHz  96kHz)
128fs
(Quad Speed Mode: fs=128kHz  192kHz)
- マスタモード: 256fs or 512fs
(Normal Speed Mode: fs=32kHz  48kHz)
256fs
(Double Speed Mode: fs=64kHz  96kHz)
128fs
(Quad Speed Mode: fs=128kHz  192kHz)
6. Pインタフェース: 4線シリアル/ I2Cバス (Ver 1.0, 400kHzモード)
7. 電源電圧
- アナログ電源: AVDD1, AVDD2 = 3.0  3.6V
- ディジタル電源: DVDD = 1.6  2.0V
- 入出力バッファ電源: TVDD1, TVDD2 = 1.6  3.6V
8. 消費電流: 98mA (fs=48kHz)
9. Ta = -20 ~ 85ºC (AK4612EQ), - 40  105ºC (AK4612VQ)
10. パッケージ: 80ピンLQFP(0.5mm pitch)
MS1039-J-04
2015/06
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[AK4612]
■ ブロック図
M/S
LIN1+ / LIN1
ADC1
LIN1-
PDN
DVMPD
RIN1+ / RIN1
ADC1
RIN1-
HPF1
XTI / MCKI
LIN2+ / LIN2
LIN2RIN2+ / RIN2
RIN2LIN3+ / LIN3
LIN3-
ADC2
HPF2
ADC2
HPF2
ADC3
HPF3
ADC3
HPF3
X’tal
Oscillation
Audio
I/F
XTO
Divider
MCKO
XATL
RIN3+ / RIN3
RIN3LOUT1+ / LOUT1
LOUT1-
HPF1
SCF1
DAC1
DATT1
DEM1
SCF1
DAC1
DATT1
DEM1
MCLK
LRCK
LRCK
BICK
BICK
TST1
TST2
ROUT1+ / ROUT1
ROUT1LOUT2+ / LOUT2
LOUT2-
SCF2
DAC2
ROUT2+ / ROUT2
ROUT2-
SCF2
DAC2
DATT2
DEM2
SCF3
DAC3
DATT3
DEM3
LOUT3+ / LOUT3
LOUT3ROUT3+ / ROUT3
ROUT3-
SCF3
DAC3
LOUT4+ / LOUT4
LOUT4-
SCF4
ROUT4+ / ROUT4
ROUT4-
DATT2
DEM2
SCF4
DAC4
DAC4
TST3
TST4
TST5
SDOUT1
SDTO1
SDOUT2
SDTO2
SDOUT3
SDTO3
OVF1 / DZF1
OVF2 / DZF2
VCOM
DATT3
DEM3
DATT4
DEM4
DATT4
DEM4
SDIN1
SDTI1
SDIN2
SDTI2
SDIN3
SDTI3
SDIN4
SDTI4
TST7
TST8
CAD0
CAD1
uP I/F
I2C
CSN
CCLK / SCL
CDTI / SDA
CDTO
VREFH1
VREFH2
AVDD1
VSS1 AVDD2
VSS2
DVDD
VSS3
TVDD1
VSS4
TVDD2
Figure 1. ブロック図
MS1039-J-04
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[AK4612]
■ オーダリングガイド
-20  +85C
80pin LQFP(0.5mm pitch)
-40  +105C
80pin LQFP(0.5mm pitch)
Evaluation Board for AK4612
AK4612EQ
AK4612VQ
AKD4612
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
TST13
1
TST12
1
TST11
1
TST10
1
TST9
1
ROUT41
ROUT4+ / ROUT4
1
LOUT41
LOUT4+ / LOUT4
1
VREFH2
1
AVDD2
1
VSS2
1
ROUT31
ROUT3+ / ROUT3
1
LOUT31
LOUT3+ / LOUT3
1
ROUT21
ROUT2+ / ROUT2
1
LOUT21
1
59
58
TST14
60
■ ピン配置
TST15
61
40
LOUT2+ / LOUT2
TST16
62
39
ROUT1-
OVF1 / DZF1
63
38
ROUT1+ / ROUT1
OVF2 / DZF2
64
37
LOUT1-
LIN1+ / LIN1
65
36
LOUT1+ / LOUT1
LIN1-
66
35
DVMPD
RIN1+ / RIN1
67
34
TST8
RIN1-
68
33
TST7
LIN2+ / LIN2
69
32
SDTI4
LIN2-
70
31
SDTI3
RIN2+ / RIN2
71
30
SDTI2
RIN2-
72
29
SDTI1
LIN3+ / LIN3
73
LIN3-
80 pin LQFP
(TOP VIEW)
28
BICK
74
27
LRCK
9
10
11
12
13
14
15
16
17
18
19
20
CSN
CDTI / SDA
CDTO
TVDD2
VSS3
DVDD
NC
TST2
M/S
MCKO
PDN
XTO
XTI / MCKI
8
21
CCLK / SCL
80
7
TVDD1
RIN3-
I2C
22
6
79
CAD1
RIN3+ / RIN3
5
VSS4
4
SDTO1
23
TST5
24
78
CAD0
77
VCOM
3
VREFH1
TST4
SDTO2
2
SDTO3
25
1
26
76
TST3
75
TST1
VSS1
AVDD1
Figure 2. ピン配置
MS1039-J-04
2015/06
-4-
[AK4612]
■ AK4628との互換性
1. 機能
Function
Number of ADC channel
Number of DAC channel
Input
Output
I/F Format
TDM512
XTAL OSC
Parallel / Serial Select Pin
Control Data Output Pin
Ta
Package
AK4628
2-channel
8-channel
Single
Single
I2S, LJ, RJ(20/24bit), TDM
No
No
Yes
No
-40  +85C
44pinLQFP
AK4612
6-channel
8-channel
Single or Diff
Single or Diff
I2S, LJ, RJ(16/20/24bit), TDM
Fs=48kHz
Yes
No
Yes
-40  +105C
80pinLQFP
2. 電源電圧
Voltage Name
AVDD
AVDD1
AVDD2
DVDD
TVDD
TVDD1
TVDD2
AK4628
4.5  5.5V
No
No
4.5  5.5V
2.7  5.5V
No
No
AK4612
No
3.0  3.6V
3.0  3.6V
1.6  2.0V
No
1.6  3.6V
1.6  3.6V
AK4628
96k / 192k
Single: 92 / 90
Differential : - / Single: 102 / 106
Differential : - / 128 level
100k I2C, 3wire
AK4612
192k / 192k
Single: 92 / 94
Differential : 97 / 100
Single: 103 / 105
Differential: 104 / 108
256 level
400k I2C, 4wire
3. 特性
Parameter
Fs (AD/DA)
THD+N (AD/DA)
S/N (AD/DA)
Output DATT
µP I/F
MS1039-J-04
2015/06
-5-
[AK4612]
ピン／機能
No.
Pin Name
I/O
1
TST1
I
2
TST3
I
3
TST4
I
4
TST5
I
5
6
CAD0
CAD1
I
I
7
I2C
I
CCLK
I
SCL
I
CSN
I
CDTI
I
SDA
I/O
8
9
10
11
12
13
14
CDTO
TVDD2
VSS3
DVDD
O
-
15
NC
-
16
TST2
I
17
M/S
I
18
MCKO
O
19
PDN
I
20
22
23
24
25
26
27
28
29
30
31
32
XTO
XTI
MCKI
TVDD1
VSS4
SDTO1
SDTO2
SDTO3
LRCK
BICK
SDTI1
SDTI2
SDTI3
SDTI4
33
TST7
I
34
TST8
I
21
-
O
I
I
O
O
O
I/O
I/O
I
I
I
I
Function
Test Pin
This pin must be connected to VSS4.
Test Pin
This pin must be connected to VSS4.
Test Pin
This pin must be connected to TVDD2.
Test Pin
This pin must be connected to VSS4.
Chip Address 0 Pin
Chip Address 1 Pin
µP I/F Mode Select Pin
“L”: 4-wire Serial, “H”: I2C Bus
Control Data Clock Pin in serial control mode
I2C = “L”: CCLK (4-wire Serial)
Control Data Clock Pin in serial control mode
I2C = “H”: SCL (I2C Bus)
Chip Select Pin in 4-wire serial control mode
This pin must be connected to TVDD2 at I2C bus control mode
Control Data Input Pin in serial control mode
I2C = “L”: CDTI (4-wire Serial)
Control Data Input Pin in serial control mode
I2C = “H”: SDA (I2C Bus)
Control Data Output Pin in 4-wire serial control mode
Input / Output Buffer Power Supply 1 Pin, 1.6V3.6V
Ground Pin, 0V
Digital Power Supply Pin, 1.6V2.0V
No Connection.
No internal bonding. This pin must be connected to the ground.
Test Pin
This pin must be connected to VSS4.
Master Mode Select Pin
“L”: Slave Mode “H”: Master Mode
Master Clock Output Pin
Power-Down & Reset Pin
When “L”, the AK4612 is powered-down and the control registers are reset to default
state. If the state of CAD1-0 changes, then the AK4612 must be reset by PDN.
X’tal Output Pin
X’tal Input Pin
External Master Clock Input Pin
Input / Output Buffer Power Supply 1 Pin, 1.6V3.6V
Digital Ground Pin, 0V
Audio Serial Data Output 1 Pin
Audio Serial Data Output 2 Pin
Audio Serial Data Output 3 Pin
Input /Output Channel Clock Pin
Audio Serial Data Clock Pin
Audio Serial Data Input 1 Pin
Audio Serial Data Input 2 Pin
Audio Serial Data Input 3 Pin
Audio Serial Data Input 4 Pin
Test Pin
This pin must be connected to VSS4.
Test Pin
This pin must be connected to VSS4.
MS1039-J-04
2015/06
-6-
[AK4612]
No.
Pin Name
I/O
35
DVMPD
I
54
LOUT1+
LOUT1
LOUT1ROUT1+
ROUT1
ROUT1LOUT2+
LOUT2
LOUT2ROUT2+
ROUT2
ROUT2LOUT3+
LOUT3
LOUT3ROUT3+
ROUT3
ROUT3VSS2
AVDD2
VREFH2
LOUT4+
LOUT4
LOUT4ROUT4+
ROUT4
ROUT4-
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
I
O
O
O
O
O
O
55
TST9
O
56
TST10
O
57
TST11
O
58
TST12
O
59
TST13
O
60
TST14
O
61
TST15
O
62
TST16
O
OVF1
O
DZF1
O
OVF2
O
DZF2
O
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
63
64
Function
DAC output VCOM voltage power down pin
“L”: DAC outputs are VCOM voltage “H”: DAC outputs are Hi-Z.
Lch Analog Positive Output 1 Pin (DOE1 bit = “H”)
Lch Analog Output 1 Pin (DOE1 bit = “L”)
Lch Analog Negative Output 1 Pin (When DOE1 bit = “L”, this pin must be open.)
Rch Analog Positive Output 1 Pin (DOE1 bit = “H”)
Rch Analog Output 1 Pin (DOE1 bit = “L”)
Rch Analog Negative Output 1 Pin (When DOE1 bit = “L”, this pin must be open.)
Lch Analog Positive Output 2 Pin (DOE2 bit = “H”)
Lch Analog Output 2 Pin (DOE2 bit = “L”)
Lch Analog Negative Output 2 Pin (When DOE2 bit = “L”, this pin must be open.)
Rch Analog Positive Output 2 Pin (DOE2 bit = “H”)
Rch Analog Output 2 Pin (DOE2 bit = “L”)
Rch Analog Negative Output 2 Pin (When DOE2 bit = “L”, this pin must be open.)
Lch Analog Positive Output 3 Pin (DOE3 bit = “H”)
Lch Analog Output 3 Pin (DOE3 bit = “L”)
Lch Analog Negative Output 3 Pin (When DOE3 bit = “L”, this pin must be open.)
Rch Analog Positive Output 3 Pin (DOE3 bit = “H”)
Rch Analog Output 3 Pin (DOE3 bit = “L”)
Rch Analog Negative Output 3 Pin (When DOE3 bit = “L”, this pin must be open.)
Ground Pin, 0V
Analog Power Supply Pin, 3.0V3.6V
Positive Voltage Reference Input Pin, AVDD2
Lch Analog Positive Output 4 Pin (DOE4 bit = “H”)
Lch Analog Output 4 Pin (DOE4 bit = “L”)
Lch Analog Negative Output 4 Pin (When DOE4 bit = “L”, this pin must be open.)
Rch Analog Positive Output 4 Pin (DOE4 bit = “H”)
Rch Analog Output 4 Pin (DOE4 bit = “L”)
Rch Analog Negative Output 4 Pin (When DOE4 bit = “L”, this pin must be open.)
Test Pin
This pin must be open.
Test Pin
This pin must be open.
Test Pin
This pin must be open.
Test Pin
This pin must be open.
Test Pin
This pin must be open.
Test Pin
This pin must be open.
Test Pin
This pin must be open.
Test Pin
This pin must be open.
Analog Input Overflow Detect 1 Pin (Note 1)
This pin goes to “H” if the analog input of Lch or Rch overflows.
Zero Input Detect 1 Pin
(Note 2)
When the input data of the group 1 follow total 8192 LRCK cycles with “0” input data,
this pin goes to “H”. And when RSTN bit is “0”, PMDAC bit is “0”, this pin goes to “H”.
Analog Input Overflow Detect 2 Pin (Note 1)
This pin goes to “H” if the analog input of Lch or Rch overflows.
Zero Input Detect 2 Pin
(Note 2)
When the input data of the group 2 follow total 8192 LRCK cycles with “0” input data,
this pin goes to “H”. And when RSTN bit is “0”, PMDAC bit is “0”, this pin goes to “H”.
MS1039-J-04
2015/06
-7-
[AK4612]
No.
Pin Name
LIN1+
LIN1
I/O
I
I
Function
Lch Analog Positive Input 1 Pin (DIE1 bit = “H”)
65
Lch Analog Input 1 Pin (DIE1 bit = “L”)
Lch Analog Negative Input 1 Pin (When DIE1 bit = “L”, this pin must be open.)
66 LIN1(Note 3)
Rch Analog Positive Input 1 Pin (DIE1 bit = “H”)
RIN1+
I
67
RIN1
I
Rch Analog Input 1 Pin (DIE1 bit = “L”)
Rch Analog Negative Input 1 Pin (When DIE1 bit = “L”, this pin must be open.)
68 RIN1(Note 3)
LIN2+
I
Lch Analog Positive Input 2 Pin (DIE2 bit = “H”)
69
LIN2
I
Lch Analog Input 2 Pin (DIE2 bit = “L”)
Lch Analog Negative Input 2 Pin (When DIE2 bit = “L”, this pin must be open.)
70 LIN2(Note 3)
RIN2+
I
Rch Analog Positive Input 2 Pin (DIE2 bit = “H”)
71
RIN2
I
Rch Analog Input 2 Pin (DIE2 bit = “L”)
Rch Analog Negative Input 2 Pin (When DIE2 bit = “L”, this pin must be open.)
72 RIN2(Note 3)
LIN3+
I
Lch Analog Positive Input 3 Pin (DIE3 bit = “H”)
73
LIN3
I
Lch Analog Input 3 Pin (DIE3 bit = “L”)
Lch Analog Negative Input 3 Pin (When DIE3 bit = “L”, this pin must be open.)
74 LIN3(Note 3)
75 VSS1
Ground Pin, 0V
76 AVDD1
Analog Power Supply Pin, 3.0V3.6V
77 VREFH1
I
Positive Voltage Reference Input Pin, AVDD1
Common Voltage Output Pin, AVDD1x1/2
78 VCOM
O
Large external capacitor around 2.2µF is used to reduce power-supply noise.
RIN3+
I
Rch Analog Positive Input 3 Pin (DIE3 bit = “H”)
79
RIN3
I
Rch Analog Input 3 Pin (DIE3 bit = “L”)
Rch Analog Negative Input 3 Pin (When DIE3 bit = “L”, this pin must be open.)
80 RIN3(Note 3)
Note 1. このピンはOVFE bit を “1”に設定すると、OVF pinになります。
Note 2. このピンはOVFE bit を “0”に設定すると、DZF pinになります。
Note 3. このピンは差動入力時には-入力端子として動作し、Single-End入力時には+端子へ入力した信号の反転
出力として動作するのでSingle-End入力時はOpenにしてください。
Note 4. 全てのディジタル入力ピンはフローティングにしないで下さい。
MS1039-J-04
2015/06
-8-
[AK4612]
絶対最大定格
(VSS1=VSS2=VSS3=VSS4 =0V; Note 5)
Parameter
Symbol
min
max
Units
Power Supplies
Analog
AVDD1,2
-0.3
4.2
V
Digital
DVDD
-0.3
2.2
V
Output buffer
TVDD1,2
-0.3
4.2
V
Input Current (any pins except for supplies)
IIN
mA
10
Analog Input Voltage
VINA
-0.3
AVDD1,2+0.3
V
Digital Input Voltage
(TST2,M/S,PDN,XTI/MCKI,LRCK,BICK,
VIND1
-0.3
TVDD1+0.3
V
SDTI1,SDTI2,SDTI3,SDTI4,SDTI5,SDTI6,
DVMPD pins)
(TST1,TST3,TST4,TST5,CAD0,CAD1,I2C,
VIND2
-0.3
TVDD2+0.3
V
CCLK/SCL,CSN,CDTI/SDA pins)
Ambient Temperature
AK4612EQ
Ta
-20
85
C
(power applied)
AK4612VQ
Ta
-40
105
C
Storage Temperature
Tstg
-65
150
C
Note 5. 電圧はすべてグランドに対する値です。VSS1,VSS2,VSS3,VSS4 はアナロググランドに接続して下さ
い。AVDD1,AVDD2は同じ電源に接続してください。
注意:
この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
推奨動作条件
(VSS1=VSS2=VSS3=VSS4 =0V; Note 5)
Parameter
Symbol
min
typ
max
Units
Power Supplies Analog
AVDD1,2
3.0
3.3
3.6
V
(Note 6)
Digital
DVDD
1.6
1.8
2.0
V
I/O buffer 1
TVDD1
DVDD
3.3
3.6
V
(Stereo Mode & Normal Speed Mode)
I/O buffer 1
TVDD1
3.0
3.3
3.6
V
(Except Stereo Mode & Normal Speed Mode)
I/O buffer 2
TVDD2
DVDD
3.3
3.6
V
Note 6. AVDD1, AVDD2, DVDD, TVDD1, TVDD2の立ち上げシーケンスを考える必要はありません。各電源は
PDN pin = “L” の状態で立ち上げ、全ての電源が立ち上がった後、PDN pin =“H” としてください。ま
た、AK4612では全ての電源をONしてください。一部の電源のみOFFすることはできません。（電源
OFFとは電源をグランドと同電位にするか、あるいはフローティングにすることです。）
I2Cバスと接続して使う場合、周辺デバイスが電源ONの状態でAK4612のみをOFFにしないでくださ
い。
注意:
本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので
十分ご注意下さい。
MS1039-J-04
2015/06
-9-
[AK4612]
アナログ特性
(Ta=25C; AVDD1=AVDD2=TVDD1=TVDD2=3.3V, DVDD =1.8V; VSS1=VSS2=VSS3=VSS4=0V;
VREFH1=AVDD1, VREFH2=AVDD2; fs=48kHz; BICK=64fs; Signal Frequency=1kHz; 24bit Data; Measurement
Frequency=20Hz20kHz at 48kHz, 20Hz~40kHz at fs=96kHz, 20Hz~40kHz at fs=192kHz; unless otherwise specified)
Parameter
min
typ
max
Unit
ADC Analog Input Characteristics (single inputs)
Resolution
24
Bits
S/(N+D)
fs=48kHz
-1dBFS
84
92
dB
BW=20kHz
-60dBFS
40
fs=96kHz
-1dBFS
83
91
dB
BW=40kHz
-60dBFS
37
fs=192kHz
-1dBFS
91
BW=40kHz
-60dBFS
37
DR
(-60dBFS with A-weighted)
95
103
dB
S/N
(A-weighted)
95
103
dB
Interchannel Isolation
90
110
dB
Interchannel Gain Mismatch
0.1
0.5
dB
Gain Drift
40
ppm/C
Input Voltage
AIN=0.65xVREFH1
1.94
2.15
2.37
Vpp
Input Resistance
9
7
k
Power Supply Rejection
(Note 7)
50
dB
ADC Analog Input Characteristics (differential inputs)
S/(N+D)
fs=48kHz
-1dBFS
88
97
dB
BW=20kHz
-60dBFS
40
dB
fs=96kHz
-1dBFS
86
94
BW=40kHz
-60dBFS
37
fs=192kHz
-1dBFS
94
BW=40kHz
-60dBFS
37
DR
(-60dBFS with A-weighted)
96
104
dB
S/N
(A-weighted)
96
104
dB
Interchannel Isolation
90
110
dB
Interchannel Gain Mismatch
0.1
0.5
dB
Gain Drift
40
ppm/C
Input Voltage
AIN=0.65xVREFH1 (Note 8)
±1.94
±2.15
±2.37
Vpp
Input Resistance
11
13
k
Power Supply Rejection
(Note 7)
50
dB
Common Mode Rejection Ratio (CMRR)
(Note 9)
74
dB
DAC Analog Output Characteristics (single outputs)
Resolution
24
Bits
S/(N+D)
fs=48kHz
0dBFS
84
94
dB
BW=20kHz
-60dBFS
44
fs=96kHz
0dBFS
82
92
BW=40kHz
-60dBFS
41
fs=192kHz
0dBFS
92
BW=40kHz
-60dBFS
41
DR
(-60dBFS with A-weighted)
97
105
dB
S/N
(A-weighted)
97
105
dB
Interchannel Isolation
90
110
dB
Interchannel Gain Mismatch
0.1
0.5
dB
Gain Drift
20
ppm/C
Output Voltage
AOUT=0.63xVREFH2
1.87
2.08
2.29
Vpp
5
k
Load Resistance
(AC負荷)
Load Capacitance
30
pF
Power Supply Rejection
(Note 7)
50
dB
MS1039-J-04
2015/06
- 10 -
[AK4612]
DAC Analog Output Characteristics (differential outputs)
S/(N+D)
fs=48kHz
0dBFS
BW=20kHz
-60dBFS
fs=96kHz
0dBFS
BW=40kHz
-60dBFS
fs=192kHz
0dBFS
BW=40kHz
-60dBFS
DR
(-60dBFS with A-weighted)
S/N
(A-weighted)
Interchannel Isolation
Interchannel Gain Mismatch
Gain Drift
Output Voltage
AOUT=0.63xVREFH2 (Note 8)
Load Resistance
(Note 10)
Load Capacitance
(Note 11)
Power Supply Rejection
(Note 7)
90
88
100
100
90
±1.87
2
100
45
98
42
98
42
108
108
110
0
20
±2.15
dB
0.5
±2.29
30
50
dB
dB
dB
dB
ppm/C
Vpp
k
pF
dB
Note 7. VREFH1,VREFH2を+3.3Vに固定して、AVDD1, AVDD2, DVDD, TVDD1,TVDD2に1kHz, 50mVppの正弦
波を重畳した場合。
Note 8. (LIN+) – (LIN-) 及び(RIN+) – (RIN-)の値です。VREFH1, VREFH2の電圧に比例します。
Note 9. VREFH1,VREFH2を+3.3Vに固定して、LIN+(RIN+)とLIN-(RIN-)に同相でAVDD1,2x1/2中心
0.96Vpp,1kHzの正弦波を入力した場合。CMRRの測定は0dB=-7dBFS(0.96Vpp=-7dBFS)としたときの減
衰レベルを測定します。
Note 10. AC負荷に対して。DC負荷の場合は5k。
Note 11. 出力ピン対GNDのLoad Capacitance を規定しています。差動信号間は容量的負荷が2倍となるので差
動間の容量負荷は2倍として考える必要があります。
Parameter
min
typ
max
Unit
Power Supplies
Power Supply Current
Normal Operation (PDN pin = “H”)
AVDD1+AVDD2
fs=48kHz, 96kHz, 192kHz
76.0
125.0
mA
DVDD
fs=48kHz
16.0
24.0
mA
fs=96kHz
22.0
35.0
mA
fs=192kHz
35.0
55.0
mA
TVDD1+TVDD2
fs=48kHz
6.0
8.0
mA
fs=96kHz
7.0
9.5
mA
fs=192kHz
7.0
9.5
mA
Power-down mode
(PDN pin = “L”, DVMPD = “ L”) (Note 12)
AVDD1+AVDD2+DVDD+TVDD1+TVDD2
200
550
µA
(PDN pin = “L”, DVMPD = “ H”) (Note 12)
AVDD1+AVDD2+DVDD+TVDD1+TVDD2
10
200
µA
Note 12. 静止時。クロックを含む全てのディジタル入力ピンをVSS3 (TST1, TST3, TST4, TST5, CAD0, CAD1,
I2C, CSN, CCLK, CDTI pins), VSS4 (TST2, M/S, MCKI, LRCK, BICK, SDTI1, SDTI2, SDTI3,
SDTI4,SDTI5, SDTI6)に固定した場合の値です。
MS1039-J-04
2015/06
- 11 -
[AK4612]
フィルタ特性(fs=48kHz)
(Ta= Tmin  Tmax; AVDD1=AVDD2=3.0 3.6V, DVDD=1.6 2.0V, TVDD1=TVDD2=1.6 3.6V; DEM=OFF)
Parameter
Symbol
min
typ
max
Unit
ADC Digital Filter (Decimation LPF):
Passband
(Note 13)
0.1dB
PB
0
18.9
kHz
0.2dB
20.0
kHz
3.0dB
23.0
kHz
Stopband
(Note 13)
SB
28
kHz
Passband Ripple
PR
0.1
dB
Stopband Attenuation
SA
68
dB
Group Delay Distortion
GD
0
s
Group Delay
(Note 14)
GD
16
1/fs
ADC Digital Filter (HPF):
Frequency Response (Note 13) 3dB
FR
1.0
Hz
0.1dB
6.5
Hz
DAC Digital Filter (LPF):
Passband
(Note 13) 0.06dB
PB
0
21.8
kHz
6.0dB
24.0
kHz
Stopband
(Note 13)
SB
26.2
kHz
Passband Ripple
PR
0.06
dB
Stopband Attenuation
SA
54
dB
Group Delay Distortion
GD
0
s
Group Delay
(Note 14)
GD
22
1/fs
DAC Digital Filter + Analog Filter:
Frequency Response (Note 15) 20kHz
FR
-0.1
dB
フィルタ特性(fs=96kHz)
(Ta= Tmin  Tmax; AVDD1=AVDD2=3.0 3.6V, DVDD=1.6 2.0V, TVDD1=TVDD2=1.6 3.6V; DEM=OFF)
Parameter
Symbol
min
typ
max
Unit
ADC Digital Filter (Decimation LPF):
Passband
(Note 13) 0.1dB
PB
0
37.8
kHz
0.2dB
40.0
kHz
3.0dB
46.0
kHz
Stopband
(Note 13)
SB
56
kHz
Passband Ripple
PR
0.1
dB
Stopband Attenuation
SA
68
dB
Group Delay Distortion
GD
0
s
Group Delay
(Note 14)
GD
16
1/fs
ADC Digital Filter (HPF):
Frequency Response (Note 13) 3dB
FR
2.0
Hz
0.1dB
13.0
Hz
DAC Digital Filter (LPF):
Passband
(Note 13) 0.06dB
PB
0
43.6
kHz
6.0dB
48.0
kHz
Stopband
(Note 13)
SB
52.4
kHz
Passband Ripple
PR
0.06
dB
Stopband Attenuation
SA
54
dB
Group Delay Distortion
GD
0
s
Group Delay
(Note 14)
GD
22
1/fs
DAC Digital Filter + Analog Filter:
Frequency Response (Note 15) 40kHz
FR
-0.3
dB
MS1039-J-04
2015/06
- 12 -
[AK4612]
フィルタ特性(fs=192kHz)
(Ta= Tmin  Tmax; AVDD1=AVDD2=3.0 3.6V, DVDD=1.6 2.0V, TVDD1=TVDD2=1.6 3.6V; DEM=OFF)
Parameter
Symbol
min
typ
max
Unit
ADC Digital Filter (Decimation LPF):
Passband
(Note 13) 0.1dB
PB
0
56.6
kHz
0.2dB
57.0
kHz
3.0dB
90.3
kHz
Stopband
(Note 13)
SB
112
kHz
Passband Ripple
PR
0.1
dB
Stopband Attenuation
SA
70
dB
Group Delay Distortion
GD
0
s
Group Delay
(Note 14)
GD
16
1/fs
ADC Digital Filter (HPF):
Frequency Response (Note 13) 3dB
FR
4.0
Hz
0.1dB
26.0
Hz
DAC Digital Filter (LPF):
Passband
(Note 13) 0.06dB
PB
0
87.0
kHz
6.0dB
96.0
kHz
Stopband
(Note 13)
SB
104.9
kHz
Passband Ripple
PR
0.06
dB
Stopband Attenuation
SA
54
dB
Group Delay Distortion
GD
0
s
Group Delay
(Note 14)
GD
22
1/fs
DAC Digital Filter + Analog Filter:
Frequency Response (Note 15) 80kHz
FR
-1
dB
Note 13. 各振幅特性の周波数はfs (システムサンプリングレート)に比例します。例えば、fs=48kHz時の場合
ADCの0.1dBにおけるPassband 0.39375  fsです。DACの0.06dBにおけるPassbandは0.45412 x fsです。
Note 14. ディジタルフィルタによる遅延演算で、アナログ信号が入力されてから両チャネルの24bitデータが
ADC出力レジスタにセットされるまでの時間です。DAC部は24bitデータが入力レジスタにセットさ
れてからアナログ信号が出力されるまでの時間です。
Note 15. 1kHzを基準にした値です。
MS1039-J-04
2015/06
- 13 -
[AK4612]
DC特性
(Ta= Tmin  Tmax; AVDD1=AVDD2=3.03.6; DVDD=1.62.0V; TVDD1=TVDD2=1.63.6V)
Parameter
Symbol
min
typ
max
TVDD1,TVDD2  2.2V
High-Level Input Voltage
(TST2, M/S, PDN, XTI/MCKI, LRCK, BICK,
SDTI1, SDTI2, SDTI3, SDTI4, TST7, TST8,
VIH
80%TVDD1
DVMPD pins)
(TST1,TST3,TST4,TST5,CAD0,CAD1,I2C,
VIH
80%TVDD2
CCLK/SCL, CSN, CDTI/SDA pins)
Low-Level Input Voltage
(TST2, M/S, PDN, XTI/MCKI, LRCK, BICK,
SDTI1, SDTI2, SDTI3, SDTI4, TST7, TST8,
VIL
20%TVDD1
DVMPD pins)
(TST1,TST3,TST4,TST5,CAD0,CAD1,I2C,
VIL
20%TVDD2
CCLK/SCL, CSN, CDTI/SDA pins)
TVDD1,TVDD2 > 2.2V
High-Level Input Voltage
(TST2, M/S, PDN, XTI/MCKI, LRCK, BICK,
SDTI1, SDTI2, SDTI3, SDTI4, TST7, TST8,
VIH
70%TVDD1
DVMPD pins)
(TST1,TST3,TST4,TST5,CAD0,CAD1,I2C,
VIH
70%TVDD2
CCLK/SCL, CSN, CDTI/SDA pins)
Low-Level Input Voltage
(TST2, M/S, PDN, XTI/MCKI, LRCK, BICK,
SDTI1, SDTI2, SDTI3, SDTI4, TST7, TST8,
DVMPD pins)
VIL
30%TVDD1
(TST1,TST3,TST4,TST5,CAD0,CAD1,I2C,
CCLK/SCL, CSN, CDTI/SDA pins)
VIL
30%TVDD2
High-Level Output Voltage
(SDTO1,SDTO2,SDTO3, LRCK, BICK,
MCKO pins:
Iout=-100µA)
VOH
TVDD1-0.5
(CDTO pin:
Iout=-100µA)
VOH
TVDD2-0.5
(DZF1/OVF1, DZF2/OVF2 pins: Iout=-100µA)
AVDD2-0.5
Low-Level Output Voltage
(SDTO1,SDTO2,SDTO3, LRCK, BICK,
MCKO, CDTO, DZF1/OVF1, DZF2/OVF2 pins:
Iout= 100µA)
VOL
0.5
(SDA pin, 2.0V  TVDD2  3.6V Iout= 3mA)
VOL
0.4
(SDA pin, 1.6V  TVDD2 < 2.0V Iout= 3mA)
VOL
20%TVDD2
Input Leakage Current
Iin
10
MS1039-J-04
Unit
V
V
V
V
V
V
V
V
V
V
V
V
V
V
µA
2015/06
- 14 -
[AK4612]
スイッチング特性
(Ta= Tmin  Tmax; AVDD1=AVDD2=3.03.6; DVDD=1.62.0V; TVDD1=1.63.6V, TVDD2=1.63.6V; CL=20pF;
unless otherwise specified)
Parameter
Symbol
min
typ
max
Unit
Master Clock Timing
Crystal Resonator
Frequency
fXTAL
11.2896
24.576
MHz
MCKO Output
fMCK
5.6448
24.576
MHz
Frequency (TVDD1 ≥ 3.0V)
Duty cycle
dMCK
40
50
60
%
External Clock
256fsn:
fCLK
8.192
12.288
MHz
Pulse Width Low
tCLKL
32
ns
Pulse Width High
tCLKH
32
ns
384fsn:
fCLK
12.288
18.432
MHz
Pulse Width Low
tCLKL
22
ns
Pulse Width High
tCLKH
22
ns
512fsn, 256fsd, 128fsq:
fCLK
16.384
24.576
MHz
Pulse Width Low
tCLKL
16
ns
Pulse Width High
tCLKH
16
ns
MCKO Output
fMCK
4.096
12.288
MHz
Frequency
fMCK
12.288
24.576
MHz
(TVDD1 ≥ 3.0V)
Duty cycle
(Note 16)
dMCK
40
50
60
%
LRCK Timing (Slave mode)
Stereo mode
(TDM1 bit = “0”, TDM0 bit = “0”)
Normal Speed Mode
fsn
32
48
kHz
Double Speed Mode
fsd
64
96
kHz
Quad Speed Mode
fsq
128
192
kHz
Duty Cycle
Duty
45
55
%
TDM512 mode
(Note 17)
(TDM1 bit = “0”, TDM0 bit = “1”)
LRCK frequency
fsn
32
48
kHz
“H” time
tLRH
1/512fs
ns
“L” time
tLRL
1/512fs
ns
TDM256 mode
(Note 18)
(TDM1 bit = “1”, TDM0 bit = “0”)
LRCK frequency
fsd
64
96
kHz
“H” time
tLRH
1/256fs
ns
“L” time
tLRL
1/256fs
ns
TDM128 mode
(Note 19)
(TDM1 bit = “1”, TDM0 bit = “1”)
LRCK frequency
fsq
128
192
kHz
“H” time
tLRH
1/128fs
ns
“L” time
tLRL
1/128fs
ns
MS1039-J-04
2015/06
- 15 -
[AK4612]
Parameter
Symbol
min
typ
max
Unit
LRCK Timing (Master Mode)
Stereo mode
(TDM1 bit = “0”, TDM0 bit = “0”)
Normal Speed Mode
fsn
32
48
kHz
Double Speed Mode
fsd
64
96
kHz
Quad Speed Mode
fsq
128
192
kHz
Duty Cycle
dLRK
50
%
TDM512 mode
(Note 17)
(TDM1 bit = “0”, TDM0 bit = “1”)
LRCK frequency
fsn
32
48
kHz
“H” time
(Note 20)
tLRH
1/16fs
ns
TDM256 mode
(Note 18)
(TDM1 bit = “1”, TDM0 bit = “0”)
LRCK frequency
fsd
64
96
kHz
“H” time
(Note 20)
tLRH
1/8fs
ns
TDM128 mode
(Note 19)
(TDM1 bit = “1”, TDM0 bit = “1”)
LRCK frequency
fsq
128
192
kHz
“H” time
(Note 20)
tLRH
1/4fs
ns
Note 16. DIV bit = “0”の場合を除きます。
Note 17. Normal Speed modeで使用してください。Master mode時、Master clockは512fsを入力してください。
Note 18. Double Speed mode で使用してください。
Note 19. Quad Speed modeで使用してください。
Note 20. I2Sフォーマット時は“L” time
MS1039-J-04
2015/06
- 16 -
[AK4612]
Parameter
Audio Interface Timing (Slave mode)
Stereo mode (TDM1 bit = “0”, TDM0 bit = “0”)
(TVDD1= 1.6V3.6V)
BICK Period
BICK Pulse Width Low
Pulse Width High
LRCK Edge to BICK “”
(Note 21)
BICK “” to LRCK Edge
(Note 21)
LRCK to SDTO(MSB) (Except I2S mode)
BICK “” to SDTO
SDTI Hold Time
SDTI Setup Time
(TVDD1= 3.0V3.6V)
BICK Period
BICK Pulse Width Low
Pulse Width High
LRCK Edge to BICK “”
(Note 21)
BICK “” to LRCK Edge
(Note 21)
LRCK to SDTO(MSB) (Except I2S mode)
BICK “” to SDTO
SDTI Hold Time
SDTI Setup Time
TDM512 mode
(Note 17)
(TDM1 bit = “0”, TDM0 bit = “1”)
(TVDD1= 3.0V3.6V)
BICK Period
BICK Pulse Width Low
Pulse Width High
LRCK Edge to BICK “”
(Note 21)
BICK “” to LRCK Edge
(Note 21)
SDTO Setup time BICK “”
SDTO Hold time BICK “”
SDTI Hold Time
SDTI Setup Time
TDM256 mode
(Note 18)
(TDM1 bit = “1”, TDM0 bit = “0”)
(TVDD1= 3.0V3.6V)
BICK Period
BICK Pulse Width Low
Pulse Width High
LRCK Edge to BICK “”
(Note 21)
BICK “” to LRCK Edge
(Note 21)
SDTO Setup time BICK “”
SDTO Hold time BICK “”
SDTI Hold Time
SDTI Setup Time
TDM128 mode
(Note 19)
(TDM1 bit = “1”, TDM0 bit = “1”)
(TVDD1= 3.0V3.6V)
BICK Period
BICK Pulse Width Low
Pulse Width High
LRCK Edge to BICK “”
(Note 21)
BICK “” to LRCK Edge
(Note 21)
SDTO Setup time BICK “”
SDTO Hold time BICK “”
SDTI Hold Time
SDTI Setup Time
Symbol
MS1039-J-04
min
typ
max
Unit
tBCK
tBCKL
tBCKH
tLRB
tBLR
tLRS
tBSD
tSDH
tSDS
324
130
130
20
20
tBCK
tBCKL
tBCKH
tLRB
tBLR
tLRS
tBSD
tSDH
tSDS
81
33
33
23
23
10
10
ns
ns
ns
ns
ns
ns
ns
ns
ns
tBCK
tBCKL
tBCKH
tLRB
tBLR
tBSS
tBSH
tSDH
tSDS
40
16
16
10
10
6
5
10
10
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
tBCK
tBCKL
tBCKH
tLRB
tBLR
tBSS
tBSH
tSDH
tSDS
40
16
16
10
10
6
5
10
10
ns
ns
ns
ns
ns
ns
ns
ns
ns
tBCK
tBCKL
tBCKH
tLRB
tBLR
tBSS
tBSH
tSDH
tSDS
40
16
16
10
10
6
5
10
10
ns
ns
ns
ns
ns
ns
ns
ns
ns
80
80
50
50
23
23
ns
ns
ns
ns
ns
ns
ns
ns
ns
2015/06
- 17 -
[AK4612]
Parameter
Symbol
min
typ
max
Unit
Audio Interface Timing (Master mode)
Stereo mode (TDM1 bit = “0”, TDM0 bit = “0”)
(TVDD1= 1.6V3.6V)
BICK Frequency
fBCK
64fs
Hz
BICK Duty
dBCK
50
%
tMBLR
40
ns
40
BICK “” to LRCK
tBSD
70
ns
70
BICK “” to SDTO
tSDH
ns
50
SDTI Hold Time
tSDS
ns
50
SDTI Setup Time
(TVDD1= 3.0V3.6V)
BICK Frequency
fBCK
64fs
Hz
BICK Duty
dBCK
50
%
tMBLR
23
ns
23
BICK “” to LRCK
tBSD
23
ns
23
BICK “” to SDTO
tSDH
ns
10
SDTI Hold Time
tSDS
ns
10
SDTI Setup Time
TDM512 mode
(Note 17)
(TDM1 bit = “0”, TDM0 bit = “1”)
(TVDD1= 3.0V3.6V)
fBCK
512fs
Hz
BICK Frequency
dBCK
50
%
BICK Duty
tMBLR
-10
10
ns
BICK “” to LRCK
tBSS
6
ns
SDTO Setup time BICK “”
tBSH
5
ns
SDTO Hold time BICK “”
tSDH
10
ns
SDTI Hold Time
tSDS
10
ns
SDTI Setup Time
TDM256 mode
(Note 18)
(TDM1 bit = “1”, TDM0 bit = “0”)
(TVDD1= 3.0V3.6V)
fBCK
256fs
Hz
BICK Frequency
dBCK
50
%
BICK Duty
tMBLR
10
ns
10
BICK “” to LRCK
tBSS
ns
6
SDTO Setup time BICK “”
tBSH
ns
5
SDTO Hold time BICK “”
tSDH
ns
10
SDTI Hold Time
tSDS
ns
10
SDTI Setup Time
TDM128 mode
(Note 19)
(TDM1 bit = “1”, TDM0 bit = “1”)
(TVDD1= 3.0V3.6V)
fBCK
128fs
Hz
BICK Frequency
dBCK
50
%
BICK Duty
tMBLR
10
ns
10
BICK “” to LRCK
tBSS
ns
6
SDTO Setup time BICK “”
tBSH
ns
5
SDTO Hold time BICK “”
tSDH
ns
10
SDTI Hold Time
tSDS
ns
10
SDTI Setup Time
Note 21. この規格値はLRCKのエッジとBICKの立ち上がりエッジが重ならないように規定しています。
MS1039-J-04
2015/06
- 18 -
[AK4612]
Parameter
Symbol
min
typ
Control Interface Timing (4-wire Serial mode):
CCLK Period
tCCK
200
CCLK Pulse Width Low
tCCKL
80
Pulse Width High
tCCKH
80
CDTI Setup Time
tCDS
40
CDTI Hold Time
tCDH
40
CSN “H” Time
tCSW
150
CSN Edge to CCLK “”
tCSS
50
CCLK “” to CSN Edge
tCSH
50
CDTO Delay
tDCD
CSN “” to CDTO Hi-Z
tCCZ
Control Interface Timing (I2C Bus mode):
SCL Clock Frequency
fSCL
Bus Free Time Between Transmissions
tBUF
1.3
Start Condition Hold Time (prior to first clock pulse)
tHD:STA
0.6
Clock Low Time
tLOW
1.3
Clock High Time
tHIGH
0.6
Setup Time for Repeated Start Condition
tSU:STA
0.6
SDA Hold Time from SCL Falling
(Note 22)
tHD:DAT
0
SDA Setup Time from SCL Rising
tSU:DAT
0.1
Rise Time of Both SDA and SCL Lines
tR
Fall Time of Both SDA and SCL Lines
tF
Setup Time for Stop Condition
tSU:STO
0.6
Pulse Width of Spike Noise Suppressed by Input Filter
tSP
0
Capacitive load on bus
Cb
Power-down & Reset Timing
PDN Pulse Width
(Note 23)
tPD
150
PDN “” to SDTO valid
(Note 24)
tPDV
518
Note 22. データは最低300ns(SCLの立ち下がり時間)の間保持されなければなりません。
Note 23. 電源投入時はPDN pin を“L” にすることでリセットがかかります。
Note 24. PDN pin を立ち上げてからのLRCKの立ち上がりの回数です。
Note 25. I2C-busはNXP B.V.の商標です。
MS1039-J-04
max
Unit
50
70
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
400
1.0
0.3
50
400
kHz
s
s
s
s
s
s
s
s
s
s
ns
pF
ns
1/fs
2015/06
- 19 -
[AK4612]
■ タイミング波形
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fsn, 1/fsd, 1/fsq
VIH
LRCK
VIL
tdLRKH
tdLRKL
Duty
= tdLRKH (or tdLRKL) x fs x 100
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
Figure 3. クロックタイミング (TDM1/0 bits = “00” & Slave mode)
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fs
VIH
LRCK
VIL
tLRH
tLRL
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
Figure 4. クロックタイミング (TDM1/0 bits = “00”以外 & Slave mode)
MS1039-J-04
2015/06
- 20 -
[AK4612]
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fMCK
MCKO
50%TVDD1
tdMCKH
tdMCKL
dMCK
= tdMCKH (or tdMCKL) x fMCK x 100
1/fs
LRCK
50%TVDD1
tdLRKH
tdLRKL
dLRK
= tdLRKH (or tdLRKL) x fs x 100
1/fBCK
50%TVDD1
BICK
tdBCKH
tdBCKL
dBCK
= tdBCKH (or tdBCKL) x fBCLK x 100
Figure 5. クロックタイミング (TDM1/0 bits = “00” & Master mode)
1/fCLK
VIH
MCKI
VIL
tCLKH
tCLKL
1/fMCK
MCKO
50%TVDD1
tdMCKH
tdMCKL
dMCK
= tdMCKH (or tdMCKL) x fMCK x 100
1/fs
LRCK
50%TVDD1
tLRH
1/fBCK
50%TVDD1
BICK
tdBCKH
tdBCKL
dBCK
= tdBCKH (or tdBCKL) x fBCLK x 100
Figure 6. クロックタイミング (TDM1/0 bits = “00”以外 & Master mode)
MS1039-J-04
2015/06
- 21 -
[AK4612]
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tLRS
tBSD
SDTO
50%TVDD1
tSDS
tSDH
VIH
SDTI
VIL
Figure 7. オーディオインタフェースタイミング (TDM1/0 bits = “00” & Slave mode)
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tBSH
tBSS
SDTO
50%TVDD1
tSDS
tSDH
VIH
SDTI
VIL
Figure 8. オーディオインタフェースタイミング (TDM1/0 bits = “00”以外 & Slave mode)
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- 22 -
[AK4612]
LRCK
50%TVDD1
tMBLR
50%TVDD1
BICK
tBSD
50%TVDD1
SDTO
tSDS
tSDH
VIH
SDTI
VIL
Figure 9. オーディオインタフェースタイミング (TDM1/0 bits = “00” & Master mode)
LRCK
50%TVDD1
tMBLR
50%TVDD1
BICK
tBSS
tBSH
50%TVDD1
SDTO
tSDS
tSDH
VIH
SDTI
VIL
Figure 10. オーディオインタフェースタイミング (TDM1/0 bits = “00”以外 & Master mode)
MS1039-J-04
2015/06
- 23 -
[AK4612]
VIH
CSN
VIL
tCSH
tCSS
tCCKL
tCCKH
VIH
CCLK
VIL
tCDS
tCDH
VIH
CDTI
C1
C0
R/W
VIL
Hi-Z
CDTO
Figure 11. WRITEコマンド入力タイミング (4線シリアルモード)
tCSW
VIH
CSN
VIL
tCSH
tCSS
VIH
CCLK
VIL
VIH
CDTI
D2
D1
D0
VIL
CDTO
Hi-Z
Figure 12. WRITEデータ入力タイミング (4線シリアルモード)
MS1039-J-04
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- 24 -
[AK4612]
VIH
CSN
VIL
VIH
CCLK
VIL
VIH
CDTI
A1
A0
VIL
tDCD
Hi-Z
CDTO
D7
D6
50%TVDD2
Figure 13. READデータ出力タイミング1
tCSW
VIH
CSN
VIL
tCSH
tCSS
VIH
CCLK
VIL
VIH
CDTI
VIL
tCCZ
CDTO
D2
D1
D0
Hi-Z
50%TVDD2
Figure 14. READデータ出力タイミング2
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[AK4612]
VIH
SDA
VIL
tLOW
tBUF
tR
tHIGH
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
tHD:DAT
tSU:DAT
tSU:STA
tSU:STO
Start
Stop
Start
Figure 15. I2Cバスモードタイミング
tPD
VIH
PDN
VIL
tPDV
SDTO
50%TVDD1
Figure 16. パワーダウン＆リセットタイミング
MS1039-J-04
2015/06
- 26 -
[AK4612]
動作説明
■ システムクロック
AK4612はMCLKのクロックソースとして外部Clock入力またはX’tal入力を選択することが可能です(Figure 17, Figure
18)。
スレーブモード時に必要なクロックは、MCLK, LRCK, BICK です。MCLKとLRCKは同期する必要はありま
すが位相を合わせる必要はありません。MCLK周波数を設定する方法は、DFS1-0 bitで設定する方法 (Manual
Setting Mode) とデバイス内部で自動設定する方法 (Auto Setting Mode) の2つがあります。Manual Setting Mode
(ACKS bit = “0”: Default)では、DFS1-0 bitでサンプリングスピードが設定され(Table 1)、各スピードでのMCLK
周波数は自動検出され、内部クロックは適切な周波数に自動設定されます(Table 3, Table 4, Table 5)。Auto
Setting Mode (ACKS bit = “1”) では、MCLK周波数は自動検出され(Table 6)、内部クロックは適切な周波数に自
動設定される(Table 7)ため、DFS1-0 bitの設定は不要です。
マスタモード時に必要なクロックはMCLKのみです。マスタクロック周波数をCKS1-0 bit (Table 2)で、サンプ
リングスピードをDFS1-0 bit (Table 1)で設定が必要です。CKS1-0, DFS1-0 bit を設定した直後ではBICKとLRCK
の出力周波数やデューティーが乱れる場合があります。電源ON等のリセット解除時(PDN pin = “”) はMCLK
が入力されるまでパワーダウン状態になります。
スレーブモード動作時(PDN pin = “H”)において電源ON等のリセット解除時(PDN pin = “”)はMCLK, LRCKが
入力されるまでパワーダウン状態です。
通常動作時にクロックの供給が停止して再度クロックが供給された場合、出力に異音が発生する可能性があ
りますので、異音が問題になる場合は外部でミュートしてください。
DFS1
0
0
1
1
DFS0
0
1
0
1
Sampling Speed Mode (fs)
Normal Speed Mode
32kHz~48kHz
Double Speed Mode
64kHz~96kHz
Quad Speed Mode
128kHz~192kHz
N/A
-
(default)
(N/A: Not available)
Table 1.サンプリングスピード (Manual Setting Mode)
CKS1
CKS0
0
0
1
1
0
1
0
1
Normal Speed
Mode
256fs
384fs
512fs
512fs
Double Speed
Mode
256fs
256fs
256fs
256fs
Quad Speed
Mode
128fs
128fs
128fs
128fs
(default)
Table 2. マスタクロック入力周波数選択 (Master Mode)
LRCK
fs
32.0kHz
44.1kHz
48.0kHz
256fs
8.1920
11.2896
12.2880
MCLK (MHz)
384fs
12.2880
16.9344
18.4320
512fs
16.3840
22.5792
24.5760
BICK (MHz)
64fs
2.0480
2.8224
3.0720
Table 3. システムクロック例 (Normal Speed Mode @Manual Setting Mode)
MS1039-J-04
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[AK4612]
LRCK
fs
88.2kHz
96.0kHz
MCLK (MHz)
256fs
22.5792
24.5760
BICK (MHz)
64fs
5.6448
6.1440
Table 4. システムクロック例 (Double Speed Mode @Manual Setting Mode)
LRCK
fs
176.4kHz
192.0kHz
MCLK (MHz)
128fs
22.5792
24.5760
BICK (MHz)
64fs
11.2896
12.2880
Table 5. システムクロック例 (Quad Speed Mode @Manual Setting Mode)
MCLK
512fs
256fs
128fs
Sampling Speed Mode
Normal Speed Mode
Double Speed Mode
Quad Speed Mode
Table 6. サンプリングスピード (Auto Setting Mode)
LRCK
fs
32.0kHz
44.1kHz
48.0kHz
88.2kHz
96.0kHz
176.4kHz
192.0kHz
128fs
22.5792
24.5760
MCLK (MHz)
256fs
22.5792
24.5760
-
512fs
16.3840
22.5792
24.5760
-
Sampling
Speed Mode
Normal Speed
Mode
Double Speed
Mode
Quad Speed
Mode
Table 7. システムクロック例 (Auto Setting Mode)
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- 28 -
[AK4612]
■ クロックソース
AK4612のXTI pin には、以下の方法でのクロックの供給が可能です。
1) 外部クロックを使う場合
XTI
External Clock
AK4612
XTO
Figure 17. 外部クロックモード
Note. TVDD1以上のクロックは入力しないでください。
2) X’talを使う場合
XTI
AK4612
XTO
Figure 18. X’talモード
Note: コンデンサの値は水晶振動子に依存します(Typ.10pF)。
水晶振動子を使用する際はTVDD1=3.0~3.6Vです。
MS1039-J-04
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- 29 -
[AK4612]
■ Differential / Single-End 入力切り替え
AK4612はDIE1-3 bitを “1”にするとDifferential入力(Figure 19)、“0”にするとSingle-End入力(Figure 20)を選択で
きます。Differential入力選択時に片側の入力ピンをVCOM電圧、もう片側の入力ピンを信号入力として使用し
ないでください。Single-end入力選択時は L/RIN1-/3- pin にはL/RIN1/3 pin に入力された信号の反転が出力され
るためSingle-end入力選択時はL/RIN1-/3- pin をOpenにしてください。また、AK4612はDifferential入力選択時、
Single-End入力選択時共にアンチエリアジングフィルタを内蔵しています。
AK4612
L/RIN+
AK4612
L/RIN
LPF
LPF
SCF
L/RIN-
SCF
LPF
L/RIN(Open)
Figure 19. Differential Input (DIE1-3 bit = “1”)
Figure 20. Single-end Input (DIE1-3 bit = “0”)
■ Differential / Single-End 出力切り替え
AK4612はDOE 1-4bitを “1”にするとDifferential出力(Figure 21)、“0”にするとSingle-End出力(Figure 22)を選択で
きます。Single-end出力選択時は L/ROUT1-4- pin にはVCOM電圧が出力されるためSingle-end出力選択時は
L/ROUT1-4- pin をOpenにしてください。また、Single-end出力選択時にはスイッチとキャパシタフィルタ(SCF)
と連続フィルタ(CTF)を内蔵しているためΔΣ変調器が発生する帯域外ノイズ(シェーピングノイズ)を除去す
ることができます。Differential出力選択時にはスイッチとキャパシタフィルタ(SCF)は内蔵されていますが、
連続フィルタ(CTF)を内蔵していませんので帯域外ノイズを除去したい場合は外部でLPFを組んでください。
AK4612
AK4612
L/ROUT+
LPF
SCF
SCF
Diff
to
Single
L/ROUT(Open)
L/ROUT-
Figure 21. Differential Output (DOE1-4 bit = “1”)
L/ROUT
Figure 22. Single-end Output (DOE1-4 bit = “0”)
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- 30 -
[AK4612]
■ ディエンファシスフィルタ
IIRフィルタによる3周波数(32kHz, 44.1kHz, 48kHz)対応のディエンファシスフィルタ(50/15µs特性)を内蔵しています。
Double Speed Mode、Quad Speed Mode 時ディエンファシスフィルタは自動的にOFFになります。設定はレジスタから行
い、DAC1(SDTI1), DAC2(SDTI2), DAC3(SDTI3), DAC4(SDTI4)に対して独立に設定できます。
Mode
Sampling Speed Mode
0
1
2
3
Normal Speed Mode
Normal Speed Mode
Normal Speed Mode
Normal Speed Mode
DEM11
(DEM61-21)
0
0
1
1
DEM10
(DEM60-20)
0
1
0
1
DEM
44.1kHz
OFF
48kHz
32kHz
(default)
Table 8. ディエンファシスコントロール
■ ディジタルHPF
ADCはDCオフセットキャンセルのためにディジタルHPFを内蔵します。HPFのfcは、fs=48kHz時1.0Hzになっ
ており、周波数応答はfsに比例します。
■ マスタクロック出力
AK4612はマスタクロック出力ピンをもちます。DIV bitを “1”にすると1/2分周したクロックがMCKO pinから
出力されます(Table 9)。
DIV
0
1
MCKO
XTI x1
XTI x1/2
(default)
Table 9. マスタクロック出力周波数選択
■ マスタモードとスレーブモード
マスタモードとスレーブモードの切り替えは M/S pin で行います。 “H” でマスタモード、“L” でスレーブモー
ドです。マスタモード時 (M/S pin = “H” ) には LRCK, BICK pin は出力となります。スレーブモード時 (M/S pin
= “L” ) には LRCK , BICK pin は入力となります。LRCK, BICK pin はTable 10のようになります。
PDN pin
L
H
M/S pin
L
H
L
H
LRCK pin
Input
“L”出力
Input
Output
BICK pin
Input
“L”出力
Input
Output
Table 10. LRCK, BICK pin
MS1039-J-04
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- 31 -
[AK4612]
■ オーディオインタフェースフォーマット
(1) Stereo Mode
TDM1-0 bit =“00”のとき、10種類のデータフォーマット(Table 11)がDIF2-0 bitで選択できます。全モードとも
MSBファースト、2’sコンプリメントのデータフォーマットで、SDTO1-3はBICKの立ち下がりで出力され、
SDTI1-4はBICKの立ち上がりでラッチされます。
SDTI pinの入力フォーマットのうち、mode3/4/8/9/13/14/18/19/23/24/28/29/33/34/38/39を16  20 bitで使った場合
はデータのないLSBには “0” を入力して下さい。
Mode
M/S
TDM1
TDM0
DIF2
DIF1
DIF0
0
0
0
0
0
0
0
1
0
0
0
0
0
1
2
0
0
0
0
1
0
3
0
0
0
0
1
1
4
0
0
0
1
0
0
5
1
0
0
0
0
0
6
1
0
0
0
0
1
7
1
0
0
0
1
0
8
1
0
0
0
1
1
9
1
0
0
1
0
0
SDTO1-3
SDTI1-4
24bit, Left
justified
24bit, Left
justified
24bit, Left
justified
24bit, Left
justified
24bit, I2S
24bit, Left
justified
24bit, Left
justified
24bit, Left
justified
24bit, Left
justified
24bit, I2S
16bit, Right
justified
20bit, Right
justified
24bit, Right
justified
24bit, Left
justified
24bit, I2S
16bit, Right
justified
20bit, Right
justified
24bit, Right
justified
24bit, Left
justified
24bit, I2S
LRCK
BICK
I/O
I/O
H/L
I
 32fs
I
H/L
I
 48fs
I
H/L
I
 48fs
I
H/L
I
 48fs
I
L/H
I
 48fs
I
H/L
O
64fs
O
H/L
O
64fs
O
H/L
O
64fs
O
H/L
O
64fs
O
L/H
O
64fs
O
(default)
Table 11. オーディオデータフォーマット (Stereo mode)
Note. Stereo modeで使用する場合、Normal Speed Modeでは入出力バッファの電源TVDD1は1.6V～3.6Vで使用
することができます。Double Speed Mode, Quad Speed Modeで使用する際にはTVDD1は3.0V～3.6Vで使
用してください。
MS1039-J-04
2015/06
- 32 -
[AK4612]
(2) TDM Mode
TDM1-0 bit = “01”と設定することによりTDM I/Fフォーマットを使用できます。5種類のデータフォーマット
が DIF2-0 bitで選択でき、全モードともMSBファースト、2’sコンプリメントのデータフォーマットで、SDTO1/2
はBICKの立ち上がりで出力され、SDTI1/2/3はBICKの立ち上がりでラッチされます。
TDM512 Mode(fs=48kHz)はTDM1-0 bit = “01”で選択できます(Table 12)。 SDTO1 pin には全ADC(6ch)のデータ
が出力されます。SDTO2/3 pin = “L”です。SDTI1 pinには全DAC(8ch)のデータを入力します。SDTI2-4 pinへの
入力データは無視されます。BICKは512fs固定、LRCKの “H”幅、 “L”幅は1/512fs(min)です。
TDM256 Mode (fs=96kHz)は TDM1-0 bit = “10”で選択できます(Table 13)。SDTO1 pin には全ADC(6ch)のデータ
が出力されます。SDTO2/3 pin = “L”です。SDTI1 pinにはDAC(8ch: L1, R1, L2, R2, L3, R3, L4, R4)の全8chのデ
ータを入力します。SDTI2-4 pinへの入力データは無視されます。BICKは256fs固定、LRCKの “H”幅、 “L”幅
は1/256fs(min)です。
TDM128 Mode (fs=192kHz)は TDM1-0 bit = “11”で選択できます(Table 14)。SDTO1 pin にはADC(4ch: L1, R1, L2,
R2)のデータが出力され、SDTO2 pinにはADC(2ch: L3, R3)のデータが出力されます。SDTO3 pin = “L”です。
SDTI1 pinにはDAC(4ch; L1, R1, L2, R2)、SDTI2 pinにはDAC(4ch: L3, R3, L4, R4)の全8chのデータを入力します。
SDTI3-4pinへの入力データは無視されます。BICKは128fs固定、LRCKの “H”幅、 “L”幅は1/128fs(min)です。
Mode
M/S
TDM1
TDM0
DIF2
DIF1
DIF0
10
0
0
1
0
0
0
11
0
0
1
0
0
1
12
0
0
1
0
1
0
13
0
0
1
0
1
1
14
0
0
1
1
0
0
15
1
0
1
0
0
0
16
1
0
1
0
0
1
17
1
0
1
0
1
0
18
1
0
1
0
1
1
19
1
0
1
1
0
0
SDTO1-3
SDTI1-4
24bit, Left
justified
24bit, Left
justified
24bit, Left
justified
24bit, Left
justified
24bit, I2S
24bit, Left
justified
24bit, Left
justified
24bit, Left
justified
24bit, Left
justified
24bit, I2S
16bit, Right
justified
20bit, Right
justified
24bit, Right
justified
24bit, Left
justified
24bit, I2S
16bit, Right
justified
20bit, Right
justified
24bit, Right
justified
24bit, Left
justified
24bit, I2S
LRCK
BICK
I/O
I/O

I
512fs
I

I
512fs
I

I
512fs
I

I
512fs
I

I
512fs
I

O
512fs
O

O
512fs
O

O
512fs
O

O
512fs
O

O
512fs
O
Table 12. オーディオデータフォーマット (TDM512 mode)
MS1039-J-04
2015/06
- 33 -
[AK4612]
Mode
M/S
TDM1
TDM0
DIF2
DIF1
DIF0
20
0
1
0
0
0
0
21
0
1
0
0
0
1
22
0
1
0
0
1
0
23
0
1
0
0
1
1
24
0
1
0
1
0
0
25
1
1
0
0
0
0
26
1
1
0
0
0
1
27
1
1
0
0
1
0
28
1
1
0
0
1
1
29
1
1
0
1
0
0
SDTO1-3
SDTI1-4
24bit, Left
justified
24bit, Left
justified
24bit, Left
justified
24bit, Left
justified
24bit, I2S
24bit, Left
justified
24bit, Left
justified
24bit, Left
justified
24bit, Left
justified
24bit, I2S
16bit, Right
justified
20bit, Right
justified
24bit, Right
justified
24bit, Left
justified
24bit, I2S
16bit, Right
justified
20bit, Right
justified
24bit, Right
justified
24bit, Left
justified
24bit, I2S
LRCK
BICK
I/O
I/O

I
256fs
I

I
256fs
I

I
256fs
I

I
256fs
I

I
256fs
I

O
256fs
O

O
256fs
O

O
256fs
O

O
256fs
O

O
256fs
O
Table 13. オーディオデータフォーマット (TDM256 mode)
Mode
M/S
TDM1
TDM0
DIF2
DIF1
DIF0
30
0
1
1
0
0
0
31
0
1
1
0
0
1
32
0
1
1
0
1
0
33
0
1
1
0
1
1
34
0
1
1
1
0
0
35
1
1
1
0
0
0
36
1
1
1
0
0
1
37
1
1
1
0
1
0
38
1
1
1
0
1
1
39
1
1
1
1
0
0
SDTO1-3
SDTI1-4
24bit, Left
justified
24bit, Left
justified
24bit, Left
justified
24bit, Left
justified
24bit, I2S
24bit, Left
justified
24bit, Left
justified
24bit, Left
justified
24bit, Left
justified
24bit, I2S
16bit, Right
justified
20bit, Right
justified
24bit, Right
justified
24bit, Left
justified
24bit, I2S
16bit, Right
justified
20bit, Right
justified
24bit, Right
justified
24bit, Left
justified
24bit, I2S
LRCK
BICK
I/O
I/O

I
128fs
I

I
128fs
I

I
128fs
I

I
128fs
I

I
128fs
I

O
128fs
O

O
128fs
O

O
128fs
O

O
128fs
O

O
128fs
O
Table 14. オーディオデータフォーマット (TDM128 mode)
Note. TDM modeで使用する場合、入出力バッファの電源TVDD1は3.0V～3.6Vで使用してください。
MS1039-J-04
2015/06
- 34 -
[AK4612]
LRCK
0
1
2
16
17
18
24
25
31
0
1
2
16
17
18
24
25
31
0
1
BICK(64fs)
SDTO(o)
23 22
SDTI(i)
8
7
Don’t Care
6
0
15 14
8
23 22
7
1
8
7
Don’t Care
0
6
0
15 14
SDTO-23:MSB, 0:LSB; SDTI-15:MSB, 0:LSB
Lch Data
23
8
7
1
0
Rch Data
Figure 23. Mode 0/5 タイミング (Stereo Mode)
LRCK
0
1
2
12
13
14
24
25
31
0
1
2
12
13
14
24
25
31
0
1
BICK(64fs)
SDTO(o)
23 22
SDTI(i)
12 11 10
0
19 18
8
Don’t Care
23 22
7
1
12
11 10
Don’t Care
0
0
19 18
SDTO-23:MSB, 0:LSB; SDTI-19:MSB, 0:LSB
Lch Data
23
8
7
1
0
Rch Data
Figure 24. Mode 1/6 タイミング (Stereo Mode)
LRCK
0
1
2
8
9
10
24
25
31
0
1
2
8
9
10
24
25
31
0
1
BICK(64fs)
SDTO(o)
23 22
SDTI(i)
16 15 14
Don’t Care
0
23 22
23:MSB, 0:LSB
23 22
8
7
1
16 15 14
Don’t Care
0
0
23 22
Lch Data
23
8
7
1
0
Rch Data
Figure 25. Mode 2/7 タイミング (Stereo Mode)
LRCK
0
1
2
21
22
23
24
28
29
30
31
0
1
2
22
23
24
28
29
30
31
0
1
BICK(64fs)
SDTO(o)
23 22
2
1
0
SDTI(i)
23 22
2
1
0
23:MSB, 0:LSB
Don’t Care
Lch Data
23 22
2
1
0
23 22
2
1
0
23
Don’t Care
23
Rch Data
Figure 26. Mode 3/8 タイミング (Stereo Mode)
MS1039-J-04
2015/06
- 35 -
[AK4612]
LRCK
0
1
2
3
22
23
24
25
29
30
31
0
1
2
3
22
23
24
25
29
30
31
0
1
BICK(64fs)
SDTO(o)
SDTI(i)
23 22
2
1
0
23 22
2
1
0
23:MSB, 0:LSB
Don’t Care
23 22
2
1
0
23 22
2
1
0
Lch Data
Don’t Care
Rch Data
Figure 27. Mode 4/9 タイミング (Stereo Mode)
512BICK
LRCK(Mode15)
LRCK(Mode10)
BICK(512fs)
SDTO1(o)
23 22
0
23 22
L1
0
23 22
R1
0
23 22
L2
0
23 22
R2
0
23 22
L3
0
23 22
R3
32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK
SDTI1(i)
15 14
0
15 14
0
R1
L1
15 14
0
15 14
0
R2
L2
15 14
0
15 14
0
R3
L3
15 14
0
15 14
0
15
R4
L4
32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK
Figure 28. Mode 10/15 Timing (TDM512 Mode)
512BICK
LRCK(Mode16)
LRCK(Mode11)
BICK(512fs)
SDTO1(o)
23 22
0
23 22
L1
0
23 22
R1
0
23 22
L2
0
23 22
R2
0
23 22
L3
0
23 22
R3
32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK
SDTI1(i)
19 18
0
19 18
0
R1
L1
19 18
0
19 18
0
R2
L2
19 18
0
19 18
0
R3
L3
19 18
0
19 18
0
19
R4
L4
32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK
Figure 29. Mode 11/16 Timing (TDM512 Mode)
512BICK
LRCK(Mode17)
LRCK(Mode12)
BICK(512fs)
SDTO1(o)
23 22
0
23 22
L1
0
23 22
R1
0
23 22
L2
0
23 22
R2
0
23 22
L3
0
23 22
R3
32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK
SDTI1(i)
23 22
L1
0
23 22
R1
0
23 22
L2
0
23 22
R2
0
23 22
L3
0
23 22
R3
0
23 22
0
L4
23 22
0
23
R4
32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK
Figure 30. Mode 12/17 Timing (TDM512 Mode)
MS1039-J-04
2015/06
- 36 -
[AK4612]
512BICK
LRCK(Mode18)
LRCK(Mode13)
BICK(512fs)
SDTO1(o)
23 22
0
23 22
L1
0
R1
23 22
0
23 22
L2
0
23 22
R2
0
23 22
L3
23 22
0
R3
32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK
SDTI1(i)
23 22
0
23 22
0
R1
L1
23 22
0
23 22
0
23 22
R2
L2
0
23 22
23 22
0
R3
L3
0
23 22
23 22
0
R4
L4
32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK
Figure 31. Mode 13/18 Timing (TDM512 Mode)
512BICK
LRCK(Mode19)
LRCK(Mode14)
BICK(512fs)
SDTO1(o)
23
0
L1
23
0
R1
23
0
23
L2
0
23
R2
0
23
L3
0
23
R3
32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK
SDTI1(i)
23
0
L1
23
0
R1
23
0
23
0
23
R2
L2
0
23
0
23
R3
L3
0
23
0
23
R4
L4
32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK
Figure 32. Mode 14/19 Timing (TDM512 Mode)
256 BICK
LRCK (Mode25)
LRCK (Mode20)
BICK(256fs)
SDTO1(o)
SDTI1(i)
23 22
0
23 22
0
23 22
0
23 22
23 22
0
0
23 22
0
L1
R1
L2
R2
L3
R3
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
15 14
0
4
15 14
0
15 14
0
15 14
0
15 14
0
15 14
23 22
0
15 14
0
15 14
L1
R1
L2
R2
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
0
15
Figure 33. Mode 20/25 Timing (TDM256 Mode)
MS1039-J-04
2015/06
- 37 -
[AK4612]
256 BICK
LRCK (Mode26)
LRCK (Mode21)
BICK(256fs)
SDTO1(o)
SDTI1(i)
23 22
0
23 22
0
23 22
0
23 22
23 22
0
0
23 22
0
L1
R1
L2
R2
L3
R3
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
19 18
0
19 18
0
19 18
0
19 18
0
19 18
0
19 18
23 22
0
19 18
0
19 18
0
L1
R1
L2
R2
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
19
Figure 34. Mode 21/26 Timing (TDM256 Mode)
256 BICK
LRCK (Mode27)
LRCK (Mode22)
BICK(256fs)
SDTO1(o)
SDTI1(i)
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
L1
R1
L2
R2
L3
R3
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
23 22
0
23 22
0
23 22
0
L1
R1
L2
R2
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
23
Figure 35. Mode 22/27 Timing (TDM256 Mode)
256 BICK
LRCK (Mode28)
LRCK (Mode23)
BICK(256fs)
SDTO1(o)
SDTI1(i)
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
L1
R1
L2
R2
L3
R3
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
L1
R1
L2
R2
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
23 22
Figure 36. Mode 23/28 Timing (TDM256 Mode)
MS1039-J-04
2015/06
- 38 -
[AK4612]
256 BICK
LRCK (Mode29)
LRCK (Mode24)
BICK(256fs)
SDTO1(o)
SDTI1(i)
23
0
23
0
23
0
23
0
23
0
23
0
L1
R1
L2
R2
L3
R3
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
23
0
23
0
23
0
23
0
23
0
23
23
0
23
0
23
0
L1
R1
L2
R2
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
23
Figure 37. Mode 24/29 Timing (TDM256 Mode)
128 BICK
LRCK (Mode35)
LRCK (Mode30)
BICK(128fs)
SDTO1(o)
SDTO2(o)
SDTI1(i)
SDTI2(i)
23 22
23 22
0
23 22
0
23 22
0
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23 22
23 22
0
0
L3
R3
32 BICK
32 BICK
15 14
0
0
15 14
15 14
0
15 14
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
0
15 14
23 22
0
0
15 14
15 14
0
15 14
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
0
15
0
15
Figure 38. Mode 30/35 Timing (TDM128 Mode)
MS1039-J-04
2015/06
- 39 -
[AK4612]
128 BICK
LRCK (Mode36)
LRCK (Mode31)
BICK(128fs)
SDTO1(o)
SDTO2(o)
SDTI1(i)
SDTI2(i)
23 22
23 22
0
23 22
0
23 22
0
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23 22
23 22
0
0
L3
R3
32 BICK
32 BICK
19 18
0
0
19 18
19 18
0
19 18
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
0
19 18
23 22
0
0
19 18
19 18
0
19 18
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
0
19
0
19
Figure 39. Mode 31/36 Timing (TDM128 Mode)
128 BICK
LRCK (Mode37)
LRCK (Mode32)
BICK(128fs)
SDTO1(o)
SDTO2(o)
SDTI1(i)
SDTI2(i)
23 22
23 22
0
0
23 22
23 22
0
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23 22
23 22
0
L3
R3
32 BICK
0
23 22
0
32 BICK
23 22
0
23 22
23 22
0
23 22
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
0
23 22
23 22
0
0
23 22
23 22
0
23 22
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
0
23
0
23
Figure 40. Mode 32/37 Timing (TDM128 Mode)
MS1039-J-04
2015/06
- 40 -
[AK4612]
128 BICK
LRCK (Mode38)
LRCK (Mode33)
BICK(128fs)
SDTO1(o)
SDTO2(o)
SDTI1(i)
SDTI2(i)
23 22
0
23 22
0
23 22
0
23 22
0
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23 22
0
23 22
L3
R3
32 BICK
23 22
0
23 22
0
32 BICK
0
23 22
23 22
0
23 22
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
0
23 22
0
23 22
23 22
23 22
0
23 22
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
0
23 22
0
23 22
0
23
Figure 41. Mode 33/38 Timing (TDM128 Mode)
128 BICK
LRCK (Mode39)
LRCK (Mode34)
BICK(128fs)
SDTO1(o)
SDTO2(o)
SDTI1(i)
SDTI2(i)
22
0
23
0
23
0
23
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
23
0
23
L3
R3
32 BICK
32 BICK
0
23
23
0
0
23
0
23
23
L1
R1
L2
R2
32 BICK
32 BICK
32 BICK
32 BICK
0
23
0
23
0
23
23
L3
R3
L4
R4
32 BICK
32 BICK
32 BICK
32 BICK
0
23
0
23
Figure 42. Mode 34/39 Timing (TDM128 Mode)
MS1039-J-04
2015/06
- 41 -
[AK4612]
■ オーバフロー検出機能
AK4612 はアナログ入力のオーバフロー検出機能を持ちます。オーバフロー検出機能は、OVFE bit = “1”で有
効になります。オーバフロー検出は各チャンネルのアナログ入力に対し行われ、各チャンネルのORを取りま
す。LchまたはRchのアナログ入力がオーバフローすると(-0.3dBFS以上)、OVFM2-0 bitで設定されたグループ
分けに応じてOVF1/2 pin が “H”になります。オーバフローしたアナログ入力に対するOVF1/2 pin の出力は
ADCと同じ群遅延 (GD = 16/fs = 333s @fs=48kHz)を持ちます。パワーダウン解除後(PDN= “L”  “H”)、518/fs
(=11.8ms @fs=48kHz)の間OVF1/2 pin は “L”で、その後オーバフロー検出機能が有効になります。
Mode
0
1
2
3
4
5
6
7
OVFM2
0
0
0
0
1
1
1
1
OVFM1
0
0
1
1
0
0
1
1
OVFM0
0
1
0
1
0
1
0
1
LIN1 or RIN1
OVF1
OVF1
OVF2
OVF2
LIN2 or RIN2
OVF1
OVF2
OVF1
OVF2
LIN3 or RIN3
OVF1
OVF2
OVF1
OVF2
disable (OVF2=OVF1= “L”)
(default)
Table 15. オーバフロー検出コントロール (OVFE= “1”)
■ ゼロ検出機能
AK4612は2系統のゼロ検出機能を持ちます。ゼロ検出機能は、OVFE bit =“0”で有効になります。チャネルの
グループ分けはDZFM3-0 bitで選択できます(Table 16)。DZF1 pinはグループ1のチャネル、DZF2 pinはグルー
プ2のチャネルに対応します。ゼロ検出機能では各チャンネルのANDを取り、mode 0-4ではDZF1 pin は全8ch
のANDを取ります。DZF2 pin はmode 0 の時 “L”で、mode 1-3 の時 “H”です。
グループ1(グループ2)の全チャネルが8192回連続して “0” の場合、DZF1(DZF2) pin は “H” になります。その
後グループ1(グループ2)のいずれかのチャネルの入力データが “0” でなくなると “L” になります。
Mode
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
DZFM
2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
L1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF2
R1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF2
DZF2
L2
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF2
DZF2
DZF2
AOUT
R2
L3
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
R3
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
L4
DZF1
DZF1
DZF1
DZF1
DZF1
DZF1
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
R4
DZF1
DZF1
DZF1
DZF1
DZF1
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
DZF2
disable (DZF1=DZF2= “L”)
(default)
Table 16. ゼロ検出コントロール (OVFE= “0”)
MS1039-J-04
2015/06
- 42 -
[AK4612]
■ ディジタルボリューム機能
AK4612はチャネル独立ディジタルボリューム(256レベル, 0.5dBステップ)を内蔵しています。減衰量はレジス
タのATT7-0 bitでそれぞれ設定します(Table 17)。
ATT7-0
00H
01H
02H
:
7DH
7EH
7FH
FEH
FFH
Attenuation Level
0dB
-0.5dB
-1.0dB
:
-62.5dB
-63.0dB
-63.5dB
:
-127.0dB
MUTE (-∞)
(default)
Table 17. ディジタルボリュームの減衰量
ディジタルボリュームの遷移時間はATS1-0 bitで設定します(Table 18)。Mode0, Mode1, Mode2では設定値間の
遷移はソフト遷移です。したがって、遷移中にスイッチングノイズは発生しません。
Mode
0
1
2
3
ATS1
0
0
1
1
ATS0
0
1
0
1
ATT speed
4096/fs
2048/fs
512/fs
256/fs
(default)
Table 18. ディジタルボリュームの遷移時間
Mode0の場合、ATT設定間の遷移は4096レベルでソフト遷移します。00H(0dB)からFFH(MUTE)までには4096/fs
(85.3ms@fs=48kHz)かかります。PDN pinを “L” にすると、ATT7-0 bitは00Hに初期化されます。ATT7-0 bitは
RSTN bitを “0” にすると一旦00Hになり、RSTN bitを “1” に戻すと設定値に戻っていきます。
* I2Cモードにおいて、PMVR、PMDAC、RSTN、PMDA1～PMDA4 bitでのパワーダウンからパワーダウン解
除をする場合には、パワーダウン解除の書き込みからLRCKで5周期分以降に再度同一の書き込み(ダミー書
き込み)を行ってください。ダミー書き込みを行わない場合、パワーダウン解除から次の書き込みが行われ
るまで出力のDATT値は初期値 (0dB)となります。
> 5LRCK (5/fs)
LRCK
I2C
ContIrol
Power-down Release
Command
Power-down Release
Command (Dummy)
A power-down release command must be write again
after 5 LRCK cycle or later from the first command.
Figure 43. パワーアップシーケンス例
MS1039-J-04
2015/06
- 43 -
[AK4612]
■ ソフトミュート機能
ソフトミュートはディジタル的に実行されます。SMUTE bitを “1” にするとその時点のATT設定値から設定さ
れたディジタルボリュームの遷移時間 (Table 18)以内で入力データが- (“0”)までアテネーションされます。
SMUTE bitを “0” にすると、-から設定されたディジタルボリュームの遷移時間 (Table 18)以内でATT設定値
まで復帰します。ソフトミュート開始後、-までアテネーションされる前に解除されるとアテネーションが
中断され、同じサイクルでATT設定値まで復帰します。ソフトミュート機能は信号を止めずに信号源を切り
替える場合などに有効です。
SMUTE bit
ATT Level
(1)
(2)
(4)
Attenuation
-
GD
(3)
GD
AOUT
DZF1,2
(5)
8192/fs
注:
(1) 設定されたディジタルボリュームの遷移時間 (Table 18)以内で- (“0”)までアテネーションされます。例
えば、Mode 0時、ATT設定値が “00H”の場合は4096/fsサイクルです。ソフトミュートで遷移するATT値
は00H～FFHです。
(2) 設定されたディジタルボリュームの遷移時間 (Table 18)以内でATT設定値まで復帰します。例えば、Mode
0時、ATT設定値が “FFH”の場合は4096/fsサイクルです。ソフトミュートで遷移するATT値はFFH～00H
です。
(3) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。
(4) ソフトミュート開始後、-までアテネーションされる前に解除されるとアテネーションが中断され、同
じサイクルでATT設定値まで復帰します。
(5) グループの全チャネルの入力データが8192回連続して “0” の場合、DZF1, 2 pinは “H” になります。
その後グループ1（グループ2）のいずれかのチャネルの入力データが “0” でなくなると、DZF1(DZF2) pin
は “L” になります。
Figure 44. ソフトミュート機能とゼロ検出機能
■ システムリセット
電源 ON 時には、PDN pinに一度 “L” を入力してリセットして下さい。VCOMなど基準電圧のパワーダウンは
MCLK で解除され、その後 LRCK の “” に同期して内部回路がパワーアップし、内部のタイミングが動作し
ます。LRCK が入力されるまでADC, DACはパワーダウン状態です。
MS1039-J-04
2015/06
- 44 -
[AK4612]
■ パワーダウン機能
AK4612のADCとDACはパワーダウンピン(PDN pin)を “L” にすることでパワーダウンでき、このとき同時に
各ディジタルフィルタがリセットされます。PDN = “L”で内部レジスタ値は初期化されます。パワーダウンモ
ード時、SDTO1-3, DZF1-2 pinは “L” になり、アナログ出力はDVMPD pin = “L”のときVCOM電圧、DVMPD pin
= “H”のときHi-Zを出力します。このリセットは電源投入時に必ず一度行って下さい。ADCの場合、パワーダ
ウンモードが解除されると3～4/fs後、初期化サイクル(518/fs)が開始されます。そのため、出力データSDTO1-3
は521～522 x LRCKサイクル後確定します。DACの場合、パワーダウンモードが解除されると3～4/fs後、初
期化サイクル(516/fs)が開始されます。初期化中、アナログ出力はDVMPD pin = “L”であればVCOM電圧、
DVMPD pin = “H”であればHi-Zを出力します。Figure 45にパワーダウン及びパワーアップ時のシーケンス例を
示します。
Power
3~4/fs
PDN
(10)
(12)
518/fs
ADC Internal
State
(1)
Init Cycle
Normal Operation
Power-down
Normal Operation
Power-down
516/fs (2)
DAC Internal
State
Init Cycle
GD (3)
GD
ADC In
(Analog)
ADC Out
(Digital)
“0”data
DAC In
(Digital)
“0”data
(6)
(4)
“0”data
“0”data
(3)
GD
DAC Out
(Analog)
(5)
(7)
GD
(7)
(7)
Clock In
Don’t care
Don’t care
MCLK,LRCK,SCLK
10~11/fs (11)
(7)
DZF1/DZF2
External
Mute
Don’t care
Mute ON
Mute ON
(9)
注：
(1) ADCはパワーダウン解除後、アナログ部が初期化されます。
(2) DACはパワーダウン解除後、アナログ部が初期化されます。
(3) アナログ入力に対するディジタル出力、ディジタル入力に対するアナログ出力は群遅延をもちます。
(4) パワーダウン時ADC出力は “0” データです。
(5) パワーダウン時DAC出力は DVMPD pin = “L”であればVCOM電圧、DVMPD pin = “H”であればHi-Zです。
(6) アナログ部の初期化終了時ADC出力に異音が出力されます。異音が問題になる場合はディジタル出力を
ミュートして下さい。
(7) PDN pinの立ち下がりエッジ、及びPDN pinの立ち上がりエッジの519520/fs後で異音が出力されます。
(8) パワーダウン状態(PDN pin = “L”)では、DZF1-2 pinは “L” になります。
(9) 異音(7)が問題になる場合はアナログ出力を外部でミュートして下さい。
(10) PDN pin を “H”にしてから初期化サイクルが開始するまで34/fsかかります。
(11) PDN pin を “H”にしてから1011/fsの間はDZF= “L”です。
(12) PDN pin = “L”の状態で電源を投入し、すべての電源が立ち上がった後、PDN pinを“H”にしてください。
Figure 45. ピンパワーダウン／ピンパワーアップシーケンス例
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- 45 -
[AK4612]
AK4612のADCとDACはPMVR bit = “1” のときPMADC bitとPMDAC bitでそれぞれ独立にパワーダウンできま
す。また、ADC1-3はPMAD1-3 bitでそれぞれ独立にパワーダウンができ、DAC1-4はPMDA1-4 bitでそれぞれ
独立にパワーダウンができます。このときレジスタ値は初期化されません。PMADC = “0”のときSDTO1-3 pin
は “L” になります。PMDAC = “0”のとき、アナログ出力はDVMPD pin = “L”であればVCOM電圧、DVMPD pin
= “H”であればHi-Zを出力しDZF1-2 pinは “H” になります。このとき異音が生じるので、問題になる場合は外
部でミュートして下さい。Figure 46にパワーダウン及びパワーアップ時のシーケンス例を示します。
PMVR bit
4~5/fs (10)
3~4/fs (11)
PMADC/PMDAC bit
518/fs
ADC Internal
State
Normal Operation
Power-down
(1)
Init Cycle
Normal Operation
516/fs (2)
DAC Internal
State
Normal Operation
Power-down
Init Cycle
Normal Operation
GD (3)
GD
ADC In
(Analog)
ADC Out
(Digital)
“0”data
DAC In
(Digital)
“0”data
GD
Clock In
(6)
(3)
GD
(7)
DAC Out
(Analog)
(4)
(5)
(7)
Don’t care
MCLK,LRCK,SCLK
(8)
89/fs (12)
DZF1/DZF2
External
Mute
(9)
Mute ON
注：
(1) ADCはパワーダウン解除後、アナログ部が初期化されます。
(2) DACはパワーダウン解除後、アナログ部が初期化されます。
(3) アナログ入力に対するディジタル出力、ディジタル入力に対するアナログ出力は群遅延をもちます。
(4) パワーダウン時ADC出力は “0” データです。
(5) パワーダウン時DAC出力は DVMPD pin = “L”であればVCOM電圧、DVMPD pin = “H”であればHi-Zです。
(6) アナログ部の初期化終了時ADC出力に異音が出力されます。異音が問題になる場合はディジタル出力を
ミュートして下さい。
(7) PMDAC bit に“0”を書き込んでから4~5/fs後、及びPMDAC bit に“1”を書き込んでから519520/fs後で異
音が出力されます。
(8) パワーダウン状態(PMDAC bit = “0”)では、DZF1-2 pinは “H” になります。
(9) 異音(7)が問題になる場合はアナログ出力を外部でミュートして下さい。
(10) PMADC bitに “0”を書き込んでから該当するADCがパワーダウンするまで4~5/fs かかります。
PMDAC bitに “0”を書き込んでから該当するDACがパワーダウンするまで4~5/fs かかります。
(11) PMADC bit 及びPMDAC bitを “1”にしてから初期化サイクルが開始するまで34/fsかかります。
(12) PMDAC bitに“1”を書き込んでから8~9/fs後 “L” になります。
Figure 46. ビットパワーダウン／ビットパワーアップシーケンス例
MS1039-J-04
2015/06
- 46 -
[AK4612]
■リセット機能
RSTN = “0”のときADCはアナログ部とディジタル部がパワーダウン、DACはディジタル部がパワーダウンし
ますがレジスタ値は初期化されません。このときDZF1-2 pinは “H” 、SDTO1-3 pinは “L” になり、アナログ出
力はDVMPD pinの設定に関わらずVCOM電圧なります。この時異音が生じるので、問題になる場合は外部で
ミュートして下さい。Figure 47にRSTN bitによるリセットシーケンスを示します。
RSTN bit
4~5/fs (8)
3~4/fs (9)
Internal
RSTN bit
518/fs (1)
ADC Internal
State
Normal Operation
Power-down
DAC Internal
State
Normal Operation
Digital Block Power-down
Normal Operation
Init Cycle
Normal Operation
GD (2)
GD
ADC In
(Analog)
ADC Out
(Digital)
(3)
“0”data
DAC In
(Digital)
(4)
“0”data
(2)
GD
DAC Out
(Analog)
Clock In
MCLK,LRCK,SCLK
GD
(6)
(5)
(6)
Don’t care
89/fs (7)
DZF1/DZF2
注：
(1) ADCはパワーダウン解除後、アナログ部が初期化されます。
(2) アナログ入力に対するディジタル出力、ディジタル入力に対するアナログ出力は群遅延(GD)をもちま
す。
(3) パワーダウン時ADC出力は “0” データです。
(4) アナログ部の初期化終了時ADC出力に異音が出力されます。異音が問題になる場合はディジタル出力を
ミュートして下さい。
(5) RSTN= “0”の時、アナログ出力はDVMPD pinの設定に関わらずVCOM電圧です。
(6) RSTN bitが “0” になってから45/fs後、及びRSTN bitが “1” になってから34/fs後に異音が出力されます。
(7) DZF1-2 pinはRSTN bitが “0” になると “H” になり、RSTN bitが “1” になってから8~9/fs後 “L” になります。
(8) RSTN bitに “0”を書き込んでからLSI内部のRSTN bitが変化するまで4~5/fs かかります。
(9) RSTN bitに “1”を書き込んでから初期化サイクルが開始するまで34/fsかかります。
Figure 47. リセットシーケンス例
MS1039-J-04
2015/06
- 47 -
[AK4612]
■ ADC個別パワーダウン機能
AK4612ではADCパワーマネジメントビットPMAD3-1 bitにより個別にパワーダウンをすることができます。
パワーマネジメントビットPMAD3-1 bitが “0”のとき、該当するADCのアナログ部、ディジタル部は共にパワ
ーダウンされます。各ADCはパワーダウン解除後、アナログ部が初期化されます。アナログ入力に対するデ
ィジタル出力は群遅延(GD)をもちます。パワーダウン時ADC出力は “0” データです。アナログ部の初期化終
了時ADC出力に異音が出力されます。異音が問題になる場合はディジタル出力をミュートして下さい。
PMAD3-1 bit
Power Down Channel
ADCDigital
Internal State
4~5/fs (1)
2~3/fs (2)
Normal Operation
Power-down
2~3/fs (2)
4~5/fs (1)
Normal Operation
Power-down
518/fs (3)
ADC Analog
Internal State
Normal Operation
Power-down
Init Cycle
Normal Operation
518/fs (3)
Normal Operation Power-down
Init Cycle
Normal Operation
(4)
GD
GD (4)
ADC In
(Analog)
(5)
“0”data
ADC Out
(Digital)
Normal Operation Channel
(6)
GD (4)
(6)
GD (4)
ADC In
(Analog)
ADC Out
(Digital)
(5)
“0”data
Clock In
MCLK,LRCK,SCLK
注：
(1)
(2)
(3)
(4)
(5)
(6)
PMAD3-1 bitに “0”を書き込んでから該当するADCがパワーダウンするまで4~5/fs かかります。
PMAD3-1 bitに “1”を書き込んでから初期化サイクルが開始するまで23/fsかかります。
ADCはパワーダウン解除後、アナログ部が初期化されます。
アナログ入力に対するディジタル出力は群遅延(GD)をもちます。
パワーダウン時ADC出力は “0” データです。
アナログ部の初期化終了時ADC出力に異音が出力されます。異音が問題になる場合はディジタル出
力をミュートして下さい。
Figure 48. ADC個別パワーダウン例
MS1039-J-04
2015/06
- 48 -
[AK4612]
■ DAC個別パワーダウン機能
AK4612ではDACパワーマネジメントビットPMDA4-1 bitにより個別にパワーダウンをすることができます。
パワーマネジメントビットが “0”のとき、該当するDACのアナログ部、ディジタル部は共にパワーダウンさ
れます。PMDA4-1 bitによりパワーダウンされたDACのアナログ出力はDVMPD pin = “L”であればVCOM電圧、
DVMPD pin = “H”であればHi-Zになります。またDZF検出は行っていますが、DZF検出結果はDZF1-2 pinに反
映されなくなります。パワーダウンの設定・解除の両方で異音が生じるため、問題になる場合は外部でミュ
ート、もしくはPMDAC bit = “0”またはRSTN bit = “0”の時にPMDA4-1 bitの設定を行ってください。Figure 49
にPMDA4-1 bitによるパワーダウン及びパワーアップ時のシーケンスを示します。
PMDA4-1 bit
4~5/fs (4)
Power Down Channel
DAC Digital
Internal State
2~3/fs (5)
Normal Operation
Power-down
2~3/fs (5)
4~5/fs (4)
Normal Operation
Power-down
516/fs (6)
DAC Analog
Internal State
Normal Operation
Power-down
DAC In
(Digital)
Init Cycle
Normal Operation
516/fs (6)
Normal Operation Power-down
Init Cycle
Normal Operation
“0”data
(1)
GD
GD
(3)
DAC Out
(Analog)
(2)
(3)
(3)
(2)
(3)
8192/fs
DZF Detect
Internal State
(7)
(7)
Normal Operation Channel
DAC In
(Digital)
“0”data
GD
GD
DAC Out
(Analog)
8192/fs
DZF Detect
Internal State
Clock In
MCLK,LRCK,SCLK
(8)
(9)
DZF1/DZF2
注：
(1) ディジタル入力に対するアナログ出力は群遅延(GD)をもちます。
(2) PMDA4-1 bitでパワーダウンされたDACのアナログ出力はDVMPD pin = “L”であればVCOM電圧、
DVMPD pin = “H”であればHi-Zです。
(3) PMDA4-1 bitに“0”を書き込んでから4~5/fsで、PMDA4-1 bitに “1”を書き込んでから518519/fs でDAC
の出力には異音が出力されます。
(4) PMDA4-1 bitに “0”を書き込んでから該当するDACがパワーダウンするまで4~5/fs かかります。
(5) PMDA4-1 bitに “1”を書き込んでから初期化サイクルが開始するまで23/fsかかります。
(6) DACはパワーダウン解除後、アナログ部が初期化されます。
(7) パワーダウンされたDACではDZF検出は行っていますが、検出結果はDZF1-2 pinには反映されませ
ん。
(8) パワーダウン設定により、パワーダウンされたDACのDZF検出結果が無視され、DZF1-2 pinが “H”に
なります。
(9) パワーダウンを行わないDACに入力がある場合に、個別パワーダウンを行ってもDZF1-2 pinは “H”
にはなりません。異音が問題になる場合にはアナログ出力を外部でミュートしてください。
Figure 49. DAC個別パワーダウン例
MS1039-J-04
2015/06
- 49 -
[AK4612]
■ シリアルコントロールインタフェース
AK4612の各機能はピンまたはレジスタで設定できます。レジスタへの書き込み方式は2種類(4線シリアル、I2C
バス)あります。チップアドレスはCAD0, CAD1 pinの設定で決定されます。PDN pinを “L” にすると内部レジ
スタ値は初期化されます。RSTN bitに “0” を書き込むと内部タイミング回路がリセットされます。但し、こ
の時レジスタの内容は初期化されません。
* PDN = “L”時はコントロールレジスタへの書き込みはできません。
(1) 4線シリアルコントロールモード (I2C pin = “L”)
レジスタ設定は4線式シリアルI/F pin(CSN, CCLK, CDTI, CDTO)で書き込みまたは読み出しを行います。I/F上
のデータはChip address (2bits, CAD0, CAD1 pinで設定), Read/Write (1bit), Register address (MSB first, 5bits) と
Control Data (MSB first, 8bits)で構成されます。データ送信側はCCLKの“”で各ビットを出力し、受信側は“”
で取り込みます。データの書き込みはCSNの“”で有効になり、データの読み出しはCSNの“”で出力がHi-Z
になります。1アドレスへの書き込み毎にCSNを一度 “H”にしてください。CCLKのクロックスピードは5MHz
(max)です。PDN pin= “L”でレジスタの値はリセットされます。
CSN
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CCLK
“H” or “L”
“H” or “L”
CDTI
“H” or “L”
C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0 “H” or “L”
WRITE
Hi-Z
CDTO
CDTI
READ
CDTO
“H” or “L”
C1 C0 R/W A4 A3 A2 A1 A0
Hi-Z
“H” or “L”
D7 D6 D5 D4 D3 D2 D1 D0
Hi-Z
C1 – C0: Chip Address (C1=CAD1, C0=CA0)
R/W: READ / WRITE (“1”: WRITE, “0”: READ)
A4 - A0: Register Address
D7 – D0: Control Data
Figure 50. コントロールデータタイミング
MS1039-J-04
2015/06
- 50 -
[AK4612]
(2) I2Cバスコントロールモード (I2C pin = “H”)
AK4612のI2Cバスモードのフォーマットは、高速モード(max:400kHz)に対応しています。
(2)-1. WRITE命令
I2Cバスモードにおけるデータ書き込みシーケンスはFigure 51に示されます。バス上のICへのアクセスには、
最初に開始条件 (Start Condition) を入力します。SCLラインが “H”の時にSDAラインを “H”から “L”にすると、
開始条件が作られます(Figure 57)。開始条件の後、スレーブアドレスが送信されます。このアドレスは7ビッ
トから構成され、8ビット目にはデータ方向ビット(R/W) が続きます。上位5ビットは “00100”固定、次の2ビ
ットはアクセスするICを選ぶためのアドレスビットで、CAD1, CAD0 pinにより設定されます(Figure 52)。ア
ドレスが一致した場合、AK4612は確認応答 (Acknowledge) を生成し、命令が実行されます。マスタは確認応
答用のクロックパルスを生成し、SDAラインを解放しなければなりません(Figure 58)。R/W bitが “0”の場合は
データ書き込み、R/W bitが “1”の場合はデータ読み出しを行います。
第2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは8ビット、MSB firstで構成され、上位3ビ
ットは “0”固定です(Figure 53)。第3バイト以降はコントロールデータです。コントロールデータは8ビット、
MSB firstで構成されます(Figure 54)。AK4612は、各バイトの受信を完了するたびに確認応答を生成します。
データ転送は、必ずマスタが生成する停止条件 (Stop Condition) によって終了します。SCLラインが “H”の時
にSDAラインを “L”から “H”にすると、停止条件が作られます(Figure 57)。
AK4612は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止条件を
送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサブアドレス
に格納されます。アドレス “16H”にデータを書き込んだ後、さらに次のアドレスに書き込んだ場合にはアド
レス“00H”にデータが書き込まれます。
クロックが “H”の間は、SDAラインの状態は一定でなければなりません。データラインが “H”と “L”の間で状
態を変更できるのは、SCLラインのクロック信号が “L”の時に限られます(Figure 59)。SCLラインが “H”の時に
SDAラインを変更するのは、開始条件、停止条件を入力するときのみです。
S
T
A
R
T
SDA
S
T
O
P
R/W="0"
Slave
S Address
Sub
Address(n)
Data(n)
A
C
K
A
C
K
Data(n+1)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 51. I2Cバスモードのデータ転送シーケンス
0
0
1
0
0
CAD1
CAD0
R/W
A1
A0
D1
D0
(CAD1,CAD0は pinにより設定)
Figure 52. 第1バイトの構成
0
0
0
A4
A3
A2
Figure 53. 第2バイトの構成
D7
D6
D5
D4
D3
D2
Figure 54. 第3バイト以降の構成
MS1039-J-04
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- 51 -
[AK4612]
(2)-2. READ命令
R/W bitが “1”の場合、AK4612はREAD動作を行います。指定されたアドレスのデータが出力された後、マス
タが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、次のアドレス
のデータを読み出すことができます。アドレス “16H”のデータを読み出した後、さらに次のアドレスを読み
出す場合にはアドレス “00H”のデータが読み出されます。
AK4612はカレントアドレスリードとランダムリードの2つのREAD命令を持っています。
(2)-2-1. カレントアドレスリード
AK4612は内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定されたア
ドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次のアドレス値
を保持しています。例えば、最後にアクセス(READでもWRITEでも)したアドレスが “n”であり、その後カレ
ントアドレスリードを行った場合、アドレス “n+1”のデータが読み出されます。カレントアドレスリードで
は、AK4612はREAD命令のスレーブアドレス(R/W bit = “1”)の入力に対して確認応答を生成し、次のクロック
から内部のアドレスカウンタで指定されたデータを出力したのち内部カウンタを1つインクリメントします｡
データが出力された後､マスタが確認応答を生成せず停止条件を送ると、READ動作は終了します。
S
T
A
R
T
SDA
S
T
O
P
R/W="1"
Slave
S Address
Data(n)
Data(n+1)
Data(n+2)
MA
AC
SK
T
E
R
A
C
K
MA
AC
SK
T
E
R
Data(n+x)
MA
AC
SK
T
E
R
MA
AC
SK
T
E
R
P
MN
AA
SC
T
EK
R
Figure 55. カレントアドレスリード
(2)-2-2. ランダムアドレスリード
ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレスリー
ドはREAD命令のスレーブアドレス(R/W bit = “1”)を入力する前に、ダミーのWRITE命令を入力する必要があ
ります。ランダムアドレスリードでは最初に開始条件を入力し、次にWRITE命令のスレーブアドレス(R/W bit
= “0”)、読み出すアドレスを順次入力します。AK4612がこのアドレス入力に対して確認応答を生成した後、
再送条件、READ命令のスレーブアドレス(R/W bit= “1”)を入力します。AK4612はこのスレーブアドレスの入
力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内部アドレスカウンタを1つインクリ
メントします。データが出力された後、マスタが確認応答を生成せず停止条件を送ると、READ動作は終了
します。
S
T
A
R
T
SDA
S
T
A
R
T
R/W="0"
Slave
S Address
Sub
Address(n)
A
C
K
Slave
S Address
A
C
K
S
T
O
P
R/W="1"
Data(n)
A
C
K
Data(n+1)
MA
AC
S K
T
E
R
Data(n+x)
MA
AC
S
T K
E
R
MA
AC
S
T K
E
R
P
MN
A A
S
T C
E K
R
Figure 56. ランダムアドレスリード
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- 52 -
[AK4612]
SDA
SCL
S
P
start condition
stop condition
Figure 57. 開始条件と停止条件
DATA
OUTPUT BY
TRANSMITTER
not acknowledge
DATA
OUTPUT BY
RECEIVER
acknowledge
SCL FROM
MASTER
2
1
8
9
S
clock pulse for
acknowledgement
START
CONDITION
Figure 58. I2Cバスでの確認応答
SDA
SCL
data line
stable;
data valid
change
of data
allowed
Figure 59. I2Cバスでのビット転送
MS1039-J-04
2015/06
- 53 -
[AK4612]
■ レジスタマップ
Addr
00H
01H
02H
03H
04H
05H
06H
07H
08H
09H
0AH
0BH
0CH
0DH
0EH
0FH
10H
11H
12H
Register Name
Power Management 1
Power Management 2
Power Management 3
Control 1
Control 2
De-emphasis1
Reserved
Overflow Detect
Zero Detect
Input Control
Output Control
LOUT1 Volume Control
ROUT1 Volume Control
LOUT2 Volume Control
ROUT2 Volume Control
LOUT3 Volume Control
ROUT3 Volume Control
LOUT4 Volume Control
ROUT4 Volume Control
D7
0
0
0
TDM1
0
DEM41
0
0
LOOP1
0
0
ATT7
ATT7
ATT7
ATT7
ATT7
ATT7
ATT7
ATT7
D6
0
0
0
TDM0
MCKO
DEM40
0
0
LOOP0
0
0
ATT6
ATT6
ATT6
ATT6
ATT6
ATT6
ATT6
ATT6
D5
0
0
1
DIF2
CKS1
DEM31
0
0
0
0
1
ATT5
ATT5
ATT5
ATT5
ATT5
ATT5
ATT5
ATT5
D4
0
0
1
DIF1
CKS0
DEM30
0
0
0
0
1
ATT4
ATT4
ATT4
ATT4
ATT4
ATT4
ATT4
ATT4
D3
PMVR
0
PMDA4
DIF0
DFS1
DEM21
0
OVFE
DZFM3
0
DOE4
ATT3
ATT3
ATT3
ATT3
ATT3
ATT3
ATT3
ATT3
D2
PMADC
PMAD3
PMDA3
ATS1
DFS0
DEM20
1
OVFM2
DZFM2
DIE3
DOE3
ATT2
ATT2
ATT2
ATT2
ATT2
ATT2
ATT2
ATT2
D1
PMDAC
PMAD2
PMDA2
ATS0
ACKS
DEM11
0
OVFM1
DZFM1
DIE2
DOE2
ATT1
ATT1
ATT1
ATT1
ATT1
ATT1
ATT1
ATT1
D0
RSTN
PMAD1
PMDA1
SMUTE
DIV
DEM10
1
OVFM0
DZFM0
DIE1
DOE1
ATT0
ATT0
ATT0
ATT0
ATT0
ATT0
ATT0
ATT0
注: アドレス13H1FHは書き込み不可です。“0”で指定されたビットへの “1”の書き込みは禁止です。
PDN pin を “L” にすると、レジスタ値は初期化されます。
RSTN bit を “0” にすると、内部のタイミングがリセットされ、DZF1-2 pin が “H” になります。但し、レ
ジスタ値は初期化されません。
MS1039-J-04
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- 54 -
[AK4612]
■ 詳細説明
Addr
00H
Register Name
Power Management 1
R/W
Default
D7
0
RD
0
D6
0
RD
0
D5
0
RD
0
D4
0
RD
0
D3
PMVR
R/W
1
D2
PMADC
R/W
1
D1
PMDAC
R/W
1
D0
RSTN
R/W
1
RSTN: 内部タイミングリセット
0: リセット。DZF1-2 pinは “H” になりますが、レジスタ値は初期化されません。
1: 通常動作。
PMDAC: DAC1-4のパワーマネジメント
0: 全DACのパワーダウン。このときPMDA1-6 bitは無効です。
1: 通常動作。このときPMDA1-6 bitは有効です。
PMADC: ADC1-3のパワーマネジメント
0: 全ADCのパワーダウン。このときPMAD1-3 bitは無効です。
1: 通常動作。このときPMAD1-3 bitは有効です。
PMVR: 基準電圧のパワーマネジメント
0: パワーダウン
1: 通常動作
各ブロックを動作させる場合は、必ずPMVR bitを“1”にしなければなりません。PMVR bitに対
して“0”を書き込むことができるのは、PMDAC, PMADC bitを“0”にする時だけです。
Addr
01H
Register Name
Power Management 2
R/W
Default
D7
0
RD
0
D6
0
RD
0
D5
0
RD
0
D4
0
RD
0
D3
0
RD
0
D2
PMAD3
R/W
1
D1
PMAD2
R/W
1
D0
PMAD1
R/W
1
D2
PMDA3
R/W
1
D1
PMDA2
R/W
1
D0
PMDA1
R/W
1
PMAD3-1: ADC1-3のパワーマネジメント (0: パワーダウン, 1: 通常動作)
PMAD1: ADC1のパワーマネジメント
PMAD2: ADC2のパワーマネジメント
PMAD3: ADC3のパワーマネジメント
Addr
02H
Register Name
Power Management 3
R/W
Default
D7
0
RD
0
D6
0
RD
0
D5
1
RD
1
D4
1
RD
1
D3
PMDA4
R/W
1
PMDA4-1: DAC1-4のパワーマネジメント (0: パワーダウン, 1: 通常動作)
PMDA1: DAC1のパワーマネジメント
PMDA2: DAC2のパワーマネジメント
PMDA3: DAC3のパワーマネジメント
PMDA4: DAC4のパワーマネジメント
MS1039-J-04
2015/06
- 55 -
[AK4612]
Addr
03H
Register Name
Control 1
R/W
Default
D7
TDM1
R/W
0
D6
TDM0
R/W
0
D5
DIF2
R/W
1
D4
DIF1
R/W
0
D3
DIF0
R/W
0
D2
ATS1
R/W
0
D1
ATS0
R/W
0
D0
SMUTE
R/W
0
SMUTE: ソフトミュート機能有効
0: 通常動作
1: 全DAC出力がソフトミュートされます。
ATS1-0: ディジタルアテネータ遷移時間設定(Table 18)
初期値: “00”, mode 0
DIF2-0: オーディオデータインタフェースモード選択(Table 11, Table 12, Table 13, Table 14)
初期値: “100”, mode 4
TDM1-0: TDMフォーマット選択(Table 11, Table 12, Table 13, Table 14)
Mode TDM1 TDM0
0
0
0
1
0
1
2
1
0
3
1
1
Addr
04H
Register Name
Control 2
R/W
Default
D7
0
RD
0
SDTI
1-6
1
1-2
1-3
Sampling Speed Mode
Stereo mode (Normal, Double, Quad Speed Mode)
TDM512 mode (Normal Speed Mode)
TDM256 mode (Double Speed Mode)
TDM128 mode (Quad Speed Mode)
D6
MCKO
R/W
0
D5
CKS1
R/W
1
D4
CKS0
R/W
0
D3
DFS1
R/W
0
D2
DFS0
R/W
0
D1
ACKS
R/W
0
D0
DIV
R/W
0
DIV: マスタクロック出力周波数設定
0: XTIに入力された周波数を1倍で出力
1: XTIに入力された周波数を1/2倍にして出力
ACKS: クロック自動認識モード有効
0: 無効, Manual Setting Mode
1: 有効, Auto Setting Mode
ACKS= “1”のとき、MCLK周波数は自動検出されます。この場合DFSの設定は無視されます。
ACKS= “0”のとき、サンプリングスピードモードはDFS0, 1で設定し、各モードでのMCLK周
波数は自動検出されます。
DFS1-0: サンプリングスピードコントロール(Table 1)
ACKS bit= “1”のとき、DFSの設定は無視されます。
CKS1-0: マスタクロック入力周波数選択(Table 2)
MCKO: マスタクロック出力イネーブル
0: MCKO pin = “L”を出力
1: DIV bitで設定された周波数をMCKOに出力
MS1039-J-04
2015/06
- 56 -
[AK4612]
Addr
05H
Register Name
De-emphasis1
R/W
Default
D7
DEM41
R/W
0
D6
DEM40
R/W
1
D5
DEM31
R/W
0
D4
DEM30
R/W
1
D3
DEM21
R/W
0
D2
DEM20
R/W
1
D1
DEM11
R/W
0
D0
DEM10
R/W
1
DEM11-10: DAC1のディエンファシス応答コントロール(Table 8)
初期値: “01”, OFF
DEM21-20: DAC2のディエンファシス応答コントロール(Table 8)
初期値: “01”, OFF
DEM31-30: DAC3のディエンファシス応答コントロール(Table 8)
初期値: “01”, OFF
DEM41-40: DAC4のディエンファシス応答コントロール(Table 8)
初期値: “01”, OFF
Addr
07H
Register Name
Overflow Detect
R/W
Default
D7
0
RD
0
D6
0
RD
0
D5
0
RD
0
D4
0
RD
0
D3
OVFE
R/W
0
D2
OVFM2
R/W
1
D1
OVFM1
R/W
1
D0
OVFM0
R/W
1
OVFE: オーバフロー検出機能有効 (Table 15)
0: オーバフロー検出無効、ゼロ検出有効
OVF1/DZF1 pinはDZF1 pinとなります。OVF2/DZF2 pinはDZF2 pinとなります。
1: オーバフロー検出有効、ゼロ検出無効
OVF1/DZF1 pinはOVF1 pinとなります。OVF2/DZF2 pinはOVF2 pinとなります。
OVFM2-0: オーバフロー検出モード選択 (Table 15)
初期値: “111”, 無効
MS1039-J-04
2015/06
- 57 -
[AK4612]
Addr
08H
Register Name
Zero Detect
R/W
Default
D7
LOOP1
R/W
0
D6
LOOP0
R/W
0
D5
0
RD
0
D4
0
RD
0
D3
DZFM3
R/W
1
D2
DZFM2
R/W
1
D1
DZFM1
R/W
1
D0
DZFM0
R/W
1
DZFM3-0: ゼロ検出モード選択 (Table 16)
初期値: “1111”, 無効
LOOP1-0: ループバックモード有効
00: 通常動作 (ループバックなし)
01: LIN1  LOUT1, LOUT2
RIN1  ROUT1, ROUT2
LIN2  LOUT3, LOUT4
RIN2  ROUT3, ROUT4
LIN3  LOUT5, LOUT6
RIN3  ROUT5, ROUT6
ADCのディジタル出力をDACのディジタル入力に接続します。このモードではDAC入力
のSDTI1-4は無視されます。ループバックモード時SDTOのフォーマットは、オーディオフ
ォーマットがmode0,1の場合はmode3、mode2の場合はmode5になります。
10: SDTI1(L)  SDTI2(L), SDTI3(L), SDTI4(L)
SDTI1(R)  SDTI2(R), SDTI3(R), SDTI4(R)
このモードではDAC入力のSDTI2-4は無視されます。
11: Not Available
TDMモードのとき、レジスタの設定は “00”に設定して下さい。
Addr
09H
Register Name
Input Control
R/W
Default
D7
0
RD
0
D6
0
RD
0
D5
0
RD
0
D4
0
RD
0
D3
0
RD
0
D2
DIE3
R/W
1
D1
DIE2
R/W
1
D0
DIE1
R/W
1
D1
DOE2
R/W
1
D0
DOE1
R/W
1
DIE3-1: ADC1-3差動入力イネーブル (0: Single-End Input, 1: Differential Input)
DIE1: ADC1差動入力イネーブル
DIE2: ADC2差動入力イネーブル
DIE3: ADC3差動入力イネーブル
Addr
0AH
Register Name
Output Control
R/W
Default
D7
0
RD
0
D6
0
RD
0
D5
1
RD
1
D4
1
RD
1
D3
DOE4
R/W
1
D2
DOE3
R/W
1
DOE4-1: DAC1-4差動出力イネーブル (0: Single-End Output, 1: Differential Output)
DOE1: DAC1差動出力イネーブル
DOE2: DAC2差動出力イネーブル
DOE3: DAC3差動出力イネーブル
DOE4: DAC4差動出力イネーブル
MS1039-J-04
2015/06
- 58 -
[AK4612]
Addr
0BH
0CH
0DH
0EH
0FH
10H
11H
12H
Register Name
LOUT1 Volume Control
ROUT1 Volume Control
LOUT2 Volume Control
ROUT2 Volume Control
LOUT3 Volume Control
ROUT3 Volume Control
LOUT4 Volume Control
ROUT4 Volume Control
R/W
Default
D7
ATT7
ATT7
ATT7
ATT7
ATT7
ATT7
ATT7
ATT7
R/W
0
D6
ATT6
ATT6
ATT6
ATT6
ATT6
ATT6
ATT6
ATT6
R/W
0
D5
ATT5
ATT5
ATT5
ATT5
ATT5
ATT5
ATT5
ATT5
R/W
0
D4
ATT4
ATT4
ATT4
ATT4
ATT4
ATT4
ATT4
ATT4
R/W
0
D3
ATT3
ATT3
ATT3
ATT3
ATT3
ATT3
ATT3
ATT3
R/W
0
D2
ATT2
ATT2
ATT2
ATT2
ATT2
ATT2
ATT2
ATT2
R/W
0
D1
ATT1
ATT1
ATT1
ATT1
ATT1
ATT1
ATT1
ATT1
R/W
0
D0
ATT0
ATT0
ATT0
ATT0
ATT0
ATT0
ATT0
ATT0
R/W
0
ATT7-0: アテネーションレベル(Table 17)
* I2Cモードにおいて、PMVR、PMDAC、RSTN、PMDA1～PMDA4 bitでのパワーダウンからパワーダウン
解除をする場合には、パワーダウン解除の書き込みからLRCKで5周期分以降に再度同一の書き込み(ダミ
ー書き込み)を行ってください。ダミー書き込みを行わない場合、パワーダウン解除から次の書き込みが
行われるまで出力のDATT値は初期値 (0dB)となります。 (Figure 43)
MS1039-J-04
2015/06
- 59 -
[AK4612]
システム設計
LPF
MUTE
MUTE
LPF
MUTE
MUTE
MUTE
Analog 3.3V
条件：差動入力(DIE3-1 bit = “111”)、差動出力(DOE4-1 bit =“1111” )
４線シリアルコントロール(I2C pin = “L”)
Master mode (M/S pin = “H”)
AK4612はDifferential 入力ではアンチエリアジングフィルタを内蔵しています。
AK4612はDifferential 出力ではスムージングフィルタを内蔵していませんので帯域外ノイズを除去し
たい場合は外部でLPFを組んでください。
51
VREFH2 50
1
0.1u 10u
AVDD2 49
1
VSS2 48
1
ROUT3- 47
1
ROUT3+ 46
1
LOUT3- 45
1
LOUT3+ 44
1
ROUT2- 43
1
ROUT2+ 42
LPF
61 TST15
40
ROUT1-
39
ROUT1+-
38
64 OVF2 / DZF2
LOUT1-
37
65 LIN1+
LOUT1+
36
66 LIN1-
DVMPD
35
67 RIN1+
TST8
34
68 RIN1-
TST7
33
69 LIN2+
SDTI4
32
70 LIN2-
SDTI3
31
SDTI2
30
72 RIN2-
SDTI1
29
73 LIN3+
BICK
28
63 OVF1 / DZF1
AK4612
71 RIN2+
2.2u 0.1u
+
LRCK
27
SDTO3
26
SDTO2
25
SDTO1
24
VSS4
23
TVDD1
22
XTI / MCLK
21
74 LIN310u 0.1u
75 VSS1
+
76 AVDD1
77 VREFH1
78 VCOM
LPF
MUTE
LPF
MUTE
NC
TST2
M/S
MCKO
PDN
XTO
16
17
18
19
20
DSP
0.1u 10u
+
1.6V to 3.6V
Digital
10u
+
C1
C1
1.8V
Digital Core
µP
MUTE
0.1u
14
DVDD
VSS3
13
0.1u
10u
Digital Ground
+
1.6V to 3.6V
Digital
Analog Ground
15
TVDD2
CCLK / SCL
8
CDTO
I2C
7
12
CAD1
6
11
CAD0
5
CDTI / SDA
TST5
4
CSN
TST4
3
9
TST3
2
10
TST1
1
79 RIN3+
80 RIN3-
LPF
LOUT2- 41
LOUT2+
62 TST16
Analog 3.3V
1
LPF
1
52
53
54
55
56
57
LPF
1
TST11
1
TST10
1
TST9
1
ROUT41
ROUT4+
1
LOUT4-1
+
LOUT4+
TST14 60
TST13 59
1
TST12 58
+
Figure 60. システム接続例1
MS1039-J-04
2015/06
- 60 -
[AK4612]
MUTE
1
ROUT2 42
LOUT2- 41
1
1
ROUT2- 43
LOUT3 44
1
1
LOUT3- 45
ROUT3- 47
ROUT3 46
1
1
1
VSS2 48
LOUT2
40
ROUT1-
39
63 OVF1 / DZF1
ROUT1
38
64 OVF2 / DZF2
LOUT1-
37
65 LIN1
LOUT1
36
66 LIN1-
DVMPD
35
67 RIN1
TST8
34
68 RIN1-
TST7
33
69 LIN2
SDTI4
32
70 LIN2-
SDTI3
31
SDTI2
30
72 RIN2-
SDTI1
29
73 LIN3
BICK
28
74 LIN3-
LRCK
27
61 TST15
1
AVDD2 49
0.1u 10u
+
1
LOUT4 51
VREFH2 50
TST9 55
ROUT4- 54
1
1 ROUT4 53
1
LOUT4- 52
TST13 59
1
TST12 58
1
TST11 57
1
TST10 56
1
TST14 60
MUTE
MUTE
MUTE
MUTE
Analog 3.3V
条件：Single-end入力(DIE3-1 bit = “000”)、Single-end出力(DOE4-1 bit =“0000” )
I2Cバスコントロール(I2C pin = “H”)
Slave mode (M/S pin = “L”)
AK4612はSingle-end 入力ではアンチエリアジングフィルタを内蔵しています。
AK4612はSingle-end 出力ではスムージングフィルタを内蔵しています。
62 TST16
AK4612
71 RIN2
Analog 3.3V
2.2u 0.1u
+
10u 0.1u
75 VSS1
+
76 AVDD1
SDTO3
26
SDTO2
25
SDTO1
24
VSS4
23
TVDD1
22
XTI / MCLK
21
77 VREFH1
78 VCOM
PDN
XTO
20
VSS3
13
19
TVDD2
12
MCKO
CDTO
11
18
CDTI / SDA
10
M/S
CSN
9
17
CCLK / SCL
8
TST2
I2C
7
16
CAD1
6
NC
CAD0
5
15
TST5
4
DVDD
TST4
3
14
TST3
2
Digital Ground
µP
MUTE
DSP
0.1u 10u
+
1.6V to 3.6V
Digital
10u
+
1.8V
Digital Core
Analog Ground
+
1.6V to 3.6V
Digital
10u
0.1u
80 RIN3-
MUTE
0.1u
TST1
1
79 RIN3
MUTE
Figure 61. システム接続例2
MS1039-J-04
2015/06
- 61 -
[AK4612]
1. グランドと電源のデカップリング
電源とグランドの取り方には十分注意して下さい。通常AVDD1, AVDD2, TVDD1, TVDD2にはシステムのア
ナログ電源を供給します。AVDD1, AVDD2, TVDD1, TVDD2が別電源で供給される場合は、電源立ち上げシ
ーケンスを考える必要はありません。VSS1とVSS2, VSS3, VSS4はアナロググランドに接続して下さい。シス
テムのグランドはアナログとディジタルで分けて配線し、PCボード上の電源に近いところで接続して下さ
い。小容量のデカップリングコンデンサはなるべく電源ピンの近くに接続して下さい。
2. 基準電圧入力
VREFH1, VREFH2 pinに入力される電圧がアナログ入出力レンジを設定します。通常VREFH1 pinはAVDD1 pin
に接続し、VSS1との間に0.1Fのセラミックコンデンサを接続します。VREFH2 pinはAVDD2 pinに接続し、
VSS2との間に0.1Fのセラミックコンデンサを接続します。VCOMはAVDD1x1/2電圧を出力しており、アナ
ログ信号のコモン電圧として使われます。このピンには高周波ノイズを除去するために2.2F程度の電解コン
デンサと並列に0.1FのセラミックコンデンサをVSS1との間に接続して下さい。特にセラミックコンデンサ
はピンに出来るだけ近づけて接続して下さい。VCOM pinから電流を取ってはいけません。また、ディジタル
信号、特にクロック信号は変調器へのカップリングを避けるためVREFH1, VREFH2, VCOMからできるだけ離
して下さい。
3. アナログ入力
ADC入力はシングルエンド入力、差動入力の両方に対応しており、DIE3-1 bit で選択できます。シングルエン
ド入力時は内部で9kΩ(typ)でVCOM(AVDD1x1/2)電圧にバイアスされています。入力レンジは0.65 x VREFH1
Vpp (typ)@fs=48kHzです。差動入力時は内部で13kΩ(typ)でVCOMにバイアスされています。LIN(RIN)+と
LIN(RIN)間の入力信号範囲は、±0.65 x VREFH1 Vpp (typ)@fs=48kHzです。AK4612はVSS1からAVDD1まで
の電圧を入力することができます。出力コードのフォーマットは2’sコンプリメント(2の補数)です。DCオフ
セットは内蔵のHPFでキャンセルされます。
AK4612は128fs(@fs=48kHz)でアナログ入力をサンプリングします。ディジタルフィルタは、128fsの整数倍付
近の帯域を除く阻止域以上のノイズをすべて除去します。AK4612は128fs付近のノイズを減衰させるためにア
ンチエリアジングフィルタ(RCフィルタ)を内蔵しています。
4. アナログ出力
DAC出力はシングルエンド出力、差動出力の両方に対応しており、DOE4-1 bit で選択できます。シングルエ
ンド出力時の出力レンジはVCOM電圧を中心に0.63xVREFH2 Vpp(typ)です。差動出力時の出力レンジは
VCOM電圧を中心に ±0.63 x VREFH2 Vpp (typ)です。差動出力は外部で加算されます。L(R)OUT+ とL(R)OUTの加算電圧はVAOUT = [L(R)OUT+]-[L(R)OUT-]です。加算ゲインが１の場合、出力レンジは4.16Vpp
(typ@AVDD2=3.3V)です。外部加算回路のバイアス電圧は外部で供給されます。入力コードのフォーマット
は2’sコンプリメント(2の補数)で、7FFFFFH(@24bit)に対しては正のフルスケール、800000H(@24bit)に対して
は負のフルスケール、000000H(@24bit)での理想値はVCOM電圧が出力されます。ΔΣ変調器が発生する帯域
外ノイズ(シェーピングノイズ)はシングルエンド出力時には内蔵のスイッチトキャパシタフィルタ(SCF)と連
続フィルタ(CTF)で除去されます。差動出力時には連続フィルタが内蔵されていませんので帯域外ノイズを除
去したい場合は外部でLPFを組んでください。
本LSIのアナログ出力はVCOM電圧に対して数mV程度のオフセットを持つため通常の使用ではコンデンサで
DC成分をカットします。
MS1039-J-04
2015/06
- 62 -
[AK4612]
5. 外部アナログ入力回路
この回路の入力レベルは4.3Vpp (AK4612: typ. 2.15Vpp)です。
5.1k
4.7k
Analog In
4.3Vpp
VP+
4.7k
22
10k
2.15Vpp
AIN+
VA
10k
Bias
VPNJM5532
AK4612
NJM5532
Bias
0.1 10
Bias
10k
AIN-
VA = +3.3V
VP+ = +12V
VP- = -12V
Figure 62. Input buffer circuit example 1 (DC coupled single-end input)
この回路の入力レベルは4.3Vpp (AK4612: typ. 2.15Vpp)です。
5.1k
4.7k
Analog In
4.3Vpp
VP+
4.7k
22
10k
VP+ = +12V
VP- = -12V
2.15Vpp
AIN+
VPNJM5532
10
AK4612
NJM5532
AIN2.15Vpp
10
Figure 63. Input buffer circuit example 2 (AC coupled single-end input)
この回路の入力レベルは2.15Vpp (AK4612: typ. 2.15Vpp)です。
Analog In
2.15Vpp
AIN+
10
AK4612
Analog In
2.15Vpp
AIN10
Figure 64. Input buffer circuit example 3 (AC coupled differential input)
MS1039-J-04
2015/06
- 63 -
[AK4612]
この回路の入力レベルは2.15Vpp (AK4612: typ. 2.15Vpp)です。
Analog In
2.15Vpp
AIN+
10
AK4612
AIN-
Open
Figure 65. Input buffer circuit example 4 (AC coupled single-end input)
6. 外部アナログ出力回路
この回路の出力レベルは4.16Vpp (AK4612: typ. 2.08Vpp)です。
2.08Vpp
20
A
4.7k
4.7k
AOUT470p
R1
2200p
AK4612
VP+
3900p
20
4.7k
R1
Analog Out
4.16Vpp
AOUT+
B
2.08Vpp
VPVP+ = +12V
NJM5532
VP- = -12V
When R1=200
fc=93.2kHz, Q=0.712, g=-0.1B at 40kHz
When R1=180
fc=98.2kHz, Q=0.681, g=-0.2dB at 40kHz
470p
4.7k
Figure 66. Output buffer circuit example 1 (DC coupled differential output)
この回路の出力レベルは4.16Vpp (AK4612: typ. 2.08Vpp)です。
2.08Vpp
20
4.7k
A
4.7k
AOUT22
R1
470p
2200p
AK4612
3900p
4.7k
20
VP+
R1
AOUT+
2.08Vpp
B 22
4.7k
470p
Analog Out
4.16Vpp
VP- VP+ = +12V
NJM5532
VP- = -12V
When R1=180
fc=90.1kHz, Q=0.735, g=-0.04B at 40kHz
When R1=150
fc=99.0kHz, Q=0.680, g=-0.23dB at 40kHz
Figure 67. Output buffer circuit example 2 (AC coupled differential output)
MS1039-J-04
2015/06
- 64 -
[AK4612]
この回路の出力レベルは4.16Vpp (AK4612: typ. 2.08Vpp)です。
470p
AOUT-
OPEN
4.7k
4.7k
AK4612
VP+
2.08Vpp
4.7k
4.7k
Analog Out
AOUT+
22
10k
470p
VPNJM5532
4.16Vpp
VP+ = +12V
VP- = -12V
Figure 68. Output buffer circuit example 3 (AC coupled single-end output)
この回路の出力レベルは2.08Vpp (AK4612: typ. 2.08Vpp)です。
AOUT-
OPEN
AK4612
2.08Vpp
AOUT+
Analog Out
22
10k
2.08Vpp
Figure 69. Output buffer circuit example 4 (AC coupled single-end output)
MS1039-J-04
2015/06
- 65 -
[AK4612]
パッケージ

80-pin LQFP
( Unit : mm )
14.0±0.2
12.0±0.2
41
61
40
80
21
12.0±0.2
1
20
0.08
0.125+0.10
-0.05
0.50±0.2
0.10
M
+0.15
0.10 -0.10
0.50
1.25TYP
1.85MAX
0° ~ 10°
0.20±0.1
1.40±0.2
14.0±0.2
60
■ 材質・メッキ仕様
パッケージ材質:
リードフレーム材質:
リードフレーム処理:
エポキシ系樹脂、ハロゲン(臭素、塩素)フリー
銅
半田(無鉛)メッキ
MS1039-J-04
2015/06
- 66 -
[AK4612]
マーキング (AK4612EQ)
AK4612EQ
XXXXXXX
1) Pin #1 indication
2) Date Code: XXXXXXX(7 digits)
3) Marking Code: AK4612EQ
4) Asahi Kasei Logo
マーキング (AK4612VQ)
AK4612VQ
XXXXXXX
1) Pin #1 indication
2) Date Code: XXXXXXX(7 digits)
3) Marking Code: AK4612VQ
4) Asahi Kasei Logo
MS1039-J-04
2015/06
- 67 -
[AK4612]
改訂履歴
Date (Y/M/D)
Reason
Page
Contents
09/02/06
09/06/05
Revisio
n
00
01
初版
仕様変更
10
13/07/03
02
記述追加
43
アナログ特性
ADC Analog Input Characteristics (differential)
S/(N+D) fs=48kHz, -1dBFS: 89 → 88 (min)
■ ディジタルボリューム機能
説明文を追加
Figure 43 を追加
■ レジスタマップ
説明文を追加
■ Differential / Single-End 入力切り替え
“L/RIN1-2- pin” → “L/RIN1-/2- pin”
“L/RIN1-2 pin” → “L/RIN1/2 pin”
スイッチング特性
TDM modeの設定を修正
TDM512 mode: TDM0 bit = “0”, TDM1 bit = “1”
→TDM1 bit = “0”, TDM0 bit = “1”
TDM256 mode: TDM0 bit = “1”, TDM1 bit = “0”
→TDM1 bit = “1”, TDM0 bit = “0”
59
14/09/29
03
誤記訂正
30
15/06/11
04
誤記訂正
15-18
MS1039-J-04
2015/06
- 68 -
[AK4612]
重要な注意事項
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きましては、本製品改善のために予告なく変更することがあります。従いまして、ご使用を
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特約店営業担当にご確認ください。
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いて行って頂くとともに、当該情報の使用に起因してお客様または第三者に生じた損害に対
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生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を
要求される用途に使用されることを意図しておらず、保証もされていません。そのため、別
途弊社より書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。
万が一、これらの用途に本製品を使用された場合、弊社は、当該使用から生ずる損害等の責
任を一切負うものではありません。
3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場
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等が侵害されることのないよう、お客様の責任において、本製品を搭載されるお客様の製品に
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いはその他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸出ま
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令を遵守し、必要な手続を行ってください。本製品および本書記載の技術情報を国内外の法
令および規則により製造、使用、販売を禁止されている機器・システムに使用しないでくだ
さい。
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ださい。本製品のご使用に際しては、特定の物質の含有・使用を規制するRoHS指令等、適用
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6. お客様の転売等によりこの注意事項に反して本製品が使用され、その使用から損害等が生じ
た場合はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。
7. 本書の全部または一部を、弊社の事前の書面による承諾なしに、転載または複製することを
禁じます。
MS1039-J-04
2015/06
- 69 -