データシート

[AK4524]
AK4524
24Bit 96kHz Audio CODEC
概
要
AK4524は96kHzレコーディングシステム向けの高性能24bit CODECです。ADCにはワイドダイナミッ
クレンジを実現するエンハンスト・デュアルビット方式を採用、DACには新開発のアドバンスト・マル
チビット方式を採用、従来のシングルビット方式の優れた低歪み特性に加えて、さらに広いダイナミッ
クレンジを実現しています。内蔵のポストフィルタにはスイッチトキャパシタフィルタ(SCF)が採用さ
れ、クロックジッタによる精度の劣化を改善します。AK4524は入力PGAを内蔵しており、MD, DVTR
や電子楽器用途に最適です。
特
長
• 24bit 2ch ADC
- 64x Oversampling
- Single-End Inputs
- S/(N+D): 90dB
- Dynamic Range, S/N: 100dB
- Digital HPF for offset cancellation
- Input PGA with +18dB gain & 0.5dB step
- Input DATT with –72dB att
- I/F format: MSB justified or I2S
• 24bit 2ch DAC
- 128x Oversampling
- 24bit 8 times Digital Filter
Ripple: ±0.005dB, Attenuation: 75dB
- SCF
- Differential Outputs
- S/(N+D): 94dB
- Dynamic Range, S/N: 110dB
- De-emphasis for 32kHz, 44.1kHz, 48kHz sampling
- Output DATT with –72dB att
- Soft Mute
- I/F format: MSB justified, LSB justified or I2S
• High Jitter Tolerance
• 3-wire Serial Interface for Volume Control
• Master Clock
- X’tal Oscillating Circuit
- 256fs/384fs/512fs/768fs/1024fs
• Master Mode/Slave Mode
• 5V operation
• 3V Power Supply Pin for 3V I/F
• Small 28pin SSOP package
M0050-J-05
2013/03
-1-
[AK4524]
VD
VT
DGND
PD
AINL
ADC
AINR
HPF
DATT
Audio I/F
Controller
VCOM
AOUTL+
AOUTLAOUTR+
AOUTRVREF
VA
AGND
DAC
Control Register I/F
CS
CCLK
CDTI
LRCK
BICK
SDTO
SDTI
M/ S
DATT
SMUTE
Clock Gen. & Divider
CIF
CLKO XTO
XTI
XTALE
Block Diagram
M0050-J-05
2013/03
-2-
[AK4524]
■ オーダリングガイド
−20 ∼ +85°C
AK4524VM
28pin SSOP (0.65mm pitch)
■ ピン配置
VCOM
1
28
AOUTR+
AINR
2
27
AOUTR-
AINL
3
26
AOUTL+
VREF
4
25
AOUTL-
AGND
5
24
DGND
VA
6
23
VD
22
VT
(Internal pull down) TEST
AK4524
Top
View
7
XTO
8
21
CLKO
XTI
9
20
M/ S
XTALE
10
19
PD
LRCK
11
18
CIF
BICK
12
17
CS
SDTO
13
16
CCLK
SDTI
14
15
CDTI
M0050-J-05
2013/03
-3-
[AK4524]
ピン／機能
No.
Pin Name
I/O
Function
Common Voltage Output Pin, VA/2
Bias voltage of ADC inputs and DAC outputs.
2
AINR
I
Rch Analog Input Pin
3
AINL
I
Lch Analog Input Pin
Voltage Reference Input Pin, VA
4
VREF
I
Used as a voltage reference by ADC & DAC. VREF is connected externally to
filtered VA.
5
AGND
Analog Ground Pin
6
VA
Analog Power Supply Pin, 4.75 ∼ 5.25V
7
TEST
I
Test Pin
(Internal pull-down pin)
8
XTO
O
X’tal Output Pin
9
XTI
I
X’tal/Master Clock Input Pin
X’tal Osc Enable Pin
10 XTALE
I
“H”: Enable, “L”: Disable
11 LRCK
I/O Input/Output Channel Clock Pin
12 BICK
I/O Audio Serial Data Clock Pin
13 SDTO
O
Audio Serial Data Output Pin
14 SDTI
I
Audio Serial Data Input Pin
15 CDTI
I
Control Data Input Pin
16 CCLK
I
Control Data Clock Pin
17 CS
I
Chip Select Pin
Control Data I/F Format Pin
18 CIF
I
“H”: CS falling trigger, “L”: CS rising trigger
Power-Down Mode Pin
19
PD
I
“H”: Power up, “L”: Power down reset and initialize the control register.
Master/Slave Mode Pin
20 M/ S
I
“H”: Master mode, “L”: Slave mode
21 CLKO
O
Master Clock Output Pin
22 VT
Output Buffer Power Supply Pin, 2.7 ∼ 5.25V
23 VD
Digital Power Supply Pin, 4.75 ∼ 5.25V
24 DGND
Digital Ground Pin
25 AOUTL−
O
Lch Negative Analog Output Pin
26 AOUTL+
O
Lch Positive Analog Output Pin
27 AOUTR−
O
Rch Negative Analog Output Pin
28 AOUTR+
O
Rch Positive Analog Output Pin
Note: All input pins except pull-down pins must not be allowed to float.
1
VCOM
O
M0050-J-05
2013/03
-4-
[AK4524]
絶対最大定格
(AGND, DGND=0V; Note 1)
Parameter
Analog
Power Supplies:
Digital
Output Buffer
VD−VA
Input Current, Any Pin Except Supplies
Analog Input Voltage
Digital Input Voltage
Ambient Temperature (powered applied)
Storage Temperature
Symbol
VA
VD
VT
VDA
IIN
VINA
VIND
Ta
Tstg
min
−0.3
−0.3
−0.3
−0.3
−0.3
−20
−65
max
6.0
6.0
6.0
0.3
±10
VA+0.3
VA+0.3
85
150
Unit
V
V
V
V
mA
V
V
°C
°C
Note: 1. 電圧は全てグランドピンに対する値です。
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
推奨動作条件
(AGND, DGND=0V; Note 1)
Parameter
Analog
Power Supplies
Digital
Output Buffer
Voltage Reference
Symbol
VA
VD
VT
VREF
min
4.75
4.75
2.7
3.0
typ
5.0
5.0
3.0
-
max
5.25
VA
VD
VA
Unit
V
V
V
V
Note: 1. 電圧は全てグランドピンに対する値です。
2. VAはVDと同時または先に立ち上げて下さい。
VAとVT間、VDとVT間の電源立ち上げシーケンスを考慮する必要はありません。
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので
十分ご注意下さい。
M0050-J-05
2013/03
-5-
[AK4524]
アナログ特性
(Ta=25°C; VA, VD, VT=5.0V; AGND=DGND=0V; VREF=VA; fs=44.1kHz; Signal Frequency=1kHz; 24bit Data;
Measurement frequency = 10Hz ∼ 20kHz at fs=44.1kHz, 10Hz ∼ 40kHz at fs=96kHz; unless otherwise specified)
Parameter
min
typ
max
Unit
Input PGA Characteristics:
Input Voltage
(Note 3)
2.7
2.9
3.1
Vpp
Input Resistance
5
10
15
kΩ
Step Size
0.2
0.5
0.8
dB
Gain Control Range
0
18
dB
ADC Analog Input Characteristics: IPGA=0dB
Resolution
24
Bits
S/(N+D)
(−0.5dBFS)
fs=44.1kHz
84
90
dB
fs=96kHz
80
88
dB
DR
(−60dBFS)
fs=44.1kHz, A-weighted
94
100
dB
fs=96kHz
88
96
dB
S/N
fs=44.1kHz, A-weighted
94
100
dB
fs=96kHz
88
96
dB
Interchannel Isolation
90
105
dB
Interchannel Gain Mismatch
0.2
0.5
dB
Gain Drift
20
ppm/°C
Power Supply Rejection
(Note 4)
50
dB
DAC Analog Output Characteristics:
Resolution
24
Bits
S/(N+D)
(0dBFS)
fs=44.1kHz
88
94
dB
fs=96kHz
85
93
dB
DR
(−60dBFS)
fs=44.1kHz, A-weighted
104
110
dB
fs=96kHz
96
104
dB
S/N
fs=44.1kHz, A-weighted
104
110
dB
fs=96kHz
96
104
dB
Interchannel Isolation
100
110
dB
Interchannel Gain Mismatch
0.2
0.5
dB
Gain Drift
20
ppm/°C
Output Voltage
(Note 5)
5.0
5.4
5.8
Vpp
Load Resistance
(In case of AC load)
1
kΩ
Output Current
(In case of AC load)
1.5
mA
Load Capacitance
25
pF
Note: 3. IPGA=0dBの時の入力電圧のフルスケール(0dB)。
VREF電圧に比例します。Vin = 0.58 x VREF。
4. VREFピンの電圧を一定にして、VA, VD, VTに1kHz, 50mVppの正弦波を重畳した場合。
5. AOUT+とAOUT−をゲイン1で加算した場合のフルスケール電圧(0dB)。
VREF電圧に比例します。Vout = 1.08 x VREF x Gain。
M0050-J-05
2013/03
-6-
[AK4524]
Parameter
min
typ
max
Unit
30
16
24
45
24
36
mA
mA
mA
10
10
100
100
μA
μA
Power Supplies
Power Supply Current
Normal Operation ( PD = “H”)
VA
VD+VT
(fs=44.1kHz)
(fs=96kHz)
Power-down mode ( PD = “L”)
(Note 6)
VA
VD+VT
Note: 6. XTALE = “L”で全てのディジタル入力ピンをVDまたはDGNDに固定した時の値です。
フィルタ特性
(Ta=25°C; VA, VD=4.75 ∼ 5.25V; VT=2.7 ∼ 5.25V; fs=44.1kHz; DEM=OFF)
Parameter
Symbol
min
ADC Digital Filter (Decimation LPF):
Passband
(Note 7) −0.005dB
PB
0
−0.02dB
−0.06dB
−6.0dB
Stopband
SB
24.34
Passband Ripple
PR
Stopband Attenuation
SA
80
Group Delay
(Note 8)
GD
Group Delay Distortion
ΔGD
ADC Digital Filter (HPF):
Frequency Response (Note 7) −3dB
FR
−0.5dB
−0.1dB
DAC Digital Filter:
Passband
(Note 7) −0.01dB
PB
0
−6.0dB
Stopband
SB
24.1
Passband Ripple
PR
Stopband Attenuation
SA
75
Group Delay
(Note 8)
GD
DAC Digital Filter + SCF:
Frequency Response:
FR
0 ∼ 20.0kHz
∼ 40kHz
(Note 9)
typ
max
Unit
20.02
20.20
22.05
19.76
-
31
0
kHz
kHz
kHz
kHz
kHz
dB
dB
1/fs
μs
0.9
2.7
6.0
Hz
Hz
Hz
±0.005
30
kHz
kHz
kHz
dB
dB
1/fs
±0.2
±0.3
dB
dB
22.05
20.0
±0.005
Note: 7. 各振幅特性の周波数はfs(システムサンプリングレート)に比例します。
例えば、PB=20.02kHz(@−0.02dB)は0.454 x fsです。各応答は1kHzを基準にします。
8. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてから両チャネルの
24ビットデータが出力レジスタにセットされるまでの時間です。
DAC部は24ビットデータが入力レジスタにセットされてからアナログ信号が出力されるまでの時間
です。
9. fs=96kHz時。
M0050-J-05
2013/03
-7-
[AK4524]
DC特性
(Ta=25°C; VA, VD=4.75 ∼ 5.25V; VT=2.7 ∼ 5.25V)
Parameter
High-Level Input Voltage
Low-Level Input Voltage
High-Level Output Voltage (Iout=−100μA) (Note
10)
Low-Level Output Voltage (Iout=100μA)
Input Leakage Current
Symbol
VIH
VIL
min
2.2
-
typ
-
Max
0.8
Unit
V
V
VOH
VOL
2.7 / VT−0.5
-
-
0.5
V
V
Iin
-
-
±10
μA
Note: 10. Min値は2.7VまたはVT−0.5Vのどちらか低い方の値です。
スイッチング特性
(Ta=25°C; VA, VD=4.75 ∼ 5.25V, VT=2.7 ∼ 5.25V; CL=20pF)
Parameter
Symbol
min
typ
max
Master Clock Timing
Crystal Resonator
Frequency
11.2896
24.576
External Clock
Frequency
fCLK
8.192
49.152
Pulse Width Low
tCLKL
0.4/fCLK
Pulse Width High
tCLKH
0.4/fCLK
CLKO Output
Frequency
fMCK
11.2896
24.576
(X’tal mode)
Duty Cycle
dMCK
35
65
LRCK Frequency
48
32
fsn
Normal Speed Mode (DFS0=“0”, DFS1=“0”)
96
64
fsd
Double Speed Mode (DFS0=“1”, DFS1=“0”)
192
128
fsq
Quad Speed Mode (DFS0=“0”, DFS1=“1”)
Duty Cycle
Slave mode
45
55
Master mode
50
Audio Interface Timing
Slave mode
81
tBCK
BICK Period
33
tBCKL
BICK Pulse Width Low
33
tBCKH
Pulse Width High
20
tLRB
LRCK Edge to BICK “↑”
(Note 11)
20
tBLR
BICK “↑” to LRCK Edge
(Note 11)
40
tLRS
LRCK to SDTO (MSB) (Except I2S mode)
40
tBSD
BICK “↓” to SDTO
20
tSDH
SDTI Hold Time
20
tSDS
SDTI Setup Time
Master mode
64fs
fBCK
BICK Frequency
50
dBCK
BICK Duty
20
-20
tMBLR
BICK “↓” to LRCK
20
-20
tBSD
BICK “↓” to SDTO
20
tSDH
SDTI Hold Time
20
tSDS
SDTI Setup Time
Note: 11. この規格値はLRCKのエッジとBICKの“↑”が重ならないように規定しています。
M0050-J-05
Unit
MHz
MHz
ns
ns
MHz
%
kHz
kHz
kHz
%
%
ns
ns
ns
ns
ns
ns
ns
ns
ns
Hz
%
ns
ns
ns
ns
2013/03
-8-
[AK4524]
Parameter
Control Interface Timing
CIF=“0”
CCLK Period
CCLK Pulse Width Low
Pulse Width High
CDTI Setup Time
CDTI Hold Time
CS “H” Time
CS “L” Time
CS “↑” to CCLK “↑”
CCLK “↑” to CS “↑”
CIF=“1”
CCLK Period
CCLK Pulse Width Low
Pulse Width High
CDTI Setup Time
CDTI Hold Time
CS “H” Time
CS “L” Time
CS “↓” to CCLK “↑”
CCLK “↑” to CS “↓”
Reset Timing
PD Pulse Width
RSTAD “↑” to SDTO valid
(Note 12)
(Note 13)
Symbol
min
typ
tCCK
tCCKL
tCCKH
tCDS
tCDH
tCSW
tCSW
tCSS
tCSH
200
80
80
40
40
150
150
150
50
ns
ns
ns
ns
ns
ns
ns
ns
ns
tCCK
tCCKL
tCCKH
tCDS
tCDH
tCSW
tCSW
tCSS
tCSH
200
80
80
40
40
150
150
150
50
ns
ns
ns
ns
ns
ns
ns
ns
ns
tPD
tPDV
150
ns
1/fs
516
max
Unit
Note: 12. AK4524は PD =“L”でリセットされます。
13. RSTADビットを立ち上げてからのLRCKクロックの“↑”の回数です。
M0050-J-05
2013/03
-9-
[AK4524]
■ タイミング波形
1/fCLK
VIH
MCLK
VIL
tCLKH
tCLKL
1/fs
VIH
LRCK
VIL
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
CLKO
50%VT
tH
tL
dMCK=tH/(tH+tL) or tL/(tH+tL)
Clock Timing
VIH
VIL
LRCK
tBLR
tLRB
VIH
VIL
BICK
tLRS
tBSD
50%VT
SDTO
tSDS
tSDH
VIH
VIL
SDTI
Audio Interface Timing (Slave mode)
M0050-J-05
2013/03
- 10 -
[AK4524]
LRCK
50%VT
tMBLR
50%VT
BICK
tBSD
SDTO
50%VT
tSDS
tSDH
VIH
VIL
SDTI
Audio Interface Timing (Master mode)
CS(CIF=H)
VIH
VIL
CS(CIF=L)
VIH
VIL
tCCKL tCCKH
tCSS
VIH
VIL
CCLK
tCDS
CDTI
C1
tCDH
C0
R/W
A4
VIH
VIL
WRITE Command Input Timing
tCSW
CS(CIF=H)
VIH
VIL
CS(CIF=L)
VIH
VIL
tCSH
VIH
VIL
CCLK
CDTI
D3
D2
D1
VIH
VIL
D0
WRITE Data Input Timing
tPD
PD
VIL
Power Down & Reset Timing
M0050-J-05
2013/03
- 11 -
[AK4524]
動作説明
■ システムクロック
マスタクロック(MCLK)はXTIピンとXTOピンの間にX’tal発振子を接続するか、またはXTOピンをオープン
にしてXTIピンに外部からTTLレベルクロックを入力して得られます。マスタクロック周波数はCMODE,
CKS0-1で設定され(Table 1)、DFS0-1で通常速モード、2倍速モード及びDACの4倍速モニタモードを選択しま
す(Table 2)。4倍速モニタモードでは、ADCはパワーダウンされます。マスタクロック出力(CLKO)の周波数
はMCLK周波数と同じでXTALEピンでクロック出力をイネーブル/ディセーブルできます。外部で使用しな
い場合はディセーブルして下さい。
X’tal発振子を使う時は、外部に負荷容量(XTI/XTOとDGND間)が必要です。
スレーブモードではマスタクロックとLRCKは同期する必要はありますが位相を合わせる必要はありませ
ん。また、動作時( PD =“H”かつコントロールレジスタによってADCまたはDACのどちらかが動作している
時)に外部クロック(MCLK, BICK, LRCK)を止めてはいけません。これらのクロックが供給されない場合、内
部にダイナミックなロジックを使用しているため、過電流が流れ、動作が異常になる可能性があります。ク
ロックを止める場合はパワーダウン状態( PD =“L”またはコントロールレジスタによってADCとDACの両方
ともパワーダウン状態に設定)して下さい。同様にマスタモードではパワーダウン時以外はX’tal発振子を付
けて発振させておくか、外部クロック(MCLK)を供給して下さい。
DFS1
DFS0
0
0
1
1
0
1
0
1
Sampling Rate
Monitor mode
通常速
2倍速
4倍速 (AD出力は“L”)
4倍速 (AD出力は“L”)
Table 1. Sampling Speed
単純まびき
2 tap filter
at reset
MCLK
CMODE
CKS1
CKS0
0
0
0
1
1
0
0
1
0
0
0
1
0
0
1
通常速
(DFS1-0 = “00”)
2倍速
(DFS1-0 = “01”)
256fs
N/A
512fs
256fs
1024fs
512fs
384fs
N/A
768fs
384fs
Table 2. Master Clock Frequency Select
M0050-J-05
4倍速
(DFS1-0 = “10” or “11”)
N/A
128fs
256fs
N/A
192fs
at reset
2013/03
- 12 -
[AK4524]
MCLK(通常速)
256fs
512fs
1024fs
384fs
768fs
fs=44.1kHz
11.2896MHz
22.5792MHz
45.1584MHz
16.9344MHz
33.8688MHz
fs=48kHz
12.288MHz
24.576MHz
49.152MHz
18.432MHz
36.864MHz
MCLK(4倍速)
128fs
256fs
192fs
fs=176.4kHz fs=192kHz
22.5792MHz 24.576MHz
45.1584MHz 49.152MHz
33.8688MHz 36.864MHz
Table 3. Master Clock Frequencies example
fs=88.2kHz
N/A
22.5792MHz
45.1584MHz
N/A
33.8688MHz
MCLK(2倍速)
N/A
256fs
512fs
N/A
384fs
fs=96kHz
N/A
24.576MHz
49.152MHz
N/A
36.864MHz
*水晶発振モードは11.2896MHzから24.576MHzに対応します。
*24.576MHzを越える周波数は外部クロック入力のみ対応します。
■ オーディオインタフェースフォーマット
5種類のデータフォーマット(Table 4)がDIF0-2で選択できます。全モードともMSBファースト、2’sコンプリ
メントのデータフォーマットでSDTOはBICKの立ち下がりで出力され、SDTIはBICKの立ち上がりでラッチ
されます。オーディオインタフェースはマスタモードとスレーブモードに対応します。マスタモードでは
LRCKとBICKは出力になり、スレーブモードでは入力になります。マスタモード時のLRCK周波数とBICK周
波数はそれぞれfsと64fsです。
Mode
DIF2
DIF1
DIF0
SDTO
SDTI
LRCK
BICK
0
1
2
3
4
0
0
0
0
1
0
0
1
1
0
0
1
0
1
0
24bit, MSB justified
24bit, MSB justified
24bit, MSB justified
24bit, IIS (I2S)
24bit, MSB justified
16bit, LSB justified
20bit, LSB justified
24bit, MSB justified
24bit, IIS (I2S)
24bit, LSB justified
H/L
H/L
H/L
L/H
H/L
≥ 32fs
≥ 40fs
≥ 48fs
≥ 48fs
≥ 48fs
at reset
Table 4. Audio data format
LRCK
0
1
2
3
9
10
11
12
13
14
15
0
1
2
9
10
11
12
13
14
15
0
1
BICK(32fs)
SDTO(o)
23 22 21
15 14 13 12 11 10
SDTI(i)
15 14 13
7
0
1
2
3
6
17
4
5
18
19
3
2
20
9
8
23 22 21
15 14 13 12 11 10
9
8
23
1
0
15 14 13
7
1
0
15
30
31
0
1
2
3
6
17
5
18
4
19
3
2
20
31
0
1
BICK(64fs)
SDTO(o)
SDTI(i)
23 22 21
Don’t Care
7
6
5
4
3
15 14 13 12 11
23 22 21
2
1
0
Don’t Care
SDTO-19:MSB, 0:LSB; SDTI-15:MSB, 0:LSB
Lch Data
7
6
5
4
3
15 14 13 12 11
23
2
1
0
Rch Data
Figure 1. Mode 0 Timing
M0050-J-05
2013/03
- 13 -
[AK4524]
LRCK
0
1
2
12
13
14
24
25
31
0
1
2
12
13
14
24
25
31
0
1
BICK(64fs)
SDTO(o)
23 22
SDTI(i)
12 11 10
Don’t Care
0
19 18
23 22
8
7
1
12 11 10
Don’t Care
0
0
19 18
SDTO-23:MSB, 0:LSB; SDTI-19:MSB, 0:LSB
Lch Data
23
8
7
1
0
Rch Data
Figure 2. Mode 1 Timing
LRCK
0
1
2
18
19
20
21
22
23
24
25
0
1
2
18
19
20
21
22
23
24
25
0
1
BICK(64fs)
SDTO(o)
23 22
5
4
3
2
1
0
23 22
5
4
3
2
1
0
SDTI(i)
23 22
5
4
3
2
1
0
Don’t Care 23 22
5
4
3
2
1
0 Don’t Care
23
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 3. Mode 2 Timing
LRCK
0
1
2
3
19
20
21
22
23
24
25
0
1
2
3
19
20
21
22
23
24
25
0
1
BICK(64fs)
SDTO(o)
23 22
5
4
3
2
1
0
23 22
5
4
3
2
1
0
SDTI(i)
23 22
5
4
3
2
1
0
Don’t Care 23 22
5
4
3
2
1
0 Don’t Care
23:MSB, 0:LSB
Lch Data
Rch Data
Figure 4. Mode 3 Timing
LRCK
0
1
2
8
9
10
20
21
31
0
1
2
8
9
10
20
21
31
0
1
BICK(64fs)
SDTO(o)
SDTI(i)
23 22
16 15 14
Don’t Care
23:MSB, 0:LSB
23 22
0
12 11
23 22
1
0
16 15 14
Don’t Care
Lch Data
23 22
0
12 11
23
1
0
Rch Data
Figure 5. Mode 4 Timing
M0050-J-05
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- 14 -
[AK4524]
■ 入力ボリューム
ADCの前段に37レベル、0.5dBステップの2ch独立のアナログボリューム(IPGA)を内蔵し、後段に128ステッ
プ(ミュートを含む)のディジタルボリューム(入力ATT: IATT)を内蔵します。両ボリュームのコントロールは
同じアドレスのレジスタにアサインされ、MSBが“1”の場合はIPGAが変化し、“0”の場合はIATTが変化しま
す。
IPGAはアナログボリュームのため、ディジタル方式に比べてS/N改善に効果があります(Table 5)。さらにゼ
ロクロス検出機能により切り替えノイズを低減します。ゼロクロス検出は各ch独立に行われます。ゼロクロ
スしない場合はタイムアウトで強制的に切り替わります。その際タイムアウト時間(To)はfsに比例し、通常
速モードではTo=256/fsから2048/fsを選択できます。ゼロクロスまたはタイムアウトでIPGAが切り替わる前
にIPGAレジスタに新しい値を書き込むと、前回のIPGA値は無効になります。また、タイムアウトのための
タイマ(L/R独立)がリセットされ、書き込んだ新しいIPGA値への変更動作が始まります。ゼロクロス検出機
能はゼロクロスイネーブルビット(ZCEI)でON/OFF可能です。
IATTは内部リニア補間された疑似ログボリュームでレベルを切り替えた場合、レベル間は最大8031ステップ
でソフト遷移します。そのため切り替えノイズは全く出ません。
Input Gain Setting
0dB
+6dB
fs=44.1kHz, A-weight
100dB
98dB
Table 5. PGA+ADC S/N
ZTM1
0
0
1
1
ZTM0
通常速
2倍速
0
256
512
1
512
1024
0
1024
2048
1
2048
4096
Table 6. LRCK cycles for timeout period
+18dB
90dB
at reset
■ ディジタルHPF
ADCはDCオフセットキャンセルのためにディジタルHPFを内蔵します。HPFのfcは、fs=44.1kHz時0.9Hzにな
っており、周波数応答はfsに比例します。
■ 出力ボリューム
DACの前段にIATTと同じ方式の128ステップ(ミュートを含む)のディジタルボリューム(出力ATT: OATT)を
内蔵します。OATTは内部リニア補間された疑似ログボリュームでレベルを切り替えた場合、レベル間は最
大8031ステップでソフト遷移します。そのため切り替えノイズは全く出ません。
M0050-J-05
2013/03
- 15 -
[AK4524]
■ ディエンファシスフィルタ
IIRフィルタによる3周波数(32kHz, 44.1kHz, 48kHz)対応のディエンファシスフィルタ(50/15μs特性)を内蔵し
ています。設定はレジスタから行います。2倍速及び4倍速モード(DFS0=DFS1=“0”以外)ではディエンファシ
スフィルタは常にOFFです。
No
0
1
2
3
DEM1
DEM0
Mode
0
0
44.1kHz
at reset
0
1
OFF
1
0
48kHz
1
1
32kHz
Table 7. De-emphasis control (DFS0=DFS1=“0”)
■ ソフトミュート機能
DAC入力のディジタル部にソフトミュート機能を内蔵します。ソフトミュートはSMUTEビットでコントロ
ールできます。SMUTEを“H”にすると1024LRCKサイクルでDACのデータが−∞ (“0”)までアテネーションされ
ます。SMUTEを“L”にすると−∞状態が解除され、−∞から1024LRCKサイクルで0dBまで復帰します。ソフト
ミュート開始後、1024LRCKサイクル以内に解除されるとアテネーションが中断され、同じサイクルで0dB
まで復帰します。
ソフトミュート機能は出力ボリュームとは独立しており、縦続接続された関係です。
SMUTE
1024/fs
0dB
1024/fs
(1)
(3)
A ttenuation
-∞
GD
(2)
GD
Figure 6. ソフトミュート機能
(1) 1024LRCKサイクル(1024/fs)で入力データが−∞ (“0”)までアテネーションされます。
(2) ディジタル入力に対するアナログ出力は群遅延(GD)をもちます。
(3) 1024LRCKサイクル以内にソフトミュートが解除されるとアテネーションが中断され、同じサイクルで
0dBまで復帰します。
M0050-J-05
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- 16 -
[AK4524]
■ パワーダウンとリセット
AK4524のADCとDACはパワーダウンピン( PD )を“L”にすることでパワーダウンでき、この時、同時に各デ
ィジタルフィルタがリセットされます。 PD =“L”で内部レジスタ値は初期化されます。このリセットは電源
投 入 時 に 必 ず 1 度 行 っ て 下 さ い 。 こ の 時 、 コ ン ト ロ ー ル レ ジ ス タ は ADC, DAC 共 に リ セ ッ ト 状 態
(RSTAD=RSTDA=“0”)になっているので、必要な設定を行った後、各リセットレジスタを解除して下さい。
ADCの場合、パワーダウンモードまたはリセット状態が解除されると初期化サイクルが開始されます。その
ため、出力データSDTOは516 x LRCKサイクル後確定します。DACにはこの初期化動作はありません。また、
パワーダウンモードはコントロールレジスタ(PWAD, PWDA)を使ってもコントロールできます。
Power Supply
PD pin
RSTAD(register)
RSTDA(register)
PWAD(register)
PWDA(register)
PWVR(register)
ADC Internal State
PD
IATT
Reset INITA
00H
SDTO
DAC Internal State
External clocks
in slave mode
FI
Normal
“0”
XXH
FI
Output
Normal
“0”
*
INITA
00H 00H → XXH
Output
00H
AOUT
PD
XXH
Reset
OATT
External Mute
Example
00H → XXH
“0”
PD
Normal
PD
00H → XXH
XXH
FI
Output
*
Normal
00H → XXH
00H
“0”
*
XXH
FI
*
MCLK, LRCK, BICK
The clocks can be stopped.
• INITA:
• PD:
• XXH:
• FI:
• AOUT:
ADCアナログ部の初期化期間(516/fs)。
パワーダウン状態。レジスタ内容は全て保持されます。
その時点のATTレジスタの設定値。
Fade In。パワーダウン解除及びリセット解除時はATT値はFade Inします。
“*”の箇所でボツ音が発生します。
Figure 7. Reset & Power Down Sequence
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- 17 -
[AK4524]
■ クロック動作とパワーダウンの関係
XTALEピンでクロック出力をコントロールできます。スレーブモードの動作をTable 8、マスタモードの動作
をTable 9に示します。水晶発振子を使用する場合はXTALEピンを“H”にし、外部クロックモードの場合は“L”
にします。
XTALE=L
Slave Mode
PD =H
XTALE=H
PD =L
XTAL mode
禁止
禁止
EXT Clock mode
通常動作
XTI = MCLK in
XTO = L
CLKO = L
LRCK = Input
BICK = Input
シャットダウン
XTI = MCLK in
XTO = L
CLKO = L
LRCK = Input
BICK = Input
PD =H
通常動作
XTAL=発振
CLKO = Output
LRCK = Input
BICK = Input
禁止
PD =L
パワーダウン
XTAL=発振
CLKO = Output
LRCK = Input
BICK = Input
禁止
Table 8. Clock Operation at slave mode (M/ S =L)
XTALE=L
Master Mode
PD =H
XTALE=H
PD =L
XTAL mode
禁止
禁止
EXT Clock mode
通常動作
XTI = MCLK in
XTO = L
CLKO = L
LRCK = Output
BICK = Output
シャットダウン
XTI = MCLK in
XTO = L
CLKO = L
LRCK = H
BICK = L
PD =H
通常動作
XTAL=発振
CLKO = Output
LRCK = Output
BICK = Output
禁止
PD =L
パワーダウン
XTAL=発振
CLKO = Output
LRCK = H
BICK = L
禁止
Table 9. Clock Operation at master mode (M/ S =H)
M0050-J-05
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- 18 -
[AK4524]
■ シリアルコントロールインタフェース
3線式シリアルI/Fピン : CS, CCLK, CDTIで書き込みを行います。I/F上のデータはChip address(2bits, CAD0/1)、
Read/Write(1bit)、Register address(MSB first, 5bits)とControl data(MSB first, 8bits)で構成されます。データ送信
側はCCLKの“↓”で各ビットを出力し、受信側は“↑”で取り込みます。データの書き込みはCSの“↑”で有効にな
ります。CCLKのクロックスピードは5MHz(max)です。アクセスしない時はCSを“H”または“L”に固定して下
さい。チップアドレスは“10”に固定です。チップアドレス“10”以外の入力に対しては書き込みが無効になり
ます。 PD =“L”で内部レジスタ値は初期化されます。
CS (CIF=1)
CS (CIF=0)
0
1
2
3
4
5
6
7
8
9
10 11 12 13 14 15
CCLK
CDTI
C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
C1-C0:
R/W:
A4-A0:
D7-D0:
Chip Address (Fixed to “10”)
READ/WRITE (Fixed to “1”:WRITE)
Register Address
Control data
Figure 8. Control I/F Timing
*RAEDはサポートされません。
■ レジスタマップ
Addr
00H
01H
02H
03H
04H
05H
06H
07H
Register Name
Power Down Control
Reset Control
Clock and Format Control
Deem and Volume Control
Lch IPGA Control
Rch IPGA Control
Lch ATT Control
Rch ATT Control
D7
0
0
DIF2
SMUTE
IPGL7
IPGR7
0
0
D6
0
0
DIF1
0
IPGL6
IPGR6
ATTL6
ATTR6
D5
0
0
DIF0
0
IPGL5
IPGR5
ATTL5
ATTR5
D4
0
0
CMODE
ZCEI
IPGL4
IPGR4
ATTL4
ATTR4
D3
0
0
CKS1
ZTM1
IPGL3
IPGR3
ATTL3
ATTR3
D2
PWVR
0
CKS0
ZTM0
IPGL2
IPGR2
ATTL2
ATTR2
D1
PWAD
RSTAD
DFS1
DEM1
IPGL1
IPGR1
ATTL1
ATTR1
D0
PEDA
RSTDA
DFS0
DEM0
IPGL0
IPGR0
ATTL0
ATTR0
Note: For addresses from 08H to 1FH, data is not written.
PD =“L” resets the registers to their default values.
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- 19 -
[AK4524]
■ レジスタ設定時の注意点
電源投入時等、 PD ピンを“L”から“H”にした場合は、以下のシーケンスでデバイスを立ち上げて下さい。こ
の時、コントロールレジスタは初期値でAK4524はリセット状態です。
(1) クロックモードと入出力フォーマット等の設定を行う。
(2) RSTAD, RSTDAを“1”にしてリセット状態を解除する。Reset Control Register (01H)参照。
(3) ADC出力とDAC出力はリセット状態を解除するまで外部でミュートして下さい。
また、マスタモード時はLRCKとBICK出力の周波数やデューティが乱れる可能性があります。
クロック設定レジスタの変更は、RSTADとRSTDAを“0”にしてから実行して下さい。その間、ADC出力とDAC
出力は外部でミュートして下さい。また、マスタモード時はLRCKとBICK出力の周波数やデューティが乱れ
る可能性があります。
■ 詳細説明
Addr
00H
Register Name
Power Down Control
RESET
D7
0
0
D6
0
0
D5
0
0
D4
0
0
D3
0
0
D2
PWVR
1
D1
PWAD
1
D0
PWDA
1
PWDA: DAC power down
0: Power down
1: Power up
“0”でDAC部のみパワーダウンされます。この時、AOUTは即座にHi-Zになり、出力ATTも一旦
“00H”になります。但し、コントロールレジスタの内容は初期化されません。また、コントロー
ルレジスタへの書き込みも可能です。パワーダウン解除時は出力ATTがコントロールレジスタ
の設定値(06H, 07H)までフェードインします。設定時及び解除時はノイズ発生の可能性があるの
で外部でミュートして下さい。
PWAD: ADC power down
0: Power down
1: Power up
“0”でADC部のみパワーダウンされます。この時、SDTOは即座に“L”になり、入力PGAも一旦
“00H”になります。但し、コントロールレジスタの内容は初期化されません。また、コントロー
ルレジスタへの書き込みも可能です。パワーダウン解除時は入力PGAがコントロールレジスタ
の設定値(04H, 05H)までフェードインします。但し、最初の516LRCKサイクルは“0”が出力され
ます。
PWVR: Vref power down
0: Power down
1: Power up
“0”でデバイス全体がパワーダウンされます。この時、ADCとDACは動作できません。パワーダ
ウン時はコントロールレジスタの内容は初期化されません。また、コントロールレジスタへの
書き込みも可能です。また、PWAD, PWDAを“0”に、PWVRを“1”にすることでVREF部のみパワ
ーアップさせることも可能です。
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[AK4524]
Addr
01H
Register Name
Reset Control
RESET
D7
0
0
D6
0
0
D5
0
0
D4
0
0
D3
0
0
D2
0
0
D1
RSTAD
0
D0
RSTDA
0
RSTDA: DAC reset
0: Reset
1: Normal Operation
“0”でDAC部がリセット状態になります。この時、AOUTは即座にVCOMレベルになり、出力ATT
も一旦“00H”になります。但し、コントロールレジスタの内容は初期化されません。また、コン
トロールレジスタへの書き込みも可能です。リセット解除時は出力ATTがコントロールレジス
タの設定値(06H, 07H)までフェードインします。設定時及び解除時はノイズ発生の可能性がある
ので外部でミュートして下さい。
RSTDA: ADC reset
0: Reset
1: Normal Operation
“0”でADC部のみリセット状態になります。この時、SDTOは即座に“L”になり、入力PGAも一旦
“00H”になります。但し、コントロールレジスタの内容は初期化されません。また、コントロー
ルレジスタへの書き込みも可能です。パワーダウン解除時は入力PGAがコントロールレジスタ
の設定値(04H, 05H)までフェードインします。但し、最初の516LRCKサイクルは“0”が出力され
ます。
Addr
02H
Register Name
Clock and Format Control
RESET
DFS1-0:
D7
DIF2
0
D6
DIF1
1
D5
DIF0
0
D4
CMODE
0
D3
CKS1
0
D2
CKS0
0
D1
DFS1
0
D0
DFS0
0
Sampling Speed Control (see Table 2)
初期値は通常速です。
CMODE, CKS1-0: Master Clock Frequency Select (see Table 1)
初期値は256fsです。
DIF2-0: Audio data interface modes (see Table 4)
000: Mode 0
001: Mode 1
010: Mode 2
011: Mode 3
100: Mode 4
初期値はADC, DACとも24bit前詰めです。
M0050-J-05
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- 21 -
[AK4524]
Addr
03H
Register Name
Deem and Volume Control
RESET
D7
SMUTE
0
D6
0
0
D5
0
0
D4
ZCEI
1
D3
ZTM1
1
D2
ZTM0
0
D1
DEM1
0
D0
DEM0
1
DEM1-0: De-emphasis response (see Table 7)
00: 44.1kHz
01: OFF
10: 48kHz
11: 32kHz
初期値はOFFです。
ZTM1-0: Zero crossing time out period select (see Table 6)
初期値は1024/fsです。
ZCEI: ADC IPGA Zero crossing enable
0: Input PGA gain changes occur immediately
1: Input PGA gain changes occur only on zero-crossing or after timeout.
初期値は“1”(イネーブル)です。
SMUTE: DAC Input Soft Mute control
0: Normal operation
1: DAC outputs soft-muted
ソフトミュートは出力ATTとは独立に動作し、ディジタル的に実行されます。
Addr
04H
05H
Register Name
Lch IPGA Control
Rch IPGA Control
RESET
D7
IPGL7
IPGR7
0
D6
IPGL6
IPGR6
1
D5
IPGL5
IPGR5
1
D4
IPGL4
IPGR4
1
D3
IPGL3
IPGR3
1
D2
IPGL2
IPGR2
1
D1
IPGL1
IPGR1
1
D0
IPGL0
IPGR0
1
IPGL/R7-0: ADC Input Gain Level
Refer to Table 10
Initial: 7FH (0dB)
7FH以下のコードを書き込むと128レベルのディジタルATTが動作します。ATTは内部8032レベル
のリニアATTになっており、外部128レベルの疑似ログデータに割り当てられます。ATT値間の遷
移は8032レベルでソフト遷移します。例えば、127から126にすると、内部は8031から7775までfs
サイクル毎に“1”ずつ減衰します。127から0(Mute)までには8031サイクル(182ms@fs=44.1kHz)かか
ります。
PD ピン“L”時“00H”に設定され、 PD ピン“H”で初期値“7FH”まで8031サイクルでフェードインし
ます。
PWAD=“0”時“00H”に設定され、PWAD=“1”でその時の設定値までフェードインします。但し、最
初の516サイクルは“0”が出力されます。
RSTAD=“0”時“00H”に設定され、RSTAD=“1”でその時の設定値までフェードインします。但し、
最初の516サイクルは“0”が出力されます。
M0050-J-05
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- 22 -
[AK4524]
Data
255 - 165
164
163
162
:
130
129
128
127
126
125
:
112
111
110
:
96
95
94
:
80
79
78
:
64
63
62
:
48
47
46
:
32
31
30
:
16
15
14
:
5
4
3
2
1
0
内部値
(DATT)
8031
7775
7519
:
4191
3999
3871
:
2079
1983
1919
:
1023
975
943
:
495
471
455
:
231
219
211
:
99
93
89
:
33
30
28
:
10
8
6
4
2
0
Gain (dB)
Step幅 (dB)
+18
+18
+17.5
+17
:
+1.0
+0.5
0
0
−0.28
−0.57
:
−5.65
−6.06
−6.34
:
−11.74
−12.15
−12.43
:
−17.90
−18.32
−18.61
:
−24.20
−24.64
−24.94
:
−30.82
−31.29
−31.61
:
−38.18
−38.73
−39.11
:
−47.73
−48.55
−49.15
:
−58.10
−60.03
−62.53
−66.05
−72.07
MUTE
0.5
0.5
0.5
0.5
0.5
0.5
0.28
0.29
:
0.51
0.41
0.28
:
0.52
0.41
0.28
:
0.53
0.42
0.29
:
0.54
0.43
0.30
:
0.58
0.46
0.32
:
0.67
0.54
0.38
:
0.99
0.83
0.60
:
1.58
1.94
2.50
3.52
6.02
IPGA
0.5dB stepのアナログボリューム
IATT
128レベルを以下の式で8032レベルのリニ
アDATTに変換する。内部DATTは設定値の
間はソフト遷移する。
内部値=2^m x (2 x l + 33) – 33
m: Dataの上位3-bits
l: Dataの下位4-bits
Table 10. コード表
M0050-J-05
2013/03
- 23 -
[AK4524]
Addr
06H
07H
Register Name
Lch OATT Control
Rch OATT Control
RESET
D7
0
0
0
D6
ATTL6
ATTR6
1
D5
ATTL5
ATTR5
1
D4
ATTL4
ATTR4
1
D3
ATTL3
ATTR3
1
D2
ATTL2
ATTR2
1
D1
ATTL1
ATTR1
1
D0
ATTL0
ATTR0
1
ATTL/R6-0: DAC ATT Level
Refer to Table 11
Initial: 7FH (0dB)
ADCと同じ128レベルのディジタルATTを内蔵します。
0
-10
-20
-30
-40
-50
-60
-70
-80
-90
-100
2
1.8
1.6
1.4
1.2
1
0.8
0.6
0.4
0.2
0
ATT (dB)
Step (dB)
127
111
95
79
63
47
Input Data(Level)
31
Step(dB)
ATT(dB)
PD ピン“L”時“00H”に設定され、 PD ピン“H”で初期値“7FH”まで8031サイクルでフェードインし
ます。
PWDA=“0”時“00H”に設定され、PWDA=“1”でその時の設定値までフェードインします。
RSTDA=“0”時“00H”に設定され、RSTDA=“1”でその時の設定値までフェードインします。
15
Figure 9. ATT特性
M0050-J-05
2013/03
- 24 -
[AK4524]
Data
127
126
125
:
112
111
110
:
96
95
94
:
80
79
78
:
64
63
62
:
48
47
46
:
32
31
30
:
16
15
14
:
5
4
3
2
1
0
内部値
(DATT)
8031
7775
7519
:
4191
3999
3871
:
2079
1983
1919
:
1023
975
943
:
495
471
455
:
231
219
211
:
99
93
89
:
33
30
28
:
10
8
6
4
2
0
Gain (dB)
Step幅 (dB)
0
−0.28
−0.57
:
−5.65
−6.06
−6.34
:
−11.74
−12.15
−12.43
:
−17.90
−18.32
−18.61
:
−24.20
−24.64
−24.94
:
−30.82
−31.29
−31.61
:
−38.18
−38.73
−39.11
:
−47.73
−48.55
−49.15
:
−58.10
−60.03
−62.53
−66.05
−72.07
MUTE
0.28
0.29
:
0.51
0.41
0.28
:
0.52
0.41
0.28
:
0.53
0.42
0.29
:
0.54
0.43
0.30
:
0.58
0.46
0.32
:
0.67
0.54
0.38
:
0.99
0.83
0.60
:
1.58
1.94
2.50
3.52
6.02
OATT
128レベルを以下の式で8032レベルのリニ
アDATTに変換する。内部DATTは設定値の
間はソフト遷移する。
内部値=2^m x (2 x l + 33) – 33
m: Dataの上位3-bits
l: Dataの下位4-bits
Table 11. コード表
M0050-J-05
2013/03
- 25 -
[AK4524]
システム設計
Figure 10とFigure 11はシステム接続例です。具体的な回路と測定例については評価ボード(AKD4524)を参照
して下さい。
4.75 ∼ 5.25V
Analog Supply
0.1u 10u
+
10u +
1
VCOM
AOUTR+ 28
2
AINR
AOUTR-
27
3
AINL
AOUTL+
26
4
VREF
AOUTL-
25
5
AGND
DGND
24
6
VA
VD
23
7
TEST
VT
22
8
XTO
CLKO
21
9
XTI
M/ S
20
10 XTALE
PD
19
11 LRCK
CIF
18
12 BICK
CS
17
13 SDTO
CCLK
16
14 SDTI
CDTI
15
Rch
LPF
Rch Out
Lch
LPF
Lch Out
0.1u
AK4524
5
0.1u
0.1u
2.7 ∼ 5.25V
Digital Supply
C
C
VD
Audio
Controller
Mode
Setting
注:
- 水晶発振回路は11.2896MHz から24.576MHzに対応します。
- AK4524のAGND, DGNDと周辺コントローラ等のグランドは分けて配線して下さい。
- AOUT+/−が容量性負荷を駆動する場合は直列に抵抗を入れて下さい。
- プルダウンピン(TEST)以外のディジタル入力ピンはオープンにしないで下さい。
Figure 10. Typical Connection Diagram (X’tal mode)
X’tal Frequency
11.2896MHz, 12.288MHz
16.384MHz, 16.9344MHz, 18.432MHz
22.5792MHz, 24.576MHz
C
33pF
15pF
10pF
Table 12. 水晶発振子外部コンデンサ例
(水晶発振子メーカにお問い合わせ下さい)
M0050-J-05
2013/03
- 26 -
[AK4524]
4.75 ∼ 5.25V
Analog Supply
0.1u 10u
+
10u +
1
VCOM
AOUTR+ 28
2
AINR
AOUTR-
27
3
AINL
AOUTL+
26
4
VREF
AOUTL-
25
5
AGND
DGND
24
6
VA
VD
23
7
TEST
VT
22
8
XTO
CLKO
21
9
XTI
M/ S
20
10 XTALE
PD
19
11 LRCK
CIF
18
12 BICK
CS
17
13 SDTO
CCLK
16
14 SDTI
CDTI
15
Rch
LPF
Rch Out
Lch
LPF
Lch Out
0.1u
Audio
Controller
AK4524
5
0.1u
0.1u
2.7 ∼ 5.25V
Digital Supply
Mode
Setting
Figure 11. Typical Connection Diagram (EXT clock mode)
1. グランドと電源のデカップリング
電源とグランドの取り方には十分注意して下さい。通常、VAとVDにはシステムのアナログ電源を供給しま
す。もし、VAとVDが別電源で供給される場合は電源立ち上げシーケンスに注意して下さい。VTは外部IC
とのI/F用の電源なのでシステムのディジタル電源を供給して下さい。AGNDとDGNDは一点でアナロググラ
ンドに接続して下さい。システムのグランドはアナログとディジタルで分けて配線しPCボード上の電源に近
いところで接続して下さい。小容量のデカップリングコンデンサはなるべく電源ピンの近くに接続して下さ
い。
2. 基準電圧
VREFピンとAGNDの電圧差がアナログ入出力レンジを設定します。通常、VREFピンはVAに接続し、AGND
との間に0.1μFのセラミックコンデンサを接続します。VCOMはアナログ信号のコモン電圧として使われま
す。このピンには高周波ノイズを除去するために10μF程度の電解コンデンサと並列に0.1μFのセラミックコ
ンデンサをAGNDとの間に接続して下さい。特に、セラミックコンデンサはピンにできるだけ近づけて接続
して下さい。VCOMピンから電流を取ってはいけません。ディジタル信号、特にクロックは変調器へのカッ
プリングを避けるため、VREFとVCOMピンからできるだけ離して下さい。
M0050-J-05
2013/03
- 27 -
[AK4524]
3. アナログ入力
アナログ入力はシングルエンド入力になっており、入力抵抗は5kΩ(min)です。入力レンジは内部のコモン電
圧(約VA/2)を中心に0.58 x VREF Vpp(typ)になります。通常、入力信号はコンデンサでDCカットします。こ
の時カットオフ周波数はfc=1/(2πRC)です。AK4524はAGNDからVAまでの電圧を入力することができます。
出力コードのフォーマットは2’sコンプリメントで、正のフルスケール以上の入力電圧に対しては
7FFFFFH(@24bit)、負のフルスケール以下に対しては800000H(@24bit)、無入力時の理想値は000000H(@24bit)
です。DCオフセット(ADC自体のDCオフセットも含む)は内蔵のHPF(fc=0.9Hz@fs=44.1kHz)でキャンセルさ
れます。
AK4524は64fsでアナログ入力をサンプリングします。ディジタルフィルタは、64fsの整数倍付近の帯域を除
く阻止域以上のノイズを全て除去します。AK4524は64fs付近のノイズを減衰されるためにアンチェリアジン
グフィルタ(RCフィルタ)を内蔵しています。
4. アナログ出力
アナログ出力は完全差動出力になっており、出力レンジは内部のコモン電圧(約VA/2)を中心に0.54 x VREF
Vpp(typ)になります。差動出力は外部で加算されます。AOUT+とAOUT−の加算電圧は
Vout=(AOUT+)−(AOUT−)です。加算ゲインが1の場合、出力レンジは5.4Vpp(typ@VREF=5V)です。外部加算
回路のバイアス電圧は外部で供給されます。入力コードのフォーマットは2’sコンプリメントで、
7FFFFFH(@24bit)に対しては正のフルスケール、800000H(@24bit)に対しては負のフルスケール、
000000H(@24bit)でのAOUTの理想値は0Vが出力されます。
内蔵のΔΣ変調器が発生する帯域外ノイズ(シェーピングノイズ)は内蔵のスイッチトキャパシタフィルタ
(SCF)と外部LPFで減衰されます。
差動出力のためコンデンサを使わずにAOUT+/−出力のDC成分を除去することが可能です。Figure 12から
Figure 14は差動出力を加算する外部オペアンプ回路例です。
4.7k
4.7k
AOUTR1
Vop
3300p
4.7k
R1
AOUT+
Vop
4.7k
470p
+
Analog
Out
470p
1k
BIAS 0.1u
47u
+
1k
When R1=200ohm
fc=93.2kHz, Q=0.712, g=-0.1dB at 40kHz
When R1=180ohm
fc=98.2kHz, Q=0.681, g=-0.2dB at 40kHz
Figure 12. 2次LPF回路例(単電源オペアンプ使用)
M0050-J-05
2013/03
- 28 -
[AK4524]
4.7k
4.7k
AOUT470p
R1
+Vop
3300p
4.7k
R1
4.7k
Analog
Out
+
AOUT+
470p
-Vop
When R1=200ohm
fc=93.2kHz, Q=0.712, g=-0.1dB at 40kHz
When R1=180ohm
fc=98.2kHz, Q=0.681, g=-0.2dB at 40kHz
Figure 13. 2次LPF回路例(両電源オペアンプ使用)
180p
4.7k
4.7k
AOUT+Vop
4.7k
4.7k
Analog
Out
+
AOUT+
180p
-Vop
fc=188kHz
Figure 14. ローコスト1次LPF回路例(両電源オペアンプ使用)
■ 周辺I/F例
AK4524はTTL入力のため周辺の電源電圧3V(typ)デバイスの信号を受けることができます。さらに、ディジ
タル出力はVT電源を3Vにすることにより、電源電圧3V(typ)の周辺デバイスとI/F可能です。
5V Analog
3V Digital
Audio signal
Analog
Digital
DSP
I/F
3 or 5V Digital
AK4524
Control signal
uP &
Others
Figure 15. Power supply connection example
M0050-J-05
2013/03
- 29 -
[AK4524]
パッケージ
28pin SSOP (Unit: mm)
10.40MAX
2.1MAX
28
15
5.30
7.90±0.20
A
14
1
0.22±0.05
0.65
0.32±0.08
0.1±0.1
0.60±0.15
Detail A
0.10
1.30
Seating Plane
NOTE: Dimension "*" does not include mold flash.
0-8°
■ Material & Lead finish
Package molding compound:
Lead frame material:
Lead frame surface treatment:
Epoxy
Cu
Solder plate
M0050-J-05
2013/03
- 30 -
[AK4524]
マーキング
AKM
AK4524VM
XXXBYYYYC
XXXBYYYYC
data code identifier
XXXB: Lot number (X: Digit number, B: Alpha character)
YYYYC: Assembly date (Y: Digit number, C: Alpha character)
改訂履歴
Date (Y/M/D)
98/12/25
99/05/25
Revision
00
01
Reason
初版
誤記訂正
99/11/17
02
仕様変更
誤記訂正
04/01/07
03
記述変更
誤記訂正
12/01/12
04
仕様変更
13/03/08
05
誤記訂正
Page
Contents
VA pin: 4.75 ∼ 525V → 4.75 ∼ 5.25V
Addr:07H, D5: ATTL5 → ATTR5
“重要な注意事項”追加
推奨動作条件の温度範囲: −10 ∼ 70°C → −20 ∼ 85°C
タイミング波形 Clock Timing
MCLKの入力レベル：1.5V → VIL, VIH
CLKOの出力レベル：VIH, VIL → 50%VT
タイミング波形 Audio Interface Timing (Slave)
SDTOの出力レベル：VIH, VIL → 50%VT
11
タイミング波形Audio Interface Timing (Master)
LRCKの出力レベル：VIH, VIL → 50%VT
BICKの出力レベル：VIH, VIL → 50%VT
SDTOの出力レベル：VIH, VIL → 50%VT
12, 13, 15 システムクロック Table 1, 2, 3, 6
7
フィルタ特性
ADC Passband 22.20 → 20.20
1, 3, 30, 31 AK4524VFを削除 (28pin VSOP)
AK4524VMを追加 (28pin SSOP)
オーダリングガイドを変更
パッケージ図を変更
マーキング図を変更
31
マーキング図を変更
4
19, 24
31
3, 5
10
M0050-J-05
2013/03
- 31 -
[AK4524]
重要な注意事項
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た場合はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。
7. 本書の全部または一部を、弊社の事前の書面による承諾なしに、転載または複製することを
禁じます。
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- 32 -