Datasheet - ザインエレクトロニクス

THC7984_Rev.2.0_J
THC7984
10-bit 3-channel Video Signal Digitizer
特長
最高 170MSPS 10-bit ADC
内部 14-bit 高性能 ADC
オーバーサンプリング（2x ～ 8x）
低ジッタラインロック PLL
フェーズ調整 64 段階
アナログビデオスイッチ　入力 2 系統
高精度クランプ・プリアンプ
ペデスタル／センター
オフセット自動調整
低ゲインミスマッチプリアンプ
ゲイン調整 2048 段階
ビデオフィルタ
カットオフ周波数 28 段階（6MHz ～ 310MHz）
シンクプロセッサ
2 値／ 3 値同期スライサ
各種同期信号測定・監視機能
自動設定機能
割り込み要求出力
2 線シリアルインターフェース
LQFP 80-pin パッケージ
概要
THC7984 は、アナログビデオ信号をディジタル信
号に変換するために必要な機能を1チップに搭載し
た LSI です。
入力対応信号
PC 出力（RGB）
VGA ～ UXGA
セパレートシンク
コンポジットシンク
シンクオングリーン
コンポーネントビデオ（YPbPr）
SDTV（480i ／ 480p）　2 値同期信号
HDTV（1080i ／ 720p ／ 1080p）　3 値同期信号
コピーガードパルス
アプリケーション
液晶テレビ・プラズマテレビ
リアプロジェクションテレビ
液晶ディスプレー・プラズマディスプレー
フロントプロジェクター　等
Block Diagram
Auto Clamp
Level Adjust
RAIN0
RAIN1
2:1
Switch
Decimation
10-bit
Filter
Clamp
PGA
LPF
ADC
RED0-9
&
Output
Auto Clamp
Level Adjust
GAIN0
GAIN1
2:1
Switch
Formatter
10-bit
Clamp
PGA
LPF
ADC
LPF
ADC
GREEN0-9
Auto Clamp
Level Adjust
BAIN0
BAIN1
SOGIN0
SOGIN1
2:1
Switch
10-bit
Clamp
PGA
BLUE0-9
DATACK
SOGOUT
SOG
Slicer
HSYNC0
HSYNC1
VSYNC0
SYNC
Processing
&
Clock
Generation
O/E FIELD
HSOUT
VSOUT/A0
VSYNC1
REFHI
EXTCLK/COAST
CLAMP
Copyright©2013 THine Electronics, Inc.
1 / 45
SCL
RST
FILT
Voltage
Reference
REFCM
REFLO
SDA
Serial I/F
Control
THine Electronics, Inc.
THC7984_Rev.2.0_J
■電気的特性
V D = 1 .8 V , V D D = 3 .3 V , P V D = 1 .8 V , D A V D D = 1 .8 V , A D C C lo c k = M a x im u m C o n v e rs io n R a te , F u ll T e m p e ra tu re R a n g e = 0 ° C to 7 0 ° C
A n a lo g In p u t V o lta ge = 0 .5 to 1 .0 V p p
T e st
THC 7984-17
Tem p
U n it
P a ra m e te r
Level
M in
Typ
M ax
N u m b e r o f B its
10
B its
R E S O L U T IO N
L S B S iz e
0 .0 9 8
%FS
DC ACCURACY
D iffe re n tia l N o n lin e a rity
25° C
I
± 0 .7 5
±1
LSB
F u ll
VI
- 1 .0 / + 1 .2 5
LSB
In te gra l N o n lin e a rity
25° C
I
± 1 .5
±3
LSB
F u ll
VI
±4
LSB
N o M is s in g C o d e
25° C
I
G u a ra n te e d
A N A L O G IN P U T
M in im u m In p u t V o lta ge
F u ll
VI
0 .5
V p-p
M a xim u m In p u t V o lta g e
F u ll
VI
1 .0
V p-p
G a in T e m p c o
25° C
V
100
ppm /° C
25° C
IV
1
µA
In p u t B ia s C u rre n t * 1
F u ll
IV
1
µA
In p u t O ffs e t V o lta ge
F u ll
VI
±1
LSB
In p u t F u ll- S c a le M a tc h in g
F u ll
VI
0 .2
0 .8
%
B e tw e e n C h a n n e ls
O ffse t A d ju stm e n t R a n ge
F u ll
VI
50
%FS
S W IT C H IN G
M a x im u m C o n v e rs io n R a te
F u ll
VI
170
MSPS
PERFORM ANCE
M in im u m C o n v e rs io n R a te
F u ll
IV
10
MSPS
F u ll
IV
0 .4 8 T p ix e l- 2 .1
ns
D a ta S e tu p T im e to C lo c k * 2
F u ll
IV
0 .4 8 T p ix e l- 0 .4
ns
D a ta H o ld T im e to C lo c k * 2
F u ll
IV
40
50
60
%
D u ty C y c le , D A T A C K * 2
H S Y N C In p u t F re q u e n c y
F u ll
IV
15
110
kH z
M a x im u m P L L C lo c k R a te
F u ll
VI
170
MHz
M in im u m P L L C lo c k R a te
F u ll
IV
10
MHz
25° C
V
500
ps p-p
P L L J itte r * 3
S a m p lin g P h a s e T e m p c o
F u ll
IV
15
p s/ ° C
2 - W IR E S E R IA L
S C L C lo c k F re q u e n c y ( fS C L )
F u ll
IV
100
kH z
IN T E R F A C E
tB U F F
F u ll
IV
4 .7
µs
tS T A H
F u ll
IV
4 .0
µs
tD H O
F u ll
IV
0
3 .4 5
µs
tD A L
F u ll
IV
4 .7
µs
tD A H
F u ll
IV
4 .0
µs
tD S U
F u ll
IV
250
ns
tS T A S U
F u ll
IV
4 .7
µs
tS T O S U
F u ll
IV
4 .0
µs
Tr
F u ll
IV
1000
ns
Tf
F u ll
IV
150
ns
C a p a c itiv e L o a d ( C b )
F u ll
IV
400
pF
N o ise m a rg in a t th e L O W le v e l ( V n L )
F u ll
IV
0 .2
V
N o is e m a rg in a t th e H IG H le v e l ( V n H )
F u ll
IV
0 .2 5
V
D IG IT A L IN P U T S
In p u t V o lta g e , H ig h (V IH )
F u ll
VI
1 .4
V
In p u t V o lta g e , L o w (V IL )
F u ll
VI
0 .8
V
In p u t C u rre n t, H ig h (IIH )
F u ll
V
10
µA
In p u t C u rre n t, L o w (IIL )
F u ll
V
10
µA
In p u t C a p a c ita n c e
25° C
V
2
pF
O u tp u t V o lta ge , H igh (V O H )
F u ll
VI
V D D - 0 .2
V
D IG IT A L O U T P U T S
O u tp u t V o lta g e , L o w (V O L )
F u ll
VI
0 .2
V
O u tp u t C o d in g
B in a ry
V D S u p p ly V o lta g e
F u ll
IV
1 .7
1 .8
1 .9
V
POW ER SUPPLY
V D D S u p p ly V o lta ge
F u ll
IV
2 .3
3 .3
3 .4 5
V
P V D S u p p ly V o lta g e
F u ll
IV
1 .7
1 .8
1 .9
V
D A V D D S u p p ly V o lta ge
F u ll
IV
1 .7
1 .8
1 .9
V
ID S u p p ly C u rre n t (V D )
25° C
V
295
mA
25° C
V
180
mA
ID D S u p p ly C u rre n t (V D D ) * 4
IP V D S u p p ly C u rre n t (P V D )
25° C
V
30
mA
ID A V D D S u p p ly C u rre n t (D A V D D )
25° C
V
65
mA
T o ta l P o w e r D iss ip a tio n
F u ll
VI
1350
mW
P o w e r- D o w n S u p p ly C u rre n t
F u ll
VI
10
20
mA
P o w e r- D o w n D is sip a tio n
F u ll
VI
20
40
mW
THERMAL
O p e ra tin g A m b ie n t T e m p e ra tu re
IV
0
70
°C
C H A R A C T E R IS T IC S
θ J C J u n c tio n - to - C a se
25° C
V
4
° C /W
T h e rm a l R e sista n c e
θ J A J u n c tio n - to - A m b ie n t
25° C
V
37
° C /W
T h e rm a l R e s is ta n c e
* 1 In p u t B ia s V o lta ge : 0 .0 5 V to V D - 0 .0 5 V
* 2 S e e " D a ta / C lo c k O u tp u t T e s t C o n d itio n " .
*3 THC 7984-17: UXG A@ 60Hz
* 4 O u tp u t L o a d C a p a c ita n c e p e r P in : 1 5 p F
EXPLANATION OF TEST LEVELS
Test Level
I. 100% production tested.
II. 100% production tested at +25°C and sample tested at specified temperatures.
III. Sample tested only.
IV. Parameter is guaranteed by design and characterization testing.
V. Parameter is a typical value only.
VI. 100% production tested at +25°C; guaranteed by design and characterization testing.
Copyright©2013 THine Electronics, Inc.
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THine Electronics, Inc.
THC7984_Rev.2.0_J
< Data Setup/Hold Time to Clock >
< Data /Clock Output Test Condition >
Tpixel
THC7984
DATACK
33ohm
Probe
10pF
50％
DATACK: Pixel Clock
DATACK Phase: 4
Output Format: Normal (not DDR)
Output Drive Strength (VDD=3.3V): Medium
VDD
80％
DATA
20％
GND
Data Setup Time
*DATACK output phase is register programmable.
Data Hold Time
■絶対最大定格
Parameter
VD
VDD
PVD
DAVDD
Analog Inputs
Digital Inputs
Storage Temperature
Maximum Junction Temperature
*1 Smaller Value is adopted.
Min
Max
2.1
3.8
2.1
2.1
VD+0.2 or 2.1 *1
PVD+3.6 or 5.5V *1
150
125
-0.2
-0.3
-55
Unit
V
V
V
V
V
V
°C
°C
VDD
BLUE<0>
BLUE<1>
BLUE<2>
64
63
62
61
SDA
GND
67
65
SCL
68
66
VSYNC1
HSYNC1
69
VSYNC0
HSYNC0
70
73
71
PVD
CLAMP
74
72 EXTCLK/COAST
PVD
GND
75
GND
77
76
PVD
FILT
78
GND
79
80
■端子配置
VD
1
60
BAIN0
2
59
BLUE<4>
GND
3
58
BLUE<5>
BAIN1
4
57
BLUE<6>
VD
GAIN0
5
56
BLUE<7>
6
55
BLUE<8>
GND
BLUE<3>
7
54
BLUE<9>
SOGIN0 8
53
GND
9
52
VDD
51
GREEN<0>
50
GREEN<1>
VD
THC7984
GAIN1 10
GND
Top View
11
SOGIN1 12
49
GREEN<2>
13
VD
RAIN0 14
48
GREEN<3>
GND
47 GREEN<4>
46 GREEN<5>
15
RAIN1 16
RST
45 GREEN<6>
44 GREEN<7>
17
REFLO 18
REFCM 19
42 GREEN<9>
20
39
40
34
RED<3>
GND
33
RED<4>
GND
32
RED<5>
37
31
RED<6>
38
30
VDD
29
RED<8>
RED<7>
RED<0>
28
3 / 45
RED<2> 35
RED<1> 36
27
VDD
GND
26
DATACK
Copyright©2013 THine Electronics, Inc.
RED<9>
24
25
SOGOUT
HSOUT 23
O/E FIELD
21
41
VSOUT/A0 22
REFHI
43 GREEN<8>
DAVDD
THine Electronics, Inc.
THC7984_Rev.2.0_J
■端子一覧
Pin Name
VD
VDD
PVD
DAVDD
GND
BAIN0
BAIN1
GAIN0
SOGIN0
GAIN1
SOGIN1
RAIN0
RAIN1
RST
Type
P
P
P
P
P
AI
AI
AI
AI
AI
AI
AI
AI
DI
REFLO
REFCM
REFHI
O/E FIELD
DO
VSOUT/A0
HSOUT
SOGOUT
DATACK
RED<9:0>
GREEN<9:0>
BLUE<9:0>
SCL
SDA
HSYNC1
VSYNC1
HSYNC0
VSYNC0
EXTCLK/COAST
CLAMP
DIO
DO
DO
DO
DO
DO
DO
DI
DIO
DI
DI
DI
DI
DI
DI
FILT
P:Power AI:Analog Input
Function
Analog Power Supply
Output Power Supply
PLL Power Supply
Digital Core Power Supply
Ground
B-ch Analog Input, Port 0
B-ch Analog Input, Port 1
G-ch Analog Input, Port 0
Sync on Green Input, Port 0
G-ch Analog Input, Port 1
Sync on Green Input, Port 1
R-ch Analog Input, Port 0
R-ch Analog Input, Port 1
Reset Input
Low: Normal Operation
High: Power Down (Stand-by)
High -> Low: Chip Reset
Connection for External Capacitor
Connection for External Capacitor
Connection for External Capacitor
Field Parity Output for Interlaced Video
<Other Function>
Data Enable (DE) Output
Sync Processor IRQ Output
VSYNC Output / Serial Interface Device Address bit 0 (A0)
HSYNC Output
SOG Slicer Output
Data Clock Output
R-ch Data Output
G-ch Data Output
B-ch Data Output
Serial Port Data Clock Input
Serial Port Data I/O
HSYNC Input, Port 1
VSYNC Input, Port 1
HSYNC Input, Port 0
VSYNC Input, Port 0
External Clock Input / Coast Signal Input
External Clamp Pulse Input
<Other Function>
Reference Clock Input for HSYNC Period Measure
Connection for PLL Loop Filter
DI:Digital Input DO:Digital Output DIO:Digital Input/Output
Copyright©2013 THine Electronics, Inc.
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THine Electronics, Inc.
THC7984_Rev.2.0_J
■機能概要
□ディジタル入力
・すべてのディジタル入力端子は 5V トレラントです（ただし、電源が供給されていることが必要です）。
□アナログ入力
・RGB または YPbPr 入力用に 3 チャンネルの入力系統が 2 系統あり、レジスタ設定により入力系統を切り替
えます。
・YPbPr 入力の場合は、Y を端子 GAIN0 ／ GAIN1 および SOGIN0 ／ SOGIN1、Pr を端子 RAIN0 ／ RAIN1、
Pb を端子 BAIN0 ／ BAIN1 に入力して下さい。
・0.5Vpp から 1.0Vpp アナログ入力に対応します。
□ビデオフィルタ
・コンポーネントビデオ入力（YPbPr）用のアンチエイリアスフィルタとして 5 次のローパスフィルタを内蔵
しており、カットオフ周波数を 6 ～ 92MHz の範囲において 24 段階でレジスタ設定可能です。
・PC 入力（RGB）用のノイズ、グリッチフィルタ用として 2 次のローパスフィルタを内蔵しており、カット
オフ周波数を 4 段階（40MHz ／ 90MHz ／ 170MHz ／ 310MHz）でレジスタ設定可能です。
□シリアルインターフェース
・2 線シリアルインターフェースを用いて各種設定、制御を行います。
・SCL は 100kHz まで対応します。
□同期信号入力
・セパレートシンク（HSYNC ／ VSYNC）の入力系統が 2 系統あり、レジスタ設定により入力系統を切り替
えます。
・コンポジットシンク（CSYNC）にも対応可能です。CSYNC は端子 HSYNC0 または HSYNC1 より入力して
下さい。
□ディジタル出力
・ディジタル出力端子は 2.5V ～ 3.3V で動作可能です。
・出力電流強度は 4 段階で切り替え可能です（SDA を除く）。
□クランプ
・RGB、Y（輝度信号）用にペデスタルクランプが可能であり、オフセットキャンセルにより 0 レベルにクラ
ンプされます。
・PrPb 用にセンタークランプが可能であり、オフセットキャンセルにより 512 レベルにクランプされます。
・シンクオンビデオ（Y 信号）のシンク部分を含めて A/D 変換するために、「256 レベルクランプ」が可能で
す。この場合は、ADC のフルスケール（最大 1Vpp）の範囲内に収めるためにアナログ信号を抵抗分圧等で
アッテネートすることが必要です。
・クランプパルスは外部（端子 CLAMP/REFCLK）より入力することが可能です。
□ゲイン／オフセット調整
・ゲイン設定は各チャンネル独立に 2048 段階で設定可能です。
・出力コードに -256LSB ～ +255LSB のオフセットを与えることが可能です。
・ゲインとオフセットは独立に調整が可能です。
□リファレンス電圧
・バンドギャップリファレンス回路を内蔵しており、外部よりリファレンス電圧を与える必要はありません。
・内部で生成した電圧を安定させるために、端子 REFHI ／ REFCM ／ REFLO にはデカップリング容量を接
続する必要があります。
Copyright©2013 THine Electronics, Inc.
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THC7984_Rev.2.0_J
□サンプリングクロック生成
・入力された同期信号からサンプリングクロック生成を行うために PLL を内蔵しており、10MHz ～ 170MHz
のサンプリングクロックが生成可能です。
・逓倍率（水平総ピクセル数）は 200 ～ 8191 まで設定可能です。
・サンプリングクロックは T/64 単位で 64 段階シフトさせることが可能です。
・サンプリングクロックを外部入力することも可能です。
・入力信号のフォーマット（解像度）に応じて、VCO とチャージポンプ電流の設定を行う必要があります。
□オーバーサンプリング
・コンポーネントビデオ入力（YPbPr）用にオーバーサンプリングが可能です。ピクセルレート以上のサンプ
リングクロックを用いて A/D 変換を行い、ディジタルフィルタ（デシメーションフィルタ）でダウンサンプ
リングすることで、S/N 比を向上させることが可能です。
・オーバーサンプリングの倍率は 4 段階（なし／ 2x ／ 4x ／ 8x）で切り替え可能です（倍率を切り替えても
出力クロック周波数、出力データレートは変化しません）。
□クロック出力（DATACK）
・出力データのセットアップ / ホールド調整用に、8 段階の位相シフトが可能です。
・2 分周クロックが出力可能ですので、後段においてデュアルエッジを用いたデータ取り込みが可能です（オー
バーサンプリング設定時は利用できません）。
□ SOG スライサ
・シンクオングリーン信号（SOG）は、シンクチップを基準にレジスタ設定されるスライスレベルで同期信
号を切り出します。スライスレベルは15mV～240mVの範囲において15mVステップでレジスタ設定可能です。
・スライサの前段にローパスフィルタを内蔵しておりますので、ノイズによる誤動作を防止することが可能
です。ローパスフィルタはレジスタ設定で ON ／ OFF 切り替え可能です。
・スライサには約 30mV のヒステリシスがついておりますので、ノイズによる誤動作を防止することが可能
です。ヒステリシスはレジスタ設定で ON ／ OFF 切り替え可能です。
・3 値同期信号にも対応しており、ペデスタルレベルで同期信号を切り出すことが可能です。
□シンクプロセッサ
シンクプロセッサでは、垂直同期分離、垂直タイミングの生成、同期信号の測定を行います。また、同期信
号の測定機能を利用した自動設定機能が利用可能です。
コピーガード信号にも対応可能です。
（１）垂直同期分離
コンポジットシンク（CSYNC）やシンクオングリーン信号（SOG）から、VSYNC を分離します。
（２）垂直タイミングの生成
・出力 VSYNC の生成
・PLL COAST 信号の生成
・クランプ COAST 信号の生成
・DE 抑制期間の生成
（３）同期信号の測定
・入力シンクタイプ判定（セパレートシンク／コンポジットシンク／シンクオングリーン／無入力）
・入力 HSYNC ／入力 VSYNC 極性判定
・3 値同期判定
・インターレース検出
・垂直総ライン数測定
・入力 VSYNC パルス幅測定
・水平周期測定（端子 CLAMP にリファレンスクロックを入力することが必要）
・入力同期信号変化監視
・入力 HSYNC 遷移監視
・シンクプロセッサによる割り込み要求出力
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THC7984_Rev.2.0_J
（４）自動設定機能（マニュアル設定に切り替えることも可能）
・自動出力イネーブル（信号入力時に出力イネーブルにする）
・入力ポート自動設定（信号入力が活性のポートを選択）
・同期信号形式自動設定（HSYNC ／ VSYNC 入力端子の選択）
・入力 HSYNC ／入力 VSYNC 極性自動設定
・出力 HSYNC ／出力 VSYNC 極性自動設定
・出力 VSYNC タイミング自動設定
・PLL COAST タイミング自動設定
□パワー制御
・レジスタ、または端子 RST の制御によりスタンバイ状態に設定することが可能です。
・スタンバイ状態ではアナログ回路のほとんどの部分がパワーダウンしますので、消費電力を低減すること
ができます。
・スタンバイ状態においても、SOG スライサやシンクプロセッサ、シリアルインターフェース等は動作しま
すので、信号の監視や測定などを行うことが可能です。
・端子 RST に High を入力するとスタンバイ状態になります。この端子を使用しない場合には抵抗でプルダウ
ンして下さい。
□リセット
・端子 RST が Low の状態で電源投入した場合にはパワーオンリセットがかかります。
・端子 RST を制御することでリセットをかけることも可能です。端子 RST を High から Low にトグルさせた
ときにリセットがかかります（マニュアルリセット）。すなわち、端子 RST によるスタンバイ状態を解除す
るときには必ずリセットがかかります。
・電源投入後、シリアルインターフェースにアクセスする前に、必ずリセットがかかっていることが必要で
す。端子 RST が Low の状態で電源投入してパワーオンリセットをかけるか、電源投入後に端子 RST を High
から Low にトグルさせてマニュアルリセットをかけて下さい。この端子を使用しない場合には抵抗でプルダ
ウンして下さい。
・リセット時には、レジスタには初期値が書き込まれます。これにより、リセット後には、出力ディセーブ
ル（Hi-Z）、デバイスはスタンバイモードになります。通常動作をする場合は、シリアルインターフェースを
用いて、出力イネーブル、パワーオンにレジスタ設定する必要があります。
・マニュアルリセットをかける場合には、端子 RST を High から Low にトグルさせた後、20us 以上 Low を保
持して下さい。
Min. 100ns
RST (Reset Signal)
VIH
* Reset Timing
VIL
Min. 20us
□デバイスアドレス
・2 線シリアルインターフェースのデバイスアドレス 7 ビットのうち下位１ビットは、リセット時に端子
VSOUT/A0 から取得されます。
端子 VSOUT を抵抗（10kΩ）でプルダウン：デバイスアドレスは 1001100 になります。
端子 VSOUT を抵抗（10kΩ）でプルアップ：デバイスアドレスは 1001101 になります。
・プルアップの場合は抵抗を VDD に接続して下さい。
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THC7984_Rev.2.0_J
■レジスタ
□レジスタの表記
アドレスは、先頭に ”R” を付けて、16 進数で表記します。　（例）R00　アドレス 00 番地のレジスタ
ビット位置は、”[ ]” を用いて表記します。　（例）R04[1:0]　アドレス 04 番地のビット 1、ビット 0
レジスタ値は、16 進数で表記する場合、末尾に ”h” を付けます。　（例）R01=18h
レジスタ値は、2 進数で表記する場合、末尾に ”b” を付けます。　（例）R04[1:0]=11b
レジスタ値は、10 進数で表記する場合、末尾に何も付けません。　（例）R15[7:0]=32
□レジスタの分類
＜レジスタの分類＞
表記
R/W
R
A
EVRC
分類
説明
Read/Write 設定・調整を行うためのレジスタ
Read Only 測定結果・監視結果が格納されるレジスタ
Auto
自動設定が可能なレジスタ
・自動設定イネーブルの場合はRead Onlyになり、自動設定されて
いる値が読み出せます。
・自動設定ディセーブルの場合はRead/Writeになり、マニュアルで
設定します。
Event
同期プロセッサで観測されたイベントの発生を記録するレジスタ
Recorder ・各種イベントが発生すると1がセットされます。
・1を書き込む動作によって値がクリアされます。
レジスタ
下記以外
R00, R2C～R30, R32～R34
R12[3], R12[1:0], R13[5],
R13[4], R13[2], R13[1],
R20[6:0], R21[5:0],
R22[6:0], R23[6:0]
R35
□デフォルト値
全レジスタはリセット（パワーオンリセット、端子 RST によるリセット）により、あらかじめ決められた
値（デフォルト値）がセットされます。
□負数の設定
負数を設定するレジスタは、2 の補数表現を用いて設定します。
＜負数の設定＞
設定内容
クランプレベルオフセット
出力HSYNC開始位置
出力VSYNC開始位置
Copyright©2013 THine Electronics, Inc.
レジスタ
R0C/R0D, R0E/R0F, R10/R11
R14
R20
8 / 45
設定範囲
-256～+255
-128～+127
-64～+63
THine Electronics, Inc.
THC7984_Rev.2.0_J
□レジスタマップ
Adress Bit R/W Default
Value
R 00 7 R
0
6 R
0
5 R
1
4 R
0
3 R
0
2 R
0
1 R
0
0 R
1
R 01 7
6
5
4 R/W
0
3 R/W
0
2 R/W
0
1 R/W
0
0 R/W
0
R 02 7
6 R/W
0
5 R/W
0
4 R/W
0
3 R/W
0
2 R/W
1
1 R/W
1
0 R/W
0
R 03 7 R/W
1
6 R/W
0
5 R/W
0
4 R/W
1
3 R/W
1
2 R/W
0
1 R/W
0
0 R/W
0
R 04 7 R/W
1
6 R/W
1
5 R/W
1
4 R/W
1
3 R/W
0
2 R/W
0
1 R/W
0
0 R/W
0
R 05 7
6
5 R/W
0
4 R/W
0
3 R/W
0
2 R/W
0
1 R/W
0
0 R/W
0
R 06 7
6
5
4
3
2 R/W
1
1 R/W
0
0 R/W
0
R 07 7 R/W
0
6 R/W
0
5 R/W
0
4 R/W
0
3 R/W
0
2 R/W
0
1 R/W
0
0 R/W
0
Function
Description
リビジョンコード
21hが読み出せる。
チップパワーオン
自動出力イネーブル（信号入力活性時に全出力イネーブルになる）
出力イネーブル（SOGOUT, IRQを除く）
SOGOUT出力イネーブル
Reserved
0: パワーダウン（スタンバイモード）　1: パワーオン（通常動作）
0: ディセーブル　1: イネーブル
0: ディセーブル　1: イネーブル
0: ディセーブル　1: イネーブル
0に設定して下さい
オーバーサンプリング
00b: 1x（通常動作）　01b: 2x　10b: 4x　11b: 8x
PLL逓倍率
水平総ピクセル数を設定する。
Reserved
VCO周波数レンジ
1に設定してください（デフォルト値）
00b: 1/8　01b: 1/4　10b: 1/2　11b: 1/1
チャージポンプ電流
000b: 50uA　001b: 100uA　010b: 150uA　011b: 250uA
100b: 350uA　101b: 500uA　110b: 750uA　111b: 1000uA
サンプリングクロック生成源
00b: 内部生成　01b: Reserved
10b: 外部入力（10～20MHz）　11b: 外部入力（20MHz～170MHz）
サンプリングクロック位相
64段階で調整が可能。
設定値を増やすごとにサンプリンクロックの位相がT/64（標準値）ずつ
遅い側にシフトする。
R-ch ゲイン
0.5倍から1.5倍まで2048段階で設定可能
設定値を大きくするとゲインが大きくなる。
ゲイン = (設定値+ 1024) / 2048
Copyright©2013 THine Electronics, Inc.
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THine Electronics, Inc.
THC7984_Rev.2.0_J
R 08
R 09
R 0A
R 0B
R 0C
R 0D
R 0E
R 0F
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
1
0
0
0
0
0
0
0
0
0
0
G-ch ゲイン
0.5倍から1.5倍まで2048段階で設定可能
設定値を大きくするとゲインが大きくなる。
ゲイン = (設定値+ 1024) / 2048
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
1
0
0
0
0
0
0
0
0
0
0
B-ch ゲイン
0.5倍から1.5倍まで2048段階で設定可能
設定値を大きくするとゲインが大きくなる。
ゲイン = (設定値+ 1024) / 2048
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
0
0
0
0
0
0
0
0
0
R-ch クランプレベルオフセット
設定値は2の補数で表現し、1LSB単位で設定する。
設定可能範囲: -256 ～+255
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
0
0
0
0
0
0
0
0
0
G-ch クランプレベルオフセット
設定値は2の補数で表現し、1LSB単位で設定する。
設定可能範囲: -256 ～+255
Copyright©2013 THine Electronics, Inc.
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THine Electronics, Inc.
THC7984_Rev.2.0_J
R 10
R 11
R 12
R 13
R 14
R 15
R 16
R 17
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
A
R/W
A
A
0
0
0
0
0
0
0
0
0
0
0
1
0
0
1
0
0
B-ch クランプレベルオフセット
設定値は2の補数で表現し、1LSB単位で設定する。
設定可能範囲: -256 ～+255
Reserved
Reserved
入力ポート自動設定イネーブル
Reserved
入力ポート選択
同期信号形式自動設定イネーブル
同期信号形式選択
0に設定して下さい
0に設定して下さい
0: ディセーブル　1: イネーブル
0に設定して下さい
0: ポート0　1: ポート1
0: ディセーブル　1: イネーブル
00b: Separate Sync　01b: Compite Sync
10b: Sync on Video（2値）　11b: Sync on Video（3値）
R/W
A
A
R/W
A
A
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
1
0
0
1
0
0
1
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
HSYNC・VSYNC入力極性自動設定イネーブル
HSYNC入力極性
VSYNC入力極性
HSYNC・VSYNC出力極性自動設定イネーブル
出力HSYNC（HSOUT）極性
出力VSYNC（VSOUT）極性
出力VSYNC（VSOUT）インターレースモードイネーブル
出力HSYNC（HO）開始位置（2の補数で設定する）
0: ディセーブル　1: イネーブル
0: Active-Low　1: Active-High
0: Active-Low　1: Active-High
0: ディセーブル　1: イネーブル（出力極性を入力極性と同じにする）
0: Active-Low　1: Active-High
0: Active-Low　1: Active-High
0: ディセーブル　1: イネーブル
入力HSYNCのリーディングエッジを基準に、1ピクセル単位で設定する。
設定可能範囲: -128～127
出力HSYNC（HO）パルス幅
1ピクセル単位で設定する。
設定可能範囲: 1～255　＊設定値が0の場合はHOは遷移しない。
R/W
R/W
R/W
R/W
R/W
0
1
0
1
0
PLL COAST信号生成源
PLL COAST/クランプCOAST信号入力極性（外部入力の場合に有効）
クランプパルス生成源
クランプパルス入力極性（外部入力の場合に有効）
クランプCOAST信号生成源
0: 内部生成　1: 外部入力
0: Active-Low　1: Active-High
0: 内部生成　1: 外部入力
0: Active-Low　1: Active-High
0: 内部生成　1: 外部入力
R/W
R/W
R/W
R/W
R/W
R/W
R/W
1
0
0
0
0
0
0
クランプパルス生成基準エッジ（ペデスタルクランプ・センタークランプ時）
R-ch クランプモード
0: 入力HSYNCのリーディングエッジ　1: 入力HSYNCのトレーリングエッジ
00b: ペデスタルクランプ　01b: センタークランプ
10b: Reserved　11b: 256クランプ
00b: ペデスタルクランプ　01b: センタークランプ
10b: Reserved　11b: 256クランプ
00b: ペデスタルクランプ　01b: センタークランプ
10b: Reserved　11b: 256クランプ
G-ch クランプモード
B-ch クランプモード
Copyright©2013 THine Electronics, Inc.
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THine Electronics, Inc.
THC7984_Rev.2.0_J
R 18
R 19
R 1A
R 1B
R 1C
R 1D
R 1E
R 1F
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
クランプパルス開始位置
クランプパルス生成基準エッジを基準に、1ピクセル単位で設定する。
クランプパルス幅
1ピクセル単位で設定する。
＊0に設定した場合はクランプパルスを生成しない。
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
1
1
0
0
1
0
0
0
0
0
1
1
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
0
1
0
1
0
0
0
1
0
0
1
0
SOGスライサヒステリシスイネーブル
SOG入力フィルタ
0: ディセーブル　1: イネーブル
00b: ディセーブル　01b: イネーブル
10b,11b: Reserved （デフォルト値からの変更が必要）
シンクチップレベルを基準に15mVから240mVを15mV単位で設定する。
0000b: 15mV　～　1111b: 240mV
R/W
R/W
R/W
R/W
R/W
R/W
R/W
0
0
1
0
0
1
1
SOGスライスレベル
SOGOUT出力極性
端子SOGOUT出力信号選択
0: Active-Low　1: Active-High
00b: Raw Hsync　01b: Regenerated Hsync
10b: Filtered Hsync　11b: Reserved
プリアンプバンド幅（Low Pass Filter）
出力フォーマット選択
Reserved
00b: 4:4:4出力　01b: 4:4:4DDR出力
10b: 4:2:2出力　11b: 4:2:2DDR出力
0: ディセーブル　1: イネーブル
00b: Pixel Clock　01b: 1/2x Pixel Clock（オーバーサンプリング時は不可）
10b: OSCクロック（約40MHz）　11b: Reserved
8段階で調整が可能
設定値を増やすごとに出力クロックの位相が45度（標準値）ずつ遅い側に
シフトする。
01bに設定して下さい（デフォルト値からの変更が必要）
RGB/YUVディジタルデータ出力電流強度
00b: Weak　01b: Medium　10b: Strong　11b: Very Strong
制御信号出力（SOGOUT/HSOUT/VSOUT/OEFIELD）電流強度
00b: Weak　01b: Medium　10b: Strong　11b: Very Strong
クロック出力電流強度
00b: Weak　01b: Medium　10b: Strong　11b: Very Strong
端子HSOUT出力信号選択
00b: HO　01b: Regenerated Hsync　10b: Raw Hsync　11b: Filtered HSYNC
端子VSOUT出力信号選択
00b: VO　01b: Regenerated Vsync　10b: Raw Vsync　11b: Filtered VSYNC
端子OEFIELD出力信号選択
000b: FO　001b: Regenerated Field　010b: DE　011b: IRQ
100b～111b: Reserved
FIELD(FO・Regenerated Field)出力極性
0: Odd Field＝Low/Even Field=High　1: Odd Field＝High/Even Field=Low
Reserved
Reserved
PLL HSYNC Filterイネーブル
HSYNC Filter Window幅
0に設定して下さい
0に設定して下さい
0: ディセーブル　1: イネーブル
HSYNC Filterで用いるFilter Windowの幅を設定する。
約±100ns～約±1600nsまで16段階で設定が可能
設定値を増やすごとにFilter Windowが±100nsずつ広くなる。
デフォルト値: ±400ns
4:2:2 デシメーション
出力クロック選択
出力クロック位相選択
Copyright©2013 THine Electronics, Inc.
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THine Electronics, Inc.
THC7984_Rev.2.0_J
R 20
R 21
R 22
R 23
R 24
R 25
R 26
R 27
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
R/W
A
A
A
A
A
A
A
1
0
0
0
0
0
0
0
出力VSYNCタイミング自動設定イネーブル　＊Raw VSYNCを除く
出力VSYNC（VO・Regenerated VSYNC）開始位置
0: ディセーブル　1: イネーブル
設定値は2の補数で表現し、入力VSYNCのリーディングエッジを基準に、
1ライン単位で設定する。
設定可能範囲: -64～+63
A
A
A
A
A
A
R/W
A
A
A
A
A
A
A
0
0
0
0
0
0
1
0
0
0
0
0
0
0
出力VSYNC（VO・Regenerated VSYNC）パルス幅
1ライン単位で設定する。
設定可能範囲: 1～63　＊設定値が0の場合はVSOUTは遷移しない。
PLL COAST信号タイミング自動設定イネーブル
PLL Pre-Coast　（PLL COAST期間の開始位置設定）
＊PLL COAST期間は、PLLは自走する。
0: ディセーブル　1: イネーブル
入力VSYNCのリーディングエッジを基準に、1ライン単位で設定する。
設定可能範囲: 0～127
A
A
A
A
A
A
A
0
0
0
0
0
0
1
PLL Post-Coast　（PLL COAST期間の終了位置設定）
＊PLL COAST期間は、PLLは自走する。
入力VSYNCのリーディングエッジを基準に、1ライン単位で設定する。
設定可能範囲: 0～127
R/W
R/W
R/W
R/W
R/W
R/W
R/W
0
0
0
0
1
1
0
Clamp Pre-Coast　（クランプCOAST期間の開始位置設定）
＊クランプCOAST期間は、クランプ動作を停止する。
入力VSYNCのリーディングエッジを基準に、1ライン単位で設定する。
設定可能範囲: 0～127
R/W
R/W
R/W
R/W
R/W
R/W
R/W
0
0
1
0
1
0
0
Clamp Post-Coast　（クランプCOAST期間の終了位置設定）
＊クランプCOAST期間は、クランプ動作を停止する。
入力VSYNCのリーディングエッジを基準に、1ライン単位で設定する。
設定可能範囲: 0～127
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
0
0
0
1
0
1
1
1
0
0
0
0
DE開始位置
入力HSYNCのリーディングエッジを基準とし、1ピクセル単位で設定する。
設定可能範囲: 0～4095
＊DE開始位置＋DEパルス幅がPLL逓倍率以上だとDEは遷移しない。
Copyright©2013 THine Electronics, Inc.
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THine Electronics, Inc.
THC7984_Rev.2.0_J
R 28
R 29
R 2A
R 2B
R 2C
R 2D
R 2E
R 2F
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
0
1
0
1
0
0
0
0
0
0
0
0
DEパルス幅
1ピクセル単位で設定する。
設定可能範囲: 0～4095
＊DE開始位置＋DEパルス幅がPLL逓倍率以上だとDEは遷移しない。
R/W
R/W
R/W
R/W
R/W
R/W
R/W
0
0
0
0
0
0
1
Vブランク期間フロントポーチ　（DE抑制期間開始位置）
VO開始位置を基準に１ライン単位で設定する。
設定可能範囲: 0～127
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R
R
R
R
R
R
R
R
0
1
0
0
1
1
0
1
1
1
1
1
1
1
1
Vブランク期間バックポーチ　（DE抑制期間終了位置）
VO終了位置を基準に１ライン単位で設定する。
設定可能範囲: 0～127
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
入力VSYNC極性判定結果
入力HSYNC極性判定結果
Sync on Video 2値/3値判定結果
インターレース検出結果
垂直総ライン数測定結果
Reserved
Reserved
ポート1入力シンクタイプ判定結果
00b: Separate Sync　01b: Composite Sync
10b: Sync on Video　11b: No Signal
00b: Separate Sync　01b: Composite Sync
10b: Sync on Video　11b: No Signal
ポート0入力シンクタイプ判定結果
Copyright©2013 THine Electronics, Inc.
0: Active-Low　1: Active-High
0: Active-Low　1: Active-High
0: 2値　1: 3値
0: ノンインターレース　1: インターレース
垂直総ライン数を1/4ライン単位で測定した結果が読み出せる。
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THC7984_Rev.2.0_J
R 30
R 31
R 32
R 33
R 34
R 35
R 36
R 37
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
R
R
R
R
R
R
R
R
0
0
0
0
0
0
0
0
入力VSYNCパルス幅測定結果
入力VSYNCパルス幅を1/4ライン単位で測定した結果が読み出せる。
R/W
R/W
R/W
0
0
1
Reserved
外部REFCLK入力イネーブル　＊水平周期測定が利用可能になります
水平周期測定停止　*測定結果を読み出す場合は測定を停止して下さい。
0に設定して下さい
0：ディセーブル　1：イネーブル
0：停止　1：測定
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
R
EVRC
EVRC
EVRC
EVRC
EVRC
EVRC
EVRC
EVRC
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
1
0
1
1
水平周期測定結果
水平周期100ラインの期間を外部REFCLKでカウントした値が読み出せる。
＊水平周期および水平周波数は以下の式によって算出する。
水平周期（us）=測定結果/(100*ｆREFCLK)
水平周波数（kHz）＝ｆREFCLK*10^5/測定結果
fREFCLK: REFCLK周波数（MHz）
同期信号有効フラグ
Reserved
Reserved
ポート1入力シンクタイプ変化監視
ポート0入力シンクタイプ変化監視
入力信号変化監視
HSYNCスーパーバイザー「遷移欠損」判定結果
HSYNCスーパーバイザー「余剰遷移」判定結果
イベントレコーダ（R35[7]）による割り込み要求イネーブル
Reserved
Reserved
イベントレコーダ（R35[4]）による割り込み要求イネーブル
イベントレコーダ（R35[3]）による割り込み要求イネーブル
イベントレコーダ（R35[2]）による割り込み要求イネーブル
イベントレコーダ（R35[1]）による割り込み要求イネーブル
イベントレコーダ（R35[0]）による割り込み要求イネーブル
入力信号変化監視～垂直総ライン数スレッショルド
0：未検出　1：検出
0：未検出　1：検出
0：未検出　1：検出
0：未検出　1：検出
0：未検出　1：検出
0：未検出　1：検出
0：ディセーブル　1：イネーブル
0に設定して下さい
0に設定して下さい
0：ディセーブル　1：イネーブル
0：ディセーブル　1：イネーブル
0：ディセーブル　1：イネーブル
0：ディセーブル　1：イネーブル
0：ディセーブル　1：イネーブル
000b:0.5ライン　001b: 1ライン　010b: 2ライン　011b: 4ライン
100b: 8ライン　101b:16ライン　110b:32ライン　111b:監視しない
入力信号変化監視～VSYNCアクティブ期間スレッショルド
00b: 0.5ライン　01b: 1ライン　10b: 4ライン　11b: 監視しない
入力信号変化監視～水平周期変化スレッショルド
000b: 8　001b: 16　010b: 32　011b: 64
100b: 128　101b: 256　110b: 512　111b:監視しない
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■同期信号フロー
< Sync Processing Block Diagram >
R12[3]+R12[1:0]
1/2 x Pixel Clock
R1F[4]
R1C[4:3]
HSYNC0
HSYNC1
MUX
HSYNC
Filter
POL
MUX
DATACK
Pixel Clock
R13[5]
MUX
PLL
PLL COAST
External Clock
Filterd HSYNC
SOGOUT
Raw HSYNC
CSYNC
MUX
POL
R1B[7]
R1B[6:5]
Internal
Oscillator
3-level Sliced SOGIN
Regenerated HSYNC
Internal Oscillator Clock
2-level Sliced SOGIN1
2-level Sliced SOGIN0
Regenerated HSYNC
R1E[7:6]
HO
Sync
Processor
SOGIN0
Raw HSYNC
MUX
POL
Filtered HSYNC
SOG
Slicer
SOGIN1
R1E[5:4]
VO
R13[1]
VSOUT
Regenerated VSYNC
Raw VSYNC
R12[3]+R12[1:0]
VSYNC0
HSOUT
R13[2]
POL
MUX
Filtered VSYNC
R13[4]
VSYNC1
MUX
R1E[0]
POL
Regenerated FIELD
POL
CSYNC
R1E[0]
POL
External REFCLK
DE
IRQ
Internal Clamp Pulse
R31[1]
R1E[3:1]
O/E FIELD
FO
MUX
R16[2]
R16[1]
CLAMP
DEMUX
POL
MUX
Clamp Pulse
External Clamp Pulse
R16[0]
Internal Clamp COAST
MUX
R04[1:0]
R16[3]
POL
POL
Polarity Select
MUX
Multiplexer
DEMUX
Demultiplexer
Clamp COAST
External COAST
R16[4]
DEMUX
MUX
EXTCLK/COAST
PLL COAST
Internal PLL COAST
External Clock
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■レジスタ機能説明
R00　リビジョンコード　21h が読み出せます。
R01[4]　チップパワーオン
1 に設定すると全回路ブロックがパワーオンし、通常動作が可能です。
0 に設定するとスタンバイモードになり、同期信号の監視に必要な回路以外はパワーダウンします。
端子 RST を用いることでスタンバイモードに設定することも可能です。
< Power Control >
R01[4]
RST-pin
Status
ADC/PLL
1
1
0
0
Low
High
Low
High
Normal Operation
Stand-by
Stand-by
Stand-by
Power-On
Power-Down
Power-Down
Power-Down
Serial
Interface
Power-On
Power-On
Power-On
Power-On
SOG
Slicer
Power-On
Power-On
Power-On
Power-On
Sync
Processor
Power-On
Power-On
Power-On
Power-On
＊スタンバイモード時には、端子 SOGOUT、SDA を除く出力端子はディセーブル（Hi-Z）になります。
R01[3]　自動出力イネーブル
1 に設定すると、入力信号が活性と判定されたときに、SOGOUT を除く出力イネーブル（R01[2]）と
SOGOUT 出力イネーブル（R01[1]）の設定に関わらず全出力端子がイネーブルになります。入力信号の活性
判定はシンクプロセッサにより行われます。
出力端子：RED<9:0>, GREEN<9:0>, BLUE<9:0>, DATACK, SOGOUT, HSOUT, VSOUT, O/E FIELD
R01[2]　出力イネーブル（SOGOUT を除く）
1 に設定すると、SOGOUT を除く出力端子がイネーブルになります。
R01[1]　SOGOUT 出力イネーブル
1 に設定すると、端子 SOGOUT がイネーブルになります。
< Output Control >
R01[3] R01[2] R01[1]
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
Input
Signal
Inactive
Active
Inactive
Active
Inactive
Active
Inactive
Active
Inactive
Active
Inactive
Active
Inactive
Active
Inactive
Active
Output Signal
except
SOGOUT
Disable
Disable
Disable
Disable
Enable
Enable
Enable
Enable
Disable
Enable
Disable
Enable
Enable
Enable
Enable
Enable
SOGOUT
Disable
Disable
Enable
Enable
Disable
Disable
Enable
Enable
Disable
Enable
Enable
Enable
Disable
Enable
Enable
Enable
＊出力ディセーブル時には、出力端子は Hi-Z になります。
＊端子 SDA は常に出力イネーブルです。
R01[0]　Reserved　＊ 0 に設定して下さい（デフォルト値：0）
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R02[6:5]　オーバーサンプリング
ピクセルレート以上のサンプリングクロックを用いて A/D 変換を行い、ディジタルフィルタ（デシメー
ションフィルタ）でダウンサンプリングして出力します。
オーバーサンプリングに設定する場合、PLL 逓倍率（R02[4:0]/R03[7:0]）
、チャージポンプ電流（R04[4:2]）
の変更は不要ですが、VCO 周波数レンジ（R04[6:5]）を変更する必要があります。オーバーンサンプリング
倍率設定を 1 段階上げるごとに、VCO 周波数レンジ設定値を 1 段階上げてください。
00b: 通常動作（オーバーサンプリングなし）
01b: 2 倍オーバーサンプリング
10b: 4 倍オーバーサンプリング
11b: 8 倍オーバーサンプリング
（例）480i の場合（HSYNC 周波数：15.75kHz/Pixel Clock：13.51MHz）
Oversampling(R02[6:5])　VCO Range(R04[6:5])　Charge Pump(R04[4:2])
1x(00b)　1/8(00b)　250uA(011b)
2x(01b)　1/4(01b)　250uA(011b)
4x(10b)　1/2(10b)　250uA(011b)
8x(11b)　1/1(11b)　250uA(011b)
＊ 4:4:4DDR 出力（R1C[7:6]=01b）または 4:2:2DDR 出力（R1C[7:6]=11b）の場合は、オーバーサンプリング
の機能を利用できません。
＊デバイス内部における PLL 逓倍率が 8191 を超えないように設定してください。
デバイス内部における PLL 逓倍率＝ PLL 逓倍率設定×オーバーサンプリング倍率設定
＊サンプリング周波数が 170MHz を超えないように設定してください。
サンプリング周波数＝入力 HSYNC 周波数× PLL 逓倍率設定×オーバーサンプリング倍率設定
＊オーバーサンプリング倍率設定を切り替えても出力クロック周波数、出力データレートは変化しません。
＊オーバーサンプリング倍率設定に応じてデータ出力のレイテンシーは変化します。
R02[4:0]/R03[7:0]　PLL 逓倍率
内蔵 PLL で入力 HSYNC よりサンプリングクロックを生成します。
入力信号に応じて水平総ピクセル数を設定して下さい。
＊サンプリングクロックを端子 EXTCLK/COAST より入力する場合（R04[1:0]=10b または 11b）は、PLL 逓
倍率の設定は不要です。
R04[7]　Reserved　＊ 1 に設定して下さい（デフォルト値：1）
R04[6:5]　VCO 周波数レンジ「PLL 推奨設定」に従って設定して下さい。
R04[4:2]　チャージポンプ電流「PLL 推奨設定」に従って設定して下さい。
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R04[1:0]　サンプリングクロック生成源
内蔵 PLL で入力 HSYNC よりサンプリングクロックを生成する場合には、00b に設定して下さい。
端子 EXTCLK/COAST よりサンプリングクロックを入力する場合には、クロック周波数が 10 ～ 20MHz のと
きは 10b、20 ～ 170MHz のときは 11b に設定して下さい。
＊サンプリングクロックが外部入力の場合 (R04[1:0]=10b または 11b) でも「PLL 推奨設定」を設定すること
が必要です。
＊サンプリングクロックが外部入力の場合 (R04[1:0]=10b または 11b)、PLL COAST・クランプ COAST 信号
を外部入力（R16[4]=1・R16[0]=1）にすることはできません。
< Recommended PLL Settings >
Hsync
[kHz]
480i
480p
720p
1080i
1080p
VGA-60
VGA-72
VGA-75
VGA-85
SVGA-56
SVGA-60
SVGA-72
SVGA-75
SVGA-85
XGA-60
XGA-70
XGA-75
XGA-80
XGA-85
SXGA-60
SXGA-75
SXGA-85
UXGA-60
15.750
31.469
45.000
33.750
67.500
31.479
37.861
37.500
43.269
35.156
37.879
48.077
46.875
53.674
48.363
56.476
60.023
64.000
68.677
63.981
79.976
91.146
75.000
Pixel
Rate
[MHz]
13.51
27.00
74.25
74.25
148.50
25.18
31.50
31.50
36.00
36.00
40.00
50.00
49.50
56.25
65.00
75.00
78.75
85.50
94.50
108.00
135.00
157.50
162.00
PLL
Divider
R02/R03
858
858
1650
2200
2200
800
832
840
832
1024
1056
1040
1056
1048
1344
1328
1312
1336
1376
1688
1688
1728
2160
Sampling Clock: Internal
R04[6:5] R04[4:2] R04[1:0]
00
01
10
10
11
01
01
01
01
01
01
10
10
10
10
10
10
11
11
11
11
11
11
011
011
101
100
101
011
100
100
101
100
101
100
100
100
100
101
101
011
100
100
101
101
101
00
00
00
00
00
00
00
00
00
00
00
00
00
00
00
00
00
00
00
00
00
00
00
Sampling Clock: External
R04
8C
AC
D4
D0
F4
AC
B0
B0
B4
B0
B4
D0
D0
D0
D0
D4
D4
EC
F0
F0
F4
F4
F4
R04[6:5] R04[4:2] R04[1:0]
00
01
10
10
11
01
01
01
01
01
01
10
10
10
10
10
10
11
11
11
11
11
11
000
000
000
000
000
000
000
000
000
000
000
000
000
000
000
000
000
000
000
000
000
000
000
10
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
11
R04
82
A3
C3
C3
E3
A3
A3
A3
A3
A3
A3
C3
C3
C3
C3
C3
C3
E3
E3
E3
E3
E3
E3
＊上記以外の設定に関しては、別途資料をご参照下さい。
R05[5:0] サンプリングクロック位相
サンプリングクロックの位相を 64 段階で調整します。設定値を増やすごとにサンプリンクロックの位相が
T/64 ずつ遅い側にシフトします。
＊サンプリングクロックが外部入力（R04[1:0]=10b または 11b）の場合でも位相調整が可能です。
R06[2:0]/R07[7:0]　R-ch ゲイン　（Pr-ch）
R08[2:0]/R09[7:0]　G-ch ゲイン　（Y-ch）
R0A[2:0]/R0B[7:0]　B-ch ゲイン　（Pb-ch）
0.5 倍から 1.5 倍まで 2048 段階で設定が可能です。設定値を大きくするとゲインが大きくなります。
ゲイン = ( 設定値 + 1024) / 2048
ADC 入力フルスケールは 0.7Vpp（標準値）ですので、ゲインは [0.7 ／映像信号レベル *] に設定します。
* 同期信号を含まない信号レベル（Vpp）
（例）
映像信号レベル：0.5Vpp　ゲイン＝ 0.7/0.5 ＝ 1.4　ゲイン設定＝ 1843
映像信号レベル：0.7Vpp　ゲイン＝ 0.7/0.7 ＝ 1　ゲイン設定＝ 1024
映像信号レベル：1.0Vpp　ゲイン＝ 0.7/1.0 ＝ 0.7　ゲイン設定＝ 410
＊コントラストを調整する目的においては、必ずしも上記のとおりに設定する必要はありません。ゲインを
大きくするとコントラストが大きくなります。
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R0C[0]/R0D[7:0]　R-ch クランプレベルオフセット　（Pr-ch）
R0E[0]/R0F[7:0]　G-ch クランプレベルオフセット　（Y-ch）
R10[0]/R11[7:0]　B-ch クランプレベルオフセット　（Pb-ch）
クランプは、映像信号の DC レベル再生を行います。クランプモードとして、ペデスタルクランプ・セン
タークランプ・256 レベルクランプが選択できます（R17[5:4]/R17[3:2]/R17[1:0]）。
クランプレベルオフセットにより、クランプレベルに 1LSB 単位でオフセットを与えることができます。設
定値は 2 の補数で表現し、-256 ～ +255 の範囲で設定します。
< Clamp Level Offset >
1023
Clamp Level Offset = 0
Clamp Level Offset > 0
Clamp Level Offset < 0
Output Code
(Pedestal Clamp)
0
Clamp Level Offset
1023
Clamp Level Offset = 0
Clamp Level Offset > 0
Clamp Level Offset < 0
Output Code 512
(Center Clamp)
0
Clamp Level Offset
1023
Clamp Level Offset = 0
Clamp Level Offset > 0
Clamp Level Offset < 0
Output Code
(256-level Clamp)
256
0
Clamp Level Offset
R12[7:6]　Reserved　＊ 00b に設定して下さい（デフォルト値：00b）
R12[5]　入力ポート自動設定イネーブル
1 に設定すると入力ポート選択（R12[3]）が自動設定されます。
自動設定ではシンクプロセッサの入力シンクタイプ判定結果（R2C[3:2]/R2C[1:0]）をもとに、以下の規則に
従って活性なポートを選択します。
・選択しているポートが活性である場合、もう一方のポートが活性になってもポートを切り替えない。
・両方のポートが活性である状態から、選択しているポートが不活性になった場合、もう一方のポートに切
り替える。
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R12[4]　Reserved　＊ 0 に設定して下さい（デフォルト値：0）
R12[3]　入力ポート選択
0 に設定するとポート 0 が選択されます。
ポート 0：HSYNC0・VSYNC0・RAIN0・GAIN0・SOGIN0・BAIN0
1 に設定するとポート 1 が選択されます。
ポート 1：HSYNC1・VSYNC1・RAIN1・GAIN1・SOGIN1・BAIN1
R12[2]　同期信号形式自動設定イネーブル
1 に設定すると同期信号形式選択（R12[1:0]）が自動設定されます。
自動設定ではシンクプロセッサの入力信号判定結果（R2C[3:2]/R2C[1:0]/R2D[0]）をもとに、入力されている
同期信号の形式を選択します。
R12[1:0]　同期信号形式選択
入力されている同期信号の形式を選択します。
入力ポート選択（R12[3]）と同期信号形式選択（R12[1:0]）の組み合わせにより、HSYNC と VSYNC の入力
端子が選択されます。
< Input Port / Sync Type >
HSYNC
Input P in
HSYNC0
HSYNC0
VSYNC
In pu t P in
VSYNC0
HSYNC0
S ync on V ide o
(2- le ve l)
S O G IN 0
S O G IN 0
1 1b
S ync on V ide o
(3- le ve l)
S O G IN 0 *
S O G IN 0*
P ort-1
P ort-1
0 0b
0 1b
S eparate S ync
C om posite S ync
HSYNC1
HSYNC1
VSYNC1
HSYNC1
1
P ort-1
1 0b
S ync on V ide o
(2- le ve l)
S O G IN 1
S O G IN 1
1
P ort-1
1 1b
S ync on V ide o
(3- le ve l)
S O G IN 1 *
S O G IN 1*
R 12 [3]
Input P ort
R 12 [1:0 ]
S ync T ype
0
0
P ort-0
P ort-0
0 0b
0 1b
S eparate S ync
C om posite S ync
0
P ort-0
1 0b
0
P ort-0
1
1
＊ 3 値スライス（ペデスタルスライス）されます。
R13[6]　入力 HSYNC・入力 VSYNC 極性自動設定イネーブル
1 に設定すると入力 HSYNC 極性（R13[5]）および入力 VSYNC 極性（R13[4]）が自動設定されます。
自動設定ではシンクプロセッサの入力 HSYNC 極性判定結果（R2C[1]）および入力 VSYNC 極性判定結果
（R2C[2]）をもとに、入力極性を選択します。
R13[5]　入力 HSYNC 極性
入力されている HSYNC の極性は必ず正しく選択する必要があります。
入力極性が Active-Low の場合には、0 に設定して下さい。
入力極性が Active-High の場合には、1 に設定して下さい。
＊同期信号形式が、"Sync on Video (3 値 )" の場合には、0 に設定して下さい。
R13[4]　入力 VSYNC 極性
入力されている VSYNC の極性は必ず正しく選択する必要があります。
入力極性が Active-Low の場合には、0 に設定して下さい。
入力極性が Active-High の場合には、1 に設定して下さい。
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R13[3]　出力 HSYNC・出力 VSYNC 極性自動設定イネーブル
1 に設定すると出力 HSYNC 極性（R13[2]）および出力 VSYNC 極性（R13[1]）を入力極性と同じなるように
自動設定します。
自動設定ではシンクプロセッサの入力 HSYNC 極性判定結果（R2D[1]）および入力 VSYNC 極性判定結果
（R2D[2]）をもとに、出力極性を選択します。
R13[2]　出力 HSYNC 極性
端子 HSOUT から出力する HSYNC の出力極性を選択します。
0 に設定すると、出力極性が Active-Low になります。
1 に設定すると、出力極性が Active-High になります。
＊端子 HSOUT から出力可能な HSYNC（HO・Regenerated HSYNC）の極性が選択されます。
R13[1]　出力 VSYNC 極性
端子 VSOUT から出力する VSYNC の出力極性を選択します。
0 に設定すると、出力極性が Active-Low になります。
1 に設定すると、出力極性が Active-High になります。
＊端子 VSOUT から出力可能な VSYNC（VO・Regenerated VSYNC・Raw VSYNC）の極性が選択されます。
R13[0]　出力 VSYNC インターレースモード
端子 VSOUT から出力する VSYNC（VO・Regenerated VSYNC）の、インターレース時における動作モード
を選択します。
1 に設定すると、インターレース信号で ODD フィールドから EVEN フィールドに切り替わるときに、出力
VSYNC（VO・Regenerated VSYNC）が水平サイクルの中央で遷移します。
0 に設定すると、出力 VSYNC は水平サイクルの開始位置でのみ遷移します。よって、インターレース信号
入力時には、フィールドによって出力 VSYNC に含まれる含まれるライン数が 1 だけ変化します。
＊端子 VSOUT から出力可能な VO および Regenerated VSYNC の動作モードが選択されます（Raw VSYNC
は影響を受けません）。
＊ノンインターレース入力時（判定結果 R2E[7]=0）のときは、出力 VSYNC は水平サイクルの開始位置での
み遷移します（R13[0]=0 と 1 で同じ動作をします）。
< VSOUT Interlace Mode >
EVEN Field -> ODD Field
Horizontal Cycle
Input Sync
VSOUT (R13[0]=1)
VSOUT (R13[0]=0)
ODD Field -> EVEN Field
Horizontal Cycle
Input Sync
VSOUT (R13[0]=1)
VSOUT (R13[0]=0)
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R14[7:0]　出力 HSYNC（HO）開始位置
端子 HSOUT から出力可能な HO の開始位置を入力 HYSYNC のリーディングエッジ（3 値同期信号の場合は
正極性パルスのリーディングエッジ）を基準に、1 ピクセル単位で設定します。設定値は 2 の補数で表現
し、-128 ～ +127 の範囲で設定します。
＊サンプリングクロックが外部入力の場合 (R04[1:0]=10b または 11b) の場合は、負数の設定は行わないで下
さい。
R15[7:0]　出力 HSYNC（HO）パルス幅
端子 HSOUT から出力可能な HO のパルス幅を 1 ピクセル単位で設定します。
< HO Start Position / Pulse Width >
HSYNC / CSYNC / Sync on Video (2-level)
Input HSYNC
Start Position
HO (Start Position < 0)
Pulse Width
HO (Start Position > 0)
Start Position
Sync on Video (3-level)
Input HSYNC
Start Position
HO (Start Position < 0)
Pulse Width
HO (Start Position > 0)
Start Position
R16[4]　PLL COAST 信号生成源
等化パルスやコピーガード信号等で、PLL によるサンプリングクロック生成を乱す信号が含まれる期間は
PLL を自走させることが必要な場合があります。PLL COAST 信号は、PLL を自走させる信号です。
0 に設定した場合は、PLL COAST 信号はデバイス内部で生成されます。
1 に設定した場合は、PLL COAST 信号を端子 COAST に入力して下さい。
＊ PLL COAST 信号を内部生成する場合は、自動設定モード（R22[7]）が利用可能です。
R16[3]　PLL COAST 信号入力極性
PLL COAST 信号を外部入力する場合（R16[4]=1）の、入力極性を選択します。
0 に設定すると、入力極性が Active-Low になります（端子 COAST=Low で自走）
。
1 に設定すると、入力極性が Active-High になります（端子 COAST=High で自走）。
R16[2]　クランプパルス生成源
クランプのタイミング信号であるクランプパルスの生成源の選択を行います。
0 に設定した場合は、クランプパルスはデバイス内部で生成されます。
1 に設定した場合は、クランプパルスを端子 CLAMP に入力して下さい。
R16[1]　クランプパルス入力極性
クランプパルスを外部入力する場合（R16[2]=1）の入力極性を選択します。
0 に設定すると、入力極性が Active-Low になります。
1 に設定すると、入力極性が Active-High になります。
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R16[0]　クランプ抑制信号生成源
コピーガード信号等で、クランプを乱す信号が含まれる期間はクランプを停止させることが必要な場合があ
ります。クランプ COAST 信号は、クランプを停止させる信号です。
0 に設定した場合は、クランプ COAST 信号はデバイス内部で生成されます。
1 に設定した場合は、クランプ COAST 信号を端子 COAST に入力して下さい。
R17[6]　クランプパルス生成基準エッジ
クランプパルスのタイミング設定は入力 HSYNC を基準にします。基準とする入力 HSYNC のエッジを選択
します。
0 に設定すると、入力 HSYNC のリーディングエッジを基準とします。
1 に設定すると、入力 HSYNC のトレーリングエッジを基準とします。
＊ 3 値同期信号の場合は、正極性パルスのリーディングエッジ・トレーリングエッジを基準にします。
R17[5:4]　R-ch クランプモード　（Pr-ch）
R17[3:2]　G-ch クランプモード　（Y-ch）
R17[1:0]　B-ch クランプモード　（Pb-ch）
クランプモードとして、ペデスタルクランプ・センタークランプ・256 レベルクランプが選択できます。
00b: ペデスタルクランプ　RGB や Y（輝度信号）用で、クランプレベルの出力コードが 0 になるようにク
ランプします（クランプレベルオフセット設定が 0 の場合）
。オフセットキャンセルにより、クランプレベ
ルのデバイスごとのばらつきをキャンセルします。
01b: センタークランプ　Pb・Pr（色差信号）用で、クランプレベルの出力コードが 512 になるようにクラン
プします（クランプレベルオフセット設定が 0 の場合）
。オフセットキャンセルにより、クランプレベルの
デバイスごとのばらつきをキャンセルします。
10b: Reserved
11b: 256 レベルクランプ　クランプレベルの出力コードが 256 になるようにクランプします（クランプレベ
ルオフセットが 0 の場合）。オフセットキャンセルにより、クランプレベルのデバイスごとのばらつきを
キャンセルします。
＊ペデスタルクランプ（R17[5:4], R17[3:2], R17[1:0]=00b）で、クランプパルスをシンク部分に設定すること
で、シンクチップをクランプすることができます。
R18[7:0]　クランプパルス開始位置
クランプパルスの開始位置をクランプパルス生成基準エッジ（R17[6] で選択）を基準に、1 ピクセル単位で
設定します。
R19[7:0]　クランプパルス幅
クランプパルス幅を 1 ピクセル単位で設定します。
＊ 0 に設定した場合はクランプパルスを生成しません。
＊クランプオフセットキャンセルはクランプパルスから 16 ピクセル後に完了しますので、クランプパルス
の終了位置（R18[7:0]+R19[7:0]）がアクティブビデオ期間より 16 ピクセル以上手前になるように設定して
下さい。
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< Clamp Pulse Start Position / Pulse Width >
HSYNC / CSYNC / Sync on Video (2-level)
Input HSYNC
Start Position
Clamp Pulse (R17[6]=0)
Start Position
Clamp Pulse (R17[6]=1)
Pulse Width
Sync on Video (3-level)
Input HSYNC
Start Position
Clamp Pulse (R17[6]=0)
Start Position
Clamp Pulse (R17[6]=1)
Pulse Width
R1A[6]　SOG スライサヒステリシスイネーブル
1 に設定すると、SOG スライサに約 30mV のヒステリシスがつきます。
R1A[5:4]　SOG 入力フィルタ
SOG 入力のノイズやリンギング等をフィルタするために内蔵しているローパスフィルタの OFF/ON を設定
します。
00b: OFF（スルー）
01b: ON
10b,11b: Reserved
＊デフォルト値は 10b（Reserved）ですので、00b（OFF）または 01b（ON）に設定を変更して下さい。
R1A[3:0]　SOG スライスレベル
入力されている同期信号の形式が Sync on Video（Sync on Green）の場合は、SOGIN0 または SOGIN1 に入力
された信号の最低レベル（シンクチップ）から、R1A[3:0] で設定されるスライスレベルで同期信号を切り出
します。
SOG スライスレベルは、15mV ～ 240mV の範囲で、15mV ステップで設定が可能です。
＊ SOG スライスレベルは 3 以上に設定して下さい。
< SOG Slicer >
SOG Slice Level (R1A[3:0])
Sync on Video
Extracted Sync
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<2-Level Slice / 3-Level Slice>
Sync on Video (2-Level)
Sync on Video
Sliced at SOG Slice Level (R1A[3:0])
Extracted Sync
Sync on Video (3-Level)
Sliced at Pedestal Level
Sync on Video
Extracted Sync
＊ 3 値同期信号入力時に入力同期信号形式を Sync on Video（2 値）に設定した場合（R12[1:0]=10b）は、
SOG スライスレベルでスライスされます。
R1B[7]　SOGOUT 出力極性
端子 SOGOUT から出力する信号の極性を選択します。
0 に設定すると、出力極性が Active-Low になります。
1 に設定すると、出力極性が Active-High になります。
＊端子 SOGOUT から出力可能な信号（Raw HSYNC・Regenerated HSYNC・Filtered HSYNC）の極性が選択
されます。
R1B[6:5]　端子 SOGOUT 出力信号選択
端子 SOGOUT から出力する信号を選択します。選択可能な信号のもとになる入力 HSYNC は、入力ポート
選択（R12[3]）および同期信号形式選択（R12[1:0]）の組み合わせによって決まります。
00b: Raw HSYNC　入力 HSYNC をそのまま出力します。。
01b: Regenerated HSYNC　Raw HSYNC から内部オシレータ（約 40MHz）を用いて生成された HSYNC です。
内部オシレータ数サイクル分のジッタを持ちます。
10b: Filtered HSYNC　HSYNC Filter（R1F[3:0]）により、Raw HSYNC から水平サイクルと関係のない余分な
パルスを取り除いた信号です。
11b: Reserved
< Output Signal from SOGOUT>
Horizontal Period
Input HSYNC
Raw HSYNC
Regenerated HSYNC
Filtered HSYNC
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R1B[4:0]　ビデオフィルタカットオフ周波数
コンポーネントビデオ入力（YPbPr）用のアンチエイリアスフィルタとして 5 次のローパスフィルタを内蔵し
ており、カットオフ周波数を 6 ～ 92MHz の範囲において 24 段階でレジスタ設定可能です。
また、PC 入力（RGB）用のノイズ、グリッチフィルタ用として 2 次のローパスフィルタを内蔵しており、
カットオフ周波数を 4 段階（40MHz ／ 90MHz ／ 170MHz ／ 310MHz）でレジスタ設定可能です。
< Preamp Bandwidth>
Analog Input
Video Filter Output (ADC Input)
< Cutoff Frequency >
Dec
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
R1B[4:0]
Binary
0 0 0 0
0 0 0 0
0 0 0 1
0 0 0 1
0 0 1 0
0 0 1 0
0 0 1 1
0 0 1 1
0 1 0 0
0 1 0 0
0 1 0 1
0 1 0 1
0 1 1 0
0 1 1 0
0 1 1 1
0 1 1 1
fc
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
Note
6MHz
7MHz
8MHz
9MHz
10MHz
11MHz
12MHz
13.5MHz
15MHz
18MHz
21MHz
24MHz
27MHz
30MHz
33MHz
36MHz
5th-order LPF
for Component Video
Dec
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
R1B[4:0]
Binary
1 0 0 0
1 0 0 0
1 0 0 1
1 0 0 1
1 0 1 0
1 0 1 0
1 0 1 1
1 0 1 1
1 1 0 0
1 1 0 0
1 1 0 1
1 1 0 1
1 1 1 0
1 1 1 0
1 1 1 1
1 1 1 1
fc
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
39MHz
42MHz
46MHz
52MHz
58MHz
66MHz
78MHz
92MHz
40MHz
90MHz
170MHz
310MHz
Note
5th-order LPF
for Component Video
2nd-order LPF
for PC
Reserved
Reserved
Reserved
Reserved
＊設定例
コンポーネントビデオ入力：サンプリング周波数の 0.5 倍程度のカットオフ周波数を用いる
PC 入力：サンプリング周波数の 1.5 倍程度のカットオフ周波数を用いる
＊ R54[4]=1 に設定すると、レジスタ R54[3:0] を用いて、5 次ローパスフィルタのカットオフ周波数を
25MHz ～ 39MHz まで 1MHz ステップで設定することができます。R54[4]=1 に設定した場合、R1B[4:0] の設
定は無視されます。
< Cutoff Frequency >
R54[3:0]
Binary
Dec
0
0 0 0 0
1
0 0 0 1
2
0 0 1 0
3
0 0 1 1
4
0 1 0 0
5
0 1 0 1
6
0 1 1 0
7
0 1 1 1
8
1 0 0 0
9
1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
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fc
Note
25MHz
26MHz
27MHz
28MHz
29MHz
30MHz
31MHz
32MHz
33MHz
34MHz
34MHz
35MHz
36MHz
37MHz
38MHz
39MHz
5th-order LPF
for Component Video
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R1C[7:6]　出力フォーマット選択
４通りの出力フォーマットが選択可能です。
00b: 4:4:4 出力
01b: 4:4:4DDR 出力
10b: 4:2:2 出力
11b: 4:2:2DDR 出力
＊ DDR4:4:4 出力／ DDR4:2:2 出力はサンプリングクロック 85MHz まで対応可能です。
<Output Format>
RED
Output Format
Normal
4:4:4
DDR
Normal
4:2:2
DDR
GREEN
BLUE
Edge 9 8 7 6 5 4 3 2 1 0 9 8 7 6 5 4 3 2 1 0 9 8 7 6 5 4 3 2 1 0
R[9:0]
G[9:0]
B[9:0]
G[4:0]
B[9:0]
↑
R[9:0]
G[9:5]
↓
Cb/Cr
Y
Cb/Cr
↑
Y
↓
＊出力データが割り当てられない端子はディセーブル（Hi-Z）になります。
< 4:4:4 Normal Output >
RED[9:0]
R0
R1
R2
R3
R4
R5
GREEN[9:0]
G0
G1
G2
G3
G4
G5
BLUE[9:0]
B0
B1
B2
B3
B4
B5
DATACK
R1C[4:3]=00b
R1C[2:0]=000b
HO, DE
HO, DE Start Position = Even
HO, DE Start Position = Odd
＊ DATACK は 8 段階でシフト可能です（R1C[2:0]）。
< 4:4:4 DDR Output >
RED[9:5]
G0L
RED[4:0]
B0M R0L B1M R1L
B2M R2L B3M
GREEN[9:5]
B0L G0M B1L G1M
B2L G2M B3L G3M B4L G4M
R0M G1L R1M G2L R2M G3L R3M G4L R4M G5L R5M
R3L B4M R4L B5M R5L
B5L G5M
DATACK
R1C[4:3]=00b
R1C[2:0]=000b
HO, DE
HO, DE Start Position = Even
HO, DE Start Position = Odd
＊ "M"：MSB 側 5 ビットを示します。　"L"：LSB 側 5 ビットを示します。
＊ DATACK は 8 段階でシフト可能です（R1C[2:0]）
。
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< 4:2:2 Normal Output >
RED[9:0]
Cb0
Cr0
Cb2
Cr2
Cb4
Cr4
GREEN[9:0]
Y0
Y1
Y2
Y3
Y4
Y5
DATACK
R1C[4:3]=00b
R1C[2:0]=000b
HO, DE
HO, DE Start Position = Even
HO, DE Start Position = Odd
＊ DATACK は 8 段階でシフト可能です（R1C[2:0]）。
< 4:2:2 DDR Output >
BLUE[9:0]
Cb0
Y0
Cr0
Y1
Cb2
Y2
Cr2
Y3
Cb4
Y4
Cr4
Y5
DATACK
R1C[4:3]=00b
R1C[2:0]=000b
HO, DE
HO, DE Start Position = Even
HO, DE Start Position = Odd
＊ DATACK は 8 段階でシフト可能です（R1C[2:0]）
。
R1C[5]　4:2:2 デシメーション
4:2:2 出力、4:2:2DDR 出力における CbCr のダウンサンプリング（4:4:4 から 4:2:2 への変換処理）方法を設
定します。
0 に設定すると、CbCr データは単純間引きして出力します。
1 に設定すると、CbCr データはデシメーションフィルタ（ディジタルフィルタ）で処理して出力します。
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R1C[4:3]　出力クロック選択
端子 DATACK から出力するクロックを選択します。
00b: Pixel Clock　サンプリング周波数のクロックです。
01b: 1/2 x Pixel Clock　サンプリングの半分の周波数のクロックです。
オーバーサンプリング設定時は利用できません。
10b: 内部オシレータクロック（約 40MHz）
11b: Reserved
R1C[2:0]　出力クロック位相選択
出力クロックの位相は 8 段階で設定可能であり、出力データのセットアップ・ホールドの調整が可能です。
＊ DATACK が Pixel Clock の場合（R1C[4:3]=00b）、位相設定 0 ～ 2 は、出力クロックの立ち上がり遷移が出
力データの遷移期間付近になりますので使用しないで下さい（DDR 出力の場合を除く）。
＊内部オシレータクロック（R1C[4:3]=10b）の位相調整はできません。
＊ 8 倍オーバーサンプリング設定時は 4 段階のみ設定可能です（設定値 0 と 1、2 と 3、4 と 5、6 と 7 は同
じ位相設定になります）。
< DATACK Phase Shift>
Output Data
(Normal Output)
Output Data
(DDR Output)
HO, DE Start Position =Even
HO, DE
HO, DE Start Position =Odd
DATACK: Pixel Clock
R1C[2:0]=0
R1C[2:0]=1
R1C[2:0]=2
R1C[2:0]=3
R1C[2:0]=4
R1C[2:0]=5
R1C[2:0]=6
R1C[2:0]=7
DATACK: 1/2 x Pixel Clock
R1C[2:0]=0
R1C[2:0]=1
R1C[2:0]=2
R1C[2:0]=3
R1C[2:0]=4
R1C[2:0]=5
R1C[2:0]=6
R1C[2:0]=7
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R1D[7:6]　Reserved　＊ 01b に設定して下さい（デフォルト値：10b）
R1D[5:4]　RGB データ出力電流強度
出力端子：RED<9:0>, GREEN<9:0>, BLUE<9:0>
R1D[3:2]　同期信号出力電流強度
出力端子：SOGOUT, HSOUT, VSOUT, O/E FIELD
R1D[1:0]　クロック出力電流強度
出力端子：DATACK
設定値を増やすごとに、出力電流強度は強くなります。
＊出力電流強度は、出力端子の負荷容量、配線長、出力バッファ電源電圧（VDD）に応じて調整して下さ
い。
＊クロック出力電流強度は、他より強く設計されています。
R1E[7:6]　端子 HSOUT 出力信号選択
端子 HSOUT から出力する信号を選択します。
00b: HO　入力 HSYNC から PLL クロックを用いて生成した HSYNC です。極性（R13[2]）、開始位置
（R14[7:0]）
、パルス幅（R15[7:0]）をレジスタ設定することができます。正しく出力されるためには、PLL
の設定（R02 ～ R04）が必要です。画像ポジションの基準信号等として用いることができます。
01b: Regenerated HSYNC　入力 HSYNC から内部オシレータクロック（約 40MHz）を用いて生成した
HSYNC です。開始位置は入力 HSYNC のリーディングエッジから内部オシレータクロック数サイクル後で、
パルス幅は水平サイクルの約 1/16 です。極性（R13[2]）をレジスタ設定することができます。PLL の設定
（R02 ～ R04）とは無関係に生成されます。ジッタが内部オシレータクロック数サイクル程度あります。
10b: Raw HSYNC　入力 HSYNC をそのまま出力します。
11b: Filtered HSYNC　HSYNC Filter（R1F[3:0]）により、Raw HSYNC から水平サイクルと関係のない余分な
パルスを取り除いた信号です。
< Output Signal from HSOUT>
Horizontal Period
Input HSYNC
HO
Regenerated HSYNC
Raw HSYNC
Filtered HSYNC
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R1E[5:4]　端子 VSOUT 出力信号選択
端子 VSOUT から出力する信号を選択します。
00b: VO　入力 HSYNC および入力 VSYNC から PLL クロックを用いて生成した VSYNC です。極性
（R13[1]）、開始位置（R20[6:0]）、パルス幅（R21[5:0]）をレジスタ設定することができます（自動設定モー
ドが利用可能です）。正しく出力されるためには、PLL の設定（R02 ～ R04）が必要です。HO と同期して出
力されます。
01b: Regenerated VSYNC　入力 HSYNC および入力 VSYNC から内部オシレータクロック（約 40MHz）を用
いて生成した VSYNC です。極性（R13[1]）、開始位置（R20[6:0]）、パルス幅（R21[5:0]）をレジスタ設定す
ることができます（自動設定モードが利用可能です）。PLL の設定とは無関係（R02 ～ R04）に生成されま
す。ジッタが内部オシレータクロック数サイクル程度あります。Regenerated HSYNC と同期して出力されま
す。
10b: Raw VSYNC　入力 VSYNC をそのまま出力します。
11b: Filtered VSYNC　入力 HSYNC および入力 VSYNC から内部オシレータクロック（約 40MHz）を用いて
ディジタルフィルタリングした VSYNC です。極性（R13[1]）をレジスタ設定することができます（自動設
定モードが利用可能です）。PLL の設定とは無関係（R02 ～ R04）に生成されます。ジッタが内部オシレー
タクロック数サイクル程度あります。位相が入力 VSYNC に対して 3/4H 程度遅れて出力されます。
< Output Signal from VSOUT>
Horizontal Period
Input VSYNC
VO
Regenerated VSYNC
Raw VSYNC
Filtered VSYNC
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R1E[3:1]　端子 O/E FIELD 出力信号選択
端子 O/E FIELD から出力する信号を選択します。
000b: FO　入力 HSYNC および入力 VSYNC から PLL クロックを用いて生成した Odd / Even FIELD です。極
性（R1E[0]）をレジスタ設定することができます。正しく出力されるためには、PLL の設定（R02 ～ R04）
が必要です。VO と同期して出力されます。
001b: Regenerated FIELD 入力 HSYNC および入力 VSYNC から内部オシレータクロック（約 40MHz）を用
いて生成した Odd / Even FIELD です。極性（R1E[0]）をレジスタ設定することができます。PLL の設定とは
無関係（R02 ～ R04）に生成されます。ジッタが内部オシレータクロック数サイクル程度あります。
Regenerated VSYNC と同期して出力されます。
010b: DE　入力 HSYNC および入力 VSYNC から PLL クロックを用いて生成したデータイネーブル信号で
す。極性は Active-High です。開始位置（R26[3:0]/R27[7:0]）、パルス幅（R28[3:0]/R29[7:0]）、垂直ブランク
フロントポーチ（R2A[6:0]）、バックポーチ（R2B[6:0]）をレジスタ設定することができます（自動設定モー
ドはありません）。
011b: IRQ　シンクプロセッサで発生した割り込み要求信号です。
100b ～ 111b: Reserved
< FO / Regenerated FIELD>
Horizontal Period
VSYNC Input
FO
Regenerated FIELD
R1E[0]　O/E FIELD 出力極性
端子 O/E FIELD から出力可能な FO および Regenerated FIELD の極性を選択します。
0 に設定すると、Odd FIELD が Low、Even FIELD が High になります。
1 に設定すると、Odd FIELD が High、Even FIELD が Low になります。
< FO / Regenerated FIELD>
EVEN Field -> ODD Field
Horizontal Period
Sync Input
FIELD (R1E[0]=0)
FIELD (R1E[0]=1)
ODD Field -> EVEN Field
Horizontal Period
Input Sync
FIELD (R1E[0]=0)
FIELD (R1E[0]=1)
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R1F[6:5]　Reserved　＊ 00b に設定して下さい（デフォルト値：00b）
R1F[4]　PLL HSYNC Filter イネーブル
入力 HSYNC（Raw HSYNC）から水平サイクルと関係のない等化パルスやコピーガードパルス等の余分なパ
ルスを HSYNC Filter により取り除いた Filtered HSYNC を PLL 基準信号として用いることで、PLL COAST
期間（PLL 自走期間）を短くすることができます。ただし、入力 HSYNC のジッタが大きい場合は、
HSYNC Filter Window が不安定になり PLL のロックが外れやすくなる可能性あります。
0 に設定すると、PLL 基準信号として Raw HSYNC を用います。
1 に設定すると、PLL 基準信号として Filtered HSYNC を用います。
R1F[3:0]　HSYNC Filter Window 幅
HSYNC Filter で用いる Filter Window 幅を設定します。設定可能な範囲は、入力 HSYNC のリーディング
エッジ（3 値同期信号の場合は正極性パルスのリーディングエッジ）を中心に約± 100ns（内部オシレータ
クロック± 4 サイクル）から約± 1600ns（内部オシレータクロック± 64 サイクル）までで、設定値を増や
すごとに約± 100ns（内部オシレータクロック± 4 サイクル）ずつ広くなります。
< HSYNC Filter >
Input HSYNC Leading Edge
Input HSYNC
with Excessive Edge
Excessive Edge
Filter Window Width
Filter Window
Filtered HSYNC
Suppressed
Filter Window = High: Not suppressed
Filter Window = Low: Falling Edges are suppressed
*Input HSYNC into HSYNC Filter is always Active-Low
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＊入力 VSYNC のタイミングに関して
Input VSYNC Forbidden Region
15%
0%
35%
65%
85%
100%
Input HSYNC
Input VSYNC
Input VSYNC Forbidden Region
"Input VSYNC Forbidden Region" で入力 VSYNC が遷移する場合、以下の垂直タイミングが 1 ライン程度変動
する可能性があります。
出力 VSYNC（VO・Regenerated VSYNC）　タイミング設定レジスタ：R20[6:0]/R21[5:0]
PLL COAST Timing　タイミング設定レジスタ：R22[6:0]/R23[6:0]
Clamp COAST Timing　タイミング設定レジスタ：R24[6:0]/R25[6:0]
DE 抑制期間　タイミング設定レジスタ：R2A[6:0]/R2B[6:0]
これらの垂直タイミングの変動を防ぐには、"Input VSYNC Forbidden Region" を避けるように VSYNC を入力
して下さい。
R20[7]　出力 VSYNC（VO・Regenerated VSYNC）タイミング自動設定イネーブル
1 に設定すると出力 VSYNC 開始位置（R20[6:0]）および出力 VSYNC パルス幅（R21[5:0]）が、入力
VSYNC と同じタイミングになるように自動設定されます。出力 VSYNC 開始位置は 0 に設定され、出力
VSYNC パルス幅はシンクプロセッサによる入力 VSYNC パルス幅測定結果（R30[7:0]）をもとに設定されま
す。
R20[6:0]　出力 VSYNC（VO・Regenerated VSYNC）開始位置
端子 VSOUT から出力可能な VO および Regenerated VSYNC の開始位置を入力 VSYNC のリーディングエッ
ジを基準に、1 ライン単位で設定します。設定値は 2 の補数で表現し、-64 ～ +63 の範囲で設定します。
R21[5:0]　出力 VSYNC（VO・Regenerated VSYNC）パルス幅
端子 VSOUT から出力可能な VO および Regenerated VSYNC のパルス幅を 1 ライン単位で設定します。
< Output VSYNC Start Position / Pulse Width >
Horizontal Period
Input VSYNC
Output VSYNC
(R20[6:0]= -1)
Output VSYNC
(R20[6:0]= 0)
Output VSYNC
(R20[6:0]= +1)
Output VSYNC Pulse Width
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R22[7]　PLL COAST タイミング自動設定イネーブル
等化パルスやコピーガード信号等で、PLL によるサンプリングクロック生成を乱す信号が含まれる期間は
PLL を自走させることが必要な場合があります。PLL COAST 信号は、PLL を自走させる信号です。
1 に設定すると PLL Pre-COAST（R22[6:0]）および PLL Post-COAST（R23[6:0]）が自動設定されます。
自動設定モードによって生成される PLL COAST タイミングは、HSYNC Filter イネーブル（R1F[4]）の設定
によって異なります。
＊ HSYNC Filter ディセーブル（R1F[4]=0）の場合は、
（入力 VSYNC パルス期間）＋（入力 HSYNC に含まれる余剰遷移や遷移欠損が含まれる期間）
が PLL COAST タイミングに設定されます。
＊同期信号形式選択が "Separate Sync" に設定されている場合（R12[1:0]=00b）でも、入力 VSYNC パルス期
間は PLL COAST タイミングに設定されます。
＊ HSYNC Filter イネーブル（R1F[4]=1）の場合は、HSYNC Filter によって余剰遷移は取り除かれているの
で、入力 VSYNC パルス期間が PLL COAST タイミングに設定されます。
< PLL COAST Auto Mode>
Horizontal Period
Input HSYNC
HSYNC Filter Disable (R1F[4]=0)
Raw HSYNC
PLL COAST
HSYNC Filter Enable (R1F[4]=1)
Filtered HSYNC
PLL COAST
R22[6:0]　PLL Pre-COAST
PLL COAST の開始位置を入力 VSYNC のリーディングエッジを基準に、1 ライン単位で設定します。
R23[6:0]　PLL Post-COAST
PLL COAST の終了位置を入力 VSYNC のリーディングエッジを基準に、1 ライン単位で設定します。
< PLL COAST Timing>
Horizontal Period
Input VSYNC
PLL COAST
PLL Post-COAST
PLL Pre-COAST
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R24[6:0]　Clamp Pre-COAST
コピーガード信号等で、クランプを乱す信号が含まれる期間はクランプを停止させることが必要な場合があ
ります。クランプ COAST 信号は、クランプを停止させる信号です。
クランプ COAST の開始位置を入力 VSYNC のリーディングエッジを基準に、1 ライン単位で設定します。
R25[6:0]　Clamp Post-COAST
クランプ COAST の終了位置を入力 VSYNC のリーディングエッジを基準に、1 ライン単位で設定します。
< Clamp COAST Timing>
Horizontal Period
Analog Input
Clamp COAST
Clamp Pre-COAST
Clamp Post-COAST
＊クランプ COAST タイミングは、3 値同期スライスにも関連します。同期信号形式選択が "Sync on Video (3
値 )"（R12[1:0]=11b）の場合、クランプ COAST タイミングは、VSYNC パルスを含む期間（インターレース
信号では等化パルス期間を含む期間）に設定し、映像のアクティブラインが始まる 12 ライン手前までに終
了するように設定して下さい（設定例：Clamp Pre-COAST=2 ／ Clamp Post-COAST=8）。
R26[3:0] / R27[7:0]　DE 開始位置
端子 O/E FIELD から出力可能な DE（データイネーブル信号）の開始位置を 1 ピクセル単位で、入力
HSYNC のリーディングエッジ（3 値同期信号の場合は正極性パルスのリーディングエッジ）を基準に、設
定します。
R28[3:0] / R29[7:0]　DE パルス幅
端子 O/E FIELD から出力可能な DE（データイネーブル信号）のパルス幅を 1 ピクセル単位で設定します。
DE の極性は Active-High です。
< DE Horizontal Timing>
Input HSYNC
DE Start Position
DE
DE Pulse Width
R2A[6:0]　垂直ブランク期間フロントポーチ（DE 抑制期間開始位置）
端子 O/E FIELD から出力可能な DE（データイネーブル信号）の抑制期間の開始位置を出力 VSYNC 開始位
置（R20[6:0]）を基準に、1 ライン単位で設定します。
R2B[6:0]　垂直ブランク期間バックポーチ（DE 抑制期間終了位置）
端子 O/E FIELD から出力可能な DE（データイネーブル信号）の抑制期間の終了位置を出力 VSYNC 終了位
置（R20[6:0]+R21[5:0]）を基準に、1 ライン単位で設定します。
< V-Blank Front Porch / V-Blank Back Porch >
Horizontal Period
Input VSYNC
Output VSYNC Pulse Width
Output VSYNC
DE
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V-Blank Front Porch
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V-Blank Back Porch
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R2C[3:2]　ポート 1 入力シンクタイプ判定結果
R2C[1:0]　ポート 0 入力シンクタイプ判定結果
各入力信号を監視し入力信号の形式を判定した結果が読み出せます。
< Input Sync Type Detection >
HSYNC
VSYNC
SOGIN
Input Sync Type
Not Active
Not Active
Not Active
Not Active
Active
Active
Active
Active
Not Active
Not Active
Active
Active
Not Active
Not Active
Active
Active
Not Active
Active
Not Active
Active
Not Active
Active
Not Active
Active
No Signal
Sync on Video
No Signal
Sync on Video
Composite Sync
Composite Sync
Separate Sync
Separate Sync
R2C[3:2]
R2C[1:0]
11b
10b
11b
10b
01b
01b
00b
00b
R2D[2]　入力 VSYNC 極性判定結果
入力 VSYNC の極性を判定した結果が読み出せます。
入力極性が Active-Low の場合には、0 が読み出せます。
入力極性が Active-High の場合には、1 が読み出せます。
R2D[1]　入力 HSYNC 極性判定結果
入力 HSYNC の極性を判定した結果が読み出せます。
入力極性が Active-Low の場合には、0 が読み出せます。
入力極性が Active-High の場合には、1 が読み出せます。
R2D[0]　Sync on Video 2 値 / 3 値判定結果
選択しているポート（R12[3]）の入力信号を Sync on Video と判定した場合 (R2C[6:5], R2C[4:3]=10b) に、2 値
/ 3 値判定した結果が読み出せます。
2 値と判定された場合は、0 が読み出せます。
3 値と判定された場合は、1 が読み出せます。
＊入力信号が Sync on Video でない場合には、0 が読み出せます。
R2E[7]　インターレース検出結果
入力 HSYNC および入力 VSYNC からインターレース検出した結果が読み出せます。
ノンインターレース（プログレッシブ）と判定された場合は、0 が読み出せます。
インターレースと判定された場合は、1 が読み出せます。
R2E[6:0] / R2F[7:0]　垂直総ライン数測定結果
入力 HSYNC および入力 VSYNC から垂直総ライン数を 1/4 ライン単位で測定した結果が読み出せます。
R30[7:0]　入力 VSYNC パルス幅測定結果
入力 HSYNC および入力 VSYNC から入力 VSYNC パルス幅を 1/4 ライン単位で測定した結果が読み出せま
す。
R31[2]　Reserved　＊ 0 に設定して下さい（デフォルト値：0）
R31[1]　外部 REFCLK 入力イネーブル
1 に設定すると、端子 CLAMP に 7 ～ 40MHz のクロックを入力することで水平周期測定（R32[3:0] /
R33[7:0] / R34[7:0]）を行うことができます。入力するクロックの周波数精度は測定結果に直接影響しますの
で、周波数精度の高いクロックを入力して下さい。
＊外部 REFCLK 入力イネーブル（R31[1]=1）の場合、クランプパルス外部入力（R16[2]）はできません。
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R31[0]　水平周期測定停止・測定
0 に設定すると、水平周期測定を停止します。
1 に設定すると、水平周期測定を実行します（100 ラインごとに測定結果が更新されます）。
＊測定結果（R32[3:0] / R33[7:0] / R34[7:0]）を読み出す場合は測定を停止して下さい。
R32[3:0]/R33[7:0]/R34[7:0]　水平周期測定結果
水平周期 100 ラインの期間を外部 REFCLK でカウントした値が読み出せます。
水平周期および水平周波数は、以下の式によって算出します。
水平周期 [us]　=　測定結果　/　（100 × fREFCLK）
水平周波数 [kHz]　=　fREFCLK × 105　/　測定結果
ただし、fREFCLK は REFCLK 周波数（単位：MHz）
＊水平周期測定を行うためには、端子 CLAMP にリファレンスクロック（7 ～ 40MHz）を入力し、外部 REFCLK
入力イネーブル（R31[1]=1）に設定して下さい。
＊水平周期測定の実行を開始（R31[0]=1）
してから 20ms 以上
（300 ライン以上）経過後に測定を停止（R31[0]=1）
し、測定結果（R32[3:0] / R33[7:0] / R34[7:0]）を読み出して下さい。
R35[7]　同期信号有効フラグ（イベントレコーダ）
入力同期信号に HSYNC および VSYNC が検出された場合に１がセットされます。この時点で、各種測定・
検出結果は確定しています。
R35[4]　ポート 1 入力シンクタイプ変化監視（イベントレコーダ）
R35[3]　ポート 0 入力シンクタイプ変化監視（イベントレコーダ）
ポート 1 入力信号判定結果（R2C[3:2]）
、ポート 0 入力信号判定結果（R2C[1:0]）が変化した場合に１がセッ
トされます。
R35[2]　入力信号変化監視
以下の判定・測定結果が１つでも変化した場合に１がセットされます。
・入力 HSYNC 極性判定
・入力 VSYNC 極性判定
・垂直総ライン数測定（変化検出スレッショルド（R37[7:5]）デフォルト設定：± 1 ライン。）
・入力 VSYNC パルス幅測定（変化検出スレッショルド (R37[4:3]) デフォルト設定：± 1 ライン。）
・水平周期測定（変化検出スレッショルド (R37[2:0]) デフォルト設定：± 64）
＊入力シンクタイプが変化しない、シームレスな入力信号の切り替わりを検出することができます。
R35[1]　入力 HSYNC 遷移欠損検出（イベントレコーダ）
入力 HSYNC の遷移を監視し、遷移が期待されるタイミングに遷移が検出されない場合に１がセットされま
す。PLL COAST 期間（R22[6:0]/R23[6:0]）は監視の対象外です。
＊ OR 型 CSYNC 等、VSYNC パルス期間に HSYNC パルスを含まない信号があります。
このような期間は PLL COAST 信号でマスクする必要があります。
R35[0]　入力 HSYNC 余剰遷移検出（イベントレコーダ）
入力 HSYNC の遷移を監視し、遷移が期待されないタイミングに遷移が検出された場合に１がセットされま
す。PLL COAST 期間（R22[6:0]/R23[6:0]）は監視の対象外です。
＊等化パルス、コピーガード信号等、VSYNC パルス付近に余剰なパルスを含む信号があります。
このような期間は PLL COAST 信号でマスクするか、HSYNC Filter（R1F[4]）によって余剰なパルスを取り
除く必要があります。
＊イベントレコーダによる入力同期信号の監視、検出を開始する場合には、イベントレコーダに対して１を
書き込む動作を行い、値をクリアして下さい。
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R36[7]/R36[4:0]　イベントレコーダ（R35[7]/R35[4:0]）による割り込み要求イネーブル
1 に設定すると、対応するビット位置のイベントレコーダに１がセットされた時に割り込み要求信号が発生
します。割り込み要求信号は端子 O/E FIELD から出力可能です（R1E[3:1]=011b）
。
< Sync Processor IRQ Enable >
Event Recorder
R35[7]
R35[6]
R35[5]
R35[4]
R35[3]
R35[2]
R35[1]
R35[0]
Event
Input Sync Valid
Reserved
Reserved
Port-1 Input Sync Type Change
Port-0 Input Sync Type Change
Input Sync Timing Change
HSYNC Defective Pulse
HSYNC Extraneous Pulse
IRQ Enable
R36[7]
R36[6]
R36[5]
R36[4]
R36[3]
R36[2]
R36[1]
R36[0]
R37[7:5]　入力信号変化監視～垂直総ライン数変化検出スレッショルド
入力信号変化監視（R35[2]）のうち、垂直総ライン数の変化検出スレッショルドを設定します。
垂直総ライン数測定結果（R2E[6:0] / R2F[7:0]）が設定以上変化したときに、変化監視結果が 1 になります。
000b: 0.5 ライン
001b: 1 ライン
010b: 2 ライン
011b: 4 ライン
100b: 8 ライン
101b: 16 ライン
110b: 32 ライン
111b: 監視しない
R37[4:3]　入力信号変化監視～入力 VSYNC パルス幅変化検出スレッショルド
入力信号変化監視（R35[2]）のうち、入力 VSYNC パルス幅の変化検出スレッショルドを設定します。
入力 VSYNC パルス幅測定結果（R30[7:0]）が設定以上変化したときに、変化監視結果が 1 になります。
00b: 0.5 ライン
01b: 1 ライン
10b: 4 ライン
11b: 監視しない
R37[2:0]　入力信号変化監視～水平周期変化検出スレッショルド
入力信号変化監視（R35[2]）のうち、水平周期の変化検出スレッショルドを設定します。
水平周期測定結果（R32[3:0]/R33[7:0]/R34[7:0]）が設定以上変化したときに、変化監視結果が 1 になります。
000b: 8
001b: 16
010b: 32
011b: 64
100b: 128
101b: 256
110b: 512
111b: 監視しない
R39[7:2]　Reserved　＊ 111111b に設定して下さい（デフォルト値：111111b）
R39[1]　SOG スライサポート 1（端子 SOGIN1）パワーオン
R39[0]　SOG スライサポート 0（端子 SOGIN0）パワーオン
SOG スライサを使用しない場合、パワーダウンすることができます。
SOG スライサポート 1 のみパワーダウンするときは R39=FDh、SOG スライサポート 0 のみパワーダウンす
るときは R39=FEh、両方ともパワーダウンするときは R39=FCh に設定して下さい。
＊ R38 および R3A 以降のレジスタはテスト等に用いるレジスタですので書き込みを行わないで下さい。
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■周辺回路
Application Example
GND
VD
GND
SOGIN0
VD
100nF
GAIN1
BLUE<2>
61
BLUE<1>
62
VDD
BLUE<0>
63
65
64
SDA
SCL
GND
66
68
67
HSYNC1
VSYNC1
69
VSYNC0
HSYNC0
70
71
72
73
CLAMP
PVD
74
PVD
GND
GND
75
76
78
77
PVD
54
8
53
9
52
10
THC7984
51
11
Top View
50
VDD
10kΩ
BLUE<4>
BLUE<5>
BLUE<6>
BLUE<7>
BLUE<8>
BLUE<9>
GND
VDD
GREEN<0>
GREEN<1>
49 GREEN<2>
48 GREEN<3>
47
46
Note1
GREEN<4>
GREEN<5>
31
45 GREEN<6>
GREEN<7>
44
GREEN<8>
43
GREEN<9>
42
DAVDD
41
32
RED<4> 33
RED<3>
34
RED<2> 35
RED<1>
36
RED<0>
37
VDD
38
GND
39
GND
40
Note2
BLUE<3>
RED<5>
SOGIN1
12
VD
13
100nF
RAIN0
14
GND
75Ω
15
100nF
RAIN1
16
RST
75Ω
17
REFLO
18
10μF
REFCM
19
10μF
REFHI
20
10μF
alternative
FILT
55
7
30
1nF
56
6
RED<6>
GND
57
5
RED<7>
75Ω
58
4
29
1nF
3
28
75Ω
GAIN0
59
RED<8>
100nF
2
27
75Ω
BAIN1
60
GND
100nF
1
RED<9>
75Ω
VD
BAIN0
O/E FIELD
21
VSOUT/A0 22
HSOUT
23
SOGOUT
24
DATACK
25
VDD 26
100nF
79
80
GND
5.6nF
EXTCLK/COAST
Note3
PVD 56nF 2.2kΩ
10kΩ
Note1. パワーダウン／リセット入力
・使用しない場合は、Low 固定して下さい（例：抵抗（10kΩ）でプルダウン）。
・端子 RST はデバイス内部でプルアップ、プルダウン等しておりません。
Note2. デバイスアドレス設定
端子 VSOUT/A0 を抵抗（10kΩ）でプルダウン：デバイスアドレスは 1001100 になります。
端子 VSOUT/A0 を抵抗（10kΩ）でプルアップ：デバイスアドレスは 1001101 になります。
・プルアップの場合は抵抗を VDD に接続して下さい。
・後段のデバイスには入力がバスホールドタイプになっているものは使用しないで下さい。
（デバイスアドレスを正しく取得できなくなります。）
・端子 VSOUT はデバイス内部でプルアップ、プルダウン等しておりませんので、必ず端子に抵抗を接続して
下さい。
Note3. 同期信号入力
・電源未投入時にディジタル入力端子に定格（PVD+3.6V）以上の電圧が印加されないように外部回路を構成
して下さい。
・同期信号無入力時に入力レベルを固定するようにして下さい（例：抵抗（10kΩ）でプルダウン）。
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2 ポート（ポート 0 ／ポート 1）使用時のクロストークに関するご注意
■映像信号のクロストーク
非選択ポートに信号が入力されている場合、クロストークにより選択ポートの映像信号に微弱なノイズを与
えますが、入力信号振幅が標準的な場合にはほとんど影響を与えません。
入力信号にコピーガードパルスが含まれる場合、信号振幅はシンクの底からコピーガード信号のピークまで
が標準的には約 1.15V ですが、さらに信号振幅が大きい非標準的な信号が非選択ポートに入力される場合で、
さらに電源電圧 VD が低め（1.7V）の場合に、選択ポートに対してクロストークが影響する可能性があります。
このようなクロストークが発生しないようにするためには、コンポーネントビデオ信号 * が入力されるポー
トは、ポート非選択時に信号が入力されないよう前段のビデオスイッチやビデオバッファにおいてミュート
（出力停止）して下さい。
* コンポーネントビデオ信号は、シンクやコピーガードパルス込みでの信号振幅が大きいため
非選択ポートのミュート（例）
THC7984
ポート選択
選択ポート
RGB
（PC 入力）
ビデオスイッチ
YPbPr
（コンポーネント入力）
非選択ポート
ミュート
■ SOG スライサのクロストーク
シンクオンビデオ信号（SOG・SOY）から同期信号を抽出するためのスライサ（SOG スライサ）を内蔵して
おりますが、同期信号形式選択が Sync on Video (2 値 )（R12[1:0]=10b）で非選択ポートに信号が入力されて
いる場合、クロストークによりクロックジッタに影響を及ぼす可能性があります。
＊ SOG スライサを利用しない場合（入力信号が YPbPr 信号でも HSYNC を外部から入力する場合等）は、
SOG クロストークはクロックジッタに影響しません。
SOG スライサのクロストークを抑制するためには、下記のどちらかの対策を行って下さい。
（１）非選択ポートの SOG スライサをパワーダウンする
ポート 0 を選択しているとき（R12[3]=0）
：ポート 1 の SOG スライサをパワーダウン（R39=FDh）
ポート 1 を選択しているとき（R12[3]=1）：ポート 0 の SOG スライサをパワーダウン（R39=FEh）
＊ SOG スライサを使用しないポート（PC 入力で SOG 信号をサポートしない場合等）は、SOG スライサを
パワーダウンすることで、SOG 入力端子に接続するコンデンサ（1nF）は不要となります。
（２）非選択ポートの SOG 入力端子に信号が入力されないよう前段のビデオスイッチやビデオバッファにお
いてミュート（出力停止）する
上記の対策によって、非選択ポートは SOG 信号の活性判定ができなくなりますので、以下の機能が利用でき
なくなります。
非選択ポートのシンクタイプ判定（R2C[3:2]/R2C[1:0]）
入力ポート自動設定（R12[5]）
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THC7984_Rev.2.0_J
■ 2 線シリアルインターフェース
< 2-wire Serial Interface Protocol >
Start condition
9 cycle
9 cycle
SCL
SDA
I6
I5
I0
DEVICE ID
R/W
A
R/W
ACK
D7
D6
D6
D0
REGISTER ADDRESS
WRITE DATA
READ DATA
9 cycle
D7
D1
D0
A
D7
D6
D7
ACK
Stop condition
9 cycle
D1
A
D1
D0
ACK
A/A
ACK
-WRITE CYCLES
0
W A REGISTER ADDRESS A
DEVICE ID
WRITE DATA
A
A P
-READ CYCLES
DEVICE ID
0
W A REGISTER ADDRESS A
S
DEVICE ID
1
R A
READ DATA
A
A P
S: Start condition P: Stop condition
W: Write (Low) R: Read (High) A: Acknowledge (Low) A: Not acknowledge (High)
From Master to THC7984
From THC7984 to Master
＊ THC7984 はスレーブデバイスとして動作します。
＊ SCL が High の間は、SDA は一定でなくてはなりません。SDA を遷移させられるのは、SCL が Low の時
に限られます（「開始／終了条件」を除く）。
＊ SCL が High の時に SDA が立ち下がると「開始条件」、SCL が High の時に SDA が立ち上がると「停止条
件」となります。
＊書き込み／読み出しサイクルでは、レジスタにデータを書き込む／読み出すたびにレジスタアドレス（ア
ドレスポインタ）がインクリメントされます。アドレスポインタは、書き込みサイクルの終了時点では保持
されますが、読み出しサイクルの終了時点では不定となります。
＊レジスタのデータを読み出すには、まず書き込みサイクルでレジスタアドレスを指定し、読み出しサイク
ルでデータを読み出します。
＊ SCL=High が 39ms 以上、または SCL=Low が 19ms 以上続いた場合、ウォッチドッグタイマーが作動する
ことがありますので、
「WRITE CYCLE」や「READ CYCLE」の途中にこの時間以上の WAIT を入れないで下
さい。
< 2-wire Serial Interface Timing >
VIHmin=1.4V
SDA
tBUFF
tDHO
tDSU
tSTASU
tSTOSU
VILmax=0.8V
tDAH
tSTAH
VIHmin=1.4V
SCL
VILmax=0.8V
STOP
START
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Tr
tDAL
Tf
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START
STOP
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■パッケージ寸法（単位 : mm）
16.00 BSC.
14.00 BSC.
80
61
1
60
14.00 BSC.
THC7984
Top View
20
41
21
1.60 Max
16.00 BSC.
Mirror
Finish
40
0.65 BSC
0.38
0.30
0.22
0 - 7 deg.
1.45
1.40
1.35
Gauge Plane
0.15
0.05
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0.75
0.60
0.45
0.25
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■諸注意とお願い
1. 本資料に記載された製品の仕様は、予告無く変更する場合がございます。
2. 本資料に記載された回路図は、あくまでも応用例として記載されております。従って、お客様の設計に置
かれましては充分な注意をお願いいたします。また、文中の誤りにつきましてもその責を負いかねます。誤
りが発見されましても直ちに修正できない場合がございますので、ご了承下さい。
3. 本資料には、弊社の著作権、ノウハウ等が含まれておりますので弊社にことわりなく複製または第三者に
公開しないようにお願い申し上げます。
4. この製品を使用したことにより、第三者の工業所有権に係る問題が発生した場合、弊社製品の構造製法及
び機能に直接係る物以外につきましては、その責を負いかねますのでご了承下さい。
5. 本製品は、一般的な電子機器に使用されることを前提としております。従って、極めて高い信頼性を要求
される用途（人命に直接関わる医療機器、宇宙機器、原子力制御機器など）には、使用しないで下さい。ま
た、これ以外でも輸送機器の制御と安全性に関係する装置、交通信号、各種安全装置等にご使用の際は、適
切な措置を講じたうえでご使用下さい。
6. 弊社は、製品の品質および信頼性の向上について最大限の努力をはらっておりますが、半導体製品はわず
かながらある確率をもって故障が発生いたします。弊社製品の故障により社会的、公的な損害等を引き起こ
すことの無いように、充分な冗長設計、誤動作防止設計等をおこなって下さい。
7. 本製品は、耐放射線設計は行われておりませんのでご注意をお願いします。
8. 本製品が、外国為替および外国貿易管理法の規定により戦略物資等に該当するか否かは、お客様におかれ
まして判断をお願いいたします。
問い合わせ先
ザインエレクトロニクス株式会社
E-mail
: [email protected]
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