本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。 FM0+ファミリ 32 ビット・マイクロコントローラ FM0+ ペリフェラルマニュアル Errata Sheet ページ 場所 訂正内容 Original document code: MN710-00001-1v0-J Rev. 1.0 July 16, 2014 - - 「タイプ名」を以下の で示すように訂正。 （誤） TYPE1 （正） TYPE1-M0+ 41 CHAPTER2-1: 以下の説明を追加。 クロック 3. 動作説明 発振安定待ち優先順位 モード遷移により複数のクロックが発振開始するとき、固定優先順位に従ってクロック毎に発振安定待ち時 間をカウントします。発振安定待ちカウント動作の優先順位を以下に示します。 メインクロックモードへの遷移 − MCSV または FCS が有効の場合 低速 CR→サブ発振→高速 CR→PLL(高速 CR 入力時)→メイン発振→PLL(メイン発振入力時) − MCSV と FCS が無効の場合 低速 CR→サブ発振→メイン発振→PLL(メイン発振入力時)→高速 CR→PLL(高速 CR 入力時) サブクロックモードへの遷移 低速 CR→サブ発振 高速 CR クロックモードへの遷移 低速 CR→サブ発振→高速 CR→PLL (高速 CR 入力時)→メイン発振→PLL (メイン発振入力時) 低速 CR クロックモードへの遷移 低速 CR→サブ発振 メイン PLL クロックモード(メイン発振入力時)への遷移 − MCSV または FCS が有効の場合 低速 CR→サブ発振→高速 CR→メイン発振→PLL − MCSV と FCS が無効の場合 低速 CR→サブ発振→メイン発振→PLL →高速 CR メイン PLL クロックモード(高速 CR 入力時)への遷移 低速 CR→サブ発振→高速 CR→PLL →メイン発振 Publication Number MN710-00001-1v0-J-DE CONFIDENTIAL Revision 1.0 Issue Date July 16, 2014 E R R A T A ページ 場所 46 CHAPTER2-1: S H E E T 訂正内容 SCM_CTL レジスタの初期値を以下の で示すように訂正。 クロック 5. レジスタ （誤） 4 3 2 1 0 Field bit 7 RCS[2:0] 6 5 PLLE SOSCE Reserved MOSCE HCRE 属性 R/W R/W R/W - R/W R/W 初期値 000 0 0 - 0 1 4 3 2 1 0 [bit0] HCRE : 高速CRクロック発振許可ビット 説明 bit 0 高速 CR クロック発振禁止 1 高速 CR クロック発振許可[初期値] （正） bit 7 6 5 Field RCS[2:0] PLLE SOSCE Reserved MOSCE HCRE 属性 R/W R/W R/W - R/W R/W 初期値 000 0 0 - 0 0 [bit0] HCRE : 高速CRクロック発振許可ビット 説明 bit 46 CHAPTER2-1: 0 高速 CR クロック発振禁止[初期値] 1 高速 CR クロック発振許可 SCM_CTL レジスタの bit2 の説明を以下の で示すように訂正。 クロック 5. レジスタ （誤） [bit2] 予約: 予約ビット 本ビットからは、"0"が読み出されます。書込みの場合には、"0"を設定してください。 （正） [bit2] 予約: 予約ビット 本ビットの読出し値は不定です。書込みは動作に影響しません。 2 CONFIDENTIAL MN710-00001-1v0-J-DE1, July 16, 2014 E R R A T A ページ 場所 54 CHAPTER2-1: S H E E T 訂正内容 SOWT ビットの表を以下の で示すように訂正。 クロック 5. レジスタ （誤） 計算例 1 計算例 2 CLKLC = 100KHz CLKSO = 32.768kHz 21cycles 約 0.2ms 約 0.06ms 22cycles 約 0.4ms 約 0.12ms bit7 bit6 bit5 bit4 説明 1 1 0 0 1 1 0 1 3 1 1 1 0 2 cycles 約 0.8ms 約 0.24ms 1 1 1 1 24cycles 約 1.6ms 約 0.49ms bit7 bit6 bit5 bit4 説明 計算例 1 計算例 2 CLKLC = 100KHz CLKSO = 32.768kHz 1 1 0 0 21cycles 約 0.02ms 約 0.06ms 1 1 0 1 22cycles 約 0.04ms 約 0.12ms （正） 230 CHAPTER7-1: 3 1 1 1 0 2 cycles 約 0.08ms 約 0.24ms 1 1 1 1 24cycles 約 0.16ms 約 0.49ms Table 2-2 を以下の で示すように訂正。 割込み 2. 構成 （誤） 例外と割込み要因ベクタ ベクタ IRQ No. No. 0 - スタックポインタ初期値 1 - リセット 2 - ノンマスカブル割込み(NMI) / ハードウェアウォッチドッグタイマ 3 - ハードフォルト 4 - メモリ管理 5 - バスフォルト 6 - 用途フォルト 7-10 - Reserved 11 - SVCall (スーパバイザコール) 12 - デバッグモニタ IRQCMODE=0 IRQCMODE=1 （正） IRQ No. No. 0 - スタックポインタ初期値 1 - リセット 2 - ノンマスカブル割込み(NMI) / ハードウェアウォッチドッグタイマ 3 - ハードフォルト 4 - Reserved 5 - Reserved IRQCMODE=0 6 - Reserved 7-10 - Reserved 11 - SVCall (スーパバイザコール) 12 - Reserved July 16, 2014, MN710-00001-1v0-J-DE1 CONFIDENTIAL 例外と割込み要因ベクタ ベクタ IRQCMODE=1 3 E R R A T A ページ 場所 234 CHAPTER7-2: S H E E T 訂正内容 Table 1-1 を以下の で示すように訂正。 割込み(A) 1. 例外と割込み （誤） 要因ベクタ 270 CHAPTER7-3: 割込み(B) 1. 例外と割込み 要因ベクタ ベクタ IRQ No. No. ベクタ 0 - スタックポインタ初期値 0x00 1 - リセット 0x04 2 - ノンマスカブル割込み(NMI) / ハードウェアウォッチドッグタイマ 0x08 3 - ハードフォルト 0x0C 4 - メモリ管理 0x10 5 - バスフォルト 0x14 6 - 用途フォルト 7-10 - Reserved 11 - SVCall (スーパバイザコール) 0x2C 12 - デバッグモニタ 0x30 例外と割込み要因 オフセット 0x18 0x1C - 0x2B （正） 544 ベクタ IRQ No. No. ベクタ 0 - スタックポインタ初期値 0x00 1 - リセット 0x04 2 - ノンマスカブル割込み(NMI) / ハードウェアウォッチドッグタイマ 0x08 3 - ハードフォルト 0x0C 4 - Reserved 0x10 5 - Reserved 0x14 例外と割込み要因ベクタ オフセット 6 - Reserved 0x18 7-10 - Reserved 0x1C - 0x2B 11 - SVCall (スーパバイザコール) 0x2C 12 - Reserved 0x30 APPENDIXES SCM_CTL レジスタの初期値を以下の A レジスタ マップ （誤） で示すように訂正。 1. レジスタマッ Base_Address プ + Address +3 +2 +1 0x000 - - - Register +0 SCM_CTL[W] 00000-01 （正） Base_Address + Address 0x000 4 CONFIDENTIAL Register +3 - +2 - +1 - +0 SCM_CTL[W] 00000-00 MN710-00001-1v0-J-DE1, July 16, 2014 E R R A T A S H E E T ページ 場所 564 APPENDIXES EPFR01 レジスタの初期値を以下の A レジスタ マップ （誤） 訂正内容 1. レジスタマッ Base_Address プ + Address で示すように訂正。 Register +3 +2 +1 +0 EPFR01[B,H,W] 0x604 0000 0000 0000 0000 ---0 0000 0000 0000 （正） Base_Address + Address Register +3 +2 +1 +0 EPFR01[B,H,W] 0x604 0000 0000 0000 0000 --00 0000 0000 0000 569 APPENDIXES MFS のレジスタの以下の A レジスタ マップ Base_Address 1. レジスタマッ + Address で示す箇所を削除。 Register +3 +2 プ 0x01C July 16, 2014, MN710-00001-1v0-J-DE1 CONFIDENTIAL - - +1 +0 SCSTR1/ SCSTR0/ EIBCR[B,H,W] NFCR[B,H,W] 00000000 00000000 5