デュアルDIMM DDR2 SDRAMメモリ・インタフェースの

デュアル DIMM DDR2 SDRAM
メモリ・インタフェースの
デザイン・ガイドライン
この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用
ください。設計の際には、最新の英語版で内容をご確認ください。
Application Note 444
2007 年 2 月 v1.0
アプリケーションの要求が高くなるにつれて、より深いメモリが必要とされるよ
うになり、さらに複数個の DIMM によるメモリ構成が必要となります。このア
プリケーション・ノートでは、267 MHz/533 Mbps で動作する、バッファなしの
デュアル DIMM DDR2 SDRAM メモリ・インタフェースのシステム実装を中心に
説明します。図 1 に、DDR2 SDRAM デバイスの ODT（On-Die Termination）機
能を使用したデュアル DIMM メモリのインタフェース構成を示します。
はじめに
図 1.
デュアル DIMM DDR2 SDRAM メモリのインタフェース構成
V TT
Board Trace
R T = 54Ω
DDR2 SDRAM
DIMMs
(Receiver)
Slot 1
FPGA
(Driver)
Board Trace
Slot 2
Board Trace
このアプリケーション・ノートでは、デュアル DIMM メモリ構成を次の条件で
使用して、データ信号のシグナル・インテグリティに対する影響を説明します。
■
1 スロット実装対 2 スロット実装
■
DIMM を 1 個使用する場合のスロット 1 実装対スロット 2 実装
■
75 Ω の ODT 設定対 150 Ω の ODT 設定
シングル DIMM DDR2 SDRAM メモリ・インタフェースについて詳しくは、
「AN408: DDR2 メモリ・インタフェース終端、ドライブ強度、および負荷に関す
るデザイン・ガイドライン」を参照してください。
Altera Corporation
AN-444-1.0/JP
1
デュアル DIMM DDR2 SDRAM メモリ・インタフェースの デザイン・ガイドライン
Stratix II High
Speed High
Density
ボード
図 2.
デュアル DIMM DDR2 SDRAM メモリ・インタフェースを理解するために、1 個
の Stratix® II FPGA と 2 個のバッファなし 267 MHz DDR2 SDRAM DIMM との間
をインタフェースする次の解析機能を使用して、シミュレーションと測定セット
アップを評価しました。この DDR2 SDRAM メモリ・インタフェースは、図 2 に
示す Stratix II High Speed High Density ボードを使って構築されています。
デュアル DIMM DDR2 SDRAM メモリ・インタフェース付き Stratix II High Speed High Density ボード
Stratix II High Speed High Density ボードでは、Stratix II 2S90F1508 デバイスを
使用しています。このボードは、DDR2 SDRAM メモリの近くに並列終端抵抗を
外付けせずに、DDR2 SDRAM デバイスの ODT 機能を利用するようにデザイン
されています。Stratix II FPGA デバイスには ODT 機能がないため、FPGA の近
くに外付けの並列終端抵抗を使用しています。
DDR2 SDRAM DIMM は、各データ・ストローブとデータ・ラインに 22 Ω の外
部直列終端抵抗を備えているため、すべての測定とシミュレーションではこれら
の直列終端抵抗の影響を考慮に入れる必要があります。
2
Altera Corporation
2007 年 2 月
ODT コントロールの概要
Stratix II High Speed High Density ボードで実行したベンチ測定の相関をとるた
めに、HyperLynx LineSim ソフトウェアでアルテラおよびメモリ・ベンダからの
IBIS モデルを使用して、シミュレーションを行います。図 3 に、シミュレーショ
ンに使用されるHyperLynxでのシミュレーション・セットアップの例を示します。
図 3.
デュアル DIMM DDR2 SDRAM インタフェース付き Stratix II High Speed High Density ボードを
シミュレーションするための HyperLynx セットアップ
ODT
コントロール
の概要
ボード上に DIMM が 1 個しか存在しない場合は、ODT コントロールは比較的簡
単です。メモリ書き込み時にメモリの ODT 機能がオンになり、メモリ読み出し
時にメモリの ODT 機能がオフになります。しかし、ボード上に複数個の DIMM
が存在する場合には、ODT コントロールは複雑になります。
システム上にデュアル DIMM メモリ・インタフェースがある場合、コントロー
ラには読み書き時のメモリ ODT のオン / オフについて様々なオプションがあり
ます。表 1 に、メモリ書き込み時とメモリ読み出し時の DDR2 SDRAM ODT コ
ントロールの一覧を示します。これらの DDR2 SDRAM ODT コントロールは、
Micron 社が推奨するものです。
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2007 年 2 月
3
デュアル DIMM DDR2 SDRAM メモリ・インタフェースの デザイン・ガイドライン
Micron 社が推奨する DDR2 SDRAM ODT コントロールについて詳しくは、同社
の アプ リ ケー シ ョン・ノ ート TN-47-01「DDR2 Design Guide for Two-DIMM
Systems」を参照してください。
表 1.
DDR2 SDRAM の ODT コントロール
ODT 設定
システム構成
1 スロットに実装
2 スロットに実装
1 スロットに実装
2 スロットに実装
書き込み
モジュール 1
モジュール 2
スロット 1
150 Ω
空き
スロット 2
空き
150 Ω
スロット 1
無限大
75 Ω
スロット 2
75 Ω
無限大
読み出し
モジュール 1
モジュール 2
スロット 1
無限大
空き
スロット 2
空き
無限大
スロット 1
無限大
75 Ω
スロット 2
75 Ω
無限大
本書で説明する High Speed High Density ボード上の Stratix II デバイスの近くの
すべてのデータ・ストローブ・ラインとデータ・ラインには、54 Ω の外部並列終
端抵抗が接続されています。伝送線の特性インピーダンスは 50 Ω 用にデザイン
されていますが、製造プロセス変動を考慮すると、レシーバ終端でアンダー・ター
ミネーションにすることが推奨されます。このため、FPGA 側での終端抵抗とし
て 54 Ω を使用します。
DIMM の構成
4
デュアル DIMM メモリ・システムでは両メモリ・スロットに実装するのが一般
的ですが、1 スロットだけに実装する場合もあります。例えば、初期段階では一
定量のメモリを実装し、アプリケーションが複雑になった段階で、2 つ目のメモ
リ・スロットに実装することにより、システムの再デザインなしに容易にアップ
グレードできるようにデザインするシステムもあります。次の項では、デュアル
DIMM システムの 1 スロットだけに実装した場合と、デュアル DIMM システム
の両スロットに実装した場合について説明します。表 1 に示すメモリ・ベンダが
推奨する ODT コントロール、およびその他の可能な ODT 設定が FPGA システ
ムにとって有効か否かを評価します。
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2007 年 2 月
スロット 1 にのみ実装したデュアル DIMM メモリ・インタフェース
スロット 1 に
のみ実装した
デュアル
DIMM メモリ・
インタフェー
ス
この項では、スロット 1 に実装し、スロット 2 は未実装にしたデュアル DIMM メ
モリ・インタフェースについて説明します。また、未実装 DIMM スロットによ
る信号品質への影響を分析し、シングル DIMM メモリ・インタフェースと比較
します。
FPGA によるメモリへの書き込み
DDR2 SDRAM メモリの ODT 機能には、150 Ω と 75 Ω の 2 つの設定があります。
表 1 では、1 スロットのみ実装のデュアル DIMM 構成に対する推奨 ODT 設定は
150 Ω です。
333 MHz/667 Mbps 以上で動作する DDR2 SDRAM デバイスでは、こ
の他に 50 Ω 設定の ODT 機能をサポートしています。
DDR2 SDRAM デバイスの ODT 設定について詳しくは、それぞれのメモリ製品
を参照してください。
150 Ω の ODT 設定を使用したメモリ書き込み
図 4 に、ダブル並列終端方法（Class II）を示します。この方法では、FPGA 側で
25 Ω の OCT ドライブ強度を設定して、FPGA がメモリへ書き込みを行う際に、
メモリ側の直列抵抗と組み合わせてメモリ上の ODT を使用します。
図 4.
メモリ側の直列抵抗と組み合わせて DDR2 SDRAM DIMM 上の ODT を使用する
ダブル並列終端方法（Class II）
FPGA
DDR2 DIMM
VTT = 0.9V
DDR2 Component
Driver
Driver
25Ω
RT= 54Ω
300Ω/
150Ω
RS = 22Ω
Receiver
Receiver
50Ω
VREF
3" Trace Length
VREF = 0.9V
300Ω/
150Ω
図 5 に、HyperLynx シミュレーションとダブル並列終端を行ったメモリ上の信号
のボード測定値を示します。この終端方法では、FPGA がメモリへ書き込みを行
う際に、メモリ側の直列抵抗伝送線と組み合わせてメモリ上の 150 Ω の ODT 設
定を使用します。さらに、FPGA 側で 25 Ω の OCT ドライブ強度を設定しています。
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2007 年 2 月
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デュアル DIMM DDR2 SDRAM メモリ・インタフェースの デザイン・ガイドライン
図 5.
HyperLynx シミュレーションとメモリ上の信号のボード測定値
（メモリをスロット 1 にのみ実装し、スロット 2 は未実装）
表 2 に、シミュレーションとメモリ上の信号のボード測定値との比較をまとめま
す。メモリ・インタフェースは、シングル DIMM とスロット 1 にのみ実装した
デュアル DIMM を使用しています。ダブル並列終端では、メモリ側直列抵抗と
組み合わせて 150 Ω の ODT 設定を使用しています。FPGA 上の OCT 強度設定は
25 Ω です。
表 2.
シングル DIMMメモリ・インタフェースとスロット 1に実装したデュアル DIMMメモリ・インタフェースの
メモリ上の信号の比較
注 (1)
アイの幅
（ns）
アイの高さ
（V）
オーバー
シュート
（V）
アンダー
シュート
（V）
立ち上がり
エッジ・レート
（V/ns）
立ち下がり
エッジ・レート
（V/ns）
デュアル DIMM メモリ・インタフェース（スロット 1 にのみ実装）
シミュレーション
1.68
0.97
0.06
NA
2.08
1.96
測定値
1.30
0.63
0.22
0.20
1.74
1.82
シミュレーション
1.62
0.94
0.10
0.05
2.46
2.46
測定値
1.34
0.77
0.04
0.13
1.56
1.39
シングル DIMM
表 2 の注 :
(1)
シングル DIMM DDR2 SDRAM メモリ・インタフェースのシミュレーションとボード測定値は、Stratix II Memory Board 2 に基
づいています。シングル DIMM DDR2 SDRAM メモリ・インタフェースについて詳しくは、
「AN408: DDR2 メモリ・インタフェー
ス終端、ドライブ強度、および負荷に関するデザイン・ガイドライン」を参照してください。
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2007 年 2 月
スロット 1 にのみ実装したデュアル DIMM メモリ・インタフェース
表 2 は、シングル DIMM メモリ・インタフェースとスロット 1 にのみ実装した
デュアル DIMM メモリ・インタフェースとの間に大きな差がないことを示して
います。シミュレーションとボード測定値に見られるオーバーシュートとアンダー
シュートは、メモリ側で 150 Ω の ODT 設定を使用したためにレシーバ側でオー
バー・ターミネーションが発生したことが原因と考えられます。さらに、未実装
スロットがあるための余分なDIMMコネクタの存在も大きな影響を与えていません。
ODT 設定を 75 Ω にした場合、150 W の ODT 設定と比べてアイの幅と高さに差
はありません。ただし、ODT 設定を 75 Ω にすると、オーバーシュートとアンダー
シュートは発生しません。これは、DDR2 SDRAM メモリ・デバイス上のインピー
ダンスが整合する正しい終端の実現に役立ちます。
75 Ω の ODT 設定を使って取得した結果については、
23 ページの付録 A
を参照してください。
メモリからの読み出し
メモリの読み出し時には、ODT 機能はオフにされます。したがって、150 Ω の
ODT 設定と 75 Ω の ODT 設定の使用の間に差はありません。このため、終端方
法はシングル並列終端方法（Class I）になります。この方法では、FPGA 側には
外部抵抗を、メモリ側には直列抵抗をそれぞれ使用します（図 6）。
図 6.
外部抵抗とメモリ側に直列抵抗を使用するシングル並列終端方法（Class I）
FPGA
DDR2 DIMM
VTT = 0.9V
DDR2 Component
Driver
Driver
25Ω
300Ω/
150Ω
RT= 54Ω
RS = 22Ω
Receiver
Receiver
50Ω
VREF = 0.9V
3" Trace Length
VREF
300Ω/
150Ω
図 7 に、シミュレーションと FPGA 上の信号の測定結果を示します。この FPGA
では、FPGA 側の外部並列抵抗とメモリ側直列抵抗を組み合わせて使うシングル
並列終端を使用し、メモリではフル・ドライブ強度を設定しています。
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2007 年 2 月
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デュアル DIMM DDR2 SDRAM メモリ・インタフェースの デザイン・ガイドライン
図 7.
HyperLynx シミュレーションと FPGA 上の信号のボード測定値
（スロット 1 から読み出し、スロット 2 は未実装）
表 3 に、シミュレーションと FPGA 上の信号のボード測定値との比較をまとめま
す。メモリ・インタフェースはシングル DIMM とスロット 1 にのみメモリを実
装したデュアル DIMM を使用しています。シングル並列終端では、メモリ側直
列抵抗と組み合わせて FPGA 側の外部並列抵抗を使用しています。メモリはフル
強度を設定しています。
表 3.
スロット 1 にのみ実装したデュアル DIMM メモリ・インタフェースの FPGA 上の信号の比較
アイの幅
（ns）
アイの高さ
（V）
オーバー
シュート
（V）
アンダー
シュート
（V）
注 (1)
立ち上がり
エッジ・レート
（V/ns）
立ち下がり
エッジ・レート
（V/ns）
デュアル DIMM メモリ・インタフェース（スロット 1 にのみ実装）
シミュレーション
1.76
0.80
NA
NA
2.29
2.29
測定値
1.08
0.59
NA
NA
1.14
1.59
シミュレーション
1.80
0.95
NA
NA
2.67
2.46
測定値
1.03
0.58
NA
NA
1.10
1.30
シングル DIMM1
表 3 の注 :
(1)
シングル DIMM DDR2 SDRAM メモリ・インタフェースのシミュレーションとボード測定値は、Stratix II Memory Board 2 に基
づいています。シングル DIMM DDR2 SDRAM メモリ・インタフェースについて詳しくは、
「AN408: DDR2 メモリ・インタフェー
ス終端、ドライブ強度、および負荷に関するデザイン・ガイドライン」を参照してください。
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2007 年 2 月
スロット 2 にのみ実装したデュアル DIMM
表 3 は、シングル DIMM メモリ・インタフェースとスロット 1 にのみ実装した
デュアル DIMM メモリ・インタフェースとの間に大きな差がないことを示して
います。未実装スロットがあるための余分な DIMM コネクタの存在も大きな影
響を与えていません。
スロット 2 に
のみ実装した
デュアル
DIMM
この項では、スロット 2 に実装し、スロット 1 は未実装にしたデュアル DIMM メ
モリ・インタフェースについて説明します。特に、この項では DIMM 位置の信
号品質に対する影響について説明します。
FPGA によるメモリへの書き込み
前の項ではスロット 1 にのみ実装したデュアル DIMM メモリ・インタフェース
について説明しましたが、
この場合はメモリが FPGA の近くに配置されています。
スロット 2 にメモリを実装すると、メモリは FPGA から離れることになるため、
パターン長が長くなるのでメモリから見た信号品質に影響を与える可能性があり
ます。次の項では、デュアル DIMM メモリ・インタフェースのスロット 1 とス
ロット 2 への実装の間に差があるか否かを調べます。
150 Ω の ODT 設定を使用したメモリ書き込み
図 8 に、ダブル並列終端方法（Class II）を示します。この方法では、FPGA 側で
25 Ω の OCT ドライブ強度を設定して、FPGA がメモリへ書き込みを行う際に、
メモリ側の直列抵抗と組み合わせてメモリ上の ODT を使います。
図 8.
メモリ側の直列抵抗と組み合わせて DDR2 SDRAM DIMM 上の ODT を使用する
ダブル並列終端方法（Class II）
FPGA
DDR2 DIMM
VTT = 0.9V
DDR2 Component
Driver
Driver
25Ω
RT= 54Ω
300Ω/
150Ω
RS = 22Ω
Receiver
VREF
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2007 年 2 月
Receiver
50Ω
3" Trace Length
VREF = 0.9V
300Ω/
150Ω
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デュアル DIMM DDR2 SDRAM メモリ・インタフェースの デザイン・ガイドライン
図 9 に、シミュレーションとダブル並列終端を行ったメモリ上の信号の測定値を
示します。この終端方法では、FPGA がメモリへ書き込みを行う際に、メモリ側
の直列抵抗伝送線と組み合わせてメモリ上の 150 Ω の ODT 設定を使っています。
FPGA 側では 25 Ω の OCT ドライブ強度を設定しています。
図 9.
HyperLynx シミュレーションとメモリ上の信号のボード測定値
（メモリをスロット 2 にのみ実装し、スロット 1 は未実装）
表 4 に、シミュレーションと DDR2 SDRAM DIMM 上の信号のボード測定値との
比較をまとめます。メモリ・インタフェースはスロット 1 のみ、またはスロット 2
のみに実装したデュアル DIMM を使用しています。ダブル並列終端ではメモリ
側直列抵抗と組み合わせて 150 Ω の ODT 設定を使用しています。FPGA 上の OCT
強度設定は 25 Ω です。
表 4.
スロット 1 のみとスロット 2 のみに実装したデュアル DIMM メモリ・インタフェースでのメモリ上の
信号の比較
アイの幅
（ns）
アイの高さ
（V）
オーバー
シュート
（V）
アンダー
シュート
（V）
立ち上がり
エッジ・レート
（V/ns）
立ち下がり
エッジ・レート
（V/ns）
デュアル DIMM メモリ・インタフェース（スロット 2 にのみ実装）
シミュレーション
1.69
0.94
0.07
0.02
1.96
2.08
測定値
1.28
0.68
0.24
0.20
1.60
1.60
デュアル DIMM メモリ・インタフェース（スロット 1 にのみ実装）
シミュレーション
1.68
0.97
0.06
NA
2.08
2.08
測定値
1.30
0.63
0.22
0.20
1.74
1.82
10
Altera Corporation
2007 年 2 月
スロット 2 にのみ実装したデュアル DIMM
表 4 は、デュアル DIMM メモリ・インタフェースのスロット 1 またはスロット 2
への実装の間に大きな差がないことを示しています。シミュレーションとボード
測定値に見られるオーバーシュートとアンダーシュートは、メモリ側で 150 Ω の
ODT 設定を使用したためにレシーバ側でアンダー・ターミネーションが発生した
ことが原因と考えられます。
ODT 設定を 75 Ω にした場合、150 Ω の ODT 設定と比べてアイの幅と高さに差は
ありません。ただし、ODT 設定を 75 Ω にすると、オーバーシュートとアンダー
シュートは発生しません。これは、DDR2 SDRAM メモリ・デバイス上のインピー
ダンスが整合する正しい終端の実現に役立ちます。
75 Ω の ODT 設定に対する詳しい結果については、24 ページの付録 B を参照して
ください。
メモリからの読み出し
メモリからの読み出し時には ODT 機能がオフになるので、150 Ω の ODT 設定と
75 Ω の ODT 設定の使用の間に差はありません。このため、終端方法はシングル
並列終端方法（Class I）になります。この方法では、FPGA 側には外部抵抗を、
メモリ側には直列抵抗をそれぞれ使用します（図 10）。
図 10. 外部抵抗とメモリ側に直列抵抗を使用するシングル並列終端方法（Class I）
FPGA
DDR2 DIMM
VTT = 0.9V
Driver
Driver
25Ω
300Ω/
150Ω
RT= 54Ω
RS = 22Ω
Receiver
Receiver
50Ω
VREF = 0.9V
3" Trace Length
VREF
300Ω/
150Ω
図 11 に、シミュレーションと FPGA 上の信号のボード測定結果を示します。こ
の FPGA では、FPGA 側の外部並列抵抗とメモリ側直列抵抗を組み合わせて使う
シングル並列終端を使用し、メモリではフル・ドライブ強度を設定しています。
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2007 年 2 月
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デュアル DIMM DDR2 SDRAM メモリ・インタフェースの デザイン・ガイドライン
図 11. HyperLynx シミュレーションと FPGA 上の信号のボード測定値
（スロット 2 から読み出し、スロット 1 は未実装）
表 5 に、シミュレーションと FPGA 上の信号のボード測定値との比較をまとめま
す。メモリ・インタフェースはスロット 1 またはスロット 2 にのみメモリを実装
したデュアル DIMM を使用、シングル並列終端ではメモリ側直列抵抗と組み合
わせて FPGA 側の外部並列抵抗を使用しています。メモリではフル強度を設定し
ています。
表 5.
スロット 1 またはスロット 2 にのみ実装したデュアル DIMM メモリ・インタフェースの FPGA 上の
信号の比較
アイの幅
（ns）
アイの高さ
（V）
オーバー
シュート
（V）
アンダー
シュート
（V）
立ち上がり
エッジ・レート
（V/ns）
立ち下がり
エッジ・レート
（V/ns）
スロット 2 にのみ実装
シミュレーション
1.80
0.80
NA
NA
3.09
2.57
測定値
1.17
0.66
NA
NA
1.25
1.54
シミュレーション
1.80
0.95
NA
NA
2.67
2.46
測定値
1.08
0.59
NA
NA
1.14
1.59
スロット 1 にのみ実装
表 5 から、DIMM メモリがスロット 1 に実装されるか、スロット 2 に実装される
かによらず、FPGA 上の信号は同じであることが分かります。
12
Altera Corporation
2007 年 2 月
スロット 1 とスロット 2 の両スロットに実装したデュアル DIMM メモリ・インタフェース
スロット 1 と
スロット 2 の
両スロットに
実装した
デュアル
DIMM メモリ・
インタフェー
ス
この項では、
スロット 1 とスロット 2 の両スロットに実装したデュアル DIMM メ
モリ・インタフェースについて説明します。この場合には、スロット 1 のメモリ
またはスロット 2 のメモリへ書き込むことができます。
FPGA によるメモリへの書き込み
表 1 では、両スロットに実装のデュアル DIMM 構成に対する推奨 ODT 設定は
75 Ω です。150 Ω の ODT 設定のオプションがあるため、この項では 150 Ω 設定
の使い方も説明して、推奨される 75 Ω に対して結果を比較します。
75 Ω の ODT 設定を使ったスロット 1 のメモリへの書き込み
図 12 に、ダブル並列終端方法（Class II）を示します。この方法では、FPGA 側
で 25 Ω の OCT ドライブ強度を設定して、
FPGA がメモリへ書き込みを行う際に、
メモリ側の直列抵抗と組み合わせてメモリ上の ODT を使います。このケースで
は、FPGA がスロット 1 のメモリに書き込み、スロット 2 のメモリの ODT 機能
がオンになります。
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2007 年 2 月
13
デュアル DIMM DDR2 SDRAM メモリ・インタフェースの デザイン・ガイドライン
図 12. メモリ側の直列抵抗と組み合わせて DDR2 SDRAM DIMM 上の ODT を使用する
ダブル並列終端方法（Class II）
Slot 1
FPGA
DDR2 DIMM
VTT = 0.9V
DDR2 Component
Driver
Driver
25Ω
RT= 54Ω
300Ω/
150Ω
RS = 22Ω
Receiver
Receiver
50Ω
3" Trace Length
VREF
300Ω/
150Ω
Slot 2
50Ω
VREF
DDR2 DIMM
DDR2 Component
Driver
300Ω/
150Ω
RS = 22Ω
Receiver
VREF = 0.9V
300Ω/
150Ω
図 13 に、HyperLynx シミュレーションとダブル並列終端を行ったスロット 1 の
メモリ上の信号のボード測定値を示します。この終端方法では、FPGA がメモリ
へ書き込みを行う際に、メモリ側の直列抵抗伝送線と組み合わせてメモリ上の
75 Ω ODT を使っています。FPGA 側では 25 Ω の OCT ドライブ強度を設定して
います。
14
Altera Corporation
2007 年 2 月
スロット 1 とスロット 2 の両スロットに実装したデュアル DIMM メモリ・インタフェース
図 13. HyperLynx シミュレーションとスロット 1 のメモリ上の信号のボード測定値（メモリは両スロットに実装）
表 6 に、シミュレーションとメモリ上の信号のボード測定値との比較をまとめま
す。メモリ・インタフェースは片方のスロットにのみ実装したデュアル DIMM と
両スロットに実装したデュアル DIMM を使用しています。ダブル並列終端では
メモリ側直列抵抗と組み合わせて 75 Ω の ODT 設定を使用しています。FPGA 上
の OCT 強度設定は 25 Ω です。
表 6.
デュアル DIMM メモリ・インタフェースの片方のスロットのみに実装した場合と両スロットに実装した
場合のメモリ上の信号の比較
アイの幅
（ns）
アイの高さ
（V）
オーバー
シュート
（V）
アンダー
シュート
（V）
立ち上がり
エッジ・レート
（V/ns）
立ち下がり
エッジ・レート
（V/ns）
デュアル DIMM メモリ・インタフェース（両スロットに実装し、スロット 1 へ書き込みを実行）
シミュレーション
1.60
1.18
0.02
NA
1.71
1.71
測定値
0.97
0.77
0.05
0.04
1.25
1.25
デュアル DIMM メモリ・インタフェース（スロット 1 にのみ実装）
シミュレーション
1.68
0.97
0.06
NA
2.08
2.08
測定値
1.30
0.63
0.22
0.20
1.74
1.82
表 6 は、片方のスロットまたは両スロットに実装した場合に、アイの高さに大き
な差がないことを示しています。ただし、DIMM メモリが追加されたために負荷
が大きくなるので、エッジ・レートが低下し、そのためにアイの幅が小さくなり、
メモリのセットアップ・タイムとホールド・タイムが劣化します。このために、
データの有効ウインドウが小さくなります。
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2007 年 2 月
15
デュアル DIMM DDR2 SDRAM メモリ・インタフェースの デザイン・ガイドライン
ODT 設定を 150 Ω にした場合、75 Ω の ODT 設定と比べてアイの幅と高さに差は
ありません。ただし、ODT 設定を 150 Ω にすると、オーバーシュートとアンダー
シュートが発生します。これは、DDR2 SDRAM メモリ・デバイス上のインピー
ダンスの不整合に起因するアンダー・ターミネーションが原因です。
150 Ω の ODT 設定を使って取得した結果については、25 ページの付
録 C を参照してください。
75 Ω の ODT 設定を使ったスロット 2 のメモリへの書き込み
このケースでは、FPGA がスロット 2 のメモリに書き込み、スロット 1 のメモリ
の ODT 機能がオンになります。図 14 に、HyperLynx シミュレーションとダブ
ル並列終端を行ったスロット 1 のメモリ上の信号のボード測定値を示します。こ
の終端方法では、FPGA がメモリへ書き込みを行う際に、メモリ側の直列抵抗伝
送線と組み合わせてメモリ上の 75 Ω ODT を使っています。FPGA 側では 25 Ω の
OCT ドライブ強度を設定しています。
図 14. HyperLynx シミュレーションとスロット 2 のメモリ上の信号のボード測定値（メモリは両スロットに実装）
16
Altera Corporation
2007 年 2 月
スロット 1 とスロット 2 の両スロットに実装したデュアル DIMM メモリ・インタフェース
表 7 に、シミュレーションとメモリ上の信号のボード測定値との比較をまとめま
す。メモリ・インタフェースはスロット 1 にのみ実装したデュアル DIMM を使
用しています。ダブル並列終端ではメモリ側直列抵抗と組み合わせて 75 Ω の ODT
設定を使用しています。FPGA 上の OCT 強度設定は 25 Ω です。
表 7.
デュアル DIMM メモリ・インタフェースの両スロットに実装した場合のメモリ上の信号の比較
アイの幅
（ns）
アイの高さ
（V）
オーバー
シュート
（V）
アンダー
シュート
（V）
立ち上がり
エッジ・レート
（V/ns）
立ち下がり
エッジ・レート
（V/ns）
デュアル DIMM メモリ・インタフェース（両スロットに実装し、スロット 2 へ書き込みを実行）
シミュレーション
1.60
1.16
0.10
0.08
1.68
1.60
測定値
1.10
0.85
0.16
0.19
1.11
1.25
デュアル DIMM メモリ・インタフェース（両スロットに実装し、スロット 1 へ書き込みを実行）
シミュレーション
1.60
1.18
0.02
NA
1.71
1.71
測定値
1.30
0.77
0.05
0.04
1.25
1.25
表 7 から、シミュレーションとボード測定値は共に、スロット 1 への書き込みで
アイの幅が大きくなっていることを示しているのが分かります。これはスロット 1
への書き込みでエッジ・レートが良くなっていることに起因します。スロット 1
への書き込みでのアイの改善は、終端の位置からきています。スロット 1 へ書き
込む際に、スロット 2 の ODT 機能がオンになるので、フライバイ・トポロジー
になっています。スロット 2 へ書き込む際に、スロット 1 の ODT 機能がオンに
なるので、非フライバイ・トポロジーになっています。
ODT 設定を 150 Ω にした場合、75 Ω の ODT 設定と比べてアイの幅と高さに差は
ありません。ただし、ODT 設定を 150 Ω にすると、オーバーシュートとアンダー
シュートが発生します。これは、DDR2 SDRAM メモリ・デバイス上のインピー
ダンスの不整合に起因するアンダー・ターミネーションが原因です。
150 Ω の ODT 設定を使って取得した結果については、27 ページの付
録 D を参照してください。
メモリからの読み出し
表 1 では、両スロットに実装したデュアル DIMM 構成に対する推奨 ODT 設定は、
読み出さないスロットで 75 Ω の設定を使う ODT 機能をオンにすることです。
150 Ω の ODT 設定のオプションがあるため、この項では 150 Ω 設定の使い方も説
明して、推奨される 75 Ω に対して結果を比較します。
Altera Corporation
2007 年 2 月
17
デュアル DIMM DDR2 SDRAM メモリ・インタフェースの デザイン・ガイドライン
スロット 2 の 75 Ω の ODT 設定を使ったスロット 1 のメモリからの読み
出し
図 15 に、ダブル並列終端方法（Class II）を示します。この方法では、FPGA が
メモリから読み出しを行う際に、メモリ側の直列抵抗と組み合わせてメモリ上の
ODT を使います。メモリ側ではフル・ドライブ強度を設定します。このケースで
は、FPGA がスロット 1 のメモリから読み出し、スロット 2 のメモリの ODT 機
能がオンになります。
図 15. 外部抵抗とメモリ側直列抵抗を使用し、ODT 機能をオンにしたダブル並列終端方法（Class II）
Slot 1
FPGA
DDR2 DIMM
VTT = 0.9V
DDR2 Component
Driver
Driver
25Ω
RT= 54Ω
300Ω/
150Ω
RS = 22Ω
Receiver
Receiver
50Ω
3" Trace Length
VREF
300Ω/
150Ω
Slot 2
50Ω
VREF
DDR2 DIMM
DDR2 Component
Driver
300Ω/
150Ω
RS = 22Ω
VREF
Receiver
300Ω/
150Ω
図 16 に、シミュレーションと FPGA 上の信号の測定結果を示します。FPGA は
スロット1のメモリを読み出し、メモリではフル・ドライブ強度を設定しています。
18
Altera Corporation
2007 年 2 月
スロット 1 とスロット 2 の両スロットに実装したデュアル DIMM メモリ・インタフェース
図 16. HyperLynx シミュレーションと FPGA 上の信号のボード測定値
（スロット 1 から読み出し、スロット 2 は未実装） 注 (1)
図 16 の注 :
(1)
シミュレーションと測定で使用した縦軸スケールは 200 mV/div に設定。
表 8 に、シミュレーションと FPGA 上の信号のボード測定値との比較をまとめま
す。両スロットに実装したデュアル DIMM メモリ・インタフェースとスロット 1
にのみ実装したデュアル DIMM メモリ・インタフェースを使っています。
表 8.
デュアル DIMM メモリ・インタフェースの片方のスロットのみに実装した場合と両スロットに実装した
場合にスロット 1 から読み出した際の FPGA 上の信号の比較
アイの幅
（ns）
アイの高さ
（V）
オーバー
シュート
（V）
アンダー
シュート
（V）
立ち上がり
エッジ・レート
（V/ns）
立ち下がり
エッジ・レート
（V/ns）
デュアル DIMM は片方のスロットに実装、スロット 2 は 75 Ω の ODT 設定
シミュレーション
1.74
0.87
NA
NA
1.91
1.88
測定値
0.86
0.58
NA
NA
1.11
1.09
デュアル DIMM は片方のスロットに実装、スロット 1 は ODT 設定なし
シミュレーション
1.76
0.80
NA
NA
2.29
2.29
測定値
1.08
0.59
NA
NA
1.14
1.59
表 8 は、両スロットに実装した場合、DIMM メモリの追加のために負荷が増えて
エッジ・レートが低速になり、
その結果アイの幅が狭くなったことを示しています。
150 Ω の ODT 設定を使って取得した結果については、28 ページの付
録 E を参照してください。
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2007 年 2 月
19
デュアル DIMM DDR2 SDRAM メモリ・インタフェースの デザイン・ガイドライン
スロット 2 の 75 Ω の ODT 設定を使ったスロット 1 のメモリからの読み
出し
このケースでは、FPGA がスロット 2 のメモリから読み出し、スロット 1 のメモ
リの ODT 機能がオンになります。
図 17. 外部抵抗とメモリ側直列抵抗を使用し、ODT 機能をオンにしたダブル並列終端方法（Class II）
Slot 1
FPGA
DDR2 DIMM
VTT = 0.9V
DDR2 Component
Driver
25Ω
Driver
RT= 54Ω
RS = 22Ω
Receiver
150Ω/
300Ω
Receiver
50Ω
3" Trace Length
VREF
150Ω/
300Ω
Slot 2
50Ω
VREF = 0.9V
DDR2 DIMM
DDR2 Component
Driver
150Ω/
300Ω
RS = 22Ω
VREF
Receiver
150Ω/
300Ω
図 18 に、HyperLynx シミュレーションと FPGA 上の信号のボード測定結果を示
します。この FPGA では、FPGA 側の外部並列抵抗とメモリ側直列抵抗、さらに
75 Ω の ODT 設定を組み合わせて使うダブル並列終端を使用し、メモリではフル・
ドライブ強度を設定しています。
20
Altera Corporation
2007 年 2 月
スロット 1 とスロット 2 の両スロットに実装したデュアル DIMM メモリ・インタフェース
図 18. HyperLynx シミュレーションと FPGA 上の信号のボード測定値
（スロット 2 から読み出し、スロット 2 は未実装） 注 (1)
図 18 の注 :
(1)
シミュレーションと測定で使用した縦軸スケールは 200 mV/div に設定。
表 9 に、シミュレーションと FPGA 上の信号のボード測定値との比較をまとめま
す。両スロットに実装したデュアル DIMM メモリ・インタフェースとスロット 1
にのみ実装したデュアル DIMM メモリ・インタフェースを使っています。
表 9.
デュアル DIMM メモリ・インタフェースの片方のスロットのみに実装した場合と両スロットに実装した
場合にスロット 2 から読み出した際の FPGA 上の信号の比較
アイの幅
（ns）
アイの高さ
（V）
オーバー
シュート
（V）
アンダー
シュート
（V）
立ち上がり
エッジ・レート
（V/ns）
立ち下がり
エッジ・レート
（V/ns）
デュアル DIMM は両スロットに実装、スロット 1 は 75 Ω の ODT 設定
シミュレーション
1.70
0.81
NA
NA
1.72
1.99
測定値
0.87
0.59
NA
NA
1.09
1.14
デュアル DIMM は片方のスロットに実装、スロット 2 は ODT 設定なし
シミュレーション
1.80
0.80
NA
NA
3.09
2.57
測定値
1.17
0.66
NA
NA
1.25
1.54
表 9 は、デュアル DIMM メモリ・インタフェースの片方のスロットのみに実装
した場合、両スロットに実装したデュアル DIMM メモリ・インタフェースと比
べてアイの幅が広くなることを示しています。これは、スロット 1 にある DIMM
の負荷に起因するものと見られます。
ODT設定を150 Ωにした場合、75 ΩのODT設定と比べて信号品質に差はありません。
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2007 年 2 月
21
デュアル DIMM DDR2 SDRAM メモリ・インタフェースの デザイン・ガイドライン
150 Ω の ODT 設定を使って取得した結果については、30 ページの付
録 F を参照してください。
まとめ
このアプリケーション・ノートでは、シングル DIMM とデュアル DIMM の DDR2
SDRAM メモリ・インタフェースについて考察し、2 つ目の DIMM の信号品質へ
の影響について調べました。FPGA の OCT 機能（25 Ω OCT）と DDR2 SDRAM
メモリの ODT 機能を使ってシミュレーションを行うとともにボード測定値も取
得しました。これらのシミュレーション結果と実験結果を使うと、最高信号品質
を持つ最適デザインのガイドラインを描くことができます。
デュアル DIMM メモリ・インタフェースのデザインでは、メモリ・ベンダがメ
モリ動作（書き込みまたは読み出し）、スロットの実装状況、DIMM 位置に対す
る動作に応じて、ODT 設定についての推奨事項を提供します。メモリ・ベンダが
推奨する ODT 設定の他に、このアプリケーション・ノートでは他の ODT 設定を
考察して、これらの他の設定を使った場合に信号品質に影響があるか否かを調べ
ました。本書で述べた結果に基づいて、アルテラはメモリ・ベンダが推奨する
ODT 設定を採用することをお薦めします。
このアプリケーション・ノートで示したシミュレーションと実験結果に基づくと、
メモリ・ベンダの推奨する ODT 設定を採用した場合、優れた信号品質が実現で
きることは明らかです。ここに示すシミュレーションと実験結果は Stratix II High
Speed High Density ボードに基づきますが、ODT 使用の一般的な原理はすべて
のデュアル DIMM DDR2 SDRAM メモリ・デザインに適用できます。このアプリ
ケーション・ノートでは ODT コントロールの可能なすべての組み合わせをカバー
しましたが、デュアル DIMM DDR2 SDRAM メモリ・デザイン内で優れたシグナ
ル・インテグリティを確実にするためには、IBIS モデルまたは HSPICE モデルを
使ってシステム固有のシミュレーションを行うことが非常に大切です。
22
Altera Corporation
2007 年 2 月
付録 A: スロット 1 のメモリへの書き込み（75 Ω の ODT 設定を使用、片方のスロットにのみ実装）
付録 A:
スロット 1 の
メモリへの書
き込み（75 Ω
の ODT 設定を
使用、片方の
スロットに
のみ実装）
図 19 に、シミュレーションとメモリ上の信号の測定値を示します。この終端方法
では、FPGA がメモリへ書き込みを行う際に、メモリ上の 75 Ω の ODT 設定を
使っています。FPGA 側では 25 Ω の OCT ドライブ強度を設定しています。
図 19. HyperLynx シミュレーションとメモリ上の信号のボード測定値
（メモリをスロット 1 にのみ実装し、スロット 2 は未実装）
表 10 に、シミュレーションと DDR2 SDRAM 上の信号のボード測定値との比較
をまとめます。メモリ・インタフェースはデュアル DIMM のスロット 1 にのみ
実装し、異なる ODT 設定を使用しています。
表 10. デュアル DIMMメモリ・インタフェースのスロット 1にのみ実装した場合のメモリ上の信号の比較、異なる
ODT 設定を使用 （１ / ２）
アイの幅
（ns）
アイの高さ
（V）
オーバー
シュート
（V）
アンダー
シュート
（V）
立ち上がり
エッジ・レート
（V/ns）
立ち下がり
エッジ・レート
（V/ns）
1.68
0.91
NA
NA
1.88
1.88
75 Ω の ODT 設定
シミュレーション
Altera Corporation
2007 年 2 月
23
デュアル DIMM DDR2 SDRAM メモリ・インタフェースの デザイン・ガイドライン
表 10. デュアル DIMMメモリ・インタフェースのスロット 1にのみ実装した場合のメモリ上の信号の比較、異なる
ODT 設定を使用 （２ / ２）
アイの幅
（ns）
アイの高さ
（V）
オーバー
シュート
（V）
アンダー
シュート
（V）
立ち上がり
エッジ・レート
（V/ns）
立ち下がり
エッジ・レート
（V/ns）
1.28
0.57
NA
NA
1.54
1.38
シミュレーション
1.68
0.97
0.06
NA
2.67
2.13
測定値
1.30
0.63
0.22
0.20
1.74
1.82
測定値
150 Ω の ODT 設定
付録 B:
スロット 2 の
メモリへの書
き込み（75 Ω
の ODT 設定を
使用、片方の
スロットに
のみ実装）
図 20 に、シミュレーションとメモリ上の信号の測定値を示します。この終端方法
では、FPGA がメモリへ書き込みを行う際に、メモリ上の 75 Ω の ODT 設定を
使っています。FPGA 側では 25 Ω の OCT ドライブ強度を設定しています。
図 20. HyperLynx シミュレーションとメモリ上の信号のボード測定値
（メモリをスロット 2 にのみ実装し、スロット 1 は未実装）
24
Altera Corporation
2007 年 2 月
付録 C: スロット 1 のメモリへの書き込み（150 Ω の ODT 設定を使用、両スロットに実装）
表 11 に、
シミュレーションとメモリ上の信号のボード測定値との比較をまとめま
す。メモリ・インタフェースはスロット 1 またはスロット 2 に実装したデュアル
DIMM を使用しています。ダブル並列終端ではメモリ側直列抵抗と組み合わせて
75 Ω の ODT 設定を使用しています。FPGA 上の OCT 強度設定は 25 Ω です。
表 11. デュアル DIMM メモリ・インタフェースのスロット 2 にのみ実装した場合のメモリ上の信号の比較、異なる
ODT 設定を使用
アイの幅
（ns）
アイの高さ
（V）
オーバー
シュート
（V）
アンダー
シュート
（V）
立ち上がり
エッジ・レート
（V/ns）
立ち下がり
エッジ・レート
（V/ns）
シミュレーション
1.68
0.89
NA
NA
1.82
1.93
測定値
1.29
0.59
NA
NA
1.60
1.29
シミュレーション
1.69
0.94
0.07
0.02
1.88
2.29
測定値
1.28
0.68
0.24
0.20
1.60
1.60
75 Ω の ODT 設定
150 Ω の ODT 設定
付録 C:
スロット 1 の
メモリへの書
き込み
（150 Ω の ODT
設定を使用、
両スロットに
実装）
Altera Corporation
2007 年 2 月
図 21 に、HyperLynx シミュレーションとダブル並列終端を行ったスロット 1 の
メモリ上の信号のボード測定値を示します。この終端方法では、FPGA がメモリ
へ書き込みを行う際に、メモリ側の直列抵抗伝送線と組み合わせてスロット 2 の
メモリ上の 150 Ω ODT を使っています。FPGA 側では 25 Ω の OCT ドライブ強
度を設定しています。
25
デュアル DIMM DDR2 SDRAM メモリ・インタフェースの デザイン・ガイドライン
図 21. HyperLynx シミュレーションとスロット 1 のメモリ上の信号のボード測定値（メモリは両スロットに実装）
表 12 に、シミュレーションとスロット 1 のメモリ上の信号のボード測定値との比
較をまとめます。メモリ・インタフェースは両スロットに実装したデュアルDIMM
を使用しています。ダブル並列終端ではメモリ側直列抵抗と組み合わせてスロッ
ト 2 の異なる ODT 設定を使用しています。FPGA 上の OCT 強度設定は 25 Ω です。
表 12. デュアル DIMM メモリ・インタフェースの両スロットに実装した場合のメモリ上の信号の比較、
スロット 2 に異なる ODT 設定を使用
アイの幅
（ns）
アイの高さ
（V）
オーバー
シュート
（V）
アンダー
シュート
（V）
立ち上がり
エッジ・レート
（V/ns）
立ち下がり
エッジ・レート
（V/ns）
シミュレーション
1.60
1.18
0.02
NA
1.71
1.71
測定値
0.89
0.78
0.13
0.17
1.19
1.32
シミュレーション
1.60
1.18
0.02
NA
1.71
1.71
測定値
0.97
0.77
0.05
0.04
1.25
1.25
150 Ω の ODT 設定
75 Ω の ODT 設定
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Altera Corporation
2007 年 2 月
付録 D: スロット 2 のメモリへの書き込み（150 Ω の ODT 設定を使用、両スロットに実装）
付録 D:
スロット 2 の
メモリへの書
き込み
（150 Ω の ODT
設定を使用、
両スロットに
実装）
図 22 に、HyperLynx シミュレーションとダブル並列終端を行ったスロット 2 の
メモリ上の信号のボード測定値を示します。この終端方法では、FPGA がメモリ
へ書き込みを行う際に、メモリ側の直列抵抗伝送線と組み合わせてスロット 1 の
メモリ上の 150 Ω ODT を使っています。FPGA 側では 25 Ω の OCT ドライブ強
度を設定しています。
図 22. HyperLynx シミュレーションとスロット 2 のメモリ上の信号のボード測定値（メモリは両スロットに実装）
表 13 に、
シミュレーションとメモリ上の信号のボード測定値との比較をまとめま
す。メモリ・インタフェースは両スロットに実装したデュアル DIMM を使用し
ています。ダブル並列終端ではメモリ側直列抵抗と組み合わせてスロット 1 の異
なる ODT 設定を使用しています。FPGA 上の OCT 強度設定は 25 Ω です。
Altera Corporation
2007 年 2 月
27
デュアル DIMM DDR2 SDRAM メモリ・インタフェースの デザイン・ガイドライン
.
表 13. デュアル DIMM メモリ・インタフェースの両スロットに実装した場合のメモリ上の信号の比較、
スロット 1 に異なる ODT 設定を使用
アイの幅
（ns）
アイの高さ
（V）
オーバー
シュート
（V）
アンダー
シュート
（V）
立ち上がり
エッジ・レート
（V/ns）
立ち下がり
エッジ・レート
（V/ns）
シミュレーション
1.45
1.11
0.19
0.17
1.43
2.21
測定値
0.71
0.81
0.12
0.20
0.93
1.00
シミュレーション
1.60
1.16
0.10
0.08
1.68
1.60
測定値
1.10
0.85
0.16
0.19
1.11
1.25
150 Ω の ODT 設定
75 Ω の ODT 設定
付録 E:
スロット 1 の
メモリからの
読み出し
（スロット 2 の
150 Ω の ODT
設定を使用、
両スロットに
実装）
28
図 23 に、HyperLynx シミュレーションと FPGA 上の信号のボード測定結果を示
します。この FPGA では、FPGA 側の外部並列抵抗とメモリ側直列抵抗、さらに
150 Ω の ODT 設定を組み合わせて使うダブル並列終端を使用し、メモリではフ
ル・ドライブ強度を設定しています。
Altera Corporation
2007 年 2 月
付録 E: スロット 1 のメモリからの読み出し（スロット 2 の 150 Ω の ODT 設定を使用、両スロットに実装）
図 23. HyperLynx シミュレーションと FPGA 上の信号のボード測定値
（スロット 1 から読み出し、スロット 2 は未実装） 注 (1)
図 23 の注 :
(1)
シミュレーションと測定で使用した縦軸スケールは 200 mV/div に設定。
表 14 に、シミュレーションと FPGA 上の信号のボード測定値との比較をまとめ
ます。両スロットに実装したデュアル DIMM メモリ・インタフェースを使って
います。スロット 2 に異なる ODT 設定を使用しています。
表 14. デュアル DIMM メモリ・インタフェースの両スロットに実装した場合の FPGA 上の信号の比較、
スロット 2 に異なる ODT 設定を使用
アイの幅
（ns）
アイの高さ
（V）
オーバー
シュート
（V）
アンダー
シュート
（V）
立ち上がり
エッジ・レート
（V/ns）
立ち下がり
エッジ・レート
（V/ns）
シミュレーション
1.68
0.77
NA
NA
1.88
1.88
測定値
0.76
0.55
NA
NA
1.11
1.14
シミュレーション
1.74
0.87
NA
NA
1.91
1.88
測定値
0.86
0.59
NA
NA
1.11
1.09
150 Ω の ODT 設定
75 Ω の ODT 設定
Altera Corporation
2007 年 2 月
29
デュアル DIMM DDR2 SDRAM メモリ・インタフェースの デザイン・ガイドライン
付録 F:
スロット 2 の
メモリからの
読み出し
（スロット 1 の
150 Ω の ODT
設定を使用、
両スロットに
実装）
図 24 に、HyperLynx シミュレーションと FPGA 上の信号のボード測定結果を示
します。この FPGA では、FPGA 側の外部並列抵抗とメモリ側直列抵抗、さらに
150 Ω の ODT 設定を組み合わせて使うダブル並列終端を使用し、メモリではフ
ル・ドライブ強度を設定しています。
図 24. HyperLynx シミュレーションと FPGA 上の信号のボード測定値
（スロット 2 から読み出し、両スロットに実装） 注 (1)
図 24 の注 :
(1)
シミュレーションと測定で使用した縦軸スケールは 200 mV/div に設定。
表 15 に、シミュレーションと FPGA 上の信号のボード測定値との比較をまとめ
ます。両スロットに実装したデュアル DIMM メモリ・インタフェースを使って
います。スロット 1 に異なる ODT 設定を使用しています。
30
Altera Corporation
2007 年 2 月
付録 F: スロット 2 のメモリからの読み出し（スロット 1 の 150 Ω の ODT 設定を使用、両スロットに実装）
表 15. デュアル DIMM メモリ・インタフェースの両スロットに実装した場合の FPGA 上の信号の比較、
スロット 1 に異なる ODT 設定を使用
アイの幅
（ns）
アイの高さ
（V）
オーバー
シュート
（V）
アンダー
シュート
（V）
立ち上がり
エッジ・レート
（V/ns）
立ち下がり
エッジ・レート
（V/ns）
シミュレーション
1.70
0.74
NA
NA
1.91
1.64
測定値
0.74
0.64
NA
NA
1.14
1.14
シミュレーション
1.70
0.81
NA
NA
1.72
1.99
測定値
0.87
0.59
NA
NA
1.09
1.14
150 Ω の ODT 設定
75 Ω の ODT 設定
Altera Corporation
2007 年 2 月
31
デュアル DIMM DDR2 SDRAM メモリ・インタフェースの デザイン・ガイドライン
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Altera Corporation
2007 年 2 月
改訂履歴
改訂履歴
表 16 に、本資料の改訂履歴を示します。
表 16. 改訂履歴
日付 & ドキュメント・バージョン
2007 年 2 月 v1.0
101 Innovation Drive
San Jose, CA 95134
www.altera.com
Literature Services:
[email protected]
Altera Corporation
2007 年 2 月
変更内容
概要
初版
Copyright © 2007 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company, the stylized
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marks are, unless noted otherwise, the trademarks and service marks of Altera Corporation in the U.S. and other
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under numerous U.S. and foreign patents and pending applications, maskwork rights, and copyrights. Altera warrants
performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but
reserves the right to make changes to any products and services at any time without notice. Altera assumes no
responsibility or liability arising out of the application or use of any information, product, or service described herein
except as expressly agreed to in writing by Altera Corporation. Altera customers are advised to
obtain the latest version of device specifications before relying on any published information and
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