13. Chip Planner による ECO この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用 ください。設計の際には、最新の英語版で内容をご確認ください。 QII52017-8.0.0 はじめに プログラマブル・ロジックは、デザイン・サイクルの後半でのシステム 仕様の変更に対応できます。一般的なエンジニアリング・プロジェクト 開発サイクルでは、プログラマブル・ロジック部分の仕様は、エンジニ アリング・プロジェクト開発の開始後、またはすべてのシステム・エレ メントの統合時に変更される可能性があります。 このようなデザインの最終段階での変更は、一般に ECO（Engineering Change Orders）と呼ばれ、デザインがフルにコンパイルされた後に行 われるデザイン機能の小さな変更です。デザインは合成および配置配線 が完了するとフル・コンパイルされます。 Chip Planner は、デザイン・サイクル後半でロジックへの迅速かつ効率 的な変更を可能にすることにより、ECO をサポートします。Chip Planner は、選択された FPGA のデバイス・アーキテクチャにマップされた配置 配線後のデザインを、デバイスの LAB 配置から、マップされた各ロジッ ク・エレメント（LE）またはアダプティブ・ロジック・モジュール （ALM）まで視覚的に表示します。この視覚表示でデザインを解析して、 ECO をサポートするためのデバイス・リソースのマップ方法を変更する ことができます。 この章では、ECO がデザイン・サイクルに及ぼす影響を検討し、ECO を実行するためのデザイン・フローおよび ECO を実行するための Chip Planner の使用法について説明します。 Chip Planner は ECO の実行のほかに、配線の輻輳、関連する リソース使用量、ロジック配置、LogicLock™、およびカスタ ム領域、ファンインおよびファンアウト、レジスタ間のパス、 およびパスの遅延推定値についての詳細な解析を可能にします。 デザイン解析のための Chip Planner の使用について詳しくは、 「Quartus II ハンドブック Volume 2」の「デザイン・フロアプランの解析および最適 化」の章を参照してください。 Chip Planner は、以下のデバイス・ファミリをサポートしていません。 ■ ■ ■ ■ Altera Corporation 2008 年 5 月 MAX® 7000 ACEX® APEX™ シリーズ FLEX® シリーズ 13–1 暫定サポート Quartus II ハンドブック Volume 2 これらのデバイスを使用したフロアプラン解析には、タイミング・クロー ジャ・フロアプランを使用します。ECO はこれらのデバイス・ファミリ ではサポートされていません。 ECO ECO は通常、デザイン・サイクルの検証ステージで実行されます。デザ インで、PLL を別のクロック周波数に変更したり、解析のためにピンに 信号を配線するなど小さな変更が必要なとき、特に大規模なデザインで はデザイン全体をリコンパイルすると時間がかかることがあります。検 証サイクル中に小さなデザイン変更の繰り返しが何回も発生する可能性 があるため、細かなリコンパイル時間が積もって、すぐに長い時間にな ることがあります。さらに、小さなデザイン変更のためにフル・リコン パイルを行うと、以前のデザインの最適化が失われる場合があります。 デザインに対してフル・リコンパイルを行わないで ECO を行うと、変 更はロジックの影響を受ける部分にのみ限定されます。 この項では、ECO がシステム・デザインに影響を与える領域、および ユーザーがそれらの領域でデザインを最適化するのに Quartus® II ソフ トウェアがどのように役立つかを説明します。この項では、以下のトピッ クについて説明します。 ■ 「性能」 ■ 13–3 ページの「コンパイル時間」 ■ ■ 13–3 ページの「検証」 13–4 ページの「ドキュメント」 性能 デザイン機能に小さな変更を加えると、以前のデザイン最適化が失われ る可能性があります。デザイン最適化の代表的な例は、フロアプラン最 適化とフィジカル・シンセシスです。理想的には、以前のデザインの最 適化を維持する必要があります。 Chip Planner により、デザインの配置配線後のデータベース上で直接 ECO を実行することができます。加えた変更はすべて影響があるデバイ ス・リソースに限定されるため、デザインの残り部分のタイミング性能 は影響を受けません。Chip Planner は、すべての変更に対してデザイン・ ルール・チェックを実行して、デザインの不正な変更を防止します。 また、Quartus II ソフトウェアは、リコンパイル中にデザインの最適化 および配置を維持するインクリメンタル・コンパイル機能を提供します。 この機能により、デザインのパーティションを作成できるため、デザイ ンの完全な配置および最適化の後で変更が必要な場合、影響を受ける パーティションのみリコンパイルされて変更が実装されます。 13–2 暫定サポート Altera Corporation 2008 年 5 月 ECO インクリメンタル・コンパイル・フローは、Chip Planner による ECO の実行を完全にサポートしています。 Quartus II インクリメンタル・コンパイルを有効にしてプロジェクトを リコンパイルすると、コンパイラは変更されなかったパーティションで Chip Planner が実行したすべての ECO を維持します。 Quartus II ソフトウェアでのインクリメンタル・コンパイル機能の使用 方法について詳しくは、「Quartus II ハンドブック Volume 1」の「階層 およびチーム・ベース・デザインのための Quartus II インクリメンタル・ コンパイル」の章を参照してください。 ECO フローでのインクリメンタル・コンパイルの使用について詳しく は、13–38 ページの「ECO フローにおけるインクリメンタル・コンパイ ルの使用」を参照してください。 コンパイル時間 従来のプログラマブル・ロジック・デザイン・フローでは、デザインの 小さな変更にはデザインの完全なリコンパイルが必要です。デザインの 完全なリコンパイルは合成と配置配線から成ります。デザインに小さな 変更を行ってからボード上で最終実装に至るまで、長いプロセスとなる 場合があります。Chip Planner は配置配線後のデータベース上でのみ動 作するため、フル・コンパイルを実行しないで数分でデザイン変更を実 装することができます。 検証 デザイン変更後に、デザインへの影響を検証できます。タイミングに違 反していないことを検証するには、Chip Planner 内でネットリストの変 更点をチェックし保存した後、Quartus II クラシック・タイミング・ア ナライザまたは Quartus II TimeQuest タイミング・アナライザを使用し てスタティック・タイミング解析を実行できます。 Quartus II TimeQuest タイミング・アナライザについて詳しくは、 「Quartus II ハンドブック Volume 3」の「Quartus II TimeQuest Timing Analyzer」の章を参照してください。Quartus II クラシック・タイミン グ・アナライザについて詳しくは、 「Quartus II ハンドブック Volume 3」 の「Quartus II クラシック・タイミング・アナライザ」の章を参照して ください。 さらに、Quartus II ソフトウェアにより生成された配置配線後のネット リストを使用して、ECO 変更されたデザインのゲート・レベル・シミュ レーションまたはタイミング・シミュレーションを実行できます。 Altera Corporation 2008 年 5 月 13–3 暫定サポート Quartus II ハンドブック Volume 2 ドキュメント Chip Planner で行われたすべての ECO は、すべての変更の追跡記録を 提供するために Change Manager にログされます。Change Manager を 使用すると、簡単に元のフィッティング後のネットリストに戻ったり、 適用する ECO を選択できます。 Change Manager について詳しくは、13–36 ページの「Change Manager」 を参照してください。 さらに、Quartus II ソフトウェアは、同じプロジェクトの複数コンパイ ル・リビジョンをサポートします。Chip Planner で行った ECO とリビ ジョン・サポートを併用すれば、いくつかの異なる ECO 変更を比較し て、以前のプロジェクト・リビジョンに戻る機能を提供することができ ます。 13–4 暫定サポート Altera Corporation 2008 年 5 月 ECO のデザイン・フロー ECO の デザイン・ フロー 図 13–1 に、ECO を実行するためのデザイン・フローを示します。 図 13–1. ECO 変更をサポートするデザイン・フロー Verilog HDL (.v) VHDL (.vhdl) Block Design File (.bdf) AHDL (.tdf) EDIF Netlist (.edf) VQM Netlist (.vqm) Partition Top Design Partition Assignment Partition 1 Partition 2 Analysis and Synthesis Change Manager Stores Netlist Modification Details Analysis and Synthesis Changes Partition Merge Create Complete Netlist Using Appropriate Source Netlists for Each Partition (Post-Fit or Post-Synthesis) Fitter Assembler Modify Logic Cells, I/O Cells, PLL, Floorplan Location Assignments in Chip Planner Analysis and Synthesis Changes Timing Analyzer Program/Configuration Device System Test and Verify No Make ECO at Netlist Level Requirements Satisfied? No Make a Design Change in Your HDL Yes Recreate Programming File Altera Corporation 2008 年 5 月 13–5 暫定サポート Quartus II ハンドブック Volume 2 繰り返し検証サイクルでは、ネットリスト・レベルでの小さなデザイン 変更の実装は、RTL コードの変更を行うより速い場合があります。この ように、ECO 変更は、シリコン上でデザインをデバッグし、システム・ デバッグ用のプログラミング・ファイルを生成するのに高速ターンアラ ウンドが必要なときに特に役立ちます。 ECO の代表的な用途には、ボードで問題を発見し、それをデバイス上の 適切なノードまたは I/O セルに分離するときの利用が含まれます。機能 を素早く訂正して、新しいプログラミング・ファイルを生成できなけれ ばなりません。Chip Planner を使用して小さな変更を行うと、配置配線 後のネットリストを直接修正できます。これにより、合成およびロジッ ク・マッピングを実行する必要がなくなり、検証サイクル中のプログラ ミング・ファイルの生成のためのターンアラウンド時間が短縮されます。 変更により問題が訂正された場合は、HDL ソース・コードを修正する必 要はありません。Chip Planner を使用して、デザインに対して以下の ECO 関連の変更を実行することができます。 ■ ■ ■ ■ Change Manager で行われる変更を記録する デザイン変更を行うために必要なステップを簡単に再作成する デザイン検証のための EDA シミュレーション・ネットリストを生成 する デザインでスタティック・タイミング解析を実行する Quartus II ソフトウェアは、HDL ソース・コードの修正が必要 となるより複雑な変更に対するインクリメンタル・リコンパイ ルでのリコンパイル時間の役立ちます。 Chip Planner の概要 Chip Planner はデバイス・リソースを視覚的に表示します。Chip Planner は、ターゲットのデバイス・アーキテクチャにおけるリソース Atom の 配置と使用量を表示します。リソース Atom は、ALM、LE、PLL、DSP ブロック、メモリ・ブロック、または IOE などのデバイスのためのビル ディング・ブロックです。 Chip Planner は、デザイン解析および配置配線後のデザインに対する ECO のための統合プラットフォームも提供します。このツールセット は、Chip Planner（マップされたデザインのデバイス・フロアプラン・ ビューを提供）と 2 つの統合サブツール —Resource Property Editor と Change Manager— から成ります。 解析では Chip Planner は、ロジック配置、LogicLock およびカスタム領 域、関連するリソース使用量、詳細な配線情報、配線の輻輳、ファンイ ンおよびファンアウト、レジスタ間のパス、およびパスの遅延推定値を 表示することができます。さらに、Chip Planner により、デバイス・フ 13–6 暫定サポート Altera Corporation 2008 年 5 月 Chip Planner の概要 ロアプランを使用したロジック・セルまたは I/O 素子の移動や削除など の位置の制約またはリソース・アサインメントの変更を作成できます。 ECO 変更では、Chip Planner で高速にプログラミング・ファイルを生成 するために、配置配線後のネットリスト内のロジック・セルを作成、移 動、または削除することができます。また、Chip Planner から Resource Property Editor を開いて、リソース Atom プロパティの編集や、それら の間の接続の編集を行うことができます。リソース Atom および接続へ の変更はすべて、Change Manager により自動的に記録されます。 Chip Planner を開く Chip Planner を開くには、Tools メニューの Chip Planner をクリックし ます。または、Quartus II ソフトウェアのツールバーの Chip Planner ア イコンをクリックします。 Quartus II ソフトウェアはオプションで、Chip Planner を開くためのク ロス・プロービングをサポートします。クロス・プロービングで Chip Planner を開くには、以下のツールのショートカット・メニューを使用 します。 ■ ■ ■ ■ ■ ■ ■ Compilation Report Project Navigator ウィンドウ RTL ソース・コード Timing Closure Floorplan Node Finder Simulation Report RTL Viewer Timing Closure Floorplan について詳しくは、「Quartus II ハンドブック Volume 2」の「デザイン・フロアプランの解析および最適化」の章を参 照してください。 Chip Planner ツールバー Chip Planner は、使いやすい GUI によりデザイン解析のための機能を提 供します。Chip Planner の多くの機能は、メニュー項目から、あるいは ツールバーのアイコンをクリックすることによって実行できます。 図 13–2 に、Chip Planner ツールバーの例を示し、一般的に使用される アイコンについて説明します。 Altera Corporation 2008 年 5 月 13–7 暫定サポート Quartus II ハンドブック Volume 2 図 13–2. Chip Planner ツールバー Task Pull Down menu Opens Layers Settings Dialog Box Detach Window Selection Tool Zoom Tool Hand Tool Full Screen Find Create LogicLock Region Generate Fan-In Connections Generate Fan-Out Connections Generate Immediate Fan-In Generate Immediate Fan-Out Generate Connections Between Nodes Critical Path Settings Expand Connections/Paths Clear Unselected Connections/Paths Highlight Selections Highlight Routing Clear Unselected Highlight Show Delays Equations Detailed Tooltip Bird's Eye View Check and Save All Netlist Changes Chip Planner ツールバーのアイコンはカスタマイズすることも できます。Chip Planner ウィンドウがアタッチされている場合 に、アイコン・ツールバーをカスタマイズするには、Tools メ ニューの Customize Chip Planner をクリックします。Chip Plannerウィンドウがデタッチされている場合は、 Toolsメニュー の Customize をクリックします。 デザイン解析のための Chip Planner の使用について詳しくは、 「Quartus II ハンドブック Volume 2」の「デザイン・フロアプランの解析および最適 化」の章を参照してください。 13–8 暫定サポート Altera Corporation 2008 年 5 月 Chip Planner の概要 Chip Planner のタスクおよびレイヤ Chip Planner では、タスクをセットアップして、ECO 変更を素早く実装 したり、デバイスのフロアプランのアサインメントを操作することがで きます。各タスクは、編集モードと 1 組のカスタマイズされたレイヤ設 定から成ります。 Chip Planner で使用できる編集モードは、Assignment モードと ECO モードです。Assignment モードでは、LogicLock 領域を作成または操作 でき、デザインで使用されるリソース Atom にロケーション制約を作成 することができます。アサインメントは、Quartus II 設定ファイル（.qsf） および Assignment Editor に反映されます。ECO モードでは、Atom を 作成したり、削除したり、既存の Atom を異なるロケーションに移動す ることができます。ECO モードで行われる変更は配置配線後のデータ ベース内で行われます。両方のモードでデザインを解析できます。 レイヤ設定により、特定のタスクに対して表示されるグラフィック・エ レメントを指定できます。特定のグラフィック・エレメントの表示をオ フにして、ウィンドウのリフレッシュ速度を高め、複雑なデザインを表 示するときに現れる乱れを減らすことができます。バックグランド・カ ラー・マップは、デバイスの異なるエリアに対するリソース使用率の相 対レベルを示します。例えば、Routing Utilization は相対的な配線使用 率、Physical Timing Estimate は相対的な物理的タイミングを示します。 Chip Planner には、ECO 変更の迅速な実装やデバイスのフロアプランの アサインメント操作を可能にする定義済みタスクがあります。Chip Planner は、以下の定義済みタスクを提供します。 ■ ■ ■ ■ ■ Post-Compilation Editing (ECO) Floorplan Editing (Assignment) Partition Display (Assignment) Global Clock Network (Assignment) Power Analysis (Assignment) — Stratix® III、Stratix II、Stratix II GX、 Cyclone® III、Cyclone II、および HardCopy® II デバイスに対して のみ使用可能 Chip Planner フロアプラン・ビューの右上隅にある Task プルダウン・ メニューを選択することにより、定義済みタスクを選択できます。 ユーザー独自のタスクをカスタマイズするには、Task プルダウン・メ ニューの隣の Layers アイコンをクリックして、Layers Settings ダイア ログ・ボックスを開きます。 Altera Corporation 2008 年 5 月 13–9 暫定サポート Quartus II ハンドブック Volume 2 Chip Planner で の ア サ イ ン メ ン ト お よ び 解 析 に つ い て 詳 し く は、 「Quartus II ハンドブック Volume 2」の「デザイン・フロアプランの解 析および最適化」の章を参照してください。 ECO モードを使用した ECO の実行について詳しくは、13–15 ページの 「Chip Planner での ECO の実行（フロアプラン・ビュー）」を参照して ください。 Chip Planner フロアプラン・ビュー Chip Planner は、ターゲットのアルテラ・デバイスの様々な抽象化レベ ルを示す階層ズーム・ビューワを使用しています。ズーム・レベルを上 げると、抽象化レベルが下がり、デザインがより詳細に表示されます。 ファースト・レベル・ビュー ファースト・ズーム・レベルは、デバイス・フロアプラン全体のハイレ ベルな表示を提供します。このビューは、Quartus II Timing Closure Floorplan の Field View に類似する詳細レベルを提供します。デザイン での任意ノードの配置を検索および表示することができます。図 13–3 に、Stratix デバイスの Chip Planner フロアプランのファースト・レベ ル・ビューを示します。 13–10 暫定サポート Altera Corporation 2008 年 5 月 Chip Planner の概要 図 13–3. Chip Planner のファースト・レベル（最高）フロアプラン・ ビュー（Stratix ファミリ・デバイス） I/Os LABs MRAM DSP M512 M4K 各リソースは互いに区別しやすいように異なる色で表示されます。Chip Planner フロアプランでは階調カラー方式を採用しており、リソースの 使用率が高くなるほど色が濃くなります。例えば、LAB で LE の使用が 増えると、LAB の色が濃くなります。 マウス・ポインタをこのレベルでのリソースの上に置くと、高いレベル でのリソースの使用率を示すツールチップが表示されます（図 13–4）。 図 13–4. ツールチップ・メッセージ : ファースト・レベル・ビュー Altera Corporation 2008 年 5 月 13–11 暫定サポート Quartus II ハンドブック Volume 2 セカンド・レベル・ビュー 拡大表示すると、詳細レベルが高くなります。図 13–5 に、Stratix デバ イスの Chip Planner フロアプランのセカンド・レベル・ビューを示しま す。 図 13–5. Chip Planner のセカンド・レベル・フロアプラン・ビュー （Stratix ファミリ・デバイス） LEs I/Os LABs このレベルでは、LAB および I/O バンクの内容を確認することができま す。リソースの接続に使用される配線チャネルも確認できます。このレ ベルでは、マウス・ポインタを LE または ALM の上に置くと、LE/ALM 名、LE/ALM の位置、およびその LAB で使用されるリソース数を示す ツールチップが表示されます（図 13–6）。マウス・ポインタをインタコ ネクタ上に置くと、ツールチップはそのインタコネクトで使用される配 線チャネルを示します。 図 13–6. ツールチップ・メッセージ : セカンド・レベル・ビュー 13–12 暫定サポート Altera Corporation 2008 年 5 月 Chip Planner の概要 サード・レベル・ビュー サード・レベルでは、最大の詳細レベルが提供され、FPGA の LAB 内で 使用される各配線リソースを確認することができます。図 13–7 に、 Stratix デバイスのサード・レベル・ビューにおける詳細レベルを示しま す。 図 13–7. Chip Planner のサード・レベル・ビュー Horizontal Routing LE LAB Internal Routing Vertical Routing セカンド・レベルおよびサード・レベルの拡大表示からは、LE、ALM、 および I/O をある物理的位置から別の位置に移動できます。リソースは、 選択して希望の位置にドラッグ・アンド・ドロップして移動できます。 これらのレベルでは、新しい LE および I/O を作成することも可能です。 Atom の作成、Atom の削除、またはデバイス素子のリアロケートについ て詳しくは、13–15 ページの「Chip Planner での ECO の実行（フロアプ ラン・ビュー） 」の項を参照してください。 フロアプラン・アサインメントの作成について詳しくは、 「Quartus II ハ ンドブック Volume 2」の「デザイン・フロアプランの解析および最適 化」の章を参照してください。 Altera Corporation 2008 年 5 月 13–13 暫定サポート Quartus II ハンドブック Volume 2 Bird’s Eye View Bird’s Eye View（図 13–8）では、チップ全体のリソース使用量を高レベ ル画像で表示し、高速かつ効率的にChip Planner 内をナビゲートします。 図 13–8. Bird’s Eye View LAB M4K DSP M512 Main-View Rectangle 13–14 暫定サポート Altera Corporation 2008 年 5 月 Chip Planner での ECO の実行（フロアプラン・ビュー） Bird’s Eye View は、Chip Planner フロアプランにリンクされている独立 したウィンドウとして表示されます。Bird’s Eye View 内のエリアを選択 すると、Chip Planner フロアプランが自動的にリフレッシュされ、選択 されたデバイスの領域を表示します。Bird’s Eye View ウィンドウのメイ ン表示矩形のサイズを変更すると、Chip Planner フロアプラン・ウィン ドウも拡大（または縮小）します。Bird’s Eye View のメイン表示矩形を 縮小すると、Chip Planner フロアプラン・ウィンドウでデザインがより 詳細に表示されます。 Bird’s Eye View は、表示したいデザインの部分がチップの反対側にあり、 基準座標系を失わずにリソース・エレメント間を素早く移動したい場合 に特に便利です。 Chip Planner での ECO の 実行 （フロアプラン・ ビュー） ECO 編集モードを選択すると、Chip Planner でリソース Atom を操作 できます。以下の ECO 変更を Chip Planner フロアプラン・ビューで行 うことができます。 ■ 「Atom の作成」 ■ ■ 13–20 ページの「Atom の削除」 13–20 ページの「Atom の移動」 異なる LE/ALM 間の接続管理などの Atom プロパティをコン フィギュレーションするには、Resource Property Editor を使用 します。 Atom のリソース・プロパティの編集について詳しくは、13–21 ページの「Resource Property Editor」を参照してください。 Chip Planner で ECO 編集モードを選択するには、Chip Planner が開い た状態で以下のステップを実行します。 1. View メニューの Layers Settings をクリックするか、Task メニュー の隣の Layers アイコンをクリックします。Layers Settings ダイア ログ・ボックスが表示されます。 2. Editing Mode で ECO を選択します。 Atom の作成 ECO 編集モードのときに、Chip Planner で、目的のリソース Atom に マウス・ポインタを移動して右クリックし、Create Atom をクリックし て、簡単に Atom を作成できます。Atom が作成された後、リソース Atom をダブル・クリックして Resource Property Editor を開き、プロパ ティを編集することができます。 Altera Corporation 2008 年 5 月 13–15 暫定サポート Quartus II ハンドブック Volume 2 作成できる Atom のタイプは以下のとおりです。 ■ ■ ■ ALM（該当するデバイス・ファミリの） LE（該当するデバイス・ファミリの） I/O エレメント リソース Atom の作成は Assignment 編集モードではサポート されていません。 デバイスでサポートされるアーキテクチャの詳細およびリソー スAtomについては、デバイス・データシートを参照してください。 ALM Atom の作成 各 ALM には、2 つの組み合わせ LUT 出力と 2 つのレジスタ付き入力が あります。Chip Planner で、出力パスのタイプに従って、各 ALM を 4 つ のリソース Atom に分割することができます。図 13–9 に、Chip Planner に表示される ALM を示します。 図 13–9. Chip Planner の ALM Top Combinational ALUT Bottom Combinational ALUT Top Register Node Bottom Register Node 組み合わせ ALM LUT Atom を作成するには、以下のステップを実行し ます。 13–16 暫定サポート 1. 未使用（網掛けなし）ALM の左側を右クリックし、Create Atom を クリックします。Resource Selection ダイアログ・ボックスが表示 されます。 2. Resource Selection ダイアログ・ボックスで、作成する Atom を選 択します。小さいインデックス番号は上の組み合わせノードを指し、 大きいインデックス番号は下の組み合わせノードを指します。 3. OK をクリックします。Create <Altera device> LUT Atom ダイアロ グ・ボックスが表示されます。 4. Atom Name ボックスで、リソース Atom の名前を入力します。 Altera Corporation 2008 年 5 月 Chip Planner での ECO の実行（フロアプラン・ビュー） 5. LUT Mode で、Normal、Extended、または Arithmetic から選択し ます。 6. 該当する場合は、Partition リストで、新しく作成された Atom が存 在するはずのパーティションを選択します。新しく作成された Atom のデフォルト・パーティションは、トップレベル・パーティ ションです。 7. OK をクリックします。 LUT のモードについて詳しくは、該当するデバイスのデータシートを参 照してください。 組み合わせ出力を正常に作成すると、Chip Planner で組み合わせエレメ ントに色が付きます。図 13–10 に、組み合わせ ALUT Atom を示します。 図 13–10. 組み合わせ ALUT Atom レジスタ付き ALM Atom を作成するには、以下のステップを実行しま す。 1. 任意の ALM レジスタ・リソースを右クリックし、Create Atom を クリックします。Create Register Atom ダイアログ・ボックスが表 示されます。 2. Atom Name ボックスで Atom 名を入力します。 3. OK をクリックします。 ロジック・エレメント Atom の作成 Chip Planner は、Stratix、Cyclone、および MAX デバイス・ファミリの リソース Atom をロジック・エレメントとして表示します。他のすべて の LE ベースのデバイス・ファミリでは、Chip Planner は、ロジック・ エレメント LUT の組み合わせ出力およびロジック・エレメントのレジス タ付き出力としてリソース Atom を表示します。図 13–11 に、Stratix、 Altera Corporation 2008 年 5 月 13–17 暫定サポート Quartus II ハンドブック Volume 2 Cyclone、および MAX デバイスの Chip Planner における Atom リソー ス例を示します。図 13–12 に、Chip Planner における Cyclone II リソー ス Atom を示します。 図 13–11. Chip Planner での Stratix、Cyclone、および MAX デバイスの ロジック・エレメント 13–18 暫定サポート Altera Corporation 2008 年 5 月 Chip Planner での ECO の実行（フロアプラン・ビュー） 図 13–12. Chip Planner での Cyclone II デバイスのロジック・ エレメント Stratix、Cyclone、および MAX デバイス・ファミリのロジック・エレメ ント・リソースを作成するには、以下のステップを実行します。 1. 使用可能な（網掛けなし）LE リソースを右クリックし、Create Atom をクリックします。Create Logic Cell Atom ダイアログ・ボックス が表示されます。 2. 該当する場合は、Partition リストで、新しく作成された Atom が存 在するはずのパーティションを選択します。新しく作成された Atom のデフォルト・パーティションは、トップレベル・パーティ ションです。 3. Atom Name ボックスで Atom 名を入力します。 4. OK をクリックします。 他のすべての LE ベース・デバイス・ファミリの組み合わせリソース Atom を作成するには、以下のステップを実行します。 1. Altera Corporation 2008 年 5 月 使用可能な（網掛けなし）LE リソースの左側を右クリックし、Create Atom をクリックします。Create <device family> LUT Atom ダイア ログ・ボックスが表示されます。 13–19 暫定サポート Quartus II ハンドブック Volume 2 2. 該当する場合は、Partition リストで、新しく作成された Atom が存 在するはずのパーティションを選択します。新しく作成された Atom のデフォルト・パーティションは、トップレベル・パーティ ションです。 3. Atom Name ボックスで Atom 名を入力します。 4. OK をクリックします。 Cyclone II デバイスのレジスタ・リソース Atom を作成するには、以下 のステップを実行します。 1. 使用可能な（網掛けなし）LE リソースの右側を右クリックし、Create Atom をクリックします。Create <device family> Register Atom ダ イアログ・ボックスが表示されます。 2. 該当する場合は、Partition リストで、新しく作成された Atom が存 在するはずのパーティションを選択します。新しく作成された Atom のデフォルト・パーティションは、トップレベル・パーティ ションです。 3. Atom Name ボックスで Atom 名を入力します。 4. OK をクリックします。 Atom の削除 リソース Atom を削除するには、Chip Planner で削除したいリソース Atom を右クリックし、Delete Atom をクリックします。 リソースのすべてのファンアウト接続を削除した後でのみ、リソースを 削除することができます。メガファンクションや IP コアのリソースなど の保護されたリソースは削除できません。 ファンアウト接続の削除について詳しくは、13–21 ページの「Resource Property Editor」を参照してください。 Atom の移動 希望のリソースをクリックし、選択された Atom を未使用のリソース Atom にドラッグして、リソース ALM、LE、および FPGA I/O の各 Atom を移動することができます。ECO としてノードを移動するのは、 ECO 編集モードでのみ行えます。Assignment モード時に変更を行うと、 デザイン上で位置制約が作成され、変更を取り込むにはリコンパイルが 必要です。 13–20 暫定サポート Altera Corporation 2008 年 5 月 Resource Property Editor メガファンクション IP コアのリソースなど、保護されたリソースからの リソース Atom は移動できません。 ネットリスト変更のチェックおよび保存 すべての ECO を行った後、Chip Planner ツールバーの Check and Save Netlist Changes アイコンをクリックし、Fitter を実行して変更を取り込 むことができます。Fitter は ECO 変更をコンパイルし、デザイン上でデ ザイン・ルール・チェックを実行し、プログラミング・ファイルを生成 します。 Resource Property Editor Resource Property Editor で、以下のリソースを表示および編集できま す。 ■ ■ ■ ■ ■ ■ 13–21 ページの「ロジック・エレメント」 13–25 ページの「アダプティブ・ロジック・モジュール」 13–27 ページの「FPGA の I/O エレメント」 13–44 ページの「PLL プロパティ」 13–33 ページの「FPGA RAM ブロック」 13–34 ページの「FPGA DSP ブロック」 ロジック・エレメント アルテラの LE には、4 入力 LUT、つまり 4 変数からなる任意の機能を 実装できるファンクション・ジェネレータが搭載されています。また、 各 LE には、LUT の出力または別の LE で生成される独立したファンク ションによって供給されるレジスタが含まれています。 Resource Property Editor を使用して、FPGA 内の任意の LE を表示およ び編集することができます。Project メニューの Locate をポイントし、以 下のビューの 1 つで Locate in Resource Property Editor をクリックし て、LE に対して Resource Property Editor を開きます。 ■ ■ ■ ■ RTL Viewer Technology Map Viewer Node Finder Chip Planner 特定のデバイス・ファミリの LE アーキテクチャについて詳しくは、デ バイス・ファミリのハンドブックまたはデータシートを参照してくださ い。 Altera Corporation 2008 年 5 月 13–21 暫定サポート Quartus II ハンドブック Volume 2 Resource Property Editor を使用して、以下の LE プロパティを変更でき ます。 ■ ■ LUT へのデータ入力 LUT マスクまたは LUT 等式 ロジック・エレメントの回路図ビュー 図 13–13 に、Resource Property Editor での LE の表示を示します。 図 13–13. Stratix LE アーキテクチャ 注 (1)、(2) 図 13–13 の注 : (1) (2) デフォルトでは、 Quartus II ソフトウェアは、 使用済みリソースを青、 未使用のソースをグレーで表示します。 図 13–13 では、使用済みリソースを青、未使用リソースを赤で表示しています。 Stratix デバイスの LE アーキテクチャについて詳しくは、 「Stratix デバイス・ハンドブック」を参照してください。 13–22 暫定サポート Altera Corporation 2008 年 5 月 Resource Property Editor LE プロパティ 図 13–14 に、Resource Property Editor で選択された LE に対して表示可 能なプロパティの例を示します。LE プロパティを表示するには、View メニューの View Properties をクリックして表示します。 図 13–14. LE プロパティ 動作モード LE 内の LUT はノーマル・モードまたは演算モードで動作できます。 LE の動作モードについて詳しくは、該当するデバイス・ハンドブックの Volume 1 を参照してください。 LE がノーマル・モードで構成されていると、LE 内の LUT は 4 入力の ファンクションを実装できます。 LE が演算モードで構成されているとき、LE での LUT は 2 つの 3 入力 LUT に分割されます。1 つの LUT は、LUT の出力をドライブする信号 を生成し、もう 1 つの LUT はキャリー・アウト信号を生成します。キャ リー・アウト信号は、別の LE のキャリー・イン信号しかドライブでき ません。 加算およびキャリーの式 加算およびキャリーの式を変更することにより、LUT で実装されるロ ジック・ファンクションを変更できます。LE がノーマル・モードで構成 されている場合は、加算式の変更しかできません。LE が演算モードで構 成されているときは、加算およびキャリー式の両方を変更できます。 LUT マスクは LUT 式出力の 16 進表現です。LUT 式を変更すると、 Quartus II ソフトウェアは LUT マスクを自動的に変更します。逆に、 LUT マスクを変更すると、Quartus II ソフトウェアは LUT 式を自動的 に計算します。 Altera Corporation 2008 年 5 月 13–23 暫定サポート Quartus II ハンドブック Volume 2 sload および sclear 信号 各 LE レジスタは、同期ロード（sload）信号と同期クリア（sclr）信 号を備えています。LE に供給される sload 信号または sclr 信号のい ずれかを反転することができます。デザインが LE 内で sload 信号を使 用する場合、その信号およびその反転状態は、同じ LAB 内の他のすべて の LE で同一でなければなりません。例えば、LAB の 2 個の LE で sload 信号が接続されている場合、両方の LE の sload 信号は同じ値に設定さ れている必要があります。これは sclr 信号についても当てはまります。 レジスタ・カスケード・モード レジスタ・カスケード・モードがイネーブルされていると、カスケード・ イン・ポートがレジスタに入力を供給します。レジスタ・カスケード・ モードは、デザインがシフト・レジスタを実装するときに最もよく使用 されます。ポートでカスケードを接続（または切断）することにより、 レジスタ・カスケード・モードを変更できます。ただし、このポートを 作成する場合、必ずソース・ポート LE がデスティネーション LE の真上 にあるようにしなければなりません。 セル遅延テーブル セル遅延テーブルは、選択された LE に対するすべての入力からすべて の出力までの伝播遅延を表します。 LE の接続 View メニューの View Port Connections をクリックして、LE に供給お よび LE から供給される接続を表示します。図 13–15 に、Connectivity ウィンドウでの LE の接続を示します。 図 13–15. コネクションの表示 LE の削除 LE を削除するには、以下のステップを実行します。 13–24 暫定サポート Altera Corporation 2008 年 5 月 Resource Property Editor 1. Chip Planner において目的の LE を右クリックし、Locate をポイン トし、Locate in Resource Property Editor をクリックします。 2. 削除前に LE からすべてのファンアウト接続を削除しなければなり ません。ファンアウト接続を削除するには、接続された各出力信号 を右クリックし、Remove を選択して、Fanouts をクリックします。 表示されるダイアログ・ボックスですべてのファンアウト信号を選 択して、OK をクリックします。 3. すべてのファンアウト接続を削除した後に Atom を削除するには、 Chip Planner で Atom を右クリックし、Delete Atom をクリックし ます。 アダプティブ・ロジック・モジュール 各 ALM には、2 つのアダプティブ・ルック・アップ・テーブル（ALUT） 間で分割できる LUT ベースのリソースが含まれています。2 個の ALUT への最大 8 本の入力により、それぞれの ALM で 2 つのファンクション の様々な組み合わせを実装できます。この適応性により、ALM は 4 入 力 LUT アーキテクチャとの完全な下位互換性を提供します。1 個の ALM で、最大 6 本の入力を持つ任意のファンクションおよび特定の 7 入力ファ ンクションを実装することができます。アダプティブ LUT ベースのリ ソースに加えて、各 ALM には 2 個のプログラマブル・レジスタ、2 個 の専用の全加算器、1 本のキャリー・チェイン、1 本の共有演算チェイ ン、および 1 本のレジスタ・チェインも含まれています。これらの専用 リソースを使用して、ALM は様々な演算ファンクションやシフト・レ ジスタを効率的に実装することができます。 1 個の ALM に以下のタイプのファンクションを実装できます。 ■ ■ ■ ■ ■ ■ ■ 2 個の独立した 4 入力ファンクション それぞれ独立した1個の5入力ファンクションと3入力ファンクション 1つの入力を共有する場合、1個の5入力ファンクションと1個の4入力 ファンクション 2 つの入力を共有する場合、2 個の 5 入力ファンクション 独立した 1 個の 6 入力ファンクション 4 つの入力とファンクションを共有する場合、2 個の 6 入力ファンク ション 特定の 7 入力ファンクション Resource Property Editor を使用して、以下の ALM プロパティを変更で きます。 Altera Corporation 2008 年 5 月 13–25 暫定サポート Quartus II ハンドブック Volume 2 ■ ■ LUT へのデータ入力 LUT マスクまたは LUT 等式 ALM 回路図 RTL Viewer、Node Finder、または Chip Planner 上で ALM を右クリッ クし、Locate in Resource Property Editor をクリックして任意の ALM AtomをResource Property Editorで表示および編集できます（図 13–16）。 ALM についての詳しい説明は、ALM アーキテクチャに基づくデバイス のデバイス・ハンドブックを参照してください。 図 13–16. ALM 回路図 注 (1) 図 13–16 の注 : (1) デフォルトでは、 Quartus II ソフトウェアは、 使用済みリソースを青、 未使用のソースをグレーで表示します。 図 13–16 では、使用済みリソースを青、未使用リソースを赤で表示しています。 13–26 暫定サポート Altera Corporation 2008 年 5 月 Resource Property Editor ALM プロパティ ALM に対して表示できるプロパティには、ALM 内の 2 つの組み合わせ ノードおよび 2 つのレジスタ・ノードのそれぞれの名前および位置を示 す式テーブル、各組み合わせノードに対する個別の LUT 式、および各組 み 合 わ せ ノ ー ド に 対 す る combout、sumout、carryout、および shareout 式などがあります。 ALM の接続 View メニューの View Port Connections をクリックして、ALM に供給 および ALM に供給される接続を表示します。 FPGA の I/O エレメント アルテラの FPGA は、最大 6 個のレジスタを含む高性能 I/O エレメント を備えており、最大速度でのデザインの実行が可能な多数の I/O 規格を サポートします。Resource Property Editor を使用して、I/O エレメント のプロパティの表示、接続の変更および編集を行うことができます。 Chip Planner（Floorplan ビュー）を使用して配置の変更、削除、および 新しい I/O エレメントの作成を行うことができます。 デバイスの I/O エレメントの詳しい説明は、該当するデバイス・ハンド ブックを参照してください。 以下の I/O プロパティを変更することができます。 ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ Altera Corporation 2008 年 5 月 遅延チェイン バス・ホールド ウィーク・プルアップ 低速スルー・レート I/O 規格 電流容量 OE ディセーブルの延長 PCI I/O レジスタ・リセット・モード レジスタ同期リセット・モード レジスタのパワーアップ レジスタ・モード 13–27 暫定サポート Quartus II ハンドブック Volume 2 Arria GX、Stratix II、Stratix、および Stratix GX I/O エレメント Stratix シリーズ・デバイス・ファミリおよび Arria GX デバイスの I/O エレメントは、1 個の双方向 I/O バッファ、6 個のレジスタ、および完 全に双方向のシングル・データ・レートまたは DDR 転送に対応するラッ チで構成されています。図 13–17 に、Stratix および Stratix GX I/O エレ メント構造を示します。I/O エレメント構造は、2 個の入力レジスタ ( お よび 1 個のラッチ )、2 個の出力レジスタ、および 2 個の出力イネーブ ル・レジスタを備えています。 図 13–17. Stratix および Stratix GX デバイスの I/O エレメントおよび構造 注 (1)、(2) 図 13–17 の注 : (1) (2) デフォルトでは、Quartus II ソフトウェアは、使用済みリソースを青、未使用のリソースをグレーで表示します。 図 13–17 では、使用済みリソースを青、未使用リソースを赤で表示しています。 Stratix および Stratix GX デバイスの I/O エレメントについて詳しくは、「Stratix デバイス・ハンドブック」およ び「Stratix GX デバイス・ハンドブック」を参照してください。 13–28 暫定サポート Altera Corporation 2008 年 5 月 Resource Property Editor 図 13–18 に、 Arria GX および Stratix II の I/O エレメント構造を示します。 図 13–18. Arria GX デバイスおよび Stratix II の I/O エレメントおよび構造 注 (1)、(2)、(3) 図 13–18 の注 : (1) (2) (3) デフォルトでは、Quartus II ソフトウェアは、使用済みリソースを青、未使用のリソースをグレーで表示します。 図 13–18 では、使用済みリソースを青、未使用リソースを赤で表示しています。 Arria GX および Stratix II デバイスの I/O エレメントについて詳しくは、該当するデバイス・ハンドブックを参照 してください。 DQS ピンに現れる現在の IOE。DQS ピン以外には DQS 遅延回路はありません。 Stratix III I/O エレメント Stratix III デバイスの I/O エレメント (IOE) は、完全なエンベデッド双 方向シングル・データ・レートまたは DDR 転送をサポートする、1 個の 双方向 I/O バッファおよび I/O レジスタで構成されています（図 13–19 を参照）。I/O レジスタは、ピンからコアへのデータを処理するための入 力パス、コアからピンへのデータを処理するための出力パス、および出 力バッファの OE 信号を処理するための出力イネーブル（OE）パスで構 成されます。各パスは、スキュー管理のための各パスのタイミング特性 を微調整可能な遅延エレメント・セットから成ります。 Altera Corporation 2008 年 5 月 13–29 暫定サポート Quartus II ハンドブック Volume 2 Stratix III デバイスのプログラマブル I/O エレメントについて詳しくは、 「AN 474: Quartus II ソフトウェアでの Stratix III プログラマブル I/O 遅 延設定の実装」を参照してください。 図 13–19. Stratix III デバイスの I/O エレメントおよび構造 注 (1)、(2) 図 13–19 の注 : (1) (2) デフォルトでは、Quartus II ソフトウェアは、使用済みリソースを青、未使用のリソースをグレーで表示します。 図 13–19 では、使用済みリソースを青、未使用リソースを赤で表示しています。 Stratix III デバイスの I/O エレメントについて詳しくは、 「Stratix III デバイス・ハンドブック」 を参照してください。 Cyclone II および Cyclone の I/O エレメント Cyclone II、および Cyclone デバイスの I/O エレメントは、1 個の双方 向の I/O バッファ、および完全に双方向のシングル・データ・レート転 送に対応する 3 個のレジスタで構成されています。図 13–20 に Cyclone II および Cyclone の I/O エレメント構造を示します。I/O エレメントは、 1 個の入力レジスタ、1 個の出力レジスタ、および 1 個の出力イネーブ ル・レジスタで構成されています。 13–30 暫定サポート Altera Corporation 2008 年 5 月 Resource Property Editor 図 13–20. Cyclone II および Cyclone デバイスの I/O エレメントおよび構造 注 (1)、(2) 図 13–20 の注 : (1) (2) デフォルトでは、Quartus II ソフトウェアは、使用済みリソースを青、未使用のリソースをグレーで表示します。 図 13–20 では、使用済みリソースを青、未使用リソースを赤で表示しています。 Cyclone II および Cyclone デバイスの I/O エレメントについて詳しくは、それぞれ「Cyclone II デバイス・ハンド ブック」および「Cyclone デバイス・ハンドブック」を参照してください。 Cyclone III の I/O エレメント Cyclone III デバイスの IOE は、完全なエンベデッド双方向シングル・ データ・レート転送のための双方向 I/O バッファおよび 5 個のレジスタ から構成されています。図 13–21 に、Cyclone III IOE 構造を示します。 IOE は 1 個の入力レジスタ、2 個の出力レジスタ、および 2 個の出力イ ネーブル・レジスタを備えています。ダブル・データ・レート（DDR） アプリケーションには、2 個の出力レジスタと 2 個の出力イネーブル・ レジスタが使用されます。高速セットアップ時間には入力レジスタを使 用し、高速の「Clock-to-Output」時間には出力レジスタを使用します。 さらに、出力イネーブル（OE）レジスタを高速の「Clock-to-Output」イ ネーブル・タイミングに使用することもできます。IOE は入力、出力、 または双方向データ・パスに使用できます。 Altera Corporation 2008 年 5 月 13–31 暫定サポート Quartus II ハンドブック Volume 2 図 13–21. Cyclone III デバイスの I/O エレメントおよび構造 注 (1)、(2) 図 13–21 の注 : (1) (2) デフォルトでは、Quartus II ソフトウェアは、使用済みリソースを青、未使用のリソースをグレーで表示します。 図 13–21 では、使用済みリソースを青、未使用リソースを赤で表示しています。 Cyclone IIIデバイスのI/Oエレメントについて詳しくは、 「Cyclone IIIデバイス・ハンドブック」 を参照してください。 MAX II の I/O エレメント MAX II デバイスの I/O エレメントは双方向 I/O バッファを備えていま す。図 13–22 に MAX II の I/O エレメント構造を示します。隣接する LAB からのレジスタは、I/O エレメントの双方向 I/O バッファにドライ ブでき、またこのバッファからドライブすることもできます。 13–32 暫定サポート Altera Corporation 2008 年 5 月 Resource Property Editor 図 13–22. MAX II デバイスの I/O エレメントおよび構造 注 (1)、(2) 図 13–22 の注 : (1) (2) デフォルトでは、Quartus II ソフトウェアは、使用済みリソースを青、未使用の リソースをグレーで表示します。図 13–22 では、使用済みリソースを青、未使用 リソースを赤で表示しています。 MAX II デバイスの I/O エレメントについて詳しくは、 「MAX II デバイス・ハン ドブック」を参照してください。 FPGA RAM ブロック Resource Property Editor で、デバイスの異なる RAM ブロックのアーキ テクチャを表示し、RAM ブロックからの入力レジスタおよび出力レジ スタを変更し、入力および出力ポートの接続を変更することができます。 図 13–23 に、Stratix III デバイスの M9K RAM 表示を示します。 Altera Corporation 2008 年 5 月 13–33 暫定サポート Quartus II ハンドブック Volume 2 図 13–23. Stratix III デバイスでの M9k RAM 表示 注 (1) 図 13–23 の注 : (1) デフォルトでは、Quartus II ソフトウェアは、使用済みリソースを青、未使用のリソースをグレーで表示します。 図 13–23 では、使用済みリソースを青、未使用リソースを赤で表示しています。 FPGA DSP ブロック アルテラ・デバイスの専用ハードウェア DSP 回路ブロックにより、デザ イ ン の 重 要 な DSP フ ァンクションに性能上の利点が得られます。 Resource Property Editor では、Stratix および Cyclone デバイス・シリー ズの DSP ブロックのアーキテクチャを表示できます。Resource Property Editor で、DSP ブロックに対する信号の接続を変更したり、DSP ブロッ クからの入力レジスタおよび出力レジスタを変更することもできます。 図 13–24に、 Stratix IIIデバイスのDSPアーキテクチャの表示を示します。 13–34 暫定サポート Altera Corporation 2008 年 5 月 Resource Property Editor 図 13–24. Stratix III デバイスでの DSP ブロックの表示 注 (1) 図 13–24 の注 : (1) デフォルトでは、Quartus II ソフトウェアは、使用済みリソースを青、未使用のリソースをグレーで表示します。 図 13–24 では、使用済みリソースを青、未使用リソースを赤で表示しています。 Altera Corporation 2008 年 5 月 13–35 暫定サポート Quartus II ハンドブック Volume 2 Change Manager Change Manager は、Resource Property Editor で実行するすべての変更 の記録を維持します。Change Manager の各ロウは、実行された 1 つの ECO を表します。変更には順番に番号が付けられ、大きい番号がほど新 しい変更です。 より複雑な変更には、Change Manager で＋アイコンが付けられます。 実施されたすべての変更を確認するには、＋アイコンをクリックして、 Change Manager で複雑なエントリを拡大表示することができます。複 雑な変更の一例は Atom の作成または削除です。 表 13–1 に、Change Manager により表示される情報をまとめます。 表 13–1. Change Manager の情報 カラム名 Index 説明 Chip Planner または Resource Property Editor で行われる変更に対応する変更記録を連続番号 により識別します。 変更記録が複雑な場合、インデックス・カラムは主な変更だけでなくコンポーネントの変更も すべて識別します。 Node Name 変更が行われたリソースを個々に識別します。 Change Type リソースに行われた変更のタイプを識別します。 Old Value 変更が行われる直前のリソースの値をリストします。 Target Value Resource Property Editor、Chip Planner、または SignalProbe を使用して、確立した希望の ターゲット値（新しい値）をリストします。 Current Value メモリで現在アクティブなネットリストのリソースの値をリストします（ディスクに保存され た ネ ット リ スト の 値 では あ りま せ ん。変 更 を行 っ たが、ま だ Check & Save All Netlist Changes コマンドを使用していない場合、この値は異なることがあります）。 Disk Value ディスク上のリソースの現在の値をリストします。この値は、現在のフィッティング後のネッ トリストに取り込まれた変更を反映しています。 Comment これで Change Manager で変更記録にコメントを追加できます。 変更記録にコメントを追加するには、注釈を付けたいレコードの Comment フィールドをダ ブル・クリックして、希望のコメントを入力します。 デザイン変更がすべて終了した後に、Change Manager で右クリックし、 Check & Save All Netlist Changes をクリックしてネットリストの整合 性をチェックします。加えられた変更がネットリストのチェックに合格 すると、ディスクに書き込まれます。変更がネットリストのチェックに 合格しない場合は、正常に実行したネットリストのチェック以降の変更 はすべて元に戻されます。図 13–25 に Change Manager を示します。 13–36 暫定サポート Altera Corporation 2008 年 5 月 Change Manager Current Value および Disk Value カラムの色付きインジケータは、これ ら の カ ラ ム に お け る デ ー タ の 現 在 の ス テ ー タ ス を 示 し ま す。 Current Value カラムが緑色の場合、変更が記録済みであることを示し ます。Disk Value カラムが青色の場合、変更が Check & Save Netlist Changes 操作に合格したことを示します。 図 13–25. Change Manager の結果 Change Manager における複雑な変更 Resource Property Editor または Chip Planner で行う特定タイプの変更 （Atom の作成または削除、および接続の変更など）は、自己完結型に見 えますが、これらの変更は実際には複数の動作で構成されています。複 雑な変更は Index カラムに＋アイコン付きで表示されます。 Change Manager での変更記録は、発生した実際の変更動作を 1 行で表 現したものです。＋アイコンをクリックして変更記録を拡大し、変更を 構成するコンポーネント動作を表示します。 Change Manager で変更エントリを拡大すると、Atom の作成が以下の 3 つの動作で構成されることが分ります。 ■ ■ ■ 新しいロジック・セルの作成 新しく作成されたロジック・セルの出力ポートの作成 新しく作成されたロジック・セルへの位置インデックスのアサイン メント 複雑な変更記録の個別コンポーネントを選択することはできません。複 雑な変更記録の一部を選択すると、複雑な変更記録全体が選択されます。 Change Manager を 使用した変更の管理例については、「Quartus II Help」の「Change Manager による変更の管理例」を参照してください。 Altera Corporation 2008 年 5 月 13–37 暫定サポート Quartus II ハンドブック Volume 2 SignalProbe 信号の管理 SignalProbe Pins ダイアログ・ボックスから作成する SignalProbe ピン は、Change Manager に記録されます。SignalProbe アサインメント作成 後、Change Manager を使用し、Change Manager の右クリック・メ ニューから Revert to Last Saved Netlist を選択して、SignalProbe アサ インメントを素早くディセーブルすることができます。 SignalProbe ピンについて詳しくは、 「Quartus II ハンドブック Volume 3」 の「Quick Design Debugging Using SignalProbe」の章を参照してくだ さい。 変更のエクスポート ツール・コマンド言語（Tcl）スクリプト、カンマ区切り値（.csv）ファ イル、または Text（.txt）ファイルにすべての変更をエクスポートでき ます。Tcl ファイルでは、コンパイルにより削除された変更を再適用する スクリプトを記述することができます。作成するその他の Quartus II ソ フトウェア・プロジェクトに適用されるスクリプトを記述することもで きます。コンマ区切り値または Text ファイルは、表形式で変更リストを 提供します。変更をエクスポートするには、以下のステップを実行しま す。 1. 右クリック・メニューで Export Changes をクリックします。 2. Tcl ファイル名を指定します。 3. OK をクリックします。 結果の Tcl スクリプトで、別の Quartus II デザインに同様の変更を実装 することもできます。 ECO フローに おけるインク リメンタル・ コンパイルの 使用 13–38 暫定サポート Quartus II ソフトウェア v 6.1 からは、デフォルトでインクリメンタル・ コンパイル機能がオンになります。インクリメンタル・コンパイル機能 がオンのとき、トップレベル・デザインは自動的にデザイン・パーティ ションに設定されます。インクリメンタル・コンパイル中のデザイン・ パーティションには、異なるネットリスト・タイプが存在する場合があ ります（ネットリスト・タイプは、ソース HDL、合成後、またはフィッ ティング後に設定できます）。ネットリスト・タイプは、そのパーティ ションがリコンパイル中に再合成または再フィッティングされる必要が あることを示します。デザイン・サイクルの後半で一部のパーティショ ンに対して小さな変更を行う必要がある場合、インクリメンタル・コン パイルによって時間が節約され、デザインで変更されないパーティショ ンの配置が維持されます。 Altera Corporation 2008 年 5 月 ECO フローにおけるインクリメンタル・コンパイルの使用 パーティション、それらのネットリスト・タイプおよび Quartus II イン クリメンタル・コンパイルについて詳しくは、 「 Quartus II ハンドブッ ク Volume 1」の「階層ベースおよびチーム・ベースのデザインのための Quartus II インクリメンタル・コンパイル」の章を参照してください。 インクリメンタル・コンパイル中の ECO の動作は、デザイン・パーティ ションのネットリスト・タイプによって異なります。Quartus II ソフト ウェアは、ECO を含むパーティションが以下の 2 つの条件を満たす場合 は、ECO を維持します。 ■ ■ 影響を受けるパーティションのネットリスト・タイプがPost-Fitに設 定され、Fitter preservation level が Placement and Routing に設定 されている場合。 リコンパイル中にパーティションの再合成を引き起こす可能性があ るソース・コードの変更が影響を受けたパーティションにない場合。 デザ イン内 の複 数のパ ーティションに影響する ECO がある場合、 Quartus II ソフトウェアは、影響されるパーティションのどれかが フィッティング後に設定されていれば、リコンパイル中に ECO を維持 します。ECO が複数のパーティションに影響するときは常に、影響を受 けるパーティションのすべてがリンクされることに注意してください。 最も近い共通の親まで上位レベルのすべての“親”パーティションもリ ンクされます。この場合、パーティション間の接続は、直ちに影響を受 ける2つのパーティションの外部で実際に定義されるため、すべてのパー ティションをまとめてコンパイルする必要があります。リンクされてい るパーティションは、最高レベルの維持が設定されているパーティショ ンのネットリスト・タイプを継承します。例えば、ECO が Post-Fit タイ プに設定された低いレベルのパーティションで行われ、トップレベルの パーティションは Post-Synthesis タイプに設定されている場合、これら 2 つのパーティションはリンクされて Post-Fit ネットリスト・タイプに なります。 パーティションがソース・コードまたは合成後のネットリストを使用す るよう設定されている場合、ソフトウェアは警告を発行し、フィッティ ング後の ECO 変更は新しいコンパイルにインクルードされません。 例えば、トップレベル・パーティションのネットリスト・タイプが合成後 に設定されている場合、およびその他の下位レベルのパーティションが存 在しないか、リコンパイル中に下位レベルのパーティションのネットリス ト・タイプも合成後に設定される場合、ECO は維持されず、ECO 変更は 破棄されるが、ECO 情報はすべて Change Manager に保持されることを 示す警告メッセージがメッセージ・ウィンドウに表示されます。この場 合、Change Manager から ECO を適用し、13–40 ページの「Quartus II Altera Corporation 2008 年 5 月 13–39 暫定サポート Quartus II ハンドブック Volume 2 インクリメンタル・コンパイルを使用しない ECO フロー」で説明する とおり、Check & Save All Netlist Changes ステップを実行することが できます。 Quartus II インクリメンタル・コンパイルを使用しない ECO フロー Quartus II インクリメンタル・コンパイル機能を使用しないで ECO を実 装した場合、それらの ECO はデザインのリコンパイル時には維持され ませんが、ECO はすべて Change Manager 内に残ります。ECO を適用 するには、Change Manager を右クリックし、Apply Selected Change をクリックします。（画面下部に Change Manager ウィンドウが表示さ れない場合は、View メニューから Utility Windows をポイントして Change Manager をクリックします。） 選択された ECO を適用した後、以下のステップを実行します。 Change Managerのメニューから、 Check & Save All Netlist Changes をクリックします。 または Processing メニューから、Start をポイントして、Start Check & Save All Netlist Changes をクリックします。 スクリプ ティング・ サポート この章で説明する手順の実行と設定は Tcl スクリプトで行うことができ ます。また、一部の手順はコマンド・プロンプトでも実行できます。Chip Planner をコントロールする Tcl コマンドは、quartus_cdb 実行ファイ ルの chip_planner パッケージにあります。Chip Planner の Tcl コマ ンドの包括的なリストは、「Quartus Scripting Reference Manual」にあ ります。 Tcl スクリプトについて詳しくは、「Quartus II ハンドブック Volume 2」 の「Tcl スクリプト」の章を参照してください。Quartus II ソフトウェア に お け る す べ て の 設 定 お よ び 制 約 に つ い て 詳 し く は、「Quartus II Settings File Reference Manual」を参照してください。コマンドライン・ スクリプトについて詳しくは、「Quartus II ハンドブック Volume 2」の 「Command-Line Scripting」の章を参照してください。 13–40 暫定サポート Altera Corporation 2008 年 5 月 一般的な ECO アプリケーション 一般的な ECO アプリケー ション この項では、ECO を使用してコンパイル後にデザインの変更を行う状況 の例を示します。システムを素早く構築できるように、Chip Planner 機 能を使用して以下の操作を実行することができます。 ■ Chip Planner を使用して I/O のドライブ強度を調整する Resource Property Editor を使用して PLL プロパティを変更する （13–43 ページの「Chip Planner を使用した PLL プロパティの変更」 を参照）。 ■ 新しいリソース Atom 間の接続を変更する ■ Chip Planner を使用した I/O のドライブ強度の調整 I/O のドライブ強度を調整するには、この項にあるステップに従って、 Fitter および Assembler を実行して ECO 変更をデザインのネットリスト に取り込みます。 Altera Corporation 2008 年 5 月 1. Chip Planner で、Post Compilation Editing (ECO) タスクを選択し ます。 2. 図 13–26 に示すとおり、Resource Property Editor で I/O を探索し ます。 13–41 暫定サポート Quartus II ハンドブック Volume 2 図 13–26. Resource Property Editor での I/O 3. 選択された I/O の Current Strength ボックスをクリックし、次に Edit をクリックします。 4. 希望の電流容量の値を変更します。 5. Change Manager ツールの ECO 変更を右クリックし、Check & Save All Netlist Changes をクリックして ECO 変更を適用します。 ECO フローを使用しても、入力 / 出力ポートのピン位置を変更 できます。Chip Planner で Post Compilation Editing（ECO）タ スクの間に、既存のピン位置から新しい位置に信号をドラッグ して移動できます。その後、Check & Save All Netlist Changes を設定して、ECO をコンパイルできます。 13–42 暫定サポート Altera Corporation 2008 年 5 月 一般的な ECO アプリケーション Chip Planner を使用した PLL プロパティの変更 PLL を使用して、デザイン要件を満たすようにクロック信号を変更し、 生成します。さらに、デザインで異なるデバイスにクロック信号を分配 するのに PLL を使用して、デバイス間のクロック・スキューを低減し、 I/O タイミングを改善し、内部クロック信号を生成します。 Resource Property Editor で、PLL プロパティを表示および変更してデザ イン要件を満たすようにすることができます。Stratix PLL を一例として 使用して、この項の残りの部分で調整可能な PLL プロパティと、PLL 出 力パラメータを制御する調整可能なPLLプロパティの関数としての式に ついて説明します。図 13–27 に、Resource Property Editor に表示される Stratix PLL を示します。 図 13–27. Stratix デバイスでの PLL の表示 Altera Corporation 2008 年 5 月 13–43 暫定サポート Quartus II ハンドブック Volume 2 PLL プロパティ Resource Property Editor で、位相シフト、出力クロック周波数、および デューティ・サイクルなどの PLL オプションを変更できます。Resource Property Editor を使用して以下の PLL プロパティを変更することもでき ます。 ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ Input frequency M VCO Tap M initial M value N value M counter delay N counter delay M2 value N2 value SS counter Charge pump current Loop filter resistance Loop filter capacitance Counter delay Counter high Counter low Counter mode Counter initial VCO tap コンパイル後の PLL プロパティは、コンパイル・レポートで表示するこ ともできます。そのためには、Compilation Report で、Fitter を選択し、 次に Resource Section を選択します。 デューティ・サイクルの調整 以下のように計算式 1 を使用して、個々の出力クロックのデューティ・ サイクルを調整します。 (1) High % = Counter High/(Counter High + Counter Low) Low % = Counter Low/(Counter High + Counter Low) 位相シフトの調整 計算式 2 を使用して、PLL の出力クロックの位相シフトを調整します。 (2) 13–44 暫定サポート 位相シフト = (Period VCO × 0.125 × Tap VCO) + (Initial VCO × Period VCO) Altera Corporation 2008 年 5 月 一般的な ECO アプリケーション ノーマル・モードでは Period VCO、Tap VCO、および Initial VCO は以下 の設定により制御されます。 Tap VCO = Counter Delay — M Tap VCO Initial VCO = Counter Initial — M Initial Period VCO = In Clock Period × N / M 外部フィードバック・モードでは、Tap VCO、Initial VCO、および Period VCO は以下の設定で制御されます。 Tap VCO = Counter Delay — M Tap VCO Initial VCO = Counter Initial — M Initial Period VCO = In Clock Period × N / (M + Counter High + Counter Low) 設定の詳しい説明は、Quartus II Help を参照してください。 Stratix デバイスの PLL について詳しくは、「Stratix デバイス・ ハンドブック Volume 1」の「Stratix アーキテクチャ」の章を 参照してください。Arria GX、Stratix II、Cyclone II、および Cyclone デバイスの PLL について詳しくは、該当するデバイ ス・ハンドブックを参照してください。 出力クロック周波数の調整 以下のように計算式 3 を使用して、ノーマル・モードでの PLL 出力ク ロックを調整します。 (3) Output Clock Frequency = Input Frequency M value N value + Counter High + Counter Low 以下のように計算式 4 を使用して、外部フィードバック・モードでの PLL 出力クロックを調整します。 (4) OUTCLK = INCLK M value + External Feedback Counter High + External Feedback Counter Low N value + Counter High + Counter Low スペクトラム拡散の調整 以下のように、式 5 を使用して PLL のスペクトラム拡散を調整します。 (5) %spread = 1 – Altera Corporation 2008 年 5 月 M2N1 M1N2 13–45 暫定サポート Quartus II ハンドブック Volume 2 リソース Atom 間の接続の変更 Chip Planner と Resource Property Editor で、新しいリソース Atom を 作成したり、フィッティング後のネットリストでのリソース Atom 間の 既存の接続を操作できます。この機能は、タイミング・エラーを起こす 組み合わせパスにパイプライン・レジスタを手動で挿入したり、解析用 の予備 I/O ピンに信号を配線するといった、デバッグ段階での小さな変 更に役立ちます。以下の手順を使用して、Cyclone III デバイスで新しい レジスタを作成し、レジスタ出力を予備の I/O ピンに配線します。この 例は、新しいリソース Atom を作成し、リソース Atom 間の接続を変更 する仕組みを示しています。 新しいリソース Atom を作成し、フィッティング後のネットリストにお けるリソース Atom 間の既存の接続を操作するには、以下のステップを 実行します。 1. Chip Planner フロアプランで新しいレジスタを作成します 2. Resource Property Editor で Atom を探索します。 3. クロック信号をレジスタに割り当てます。レジスタのクロック入力 ポートを右クリックし、Edit connection をポイントし、Other をク リックします。Node Finder を使用してデザインからのクロック信 号を割り当てます。 4. SLOAD 入力ポートを VCC に接続します : レジスタのクロック入力 ポートを右クリックし、Edit connection をポイントして、VCC を クリックします。 5. デザインからのデータ信号を SDATA ポートに割り当てます。 6. 接続ウィンドウにおいて、出力ポート名の下でレジスタのポート名 をコピーします。 7. Chip Planner フロアプランで、未使用 I/O リソースを見つけて出力 バッファを作成します。 8. Resource Property Editor で新しい I/O Atom を探索します。 9. 出力バッファへの入力ポートを右クリックし、Edit connection をポ イントして、Other をクリックします。 10. 表示されるダイアログ・ボックスで、作成したレジスタの出力ポー ト名をペーストします。 13–46 暫定サポート Altera Corporation 2008 年 5 月 ECO 後のステップ 11. ECO Fitter を実行し、Check and Save Netlist Changes ボタンをク リックして変更を適用します。 ECO 接続が成功するのかどうかは、利用可能な配線リソースに 依存します。Layers Settingsダイアログ・ボックスのBackground Color Map として Routing Utilization を選択すると、相対的な 配線利用率を表示できます。また、該当するリソース上にマウ ス・ポインタを置くと表示されるツールチップを使用して、ロー カル、ロウ、およびカラム・インタコネクトからの個々の配線 チャネル利用率を表示することもできます。デバイスの配線イ ンタコネクトのアーキテクチャについて詳しくは、デバイスの データシートを参照してください。 ECO 後の ステップ この項では、Chip Planner で ECO を変更した後に実行できる操作につ いて説明します。 スタティック・タイミング解析の実行 Chip Planner で ECO の変更を行った後、Quartus II Classic Timing Analyzer または Quartus II TimeQuest Timing Analyzer のいずれかで、 デザインのスタティック・タイミング解析を実行し、変更がデザインの タイミング性能に悪影響を及ぼしていないことを確認する必要がありま す。 例えば、特定ピンの遅延チェイン設定の 1 つをオンにすると、I/O タイ ミングが変化します。したがって、I/O タイミングが変化してもすべて のタイミング要件が満たされるように、スタティック・タイミング解析 を実行する必要があります。 アルテラでは、Chip Planner を使用してデザインを変更するたびに、 Quartus II Simulator またはサードパーティEDA シミュレーション・ツー ルのいずれかで、ゲート・レベルのタイミング・シミュレーションも実 行することを推奨しています。 デザインのスタティック・タイミング解析の実行について詳し くは、「Quartus II ハンドブック Volume 3」の「Quartus II ク ラ シ ッ ク・タ イ ミ ン グ・ア ナ ラ イ ザ」ま た は「Quartus II TimeQuest タイミング・アナライザ」の章を参照してください。 Altera Corporation 2008 年 5 月 13–47 暫定サポート Quartus II ハンドブック Volume 2 まとめ 参考資料 「Time-to-Market」の圧力が高まるほど、最短時間で完全動作のデザイン を作成することが重要になってきます。アルテラはこの課題に対処する ために、Quartus II ソフトウェア・スイートの Chip Planner を開発しま した。Chip Planner は、デザインのフロアプランの解析および変更を可 能にします。また、Chip Planner で行われる ECO 変更にはフル・リコ ンパイルは不要なので、RTL の変更、再合成、および別の配置配線サイ クルという長いプロセスが省略されます。要約すると、Chip Planner は 検証サイクルを短縮し、短期間でデザインのタイミング・クロージャが 達成されます。 この章では以下のドキュメントを参照しています。 ■ 「Quartus II ハンドブック Volume 2」の「デザイン・フロアプランの 解析および最適化」の章 ■ 「AN 474: Quartus IIソフトウェアにおけるStratix IIIプログラマブル I/O 遅延設定の実装」 ■ 「Quartus II ハンドブック Volume 2」の「コマンドライン・スクリプ ト」の章 ■ 「Cyclone デバイス・ハンドブック」 ■ 「MAX II デバイス・ハンドブック」 ■ 「Quartus II ハンドブック Volume 3」の「Quartus II クラシック・タ イミング・アナライザ」の章 ■ 「Quartus II ハンドブック Volume 1」の「階層およびチーム・ベー ス・デザインのためのQuartus IIインクリメンタル・コンパイル」の章 ■ 「Quartus II ハンドブック Volume 3」 の「Quartus II プログラマ」の章 ■ 「Quartus II Settings File Reference Manual」 ■ 「Quartus II ハンドブック Volume 3」の「Quartus II TimeQuest タイ ミング・アナライザ」の章 ■ 「Quartus II ハンドブック Volume 3」の「Quick Design Debugging Using SignalProbe」の章 ■ 「Stratix デバイス・ハンドブック Volume 1」の「Stratix アーキテク チャ」の章 ■ 「Stratix デバイス・ハンドブック」 ■ 「Quartus II ハンドブック Volume 2」の「Tcl Scripting」の章 13–48 暫定サポート Altera Corporation 2008 年 5 月 改訂履歴 表 13–2 に、本資料の改訂履歴を示します。 改訂履歴 表 13–2. 改訂履歴 日付および バージョン 2008 年 5 月 v8.0.0 変更内容 ● ● ● ● 2007 年 10 月 v7.2 デバイス・サポート・リストを更新 Quartus II ソフトウェ ブロックRAMおよびDSPブロックに対するECOサポートの ア・リリース 8.0 のた 説明を変更 めの更新。 Stratix PLL ECO の例を訂正 リソース Atom 間の接続の変更を示すアプリケーション例を 追加 14–47 頁の「参考資料」を再編集 2007 年 5 月 v7.1.0 初版 Altera Corporation 2008 年 5 月 概要 — — 13–49 暫定サポート Quartus II ハンドブック Volume 2 13–50 暫定サポート Altera Corporation 2008 年 5 月