3. コンフィギュレーション & テスト この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用 ください。設計の際には、最新の英語版で内容をご確認ください。 SII51003-4.0 IEEE Std. 1149.1（JTAG） バウンダリ・ スキャンの サポート すべての Stratix® II デバイスは、IEEE Std. 1149.1 に準拠した JTAG BST 回路を搭載しています。JTAG バウンダリ・スキャン・テストは、コン フィギュレーションの実行前または完了後に行うことができますが、コ ンフィギュレーションの実行中に行うことはできません。Stratix II デバ イスでは、Quartus® II ソフトウェア、または Jam ファイル（.jam）ま たは Jam Byte-Code ファイル（.jbc）を使用したハードウェアによるコ ンフィギュレーションにも JTAG ポートが使用可能です。 Stratix II デバイスは、JTAG BST チェインを通じて IOE に設定されてい る標準 I/O 規格のリコンフィギュレーションをサポートします。JTAG チェインは、ユーザ・モードの前またはユーザ・モード中はいつでも、 CONFIG_IO 命令を通じてすべての入力ピンおよび出力ピンに対する標 準 I/O 規格をアップデートできます。Stratix II デバイスの複数のピンが 電圧リファレンスを使用する標準規格でボード上の他のデバイスをドラ イブしているか、これらのデバイスから信号を受信している場合は、こ の機能をコンフィギュレーション前の JTAG テストに使用できます。 Stratix II デバイスは、JTAG テスト前にはコンフィギュレーションされ ていないことがあり、その場合には I/O ピンをチップ間通信に適した電 気規格に合わせてコンフィギュレーションすることはできません。 JTAG チェインを通じて特定の標準 I/O 規格をプログラムすることによ り、他のデバイスへの I/O 接続を完全にテストすることができます。 JTAG モードで動作するデバイスは、TDI、TDO、TMS、および TCK の 4 本の専用ピン、および TRST の 1 本のオプション・ピンを使用します。 TCK ピンは内部ウィーク・プルダウン抵抗を備えていますが、TDI ピン、 TMS ピンおよび TRST ピンは内部ウィーク・プルアップ抵抗を備えてい ます。JTAG 入力ピンは、3.3 V VCCPD ピンで駆動します。TDO 出力ピン は、バンク 4 の VCCIO 電源で駆動します。 また、Stratix II デバイスは、SignalTap® エンベデッド・ロジック・アナ ライザでデバイスのロジック動作をモニタする時にも JTAG ポートを使 用します。Stratix II デバイスは、表 3–1 に示す JTAG インストラクショ ンをサポートします。 Altera Corporation 2005 年 12 月 3–1 Stratix II デバイスハンドブック , Volume 1 Stratix II、Stratix、Cyclone® II、および Cyclone デバイスは、JTAG チェインで最初の17デバイス以内にならなくてはなりません。こ れらのデバイスはすべて、同一の JTAG コントローラを備えてい ます。Stratix II、Stratix、Cyclone II、または Cyclone デバイスが 18 番目以降にある場合には、これらのデバイスのコンフィギュ レーションは失敗する可能性があります。これは、SignalTap II に は影響を与えません。 Stratix II デバイスのインストラクション・レジスタの長さは 10 ビット で、USERCODE レジスタの長さは 32 ビットです。表 3–2 および 3–3 は、 Stratix II デバイスのバウンダリ・レジスタの長さと IDCODE を示したも のです。 表 3–1. Stratix II の JTAG インストラクション JTAG インストラクション・ インストラクション コード (１/２) 説明 SAMPLE/PRELOAD 00 0000 0101 通常動作中のデバイスのピンから信号を取り込んでテス トすることができる。また、最初のデータ・パターンをデ バイス・ピンに出力させることができる。SignalTap II エン ベデッド・ロジック・アナライザにも使用される。 EXTEST(1) 00 0000 1111 出力ピンにテスト・パターンを強制的に与え、入力ピンで テスト結果を取り込むことによって、外部回路との接続と ボード・レベルの配線がテストできる。 BYPASS 11 1111 1111 TDI ピンと TDO ピンの間に 1 ビットのバイパス・レジスタ を配置することによって、デバイスに通常の動作をさせな がら BST データが選択されたデバイスをバイパスして、 隣 接したデバイスに同期転送させることができる。 USERCODE 00 0000 0111 32 ビットの USERCODE レジスタを選択して TDI ピンと TDO ピンの間に配置することによって、USERCODE を TDO にシリアルにシフト・アウトさせることができる。 IDCODE 00 0000 0110 IDCODE レジスタを選択して TDI ピンと TDO ピンの間に配 置することによって、 IDCODE が TDO にシリアルにシフ ト・アウトさせることができる。 HIGHZ (1) 3–2 Preliminary 00 0000 1011 TDI ピンと TDO ピンの間に 1 ビットのバイパス・レジスタ を配置することによって、すべての I/O ピンをトライ・ス テートにした状態で、デバイスに通常の動作をさせながら BST データが選択されたデバイスをバイパスして、隣接し たデバイスに同期転送させることができる。 Altera Corporation 2005 年 12 月 IEEE Std. 1149.1（JTAG）バウンダリ・スキャンのサポート 表 3–1. Stratix II の JTAG インストラクション JTAG インストラクション・ インストラクション コード CLAMP (1) 00 0000 1010 説明 TDI ピンと TDO ピンの間に 1 ビットのバイパス・レジスタ を配置することによって、I/O ピンをバウンダリ・スキャ ン・レジスタ内のデータで定義される状態に保持し、デバ イスに通常の動作をさせながら BST データが指定したデ バイスをバイパスして、隣接したデバイスに同期転送させ ることができる。 JTAGポートを通じてStratix IIデバイスをMasterBlasterTM、 ByteBlasterMVTM または ByteBlaster II ダウンロード・ケー ブルでコンフィギュレーションするとき、またはエンベ デッド・プロセッサまたは JRunner から .jam または .jbc でコンフィギュレーションするときに使用される。 ICRインストラクション PULSE_NCONFIG (２/２) 00 0000 0001 nCONFIG ピンに物理的な影響を与えることなく、Lowのパ ルスが与えられ、リコンフィギュレーションが行なわれる 状態をエミュレーションする。 CONFIG_IO (2) SignalTap II インストラクション 00 0000 1101 JTAG テストのため、ユーザー I/O ピンの標準 I/O 規格は JTAG チェインによって変更可能。この命令はコンフィ ギュレーション中または前後に実行可能であるが、コン フィギュレーション中に実行されると、コンフィギュレー ション動作は停止する。CONFIG_IO 命令が実行される と、nSTATUS は Low に保持され、コンフィギュレーショ ン・デバイスがリセットされる。IOE コンフィギュレー ション・レジスタがロードされるまで nSTATUS は Low の まま保持され、TAP コントローラ・ステート・マシンは UPDATE_DR ステートに遷移される。 Signal Tap II エンベデッド・ロジック・アナライザでデバ イス内部の動作をモニタするときに使用される。 表 3–1 の注： (1) バス・ホールドおよびウィーク・プルアップ抵抗の機能を設定すると、HIGHZ のハイ・インピーダンス・ステート、 CLAMP、EXTEST は無効になります。 (2) CONFIG_IO インストラクションについて詳しくは、 「MorphIO: An I/O Reconfigulation Solution for Altera Devices White Paper」を参照してください。 Altera Corporation 2005 年 12 月 3–3 Preliminary Stratix II デバイスハンドブック , Volume 1 Quartus II は、JTAG ユーザ・コードとしてプログラミング・ファイル のチェックサム値の使用を選択することができる Auto Usercode 機能を 備えています。選択すると、チェックサムは USERCODE レジスタに自動 的にロードされます。Settings ダイアログ・ボックス（Assignments メ ニュー）の General、次に Device & Pin Options をクリックして Auto Usercode オプションをオンにします。 表 3–2. Stratix II デバイスのバウンダリ・スキャン・レジスタの長さ デバイス バウンダリ・スキャン・ レジスタの長さ EP2S15 1,140 EP2S30 1,692 EP2S60 2,196 EP2S90 2,748 EP2S130 3,420 EP2S180 3,948 表 3–3. Stratix II デバイスの 32 ビット IDCODE IDCODE（32 ビット）(1) デバイス バージョン （4 ビット） パート番号（16 ビット） メーカーの ID （11 ビット） LSB （1 ビット）(2) EP2S15 0000 0010 0000 1001 0001 000 0110 1110 1 EP2S30 0000 0010 0000 1001 0010 000 0110 1110 1 EP2S60 0001 0010 0000 1001 0011 000 0110 1110 1 EP2S90 0000 0010 0000 1001 0100 000 0110 1110 1 EP2S130 0000 0010 0000 1001 0101 000 0110 1110 1 EP2S180 0000 0010 0000 1001 0110 000 0110 1110 1 表 3–3 の注： (1) 左側が最上位ビット（MSB）です。 (2) IDCODE の最下位ビット（LSB）は常に 1 です。 3–4 Preliminary Altera Corporation 2005 年 12 月 SignalTap II エンベデッド・ロジック・アナライザ Stratix、Stratix II、Cyclone、および Cyclone II デバイスは、JTAG チェインで最初の17デバイス以内にならなくてはなりません。こ れらのデバイスはすべて、同一の JTAG コントローラを備えてい ます。Stratix、Stratix II、Cyclone、および Cyclone II デバイスが 18 番目以降にある場合には、これらのデバイスのコンフィギュ レーションは失敗する可能性があります。これは、SignalTap II に は影響を与えません。 JTAG について詳しくは、次の資料を参照してください。 ■ 「Stratix II デバイス・ハンドブック Volume 2」または「Stratix II GX デ バ イ ス・ハ ン ド ブ ッ ク Volume 2」の「IEEE Std. 1149.1 (JTAG) Boundary-Scan Testing for Stratix II & Stratix II GX Devices」の章 ■ Jam Programming & Test Language Specification SignalTap II エンベデッド・ ロジック・ アナライザ Stratix II デバイスは、IEEE Std. 1149.1（JTAG）回路を通じて一定の期 間デバイス内部の動作をモニタする SignalTap II エンベデッド・ロジッ ク・アナライザを搭載しています。ユーザは内部信号を I/O ピンに出力 させることなく、内部ロジックの状態を実際のスピードで解析すること ができます。FineLine BGA® パッケージのような最先端パッケージでは、 ボード設計および製造後のデバック工程でモニタするピンに対する接続 を追加することが困難であるため、この機能は特に重要となります。 コンフィギュ レーション Stratix II アーキテクチャのロジック、回路、配線は、CMOS SRAM エレ メントによってコンフィギュレーションされます。アルテラの FPGA デ バイスはリコンフィギュレーション可能で、すべてのデバイスは広範な 生産テスト・プログラムが実施されているため、ユーザは故障検出テス トを実行する必要がなく、シミュレーションおよびデザインの検証に専 念できます。 Stratix II デバイスは、システム起動時にアルテラのコンフィギュレー ション・デバイスに格納されたデータまたは外部コントローラ（MAX® II デバイスまたはマイクロコントローラなど）から供給されるデータに よってコンフィギュレーションされます。Stratix II デバイスは、ファー スト・パッシブ・パラレル（FPP）、アクティブ・シリアル（AS）、パッ シブ・シリアル（PS）、パッシブ・パラレル非同期（PPA）、および JTAG コンフィギュレーション手法を使用してコンフィギュレーションするこ とができます。Stratix II デバイスの最適化されたインタフェースは、マ イクロプロセッサからのシリアルまたはパラレル・データを同期または 非同期にコンフィギュレーションします。また、インタフェースは Stratix II デバイスをメモリとして取り扱うことができるため、仮想メモ リ位置にデータを書き込む動作でデバイスをコンフィギュレーションす ることができ、リコンフィギュレーションも容易に実行できます。 Altera Corporation 2005 年 12 月 3–5 Preliminary Stratix II デバイスハンドブック , Volume 1 サポートされたコンフィギュレーション手法に加えて、Stratix II はデザ イン・セキュリティ、復元、およびリモート・システム・アップグレー ドの機能も提供しています。コンフィギュレーション・ビットストリー ム暗号化および AES 技術によるデザイン・セキュリティ機能は、ユーザ のデザインを保護するメカニズムを提供しています。復元機能により、 Stratix II FPGA は圧縮されたコンフィギュレーション・ビットストリー ムを受け取り、このデータをリアルタイムで復元し、必要メモリおよび コンフィギュレーション時間を低減します。リモート・システム・アッ プグレード機能は、Stratix II のデザインに対して遠隔地からのリアルタ イム・システム・アップグレードを行います。詳しくは、“ コンフィギュ レーション手法 ” の項を参照してください。 動作モード Stratix II アーキテクチャには、回路に電源が投入されるごとにロードす る必要があるコンフィギュレーション・データのストアに SRAM のコン フィギュレーション・エレメントが使用されています。SRAM のデータ をデバイスに物理的にロードするプロセスは、コンフィギュレーション と呼ばれます。デバイスはコンフィギュレーションの完了直後にイニ シャライズの動作に入り、レジスタをリセットし、I/O ピンをイネーブ ルにしてロジック・デバイスとしての動作を開始します。I/O ピンは、電 源投入時およびコンフィギュレーションの実行前と実行中にトライ・ス テートとなります。このコンフィギュレーションおよびイニシャライズ のプロセスをまとめてコマンド・モードと呼びます。通常のデバイス動 作はユーザ・モードと呼ばれます。 Stratix II は SRAM のコンフィギュレーション・エレメントを使用してい るため、新しいコンフィギュレーション・データをデバイスにロードす ることによってイン・サーキットでのリコンフィギュレーションを行う ことができます。リアル・タイム・リコンフィギュレーションの場合、特 定のピンを使用してデバイスを強制的にコマンド・モードにします。コ ンフィギュレーション・プロセスによって、別のコンフィギュレーショ ン・データがロードされ、デバイスが再度イニシャライズされた後、ユー ザ・モード動作が再開します。ユーザは、新しいコンフィギュレーショ ン・ファイルをシステム内またはリモートで供給することによって、 フィールドでシステムをアップグレードすることができます。 3–6 Preliminary Altera Corporation 2005 年 12 月 コンフィギュレーション PORSEL は、電源投入時に 12 ms または 100 ms の POR 遅延時間を切り 替える専用ピンです。PORSEL ピンがグランドに接続されているとき POR 時間は 100 ms となり、PORSEL ピンが VCC に接続されているとき POR 時間は 12 ms となります。 nIO PULLUP ピンは、コンフィギュレーションの実行前および実行中に、 ユーザ I/O ピンおよび兼用コンフィギュレーション I/O ピン（nCSO、 ASDO、DATA[7..0]、nWS、nRS、RDYnBSY、nCS、CS、RUnLU、 PGM[2..0]、CLKUSR、INIT_DONE、DEV_OE、DEV_CLR）の内部プル アップがオンまたはオフになるかを選択する専用入力です。ロジック High（1.5 V、1.8 V、2.5 V、3.3 V）は内部ウィーク・プルアップ抵抗を オフにし、ロジック Low はオンにします。 また、Stratix II デバイスは、コンフィギュレーション入力ピンおよび JTAG ピンで 3.3V/2.5V バッファを動作するために 3.3V に接続する必要 のある新しい電源 VCCPD を提供しています。VCCPD は、VCCSEL がグラ ンドに接続されたとき、すべての JTAG 入力ピン（TCK、TMS、TDI、 TRST）およびコンフィギュレーション・ピンに適用します。VCCSEL に 影響されるピンについて詳しくは、表 3–4 を参照してください。 VCCSEL ピンを使用すれば、 （コンフィギュレーション入力が存在するバ ンクの）VCCIO 設定をコンフィギュレーション入力で要求される電圧か ら独立させることができます。したがって、VCCIO を選択するときに、コ ンフィギュレーション入力にドライブされる VIL および VIH レベルを気 にする必要はありません。 Altera Corporation 2005 年 12 月 3–7 Preliminary Stratix II デバイスハンドブック , Volume 1 PLL_ENA ピンおよびコンフィギュレーション入力ピン（表 3–4）は、 3.3 V/2.5 V 入力バッファおよび 1.8 V/1.5 V 入力バッファのデュアル・ バッファ・デザインを備えています。VCCSEL 入力ピンのレベルにより、 どちらの入力バッファが使用されるか決定されます。表 3–4 に、VCCSEL に影響されるピンを示します。 表 3–4. VCCSEL で電圧に影響されるピン ピン nSTATUS ( 入力として使用 ) VCCSEL = LOW (GND に接続 ) 3.3V/2.5V 入力バッファ が 選 択 さ れ る。入 力 バッファは VC C P D で動 CONF_DONE (入力として使用) 作する。 nCONFIG VCCSEL = HIGH (VCCPD に接続 ) 1.8V/1.5V入力バッファ が 選 択 さ れ る。入 力 バッファはI/Oバンクの VC C I O で動作する。 DATA[7..0] nCE DCLK ( 入力として使用 ) CS nWS nRS nCS CLKUSR DEV_OE DEV_CLRn RUnLU PLL_ENA VCCSEL は、電源投入時にサンプリングされます。しかしながら、VCCSEL 設定は進行中またはリコンフィギュレーション中には変更できません。 VCCSEL 入力バッファは、VCCINT で動作し、VCCPD またはグランドに組み 込まれていなくてはなりません。ロジック High VCCSEL接続は1.8 V/1.5 V 入力バッファを選択し、ロジック Low は 3.3 V/2.5 V 入力バッファを選択 します。VCCSEL は、コンフィギュレーション・デバイスまたは MAX® II/ マイクロプロセッサをドライブするロジック・レベルに適合していなくて はなりません。 3–8 Preliminary Altera Corporation 2005 年 12 月 コンフィギュレーション 3.3 V/2.5 V のコンフィギュレーション入力電圧をサポートする必要がある 場合は、VCCSEL をロジック Low に設定しなければなりません。コンフィ ギュレーション入力を持つ I/O バンクの VCCIO は任意のサポートされてい る電圧に設定することができます。1.8 V/1.5 V のコンフィギュレーション 入力電圧をサポートする必要がある場合は、VCCSEL をロジック High に コンフィギュレーション入力を持つバンクの VCCIO を 1.8 V/1.5 V に設定し なければなりません。 多電源システムにおける TDO および nCEO を使用に関する情報を含む多 電源サポートについて詳しくは、「Stratix II デバイス・ハンドブック、 Volume 1」の「Stratix II アーキテクチャ」の章を参照してください。 コンフィギュレーション手法 Stratix II デバイスのコンフィギュレーション・データは、5 種類のコン フィギュレーション・モードのいずれかでデバイスへロードすることが でき（表 3–5 参照）、ターゲットとなるアプリケーションに応じて選択す ることができます。ユーザは、Stratix IIデバイスをコンフィギュレーショ ンするために、コンフィギュレーション・デバイス、インテリジェント・ コントローラ、または JTAG ポートを使用することができます。コンフィ ギュレーション・デバイスは、Stratix II デバイスを自動的にコンフィ ギュレーションすることができます。 各デバイスのコンフィギュレーション・イネーブル（nCE）ピンおよび コンフィギュレーション・イネーブル出力（nCEO）ピンを接続すること により、5 種類のコンフィギュレーション・モードのいずれかで複数の Stratix II デバイスをコンフィギュレーションすることができます。 Stratix II FPGA は、次の機能を備えています。 ■ コンフィギュレーション・ファイル・ストレージを低減するコンフィ ギュレーション・データ復元 ■ デザインを保護するコンフィギュレーション・データ暗号化を使用 したデザイン・セキュリティ ■ Stratix II デザインを遠隔地からアップデートするリモート・システム・ アップグレード Altera Corporation 2005 年 12 月 3–9 Preliminary Stratix II デバイスハンドブック , Volume 1 表 3–5 に各コンフィギュレーション手法で使用されるコンフィギュレー ション機能を示します。 表 3–5. Stratix II デバイスのコンフィギュレーション機能 コンフィギュ レーション 手法 FPP コンフィギュレーション方法 MAX II デバイスまたはマイクロプロセッサ および Flash デバイス デザイン・ セキュリティ 復元 リモート・ システム・ アップグレード √ (1) √ (1) √ √ (2) √ エンハンスド・コンフィギュレーション・ デバイス AS シリアル・コンフィギュレーション・デバイス √ √ √ (3) PS MAX II デバイスまたはマイクロプロセッサ および Flash デバイス √ √ √ エンハンスド・コンフィギュレーション・ デバイス √ √ √ ダウンロード・ケーブル (4) √ √ PPA MAX II デバイスまたはマイクロプロセッサ および Flash デバイス JTAG ダウンロード・ケーブル (4) √ MAX II デバイスまたはマイクロプロセッサ および Flash デバイス 表 3–5 の注： (1) これらのモードでは、ホスト・システムは 4 倍のデータ・レートの DCLK を送信する必要があります。 (2) Stratix II デバイスの復元機能が有効でない間、エンハンスド・コンフィギュレーション・デバイスの復元 機能は有効です。 (3) AS コンフィギュレーション手法が使用されているときのみ、リモート・アップデート・モードはサポート されます。ローカル・アップデート・モードはサポートされていません。 (4) サポートされたダウンロード・ケーブルは、アルテラの USB ブラスタ・ユニバーサル・シリアル・バス（USB） ポート・ダウンロード・ケーブル、MasterBlaster シリアル /USB 通信ケーブル、ByteBlaster II パラレル・ポー ト・ダウンロード・ケーブル、および ByteBlasterMV パラレル・ポート・ダウンロード・ケーブルを含みます。 Stratix II および Stratix II GX デバイスのコンフィギュレーション手法に ついて詳しくは、「Stratix II デバイス・ハンドブック、Volume 2」また は「Stratix II GX デバイス・ハンドブック、Volume 2」の「Stratix II & Stratix II GX デバイスのコンフィギュレーション」の章を参照してくだ さい。 3–10 Preliminary Altera Corporation 2005 年 12 月 コンフィギュレーション コンフィギュレーション・ビットストリーム暗号化を使用したデ バイス・セキュリティ Stratix II FPGA は、高度暗号化標準 (Advanced Encryption Standard、略 称：AES）アルゴリズムを使用してコンフィギュレーション・ビットス トリームを暗号化する機能を備えた業界初の FPGA です。デザイン・セ キュリティ機能を使用しているとき、128 ビットのセキュリティ・キー はStratix II FPGAに格納されます。デザイン・セキュリティ機能がイネー ブルされた Stratix II FPGA のコンフィギュレーションを成功させるに は、同じ 128 ビットのセキュリティ・キーで暗号化されたコンフィギュ レーション・ファイルでコンフィギュレーションする必要があります。 セキュリティ・キーは、Stratix II デバイスに内蔵された不揮発性メモリ に格納することができます。この不揮発性メモリは、格納のためにバッ テリ・バックなどの外部デバイスは必要としません。 暗号化コンフィギュレーション・ファイルは、非暗号化コンフィ ギュレーション・ファイルと同じサイズです。パッシブ・シリア ル（PS）またはアクティブ・シリアル（AS）などのシリアル・コ ンフィギュレーション方式を使用する場合、コンフィギュレー ション時間はデザイン・セキュリティがイネーブルされていても されていなくても同じです。ファースト・パッシブ・パラレル （FPP）手法をデザイン・セキュリティ機能または復元機能と併用 する場合は、4× DCLK が必要です。その結果、コンフィギュレー ション時間はデザイン・セキュリティと復元機能のどちらもイ ネーブルになっていないFPGAのコンフィギュレーション時間と 比較して長くなります。この機能について詳しくは、お問い合わ せください。 デバイス・コンフィギュレーション・データ復元 Stratix II FPGA は、コンフィギュレーション・メモリおよび時間を節減 するコンフィギュレーション・データの復元をサポートします。この機 能により、圧縮されたコンフィギュレーション・データをコンフィギュ レーション・デバイスまたはその他のメモリに格納し、この圧縮された ビット・ストリームを Stratix II FPGA に送信することができます。コン フィギュレーションの間、Stratix II FPGA はリアルタイムでビット・ス トリームを復元し、SRAM セルをプログラムします。 Stratix II FPGA は、FPP（MAX II デバイス / マイクロプロセッサおよび Flash メモリ） 、AS および PS コンフィギュレーション手法で復元をサ ポートしています。復元は PPA コンフィギュレーション手法または JTAG ベースのコンフィギュレーションではサポートされていません。 Altera Corporation 2005 年 12 月 3–11 Preliminary Stratix II デバイスハンドブック , Volume 1 リモート・システム・アップグレード機能 デザイン・サイクルの短縮化、標準規格の進化、および遠隔地でのシス テムの展開は、今日のシステム設計者が直面している課題です。Stratix II デバイスは、固有のリプログラマビリティとリモート・システム・アッ プデートを実行する専用回路によって、これらの課題への効率的な対応 を支援します。リモート・システム・アップグレードは、経費のかかる 製品回収を行わずに機能強化やバグ修正を配信することができ、 「Timeto-Market」の短縮や製品寿命の延長に役立ちます。 Stratix II FPGA は、専用のリモート・システム・アップグレード回路を 備えており、容易にリモート・システムのアップデートを行うことがで きます。Stratix II デバイスに実装されたソフト・ロジック（Nios® プロ セッサまたはユーザ・ロジック）は、遠隔地から新しいコンフィギュレー ション・イメージをダウンロードし、それをコンフィギュレーション・ メモリに格納し、さらに専用リモート・システム・アップグレード回路 にリコンフィギュレーション・サイクルの開始を指示することもできま す。この専用回路は、コンフィギュレーション・プロセス中およびコン フィギュレーション・イメージに戻ることによってエラー状態から回復 し、エラー状態情報を提供します。この専用リモート・システム・アッ プグレード回路はシステム・ダウンタイムを回避することができ、リモー ト・システム・アップグレードを正常に実行するための重要なコンポー ネントです。 RSC は、FPP、AS、PS、および PPA の Stratix II コンフィギュレーショ ン方式でサポートされています。RSC は、コンフィギュレーション・ データのリアルタイム復元や、AES を使用した安全かつ効率的なフィー ルド・アップグレードを実現するデザイン・セキュリティなどの Stratix II の最新機能と併用して実装することも可能です。 Stratix II デバイスのリモート・コンフィギュレーション手法について詳し くは、 「Stratix II デバイス・ハンドブック、Volume 2」または「Stratix II GX デバイス・ハンドブック、Volume 2」の「Stratix II & Stratix II GX デバイ スのリモート・システム・アップグレード」の章を参照してください。 3–12 Preliminary Altera Corporation 2005 年 12 月 コンフィギュレーション JRunnerによるStratix II FPGAのコンフィギュレーション JRunner は、JTAG モードの ByteBlaster II または ByteBlasterMV ケーブル を通じて、Stratix II を含むアルテラの FPGA をコンフィギュレーションす るソフトウェア・ドライバです。プログラミング入力ファイルは Raw Binary File (.rbf) フォーマットをサポートします。また、JRunner は Quartus II ソフトウェアで生成された Chain Description File (.cdf) も必要 とします。JRunner は、 エンベデッド JTAG コンフィギュレーションをター ゲットにしています。ソース/コードは、Windows NT のオペレーション・ システム（OS）向けに開発されていますが、その他のプラット・フォー ムで動作するようカスタマイズすることができます。 JRunner ソフトウェア・ドライバについて詳しくは、 「JRunner Software Driver: An Embedded Solution to the JTAG Configuration White Paper」 およびアルテラ・ウェブサイト（ （www.altera.co.jp） ）のソース・ファイ ルを参照してください。 SRunner によるシリアル・コンフィギュレーション・デバ イスのプログラミング シリアル・コンフィギュレーション・デバイスは、SRunner を使用した 外部マイクロプロセッサにより、イン・システムでプログラムすること ができます。SRunner は、異なるエンベデッド・システムにフィットす るよう簡単にカスタマイズ可能なエンベデッド・シリアル・コンフィギュ レーション・デバイス・プログラミングを構築するコンフィギュレーショ ンソフトウェア・ドライバです。SRunner は、.rpd ファイル（ロウ・プ ログラミング・データ）を読み込むことができ、シリアル・コンフィギュ レーション・デバイスを書き込むことができます。SRunner を使用して のシリアル・コンフィギュレーション・デバイスのプログラミング時間 は、Quartus II を使用してのプログラミング時間に相当します。 SRunner について詳しくは、「SRunner: An Embedded Solution for EPCS Programming White Paper」ま た は ア ル テ ラ・ウ ェ ブ サ イ ト （www.altera.co.jp）のソース・コードを参照してください。 シリアル・コンフィギュレーション・デバイスのプログラミングについ て 詳 し く は、「コ ン フ ィ ギ ュ レ ー シ ョ ン・ハン ド ブ ッ ク」の「Serial Configuration Devices (EPCS1 & EPCS4) Data Sheet」を参照してくださ い。 Altera Corporation 2005 年 12 月 3–13 Preliminary Stratix II デバイスハンドブック , Volume 1 MicroBlasterDviverによるStratix II FPGAのコンフィギュ レーション MicroBlasterTM ソフトウェア・ドライバは、RBF プログラミング入力ファ イルをサポートし、エンベデッド FPP または PS コンフィギュレーショ ンに最適です。ソース・コードは Windows NT オペレーティング・シス テム向けに開発されていますが、他の OS で動作するようカスタマイズ することが可能です。MicroBlaster ソフトウェア・ドライバについて詳 しくは、アルテラ・ウェブサイト（www.altera.co.jp）の「Configuring the MicroBlaster Fast Passive Parallel Software Driver White Paper」ま たは「Configuring the MicroBlaster Passive Serial Software Driver White Paper」を参照してください。 PLL リコンフィギュレーション Stratix II デバイス・ファミリの PLL（Phase-Locked-Loop）は、デバイ ス全体のリコンフィギュレーションなしの乗算、分周、VCO 位相選択、 および帯域幅選択のコンフィギュレーションをサポートしています。 ユーザはロジック・アレイまたは標準 I/O ピンからのシリアル・データ を使用して、シリアル・チェインにある PLL のカウンタの設定値をプロ グラムすることができます。このオプションによって周波数合成の柔軟 性が大幅に向上し、PLL の周波数および遅延のリアルタイム変動が許容 されます。デバイスの残りの部分は、PLL をリコンフィギュレーション している間も機能します。 Stratix II デバイスの PLL について詳しくは、「Stratix II デバイス・ハン ドブック、Volume 2」または「Stratix II GX デバイス・ハンドブック、 Volume 2」の「Stratix II & Stratix II GX デバイスの PLL」の章を参照し てください。 温度検知ダイ オード 3–14 Preliminary Stratix II デバイスは、パワー・マネージメントで温度センサとして使用 するダイオードが接続されたトランジスタを内蔵しています。このダイ オードは、Maxim Integrated Products 社の MAX1617A または MAX1619 などの外部デジタル・サーモメータ・デバイスと共に使用されます。こ れらのデバイスは、Stratix II デバイスのダイオードを通してバイアス電 流をステアリングし、順方向電圧を測定してこの測定値を 8 ビット符号 付き数値（7 ビット＋符号）の形式で温度に変換します。外部デバイスの 出力は、Stratix II デバイスの接合温度を表し、インテリジェント電源管 理に使用することができます。 Altera Corporation 2005 年 12 月 温度検知ダイオード 図 3-1 に示す通り、このダイオードは外部温度検知デバイスに接続する ために、Stratix IIデバイス2本のピン（tempdiodepおよびtempdioden） が必要です。温度検知ダイオードはパッシブ・エレメントであるため、 Stratix II デバイスに電源を投入する前に使用することができます。 図 3-1. 外部温度検知ダイオード Stratix II デバイス 温度センサ・デバイス tempdiodep tempdioden 表 3–6 に、Stratix II の温度検知ダイオードのバイアス電圧および電流の 特性を示します。 表 3–6. 温度検知ダイオードの電気的特性 パラメータ 最小 標準 最大 単位 IBIAS（High） 80 100 120 µA IBIAS（Low） 8 10 12 µA 0.9 V VBP - VBN VBN 直列抵抗値 0.3 0.7 V Ω 3 温度検知ダイオードは、図 3-2 に示す全動作範囲で機能します。 Altera Corporation 2005 年 12 月 3–15 Preliminary Stratix II デバイスハンドブック , Volume 1 図 3-2. 温度対温度検知ダイオード電圧 0.95 0.90 0.85 0.80 0.75 0.70 0.65 0.60 0.55 0.50 0.45 0.40 –55 SEU の 自動検出 –30 –5 20 45 70 95 120 Stratix II デバイスは、SEU（Single Event Upset）検出の自動チェック用 内蔵回路を提供します。高地や地球の北極または南極への至近距離でエ ラー・フリー動作が要求される一部のアプリケーションには、継続して デ ー タ の 正 確 性 を 保 証 す る た め に 定 期 的 な チ ェ ッ ク が 必 要 で す。 Quartus II ソフトウェアの Device & Pin Options ダイアログ・ボックス によって制御されるエラー検出 CRC（Cyclic Redundancy Check）機能 は、32 ビット CRC 回路を使用してデータの信頼性を確保しており、SEU を軽減するために最良の選択肢の１つです。 このエラー検出 CRC 機能は、Stratix II デバイス内の既存の回路を用い て実装できるため、外部ロジックは必要ありません。Stratix II デバイス では、CRC はコンフィギュレーション中にデバイスによって計算され、 通常動作中に自動的に計算された CRC に対してチェックされます。コン フィギュレーション SRAM が破壊されると、CRC_ERROR ピンがソフト・ エラーをレポートし、デバイスのリコンフィギュレーションを開始しま す。 3–16 Preliminary Altera Corporation 2005 年 12 月 SEU の自動検出 カスタム・ビルト回路 Stratix II デバイスに専用回路が組み込まれており、自動的にエラー検出 を実行します。Stratix II デバイスのエラー検出回路は、デバイスがユー ザ・モードの間、コンフィギュレーション SRAM セル内のエラーを継続 的にチェックします。ユーザは、エラー用に 1 本の外部ピンをモニタし、 それを使用してリコンフィギュレーション・サイクルをトリガできます。 また、内蔵クロック分周期を調整して、希望するチェック間隔の時間を 選択できます。 ソフトウェア・インタフェース Quartus II ソフトウェア・バージョン 4.1 以降では、ユーザが Device & Pin Options ダイアログ・ボックスで自動エラー検出 CRC 機能をオンに することができます。このダイアログ・ボックスでは、この機能をイネー ブルし、CRC の内部周波数を 400 kHz ∼ 50 MHz の間で設定できます。 これにより、CRC 回路が FPGA デバイスの内部コンフィギュレーショ ン SRAM ビットを検証するレートを制御します。 CRC について詳しくは、「AN 357: Error Detection Using CRC in Altera FPGA Devices」を参照してください。 Altera Corporation 2005 年 12 月 3–17 Preliminary Stratix II デバイスハンドブック , Volume 1 3–18 Preliminary Altera Corporation 2005 年 12 月