NJU26208 アプリケーションノート ハードウェアマニュアル 新日本無線株式会社 Version 1.01 NJU26208 アプリケーションノート 目 次 1. 概要 ......................................................................................................................................................... 2 2. NJU26208 ブロック図 .............................................................................................................................. 2 3. 応用回路例.............................................................................................................................................. 3 3.1 応用回路例１ “DIR、NJU26208、DAC 使用時の回路例（I2C Bus 使用）” ............................................... 3 3.2 応用回路例２ “ADC、NJU26208、DAC 使用時の回路例（I2C Bus 使用）” .............................................. 3 3.3 応用回路例３ “DIR、ADC、NJU26208、DAC 使用時の回路例（I2C Bus 使用）”..................................... 3 3.4 応用回路例４ “DIR、ADC,NJU26208、DAC 使用時の回路例（４線シリアルバス使用）“............................ 3 4 マスター／スレーブモード .......................................................................................................................... 4 4.1 マスター／スレーブモードの定義 .................................................................................................................. 4 4.2 DSP の MCK クロック信号 .......................................................................................................................... 4 4.3 マスター／スレーブモードの使用方法........................................................................................................ 4 5. DIR の MCK クロック ............................................................................................................................... 4 6. ADC、DAC の MCK クロック .................................................................................................................... 5 7．水晶発振回路 ........................................................................................................................................... 5 8. リセット回路 ............................................................................................................................................. 5 9. 設計上の諸注意 ...................................................................................................................................... 6 ＜注意事項＞ 本アプリケーションノートに掲載されている製品の仕様等は，予告なく変更することがあります。 ご使用にあたっては，納入仕様書の取り交わしが必要です。 このアプリケーションノートの掲載内容の正確さには万全を期しておりますが，掲載内容について何らか の法的な保証を行うものではありません。 とくに応用回路・特性例については，製品の代表的な応用 例を説明するためのものです。 また，工業所有権その他の権利の実施権の許諾を伴うものではなく， 第三者の権利を侵害しないことを保証するものではありません。 Ver.2010/10/26 -1- NJU26208 アプリケーションノート NJU26208 アプリケーションノート ハードウェアマニュアル 1. 概要 このアプリケーションノートは、NJU26208ハードウエアの使用方法について説明します。 下記の４種類の応用回路の紹介及び、マスター／スレーブモード、MCKクロック、水晶発振回路、リセット 回路、設計上の諸注意、等について説明します。 ４種類の応用回路例。 １） DIR、NJU26208、DAC使用時の回路例（I2C Bus使用） ２） ADC、NJU26208、DAC使用時の回路例（I2C Bus使用） ３） DIR、ADC、NJU26208、DAC使用時の回路例（I2C Bus使用） ４） DIR、ADC、NJU26208、DAC使用時の回路例（４線シリアルバス使用） 2. NJU26208 ブロック図 図１に NJU26208 のブロック図を示します。 AD1/SDIN SCL/SCK SDA/SDOUT NJU26208 AD2/SSb 24bit Fixed-point DSP Core SERIAL HOST INTERFACE BCKO PROGRAM CONTROL LRO 24-BIT x 24-BIT MULTIPLIER ALU RESETb MCK CLK CLKOUT TIMING GENERATOR / PLL SERIAL AUDIO INTERFACE LB/RB SDO0 SDI* L/R SDO1 C/SW SDO2 BCKI ADDRESS GENERATION UNIT SL/SR SDO3 LRI DATA RAM FIRMWARE ROM PROC General I/O INTERFACE MUTEb SEL WDC 図１ NJU26208 ブロック図 注１） NJU26208 のデジタルオーディオ I/O は、4 系統の入力と 4 系統の出力があります。 本回路例で は、すべての入力端子を使用していません。 入出力を変更する場合は、データシートを参照の上、変 更して下さい。 注２） 本資料の他、NJU26208に関し、次の資料が有ります。参考にしてください。 NJU26200シリーズハードウェア共通仕様書、NJU26208データシート、NJU26208ソフトウェアマニュ アル。 Ver.2010/10/26 -2- NJU26208 アプリケーションノート 3. 応用回路例 次の 4 種類の応用回路について説明します。 1) DIR、NJU26208、DAC使用時の回路例（I2C Bus使用） 2) ADC、NJU26208、DAC使用時の回路例（I2C Bus使用） 3) DIR、ADC、NJU26208、DAC使用時の回路例（I2C Bus使用） 4) DIR、ADC、NJU26208、DAC使用時の回路例（４線シリアルバス使用） 注１） DIR：Digital Interface Receiver、ADC：Analog to Digital Converter、 DAC：Digital to Analog Converter。 注２） 以下、DSPはNJU26208を表します。 注３） 図3～図6の回路例に於いて、ADC及びDACは、常にスレーブモードで動作します。 注４） NJU26208のマスター／スレーブモードは、コマンドにより設定します。 注５） リセット解除後の動作をPROC及びMUTE端子により設定します。（表１参照） PROC、MUTEb端子は、抵抗（推奨3.3kΩ）を介してVDDIOまたはVSSIOに接続してください。 機能 マスターボリュームを 0dB にします。 11 MUTEb マスターボリュームをミュートにします。 デフォルト設定に従って信号処理を行います。 13 PROC 信号処理を行いません。信号処理の開始には、専用のスタート L コマンドを送信する必要があります。 表１． リセット解除後の動作設定 この応用回路例は、MUTEb=H、PROC=Hとしました。リセット解除後の動作は、マスターボリュームを 0dBとし、デフォルト設定に従い信号処理を行います。 Pin 端子名 設定 H L H 3.1 応用回路例１ “DIR、NJU26208、DAC 使用時の回路例（I2C Bus 使用）” オーディオ入力が、デジタル（DIR 入力）信号の回路例です。 図３は、DIR、ＤＳＰ及びDACを使用した回路例です。DSPは、スレーブモードで動作します。 DIR は、DAC へ MCK クロックを供給します。 3.2 応用回路例２ “ADC、NJU26208、DAC 使用時の回路例（I2C Bus 使用）” オーディオ入力が、アナログ（ADC 入力）信号の回路例です。 図４は、ADC、DSP及びDACを使用した回路例です。DSPは、マスターモードで動作します。DSPは、 ADC及びDACへ、MCKクロックを供給します。 3.3 応用回路例３ “DIR、ADC、NJU26208、DAC 使用時の回路例（I2C Bus 使用）” オーディオ入力が、デジタル（DIR 入力）或いはアナログ（ADC 入力）信号の回路例です。 図５は、DIR、ADC、DSP 及び DAC を使用した回路例です。DSP を、デジタルオーディオ入力時にスレーブ モード、アナログオーディオ入力時にマスターモード、に設定します。ADC 及び DAC への MCK クロックは、 デジタルオーディオ入力時に DIR から、アナログオーディオ入力時に DSP から、供給します。 注１） デジタルオーディオ入力の時は、DIR、DSP 及び DAC を使用します。DSP を、スレーブモードに設定 します。DIR は、DAC へ MCK クロックを供給します。その際、S1 を DIR 側に設定します。 注２） アナログオーディオ入力の時は、ADC、DSP 及び DAC を使用します。DSP を、マスターモードに設定 します。DSP は、ADC 及び DAC へ、MCK クロックを供給します。その際、S1 を DSP 側に設定します。 3.4 応用回路例４ “DIR、ADC,NJU26208、DAC 使用時の回路例（４線シリアルバス使用）“ DSP を、４線シリアルバスで制御する時の回路例です。 図６は、DIR、ADC、DSP 及び DAC を使用した回路例です。この応用回路例は、DSP を４線シリアルバスで 制御している他、応用回路例３と同じです。 Ver.2010/10/26 -3- NJU26208 アプリケーションノート 4 マスター／スレーブモード DSP のマスター／スレーブモードの定義及び、その使用方法について説明します。 4.1 マスター／スレーブモードの定義 DSP マスターモードの定義は、次のようになります。マスターモードの DSP は、MCK、LRCK、BCK を周辺 IC に対し出力します。周辺 IC は、これらのクロックに同期して動作します。この時、DSP はマスターモードで ある、と定義します。 DSP スレーブモードの定義は、次のようになります。スレーブモードの DSP は、外部＊から LRCK、BCK ク ロックを入力します。DSP は、外部入力の LRCK、BCK クロックに同期して信号処理を行います。この時、 DSP はスレーブモードである、と定義します。 注） 外部とは、DIR や ADC（ADC マスターモード時）等を示します。 4.2 DSP の MCK クロック信号 マスター／スレーブモードにかかわらず、起動時の内部リセット終了後、CLK 端子からの入力クロックを MCK 端子にバッファ出力します。NJU26208 への入力クロックは、12.288MHz ですので、MCK の周波数は 12.288MHz となります。 4.3 マスター／スレーブモードの使用方法 DSP のマスター／スレーブモード使用方法について説明します。 1) デジタルオーディオ入力時は、DSP をスレーブモードに設定します。DIR は MCK クロックを、DAC に 供給します。応用回路例１を参照。 2) アナログオーディオ入力時は、DSP をマスターモードに設定します。DSP は MCK クロックを、ADC 及 び DAC に供給します。応用回路例２を参照。 5. DIR の MCK クロック DIR による MCK クロックの発生方法について説明します。 DIR は、デジタルオーディオ信号から、同期用の MCK クロックを抽出し、DAC 等に供給します。 DIR が、入力信号より MCK を抽出できない時、以下の方法により、DAC 等に MCK クロックを、供給する ことが出来ます。 DIR による MCK クロック発生方法 １） デジタルオーディオ信号入力がない場合、DIR は内蔵の発振器により、同期用信号（MCK、LRCK、 BCK）を出力します。尚、本応用回路例で使用した DIR は、このタイプです。 ２） 水晶発振機能を有する DIR は、デジタルオーディオ入力信号がない場合、水晶発振による MCK ク ロックを出力します。 ３） 外部 MCK クロック入力可能な DIR は、デジタルオーディオ入力信号がない場合、外部入力の MCK クロックを出力します。 注） DIR を使用する場合は、DSP をスレーブモードに設定します。DIR から出力される MCK クロック を、ＤＡＣ等へ供給します。これにより、DSP は DIR のデジタルオーディオ信号を、処理することが 出来ます。 Ver.2010/10/26 -4- NJU26208 アプリケーションノート 6. ADC、DAC の MCK クロック ADC、DAC 及び CODEC の設定について説明します。 入力信号がアナログオーディオの時は、ADC、DAC 及び CODEC を、スレーブモードに設定します。 この時、DSP をマスターモードに設定し、DSP が出力する MCK、LRCK、BCK を、ADC 等へ供給します。 水晶発振器を有する ADC 及び DIR 内蔵の CODEC 等を使用する時は、DSP をスレーブモードで使用でき ます。この時、ADC 等をマスターモードに設定してください。 7．水晶発振回路 図２に水晶発振回路例を示します。NJU26208 は、内部に PLL 回路を搭載し、12.288MHz の周波数に合 せて設計されています。 使用する水晶振動子により、回路、周波数、発振の余裕度、等は異なります。水晶振動子の回路及び L、 C、R の定数等については、水晶振動子メーカーに、確認が必要です。 10pF X'tal 12.288MHz 240~1k 21 22 CLKOUT CLK 10pF 図２ 水晶発振回路例 8. リセット回路 リセット回路の設計上の注意点について説明します。 １） リセット信号線は、出来るだけ短く配線し、ノイズ等の影響を受けにくくします。その他、次の対策を行 うと効果的です。 ・リセット信号線の近くに、ノイズの発生源となる部品やパターンを、近づけない様にします。 ・リセット信号線を、グランド等でガードします。 ・信号線の電流ループの空間は、出来るだけ小さくします。 ２） リセット信号線が長い時は、次の対策を行うと効果的です。 ・リセット信号線に、数１０オームの直列抵抗を入れます。 ・リセット端子と電源間に、数 k オームのプルアップ抵抗を入れます。 ・リセット端子とグランド間に、数 10～100pF 程度のコンデンサを入れます。 Ver.2010/10/26 -5- NJU26208 アプリケーションノート 9. 設計上の諸注意 本項では、DSP の回路設計上の注意点について述べます。 1) DSP の電源電圧は、コア電源 VDD,PLL 電源 VDDPLL 及び IO 電源 VDDIO があります。VDD と VDDPLL は、 1.8V、VDDIO は、3.3V を供給します。入力端子の仕様は、5V トレラントです。図３～図６に於いて、周 辺 IC の電源電圧は、3.3V を想定しています。その為、DSP と周辺 IC 間は、直接配線しています。 尚、1.8V 及び 3.3V の電源の立ち上げは、3.3V を先に、続いて 1.8V の順で行うことを推奨します。 2) DSP 及び周辺 IC の各電源端子とグランド間に、0.1uF のセラミック等のコンデンサを入れます。別途、 DSP の電源とグランド間に、10uF 程度のコンデンサも必要です。 3) アナログ系へのノイズの影響を少なくする為、アナログ系（ADC 及び DAC）とデジタル系のグランドを、 分離して配線します。適切な箇所で一点アースをし、フレームグランド等に落とします。 4) プリント基板上で、デジタル信号線の引き回しが長いと、外部からノイズを受け易くなります。また、外 部に対しても、ノイズの放出が増加します。特にデジタル信号線（MCK、BCKO、LRO、DATA、 RESET 等）は、グランド等でガードします。これらの対策として、「太く、短く、配線する」を基本としま す。 5) EMI ノイズは、デジタル信号が通る部品及び、配線で囲まれた電流ループの面積と配線長に、依存し ます。この為、「配線は、ループ面積を小さく、短く、グランドでガードする」が基本となります。 6) EMI ノイズは、主にデジタルのクロック信号から発生します。各 IC のデジタル信号の出力端子に、数 10 オームのダンピング抵抗を直列に入れると、ノイズは小さくなります。ただし、次段の IC の入力仕 様を、満たすようにして下さい。 ＊ このアプリケーションノートに記述されている対策の効果は、使用する基板の実装条件に より異なります。 Ver.2010/10/26 -6- Ver.2010/10/26 Digital Input 3.3V + 10uF 1.8V + 10uF BCK DATA LRCK DIR (Master) SDA SCL RESET MCK 10pF X'tal 12.288MHz 10pF 4.7 3.3K 3.3K 3.3K 240 0.1uF 0.1uF 0.1uF 0.1uF WDC端子(12PIN)は、Watch Dog ClocK出力端子です。MPUが WDC端子を監視することで、 NJU26203が正常動作しているか確 認することができます。詳細は、 データシートを参照してください。 3.3K Reset IC 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 SDO1 SDO2 SDO3 LRO VDDIO BCKI VSS VDD CLK VSSIO VDDIO RESETb TEST1 TEST2 VDD CLKOUT TEST3 AD1/SDIN VSSPLL VSS AD2/SSb SCL/SCK VDDPLL SEL VDDIO VSSIO SDA/SDOUT VDDIO WDC PROC MCK MUTEb BCKO SDO0 LRI TEST0 VSSIO VDDIO SDI1 VSS SDI2 SDI0 VDD SDI3 NJU26208 (Slave) 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 0.1uF 0.1uF 0.1uF WDC_IN RESET Micro Computer SDA SCL DATA0 DATA1 DATA2 DATA3 LRCK BCK DAC (Slave) SDA SCL RESET MCK Analog Output 8ch NJU26208 アプリケーションノート 図 3 応用回路例 1 “DIR、NJU26208、DAC 等の回路例（I2C Bus 使用）” -7- 4.7K 4.7K Ver.2010/10/26 Analog Input 10uF + 10uF SDA SCL DATA MCK LRCK BCK RESET ADC (Slave) 3.3V + 1.8V Reset IC 10pF X'tal 12.288MHz 10pF 4.7 3.3K 3.3K 3.3K 240 0.1uF 0.1uF 0.1uF 0.1uF WDC端子(12PIN)は、Watch Dog ClocK出力端子です。MPUが WDC端子を監視することで、 NJU26203が正常動作しているか確 認することができます。詳細は、 データシートを参照してください。 3.3K 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 SDO1 SDO2 SDO3 LRO VDDIO BCKI VSS VDD AD1/SDIN VSSPLL VSSIO VDDIO RESETb TEST1 CLKOUT CLK TEST2 VDD TEST3 AD2/SSb VDDPLL VSS SCL/SCK SEL VDDIO VSSIO SDA/SDOUT VDDIO WDC PROC MCK MUTEb BCKO SDO0 LRI TEST0 VSSIO VDDIO SDI1 VSS SDI2 SDI0 VDD SDI3 NJU26208 (Master) 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 0.1uF 0.1uF 0.1uF WDC_IN RESET Micro Computer SDA SCL DATA0 DATA1 DATA2 DATA3 LRCK BCK DAC (Slave) MCK SDA SCL RESET Analog Output 8ch NJU26208 アプリケーションノート 図 4 応用回路例 2 “ADC、NJU26208、DAC 等の回路例（I2C Bus 使用）” -8- 4.7K 4.7K Ver.2010/10/26 10uF + 10uF SDA SCL DATA MCK LRCK BCK RESET ADC (Slave) 3.3V 1.8V BCK DATA LRCK + Analog Input Digital Input DIR (Master) SDA SCL RESET MCK 10pF X'tal 12.288MHz 10pF 4.7 3.3K 3.3K 3.3K 240 0.1uF 0.1uF 0.1uF 0.1uF WDC端子(12PIN)は、Watch Dog ClocK出力端子です。MPUが WDC端子を監視することで、 NJU26203が正常動作しているか確 認することができます。詳細は、 データシートを参照してください。 3.3K Reset IC 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 SDO1 SDO2 SDO3 LRO VDDIO BCKI VSS VDD AD1/SDIN VSSPLL VSSIO VDDIO RESETb TEST1 CLKOUT CLK TEST2 VDD TEST3 AD2/SSb VDDPLL VSS SCL/SCK SEL VDDIO VSSIO SDA/SDOUT VDDIO WDC PROC MCK MUTEb BCKO SDO0 LRI TEST0 VSSIO VDDIO SDI1 VSS SDI2 SDI0 VDD SDI3 NJU26208 (Master/Slave) 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 0.1uF 0.1uF 0.1uF DSP DIR S1 WDC_IN RESET Micro Computer SDA SCL DATA0 DATA1 DATA2 DATA3 LRCK BCK DAC (Slave) MCK SDA SCL RESET Analog Output 8ch NJU26208 アプリケーションノート 図 5 応用回路例 3 “DIR、ADC、NJU26208、DAC 等の回路例（I2C Bus 使用）” -9- 4.7K 4.7K Ver.2010/10/26 10uF + 10uF SDA SCL DATA MCK LRCK BCK RESET ADC (Slave) 3.3V 1.8V BCK DATA LRCK + Analog Input Digital Input DIR (Master) SDA SCL RESET MCK 10pF X'tal 12.288MHz 10pF 4.7 3.3K 3.3K 3.3K 240 0.1uF 0.1uF 0.1uF 0.1uF WDC端子(12PIN)は、Watch Dog ClocK出力端子です。MPUが WDC端子を監視することで、 NJU26203が正常動作しているか確 認することができます。詳細は、 データシートを参照してください。 3.3K Reset IC 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 AD1/SDIN VSSPLL VSSIO VDDIO RESETb TEST1 CLKOUT CLK TEST2 VDD TEST3 AD2/SSb VDDPLL VSS SCL/SCK SDA/SDOUT SEL VDDIO VSSIO PROC VDDIO LRO VDD WDC SDO3 VSS MCK SDO2 BCKI MUTEb SDO1 VDDIO BCKO SDO0 LRI TEST0 VSSIO VDDIO SDI1 VSS SDI2 SDI0 VDD SDI3 NJU26208 (Master/Slave) 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 0.1uF 0.1uF 0.1uF DSP DIR S1 WDC_IN RESET Micro Computer Data_Out Chip_Select Clock Data_In SDA SCL DATA0 DATA1 DATA2 DATA3 LRCK BCK DAC (Slave) MCK SDA SCL RESET Analog Output 8ch NJU26208 アプリケーションノート 図 6 応用回路例 4 “DIR、ADC,NJU26208、DAC 等の回路例（4 線シリアルバス使用）” - 10 - 4.7K 4.7K