NJU26040 アプリケーションノート ハードウェアマニュアル 新日本無線株式会社 Version 1.00 NJU26040 アプリケーションノート 目 次 1. 概要 ......................................................................................................................................................... 2 2. NJU26040 ブロック図 .............................................................................................................................. 2 3. 応用回路例.............................................................................................................................................. 3 3.1 応用回路例１ “DIR、NJU26040、DAC 使用時の回路例（I2C Bus 使用）” ................................................... 3 3.2 応用回路例２ “ADC、NJU26040、DAC 使用時の回路例（I2C Bus 使用）” .................................................. 3 3.3 応用回路例３ “DIR、ADC、NJU26040、DAC 使用時の回路例（I2C Bus 使用）”......................................... 3 3.4 応用回路例４ “DIR、ADC,NJU26040、DAC 使用時の回路例（４線シリアルバス使用）“................................ 3 4 マスター／スレーブモード .......................................................................................................................... 4 4.1 マスター／スレーブモードの定義 ...................................................................................................................... 4 4.2 DSP の MCK クロック信号 .............................................................................................................................. 4 4.3 マスター／スレーブモードの使用方法............................................................................................................ 4 5. DIR の MCK クロック ............................................................................................................................... 4 6. ADC、DAC の MCK クロック .................................................................................................................... 5 7．水晶発振回路 ........................................................................................................................................... 5 8. リセット回路 ............................................................................................................................................. 6 9. 設計上の諸注意 ...................................................................................................................................... 6 ＜注意事項＞ 本アプリケーションノートに掲載されている製品の仕様等は，予告なく変更することがあります。 ご使用にあたっては，納入仕様書の取り交わしが必要です。 このアプリケーションノートの掲載内容の正確さには万全を期しておりますが，掲載内容について何らか の法的な保証を行うものではありません。 とくに応用回路・特性例については，製品の代表的な応用 例を説明するためのものです。 また，工業所有権その他の権利の実施権の許諾を伴うものではなく， 第三者の権利を侵害しないことを保証するものではありません。 Ver.2007/01/12 -1- NJU26040 アプリケーションノート NJU26040 アプリケーションノート ハードウェアマニュアル 1. 概要 このアプリケーションノートは、NJU26040ハードウエアの使用方法について説明します。 下記の４種類の応用回路の紹介及び、マスター／スレーブモード、MCKクロック、水晶発振回路、リセット回 路、設計上の諸注意、等について説明します。 ４種類の応用回路例。 １） DIR、NJU26040、DAC使用時の回路例（I2C Bus使用） ２） ADC、NJU26040、DAC使用時の回路例（I2C Bus使用） ３） DIR、ADC、NJU26040、DAC使用時の回路例（I2C Bus使用） ４） DIR、ADC、NJU26040、DAC使用時の回路例（４線シリアルバス使用） 2. NJU26040 ブロック図 図１に NJU26040 のブロック図を示します。 A D 1 /S D IN S C L /S C K S D A /S D O U T N JU 26040 A D 2 /S S b 2 4 b it F ix e d -p o in t D S P C o re S E R IA L HOST IN T E R F A C E S E R IA L A U D IO IN T E R F A C E BCKO PROGRAM CONTROL LRO SDO0 2 4 -B IT x 2 4 -B IT M U L T IP L IE R SDI [2 :0 ] ALU SDO1 RESETb SDO2 MCK CLKOUT T IM IN G GENERATOR BCKI A D D R E S S G E N E R A T IO N U N IT CLK LRI DATA RAM F IR M W A R E O T P /R A M G P IO 3 G e n e ra l I/O IN T E R F A C E G P IO 2 G P IO 1 G P IO 0 図１ NJU26040 ブロック図 注１） NJU26040 のデジタルオーディオ I/O は、3 系統の入力と 3 系統の出力があります。 本回路例で は、すべての入力端子を使用していません。 入出力を変更する場合は、データシートを参照の上、変更 して下さい。 注２） 本資料の他、NJU26040に関し、次の資料が有ります。参考にしてください。 NJU26040シリーズ共通データシート。 Ver.2007/01/12 -2- NJU26040 アプリケーションノート 3. 応用回路例 次の 4 種類の応用回路について説明します。 1) DIR、NJU26040、DAC使用時の回路例（I2C Bus使用） 2) ADC、NJU26040、DAC使用時の回路例（I2C Bus使用） 3) DIR、ADC、NJU26040、DAC使用時の回路例（I2C Bus使用） 4) DIR、ADC、NJU26040、DAC使用時の回路例（４線シリアルバス使用） 注１） DIR：Digital Interface Receiver、ADC：Analog to Digital Converter、 DAC：Digital to Analog Converter。 注２） 以下、DSPはNJU26040を表します。 注３） 図3∼図6の回路例に於いて、ADC及びDACは、常にスレーブモードで動作します。 注４） NJU26040のマスター／スレーブモードは、コマンドにより設定します。 3.1 応用回路例１ “DIR、NJU26040、DAC 使用時の回路例（I2C Bus 使用）” オーディオ入力が、デジタル（DIR 入力）信号の回路例です。 図３は、DIR、ＤＳＰ及びDACを使用した回路例です。DSPは、スレーブモードで動作します。 DIR は、DAC へ MCK クロックを供給します。 3.2 応用回路例２ “ADC、NJU26040、DAC 使用時の回路例（I2C Bus 使用）” オーディオ入力が、アナログ（ADC 入力）信号の回路例です。 図４は、ADC、DSP及びDACを使用した回路例です。DSPは、マスターモードで動作します。DSPは、ADC 及びDACへ、MCKクロックを供給します。 3.3 応用回路例３ “DIR、ADC、NJU26040、DAC 使用時の回路例（I2C Bus 使用）” オーディオ入力が、デジタル（DIR 入力）或いはアナログ（ADC 入力）信号の回路例です。 図５は、DIR、ADC、DSP 及び DAC を使用した回路例です。DSP を、デジタルオーディオ入力時にスレーブモ ード、アナログオーディオ入力時にマスターモード、に設定します。ADC 及び DAC への MCK クロックは、デジ タルオーディオ入力時に DIR から、アナログオーディオ入力時に DSP から、供給します。 注１） デジタルオーディオ入力の時は、DIR、DSP 及び DAC を使用します。DSP を、スレーブモードに設定し ます。DIR は、DAC へ MCK クロックを供給します。その際、S1 を DIR 側に設定します。 注２） アナログオーディオ入力の時は、ADC、DSP 及び DAC を使用します。DSP を、マスターモードに設定し ます。DSP は、ADC 及び DAC へ、MCK クロックを供給します。その際、S1 を DSP 側に設定します。 3.4 応用回路例４ “DIR、ADC,NJU26040、DAC 使用時の回路例（４線シリアルバス使用）“ DSP を、４線シリアルバスで制御する時の回路例です。 図６は、DIR、ADC、DSP 及び DAC を使用した回路例です。この応用回路例は、DSP を４線シリアルバスで制 御している他、応用回路例３と同じです。 Ver.2007/01/12 -3- NJU26040 アプリケーションノート 4 マスター／スレーブモード DSP のマスター／スレーブモードの定義及び、その使用方法について説明します。 4.1 マスター／スレーブモードの定義 DSP マスターモードの定義は、次のようになります。マスターモードの DSP は、MCK、LRCK、BCK を周辺 IC に対し出力します。周辺 IC は、これらのクロックに同期して動作します。この時、DSP はマスターモードであ る、と定義します。 DSP スレーブモードの定義は、次のようになります。スレーブモードの DSP は、外部＊から LRCK、BCK クロッ クを入力します。DSP は、外部入力の LRCK、BCK クロックに同期して信号処理を行います。この時、DSP は スレーブモードである、と定義します。 注） 外部とは、DIR や ADC（ADC マスターモード時）等を示します。 4.2 DSP の MCK クロック信号 マスター／スレーブモードにかかわらず、起動時の内部リセット終了後、CLK 入力クロックの３分周したクロッ クを MCK 端子に出力します。コマンドにより２分周、原発振、停止の出力設定が可能です。表１に MCK クロック 設定値を示します。 DSP モード Fs 換算の周波数（ＭＣＫ） マスター/ スレーブ 256fs (CLK の 3 分周) :デフォルト設定 384fs (CLK の 2 分周) 768fs (CLK 原発振) 停止 CLK＝24.576MHz MCK 出力の周波数 CLK＝33.8688MHz CLK＝36.864MHz 8.192MHz 11.2896MHz 12.288MHz 12.288MHz 24.576MHz 16.9344MHz 33.8688MHz ローレベルを出力 18.432MHz 36.864MHz 表1 MCK クロック設定値 4.3 マスター／スレーブモードの使用方法 DSP のマスター／スレーブモード使用方法について説明します。 1) デジタルオーディオ入力時は、DSP をスレーブモードに設定します。DIR は MCK クロックを、DAC に供 給します。応用回路例１を参照。 2) アナログオーディオ入力時は、DSP をマスターモードに設定します。DSP は MCK クロックを、ADC 及び DAC に供給します。応用回路例２を参照。 5. DIR の MCK クロック DIR による MCK クロックの発生方法について説明します。 DIR は、デジタルオーディオ信号から、同期用の MCK クロックを抽出し、DAC 等に供給します。 DIR が、入力信号より MCK を抽出できない時、以下の方法により、DAC 等に MCK クロックを、供給するこ とが出来ます。 DIR による MCK クロック発生方法 １） デジタルオーディオ信号入力がない場合、DIR は内蔵の発振器により、同期用信号（MCK、LRCK、 BCK）を出力します。尚、本応用回路例で使用した DIR は、このタイプです。 ２） 水晶発振機能を有する DIR は、デジタルオーディオ入力信号がない場合、水晶発振による MCK クロ ックを出力します。 Ver.2007/01/12 -4- NJU26040 アプリケーションノート ３） 外部 MCK クロック入力可能な DIR は、デジタルオーディオ入力信号がない場合、外部入力の MCK クロックを出力します。 注） DIR を使用する場合は、DSP をスレーブモードに設定します。DIR から出力される MCK クロックを、 ＤＡＣ等へ供給します。これにより、DSP は DIR のデジタルオーディオ信号を、処理することが出来ま す。 6. ADC、DAC の MCK クロック ADC、DAC 及び CODEC の設定について説明します。 入力信号がアナログオーディオの時は、ADC、DAC 及び CODEC を、スレーブモードに設定します。 この時、DSP をマスターモードに設定し、DSP が出力する MCK、LRCK、BCK を、ADC 等へ供給します。 水晶発振器を有する ADC 及び DIR 内蔵の CODEC 等を使用する時は、DSP をスレーブモードで使用でき ます。この時、ADC 等をマスターモードに設定してください。 7．水晶発振回路 水晶発振の発振周波数と発振モードの関係について説明します。 水晶振動子による発振には、基本波による発振と、オーバートーンによる発振があります。これらは、水晶 振動子や発信周波数により、使い分けします。一般的に、10MHz∼25MHz 帯は、基本波＊により発振させま す。25MHz∼50MHz 帯は、３次オーバートーンにより発振させます。 注） 基本波発振で、36MHz の発振が出来る振動子もあります。 図３∼図６の応用回路例は、36.864MHz の３次オーバートーン発振回路を使用しています。 図２の水晶発振回路例は、24.576MHz の基本波発振回路です。図３∼図６の発振回路とは、異なります。 使用する水晶振動子により、回路、周波数、発振の余裕度、等は異なります。水晶振動子の回路及び L、C、 R の定数等については、水晶振動子メーカーに、確認が必要です。 10pF 11 X'tal 24.576MHz 1M CLK CLKOUT 10 240 12pF 図２ 基本波による発振回路 Ver.2007/01/12 -5- NJU26040 アプリケーションノート 8. リセット回路 リセット回路の設計上の注意点について説明します。 １） リセット信号線は、出来るだけ短く配線し、ノイズ等の影響を受けにくくします。その他、次の対策を行うと 効果的です。 ・リセット信号線の近くに、ノイズの発生源となる部品やパターンを、近づけない様にします。 ・リセット信号線を、グランド等でガードします。 ・信号線の電流ループの空間は、出来るだけ小さくします。 ２） リセット信号線が長い時は、次の対策を行うと効果的です。 ・リセット信号線に、数１０オームの直列抵抗を入れます。 ・リセット端子と電源間に、数 k オームのプルアップ抵抗を入れます。 ・リセット端子とグランド間に、数 10∼100pF 程度のコンデンサを入れます。 9. 設計上の諸注意 本項では、DSP の回路設計上の注意点について述べます。 1) DSP の電源電圧は 3.3V です。規定の電圧が供給されている場合に限り、入力端子は、5V トレラントです。 図３∼図６に於いて、周辺 IC の電源電圧は、3.3V を想定しています。その為、DSP と周辺 IC 間は、直接 配線しています。 2) DSP 及び周辺 IC の各電源端子とグランド間に、0.1uF のセラミック等のコンデンサを入れます。別途、 DSP の電源とグランド間に、10uF 程度のコンデンサも必要です。 3) アナログ系へのノイズの影響を少なくする為、アナログ系（ADC 及び DAC）とデジタル系のグランドを、 分離して配線します。適切な箇所で一点アースをし、フレームグランド等に落とします。 4) プリント基板上で、デジタル信号線の引き回しが長いと、外部からノイズを受け易くなります。また、外部 に対しても、ノイズの放出が増加します。特にデジタル信号線（MCK、BCKO、LRO、DATA、RESET 等）は、グランド等でガードします。これらの対策として、「太く、短く、配線する」を基本とします。 5) EMI ノイズは、デジタル信号が通る部品及び、配線で囲まれた電流ループの面積と配線長に、依存しま す。この為、「配線は、ループ面積を小さく、短く、グランドでガードする」が基本となります。 6) EMI ノイズは、主にデジタルのクロック信号から発生します。各 IC のデジタル信号の出力端子に、数 10 オームのダンピング抵抗を直列に入れると、ノイズは小さくなります。ただし、次段の IC の入力仕様を、 満たすようにして下さい。 ＊ このアプリケーションノートに記述されている対策の効果は、使用する基板の実装条件によ り異なります。 Ver.2007/01/12 -6- Ver.2007/01/12 Digital Input 3.3V 10uF MCK DATA LRCK BCK DIR (Master) RESET SDA SCL GND + 1M X'tal 36.864 MHz 10pF 2.2uH 1000pF 12pF 240 Reset IC NJU26040 with DIR/DAC Circuit Diagram 0.1uF 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 GPIO0 GPIO1 GPIO2 AD1/SDIN AD2/SSb RESETb VSS SDO0 LRO BCKO LRI BCKI SDO1 SDI1 SDI0 MCK SDO2 CLK SDI2 TEST0 VSS CLKOUT VDD VDD VDD TEST2 SCL/SCK GPIO3/TEST1 TEST3 VSS SDA/SDOUT VDD NJU26040 (Slave) 0.1uF 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 3.3K 3.3K 3.3K 3.3K 0.1uF GPIO0~3の機能は、ファームウェア毎に決定されます。 設定は、ファームウェア仕様書を参照してください。 MCK DATA2 DATA1 DATA0 LRCK BCK DAC (Slave) RESET SDA SCL Micro Computer RESET SDA SCL Analog Output 6ch NJU26040 アプリケーションノート 図 3 応用回路例 1 “DIR、NJU26040、DAC 等の回路例（I2C Bus 使用）” -7- 4.7K 4.7K Ver.2007/01/12 Analog Input 3.3V GND 10uF ADC (Slave) RESET SDA SCL LRCK BCK MCK DATA + 12pF 1M X'tal 36.864 MHz 10pF 2.2uH 1000pF 240 Reset IC 0.1uF NJU26040 with ADC/DAC Circuit Diagram 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 GPIO0 GPIO1 GPIO2 AD1/SDIN AD2/SSb RESETb VSS MCK SDO2 SDO1 SDO0 LRO BCKO CLK SDI2 SDI1 SDI0 LRI BCKI TEST0 VSS CLKOUT VDD VDD VDD TEST2 SCL/SCK GPIO3/TEST1 TEST3 VSS SDA/SDOUT VDD NJU26040 (Master) 0.1uF 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 3.3K 3.3K 3.3K 3.3K 0.1uF GPIO0~3の機能は、ファームウェア毎に決定されます。 設定は、ファームウェア仕様書を参照してください。 MCK DATA2 DATA1 DATA0 LRCK BCK DAC (Slave) RESET SDA SCL Micro Computer RESET SDA SCL Analog Output 6ch NJU26040 アプリケーションノート 図 4 応用回路例 2 “ADC、NJU26040、DAC 等の回路例（I2C Bus 使用）” -8- 4.7K 4.7K Ver.2007/01/12 Digital Input Analog Input 3.3V MCK DATA LRCK BCK DIR (Master) RESET SDA SCL GND 10uF ADC (Slave) RESET SDA SCL LRCK BCK MCK DATA + 12pF 1M X'tal 36.864 MHz 10pF 2.2uH 1000pF 240 Reset IC 0.1uF 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 GPIO0 GPIO1 GPIO2 AD1/SDIN AD2/SSb RESETb VSS LRO BCKO LRI BCKI SDI1 SDO0 SDO1 SDI2 SDI0 MCK SDO2 CLK TEST0 VSS CLKOUT VDD VDD GPIO3/TEST1 TEST2 SCL/SCK VDD TEST3 VSS SDA/SDOUT VDD NJU26040 (Master/Slave) 0.1uF 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 DIR DSP 3.3K 3.3K 3.3K 3.3K S1 0.1uF GPIO0~3の機能は、ファームウェア毎に決定されます。 設定は、ファームウェア仕様書を参照してください。 NJU26040 with DIR/ADC/DAC Circuit Diagram MCK DATA2 DATA1 DATA0 LRCK BCK DAC (Slave) RESET SDA SCL Micro Computer RESET SDA SCL Analog Output 6ch NJU26040 アプリケーションノート 図 5 応用回路例 3 “DIR、ADC、NJU26040、DAC 等の回路例（I2C Bus 使用）” -9- 4.7K 4.7K Ver.2007/01/12 Digital Input Analog Input 3.3V MCK DATA LRCK BCK DIR (Master) RESET SDA SCL GND 10uF ADC (Slave) RESET SDA SCL LRCK BCK MCK DATA + 12pF 1M X'tal 36.864 MHz 10pF 2.2uH 1000pF 240 Reset IC 0.1uF SDOUT SCK SDIN SSb 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 GPIO0 GPIO1 GPIO2 AD1/SDIN AD2/SSb RESETb VSS SDO0 LRO BCKO LRI BCKI SDO1 SDI1 SDI0 MCK SDO2 CLK SDI2 TEST0 VSS CLKOUT VDD VDD VDD TEST2 SCL/SCK GPIO3/TEST1 TEST3 VSS SDA/SDOUT VDD NJU26040 (Master/Slave) 0.1uF 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 DIR DSP 3.3K 3.3K 3.3K 3.3K S1 0.1uF GPIO0~3の機能は、ファームウェア毎に決定されます。 設定は、ファームウェア仕様書を参照してください。 NJU26040 with DIR/ADC/DAC Circuit Diagram 4.7K MCK DATA2 DATA1 DATA0 LRCK BCK DAC (Slave) RESET SDA SCL Analog Output 6ch SDOUT Data_In SCK Clock SDIN Data_Out SSb Chip_Select Micro Computer RESET SDA SCL NJU26040 アプリケーションノート 図 6 応用回路例 4 “DIR、ADC,NJU26040、DAC 等の回路例（4 線シリアルバス使用）” - 10 - 4.7K 4.7K