本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。 S6E1A1 シリーズ 32 ビット マイクロコントローラ FM0+ファミリ Fact Sheet (Full Production) S6E1A1 シリーズは、低消費電力と低コストを求める組込み制御用途向けに設計された、高集積 32 ビットマイク ロコントローラです。CPU に ARM Cortex-M0+プロセッサを搭載し、フラッシュメモリおよび SRAM のオン チップメモリとともに、周辺機能として、モータ制御用タイマ、A/D コンバータ、各種通信インタフェースによ り構成されます。 1. 特長 − − − ARM Cortex-M0+ CPU コア プロセッサ版数：r0p1 クロック 最大動作周波数：40MHz ビットバンド操作 Cortex-M3 と同等のビットバンド操作可能 ベースタイマ：最大 4 チャネル 時計カウンタ 多機能タイマ：1 ユニット 次のブロックから選択 − 16 ビットフリーランタイマ×3 チャネル − インプットキャプチャ×4 チャネル − アウトプットコンペア×6 チャネル − A/D 起動コンペア×6 チャネル − 波形ジェネレータ×3 チャネル − 16 ビット PPG タイマ×3 チャネル クアッドカウンタ：1 チャネル デュアルタイマ：１ユニット ウォッチドッグタイマ：1 チャネル(SW)+1 チャネル(HW) マルチファンクションシリアル：最大 3 チャネル − UART/CSIO/LIN/I2C より選択可能 − 全チャネル FIFO 搭載 リアルタイムクロック：1 ユニット DMA コントローラ：2 チャネル 外部割込み − 外部割込み入力端子：最大 8 本 − ノンマスカブル割込み：1 本 12 ビット A/D コンバータ：最大 8 チャネル(1 ユニット) 低消費電力モード スリープ/タイマ/RTC/ストップモードに対応 周辺クロック停止機能 汎用 I/O ポート − S6E1A11B0A/S6E1A12B0A ：最大 23 本 − S6E1A11C0A/S6E1A12C0A ：最大 37 本 − 1 サイクルアクセス可能な Fast GPIO に全ポート対応 内蔵 CR ユニーク ID デバッグ − シリアル・ワイヤデバッグ・ポート (SW-DP) − マイクロトレースバッファ(MTB) 低電圧検出機能 クロック監視機能 電源電圧：2.7～5.5V Publication Number S6E1A1_NP710-00001 2. 品種構成 品名 項目 フラッシュメモリ 容量(バイト) RAM 容量 (バイト) 3. S6E1A11B0A, S6E1A11C0A S6E1A12B0A, S6E1A12C0A 56K 88K 6K 6K オーダ型格 型格 パッケージ S6E1A11B0AGP2 プラスチック・LQFP (0.80mm ピッチ) 32 ピン (FPT-32P-M30) S6E1A12B0AGP2 S6E1A11B0AGN2 S6E1A12B0AGN2 S6E1A11C0AGV2 S6E1A12C0AGV2 S6E1A11C0AGN2 S6E1A12C0AGN2 S6E1A11C0AGF2 S6E1A12C0AGF2 4. プラスチック・QFN (0.50mm ピッチ) 32 ピン (LCC-32P-M73) プラスチック・LQFP (0.50mm ピッチ) 48 ピン (FPT-48P-M49) プラスチック・QFN (0.50mm ピッチ) 48 ピン (LCC-48P-M74) プラスチック・LQFP (0.65mm ピッチ) 52 ピン (FPT-52P-M02) パッケージ参考例 プラスチック・LQFP、48 ピン (FPT-48P-M49) Revision 1.0 Issue Date July 16, 2014 Copyright © 2013 Spansion. All rights reserved. 商標：Spansion®, Spansion ロゴ (図形マーク), MirrorBit®, MirrorBit® Eclipse™, ORNAND™ 及びこれらの組合せは、米国・日本ほか諸外国にお ける Spansion LLC の商標です。第三者の社名・製品名等の記載はここでは情報提供を目的として表記したものであり、各権利者の商標もしく は登録商標となっている場合があります。 F a c t S h e e t 5. ブロック図 S6E1A11/S6E1A12 SWCLK, SWDIO To PIN-Function-Ctrl SW-DP Fast GPIO Cortex-M0+ Core @40MHz(Max) MTB AHB-APB Bridge: APB0(Max 40MHz) System ROM table Dual-Timer WatchDog Timer (Software) Clock Reset Generator WatchDog Timer (Hardware) Multi-layer AHB (Max 40MHz) Bit Band Wrapper NVIC INITX On-Chip SRAM 6 Kbyte Flash I/F Security On-Chip Flash 56 Kbyte/ 88 Kbyte DMAC 2ch. CSV CLK X0A X1A Main Osc Sub Osc PLL CR 4MHz Source Clock AHB-AHB Bridge X0 X1 CR 100kHz CROUT AVCC, AVSS AVRH (only 48/52pin PKG) 12-bit A/D Converter Power-On Reset Unit 0 ANxx TIOAx TIOBx AINx BINx ZINx Base Timer 16-bit 4ch./ 32-bit 2ch. QPRC 1ch. A/D Activation Compare 6ch. IC0x FRCKx 16-bit Input Capture 4ch. 16-bit Free-run Timer 3ch. AHB-APB Bridge : APB1 (Max 40MHz) ADTG LVD Ctrl LVD IRQ-Monitor Regulator Watch Counter RTCCO, SUBOUT Real-Time Clock External Interrupt Controller 8pin + NMI INTx MODE-Ctrl MD0 NMIX Low-speed CR Prescaler Peripheral Clock Gating To Fast GPIO 16-bit Output Compare 6ch. DTTI0X RTO0x C GPIO Waveform Generator 3ch. PIN-Function-Ctrl P0x, P1x, . . . Pxx SCKx IGTRGx 16-bit PPG 3ch. Multi-function Serial I/F 3ch. (with FIFO) Multi-function Timer SINx SOTx SCSx ARM and Cortex are the registered trademark of ARM Limited in the EU and other countries. 2 S6E1A1_NP710-00001-1v0-J, July 16, 2014