12.1MB

本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
富士通マイクロエレクトロニクス
CONTROLLER MANUAL
CM71-10150-3
FR60
32 ビットマイクロコントローラ
MB91460M Series
ハードウェアマニュアル
FR60
32 ビットマイクロコントローラ
MB91460M Series
ハードウェアマニュアル
富士通マイクロエレクトロニクスのマイコンを効率的に開発するための情報を下記 URL にてご紹介いたします。
ご採用を検討中 , またはご採用いただいたお客様に有益な情報を公開しています。
開発における最新の注意事項に関しては , 「デザインレビューシート」を参照してください。
「デザインレビューシート」はシステム開発において , 問題を未然に防ぐことを目的として , 最低限必要と思われる
チェック項目をリストにしたものです。
http://edevice.fujitsu.com/micom/jp-support/
富士通マイクロエレクトロニクス株式会社
内容
■ 目的および対象読者
MB91460M シリーズは民生機器や車載システムなどの高速リアルタイム処理が要求さ
れる組込み制御用途向けに設計された, 富士通マイクロエレクトロニクス製汎用32ビッ
ト RISC マイクロコントローラです。CPU には , FR ファミリと互換の FR60 を使用して
います。
本シリーズは LIN-USART および CAN コントローラを内蔵しています。本製品は , 電
源削減などを含む低消費電力モードを有しています。
■ 商標
FR は , FUJITSU RISC controller の略で , 富士通マイクロエレクトロニクス株式会社の製
品です。
社名および製品名などの記載されている固有名詞は , 各社の商標または登録商標です。
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本資料の記載内容は , 予告なしに変更することがありますので , ご用命の際は営業部門にご確認くださ
い。
本資料に記載された動作概要や応用回路例は , 半導体デバイスの標準的な動作や使い方を示したもので ,
実際に使用する機器での動作を保証するものではありません。したがいまして , これらを使用するにあ
たってはお客様の責任において機器の設計を行ってください。これらの使用に起因する損害などについ
ては , 当社はその責任を負いません。
本資料に記載された動作概要・回路図を含む技術情報は , 当社もしくは第三者の特許権 , 著作権等の知的
財産権やその他の権利の使用権または実施権の許諾を意味するものではありません。また , これらの使用
について , 第三者の知的財産権やその他の権利の実施ができることの保証を行うものではありません。し
たがって , これらの使用に起因する第三者の知的財産権やその他の権利の侵害について , 当社はその責任
を負いません。
本資料に記載された製品は , 通常の産業用 , 一般事務用 , パーソナル用 , 家庭用などの一般的用途に使用
されることを意図して設計・製造されています。極めて高度な安全性が要求され , 仮に当該安全性が確保
されない場合 , 社会的に重大な影響を与えかつ直接生命・身体に対する重大な危険性を伴う用途（原子力
施設における核反応制御 , 航空機自動飛行制御 , 航空交通管制 , 大量輸送システムにおける運行制御 , 生
命維持のための医療機器 , 兵器システムにおけるミサイル発射制御をいう）, ならびに極めて高い信頼性
が要求される用途（海底中継器 , 宇宙衛星をいう）に使用されるよう設計・製造されたものではありませ
ん。したがって , これらの用途にご使用をお考えのお客様は , 必ず事前に営業部門までご相談ください。
ご相談なく使用されたことにより発生した損害などについては , 責任を負いかねますのでご了承くださ
い。
半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても , 結果的に人身事故 ,
火災事故 , 社会的な損害を生じさせないよう , お客様は , 装置の冗長設計 , 延焼対策設計 , 過電流防止対策
設計 , 誤動作防止設計などの安全設計をお願いします。
本資料に記載された製品を輸出または提供する場合は , 外国為替及び外国貿易法および米国輸出管理関
連法規等の規制をご確認の上 , 必要な手続きをおとりください。
本書に記載されている社名および製品名などの固有名詞は , 各社の商標または登録商標です。
Copyright ©2008-2009 FUJITSU MICROELECTRONICS LIMITED All rights reserved.
ii
目次
第1章
1.1
1.2
1.3
1.4
第2章
2.1
2.2
2.3
2.4
第3章
3.1
3.2
3.3
3.4
3.5
3.6
3.7
3.8
第4章
はじめに..................................................................................................... 1
デバイスの取扱いについて..................................................................................................... 1
使用上の注意 .......................................................................................................................... 3
注意 : デバッグ関連項目 ......................................................................................................... 6
本書の読み方 .......................................................................................................................... 8
MB91460M シリーズ概要 ........................................................................ 15
概要 ...................................................................................................................................... 15
特長 ...................................................................................................................................... 15
MB91460M シリーズ品種構成.............................................................................................. 21
ブロック図............................................................................................................................ 22
MB91460M シリーズ基本情報................................................................. 23
メモリマップ ........................................................................................................................ 23
I/O マップ ............................................................................................................................. 24
割込みベクタ表 .................................................................................................................... 63
パッケージ............................................................................................................................ 69
端子配列図............................................................................................................................ 70
端子機能説明 ........................................................................................................................ 71
入出力回路形式 .................................................................................................................... 85
端子状態一覧表 .................................................................................................................... 90
CPU および制御部 ................................................................................... 97
4.1
4.2
4.3
概要 ...................................................................................................................................... 97
特長 ...................................................................................................................................... 98
CPU ...................................................................................................................................... 99
4.4
4.5
4.6
4.7
4.8
4.9
32 ビット /16 ビットバスコンバータ ................................................................................... 99
ハーバード / プリンストンバスコンバータ .......................................................................... 99
命令概要 ............................................................................................................................. 100
データ構造.......................................................................................................................... 101
ワードアライメント ........................................................................................................... 102
アドレッシング .................................................................................................................. 103
第5章
5.1
5.2
第6章
6.1
6.2
6.3
6.4
6.5
6.6
CPU レジスタ ........................................................................................ 105
汎用レジスタ ...................................................................................................................... 105
専用レジスタ ...................................................................................................................... 105
EIT：例外 , 割込み , トラップ................................................................ 113
概要 .................................................................................................................................... 113
特長 .................................................................................................................................... 113
EIT 要因 .............................................................................................................................. 113
EIT からの復帰 ................................................................................................................... 113
EIT の割込みレベル ............................................................................................................ 114
EIT ベクタテーブル ............................................................................................................ 114
iii
6.7
6.8
6.9
多重 EIT 処理 ...................................................................................................................... 115
動作説明 ............................................................................................................................. 117
注意事項 ............................................................................................................................. 120
第7章
7.1
7.2
7.3
7.4
7.5
7.6
分岐命令................................................................................................. 121
遅延スロット付き分岐命令................................................................................................. 121
遅延スロット付き分岐命令の動作...................................................................................... 121
実行例 ( 遅延スロット付き ) ............................................................................................... 122
遅延スロット付き分岐命令の制限事項............................................................................... 123
遅延スロットなし分岐命令................................................................................................. 123
遅延スロットなし分岐命令の動作...................................................................................... 124
第8章
8.1
8.2
8.3
デバイス状態遷移 .................................................................................. 125
概要 .................................................................................................................................... 125
特長 .................................................................................................................................... 125
状態遷移図.......................................................................................................................... 126
第9章
9.1
9.2
9.3
9.4
9.5
9.6
9.7
9.8
9.9
9.10
リセット................................................................................................. 129
概要 .................................................................................................................................... 129
特長 .................................................................................................................................... 130
構成 .................................................................................................................................... 131
レジスタ ............................................................................................................................. 132
INITX 端子入力 (INIT：設定初期化リセット ) .................................................................... 138
ウォッチドッグリセット (INIT：設定初期化リセット ) ..................................................... 139
ソフトウェアリセット (RST：動作初期化リセット ) ........................................................ 140
リセット動作モード ........................................................................................................... 141
MCU 動作モード................................................................................................................. 142
注意事項 ............................................................................................................................. 143
第 10 章
10.1
10.2
10.3
10.4
10.5
10.6
10.7
スタンバイ ............................................................................................. 145
概要 .................................................................................................................................... 145
特長 .................................................................................................................................... 145
構成 .................................................................................................................................... 147
レジスタ ............................................................................................................................. 148
動作説明 ............................................................................................................................. 154
設定 .................................................................................................................................... 158
Q & A .................................................................................................................................. 159
10.8 注意事項 ............................................................................................................................. 161
第 11 章
11.1
11.2
11.3
11.4
11.5
11.6
メモリコントローラ............................................................................... 163
概要 .................................................................................................................................... 163
FLASH インタフェース ...................................................................................................... 163
汎用 RAM............................................................................................................................ 164
FLASH 用命令キャッシュ .................................................................................................. 164
FLASH アクセスタイミング設定........................................................................................ 167
レジスタ ............................................................................................................................. 169
iv
第 12 章
12.1
12.2
12.3
12.4
12.5
12.6
第 13 章
13.1
13.2
13.3
13.4
13.5
13.6
13.7
命令キャッシュ ...................................................................................... 177
概要 .................................................................................................................................... 177
本体構造 ............................................................................................................................. 177
タグ構造 ............................................................................................................................. 178
レジスタ ............................................................................................................................. 179
アドレスマップ .................................................................................................................. 181
動作モードの条件 ............................................................................................................... 187
クロック制御.......................................................................................... 191
クロック概要 ...................................................................................................................... 191
特長 .................................................................................................................................... 193
構成 .................................................................................................................................... 194
レジスタ ............................................................................................................................. 195
操作 .................................................................................................................................... 203
設定 .................................................................................................................................... 206
Q & A .................................................................................................................................. 207
13.8 注意事項 ............................................................................................................................. 210
第 14 章
14.1
14.2
14.3
14.4
14.5
14.6
14.7
PLL インタフェース .............................................................................. 211
概要 .................................................................................................................................... 211
特長 .................................................................................................................................... 211
周波数計算.......................................................................................................................... 211
レジスタ ............................................................................................................................. 212
推奨設定 ............................................................................................................................. 217
クロック自動ギアのアップダウン...................................................................................... 218
注意事項 ............................................................................................................................. 220
第 15 章
CAN クロックプリスケーラ................................................................... 221
15.1 概要 .................................................................................................................................... 221
15.2 特長 .................................................................................................................................... 222
15.3 レジスタ ............................................................................................................................. 222
第 16 章
16.1
16.2
16.3
16.4
16.5
16.6
第 17 章
17.1
17.2
17.3
17.4
17.5
17.6
17.7
MediaLB クロック生成 / バスインタフェース....................................... 225
MediaLB クロック生成部 ................................................................................................... 225
PLL インターフェイス ....................................................................................................... 227
制御回路 ............................................................................................................................. 239
MLBCLK 断検出回路 .......................................................................................................... 242
割込み制御回路 .................................................................................................................. 245
バスインターフェイス........................................................................................................ 249
タイムベースカウンタ ........................................................................... 251
概要 .................................................................................................................................... 251
特長 .................................................................................................................................... 251
構成 .................................................................................................................................... 253
レジスタ ............................................................................................................................. 254
動作 .................................................................................................................................... 257
設定 .................................................................................................................................... 264
Q & A .................................................................................................................................. 265
17.8 注意事項 ............................................................................................................................. 267
v
第 18 章
18.1
18.2
18.3
18.4
18.5
18.6
18.7
タイムベースタイマ............................................................................... 269
概要 .................................................................................................................................... 269
特長 .................................................................................................................................... 269
構成 .................................................................................................................................... 270
レジスタ ............................................................................................................................. 271
動作 .................................................................................................................................... 274
設定 .................................................................................................................................... 275
Q & A .................................................................................................................................. 276
18.8 注意事項 ............................................................................................................................. 278
第 19 章
19.1
19.2
19.3
19.4
19.5
19.6
19.7
ウォッチドッグタイマ ........................................................................... 279
概要 .................................................................................................................................... 279
特長 .................................................................................................................................... 279
構成 .................................................................................................................................... 280
レジスタ ............................................................................................................................. 281
動作説明 ............................................................................................................................. 284
設定 .................................................................................................................................... 286
Q & A .................................................................................................................................. 287
19.8 注意事項 ............................................................................................................................. 288
第 20 章
20.1
20.2
20.3
20.4
20.5
第 21 章
21.1
21.2
21.3
21.4
21.5
21.6
21.7
ハードウェア (C/R ベース ) ウォッチドッグタイマ............................... 289
概要 .................................................................................................................................... 289
構成 .................................................................................................................................... 290
レジスタ ............................................................................................................................. 291
機能 .................................................................................................................................... 293
注意事項 ............................................................................................................................. 294
メイン発振安定待ちタイマ .................................................................... 295
概要 .................................................................................................................................... 295
特長 .................................................................................................................................... 295
構成 .................................................................................................................................... 296
レジスタ ............................................................................................................................. 297
動作 .................................................................................................................................... 299
設定 .................................................................................................................................... 301
Q & A .................................................................................................................................. 302
21.8 注意事項 ............................................................................................................................. 304
第 22 章
22.1
22.2
22.3
22.4
22.5
22.6
22.7
サブクロック発振安定待ちタイマ ......................................................... 305
概要 .................................................................................................................................... 305
特長 .................................................................................................................................... 305
構成 .................................................................................................................................... 306
レジスタ ............................................................................................................................. 307
動作 .................................................................................................................................... 309
設定 .................................................................................................................................... 312
Q & A .................................................................................................................................. 313
22.8 注意事項 ............................................................................................................................. 315
vi
第 23 章
23.1
23.2
23.3
23.4
23.5
23.6
23.7
割込み制御 ............................................................................................. 317
概要 .................................................................................................................................... 317
特長 .................................................................................................................................... 317
構成 .................................................................................................................................... 318
レジスタ ............................................................................................................................. 319
動作 .................................................................................................................................... 324
設定 .................................................................................................................................... 325
Q & A .................................................................................................................................. 325
23.8 注意事項 ............................................................................................................................. 326
第 24 章
24.1
24.2
24.3
24.4
24.5
24.6
24.7
外部割込み ............................................................................................. 327
概要 .................................................................................................................................... 327
特長 .................................................................................................................................... 327
構成 .................................................................................................................................... 327
レジスタ ............................................................................................................................. 330
動作説明 ............................................................................................................................. 333
設定 .................................................................................................................................... 334
Q & A .................................................................................................................................. 334
24.8 注意事項 ............................................................................................................................. 337
第 25 章
25.1
25.2
25.3
25.4
25.5
25.6
第 26 章
26.1
26.2
26.3
26.4
26.5
26.6
26.7
DMA コントローラ................................................................................. 339
DMA コントローラ (DMAC) の概要 ................................................................................... 339
DMA コントローラ (DMAC) レジスタ................................................................................ 341
DMA コントローラ (DMAC) の動作 ................................................................................... 360
動作フローチャート ........................................................................................................... 379
データバス.......................................................................................................................... 382
DMA 外部インタフェース .................................................................................................. 385
遅延割込み ............................................................................................. 387
概要 .................................................................................................................................... 387
特長 .................................................................................................................................... 387
構成 .................................................................................................................................... 387
レジスタ ............................................................................................................................. 388
動作 .................................................................................................................................... 388
設定 .................................................................................................................................... 389
Q & A .................................................................................................................................. 389
26.8 注意事項 ............................................................................................................................. 389
第 27 章
27.1
27.2
27.3
27.4
27.5
27.6
27.7
ビットサーチ.......................................................................................... 391
概要 .................................................................................................................................... 391
特長 .................................................................................................................................... 391
構成 .................................................................................................................................... 391
レジスタ ............................................................................................................................. 392
動作説明 ............................................................................................................................. 394
設定 .................................................................................................................................... 396
Q&A .................................................................................................................................... 397
27.8 注意事項 ............................................................................................................................. 397
vii
第 28 章
28.1
28.2
28.3
28.4
28.5
MPU / EDSU .......................................................................................... 399
概要 .................................................................................................................................... 399
特長 .................................................................................................................................... 400
ブレーク機能 ...................................................................................................................... 401
レジスタ ............................................................................................................................. 410
クイックリファレンス........................................................................................................ 432
第 29 章
I/O ポート............................................................................................... 435
29.1 I/O ポート機能 .................................................................................................................... 435
29.2 ポートレジスタの設定........................................................................................................ 449
第 30 章
30.1
30.2
30.3
30.4
30.5
30.6
30.7
30.8
30.9
30.10
30.11
30.12
30.13
外部バスインタフェースの概要 ......................................................................................... 483
外部バスインタフェースのレジスタ .................................................................................. 488
チップセレクト領域の設定例 ............................................................................................. 517
エンディアンとバスアクセス ............................................................................................. 518
通常バスインタフェースの動作 ......................................................................................... 533
バーストアクセス動作........................................................................................................ 545
アドレス / データマルチプレクスインタフェース ............................................................. 547
プリフェッチ動作 ............................................................................................................... 550
SDRAM/FCRAM インタフェースの動作 ............................................................................ 553
DMA アクセス動作 ............................................................................................................. 561
バスアービトレーション .................................................................................................... 576
レジスタ設定手順 ............................................................................................................... 578
外部バスインタフェースの使用上の注意 ........................................................................... 579
第 31 章
31.1
31.2
31.3
31.4
31.5
31.6
31.7
31.8
I2C コントローラ.................................................................................... 651
概要 .................................................................................................................................... 651
I2C インタフェースレジスタ .............................................................................................. 653
I2C インタフェース動作 ..................................................................................................... 669
プログラミングフローチャート ......................................................................................... 671
第 33 章
33.1
33.2
33.3
33.4
33.5
LIN-USART (FIFO) ................................................................................ 581
概要 .................................................................................................................................... 581
LIN-USART の構成 ............................................................................................................. 584
LIN-USART 端子................................................................................................................. 589
LIN-USART レジスタ ......................................................................................................... 590
LIN-USART の割込み ......................................................................................................... 612
LIN-USART ボーレート...................................................................................................... 618
LIN-USART の動作 ............................................................................................................. 625
LIN-USART 使用時の注意点............................................................................................... 647
第 32 章
32.1
32.2
32.3
32.4
外部バス................................................................................................. 483
CAN コントローラ ................................................................................. 675
概要 .................................................................................................................................... 675
CAN のブロックダイヤグラム............................................................................................ 676
CAN のレジスタ ................................................................................................................. 677
CAN レジスタ機能.............................................................................................................. 682
CAN 機能 ............................................................................................................................ 723
viii
第 34 章
34.1
34.2
34.3
34.4
34.5
34.6
第 35 章
35.1
35.2
35.3
35.4
35.5
I2S (Inter-Integrated Circuit Sound) .................................................... 863
I2S の概要 ........................................................................................................................... 864
I2S のレジスタ.................................................................................................................... 865
I2S の動作 ........................................................................................................................... 887
I2S の割込み ....................................................................................................................... 890
I2S バッファ ....................................................................................................................... 893
第 36 章
36.1
36.2
36.3
36.4
36.5
36.6
36.7
MediaLB (Media Local Bus interface) ................................................ 741
MediaLB の概要.................................................................................................................. 742
ブロック図.......................................................................................................................... 745
MediaLB のレジスタ........................................................................................................... 749
MediaLB 動作説明 .............................................................................................................. 814
MediaLB の割込み .............................................................................................................. 844
処理手順例.......................................................................................................................... 850
フリーランタイマ .................................................................................. 895
概要 .................................................................................................................................... 895
特長 .................................................................................................................................... 895
構成図 ................................................................................................................................. 896
レジスタ ............................................................................................................................. 897
動作説明 ............................................................................................................................. 900
設定 .................................................................................................................................... 902
Q & A .................................................................................................................................. 903
36.8 注意事項 ............................................................................................................................. 906
第 37 章
37.1
37.2
37.3
37.4
37.5
37.6
37.7
インプットキャプチャ ........................................................................... 907
概要 .................................................................................................................................... 907
特長 .................................................................................................................................... 907
構成 .................................................................................................................................... 908
レジスタ ............................................................................................................................. 909
動作説明 ............................................................................................................................. 912
設定 .................................................................................................................................... 914
Q & A .................................................................................................................................. 915
37.8 注意事項 ............................................................................................................................. 918
第 38 章
38.1
38.2
38.3
38.4
38.5
38.6
38.7
アウトプットコンペア ........................................................................... 919
概要 .................................................................................................................................... 919
特長 .................................................................................................................................... 919
構成図 ................................................................................................................................. 920
レジスタ ............................................................................................................................. 921
動作 .................................................................................................................................... 925
設定 .................................................................................................................................... 927
Q & A .................................................................................................................................. 928
38.8 注意事項 ............................................................................................................................. 934
第 39 章
リロードタイマ ...................................................................................... 935
39.1 概要 .................................................................................................................................... 935
39.2 特長 .................................................................................................................................... 936
39.3 構成 .................................................................................................................................... 937
ix
39.4
39.5
39.6
39.7
レジスタ ............................................................................................................................. 939
動作 .................................................................................................................................... 943
設定 .................................................................................................................................... 948
Q & A .................................................................................................................................. 950
39.8 注意事項 ............................................................................................................................. 955
第 40 章
40.1
40.2
40.3
40.4
40.5
40.6
40.7
プログラマブルパルスジェネレータ...................................................... 957
概要 .................................................................................................................................... 957
特長 .................................................................................................................................... 957
構成 .................................................................................................................................... 959
レジスタ ............................................................................................................................. 961
動作 .................................................................................................................................... 970
設定 .................................................................................................................................... 973
Q & A .................................................................................................................................. 975
40.8 注意事項 ............................................................................................................................. 983
第 41 章
41.1
41.2
41.3
41.4
41.5
41.6
A/D コンバータ ...................................................................................... 985
A/D コンバータの概要 ........................................................................................................ 985
A/D コンバータのブロックダイヤグラム ........................................................................... 986
A/D コンバータのレジスタ................................................................................................. 987
A/D コンバータの動作 ........................................................................................................ 999
設定 .................................................................................................................................. 1002
Q & A ................................................................................................................................ 1004
41.7 注意事項 ........................................................................................................................... 1009
第 42 章
42.1
42.2
42.3
42.4
42.5
42.6
42.7
リアルタイムクロック ......................................................................... 1013
概要 .................................................................................................................................. 1013
特長 .................................................................................................................................. 1013
構成 .................................................................................................................................. 1014
レジスタ ........................................................................................................................... 1015
動作 .................................................................................................................................. 1021
設定 .................................................................................................................................. 1023
Q & A ................................................................................................................................ 1024
42.8 注意事項 ........................................................................................................................... 1026
第 43 章
43.1
43.2
43.3
43.4
43.5
43.6
サブクロックキャリブレーションユニット ......................................... 1029
概要 .................................................................................................................................. 1029
ブロックダイヤグラム...................................................................................................... 1030
タイミング........................................................................................................................ 1031
クロック ........................................................................................................................... 1032
レジスタの説明 ................................................................................................................ 1033
利用上の注意 .................................................................................................................... 1038
第 44 章
低電圧リセット / 割込み ...................................................................... 1041
44.1 概要 .................................................................................................................................. 1041
44.2 特長 .................................................................................................................................. 1041
44.3 レジスタ ........................................................................................................................... 1041
x
第 45 章
レギュレータ制御 ................................................................................ 1045
45.1 概要 .................................................................................................................................. 1045
45.2 特長 .................................................................................................................................. 1045
45.3 レジスタ ........................................................................................................................... 1045
第 46 章
46.1
46.2
46.3
46.4
46.5
46.6
第 47 章
47.1
47.2
47.3
47.4
47.5
47.6
47.7
47.8
フラッシュメモリ ................................................................................ 1061
概要 .................................................................................................................................. 1061
特長 .................................................................................................................................. 1061
構成 .................................................................................................................................. 1062
レジスタ ........................................................................................................................... 1064
アクセスモード ................................................................................................................ 1064
フラッシュメモリモード .................................................................................................. 1066
自動アルゴリズム ............................................................................................................. 1067
注意事項 ........................................................................................................................... 1075
第 48 章
48.1
48.2
48.3
48.4
48.5
固定モード・リセットベクタ / Boot-ROM.......................................... 1049
概要 .................................................................................................................................. 1049
ブートチェック ................................................................................................................ 1049
シリアル通信プロトコル .................................................................................................. 1052
Boot-ROM が設定するレジスタ ....................................................................................... 1054
FLASH アクセスモード変更............................................................................................. 1055
ユーザブートローダー更新方法 ....................................................................................... 1056
フラッシュセキュリティ...................................................................... 1077
概要 .................................................................................................................................. 1077
フラッシュセキュリティベクタ ....................................................................................... 1078
セキュリティベクタ再フェッチ ....................................................................................... 1082
CRC32 チェック............................................................................................................... 1083
レジスタ ........................................................................................................................... 1084
xi
xii
MB91460M シリーズ
本版での主な変更内容
ページ
変更内容 ( 詳細は本文を参照してください。)
4
第 1 章はじめに
1.2 使用上の注意
「■ リードモディファイライト命令を使用できないレジスタ」の項を削除
「■ シリアル通信について」の項を追加
5
■ ステータスフラグが
含まれるレジスタへ
の書込み
レジスタ名を削除
· TWCR を削除
· CCR0, CCR1 を削除
156
第 10 章スタンバイ
10.5 動作説明
10.5.3 シャットダウン
モード
■ シャットダウンモー
ドからの復帰
< 注意事項 > を訂正
割込み要因として , "L" レベルもしくは "H" レベルを使用する場合 , 最低
20μs のレベルを入力してください。
→
割込み要因として , レベルを使用する場合は , 最低 500μs のレベルを入力
してください。
本規格を満たせない場合 , MCU が誤動作します。
シャットダウンからの復帰には , エッジを使用する事を推奨します。
608
第 31 章 LIN-USART
(FIFO)
31.4 LIN-USART レジス
タ
31.4.8 FIFO 制御レジス
タ (FCR4)
図 31.4-9
初期値を訂正
00000000B → 00010000B
bit3 のリード / ライト属性を訂正
R → R/W
"R : " の説明文を削除
bit3 の説明を訂正
常に "0" が読み出されます → 必ず "0" を設定してください
bit4 の初期値を訂正
"0" → "1"
609
表 31.4-7
bit3 の説明を訂正
「予約」の記述箇所を移動
予約 → 必ず "0" を設定してください。
1050
第 46 章固定モード・
リセットベクタ / BootROM
46.2 ブートチェック
46.2.3 ブートローダー
の同期 / 非同期判
定
< 注意事項 > を追加
1051
46.2.4 ブートコマンド
受信
コマンド受付時間を訂正
100ms → 150ms
< 注意事項 > を追加
46.2.5 フローチャート
コマンド受付時間を訂正
100ms → 150ms
xiii
MB91460M シリーズ
ページ
1057
変更内容 ( 詳細は本文を参照してください。)
第 46 章固定モード・
リセットベクタ / BootROM
46.6 ユーザブートロー
ダー更新方法
「固定アドレスにジャンプするケース」の記述を訂正
100ms 以内 → 150ms 以内
「内蔵ブートローダーが起動するケース」の記述を訂正
100ms 以内 → 150ms 以内
変更箇所は , 本文中のページ左側の│によって示しています。
xiv
第 1 章はじめに
1.1 デバイスの取扱いについて
MB91460M シリーズ
第1章
はじめに
1.1 デバイスの取扱いについて
■ デバイスの取扱い上の注意
この章では , ラッチアップ防止および端子処理について説明します。
● ラッチアップ防止のために
CMOS IC では , 入力端子や出力端子に VCC より高い電圧や VSS より低い電圧を印加した場合 , または VCC 端子∼
VSS 端子間に最大定格を超える電圧を印加した場合 , ラッチアップ現象が発生することがあります。ラッチアップが
発生すると電源電流が急激に変化し , デバイスの熱破壊に至ることがあるため , 最大定格を超える電圧を印加しないよ
う十分に注意してください。
● 未使用入力端子の処理について
使用していない入力端子を開放のままにしておくと誤動作およびラッチアップによる永久破壊の原因になることがあ
りますので , 2kΩ 以上の抵抗を介してプルアップ / ダウンの処理をするか , グローバルポート許可ビットの設定を行な
う前に , 内部プルアップ / ダウン抵抗をオンにしてください。
また , 使用していない入出力端子については出力状態にして開放とするか , 入力状態の場合は入力端子と同じ処理をし
てください。
● 電源端子について
VCC 端子 , VSS 端子が複数ある場合 , デバイス設計上はラッチアップなどの誤動作を防止するためにデバイス内部で
同電位にすべきものどうしを接続してありますが , 不要輻射の低減・グランドレベルの上昇によるストローブ信号の
誤動作の防止・総出力電流規格を遵守などのために , 必ずそれらすべてを外部で電源およびグランドに接続してくだ
さい。
また , 電流供給源からできる限り低インピーダンスで本デバイスの VCC 端子 , VSS 端子に接続するような配慮をお願
いします。
さらに , 本デバイスの近くで , VCC 端子と VSS 端子の間に 0.1 μF 程度のセラミックコンデンサをバイパスコンデン
サとして接続することをお勧めします。
本デバイスは , レギュレータを内蔵しております。レギュレータ用に必ず C_1, C_2 端子に 4.7 μF のバイパスコンデ
ンサを接続してください。
● 水晶発振回路について
X0 端子 , X1 端子 , X0A 端子 , X1A 端子の近辺のノイズは本デバイスの誤動作の原因となります。X0 端子と X1 端子 ,
X0A 端子と X1A 端子および水晶発振子 ( あるいはセラミック発振子 ) さらにグランドへのバイパスコンデンサはでき
る限りデバイスの近くに配置するようにプリント板を設計してください。
X0 端子 , X1 端子からの信号を引き回す場合は , ボード上でシールドして使用してください。特に X0 端子に隣接する
端子を使用する場合には注意が必要です。
X0 端子 , X1 端子 , X0A 端子 , X1A 端子の周りをグランドで囲むようなプリント板アートワークは安定した動作を期待
できますので , 強くお勧めいたします。また , 2 系統品を 1 系統品として使用する場合においてもサブクロックは必須
です。
各量産品において , ご使用される発振子メーカに発振評価依頼をしてください。
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1
第 1 章はじめに
1.1 デバイスの取扱いについて
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● NC および OPEN 端子処理について
使用する NC 端子および OPEN 端子を終端しないでください。
● モード端子 (MD0 ∼ MD4) について
MD0 ∼ MD4 端子は , 使用する VCC 端子または VSS 端子に直接接続してください。ノイズにより誤ってテストモー
ドに入ってしまわないように , プリント板上の各モード端子と VCC 端子または VSS 端子間のパターン長を短くし ,
可能な限り低インピーダンスで接続するようにしてください。
特に , MD3 端子は必ず 0Ω で VSS 端子と直結してください。
● 電源投入時の注意
電源投入直後は , 必ず INITX 端子にて設定初期化リセット (INIT) を行ってください。
また , 電源投入直後は , 発振回路の発振安定待ち時間を確保するため , INITX 端子への "L" レベル入力を発振回路の
要求する安定待ち時間の間持続してください。
(INITX で初期化リセットをかけると , 発振安定待ち時間の設定は最小値に初期化されます。)
● 電源投入時の原発振入力の注意
電源投入時 , 発振安定待ち時間が過ぎるまでクロックを入力するようにしてください。
● 注意 :PLL クロック動作時
PLL クロックを選択しているときに発振子が外れたり , 入力が停止されたりした場合でも , PLL の自励発振回路は
自走周波数で作動し続けることがあります。この自走は保証外の動作です。
● 外部クロック使用時の注意
外部クロックを使用する際には , 原則として X0(X0A) 端子 , また , X1(X1A) 端子には X0(X0A) と逆相のクロックを同
時に供給してください。
この場合には STOP モード ( 発振停止モード ) は使用しないでください。STOP 時 , X1(X1A) 端子が "H" を出力して停
止します。
● 外部バスの設定
外部バス動作の保証最大周波数は , 40MHz です。
DIVR1( 外部バス基本クロック分周設定レジスタ ) が初期値のまま , ベースクロックを最高動作周波数に設定すると ,
外部バス動作周波数が保証範囲外の周波数になります。
ベースクロックを変更する際には , SYSCLK が最大保証周波数を超えないように設定してください。
外部バス端子として使用する端子に対してプルアップ / ダウン抵抗をつけると交流規格を保証できなくなります。
2
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第 1 章はじめに
1.2 使用上の注意
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1.2 使用上の注意
■ クロック制御について
INIT に "L" を入力し , クロック発振安定時間を確保するようにしてください。
電源投入直後およびシャットダウンからの INITX 入力による復帰時は内蔵レギュレータの安定待ちおよび発振
回路の発振安定待ち時間を確保するため , INITX 端子への "L" レベル入力を発振安定待ち時間 (8ms) の間持続
してください。
■ 兼用ポートの切換えについて
PORT と兼用ポートを切替えるには , PFR( ポート機能レジスタ ) を使用します。
■ 低消費電力モードについて
• スタンバイモードの場合 , 同期スタンバイ (TBCR:SYNCS=1) を許可してから , 以下のシーケンスを使用し
てください。
LDI
#value_of_standby, R0 ;
value_of_standby は STCR への書込みデータです。
LDI
#_STCR, R12
;
_STCR は STCR アドレスです。(481H)
STB
R0, @R12
;
スタンバイ制御レジスタ (STCR) への書込み
LDUB
@12, R0
;
同期スタンバイのための STCR 読出し
LDUB
@12, R0
;
再度 STCR ダミー読出し
NOP
;
タイミング調整用に NOP × 5
NOP
NOP
NOP
NOP
また , スタンバイから復帰した後 , 復帰をトリガした割込みハンドラに分岐するために I フラグ , ILM, ICR を
設定します。
• モニタデバッガを使用する場合 , 以下のことは行わないようにしてください。
• 上記のコマンドシーケンスにブレークポイントを設定しないでください。
• 上記のコマンドシーケンスをステップ実行しないでください。
■ 2 つの電源を使用する場合の電源投入順序について
電源投入および電源切断順序
電源投入順序 :(1)VCC5 (2)VCC3 (3)AVRH, AVCC
電源切断順序
:(1)AVRH, AVCC (2)VCC3 (3)VCC5
上記の順序に従ってください。
アナログ電源 AVCC 端子 ,AVRH 端子およびアナログ信号に電源投入する場合は , 最初に VCC3 端子に電源投
入しておいてください。
AVRH 端子の電圧は , AVCC 端子の電圧より高くなってはいけません。
■ アナログ入力兼用端子
アナログ入力と兼用している端子を汎用ポートとして使用する場合は , 入力電圧は , AVCC を超えないようにし
てください。
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第 1 章はじめに
1.2 使用上の注意
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■ 電源の推奨動作条件
VCC3=AVCC=AVRH: 推奨条件です。
■ 注意 :PS レジスタ
一部のコマンドで PS レジスタを先行処理しているため , 下記の例外動作によって , デバッガ使用時に割込み
処理ルーチンでブレークしたり , PS フラグの表示データが更新されたりすることがあります。
いずれの場合も , EIT 復帰後に正しく再処理を行うよう設計されているため , EIT 前後の動作では仕様どおりの
処理が行われます。
• DIV0U/DIV0S 命令の直前に以下のことが行われた場合 :
• ユーザ割込みが行われた場合
• ステップ実行が行われた場合
• データイベントまたはエミュレータメニューにおいてブレークした場合
このような場合は , 以下の動作が行われることがあります。
1. D0 または D1 フラグが先行して更新されます。
2. EIT 処理ルーチン ( ユーザ割込みまたはエミュレータ ) が実行されます。
3. EIT から復帰した後 , DIV0U/DIV0S 命令が実行され , D0 または D1 フラグが "1." と同じ値に更新さ
れます。
• ユーザ割込みによる割込みが発生している状態で , 割込みを許可するために ORCCR, STILM, MOV Ri, また
は PS の各命令が実行されると , 以下のような動作が行われます。
4. PS レジスタが先行して更新されます。
5. EIT 処理ルーチン ( ユーザ割込み ) が実行されます。
6. EIT から復帰した後 , 上記の命令が実行され , PS レジスタが "4." と同じ値に更新されます。
■ ウォッチドックタイマ機能について
FR60に搭載されているウォッチドッグタイマ機能は, 進捗状況を監視して , 指定時間内にプログラムがリセッ
ト延期動作を実行しなかったり , プログラムが暴走してリセット延期動作が実行されなかったりした場合は ,
CPU をリセットします。
いったんウォッチドッグタイマ機能を許可すると , リセットされるまで動作し続けます。
例外として , CPU プログラム実行が停止する条件では , リセット延期が自動的に実行されます。例外条件につ
いては , 「第 19 章ウォッチドッグタイマ」を参照してください。
■ 急激な動作周波数の変化について
本チップは , PLL を内蔵しており , 外部クロックの 2 分周から , PLL 出力の高速クロックに切り替えることが
できます。この時 , 一気に消費電力が増加することを避けるために , クロックギア機能が搭載されています。
■ シリアル通信について
シリアル通信においては , ノイズなどにより間違ったデータを受信する可能性があります。そのため , ノイズ
を抑えるボードの設計をしてください。
また , 万が一ノイズなどの影響により誤ったデータを受信した場合を考慮し , 最後にデータのチェックサムな
どを付加してエラー検出を行ってださい。エラーが検出された場合には , 再送を行うなどの処理をしてくださ
い。
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第 1 章はじめに
1.2 使用上の注意
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■ ステータスフラグが含まれるレジスタへの書込み
ステータスフラグ ( 特に , 割込み要求フラグ ) が含まれるレジスタへの書込みを行う場合は , 意図せずにステー
タスフラグをクリアしてしまわないように注意してください。
つまり , ステータスビットのフラグをクリアしないようにし , 書込み時に制御ビットが期待値になるように注
意します。
特に , 複数のビットで構成される制御ビットを同時に書き換えたい場合 , ビット操作命令を使用することがで
きません。このため , 制御ビットとステータスフラグの両方に同時に書き込むには通常のバイト / ハーフワー
ド / ワードアクセスを使用する必要があります。この場合 , 意図せずにその他のビット ( ステータスフラグの
ビット ) をクリアしないようにしてください。
以下に示すレジスタは , ほぼすべてに複数の制御ビットとステータスフラグの両方が含まれています。
• TBCR
• OSCR
• TCCS0, TCCS1
• ICS01
• TMCSR0, TMCSR1, TMCSR2, TMCSR3
• PCN0, PCN1, PCN2, PCN3, PCN4, PCN5
• ADCSL0, ADCSL1
注 : 単一ビットをビット操作命令で書き換える場合 , 注意する必要はありません。
■ ステータスフラグが含まれるレジスタへの書込み
ステータスフラグ ( 特に割込み要求フラグ ) が含まれるレジスタへの書込みを行なう場合は , 実際のアクセス
が遅延してしまうことに注意してください。
これは , データの書込みが複数のバスを経由して行なわれるためです。
例えば , 割込み要求フラグをクリアしてから割込みルーチンから抜けるような場合 , 割込みフラグのクリアが
RETI 命令の受付より後になってしまうことがあります。この場合 , 割込みルーチンから復帰した時点では割込
み要求が残っているので , 再度割込みを受付けてしまいます。
このレジスタアクセスと命令実行の不一致をあわせこむためには , 書き込んだレジスタの存在する領域に合わ
せて , 同期レジスタ (RBSYNC, CBSYNC0/1, MBSYNC) の読み込みを行なってください。
全ての書込みにおいて合わせ込みを行なうとバスのデータ帯域を狭くしてしまうので , 必要な場合のみ行なう
ことをお勧めします。例えば連続書込みを行なう場合は , 最後に 1 回だけで問題ありません。
以下に , 対象領域と同期レジスタの関係を記します。
レジスタ名
: 対象領域
RBSYNC
: 0x0000 ∼ 0x01FF, 0x0280 ∼ 0x037D, 0x0400 ∼ 0x063F,
0x0C00 ∼ 0x0FFF(R-bus 上の周辺機能 )
CBSYNC0/1 : 0xC000 ∼ 0xFFFF(D-bus 上の CAN)
MBSYNC
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: 0x6000 ∼ 0x6FFF(F-bus 上の MediaLB, I2S および FIFO バッファ )
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5
第 1 章はじめに
1.3 注意 : デバッグ関連項目
MB91460M シリーズ
1.3 注意 : デバッグ関連項目
■ RETI 命令のステップ実行
ステップ実行する場合 , 割込みが頻繁に発生する状況では , RETI をステップ実行した後に該当割込み処理ルー
チンだけを繰り返して実行します。このため , メインルーチンや割込みレベルの低いプログラムの実行が行わ
れなくなります。
この問題を回避するには , RETI 命令をステップ実行しないようにしてください。
または , 該当割込みルーチンのデバッグが不要になった時点で , 該当割込みを禁止してデバッグを行ってくだ
さい。
■ オペランドブレーク
システムスタックポインタのアドレスを含む領域に対するアクセスをデータイベントブレークの対象にしな
いようにしてください。
■ FLASH セキュリティ
FLASH セキュリティを使用すると , セキュリティ保持のため , DSU4 機能は使えなくなります。
■ シャットダウンモード
シャットダウンモードはデバッグできません。
本品種は , DSU4 を内蔵した量産 EVA チップです。
下記に , 接続端子を示します。
■ DSU4 接続端子
端子番号
端子名
機能
7
ICS2/P16_6
8
ICS1/P16_5
9
ICS0/P16_4
10
ICD3/P16_3
11
ICD2/P16_2
12
ICD1/P16_1
13
ICD0/P16_0
14
BREAK/P15_7
ブレーク入力端子
15
ICLK/P15_6
クロック出力端子
161
TRSTX
ツール用ステータス出力端子
ツール用データ入出力端子
ツール用リセット端子
TRSTX 端子は , 専用端子となっており , 5V 耐圧ありの 3V 入力です。
ステータス / データ / ブレーク / クロックの計 9 本は , 汎用ポートとマルチプレクスされています。
ここにマルチプレクスされている汎用ポートを DSU4 でデバッグすることはできません。
6
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第 1 章はじめに
1.3 注意 : デバッグ関連項目
MB91460M シリーズ
これらの端子を汎用ポートとするか DSU4 端子とするかは , ユーザリセット時の MD4 で決定されます。
ユーザリセット時 (INITX=L) の MD4
機能
H
DSU4
L
汎用ポート
< 注意事項 >
MD4 を電源が入っている状態で変更することは , 禁止です。必ず , 電源を落としてから変更してくだ
さい。
本品種は , 電源投入時に 8ms の間 , INITX=L にしなければなりません。
< 注意事項 >
FLASH セキュリティをかけると , DSU4 機能は停止します。
< 注意事項 >
基板実装時 , コネクタから本デバイスまでの配線長を 5cm 以下にしてください。
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第 1 章はじめに
1.4 本書の読み方
MB91460M シリーズ
1.4 本書の読み方
■ 主な用語
用語集：FR60 用の主なる用語を以下に示します。
用語
I バス
内部命令のための 30 ビット幅バス FR60 シリーズは , 内部ハーバードアーキテクチャ
を採用しているため , 命令とデータは独立したバス。I-bus に対して , ハーバード / プ
リンストンバスコンバータが接続されています。
D バス
内部 32 ビット幅データバス D バスには , ビットサーチモジュール , ハーバード / プリ
ンストンバスコンバータ , R バスインターフェース（32 ビット ↔ 16 ビットコンバー
タ）, と CAN モジュールが接続されます。
F バス
内部 32 ビット幅バス F バスは , 内蔵 Flash/ROM および内蔵 RAM に接続されます。
R バス
内部 16 ビット幅データバス
R バスは , R バスコンバータを介して D バスに接続されます。R バスには , 周辺機能 ,
I/O, クロックジェネレータと割込みコントローラが接続されます。
X バス
32ビット幅アドレスおよびデータバス外部バスへのバスコンバータを介して, 外部バ
スにアクセスします。
PB バス
F バスに接続される , MediaLB ブロックに対して , CPU がマスタになるバスです。レ
ジスタの書込みなどは , このバスを経由して行われます。
HB バス
MediaLB がバスマスタとなり , I2S/FIFO バッファに対して , CPU を介さずにデータを
送り込むためのバスです。通常 , ストリーミングデータは , このバスを流れていきま
す。
メインクロック
（FCL-MAIN）
高速側発振によりトリガーされた LSI 動作の基準点として働くクロックです。本ク
ロックは , メインクロック発振安定化タイマーとクロックジェネレータに接続されま
す。
サブクロック
（FCL-SUB）
低速側発振によりトリガーされた LSI 動作の基準点として働くクロックです。本ク
ロックは , サブクロック発振安定化タイマー , リアルタイムクロックとクロックジェ
ネレータに接続されます。
ベースクロック
(φ)
8
意味
最高速で , ベースクロックはソース発振と同じ周期となります。クロックジェネレー
タの PLL では , ベースクロックは , 1，2，3，4，5, 6，7, および 8 逓倍 , あるいは 2 分
周されたクロックです。ベースクロックは , クロックジェネレータにおいて
CLBK,CLKP, および CKLT を発生する基本クロックです。
CPU クロック
（CLKB）
CPU, 内蔵 ROM, 内蔵 RAM, ビットサーチモジュールや内部バス（I バス , D バス ,
F バス , X バス）動作により参照されるクロックです。クロックジェネレータのベー
スクロックより生成されます。
周辺クロック
（CLKP）
R バス，クロックコントローラ，I/O ポート , および外部割込み入力動作に接続され
た各周辺機能（ビットサーチモジュールと CAN を除く周辺機能）により参照されま
す。クロックジェネレータのベースクロックより生成されます。
外部バスクロック
（CLKT）
X-Busに接続された外部拡張バスインターフェースや外部クロック出力動作により参
照されるクロックです。クロックジェネレータのベースクロックより生成されます。
CAN クロック
（CLKCAN）
CAN モジュールにより参照されるクロックです。CAN ネットワーク発振許容誤差範
囲内での動作を保障するために非変調 PLL 出力クロックより生成されます。
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第 1 章はじめに
1.4 本書の読み方
MB91460M シリーズ
用語
意味
MediaLB クロック
(MLBCLK)
MediaLB モジュールを動作させるためのクロックです。CPU とは別の専用 PLL で生
成されます。
メインクロック
モード
メインクロックに基づいて動作するモード。このメインクロックモードには , メイン
ラン , メインスリープ , メインストップ , 発振安定化待ちラン , 発振安定化待ちランリ
セットおよびプログラムリセットの状態があります。
サブクロック
モード
サブクロックに基づいて動作するモード。このサブクロックモードには , サブラン ,
サブスリープ , サブストップ , サブクロック発振安定化待ちランおよびプログラムリ
セットの状態があります
メインラン
メインクロックモードでかつすべての回路が動作可能な状態です。
サブラン
サブクロックモードでかつすべての回路が動作可能な状態です。
発振安定化時間
リセット（INITX, RST）, 停止からの復帰 , PLL 異常動作からの復帰 , ワッチドッグタ
イマの生成時 , およびメインクロック停止時において , メインクロックに対して発振
安定化時間を要します。
メインクロック発
振安定化時間
サブクロックモードにおいてメインクロック停止後メインクロックが発振するまで
の待ち時間。メインクロック発振安定化待ちタイマーが計時します。
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9
第 1 章はじめに
1.4 本書の読み方
MB91460M シリーズ
■ アクセス単位およびアドレス位置
オフセット
アドレス
レジスタ名
書込みのみ
読出しのみ
アドレスオフセットバリュー / レジスタ名
ブロック
+0
+1
+2
+3
0000B0H
RCR1 [W]
B, H, W
00000000
RCR0 [W]
B, H, W
00000000
UDCR1 [R]
B, H, W
00000000
UDCR0 [R]
B, H, W
00000000
0000B4H
CCRH0 [R/W]
B, H, W
00000000
CCRL0 [R/W]
B, H, W
00001000
⎯
CSR0 [R/W]
B, H, W
00000000
0000B8H
CCRH1 [R/W]
B, H, W
00000000
CCRL1 [R/W]
B, H, W
00001000
⎯
CCR1 [R/W]
B, H, W
00000000
書込み / 読出し
アップ / ダウン
カウンター 0, 1
初期値
バイトアクセス , ハーフワードアクセス , およびワードアクセス可能
3 種類のアクセス方法（バイトアクセス , ハーフワードアクセス , およびワードアクセス）が可能です。しかしな
がら，アクセスを制限しているレジスタもありますので注意してください。詳細については，"3.2 I/O マップ "
あるいは , 各章のレジスタの詳細を参照してください。
B, H, W ：バイトアクセス , ハーフワードアクセス , およびワードアクセス可能
B
：バイトアクセス（必ず , バイト単位でアクセスしてください。）
H
：ハーフワードアクセス（必ず , ハーフワード単位でアクセスしてください。）
W
：ワードアクセス（必ず , ワード単位でアクセスしてください。）
B, H
：バイトアクセス , およびハーフワードアクセスのみ可（ワードアクセスは禁止）
H, W
：ハーフワードアクセス , およびワードアクセスのみ可（バイトアクセスは禁止）
< 注意事項 >
以下に , アクセスすべきアドレス位置を記載します。
• ワードアクセスでは , アドレスは , ４逓倍の数となる。（下位二桁は , 強制的に "00" となります。）
• ハーフワードアクセスでは , アドレスは , 2 逓倍の数となる。
（下位一桁は , 強制的に "0" となりま
す。）
• バイトアクセスでは , アドレスは変更されません。
したがって，たとえば , RCR0 レジスタをハーフワードアクセスに使用すれば , アドレス 0B0H ア
ドレスについて , RCR1+ RCR0 レジスタがアクセスされます
（アドレスオフセットが , +1 あるいは +2 である場合 , （たとえば , RCR0+UDCR1）ハーフワードア
クセスは禁止されます。
10
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第 1 章はじめに
1.4 本書の読み方
MB91460M シリーズ
■ アクセス単位および bit 位置
レジスタ名
ターゲット周辺装置
アドレス
アクセスサイズ
ビット位置
(1) カウンター制御レジスタ（上位バイト）
アップ / ダウンカウンター動作の制御を行うレジスタ（上位バイト）
CCRH0 ( アップ / ダウンカウンター0): アドレス 00B4H ( アクセス：バイト , ハーフワード , ワード )
CCRH1 ( アップ / ダウンカウンター1): アドレス 00B8H ( アクセス：バイト , ハーフワード , ワード )
15
M16E/ 予約
0
R/W
14
CDCF
0
R/W
13
CFIE
0
R/W
12
CLKS
0
R/W
11
CMS1
0
R/W
10
CMS0
0
R/W
9
CES1
0
R/W
8
CES0
0
R/W
ビット
初期値
属性
ビット 15：16 ビットモードを許可する
M16E (CCRH0) のみ
16- ビットモードを許可
0
8- ビット× 2- チャネルモード (8- ビットモード )
1
16- ビット× 1- チャネルモード (16- ビットモード )
*: CCRH1: 予約 , 常に "0" を書き込む。読出し値は不定。
アクセスサイズが変わると , ビット位置も変わる。
• アドレスオフセット値が "+1" の場合 ( 例 : CCRH0 レジスタ )
アクセスサイズ
アドレス
バイト
0B4H+0H
07
06
05
04
03
02
01
00
ハーフワード
0B4H+0H
15
14
13
12
11
10
09
08
ワード
0B4H+0H
31
30
29
28
27
26
25
24
M16E
CDCF
CFIE
CLKS
CMS1
CMS0
CES1
CES0
ビット名
ビット位置
• アドレスオフセット値が "+1" の場合 ( 例 : CCRL0 レジスタ )
アクセスサイズ
アドレス
バイト
0B4H+1H
07
06
05
04
03
02
01
00
ハーフワード
0B4H+0H
07
06
05
04
03
02
01
00
ワード
0B4H+0H
23
22
21
20
19
18
17
16
予約
CTUT
UCRE
RLDE
UDCC
CGSC
CGE1
CGE0
ビット名
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ビット位置
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11
第 1 章はじめに
1.4 本書の読み方
MB91460M シリーズ
• アドレスオフセット値が "+2" の場合 ( 例 : UDCR1 レジスタ )
アクセスサイズ
アドレス
バイト
0B0H+2H
07
06
05
04
03
02
01
00
ハーフワード
0B0H+2H
15
14
13
12
11
10
09
08
ワード
0B0H+0H
15
14
13
12
11
10
09
08
D15
D14
D13
D12
D11
D10
D9
D8
ビット名
ビット位置
• アドレスオフセット値が "+3" の場合 ( 例 : UDCR1 レジスタ )
アクセスサイズ
アドレス
バイト
0B0H+3H
07
06
05
04
03
02
01
00
ハーフワード
0B0H+2H
07
06
05
04
03
02
01
00
ワード
0B0H+0H
07
06
05
04
03
02
01
00
D7
D6
D5
D4
D3
D2
D1
D0
ビット名
ビット位置
■ ビット属性シンボルの意味
12
• R
: 読取り可能です。
• W
: 書込み可能です。
• RM
: 読取り / 修正 / 書込み動作中の読取り動作です。
"/"( スラッシュ )R/Ｗ: 読取りおよび書込みが可能です。( 読取り値は , 書込み値と同じです。)"，
"( コンマ )R,W: 読取り値と書込み値が異なります。( 読取り値が書込み値と異なります。)
• R0
: 読取り値が 0 です。
• R1
: 読取り値が 1 です。
• W0
: 常に 0 を書き込みます。
• W1
: 常に 1 を書き込みます。
• (RM0)
: 読取り / 修正 / 書込み動作での読取り値が , 0 です。
• (RM1)
: 読取り / 修正 / 書込み動作での読取り値が , 1 です。
• RX
: 読取り値が , 不定です。( 予約ビットあるいは未定義ビット )
• WX
: 書込みが動作に影響しません。( 未定義ビット )
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第 1 章はじめに
1.4 本書の読み方
MB91460M シリーズ
• R/W 使用例
• R/W
: 読取りおよび書込み可能です ( 書込み値は , 読取り値と同じです。)
• R,W
: 読取りおよび書込み可能です ( 書込み値と読取り値が異なります。)
• R,RM/W
: 読取りおよび書込み可能です ( 書込み値と読取り値が異なります。読込み / 修正 / 書込み命
令は , 書込み値を読込みます。) 例：ポートデータレジスタ
• R(RM1),W : 読取りおよび書込み可能です ( 書込み値と読取り値が異なります。読込み / 修正 / 書込み命
令は , "1" を読込みます。) 例 : 割込み要求フラッグ
• R/MX
: 読取りのみ可能です ( 読取のみ。書込みを行っても動作に影響しません。)
• R1,W
: 書込みのみ可能です ( 書込みのみ。読取り値は , 1 です。)
• R0,W
: 書込みのみ可能です ( 書込みのみ。読取り値は , 0 です。)
• RX,W
: 書込みのみ可能です ( 書込みのみ。読取り値は , 未定です。)
• R/W0
: 予約ビット ( 書込み値 , 0 です。読込み値は , 書込み値と同じです。)
• R0/W0
: 予約ビット ( 書込み値 , 0 です。読込み値は , 0 です。)
• R1,W0
: 予約ビット ( 書込み値 , 0 です。読込み値は , 1 です。)
• RX,W0
: 予約ビット ( 書込み値 , 0 です。読込み値は , 未定です。)
• R/W1
: 予約ビット ( 書込み値 , 1 です。読込み値は , 書込み値と同じです。)
• R1/W1
: 予約ビット ( 書込み値 , 1 です。読込み値は , 1 です。)
• R0,W1
: 予約ビット ( 書込み値 , 1 です。読込み値は , 0 です。)
• RX,W1
: 予約ビット ( 書込み値 , 1 です。読込み値は , 未定です。)
• RX,WX
: 未定義ビット ( 読込み値は , 未定です。書込みを行っても動作に影響しません。)
• R0,WX
: 未定義ビット ( 読込み値は , 0 です。書込みを行っても動作に影響しません。)
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第 1 章はじめに
1.4 本書の読み方
14
MB91460M シリーズ
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第 2 章 MB91460M シリーズ概要
2.1 概要
MB91460M シリーズ
第2章
MB91460M シリーズ概要
2.1 概要
MB91460M シリーズは , 各種 I/O 周辺機能および外部バス機能をもつ , MediaLB 内蔵マイコンです。
MB91460M シリーズは , 32 ビット RISC CPU (FR60) コアを内蔵しており , 高性能と高速 CPU 処理が要求さ
れる組込み制御用途に適しています。 MB91460M シリーズには , CPU の実行速度を向上するために 8K バイ
トのダイレクトマップ方式の FLASH キャッシュと , 4 Ｋバイトの命令キャッシュが内蔵されています。
2.2 特長
2.2.1 FR60 CPU コア
• 32 ビット RISC, ロード / ストアアーキテクチャ , パイプライン 5 段
• 最大動作周波数：コアのクロック =80MHz
( 原発振＝ 4MHz, 20 逓倍 )
• 汎用レジスタ： 16 × 32 ビット
• 16 ビット固定長命令 ( 基本命令 ), 1 命令 /1 サイクル
• 32 ビットリニアアドレス空間： 4G バイト
• 組込み用途に適したメモリ - メモリ間転送 , ビット処理 , バレルシフトなどの命令
• C 言語対応命令
• 関数 enter/leave 命令
•
レジスタ内容のマルチロード / ストア命令
• アセンブラ記述の容易化
• レジスタインターロック機能
• 乗算器の内蔵 / 命令レベルでのサポート
•
符号付き 32 ビット乗算： 5 サイクル
•
符号付き 16 ビット乗算： 3 サイクル
• 割込み (PC, PS の退避 ) ： 6 サイクル , 16 プライオリティレベル
• ハーバードアーキテクチャにより , プログラムアクセスとデータアクセスを同時に実行可能
• メモリ保護機能
• 内蔵デバッグサポート
• FR ファミリとの命令互換
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15
第 2 章 MB91460M シリーズ概要
2.2 特長
MB91460M シリーズ
2.2.2 命令キャッシュ
• 2 ウェイセットアソシアティブ I キャッシュ
•
4K バイト内蔵
•
セットあたり 4 ワード (16 バイト )
•
可変キャッシュサイズ (4/2/1K バイト )
•
プログラム常駐可能なロック機能あり
•
命令キャッシュとして使用しないときは , 0wait の命令 RAM として使用可能
2.2.3 FLASH キャッシュ
• ダイレクトマップキャッシュ
•
8K バイト内蔵
•
プログラム常駐可能なロック機能あり
2.2.4 割込みコントローラ
• 合計 16 本の外部割込みライン ( 通常割込み端子が 8 本 , (CAN RX など , 周辺入力と ) 共有する割込み端子
が8本)
• 内部周辺機器 (128 個の割込みベクタ ) からの割込み
• NMI 端子を除く通常割込み端子に対して , プライオリティレベルがプログラム可能
(16 レベル )
• ストップモードからの復帰に , 通常割込み端子が使用可能
2.2.5 内部データ RAM
• 48K バイト内蔵
• 0wait アクセス可能領域あり
• 本書では , Data-RAM あるいは D-RAM とよびます。
2.2.6 内部命令 / データ RAM
• 16K バイト内蔵
• 命令の読出し / 書込みアクセスは 0wait
• データの読出し / 書込みアクセスは 1wait
• 本書では , 汎用 RAM (GP-RAM) あるいは I/D-RAM とよびます。
2.2.7 内蔵命令 / データメモリ
• 1M バイト内蔵 ( フラッシュメモリ )
• 読出し / 書込みアクセスの待ち状態がプログラム可能
• フラッシュセキュリティ機能搭載
2.2.8 外部バスインタフェース
• それぞれ独立した領域 , バス幅 , wait サイクルを設定可能な 7 つのチップセレクト
• アドレスバスの幅は最大 16 ビット
• 自動ウェイト機能または外部ウェイト入力 (RDY) がプログラム可能
• 基本バスサイクル： 2 サイクル
• プリフェッチ機能
• バーストアクセス機能
16
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第 2 章 MB91460M シリーズ概要
2.2 特長
MB91460M シリーズ
2.2.9 DMA コントローラ
• 転送モード ( シングル / ブロック転送 , バースト転送 , 連続転送 , フライバイ転送 )
• 5 チャネル ( 外部 - 外部転送のチャネルは 1 つ )
• 3 つの転送要因 ( 外部端子 / 内部ペリフェラル / ソフトウェア )
• 最大 128 の内部転送要因が選択可能
• アドレッシングモード： 32 ビットフルアドレス指定 ( 増加 / 減少 / 固定 )
• 転送モード ( デマンド転送 / バースト転送 / ステップ転送 / ブロック転送 )
• フライバイ転送をサポート ( 外部 I/O とメモリ間 )
• 転送データサイズは 8/16/32 ビットから選択可能
2.2.10 周辺機能
• 汎用ポート：最大 175 本
• A/D コンバータ： 12 チャネル (1 ユニットあたり )
•
シリアル / パラレルタイプ
•
分解能： 10 ビット
•
最小変換時間： 3μs
•
シングル変換モード
•
連続変換モード
•
•
停止変換モード
ソフトウェアまたは外部トリガによる起動が選択可能
•
リロードタイマー 7 と A/D コンバータの連携
• 外部割込み入力： 16 チャネル
•
エッジまたはレベルでの割込み発生をプログラムで設定可能
•
割込みマスクおよび割込み要求により , チャネルあたりのビットを保留
•
2 つのチャネルを CAN RX と組み合わせると CAN ウェイクアップが可能
• ビットサーチモジュール (REALOS 使用 )
1 ワード中の MSB ( 最上位ビット ) から , 最初の "1", "0", " 変化 " ビット位置をサーチする機能
• リロードタイマ： 16 ビット× 5 チャネル
•
16 ビットリロードカウンタ
•
クロックプリスケーラ内蔵 (fRES/21, fRES/23, fRES/25, fRES/26, fRES/27)
• フリーランタイマ： 16 ビット× 4 チャネル
16 ビットのフリーランカウンタ。オーバフローしたとき , またはコンペアレジスタと一致したときに ,
割込み信号を発生させることが可能
•
クロックプリスケーラ内蔵 (fRES/22, fRES/24, fRES/25, fRES/26)
•
タイマーデータレジスタへは , Read/Write 可能
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17
第 2 章 MB91460M シリーズ概要
2.2 特長
MB91460M シリーズ
• PPG ： 16 ビット× 8 チャネル
•
16 ビットダウンカウンタ , サイクル , デューティ設定レジスタ
•
トリガ , サイクルマッチまたはデューティマッチで割込みを発生させることが可能
•
PWM 動作およびワンショット動作
•
内部プリスケーラはカウンタークロックとして , fRES/20, fRES/22, fRES/24, fRES/26 を使用可能
•
ソフトウェア , リロードタイマ , および外部トリガーにてトリガーされる
•
PPG 0/1/2/3 に対してリロードタイマ 0/1 がトリガーとして使用可能
•
PPG 4/5/6/7 に対してリロードタイマ 2/3 がトリガーとして使用可能
•
PPG 0 ∼ 3 に対する外部トリガー
• インプットキャプチャ： 16 ビット× 4 チャネル
•
立上りエッジ , 立下りエッジ , 立上り & 立下りエッジのトリガを選択可能
•
インプットキャプチャー 0/1 に対するトリガーとしてフリーランタイマ 0 が使用可能
•
インプットキャプチャー 2/3 に対するトリガーとしてフリーランタイマ 1 が使用可能
• アウトプットコンペア： 16 ビット× 4 チャネル
•
フリーランタイマとコンペアレジスタが一致した時 , 割込みを発生可能
•
•
出力信号が発生可能
アウトプットコンペア 0/1 に対するトリガーとしてフリーランタイマ 2 が使用可能
•
アウトプットコンペア 2/3 に対するトリガーとしてフリーランタイマ 3 が使用可能
• LIN-USART (LIN=Local Interconnect Network) ： 9 チャネル
18
•
全二重ダブルバッファシステム ( 内 4 チャネルには 16 バイトの RX/TX FIFO バッファを搭載 )
•
パリティあり / パリティなしが選択可能
•
ストップビットに 1 または 2 が選択可能
•
データ長に 7 ビットまたは 8 ビットが選択可能
•
NRZ タイプの転送フォーマット
•
通信に同期 / 非同期が選択可能
•
マスタ / スレーブ通信機能 ( マルチプロセッサモード )
•
各チャネルに専用ボーレートプリスケーラを内蔵
•
外部クロックが転送クロックとして使用可能
•
パリティエラー , フレームエラー , オーバランエラーの検出機能
•
SPI 互換
•
LIN マスタおよび LIN スレーブ
•
LIN-USART 0/8 と ICU 0 の協調 ( スレーブモードでの LIN synch field 用 )
•
LIN-USART 1 と ICU 1 の協調 ( スレーブモードでの LIN synch field 用 )
•
LIN-USART 2 と ICU 2 の協調 ( スレーブモードでの LIN synch field 用 )
•
LIN-USART 3 と ICU 3 の協調 ( スレーブモードでの LIN synch field 用 )
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第 2 章 MB91460M シリーズ概要
2.2 特長
MB91460M シリーズ
• CAN :2 チャネル
•
CAN プロトコルのバージョン 2.0 パート A と B をサポート
•
最大 1Mbit/s のビットレート
•
ch.0 は 32, ch.1 は 64 メッセージバッファ搭載
•
各メッセージオブジェクトには独自の識別子マスクあり
•
プログラム可能な FIFO モード ( メッセージオブジェクトの連結 )
•
マスク可能割込み
•
タイムでトリガされる CAN のアプリケーションでは自動再送信モードが無効
•
自己診断動作のプログラム可能ループバックモードあり
• I2C (400k 高速モード ) ： 8 チャネル
•
マスタ送信またはスレーブ送信
•
アービトレーション機能
•
クロック同期機能
•
スレーブアドレスおよびゼネラルコールアドレスの検出機能
•
転送方向の検出機能
•
スタートコンディションの繰返し発生および検出機能
•
バスエラーの検出機能
•
I2C 規格および高速モード仕様に対応 ( 最大 400kHz の動作 , 10 ビットアドレッシング )
•
クロックのデバイダ機能が含まれる
•
SCL ラインおよび SDA ラインに , オプションでノイズフィルタが含まれる。ノイズフィルタを使用
すると , 周辺クロックの 1 ∼ 1.5 サイクルにスパイクを抑止できる (CLKP) 。
• MediaLB
•
512Fs をサポート
•
15 チャネル
•
ローカルチャネルバッファ , 32bit x 2k 搭載
•
MediaLB/I2S 間に 32bit x 2k の FIFO バッファを搭載
• I 2S
•
10 チャネル
•
サウンドクロックは , 1 系統のみ
•
マスタースレーブ選択可能
• タイムベース / ウォッチドッグタイマ (26 ビット )
ウォッチドッグタイマのインターバルが調節可能 ( システムのクロックサイクルは 220 ∼ 226)
• CR 発振ウォッチドッグタイマ (16 ビット )
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19
第 2 章 MB91460M シリーズ概要
2.2 特長
MB91460M シリーズ
• リアルタイムクロック ( ストップモード中にカウント )
•
RTC モジュールは , 32kHz の水晶発振器 , 4MHz 発振器 , CR 発振器のいずれかからクロック制御可能
•
発振誤差の修正機能 ( サブクロックキャリブレーション )
•
秒 / 分 / 時間レジスタに読出し / 書込みアクセスが可能
•
半秒 / 秒 / 分 / 時間 / 日ごとに割込み信号を送ることが可能
•
内部クロックデバイダおよびプリスケーラにより, 4MHzまたは32kHzのクロック入力で1秒設定可能
•
4MHz のプリスケーラ値は , 0F423FH
•
32kHz のプリスケーラ値は , 001FFFH
• サブクロックキャリブレーション
32kHz または CR の発振器の動作において , より精度の高い 4MHz 水晶発振に基づいた RTC タイマのキャ
リブレーションが可能
• メイン発振安定タイマ
• サブクロックモード実行中にメイン発振安定待ちを扱う 23 ビットカウンタ
•
安定待ち時間が経過すると , 割込みを生成
• サブ発振安定待ちタイマ
• メインクロックモード実行中にサブ発振安定待ちを扱う 15 ビットカウンタ
•
安定待ち時間が経過すると , 割込みを生成
• 低消費電力モード： SLEEP/ サブ Run/RTC/STOP 機能
• パッケージ： QFP-216P
CMOS 0.18μm テクノロジ
• 電源
3 V ∼ 5 V 電源 [ 降圧型コンバータにより内部 Logic 1.8 V]
20
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第 2 章 MB91460M シリーズ概要
2.3 MB91460M シリーズ品種構成
MB91460M シリーズ
2.3 MB91460M シリーズ品種構成
MB91F467MA
MB91V460A ( 参考 )
コア周波数
80MHz
80MHz
リソース周波数
20MHz
40MHz
外部バス周波数
40MHz
40MHz
ウォッチドッグタイマ
あり
あり
ビットサーチ
あり
あり
リセット入力端子
あり
あり
低消費電力モード
あり
あり
DMA
5ch
5ch
1M バイト
SRAM
FLASH セキュリティ
あり
なし
D-RAM
48KB
64KB
I/D-RAM
16KB
64KB
ダイレクトマップキャッシュ
8KB
16KB
I キャッシュ
4KB
4KB
Boot-ROM
4KB
4KB
RTC
1ch
1ch
フリーランタイマ
4ch
8ch
ICU
4ch
8ch
OCU
4ch
8ch
リロードタイマ
5ch
8ch
PPG
8ch
16ch
2ch(32msg+64msg)
6ch(128msg)
5ch+4ch FIFO
4ch+4ch FIFO+8ch
8ch
4ch
512Fs
なし
10ch
なし
24bit アドレス /16bit データ
32bit アドレス /32bit データ
外部割込み
16ch
16ch
ADC
12ch
32ch
DSU4
あり
あり
EDSU
あり
あり
特長
FLASH
C_CAN
LIN-USART
I 2C
MediaLB
I2S
外部バス
CM71-10150-3
FUJITSU MICROELECTRONICS LIMITED
21
第 2 章 MB91460M シリーズ概要
2.4 ブロック図
MB91460M シリーズ
2.4 ブロック図
以下に , 本チップのブロック図を示します。
TRSTX
BREAK
ICS0～2
ICD0～3
FR60 CPU
core
DSU
EDSU/MPU
Bit search
32
32
D-bus
CAN 2ch
RX0/1
TX0/1
32msg+64msg
I-Cache
4kB
32 to 16
BUS adaptor
RAM
16kB
BUS
convertor
F-bus
BOOT ROM
4kB
16kB (0wait)
32kB (1wait)
External BUS I/F
FLASH
1MB
I-bus
Direct Mapped
Cache
8kB
RAM 48kB
32
32
32
DREQ0
DACK0
DEOP0
IOWRX
IORDX
MLBCLK
MLBSIG
MLBDAT
HB-bus
Interrupt
Controller
32
decoder
FIFO buffer
I2S 10ch
PB-bus
HB
TRQ0～3
PPG0～7
PPG
8ch
TIN0～3
TOT0～3
Reload Timer
5ch
FRCK0～3
BRQ
BGRNTX
CS0X～6X
D15～0
16
MediaLB
32
WS
ISCK0
SD0～9
DMAC
5ch
MCLKE
MCLKI
MCLKO
WEX
BAAX
A23～0
R-bus
MediaLB
BUS I/F
SYSCLK
ASX
RDX
WR0X
WR1X
Free Run Timer
4ch
ICU0～3
Input Capture
4ch
OCU0～3
Output Compare
4ch
A/D Convertor
12ch
AN0～11
ATGX
External Interrupt
16ch
INT0～15
General Purpose
Port
GPxx_x
LIN-USART
9ch
SIN0-8
SOT0～8
SCK0～8
I2C
8ch
SDA0～7
SCL0～7
Real Time Clock
Clock Controller
X0
Clock Controller
for MediaLB
22
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.1 メモリマップ
MB91460M シリーズ
第3章
MB91460M シリーズ基本情報
この章では , メモリマップ , I/O マップ , 割込みベクタ表 , 端子機能表 , 回路形式 , 各デバイス
モードの端子状態一覧表など , MB91460M シリーズの基本情報について説明します。
3.1 メモリマップ
MB91V460A (参考)
0000:0000H
MB91F467M
0000:0000H
I/O (byte)
I/O (byte)
0000:00FFH
0000:0100H
0000:00FFH
0000:0100H
I/O (Harf Word)
I/O (Harf Word)
0000:01FFH
0000:0200H
0000:01FFH
0000:0200H
I/O (Word)
I/O (Word)
0000:03FFH
0000:0400H
0000:03FFH
0000:0400H
I/O
I/O
0000:0FFFH
0000:1000H
0000:0FFFH
0000:1000H
DMA
DMA
0000:10FFH
0000:1100H
0000:10FFH
0000:1100H
reserved
reserved
0000:1FFFH
0000:2000H
0000:1FFFH
0000:2000H
0000:3FFFH
0000:4000H
I-cache or I-RAM
(16 KB)
0000:5FFFH
0000:6000H
0000:5FFFH
0000:6000H
reserved
0000:6FFFH
0000:7000H
0000:70FFH
0000:7100H
0000:6FFFH
0000:7000H
FLASH control
FLASH I-cache
0000:70FFH
0000:7100H
0000:BFFFH
0000:C000H
0000:7FFFH
0000:8000H
Boot ROM
(4KB)
0000:BFFFH
0000:C000H
FLASH control
FLASH I-cache
Boot ROM
(4KB)
0000:CFFFH
0000:D000H
reserved
reserved
0001:FFFFH
0002:0000H
MediaLB & I2S
CAN
CAN
0000:CFFFH
0000:D000H
0000:FFFFH
0001:0000H
I-cache or I-RAM
(8 KB)
reserved
reserved
0000:7FFFH
0000:8000H
reserved
0000:FFFFH
0001:0000H
ExtBUS I-cache or I-RAM
(4 KB)
0001:FFFFH
0002:0000H
ExtBUS I-cache or I-RAM
(4 KB)
reserved
0002:3FFFH
0002:4000H
D-RAM
(64 KB)
D-RAM (1wait)
(32 KB)
0002:BFFFH
0003:C000H
0002:FFFFH
0003:0000H
0002:FFFFH
0003:0000H
0003:3FFFH
0003:4000H
D-RAM (No wait)
(16 KB)
I/D-RAM
(16 KB)
I/D-RAM
(64 KB)
reserved
0003:FFFFH
0004:0000H
ROMS00
(128 KB)
0005:FFFFH
0006:0000H
ROMS01
(128 KB)
0007:FFFFH
0008:0000H
ROMS02
(128 KB)
0009:FFFFH
000A:0000H
ROMS03
(128 KB)
000B:FFFFH
000C:0000H
ROMS04
(128 KB)
000D:FFFFH
000E:0000H
ROMS05
(128 KB)
000F:FFFFH
0010:0000H
0013:FFFFH
0014:0000H
ROMS06
(256 KB)
Emulation SRAM
(max.4,864KB)
ROMS07
(256 KB)
0003:FFFFH
0004:0000H
ROMS00
(128 KB)
0005:FFFFH
0006:0000H
ROMS01
(128 KB)
0007:FFFFH
0008:0000H
ROMS02
(128 KB)
0009:FFFFH
000A:0000H
FLASH
(1088KB)
000B:FFFFH
000C:0000H
or
000D:FFFFH
000E:0000H
External BUS
(depends on ROMA/ROMS)
000F:FFFFH
0010:0000H
ROMS03
(128 KB)
ROMS04
(128 KB)
ROMS05
(128 KB)
ROMS06
(256 KB)
0013:FFFFH
0014:0000H
ROMS07
(64 KB)
0014:FFFFH
0015:0000H
or
0017:FFFFH
0018:0000H
001B:FFFFH
001C:0000H
External BUS
(depends on ROMA/ROMS)
ROMS08
(256 KB)
ROMS09
(256 KB)
001F:FFFFH
0020:0000H
ROMS10
(512 KB)
0027:FFFFH
0028:0000H
ROMS11
(512 KB)
002F:FFFFH
0030:0000H
External BUS
ROMS12
(512 KB)
0037:FFFFH
0038:0000H
ROMS13
(512 KB)
003F:FFFFH
0040:0000H
ROMS14
(512 KB)
0047:FFFFH
0048:0000H
ROMS15
(512 KB)
004F:FFFFH
0050:0000H
External BUS
FFFF:FFFFH
CM71-10150-3
FFFF:FFFFH
FUJITSU MICROELECTRONICS LIMITED
23
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
3.2 I/O マップ
このセクションでは周辺リソースの , メモリ空間と周辺リソースの各レジスタの関連を示します。
• テーブルの表記
図 3.2-1 表の見方
アドレス
000000H
+0
PDRD[R/W]
xxxxxxxx
アドレス/オフセットレジスタ名
ブロック
+3
+1
+2
T ユニット
PDR2[R/W]
PDR3[R/W]
PDR1[R/W]
xxxxxxxx
xxxxxxxx
xxxxxxxx ポートデータレジスタ
MSB
LSB
リード / ライト属性 (R: 読出し，W: 書込み)
レジスタ初期値 ("0"，"1"，"X": 未定義，"-": 未使用)
レジスタ名 (1 コラムのレジスタが 4n 番地、
2 コラムが 4n+2 番地...)
左端のレジスタアドレス
(ワードアクセスの場合，1 コラム目のレジスタがデータの MSB 側となる)
＜注意事項＞
レジスタのビット値は , 以下のように初期値を表します。
• "1" : 初期値 "1"
• "0" : 初期値 "0"
• "X" : 初期値は , 不定です。
• "N/A" : その位置に物理的にレジスタはありません。
24
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (1 / 38)
Register
Address
Block
＋0
＋1
000000H
PDR00 [R/W]
XXXXXXXX
PDR01 [R/W]
XXXXXXXX
000004H
reserved
PDR05 [R/W]
XXXXXXXX
PDR06 [R/W]
XXXXXXXX
PDR07 [R/W]
XXXXXXXX
000008H
PDR08 [R/W]
XXXX--XX
PDR09 [R/W]
-XXXXXXX
PDR10 [R/W]
-XXXXXXX
PDR11 [R/W]
------XX
00000CH
reserved
PDR13 [R/W]
-----XXX
PDR14 [R/W]
----XXXX
PDR15 [R/W]
XX--XXXX
000010H
PDR16 [R/W]
XXXXXXXX
PDR17 [R/W]
XXXXXXXX
PDR18 [R/W]
-XXX-XXX
PDR19 [R/W]
-XXX-XXX
000014H
PDR20 [R/W]
-XXX-XXX
PDR21 [R/W]
-XXX-XXX
PDR22 [R/W]
XXXXXXXX
PDR23 [R/W]
-X-XXXXX
000018H
PDR24 [R/W]
XXXXXXXX
00001CH
PDR28 [R/W]
----XXXX
000020H
＋2
＋3
reserved
reserved
PDR29 [R/W]
XXXXXXXX
reserved
PDR35 [R/W]
-----XXX
reserved
000024H
PDR36 [R/W]
XXX-XX--
000028H
PDR40 [R/W]
XXXXXXXX
Port Data
Register
[R-bus]
PDR38 [R/W]
------XX
reserved
PDR39 [R/W]
XXXXXXXX
reserved
00002CH
reserved
000030H
EIRR0 [R/W]
00000000
ENIR0 [R/W]
00000000
ELVR0 [R/W]
00000000 00000000
000034H
EIRR1 [R/W]
00000000
ENIR1 [R/W]
00000000
ELVR1 [R/W]
00000000 00000000
000038H
DICR [R/W]
-------0
HRCL [R/W]
0--11111
RSBSYNC [R]
XXXXXXXX XXXXXXXX
External Interrupt
00003CH
000040H
Delayed Interrupt
I-unit
reserved
SCR00 [R/W,W]
00000000
SMR00 [R/W,W]
00000000
ESCR00 [R/W]
00000X00
ECCR00
[R/W,R,W]
-00000XX
SSR00 [R/W,R]
00001000
RDR00/TDR00
[R/W]
00000000
LIN-USART 0
000044H
CM71-10150-3
reserved
FUJITSU MICROELECTRONICS LIMITED
25
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (2 / 38)
Register
Address
Block
＋0
＋1
＋2
＋3
000048H
SCR01 [R/W,W]
00000000
SMR01 [R/W,W]
00000000
SSR01 [R/W,R]
00001000
RDR01/TDR01
[R/W]
00000000
00004CH
ESCR01 [R/W]
00000X00
ECCR01
[R/W,R,W]
-00000XX
000050H
SCR02 [R/W,W]
00000000
SMR02 [R/W,W]
00000000
000054H
ESCR02 [R/W]
00000X00
ECCR02
[R/W,R,W]
-00000XX
000058H
SCR03 [R/W,W]
00000000
SMR03 [R/W,W]
00000000
00005CH
ESCR03 [R/W]
00000X00
ECCR03
[R/W,R,W]
-00000XX
000060H
SCR04 [R/W,W]
00000000
SMR04 [R/W,W]
00000000
000064H
ESCR04 [R/W]
00000X00
ECCR04
[R/W,R,W]
-00000XX
FSR04 [R]
---00000
FCR04 [R/W]
0001-000
000068H
SCR05 [R/W,W]
00000000
SMR05 [R/W,W]
00000000
SSR05 [R/W,R]
00001000
RDR05/TDR05
[R/W]
00000000
LIN-USART 1
reserved
SSR02 [R/W,R]
00001000
RDR02/TDR02
[R/W]
00000000
LIN-USART 2
reserved
SSR03 [R/W,R]
00001000
RDR03/TDR03
[R/W]
00000000
LIN-USART 3
reserved
SSR04 [R/W,R]
00001000
RDR04/TDR04
[R/W]
00000000
00006CH
ESCR05 [R/W]
00000X00
ECCR05
[R/W,R,W]
-00000XX
FSR05 [R]
---00000
FCR05 [R/W]
0001-000
000070H
SCR06 [R/W,W]
00000000
SMR06 [R/W,W]
00000000
SSR06 [R/W,R]
00001000
RDR06/TDR06
[R/W]
00000000
000074H
ESCR06 [R/W]
00000X00
ECCR06
[R/W,R,W]
-00000XX
FSR06 [R]
---00000
FCR06 [R/W]
0001-000
000078H
SCR07 [R/W,W]
00000000
SMR07 [R/W,W]
00000000
SSR07 [R/W,R]
00001000
RDR07/TDR07
[R/W]
00000000
00007CH
26
ESCR07 [R/W]
00000X00
ECCR07
[R/W,R,W]
-00000XX
FSR07 [R]
---00000
LIN-USART 4
with FIFO
LIN-USART 5
with FIFO
LIN-USART 6
with FIFO
LIN-USART 7
with FIFO
FCR07 [R/W]
0001-000
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (3 / 38)
Register
Address
Block
＋0
＋1
＋2
＋3
000080H
BGR100 [R/W]
00000000
BGR000 [R/W]
00000000
BGR101 [R/W]
00000000
BGR001 [R/W]
00000000
000084H
BGR102 [R/W]
00000000
BGR002 [R/W]
00000000
BGR103 [R/W]
00000000
BGR003 [R/W]
00000000
000088H
BGR104 [R/W]
00000000
BGR004 [R/W]
00000000
BGR105 [R/W]
00000000
BGR005 [R/W]
00000000
00008CH
BGR106 [R/W]
00000000
BGR006 [R/W]
00000000
BGR107 [R/W]
00000000
BGR007 [R/W]
00000000
Baudrate
Generator
for
LIN-USART 0 ∼ 7
000090H
reserved
∼
0000CCH
0000D0H
IBCR0 [R/W]
00000000
IBSR0 [R]
00000000
ITBAH0 [R/W]
------00
ITBAL0 [R/W]
00000000
0000D4H
ITMKH0 [R/W]
00----11
ITMKL0 [R/W]
11111111
ISMK0 [R/W]
01111111
ISBA0 [R/W]
-0000000
0000D8H
reserved
IDAR0 [R/W]
00000000
ICCR0 [R/W]
-0011111
reserved
0000DCH
IBCR1 [R/W]
00000000
IBSR1 [R]
00000000
ITBAH1 [R/W]
------00
ITBAL1 [R/W]
00000000
0000E0H
ITMKH1 [R/W]
00----11
ITMKL1 [R/W]
11111111
ISMK1 [R/W]
01111111
ISBA1 [R/W]
-0000000
0000E4H
reserved
IDAR1 [R/W]
00000000
ICCR1 [R/W]
-0011111
reserved
I2C 0
I2C 1
0000E8H
reserved
∼
0000FCH
000100H
GCN10 [R/W]
00110010 00010000
reserved
GCN20 [R/W]
----0000
PPG Control
0∼3
000104H
GCN11 [R/W]
00110010 00010000
reserved
GCN21 [R/W]
----0000
PPG Control
4∼7
000108H
reserved
000110H
PTMR00 [R]
11111111 11111111
000114H
PDUT00 [W]
XXXXXXXX XXXXXXXX
000118H
PTMR01 [R]
11111111 11111111
00011CH
PDUT01 [W]
XXXXXXXX XXXXXXXX
PCSR00 [W]
XXXXXXXX XXXXXXXX
PPG 0
PCNH00 [R/W]
0000000-
PCNL00 [R/W]
000000-0
PCSR01 [W]
XXXXXXXX XXXXXXXX
PPG 1
CM71-10150-3
PCNH01 [R/W]
0000000-
PCNL01 [R/W]
000000-0
FUJITSU MICROELECTRONICS LIMITED
27
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (4 / 38)
Register
Address
Block
＋0
＋1
000120H
PTMR02 [R]
11111111 11111111
000124H
PDUT02 [W]
XXXXXXXX XXXXXXXX
000128H
PTMR03 [R]
11111111 11111111
00012CH
PDUT03 [W]
XXXXXXXX XXXXXXXX
000130H
PTMR04 [R]
11111111 11111111
000134H
PDUT04 [W]
XXXXXXXX XXXXXXXX
000138H
PTMR05 [R]
11111111 11111111
00013CH
PDUT05 [W]
XXXXXXXX XXXXXXXX
000140H
PTMR06 [R]
11111111 11111111
000144H
PDUT06 [W]
XXXXXXXX XXXXXXXX
000148H
PTMR07 [R]
11111111 11111111
00014CH
PDUT07 [W]
XXXXXXXX XXXXXXXX
＋2
＋3
PCSR02 [W]
XXXXXXXX XXXXXXXX
PPG 2
PCNH02 [R/W]
0000000-
PCNL02 [R/W]
000000-0
PCSR03 [W]
XXXXXXXX XXXXXXXX
PPG 3
PCNH03 [R/W]
0000000-
PCNL03 [R/W]
000000-0
PCSR04 [W]
XXXXXXXX XXXXXXXX
PPG 4
PCNH04 [R/W]
0000000-
PCNL04 [R/W]
000000-0
PCSR05 [W]
XXXXXXXX XXXXXXXX
PPG 5
PCNH05 [R/W]
0000000-
PCNL05 [R/W]
000000-0
PCSR06 [W]
XXXXXXXX XXXXXXXX
PPG 6
PCNH06 [R/W]
0000000-
PCNL06 [R/W]
000000-0
PCSR07 [W]
XXXXXXXX XXXXXXXX
PPG 7
PCNH07 [R/W]
0000000-
PCNL07 [R/W]
000000-0
000150H
reserved
∼
00017CH
000180H
reserved
ICS01 [R/W]
00000000
reserved
ICS23 [R/W]
00000000
000184H
IPCP0 [R]
XXXXXXXX XXXXXXXX
IPCP1 [R]
XXXXXXXX XXXXXXXX
000188H
IPCP2 [R]
XXXXXXXX XXXXXXXX
IPCP3 [R]
XXXXXXXX XXXXXXXX
00018CH
OCS01 [R/W]
---0--00 0000--00
OCS23 [R/W]
---0--00 0000--00
000190H
OCCP0 [R/W]
XXXXXXXX XXXXXXXX
OCCP1 [R/W]
XXXXXXXX XXXXXXXX
000194H
OCCP2 [R/W]
XXXXXXXX XXXXXXXX
OCCP3 [R/W]
XXXXXXXX XXXXXXXX
Input Capture
0∼3
Output Compare
0∼3
00000198H
∼
0000019CH
28
reserved
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (5 / 38)
Register
Address
Block
＋0
0001A0H
＋1
＋2
ADERH [R/W]
00000000 00000000
＋3
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00000000 00000000
0001A4H
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00000000
ADCS0 [R/W]
00000000
ADCR1 [R]
000000XX
ADCR0 [R]
XXXXXXXX
0001A8H
ADCT1 [R/W]
00010000
ADCT0 [R/W]
00101100
ADSCH [R/W]
---00000
ADECH [R/W]
---00000
0001ACH
0001B0H
reserved
TMRLR0 [W]
XXXXXXXX XXXXXXXX
TMR0 [R]
XXXXXXXX XXXXXXXX
TMCSRH0
[R/W]
---00000
0001B4H
reserved
0001B8H
TMRLR1 [W]
XXXXXXXX XXXXXXXX
reserved
0001C0H
TMRLR2 [W]
XXXXXXXX XXXXXXXX
reserved
0001C8H
TMRLR3 [W]
XXXXXXXX XXXXXXXX
Reload Timer 0
(PPG0, PPG1)
TMCSRL1
[R/W]
0-000000
Reload Timer 1
(PPG2, PPG3)
TMR2 [R]
XXXXXXXX XXXXXXXX
TMCSRH2
[R/W]
---00000
0001C4H
TMCSRL0
[R/W]
0-000000
TMR1 [R]
XXXXXXXX XXXXXXXX
TMCSRH1
[R/W]
---00000
0001BCH
0001CCH
A/D Convertor
TMCSRL2
[R/W]
0-000000
TMR3 [R]
XXXXXXXX XXXXXXXX
TMCSRH3
[R/W]
---00000
reserved
TMCSRL3
[R/W]
0-000000
Reload Timer 2
(PPG4, PPG5)
Reloat Timer 3
(PPG6 ∼ PPG7)
0001D0H
reserved
∼
0001D0H
0001E8H
TMRLR7 [W]
XXXXXXXX XXXXXXXX
TMR7 [R]
XXXXXXXX XXXXXXXX
0001ECH
reserved
0001F0H
TCDT0 [R/W]
XXXXXXXX XXXXXXXX
reserved
TCCS0 [R/W]
00000000
Free Running Timer 0
(ICU0 ∼ 1)
0001F4H
TCDT1 [R/W]
XXXXXXXX XXXXXXXX
reserved
TCCS1 [R/W]
00000000
Free Running Timer 1
(ICU2 ∼ 3)
0001F8H
TCDT2 [R/W]
XXXXXXXX XXXXXXXX
reserved
TCCS2 [R/W]
00000000
Free Running Timer 2
(OCU0 ∼ 1)
CM71-10150-3
TMCSRL7
[R/W]
0-000000
Reload TImer 7
(AD Convertor)
TMCSRH7
[R/W]
---00000
FUJITSU MICROELECTRONICS LIMITED
29
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (6 / 38)
Register
Address
Block
＋0
0001FCH
＋1
TCDT3 [R/W]
XXXXXXXX XXXXXXXX
＋2
＋3
reserved
TCCS3 [R/W]
00000000
000200H
DMACA0 [R/W]
00000000 0000XXXX XXXXXXXX XXXXXXXX
000204H
DMACB0 [R/W]
00000000 00000000 XXXXXXXX XXXXXXXX
000208H
DMACA1 [R/W]
00000000 0000XXXX XXXXXXXX XXXXXXXX
00020CH
DMACB1 [R/W]
00000000 00000000 XXXXXXXX XXXXXXXX
000210H
DMACA2 [R/W]
00000000 0000XXXX XXXXXXXX XXXXXXXX
000214H
DMACB2 [R/W]
00000000 00000000 XXXXXXXX XXXXXXXX
000218H
DMACA3 [R/W]
00000000 0000XXXX XXXXXXXX XXXXXXXX
00021CH
DMACB3 [R/W]
00000000 00000000 XXXXXXXX XXXXXXXX
000220H
DMACA4 [R/W]
00000000 0000XXXX XXXXXXXX XXXXXXXX
000224H
DMACB4 [R/W]
00000000 00000000 XXXXXXXX XXXXXXXX
Free Running Timer 3
(OCU 2-3)
DMAC
000228H
reserved
∼
00023CH
000240H
DMACR [R/W]
00--0000
reserved
000244H
reserved
∼
00027CH
000280H
SCR08 [R/W,W]
00000000
SMR08 [R/W,W]
00000000
000284H
ESCR08 [R/W]
00000X00
ECCR08
[R/W,R,W]
000000XX
SSR08 [R/W,R]
00001000
RDR08/TDR08
[R/W]
00000000
LIN-USART 8
reserved
000288H
reserved
∼
0002BCH
0002C0H
30
BGR108 [R/W]
00000000
BGR008 [R/W]
00000000
reserved
FUJITSU MICROELECTRONICS LIMITED
Baudrate Generator
LIN-USART 8
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (7 / 38)
Register
Address
Block
＋0
＋1
＋2
＋3
0002C4H
reserved
∼
000364H
000368H
IBCR2 [R/W]
00000000
IBSR2 [R]
00000000
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------00
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00000000
00036CH
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ITMKL2 [R/W]
11111111
ISMK2 [R/W]
01111111
ISBA2 [R/W]
-0000000
000370H
reserved
IDAR2 [R/W]
00000000
ICCR2 [R/W]
-0011111
reserved
000374H
IBCR3 [R/W]
00000000
IBSR3 [R]
00000000
ITBAH3 [R/W]
------00
ITBAL3 [R/W]
00000000
000378H
ITMKH3 [R/W]
00----11
ITMKL3 [R/W]
11111111
ISMK3 [R/W]
01111111
ISBA3 [R/W]
-0000000
00037CH
reserved
IDAR3 [R/W]
00000000
ICCR3 [R/W]
-0011111
reserved
000380H
IBCR4 [R/W]
00000000
IBSR4 [R]
00000000
ITBAH4 [R/W]
------00
ITBAL4 [R/W]
00000000
000384H
ITMKH4 [R/W]
00----11
ITMKL4 [R/W]
11111111
ISMK4 [R/W]
01111111
ISBA4 [R/W]
-0000000
000388H
reserved
IDAR4 [R/W]
00000000
ICCR4 [R/W]
-0011111
reserved
00038CH
000390H
I2C 3
I2C 4
reserved
ROMS [R]
11111111 00000000
reserved
ROM Select Register
000394H
IBCR5 [R/W]
00000000
IBSR5 [R]
00000000
ITBAH5 [R/W]
------00
ITBAL5 [R/W]
00000000
000398H
ITMKH5 [R/W]
00----11
ITMKL5 [R/W]
11111111
ISMK5 [R/W]
01111111
ISBA5 [R/W]
-0000000
00039CH
reserved
IDAR5 [R/W]
00000000
ICCR5 [R/W]
-0011111
reserved
0003A0H
IBCR6 [R/W]
00000000
IBSR6 [R]
00000000
ITBAH6 [R/W]
------00
ITBAL6 [R/W]
00000000
0003A4H
ITMKH6 [R/W]
00----11
ITMKL6 [R/W]
11111111
ISMK6 [R/W]
01111111
ISBA6 [R/W]
-0000000
0003ABH
reserved
IDAR6 [R/W]
00000000
ICCR6 [R/W]
-0011111
reserved
CM71-10150-3
I2C 2
FUJITSU MICROELECTRONICS LIMITED
I2C 5
I2C 6
31
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (8 / 38)
Register
Address
Block
＋0
＋1
＋2
＋3
0003ACH
IBCR7 [R/W]
00000000
IBSR7 [R]
00000000
ITBAH7 [R/W]
------00
ITBAL7 [R/W]
00000000
0003B0H
ITMKH7 [R/W]
00----11
ITMKL7 [R/W]
11111111
ISMK7 [R/W]
01111111
ISBA7 [R/W]
-0000000
0003B4H
reserved
IDAR7 [R/W]
00000000
ICCR7 [R/W]
-0011111
reserved
I2C 7
0003B8H
∼
0003BCH
reserved
0003C0H
reserved
0003C4H
reserved
ISIZE [R/W]
------10
I-Cashe
ICHRC [R/W]
0-000000
I-Cashe
0003C8H
reserved
∼
0003E0H
0003E4H
reserved
0003E8H
∼
0003ECH
reserved
0003F0H
BSD0 [W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0003F4H
BSD1 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0003F8H
BSDC [W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0003FCH
BSRR [R]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
Bit Search
000400H
∼
00043CH
32
reserved
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (9 / 38)
Register
Address
Block
＋0
＋1
＋2
＋3
000440H
ICR00 [R/W]
---11111
ICR01 [R/W]
---11111
ICR02 [R/W]
---11111
ICR03 [R/W]
---11111
000444H
ICR04 [R/W]
---11111
ICR05 [R/W]
---11111
ICR06 [R/W]
---11111
ICR07 [R/W]
---11111
000448H
ICR08 [R/W]
---11111
ICR09 [R/W]
---11111
reserved
ICR11 [R/W]
---11111
00044CH
ICR12 [R/W]
---11111
ICR13 [R/W]
---11111
000450H
ICR16 [R/W]
---11111
000454H
ICR20 [R/W]
---11111
ICR21 [R/W]
---11111
ICR22 [R/W]
---11111
ICR23 [R/W]
---11111
000458H
reserved
ICR25 [R/W]
---11111
ICR26 [R/W]
---11111
ICR27 [R/W]
---11111
00045CH
ICR28 [R/W]
---11111
ICR29 [R/W]
---11111
ICR30 [R/W]
---11111
ICR31 [R/W]
---11111
000460H
reserved
ICR33 [R/W]
---11111
000464H
ICR36 [R/W]
---11111
ICR37 [R/W]
---11111
000468H
reserved
ICR19 [R/W]
---11111
reserved
reserved
00046CH
Interrupt
control
unit
reserved
ICR38 [R/W]
---11111
ICR39 [R/W]
---11111
ICR42 [R/W]
---11111
ICR43 [R/W]
---11111
reserved
ICR48 [R/W]
---11111
000470H
ICR49 [R/W]
---11111
000474H
ICR50 [R/W]
---11111
ICR51 [R/W]
---11111
reserved
000478H
reserved
ICR58 [R/W]
---11111
ICR59 [R/W]
---11111
00047CH
reserved
ICR61 [R/W]
---11111
ICR62 [R/W]
---11111
ICR63 [R/W]
---11111
000480H
RSRR [R/W]
10000000
STCR [R/W]
00110011
TBCR [R/W]
00XXX-00
CTBR [W]
XXXXXXXX
000484H
CLKR [R/W]
----0000
WPR [W]
XXXXXXXX
DIVR0 [R/W]
00000011
DIVR1 [R/W]
00000000
000488H
Clock
control
unit
reserved
00048CH
PLLDIVM [R/W]
----0000
000490H
PLLCTRL [R/W]
----0000
000494H
CM71-10150-3
PLLDIVN [R/W]
--000000
PLLDIVG [R/W]
----0000
PLLMULG [W]
00000000
reserved
PLL
Clock gear
unit
reserved
FUJITSU MICROELECTRONICS LIMITED
33
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (10 / 38)
Register
Address
Block
＋0
000498H
＋1
＋2
PORTEN [R/W]
------00
＋3
Port Input
Enable Control
reserved
00049CH
reserved
WTCER [R/W]
------00
0004A0H
reserved
0004A4H
reserved
0004A8H
WTHR [R/W]
---00000
WTCR [R/W]
00000000 000-00-X
WTBR [R/W]
---XXXXX XXXXXXXX XXXXXXXX
WTMR [R/W]
--000000
WTSR [R/W]
--000000
reserved
CSCFG [R/W]
0X000000
CMCFG [R/W]
00000000
0004ACH
reserved
0004B0H
CUCR [R/W]
-----------0--00
CUTD [R/W]
10000000 00000000
0004B4H
CUTR1 [R]
--------00000000
CUTR2 [R]
00000000 00000000
0004B8H
CMPR [R/W]
--000010 11111101
0004BCH
CMT1 [R/W]
00000000 1---0000
CMCR [R/W]
-001--00
reserved
CMT2 [R/W]
--000000 --000000
Real Time Clock
(Watch Timer)
Clock Monitor
Calibration Unit
of
Sub Oscillation
Clock
modulation
0004C0H
CANPRE [R/W]
00000000
CAN
clock control
0004C4H
reserved
LVDET [R/W]
-0000-00
HWWDE [R/W]
------00
HWWD [R/W]
00011000
Low Voltage Detecter
Hardware Watch Dog
0004C8H
OSCRH [R/W]
000--001
reserved
WPCRH [R/W]
000--001
reserved
Main/Sub Oscillation
Stabilisation Timer
0004CCH
OSCCR [R/W]
------00
0004D4H
SHDE [R/W]
0-------
reserved
Main Oscillation
Standby Control
reserved
EXTE [R/W]
00000000
reserved
EXTF [R/W]
00000000
Shutdown control
0004D8H
EXTLV [R/W]
00000000 00000000
0004DCH
∼
0004E4H
00004E8H
0004ECH
∼
0004F0H
34
reserved
reserved
reserved
MKBCNT [R/W]
000----0
MLBPRE [R/W]
--000000
MediaLB
Clock COntrol
reserved
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (11 / 38)
Register
Address
Block
＋0
＋1
＋2
＋3
0004F4H
MPLLDIVM [R/W]
----0000
MPLLDIVN [R/W]
--000000
MPLLDIVG [R/W]
----0000
MPLLMULG [R/W]
00000000
0004F8H
MPLLCTRL [R/W]
----0000
reserved
0004FCH
∼
0063CH
reserved
000640H
ASR0 [R/W]
00000000 00000000
ACR0 [R/W]
1111**00 00100000 *1
000644H
ASR1 [R/W]
XXXXXXXX XXXXXXXX
ACR1 [R/W]
XXXXXXXX XXXXXXXX
000648H
ASR2 [R/W]
XXXXXXXX XXXXXXXX
ACR2 [R/W]
XXXXXXXX XXXXXXXX
00064CH
ASR3 [R/W]
XXXXXXXX XXXXXXXX
ACR3 [R/W]
XXXXXXXX XXXXXXXX
000650H
ASR4 [R/W]
XXXXXXXX XXXXXXXX
ACR4 [R/W]
XXXXXXXX XXXXXXXX
000654H
ASR5 [R/W]
XXXXXXXX XXXXXXXX
ACR5 [R/W]
XXXXXXXX XXXXXXXX
000658H
ASR6 [R/W]
XXXXXXXX XXXXXXXX
ACR6 [R/W]
XXXXXXXX XXXXXXXX
00065CH
reserved
000660H
AWR0 [R/W]
01001111 11111011
AWRq [R/W]
XXXXXXXX XXXXXXXX
000664H
AWR2 [R/W]
XXXXXXXX XXXXXXXX
AWR3 [R/W]
XXXXXXXX XXXXXXXX
000668H
AWR4 [R/W]
XXXXXXXX XXXXXXXX
AWR5 [R/W]
XXXXXXXX XXXXXXXX
00066CH
AWR6 [R/W]
XXXXXXXX XXXXXXXX
reserved
000670H
MCRA [R/W]
XXXXXXXX
000674H
000678H
MCRB [R/W]
XXXXXXXX
External Bus Unit
reserved
reserved
IOWR0 [R/W]
XXXXXXXX
00067CH
000680H
MediaLB
PLL
Clock Gear Unit
IOWR1 [R/W]
XXXXXXXX
IOWR2 [R/W]
XXXXXXXX
IOWR3 [R/W]
XXXXXXXX
reserved
CSER [R/W]
-0000001
CHER [R/W]
-1111111
reserved
TCR [R/W]
0000**** *2
*1: ACR0[11:10] は , モードベクタフェッチのバス幅情報に依存します。
*2: TCR[3:0] の初期値は "0000" です。リセット後も値を保持してください。
CM71-10150-3
FUJITSU MICROELECTRONICS LIMITED
35
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (12 / 38)
Register
Address
000684H
Block
＋0
＋1
RCRH [R/W]
00XXXXXX
RCRL [R/W]
XXXX0XXX
＋3
reserved
External Bus Unit
000688H
∼
0007F8H
0007FCH
＋2
reserved
reserved
MODR [W]
XXXXXXXX
reserved
Mode Register
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reserved
∼
000CFCH
000D00H
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XXXXXXXX
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XXXXXXXX
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reserved
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XXXXXXXX
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XXXXXXXX
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XXXXXXXX
000D08H
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XXXX--XX
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-XXXXXXX
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-XXXXXXX
PDRD11 [R]
------XX
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reserved
PDRD13 [R]
-----XXX
PDRD14 [R]
-----XXX
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XX--XXXX
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XXXXXXXX
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XXXXXXXX
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-XXX-XXX
PDRD19 [R]
-XXX-XXX
000D14H
PDRD20 [R]
-XXX-XXX
PDRD21 [R]
-XXX-XXX
PDRD22 [R]
XXXXXXXX
PDRD23 [R]
-X-XXXXX
000D18H
PDRD24 [R]
XXXXXXXX
000D1CH
PDRD28 [R]
----XXXX
000D20H
reserved
reserved
PDRD29 [R]
XXXXXXXX
reserved
PDRD35 [R]
-----XXX
reserved
000D24H
PDRD36 [R]
XXX-XX--
000D28H
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XXXXXXXX
Port Data
Register
(direct read)
[R-bus]
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------XX
reserved
PDRD39 [R]
XXXXXXXX
reserved
000D2CH
∼
000D3CH
36
reserved
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (13 / 38)
Register
Address
Block
＋0
＋1
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DDR17 [R/W]
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-000-000
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-000-000
DDR21 [R/W]
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DDR23 [R/W]
-0-00000
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DDR28 [R/W]
----0000
000D60H
＋2
＋3
reserved
reserved
DDR29 [R/W]
00000000
reserved
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reserved
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000D68H
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Port diretion
Register
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reserved
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DDR39 [R/W]
00000000
reserved
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∼
000D7CH
CM71-10150-3
reserved
FUJITSU MICROELECTRONICS LIMITED
37
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (14 / 38)
Register
Address
Block
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＋1
＋2
＋3
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res.
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PFR05 [R/W]
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-1111111
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------00
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res.
PFR13 [R/W]
-----000
PFR14 [R/W]
----0000
PFR15 [R/W]
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-0-00000
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PFR24 [R/W]
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000D9CH
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----0000
reserved
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000DA0H
res.
PFR36 [R/W]
000-00--
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PFR40 [R/W]
00000000
res.
PFR35 [R/W]
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reserved
000DA4H
Port function
Register
[R-bus]
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------00
reserved
PFR39 [R/W]
00000000
reserved
000DACH
reserved
∼
000DBCH
000DC0H
reserved
∼
000DC4H
000DC8H
reserved
EPFR10 [R/W]
--00---0
reserved
000DCCH
reserved
EPFR13 [R/W]
-----0--
EPFR14 [R/W]
----0000
EPFR15 [R/W]
----0000
000DD0H
EPFR16 [R/W]
0-------
reserved
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-00--00-
EPFR19 [R/W]
-0---0--
000DD4H
EPFR20 [R/W]
-0---0--
EPFR21 [R/W]
-0---0--
EPFR22 [R/W]
----0-0-
reserved
Port extra function
Register
[R-bus]
000DD8H
reserved
∼
000DDCH
000DE0H
38
reserved
EPFR35 [R/W]
-----000
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (15 / 38)
Register
Address
Block
＋0
＋1
＋2
＋3
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reserved
∼
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reserved
∼
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PILR23 [R/W]
-0-00000
000E58H
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000E5CH
PILR28 [R/W]
----0000
000E60H
reserved
reserved
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00000000
reserved
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-----000
reserved
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PILR36 [R/W]
000-00--
000E68H
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00000000
Port Input level
select Register
[R-bus]
reserved
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------00
PILR39 [R/W]
00000000
reserved
000E6CH
∼
000E7CH
CM71-10150-3
reserved
FUJITSU MICROELECTRONICS LIMITED
39
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (16 / 38)
Register
Address
Block
＋0
＋1
＋2
＋3
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∼
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-0-00000
000E98H
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00000000
reserved
Port Extra Input level
select Register
[R-bus]
000E9CH
reserved
∼
000EA0H
000EA4H
EPILR36 [R/W]
000-----
reserved
000EA8H
EPILR40 [R/W]
00000000
reserved
000EACH
∼
000EBCH
40
reserved
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (17 / 38)
Register
Address
Block
＋0
＋1
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00000000
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-0000000
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-0000000
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------00
000ECCH
reserved
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-----000
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-000-000
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-000-000
000ED4H
PPER20 [R/W]
-000-000
PPER21 [R/W]
-000-000
PPER22 [R/W]
00000000
PPER23 [R/W]
-0-00000
000ED8H
PPER24 [R/W]
00000000
000EDCH
PPER28 [R/W]
----0000
000EE0H
＋2
＋3
reserved
reserved
PPER29 [R/W]
00000000
reserved
PPER35 [R/W]
-----000
reserved
000EE4H
PPER36 [R/W]
000-00--
000EE8H
PPER40 [R/W]
00000000
Port Pullup/down
enable Register
[R-bus]
reserved
PPER38 [R/W]
------00
PPER39 [R/W]
00000000
reserved
000EECH
∼
000EFCH
CM71-10150-3
reserved
FUJITSU MICROELECTRONICS LIMITED
41
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (18 / 38)
Register
Address
Block
＋0
＋1
000F00H
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11111111
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11111111
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reserved
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11111111
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11111111
PPCR07 [R/W]
11111111
000F08H
PPCR08 [R/W]
1111--11
PPCR09 [R/W]
-1111111
PPCR10 [R/W]
-1111111
PPCR11 [R/W]
------11
000F0CH
reserved
PPCR13 [R/W]
-----111
PPCR14 [R/W]
----1111
PPCR15 [R/W]
1---1111
000F10H
PPCR16 [R/W]
11111111
PPCR17 [R/W]
11111111
PPCR18 [R/W]
-111-111
PPCR19 [R/W]
-111-111
000F14H
PPCR20 [R/W]
-111-111
PPCR21 [R/W]
-111-111
PPCR22 [R/W]
11111111
PPCR23 [R/W]
-1-11111
000F18H
PPCR24 [R/W]
11111111
000F1CH
PPCR28 [R/W]
----1111
000F20H
＋2
＋3
reserved
reserved
PPCR29 [R/W]
11111111
reserved
PPCR35 [R/W]
-----111
reserved
000F24H
PPCR36 [R/W]
111-11--
000F28H
PPCR40 [R/W]
11111111
Port Pullup/down
control Register
[R-bus]
reserved
PPCR38 [R/W]
------11
PPCR39 [R/W]
11111111
reserved
000F2CH
∼
000FFCH
42
reserved
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (19 / 38)
Register
Address
Block
＋0
＋1
＋2
001000H
DMASA0 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
001004H
DMADA0 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
001008H
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XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
00100CH
DMADA1 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
001010H
DMASA2 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
001014H
DMADA2 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
001018H
DMASA3 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
00101CH
DMADA3 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
001020H
DMASA4 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
001024H
DMADA4 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
＋3
DMAC
001028H
∼
003FFCH
reserved
004000H
∼
008FFCH
CM71-10150-3
I-RAM area (8KB)
FUJITSU MICROELECTRONICS LIMITED
Instruction RAM
(8KB)
43
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (20 / 38)
Register
Address
Block
＋0
＋1
＋2
006000H
DCCR [R/W]
00000000 0------- -------- 00000000
006004H
SCCR [R/W]
-------- -------- -------- 00000000
006008H
SDCR [R/W]
00000000 00000000 00000000 00000000
00600CH
SMCR [R/W]
-------- -------- -------- -1100000
＋3
006010H
∼
006018H
00601CH
reserved
VCCR [R/W]
-------- 00000001 00000010 00000010
006020H
∼
00602CH
006030H
reserved
CICR [R/W]
-------- -------- -0000000 00000000
006034H
∼
00603CH
reserved
MediaLB
006040H
CECR0 [R/W]
0000000- 00000000 00000000 00000000
006044H
CSCR0 [R/W]
10------ ----0000 00000000 00000000
006048H
CCBCR0 [R]
00000000 00000000 00000000 00000000
00604CH
CNBCR0 [R/W]
00000000 00000000 00000000 00000000
006050H
CECR1 [R/W]
0000000- 00000000 00000000 00000000
006054H
CSCR1 [R/W]
10------ ----0000 00000000 00000000
006058H
CCBCR1 [R]
00000000 00000000 00000000 00000000
00605CH
CNBCR1 [R/W]
00000000 00000000 00000000 00000000
006060H
CECR2 [R/W]
0000000- 00000000 00000000 00000000
006064H
CSCR2 [R/W]
10------ ----0000 00000000 00000000
44
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (21 / 38)
Register
Address
Block
＋0
＋1
＋2
006068H
CCBCR2 [R]
00000000 00000000 00000000 00000000
00606CH
CNBCR2 [R/W]
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006070H
CECR3 [R/W]
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006074H
CSCR3 [R/W]
10------ ----0000 00000000 00000000
006078H
CCBCR3 [R]
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CNBCR3 [R/W]
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006080H
CECR4 [R/W]
0000000- 00000000 00000000 00000000
006084H
CSCR4 [R/W]
10------ ----0000 00000000 00000000
006088H
CCBCR4 [R]
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CNBCR4 [R/W]
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006090H
CECR5 [R/W]
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006094H
CSCR5 [R/W]
10------ ----0000 00000000 00000000
006098H
CCBCR5 [R]
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CNBCR5 [R/W]
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CSCR6 [R/W]
10------ ----0000 00000000 00000000
0060A8H
CCBCR6 [R]
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CSCR7 [R/W]
10------ ----0000 00000000 00000000
0060B8H
CCBCR7 [R]
00000000 00000000 00000000 00000000
CM71-10150-3
＋3
FUJITSU MICROELECTRONICS LIMITED
MediaLB
45
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (22 / 38)
Register
Address
Block
＋0
＋1
＋2
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CNBCR7 [R/W]
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10------ ----0000 00000000 00000000
0060D8H
CCBCR9 [R]
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CNBCR9 [R/W]
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10------ ----0000 00000000 00000000
0060E8H
CCBCR10 [R]
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CNBCR10 [R/W]
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CSCR12 [R/W]
10------ ----0000 00000000 00000000
006108H
CCBCR12 [R]
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CNBCR12 [R/W]
00000000 00000000 00000000 00000000
46
FUJITSU MICROELECTRONICS LIMITED
＋3
MediaLB
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (23 / 38)
Register
Address
Block
＋0
＋1
＋2
006110H
CECR13 [R/W]
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CSCR13 [R/W]
10------ ----0000 00000000 00000000
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CCBCR13 [R]
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CSCR14 [R/W]
10------ ----0000 00000000 00000000
006128H
CCBCR14 [R]
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＋3
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∼
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reserved
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0062A4H
LCBCR9 [R/W]
00000000 01000000 00000000 00001001
0062A8H
LCBCR10 [R/W]
00000000 01000000 00000000 00001010
CM71-10150-3
FUJITSU MICROELECTRONICS LIMITED
MediaLB
47
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (24 / 38)
Register
Address
Block
＋0
＋1
＋2
＋3
0062ACH
LCBCR11 [R/W]
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0062B8H
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00000000 01000000 00000000 00001110
MediaLB
0062BCH
reserved
∼
00630FH
006310H
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00100000 00---000
006314H
I2SCCR0 [R/W]
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LTDT0 [R/W]
00000000 00000000
006320H
I2SCCR1 [R/W]
----0000 0--00000
006324H
LTDT1 [R/W]
00000000 00000000
006328H
I2SCCR2 [R/W]
----0000 0--00000
00632CH
LTDT2 [R/W]
00000000 00000000
006330H
I2SCCR3 [R/W]
----0000 0--00000
006334H
LTDT3 [R/W]
00000000 00000000
006338H
I2SCCR4 [R/W]
----0000 0--00000
00633CH
LTDT4 [R/W]
00000000 00000000
006340H
I2SCCR5 [R/W]
----0000 0--00000
006344H
LTDT5 [R/W]
00000000 00000000
I2S
0∼9
reserved
006318H
48
I2SRSR [R/W]
-------- 00000000
I2SBT0 [R]
----0000
I2SBCR0 [R/W]
---00000
RTDT0 [R/W]
00000000 00000000
I2SBT1 [R]
----0000
I2SBCR1 [R/W]
---00000
RTDT1 [R/W]
00000000 00000000
I2SBT2 [R]
----0000
I2SBCR2 [R/W]
---00000
RTDT2 [R/W]
00000000 00000000
I2SBT3 [R]
----0000
I2SBCR3 [R/W]
---00000
RTDT3 [R/W]
00000000 00000000
I2SBT4 [R]
----0000
I2SBCR4 [R/W]
---00000
RTDT4 [R/W]
00000000 00000000
I2SBT5 [R]
----0000
I2SBCR5 [R/W]
---00000
RTDT5 [R/W]
00000000 00000000
FUJITSU MICROELECTRONICS LIMITED
I2S 0
I2S 1
I2S 2
I2S 3
I2S 4
I2S 5
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (25 / 38)
Register
Address
Block
＋0
＋1
006348H
I2SCCR6 [R/W]
----0000 0--00000
00634CH
LTDT6 [R/W]
00000000 00000000
006350H
I2SCCR7 [R/W]
----0000 0--00000
006354H
LTDT7 [R/W]
00000000 00000000
006358H
I2SCCR8 [R/W]
----0000 0--00000
00635CH
LTDT8 [R/W]
00000000 00000000
006360H
I2SCCR9 [R/W]
----0000 0--00000
006364H
LTDT9 [R/W]
00000000 00000000
＋2
＋3
I2SBT6 [R]
----0000
I2SBCR6 [R/W]
---00000
RTDT6 [R/W]
00000000 00000000
I2SBT7 [R]
----0000
I2SBCR7 [R/W]
---00000
RTDT7 [R/W]
00000000 00000000
I2SBT8 [R]
----0000
I2SBCR8 [R/W]
---00000
RTDT8 [R/W]
00000000 00000000
I2SBT9 [R]
----0000
I2SBCR9 [R/W]
---00000
RTDT9 [R/W]
00000000 00000000
I2S 6
I2S 7
I2S 8
I2S 9
006368H
reserved
∼
00640CH
006410H
BUFAR0 [R/W]
00000000 00000000 00000000 00000000
006414H
BUFAR1 [R/W]
00000000 00000000 00000000 00000000
006418H
BUFAR2 [R/W]
00000000 00000000 00000000 00000000
00641CH
BUFAR3 [R/W]
00000000 00000000 00000000 00000000
006420H
BUFAR4 [R/W]
00000000 00000000 00000000 00000000
006424H
BUFAR5 [R/W]
00000000 00000000 00000000 00000000
006428H
BUFAR6 [R/W]
00000000 00000000 00000000 00000000
00642CH
BUFAR7 [R/W]
00000000 00000000 00000000 00000000
006430H
MSTD [R/W]
-0000000 00000000
MBSYNC [R]
XXXXXXXX XXXXXXXX
006434H
BUFAR8 [R/W]
00000000 00000000 00000000 00000000
006438H
BUFAR9 [R/W]
00000000 00000000 00000000 00000000
CM71-10150-3
MediaLB
FUJITSU MICROELECTRONICS LIMITED
49
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (26 / 38)
Register
Address
Block
＋0
＋1
＋2
00643CH
BUFAR10 [R/W]
00000000 00000000 00000000 00000000
006440H
BUFAR11 [R/W]
00000000 00000000 00000000 00000000
006444H
BUFAR12 [R/W]
00000000 00000000 00000000 00000000
006448H
BUFAR13 [R/W]
00000000 00000000 00000000 00000000
00644CH
BUFAR14 [R/W]
00000000 00000000 00000000 00000000
＋3
MediaLB
006450H
∼
00649CH
reserved
0064A0H
AASLR [R/W]
00000000 00000000 00000000 00000000
0064A4H
BUFDCR [R/W]
00000000 00000000 00000000 00000000
0064A8H
BUFIER [R/W]
00000000 00000000 -0000000 00000000
0064ACH
BUFSR [R/W]
00000000 00000000 -0000000 00000000
0064B4H
BUFRST [R/W]
00000000 00000000 -0000000 00000000
0064B8H
∼
0064BCH
reserved
0064C0H
BUFCT0 [R/W]
----0000 00000000 ----0000 00000000
0064C4H
BUFCT1 [R/W]
----0000 00000000 ----0000 00000000
0064C8H
BUFCT2 [R/W]
----0000 00000000 ----0000 00000000
0064CCH
BUFCT3 [R/W]
----0000 00000000 ----0000 00000000
0064D0H
BUFCT4 [R/W]
----0000 00000000 ----0000 00000000
0064D4H
BUFCT5 [R/W]
----0000 00000000 ----0000 00000000
0064D8H
BUFCT6 [R/W]
----0000 00000000 ----0000 00000000
0064DCH
BUFCT7 [R/W]
----0000 00000000 ----0000 00000000
50
FUJITSU MICROELECTRONICS LIMITED
FIFO Buffer
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (27 / 38)
Register
Address
Block
＋0
＋1
＋2
＋3
0064E0H
∼
0064FCH
reserved
006500H
BUF0CR [R/W]
00000000 00000000 000----0 00000000
006504H
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006508H
BUF2CR [R/W]
00000000 00000000 000----0 00000000
00650CH
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00000000 00000000 000----0 00000000
006510H
BUF4CR [R/W]
00000000 00000000 000----0 00000000
006514H
BUF5CR [R/W]
00000000 00000000 000----0 00000000
006518H
BUF6CR [R/W]
00000000 00000000 000----0 00000000
00651CH
BUF7CR [R/W]
00000000 00000000 000----0 00000000
006520H
BUF8CR [R/W]
00000000 00000000 000----0 00000000
006524H
BUF9CR [R/W]
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006528H
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00652CH
BUF11CR [R/W]
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006530H
BUF12CR [R/W]
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006534H
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006538H
BUF14CR [R/W]
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FIFO Buffer
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∼
00657CH
reserved
006580H
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006584H
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006588H
BUF2DTR [R/W]
00000000 00000000 00000000 00000000
CM71-10150-3
FUJITSU MICROELECTRONICS LIMITED
51
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (28 / 38)
Register
Address
Block
＋0
＋1
＋2
＋3
00658CH
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006598H
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00000000 00000000 00000000 00000000
0065B8H
BUF14DTR [R/W]
00000000 00000000 00000000 00000000
0065BCH
reserved
006600H
MLBINTR [R]
-0000-00 00000000 ------00 00000000
FIFO Buffer
006604H
BUFINTCH [R]
0---0000
reserved
006608H
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[R/W]
11101101
BUFPRI0203
[R/W]
11001011
BUFPRI0405
[R/W]
10101001
BUFPRI0607
[R/W]
10000111
00660CH
BUFPRI0809
[R/W]
01100101
BUFPRI1011
[R/W]
01000011
BUFPRI1213
[R/W]
00100001
BUFPRI14
[R/W]
0000----
MediaLB I2S
FIFO Buffer
Interrupt
006610H
∼
0067FCH
52
reserved
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (29 / 38)
Register
Address
007000H
007004H
Block
＋0
＋1
FMCS [R/W]
01101000
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FMWT [R/W]
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＋3
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-101----
007008H
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00700CH
FCHA0 [R/W]
-------- -0000000 00000000 00000000
007010H
FCHA1 [R/W]
-------- -0000000 00000000 00000000
FMPS [R/W]
-----000
Flash Memory
Cache Control
Register
I-Cache
Non-cacheable
area setting
Register
007014H
reserved
∼
00AFFCH
00B000H
Boot ROM
4KB
Boot-ROM area
∼
00BFFCH
00C000H
CTRLR0 [R/W]
00000000 00000001
STATR0 [R/W]
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00C004H
ERRCNT0 [R]
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BTR0 [R/W]
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00C008H
INTR0 [R]
00000000 00000000
TESTR0 [R/W]
00000000 X0000000
00C00CH
BRPER0 [R/W]
00000000 00000000
CBSYNC0 [R]
XXXXXXXX XXXXXXXX
CM71-10150-3
FUJITSU MICROELECTRONICS LIMITED
CAN 0
control
Register
53
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (30 / 38)
Register
Address
Block
＋0
＋1
＋2
＋3
00C010H
IF1CREQ0 [R/W]
00000000 00000001
IF1CMSK0 [R/W]
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IF1MSK20 [R/W]
11111111 11111111
IF1MSK10 [R/W]
11111111 11111111
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IF1ARB20 [R/W]
00000000 00000000
IF1ARB10 [R/W]
00000000 00000000
00C01CH
IF1MCTR0 [R/W]
00000000 00000000
reserved
00C020H
IF1DTA10 [R/W]
00000000 00000000
IF1DTA20 [R/W]
00000000 00000000
00C024H
IF1DTB10 [R/W]
00000000 00000000
IF1DTB20 [R/W]
00000000 00000000
CAN 0
IF1 Register
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reserved
∼
00C02CH
00C030H
00C034H
IF1DTA20 [R/W]
00000000 00000000
IF1DTA10 [R/W]
00000000 00000000
IF1DTB20 [R/W]
00000000 00000000
IF1DTB10 [R/W]
00000000 00000000
00C038H
∼
00C03CH
54
reserved
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (31 / 38)
Register
Address
Block
＋0
＋1
＋2
＋3
00C040H
IF2CREQ0 [R/W]
00000000 00000001
IF2CMSK0 [R/W]
00000000 00000000
00C044H
IF2MSK20 [R/W]
11111111 11111111
IF2MSK10 [R/W]
11111111 11111111
00C048H
IF2ARB20 [R/W]
00000000 00000000
IF2ARB10 [R/W]
00000000 00000000
00C04CH
IF2MCTR0 [R/W]
00000000 00000000
reserved
00C050H
IF2DTA10 [R/W]
00000000 00000000
IF2DTA20 [R/W]
00000000 00000000
00C054H
IF2DTB10 [R/W]
00000000 00000000
IF2DTB20 [R/W]
00000000 00000000
CAN 0
IF2 Register
00C058H
reserved
∼
00C05CH
00C060H
IF2DTA20 [R/W]
00000000 00000000
IF2DTA10 [R/W]
00000000 00000000
00C064H
IF2DTB20 [R/W]
00000000 00000000
IF2DTB10 [R/W]
00000000 00000000
00C068H
∼
00C07CH
CM71-10150-3
reserved
FUJITSU MICROELECTRONICS LIMITED
55
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (32 / 38)
Register
Address
Block
＋0
00C080H
＋1
＋2
TREQR20 [R]
00000000 00000000
＋3
TREQR10 [R]
00000000 00000000
00C084H
reserved
∼
00C08CH
00C090H
NEWDT20 [R]
00000000 00000000
NEWDT10 [R]
00000000 00000000
00C094H
reserved
∼
00C09CH
00C0A0H
INTPND20 [R]
00000000 00000000
INTPND10 [R]
00000000 00000000
CAN 0
Status Flag
00C0A4H
reserved
∼
00C0ACH
00C0B0H
MSGVAL20 [R]
00000000 00000000
MSGVAL10 [R]
00000000 00000000
00C0B4H
reserved
∼
00C0FCH
00C100H
CTRLR1 [R/W]
00000000 00000001
STATR1 [R/W]
00000000 00000000
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ERRCNT1 [R]
00000000 00000000
BTR1 [R/W]
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00C108H
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00000000 00000000
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00C10CH
BRPER1 [R/W]
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CBSYNC1 [R/W]
XXXXXXXX XXXXXXXX
00C110H
IF1CREQ1 [R/W]
00000000 00000001
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00000000 00000000
00C114H
IF1MSK21 [R/W]
11111111 11111111
IF1MSK11 [R/W]
11111111 11111111
00C118H
IF1ARB21 [R/W]
00000000 00000000
IF1ARB11 [R/W]
00000000 00000000
00C11CH
IF1MCTR1 [R/W]
00000000 00000000
reserved
00C120H
IF1DTA11 [R/W]
00000000 00000000
IF1DTA21 [R/W]
00000000 00000000
56
FUJITSU MICROELECTRONICS LIMITED
CAN 1
control Register
CAN 1
IF1 Register
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (33 / 38)
Register
Address
Block
＋0
00C124H
＋1
＋2
IF1DTB11 [R/W]
00000000 00000000
＋3
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00C128H
reserved
∼
00C12CH
00C130H
IF1DTA21 [R/W]
00000000 00000000
IF1DTA11 [R/W]
00000000 00000000
00C134H
IF1DTB21 [R/W]
00000000 00000000
IF1DTB11 [R/W]
00000000 00000000
CAN 1
IF1 Register
00C138H
reserved
∼
00C13CH
00C140H
IF2CREQ1 [R/W]
00000000 00000001
IF2CMSK1 [R/W]
00000000 00000000
00C144H
IF2MSK21 [R/W]
11111111 11111111
IF2MSK11 [R/W]
11111111 11111111
00C148H
IF2ARB21 [R/W]
00000000 00000000
IF2ARB11 [R/W]
00000000 00000000
00C14CH
IF2MCTR1 [R/W]
00000000 00000000
reserved
00C150H
IF2DTA11 [R/W]
00000000 00000000
IF2DTA21 [R/W]
00000000 00000000
00C154H
IF2DTB11 [R/W]
00000000 00000000
IF2DTB21 [R/W]
00000000 00000000
CAN 1
IF2 Register
00C158H
reserved
∼
00C15CH
00C160H
IF2DTA21 [R/W]
00000000 00000000
IF2DTA11 [R/W]
00000000 00000000
00C164H
IF2DTB21 [R/W]
00000000 00000000
IF2DTB11 [R/W]
00000000 00000000
00C168H
∼
00C17CH
CM71-10150-3
reserved
FUJITSU MICROELECTRONICS LIMITED
57
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (34 / 38)
Register
Address
Block
＋0
＋1
＋2
＋3
00C180H
TREQR21 [R]
00000000 00000000
TREQR11 [R]
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00C184H
TREQR41 [R]
00000000 00000000
TREQR31 [R]
00000000 00000000
00C188H
reserved
∼
00C18CH
00C190H
NEWDT21 [R]
00000000 00000000
NEWDT11 [R]
00000000 00000000
00C194H
NEWDT41 [R]
00000000 00000000
NEWDT31 [R]
00000000 00000000
00C198H
reserved
∼
00C19CH
00C1A0H
INTPND21 [R]
00000000 00000000
INTPND11 [R]
00000000 00000000
00C1A4H
INTPND41 [R]
00000000 00000000
INTPND31 [R]
00000000 00000000
CAN 1
Status Flag
00C1A8H
reserved
∼
00C1ACH
00C1B0H
MSGVAL21 [R]
00000000 00000000
MSGVAL11 [R]
00000000 00000000
00C1B4H
MSGVAL41 [R]
00000000 00000000
MSGVAL31 [R]
00000000 00000000
00C1B8H
∼
00C1FCH
reserved
00C200H
∼
00EFFCH
58
reserved
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (35 / 38)
Register
Address
Block
＋0
＋1
＋2
00F000H
BCTRL [R/W]
-------- -------- 11111100 00000000
00F004H
BSTAT [R/W]
-------- -----000 00000000 10 --000000
00F008H
BIAC [R]
00000000 00000000 00000000 00000000
00F00CH
BOAC [R]
00000000 00000000 00000000 00000000
00F010H
BIRQ [R/W]
00000000 00000000 00000000 00000000
＋3
00F014H
∼
00F01CH
reserved
00F020H
BCR0 [R/W]
-------- 00000000 00000000 00000000
00F024H
BCR1 [R/W]
-------- 00000000 00000000 00000000
00F028H
BCR2 [R/W]
-------- 00000000 00000000 00000000
00F02CH
BCR3 [R/W]
-------- 00000000 00000000 00000000
EDSU / MPU
00F030H
∼
00F07CH
CM71-10150-3
reserved
FUJITSU MICROELECTRONICS LIMITED
59
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (36 / 38)
Register
Address
Block
＋0
＋1
＋2
00F080H
BAD0 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
00F084H
BAD1 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
00F088H
BAD2 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
00F08CH
BAD3 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
00F090H
BAD4 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
00F094H
BAD5 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
00F098H
BAD6 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
00F09CH
BAD7 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
00F0A0H
BAD8 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
00F0A4H
BAD9 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
00F0A8H
BAD10 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
00F0ACH
BAD11 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
00F0B0H
BAD12 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
00F0B4H
BAD13 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
00F0B8H
BAD14 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
00F0BCH
BAD15 [R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
＋3
EDSU / MPU
00F0C0H
∼
01FFFCH
60
reserved
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CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (37 / 38)
Register
Address
Block
＋0
＋1
＋2
＋3
020000H
∼
027FFCH
024000H
∼
02BFFCH
02C000H
∼
02FFFCH
030000H
∼
033FFCH
reserved
D-RAM area (32KB)
(instruction access is not available, data access is 1 wait cycles)
D-RAM area (16KB)
(instruction access is not available, data access is 0 wait cycles)
RAM
64 KB
I/D-RAM area (16KB)
(instruction access is 0 wait cycles, data access is 1 wait cycles)
034000H
∼
03FFFCH
reserved
040000H
∼
05FFFCH
ROMS00 area (128KB)
060000H
∼
07FFFCH
ROMS01 area (128KB)
080000H
∼
09FFFCH
ROMS02 area (128KB)
0A0000H
∼
0BFFFCH
ROMS03 area (128KB)
FLASH
(1088KB)
0C0000H
∼
0DFFFCH
0E0000H
∼
0FFFF4H
ROMS04 area (128KB)
ROMS05 area (128KB)
Mode Vector: 0FFFF8H Reset Vector: 0FFFFCH
100000H
∼
13FFFCH
ROMS06 area (256KB)
140000H
∼
14FFFCH
CM71-10150-3
ROMS07 area (64KB)
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61
第 3 章 MB91460M シリーズ基本情報
3.2 I/O マップ
MB91460M シリーズ
表 3.2-1 I/O マップ (38 / 38)
Register
Address
Block
＋0
＋1
＋2
150000H
reserved
∼
17FFFCH
＋3
FLASH
(1088KB)
アドレス 0FFFF8H と 0FFFFCH への書込み動作は禁止されています。これらのアドレスを読み出しだ場合には ,
上記に示す値が読み出されます。
62
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CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.3 割込みベクタ表
MB91460M シリーズ
3.3 割込みベクタ表
このセクションでは , 割込みと割込みベクタ / 割込みレジスタの割当てを示します。
表 3.3-1 割込みベクタ表 (1 / 6)
Interrupt number
Interrupt
Interrupt level*1
Interrupt vector*2
RN
Decimal
Hexadecimal
Setting
Register
Register
address
Offset
Default Vector
address
Reset
0
0
−
−
0x3FC
0x000FFFFC
Mode vector
1
1
−
−
0x3F8
0x000FFFF8
System reserved
2
2
−
−
0x3F4
0x000FFFF4
System reserved
3
3
−
−
0x3F0
0x000FFFF0
System reserved
4
4
−
−
0x3EC
0x000FFFEC
CPU supervisor mode
(INT #5 instruction) *6
5
5
−
−
0x3E8
0x000FFFE8
Memory Protection exception
6
6
−
−
0x3E4
0x000FFFE4
Co-processor
fault trap *5
7
7
−
−
0x3E0
0x000FFFE0
Co-processor
error trap *5
8
8
−
−
0x3DC
0x000FFFDC
INTE instruction *5
9
9
−
−
0x3D8
0x000FFFD8
Instruction break
exception *5
10
0A
−
−
0x3D4
0x000FFFD4
Operand break trap *5
11
0B
−
−
0x3D0
0x000FFFD0
Step trace trap *5
12
0C
−
−
0x3CC
0x000FFFCC
NMI interrupt (tool) *5
13
0D
−
−
0x3C8
0x000FFFC8
Undefined instruction
exception
14
0E
−
−
0x3C4
0x000FFFC4
NMI request
15
0F
0x3C0
0x000FFFC0
External Interrupt 0
16
10
0x3BC
0x000FFFBC
0, 16
0x3B8
0x000FFFB8
1, 17
0x3B4
0x000FFFB4
2, 18
0x3B0
0x000FFFB0
3, 19
0x3AC
0x000FFFAC
20
0x3A8
0x000FFFA8
21
0x3A4
0x000FFFA4
22
0x3A0
0x000FFFA0
23
FH fixed
ICR00
External Interrupt 1
17
11
External Interrupt 2
18
12
ICR01
External Interrupt 3
19
13
External Interrupt 4
20
14
ICR02
External Interrupt 5
21
15
External Interrupt 6
22
16
ICR03
External Interrupt 7
CM71-10150-3
23
17
0x440
0x441
0x442
0x443
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63
第 3 章 MB91460M シリーズ基本情報
3.3 割込みベクタ表
MB91460M シリーズ
表 3.3-1 割込みベクタ表 (2 / 6)
Interrupt number
Interrupt
External Interrupt 8
Decimal
Hexadecimal
24
18
External Interrupt 9
25
19
External Interrupt 10
26
1A
Interrupt level*1
Setting
Register
Register
address
ICR04
0x444
ICR05
External Interrupt 11
27
1B
External Interrupt 12
28
1C
ICR06
External Interrupt 13
29
1D
External Interrupt 14
30
1E
ICR07
External Interrupt 15
31
1F
Reload Timer 0
32
20
ICR08
Reload Timer 1
33
21
Reload Timer 2
34
22
ICR09
Reload Timer 3
35
23
reserved
36
24
ICR10
reserved
37
25
reserved
38
26
ICR11
Reload Timer 7
39
27
Free Run Timer 0
40
28
ICR12
Free Run Timer 1
41
29
Free Run Timer 2
42
2A
ICR13
Free Run Timer 3
43
2B
reserved
44
2C
ICR14
reserved
45
2D
reserved
46
2E
ICR15
reserved
47
2F
CAN 0
48
30
ICR16
CAN 1
49
31
reserved
50
32
ICR17
reserved
51
33
reserved
52
34
ICR18
reserved
64
53
Interrupt vector*2
RN
Offset
Default Vector
address
0x39C
0x000FFF9C
0x398
0x000FFF98
0x394
0x000FFF94
0x390
0x000FFF90
0x38C
0x000FFF8C
0x388
0x000FFF88
0x384
0x000FFF84
0x380
0x000FFF80
0x37C
0x000FFF7C
4, 32
0x378
0x000FFF78
5, 33
0x374
0x000FFF74
34
0x370
0x000FFF70
35
0x36C
0x000FFF6C
0x368
0x000FFF68
0x364
0x000FFF64
0x360
0x000FFF60
0x35C
0x000FFF5C
40
0x358
0x000FFF58
41
0x354
0x000FFF54
42
0x350
0x000FFF50
43
0x34C
0x000FFF4C
0x348
0x000FFF48
0x344
0x000FFF44
0x340
0x000FFF40
0x33C
0x000FFF3C
0x338
0x000FFF38
0x334
0x000FFF34
0x330
0x000FFF30
0x32C
0x000FFF2C
0x328
0x000FFF28
0x445
0x446
0x447
0x448
0x449
0x44A
0x44B
0x44C
0x44D
0x44E
0x44F
0x450
0x451
0x452
35
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CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.3 割込みベクタ表
MB91460M シリーズ
表 3.3-1 割込みベクタ表 (3 / 6)
Interrupt number
Interrupt
LIN-USART 0 RX
Decimal
Hexadecimal
54
36
LIN-USART 0 TX
55
37
LIN-USART 1 RX
56
38
Interrupt level*1
Setting
Register
Register
address
ICR19
0x453
ICR20
LIN-USART 1 TX
57
39
LIN-USART 2 RX
58
3A
ICR21
LIN-USART 2 TX
59
3B
LIN-USART 3 RX
60
3C
ICR22
LIN-USART 3 TX
61
3D
System reserved
62
3E
Delayed Interrupt
63
3F
System reserved *3
64
40
System reserved *3
65
41
LIN-USART(FIFO) 4 RX
66
42
LIN-USART(FIFO) 4 TX
67
43
LIN-USART(FIFO) 5 RX
68
44
LIN-USART(FIFO) 5 TX
69
45
LIN-USART(FIFO) 6 RX
70
46
LIN-USART(FIFO) 6 TX
71
47
LIN-USART(FIFO) 7 RX
72
48
(0x458)
ICR28
LIN-USART(FIFO) 7 TX
73
49
I2C 0 / I2C 2
74
4A
ICR29
I2C 1 / I2C 3
75
4B
LIN-USART 8 RX
76
4C
ICR30
LIN-USART 8 TX
77
4D
I2C 4 / I2C 6
78
4E
ICR31
I2C 5 / I2C 7
79
4F
reserved
80
50
ICR32
reserved
81
51
FIFO buffer
82
52
ICR33
reserved
CM71-10150-3
83
53
0x324
0x000FFF24
6, 48
0x320
0x000FFF20
7, 49
0x31C
0x000FFF1C
8, 50
0x318
0x000FFF18
9, 51
0x314
0x000FFF14
52
0x310
0x000FFF10
53
0x30C
0x000FFF0C
54
0x308
0x000FFF08
55
0x304
0x000FFF04
0x300
0x000FFF00
0x2FC
0x000FFEFC
0x2F8
0x000FFEF8
0x2F4
0x000FFEF4
10, 56
0x2F0
0x000FFEF0
11, 57
0x2EC
0x000FFEEC
12, 58
0x2E8
0x000FFEE8
13, 59
0x2E4
0x000FFEE4
60
0x2E0
0x000FFEE0
61
0x2DC
0x000FFEDC
62
0x2D8
0x000FFED8
63
0x2D4
0x000FFED4
0x2D0
0x000FFED0
0x2CC
0x000FFECC
64
0x2C8
0x000FFEC8
65
0x2C4
0x000FFEC4
0x2C0
0x000FFEC0
0x2BC
0x000FFEBC
0x2B8
0x000FFEB8
0x2B4
0x000FFEB4
0x2B0
0x000FFEB0
0x456
(ICR24)
ICR27
Default Vector
address
0x455
0x457
ICR26
RN
Offset
0x454
ICR23 *4
ICR25
Interrupt vector*2
0x459
0x45A
0x45B
0x45C
0x45D
0x45E
0x45F
0x460
0x461
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65
第 3 章 MB91460M シリーズ基本情報
3.3 割込みベクタ表
MB91460M シリーズ
表 3.3-1 割込みベクタ表 (4 / 6)
Interrupt number
Interrupt
reserved
Decimal
Hexadecimal
84
54
reserved
85
55
reserved
86
56
Interrupt level*1
Setting
Register
Register
address
ICR34
0x462
ICR35
reserved
87
57
MediaLB
88
58
ICR36
I2S error
89
59
I2S EVEN
90
5A
ICR37
I2S ODD
91
5B
Input Capture 0
92
5C
ICR38
Input Capture 1
93
5D
Input Capture 2
94
5E
ICR39
Input Capture 3
95
5F
reserved
96
60
ICR40
reserved
97
61
reserved
98
62
ICR41
reserved
99
63
Output Compare 0
100
64
ICR42
Output Compare 1
101
65
Output Compare 2
102
66
ICR43
Output Compare 3
103
67
reserved
104
68
ICR44
reserved
105
69
reserved
106
6A
ICR45
reserved
107
6B
reserved
108
6C
ICR46
reserved
109
6D
reserved
110
6E
reserved
111
6F
Prog. Pulse Gen. 0
112
70
Prog. Pulse Gen. 1
66
113
Interrupt vector*2
RN
Offset
Default Vector
address
0x2AC
0x000FFEAC
0x2A8
0x000FFEA8
0x2A4
0x000FFEA4
0x2A0
0x000FFEA0
0x29C
0x000FFE9C
0x298
0x000FFE98
0x294
0x000FFE94
125
0x290
0x000FFE90
126
0x28C
0x000FFE8C
80
0x288
0x000FFE88
81
0x284
0x000FFE84
82
0x280
0x000FFE80
83
0x27C
0x000FFE7C
0x278
0x000FFE78
0x274
0x000FFE74
0x270
0x000FFE70
0x26C
0x000FFE6C
88
0x268
0x000FFE68
89
0x264
0x000FFE64
90
0x260
0x000FFE60
91
0x25C
0x000FFE5C
0x258
0x000FFE58
0x254
0x000FFE54
0x250
0x000FFE50
0x24C
0x000FFE4C
0x248
0x000FFE48
0x244
0x000FFE44
0x240
0x000FFE40
0x23C
0x000FFE3C
15, 96
0x238
0x000FFE38
97
0x463
0x464
0x465
0x466
0x467
0x468
0x469
0x46A
0x46B
0x46C
0x46D
0x46E
ICR47 *4
0x46F
ICR48
0x470
71
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CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.3 割込みベクタ表
MB91460M シリーズ
表 3.3-1 割込みベクタ表 (5 / 6)
Interrupt number
Interrupt
Prog. Pulse Gen. 2
Decimal
Hexadecimal
114
72
Prog. Pulse Gen. 3
115
73
Prog. Pulse Gen. 4
116
74
Interrupt level*1
Setting
Register
Register
address
ICR49
0x471
ICR50
Prog. Pulse Gen. 5
117
75
Prog. Pulse Gen. 6
118
76
ICR51
Prog. Pulse Gen. 7
119
77
reserved
120
78
ICR52
reserved
121
79
reserved
122
7A
ICR53
reserved
123
7B
reserved
124
7C
ICR54
reserved
125
7D
reserved
126
7E
ICR55
reserved
127
7F
reserved
128
80
ICR56
reserved
129
81
reserved
130
82
ICR57
reserved
131
83
Real Time Clock
132
84
ICR58
Calibration Unit
133
85
A/D Converter 0
134
86
ICR59
reserved
135
87
reserved
136
88
ICR60
reserved
137
89
Low Voltage Detection
138
8A
ICR61
reserved
139
8B
Timebase Overflow
140
8C
ICR62
PLL Clock Gear
141
8D
DMA Controller
142
8E
ICR63
Main/Sub OSC stability wait
143
8F
reserved
144
90
CM71-10150-3
−
Interrupt vector*2
RN
Offset
Default Vector
address
0x234
0x000FFE34
98
0x230
0x000FFE30
99
0x22C
0x000FFE2C
100
0x228
0x000FFE28
101
0x224
0x000FFE24
102
0x220
0x000FFE20
103
0x21C
0x000FFE1C
0x218
0x000FFE18
0x214
0x000FFE14
0x210
0x000FFE10
0x20C
0x000FFE0C
0x208
0x000FFE08
0x204
0x000FFE04
0x200
0x000FFE00
0x1FC
0x000FFDFC
0x1F8
0x000FFDF8
0x1F4
0x000FFDF4
0x1F0
0x000FFDF0
0x1EC
0x000FFDEC
0x1E8
0x000FFDE8
0x1E4
0x000FFDE4
0x1E0
0x000FFDE0
0x1DC
0x000FFDDC
0x1D8
0x000FFDD8
0x1D4
0x000FFDD4
0x1D0
0x000FFDD0
0x1CC
0x000FFDCC
0x1C8
0x000FFDC8
0x1C4
0x000FFDC4
0x1C0
0x000FFDC0
0x1BC
0x000FFDBC
0x472
0x473
0x474
0x475
0x476
0x477
0x478
0x479
0x47A
14, 112
0x47B
0x47C
0x47D
0x47E
0x47F
−
FUJITSU MICROELECTRONICS LIMITED
67
第 3 章 MB91460M シリーズ基本情報
3.3 割込みベクタ表
MB91460M シリーズ
表 3.3-1 割込みベクタ表 (6 / 6)
Interrupt number
Interrupt
Used by the INT instruction.
Interrupt level*1
Interrupt vector*2
Decimal
Hexadecimal
Setting
Register
Register
address
Offset
Default Vector
address
145
to
255
91
to
FF
−
−
0x1B8
to
0x000
0x000FFDB8
to
0x000FFC00
RN
*1: ICR は割込みコントローラ内にあり , 各割込み要求の割込みレベルを設定します。
ICR は , 割込み要求ごとに提
供されます。
*2: 各 EIT ( 例外 , 割込み , またはトラップ ) に対するベクトルアドレスは , 表示されているオフセットをテーブル
ベースレジスタ値 (TBR) に加算することによって計算されます。TBR は EIT ベクトルテーブルの最上位を指
定します。本テーブルに表示したアドレスは , デフォルトの TBR 値 (000FFC00H) に対するものです。
リセットによって , TBR はこの値に初期化されます。内部ブート ROM の実行により , TBR は 000FFC00H に
設定されます。
*3: REALOS で使用します。
*4: ICR23 と ICR47 は REALOS 互換ビット (0C03H 番地 IOS[0]) をセットすることにより入れ換えられます。
*5: 未使用システム
*6: メモリ保護ユニット (MPU) サポート
68
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.4 パッケージ
MB91460M シリーズ
3.4 パッケージ
図 3.4-1 FPT-216P-M01 の外形寸法図
プラスチック・LQFP, 216 ピン
リードピッチ
0.40mm
パッケージ幅×
パッケージ長さ
24.0 × 24.0mm
リード形状
ガルウィング
封止方法
プラスチックモールド
取付け高さ
1.70mm MAX
コード（参考）
P-LFQFP216-24×24-0.40
(FPT-216P-M01)
プラスチック・LQFP, 216 ピン
（FPT-216P-M01）
注 1）* 印寸法はレジン残りを含まず。
注 2）端子幅および端子厚さはメッキ厚を含む。
注 3）端子幅はタイバ切断残りを含まず。
26.00±0.20(1.024±.008)SQ
* 24.00±0.10(.945±.004)SQ
162
109
108
163
Details of "A" part
+0.20
1.50 –0.10
0.08(.003)
+.008
.059 –.004
(Mounting height)
0.25(.010)
0~8˚
INDEX
216
0.60±0.15
(.024±.006)
55
"A"
LEAD No.
1
54
0.40(.016)
0.18±0.05
(.007±.002)
0.07(.003)
M
0.145±0.055
(.006±.002)
©2003-2008 FUJITSU MICROELECTRONICS LIMITED F216001S-c-2-3
C
0.10±0.05
(.004±.002)
(Stand off)
2003 FUJITSU LIMITED F216001S-c-2-2
単位：mm （inches）
注意：括弧内の値は参考値です。
最新の外形寸法図については , 下記の URL にてご確認ください。
http://edevice.fujitsu.com/package/jp-search/
CM71-10150-3
FUJITSU MICROELECTRONICS LIMITED
69
第 3 章 MB91460M シリーズ基本情報
3.5 端子配列図
MB91460M シリーズ
216
215
214
213
212
211
210
209
208
207
206
205
204
203
202
201
200
199
198
197
196
195
194
193
192
191
190
189
188
187
186
185
184
183
182
181
180
179
178
177
176
175
174
173
172
171
170
169
168
167
166
165
164
163
VCC5
P24_2/INT2
P17_3/PPG3
P17_2/PPG2
P17_1/PPG1
P17_0/PPG0
P14_3/ICU3/TIN3/TRG3
P14_2/ICU2/TIN2/TRG2
P14_1/ICU1/TIN1/TRG1
P14_0/ICU0/TIN0/TRG0
P22_3/INIT15
P22_2/INIT13
P22_1/INIT14
P22_0/INIT12
P23_6/INIT11
P23_4/INIT10
P40_5/SCL6
P40_4/SDA6
P40_3/SCL5
P40_2/SDA6
P40_1/SCL4
P40_0/SDA4
P24_7/SCL3/INT7
P24_6/SDA3/INT6
VCC5
VSS
P15_3/OCU3/TOT3
P15_2/OCU2/TOT2
P15_1/OCU1/TOT1
P15_0/OCU0/TOT0
P18_2/SCK6
P18_1/SOT6
P18_0/SIN6
P19_6/SCK5
P19_5/SOT5
P19_4/SIN5
P19_2/SCK4
P19_1/SOT4
P19_0/SIN4
VCC5
VSS
P20_6/SCK3/FRCK3
P20_5/SOT3
P20_4/SIN3
P20_2/SCK2/FRCK2
P20_1/SOT2
P20_0/SIN2
P21_6/SCK1/FRCK1
P21_5/SOT1
P21_4/SIN1
P21_2/SCK0/FRCK0
P21_1/SOT0
P21_0/SIN0
VCC5
3.5 端子配列図
MD4 swap
function.
(port <-> DSU4)
VSS
INT3/P24_3
INT15/SDA1/P22_6
SCL1/P22_7
SDA2/INT4/P24_4
SCL2/INT5/P24_5
ICS2//P16_6
ICS1//P16_5
ICS0//P16_4
ICD3//P16_3
ICD2//P16_2
ICD1//P16_1
ICD0//P16_0
BREAK//P15_7
ICLK//P15_6
SHUTDOWN
DREQ0/P13_0
DACK0X/P13_1
DEOP0/P13_2
VCC3
VSS
C_2
CS6X/P09_6
CS5X/P09_5
CS4X/P09_4
CS3X/P09_3
CS2X/P09_2
CS1X/P09_1
CS0X/P09_0
IORDX/P11_0
IOWRX/P11_1
RDY/P08_7
BRQ/P08_6
BGRNTX/P08_5
RDX/P08_4
WR1X/P08_1
WR0X/P08_0
MCLKE/P10_6
MCLKI/P10_5
MCLKO/P10_4
WEX/P10_3
BAAX/P10_2
ASX/P10_1
SYSCLK/P10_0
VCC3
VCC3
C_1
VSS
X0
X1
VSS
X01
X1A
VCC3
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
MB91F467MA
LQFP216
160
159
158
157
156
155
154
153
152
151
150
149
148
147
146
145
144
143
142
141
140
139
138
137
136
135
134
133
132
131
130
129
128
127
126
125
124
123
122
121
120
119
118
117
116
115
114
113
112
111
110
109
VSS
TRSTX
INITX
MD0
MD1
MD2
MD3
MD4
P23_3/TX1
P23_2/RX1/INT9
P23_1/TX0
P23_0/RX0/INT8
P24_1/INT1
P24_0/INT0
P22_5/SCL0
P22_4/SDA0/INT14
P40_7/SCL7
P40_6/SDA7
AVRH
AVCC3
AVSS/AVRL
P28_3/AN11
P28_2/AN10
P28_1/AN9
P28_0/AN8
P29_7/AN7
P29_6/AN6
P29_5/AN5
P29_4/AN4
P29_3/AN3
P29_2/AN2
P29_1/AN1
P29_0/AN0
VSS
WDRESETX
P35_2/SCK8
P35_1/SOT8
P35_0/SIN8
P17_7/PPG7
P17_6/PPG6
P17_5/PPG5
P17_4/PPG4
P16_7/ATGX
P38_1/SD9
P38_0/SD8
P39_7/SD7
P39_6/SD6
P39_5/SD5
P39_4/SD4
P39_3/SD3
P39_2/SD2
P39_1/SD1
P39_0/SD0
VCC3
107
106
105
104
103
102
101
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
VSS
P36_3/SCK0
P36_2/WS0
P36_7/MLBCLK
P36_6/MLBSIG
P36_5/MLBDAT
P18_4/SIN7
P18_5/SOT7
P18_6/SCK7
P05_7/A23
P05_6/A22
P05_5/A21
P05_4/A20
P05_3/A19
P05_2/A18
P05_1/A17
P05_0/A16
VSS
VCC3
P06_7/A15
P06_6/A14
P06_5/A13
P06_4/A12
P06_3/A11
P06_2/A10
P06_1/A09
P06_0/A08
P07_7/A07
P07_6/A06
P07_5/A05
P07_4/A04
P07_3/A03
P07_2/A02
P07_1/A01
P07_0/A00
VSS
VCC3
P00_7/D31
P00_6/D30
P00_5/D29
P00_4/D28
P00_3/D27
P00_2/D26
P00_1/D25
P00_0/D24
P01_7/D23
P01_6/D22
P01_5/D21
P01_4/D20
P01_3/D19
P01_2/D18
P01_1/D17
P01_0/D16
VSS
5V/3V ブロックは , 図中の (1) ∼ (3) の領域です。
この領域は , 5V でも 3V でも使用可能です。ただし , どこか 1 箇所でも 5V で使う場合は , 必ず (3) 領域を 5V
にする必要があります。
70
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CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.6 端子機能説明
MB91460M シリーズ
3.6 端子機能説明
■ MB91467M
表 3.6-1 端子機能説明 (1 / 14)
端子番号
端子名
入出力入出力回路形式 *
P24_3
2
3
汎用入出力ポートです。
I/O
D
INT3
外部割込み ch.3 の要求入力端子です。
P22_6
汎用入出力ポートです
SDA1
I/O
C
INT15
6
I2C 1 のシリアルデータ入出力端子です。
外部割込み ch.15 の要求入力端子です。P22_3 と排他になります。
P22_7
4
5
機能
汎用入出力ポートです。
I/O
C
SCL1
I2C 1 のシリアルクロック入出力端子です。
P24_4
汎用入出力ポートです。
INT4
I/O
C
外部割込み ch.4 の要求入力端子です。
SDA2
I2C 2 のシリアルデータ入出力端子です。
P24_5
汎用入出力ポートです。
INT5
I/O
C
I2C 2 のシリアルクロック入出力端子です。
SCL2
P16_6
7
汎用入出力ポートです。MD4=0 の時に有効です。
I/O
H
ICS2
DSU4 のステータス出力端子です。MD4=1 の時に有効です。
P16_5
8
汎用入出力ポートです。MD4=0 の時に有効です。
I/O
H
ICS1
DSU4 のステータス出力端子です。MD4=1 の時に有効です。
P16_4
9
汎用入出力ポートです。MD4=0 の時に有効です。
I/O
H
ICS0
DSU4 のステータス出力端子です。MD4=1 の時に有効です。
P16_3
10
汎用入出力ポートです。MD4=0 の時に有効です。
I/O
H
ICD3
DSU4 のデータ入出力端子です。MD4=1 の時に有効です。
P16_2
11
汎用入出力ポートです。MD4=0 の時に有効です。
I/O
H
ICD2
DSU4 のデータ入出力端子です。MD4=1 の時に有効です。
P16_1
12
汎用入出力ポートです。MD4=0 の時に有効です。
I/O
H
ICD1
DSU4 のデータ入出力端子です。MD4=1 の時に有効です。
P16_0
13
汎用入出力ポートです。MD4=0 の時に有効です。
I/O
ICD0
CM71-10150-3
外部割込み ch.5 の要求入力端子です。
H
DSU4 のデータ入出力端子です。MD4=1 の時に有効です。
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71
第 3 章 MB91460M シリーズ基本情報
3.6 端子機能説明
MB91460M シリーズ
表 3.6-1 端子機能説明 (2 / 14)
端子番号
端子名
入出力入出力回路形式 *
P15_7
14
汎用入出力ポートです。MD4=0 の時に有効です。
I/O
H
BREAK
DSU4 の BREAK 入力端子です。MD4=1 の時に有効です。
P15_6
15
汎用入出力ポートです。MD4=0 の時に有効です。
I/O
I
ICLK
16
SHUTDOWN
DSU4 のクロック出力端子です。MD4=1 の時に有効です。
O
J
I/O
H
P13_0
17
DREQ0
19
I/O
H
汎用入出力ポートです。
汎用入出力ポートです。
DACKX0
DMA 転送要求アクノリッジ用出力端子です。
P13_2
汎用入出力ポートです。
DEOTX0
I/O
H
DEOP0
汎用入出力ポートです。
I/O
H
CS6X
外部バスチップ選択領域 6 の出力端子です。
P09_5
24
I/O
H
CS5X
I/O
H
CS4X
I/O
H
CS3X
汎用入出力ポートです。
I/O
H
CS2X
外部バスチップ選択領域 2 の出力端子です。
P09_1
28
I/O
H
CS1X
I/O
H
CS0X
汎用入出力ポートです。
I/O
H
IORDX
I/O からメモリへの DMA フライバイ転送用出力端子です。
P11_1
31
I/O
IOWRX
汎用入出力ポートです。
外部バスチップ選択領域 0 の出力端子です。
P11_0
30
汎用入出力ポートです。
外部バスチップ選択領域 1 の出力端子です。
P09_0
29
汎用入出力ポートです。
外部バスチップ選択領域 3 の出力端子です。
P09_2
27
汎用入出力ポートです。
外部バスチップ選択領域 4 の出力端子です。
P09_3
26
汎用入出力ポートです。
外部バスチップ選択領域 5 の出力端子です。
P09_4
25
DMA 転送停止要求用入力端子です。
DMA 転送終了用出力端子です。
P09_6
23
72
シャットダウン出力 , H アクティブ。
DMA 転送要求用入力端子です。
P13_1
18
機能
H
汎用入出力ポートです。
メモリから I/O への DMA フライバイ転送用出力端子です。
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第 3 章 MB91460M シリーズ基本情報
3.6 端子機能説明
MB91460M シリーズ
表 3.6-1 端子機能説明 (3 / 14)
端子番号
端子名
入出力入出力回路形式 *
P08_7
32
汎用入出力ポートです。
I/O
H
RDY
外部バスレディ入力端子 ( 対応する CS 領域に対して RDY が許可さ
れている場合 )。
P08_6
汎用入出力ポートです。
33
I/O
H
I/O
H
I/O
H
BRQ
P08_5
34
P08_4
35
RDX
I/O
H
WR1X
I/O
H
WR0X
40
I/O
H
汎用入出力ポートです。
汎用入出力ポートです。
MCLKE
外部バスメモリクロック許可用出力端子です。
P10_5
汎用入出力ポートです。
MCLKI
I/O
H
外部バスメモリクロック用入力端子です。
MCLKIX
外部バスメモリクロック用入力端子です ( 反転入力 )。
P10_4
汎用入出力ポートです。
MCLKO
I/O
H
MCLKOX
I/O
H
WEX
I/O
H
BAAX
汎用入出力ポートです。
外部バスバーストアクセス用出力端子です。
P10_1
43
汎用入出力ポートです。
外部バスライトストローブ用出力端子です。
P10_2
42
外部バスメモリクロック用出力端子です。
外部バスメモリクロック用出力端子です ( 反転出力 )。
P10_3
41
44
汎用入出力ポートです。
外部バスライトストローブ用出力端子です。
P10_6
38
汎用入出力ポートです。
外部バスライトストローブ用出力端子です。
P08_0
37
外部バス解放受付出力端子 ( 対応する CS 領域に対して共有が許可
されている場合）。
外部バスリードストローブ用出力端子です。
P08_1
36
外部バス解放要求入力端子 ( 対応する CS 領域に対して共有が許可
されている場合）。
汎用入出力ポートです。
BGRNTX
39
機能
I/O
H
汎用入出力ポートです。
ASX
外部バスアドレスストローブ用出力端子です。
P10_0
汎用入出力ポートです。
SYSCLK
SYSCLKX
CM71-10150-3
I/O
H
外部バスクロック用出力端子です。
外部バスクロック用出力端子です ( 反転出力 )。
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73
第 3 章 MB91460M シリーズ基本情報
3.6 端子機能説明
MB91460M シリーズ
表 3.6-1 端子機能説明 (4 / 14)
端子番号
端子名
入出力入出力回路形式 *
49
X0
-
G
メイン発振端子
50
X1
-
G
メイン発振端子
52
X0A
-
G
サブ発振端子
53
X1A
-
G
サブ発振端子
I/O
H
P01_0
56
汎用入出力ポートです。
D16
外部データバスのビット 16 の I/O 端子です。
P01_1
57
I/O
H
D17
I/O
H
D18
汎用入出力ポートです。
I/O
H
D19
外部データバスのビット 19 の I/O 端子です。
P01_4
60
I/O
H
D20
I/O
H
D21
I/O
H
D22
汎用入出力ポートです。
I/O
H
D23
外部データバスのビット 23 の I/O 端子です。
P00_0
64
I/O
H
D24
I/O
H
D25
汎用入出力ポートです。
I/O
H
D26
外部データバスのビット 26 の I/O 端子です。
P00_3
67
I/O
H
D27
I/O
D28
汎用入出力ポートです。
外部データバスのビット 27 の I/O 端子です。
P00_4
68
汎用入出力ポートです。
外部データバスのビット 25 の I/O 端子です。
P00_2
66
汎用入出力ポートです。
外部データバスのビット 24 の I/O 端子です。
P00_1
65
汎用入出力ポートです。
外部データバスのビット 22 の I/O 端子です。
P01_7
63
汎用入出力ポートです。
外部データバスのビット 21 の I/O 端子です。
P01_6
62
汎用入出力ポートです。
外部データバスのビット 20 の I/O 端子です。
P01_5
61
汎用入出力ポートです。
外部データバスのビット 18 の I/O 端子です。
P01_3
59
汎用入出力ポートです。
外部データバスのビット 17 の I/O 端子です。
P01_2
58
74
機能
H
汎用入出力ポートです。
外部データバスのビット 28 の I/O 端子です。
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CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.6 端子機能説明
MB91460M シリーズ
表 3.6-1 端子機能説明 (5 / 14)
端子番号
端子名
入出力入出力回路形式 *
P00_5
69
I/O
H
D29
I/O
H
D30
汎用入出力ポートです。
I/O
H
D31
外部データバスのビット 31 の I/O 端子です。
P07_0
74
I/O
H
A00
I/O
H
A01
I/O
H
A02
汎用入出力ポートです。
I/O
H
A03
外部アドレスバスのビット 3 の I/O 端子です。
P07_4
78
I/O
H
A04
I/O
H
A05
汎用入出力ポートです。
I/O
H
A06
外部アドレスバスのビット 6 の I/O 端子です。
P07_7
81
I/O
H
A07
I/O
H
A08
汎用入出力ポートです。
I/O
H
A09
外部アドレスバスのビット 9 の I/O 端子です。
P06_2
84
汎用入出力ポートです。
I/O
H
A10
外部アドレスバスのビット 10 の I/O 端子です。
P06_3
85
I/O
A11
CM71-10150-3
汎用入出力ポートです。
外部アドレスバスのビット 8 の I/O 端子です。
P06_1
83
汎用入出力ポートです。
外部アドレスバスのビット 7 の I/O 端子です。
P06_0
82
汎用入出力ポートです。
外部アドレスバスのビット 5 の I/O 端子です。
P07_6
80
汎用入出力ポートです。
外部アドレスバスのビット 4 の I/O 端子です。
P07_5
79
汎用入出力ポートです。
外部アドレスバスのビット 2 の I/O 端子です。
P07_3
77
汎用入出力ポートです。
外部アドレスバスのビット 1 の I/O 端子です。
P07_2
76
汎用入出力ポートです。
外部アドレスバスのビット 0 の I/O 端子です。
P07_1
75
汎用入出力ポートです。
外部データバスのビット 30 の I/O 端子です。
P00_7
71
汎用入出力ポートです。
外部データバスのビット 29 の I/O 端子です。
P00_6
70
機能
H
汎用入出力ポートです。
外部アドレスバスのビット 11 の I/O 端子です。
FUJITSU MICROELECTRONICS LIMITED
75
第 3 章 MB91460M シリーズ基本情報
3.6 端子機能説明
MB91460M シリーズ
表 3.6-1 端子機能説明 (6 / 14)
端子番号
端子名
入出力入出力回路形式 *
P06_4
86
I/O
H
A12
I/O
H
A13
汎用入出力ポートです。
I/O
H
A14
外部アドレスバスのビット 14 の I/O 端子です。
P06_7
89
I/O
H
A15
I/O
H
A16
I/O
H
A17
汎用入出力ポートです。
I/O
H
A18
外部アドレスバスのビット 18 の I/O 端子です。
P05_3
95
I/O
H
A19
I/O
H
A20
汎用入出力ポートです。
I/O
H
A21
外部アドレスバスのビット 21 の I/O 端子です。
P05_6
98
I/O
H
A22
I/O
H
A23
汎用入出力ポートです。
I/O
H
SCK7
LIN-USART 7 のクロック入出力端子です。
P18_5
101
汎用入出力ポートです。
I/O
H
SOT7
LIN-USART 7 のシリアルデータ出力端子です。
P18_4
102
I/O
SIN7
76
汎用入出力ポートです。
外部アドレスバスのビット 23 の I/O 端子です。
P18_6
100
汎用入出力ポートです。
外部アドレスバスのビット 22 の I/O 端子です。
P05_7
99
汎用入出力ポートです。
外部アドレスバスのビット 20 の I/O 端子です。
P05_5
97
汎用入出力ポートです。
外部アドレスバスのビット 19 の I/O 端子です。
P05_4
96
汎用入出力ポートです。
外部アドレスバスのビット 17 の I/O 端子です。
P05_2
94
汎用入出力ポートです。
外部アドレスバスのビット 16 の I/O 端子です。
P05_1
93
汎用入出力ポートです。
外部アドレスバスのビット 15 の I/O 端子です。
P05_0
92
汎用入出力ポートです。
外部アドレスバスのビット 13 の I/O 端子です。
P06_6
88
汎用入出力ポートです。
外部アドレスバスのビット 12 の I/O 端子です。
P06_5
87
機能
H
汎用入出力ポートです。
LIN-USART 7 のシリアルデータ入力端子です。
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.6 端子機能説明
MB91460M シリーズ
表 3.6-1 端子機能説明 (7 / 14)
端子番号
端子名
入出力入出力回路形式 *
P36_5
103
I/O
L
MLBDAT
I/O
L
MLBSIG
汎用入出力ポートです。
I/O
L
MLBCLK
MediaLB 用クロック入力端子です。
P36_2
106
汎用入出力ポートです。
I/O
H
I2S 用 L/R 判定信号入出力端子です。
WS0
P36_3
107
汎用入出力ポートです。
I/O
H
I2S 用クロック入出力端子です。
ISCK0
P39_0
110
汎用入出力ポートです。
I/O
H
I2S ch.0 用サウンドデータ入出力端子です。
SD0
P39_1
111
汎用入出力ポートです。
I/O
H
I2S ch.1 用サウンドデータ入出力端子です。
SD1
P39_2
112
汎用入出力ポートです。
I/O
H
I2S ch.2 用サウンドデータ入出力端子です。
SD2
P39_3
113
汎用入出力ポートです。
I/O
H
I2S ch.3 用サウンドデータ入出力端子です。
SD3
P39_4
114
汎用入出力ポートです。
I/O
H
I2S ch.4 用サウンドデータ入出力端子です。
SD4
P39_5
115
汎用入出力ポートです。
I/O
H
I2S ch.5 用サウンドデータ入出力端子です。
SD5
P39_6
116
汎用入出力ポートです。
I/O
H
I2S ch.6 用サウンドデータ入出力端子です。
SD6
P39_7
117
汎用入出力ポートです。
I/O
H
I2S ch.7 用サウンドデータ入出力端子です。
SD7
P38_0
118
汎用入出力ポートです。
I/O
H
I2S ch.8 用サウンドデータ入出力端子です。
SD8
P38_1
119
汎用入出力ポートです。
I/O
SD9
CM71-10150-3
汎用入出力ポートです。
MediaLB 用データ入出力端子です。
P36_7
105
汎用入出力ポートです。
MediaLB 用データ入出力端子です。
P36_6
104
機能
H
I2S ch.9 用サウンドデータ入出力端子です。
FUJITSU MICROELECTRONICS LIMITED
77
第 3 章 MB91460M シリーズ基本情報
3.6 端子機能説明
MB91460M シリーズ
表 3.6-1 端子機能説明 (8 / 14)
端子番号
端子名
入出力入出力回路形式 *
P16_7
120
I/O
H
ATGX
I/O
H
PPG4
汎用入出力ポートです。
I/O
H
PPG5
プログラマブルパルスジェネレータ PPG 5 の波形出力端子です。
P17_6
123
I/O
H
PPG6
I/O
H
PPG7
I/O
H
SIN8
汎用入出力ポートです。
I/O
H
SOT8
LIN-USART 8 のシリアルデータ出力端子です。
P35_2
127
I/O
H
SCK8
128
WDRESETX
O
J
I/O
F
AN0
I/O
F
AN1
F
AN2
A/D コンバータ用アナログ入力 ch.2 です。
P29_3
I/O
F
AN3
I/O
F
AN4
I/O
AN5
78
汎用入出力ポートです。
A/D コンバータ用アナログ入力 ch.4 です。
P29_5
135
汎用入出力ポートです。
A/D コンバータ用アナログ入力 ch.3 です。
P29_4
134
汎用入出力ポートです。
汎用入出力ポートです。
I/O
133
汎用入出力ポートです。
A/D コンバータ用アナログ入力 ch.1 です。
P29_2
132
ウォッチドッグリセット出力 , L アクティブ
A/D コンバータ用アナログ入力 ch.0 です。
P29_1
131
汎用入出力ポートです。
LIN-USART 8 のクロック入出力端子です。
P29_0
130
汎用入出力ポートです。
LIN-USART 8 のシリアルデータ入力端子です。
P35_1
126
汎用入出力ポートです。
プログラマブルパルスジェネレータ PPG 7 の波形出力端子です。
P35_0
125
汎用入出力ポートです。
プログラマブルパルスジェネレータ PPG 6 の波形出力端子です。
P17_7
124
汎用入出力ポートです。
プログラマブルパルスジェネレータ PPG 4 の波形出力端子です。
P17_5
122
汎用入出力ポートです。
A/D コンバータ外部トリガ入力です。
P17_4
121
機能
F
汎用入出力ポートです。
A/D コンバータ用アナログ入力 ch.5 です。
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CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.6 端子機能説明
MB91460M シリーズ
表 3.6-1 端子機能説明 (9 / 14)
端子番号
端子名
入出力入出力回路形式 *
P29_6
136
I/O
F
AN6
I/O
F
AN7
汎用入出力ポートです。
I/O
F
AN8
A/D コンバータ用アナログ入力 ch.8 です。
P28_1
139
I/O
F
AN9
I/O
F
AN10
I/O
F
AN11
汎用入出力ポートです。
I/O
C
I2C 7 のシリアルデータ入出力端子です。
SDA7
P40_7
146
147
汎用入出力ポートです。
I/O
C
SCL7
I2C 7 のシリアルクロック入出力端子です。
P22_4
汎用入出力ポートです。
SDA0
I/O
C
INT14
汎用入出力ポートです。
I/O
C
I2C ch.0 のシリアルクロック入出力端子です。
SCL0
P24_0
149
汎用入出力ポートです。
I/O
D
INT0
外部割込み ch.0 の要求入力端子です。
P24_1
150
I2C ch.0 のシリアルデータ入出力端子です。
外部割込み ch.14 の要求入力端子です。P22_1 と排他になります。
P22_5
148
151
汎用入出力ポートです。
A/D コンバータ用アナログ入力 ch.11 です。
P40_6
145
汎用入出力ポートです。
A/D コンバータ用アナログ入力 ch.10 です。
P28_3
141
汎用入出力ポートです。
A/D コンバータ用アナログ入力 ch.9 です。
P28_2
140
汎用入出力ポートです。
A/D コンバータ用アナログ入力 ch.7 です。
P28_0
138
汎用入出力ポートです。
A/D コンバータ用アナログ入力 ch.6 です。
P29_7
137
機能
I/O
D
汎用入出力ポートです。
INT1
外部割込み ch.1 の要求入力端子です。
P23_0
汎用入出力ポートです。
RX0
I/O
D
INT8
外部割込み ch.8 の要求入力端子です。
P23_1
152
I/O
TX0
CM71-10150-3
CAN 0 の受信入力端子です。
D
汎用入出力ポートです。
CAN 0 の送信出力端子です。
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79
第 3 章 MB91460M シリーズ基本情報
3.6 端子機能説明
MB91460M シリーズ
表 3.6-1 端子機能説明 (10 / 14)
端子番号
端子名
入出力入出力回路形式 *
P23_2
153
RX1
汎用入出力ポートです。
I/O
D
INT9
I/O
D
TX1
汎用入出力ポートです。
CAN 1 の送信出力端子です。
155
MD4
I
A
モード端子 4
156
MD3
I
A
モード端子 3
157
MD2
I
K
モード端子 2
158
MD1
I
K
モード端子 1
159
MD0
I
K
モード端子 0
160
INITX
I
B
リセット入力 , L アクティブ
161
TRSTX
I
E
リセット入力 , L アクティブ
I/O
D
P21_0
164
汎用入出力ポートです。
SIN0
LIN-USART 0 のシリアルデータ入力端子です。
P21_1
165
166
汎用入出力ポートです。
I/O
D
SOT0
LIN-USART 0 のシリアルデータ出力端子です。
P21_2
汎用入出力ポートです。
SCK0
I/O
D
FRCK0
I/O
D
SIN1
169
汎用入出力ポートです。
LIN-USART 1 のシリアルデータ入力端子です。
P21_5
168
LIN-USART 0 のクロック入出力端子です。
フリーランタイマ 0 のクロック入力端子です。
P21_4
167
I/O
D
汎用入出力ポートです。
SOT1
LIN-USART 1 のシリアルデータ出力端子です。
P21_6
汎用入出力ポートです。
SCK1
I/O
D
FRCK1
汎用入出力ポートです。
I/O
D
SIN2
LIN-USART 2 のシリアルデータ入力端子です。
P20_1
171
汎用入出力ポートです。
I/O
SOT2
LIN-USART 1 のクロック入出力端子です。
フリーランタイマ 1 のクロック入力端子です。
P20_0
170
80
CAN 1 の受信入力端子です。
外部割込み ch.9 の要求入力端子です。
P23_3
154
機能
D
LIN-USART 2 のシリアルデータ出力端子です。
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.6 端子機能説明
MB91460M シリーズ
表 3.6-1 端子機能説明 (11 / 14)
端子番号
端子名
入出力入出力回路形式 *
P20_2
172
SCK2
汎用入出力ポートです。
I/O
D
FRCK2
I/O
D
SIN3
175
汎用入出力ポートです。
LIN-USART 3 のシリアルデータ入力端子です。
P20_5
174
LIN-USART 2 のクロック入出力端子です。
フリーランタイマ 2 のクロック入力端子です。
P20_4
173
機能
I/O
D
汎用入出力ポートです。
SOT3
LIN-USART 3 のシリアルデータ出力端子です。
P20_6
汎用入出力ポートです。
SCK3
I/O
D
FRCK3
フリーランタイマ 3 のクロック入力端子です。
P19_0
178
I/O
D
SIN4
汎用入出力ポートです。
I/O
D
SOT4
LIN-USART 4 のシリアルデータ出力端子です。
P19_2
180
I/O
D
SCK4
I/O
D
SIN5
汎用入出力ポートです。
I/O
D
SOT5
LIN-USART 5 のシリアルデータ出力端子です。
P19_6
183
I/O
D
SCK5
I/O
D
SIN6
I/O
D
SOT6
汎用入出力ポートです。
I/O
SCK6
CM71-10150-3
汎用入出力ポートです。
LIN-USART 6 のシリアルデータ出力端子です。
P18_2
186
汎用入出力ポートです。
LIN-USART 6 のシリアルデータ入力端子です。
P18_1
185
汎用入出力ポートです。
LIN-USART 5 のクロック入出力端子です。
P18_0
184
汎用入出力ポートです。
LIN-USART 5 のシリアルデータ入力端子です。
P19_5
182
汎用入出力ポートです。
LIN-USART 4 のクロック入出力端子です。
P19_4
181
汎用入出力ポートです。
LIN-USART 4 のシリアルデータ入力端子です。
P19_1
179
LIN-USART 3 のクロック入出力端子です。
D
LIN-USART 6 のクロック入出力端子です。
FUJITSU MICROELECTRONICS LIMITED
81
第 3 章 MB91460M シリーズ基本情報
3.6 端子機能説明
MB91460M シリーズ
表 3.6-1 端子機能説明 (12 / 14)
端子番号
端子名
入出力入出力回路形式 *
P15_0
187
188
189
190
193
194
OCU0
汎用入出力ポートです。
I/O
D
アウトプットコンペア OCU 0 の波形出力端子です。
TOT0
リロードタイマ RLT 0 の出力端子です。
P15_1
汎用入出力ポートです。
OCU1
I/O
D
アウトプットコンペア OCU 1 の波形出力端子です。
TOT1
リロードタイマ RLT 1 の出力端子です。
P15_2
汎用入出力ポートです。
OCU2
I/O
D
アウトプットコンペア OCU 2 の波形出力端子です。
TOT2
リロードタイマ RLT 2 の出力端子です。
P15_3
汎用入出力ポートです。
OCU3
I/O
D
アウトプットコンペア OCU 3 の波形出力端子です。
TOT3
リロードタイマ RLT 3 の出力端子です。
P24_6
汎用入出力ポートです。
INT6
I/O
D
外部割込み ch.6 の要求入力端子です。
SDA3
I2C 3 のシリアルデータ入出力端子です。
P24_7
汎用入出力ポートです。
INT7
I/O
D
P40_0
195
汎用入出力ポートです。
I/O
C
I2C 4 のシリアルデータ入出力端子です。
SDA4
P40_1
196
汎用入出力ポートです。
I/O
C
I2C 4 のシリアルクロック入出力端子です。
SCL4
P40_2
197
汎用入出力ポートです。
I/O
C
I2C 5 のシリアルデータ入出力端子です。
SDA5
P40_3
198
汎用入出力ポートです。
I/O
C
I2C 5 のシリアルクロック入出力端子です。
SCL5
P40_4
199
汎用入出力ポートです。
I/O
C
I2C 6 のシリアルデータ入出力端子です。
SDA6
P40_5
200
汎用入出力ポートです。
I/O
SCL6
外部割込み ch.7 の要求入力端子です。
I2C 3 のシリアルクロック入出力端子です。
SCL3
82
機能
C
I2C 6 のシリアルクロック入出力端子です。
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.6 端子機能説明
MB91460M シリーズ
表 3.6-1 端子機能説明 (13 / 14)
端子番号
端子名
入出力入出力回路形式 *
P23_4
201
I/O
D
INT10
I/O
D
INT11
汎用入出力ポートです。
I/O
D
INT12
外部割込み ch.12 の要求入力端子です。
P22_1
204
I/O
D
INT14
I/O
D
INT13
207
208
209
210
汎用入出力ポートです。
外部割込み ch.13 の要求入力端子です。
P22_3
206
汎用入出力ポートです。
外部割込み ch.14 の要求入力端子です。P22_4 と排他になります。
P22_2
205
汎用入出力ポートです。
外部割込み ch.11 の要求入力端子です。
P22_0
203
汎用入出力ポートです。
外部割込み ch.10 の要求入力端子です。
P23_6
202
機能
I/O
D
汎用入出力ポートです。
INT15
外部割込み ch.15 の要求入力端子です。P22_6 と排他になります。
P14_0
汎用入出力ポートです。
ICU0
インプットキャプチャ ICU 0 のデータサンプル入力端子です。
TIN0
I/O
D
リロードタイマ RLT 0 のイベント入力端子です。
TRG0
プログラマブルパルスジェネレータ PPG 0 のイベント入力端子で
す。
P14_1
汎用入出力ポートです。
ICU1
インプットキャプチャ ICU 1 のデータサンプル入力端子です。
TIN1
I/O
D
リロードタイマ RLT 1 のイベント入力端子です。
TRG1
プログラマブルパルスジェネレータ PPG 1 のイベント入力端子で
す。
P14_2
汎用入出力ポートです。
ICU2
インプットキャプチャ ICU 2 のデータサンプル入力端子です。
TIN2
I/O
D
リロードタイマ RLT 2 のイベント入力端子です。
TRG2
プログラマブルパルスジェネレータ PPG 2 のイベント入力端子で
す。
P14_3
汎用入出力ポートです。
ICU3
インプットキャプチャ ICU 3 のデータサンプル入力端子です。
TIN3
TRG3
CM71-10150-3
I/O
D
リロードタイマ RLT 3 のイベント入力端子です。
プログラマブルパルスジェネレータ PPG 3 のイベント入力端子で
す。
FUJITSU MICROELECTRONICS LIMITED
83
第 3 章 MB91460M シリーズ基本情報
3.6 端子機能説明
MB91460M シリーズ
表 3.6-1 端子機能説明 (14 / 14)
端子番号
端子名
入出力入出力回路形式 *
P17_0
211
I/O
D
PPG0
I/O
D
PPG1
汎用入出力ポートです。
I/O
D
PPG2
プログラマブルパルスジェネレータ PPG 2 の波形出力端子です。
P17_3
214
I/O
D
PPG3
汎用入出力ポートです。
プログラマブルパルスジェネレータ PPG 3 の波形出力端子です。
P24_2
215
汎用入出力ポートです。
プログラマブルパルスジェネレータ PPG 1 の波形出力端子です。
P17_2
213
汎用入出力ポートです。
プログラマブルパルスジェネレータ PPG 0 の波形出力端子です。
P17_1
212
機能
I/O
D
INT2
汎用入出力ポートです。
外部割込み ch.2 の要求入力端子です。
*: 入出力回路形式については ,「3.7 入出力回路形式」を参照してください。
【電源・GND 端子】
端子番号
端子名
入出力
機能
1, 21, 48, 51, 55, 73, 91, 108,
129, 162, 176, 191
VSS
GND 端子です。
20, 45, 46, 54, 72, 90, 109
VCC3
外部バス用の電源端子および内蔵レギュレータ用の電源端子です。
163, 177, 192, 216
VCC5
電源端子です。
143
AVCC3
A/D コンバータ用の電源端子です。
電源
142
AVSS/
AVRL
144
AVRH
A/D コンバータ用の基準電源端子です。
47
C1
内蔵レギュレータ用のコンデンサ接続端子です。
22
C2
内蔵レギュレータ用のコンデンサ接続端子です。
84
A/D コンバータ用のアナログ GND 端子 , 基準電源端子です。
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第 3 章 MB91460M シリーズ基本情報
3.7 入出力回路形式
MB91460M シリーズ
3.7 入出力回路形式
分類
A
回路形式
備考
5.0V
入力
5.0V CMOS レベルヒステリシス入力
プルダウン付
B
5.0V CMOS レベルヒステリシス入力
プルアップ付
5.0V
入力
C
プルアップ制御
5.0V
出力駆動 Pch
出力駆動 Nch
プルダウン制御
CMOS レベル入力
5.0V CMOS レベル出力
IOL/IOH=3mA
5.0V CMOS レベル入力
5.0V CMOS レベルヒステリシス入力
5.0V Automotive レベル入力
スタンバイ制御付
プルアップ / ダウン制御付
I2C 使用時 , 擬似オープンドレイン化
スタンバイ制御
CMOS レベルヒステリシス入力
スタンバイ制御
Automotive レベル入力
スタンバイ制御
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FUJITSU MICROELECTRONICS LIMITED
85
第 3 章 MB91460M シリーズ基本情報
3.7 入出力回路形式
分類
MB91460M シリーズ
回路形式
備考
D
プルアップ制御
5.0V
出力駆動 Pch
出力駆動 Nch
5.0V CMOS レベル出力
IOL/IOH=4mA
プルダウン制御
CMOS レベル入力
5.0V CMOS レベル入力
5.0V CMOS レベルヒステリシス入力
5.0V Automotive レベル入力
スタンバイ制御付
プルアップ / ダウン制御付
スタンバイ制御
CMOS レベルヒステリシス入力
スタンバイ制御
Automotive レベル入力
スタンバイ制御
E
プルアップ制御
5.0V
入力
86
3.3V CMOS レベルヒステリシス入力
5V 耐圧
5.0V プルアップ機能 (DSU4 未使用時 )
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第 3 章 MB91460M シリーズ基本情報
3.7 入出力回路形式
MB91460M シリーズ
分類
回路形式
備考
F
プルアップ制御
3.3V
出力駆動 Pch
出力駆動 Nch
プルダウン制御
3.3V CMOS レベル出力
IOL/IOH=4mA
3.3V CMOS レベル入力
3.3V CMOS レベルヒステリシス入力
スタンバイ制御付
A/D コンバータ用アナログ入力
CMOS レベル入力
スタンバイ制御
CMOS レベルヒステリシス入力
スタンバイ制御
アナログ入力
G
3.3V
入力
3.3V 発振セル
帰還抵抗 1MΩ
スタンバイ制御付
スタンバイ制御
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87
第 3 章 MB91460M シリーズ基本情報
3.7 入出力回路形式
分類
MB91460M シリーズ
回路形式
備考
H
プルアップ制御
3.3V
出力駆動 Pch
出力駆動 Nch
プルダウン制御
3.3V CMOS レベル出力
IOL/IOH=4mA
3.3V CMOS レベル入力
3.3V CMOS レベルヒステリシス入力
スタンバイ制御付
プルアップ / ダウン制御付
CMOS レベル入力
スタンバイ制御
CMOS レベルヒステリシス入力
スタンバイ制御
I
3.3V
出力駆動 Pch
出力駆動 Nch
3.3V CMOS レベル出力
IOL/IOH=8mA
3.3V CMOS レベルヒステリシス入力
スタンバイ制御付
CMOS レベルヒステリシス入力
スタンバイ制御
J
3.3V
出力駆動 Pch
出力駆動 Nch
K
5.0V
入力
88
3.3V CMOS レベル出力
IOL/IOH=4mA
5.0V CMOS レベルヒステリシス入力
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第 3 章 MB91460M シリーズ基本情報
3.7 入出力回路形式
MB91460M シリーズ
分類
回路形式
備考
L
プルアップ制御
3.3V
出力駆動 Pch
出力駆動 Nch
3.3V CMOS レベル出力
IOL/IOH=6mA
プルダウン制御
CMOS レベル入力
3.3V CMOS レベル入力
3.3V CMOS レベルヒステリシス入力
3.3V MediaLB レベルヒステリシス入力
スタンバイ制御付
プルアップ / ダウン制御付
スタンバイ制御
CMOS レベルヒステリシス入力
スタンバイ制御
MediaLB 専用入力
スタンバイ制御
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89
第 3 章 MB91460M シリーズ基本情報
3.8 端子状態一覧表
MB91460M シリーズ
3.8 端子状態一覧表
選択したモードに対応する端子状態一覧表で使用される語句の意味を説明します。
• 入力可 : 信号をデバイスに入力可能です。
• 入力固定 : 入力の変動によるリークを防ぐため , 入力レベルは内部で "0" に固定されます。
• Hi-Z : 端子はハイインピーダンス状態になります。
• 状態を保持 : 状態が変化する直前の端子の状態 ( 入力 / 出力 ) を保持します。出力の場合 , 端子の出力値が
保持されます。
表 3.8-1 端子状態一覧表 (1 / 7)
デバイス状態
ポート名
機能
PFR=1
EPFR=1 特殊
リセット時
リセットと
(INIT, RST) ベクタフェッチ後
P00_7
D31
D31
−
−
P00_6
D30
D30
−
−
P00_5
D29
D29
−
−
P00_4
D28
D28
−
−
P00_3
D27
D27
−
−
P00_2
D26
D26
−
−
P00_1
D25
D25
−
−
P00_0
D24
D24
−
−
P01_7
D23
D23
−
−
P01_6
D22
D22
−
−
P01_5
D21
D21
−
−
P01_4
D20
D20
−
−
P01_3
D19
D19
−
−
P01_2
D18
D18
−
−
P01_1
D17
D17
−
−
P01_0
D16
D16
−
−
X1
−
−
−
−
X0
−
−
−
−
X1A
−
−
−
−
X0A
−
−
−
−
P05_7
A23
A23
−
−
P05_6
A22
A22
−
−
P05_5
A21
A21
−
−
P05_4
A20
A20
−
−
P05_3
A19
A19
−
−
P05_2
A18
A18
−
−
P05_1
A17
A17
−
−
P05_0
A16
A16
−
−
90
SLEEP 時
STOP 時
HIZ = 0
STOP 時
HIZ = 1
備考
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
発振子 ON
発振子 ON
発振子 ON
OSCD1 の設定時 ,
発振子 STOP
OSCD1 の設定時 ,
発振子 STOP
発振子 ON
発振子 ON
発振子 ON
OSCD2 の設定時 ,
発振子 STOP
OSCD2 の設定時 ,
発振子 STOP
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
出力 Hi-Z,
入力可
外部バスモード :
アドレス出力
シングルチップ
モード :
出力 Hi-Z, 入力可
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第 3 章 MB91460M シリーズ基本情報
3.8 端子状態一覧表
MB91460M シリーズ
表 3.8-1 端子状態一覧表 (2 / 7)
デバイス状態
ポート名
機能
PFR=1
EPFR=1 特殊
リセット時
リセットと
(INIT, RST) ベクタフェッチ後
P06_7
A15
A15
−
−
P06_6
A14
A14
−
−
P06_5
A13
A13
−
−
P06_4
A12
A12
−
−
P06_3
A11
A11
−
−
P06_2
A10
A10
−
−
P06_1
A9
A9
−
−
P06_0
A8
A8
−
−
P07_7
A7
A7
−
−
P07_6
A6
A6
−
−
P07_5
A5
A5
−
−
P07_4
A4
A4
−
−
P07_3
A3
A3
−
−
P07_2
A2
A2
−
−
P07_1
A1
A1
−
−
P07_0
A0
A0
−
−
P08_7
RDY
RDY
−
−
P08_6
BRQ
BRQ
−
−
P08_5
BGRNTX BGRNTX
−
−
P08_4
RDX
RDX
−
−
P08_1
WR1X
WR1X
−
−
P08_0
WR0X
WR0X
−
−
P09_6
CS6X
CS6X
−
−
P09_5
CS5X
CS5X
−
−
P09_4
CS4X
CS4X
−
−
P09_3
CS3X
CS3X
−
−
P09_2
CS2X
CS2X
−
−
P09_1
CS1X
CS1X
−
−
P09_0
CS0X
CS0X
−
−
CM71-10150-3
出力 Hi-Z,
入力可
出力 Hi-Z,
入力可
SLEEP 時
STOP 時
HIZ = 0
STOP 時
HIZ = 1
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
外部バスモード :
アドレス出力
シングルチップ
モード :
出力 Hi-Z, 入力可
外部バスモード :
アドレス出力
シングルチップ
モード :
出力 Hi-Z, 入力可
備考
出力 Hi-Z, 入力可
出力 Hi-Z,
入力可
外部バスモード :
制御出力
シングルチップ
モード :
出力 Hi-Z, 入力可
出力 Hi-Z,
入力可
外部バスモード :
チップセレクト
出力
シングルチップ
モード :
出力 Hi-Z, 入力可
FUJITSU MICROELECTRONICS LIMITED
91
第 3 章 MB91460M シリーズ基本情報
3.8 端子状態一覧表
MB91460M シリーズ
表 3.8-1 端子状態一覧表 (3 / 7)
デバイス状態
ポート名
機能
PFR=1
P10_6
MCLKE
MCLKE
EPFR=1 特殊
リセット時
リセットと
(INIT, RST) ベクタフェッチ後
^
出力 Hi-Z,
入力可
MCLKI
MCLKI
/MCLKI
−
P10_4
MCLKO
MCLKO
/MCLKO
−
P10_3
WEX
WEX
^
−
P10_2
BAAX
BAAX
^
−
P10_1
ASX
ASX
^
−
P10_0
SYSCLK SYSCLK /SYSCLK
−
P11_1
IOWRX
IOWRX
−
−
P11_0
IORDX
IORDX
−
−
P13_2
DEOTX0 DEOTX0
DEOP0
−
P13_1
DACKX0 DACKX0
^
−
P13_0
DREQ0
DREQ0
^
−
P14_3
−
ICU3/
TIN3
TIN3
TTG
11/3
P14_2
−
ICU2/
TIN2
TIN2
TTG
10/2
P14_1
−
ICU1/
TIN1
TIN1
TTG
9/1
P14_0
−
ICU0/
TIN0
TIN0
TTG
8/0
P15_7
−
OCU7
TOT7
−
P15_6
−
OCU6
TOT6
−
P15_3
−
OCU3
TOT3
−
P15_2
−
OCU2
TOT2
−
P15_1
−
OCU1
TOT1
−
P15_0
−
OCU0
TOT0
−
P16_7
−
PPG15
ATGX
−
P16_6
−
PPG14
PFM
−
P16_5
−
PPG13
SGO
−
P16_4
−
PPG12
SGA
−
P16_3
−
PPG11
^
−
P16_2
−
PPG10
^
−
P16_1
−
PPG9
^
−
−
PPG8
^
−
P16_0
92
STOP 時
HIZ = 0
STOP 時
HIZ = 1
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
外部バスモード :
MCLKE 出力
シングルチップ
モード :
出力 Hi-Z, 入力可
−
P10_5
備考
SLEEP 時
出力 Hi-Z, 入力可
外部バスモード :
制御 /
クロック出力
シングルチップ
モード :
出力 Hi-Z, 入力可
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
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CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.8 端子状態一覧表
MB91460M シリーズ
表 3.8-1 端子状態一覧表 (4 / 7)
デバイス状態
ポート名
機能
PFR=1
EPFR=1 特殊
リセット時
リセットと
(INIT, RST) ベクタフェッチ後
P17_7
−
PPG7
−
−
P17_6
−
PPG6
−
−
P17_5
−
−
−
PPG5
P17_4
−
PPG4
−
−
P17_3
−
PPG3
−
−
P17_2
−
PPG2
−
−
P17_1
−
PPG1
−
−
P17_0
−
PPG0
−
−
−
SCK7
ZIN3/
CK7
−
P18_6
P18_5
−
SOT7
BIN3
−
P18_4
−
SIN7
AIN3
−
P18_2
−
SCK6
ZIN2/
CK6
−
P18_1
−
SOT6
BIN2
−
P18_0
−
SIN6
AIN2
−
P19_6
−
SCK5
CK5
−
P19_5
−
SOT5
^
−
P19_4
−
SIN5
^
−
P19_2
−
SCK4
CK4
−
P19_1
−
SOT4
^
−
P19_0
−
SIN4
^
−
P20_6
−
SCK3
ZIN1/
CK3
−
P20_5
−
SOT3
BIN1
−
P20_4
−
SIN3
AIN1
−
ZIN0/
CK2
−
P20_2
−
SCK2
P20_1
−
SOT2
BIN0
−
P20_0
−
SIN2
AIN0
−
P21_6
−
SCK1
CK1
−
P21_5
−
SOT1
^
−
P21_4
−
SIN1
^
−
P21_2
−
SCK0
CK0
−
P21_1
−
SOT0
^
−
P21_0
−
SIN0
^
−
CM71-10150-3
SLEEP 時
STOP 時
HIZ = 0
STOP 時
HIZ = 1
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
FUJITSU MICROELECTRONICS LIMITED
備考
93
第 3 章 MB91460M シリーズ基本情報
3.8 端子状態一覧表
MB91460M シリーズ
表 3.8-1 端子状態一覧表 (5 / 7)
デバイス状態
ポート名
機能
PFR=1
EPFR=1 特殊
リセット時
リセットと
(INIT, RST) ベクタフェッチ後
P22_7
−
SCL1
−
−
P22_6
−
SDA1
−
INT15
P22_5
−
SCL0
−
−
P22_4
−
SDA0
−
INT14
P22_3
−
TX5
−
−
P22_2
−
RX5
−
INT13
P22_1
−
TX4
−
−
P22_0
−
RX4
−
INT12
STOP:PFR の
設定時 , 入力可
( 外部割込み用 )
P23_6
−
RX3
−
INT11
STOP:PFR の
設定時 , 入力可
( 外部割込み用 )
P23_4
−
RX2
−
INT10
STOP:PFR の
設定時 , 入力可
( 外部割込み用 )
P23_3
−
TX1
−
−
P23_2
−
RX1
−
INT9
P23_1
−
TX0
−
−
P23_0
−
RX0
−
INT8
P24_7
−
INT7
−
SCL
3
P24_6
−
INT6
−
SDA
3
P24_5
−
INT5
−
SCL
2
P24_4
−
INT4
−
SDA
2
P24_3
−
INT3
−
−
P24_2
−
INT2
−
−
P24_1
−
INT1
−
−
P24_0
−
INT0
−
−
P28_3
−
AN11
−
−
P28_2
−
AN10
−
−
P28_1
−
AN9
−
−
P28_0
−
AN8
−
−
94
SLEEP 時
STOP 時
HIZ = 0
備考
STOP 時
HIZ = 1
STOP:PFR の
設定時 , 入力可
( 外部割込み用 )
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
STOP:PFR の
設定時 , 入力可
( 外部割込み用 )
STOP:PFR の
設定時 , 入力可
( 外部割込み用 )
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
STOP:PFR の
設定時 , 入力可
( 外部割込み用 )
STOP:PFR の
設定時 , 入力可
( 外部割込み用 )
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
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STOP:PFR の
設定時 , 入力可
( 外部割込み用 )
CM71-10150-3
第 3 章 MB91460M シリーズ基本情報
3.8 端子状態一覧表
MB91460M シリーズ
表 3.8-1 端子状態一覧表 (6 / 7)
デバイス状態
ポート名
機能
PFR=1
EPFR=1 特殊
リセット時
リセットと
(INIT, RST) ベクタフェッチ後
P29_7
−
AN7
−
−
P29_6
−
AN6
−
−
P29_5
−
−
−
AN5
P29_4
−
AN4
−
−
P29_3
−
AN3
−
−
P29_2
−
AN2
−
−
P29_1
−
AN1
−
−
P29_0
−
AN0
−
−
P30_7
−
V3
−
−
P30_6
−
V2
−
−
P30_5
−
V1
−
−
P30_4
−
V0
−
−
P30_3
−
COM3
−
−
P30_2
−
−
−
COM2
P30_1
−
COM1
−
−
P30_0
−
COM0
−
−
P35_2
−
SEG2
SCK8
−
P35_1
−
SEG1
SOT8
−
P35_0
−
SEG0
SIN8
−
P36_7
−
MLBCLK
−
−
P36_6
−
MLBSIG
−
−
P36_5
−
MLBDAT
−
−
P36_3
−
ISCK0
−
−
P36_2
−
WS0
−
−
P38_1
−
SD9
−
−
P38_0
−
SD8
−
−
P39_7
−
SD7
−
−
P39_6
−
SD6
−
−
P39_5
−
SD5
−
−
P39_4
−
SD4
−
−
P39_3
−
SD3
−
−
P39_2
−
SD2
−
−
P39_1
−
SD1
−
−
P39_0
−
SD0
−
−
CM71-10150-3
SLEEP 時
STOP 時
HIZ = 0
STOP 時
HIZ = 1
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
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備考
95
第 3 章 MB91460M シリーズ基本情報
3.8 端子状態一覧表
MB91460M シリーズ
表 3.8-1 端子状態一覧表 (7 / 7)
デバイス状態
ポート名
機能
PFR=1
EPFR=1 特殊
リセット時
リセットと
(INIT, RST) ベクタフェッチ後
P40_7
−
SCL7
−
−
P40_6
−
SDA7
−
−
P40_5
−
SCL6
−
−
P40_4
−
SDA6
−
−
P40_3
−
SCL5
−
−
P40_2
−
SDA5
−
−
P40_1
−
SCL4
−
−
P40_0
−
SDA4
−
−
INITX
−
−
−
−
RSTX
−
−
−
−
MD_4
−
−
−
−
MD_3
−
−
−
−
MD_2
−
−
−
−
MD_1
−
−
−
−
MD_0
−
−
−
−
96
出力 Hi-Z,
入力可
出力 Hi-Z, 入力可
備考
SLEEP 時
STOP 時
HIZ = 0
STOP 時
HIZ = 1
状態保持
出力 :
状態保持 , 入力固定
出力 :
Hi-Z, 入力固定
入力可
入力可
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第 4 章 CPU および制御部
4.1 概要
MB91460M シリーズ
第4章
CPU および制御部
この章では , FR60 ファミリ CPU のアーキテクチャについて説明します。
4.1 概要
FR60 ファミリ CPU は RISC アーキテクチャを採用し , 組み込みアプリケーションの拡張機能命令に対応して
います。
FR60 ファミリの CPU では , 命令バスとデータバスが独立しているハーバードアーキテクチャが採用されてい
ます。"32 ビット /16 ビットバスコンバータ " によって , CPU と周辺機能間のインタフェースが実現されます。
" ハーバード / プリンストンバスコンバータ " によって , I バスと D バスの両方の接続が行われ , CPU とバスコ
ントローラ間のインタフェースが実現されます。
図 4.1-1 内部アーキテクチャの接続図
FR CPU
I バス
内蔵
内蔵
I キャッシュ
Flash または
ROM
内蔵
RAM
32
D バス
32
32
内蔵
RAM
32
32
F バス
32
ハーバード / プリンストン
バスコンバータ
M バス
32 ビット
リソース
DMA
32
32
バスコンバータ
32
32 ↔ 16
コントローラ
R バス
X バス
13
バスコンバータ
16
16 ビット
リソース
32
32
32 ビット
リソース
T バス
32
32
外部バス
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97
第 4 章 CPU および制御部
4.2 特長
MB91460M シリーズ
4.2 特長
■ 内部アーキテクチャの特長
•RISC アーキテクチャ
•基本命令：1 命令 /1 サイクル
•32 ビットアーキテクチャ
•汎用レジスタ：32 ビット× 16
•4G バイトのリニアメモリ空間
•乗算器内蔵
•32 ビット× 32 ビット乗算：5 サイクル
•16 ビット× 16 ビット乗算：3 サイクル
•強力な割込み処理機能
•高速応答 (6 サイクル )
•複数割込みサポート
•レベルマスク機能 (16 レベル )
•I/O 動作の高度な命令
•メモリ - メモリ転送命令
•ビット処理命令
•高度に効率的なコード
•基本命令語長：16 ビット
•スタンバイモード ( 低消費電力モード )
•スリープ / ストップ
•クロック分周比の設定機能
98
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第 4 章 CPU および制御部
4.3 CPU
MB91460M シリーズ
4.3 CPU
CPU によって , 32 ビット RISC FR アーキテクチャのコンパクトな実装が実現されます。
CPU では , 1 命令 /1 サイクルを実行するために 5 段命令パイプライン方式が採用されています。
このパイプラインは , 以下のステージで構成されています。
• 命令フェッチ (IF)
：命令アドレスを出力し , 命令をフェッチします。
• 命令デコード (ID)
：フェッチした命令をデコードし , レジスタを読み出します。
• 実行 (EX)
：演算を実行します。
• メモリアクセス (MA) ：メモリにデータをロードしたり , 格納されているデータにアクセスします。
• レジスタへのライトバック (WB)
：レジスタにデータをライトバックします。
図 4.3-1 命令パイプライン
CLK
命令1
WB
命令2
MA
WB
命令3
EX
MA
WB
命令4
ID
EX
MA
WB
命令5
IF
ID
EX
MA
WB
IF
ID
EX
MA
命令6
WB
命令は順不同で実行されることはありません。命令 A が命令 B の前にパイプラインに入ると , 命令 A は必ず命
令 B より前にライトバックステージに達します。
命令の実行は , 1 サイクルあたり 1 命令の速度で行われます。
ただし , メモリウェイトを伴うロード / ストア命令 , 遅延スロットを持たない分岐命令 , 複数サイクル命令では ,
命令の実行に複数のサイクルが必要となります。また , 命令の供給が遅い場合も命令の実行速度が低下します。
4.4 32 ビット /16 ビットバスコンバータ
このコンバータは , 32 ビットの高速アクセスを実行する D バスと 16 ビットアクセスを行う R バスの間の
インタフェースを生成し , CPU から周辺機能へのデータアクセスを実現します。
CPU から 32 ビットアクセスが行われると , このコンバータによって , アクセスが R バスへの 2 つの 16 ビット
アクセスに変換されます。一部の周辺機能には , アクセス幅に制限があります。
4.5 ハーバード / プリンストンバスコンバータ
このコンバータでは , CPU の命令アクセスとデータアクセスの間のインタフェースが生成され , 外部バスとの
スムーズなインタフェースが実現されます。
CPU では , 命令バスとデータバスが独立したハーバードアーキテクチャが採用される一方で , 外部バスの制御
を行うバスコントローラには単一バスのプリンストンアーキテクチャが採用されています。このバスコンバー
タにより CPU の命令アクセスとデータアクセスに優先度が付けられ , バスコントローラへのアクセスの制御
が行われます。これにより , 外部バスへのアクセス順序が常に最適化されたものになります。
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99
第 4 章 CPU および制御部
4.6 命令概要
MB91460M シリーズ
4.6 命令概要
FR60 ファミリでは , 一般的な RISC の命令体系に加えて , 組込み用途用に最適化された論理演算 , ビット演算 ,
およびダイレクトアドレッシング命令がサポートされています。命令セットの一覧については , 付録を参照して
ください。各命令は 16 ビット長 ( 一部の命令は 32 ビット長または 48 ビット長 ) であるため , コンパクトなプ
ログラムコードを生成することができます。
命令セットは以下の機能グループに分けることができます。
■ 算術演算
このグループは , 標準の算術演算命令 ( 加算 , 減算 , および比較 ), およびシフト命令 ( 論理シフトおよび算術演
算シフト ) で構成されています。加算と減算については , 多ワード長演算で使用するキャリ付演算 , およびア
ドレス計算に便利なフラグ値を変化させない演算が可能です。
さらに , 32 ビット× 32 ビット , 16 ビット× 16 ビットの乗算命令 , および 32 ビット / 32 ビットのステップ除
算命令も含まれます。
また , レジスタに即値をセットする即値転送命令 , およびレジスタ間転送命令も備えています。
すべての算術演算命令は , CPU 内の汎用レジスタおよび乗除算レジスタを使用して演算されます。
■ ロードとストア
ロード / ストアとはメモリに対して読出しと書込みを行う命令のことです。また , チップ内の周辺機能 (I/O) へ
の読み書きにも使用されます。
ロードとストアはバイト , ハーフワード , およびワードの 3 種類のアクセス長で構成されています。一般的な
レジスタ間接のメモリアドレッシング以外にも , 一部の命令では , ディスプレースメント付きレジスタ間接や
レジスタインクリメント / デクリメント付きレジスタ間接のメモリアドレッシングが可能です。
■ 分岐
分岐とは , 分岐 , コール , 割込み , および復帰の命令のことです。分岐命令には , 遅延スロットを持つ命令と持
たない命令があります。分岐命令については , 「第 7 章分岐命令」を参照してください。
■ 論理演算およびビット演算
論理演算命令では , 汎用レジスタ間 , または汎用レジスタとメモリ ( および I/O) 間で AND, OR, EOR の論理演
算を行うことができます。ビット演算命令では , メモリ ( および I/O) のデータを直接操作することができます。
メモリアドレッシングは一般的なレジスタ間接です。
■ ダイレクトアドレッシング
ダイレクトアドレッシング命令は I/O と汎用レジスタ間 , または I/O とメモリ間のアクセスに使用する命令で
す。I/O のアドレスをレジスタ間接ではなく直接命令することによって , 高速かつ効率の高いアクセスが可能
になります。一部の命令では , レジスタインクリメント / デクリメント付きレジスタ間接のメモリアドレッシ
ングが可能です。
■ その他
PS レジスタ内のフラグ設定 , スタック操作 , 符号 / ゼロ拡張などを行う命令です。また , 高級言語対応の関数入
口 / 出口 , レジスタマルチロード / ストア命令も備えています。
100
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4.7 データ構造
MB91460M シリーズ
4.7 データ構造
FR60 には , 以下に示すように 2 つのデータ配置があります。
■ ビットオーダリング
FR60 では , ビットオーダリングとしてリトルエンディアンが採用されています。
図 4.7-1 ビットオーダリングのビット構造
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
bit
LSB
MSB
■ バイトオーダリング
FR60 では , バイトオーダリングとしてビッグエンディアンが採用されています。
図 4.7-2 バイトオーダリングのビット構造
MSB
bit31
メモリ
23
15
7
LSB
0
10101010 11001100 11111111 00010001
bit
7
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0
n 番地
10101010
(n+1) 番地
11001100
(n+2) 番地
11111111
(n+3) 番地
00010001
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101
第 4 章 CPU および制御部
4.8 ワードアライメント
MB91460M シリーズ
4.8 ワードアライメント
命令とデータにはバイトによりアクセスするため , 配置されるアドレスは命令長またはデータ幅によって異な
ります。
■ プログラムアクセス
FR60 のプログラムは , 2 で乗算したアドレスに配置する必要があります。
PC の bit0 は , 命令の実行に伴う PC の更新時にクリアされます。
(PC の bit0 が "0" になる可能性があるのは , 分岐先アドレスとして奇数番地が指定されている場合のみです。ただし , そ
の場合でもbit0は無効です。
命令は2で乗算したアドレスに配置する必要があるため, 奇数アドレスの例外はありません。
)
■ データアクセス
FR60 では , データアクセスを実行する場合 , そのデータ幅に応じて以下のようなアラインメントがアドレスに対して
行われます。
•ワードアクセス
：アドレスは "4" で乗算されます。( 最下位 2 ビットは強制的に "00" になります。)
•ハーフワードアクセス：アドレスは "2" で乗算されます。( 最下位ビットは強制的に "0" になります。)
：アドレスは "1" で乗算されます。
•バイトアクセス
ワードアクセスおよびハーフワードデータアクセス時, 実効アドレスの計算結果に対して一部のビットが強制的
に "0" になります。たとえば , @(R13,Ri) のアドレッシングモードの場合 , 加算前のレジスタは ( 最下位ビット
が 1 の場合も ) そのまま計算に使用され , 加算結果の下位ビットがマスクされます。計算前のレジスタがマスク
されるわけではありません。
【例】LD @(R13, R2), R0
R13
00002222H
R2
00000003H
+)
加算結果
アドレス端子
102
00002225H
00002224H
下位2ビットは強制的に
マスクされます。
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第 4 章 CPU および制御部
4.9 アドレッシング
MB91460M シリーズ
4.9 アドレッシング
アドレス空間は 32 ビットリニアです。
■ マップ
図 4.9-1 マップ
0000 0000H
バイトデータ
0000 0100H
ハーフワードデータ
ダイレクトアドレッシング領域
0000 0200H
ワードデータ
0000 0400H
000F FC00H
ベクタテーブル
000F FFFFH
FFFF FFFFH
FR60 の論理アドレス空間は 4G バイト (232 番地 ) あり , CPU はリニアにデータへのアクセスを行います。
■ ダイレクトアドレッシング領域
以下の領域が I/O に使用されます。
これらの領域はダイレクトアドレッシング領域と呼ばれ , 命令中で直接オペランドのアドレスを指定できます。
これらのダイレクト領域はアクセスするデータのサイズによって異なります。
• バイトアクセス
：000H ∼ 0FFH
•
ハーフワードアクセス：000H ∼ 1FFH
•
ワードアクセス
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：000H ∼ 3FFH
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103
第 4 章 CPU および制御部
4.9 アドレッシング
104
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第 5 章 CPU レジスタ
5.1 汎用レジスタ
MB91460M シリーズ
第5章
CPU レジスタ
5.1 汎用レジスタ
レジスタ R0 ∼ R15 は汎用レジスタです。これらのレジスタは , 各種演算におけるアキュムレータおよび
メモリアクセスのポインタとして使用されます。
図 5.1-1 汎用レジスタ
32ビット
[初期値]
R0
R1
...
...
...
...
R12
R13
R14
R15
AC
FP
SP
XXXX XXXXH
...
...
...
...
XXXX XXXXH
0000 0000H
16 個のレジスタのうち , 以下のレジスタは特別な用途に予約されています。
• R13：仮想アキュムレータ
• R14：フレームポインタ
• R15：スタックポインタ
R0 ∼ R14 の場合 , リセットによる初期値は不定です。R15 の場合 , リセットによる初期値は 00000000H
(SSP 値 ) です。
5.2 専用レジスタ
専用レジスタは , プログラムカウンタ (PC), プログラムステータス (PS), テーブルベースレジスタ (TBR), リ
ターンポインタ (RP), システムスタックポインタ (SSP), ユーザスタックポインタ (USP), 乗除算レジスタ
(MDH/MDL) から構成されます。
図 5.2-1 専用レジスタ
プログラムカウンタ
(PC)
プログラムステータス
(PS)
テーブルベースレジスタ
(TBR)
リターンポインタ
(RP)
⎯
ILM
⎯
SCR
CCR
システムスタックポインタ (SSP)
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ユーザスタックポインタ
(USP)
乗除算レジスタ
(MDH)
(MDL)
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105
第 5 章 CPU レジスタ
5.2 専用レジスタ
MB91460M シリーズ
5.2.1 PC: プログラムカウンタ
プログラムカウンタ (PC) は 32 ビットで構成されます。
図 5.2-2 プログラムカウンタ (PC) のレジスタ構成
[初期値]
0
bit 31
PC
XXXXXXXXH
プログラムカウンタ (PC) は現在の命令アドレスを示します。
命令が実行されるとプログラムカウンタ (PC) の bit0 はクリアされます。
5.2.2 プログラムステータス (PS)
プログラムステータス (PS) は , プログラム状態を保持するレジスタで , ILM と SCR, CCR の 3 つのパートに
分かれています。
未定義のビットはすべて予約ビットです。読出し時 , 常に "0" が読みだされます。
書込みは無効です。
プログラムステータス (PS) のレジスタ構成は , 以下のとおりです。
図 5.2-3 プログラムステータス (PS) のレジスタ構成
bit 31
20
16
10
87
SCR
ILM
0
CCR
■ コンディションコードレジスタ (CCR)
図 5.2-4 コンディションコードレジスタ (CCR) のレジスタ構成
bit
7
6
5
4
3
2
1
0
[初期値]
-
SV
S
I
N
Z
V
C
-000XXXXB
[bit6] SV: スーパバイザフラグ
CPU/MPU のスーパバイザモードを設定します。
SV
内容
0
ユーザモード
1
スーパバイザモード
リセットにより "0" にクリアされます。
INT#5 命令を実行することで , "1" にセットされます。ORCCR/ANDCCR による設定も可能です。INT#5 実行時の動作は ,
SVフラグがセットされることを除いて, 他のINT命令と同じです。詳細は「第 28 章 MPU / EDSU」を参照してください。
106
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第 5 章 CPU レジスタ
5.2 専用レジスタ
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[bit5] S：スタックフラグ
R15 として使用されるスタックポインタを指定します。
S
内容
0
R15 が SSP として使用されます。
EIT 発生時 , 自動的に "0" となります。
( ただし , スタックに退避される値はクリアされる前の値です。)
1
R15 が USP として使用されます。
リセットにより "0" にクリアされます。
R15 を USP として使用した後は , RETI 命令実行時は "0" に設定してください。
[bit4] I：割込み許可フラグ
ユーザ割込み要求の許可・禁止を制御します。
I
内容
0
ユーザ割込みを禁止。割込み命令実行時 , "0" にクリアされます。
( ただし , スタック退避される値はクリアされる前の値です。)
1
ユーザ割込みを許可。ユーザ割込み要求のマスク処理は , ILM の保持する値により制御さ
れます。
リセットにより "0" にクリアされます。
[bit3] N：ネガティブフラグ
演算結果を 2 の補数で表現された整数とみなした時の符号を示します。
N
内容
0
演算結果が正の値であったことを示します。
1
演算結果が負の値であったことを示します。
[bit2] Z：ゼロフラグ
演算結果が "0" であったかどうかを示します。
Z
内容
0
演算結果が "0" 以外であったことを示します。
1
演算結果が "0" であったことを示します。
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107
第 5 章 CPU レジスタ
5.2 専用レジスタ
MB91460M シリーズ
[bit1] V：オーバフローフラグ
演算に用いたオペランドを 2 の補数で表現される整数であるとみなし , 演算の結果 , オーバフローが生じたかどうかを
示します。
V
内容
0
演算の結果 , オーバフローは生じていないことを示します。
1
演算の結果 , オーバフローが生じたことを示します。
[bit0] C：キャリフラグ
演算により , 最上位ビットからのキャリまたは , ボローが発生したかどうかを示します。
C
108
内容
0
キャリもボローも発生していないことを示します。
1
キャリまたはボローが発生したことを示します。
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第 5 章 CPU レジスタ
5.2 専用レジスタ
MB91460M シリーズ
■ システムコンディションコードレジスタ (SCR)
図 5.2-5 システムコンディションコードレジスタ (SCR) のレジスタ構成
bit 10
9
D1 D0
8
[初期値]
T
XX0B
本項では , システムコンディションコードレジスタ (SCR) の各ビット構成を示します。
[bit10, bit9] D1, D0 : ステップ除算用フラグ
D1 および D0 ビットはステップ除算実行時の中間データを保持します。
除算処理の実行途中は , 変更しないでください。ステップ除算実行途中にほかの処理を行う場合は , PS レジスタの値を
退避・復帰することによりステップ除算の再開が保証されます。
リセットによる初期状態は不定です。
DIV0S 命令の実行により被除数と除数を参照して設定されます。
DIV0U 命令の実行により , 強制的にクリアされます。
[bit8] T : ステップトレーストラップフラグ
ステップトレーストラップを有効にするかどうかを指定するフラグです。
T
内容
0
ステップトレーストラップ無効
1
ステップトレーストラップ有効
このとき , ユーザ割込みがすべて割込み禁止となります。
リセットにより "0" に初期化されます。
ステップトレーストラップの機能はエミュレータが使用します。エミュレータ使用時 , ユーザプログラム中で使用する
ことはできません。
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第 5 章 CPU レジスタ
5.2 専用レジスタ
MB91460M シリーズ
■ 割込みレベルマスクレジスタ (ILM)
図 5.2-6 割込みレベルマスクレジスタ (ILM) のレジスタ構成
bit
20
19
18
17
16
[初期値]
ILM4 ILM3 ILM2 ILM1 ILM0
01111B
割込みレベルマスク値を保持するレジスタで , この割込みレベルマスクレジスタ (ILM) の保持する値が
レベルマスクとして使用されます。
CPU に入力される割込み要求の中で , 対応する割込みレベルが , この割込みレベルマスクレジスタ (ILM) で示
されるレベルよりも強い場合にのみ割込み要求が受け付けられます。
レベル値は , 0 (00000B) が最強で , 31 (11111B) が最弱です。
プログラムから設定可能な値には制限があります。
元の値が 16 ∼ 31 の時：
新たな値として設定できるのは 16 ∼ 31 です。0 ∼ 15 を設定する命令を実行すると , ( 指定した値＋ 16) という値が転
送されます。
元の値が 0 ∼ 15 の時：
0 ∼ 31 の任意の値が設定可能です。
リセットにより , 15 (01111B) に初期化されます。
■ 注意 :PC レジスタ
一部のコマンドで PS レジスタを先行処理しているため , 以下の例外動作 ((1) および (2)) によって , デバッガの使用時
に割込み処理ルーチンでブレークしたり , PS フラグの表示データが更新されることがあります。
いずれの場合も , 復帰後に正しく再処理を行うように設計されているため , EIT 前後の動作では仕様どおりの処理が行
われます。
• DIV0U/DIV0S 命令の直前に以下のことが行われた場合 :
• ユーザ割込みが行われた場合
• ステップ実行が行われた場合
• データイベントまたはエミュレータメニューにおいてブレークした場合
このような場合は , 以下の動作が行われる場合があります。
1. D0 または D1 フラグが先行して更新されます。
2. EIT 処理ルーチン ( ユーザ割込みまたはエミュレータ ) が実行されます。
3. EIT から復帰した後 , DIV0U/DIV0S 命令が実行され , D0 または D1 フラグが 1 と同じ値に更新されます。
• ユーザ割込みによる割込みが発生している状態で , 割込みを許可するために ORCCR, STILM, MOV Ri, また
は PS の各命令が実行されると , 以下の動作が行われます。
1. PS レジスタが先行して更新されます。
2. EIT 処理ルーチン ( ユーザ割込み ) が実行されます。
3. EIT から復帰した後 , 上記の命令が実行され , PS レジスタが 1 と同じ値に更新されます。
注意 : EIT については「第 6 章 EIT：例外 , 割込み , トラップ」を参照してください。
110
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第 5 章 CPU レジスタ
5.2 専用レジスタ
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5.2.3 テーブルベースレジスタ (TBR)
テーブルベースレジスタ (TBR) は 32 ビットで構成されます。
図 5.2-7 テーブルベースレジスタ (TBR) のレジスタ構成
bit 31
0
TBR
[初期値]
000FFC00H
テーブルベースレジスタで , EIT 処理の際に使用されるベクタテーブルの先頭アドレスを保持します。
ベクターアドレスは , TBR および EIT 各々で規定されたオフセット値を加えて生成されます。
5.2.4 リターンポインタ (RP)
リターンポインタ (RP) は 32 ビットで構成されます。
図 5.2-8 リターンポインタ (RP) のレジスタ構成
bit 31
[初期値]
0
RP
XXXXXXXXH
リターンポインタで , サブルーチンから復帰するアドレスを保持します。
CALL 命令実行時 , PC の値がこの RP に転送されます。
RET 命令実行時 , RP の内容が PC に転送されます。
5.2.5 システムスタックポインタ (SSP)
システムスタックポインタ (SSP) は EIT 受信ポインタや復帰処理のデータ格納 / 復帰用スタックポインタとして使用し
ます。
システムスタックポインタ (SSP) は 32 ビットで構成されます。
図 5.2-9 システムスタックポインタ (SSP) のレジスタ構成
0
bit 31
SSP
[初期値]
00000000H
S フラグが "0" のとき , R15 として機能します。
SSP は明示的に指定することも可能です。
また , EIT 発生時に , PS と PC を退避するスタックを指定するスタックポインタとしても使用されます。
EIT 処理時 , 本ポインタは , 値を "8" 減算し , EIT 処理より復帰する際 RETI 命令を実行することで値を "8" 加算します。
CCR 内の S フラグが 0 の時 , SSP は , 汎用レジスタ R15 として機能します。
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111
第 5 章 CPU レジスタ
5.2 専用レジスタ
MB91460M シリーズ
5.2.6 ユーザスタックポインタ (USP)
ユーザスタックポインタ (USP) は 32 ビットで構成されます。
図 5.2-10 ユーザスタックポインタ (USP) のレジスタ構成
bit 31
0
USP
[初期値]
00000000H
S フラグが "1" のとき , R15 として機能します。
USP は明示的に指定することも可能です。
RETI 命令で使用することはできません。
このポインタはシステムスタックポインタ (SSP) で示す PC や PS のアドレスを格納 / 復帰します。命令実行後は , SSP
に示したアドレスに PC が , (SSP ＋ 4) に示したアドレス PS が格納されます。
図 5.2-11 割込みスタック
[命令実行前]
[例]
80000000H
SSP
[命令実行後]
SSP
7FFFFFF8H
Memory
80000000H
7FFFFFFCH
7FFFFFF8H
80000000H
7FFFFFFCH
7FFFFFF8H
PS
PC
5.2.7 乗除算レジスタ (Multiply & Divided register)
乗除算レジスタ (MDH/MDL) は 32 ビットで構成されます。
図 5.2-12 乗除算レジスタ (Multiply & Devided register) のレジスタ構成
bit 31
0
MDH
MDL
乗除算用のレジスタで , 各々 32 ビット長です。
リセットによる初期値は不定です。
乗算実行時：
32 ビット× 32 ビットの乗算のとき , 64 ビット長の演算結果は , 以下の配置で乗除算結果格納レジスタに格納されます。
MDH .. 上位 32 ビット
MDL... 下位 32 ビット
16 ビット× 16 ビットの乗算のときは , 以下のように結果が格納されます。
MDH .. 不定
MDL... 結果 32 ビット
除算実行時：
計算開始時 , 被除数を MDL に格納します。
DIV0S/DIV0U, DIV1, DIV2, DIV3, DIV4S 命令の実行により除算を計算すると , 結果が MDL と MDH に格納されます。
MDH .. 剰余
MDL... 商
112
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第 6 章 EIT：例外 , 割込み , トラップ
6.1 概要
MB91460M シリーズ
第6章
EIT：例外 , 割込み , トラップ
6.1 概要
EIT とは , イベントが現在のプログラムに割り込んでほかのプログラムを実行することです。EIT は , 例外
(Exception), 割込み (Interrupt), トラップ (Trap) を意味します。
• 例外とは
アクティブなコンテキストに関連して生成されるイベント。例外をトリガした命令に戻ります。
• 割込みとは
アクティブなコンテキストに関係なく生成されるイベント。割込みは , ハードウェアによってトリガされます。
• トラップとは
アクティブなコンテキストに関連して生成されるイベント。システムコールのようにプログラムで指示されるトラップ
もあります。トラップをトリガした命令の次の命令に戻ります。
6.2 特長
• 多重割込みのサポート
• 割込みのレベルマスク機能 ( ユーザは 15 レベルを使用可能 )
• トラップ命令 (INT)
• エミュレータ起動用 EIT ( ハードウェア / ソフトウェア )
6.3 EIT 要因
• リセット
• ユーザ割込み ( 周辺機能と外部割込み )
• 遅延割込み
• 未定義命令例外
• トラップ命令 (INT)
• トラップ命令 (INTE)
•
•
•
•
ステップトレーストラップ
コプロセッサ不在トラップ
コプロセッサエラートラップ
CPU スーパバイザモード
• メモリ保護違反
6.4 EIT からの復帰
EIT から復帰するには , RETI 命令を使用します。
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第 6 章 EIT：例外 , 割込み , トラップ
6.5 EIT の割込みレベル
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6.5 EIT の割込みレベル
割込みレベルは 0 ∼ 31 で , 5 ビットで管理されます。
表 6.5-1 EIT の割込みレベル
レベル
意味
2進
10 進
00000
...
...
00011
0
...
...
3
( システム予約 )
...
...
( システム予約 )
00100
4
INTE 命令
ステップトレーストラップ
00101
...
...
01110
5
...
...
14
( システム予約 )
...
...
( システム予約 )
01111
15
NMI ( ユーザ )
10000
10001
...
...
11110
11111
16
17
...
...
30
31
割込み
割込み
...
...
割込み
N/A
備考
ILM の元の値が 16 ∼ 31 の場合 , これらの値を
プログラムで ILM に設定することはできません。
ILM が設定されている場合 , ユーザ割込みは禁止さ
れます。
ICR が設定されている場合 , 割込みは禁止されます。
16 ∼ 31 のレベルのみ操作可能です。
未定義命令例外 , コプロセッサ不在トラップ , コプロセッサエラートラップ , INT 命令は , 割込みレベルの
影響を受けません。また , ILM は割込みレベルによって変更されません。
6.6 EIT ベクタテーブル
EIT ベクタテーブルについては , 「3.3 割込みベクタ表」の章を参照してください。
EIT のベクタは , テーブルベースレジスタ [TBR] が示すアドレスから 1K バイトの領域にあります。
そのサイズは , 1 ベクタにつき 4 バイトです。ベクタ番号 / ベクタアドレス / トリガについては , 「3.3 割込み
ベクタ表」を参照してください。
アドレス演算は以下のとおりです。
ベクタアドレス = [TBR] ＋オフセット値 = [TBR] ＋ {03FCH − 4 ×ベクタ番号 }
加算結果の下位 2 ビットは , 常に "00" として扱われます。
000FFC00H ∼ 000FFFFFH の領域は , リセットによるベクタテーブルの初期値です。
TBR 値を書き換える場合 , モードベクタおよびリセットベクタでは常に 000FFFF8H, 000FFFFCH の固定
アドレスが使用されます。
114
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第 6 章 EIT：例外 , 割込み , トラップ
6.7 多重 EIT 処理
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6.7 多重 EIT 処理
複数の EIT が同時に発生した場合 , CPU では , 1 つの EIT を選択して受理し , EIT シーケンスを実行した後 , 再
び EIT を検出するという動作が繰り返されます。EIT の検出時に受理する EIT がない場合 , CPU では最後に受
理した EIT ハンドラの命令が実行されます。そのため , 複数の EIT が同時に発生した場合 , 各 EIT ハンドラの
実行順序は , 次の 2 つのパラメータにより決定されます。
■ EIT 要因受理の優先度
EIT 要因受理の優先度とは , PC を更新するために PS および PC を退避し , 必要に応じてほかの要因をマスクす
ることにより実行する EIT 要因を選択する順序を意味します。
EIT は , 必ずしも先入れ先出しハンドラを意味するわけではありません。
表 6.7-1 EIT 要因受理の優先度とほかの要因のマスク
EIT
EIT 要因受理の優先順位
ほかの EIT 要因のマスク
1
リセット
すべての EIT がクリアされます。
2
命令ブレーク
ほかの EIT がキャンセルされます (ILM = 4) 。
3
INTE 命令
ほかの EIT がキャンセルされます (ILM = 4) 。
4
未定義命令例外
ほかの EIT がキャンセルされます (I フラグ = 0) 。
5
INT 命令 / コプロセッサ例外
I フラグ = 0
6
メモリ保護違反
I フラグ = 0
7
ユーザ割込み
ILM = 受け入れられた INT のレベル
8
NMI ( ユーザ )
ILM = 15
9
NMI ( エミュレータ )
ほかの EIT がキャンセルされます (ILM = 4) 。
10
ステップトレーストラップ
ほかの EIT がキャンセルされます (ILM = 4) 。
11
オペランドブレーク
ほかの EIT がキャンセルされます (ILM = 4) 。
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115
第 6 章 EIT：例外 , 割込み , トラップ
6.7 多重 EIT 処理
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■ 受理時のほかの要因のマスク方法
EIT 要因の受理時にほかのトリガのマスク処理を考慮する場合 , 同時に発生した複数の EIT 要因の各ハンドラの
実行順序は以下のとおりです。
表 6.7-2 EIT ハンドラの実行順序
EIT
ハンドラ実行の優先順位
ほかの EIT のマスク
1
リセット
すべての EIT がクリアされます。
2
未定義命令例外
ほかの EIT がキャンセルされます
(I フラグ = 0) 。
3
命令ブレーク
ほかの EIT がキャンセルされます (ILM = 4) 。
4
INTE 命令
ほかの EIT がキャンセルされます (ILM = 4) 。
5
NMI ( エミュレータ )
ほかの EIT がキャンセルされます (ILM = 4) 。
6
ステップトレーストラップ
ほかの EIT がキャンセルされます (ILM = 4) 。
7
オペランドブレーク
ほかの EIT がキャンセルされます (ILM = 4) 。
8
NMI ( ユーザ )
ILM = 15
9
メモリ保護違反
I フラグ = 0
10
INT 命令 / コプロセッサ例外
I フラグ = 0
11
ユーザ割込み
ILM = 受け入れられた INT のレベル
図 6.7-1 複数の EIT 処理
NMIハンドラ
メインルーチン
INT命令
ハンドラ
優先順位
（1）最初の実行
ユーザ割込み
ハンドラ
（高）NMIの生成
（2）2回目の実行
（中）INT命令の実行
（低）ユーザ割込みの実行
（3）3回目の実行
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第 6 章 EIT：例外 , 割込み , トラップ
6.8 動作説明
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6.8 動作説明
以下のセクションでは , ソース「PC」は各 EIT 要因を検出した命令アドレスを意味することに注意して
ください。
同様に , 「次の命令のアドレス」は , EIT を検出した命令に基づいて以下のアドレスを意味します。
• LDI が 32 の場合：PC ＋ 6
• LDI が 20 で , それが COPOP, COPLD, COPST, または COPSV の場合：PC ＋ 4
• その他の命令の場合：PC ＋ 2
6.8.1 ユーザ割込みの動作
ユーザ割込み要求が発生した場合は , その要求を受理するかどうかが以下の順序で決定されます。
■ 割込み要求を受理するかどうかの決定方法
1. 同時に発生した割込み要求のレベルを比較して , 最高の優先度 ( 最小の数値 ) を保持する割込みを選択しま
す。
比較するレベルについては , マスク可能割込みに対応する ICR に保持される値が使用されます。
2. 同じ優先度を持つ割込み要求が複数発生した場合は , 最も早い割込み番号を持つ割込み要求を選択します。
3. 「割込みレベル>
「割込みレベル < レベ
= レベルマスク値」の場合 , 割込み要求は受理されずにマスクされます。
ルマスク値」の場合は , 手順 4 に進みます。
4. 選択した割込み要求がマスク可能割込みの場合 , I フラグが "0" であればその割込み要求が受理されずにマ
スクされ , I フラグが "1" であれば手順 5 に進みます。
5. 上記の条件が満たされた場合は , 命令処理の間に割込み要求が受理されます。
EIT 要求の検出時にユーザ割込み要求が受理された場合 , CPU は , 受理した割込み要求の割込み番号に従って
以下のように動作します。
■ 動作説明
1. プログラムステータス (PS) の内容がシステムスタックに保存されます。
2. 次の命令のアドレスがシステムスタックに保存されます。
3. システムスタックポインタ (SSP) の値が 8 減らされます。
4. 受け付けた割込みの値 ( レベル ) が ILM に格納されます。
5. プログラムステータス (PS) のコンディションコードレジスタ (CCR) の S フラグに "0" が書き込まれます。
6. 受理した割込みのベクタアドレスがプログラムカウンタ (PC) に格納されます。
割込みシーケンス後 , メインプログラムハンドラの命令が実行される前に , EIT が再び確認されます。この時点で
受理可能な EIT が発生している場合 , CPU は EIT 処理シーケンスに進みます。
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117
第 6 章 EIT：例外 , 割込み , トラップ
6.8 動作説明
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6.8.2 INT 命令の動作
INT 番号 u8 命令は以下のように動作します。
u8 で指定されたベクタの割込みハンドラに分岐します。
■ 動作説明
1. プログラムステータス (PS) の内容がシステムスタックに保存されます。
2. 次の命令のアドレスがシステムスタックに保存されます。
3. システムスタックポインタ (SSP) の値が 8 減らされます。
4. プログラムステータス (PS) のコンディションコードレジスタ (CCR) の I フラグに "0" が書き込まれます。
5. プログラムステータス (PS) のコンディションコードレジスタ (CCR) の S フラグに "0" が書き込まれます。
6. 値 "TBR ＋ 3FCH − 4 × u8" がプログラムカウンタ (PC) に格納されます。
6.8.3 INTE 命令の動作
INTE 命令は以下のように動作します。
ベクタ番号 9 のベクタ割込みハンドラに分岐します。
■ 動作説明
1. プログラムステータス (PS) の内容がシステムスタックに保存されます。
2. 次の命令のアドレスがシステムスタックに保存されます。
3. システムスタックポインタ (SSP) の値が 8 減らされます。
4. 値 ( レベル ) "4" が ILM に格納されます。
5. プログラムステータス (PS) のコンディションコードレジスタ (CCR) の S フラグに "0" が書き込まれます。
6. 値 "TBR ＋ 3D8H" がプログラムカウンタ (PC) に格納されます。
ステップの実行中 , INTE による EIT の発生はありません。
INTE 命令はエミュレータによるデバッグ用に使用されるため , これを使用しないでください。
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第 6 章 EIT：例外 , 割込み , トラップ
6.8 動作説明
MB91460M シリーズ
6.8.4 ステップトレーストラップの動作
PS 内の SCR で T フラグを設定し , ステップトレーストラップ機能を許可した場合 , 命令を実行するたびに
ステップトレーストラップが発生します。
■ ステップトレーストラップの検出の条件
T フラグ = 1
命令が遅延分岐コマンド以外
INTE 命令以外の命令またはステップトレーストラップ処理ルーチンの実行中
上記の条件が満たされた場合は , 命令動作の間で中断します。
■ 動作説明
1. プログラムステータス (PS) の内容がシステムスタックに保存されます。
2. 次の命令のアドレスがシステムスタックに保存されます。
3. システムスタックポインタ (SSP) の値が 8 減らされます。
4. 値 ( レベル ) "4" が ILM に格納されます。
5. プログラムステータス (PS) のコンディションコードレジスタ (CCR) の S フラグに "0" が書き込まれます。
6. 値 "TBR ＋ 3CCH" がプログラムカウンタ (PC) に格納されます。
T フラグを設定してステップトレーストラップを許可した場合は , ユーザ割込みが禁止されます。
また , INTE 命令による EIT の発生がなくなります。
FR60 では , T フラグを設定した命令の次の命令からトラップが発生します。
6.8.5 未定義命令例外の動作
命令のデコード時に未定義命令が検出された場合は , 未定義命令例外が発生します。
■ 未定義命令例外の検出条件
• 命令のデコード時に未定義命令が検出された。
• 遅延スロット外にある ( 遅延分岐命令の直後の命令ではない ) 。
上記条件が満たされた場合は , 未定義命令例外が発生します。
■ 動作説明
1. プログラムステータス (PS) の内容がシステムスタックに保存されます。
2. 未定義命令例外の原因となった命令のアドレスが , システムスタックに保存されます。
3. システムスタックポインタ (SSP) の値が 8 減らされます。
4. プログラムステータス (PS) のコンディションコードレジスタ (CCR) の S フラグに "0" が書き込まれます。
5. 値 "TBR ＋ 3C4H" がプログラムカウンタ (PC) に格納されます。
未定義命令例外を検出した命令のアドレスが PC として保存されます。
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119
第 6 章 EIT：例外 , 割込み , トラップ
6.9 注意事項
MB91460M シリーズ
6.8.6 コプロセッサ不在トラップ
実装していないコプロセッサに対してコプロセッサ命令を実行した場合は , コプロセッサ不在トラップが発生
します。
■ 動作説明
1. プログラムステータス (PS) の内容がシステムスタックに保存されます。
2. 未定義命令例外の原因となった命令のアドレスが , システムスタックに保存されます。
3. システムスタックポインタ (SSP) の値が 8 減らされます。
4. プログラムステータス (PS) のコンディションコードレジスタ (CCR) の S フラグに "0" が書き込まれます。
5. 値 "TBR ＋ 3E0H" がプログラムカウンタ (PC) に格納されます。
6.8.7 コプロセッサエラートラップ
コプロセッサの使用中にエラーが発生した場合は , 次にそのコプロセッサを操作するコプロセッサ命令を実行
したときに , コプロセッサエラートラップが発生します。
■ 動作説明
1. プログラムステータス (PS) の内容がシステムスタックに保存されます。
2. 未定義命令例外の原因となった命令のアドレスが , システムスタックに保存されます。
3. システムスタックポインタ (SSP) の値が 8 減らされます。
4. プログラムステータス (PS) のコンディションコードレジスタ (CCR) の S フラグに "0" が書き込まれます。
5. 値 "TBR ＋ 3DCH" がプログラムカウンタ (PC) に格納されます。
6.8.8 RETI 命令の動作
RETI 命令は , EIT 処理ルーチンから復帰する命令です。
■ 動作説明
1. (R15) * で示されるスタックからプログラムカウンタ (PC) にデータをロードします。
2. R15 ＋ 4 をインクリメントし , R15 に格納します。
3. (R15) * で示されるスタックからプログラムステータス (PS) にデータをロードします。
4. R15 ＋ 4 をインクリメントし , R15 に格納します。
RETI 命令は , S フラグを "0" にして実行する必要があります。
6.9 注意事項
• INTE 命令はデバッグサポートユニット (DSU) に使用されるため , アプリケーションではこれを使用しない
でください。
• 分岐命令の遅延スロットは , EIT に対して制限があります。
「第 7 章分岐命令」を参照してください。
120
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第 7 章分岐命令
7.1 遅延スロット付き分岐命令
MB91460M シリーズ
第7章
分岐命令
FR60 では , 分岐命令に対して遅延スロット付きの動作および遅延スロットなしの動作を指定
できます。
7.1 遅延スロット付き分岐命令
• 遅延スロット付き分岐命令
JMP:D @Ri
CALL:D label12
CALL:D @Ri
RET:D
BRA:D label9
BNO:D label9
BEQ:D
BNE:D label9
BC:D label9
BNC:D label9
BN:D
label9
BP:D
BV:D label9
BNV:D label9
BLT:D
label9
BGE:D label9
BLE:D label9
BGT:D label9
BLS:D
label9
BHI:D label9
label9
label9
7.2 遅延スロット付き分岐命令の動作
遅延スロット付きの動作では , 分岐先の命令を実行する前に , 分岐命令の直後のアドレス ( 遅延スロットとよ
びます ) にある命令が実行されてから分岐します。
分岐動作の前に遅延スロットの命令が実行されるため , 見かけ上の実行速度が 1 サイクルとなります。その代
わり , 遅延スロットに有効な命令がない場合は , NOP 命令を置く必要があります。
• 例
命令の順序
ADD
R1,
R2 ;
BRA:D LABEL
; 分岐命令
MOV
R2,
R3 ; 遅延スロット…分岐前に実行
...
LABEL: ST
R3,
@R4 ; 分岐先の命令
;
条件分岐命令では, 分岐パラメータが承認されるかどうかに関係なく, 遅延スロットにある命令が実行されます。
遅延分岐命令では , 一部の命令の実行順序が反転するように見えますが , これは PC の更新処理にのみ適用さ
れます。その他の動作 ( レジスタの更新 / 参照 ) は記述された順序で実行されます。
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第 7 章分岐命令
7.3 実行例 ( 遅延スロット付き )
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7.3 実行例 ( 遅延スロット付き )
7.3.1 JMP:D @Ri / CALL:D @Ri 命令
JMP:D @Ri / CALL:D @Ri 命令で参照される Ri は , 遅延スロット内の命令により Ri が更新された場合も変化
しません。
• 例
LDI:32
JMP:D
LDI:8
...
#Label,
@R0
#0,
R0
R0
; Labelに分岐
; 分岐先アドレスの影響を受けない
7.3.2 RET:D 命令
RET:D 命令で参照される RP は , 遅延スロット内の命令により RP が更新された場合も変化しません。
• 例
RET:D
MOV
...
R8,
RP
; RPで前に指定したアドレスに分岐
; 復帰操作の影響を受けない
7.3.3 BC:D rel 命令
BC:D rel 命令で参照されるフラグも , 遅延スロット内の命令の影響を受けません。
• 例
ADD
#1,
R0
BC:D
Overflow
AND CCR #0
...
; フラグの変更
; 上記命令の実行結果に従って分岐
; このフラグ更新は上記分岐命令で参照されない
7.3.4 CALL:D 命令
CALL:D 命令の遅延スロット内の命令を使用して RP が参照される場合 , CALL:D 命令により更新されたデータ
が読み出されます
• 例
CALL:D Label
MOV
RP,
...
122
R0
; RPの更新により分岐
; 上記CALL: Dの実行結果に基づいてRPを転送
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第 7 章分岐命令
7.4 遅延スロット付き分岐命令の制限事項
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7.4 遅延スロット付き分岐命令の制限事項
7.4.1 遅延スロットで使用可能な命令
遅延スロット内で実行できるのは , 以下の要件を満たす命令のみです。
• 1 サイクル命令
• 非分岐命令
• 順序が変化した場合でも動作に影響しない命令
"1 サイクル命令 " とは , 命令一覧表中でサイクル数の欄が "1", "a", "b", "c", または "d" と記載された命令です。
7.4.2 ステップトレーストラップ
遅延スロット付き分岐命令の実行と遅延スロットの間では , ステップトレーストラップは発生しません。
7.4.3 割込み
遅延スロット付き分岐命令の実行と遅延スロットの間では , 割込みを受け付けられません。
7.4.4 未定義命令例外
遅延スロットに未定義命令が存在する場合 , 未定義命令例外は発生しません。この場合 , 未定義命令は NOP 命
令として動作します。
7.5 遅延スロットなし分岐命令
• 遅延スロットなし分岐命令
JMP @Ri
CALL label12
CALL @Ri
RET
BRA label9
BNO label9
BEQ label9
BNE label9
BC label9
BNC label9
BN
BP
BV label9
BNV label9
BLT label9
BGE label9
BLE label9
BGT label9
BLS label9
BHI label9
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第 7 章分岐命令
7.6 遅延スロットなし分岐命令の動作
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7.6 遅延スロットなし分岐命令の動作
遅延スロットなしの動作では , 命令が並びの順に実行されます。分岐命令の次のアドレスにある命令が分岐前に
実行されることはありません。
• 例
命令の順序
ADD
R1,
R2 ;
BRA:D LABEL
; 分岐命令 (遅延スロットなし)
MOV
R2,
R3 ; 実行されない
...
LABEL: ST
R3,
@R4 ; 分岐先の命令
;
遅延スロットなしの分岐命令の実行サイクル数は , 分岐する場合は 2 サイクル , 分岐しない場合は 1 サイクル
となります。
適切な命令を入れることができないために NOP が記述される遅延スロット付き分岐命令とは異なり , 遅延ス
ロットなし分岐命令は , 命令コード効率を上げることができます。
遅延スロットに有効な命令を設定できる場合は , 遅延スロット付きの動作を選択します。設定できない場合は ,
遅延スロットなしの動作を選択します。この選択により , FR60 は実行速度とコード効率の両方を満足させる
ことができます。
124
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第 8 章デバイス状態遷移
8.1 概要
MB91460M シリーズ
第8章
デバイス状態遷移
8.1 概要
MB91460M シリーズには , 基本的に以下に示すデバイス状態およびフローがあります。
詳細は , 「8.3 状態遷移図」を参照してください。
図 8.1-1 状態遷移
パワーオン
ウォッチドッグリセット
INITX-端子入力
設定初期化リセット
発振安定待ちリセット
動作初期化リセット
ソフトウェアリセット命令
発振安定待ちRUN
RUN
割込み要求
ストップ
割込み要求
スリープ
8.2 特長
■ デバイス状態
• RUN ( 通常動作 ) ：プログラムが実行されている状態です。
• スリープ：プログラムが停止している状態です ( 周辺回路は動作しています ) 。
• ストップ：デバイスが停止している状態です。
• 発振安定待ち RUN：ストップ状態から RUN 状態に復帰する状態です ( クロック発振が安定するまで待機し
ます ) 。
• 発振安定待ちリセット：INIT 後にクロック発振が安定するまで待機している状態です。
• 動作初期化リセット (RST) ：プログラムが初期化されている状態です。
• 設定初期化リセット (INIT) ：すべての設定が初期化されている状態です。
■ スタンバイモード ( 低消費電力モード )
上記のスリープおよびストップはスタンバイモードです。
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125
第 8 章デバイス状態遷移
8.3 状態遷移図
MB91460M シリーズ
8.3 状態遷移図
このセクションでは , 状態遷移について説明します。
図 8.3-1 MB91460M シリーズの状態遷移
1. INITX端子=0(INIT)
2. INITX端子=1(INIT解除)
3. 発振安定待ち終了
4. リセット解除(RST)
5. ソフトウェアリセット
6. スリープ遷移(命令書込み)
7. ストップ遷移(命令書込み)
8. シャットダウン遷移(SHDE.SDENB=1)
9. 割込み(クロック発振時)
10. 割込み(クロック停止時)
11. ウォッチドッグリセット(INIT)
(ハードウェアwも含む)
12. レギュレータ安定待ち終了
13. サブクロックモード遷移
14. メインクロックモード遷移
パワーオン
シャットダウン領域
遷移要求の優先順位
最強設定初期化リセット(INIT)
発振安定待ち終了
動作初期化リセット(RST)
シャットダウン遷移
割込み要求
ストップ遷移
最弱スリープ遷移
パワーオン
シャットダウン領域
＆
電源保持領域
1
12
設定初期化
(INIT)
2
1 or 10
1
発振安定待ち
リセット
シャットダウン
3
8
1
プログラムリセット
(RST)
メインストップ
10
9
4
7
1
3
発振安定待ち
RUN
1
5
1
メインRUN
11
6
13
9
1
1
メインスリープ
サブスリープ
9
6
1
3
発振安定待ち
RUN
10
9
サブストップ
1
サブRUN
7
1
14
11
5
14
プログラムリセット
(RST)
8
126
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第 8 章デバイス状態遷移
8.3 状態遷移図
MB91460M シリーズ
8.3.1 RUN ( 通常動作 )
プログラムが実行され , すべてのクロックおよびすべての回路が有効な状態です。
この状態には , 状態遷移のさまざまなパスがあります。ただし , 同期リセットモードが選択されている場合は ,
一部の要求の状態遷移動作が通常リセットモードとは異なります。詳細は , 「第 9 章リセット」を参照して
ください。
8.3.2 スリープ
CPU のプログラム実行のみ停止し , 周辺回路は動作している状態です。内蔵メモリおよび内部 / 外部バスは ,
DMAコントローラで要求されない限り停止しています。ソフトウェアで設定することで, この状態になります。
•
有効な割込み要求が生成されると , スリープ状態が解除され , RUN モード ( 通常動作 ) になります。
•
外部 INITX 端子で設定初期化リセット要求が生成されると , 設定初期化リセット状態 (INIT) になります。
• 動作初期化リセット要求 ( 外部 RSTX またはソフトウェアリセット ) が生成されると , 動作初期化リセット状
態 (RST) になります。
8.3.3 ストップ
すべての内部回路が停止し , すべての内部クロックおよび PLL が停止します。関連レジスタを設定すると , メ
イン / サブ発振および RC 発振 ( リアルタイムクロック (RTC) に接続可能 ) を停止できます。ソフトウェアで
設定することで , この状態になります。
また , 関連レジスタを設定すると , 外部端子をハイインピーダンスにすることができます。
•
特定の有効な割込み ( クロックを必要としない ) 要求 , 動作許可されている発振タイマ割込み要求 , または
メインクロック発振安定タイマ割込み要求が生成されると , 発振安定待ち RUN 状態になります。
•
外部 INITX 端子で設定初期化リセット要求が生成されると , 設定初期化リセット状態 (INIT) になります。
•
動作初期化リセット要求 ( 外部 RSTX またはソフトウェアリセット ) が生成されると , 動作初期化リセット
状態 (RST) になります。
発振禁止の制御ビット (STCR レジスタの OSCDx) が禁止に設定されている場合は , ストップモードでリアル
タイムクロック (RTC) にメインまたはサブ発振クロックを供給できます。
発振許可の制御ビット (CSVCR レジスタの RCE) が禁止に設定されている場合は , ストップモードでリアルタ
イムクロック (RTC) に RC 発振クロックを供給できます。
8.3.4 発振安定待ち RUN
クロック発生制御部 ( タイムベースカウンタおよびデバイス状態制御部 ) を除くすべての内部回路が停止します。
すべての内部クロックが停止しますが , 発振回路および有効なメイン PLL は動作しています。ストップからの復
帰後に , 自動的にこの状態になります。
•
ストップによる外部端子のハイインピーダンス制御が解除されます。
•
設定された発振安定待ち時間が経過すると , RUN ( 通常動作 ) 状態になります。
•
外部 INITX 端子で設定初期化リセット要求が生成されると , 設定初期化リセット状態 (INIT) になります。
•
動作初期化リセット要求 ( 外部 RSTX またはソフトウェアリセット ) が生成されると , 動作初期化リセット
状態 (RST) になります。
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127
第 8 章デバイス状態遷移
8.3 状態遷移図
MB91460M シリーズ
8.3.5 発振安定待ちリセット
デバイスが停止している状態です。設定初期化リセット (INIT) によってこの状態になります。
クロック発生制御部 (タイムベースカウンタおよびデバイス状態制御部) を除くすべての内部回路が停止します。
すべての内部クロックが停止しますが , 発振回路およびメイン PLL ( 有効な場合 ) は動作しています。
•
ストップによる外部端子のハイインピーダンス制御が解除されます。
•
内部回路では , この状態は動作初期化リセット (RST) を出力します。
•
設定された発振安定待ち時間が経過すると , 発振安定待ちリセット状態になります。
•
外部 INITX 端子で設定初期化リセット要求が生成されると , 設定初期化リセット状態 (INIT) になります。
•
発振安定待ち時間については , 「第 18 章タイムベースタイマ」を参照してください。
8.3.6 動作初期化リセット (RST)
プログラム実行が初期化されている状態です。動作初期化リセット ( 外部 RSTX 端子またはソフトウェアリ
セット ) 要求を受け付けるか , 発振安定待ちリセット (RST) が終了すると , この状態がアクティブになります。
CPU のプログラムが停止し , プログラムカウンタが初期化されます。周辺回路は , 一部を除きすべて初期化さ
れます。内部クロック , 発振回路 , 有効なメイン PLL はすべて動作しています。
•
内部回路では , この状態は動作初期化リセット (RST) をアサートします。
•
動作初期化リセット (RST) の要求がクリアされると , この状態は RUN ( 通常動作 ) 状態へ遷移し , 動作初
期化リセットシーケンスが実行されます。設定初期化リセット (INIT) から復帰すると , 設定初期化リセット
シーケンスが実行されます。
•
外部 INITX 端子で設定初期化リセット要求が生成されると , 設定初期化リセット状態 (INIT) になります。
8.3.7 設定初期化リセット (INIT)
すべての設定が初期化されている状態です。設定初期化リセット (INIT) の要求を受け付けると , この状態がア
クティブになります。
CPU のプログラムが停止し , プログラムカウンタが初期化されます。すべての周辺回路が初期化されます。発
振回路は動作していますが , メイン PLL は停止しています。"L" レベルが外部 INITX 端子に入力されている場
合を除き , すべての内部クロックは動作しています。
•
内部回路では, この状態は設定初期化リセット (INIT) および動作初期化リセット (RST) をアサートします。
•
設定初期化リセット (INIT) 要求がクリアされると , 設定初期化リセット状態が解除されてから , 発振安定待
ちリセット状態になります。その後 , 動作初期化リセットシーケンスが実行されます。
8.3.8 各状態遷移要求の優先順位
どの状態においても , 各状態遷移要求は以下の優先順位に従います。
[最高
優先順位]
[最低
優先順位]
128
設定初期化リセット（INIT）要求
発振安定待ちの終了（発振安定待ちリセットおよび発振安定待ち
RUN 状態でのみ発生）
動作初期化リセット（RST）要求
有効な割込み要求（ RUN、スリープまたはストップ状態でのみ発生）
ストップモード要求（レジスタ書込み）（RUN 状態でのみ発生）
スリープモード要求（レジスタ書込み）（RUN 状態でのみ発生）
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第 9 章リセット
9.1 概要
MB91460M シリーズ
第9章
リセット
9.1 概要
リセットが発生すると , デバイスはプログラムおよびすべてのハードウェア動作を途中停止し , すべての状態
を初期化します。この状態をリセットとよびます。
リセットトリガ条件が消失すると , デバイスはこの初期状態から遷移して , プログラムおよびハードウェア動
作を再開します。リセット条件の消失から動作開始までの一連の手順をリセット解除シーケンスとよびます。
図 9.1-1 リセット動作のフロー
パワーオン
INITX端子入力
任意の状態
設定初期化リセット
ウォッチドッグタイムアウト
発振安定待ち
リセット
動作初期化
リセット
RUN
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ソフトウェアリセット命令
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129
第 9 章リセット
9.2 特長
MB91460M シリーズ
9.2 特長
• リセットの種類
• INITX 端子入力：設定初期化リセット (INIT)
• RSTX 端子入力：動作初期化リセット (RST)
• ウォッチドッグリセット：設定初期化リセット (INIT) *
• ソフトウェアリセット：動作初期化リセット (RST)
• 低電圧リセット：設定初期化リセット (INIT)
*: ウォッチドッグリセットにより INITX 端子入力と同じ設定初期化リセット (INIT) が発生しますが , 発振安定時
間選択ビット (OS[1:0]) およびリセット要因フラグ (INIT, WDOG, ERST, SRST, LINIT) は初期化されません。
• リセット要因の判断
• 直前のリセットの要因は , RSRR レジスタの一連のフラグ (INIT, WDOG, ERST, SRST, LINIT) に格納さ
れています。
• リセット条件が消失した後の動作
• 動作モード：モード端子およびモードデータにより決定されます。
• 設定初期化リセット (INIT) の後 , 発振安定時間の経過後に動作リセット (RST) が発生します。
130
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第 9 章リセット
9.3 構成
MB91460M シリーズ
9.3 構成
図 9.3-1 構成図
状態遷移制御回路（リセット関連）
MD_0
MD_1
MD_2
STCR: bit6
0
1
スリープモードに変更しない
スリープモードに変更
STOP
STCR: bit7
0
1
停止モードに変更しない
停止モードに変更
STCR: bit1
OSCD1
0
1
SLEEP
スリープ信号
停止信号
メインクロックは停止モード中も動作を継続
メインクロックは停止モード中に停止
HIZ
STCR: bit5
0
1
停止モード中も端子状態を維持
停止モード中は端子をハイインピーダンスに設定
クロック制御
状態遷移
制御回路
端子制御
内部割込み、外部割込み
STCR: bit
bit44
SRST
0
1
初期化リセット（INIT）
ソフトウェアリセットをトリガ
ソフトウェアリセットをトリガしない
INITX
動作リセット（RST）
RSRR:
RSRR: bit
bit77
INIT
0
1
発振安定待ち終了
INITX端子入力なし
INITX端子入力が発生
カウンタを
クリアして
発振安定
待ちを開始
RSRR:
RSRR:bit
bit3
SRST
ソフトウェアリセット（RST）なし
RST)
ソフトウェアリセット（RST）が発生
RST)
0
1
タイムベースカウンタ
（発振安定待ち）
ウォッチドッグタイマ
WDOG
RSRR:
RSRR: bit
bit55
0
1
ウォッチドッグタイムアウトなし
ウォッチドッグタイムアウト（INIT）が発生
(INIT)
図 9.3-2 レジスタ一覧
RSRR/STCR
アドレス
00480H
bit7
INIT
6
－
5
WDOG
4
ERST
3
SRST
2
LINIT
1
WT1
00481H
bit7
STOP
6
SLEEP
5
HIZ
4
SRST
3
OS1
2
OS0
1
OSCD2
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0
WT0
RSRR
(リセット要因)
0
STCR
OSCD1 (スタンバイ制御)
131
第 9 章リセット
9.4 レジスタ
MB91460M シリーズ
9.4 レジスタ
9.4.1 RSRR：リセット要因レジスタ
直前のリセットの要因を格納し , ウォッチドッグタイマの周期および起動制御を設定します。
• RSRR：アドレス 000480H ( アクセス：バイト , ハーフワード )
bit
7
INIT
6
5
4
3
2
1
0
−
WDOG
ERST
SRST
LINIT
WT1
WT0
1
0
0
0
0
0
0
0
初期値
(INIT 入力 )
−
−
−
X
X
−
0
0
初期値
( ウォッチドッグリセット )
X
X
X
−
−
X
0
0
初期値
( ソフトウェアリセット )
R/WX
R/WX
R/WX
R/WX
R/WX
R/WX
R/W
R/W
属性
注意 : 属性の詳細については , 「ビット属性シンボルの意味」を参照してください。
リセット要因レジスタを読み出すと , リセット要因フラグが返されてから , フラグの値が "0" にクリアされます。
レジスタを読み出す前に複数のリセットが発生した場合 , 結果のフラグ値には各リセットのフラグのビット単
位の OR が格納されます。つまり , 複数のフラグが "1" に設定されることがあります。
[bit7] INIT ( 初期化リセット発生フラグ )
INITX 入力端子によってリセット (INIX) 要求が発生したかどうかを示します。
INIT
内容
0
INITX 入力端子による INIT 要求は発生していません。
1
INITX 入力端子による INIT 要求が発生しました。
読出し後 , 初期化リセット発生フラグ (INIT) は "0" にクリアされます。
詳細は , 「第 20 章ハードウェア (C/R ベース ) ウォッチドッグタイマ」を参照してください。
[bit6] 予約ビット
不定値が読めます。書込みは無視されます。
[bit5] WDOG ( ウォッチドッグリセット発生フラグ )
ウォッチドッグタイマによってリセット (INIT) 要求が発生したかどうかを示します。
WDOG
内容
0
ウォッチドッグタイマによる INIT 要求は発生していません。
1
ウォッチドッグタイマによる INIT 要求が発生しました。
読出し後 , ウォッチドッグリセット発生フラグ (WDOG) は "0" にクリアされます。
132
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第 9 章リセット
9.4 レジスタ
MB91460M シリーズ
[bit4] ERST ( 外部リセット発生フラグ )
RSTX 入力端子によってリセット (RST) 要求が発生したかどうかを示します。
ERST
内容
0
RSTX 入力端子による RST 要求は発生していません。
1
RSTX 入力端子による RST 要求が発生しました。
読出し後 , 外部リセット発生フラグ (ERST) は "0" にクリアされます。
[bit3] SRST ( ソフトウェアリセット発生フラグ )
ソフトウェアリセットビット (STCR:SRST) への書込みによってソフトウェアリセット要求が発生したかどうかを示
します。
SRST
内容
0
ソフトウェアリセットによる RST 要求は発生していません。
1
ソフトウェアリセットによる RST 要求が発生しました。
読出し後 , ソフトウェアリセット発生フラグ (SRST) は "0" にクリアされます。
[bit2] LINIT ( 低電圧リセット発生フラグ )
低電圧検出によってリセット (INIT) 要求が発生したかどうかを示します。
LINIT
内容
0
低電圧検出による INIT 要求は発生していません。
1
低電圧検出による INIT 要求が発生しました。
読出し後 , 低電圧リセット発生フラグ (LINIT) は "0" にクリアされます。
[bit1, bit0] WT1, WT0 ( ウォッチドッグ周期選択 )
ウォッチドッグ周期選択ビット (WT[1:0]) では , ウォッチドッグタイマの周期を以下のように設定できます。
(F x 220 ∼ 221, F x 222 ∼ 223, F x 224 ∼ 225, F x 226 ∼ 227)
詳細は , 「第 19 章ウォッチドッグタイマ」を参照してください。
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133
第 9 章リセット
9.4 レジスタ
MB91460M シリーズ
9.4.2 STCR：スタンバイ制御レジスタ
このレジスタは , ソフトウェアリセット制御 ( スタンバイモードへの変更 , ストップモードでの端子制御 , ス
トップモードでのクロック発振の途中停止 ) に使用され , 発振安定待ち時間を設定します。
( 注意事項 )「第 10 章スタンバイ」を参照してください。
• STCR：アドレス 000481H ( アクセス：バイト , ハーフワード )
bit 7
STOP
6
5
4
3
2
1
0
SLEEP
HIZ
SRST
OS1
OS0
OSCD2
OSCD1
0
0
1
1
0
0
1
1
初期値
(INIT 入力 )
0
0
1
1
X
X
1
1
初期値
( ウォッチドッグリセット )
0
0
X
1
X
X
X
X
初期値
( ソフトウェアリセット )
R/W
R/W
R/W
R1,W
R/W
R/W
RX/WX
R/W
属性
属性の詳細については , 「ビット属性シンボルの意味」を参照してください。
[bit7] STOP ( ストップモード )
ストップモードビット (STOP) に "1" を書き込むことにより , ストップモードに変わります。
詳細は , 「第 10 章スタンバイ」を参照してください。
[bit6] SLEEP ( スリープモード )
スリープモードビット (SLEEP) に "1" を書き込むことにより , スリープモードに変わります。
詳細は , 「第 10 章スタンバイ」を参照してください。
[bit5] HIZ ( ハイインピーダンスモード )
ハイインピーダンスモードビット (HIZ) に "1" を書き込むことにより , ストップモード中に端子をハイインピーダンス
(Hi-Z) に設定します。
詳細は , 「第 10 章スタンバイ」を参照してください。
[bit4] SRST ( ソフトウェアリセット )
ソフトウェアリセットビットに "0" を書き込むことにより , ソフトウェアリセットを発生します。
SRST
動作説明
0
ソフトウェアリセット要求を発生します。
1
ソフトウェアリセット要求しません。
• 負論理が使用されます。
• 読出し値は常に "1" です。
[bit3, bit2] OS1, OS0 ( 発振安定時間選択 )
発振安定時間選択ビット (OS[1:0]) では , 発振安定時間を以下のように設定します。
(F2 x 21, F2 x 211, F2 x 216, F2 x 222)
カウントは , タイムベースカウンタで行なわれます。
INITX 入力によってリセット (INIT) が発生すると , "00" (F2 x 21, メインクロック ) に初期化されます。
詳細は , 「第 18 章タイムベースタイマ」を参照してください。
[bit1] OSCD2 ( サブクロック発振途中停止 )
サブクロック発振停止ビット (OSCD2) に "1" を書き込むことにより , ストップモード中にサブクロックの発振を途中
停止します。
[bit0] OSCD1 ( メインクロック発振途中停止 )
メインクロック発振停止ビット (OSCD1) に "1" を書き込むことにより , ストップモード中にメインクロックの発振を
停止します。
134
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第 9 章リセット
9.4 レジスタ
MB91460M シリーズ
9.4.3 MD：モード端子
これらの端子では , MCU のリセット後に読み出されるモードベクタおよびリセットベクタの位置を指定します。
モード端子
モード名
リセット
ベクタ領域
備考
0
内部 ROM 外部バス
モード
内
DSU 兼用端子は汎用ポートになります。
0
内部 ROM 外部バス・
デバッグモード
内
DSU 兼用端子は DSU 端子になります。
MD4
MD3
MD2
MD1
MD0
0
0
0
0
1
0
0
0
* : 上記以外の設定は禁止です。
* : MD4 を , 電源投入後に変更する事は禁止です。
9.4.4 モードベクタ
モードベクタフェッチ操作によりモードレジスタ (MODR) に書き込まれるデータは, モードデータと呼ばれま
す。( モードレジスタは内部レジスタであり , 直接には読み書きできません。)
モードレジスタが設定された後 , MCU はこのレジスタに設定されているモード ( バスモードおよびアクセス
モード ) に従って動作します。
モードデータはすべての種類のリセットにより設定されます。モードデータをユーザプログラムから設定する
ことはできません。
MB91460M シリーズは固定モード／リセットベクタを採用しているので , この設定は意味をもちません。詳細
は「第 46 章固定モード・リセットベクタ / Boot-ROM」を参照してください。
• モードベクタ：アドレス 0FFFF8H ( アクセス：バイト , ハーフワード , ワード )
bit31
0
30
0
29
0
28
0
27
0
26
ROMA
25
WTH1
24
WTH0
動作モード設定ビット
[bit31 ∼ bit27] 予約ビット
これらのビットは常に "00000B" に設定します。
"00000B" 以外の値が設定されている場合 , MCU の動作は保証されません。
[bit26] ROMA ( 内部 ROM 有効 )
内部 ROM 領域を有効にするかどうかを指定します。
ROMA
機能
備考
0
外部 ROM モード
外部 ROM 領域を有効にします。
1
内部 ROM モード
内部 ROM 領域を有効にします。
常に "1" に設定します。
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第 9 章リセット
9.4 レジスタ
MB91460M シリーズ
[bit25, bit24] WTH1, WTH0 ( バス幅設定 )
外部バスモードのバス幅を設定します。
WTH1
WTH0
0
0
8 ビットバス幅
0
1
16 ビットバス幅
1
0
32 ビットバス幅
1
1
シングルチップモード
機能
[bit23 ∼ bit0] 未定義ビット
9.4.5 リセットベクタ
MCU は , モードベクタで指定されたアドレスからプログラム実行を開始します。
PC にロードする初期値です。
MB91460M シリーズは固定モード／リセットベクタを採用しているので , この設定は意味をもちません。詳細
は「第 46 章固定モード・リセットベクタ / Boot-ROM」を参照してください。
アドレス
0007FDH
MODR
0FFFF8 H
0FFFFC H
136
モード
XXXXXXXX
ベクタ
リセット
ベクタ
XXXXXXXX
XXXXXXXX
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PC
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第 9 章リセット
9.4 レジスタ
MB91460M シリーズ
9.4.6 デバイスモードの概要
以下の表に , MB91460M シリーズでサポートされるデバイスモードの組合せの概要を示します。
モード端子
MD_2
MD_1
MD_0
モード / リセット
ベクタアクセス
領域
固定
モード /
リセット
ベクタ
ROMA
ROM
アクセス
領域
WTH
[1:0]
バス幅
備考
はい
1
内部
10
32 ビット
固定モードデータ
は 06H です。
00
8 ビット
01
16 ビット
10
32 ビット
11
シングル
00
8 ビット
01
16 ビット
10
32 ビット
11
シングル
00
8 ビット
01
16 ビット
10
32 ビット
11
シングル
00
8 ビット
01
16 ビット
10
32 ビット
11
シングル
0
0
0
0
外部
内部
いいえ
1
0
0
0
1
外部
内部
外部
−
1
内部
未サポート
未サポート
未サポート
備考：MB91460M シリーズでは , ROM 領域は 00040000H から FFFFFFFFH までです。
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第 9 章リセット
9.5 INITX 端子入力 (INIT：設定初期化リセット )
MB91460M シリーズ
9.5 INITX 端子入力 (INIT：設定初期化リセット )
9.5.1 発生要因
端子は設定初期化リセットを発生するために使用されます。
設定初期化リセット (INIT) 要求は , 端子が "L" レベルの間はアクティブとなります。メイン発振安定時間が経
過するまで , "L" レベルを維持してください。
9.5.2 リセット要求の解除
メイン発振安定時間後に "H" レベルを端子に入力すると , 設定初期化リセット (INIT) 要求が解除されます。
9.5.3 フラグ
端子要求によって設定初期化リセット (INIT) が発生すると , 設定初期化リセットフラグ (RSRR: INIT) が "1" に
設定されます。
9.5.4 リセットレベル
このリセットは最大リセットレベルになっており , すべての設定を初期化します。この種類のリセットを設定
初期化リセット (INIT) とよびます。
INITX 端子入力によって要求された設定初期化リセット (INIT) の優先度は , すべてのリセットの中で最高で ,
ほかのすべての入力 , 操作 , 状態よりも高くなります。
設定初期化リセット (INIT) が発生すると , 発振安定時間が経過した後に動作リセット (RST) が続きます。
9.5.5 INITX 端子入力 (INIT) によって発生する初期化
• デバイスの動作モード ( バスモードおよび外部バス幅の設定 )
• すべての内部クロック関連設定 ( クロックソース選択 , メイン PLL 制御 , 分周設定 )
• 外部バス CS0 領域に関連するすべての設定
• 端子状態に関連するその他のすべての設定
• 動作リセット (RST) により初期化されるすべての領域
• プログラム動作
• CPU および内部バス
• 周辺回路レジスタの内容
• I/O ポート設定
• デバイスの動作モード ( バスモードおよび外部バス幅の設定 )
9.5.6 リセット解除シーケンス
設定初期化リセット ( 外部 INITX 端子 ) 要求の解除後 , デバイスは以下の操作の順序で実行します。
1. 設定初期化リセット (INIT) の解除
2. 動作リセット (RST) 状態の設定および内部クロックの供給開始
3. 動作リセット (RST) 解除および通常動作 (RUN) への変更
4. 0FFFF8H アドレスからのモードベクタの読出し
5. MODR ( モードレジスタ ) へのモードベクタの書込み
6. 0FFFFCH アドレスからのリセットベクタの読出し
7. PC ( プログラムカウンタ ) へのリセットベクタの書込み
PC ( プログラムカウンタ ) の示すアドレスからのプログラム実行開始
詳細は , 「17.5 動作」の説明を参照してください。
138
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第 9 章リセット
9.6 ウォッチドッグリセット (INIT：設定初期化リセット )
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9.6 ウォッチドッグリセット (INIT：設定初期化リセット )
9.6.1 発生要因
ウォッチドッグタイマ制御レジスタ (RSRR) に書き込むことにより , ウォッチドッグタイマを開始します。開
始後 , ウォッチドッグ周期選択ビット (RSRR: WT[1:0]) で指定された時間内に "A5H" および "5AH" がウォッチ
ドッグリセット延期レジスタ (WPR) に書き込まれない限り , ウォッチドッグリセット要求が生成されます。
9.6.2 リセット要求の解除
ウォッチドッグリセット要求は , 設定初期化リセット (INIT) を発生します。ウォッチドッグリセット要求は ,
要求が受信されて設定初期化リセット (INIT) が発生した後 , または動作リセット (RST) の発生時に解除され
ます。
9.6.3 フラグ
ウォッチドッグリセット要求によって設定初期化リセット (INIT) が要求されると , ウォッチドッグタイムアウ
トフラグ (RSRR: WDOG) が "1" に設定されます。
9.6.4 リセットレベル
このリセットは最大リセットレベルになっており , すべての設定を初期化します。この種類のリセットを設定
初期化リセット (INIT) とよびます。
設定初期化リセット (INIT) が発生すると , 発振安定時間が経過した後に動作リセット (RST) が続きます。
9.6.5 ウォッチドッグリセット (INIT) によって発生する初期化
INITX 端子入力によってトリガされるリセットと同じです。
ただし , 発振安定時間選択ビット (STCR: OS[1:0]) およびリセット要因フラグ (INIT, WDOG, SRST) は初期化
されません。
9.6.6 リセット解除シーケンス
INITX 端子入力と同じです。
( 詳細は , 「第 19 章ウォッチドッグタイマ」を参照してください。)
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139
第 9 章リセット
9.7 ソフトウェアリセット (RST：動作初期化リセット )
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9.7 ソフトウェアリセット (RST：動作初期化リセット )
9.7.1 発生要因
ソフトウェアリセットビット (STCR: SRST) に "0" を書き込むことにより , ソフトウェアリセット要求を生成
します。
ソフトウェアリセットは , 動作リセット (RST) を発生します。
9.7.2 リセット要求の解除
ソフトウェアリセット要求は , 要求が受信されて動作リセット (RST) が発生した後に解除されます。
9.7.3 フラグ
ソフトウェアリセット要求によって動作リセット (RST) が発生すると , ソフトウェアリセットフラグ (RSRR:
SRST) が "1" に設定されます。
9.7.4 リセットレベル
これは , プログラムの初期化のみ行う通常レベルリセットであり , 動作リセット (RST) と呼ばれます。
以下のセクションに , 動作リセット (RST) によって初期化される主な項目の一覧を示します。
9.7.5 動作リセット (RST) により初期化される項目
• プログラム動作
• CPU および内部バス
• 周辺回路内のレジスタの内容
• I/O ポート設定
• デバイスの動作モード ( バスモードおよび外部バス幅の設定 )
9.7.6 リセット解除シーケンス
動作リセット (RST) 要求の解除 ( 消去 ) 後 , デバイスは以下の操作を示されている順序で実行します。
1. 動作リセット (RST) の解除および RUN 状態への変更
2. 0FFFF8H アドレスからのモードベクタの読出し
3. MODR ( モードレジスタ ) へのモードベクタの書込み
4. 0FFFFCH アドレスからのリセットベクタの読出し
5. PC ( プログラムカウンタ ) へのリセットベクタの書込み
6. PC ( プログラムカウンタ ) の示すアドレスからのプログラム実行開始
140
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第 9 章リセット
9.8 リセット動作モード
MB91460M シリーズ
9.8 リセット動作モード
以下の 2 つのモードを動作リセット (RST) に使用できます。
• 通常 ( 非同期 ) リセットモード
• 同期リセットモード
どちらのモードを使用するかは , 同期リセット動作許可ビット (TBCR: SYNCR) で指定されます。
端子入力リセットおよびウォッチドッグリセットでは , 常に通常リセットモードが使用されます。
ソフトウェアリセットの場合は , 通常リセットモードまたは同期リセットモードを選択できます。
9.8.1 通常 ( 非同期 ) リセットモード
通常リセット動作は , 動作リセット (RST) 要求の発生直後にデバイスが動作リセット (RST) 状態になるモー
ドを意味します。
通常リセットでは , デバイスは , 内部バスアクセスの現在の状態に関係なく , リセット (RST) 要求の受信直後
にリセット (RST) 状態に変わります。
通常リセットモードでは , デバイスの状態が変化した時点で実行中のバス動作の結果は保証されません。ただ
し , 動作リセット (RST) 要求の受付けは保証されます。
同期リセット動作許可ビット (TBCR: SYNCR) を "0" に設定して , 通常リセットモードを指定します。
通常リセットモードは , 設定初期化リセット (INIT) 後のデフォルト設定です。
9.8.2 同期リセット動作
同期リセット動作は , 動作リセット (RST) 要求後 , すべてのバスアクセスが途中停止するまでデバイスが動作
リセット (RST) 状態にならないモードを意味します。
同期リセットモードでは , 内部バスアクセスがまだ進行中の場合 , デバイスはリセット (RST) 要求の受け付け
時にリセット (RST) 状態になりません。
このようなリセット要求が受け付けられると , スリープ要求が内部バスに発行されます。デバイスは , すべてのバ
スが動作を停止し , スリープモードに変わるまで , 動作リセット (RST) 状態になりません。
同期リセットモードでは , すべてのバスアクセスが途中停止するまでデバイスの状態が変化しないため , バス
動作の結果が保証されます。
ただし , 何らかの理由でバスアクセスを途中停止しない必要がある場合 , バス動作の継続中は要求を受信でき
ません。このような場合でも , INITX 端子入力による設定初期化リセット (INIT) は受け付け可能です。
バスアクセスが停止しないケースは以下のとおりです。
RDY ( レディ要求 ) が外部バスインタフェースに連続入力されたため , バス待機が有効になっている場合。
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第 9 章リセット
9.9 MCU 動作モード
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9.9 MCU 動作モード
リセットの解除後 , MCU はモード端子およびモードデータで指定されたモードで動作を開始します。
操作モード
バスモード
シングルチップモード
内部 ROM/ 外部バスモード
外部 ROM/ 外部バスモード
アクセスモード
32 ビットバス幅
16 ビットバス幅
8 ビットバス幅
9.9.1 バスモードとアクセスモード
通常リセット動作は , 動作リセット (RST) 要求の発生直後にデバイスが動作リセット (RST) 状態になるモー
ドを意味します。
■ バスモード
バスモードは , 内部 ROM 動作および外部アクセス機能を制御します。バスモードは , モード設定端子 (MD_2,
MD_1, MD_0) および内部 ROM 許可ビット ( モードベクタの ROMA) で指定されます。
FR60 には , 以下の 3 つのバスモードがあります。
● シングルチップモード
このモードでは , 内部 I/O, 内部 RAM, 内部 ROM を使用できますが , その他の領域へのアクセスは禁止され
ます。外部端子は , 周辺機能によって , または汎用ポートとして使用されます。端子をバス端子として使用
することはできません。
このモードは , 固定モード / ベクタモードを使用する MB91460M シリーズでは使用できません。
● 内部 ROM, 外部バスモード
このモードでは , 内部 I/O, 内部 RAM, 内部 ROM を使用できます。外部アクセスが許可されている領域にア
クセスすると外部領域にアクセスします。一部の外部端子はバス端子として機能します。
● 外部 ROM, 外部バスモード
このモードでは , 内部 I/O および内部 RAM を使用できますが , 内部 ROM へのアクセスは禁止されます。
内
部 ROM 領域および外部アクセスが許可されている領域にアクセスすると , 外部領域にアクセスします。一
部の外部端子はバス端子として機能します。
■ アクセスモード
アクセスモードは , 外部データバスの幅を制御し , モードデータの WTH[1:0] ビットにより設定されます。
142
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第 9 章リセット
9.10 注意事項
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9.10 注意事項
• INITX 端子入力
電源投入時は , 必ず設定初期化リセット (INIT) が要求されるように , この端子には "L" レベルを入力してく
ださい。
電源投入後は , 要求される時間 "L" レベルを入力し続けて , 発振回路の安定待ち時間をとってください。
注意：設定初期化リセットは , 発振安定待ち時間を最小値に初期化するので , INITX 端子に "L" 入力し続け
ることで発振安定待ち時間を確保する必要があります。
• ウォッチドッグリセット
ウォッチドッグリセット要求により設定初期化リセット (INIT) が発生した場合, 発振安定待ち時間は初期化
されません。また , メイン RUN またはサブ RUN 時では , メインクロックが停止していない場合 , ウォッチ
ドッグリセットは発生しても発振安定待ち時間は取られません。
• ソフトウェアリセット
同期リセット動作許可ビット (TBCR: SYNCR) に "1" ( 同期リセットモード ) が設定されている場合 , 動作リ
セット (RST) がソフトウェアリセット要求により発生しても , 動作リセット (RST) はすべてのバスアクセ
スが途中停止するまで発生しません。このため , バスの使用方法によっては , 動作リセット (RST) の発生前
に長い遅延が生じることがあります。
• 設定初期化リセット (INIT)
設定初期化リセット (INIT) は , 発振安定待ち時間が経過した後に動作リセット (RST) を呼び出します。
• リセット要因フラグ (INIT), (WDOG), (ERST), (SRST), (LINIT)
• リセット要因レジスタを読み出すと , すべてのリセット要因フラグが "0" にクリアされます。
• リセット要因レジスタが読み出される前に複数のリセットが発生した場合は , フラグ値の OR が取られ ,
複数のフラグが "1" に設定されることがあります。
• リセットモード
設定初期化リセット (INIT) は , リセットモードを通常リセットモードに初期化します。
• DMA コントローラ
DMA コントローラは要求が受信されると転送を途中停止するため , デバイス状態の変更は遅延しません。
• リセット時の端子状態
リセット時の端子状態の詳細は , 「3.8 端子状態一覧表」を参照してください。
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第 9 章リセット
9.10 注意事項
144
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第 10 章スタンバイ
10.1 概要
MB91460M シリーズ
第 10 章
スタンバイ
10.1 概要
2 つのスタンバイモード ( 低消費電力モード ) が使用可能です。
• スリープモード：プログラムを停止します。
• ストップモード：デバイスを停止します。
( 注意事項 ) ストップモードではリアルタイムクロックをアクティブのままにすることができます (「第 42 章リアル
タイムクロック」を参照してください ) 。
10.2 特長
■ スリープモード
• スリープモードでのデバイスの状態：
• プログラムを停止します。
• CPU プログラムの実行のみ停止します。周辺機能は動作を継続できます。
• 内部メモリおよび内部バスが停止します。
• スリープモードへの遷移：
• スリープモードはプログラムにより呼び出されます。
• スリープモードからの復帰：
• 有効な割込み要求の生成により , スリープモードが解除されます ( 通常動作に復帰します ) 。
• INIT 端子入力またはウォッチドッグリセットの生成によりスリープモードが解除され , 初期化リセット
(INIT) に続いて動作リセット (RST) が呼び出されます。
■ ストップモード
• ストップモードでのデバイスの状態：
• デバイス全体が停止します。
• 内部回路が停止します ( 一部例外があります ) 。
• 内部クロック信号が停止します ( 一部例外があります ) 。
• 発振回路が停止するかどうかは , 設定によって制御されます ( プログラム可能 ) 。
• すべての外部端子をハイインピーダンスに設定できます ( プログラム可能で , 一部の端子を除きます ) 。
• ストップモードへの遷移：
• ストップモードはプログラムにより呼び出されます。
• ストップモードからの復帰：
• 以下の 4 つの割込み要求は , デバイスを発振安定待ち状態に変更します。
•外部レベル検出またはエッジ検出割込み
•発振が停止していないときにメインクロックの発振安定待ちタイマにより生成される割込み
•発振が停止していないときにサブクロックの発振安定待ちタイマにより生成される割込み
•発振が停止していないときのリアルタイムクロック割込み
• INITX端子への入力によりストップモードが解除され, 初期化リセット (INIT), および動作リセット (RST)
が呼び出されます。
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第 10 章スタンバイ
10.2 特長
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■ シャットダウンモード
シャットダウンモードは , RAM とシャットダウン制御回路以外の電源供給を停止することで , リーク電流を抑
えるモードです。
本モードは , ストップモードの一種です。
シャットダウンを許可した上で , ストップモードに移行することで , 本モードに入ることができます。
本モードの間 , 水晶発振は発振を停止し , 一部ロジックを除いて電源供給が停止します。
シャットダウンモードでも電源が供給され続ける回路は , 以下のとおりです。
• データ用 RAM32kB(0x24000 ∼ 0x2BFFF)
• シャットダウン制御用回路
必要な情報を , 対象 RAM に移した後 , シャットダウンモードへ移行してください。
本モードからの復帰は , あらかじめ指定された外部割込み信号のアサートあるいは INITX( 外部リセット端子 )
のアサートにより行います。
INITX で復帰した場合は , 外部割込み要因フラグと発振安定待ち時間設定レジスタも初期化されます。
この場合は , シャットダウン復帰の判定はできません。発振安定待ち時間も初期化されるので , INITX を 8ms
以上アサートして発振安定待ち時間を確保してください。
< 注意事項 >
本モードは , DSU4 でデバッグすることはできません。
146
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第 10 章スタンバイ
10.3 構成
MB91460M シリーズ
10.3 構成
図 10.3-1 構成図
状態遷移制御回路
(スタンバイモード）
0
1
STCR: ビット7
SLEEP
TBCR: ビット0
設定禁止
同期スタンバイ
SYNCS
0
1
OSCD1
STCR: ビット0
0
1
停止モード中にメインクロック発振を停止しません。
スリープモードに変更しません。
スリープ信号
スリープモードに変更します。
停止信号
STOP
STCR: ビット7
0
1
停止モードに変更しません。
停止モードに変更します。
クロック信号
停止モード中にメインクロック発振を停止します。
HIZ
STCR: ビット5
0
1
停止モード中に同じ状態を維持します。
停止モード中に端子をハイインピーダンスに設定します。
状態遷移
制御回路
端子制御
内部割込み、
外部割込み
SRST
STCR: ビット4
0
1
ソフトウェアリセットを生成します。
ソフトウェアリセットを生成しません。
設定初期化（INIT）
INITX
動作初期化（RST）
INIT
RSRR: ビット7
0
1
INIT端子入力なし
SRST
RSRR: ビット3
0
1
ソフトウェアリセット（RST）なし
ソフトウェアリセット（RST）発生
発振安定待ち終了
タイムベースカウンタ
（発振安定待ち）
ウォッチドッグタイマ
RSRR: ビット5
WDOG
0
1
カウンタが
クリアされ、
発振安定待ち
INIT端子入力発生（INIT）
ウォッチドッグタイムアウトなし
ウォッチドッグタイムアウト（INIT）発生
図 10.3-2 レジスタ一覧
スタンバイ制御
6
アドレス bit 7
000481H STOP SLEEP
000482H
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TBIF
TBIE
5
HIZ
4
SRST
3
OS1
TBC2 TBC1 TBC0
2
OS0
---
1
0
STCR
(スタンバイ制御）
TBCR
SYNCR SYNCS (タイムベースカウンタ制御）
OSCD2 OSCD1
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147
第 10 章スタンバイ
10.4 レジスタ
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10.4 レジスタ
10.4.1 STCR：スタンバイ制御レジスタ
ストップおよびスリープスタンバイモードへの遷移の制御 , 端子状態の指定 , ストップモード中に発振を停止
するかどうかに使用されます。
「第 9 章リセット」を参照してください。
• STCR：アドレス 000481H ( アクセス：バイト )
bit 7
STOP
6
5
4
3
2
1
0
SLEEP
HIZ
SRST
OS1
OS0
OSCD2
OSCD1
0
0
1
1
0
0
1
1
初期値 (INIT 入力 )
0
0
1
1
X
X
1
1
初期値 ( ウォッチドッグリセット )
0
0
X
1
X
X
X
X
初期値 ( ソフトウェアリセット )
R/W
R/W
R/W
R1, W
R/W
R/W
R/W
R/W
属性
属性の詳細については「ビット属性シンボルの意味」を参照してください。
[bit7] STOP ( ストップモード )
STOP
動作説明
0
ストップモードへの遷移は行いません。
1
ストップモードに遷移します。
• リセット (INITX 端子入力またはソフトウェアリセット ) の発生時 , またはストップモードからの復帰時に
"0" になります。
• メイン PLL 動作からストップモードへの直接遷移は禁止されています。(「第 10, 8 節注意」を参照して
ください。)
[bit6] SLEEP ( スリープモード )
SLEEP
動作説明
0
スリープモードへの遷移は行いません。
1
スリープモードに遷移します。
• このビットとストップモードビット (STOP) が同時に "1" に設定されると , デバイスはストップモードにな
ります。
• リセット (INITX 端子入力またはソフトウェアリセット ) の発生時 , またはスリープモードからの復帰時に
"0" になります。
[bit5] HIZ ( ハイインピーダンスモード )
HIZ
動作説明
0
ストップモードへの遷移時に端子状態を維持します。
1
ストップモード中に端子出力をハイインピーダンス (Hi-Z) にします。
デフォルト設定は , ハイインピーダンス (Hi-Z) です。
[bit4] SRST ( ソフトウェアリセット )
• このビットを "0" に設定すると , ソフトウェアリセットが呼び出されます。
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第 10 章スタンバイ
10.4 レジスタ
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[bit3, bit2] OS1, OS0 ( 発振安定時間選択 )
• これらのビットを "00" ∼ "11" の範囲に設定すると , ストップモードからの復帰後に使用する発振安定時
間が設定されます。
INITX 端子入力リセットまたはウォッチドッグリセットによってこの設定が初期値に初期化されます。
(「第 17 章タイムベースカウンタ」を参照してください。)
[bit1] OSCD2 ( サブクロック発振停止 )
OSCD2
ストップモード中のサブクロックの動作
0
発振継続
1
発振停止
[bit0] OSCD1 ( メインクロック発振停止 )
OSCD1
ストップモード中のメインクロックの動作
0
発振継続
1
発振停止
10.4.2 TBCR：タイムベースタイマ制御レジスタ
このレジスタは , タイムベースタイマ割込みと , リセットおよびスタンバイ動作のオプションを制御します。
注意 )「第 18 章タイムベースタイマ」を参照してください。
• TBCR：アドレス 000482H ( アクセス：バイト )
bit
7
TBIF
6
5
4
3
2
1
0
TBIE
TBC2
TBC1
TBC0
SYNCR
SYNCS
0
0
X
X
X
−
X
0
0
初期値 (INIT, ウォッチドッグ )
0
0
X
X
X
X
X
X
初期値 ( ソフトウェアリセット )
R/W
R/W
R/W
R/W
R/W
R
R/W
R/W
属性
属性の詳細については「ビット属性シンボル」を参照してください。
[bit7] TBIF ( タイムベースタイマの割込み要求フラグ )
• タイムベースタイマ割込み要求の発生時に , このフラグが "1" になります。
[bit6] TBIE ( タイムベースタイマの割込み要求許可 )
• このビットに "1" を書き込むと , タイムベースタイマ割込み要求が許可されます。
[bit5 ∼ bit3] TBC2 ∼ TBC0 ( タイムベースタイマのインターバル時間選択 )
• これらのビットに "000" ∼ "111" を範囲に設定すると , タイムベースタイマのインターバル時間を選択されます。
(F x 211, x 212, x 213, x 222, x 223, x 224, x 225, x 226)
[bit2] 予約ビット
書込みによる動作への影響はありません。読出し値は未定義です。
[bit1] SYNCR ( 同期リセット動作許可 )
• 通常リセット "0" または同期リセット "1" を選択します。
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第 10 章スタンバイ
10.4 レジスタ
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[bit0] SYNCS ( 同期スタンバイ動作許可 )
SYNCS
動作説明
0
通常リセット動作 ( 設定禁止 )
1
同期スタンバイ動作許可 ( スタンバイモードに変更する前に必ずこの値に設定 )
同期スタンバイ動作時は , STOP ビットへの書込みが行なわれただけでは遷移しません。STCR レジスタを読
み出して初めて遷移します。
• 同期スタンバイ動作について
スタンバイ制御レジスタへの書込みは , 複数のバスを経由して行なわれます。
そのため , スタンバイ制御レジスタへの書込み命令が発行された後 , 複数のバスを経由しているうちに , 以降
の命令が実行されてしまう可能性があります。
これを防止するために , 同期スタンバイモードを使用してください。
同期スタンバイモードでは , スタンバイ制御レジスタへの書込み後 , 同レジスタを読み出すことでスタンバイ
に遷移します。
読出しも複数のバスを経由して行なわれますが , 読出し命令の場合は , データが CPU に戻ってくるまで , 以降
の命令が実行されることはありません。
そのため , スタンバイ遷移命令が実行された時点で , CPU をスタンバイモードに遷移させることが可能です。
10.4.3 SHDE：シャットダウン制御レジスタ
シャットダウンモードの有効 / 無効を設定するレジスタです。
• SHDE：アドレス 0004D4H ( アクセス：バイト )
bit
7
SDENB
0
保持
R/W
6
5
4
3
2
1
0
−
X
−
X
−
X
−
X
−
X
−
X
−
X
初期値 (INIT, Shutdown 復帰 )
X
X
X
X
X
X
X
初期値 ( ソフトウェアリセット , WD-reset)
−
−
−
−
−
−
−
属性
[bit7]: シャットダウン制御レジスタ
シャットダウンモードの有効 / 無効を設定するビットです。
値
内容
1
シャットダウンモード有効
0
シャットダウンモード無効
[bit6 ∼ bit0] : 予約ビット
• リード値は不定です。
• 書込みは無視されます。
150
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第 10 章スタンバイ
10.4 レジスタ
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10.4.4 EXTE：シャットダウン復帰用外部割込み許可レジスタ
シャットダウンモードからの復帰要因としての外部割込みを許可するレジスタです。
• EXTE：アドレス 0004D6H ( アクセス：バイト )
bit
7
RX1
6
5
4
3
2
1
0
RX0
INT7
INT6
INT3
INT2
INT1
INT0
0
0
0
0
0
0
0
0
初期値 (INIT, Shutdown 復帰 )
保持
R/W
保持
R/W
保持
R/W
保持
R/W
保持
R/W
保持
R/W
保持
R/W
保持
R/W
初期値 ( ソフトウェアリセット , WD-reset)
属性
復帰要因として設定可能な外部割込み 8 本が , 下表のように各ビットに割り当てられています。
bit
端子番号
7
153
P23_2/RX1/INT9
6
151
P23_0/RX0/INT8
5
194
P24_7/SCL3/INT7
4
193
P24_6/SDA3/INT6
3
2
P24_3/INT3
2
215
P24_2/INT2
1
150
P24_1/INT1
0
149
P24_0/INT0
端子名
[bit7 ∼ bit0] : 割込み許可ビット
該当する端子のシャットダウン復帰割込みを許可します。
値
内容
1
復帰割込み許可
0
復帰割込み禁止
本レジスタは , シャットダウン復帰時に初期化されるので , 再度 , シャットダウンに入るときは再設定が必要
です。
< 注意事項 >
本レジスタは , SHDE:SDENB=1 の時のみ , 書込み可能です。
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第 10 章スタンバイ
10.4 レジスタ
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10.4.5 EXTF：シャットダウン復帰用外部割込み要因フラグ
シャットダウン復帰用外部割込みで復帰した場合の復帰要因を示すレジスタです。
• EXTF：アドレス 0004D7H ( アクセス：バイト )
bit
7
RX1
6
5
4
3
2
1
0
RX0
INT7
INT6
INT3
INT2
INT1
INT0
0
0
0
0
0
0
0
0
初期値 (INIT, Shutdown 復帰 )
初期値 ( ソフトウェアリセット , WD-reset)
保持
保持
保持
保持
保持
保持
保持
保持
R(RM1)/ R(RM1)/ R(RM1)/ R(RM1)/ R(RM1)/ R(RM1)/ R(RM1)/ R(RM1)/
属性
W
W
W
W
W
W
W
W
ビット構成は , EXTE レジスタと同じです。
[bit7 ∼ bit0] : 割込み要因フラグビット
復帰要因として , 有効な入力があった場合は , 対応するビットに "1" がセットされます。
値
内容
1
復帰要因あり
0
復帰要因なし
"1" 書込みは無視されます。
"0" 書込みで 0 が書き込まれます。
リードモディファイライト命令のリード時は , "1" が読めます。
152
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第 10 章スタンバイ
10.4 レジスタ
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10.4.6 EXTLV1/2：シャットダウン復帰用外部割込みレベル選択レジスタ 1
シャットダウンから外部割込みで復帰する場合の端子レベルを設定するレジスタです。
• EXTLV1：アドレス 0004D8H ( アクセス：バイト )
bit
15
LB7
14
13
12
11
10
9
8
LA7
LB6
LA6
LB5
LA5
LB4
LA4
0
0
0
0
0
0
0
0
初期値 (INIT, Shutdown 復帰 )
保持
R/W
保持
R/W
保持
R/W
保持
R/W
保持
R/W
保持
R/W
保持
R/W
保持
R/W
初期値 ( ソフトウェアリセット , WD-reset)
属性
• EXTLV2：アドレス 0004D9H ( アクセス：バイト )
bit
7
LB3
6
5
4
3
2
1
0
LA3
LB2
LA2
LB1
LA1
LB0
LA0
0
0
0
0
0
0
0
0
初期値 (INIT, Shutdown 復帰 )
保持
R/W
初期値 ( ソフトウェアリセット , WD-reset)
保持
R/W
保持
R/W
保持
R/W
保持
R/W
保持
R/W
保持
R/W
保持
R/W
属性
復帰要因として設定可能な外部割込み 8 本の要因レベルが , 下表のように各ビットに割り当てられています。
bit
端子番号
15,14
153
P23_2/RX1/INT9
13,12
151
P23_0/RX0/INT8
11,10
194
P24_7/SCL3/INT7
9,8
193
P24_6/SDA3/INT6
7,6
2
P24_3/INT3
5,4
215
P24_2/INT2
3,2
150
P24_1/INT1
1,0
149
P24_0/INT0
端子名
[bit15 ∼ bit0] : 割込みレベル設定レジスタ
LBx
LAx
0
0
"L" レベル ( 初期値 )
0
1
"H" レベル
1
0
立ち上がりエッジ
1
1
立ち下がりエッジ
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割込みレベル
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153
第 10 章スタンバイ
10.5 動作説明
MB91460M シリーズ
10.5 動作説明
10.5.1 スリープモード
■ スリープモードへの遷移
スリープモードビット (STCR: SLEEP) に "1" を書き込むことにより , スリープモードに変わります。デバイス
をスリープモードからウェイクアップするイベントが発生するまで , デバイスはこのモードのままになります。
(「10.8 注意事項」を参照してください。)
■ スリープモードでのデバイスの状態
• プログラムの実行が停止します。( 周辺機能は動作を継続します。)
• 内部メモリおよび内部バスが停止します。
• スリープモード中に停止する回路
• ビットサーチモジュール
• すべての内部メモリ (I キャッシュを含む )
• 内部 / 外部バス
• スリープモード中に停止しない回路
• 発振回路 , メイン PLL ( 有効になっている場合 )
• クロック生成制御回路
• 割込みコントローラ
• 外部割込み
• DMA
• 周辺
■ 復帰およびその他の項目
• 許可されている割込み要求の生成により , デバイスが RUN モードに復帰します。( 通常動作に復帰します。)
• INITX 端子入力またはウォッチドッグリセットの生成により解除され , 初期化リセット (INIT) に続いて動作
リセット (RST) が呼び出されます。
154
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第 10 章スタンバイ
10.5 動作説明
MB91460M シリーズ
10.5.2 ストップモード
■ ストップモードへの遷移
ストップモードビット (STCR:STOP) に "1" を書き込むことにより , ストップモードに変わります。
デバイスをストップモードからウェイクアップするイベントが発生するまで , デバイスはこのモードのままに
なります。
■ ストップモードでのデバイスの状態
• デバイス全体が停止します ( 内部回路停止および内部クロック信号停止 ) 。
• ストップモード中に停止する回路
下記以外のすべての内部回路
• ストップモード中に停止しない回路
• 停止するように指定されていない発振回路
• メインクロックの発振回路 ( 無効になっていない場合 )
• サブクロックの発振回路 ( 無効になっていない場合 )
• メインクロックの発振回路 , PLL 回路 , およびメインレギュレータが有効になっている場合は ,
メイン PLL 回路
• 発振により直接駆動される周辺機能および停止するように指定されていない周辺機能
• リアルタイムクロック ( 無効になっていない場合 ) およびメインまたはサブクロック発振は許可され ,
RTC クロックソースは発振許可に設定されます。
• LCDC (LCD 画面のサブストップモードが有効で , サブクロックがクロックソースとして選択されてい
る場合 )
• 端子状態 ( ハイインピーダンスまたは前の状態を維持 )
• 端子出力がストップモード中にハイインピーダンスになるように設定されている場合
• ハイインピーダンス出力：汎用ポートとして設定された端子 , および周辺機能で使用するために選択
された端子。
• 端子出力がストップモード中に前の状態を維持するように設定されている場合
• 前の状態を維持：汎用ポートとして設定された端子 , および周辺機能で使用するために選択された
端子。
• 外部割込みとして設定されている場合
• 入力可能状態：
外部割込み入力として設定されている端子。
( 端子出力がハイインピーダンスもしくは状態維持のどちらに設定されていても関係ありません。)
■ 復帰およびその他の項目
• 以下のいずれかの割込み要求によって , デバイスが発振安定待ち RUN 状態になってから , 発振安定時間の
経過後 ( 通常動作への復帰後 ) に RUN モードに戻る原因となります。
• リアルタイムクロック割込み ( 動作している場合 )
• INITX 端子入力またはウォッチドッグリセットの生成により , 発振安定時間の経過後に初期化リセット
(INIT) に続いて動作リセット (RST) が呼び出されます。
• メインクロックの発振を停止している状態から , INITX 入力によって復帰する場合は , 発振安定待ち時間が
経過するまで , INITX に "L" を入力し続ける必要があります。
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155
第 10 章スタンバイ
10.5 動作説明
MB91460M シリーズ
10.5.3 シャットダウンモード
■ シャットダウンモードへの移行
シャットダウンモードに遷移するには , 以下の手順が必要です。
1. EXTLV1, EXTLV2( シャットダウン復帰用外部割込みレベル選択レジスタ ) でシャットダウンモードからの
復帰に使用する割込みの信号レベルを設定する。
2. SHDE( シャットダウン制御レジスタ ) の SDENB ビットに "1" を設定し , シャットダウンモードを有効に
する。
3. EXTE( シャットダウン復帰用外部割込み許可レジスタ ) で復帰に使用する外部割込みチャネルを設定す
る。
4. デバイスをストップモードに設定する。
■ シャットダウンモードからの復帰
シャットダウンモードからの復帰には以下の 2 通りの方法があります。
1. シャットダウン復帰用外部割込み端子からの有効な復帰要求
2. INITX 端子によるリセットアサート
• 割込みによる復帰
シャットダウン復帰用の外部割込み入力が許可されている端子から , 有効なレベルが入力されると , シャッ
トダウンモードが解除されます。
解除後は , 電源投入時と同様 , INITX レベルの初期化がかかった状態で再起動します。
再起動のシーケンスは , 以下のとおりです。
1. 内部電源の供給再開
2.INITX レベルのリセットアサート
3. 発振安定待ち
4. リセットシーケンス開始
この時の発振安定待ち時間は , 外部発振子が 4MHz の場合で 8ms 固定になります。
< 注意事項 >
割込み要因として , レベルを使用する場合は , 最低 500μs のレベルを入力してください。
本規格を満たせない場合 , MCU が誤動作します。
シャットダウンからの復帰には , エッジを使用する事を推奨します。
復帰時に保持される情報は , 以下のとおりです。
• データ用 RAM32kB(0x24000 ∼ 0x2BFFF)
• シャットダウン復帰用の外部割込み要因フラグ
外部割込み要因フラグは保持されますので , フラグを見て電源投入時なのかシャットダウンからの復帰なのか
を判定可能です。
< 注意事項 >
要因が受付けられて外部割込み要因フラグがセットされる期間は , シャットダウンに入ってから解除後に
リセットシーケンスに移るまでです。それ以外の期間の入力は , 無視されます。
解除後 , リセットシーケンスに移るまでの時間は , おおよそ 100μs です。
156
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第 10 章スタンバイ
10.5 動作説明
MB91460M シリーズ
■ INITX による復帰
INITX=L をアサートすることで , リセットがかかります。
割込みによる復帰と異なり , RAM を除く全ての回路が初期化されます。
そのため , 通常の電源投入時同様 , INITX を 8ms 以上アサートして , 発振安定待ち時間を確保してください。
シャットダウンモード時の端子状態
端子名
端子状態
WDRESETX
"H" が出力されます。
P08_4 / RDX
P10_3 / WEX
P10_2 / BAAX
P10_1 / ASX
P09_6 / CS6X
P09_5 / CS5X
P09_4 / CS4X
P09_3 / CS3X
P09_2 / CS2X
P09_1 / CS1X
P09_0 / CS0X
P08_5 / BGRNTX
P08_1 / WR1X
P08_0 / WR0X
外部バスとして使用されている場合は , "H" 出力されます。
P10_6 / MCLKE
P10_5 / MCLKI
P10_4 / MCLKO
外部バスとして使用されている場合は , "L" 出力されます。
P23_2/RX1/INT9
P23_0/RX0/INT8
P24_7/SCL3/INT7
P24_6/SDA3/INT6
P24_3/INT3
P24_2/INT2
P24_1/INT1
P24_0/INT0
シャットダウン中は入力しきい値の設定およびプルアップ / プルダウン
の設定を継続します。シャットダウンからの復帰割込みを許可された端
子は入力が許可されます。許可されていない端子は入力が遮断されます。
これらの設定は , 最初の復帰要因を受け付けた後 , リセットへ移行する際
に初期値に戻されます。
Hi-Z 状態になります。
その他の端子
入力は遮断されます。
プルアップ / プルダウンの設定は初期値になります。
< 注意事項 >
上表にある外部バス端子を汎用 PORT として使用している場合は , シャットダウンへ移行する前に , 入力に設
定してください。入力設定にしない場合 , 外部バスモードとみなされ , 上表にある端子状態になります。
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157
第 10 章スタンバイ
10.6 設定
MB91460M シリーズ
10.6 設定
表 10.6-1 スリープモードへの変更に必要な設定
設定
設定レジスタ
設定手順＊
割込み設定
( 各周辺機能の章を参照してください。)
同期スタンバイ設定
タイムベースタイマ制御レジスタ (TBCR)
第 10.7.1 項
スリープモードへの変更
スタンバイ制御レジスタ (STCR)
第 10.7.1 項
動作制限
(「10.8 注意事項」を参照してください。)
―
―
＊設定手順については , 「設定手順」欄に示された項を参照してください。
表 10.6-2 ストップモードへの変更に必要な設定
設定レジスタ
設定手順＊
発振安定待ち時間の選択
(「第 17 章タイムベースカウンタ」を参照してください。)
―
割込み設定
( 各周辺機能の章を参照してください。)
―
同期スタンバイ設定
タイムベースタイマ制御レジスタ (TBCR)
第 10.7.2 項
ストップモードへの変更
スタンバイ制御レジスタ (STCR)
第 10.7.2 項
動作制限
(「10.8 注意事項」を参照してください。)
設定
―
＊設定手順については , 「設定手順」欄に示された項を参照してください。
158
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第 10 章スタンバイ
10.7 Q & A
MB91460M シリーズ
10.7 Q & A
10.7.1 スリープモードへの変更方法
スリープモードに変更する前に , 同期スタンバイ動作許可ビット (TBCR: SYNCS) を設定する必要がありま
す。
同期スタンバイ動作許可ビット (SYNCS)
動作説明
同期スタンバイ動作を許可するには
"1" に設定します。
＜注意事項＞
設定 (SYSNCS=0) は禁止されています。
スリープモードビット (STCR: SLEEP) を使用して設定します。
スリープモードビット (SLEEP)
動作説明
スリープモードに変更しない場合
"0" に設定します。
スリープモードに変更するには
"1" に設定します。
＜注意事項＞
スリープモードに変更する場合に適用される制限事項があります。詳細は , 「10.8 注意事項」を参照して
ください。
10.7.2 ストップモードへの変更方法
• メイン PLL クロックで動作している場合は , 動作クロックを発振の 2 分周に設定する必要があります。
動作クロックの変更の詳細については , 「13.7.3 動作クロックソースを選択するには ?」を参照してくださ
い。
• ストップモードに変更する前に , 同期スタンバイ動作許可ビット (TBCR: SYNCS) を設定する必要がありま
す。第 10.7.1 項を参照してください。
• ストップモードビット (STCR: STOP) を使用して設定します。
動作説明
ストップモードビット (STOP)
ストップモードに変更しない場合
"0" に設定します。
ストップモードに変更するには
"1" に設定します。
＜注意事項＞
ストップモードに変更する場合に適用される制限事項があります。詳細は , 「10.8 注意事項」を参照して
ください。
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159
第 10 章スタンバイ
10.7 Q & A
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10.7.3 ストップモード中に端子をハイインピーダンス (Hi-z) に設定する方法
ハイインピーダンスモードビット (STCR: HIZ) を使用して設定します。
動作説明
ハイインピーダンスモードビット (HIZ)
ストップモード中に端子をハイインピーダンスに設定しない場合
"0" に設定します。
ストップモード中に端子をハイインピーダンスに設定するには
"1" に設定します。
＜注意事項＞
一定の状況下でハイインピーダンスにならないポートもあります (「10.5.2 ストップモード」を参照して
ください。)
10.7.4 ストップモード中にメインクロック発振を途中停止する方法
メインクロック発振停止ビット (STCR: OSCD1) を使用します。
動作説明
メインクロック発振停止ビット (OSCD1)
ストップモード中にメインクロック発振を途中停止しない場合
"0" に設定します。
ストップモード中にメインクロック発振を停止するには
"1" に設定します。
10.7.5 スリープモードからの復帰方法
スリープモードから復帰するために使用できる方法は 2 つあります。
• 許可されている割込み要求の生成により , RUN モードに復帰します ( 通常動作に復帰します ) 。
割込み処理を使用している場合は , I フラグ (I), 割込みレベルマスクレジスタ (ILM), 割込み制御レジスタ
(ICR) を設定します。
• INIT 端子入力またはウォッチドッグリセットの生成により , 初期化リセット (INIT) に続いて動作リセット
(RST) が呼び出されます。
10.7.6 ストップモードからの復帰方法
以下のイベントによりストップモードから復帰します。
• 以下の 4 つの割込みは , デバイスを発振安定待ち状態に変更します。
• 外部割込み
• 発振が停止していないときのメインクロックの発振安定待ちタイマ
• 発振が停止していないときのサブ発振安定待ちタイマ
• 発振が停止していないときのリアルタイムクロック
割込み処理を使用している場合は , I フラグ (I), 割込みレベルマスクレジスタ (ILM), 割込み制御レジスタ
(ICR) を設定します。
• INITX 端子への入力により , 初期化リセット (INIT) に続いて発振安定待ち , さらに動作リセット (RST) が呼
び出されます。
INIT 端子入力の場合 , INITX 端子入力の幅によっては発振安定待ちが必要です。
「第 13 章クロック制御」および「第 17 章タイムベースカウンタ」を参照してください。
160
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第 10 章スタンバイ
10.8 注意事項
MB91460M シリーズ
10.8 注意事項
• スリープモードに遷移する場合の注意点
スリープモードに遷移する場合は , 同期スタンバイ動作許可ビット (TBCR: SYNCS= 1) を設定します。
また , 同期スタンバイ動作を有効にしてスリープモードに遷移するには , SLEEP ビットに書き込んだ後に
STCR レジスタを読み取る必要があります。常に下記の順序で行います。
(LDI
(LDI
STB
LDUB
LDUB
NOP
NOP
NOP
NOP
NOP
#value_of_sleep, R0) ; value_of_sleepにはSTCRの書込みデータが含まれます。
#_STCR, R12)
; _STCRはSTCRのアドレスです(481H)。
R0, @R12
; スタンバイ制御レジスタ(STCR)に書き込みます。
@R12, R0
; 同期スタンバイではSTCRの読取りが必要です。
@R12, R0
; STCRへの2回目のダミーリード
; タイミング用にNOP×5が必要です。
• ストップモードに遷移する場合の注意点
スリープモードに遷移する場合は , 同期スタンバイ動作許可ビット (TBCR: SYNCS= 1) を設定します。
また , 同期スタンバイ動作を有効にしてストップモードに遷移するには , STOP ビットに書き込んだ後に
STCR レジスタを読み取る必要があります。常に下記の順序で行います。
(LDI
(LDI
STB
LDUB
LDUB
NOP
NOP
NOP
NOP
NOP
#value_of_stop, R0) ; value_of_stopにはSTCRの書込みデータが含まれます。
#_STCR, R12)
; _STCRはSTCRのアドレスです（481H）。
R0, @R12
; スタンバイ制御レジスタ（STCR）に書き込みます。
@R12, R0
; 同期スタンバイではSTCRの読取りが必要です。
@R12, R0
; STCRへの2回目のダミーリード
; タイミング用にNOP×5が必要です。
• メイン PLL が動作クロックソースとして選択されている場合
メイン PLL が動作クロックソースとして選択されている場合は , ストップモードに遷移する前に , 動作ク
ロックソース選択をメインクロックの 2 分周に変更します。
詳細は , 「第 13 章クロック制御」を参照してください。
クロック分周比設定に適用される制限事項は , 通常動作の場合と同じです。また , 必ずしも PLL 発振を停
止する必要はありません。
• 割込み制御レジスタで割込みが禁止されている場合 (ICR=00011111B), 割込みが発生してもデバイスはストッ
プモードまたはスリープモードから復帰しません。
• ストップモードでの端子ハイインピーダンス制御
ハイインピーダンスビット (STCR: HIZ) を "1" に設定することにより , ストップモード中に端子出力をハ
イインピーダンスに設定します。ハイインピーダンスビット (STCR: HIZ) が "0" に設定されている場合 ,
端子はストップモードに入る前の状態を保持します。
特定の端子の動作などの詳細は , 「3.8 端子状態一覧表」を参照してください。
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第 10 章スタンバイ
10.8 注意事項
162
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第 11 章メモリコントローラ
11.1 概要
MB91460M シリーズ
第 11 章
メモリコントローラ
11.1 概要
メモリコントローラは , FLASH メモリおよび汎用 RAM(I/D-RAM) を制御します。
FLASH メモリおよび汎用 RAM からのコードフェッチは , I バス経由で行なわれます。
FLASH メモリおよび汎用 RAM からのデータアクセスは , F バス経由で行なわれます。
FLASH メモリには , FLASH メモリ用命令キャッシュが搭載されています。
FLASH メモリは , プリフェッチ機能を用いてアクセス可能で , コードのリニアアクセス時にはコードフェッ
チ遅延を小さくすることができます。
本チップは , 固定リセット / モードベクタ方式を採用しており , FLASH メモリからリセットベクタを読み出
す時には , FLASH メモリに書かれている値に関係なく , 自動的に固定アドレスを出力します。
11.2 FLASH インタフェース
• タイミング制御
FLASH アクセス時のウェイトタイミングを制御できます。
FLASH アクセス時の制御信号を独立して制御できます。
上記により , CPU のクロック周波数に合わせて , 最適な FLASH メモリアクセスを行なうことができます。
詳細は , 「11.5 FLASH アクセスタイミング設定」を参照してください。
• アクセスモード
読出しモードを , 16bit, 32bit, 64bit モードに変更できます。
書込みモードを , 16bit, 32bit モードに変更できます。
16bit 読出しモードは , プログラム実行には使用できません。
64bit 読出しモードに設定した状態では , FLASH への書込みは行なえません。
FLASH メモリから命令 , もしくはデータの読出し中に , これらのモードを変更することは禁止です。
必ず , I-RAM または I/D-RAM にプログラムを展開して行なってください。
Boot-ROM にこの変更を行なうためのサブルーチンが用意されています。「第 46 章固定モード・リセット
ベクタ / Boot-ROM」を参照してください。
＜注意事項＞
FLASH メモリは , アクセスモードが変更された後 , 100ns の遷移時間が必要です。
モードを変更した場合は , 100ns 待ってから読出しを行なってください。
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第 11 章メモリコントローラ
11.3 汎用 RAM
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• プリフェッチ
リニアコード実行時 , プリフェッチによってフェッチ遅延を小さくできます。
プリフェッチが成功したかどうかは , プリフェッチアドレスと , CPU からの命令アクセスのアドレスが一致
するかどうかで決まります。
命令フェッチ間に時間が空いてしまっても , プリフェッチされた命令は , プリフェッチバッファに蓄えられ
ます。
プリフェッチバッファは , キャッシュメモリを使いますので , キャッシュが禁止になっていると , プリフェッ
チバッファは使用されません。
プリフェッチに失敗した場合 , プリフェッチ動作は即時解除されます。
命令フェッチ , データフェッチの区別はありません。
リニアコード実行中であっても , 途中に異なるアドレスへのデータアクセスが発生した場合は , 解除されて
しまいます。
読出しモードを 64bit にすると , プリフェッチも 64bit で行なわれます。
通常 , 32bit のみのプリフェッチよりも 64bit のプリフェッチのほうが優れていますが , キャッシュが 64bit 単
位で置き換えられることでコード断片化が強くなり , パフォーマンスが低下することがあります。
このような場合は , 32bit のプリフェッチに切り替えることをお勧めします。
64bit 読出しモード時の 32bit プリフェッチは , FMCR:PF2I ビットで設定できます。
• 固定モードベクタ／リセットベクタ
モードベクタアドレス (000FFFF8H) へのアクセス時には , 固定モードベクタ (060000000H) を返します。
リセットベクタアドレス (000FFFFCH) へのアクセス時には , 固定リセットベクタ (0000BFF8H) を返します。
内部 ROM 外部バスモードで起動します。エントリアドレスは , Boot-ROM です。
11.3 汎用 RAM
コードおよびデータに使える 16KB の RAM です。
コードアクセスは , 0wait で可能です。データアクセスは , 1wait で行なわれます。
11.4 FLASH 用命令キャッシュ
8KB の FLASH 用命令キャッシュです。
＜注意事項＞
データの整合性を保つために , FLASH メモリへの書込みおよび消去中は , 命令キャッシュを禁止し , FLASH
メモリへの書込み / 消去が終了したら , キャッシュをフラッシュしてください。
164
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第 11 章メモリコントローラ
11.4 FLASH 用命令キャッシュ
MB91460M シリーズ
11.4.1 アルゴリズム
ワードエントリの , ダイレクトマップキャッシュです。
FLASH 用命令キャッシュは , FLASH からのコードフェッチを順次貯めていく標準的なキャッシュアルゴリズ
ムです。
キャッシュがヒットしているかの判定と FLASH メモリへのアクセスは平行して行なわれるので , キャッシュ
ミスが起こっても , キャッシュを禁止にしている場合と比べてペナルティはありません。
11.4.2 プリフェッチミスキャッシュ
キャッシュアルゴリズムを , プリフェッチミスした時のみキャッシュするアルゴリズムに変更することができ
ます。
FLASH メモリアクセスが CPU クロック 2 サイクル以内に収まれば , リニアコード実行時 , CPU はプリフェッ
チ機能のみで , FLASH メモリに待たされることなくコードをフェッチしていくことが可能です。
この場合 , キャッシュ機能は意味を持ちません。
ただし , 分岐等でプリフェッチミスが起こるとパフォーマンスが落ちます。
そのため , プリフェッチミスした直後のコードのみをキャッシュすることで , 分岐等によるパフォーマンス低
下のみを改善できます。
このアルゴリズムは , 限られたキャッシュメモリを効率よく使用することができます。
FLASH へのアクセスを 2 サイクル以内に収めることができるかは , CPU クロックと FMWT レジスタの設定に
依存します。詳細は , FMWT レジスタの項を参照してください。
11.4.3 非キャッシュ領域指定
キャッシュ対象外にする領域をFCHA0/1レジスタで設定できます。初期値は, キャッシュ対象外領域なしです。
指定の方法は , アドレスマスク方式とアドレス範囲指定方式の 2 種類あります。
• アドレスマスク方式
FCHCR:REN ビットを "0" に設定するとこの方式が用いられます。
この時 , FCHA0 レジスタで指定されたアドレスが対象外領域となります。アドレス比較は , FCHA1 で指定
されているビットをマスクして行なわれるので , 領域を指定することができます。
例）FCHA0
= 000FA300H
FCHA1
= 0000FFFFH
の場合 , キャッシュ対象外領域は , 000F0000H ∼ 000FFFFFH となります。
下位 16 ビットがマスクされるので , 上位 16 ビットのみの比較判定が行なわれます。
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第 11 章メモリコントローラ
11.4 FLASH 用命令キャッシュ
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• アドレス範囲方式
FCHCR:REN ビットを "1" に設定するとこの方式が用いられます。
FCHA0 で指定されたアドレスから FCHA1 で指定されたアドレスまでがキャッシュ対象外領域になります。
例）FCHA0
= 000FA300H
FCHA1
= 000FF7FFH
の場合 , キャッシュ対象外領域は , 000FA300H ∼ 000FF7FFH となります。
11.4.4 キャッシュフラッシュ
FCHCR:FLUSH ビットに "1" を書き込むことで , 命令キャッシュのエントリフラッシュが開始されます。
フラッシュしている間 , キャッシュは禁止されます。
初期化が実行されるには , 1 エントリあたり CPU クロック 1 サイクルが必要です。
全てのエントリがフラッシュされると , FCHCR:FLUSH ビットは "0" にクリアされるので , キャッシュフラッ
シュの終了を知ることができます。
FCHCR:FLUSH ビットの初期値は "1" なので , リセット後 , 最初にキャッシュを許可した時に必ずキャッシュ
エントリはフラッシュされます。
キャッシュフラッシュ時には , キャッシュ容量が正しく設定されている必要があるので , FCHCR:SIZE1/0 を正
しく設定してからキャッシュを許可するようにしてください。
＜注意事項＞
• FCHCR:FLUSH に "1" を書き込んでキャッシュをフラッシュする場合 , FCHCR:SIZE1/0 の書き換えと同時
に行なってはいけません。かならず , FCHCR:SIZE1/0 を設定してから起動してください。
• デバイス起動時にも初期化が実行されます。初期化にかかる時間は , キャッシュフラッシュにかかる時間と
同じです。
11.4.5 グローバルロック
キャッシュ済みのエントリをロックすることで , エントリの書込み / 更新を禁止することができます。
全キャッシュエントリに対して , ロックが効きます。
166
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第 11 章メモリコントローラ
11.5 FLASH アクセスタイミング設定
MB91460M シリーズ
11.5 FLASH アクセスタイミング設定
11.5.1 FLASH 読出しアクセスサイクル
FLASH アクセスサイクルの例を示します。
レジスタ設定で , tATD, tALEH, tEQ, tWTC をそれぞれ個別に設定できます。
flash_start
FMA
valid
ATDIN
EQIN
flash_wait
DO
valid
tATD
tALEH
tEQ
tWTC
tRC
上記波形の設定値例を示します。
長さ
設定
tATD
1.5 CPU サイクル
FMWT:ATD = 2
tALEH
1.5 CPU サイクル
FMWT2:ALEH = 2
tEQ
3 CPU サイクル
FMWT:EQ = 2
tWTC
6 CPU サイクル
FMWT:WTC = 2
tRC
7 CPU サイクル
FMWT:WTC + 1 = 3
11.5.2 読出し制御信号の仕様
各制御信号の実時間は , FMWT レジスタで設定され , 以下の様に計算されます。
tATD
:
(FMWT:ATD + 1) × 0.5
[CPU サイクル ]
tALEH
:
(FMWT2:ALEH + 1) × 0.5
[CPU サイクル ]
tEQ
:
[CPU サイクル ]
tWTC
:
(FMWT:EQ + 1) × 0.5
FMWT:WTC
tRC
:
FMWT:WTC + 1
[CPU サイクル ]
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[CPU サイクル ]
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167
第 11 章メモリコントローラ
11.5 FLASH アクセスタイミング設定
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11.5.3 読出しタイミング設定
CPU クロック
ATD
ALEH
EQ
WTC
2MHz
0
0
0
1
32MHz, 48MHz
0
0
1
2
64MHz, 80MHz
1
1
3
4
ALEH 設定は , 通常 ATD 設定と同じなので , FMWT:ATD レジスタに新しい値を書き込むと自動的に ALEH 設
定に反映されます。
ATD と ALEH を別の設定にしたい場合は , FMCR:LOCK ビットを "1" にすることで , 自動更新を停止すること
ができます。
その上で , FMWT:ATD を設定した後 , FMWT2:ALEH を設定してください。
11.5.4 書込みタイミング設定
CPU クロック
ATD
WEXH
WTC
2MHz
0
0
3
32MHz
1
0
4
48MHz
1
0
5
64MHz
1
0
7
80MHz
1
1
8
3 ウェイトサイクル (WTC) 未満に設定しないでください。
168
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第 11 章メモリコントローラ
11.6 レジスタ
MB91460M シリーズ
11.6 レジスタ
11.6.1 レジスタ一覧
表 11.6-1 レジスタ一覧
レジスタ
アドレス
007000H
＋0
＋1
＋2
FMCS [R/W]
01101000
FMCR [R/W]
----0000
FMWT [R/W]
11111111 01011101
007004H
ブロック
＋3
FCHCR [R/W]
------00 1000011
FMWT2[R/W]
-101----
007008H
FMAC [R]
00000000 00000000 00000000 00000000
00700CH
FCHA0 [R/W]
-------- -0000000 00000000 00000000
007010H
FCHA1 [R/W]
-------- -0000000 00000000 00000000
FMPS [R/W]
-----000
フラッシュメモリ
キャッシュコントロール
レジスタ
I- キャッシュ
ノンキャブルエリア設定
レジスタ
< 注意事項 >
すべてのレジスタに対する読出し / 書込みアクセスは , バイト , ハーフワード , およびワードになります。特
に , FMWT および FMWT2 を設定する場合に , ビットごとにそれぞれの項目を設定すると , アクセスの順序に
より相互の設定値に矛盾が生じ , CPU がフラッシュメモリに正しくアクセスできず , 動作不具合 ( 暴走など )
となることがあります。
11.6.2 FLASH メモリ制御ステータスレジスタ (FMCS)
FMCS
bit 31
アドレス：007000H
R/W
初期値
30
29
28
27
26
25
24
予約
予約
予約
RDYEG
RDY
予約
RW16
予約
R/W
0
R/W
1
R/W
1
R
0
R
1
R/W
0
R/W
0
R/W
0
[bit31 ∼ bit29] : 予約
常に "011" を書いてください。リード時 , "011" が読めます。
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11.6 レジスタ
MB91460M シリーズ
[bit28] : RDY ステータス保留 / 終了レジスタ (RDYEG)
RDYEG
内容
0
自動アルゴリズムが , 完了していない。( 初期値 )
1
自動アルゴリズムが , 完了している。
初期値は "0" です。
このビットは , FMCS:RDY が "0" から "1" に変化すると , "1" にセットされます。
リードすると , "0" にクリアされます。
このビットは , FLASH がレディであるか , またはレディであった（自動アルゴリズムが完了した）ことを
示します。
FMCS:RDY が "0" から "1" に変化したときにセットされることに注意してください。
本ビットを読み出して "0" にクリアする前に , 再度 , 自動アルゴリズムが起動しても , "0" には戻りません。
[bit27] : 自動アルゴリズムの FLASH レディ (RDY)
FLASH への書込み / 消去などで自動アルゴリズムが開始された場合 , FLASH はビジー状態になります。
本ビットで FLASH のレディ / ビジー状態を読み出すことができます。
RDY が "1" に戻った場合 , 自動アルゴリズムは完了しています。
RDY ビットは , 読出し専用のステータス情報です。
[bit26] : 予約
常に "0" を書いてください。リード時 , "0" が読めます。
[bit25] : 16bit アクセス許可ビット (RW16)
RW16
内容
0
32bit アクセスが許可されています。( 初期値 )
1
16bit アクセスが許可されています。
初期値は "0" です。
[bit24] : 予約
常に "0" を書いてください。リード時 , "0" が読めます。
< 注意事項 >
• RDYEG ビット , RDY ビットについては , CPU が , 1MHz 以下の周波数で動いている時は機能しません。
170
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11.6 レジスタ
MB91460M シリーズ
11.6.3 FLASH メモリ制御ステータスレジスタ (FMCR)
FMCR
bit 23
22
21
20
19
18
17
16
−
−
−
−
LOCK
予約
PF2I
RD64
−
−
−
−
X
X
X
X
R/W
0
R/W
0
R/W
0
R/W
0
アドレス：007001H
R/W
初期値
[bit23 ∼ bit20] : 予約
不定値が読めます。書込みは無視されます。
[bit19] : ALEH 自動更新ロック (LOCK)
LOCK
内容
0
ALEH 設定自動更新が許可されています ( 初期値 )
1
ALEH 設定自動更新は禁止されています
初期値は "0" です。
このビットを "0" に設定すると , FMWT:ATD ビットに書き込むことにより , FMWT2:ALEH が自動的に同じ
設定に更新されます。
このビットを "1" に設定することで , 自動更新が行われないようにすることができます。
[bit18] : 予約
常に "0" を書いてください。リード時 , "0" が読めます。
[bit17] : 32 ビットプリフェッチ設定ビット (PF2I))
PF2I
内容
0
64bit プリフェッチモード ( 初期値 )
1
32bit プリフェッチモード
初期値は "0" です。
読出しモードが 64bit の時に , 本ビットを "1" に設定すると , プリフェッチは 32bit 単位で行なわれます。
[bit16] : 64 ビット読出しモード許可ビット (RD64)
RD64
内容
0
64bit 読出しモード禁止 ( 初期値 )
1
64bit 読出しモード許可
初期値は "0" です。
本ビットを "1" に設定すると , FLASH メモリからの読出しを 64bit 単位で行ないます。
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11.6 レジスタ
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11.6.4 FLASH キャッシュ制御レジスタ (FCHCR)
FCHCR
bit 15
14
13
12
11
10
9
8
アドレス：007002H
−
−
−
−
−
−
REN
予約
R/W
初期値
−
−
−
−
−
−
X
X
X
X
X
X
R/W
0
R/W
0
bit 7
6
5
4
3
2
1
0
PFEN PFMC
LOCK
ENAB
SIZE1 SIZE0
R/W
0
R/W
0
R/W
0
R/W
1
アドレス：007003H
R/W
初期値
FLSH
R(RM0)/W
1
予約
R/W
0
R/W
0
R/W
1
[bit15 ∼ bit10] : 予約
不定値が読めます。書込みは無視されます。
[bit9] : 非キャッシュ領域指定許可 (REN)
REN
内容
0
非キャッシュ領域指定をアドレスマスク方式で行ないます。 ( 初期値 )
1
非キャッシュ領域指定をアドレス範囲指定方式で行ないます。
初期値は "0" です。
[bit8] : 予約
常に "0" を書いてください。リード時 , "0" が読めます。
[bit7] : 命令キャッシュエントリのフラッシュ (FLUSH)
FLUSH
内容
0
フラッシュは完了しています。
1
フラッシュ中です。（初期値）
初期値は "1" です。
フラッシュ起動を FCHCR:SIZE1/0 の書き換えと同時に行なってはいけません。
かならず , FCHCR:SIZE1/0 の設定を行なってからフラッシュする様にしてください。
フラッシュが終了すると "0" にクリアされます。
"0" 書込みは無視されます。
リード・モディファイ・ライト命令のリード時は , "0" が読めます。
[bit6] : 予約
常に "0" を書いてください。リード時 , "0" が読めます。
172
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11.6 レジスタ
MB91460M シリーズ
[bit5] : プリフェッチ許可 (PFEN)
PFEN
内容
0
命令のプリフェッチを禁止。（初期値）
1
命令のプリフェッチを許可。
初期値は "0" です。
[bit4] : プリフェッチミスキャッシュ許可 (PFMC)
FLUSH
内容
0
プリフェッチミスキャッシュ禁止。（初期値）
1
プリフェッチミスキャッシュ許可。
初期値は "0" です。
[bit3] : キャッシュエントリのグローバルロック (LOCK)
LOCK
内容
0
キャッシュエントリの書込み許可。（初期値）
1
キャッシュエントリの書込み禁止。
初期値は "0" です。
[bit2] : 命令キャッシュ許可 (ENAB)
ENAB
内容
0
命令キャッシュ禁止。（初期値）
1
命令キャッシュ許可。
初期値は "0" です。
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173
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11.6 レジスタ
MB91460M シリーズ
[bit1] : キャッシュ容量構成 (SIZE1/0)
SIZE1/0
内容
00
0KB - キャッシュ禁止
01
4KB (1024 エントリ )
10
8KB (2048 エントリ )
11
16KB (4096 エントリ )
（初期値）
初期値は "11" です。
本製品は , 8KB のキャッシュを持っていますので , 本ビットは "10" に設定してください。
キャッシュを許可する前に設定してください。
キャッシュフラッシュ起動と同時に書き換えることは禁止です。
11.6.5 FLASH メモリウェイトタイミングレジスタ (FMWT)
FMWT
bit 31
アドレス：007004H
R/W
初期値
アドレス：007005H
R/W
初期値
FMWT2
R/W
初期値
FMPS
R/W
初期値
28
27
25
24
WTC1
WTC0
R/W
1
R/W
1
R/W
1
19
18
17
16
ATD0
EQ3
EQ2
EQ1
EQ0
R/W
0
R/W
1
R/W
1
R/W
1
R/W
0
R/W
1
13
12
11
10
9
8
−
−
−
−
−
−
−
−
X
X
X
X
R/W
1
R/W
1
R/W
1
R/W
1
R/W
1
bit 23
22
21
20
予約
ATD2
ATD1
R/W
0
R/W
1
14
−
−
X
bit 7
アドレス：007007H
29
予約
bit 15
アドレス：007006H
30
予約
26
WEXH1 WEXH0 WTC3 WTC2
ALEH2 ALEH1 ALEH0
R/W
1
R/W
0
R/W
1
6
5
4
3
2
1
0
−
−
−
−
−
予約
予約
予約
−
−
−
−
−
X
X
X
X
X
R/W
0
R/W
0
R/W
0
[bit31,30] : 予約
常に "11" を書いてください。リード時 , "11" が読めます。
[bit29,28] : WEX の Hi 幅設定ビット (WEXH)
初期値 3 です。
WEX の Hi 幅は , レジスタ値 +2 となりますので , 初期値では , 5 サイクルです。
174
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第 11 章メモリコントローラ
11.6 レジスタ
MB91460M シリーズ
[bit27 ∼ bit24] : FLASH メモリアクセスウェイトサイクル (WTC)
初期値 15 です。
FLASH の総アクセスサイクルは , WTC+1 サイクルになります。
[bit23] : 予約
常に "0" を書いてください。リード時 , "0" が読めます。
[bit22 ∼ bit20] : FLASH メモリアクセス制御信号 ATDIN サイクル (ATD)
初期値 5 です。
[bit19 ∼ bit16] : FLASH メモリアクセス制御信号 EQIN サイクル (EQ)
初期値 13 です。
[bit15] : 予約
不定値が読めます。書込みは無視されます。
[bit14 ∼ bit12] : FLASH メモリアクセス制御信号 ALEH サイクル (ALEH)
初期値 5 です。
[bit11 ∼ bit3] : 予約
不定値が読めます。書込みは無視されます。
[bit2 ∼ bit0] : 予約
常に "000" を書いてください。リード時 , "000" が読めます。
11.6.6 FLASH メモリアドレスチェックレジスタ (FMAC)
FMAC
bit 31
アドレス：007008H
0
FMAC
R/W
初期値
R
-------- -0000000 00000000 00000000
このレジスタは , テスト用です。FLASH アクセスサイクルが始まった時のアドレスを , 常に取り込みます。
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175
第 11 章メモリコントローラ
11.6 レジスタ
MB91460M シリーズ
11.6.7 非キャッシュ領域定義レジスタ (FCHA1/0)
FCHA0
bit 31
アドレス：00700CH
R
-------- -0000000 00000000 00000000
R/W
初期値
FCHA1
0
FCHA0
bit 31
アドレス：007010H
R/W
初期値
0
FCHA1
R
-------- -0000000 00000000 00000000
FLASH 用キャッシュの非対象領域を設定するためのレジスタです。
初期値では , 非対象領域は存在しません。
176
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第 12 章命令キャッシュ
12.1 概要
MB91460M シリーズ
第 12 章
命令キャッシュ
この章では , 命令キャッシュメモリおよびその動作について説明します。
12.1 概要
命令キャッシュは , 一時記憶メモリです。命令コードを外部の低速メモリからアクセスする場合 , 一度アクセ
スしたコードを内部に保持する役目を果たし , 2 回目以降のアクセス速度を速める為に使用します。
命令キャッシュを許可した後で , 禁止する場合は , 必ず「12.6.4 I-cache を使用するときの設定方法」に示さ
れているサブルーチンを使用してください。
本チップは , 命令キャッシュ用に 4KB の RAM を持っています。命令キャッシュに割り当てる領域を , 4KB,
2KB, 1KB から選択できます。
残りの RAM は , I-RAM としてメモリ上にマップされます。.
命令キャッシュデータ RAM, TAG-RAM は , RAM モードに設定することによりソフトウェアで直接リード・ラ
イトアクセスができるようになります。
12.2 本体構造
• FR の基本命令長 2bytes
• ブロックの配置方式 2way セットアソシアティブ方式
• ブロック 1way は 128 ブロック構成
1 ブロックは 16bytes (=4 サブブロック )
1 サブブロックは 4bytes (=1 バスアクセス単位 32bit)
図 12.2-1 命令キャッシュの構造
4バイト
way1
4バイト
4バイト
4バイト
4バイト
I3
I2
I1
I0
サブブロック3 サブブロック2 サブブロック1 サブブロック0
ブロック0
キャッシュタグ
サブブロック3 サブブロック2 サブブロック1 サブブロック0
ブロック127
キャッシュタグ
サブブロック3 サブブロック2 サブブロック1 サブブロック0
ブロック0
サブブロック3 サブブロック2 サブブロック1 サブブロック0
ブロック127
キャッシュタグ
128ブロック
way2
128ブロック
キャッシュタグ
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177
第 12 章命令キャッシュ
12.3 タグ構造
MB91460M シリーズ
12.3 タグ構造
命令キャッシュのタグ構造を示します。
図 12.3-1 命令キャッシュのタグ構造
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
アドレスタグ bit31～bit16
15
14
13
12
11
10
9
アドレスタグ bit15～bit9
8
7
6
5
4
3
2
1
0
予約
SBV3
SBV2
SBV1
SBV0
TAGV
予約
LRU
ETLK
※予約ビットは意味を持ちません。
[bit31 ∼ bit9] アドレスタグ
対応するブロック内にキャッシュされた命令のメモリアドレスの上位 23 ビットが格納されています。ブ
ロック i の中のサブブロック k に格納されている命令データのメモリアドレスは , アドレスタグに下位ビッ
ト（i × 24 ＋ k × 22）を付加したアドレスになります。
CPU からのアクセスで要求された命令アドレスとの一致を検査するために使用されます。タグ検査の結果
に従い , 以下のような動作をします。
1) 要求された命令データがキャッシュ内に存在する場合 ( ヒット ), キャッシュはそのサイクル内でデータを
CPU に転送します。
2) 要求された命令データがキャッシュ内に存在しない場合 ( ミス ), CPU とキャッシュは外部アクセスで取
得されたデータを CPU とキャッシュが同時に取得します。
[bit7 ∼ bit4] サブブロック有効ビット (SBV3 ∼ SBV0)
SBV* に "1" が含まれる場合 , 対応するサブブロックにタグで示されたアドレスの現行の命令データがエント
リされます。サブブロックには , 通常 2 命令が格納されます ( 即値転送命令を除く ) 。
[bit3] タグ有効ビット (TAGV)
アドレスタグ値が有効かどうかを示します。このビットが "0" の時はサブブロック有効ビットとは無関係に ,
このブロックは無効になります。フラッシュされると "0" に設定されます。
[bit1] LRU ビット (LRU)
Way1 の命令キャッシュタグにのみ存在します。
選択されたセットについて , 最後にアクセスされたエントリが way1/2 のどちらであるかを示します。
LRU=1 のときは way1 が , LRU=0 のときは way2 が最後にアクセスされたことを示します。
[bit0] エントリロックビット (ETLK)
タグ内の全サブブロックのエントリをロックします。
ETLK=1 のときにロック状態で , キャッシュミス時にエントリは更新されません。
但し , 無効なサブブロックは更新されます。
way1/2 ともにエントリロックされているときにキャッシュミスした場合は , キャッシュミス判定の１サイ
クルをロスした後 , 外部メモリをアクセスします。
178
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第 12 章命令キャッシュ
12.4 レジスタ
MB91460M シリーズ
12.4 レジスタ
12.4.1 命令キャッシュ容量設定レジスタ
このレジスタは , 4KB の内 , 何 KB を命令キャッシュとして使用するか設定するレジスタです。
ISIZE
bit7
6
5
4
3
2
1
0
アドレス：0003C7H
−
−
−
−
−
−
SIZE1
SIZE0
R/W
−
−
−
−
−
−
R/W
R/W
初期値
−
−
−
−
−
−
1
0
[bit1, bit0] キャッシュ容量設定ビット
キャッシュ容量を設定するビットです。
設定によりキャッシュサイズと I-RAM 容量 , RAM モード時のアドレスマップが変化します。詳細は , 12.5
章を参照してください。
キャッシュ容量を変更した場合は , 必ずフラッシュおよびエントリロック解除を行ってからキャッシュ ON
にしてください。
表 12.4-1 キャッシュ容量レジスタ
SIZE1, SIZE0
命令キャッシュ容量
00
1KB
01
2KB
10
4KB ( 初期値 )
11
設定禁止
12.4.2 命令キャッシュ制御レジスタ
ICHCR(I-CacHe Control Register) は , 命令キャッシュの動作を制御します。
ICHCR への書込みは , 以降 3 サイクル以内にフェッチされる命令のキャッシュ動作に影響を与えません。
ICHCR
bit7
6
5
4
3
2
1
0
アドレス：0003E7H
RAM
−
GBLK
ALFL
EOLK
ELKR
FLSH
ENAB
R/W
R/W
−
R/W
R/W
R/W
R/W
R/W
R/W
0
−
0
0
0
0
0
0
初期値
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第 12 章命令キャッシュ
12.4 レジスタ
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[bit7] RAM モード設定ビット (RAM)
"1" で RAM モードとして動作します。
RAM モードにすることによって , ENAB が "1" でキャッシュ・オンとなっている場合はキャッシュ RAM が
アドレスマップ上にマップされます。詳細は , 12.5 章を参照してください。
[bit6] 予約ビット
書込みは無視されます。読出し値は , 不定です。
[bit5] グローバルロック (GBLK)
全てのエントリをロックします。
GBLK=1 のとき , キャッシュ内の有効なエントリはミス時に更新されません。但し , 無効なサブブロックは
更新されます。その際の命令 / データフェッチ動作は , ロックしていない時と同様に行なわれます。
[bit4] オートロックフェイル (ALFL)
すでにロックしているエントリをさらにロックしようとすると ALFL=1 にセットされます。
自動ロック中のエントリ更新が , すでにロックされているエントリに対して行われようとしたとき , ユーザ
の意図に反して , 新たなエントリがキャッシュ中にロックされることがありません。プログラムのデバッグ
のために参照します。"0" 書込みでクリアされます。
[bit3] エントリオートロック (EOLK)
命令キャッシュ内の各エントリに対して , 自動ロックの有効・無効を切り換えます。
EOLK=1 のときにアクセス（ミス時のみ）されたエントリは , キャッシュタグ内のエントリロックビットが
ハードウェアで 1 にセットされて , ロックされます。ロックされたエントリは以後 , キャッシュミス時の更
新の対象になりません。但し , 無効なサブブロックは更新されます。確実にロックするためには一度キャッ
シュをフラッシュした後 , このビットをセットしてください。
[bit2] エントリロック解除 (ELKR)
全てのキャッシュタグ中のエントリロックビットのクリアを指定します。
ELKR=1にセットされた次のサイクルで, 全てのキャッシュタグ中のエントリロックビットが０にクリアさ
れます。ただし本ビットの内容が保持されるのは 1 クロックサイクルのみであり , 2 クロックサイクル以降
は 0 にクリアされます。
[bit1] フラッシュ (FLSH)
命令キャッシュのフラッシュを指定します。
FLSH=1 のとき，キャッシュの内容がフラッシュされます。ただし本ビットの内容が保持されるのは 1 ク
ロックサイクルのみであり , 2 クロックサイクル以降は "0" にクリアされます。
[bit0] イネーブル (ENAB)
命令キャッシュのイネーブル・ディスエーブルを切り換えます。
ENAB=0 のときディスエーブル状態で , CPU からの命令アクセスは , キャッシュを介さず外部に対して直
接行われます。
ディスエーブル状態では , キャッシュの内容は保存されます。
180
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第 12 章命令キャッシュ
12.5 アドレスマップ
MB91460M シリーズ
12.5 アドレスマップ
12.5.1 キャッシュ用 4KB RAM 内の割り当て
本チップは , 命令キャッシュ用の RAM を 4KB 搭載しています。
設定によって , 命令キャッシュとして使用する領域を 4/2/1KB から選択可能です。
2way なので , 1way あたりの割り当ては , 2KB です。
キャッシュ領域の設定によって各 way には 2/1/0.5KB が割り当てられます。
余った RAM は I-RAM として使用されます。
命令キャッシュを禁止すると , 全領域が I-RAM として使用されます。
2K の RAM 内は , 図 12.5-1 の様に割り当てられます。
キャッシュ領域を制限したときの I-RAM は上位側に割り当てられます。
図 12.5-1 キャッシュ容量別のメモリ割当て I
アドレス
命令キャッシュ許可
4KB設定
命令キャッシュ許可
2KB設定
000 H
CACHE RAM
(1KB)
1FF H
200 H
3FF H
400 H
CACHE RAM
(2KB)
I-RAM
(1KB)
命令キャッシュ許可
1KB設定
命令キャッシュ禁止
CACHE RAM
(512B)
I-RAM
(1.5KB)
I-RAM
(2KB)
7FF H
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181
第 12 章命令キャッシュ
12.5 アドレスマップ
MB91460M シリーズ
12.5.2 メモリマップ上の領域
命令キャッシュの割り当てアドレスは , 0x010000 ∼ 0x01FFFF です。
具体的に , 以下の様に割り当てられています。
0x010000 ∼ 0x013FFF
:
TAG RAM (way1)
0x014000 ∼ 0x017FFF
:
TAG RAM (way2)
0x018000 ∼ 0x01BFFF
:
CACHE RAM(way1) / I-RAM
0x01C000 ∼ 0x01FFFF
:
CACHE RAM(way2) / I-RAM
TAG-RAM とキャッシュ用の 4K RAM が , どのようにメモリマップ上に割り当てられるかを示します。
TAG RAM と命令キャッシュに割り当てられた領域は , メモリマップ上に存在しません。そのときのアドレス
マップを図 12.5-2 に示します。
図 12.5-2
アドレス
00018000
命令キャッシュ許可
4KB設定
命令キャッシュ許可
2KB設定
H
000181FF H
00018200 H
000183FF H
00018400 H
CACHE RAM (way1)
1KB
CACHE RAM (way1)
2KB
I- RAM
1KB
命令キャッシュ許可
1KB設定
命令キャッシュ禁止
CACHE RAM (way1)
512B
I-RAM
1.5KB
I-RAM
2KB
000187FF H
0001C000 H
CACHE RAM (way2)
1KB
0001C1FF H
0001C200 H
0001C3FF H
0001C400 H
CACHE RAM (way2)
2KB
I-RAM
1KB
CACHE RAM (way2)
512B
I-RAM
1.5KB
I-RAM
2KB
0001C7FF H
※グレーの領域は CPU から見えません。
I-RAM のみが CPU からみえている状態です。
182
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第 12 章命令キャッシュ
12.5 アドレスマップ
MB91460M シリーズ
RAM モードビット (ICHCR.RAM) を "1" に設定すると , TAG-RAM と命令キャッシュに割り当てられた領域も
メモリマップ上に現れます。その時のアドレスマップを図 12.5-3 に示します。
図 12.5-3
アドレス
命令キャッシュ許可
4KB設定
命令キャッシュ許可
2KB設定
命令キャッシュ許可
1KB設定
00010000 H
000101FFH
000103FFH
命令キャッシュ禁止
TAG RAM
(way1)
TAG RAM
(way1)
TAG RAM
(way1)
TAG RAM
(way1)
000107FFH
00014000 H
000143FFH
TAG RAM
(way2)
TAG RAM
(way2)
000141FFH
TAG RAM
(way2)
TAG RAM
(way2)
000147FFH
00018000 H
000181FFH
00018200 H
000183FFH
00018400 H
CACHE RAM (way1)
1KB
CACHE RAM (way1)
512B
CACHE RAM (way1)
2KB
I-RAM
1.5KB
I-RAM
1KB
I-RAM
2KB
000187FFH
0001C000H
0001C1FFH
0001C200H
0001C3FFH
0001C400H
CACHE RAM (way2)
1KB
CACHE RAM (way2)
512B
CACHE RAM (way2)
2KB
I-RAM
1KB
I-RAM
1.5KB
I-RAM
2KB
0001C7FFH
各領域内でのアクセス判定は , 下位数ビットで行なわれます。
そのため , 全領域が , RAM ミラー領域で埋まっているイメージになります。
各々のミラーイメージを図 12.5-4 および図 12.5-5 に示します。
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183
第 12 章命令キャッシュ
12.5 アドレスマップ
MB91460M シリーズ
• TAG RAM
TAG-RAM のミラー配置は , 図 12.5-4 の様になっています。
キャッシュの領域に応じて , ミラー領域は詰めて配置されます。
ICHCR:RAM=1 の時のマップです。ICHCR:RAM=0 の時は , 全て見えなくなります。
どのミラー領域に対してもアクセスが可能ですので , 注意してください。
way2 についても同様です。
図 12.5-4
アドレス
00010000
命令キャッシュ許可
4KB設定
命令キャッシュ許可
2KB設定
H
000101FF H
00010200 H
000103FF H
00010400 H
TAG RAM
(way1)
TAG RAM
(way1)
TAG RAMミラー
(way1)
000105FF H
00010600 H
000107FF H
00010800 H
TAG RAMミラー
(way1)
000109FF H
00010A00 H
00010BFF H
00010C00 H
TAG RAMミラー
(way1)
TAG RAMミラー
(way1)
00010DFF H
00010E00 H
00010FFF H
00011000 H
000111FF H
00011200 H
000113FF H
00011400 H
TAG RAM
(way1)
TAG RAM
(way1)
TAG RAMミラー
(way1)
000115FF H
00011600 H
000117FF H
00011800 H
TAG RAMミラー
(way1)
000139FF H
00013A00 H
00013BFF H
00013C00 H
00013DFF H
00013E00 H
00013FFF H
184
TAG RAMミラー
( way1)
TAG RAMミラー
( way1)
命令キャッシュ許可
1KB設定
命令キャッシュ禁止
TAG RAM
(way1)
TAG RAMミラー
(way1)
TAG RAMミラー
(way1)
TAG RAM
(way1)
TAG RAMミラー
(way1)
TAG RAMミラー
(way1)
TAG RAMミラー
(way1)
TAG RAMミラー
(way1)
TAG RAMミラー
(way1)
TAG RAMミラー
(way1)
TAG RAM
(way1)
TAG RAMミラー
(way1)
TAG RAMミラー
(way1)
TAG RAM
(way1)
TAG RAMミラー
(way1)
TAG RAMミラー
way1)(
TAG RAMミラー
(way1)
TAG RAMミラー
(way1)
TAG RAMミラー
(way1)
TAG RAMミラー
(way1)
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第 12 章命令キャッシュ
12.5 アドレスマップ
MB91460M シリーズ
• CACHE RAM
TAG-RAM のミラー配置は , 図 12.5-5 の様になっています。
キャッシュ領域に関係なく , 一律 2KB ごとにミラーが現れます。
ICHCR:RAM=1 の時のマップです。ICHCR:RAM=0 の時は , CACHE RAM が全て見えなくなります。
どのミラー領域に対してもアクセスが可能ですので , 注意してください。
way2 についても同様です。
図 12.5-5
命令キャッシュ許可
4KB設定
アドレス
00018000
命令キャッシュ許可
2KB設定
H
000181FF H
00018200 H
CACHE RAM (way1)
1KB
000183FF H
00018400 H
CACHE RAM (way1)
2KB
I-RAM
1KB
000187FF H
00018800 H
CACHE RAM (way1) ミラー
1KB
000189FF H
00018A00 H
00018BFF H
00018C00 H
CACHE RAM (way1) ミラー
2KB
I-RAM ミラー
1KB
00018FFF H
00019000 H
CACHE RAM (way1) ミラー
1KB
000191FF H
00019200 H
000193FF H
00019400 H
CACHE RAM (way1) ミラー
2KB
I-RAM ミラー
1KB
000197FF H
00019800 H
CACHE RAM (way1) ミラー
1KB
0001B5FF H
0001B600 H
0001B7FF H
0001B800 H
CACHE RAM (way1) ミラー
2KB
I-RAM ミラー
1KB
命令キャッシュ許可
1KB設定
命令キャッシュ禁止
CACHE RAM (way1)
512B
I-RAM
1.5KB
I-RAM
2KB
CACHE RAM (way1) ミラー
512B
I-RAM ミラー
1.5KB
I-RAM ミラー
2KB
CACHE RAM (way1) ミラー
512B
I-RAM ミラー
1.5KB
I-RAM ミラー
2KB
CACHE RAM (way1) ミラー
512B
I-RAM ミラー
1.5KB
I-RAM ミラー
2KB
0001BFFF H
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185
第 12 章命令キャッシュ
12.5 アドレスマップ
MB91460M シリーズ
12.5.3 TAG-RAM およびキャッシュ RAM の構成
各ブロックのタグおよびキャッシュデータは , 対応するキャッシュアドレスと同じオフセット位置に格納され
ています。
たとえば , ブロック 0 のキャッシュ対象領域は , 下位 11 ビットが 000H ∼ 00FH の範囲です。
この場合 , ブロック 0 のタグは , TAG-RAM の 000H 番地に , キャッシュデータは , キャッシュ RAM の 000H,
004H, 008H, 00CH に格納されます。
同様に , ブロック 100 のキャッシュ対象領域は , 下位 11 ビットが , 640H ∼ 64FH の範囲です。
この場合 , ブロック 100 のタグは , TAG-RAM の 640H 番地に , キャッシュデータは , キャッシュRAM の 640H,
644H, 648H, 64CH に格納されます。
way1 の TAG-RAM およびキャッシュ RAM についてデータのマップを図 12.5-6 に示します。
図 12.5-6
TAG RAM
00010000
H
00010004
H
00010008
H
0001000C H
CACHE RAM
00018000 H
ブロック0のサブブロック0
ブロック0のTAGミラー
00018004 H
ブロック0のサブブロック1
ブロック0のTAGミラー
00018008 H
ブロック0のサブブロック2
ブロック0のTAGミラー
0001800C H
ブロック0のサブブロック3
ブロック1のTAG
00018010 H
ブロック1のサブブロック0
ブロック0のTAG
00010010
H
00010014
H
ブロック1のTAGミラー
00018014 H
ブロック1のサブブロック1
00010018
H
ブロック1のTAGミラー
00018018 H
ブロック1のサブブロック2
ブロック1のTAGミラー
0001801C H
ブロック1のサブブロック3
ブロック2のTAG
00018020 H
ブロック2のサブブロック0
0001001C H
00010020
H
00010024
H
ブロック2のTAGミラー
00018024 H
ブロック2のサブブロック1
00010028
H
ブロック2のTAGミラー
00018028 H
ブロック2のサブブロック2
ブロック2のTAGミラー
0001802C H
ブロック2のサブブロック3
0001002C H
・
・
・
・
・
・
00010640
H
ブロック100のTAG
00018640 H
ブロック100のサブブロック0
00010644
H
ブロック100のTAGミラー
00018644 H
ブロック100のサブブロック1
00010648
H
ブロック100のTAGミラー
00018648 H
ブロック100のサブブロック2
0001064C H
ブロック100のTAGミラー
0001864C H
ブロック100のサブブロック3
・
・
・
・
・
・
ブロック127のTAG
000187F0 H
ブロック127のサブブロック0
000107F4 H
ブロック127のTAGミラー
000187F4 H
ブロック127のサブブロック1
000107F8 H
ブロック127のTAGミラー
000187F8 H
ブロック127のサブブロック2
000107FC H
ブロック127のTAGミラー
000187FCH
ブロック127のサブブロック3
000107F0 H
4バイト
4バイト
way2 もアドレスが違うだけで , 並びは同じになります。
186
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 12 章命令キャッシュ
12.6 動作モードの条件
MB91460M シリーズ
12.6 動作モードの条件
12.6.1 動作モード時のキャッシュの状態
ディセーブル／フラッシュはビット操作命令等でそのビットだけ変化させた場合の状態を示しています。
リセット直後
直前の状態を保持
ディセーブル中書換え不可能
直前の状態を保持
アドレスタグ
内容は不定
直前の状態を保持
ディセーブル中書換え不可能
直前の状態を保持
サブブロック
バリッド
ビット
内容は不定
直前の状態を保持
ディセーブル中書換え不可能
直前の状態を保持
LRU
内容は不定
直前の状態を保持
ディセーブル中書換え不可能
直前の状態を保持
エントリ
ロックビット
内容は不定
直前の状態を保持
ディセーブル中書換え不可能
直前の状態を保持
( 要エントリロック解除 )
TAG バリッド
内容は不定
ビット
直前の状態を保持
ディセーブル中フラッシュ可能
すべてのエントリが無効
通常モード
直前の状態を保持
ディセーブル中フラッシュ可能
直前の状態を保持
グローバル
ロック
アンロック
直前の状態を保持
ディセーブル中書換え可能
直前の状態を保持
オートロック
フェイル
フェイルなし
直前の状態を保持
ディセーブル中書換え可能
直前の状態を保持
エントリ
オートロック
アンロック
直前の状態を保持
ディセーブル中書換え可能
直前の状態を保持
エントリ
ロック解除
解除なし
直前の状態を保持
ディセーブル中書換え可能
直前の状態を保持
イネーブル
ディスエーブルディセーブル
フラッシュ
フラッシュなし
RAM
制御
レジスタ
フラッシュ
内容は不定
キャッシュメモリ
タグ
ディセーブル (ENAB=0)
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直前の状態を保持
ディセーブル中書換え可能
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直前の状態を保持
メモリアクセス直後のサイクルで
フラッシュ。以後 0 にもどる。
187
第 12 章命令キャッシュ
12.6 動作モードの条件
MB91460M シリーズ
12.6.2 キャッシュエントリの更新
キャッシュエントリのエントリ更新は , 以下の表の様に行います。
アンロック
ヒット
更新しない。
ミス
更新する。
ロック
更新しない。
タグミスの場合は更新しない。
サブブロック無効の場合は更新する。
12.6.3 命令キャッシュのキャッシュ領域
• 命令キャッシュは , 外部バス空間のみにキャッシュ可能です。
• DMA 転送で外部メモリの内容が更新されたとしてもキャッシュの内容との整合はとりません。この様な場
合はキャッシュをフラッシュすることで , 整合性を保ってください。
• 各チップセレクトの領域ごとに非キャッシュ領域に設定することができます。この場合でもキャッシュオフ
に比べて 1 サイクルのペナルティを受けます。(「第 30 章外部バス」を参照してください。)
12.6.4 I-cache を使用するときの設定方法
(1) 初期化
I-Cache を使い始める時はキャッシュの中身をクリアしておく必要があります。
レジスタの FLUSH ビットと ELKR ビットを "1" にして , 過去のデータを消去します。
ldi
#_ICHCR,r0
// I-Cache コントロールレジスタのアドレス
ldi
#0b00000110,r1
// FLSH ビット (1 ビット )
// ELKR ビット (2 ビット )
stb
r1,@r0
// レジスタへ書込み
これで , キャッシュが初期化されます。
(2) キャッシュを有効 (ON) にする
I-Cache を有効にするには ENAB ビットを "1" にします。
188
ldi
#_ICHCR,r0
// I-Cache コントロールレジスタのアドレス
ldi
#0b00000001,r1
// ENAB ビット (0 ビット )
stb
r1,@r0
// レジスタへ書込み
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CM71-10150-3
第 12 章命令キャッシュ
12.6 動作モードの条件
MB91460M シリーズ
これ以降の命令アクセスがキャッシュに取り込まれて行きます。
キャッシュの有効化は , キャッシュの初期化と同時に行うこともできます。
ldi
#_ICHCR,r0
// I-Cache コントロールレジスタのアドレス
ldi
#0b00000111,r1
// ENAB ビット (0 ビット )
// FLSH ビット (1 ビット )
// ELKR ビット (2 ビット )
stb
r1,@r0
// レジスタへ書込み
(3) キャッシュを無効 (OFF) にする
I-Cache を無効にするには ENAB ビットを "0" にします。
ldi
#_ICHCR,r0
// I-Cache コントロールレジスタのアドレス
ldi
#0b00000000,r1
// ENAB ビット (0 ビット )
stb
r1,@r0
// レジスタへ書込み
この状態 ( リセット後の状態と同じ ) では , キャッシュは無いのと同じで何もしません。
キャッシュのオーバヘッドが気になる処理の時に , OFF にすると処理性能が向上することがあります。
(4) キャッシュの内容を全てロックする
現在 I-Cache に入っている命令が更新されないようにロックします。
レジスタの GBLK ビットを "1" にします。
ENAB ビットも "1" にしておかないとキャッシュが OFF になってしまい , キャッシュ内のロックした命令が
使われません。
ldi
#_ICHCR,r0
// I-Cache コントロールレジスタのアドレス
ldi
#0b00100001,r1
// ENAB ビット (0 ビット )
// GBLK ビット (5 ビット )
stb
r1,@r0
// レジスタへ書込み
(5) 特定の命令をキャッシュにロックする
特定の命令群 ( サブルーチン等 ) をキャッシュにロックするには , それらの命令を実行する前に EOLK
ビットを '1' にします。
ロックした命令は高速な内部 ROM の様にアクセスされます。
ldi
#_ICHCR,r0
// I-Cache コントロールレジスタのアドレス
ldi
#0b00001001,r1
// ENAB ビット (0 ビット )
// EOLK ビット (3 ビット )
stb
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r1,@r0
// レジスタへ書込み
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189
第 12 章命令キャッシュ
12.6 動作モードの条件
MB91460M シリーズ
メモリのウェイト数に依りますが , stb 命令の次以降の命令から有効になります。
ロックしたい命令群が終った所で EOLK ビットを "0" にします。
ldi
#_ICHCR,r0
// I-Cache コントロールレジスタのアドレス
ldi
#0b00000001,r1
// ENAB ビット (0 ビット )
// EOLK ビット (3 ビット )
stb
r1,@r0
// レジスタへ書込み
(6) キャッシュのロックを解除する
上記 (5) でロックした命令のロック情報を解除します。
ldi
#_ICHCR,r0
// I-Cache コントロールレジスタのアドレス
ldi
#0b00000000,r
// ENAB ビット (0 ビット )
stb
r1,@r0
// レジスタへ書込み
ldi
#0b00000100,r
// ELKR ビット (2 ビット )
stb
r1,@r0
// レジスタへ書込み
ロック情報だけ解除されるので , ロックされていた命令は , LRU ビットの状態に応じて順次新しい命令
に置き換わります。
190
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 13 章クロック制御
13.1 クロック概要
MB91460M シリーズ
第 13 章
クロック制御
13.1 クロック概要
クロック制御回路は , 原発振部 , ベースクロック発生部 , 動作クロック発生部で構成されています。
クロック制御回路では , 高速クロック ( 最大 80MHz) から低速クロック (32.768kHz) まで , 広範なクロック速
度がサポートされています。
サブクロック原発振
メインクロック原発振
2分周
PLL
セレクタ
デバイダ
CPUクロック(CLKB)
デバイダ
周辺クロック(CLKP)
デバイダ
外部バスクロック(CLKT)
ベースクロック
PLL
セレクタ
デバイダ
CANクロック
セレクタ
デバイダ
MediaLBクロック
加えて , 本チップには , CAN クロック生成部および MediaLB クロック生成部があります。
CAN クロックは , CPU クロック等を生成するための PLL からベースクロックをもらって生成されます。
MediaLB クロックは , 専用の PLL を持っており , 原発振から直接クロックを生成します。
共に , 初期状態は , CPU クロックとなっています。
次ページに , 本チップのどのブロックがどのクロックで動作するかを示します。何も示されていないブロック
は , CPU クロックで動作するブロックです。
CM71-10150-3
FUJITSU MICROELECTRONICS LIMITED
191
第 13 章クロック制御
13.1 クロック概要
MB91460M シリーズ
TRSTX
BREAK
ISC0～2
ICD0～3
FR60 CPU
core
DSU
EDSU/MPU
Bit search
32
32
D-bus
CANクロック動作ブロック
CAN 2ch
RX0/1
TX0/1
32msg+64msg
I-Cache
4kB
SYSCLK
ASX
RDX
WR0X
WR1X
32 to 16
BUS adaptor
RAM
16kB
BUS
convertor
F-bus
BOOT ROM
4kB
16kB (0wait)
32kB (1wait)
External BUS I/F
FLASH
1MB
I-bus
Direct Mapped
Cache
8kB
RAM 48kB
32
32
32
MLBCLK
MLBSIG
MLBDAT
DREQ0
DACK0
DEOP0
IOWRX
IORDX
HB-bus
Interrupt
Controller
32
decoder
FIFO buffer
I2S 10ch
PB-bus
HB
TRQ0～3
PPG0～7
PPG
8ch
TIN0～3
TOT0～3
Reload Timer
5ch
FRCK0～3
D15～0
16
MediaLB
32
WS
ISCK0
SD0～9
DMAC
5ch
Free Run Timer
4ch
ICU0～3
Input Capture
4ch
OCU0～3
Output Compare
4ch
BRQ
BGRNTX
CS0X～6X
A23～0
R-bus
MediaLB
BUS I/F
MediaLBクロック動作ブロック
MCLKE
MCLKI
MCLKO
WEX
BAAX
CLKT動作ブロック
A/D Convertor
12ch
AN0～11
ATGX
External Interrupt
16ch
INT0～15
General Purpose
Port
GPxx_x
LIN-USART
9ch
SIN0～8
SOT0～8
SCK0～8
I2C
8ch
SDA0～7
SCL0～7
Real Time Clock
Clock Controller
X0
Clock Controller
for MediaLB
CLKP動作ブロック
MediaLB クロックは , 独自の PLL を持っているため , CPU クロックとは完全に非同期です。そのため , MediaLB
と CPU ブロックの間には , 非同期インターフェイス (MediaLB BUS I/F) が入っています。
CAN クロック生成部は , 「第 15 章 CAN クロックプリスケーラ」を参照してください。
MediaLB クロック生成部は , 「16.1 MediaLB クロック生成部」を参照してください。
192
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第 13 章クロック制御
13.2 特長
MB91460M シリーズ
13.2 特長
■ 原発振
• メインクロック (FCL-MAIN) ：4MHz
X0/X1 端子から入力され , 高速クロックとして使用されます。
• サブクロック (FCL-SUB) ：32.768kHz
X0A/X1A 端子から入力され , 低速クロックとして使用されます。
• サブクロック (FCL-SUB) ：100kHz (typ.)
RC 発振器。低速クロックとして使用されます。
■ ベースクロック (F) ：3 種類のクロックから選択可能
• メイン PLL ( プログラマブル )：FCL-MAN x N
• メインクロックの 2 分周：FCL-MAIN の 2 分周
• サブクロック：FCL-SUB
■ 動作クロック：16 種類の速度から選択可能
• CPU クロック (CLKB) ：F/1, /2, /3, /4, /5, /6, /7, /8, ..., /16
CPU, 内部メモリ , 内部バスにより使用されるクロックです。このクロックを使用する回路は , 以下のとお
りです。
• CPU, 内部 RAM, 内部 ROM, ビット検索モジュール
• I バス , D バス , F バス , X バス
• オンチップデバッグサポートユニット (DSU)
• 周辺クロック (CLKP) ：F/1, /2, /3, /4, /5, /6, /7, /8, ..., /16
周辺機能および周辺バスにより使用されるクロックです。このクロックを使用する回路は , 以下のとおりで
す。
• 周辺バス
• クロックコントローラ ( バスインタフェースユニットのみ )
• 割込みコントローラ
• 入出力ポート
• 外部割込み入力 , UART, 16 ビットタイマ , および類似する周辺機能
• 外部バスクロック (CLKT) ：F/1, /2, /3, /4, /5, /6, /7, /8, ..., /16
外部バス拡張インタフェースにより使用されるクロック。このクロックを使用する回路は , 以下のとおりで
す。
• 外部バス拡張インタフェース
• 外部 CLK 出力
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193
第 13 章クロック制御
13.3 構成
MB91460M シリーズ
13.3 構成
図 13.3-1 構成図
PLL1EN
0
1
OSCDS1
STCR: bit0
0
ストップモードで
発振継続
1
ストップモードで
発振停止
PLL停止
PLL許可（開始）
OSCCR: bit0
0
メインクロックはサブ
クロックモードで実行を続行
1
メインクロックはサブ
クロックモードで停止
メインクロック
ソース
(FCLK-MAIN )
X0
PLLDIVG: bit3～bit0
PLLMULG: bit7～bit0
サブクロック
ソース
( FCLK-SUB)
X1A
OSCDS2
OSCCR: bit1
0
サブランあるいはRC発振で
サブクロック発振継続
1
サブランあるいはRC発振で
サブクロック発振停止
CLKS1CLKS0
CLKR: bit3
SCKEN
0
1
サブクロック選択禁止
サブクロック選択許可
00
01
OSCD2
0
1
STCR: bit1
ストップモードで発振を続行
ストップモードで発振を停止
10
11
1000～1110
9～15分周
16分周
1111
デバイダ
PLL
2分周
X0A
1000～1110
1111
セレクタ
X1
PLLDIVM: bit3～bit0
PLLDIVN: bit5～bit0
PLL自動ギアの設定
OSCDS1
T3～T0 DIVR0: bit7～bit4
分周なし
0000
0001
2分周
0010
3分周
0011
4分周
0100
5分周
0101
6分周
0110
7分周
0111
8分周
B3～B0 DIVR0: bit7～bit4
分周なし
0000
0001
2分周
0010
3分周
0011
4分周
0100
5分周
0101
6分周
0110
7分周
0111
8分周
PLL逓倍数
CLKR: bit2
CPUクロック
(FCLKB)
デバイダ
ベース
クロック
(φ)
9～15分周
16分周
デバイダ
周辺クロック
(FCLKP)
外部バスクロック
(FCLKT)
ベースクロック (φ)
CLKR: bit6～bit4
許可変更
メインクロックの2分周
00=>01, 10
（メインクロックモード）
メインクロックの2分周
01=>11, 00
（メインクロックモード）
メインPLL
10=>00
（メインクロックモード）
サブクロック
11=>01
（サブクロックモード）
P3～P0
0000
0001
0010
0011
0100
0101
0110
0111
DIVR1: bit3～bit0
分周なし
2分周
3分周
4分周
5分周
6分周
7分周
8分周
9～15分周
1000～1110
16分周
1111
図 13.3-2 レジスタ一覧
クロック制御
アドレス bit
000486H
7
B3
6
B2
5
B1
000487H
T3
T2
T1
000484H
---
---
---
00048AH
---
---
---
000481H STOP SLEEP
194
HIZ
4
B0
3
P3
2
P2
1
P1
0
P0
DIVR0
(クロック分周設定レジスタ0）
DIVR1
T0
--------- (クロック分周設定レジスタ1）
CLKR
--- SCKEN PLL1EN CLKS1 CLKS0 (クロックソース制御レジスタ）
OSCCR
--------- OSCDS1 (発振制御レジスタ）
STCR
SRST OS1 OS0 OSCD2 OSCD1 (スタンバイ制御レジスタ）
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第 13 章クロック制御
13.4 レジスタ
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13.4 レジスタ
13.4.1 CLKR：クロックソース制御レジスタ
MCU の動作および PLL の制御に使用されるベースクロックのクロックソースを選択します。
• CLKR：アドレス 000484H ( アクセス：バイト )
bit 7
6
5
4
3
2
1
0
−
−
−
−
SCKEN
PLL1EN
CLKS1
CLKS0
X
X
X
X
0
0
0
0
初期値 (INIT 端子入力 ,
ウォッチドッグリセット )
X
X
X
X
X
X
X
X
初期値
( ソフトウェアリセット )
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
属性
( 属性の詳細については , 「ビット属性シンボルの意味」を参照してください。)
[bit7 ∼ bit4] 予約 : 予約ビット
このビットには , 常に "0" を書き込んでください。書き込まれた値が読出し値になります。
[bit3] SCKEN ( サブクロック選択許可 )
SCKEN
機能
0
サブクロック選択禁止 [ 初期値 ]
1
サブクロック選択許可
• サブクロックがクロックソースとして選択されている (CLKS[1:0]=11) 間にサブクロック選択許可ビット
(SCKEN) を変更することは , 禁止されています ( 結果は保証されません ) 。メインクロックが選択され
ている場合以外は , 設定を変更しないでください。
( クロックソースの変更方法については , クロックソース選択ビット (CLKS[1:0]) の説明を参照してくだ
さい。)
[bit2] PLL1EN ( メイン PLL 動作許可 )
PLL1EN
機能
0
メイン PLL 停止 ( 初期値 )
1
メイン PLL 動作許可
• メイン PLL がクロックソースとして選択されている (CLKS[1:0]=10) ときにメイン PLL 動作許可ビット
(PLL1EN) を変更することは禁止されています。
• クロック自動ギア機能がアクティブ ( ギアアップまたはギアダウン ) のときにメイン PLL 動作許可ビット
(PLL1EN) を変更することは禁止されています。PLL 状態を変更する前に , 必ずギアステータスフラグを確
認してください (「14.6 クロック自動ギアのアップダウン」を参照 ) 。
• メインクロック発振が停止している場合 (STCR: OSCD1=1), PLL 許可ビット (PLL1EN) が "1" に設定さ
れていても , ストップモード中メイン PLL は停止します。メイン PLL 動作が許可されている場合
(PLL1EN=1), メインクロックは , ストップモードからの復帰後に PLL を使用して動作します。
( クロックソースの変更については , クロックソース選択ビット (bit1, bit0) の説明を参照してください。)
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195
第 13 章クロック制御
13.4 レジスタ
MB91460M シリーズ
[bit1, bit0] CLKS1, CLKS0 ( クロックソース選択 )
CLKS1
CLKS0
0
0
X0/X1 からのメインクロック入力の 2 分周 ( 初期値 )
メインクロックモード
0
1
X0/X1 からのメインクロック入力の 2 分周
メインクロックモード
1
0
メイン PLL
メインクロックモード
1
1
サブクロック
サブクロックモード
クロックソース設定
モード
• クロックモードを変更する場合 , CLKS1 が "1" のときに CLKS0 ビットの値を変更することはできません。
以下の表に , CLKS1 ビットおよび CLKS0 ビットが変更される場合を示します。
• サブクロックの 2 分周を選択する設定はありません。
• "11B" ( サブクロック ) を設定した後 , 1 つ以上の NOP 命令を挿入します。
• サブクロック選択許可ビット (SCKEN) が "0" のときにサブクロックをクロックソースとして選択するこ
とは禁止されています。( 詳細は表を参照してください。)
表 13.4-1 CLKS1 ビットおよび CLKS0 ビットの変更が許可される場合と許可されない場合
変更が許可される場合
変更が許可されない場合
"00B" → "01B" または "10B"
"00B" → "11B"
"01B" → "11B" または "00B"
"01B" → "10B"
"10B" → "00B"
"10B" → "01B" または "11B"
"11B" → "01B"
"11B" → "00B" または "10B"
例：INIT リセット後にサブクロックを選択するには , 最初に "01B" を書き込み , 次に "11B" ( サブクロック ) を
書き込みます。
(「13.8 注意事項」を参照してください。)
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第 13 章クロック制御
13.4 レジスタ
MB91460M シリーズ
13.4.2 DIVR0：クロック分周設定レジスタ 0
内部デバイス動作に使用されるクロックの分周比を設定します。
DIVR0：アドレス 000486H ( アクセス：バイト , ハーフワード )
bit 7
B3
6
5
4
3
2
1
0
B2
B1
B0
P3
P2
P1
P0
0
0
0
0
0
0
1
1
初期値 (INIT 端子入力 ,
ウォッチドッグリセット )
X
X
X
X
X
X
X
X
初期値
( ソフトウェアリセット )
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
属性
• CPU および内部バスのクロック (CLKB) と , 周辺回路および周辺バスのクロック (CLKP) を設定します。
[bit7 ∼ bit4] B3 ∼ B0 (CLKB 分周選択 )
B3 ∼ B0
CPU クロック (CLKB) 分周比
0000
φ/1 ( 初期値 )
0001
φ/2
0010
φ/3
0011
φ/4
0100
φ/5
0101
φ/6
0110
φ/7
0111
φ/8
1000
φ/9
1001
φ/10
1010
φ/11
1011
φ/12
1100
φ/13
1101
φ/14
1110
φ/15
1111
φ/16
• CLKB が 80MHz 以上の場合 , B3 ∼ B0 で分周比を変えないでください。
• CPU, 内部メモリ , 内部バスにより使用されるクロック (CLKB) のクロック分周比を設定します。
表に示されている 16 のオプションが使用可能です。
• デバイスの最大動作周波数を超える分周比は設定しないでください。
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197
第 13 章クロック制御
13.4 レジスタ
MB91460M シリーズ
[bit3 ∼ bit0] P3 ∼ P0 (CLKP 分周選択 )
P3 ∼ P0
周辺クロック (CLKP) 分周比
0000
φ/1
0001
φ/2
0010
φ/3
0011
φ/4 ( 初期値 )
0100
φ/5
0101
φ/6
0110
φ/7
0111
φ/8
1000
φ/9
1001
φ/10
1010
φ/11
1011
φ/12
1100
φ/13
1101
φ/14
1110
φ/15
1111
φ/16
• 周辺回路および周辺バスにより使用されるクロック (CLKP) のクロック分周比を設定します。
表に示されている 16 のオプションが使用可能です。
• MCU の最大動作周波数を超える分周比は設定しないでください。
198
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第 13 章クロック制御
13.4 レジスタ
MB91460M シリーズ
13.4.3 DIVR1：クロック分周設定レジスタ 1
内部デバイス動作に使用されるクロックの分周比を設定します。
• DIVR1：アドレス 000487H ( アクセス：バイト , ハーフワード )
bit 7
T3
0
6
T2
5
T1
4
T0
0
0
0
3
2
1
0
−
0
−
0
−
0
−
0
初期値 (INITX 端子入力 , ウォッチドッグリセット )
X
X
X
X
X
X
X
X
初期値 ( ソフトウェアリセット )
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
属性
属性の詳細については , 「ビット属性シンボルの意味」を参照してください。
外部バスインタフェースにより使用されるクロック (CLKT) の ( ベースクロックに対する ) クロック分周比を
設定します。
[bit7 ∼ bit4] T3 ∼ T0 (CLKT 分周選択 )
T3 ∼ T0
外部バスクロック (CLKT) 分周比
0000
φ/1 ( 初期値 )
0001
φ/2
0010
φ/3
0011
φ/4
0100
φ/5
0101
φ/6
0110
φ/7
0111
φ/8
1000
φ/9
1001
φ/10
1010
φ/11
1011
φ/12
1100
φ/13
1101
φ/14
1110
φ/15
1111
φ/16
• 外部バスインタフェースにより使用されるクロック (CLKT) のクロック分周比を設定します。
表に示されている 16 のオプションが使用可能です。
• デバイスの最大動作周波数を超える分周比は設定しないでください。
• CLKP 分周選択ビットを変更した場合 , 新しい分周比は , 設定変更後の次のクロックから適用されます。
[bit3 ∼ bit0] 予約ビット
このビットには , 常に "0" を書き込んでください。書き込まれた値が読出し値になります。
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199
第 13 章クロック制御
13.4 レジスタ
MB91460M シリーズ
13.4.4 CSCFG：クロックソース構成レジスタ
このレジスタは , サブクロックモードのメインクロック発振を制御します。
• CSCFG：アドレス 0004AEH ( アクセス：バイト )
bit 7
6
EDSUEN PLLLOCK
5
RCSEL
4
3
−
2
CSC2
1
CSC1
0
CSC0
−
0
X
0
0
0
0
0
0
初期値 (INITX 端子入力 ,
ウォッチドッグリセット)
X
X
X
X
X
X
X
X
初期値
( ソフトウェアリセット )
R/W
R
R/W
R/W
R/W
R/W
R/W
R/W
属性
( 属性の詳細については , 「ビット属性シンボルの意味」を参照してください。)
[bit7] EDSUEN (EDSU/MPU 許可 )
EDSUEN
機能
0
EDSU/MPU のクロック停止中 [ 初期値 ]
1
EDSU/MPU のクロック動作許可中
[bit6] PLLLOCK (PLL ロック )
PLLLOCK
機能
0
PLL がロックしていない状態
1
PLL がロックした状態
[bit5] RCSEL (CR 発振器セレクタ )
RCSEL
機能
0
CR 発振は 100kHz に設定 [ 初期値 ]
1
CR 発振は 2MHz に設定
選択した発振周波数は , クロック制御ユニット ( サブクロック動作用 ), フラッシュセキュリティユニット (CRC 生成
の速度を上げる場合は発振を 2MHz (typ.) に変更 ), およびリアルタイムクロックに適用されます。ハードウェア
ウォッチドッグ (CR ベースのウォッチドッグ ) およびクロックスーパバイザモジュールには , この設定にかかわらず ,
常に 100kHz (typ.) が適用されます。
[bit4] 予約ビット
このビットには , 常に "0" を書き込んでください。書き込まれた値が読出し値になります。
[bit3] 予約ビット
このビットには , 常に "0" を書き込んでください。書き込まれた値が読出し値になります。
200
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第 13 章クロック制御
13.4 レジスタ
MB91460M シリーズ
[bit2 ∼ bit0] CSC2 ∼ CSC0 ( クロックソース選択 )
CSC2 ∼ CSC0
機能
-00
リアルタイムクロックのソースはメイン発振
-01
リアルタイムクロックのソースはサブ発振
-10
リアルタイムクロックのソースは CR 発振
-11
設定禁止
0--
サブクロックキャリブレーションのソースはサブ発振
1--
サブクロックキャリブレーションのソースは CR 発振
13.4.5 OSCCR：発振制御レジスタ
このレジスタは , サブクロックモードのメインクロック発振を制御します。
• OSCCR：アドレス 0004CCH ( アクセス：バイト )
bit 7
6
5
4
3
2
−
−
−
−
−
X
X
X
X
X
X
X
−
−
−
−
1
OSCDS2
0
OSCDS1
0
0
0
0
初期値 (INIT 端子入力 ,
ウォッチドッグリセット)
X
X
X
X
X
初期値
( ソフトウェアリセット )
−
−
−
−
R/W
属性
[bit7 ∼ bit2] − : 未定義ビット
書込みによる動作への影響はありません。読出し値は不定です。
[bit1] OSCDS2 (CR 発振のサブ RUN モードでのサブクロック発振停止ビット )
OSCDS2
値を書き込んだ場合の動作
読出し値の意味
0
CR 発振のサブ RUN モードでのサブクロック発
振を停止しません。
発振安定待ち時間経過後 , サブクロックモー
ドを選択できます。
1
CR 発振のサブ RUN モードでのサブクロック発
振を停止します。
サブクロックモードの選択は禁止されます。
• サブクロックが選択されている場合 (CSVCR:SCKS=0), サブ RUN モード中にサブクロックを停止します。
(OSCDS2=1) に設定することは禁止です。
「13.8 注意事項」を参照してください。
[bit0] OSCDS1 ( サブ RUN モードでのメインクロック発振停止ビット )
OSCDS1
0
CM71-10150-3
値を書き込んだ場合の動作
サブ RUN モード中にメインクロックを停止し
ません。
読出し値の意味
発振安定待ち時間の経過後 , メインクロック
モードを選択可能な状態です。
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201
第 13 章クロック制御
13.4 レジスタ
OSCDS1
1
MB91460M シリーズ
値を書き込んだ場合の動作
サブ RUN モード中にメインクロックを停止し
ます。
読出し値の意味
メインクロックモードの選択は禁止されます。
• メインクロックが選択されている場合 (CLKS[1:0]=00, 01, 10), サブクロックモード中にメインクロック
を停止するように指定 (OSCDS1=1) することは禁止されています。
「13.8 注意事項」を参照してください。
以下の表は , 別のクロックを使って動作させるために必要な設定方法となります。
表の 2 番目の状態は , クロッ
クが切り換わったときに OFF してください。
202
CLKS[1:0]
SCKC
メイン発振
00, 01, 10
−
禁止
禁止
サブ発振
11
0
OSCDS1=1
禁止
CR 発振
11
1
OSCDS1=1
OSCDS2=1
メイン発振 OFF
サブ発振 OFF
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第 13 章クロック制御
13.5 操作
MB91460M シリーズ
13.5 操作
このセクションでは , クロックの設定および切換えの方法について説明します。
13.5.1 クロック設定の手順 ( 例 )
図 13.5-1 クロック設定の手順 ( 例 )
(1) メインクロック発振安定、サブクロック発振安定
(2) 初期値を使用して動作（メインクロックの2分周）
動作
クロック
設定
(2) 動作クロックの分周比の設定（CLKB、CLKP、CLKT）
(3) PLL逓倍数の設定（PLLS[2:0]）
(4) メインPLL動作許可（PLL1EN）およびサブクロック動作許可（PLL2EN）
(4) メインPLLのロック待機（発振安定待ちの章を参照）
ベース
クロック
設定
CM71-10150-3
(5) クロックソースの選択（CLKS[1:0]）
メインクロックモード（2分周）
("00")
メインクロックモード（2分周）
("01")
メインPLLモード
("10")
サブクロックモード
("11")
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203
第 13 章クロック制御
13.5 操作
MB91460M シリーズ
13.5.2 サブクロックモード中のメインクロック発振の停止および再開 ( 例 )
図 13.5-2 サブクロックモード中のメインクロック発振の停止および再開 ( 例 )
(1) サブクロックモード選択
クロックソース選択（CLKS [1:0] = 11）
メインクロックが
停止されている
状態でのサブ
クロックモード
(2) メインPLL停止（PLL1EN = 0）、メインクロック発振停止（OSCDS1 = 0）
(3) スタンバイモードに変更
（スタンバイの章を参照）
(3) スタンバイモードから復帰
サブクロックモード動作
（スタンバイの章を参照）
(4) メインクロック発振（OSCDS1 = 0）
メインクロック発振安定
（発振安定待ちの章を参照）
(1) メインクロックモード（2分周）選択
クロックソース選択（CLKS[1:0] = 01）
メインPLL
動作への変更
(1) メインPLL発振開始（PLL1E = 01）
(4) メインPLLのロック待機
（発振安定待ちの章を参照）
(5) メインPLLモード選択
クロックソース選択（CLKS[1:0] = 00）
クロックソース選択（CLKS[1:0] = 11）
204
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第 13 章クロック制御
13.5 操作
MB91460M シリーズ
13.5.3 注意事項
■ メイン PLL 制御
初期化後 , メイン PLL 発振は停止します。停止中にメイン PLL の出力をクロックソースとして選択すること
はできません。
プログラム開始後 , まずクロックソースとして使用するメイン PLL の逓倍数を設定し , メイン PLL がロックさ
れるまで待機してから , クロックソースを変更します。メイン PLL がロックされるまで待機する場合は , タイ
ムベースタイマ割込みを使用することをお勧めします。
メイン PLL の出力がクロックソースとして選択されている場合は , メイン PLL を停止できません。
レジスタへの書込みによる影響はありません。ストップモードに変更する場合など , メイン PLL を停止しよう
とする場合は , まずクロックソースとしてメインクロックの 2 分周を選択してから , メイン PLL を停止します。
メインクロック発振停止ビットによってストップモード中にメインクロック発振が停止するように設定され
ている場合 (STCR: OSCD1=1), MCU がストップモードに変更されるとメイン PLL は自動的に停止するため ,
あらかじめメイン PLL を停止する (CLKR: PLL1EN=0) 必要はありません。ストップモードから復帰すると , メ
イン PLL も自動的に再開します。ストップモード中に発振が停止するように設定されていない場合 (STCR:
OSCD1=0), メイン PLL は自動的に停止しません。この場合は , ストップモードへの変更前にメイン PLL を停
止してください (CLKR: PLL1EN=0) 。
■ メイン PLL 逓倍数
メイン PLL 逓倍数設定を初期値以外の値に変更する場合 , プログラム実行開始後 , メイン PLL を許可する前ま
たはそれと同時に , これを設定します。逓倍数設定を変更した後 , メイン PLL ロック時間を待機してからクロッ
クソースを切り換えます。メイン PLL がロックされるまで待機する場合は , タイムベースタイマ割込みを使用
することをお勧めします。
通常動作中のメイン PLL 逓倍数設定を変更するには , まずクロックソースをメイン PLL 以外に変更します。
上
記の場合と同様に , 逓倍数設定を変更した後 , メイン PLL ロック時間を待機してからクロックソースを変更し
ます。
メイン PLL 逓倍数設定は , メイン PLL の使用中に変更できます。この場合 , 逓倍数設定の変更後に MCU は自
動的に発振安定待ち状態に入り , プログラム実行は発振安定待ち時間として指定された時間停止します。メイ
ン PLL 以外のクロックソースに変更する場合 , プログラム実行は停止しません。
■ クロック分周
デバイスの内部動作に使用されるクロックでは , ベースクロックに対する分周比をクロックごとに個別に設定
できます。この機能によって , 回路ごとに最適な動作周波数を選択することが可能になります。
分周比は , 動作クロック分周設定レジスタ (DIVR0 および DIVR1) で設定します。これらのレジスタには , ク
ロックごとの分周比を指定する 4 ビットの設定が含まれます。ベースクロックに対する分周比は , ( レジスタ
値＋ 1) です。奇数の分周比が設定されている場合でも , デューティ比は常に 50 になります。
設定が変更された場合 , 新しい設定はクロックの次の立上りエッジから適用されます。
分周比の設定は動作リセット (RST) では初期化されず , リセット前の設定が保持されます。分周比の設定は , 設
定初期化リセット (INIT) によってのみ初期化されます。クロックソースを初期設定から高速クロックに変更す
る場合は , 必ず最初に分周比を設定してください。
クロックソース選択 , メイン PLL 逓倍数設定 , および分周比設定の結果 , 許容されている最大周波数を超えた
場合 , デバイスの動作は保証されません。これらの設定は慎重に行ってください。( 特に , クロックソース設定
を変更する順序には注意してください。)
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205
第 13 章クロック制御
13.6 設定
MB91460M シリーズ
13.6 設定
表 13.6-1 メインクロックの 2 分周で動作する場合の設定
設定
クロックソース選択
設定レジスタ
クロックソース制御レジスタ (CLKR)
設定手順＊
13.7.3
＊設定手順については , 記載された各項を参照してください。
表 13.6-2 メイン PLL を使用して動作する場合の設定
設定
設定レジスタ
設定手順＊
13.7.1
メイン PLL 動作許可
クロックソース制御レジスタ (CLKR)
13.7.3
クロックソース選択
＊設定手順については , 記載された各項を参照してください。
表 13.6-3 サブクロックを使用して動作する場合の設定
設定
サブクロック選択許可
設定レジスタ
設定手順＊
13.7.1
クロックソース制御レジスタ (CLKR)
13.7.3
クロックソース選択
＊設定手順については , 記載された各項を参照してください。
表 13.6-4 動作クロックの分周比を選択する場合の設定
設定
設定レジスタ
設定手順＊
クロックソース選択
クロックソース制御レジスタ (CLKR)
13.7.3
動作クロック分周比選択
クロック分周設定レジスタ
(DIVR0, DIVR1)
13.7.4
＊設定手順については , 記載された各項を参照してください。
206
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第 13 章クロック制御
13.7 Q & A
MB91460M シリーズ
13.7 Q & A
13.7.1 クロック動作を許可または禁止するには ?
• メインクロックに対する動作許可ビットはありません。メインクロック動作は常に許可されています。
( サブクロックモードまたはストップモードでの発振停止は , 別々に取り扱います。)
• メイン PLL の動作は , メイン PLL 動作許可ビット (CLKR: PLL1EN) によって許可します。
メイン PLL 動作許可ビット (PLL1EN)
動作
メイン PLL を停止
"0" に設定します。
メイン PLL の動作を許可
"1" に設定します。
リセット時 , PLL は停止しています。このため , PLL 逓倍数を設定した後 , PLL 動作を許可し , PLL 動作を
開始する必要があります。
• サブクロックモードに入ることが出来るかどうかの許可ビットが存在します。
その際 , サブクロック選択許可ビット (CLKR: SCKEN) を使用します。
サブクロック選択許可ビット (SCKEN)
動作
サブクロック選択禁止
"0" に設定します。
サブクロック選択許可
"1" に設定します。
13.7.2 メイン PLL 逓倍率を選択するには ?
• PLL 逓倍数は , PLL インタフェースレジスタ PLLDIVM および PLLDIVN を使用して設定できます「第
(
14 章
PLL インタフェース」を参照 ) 。
13.7.3 動作クロックソースを選択するには ?
クロックソース選択ビット(CLKR: CLKS[1:0])を使用して,動作クロックソースとしてメインクロックの2分周,
メイン PLL, またはサブクロックを選択します。
動作クロックソース
クロックソース選択ビット (CLKS[1:0])
初期値からメインクロックの 2 分周に変更
初期値 "00B" または "01B" を設定します。
初期値からメイン PLL に変更
初期値 "00B" から "10B" に変更します。
まず初期値 "00B" を "01B" に変更してから , "11B"
初期値からサブクロックに変更
に変更します。
サブクロックからメインクロックの 2 分周に変更
サブクロックからメイン PLL に変更
メイン PLL からメインクロックの 2 分周に変更
メイン PLL からサブクロックに変更
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"11B" から "01B" に変更します。
まず "11B" から "01B" に変更し ,
次に "00B" を設定してから "10B" を設定します。
"10B" から "00B" に変更します。
まず "10B" から "00B" に変更し ,
次に "01B" を設定してから "11B" を設定します。
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207
第 13 章クロック制御
13.7 Q & A
MB91460M シリーズ
13.7.4 動作クロック分周比を設定するには ?
• CPU クロック設定
CPU クロック設定は , CLKB 分周比選択ビット (DIVR0: B[3:0]) を使用して設定します。
周波数例
PLL 逓倍率
CLKB 分周比選択ビット (B[3:0])
分周なし
Fφ= 32MHz の場合
Fφ= 16MHz の場合
"0000B" に設定します。
FCLKB = 32.0MHz
FCLKB = 16.0MHz
2 分周
"0001B" に設定します。
FCLKB = 16.0MHz
FCLKB = 8.00MHz
3 分周
"0010B" に設定します。
FCLKB = 10.6MHz
FCLKB = 5.33MHz
4 分周
"0011B" に設定します。
FCLKB = 8.00MHz
FCLKB = 4.00MHz
5 分周
"0100B" に設定します。
FCLKB = 6.40MHz
FCLKB = 3.20MHz
6 分周
"0101B" に設定します。
FCLKB = 5.33MHz
FCLKB = 2.66MHz
7 分周
"0110B" に設定します。
FCLKB = 4.57MHz
FCLKB = 2.28MHz
8 分周
"0111B" に設定します。
FCLKB = 4.00MHz
FCLKB = 2.00MHz
16 分周
"1111B" に設定します。
FCLKB = 2.00MHz
FCLKB = 1.00MHz
• 周辺クロック設定
周辺クロック設定は , CLKP 分周比選択ビット (DIVR0: P[3:0]) を使用して設定します。
周波数例
208
PLL 逓倍率
CLKP 分周比選択ビット (P[3:0])
分周なし
Fφ= 32MHz の場合
Fφ= 16MHz の場合
"0000B" に設定します。
FCLKP = 32.0MHz
FCLKP = 16.0MHz
2 分周
"0001B" に設定します。
FCLKP = 16.0MHz
FCLKP = 8.00MHz
3 分周
"0010B" に設定します。
FCLKP = 10.6MHz
FCLKP = 5.33MHz
4 分周
"0011B" に設定します。
FCLKP = 8.00MHz
FCLKP = 4.00MHz
5 分周
"0100B" に設定します。
FCLKP = 6.40MHz
FCLKP = 3.20MHz
6 分周
"0101B" に設定します。
FCLKP = 5.33MHz
FCLKP = 2.66MHz
7 分周
"0110B" に設定します。
FCLKP = 4.57MHz
FCLKP = 2.28MHz
8 分周
"0111B" に設定します。
FCLKP = 4.00MHz
FCLKP = 2.00MHz
16 分周
"1111B" に設定します。
FCLKP = 2.00MHz
FCLKP = 1.00MHz
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第 13 章クロック制御
13.7 Q & A
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• 外部バスクロックの設定
外部バスクロックの設定は , CLKT 分周比選択ビット (DIVR1: T[3:0]) を使用して設定します。
周波数例
PLL 逓倍率
CLKT 分周比選択ビット (T[3:0])
分周なし
Fφ= 32MHz の場合
Fφ= 16MHz の場合
"0000B" に設定します。
FCLKT = 32.0MHz
FCLKT = 16.0MHz
2 分周
"0001B" に設定します。
FCLKT = 16.0MHz
FCLKT = 8.00MHz
3 分周
"0010B" に設定します。
FCLKT = 10.6MHz
FCLKT = 5.33MHz
4 分周
"0011B" に設定します。
FCLKT = 8.00MHz
FCLKT = 4.00MHz
5 分周
"0100B" に設定します。
FCLKT = 6.40MHz
FCLKT = 3.20MHz
6 分周
"0101B" に設定します。
FCLKT = 5.33MHz
FCLKT = 2.66MHz
7 分周
"0110B" に設定します。
FCLKT = 4.57MHz
FCLKT = 2.28MHz
8 分周
"0111B" に設定します。
FCLKT = 4.00MHz
FCLKT = 2.00MHz
16 分周
"1111B" に設定します。
FCLKT = 2.00MHz
FCLKT = 1.00MHz
13.7.5 サブクロックモードでメインクロックを停止するには ?
" サブクロックモードでのメインクロック発振停止 " ビット (OSCCR:OSCDS1) を使用して設定します。
サブクロックモードでのメインクロック発振停止ビット
(OSCDS1)
サブクロックモードでの動作
メインクロックを停止しない
"0" に設定します。
メインクロックを停止
"1" に設定します。
「13.8 注意事項」を参照してください。
13.7.6 CR 発振モードでサブクロックを停止するには ?
" サブ RUN モードでのサブクロック発振停止 " ビット (OSCCR:OSCDS2) を使用して設定します。
CR 発振のサブ RUN モードでのサブ RUN 発振停止ビット
(OSCD2)
サブ RUN モードでの動作
サブクロックを停止しない
"0" に設定します。
サブクロックを停止
"1" に設定します。
「13.8 注意事項」を参照してください。
13.7.7 メインクロックモードでサブクロックを停止するには ?
メインクロックモードでの動作
メインモードでのサブクロック発振停止ビット (OSCD2)
サブクロックを停止しない
"0" に設定します。
サブクロックを停止
"1" に設定します。
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209
第 13 章クロック制御
13.8 注意事項
MB91460M シリーズ
13.8 注意事項
• クロックソース選択 , メイン PLL 逓倍数設定 , および分周比設定の結果 , 周波数が最大値を超えた場合 , 動作
は保証されません。
• クロックソース選択を設定または変更する場合の順序に注意してください。
• サブクロックモード中にメインクロック発振が停止するように設定されている場合 (OSCDS1 = 1), メイン
クロックを選択する (CLKS[1:0])=00B, 01B, または 10B) ことは禁止されています。メインクロックを選択す
るには , まず (OSCDS1=0) を設定し , メインクロック発振が安定するまで待機してからメインクロックに変
更します。待ち時間の設定には , メインクロック発振安定待ちタイマを使用してください。詳細は , 「第 21
章メイン発振安定待ちタイマ」を参照してください。
• サブ RUN モード中にサブクロック発振が停止するように設定されている場合 (OSCDS2 = 1) サブクロックを
選択する (CSVCR.SCKS=0) ことは禁止されています。サブクロックを選択するには , まず (OSCDS2=0) を
設定し , サブクロック発振が安定するまで待機してからサブクロックに変更します。待ち時間の設定には , サ
ブクロック発振安定待ちタイマを使用してください。詳細は , 「第 22 章サブクロック発振安定待ちタイマ」
を参照してください。
• メインクロック発振が停止しているときに (OSCDS1 = 1), リセット (INIT) によってクロックソースがメイ
ンクロックに切り換わる場合は , ( メインクロックまたはサブクロックの ) 発振安定待ち時間も必要となりま
す。この場合 , 発振安定待ち時間選択ビット (STCR: OS[1:0]) で設定されている待ち時間がメインクロック
の発振安定待ち時間の要件を満たしていないと , リセット後の動作は保証されません。
発振安定待ち時間選択ビット (STCR: OS[1:0]) は , 必ずメインクロックの適切な発振安定待ち時間を提供す
る値に設定してください。
INITX 端子による INIT リセットの場合は , "L" レベル入力を , メインクロック発振が安定するのに必要な時間
保持する必要があります。
発振安定待ちについては , 「第 17 章タイムベースカウンタ」および「第 21 章メイン発振安定待ちタイマ」
を参照してください。
• ストップモードに変更する場合 , メイン PLL を停止または選択解除する必要があります。メインクロック発
振停止ビット (STCR: OSCD1 = 1) を設定して自動的に停止するか , または動作クロックをメインクロック
の 2 分周に変更してから , ストップモードに変更します。
210
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第 14 章 PLL インタフェース
14.1 概要
MB91460M シリーズ
第 14 章
PLL インタフェース
14.1 概要
このブロック図は , PLL と PLL インタフェース , および逓倍制御回路を示しています ( 基本逓倍は 1/M, 1/N, ク
ロック自動ギアは 1/G) 。
図 14.1-1 ブロックダイヤグラム ( 簡易版 )
クロック
ユニット
XIN1
CPU コア
周辺外部バス
PLL
PLLIN
インタフェース
PLL
X
1/G
1/M
CK
メイン発振
位相補正
M
U
X
FB
1/N
クロックツリー
CLKB
CLKP
CLKT
M
U
X
FB1 遅延
14.2 特長
• 自由に設定できる M 分周カウンタ ( 範囲 1 ∼ 16)
• 自由に設定できる N 分周カウンタ ( 範囲 1 ∼ 64)
• 電圧降下および電圧サージを防ぐためのクロック自動ギアのアップダウン機能
14.3 周波数計算
• CLKB 周波数 :
f(CLKB)=[ Main-Osc × (PLLDIVM_DVM ＋ 1) × (PLLDIVN_DVN ＋ 1)] / [(PLLDIVM_DVM ＋ 1) × (DIVR0_B ＋ 1)]
• CLKP 周波数 :
f(CLKP)=[ Main-Osc × (PLLDIVM_DVM ＋ 1) × (PLLDIVN_DVN ＋ 1)] / [(PLLDIVM_DVM ＋ 1) × (DIVR0_P ＋ 1)]
• CLKT 周波数 :
f(CLKT)=[ Main-Osc × (PLLDIVM_DVM ＋ 1) × (PLLDIVN_DVN ＋ 1)] / [(PLLDIVM_DVM ＋ 1) × (DIVR0_T ＋ 1)]
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第 14 章 PLL インタフェース
14.4 レジスタ
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14.4 レジスタ
14.4.1 PLL 制御レジスタ
PLL 逓倍率 (M 分周と N 分周 ) および自動クロックギアのアップダウン機能を制御します。
• PLLDIVM: アドレス 00048CH ( アクセス：バイト , ハーフワード , ワード )
bit 7
6
5
4
−
−
−
−
3
DVM3
2
DVM2
1
DVM1
0
DVM0
0
0
0
0
0
0
0
0
初期値 (INIT 端子入力 ,
ウォッチドッグリセット )
0
0
0
0
X
X
X
X
初期値
( ソフトウェアリセット )
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
属性
( 属性の詳細については , 「ビット属性のシンボルの意味」を参照してください。)
[bit7 ∼ bit4] 予約ビット
これらのビットには常に "0" を書き込みます。
[bit3 ∼ bit0] DVM3 ∼ DVM0 (PLL の M 分周選択 )
DVM3 ∼ DVM0
PLL 出力 M 分周 ( 生成 φ：ベースクロック )
0000B
ソース (FCL-PLL) ：1 ( 分周なし )
0001B
ソース (FCL-PLL) ：2 (2 分周 )
0010B
ソース (FCL-PLL) ：3 (3 分周 )
0011B
ソース (FCL-PLL) ：4 (4 分周 )
0100B
ソース (FCL-PLL) ：5 (5 分周 )
0101B
ソース (FCL-PLL) ：6 (6 分周 )
0110B
ソース (FCL-PLL) ：7 (7 分周 )
0111B
ソース (FCL-PLL) ：8 (8 分周 )
......
.....
1111B
ソース (FCL-PLL) ：16 (16 分周 )
＜注意事項＞
• M 分周カウンタに対して分周なし (:1) を選択できますが , これは推奨値ではありません。生成される出
力クロックは , 奇数のクロックデューティ比になります (PLL 直接出力 ) 。1 以上の分周比および偶数の
分周比 (:2, :4, :6 など ) を常に選択してください。
• M分周カウンタに対して奇数の分周比 (:3, :5, :7など) を選択できますが, これは推奨値ではありません。
生成される出力クロックは , 奇数のクロックデューティ比になります。デューティ比を 50% とするには
偶数の分周比 (:2, :4, :6 など ) を常に選択してください。
。
• クロックソースとして PLL を選択すると , レジスタ値は変更できません (CLKS[1:0]=10) 。
• PLLDIVM および PLLDIVN レジスタを変更する場合は , PLL (CLKR: PLL1EN=0) を禁止し , 後で PLL
(CLKR: PLL1EN=1) を許可することをお勧めします。
212
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第 14 章 PLL インタフェース
14.4 レジスタ
MB91460M シリーズ
• PLLDIVN: アドレス 00048DH ( アクセス：バイト , ハーフワード , ワード ) x
bit 7
6
5
4
3
2
1
0
−
−
DVN5
DVN4
DVN3
DVN2
DVN1
DVN0
0
0
0
0
0
0
0
0
初期値 (INIT 端子入力 ,
ウォッチドッグリセット )
0
0
X
X
X
X
X
X
初期値
( ソフトウェアリセット )
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
属性
( 属性の詳細については , 「ビット属性のシンボルの意味」を参照してください。)
[bit7, bit6] 予約ビット
読出し値は常に "0" です。
[bit5 ∼ bit0] DVN5 ∼ DVN0 (PLL の N 分周選択 )
DVN5 ∼ DVN0
φ：ベースクロックの N 分周 (PLL へのフィードバック )
000000B
ベースクロック (FCL-MAIN) ：1 ( 分周なし )
000001B
ベースクロック (FCL-MAIN) ：2 (2 分周 )
000010B
ベースクロック (FCL-MAIN) ：3 (3 分周 )
000011B
ベースクロック (FCL-MAIN) ：4 (4 分周 )
000100B
ベースクロック (FCL-MAIN) ：5 (5 分周 )
000101B
ベースクロック (FCL-MAIN) ：6 (6 分周 )
000110B
ベースクロック (FCL-MAIN) ：7 (7 分周 )
000111B
ベースクロック (FCL-MAIN) ：8 (8 分周 )
......
111111B
.....
ベースクロック (FCL-MAIN) ：64 (64 分周 )
＜注意事項＞
• クロックソースとして PLL を選択すると , レジスタ値は変更できません (CLKS[1:0]= 10B) 。
• PLLDIVM および PLLDIVN レジスタを変更する場合は , PLL を禁止 (CLKR: PLL1EN=0) し , 後で PLL を
許可 (CLKR: PLL1EN=1) することをお勧めします。
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213
第 14 章 PLL インタフェース
14.4 レジスタ
MB91460M シリーズ
• PLLDIVG: アドレス 00048EH ( アクセス：バイト , ハーフワード , ワード )
bit 7
6
5
4
3
2
1
0
DVG2
DVG1
DVG0
−
−
−
−
DVG3
0
0
0
0
0
0
0
0
初期値 (INIT 端子入力 ,
ウォッチドッグリセット )
0
0
0
0
X
X
X
X
初期値
( ソフトウェアリセット )
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
属性
( 属性の詳細については , 「ビット属性のシンボルの意味」を参照してください。)
[bit7 ∼ bit4] 予約ビット
これらのビットには常に "0" を書き込みます。
[bit3 ∼ bit0] DVG3 ∼ DVG0 (PLL 自動ギアの開始 / 終了 G 分周選択 )
DVG3 ∼ DVG0
PLL 出力 G 分周の開始 / 終了周波数 ( 生成 φ：ベースクロック )
0000B
自動ギア禁止 ( 初期値 )
0001B
ソース (FCL-PLL) ：2 (2 分周 )
0010B
ソース (FCL-PLL) ：3 (3 分周 )
0011B
ソース (FCL-PLL) ：4 (4 分周 )
0100B
ソース (FCL-PLL) ：5 (5 分周 )
0101B
ソース (FCL-PLL) ：6 (6 分周 )
0110B
ソース (FCL-PLL) ：7 (7 分周 )
0111B
ソース (FCL-PLL) ：8 (8 分周 )
......
.....
1111B
ソース (FCL-PLL) ：16 (16 分周 )
＜注意事項＞
• この機能の使用方法の詳細については ,「14.6 クロック自動ギアのアップダウン」を参照してください。
• G 分周カウンタに対して奇数の分周比 (:3, :5, :7 など ) を選択できますが , これは推奨値ではありません。
偶数の分周比 (:2, :4, :6 など ) を常に選択してください。
• クロックソースとして PLL を選択すると , レジスタ値は変更できません (CLKS[1:0]=10) 。
214
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第 14 章 PLL インタフェース
14.4 レジスタ
MB91460M シリーズ
• PLLMULG: アドレス 00048FH ( アクセス：バイト , ハーフワード , ワード )
bit 7
MLG7
6
MLG6
5
MLG5
4
MLG4
3
MLG3
2
MLG2
1
MLG1
0
MLG0
0
0
0
0
0
0
0
0
初期値 (INIT 端子入力 ,
ウォッチドッグリセット )
X
X
X
X
X
X
X
X
初期値
( ソフトウェアリセット )
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
属性
( 属性の詳細については , 「ビット属性のシンボルの意味」を参照してください。)
[bit7 ∼ bit0] MLG5 ∼ MLG0 (PLL 自動ギア G 分周のステップ逓倍率選択 )
MLG7 ∼ MLG0
G 分周のステップ逓倍率
000000B
G 分周ステップ× 1 (1 で乗算 )
000001B
G 分周ステップ× 2 (2 で乗算 )
000010B
G 分周ステップ× 3 (3 で乗算 )
000011B
G 分周ステップ× 4 (4 で乗算 )
000100B
G 分周ステップ× 5 (5 で乗算 )
000101B
G 分周ステップ× 6 (6 で乗算 )
000110B
G 分周ステップ× 7 (7 で乗算 )
000111B
G 分周ステップ× 8 (8 で乗算 )
......
.....
111111B
G 分周ステップ× 256 (256 で乗算 )
＜注意事項＞
• この機能の使用方法の詳細については ,「14.6 クロック自動ギアのアップダウン」を参照してください。
• クロックソースとして PLL を選択すると , レジスタ値は変更できません (CLKS[1:0]=10B) 。
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215
第 14 章 PLL インタフェース
14.4 レジスタ
MB91460M シリーズ
• PLLCTRL: アドレス 000490H ( アクセス：バイト , ハーフワード , ワード )
bit 7
6
5
4
3
2
1
0
−
−
−
−
IEDN
GRDN
IEUP
GRUP
0
0
0
0
0
0
0
0
初期値 (INIT 端子入力 ,
ウォッチドッグリセット )
0
0
0
0
X
X
X
X
初期値
( ソフトウェアリセット )
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
属性
( 属性の詳細については , 「ビット属性のシンボルの意味」を参照してください。)
[bit7 ∼ bit4] 予約ビット
読出し値は常に "0000B" です。
[bit3] IEDN ( 割込み許可ギアダウン )
IEDN
機能
0
ギアダウン割込み禁止 ( 初期値 )
1
ギアダウン割込み許可
[bit2] GRDN ( 割込みフラグギアダウン )
GRDN
機能
0
ギアダウン割込み要因なし ( 初期値 )
1
ギアダウン割込み要因あり
• G 分周カウンタがプログラムされた終了値に達すると , クロックソース PLL からクロックソース発振に
切り換わるときにこのフラグが設定されます。
• リードモディファイライト系命令では , このビットからは "1" が読み出されます。
"1" を書き込んでも影響
はありません。
[bit1] IEUP ( 割込み許可ギアアップ )
IEUP
機能
0
ギアアップ割込み禁止 ( 初期値 )
1
ギアアップ割込み許可
[bit0] GRUP ( 割込みフラグギアアップ )
GRUP
機能
0
ギアアップ割込み要因なし ( 初期値 )
1
ギアアップ割込み要因あり
• G 分周カウンタが M 分周カウンタで定義されている終了値に達すると , クロックソース発振からクロック
ソース PLL に切り換わるときにこのフラグが設定されます。
• リードモディファイライト系命令では , このビットからは "1" が読み出されます。
"1" を書き込んでも影響
はありません。
216
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第 14 章 PLL インタフェース
14.5 推奨設定
MB91460M シリーズ
14.5 推奨設定
PLL 入力 (CK)
[MHz]
周波数
パラメータ
クロックギア
パラメータ
PLL 出力 (X)
[MHz]
コアベースクロック
[MHz]
DIVM
DIVN
DIVG
MULG
4
2
20
16
20
152
80
4
2
19
16
20
152
76
4
2
18
16
20
144
72
4
2
17
16
16
136
68
4
2
16
16
16
128
64
4
2
15
16
16
120
60
4
2
14
16
16
112
56
4
2
13
16
12
104
52
4
2
12
16
12
96
48
4
2
11
16
12
88
44
4
4
10
16
24
160
40
4
4
9
16
24
144
36
4
4
8
16
24
128
32
4
4
7
16
24
112
28
4
6
6
16
24
144
24
4
8
5
16
28
160
20
4
10
4
16
32
160
16
4
12
3
16
32
144
12
＜注意事項＞
各製品の最大許容 PLL 出力や各クロック (CLKB, CLKP および CLTK) の許容最大周波数についてはデータ
シートを参照してください。
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217
第 14 章 PLL インタフェース
14.6 クロック自動ギアのアップダウン
MB91460M シリーズ
14.6 クロック自動ギアのアップダウン
クロックソースを発振から高周波数 PLL/DLL 出力に切り換える ( またはその逆 ) ときに電圧の降下やサー
ジを回避するために , PLL インタフェースにはクロックをスムーズにギアアップおよびギアダウンする
回路が搭載されています。
主な機能は , 2 つの分周カウンタ (M 分周カウンタと G 分周カウンタ ) を使用して行なっています。M 分
周カウンタでは , PLL フィードバックにターゲットの周波数が指定されます。もう一方の G 分周カウン
タでは , G 分周設定 (DIVG) で指定されているプログラマブルな分周から , M 分周設定 (DIVM) で指定さ
れているターゲットの周波数に上昇し , M 分周設定 (DIVM) からプログラマブルな終了周波数 (DIVG) ま
で周波数が低下します。
システムクロックを低周波数から高周波数に変えたり ( ギアアップ ), 高周波数から低周波数に変える
( ギアダウン ) 場合は , DIVG > DIVM 設定のみが , 有効なクロックギア仕様になります。
周波数ステップは , 以下のように PLL 出力周波数の逓倍で実行されます。発振器 = 4 MHz, M = 2, N = 20
( つまり , PLL 出力 = 160 MHz, C ユニットへの周波数出力 = 80 MHz とすると , M × N = 40 という周波数逓
倍になります ) 。
ギアデバイダは , 任意の偶数デバイダに設定できます。この例では G=20 であり , 発振から PLL に切り
換わるときに以下のギアアップが行われます。
1. ステップ：1 サイクルの 8.0 MHz (8.0 MHz は , 20 サイクルの PLL 出力になります )
2. ステップ：2 サイクルの 8.4 MHz (8.4 MHz は , 19 サイクルの PLL 出力になります )
3. ステップ：3 サイクルの 8.8 MHz (8.8 MHz は , 18 サイクルの PLL 出力になります )
:
17. ステップ：17 サイクルの 40.0 MHz (40.0 MHz は , 4 サイクルの PLL 出力になります )
18. ステップ：18 サイクルの 53.3 MHz (53.3 MHz は , 3 サイクルの PLL 出力になります )
19. ステップ：19 サイクルの 80.0 MHz (80.0 MHz は , 2 サイクルの PLL 出力になります )
→ 最終ステップへの遷移で到達したターゲットの周波数 ( ここでは 18. から 19.)
ギア逓倍率レジスタ内で逓倍値を設定すると , 各ステップが逓倍されます。開始周波数を生成してから
ターゲットの周波数に達するまでの時間は , 以下の式で計算できます。
i
⎛ i
⎞
⎜
duration = mul ⋅ t ⋅ ∑ k ⋅ ( i – k + 1 ) – ∑ k ⋅ ( i – k + 1 )⎟
⎜
⎟
⎝k = 1
⎠
k = j+1
218
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第 14 章 PLL インタフェース
14.6 クロック自動ギアのアップダウン
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この式は , 以下の式と同じです ( 最初の和の項の有限の算術級数は , 以下に帰着します ) 。
i
⎛
⎞
i
⋅
(
i
+
1
)
⋅
(
i
+
2
)
⎜
duration = mul ⋅ t ⋅ ⎜ ------------------------------------------ – ∑ k ⋅ ( i – k + 1 )⎟⎟
6
⎝
⎠
k = j+1
i = G, j = G − M, mul = MULG, t = 1/f (PLLOUT)
上記の設定では , 開始周波数からターゲット周波数までの時間が 9262500ps ( 約 9.3 μs) である 1483PLL
出力クロックサイクルと同じになります。
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219
第 14 章 PLL インタフェース
14.7 注意事項
MB91460M シリーズ
14.7 注意事項
クロック自動ギア機能を使用する場合は , ギアアップおよびギアダウンのフラグ (PLLCTRL: GRUP,
PLLCTRL: GRDN) を使用して , この機能の現在の状態を確認することをお勧めします。これにより , 完
了前の設定変更によって発生するクロックシステム内での誤動作を防ぐことができます。
手順例：
• 選択した周波数とギア時間に従って PLL インタフェースレジスタ (PLLDIVN, PLLDIVM, PLLDIVG, PLLMULG)
を設定します。
• PLL を ON にします (CLKR:PLL1EN=1) 。
• ギアをアップまたはダウンに切り換えた後に割込みを受信した場合は , 対応する割込み許可も許可します
(PLLCTRL:IEUP, PLLCTRL:IEDN)。
• PLL 安定待ち時間まで待機します。
• ベースクロック分周レジスタを設定します (DIVR0, DIVR1) 。
• クロックソースを PLL に切り換えます (CLKR:CLKS1, CLKS0 "00" → "10") 。
• クロックソースを発振に戻す前に PLLCTRL:GRUP ギアアップフラグ ( ポーリングまたは割込み ) まで待機
するか , または CLKR レジスタ内のビットを変更する前に PLLCTRL:GRUP=1 の設定を確定します。
• クロックソースを発振に切り換えます (CLKR:CLKS1, CLKS0 "10" → "00") 。
• クロックソースを PLL に戻す前に PLLCTRL:GRDN ギアダウンフラグ ( ポーリングまたは割込み ) まで待機
するか , または CLKR レジスタ内のビットを変更する前に PLLCTRL:GRDN=1 の設定を確定します。
• PLL を OFF にします (CLKR:PLL1EN=0) 。
220
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第 15 章 CAN クロックプリスケーラ
15.1 概要
MB91460M シリーズ
第 15 章
CAN クロックプリスケーラ
15.1 概要
このブロック図は , CAN と CAN インタフェース , および CAN クロックプリスケーラロジック (1/C) とクロッ
クソースセレクタ回路を示しています。
図 15.1-1 ブロックダイヤグラム ( 簡易版 )
CAN クロックプリスケーラ
PLL
メイン発振
M
U
X
X
CLKCAN
1/C
CAN
コント
ローラ
RX/TX
CK
FB
CLKCAN
クロックユニット
CLKB
CAN
インタ
CLKB
フェース
CLKB
D-bus
＜注意事項＞
CLKCAN のソースクロックとしてメイン発振または PLL クロック出力が選択された場合 , CAN のクロック
はクロックモジュレーションの影響を受けません。CLKCAN のソースクロックがコアクロックの CLKB を
選択した場合 , CAN のクロックはモジュレートされます ( ただし , クロックモジュレータが使用可能な場
合 )。
＜注意事項＞
CAN クロックプリスケーラで使用される PLL クロックは , ベースクロックを生成する PLL と共用です。
そのため , CAN プリスケーラのクロックを PLL クロックに切り替える場合は , 必ず PLL の発振を許可し ,
発振安定待ち時間経過後に行なうようにしてください。( 第 13 章 / 第 14 章参照 )
＜注意事項＞
CAN クロックプリスケーラで使用される PLL クロックは , ベースクロックを生成する PLL と共用です。
そのため , CAN プリスケーラのクロックとして PLL クロックを選択したままで , ベースクロック生成用の
PLL 発振停止や逓倍数変更を行なってはいけません。( 第 13 章 / 第 14 章参照 )
＜注意事項＞
CAN クロックプリスケーラによる供給クロックの変更は , CAN 動作中に行なってはいけません。
そのため , 供給クロックの設定変更は , 必ず CAN 制御レジスタの INIT ビットが "1" に設定されている状態
で行なってください。( 第 34 章参照 )
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221
第 15 章 CAN クロックプリスケーラ
15.2 特長
MB91460M シリーズ
15.2 特長
• メイン発振 , CLKB, および PLL 出力から選択可能な CAN クロックソース
• 自由に設定できる C 分周カウンタ ( 範囲 1 ∼ 16)
• CAN コントローラごとの個別クロック禁止機能
15.3 レジスタ
15.3.1 CAN クロック制御レジスタ
CAN クロックソース , クロック分周比 , およびクロック禁止を制御します。
• CANPRE: アドレス 0004C0H ( アクセス：バイト )
bit 7
6
−
−
0
0
0
0
0
R0/W0
R0/W0
5
4
3
2
1
0
DVC3
DVC2
DVC1
DVC0
0
0
0
0
0
初期値 (INIT 端子入力 ,
ウォッチドッグリセット )
X
X
X
X
X
X
初期値
( ソフトウェアリセット )
R/W
R/W
R/W
R/W
R/W
R/W
属性
CPCKS1 CPCKS0
属性の詳細については , 「ビット属性のシンボルの意味」を参照してください。
[bit7, bit6] 予約ビット
これらのレジスタビットには常に "0" を書き込みます。
[bit5, bit4] CPCKS1, CPCKS0 (CAN プリスケーラクロック選択 )
CPCKS1, CPCKS0
プリスケーラクロックソース
00B
CLKB, コアクロック ( 初期値 )
01B
PLL 出力
10B
予約
11B
メイン発振
[bit3 ∼ bit0] DVC3 ∼ DVC0 ( ソースクロック C 分周選択 )
222
DVC3 ∼ DVC0
ソースクロック C 分周 (CLKCAN を生成 )
0000B
ソースクロック：1 ( 分周なし ) ( 初期値 )
0001B
ソースクロック：2 (2 分周 )
0010B
ソースクロック：3 (3 分周 )
0011B
ソースクロック：4 (4 分周 )
0100B
ソースクロック：5 (5 分周 )
0101B
ソースクロック：6 (6 分周 )
0110B
ソースクロック：7 (7 分周 )
0111B
ソースクロック：8 (8 分周 )
......
.....
1111B
ソースクロック：16 (16 分周 )
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第 15 章 CAN クロックプリスケーラ
15.3 レジスタ
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＜注意事項＞
•
•
上限を超えるプリスケーラ値を設定したり , 事前にプリスケーラ値を高分周比に切り換えずにプリスケー
ラクロックソースを高周波数クロックに切り換えることによって , CLKCAN の上限周波数 (20 MHz など )
を超えないようにしてください。
PLL 出力に対してプリスケーラソースが選択されている場合は , 以下のようになります。
C 分周カウンタに対して分周なし ( ソースクロック :1) を選択できますが , これは推奨値ではありませ
ん。生成される出力クロックは , 奇数のクロックデューティ比になります。少なくとも 1 以上の分周比
を常に選択してください。
デューティ比を 50% とするには , 偶数分周比 ( ソースクロック : 2, : 4, : 6 など ) を選択してください。
• CANCKD: アドレス 0004C1H ( アクセス：バイト )
bit 7
6
5
4
3
2
1
0
CANCKD5 CANCKD4 CANCKD3 CANCKD2 CANCKD1 CANCKD0
−
−
0
0
0
0
0
0
0
0
初期値 (INIT 端子入力 ,
ウォッチドッグリセット )
0
0
0
0
X
X
X
X
初期値
( ソフトウェアリセット )
R/W0
R/W0
R/W
R/W
R/W
R/W
R/W
R/W
属性
( 属性の詳細については , 「ビット属性のシンボルの意味」を参照してください。)
[bit7, bit6] 予約ビット
これらのビットには常に "0" を書き込みます。
[bit5 ∼ bit0] CANCKD5 ∼ CANCKD0
CANCKD5 ∼ CANCKD0
機能
-----0B
CAN コントローラ 0 のクロック供給許可
-----1B
CAN コントローラ 0 のクロック供給禁止
----0-B
CAN コントローラ 1 のクロック供給許可
----1-B
CAN コントローラ 1 のクロック供給禁止
---0--B
CAN コントローラ 2 のクロック供給許可
---1--B
CAN コントローラ 2 のクロック供給禁止
--0---B
CAN コントローラ 3 のクロック供給許可
--1---B
CAN コントローラ 3 のクロック供給禁止
-0----B
CAN コントローラ 4 のクロック供給許可
-1----B
CAN コントローラ 4 のクロック供給禁止
0-----B
CAN コントローラ 5 のクロック供給許可
1-----B
CAN コントローラ 5 のクロック供給禁止
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223
第 15 章 CAN クロックプリスケーラ
15.3 レジスタ
224
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第 16 章 MediaLB クロック生成 / バスインタフェース
16.1 MediaLB クロック生成部
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第 16 章
MediaLB クロック生成 / バスインタフェース
16.1 MediaLB クロック生成部
16.1.1 概要
MediaLB 用のクロック生成部は , 下図の様に , PLL-I/F, クロック制御回路 , MLBCLK 断検出回路から構成され
ます。
MLBCLK断検出回路
MLBCLK入力
MLBCLK
MLBCLK断検出
CS
PLL入力
クロック制御回路
PLL I/F
X0
原発振入力
PLL出力
PLL入力
MediaLB用クロック出力
CLKB
sys_clk
CPUクロック(CLKB)入力
CS : クロック停止検知信号
sys_clk : MediaLB マクロ動作クロック
● PLL-I/F
原発振を逓倍することで , 高周波数のクロックを生成する回路です。
後段のクロック制御回路および MLBCLK 断検出回路で使用されます。
MediaLB 専用の PLL を内蔵しています。PLL の出力可能周波数範囲は , 100 ∼ 224MHz です。
急激な負荷変動を防止するためのクロックギア機能を内蔵します。
● クロック制御回路
PLL-I/F から高速クロックを使用して , MediaLB マクロ動作クロックを生成する回路です。
PLL-I/F からの高速クロックを分周する , プリスケーラ機能を内蔵します。
分周比は , 分周なしから 16 分周までです。
MediaLB マクロ動作クロックとして , CPU クロックと PLL-I/F からのクロックを選択する切り替え機能を
内蔵します。
リセット時は , CPU クロック (CLKB) の 2 分周が選択されています。
● MLBCLK 断検出回路
PLL-I/F からの高速クロックを使用して , MediaLB バスマスタから供給される MediaLB クロック (MLBCLK)
を監視します。
MLBCLK が , 一定周波数以下になったら割込みを発生することが可能です。
これによって , MLBCLK が異常停止したことを検知することが可能です。
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225
第 16 章 MediaLB クロック生成 / バスインタフェース
16.1 MediaLB クロック生成部
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16.1.2 MediaLB マクロ動作クロックについて
マクロ動作クロックとして , バスマスタから供給される MLBCLK より 2 倍以上高速なクロックを供給する必
要があります。
MLBCLK の正確な周波数は , 「Media Local Bus Specification 3.0」を参照してください。
推奨マクロ動作周波数を以下に示します。
226
MLBCLK 周波数
推奨マクロ動作クロック周波数
512Fs (Fs=48kHz)
64MHz 以上
256Fs (Fs=48kHz)
32MHz 以上
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第 16 章 MediaLB クロック生成 / バスインタフェース
16.2 PLL インターフェイス
MB91460M シリーズ
16.2 PLL インターフェイス
16.2.1 概要
このブロックは , PLL および , 分周回路 , クロック選択回路からなります。
以下に , ブロック図を示します。
DVG3～0
MPLLDIVG : bit3～bit0
DVG7～0
MPLLDIVG : bit7～bit0
IEDN
MPLLCTRL : bit3
0000
非分周
00000000
1倍
0
ギアダウン割込み禁止
0001
2分周
00000001
2倍
1
ギアダウン割込み許可
0010
3分周
00000010
3倍
GRDN
MPLLCTRL : bit2
0011
4分周
00000011
4倍
0
ギアダウン終了未検出
0100
5分周
00000100
5倍
1
ギアダウン終了検出
0101
6分周
00000101
6倍
0110
7分周
00000110
7倍
0111
8分周
00000111
8倍
MPLLCTRL : bit1
0
ギアアップ割込み禁止
1
ギアアップ割込み許可
00001000
1000
9～15分周
9～255倍
11111110
1110
1111
IEUP
16分周
11111111
GRUP
MPLLCTRL : bit0
0
ギアアップ終了未検出
1
ギアアップ終了検出
256倍
ギア制御回路
ギア開始トリガ
X
M分周器
FB
N分周器
セレクタ
G分周器
PLL出力
PLL
源発振
PLLEN
CK
MLBCNT : bit8
0
PLL停止
1
PLL動作許可
DVM3～0
MPLLDIVM : bit3～bit0
DVN5～0
MPLLDIVN : bit5～bit0
0000
非分周
000000
非分周
0001
2分周
000001
2分周
0010
3分周
000010
3分周
0011
4分周
000011
4分周
0100
5分周
000100
5分周
0101
6分周
000101
6分周
0110
7分周
000110
7分周
0111
8分周
000111
8分周
1000
001000
9～15分周
1110
1111
9～63分周
111110
16分周
111111
64分周
ここで ,
原発振
: X0 からの入力クロック
PLL 出力
PLL
: PLL インターフェイス出力クロック
: PLL
ギア制御回路
: ギア動作の制御を行なうブロック
ギア開始トリガ : ギア動作の開始を伝えるトリガ
G 分周器
: ギア用分周器
M 分周器
: PLL 逓倍設定用分周器 1
N 分周器
: PLL 逓倍設定用分周器 2
セレクタ
: G 分周クロック /M 分周クロックセレクタ
です。
MediaLB 用クロック制御回路および , MLBCLK 断検出回路に入力されるクロックは , 「PLL 出力」です。
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第 16 章 MediaLB クロック生成 / バスインタフェース
16.2 PLL インターフェイス
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16.2.2 逓倍
以下の様に考えます。
2
G分周器
M分周器
FB
N分周器
セレクタ
X
PLL出力
PLL
源発振
CK
1
3
上図のクロック 1 とクロック 3 の立ち上がり位相が揃うように PLL-VCO 出力 ( クロック 2) の周波数が制御さ
れます。
例えば , クロック 1 が 4MHz で M × N が 40 であれば , クロック 3 が 4MHz でロックするので , その時のクロ
ック 2 は , 4 × 40=160MHz となります。すなわち , 4MHz の M × N 逓倍クロックになっています。
M 分周器と , N 分周器を適当に使うことで , 望みの逓倍率を設定できます。
上記の例の場合 , M × N が 40 になる組合せは何通りかありますので , 40 逓倍のクロックを作る組合せは複数
存在することになります。
M と N は , それぞれ MPLLDIVM, MPLLDIVN レジスタで設定します。
M は 1 ∼ 16, N は 1 ∼ 64 の範囲で設定できます。
228
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第 16 章 MediaLB クロック生成 / バスインタフェース
16.2 PLL インターフェイス
MB91460M シリーズ
16.2.3 PLL
以下の様に考えます。
1
G分周器
M分周器
FB
N分周器
セレクタ
X
PLL出力
PLL
源発振
CK
2
PLL-VCO 出力 ( クロック 1) が M 分周されて , PLL 出力 ( クロック 2) になります。
例えば , クロック 1 が 160MHz で , M=2 の場合 , PLL 出力は 80MHz となります。
セレクタは後ほど説明します。
PLL の逓倍率を決定する M 分周器 /N 分周器の組合せ自由度は高いですが , この最終 PLL 出力の周波数を加味
して選択してください。
例えば , 同じ 40 逓倍でも , 「M=2, N=20」と「M=20, N=2」では , PLL 出力の周波数は異なります。
M は奇数にも設定できますが , PLL 出力のデューティ比が 50:50 になりません。
分周を行なわない場合も同様です。
デューティが 50:50 になっていない場合は , 後段のクロック制御回路でかならず分周を行なうようにしてくだ
さい。
MLBCLK 断検出回路は , この PLL 出力を常に分周して使用するので奇数分周でも問題ありません。
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229
第 16 章 MediaLB クロック生成 / バスインタフェース
16.2 PLL インターフェイス
MB91460M シリーズ
16.2.4 ギア
急激な負荷変動による内部電圧のドロップ対策として , PLL 出力を段階的に変化させていく機能です。
クロックギアは , 後段のクロック制御回路で , クロックソースが切り替えられることで起動されます。
クロックソースを切り替える前に , 設定を行なっておく必要があります。
下図の様に , 原発振 4MHz, 40 逓倍 , 必要な PLL 出力が , 80MHz の時を考えます。
M=2/N=20 を想定します。( 例として図には値をいれてありますが , 任意の設定でも考え方は同様です。)
G分周器
160MHz
2分周器
セレクタ
X
80MHz
80MHz
PLL
4MHz
CK
FB
4MHz
20分周器
クロックギアが起動している間は , 下図のように , G 分周器の出力が PLL 出力となります。
160/G MHz
G分周器
160MHz
2分周器
80MHz
セレクタ
X
160/G MHz
PLL
4MHz
CK
FB
4MHz
20分周器
G 分周器の分周比 G は , ハードで制御されます。
MPLLDIVG レジスタで , 初期値を設定できます。
初期値は , 1 ∼ 16 の間で設定可能です。
例えば , G の初期値を 16 に設定した場合。
G 分周器は 16 分周からスタート後 , ハードによって減算され , 最終的に M 分周になります。
この例では , PLL 出力は , (160/16)MHz から始まって (160/2)MHz まで徐々にスピードを上げていくことにな
ります。
G=M になったら , 自動的に , セレクトされるクロックが M 分周器のクロックに切り替わります。
つまり , G>M である必要があります。
本例は , 低速クロックから高速クロックへの切り替えですが , 逆も同様に機能します。
その場合 , G は , M から初期値 (MPLLDIVG) まで加算されます。
クロック制御回路でクロックの切り替えが起こると , ギア動作開始トリガがかかって , ギア動作が開始します。
ギア動作が終了すると , ギアダウン / アップ終了フラグビットがセットされます。
割込みを許可している場合は , 割込みが発生します。
この割込みは , #141 PLL Clock Gear 割込みに重畳されます。
【注意事項】
MediaLBのクロックは, CLKBから切り替えられることに注意してください。本機能を使用するときのCLKB
周波数と , ギア開始周波数によっては , 急激なクロックの変動が起こる可能性があります。
230
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第 16 章 MediaLB クロック生成 / バスインタフェース
16.2 PLL インターフェイス
MB91460M シリーズ
16.2.5 ギアシフトに掛かる時間について
クロックギアを使用すると , PLL 出力は , 段階的にクロック周波数が変化するので , 後段のクロック制御回路
で PLL クロックを選択したからといって , 即 , 望みの周波数が得られるわけではありません。
下図に , 原発振から , PLL 出力に切り替えた場合の遷移タイミングチャートを示します。
ギアアップ期間
2MHz
4クロック
5クロック
6クロック
160
8
160
7
160
6
160
5
160
4
160
3
14クロック
3クロック
160
9
13クロック
２クロック
原発振
G
M
160
10
12クロック
160
11
11クロック
160
12
10クロック
160
13
9クロック
160
14
8クロック
160
15
7クロック
160
16
1クロック
2
80MHz
160
2
: 4MHz
: 16
: 2
最終 PLL 出力 : 80MHz
※ MPLLMULG=1 を想定しています。MPLLMULG については後述します。
この場合 , PLL 出力は , 2MHz から , (160/16)MHz, (160/15)MHz と段階的にシフトし , 最終的に 160/2=80MHz
になります。
各周波数の時間をなるべく均等にするため , それぞれの周波数の時間は , (160/16)MHz は 1 クロック分 , (160/
15)MHz で 2 クロック分と 1 クロックずつ増加していきます。結果 , 上図のようなチャートになります。
DLG[7:0] (MPLLMULG) の設定で , 全体の長さを延ばすことができます。
DLG[7:0]=8'h01 では上記のとおりですが , DLG[7:0]=8'h02 にすると , 全体は 2 倍になります。
最大で , 256 倍にまで延ばすことができます。
クロックギアの効きが悪い場合は , 時間を延ばすことで回避できるかもしれません。
総実時間は , 以下の式で表せます。
GからMまでギアアップした時の
総PLL-VCO出力クロック数
ギアアップ/ダウン時間＝MPLLMULG×T×
(
G
G
k=1
k=G-M+1
Σ k×(G－k＋1)－ Σ
Gから1までギアアップした時の
総PLL-VCO出力クロック数
T
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)
k×(G－k＋1)
M-1から1までギアアップした時の
総PLL-VCO出力クロック数
: PLL-VCO 出力周期
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231
第 16 章 MediaLB クロック生成 / バスインタフェース
16.2 PLL インターフェイス
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16.2.6 レジスタ
■ MPLLDIVM:PLL デバイダ M
下図に PLL デバイダ M の構成を示します。
MPLLDIVM
bit
15
14
13
12
11
10
9
8
-
-
-
-
DVM3
DVM2
DVM1
DVM0
-
-
-
-
R/W
R/W
R/W
R/W
初期値
(INITX or WD-reset)
-
-
-
-
0
0
0
0
初期値
( ソフトウェアリセット )
-
-
-
-
X
X
X
X
アドレス :0004F4H
R/W
WD-reset : ウォッチドッグリセット
初期化 X : 初期化されません。
M 分周器の分周比を設定するレジスタです。
PLL の逓倍率を決定する値の一つであり , PLL の VCO 出力を分周し , 最終的な PLL 出力クロック周波数を決
定する値でもあります。
[bit7,bit6] 予約ビット
予約ビットです。
常に "0" が読み出せます。
書込みは無視されます。
[bit5 ∼ bit0] DVM3-0:M 分周器分周比設定ビット
分周比は , 以下のとおりです。
232
DVM3 ∼ 0
分周比
0000B
分周なし
0001B
2 分周
0010B
3 分周
0011B
4 分周
0100B
5 分周
0101B
6 分周
0110B
7 分周
0111B
8 分周
1000B
|
1110B
9 ∼ 15 分周
1111B
16 分周
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第 16 章 MediaLB クロック生成 / バスインタフェース
16.2 PLL インターフェイス
MB91460M シリーズ
注意
• 奇数にも設定できますが , PLL 出力のデューティ比が 50:50 になりません。
分周を行なわない場合も同様です。
デューティが 50:50 になっていない場合は , 後段のクロック制御回路でかならず分周を行なうようにし
てください。
• クロックソースとして , PLL が選択されている場合は , 本レジスタの値を変更してはいけません。
■ MPLLDIVN:PLL デバイダ N
下図に PLL デバイダ N の構成を示します。
MPLLDIVM
bit
7
6
5
4
3
2
1
0
アドレス :0004F5H
-
-
DVN5
DVN4
DVN3
DVN2
DVN1
DVN0
-
-
R/W
R/W
R/W
R/W
R/W
R/W
初期値
(INITX or WD-reset)
-
-
0
0
0
0
0
0
初期値
( ソフトウェアリセット )
-
-
X
X
X
X
X
X
R/W
WD-reset : ウォッチドッグリセット
初期化 X : 初期化されません。
N 分周器の分周比を設定するレジスタです。
PLL の低倍率を決定する値の一つです。
[bit7,bit6] 予約ビット
予約ビットです。
読出し値は , "0" です。
書込みは無視されます。
[bit5 ∼ bit0] DVN5 ∼ 0:N 分周比設定ビット
分周比は以下のとおりです。
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DVM5 ∼ 0
分周比
000000B
分周なし
000001B
2 分周
000010B
3 分周
000011B
4 分周
000100B
5 分周
000101B
6 分周
000110B
7 分周
000111B
8 分周
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233
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16.2 PLL インターフェイス
DVM5 ∼ 0
分周比
001000B
|
111110B
9 ∼ 63 分周
111111B
64 分周
MB91460M シリーズ
注意
• クロックソースとして , PLL が選択されている場合は , 本レジスタの値を変更してはいけません。
■ MPLLDIVG: クロックギア初期 / 最終分周値設定レジスタ
下図にクロックギア初期分周値設定レジスタの構成を示します。
MPLLDIVG
bit
15
14
13
12
11
10
9
8
-
-
-
-
DVG3
DVG2
DVG1
DVG0
-
-
-
-
R/W
R/W
R/W
R/W
初期値
(INITX or WD-reset)
-
-
-
-
0
0
0
0
初期値
( ソフトウェアリセット )
-
-
-
-
X
X
X
X
アドレス :0004F6H
R/W
WD-reset : ウォッチドッグリセット
初期化 X : 初期化されません。
G 分周器の初期 / 最終分周比を設定するレジスタです。
クロックギアアップの場合は , 初期分周値になります。
クロックギアダウンの場合は , 最終分周値になります。
[bit15 ∼ bit12] 予約ビット
予約ビットです。
読出し値は , "0" です。
書込みは無視されます。
[bit11 ∼ bit8] DVG3 ∼ 0:G 分周比設定ビット
分周比は以下のとおりです。
234
DVG3 ∼ 0
分周比
0000B
分周なし
0001B
2 分周
0010B
3 分周
0011B
4 分周
0100B
5 分周
0101B
6 分周
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第 16 章 MediaLB クロック生成 / バスインタフェース
16.2 PLL インターフェイス
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DVG3 ∼ 0
分周比
0110B
7 分周
0111B
8 分周
1000B
|
1110B
9 ∼ 15 分周
1111B
16 分周
注意
• クロックソースとして , PLL が選択されている場合は , 本レジスタの値を変更してはいけません。
■ MPLLMULG: クロックギア周期伸長レジスタ
下図にクロックギア周期伸長レジスタの構成を示します。
MPLLMULG
bit
7
6
5
4
3
2
1
0
DLG7
DLG6
DLG5
DLG4
DLG3
DLG2
DLG1
DLG0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
初期値
(INITX or WD-reset)
0
0
0
0
0
0
0
0
初期値
( ソフトウェアリセット )
X
X
X
X
X
X
X
X
アドレス :0004F7H
R/W
WD-reset : ウォッチドッグリセット
初期化 X : 初期化されません。
クロックギア開始から終了までの時間を延ばすためのレジスタです。
[bit11 ∼ bit8] DLG7 ∼ 0: クロックギア時間倍率設定ビット
倍率は以下のとおりです。
DLG7 ∼ 0
分周比
00000000B
分周なし
00000001B
2 分周
00000010B
3 分周
00000011B
4 分周
00000100B
5 分周
00000101B
6 分周
00000110B
7 分周
00000111B
8 分周
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235
第 16 章 MediaLB クロック生成 / バスインタフェース
16.2 PLL インターフェイス
DLG7 ∼ 0
分周比
00001000B
|
11111110B
9 ∼ 255 分周
11111111B
256 分周
MB91460M シリーズ
注意
• クロックソースとして , PLL が選択されている場合は , 本レジスタの値を変更してはいけません。
■ MPLLCTRL: クロックギア制御レジスタ
下図にクロックギア制御レジスタの構成を示します。
MPLLCTRL
bit
15
14
13
12
11
10
9
8
-
-
-
-
IEDN
GRDN
IEUP
GRUP
-
-
-
-
R/W
R/W
R/W
R/W
初期値
(INITX or WD-reset)
-
-
-
-
0
0
0
0
初期値
( ソフトウェアリセット )
-
-
-
-
X
X
X
X
アドレス :0004F8H
R/W
WD-reset : ウォッチドッグリセット
初期化 X : 初期化されません。
クロックギア動作の終了を示すフラグを持ち , 割込み発生を制御するレジスタです。
[bit7 ∼ bit4] 予約ビット
予約ビットです。
常に "0" が読めます。常時 , "0" を書き込んでください。
[bit3] ギアダウン割込み許可ビット
IEDN
機能
0
ギアダウン割込み禁止 [ 初期値 ]
1
ギアダウン割込み許可
本ビットに "1" が書かれているときに , MPLLCToRL:GRDN が "1" にセットされると割込みを発生します。
236
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第 16 章 MediaLB クロック生成 / バスインタフェース
16.2 PLL インターフェイス
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[bit2] ギアダウン終了フラグ
GRDN
機能
0
ギアダウン終了未検出 [ 初期値 ]
1
ギアダウン終了
本ビットに "1" がセットされ , MPLLCTRL:IEDN=1 であった場合 , ギアダウン終了割込みを発生します。
本ビットへの "1" 書込みは , 意味を持ちません。フラグは , "0" を書いてクリアしてください。RMW 命令に
よる読出し時は , "1" が読めます。
[bit1] ギアアップ割込み許可ビット
IEUP
機能
0
ギアアップ割込み禁止 [ 初期値 ]
1
ギアアップ割込み許可
本ビットに "1" が書かれているときに , MPLLCTRL:GRUP が "1" にセットされると割込みを発生します。
[bit0] ギアアップ終了フラグ
GRUP
機能
0
ギアアップ終了未検出 [ 初期値 ]
1
ギアアップ終了
本ビットに "1" がセットされ , MPLLCTRL:IEUP=1 であった場合 , ギアアップ終了割込みを発生します。
本ビットへの "1" 書込みは , 意味を持ちません。フラグは , "0" を書いてクリアしてください。RMW 命令に
よる読出し時は , "1" が読めます。
■ MLBCNT:MediaLB 制御レジスタ
下図に MediaLB 制御レジスタの構成を示します。
MLBCNT
bit
15
14
13
12
11
10
9
8
INTE
CS
-
-
-
-
PLLEN
R/W
R/W
R
-
-
-
-
R/W
初期値
(INITX or WD-reset)
0
0
0
-
-
-
-
0
初期値
( ソフトウェアリセット )
X
X
X
-
-
-
-
X
アドレス :0004FAH CSCLKSEL
R/W
WD-reset : ウォッチドッグリセット
初期化 X : 初期化されません。
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237
第 16 章 MediaLB クロック生成 / バスインタフェース
16.2 PLL インターフェイス
MB91460M シリーズ
PLL の動作を許可するためのレジスタです。
クロック断検出の設定レジスタとシェアしています。
[bit15] CSCLKSEL:MLBCLK 監視用クロック分周設定ビット
詳細は , MLBCLK 断検出回路の章を参照してください。
[bit14] INTE:MLBCLK 断検出割込み許可ビット
詳細は , MLBCLK 断検出回路の章を参照してください。
[bit13] CS:MLBCLK 断検出ビット
詳細は , MLBCLK 断検出回路の章を参照してください。
[bit12 ∼ bit9] 予約ビット
予約ビットです。
かならず "0" が読めます。
書込みは無視されます。
[bit8] PLLEN:MediaLB 用 PLL 動作許可ビット
MediaLB 用の PLL 動作許可ビットです。
PLLEN
PLL 動作
0
不許可
1
許可
注意
• PLLEN を "1" にする前に , MPLLDIVM/N/G, MPLLMULG の設定を行なってください。
238
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第 16 章 MediaLB クロック生成 / バスインタフェース
16.3 制御回路
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16.3 制御回路
16.3.1 概要
このブロックは , PLL の分周比セレクタおよび CPU クロック /PLL クロックセレクタから構成されます。
以下にブロック図を示します。
CPUクロック(CLKB)入力
PLL入力
非分周
供給クロック
セレクタ
2分周
MediaLB用クロック出力
3分周
4分周
PLL分周
セレクタ
5分周
ギア起動トリガ
CLKSEL1～0
MLBPRE : bit5, bit4
00
CPUクロック
15分周
16分周
MLBPRE3～0
MLBPRE : bit3～bit0
0000
非分周
0001
2分周
0010
3分周
0011
4分周
0101
5分周
0101
6分周
0110
7分周
0111
8分周
01
PLL
10
設定禁止
11
設定禁止
1000
9～15分周
1110
1111
16分周
ここで ,
CPU クロック (CLKB) 入力 : コアクロック入力
PLL 入力
: PLL インターフェイスからの PLL クロック入力
非分周 /2 ∼ 16 分周
: PLL クロックを分周する回路
PLL 分周セレクタ
: 分周された PLL クロックの選択回路
供給クロックセレクタ
: MediaLB マクロに供給するクロック選択回路
MediaLB 用クロック出力
: MediaLB マクロに供給されるクロック
ギア起動トリガ
: クロックギア起動トリガ出力
です。
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239
第 16 章 MediaLB クロック生成 / バスインタフェース
16.3 制御回路
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16.3.2 レジスタ
■ MLBPRE:MediaLB プリスケーラ制御レジスタ
以下に , MediaLB プリスケーラ制御レジスタのレジスタ構成を示します。
MLBPRE
bit
7
6
アドレス :0004EBH
-
-
-
-
R/W
R/W
R/W
R/W
R/W
R/W
-
-
0
0
0
0
0
0
R/W
初期値
5
4
3
2
1
0
CLKSEL1 CLKSEL0 MLBPRE3 MLBPRE2 MLBPRE1 MLBPRE0
MediaLB 用のクロックの分周および選択を行なうレジスタです。
[bit7, bit6]: 予約ビット
予約ビットです。
何を書き込んでも影響ありません。
[bit5, bit4]: クロック選択ビット
MediaLB マクロへ供給するクロックを選択するビットです。
値
内容
00
CPU クロック (CLKB) が , MediaLB マクロ用クロックとして供給されます。
01
PLL クロックが , MediaLB 用クロックとして供給されます。
10
設定禁止です。
11
設定禁止です。
リセット時は , CPU クロックが選択されています。
PLL を選択すると , 分周された PLL クロックが , MediaLB マクロに供給されます。
分周比は , bit3 ∼ bit0 で設定されます。
[bit3 ∼ bit0]:PLL クロック分周比設定ビット
PLL インターフェイスから出力される PLL クロックを何分周するかを設定するビットです。
値
240
内容
0000B
分周しません。
0001B
2 分周します。
0010B
設定禁止。
0011B
4 分周します。
0100B
設定禁止。
0101B
6 分周します。
0110B
設定禁止。
0111B
8 分周します。
1000B
設定禁止。
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第 16 章 MediaLB クロック生成 / バスインタフェース
16.3 制御回路
MB91460M シリーズ
値
内容
1001B
10 分周します。
1010B
設定禁止。
1011B
12 分周します。
1100B
設定禁止。
1101B
14 分周します。
1110B
設定禁止。
1111B
16 分周します。
MediaLB マクロに供給される PLL クロックの周波数は , このプリスケーラの分周比と PLL インターフェイ
スから出力される PLL クロック周波数で決まります。
MediaLB マクロ用クロックとして , PLL を選択している時 (bit5,bit4=01) は , 変更禁止です。
奇数分周の設定も可能ですが , クロックのデューティが 50:50 ではなくなるので , 設定禁止です。
【注意事項】
PLL クロックに切り替える場合は , レジスタ設定前に , PLL インターフェイスの設定を行い PLL クロック
の供給を受ける必要があります。
PLL の発振安定待ちを待ってから , 分周比の設定を行い , その後に , クロック切り替えを行なってください。
ソースクロックに戻す場合は , クロック切り替えを行なってから , PLL クロックを停止してください。
PLL インターフェイスで , クロックギアの選択を行なっている場合 , 切り替え後 , ギア起動トリガが発生し , ギ
ア動作が始まりますので , ギア動作の終了を待ってください。
ギア動作の終了は , MPLLCTRL レジスタをポーリングするか , 割込みを使うかして検知してください。
ギア動作が終了したら , MediaLB を使用 , もしくは , PLL クロックの停止を行なってください。
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第 16 章 MediaLB クロック生成 / バスインタフェース
16.4 MLBCLK 断検出回路
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16.4 MLBCLK 断検出回路
16.4.1 概要
MLBCLK が止まったこと (MLBCLK 断 ) を検知するためのブロックです。
このブロックは , MLBCLK カウント用カウンタ , 検知タイミング生成回路 , カウント値チェック回路からなり
ます。
以下にブロック図を示します。
INTE
MLBCNT : ビット14
0
割込み禁止
1
割込み許可
INTE
MLBCLKB入力
クロック断検知割り込み
クロック断検知信号
MLBCLK断検出回路
トリガ
検知タイミング
生成回路
16/32
分周器
PLL入力
CSCLKSEL
MLBCNT : ビット15
0
16分周
1
32分周
CS
MLBCNT : ビット13
0
クロック検知
1
クロック断検知
ここで ,
MLBCLK 入力
: 端子からの MLBCLK 入力そのもの。
PLL 入力
: PLL インターフェイスからの PLL クロック入力。
クロック断検知信号
: MLBCLK の停止を検知したことを示す信号。
クロック断検知割込み
: MLBCLK 断検知割込み。
MLBCLK 断検出回路
: MLBCLK が停止していることを検知するための回路。
検知タイミング生成回路
: クロック断を検出するトリガを生成する回路。
16/32 分周器
: 検知タイミング生成用の分周回路。
です。
242
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CM71-10150-3
第 16 章 MediaLB クロック生成 / バスインタフェース
16.4 MLBCLK 断検出回路
MB91460M シリーズ
検知は , 一定周期ごとに行なわれます。
その検知周期を作っているのが , 検知タイミング生成回路です。
検知周期は , PLL 入力の周波数と , 検知タイミング生成回路前段の 16/32 分周器によって決まります。
MLBCLK 断検出回路は , 検知タイミング生成回路からのトリガを受けて , MLBCLK が発振しているかを検知し
ます。
MLBCLK が止まっているかどうかの判断は , MLBCLK の周波数で行ないます。
MLBCLK の周波数がある閾値を下回ると「断」と判断します。
閾値は , 検知周期によって一意に定まります。
以下に , 計算式を示します。
CSCLKSEL=0 : MLBCLK 断検出周波数閾値＝
CSCLKSEL=1 : MLBCLK 断検出周波数閾値＝
PLL 入力周波数
8
PLL 入力周波数
16
MLBCLK 断が検出された時に , 割込みを発生させることが可能です。
割込みは , MLBCNT レジスタの INTE ビットで許可 / マスクの設定が可能です。
この割込みは , MediaLB の割込みに重畳されます。
検知周期は , 以下のとおりです。
4
CSCLKSEL=0 : MLBCLK 断検知周期＝
PLL 入力周波数
16
CSCLKSEL=1 : MLBCLK 断検知周期＝
PLL 入力周波数
クロック断およびクロック復帰の検知は , 上記の周期で行なわれます。
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243
第 16 章 MediaLB クロック生成 / バスインタフェース
16.4 MLBCLK 断検出回路
MB91460M シリーズ
16.4.2 レジスタ
■ MLBCNT:MediaLB 制御レジスタ
下図にレジスタの構成を示します。
MLBCNT
bit
15
14
13
12
11
10
9
8
INTE
CS
-
-
-
-
PLLEN
R/W
R/W
R
-
-
-
-
R/W
初期値
(INITX or WD-reset)
0
0
0
-
-
-
-
0
初期値
( ソフトウェアリセット )
X
X
X
-
-
-
-
X
アドレス :0004EAH CSCLKSEL
R/W
WD-reset : ウォッチドッグリセット
初期化 X : 初期化されません。
本レジスタで , クロック断検出の設定を行います。PLL の動作許可レジスタとシェアしています。
[bit15] CSCLKSEL:MLBCLK 監視用クロック分周設定ビット
PLL インターフェイスからの PLL クロックを分周して検知周期を設定するためのビットです。
CSCLKSEL
分周比
0
16 分周
1
32 分周
[bit14] INTE:MLBCLK 断検出割込み許可ビット
MLBCLK 断が検出された時に , 割込みを発生するかどうかを設定するビットです。
INTE
割込み
0
不許可
1
許可
[bit13] CS:MLBCLK 断検出ビット
MLBCLK 断が検出されたことを示すビットです。
CS
クロック断
0
未検出
1
検出
設定された MLBCLK 断検出周波数閾値以上の周波数を持つクロックが入力されると , "0" になります。
設定された MLBCLK 断検出周波数閾値以下の周波数を持つクロックが入力されると , "1" になります。
書込みは無視されます。
244
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第 16 章 MediaLB クロック生成 / バスインタフェース
16.5 割込み制御回路
MB91460M シリーズ
[bit12 ∼ bit9] 予約ビット
予約ビットです。
かならず "0" が読めます。
書込みは無視されます。
[bit8] PLLEN:MediaLB 用 PLL 動作許可ビット
詳細は , PLL インターフェイスの章を参照してください。
参考に , いくつかのケースでのクロック断検出周波数閾値を示します。
DIVM/N など , PLL インターフェイスにあるレジスタについては , PLL インターフェイスの章を参照してくだ
さい。
PLL インターフェイス
クロック断検出回路
原発振
[MHz]
DIVM
DIVN
PLL 出力
CSCLKSEL
クロック断検出周
波数閾値 [MHz]
4
2
13
52
0
6.5
4
2
17
68
0
8.5
4
2
21
84
0
10.5
4
2
25
100
1
6.25
4
2
29
116
1
7.25
4
3
13
52
0
6.5
4
3
15
60
0
7.5
4
3
17
68
0
8.5
4
3
19
76
0
9.5
16.5 割込み制御回路
16.5.1 割込み
各マクロの割込みについては , MediaLB の章を参照してください。
MediaLB, FIFO バッファ , I2S は , CPU とことなるクロックで動作しています。
MediaLB, FIFO バッファ , I2S から発生した割込みは , CPU クロックで同期化した後に , CPU に伝わります。
同期化には , CPU クロック 2 サイクルが必要です。
サブルーチン内などで , 割込み要因を消した場合などは , 復帰前に MBSTNC レジスタをリードすることで ,
MediaLB 側のクロックと同期を取ってください。
MediaLB 関係の割込みは , MediaLB/FIFO バッファ /I2S と多岐にわたります。そのほとんどは , 1 つの割込み
に重畳されているため , どの割込みが発生しているか , なるべく簡単に判別するため , 割込み読出しレジスタ
があります。
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245
第 16 章 MediaLB クロック生成 / バスインタフェース
16.5 割込み制御回路
MB91460M シリーズ
16.5.2 レジスタ
■ MLBINTR : MediaLB 割込み要因読出しレジスタ
下図に , 割込み要因読出しレジスタの構成を示します。
MLBINTR
bit
31
30
29
28
27
26
25
24
アドレス :006600H
-
CLKSTP
MLBC
MLBS
BUF
-
I2SE9
O2SE8
R/W
R
R
R
R
R
-
R
R
初期値
0
0
0
0
0
-
0
0
bit
23
22
21
20
19
18
17
16
I2SE7
I2SE6
I2SE5
I2SE4
I2SE3
I2SE2
I2SE1
I2SE0
R/W
R
R
R
R
R
R
R
R
初期値
0
0
0
0
0
0
0
0
bit
15
14
13
12
11
10
9
8
アドレス :006602H
-
-
-
-
-
-
I2SLR9
I2SLR8
R/W
-
-
-
-
-
-
R/W
R/W
初期値
-
-
-
-
-
-
0
0
bit
7
6
5
4
3
2
1
0
I2SLR7
I2SLR6
I2SLR5
I2SLR4
I2SLR3
I2SLR2
I2SLR1
I2SLR0
R/W
R
R
R
R
R
R
R
R
初期値
0
0
0
0
0
0
0
0
アドレス :006601H
アドレス :006603H
各割込みが生じている場合 , 該当するビットが "1" になります。
MediaLB 関係の割込みが生じた場合 , まずこのレジスタをリードすることで , どの割込みが生じているのか , あ
る程度チェックすることができます。
246
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第 16 章 MediaLB クロック生成 / バスインタフェース
16.5 割込み制御回路
MB91460M シリーズ
[bit31 ∼ bit0] 割込み要因ビット
各ビットに割り当てられている割込み要因は , 以下のとおりです。
ビット
名前
31
-
30
CLKSTP
29
MLBC
MediaLB のチャネル割込み。
28
MLBS
MediaLB のシステム割込み。
27
BUF
26
-
25
I2SE9
I2S チャネル 9 のエラー割込み。
24
I2SE8
I2S チャネル 8 のエラー割込み。
23
I2SE7
I2S チャネル 7 のエラー割込み。
22
I2SE6
I2S チャネル 6 のエラー割込み。
21
I2SE5
I2S チャネル 5 のエラー割込み。
20
I2SE4
I2S チャネル 4 のエラー割込み。
19
I2SE3
I2S チャネル 3 のエラー割込み。
18
I2SE2
I2S チャネル 2 のエラー割込み。
17
I2SE1
I2S チャネル 1 のエラー割込み。
16
I2SE0
I2S チャネル 0 のエラー割込み。
15 ∼ 10
-
9
I2SLR9
I2S チャネル 9 の右チャネル割込みもしくは左チャネル割込み。
8
I2SLR8
I2S チャネル 8 の右チャネル割込みもしくは左チャネル割込み。
7
I2SLR7
I2S チャネル 7 の右チャネル割込みもしくは左チャネル割込み。
6
I2SLR6
I2S チャネル 6 の右チャネル割込みもしくは左チャネル割込み。
5
I2SLR5
I2S チャネル 5 の右チャネル割込みもしくは左チャネル割込み。
4
I2SLR4
I2S チャネル 4 の右チャネル割込みもしくは左チャネル割込み。
3
I2SLR3
I2S チャネル 3 の右チャネル割込みもしくは左チャネル割込み。
2
I2SLR2
I2S チャネル 2 の右チャネル割込みもしくは左チャネル割込み。
1
I2SLR1
I2S チャネル 1 の右チャネル割込みもしくは左チャネル割込み。
0
I2SLR0
I2S チャネル 0 の右チャネル割込みもしくは左チャネル割込み。
CM71-10150-3
割込み要因
なし
MLBCLK 断検出割込み。
FIFO バッファの割込み。
なし
なし
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247
第 16 章 MediaLB クロック生成 / バスインタフェース
16.5 割込み制御回路
MB91460M シリーズ
16.5.3 DMAC 起動
I2S は DMA によるハードウェア転送が利用可能です。
MediaLB および FIFO バッファとの間で , DMA 転送を行なう場合は , ソフト起動のみ使用できます。
I2S は , CPU クロックと異なるクロックで動作しています。
そのため , DMA 転送要因は , 中継回路を介して DMAC に伝わります。
この時 , 中継回路は , 転送要因 ( 割込み ) の立ち上がりを検出して DMAC に要因を伝えます。
つまり , FIFO バッファ /I2S と DMAC の間に外部割込み回路が存在するようなイメージになっています。
ブロック図を下に示します。
MediaLB
転送要因
立ち上がり
エッジ検出回路
Async-SET
DMA起動要求
RESET
DMA
起動要因消去
そのため , 1 回の DMA 転送で , 転送要因が下がるまで転送しなければ , 転送要因が出っ放しになるため , 次の
転送要因を受付けることができません。
次ページに例を示します。
以下に , DMA 転送によって , バッファ内のデータが閾値以下に落ちた場合のタイミングチャートを示します。
バッファフル発生
バッファフル発生
転送要因
エッジ検出
DMA起動要求
起動要求消去
バッファフルは , 2 回発生しており , 1 回目の DMA 転送でデータは閾値以下まで減っているので , 転送要因は
落ちます。
2 回目のバッファフル時にまたエッジ検出が働くため , 2 回目の DMA 起動も発生しています。
次に , 閾値以下に落ちなかった場合のチャートを示します。
バッファフル発生
バッファフル発生
転送要因
エッジ検出
DMA起動要求
起動要求消去
転送要因が落ちないので , エッジ検出がかからず , 2 回目の起動要求が起きません。
こうならないように , 閾値と一回の転送回数を適当に設定してください。
248
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第 16 章 MediaLB クロック生成 / バスインタフェース
16.6 バスインターフェイス
16.6 バスインターフェイス
MediaLB/FIFO バッファ /I2S は , CPU と異なるクロックで動作しています。
CPU や DMA からのレジスタアクセス時は , 常に異なるクロック間の同期化が行なわれます。
同期化は , CPU クロックと MediaLB 動作クロックのスピードによって , 必要な時間が変わってきます。両者
が速ければ速いほど転送速度が上がります。
MediaLB のバス帯域が少ない場合は , MediaLB の動作クロックを最高速 (112MHz) まで上げることで帯域を広
げることが可能です。ただし , 消費電力は増加します。
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249
第 16 章 MediaLB クロック生成 / バスインタフェース
16.6 バスインターフェイス
250
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第 17 章タイムベースカウンタ
17.1 概要
MB91460M シリーズ
第 17 章
タイムベースカウンタ
17.1 概要
タイムベースカウンタは , サブクロックまたはメインクロックの 2 分周をカウントする 26 ビットのアップ
カウンタです。
MCU の選択したクロックソースが停止していたか , または停止していた可能性がある状態から復帰する場合 ,
発振子からの不安定な出力を回避するために MCU は自動的に発振安定化待ち状態になります。
発振安定待ち時間の間 , 内部クロックおよび外部クロックの供給は停止し , タイムベースカウンタのみが ,
発振安定待ち時間設定によって設定された時間が経過するまで動作し続けます。
図 17.1-1 タイムベースカウンタ ( 概略図 )
一時停止要因
タイムベースカウンタ
ウォッチドッグタイマ選択
ウォッチドッグリセット
ベースクロックφ
26ビットアップカウンタ
タイムベースタイマ選択
タイムベースタイマ割込み
発振安定待ち時間選択
発振安定待ち制御信号
上図に , 概念図を示します。詳細な説明は該当する各章を参照してください。
タイムベースカウンタ , タイムベースタイマ , ウォッチドッグタイマは , まとめてウォッチドッグ制御ユニットと呼ば
れます。
図 17.1-2 発振安定待ち生成時のタイムベースカウンタ
発振安定待ち時間選択
ベースクロックφ
26ビットアップカウンタ
発振安定待ち
制御信号
セレクタ
エッジ検出
17.2 特長
17.2.1 タイムベースカウンタ ( 発振安定待ちを生成するために使用する場合 )
タイプ
： 26 ビットアップカウンタ
番号
：1
クロックソース：ベースクロック (CLKR レジスタで選択されたクロックソース , Fmain-CL/2, メイン PLL,
サブクロックによる )
クリア
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：発振安定待ち状態への移行時に自動的にクリアされます。
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251
第 17 章タイムベースカウンタ
17.2 特長
MB91460M シリーズ
17.2.2 発振安定待ちを呼び出すイベント
■ タイムベースカウンタを使用して発振安定待ちを呼び出すイベント
● 設定初期化後の待ち時間：自動呼出し ( タイムベースカウンタ )
• INITX 端子入力後の初期発振安定待ち
• ウォッチドッグリセット
• メインクロック発振が停止されていない場合：発振安定待ち時間は不要
• メインクロック発振が停止された場合：発振安定待ち時間は必要
例：メインクロック発振が停止し , サブクロックモード中にウォッチドッグリセットが発生した場合
● ストップモードからの復帰後の待ち時間：自動呼出し ( タイムベースカウンタ )
• クロック発振回路が停止したストップモードの場合：
• 対象の発振回路の発振安定待ち時間が必要
• メイン PLL がロックするための待ち時間が必要 ( メイン PLL が使用されている場合 )
•クロック発振回路が停止していないストップモードの場合：
クロック発振 ( メイン /PLL) が停止していない場合 , 発振安定待ちは必要ありません。
● 選択したメイン PLL の異常状態から復帰する場合
メイン PLL がロックする時間を取るため , 自動的に発振安定待ち状態になります。
■ タイムベースカウンタ以外を使用して発振安定待ちを呼び出すイベント
● 電源投入後の待ち時間：端子入力によって指定
● サブクロックからメインクロックへの変更後の待ち時間：メイン発振安定待ちタイマを使用して
時間を発生させることをお勧めします。
● メインクロック発振停止から復帰する場合：メインクロック発振許可および発振の安定待ちが
必要です。
● ( メインクロック動作の ) メイン PLL ロック待ち時間：タイムベースタイマ割込みを使用して
時間を発生させることをお勧めします。
• メイン PLL 動作の許可後に待ち時間が必要です。
• メイン PLL 逓倍率設定の変更後に待ち時間が必要です。
252
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第 17 章タイムベースカウンタ
17.3 構成
MB91460M シリーズ
17.3 構成
図 17.3-1 発振安定待ち時間生成に使用されるタイムベースタイマの構成図
発振安定待ち時間部分
OS1, OS0
1
1
0
1
1
1
0
メインPLL
1
1
F CL-SUB /2
STCR: bit3, bit2
φ2 x 21
φ2 x 211
φ2 x 216
φ2 x 222
エッジ検出
0
発振安定待ち
制御信号
F CL-MAIN /2
タイムベースカウンタ
(26ビットカウンタ)
0
F CL-MAIN /2
メインPLL
F CL-SUB
0
CLKR : bit1, bit0
0
0
1
0
セレクタ
CKS1, CKS0
0
1
2
3
9
21 22 23 24
10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25
210 211 212 213 214 215 216 217 218 219 220 221 222 223 224 225 226
ベースクロック
(φ2)
タイマのクリア
(自動制御)
-INITX端子入力
-ウォッチドッグリセット
- STOP
図 17.3-2 レジスタ一覧
タイムベースカウンタ
アドレス bit 7
6
000481H
STOP SLEEP
5
HIZ
4
SRST
5
---
4
---
3
OS1
2
OS0
3
2
1
0
OSCD2 OSCD1
STCR
(スタンバイ制御レジスタ)
クロック制御
アドレス bit 7
000484H
---
CM71-10150-3
6
---
1
0
SCKEN PLL1EN CLKS1 CLKS0
CLKR
(クロックソース制御レジスタ)
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253
第 17 章タイムベースカウンタ
17.4 レジスタ
MB91460M シリーズ
17.4 レジスタ
17.4.1 STCR：スタンバイ制御レジスタ
スタンバイモードへの移行 , ストップモード中の端子状態 , ストップモード中にクロックを停止するかどうか ,
発振安定待ち時間 , ソフトウェアリセットを制御します。
( 注意事項 ) 「第 10 章スタンバイ」および「第 19 章ウォッチドッグタイマ」の章を参照してください。
• STCR：アドレス 000481H ( アクセス：バイト )
bit 7
6
STOP SLEEP
5
4
3
2
1
0
HIZ
SRST
OS1
OS0
OSCD2
OSCD1
0
0
1
1
0
0
1
1
初期値
(INIT 端子入力 )
0
0
1
1
X
X
1
1
初期値 ( ウォッチドッグリセット )
0
0
X
1
X
X
X
X
初期値
( ソフトウェアリセット )
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
属性
( 属性については , 「ビット属性シンボルの意味」を参照してください。)
[bit7] STOP ( ストップモード )
"1" に設定した場合 , ストップモードに移行します。
[bit6] SLEEP ( スリープモード )
• "1" に設定した場合 , スリープモードに移行します。
• このビットとストップモードビット (STOP) が同時に "1" に設定されると , デバイスはストップモードにな
ります。
[bit5] HIZ ( ハイインピーダンスモード )
• "0" に設定した場合 , 端子はストップモードへの移行時と同じ状態を保持します。
• "1" に設定した場合 , 端子出力はストップモード中にハイインピーダンス (Hi-z) になります。
[bit4] SRST ( ソフトウェアリセット )
• "0" に設定した場合 , ソフトウェアリセットが発生します。
• 負論理が使用されます。
[bit3, bit2] OS1, OS0 ( 発振安定時間選択 )
リセット (INIT) またはストップモードからの復帰時の発振安定待ち時間。
OS[1：0]
発振安定
待ち時間
メインクロックを使用する場合
(4.0MHz メインクロックの場合 )
サブクロックを使用する場合
(32.768kHz サブクロックの場合 )
00
φ2 × 21
1.00μs
61μs
01
φ2 × 211
1.0ms
62.5ms
10
φ2 × 216
32ms
2.0s
11
φ2 × 222
2s
128s
• φ2：メインクロックの 2 分周またはサブクロック
• INIT端子入力によってリセットがトリガされた場合は, "00B"が設定されたものとして動作します (φ2 x 21, メ
インクロック ) 。
254
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第 17 章タイムベースカウンタ
17.4 レジスタ
MB91460M シリーズ
• その他のリセットまたはストップモードからの復帰時の場合は , 指定したクロック ( メインまたはサブ )
および発振安定待ち時間 (OS[1:0]) が使用されます。
• カウントは , タイムベースカウンタで行われます。
[bit1] OSCD2 ( サブクロック発振停止 )
"1" に設定した場合 , サブクロック発振はストップモードで停止します。
[bit0] OSCD1 ( メインクロック発振停止 )
"1" に設定した場合 , メインクロック発振はストップモードで停止します。
「17.8 注意事項」を参照してください。
17.4.2 CLKR：クロックソース制御レジスタ
MCU の動作および PLL の制御に使用されるベースクロックのクロックソースを選択します。
( 注意事項 ) 「第 13 章クロック制御」を参照してください。
• CLKR：アドレス 000484H ( アクセス：バイト )
bit 7
6
5
4
3
2
1
0
−
−
−
−
SCKEN
PLL1EN
CLKS1
CLKS0
X
X
X
X
0
0
0
0
初期値
(INIT 端子入力 )
X
X
X
X
X
X
X
X
初期値
( ソフトウェアリセット )
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
属性
( 属性の詳細については , 「ビット属性シンボルの意味」を参照してください。)
[bit7 ∼ bit4] 予約ビット
このビットには , 常に "0" が書き込まれます。読出し値は書き込んだ値です。
[bit3] SCKEN ( サブクロック選択許可 )
このビットを "1" に設定した場合 , サブクロックの選択が許可されます。
[bit2] PLL1EN ( メイン PLL 動作許可 )
このビットを "1" に設定した場合 , メイン PLL 動作が開始されます。メイン PLL がロックした後 ,
メイン PLL を動作クロックとして選択できます。
[bit1, bit0] CLKS1, CLKS0 ( クロックソース選択 )
CLKS1
CLKS0
0
0
X0/X1 からのメインクロック入力の 2 分周 ( 初期値 )
メインクロックモード
0
1
X0/X1 からのメインクロック入力の 2 分周
メインクロックモード
1
0
メイン PLL
メインクロックモード
1
1
サブクロック
CM71-10150-3
クロックソース設定
モード
サブクロックモード
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255
第 17 章タイムベースカウンタ
17.4 レジスタ
MB91460M シリーズ
クロックモードを変更するとき , CLKS1 が "1" の場合 , CLKS0 の値は変更できません。
CLKS1 ビットおよび CLKS0 ビットの変更が許可される場合と許可されない場合を以下に示します。
表 17.4-1 CLKS1 ビットおよび CLKS0 ビットの変更が許可される場合と許可されない場合
変更が許可される場合
変更が許可されない場合
"00B" → "01B" または "10B"
"00B" → "11B"
"01B" → "11B" または "00B"
"01B" → "10B"
"10B" → "00B"
"10B" → "01B" または "11B"
"11B" → "01B"
"11B" → "00B" または "10B"
例： INIT レベルのリセット後にサブクロックを選択するには , 最初に "01B" を書き込み , 次に "11B" ( サブクロック )
を書き込みます。
発振安定待ち時間中のタイムベースカウンタのクロックソースは , クロックソース選択ビットによって設定されます。
256
CLKS1
CLKS0
0
0
0
1
1
0
1
1
発振安定待ち時間中の
タイムベースカウンタのクロックソース
モード
X0/X1 からのメインクロック入力の 2 分周 ( 初期値 )
メインクロックモード
サブクロック
サブクロックモード
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第 17 章タイムベースカウンタ
17.5 動作
MB91460M シリーズ
17.5 動作
発振安定待ちをトリガするイベントおよびそれぞれの場合の動作について説明します。
17.5.1 INITX 端子入力
電源投入後に発振安定待ちが必要です。初期化されたタイムベースカウンタによって提供される待ち時間は非
常に短いため , INITX 端子入力は "L" レベルに保持する必要があります。
図 17.5-1 発振安定待ち時間を提供する端子入力の幅の使用
リセットをトリガし、メインクロックの
発振安定待ち時間を指定する場合の
INITX端子入力の使用
(1)
パワーオンVccの例
(3)
メインクロック開始の例
タイムベース
カウンタカウント
十分な発振安定待ち
時間を指定
(5)
21
時間
000H
21 (ビット0出力)
INITX端子入力
(4)
(5)
(2)
状態遷移
未定義
発振安定待ち時間の初期値が
短すぎる
(6)
(2)
(7)
メインRUN
発振安定待ちリセット
設定初期化
(INIT)
(8)
動作初期化 (SRST)
リセット解除シーケンス
(1) 電源投入
(2) INITX 端子入力開始 ( 初期化リセット設定 )
(3) メインクロック発振開始
(4) INITX 端子入力 ( メインクロック発振が安定するのに十分な時間を提供 )
(5) INITX 端子入力削除。タイムベースカウンタが初期化され , カウントを開始します。
(6) タイムベースタイマ / カウンタによって提供される発振安定待ち時間 ( 初期値 = 最小値 )
(INITX 端子入力 (4) が保持されない場合 , 待ち時間は非常に短くなります。)
(7) 動作初期化リセット , リセット解除シーケンス
(8) メイン RUN
■ メインクロック実行時の INITX 端子入力
最小発振安定待ち時間の経過後 , デバイスは自動的に動作初期化リセット (RST) 状態になります。
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257
第 17 章タイムベースカウンタ
17.5 動作
MB91460M シリーズ
17.5.2 ウォッチドッグリセット ( 指定した発振安定待ち時間が自動的に生成されます )
メインクロック発振の停止中にウォッチドッグリセットが発生した場合は , 自動的に発振安定待ち時間が生成
されます。( 以下の図を参照してください。)
図 17.5-2 メインクロック停止時のウォッチドッグリセット ( サブ RUN)
メインクロックの発振安定
待ち時間を指定する場合の
タイムベースカウンタの使用
(4)
メインクロック開始の例
十分な発振安定待ち
時間を指定
タイムベース
カウンタ 222
カウント
(6)
(4)
時間
000H
(1) 222 (ビット21出力)
(6)
ウォッチドッグ
(3)
内部リセット信号
(5)
(7)
(8) (9)
(2)
メインクロック発振
停止のサブRUN
メインRUN
発振安定待ちリセット
状態遷移
設定初期化
(INIT)
動作初期化 (SRST)
リセット解除シーケンス
(1) 発振安定待ち時間選択 ( 例：メインクロックの 2 分周 × 222)
( 十分な発振安定待ち時間を指定するために事前にインターバル時間を設定しておきます。)
(2) メインクロック発振が停止しているサブ RUN
(3) ウォッチドッグリセット発生
(4) メインクロック発振開始
タイムベースカウンタがクリアされ , カウントを開始します。
(5) 発振安定待ち
(6) タイムベースタイマのインターバル時間として設定された時間 ( (1) で設定された時間 )
(7) リセット解除 , 動作初期化 (SRST)
(8) 動作初期化 , リセットシーケンス
(9) メイン RUN
258
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第 17 章タイムベースカウンタ
17.5 動作
MB91460M シリーズ
＜注意事項＞
サブクロックモード中 ( サブクロックはクロックソースとして使用 ) にメインクロック発振が停止していると
きに , メインクロック発振停止ビット (OSCCR: OSCDS1) によってウォッチドッグリセットが発生した場合 ,
デバイスは設定初期化リセット (INIT) が解除された後に発振安定待ち状態になります。次に , デバイスは , 発
振安定待ち時間の経過後に動作初期化リセット (RST) 状態になります。
■ メインクロック動作時のウォッチドッグリセット
この場合発振安定待ちは必要ありませんが , 指定した待ち時間が自動的に生成されます。
17.5.3 割込みによるストップモードからの復帰
■ メインクロック発振が停止しているときにメイン PLL 動作からストップモードに移行する場合
(STCR:OSCD[2:1]=11B) ：
メイン発振回路は , 選択された発振安定時間を自動的に生成します。
図 17.5-3 メインクロックが停止しているストップモードから
メイン PLL 動作への割込みによる復帰
メインクロック/メインPLL発振安定待ち時間の生成にタイムベースカウンタを使用
(4)
メインクロック開始の例
メインPLLロックの例
タイムベースタイマ
カウンタカウント
十分な発振安定待ち
時間を指定
222
(4)
(1)
時間
000H
222 (ビット21出力)
外部割込み(レベル検出)
クロックタイマ割込み
リアルタイムクロック割込み
(4)
(1)
内部リセット信号
(5)
(3)
状態遷移
メインクロック発振安定待ち
停止のメインSTOPモード
発振安定待ち/PLLロック待ち
メインPLL動作
(1) 割込み許可が生成されます ( ストップモード終了 ) 。
(2) タイムベースカウンタが自動的にクリアされ , その後カウントを開始します。
(3) 発振安定待ち時間 ( 指定した時間 ) 。
( 十分な発振安定待ち時間を指定するために事前にインターバル時間を設定しておきます。)
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259
第 17 章タイムベースカウンタ
17.5 動作
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(4) タイムベースカウンタのインターバル時間。
(5) メイン PLL 動作。
■ クロック発振回路を停止せずにストップモードに変更する場合 ( メイン PLL/ メイン / サブ ) ：
この場合発振安定待ちは必要ありませんが , 自動的に待ち時間が生成されます。このため , ストップモードに
変更する前にインターバル時間を最小値に設定することをお勧めします。
• ストップモードから復帰する場合 , デバイスはストップモードが解除された直後に発振安定待ち状態に
なります。
• 発振安定待ち終了後の次の状態は , ストップモードからの復帰の要因によって異なります。
• 許可された外部割込み , サブ発振安定タイマ割込み , またはメイン発振安定待ちタイマ割込みによって復
帰が発生した場合 , デバイスは通常の動作状態 (RUN) になります。
＜注意事項＞
メイン PLL がストップモードで動作し続ける場合 , メイン PLL クロックをクロックソースとしてストップ
モードへの変更は許可していません。必ず事前にクロックソースをメインクロックの 2 分周またはサブク
ロックに設定してください。
17.5.4 メイン PLL のロック待ち時間は , ソフトウェアによって生成される必要があります。
■ メイン PLL 動作許可後の待ち時間：
タイムベースタイマ割込みを使用することをお勧めします。
ただし , メイン PLL はクロックソースとして選択しないようにしてください。
■ メイン PLL 逓倍率変更後の待ち時間：
タイムベースタイマ割込みを使用することをお勧めします。
ただし , メイン PLL はクロックソースとして選択しないようにしてください。
詳細は , 「第 18 章タイムベースタイマ」を参照してください。
17.5.5 サブクロックモードからメインクロックモードへの変更時の発振安定待ちの生成
■ サブクロックモード中にメインクロックが動作し続ける場合：
• クロック変更後にメイン PLL を使用しない場合：発振安定待ち時間はありません。
• クロック変更後にメイン PLL を使用する場合：メイン PLL ロック待ちが必要となります。
( タイムベースタイマ割込みを使用することをお勧めします。「17.5.3 割込みによるストップモードからの
復帰」を参照してください。)
■ サブクロックモード中にメインクロックが停止する場合：
• クロック変更前にメインクロック発振安定待ちが必要となります。
( メインクロックの発振安定待ちタイマを使用します。「第 21 章メイン発振安定待ちタイマ」を参照して
ください。)
• メイン PLL を使用する場合：メイン PLL がロックするためにさらに待ち時間が必要です。
( タイムベースタイマ割込みを使用することをお勧めします。「17.5.3 割込みによるストップモードからの
復帰」を参照してください。)
260
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第 17 章タイムベースカウンタ
17.5 動作
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17.5.6 選択したメイン PLL の異常状態から復帰する場合
メイン PLL がクロックソースとして設定されているときに , メイン PLL 制御に何らかの問題が発生した場合
( 逓倍率設定が変更された , メイン PLL 動作中にメイン PLL 許可ビットが変更されたなど ), デバイスは自動的
に発振安定待ち状態になり , メイン PLL ロック時間が提供されます。発振安定待ち時間の経過後 , デバイスは通
常の動作モードになります。
17.5.7 発振安定待ちの種類
■ タイムベースカウンタ
発振安定待ち時間を自動的にカウントします。
デバイスを発振安定待ち状態に変更するトリガが発生した場合 , タイムベースカウンタはクリアされ , 指定した
発振安定待ち時間のカウントが開始されます。
■ INITX 端子への "L" レベル入力
発振の停止中に INITX 端子への "L" レベル入力によってデバイスの動作が再開された場合 ( 以下に 3 つの例を
示します ), "L" レベル入力の幅によって発振回路に必要な安定待ち時間が提供されます。
• 電源投入後の INITX 端子入力
• ストップモード中に発振が停止している場合の INITX 端子入力
• クロックソースとしてサブクロックが選択され , メインクロック発振が停止している場合の INITX 端子入
力
■ タイムベースタイマ
タイムベースタイマを使用してメイン PLL ロック時間を確保することをお勧めします。
詳細は , 「第 19 章ウォッチドッグタイマ」を参照してください。
■ メイン発振安定待ちタイマ
サブクロックモードでの動作中にメインクロックを再開する場合に使用されます。
詳細は , 「第 21 章メイン発振安定待ちタイマ」を参照してください。
■ サブ発振安定待ちタイマ
メインクロックモードでの動作中にサブクロックを再開する場合に使用されます。
詳細は , 「第 22 章サブクロック発振安定待ちタイマ」を参照してください。
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261
第 17 章タイムベースカウンタ
17.5 動作
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17.5.8 各状態遷移における安定待ちが必要かどうか
以下の図を参照してください。
表 17.5-1 INITX 端子入力によるリセット
状態
電源投入後の待ち時間
メインクロックが動作中
( つまり , メインクロック
発振が動作中 )
メイン PLL が動作中
( つまり , メイン PLL
発振が動作中 )
メインストップ ( つまり ,
メインクロック / メイン PLL
発振が動作中 )
サブクロックが動作中
( つまり , メインクロック /
メイン PLL 発振が動作中 )
サブストップ ( つまり , メイ
ンクロック発振が動作中 )
メインクロック (1/2) が動作
中からメインストップへ
( メインクロック停止 )
メイン PLL が動作中から
メインストップへ ( メイン
クロック停止 )
サブクロックが動作中
( メインクロック停止 )
サブストップ / サブスリープ
( メインクロック停止 )
メインクロック発振安定
待ち進行中
PLL メインサブ
x
x
x
x
O
O
O
O
O
O/x
O
O
O/x
O
O
O/x
O
O
x
x
O
x
x
O
x
x
O
x
x
O
x
x
O/x
INIT 信号入力
後の動作
初期値を使用した動作
( メインクロック (1/2) )
発振安定待ちが
必要かどうか ?
INITX 端子入力の幅を指自動発振安定待ち
定する必要があります。 ( 最小値 ) は短すぎます。
初期値を使用した動作
( メインクロック (1/2) )
発振安定待ち
時間は不要
自動発振安定待ち
( 初期値 = 最小値 ) を
使用します。
INITX 端子入力の幅を
指定する必要がありま
す。
自動発振安定待ち
( 初期値 = 最小値 ) は
短すぎます。
備考
初期値を使用した動作
( メインクロック (1/2) )
表 17.5-2 ウォッチドッグリセット
状態
メインクロックが動作中
( つまり , メインクロック
発振が動作中 )
メイン PLL が動作中 ( つまり ,
メイン PLL 発振が動作中 )
サブクロックが動作中
( つまり , メインクロック /
メイン PLL 発振が動作中 )
サブクロックが動作中
( メインクロック停止 )
262
PLL メインサブウォッチドッグリセット
後の動作
x
O
発振安定待ちが
必要かどうか ?
備考
O
O
O
O
O/x
O
O
x
x
O
初期値を使用した動作
( メインクロック (1/2) )
自動発振安定待ちが使
用されます。( 発振安定
発振安定待ち時間は不要
待ち時間は初期化されま
せん。)
初期値を使用した動作
( メインクロック (1/2) )
自動発振安定待ちが使用
メインクロック発振安定
されます。適切な待ち時
待ちが必要となります。
間設定を行ってください。
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第 17 章タイムベースカウンタ
17.5 動作
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表 17.5-3 割込みによるストップモードからの復帰
状態
PLL メインサブ
割込みによる
ストップモードからの
復帰後の動作
発振安定待ちが
必要かどうか ?
備考
メインストップ ( ストップ
モード中にメインクロック
発振が継続 , メイン PLL が
動作中 ) *
O
O
O
自動発振安定待ちが使用
復帰後にメイン PLL に
されます。待ち時間設定
以前の動作状態 ( メイン変更する場合 , メイン
を OS[1:0]=11 に設定して
PLL ロック待ち時間が必
クロック (1/2) )
メイン PLL ロック待ち時
要です。
間を指定します。
メインストップ ( ストップ
モード中にメインクロック
発振が継続 , メイン PLL が
停止 )
x
O
O
自動発振安定待ちが使用
以前の動作状態 ( メイン
発振安定待ち時間は不要されます。待ち時間に最
クロック (1/2) )
小値を設定してください。
メインストップ ( ストップ
モード中にメインクロック
発振が停止 ( 自動 ) )
x
x
O
メインクロック発振
自動発振安定待ちが使用
以前の動作状態 ( メイン
およびメイン PLL
されます。適切な待ち時
クロック (1/2) )
ロック待ちが必要です。間設定を行ってください。
O/x
O
O
サブストップ
( メインクロックおよび
メイン PLL が動作中 )
以前の動作状態 ( サブ )
サブストップ
( メインクロック発振停止 )
x
x
O
自動発振安定待ちが使用
されます。待ち時間に最
小値を設定してください。
発振安定待ち時間は不要 ( ただし , メインクロック
動作に変更する前に
メインクロックの発振安
定待ちが必要です。)
* ストップに変更する前にアクティブなクロックをメインクロックの 2 分周に設定する必要があります。
表 17.5-4 メインクロック発振許可
状態
サブクロックが動作中
( メインクロック停止 )
PLL メインサブ
x
x
O
メインクロック
発振許可
発振安定待ちが
必要かどうか ?
備考
メインクロック発振安定
メインクロック発振安定待ちタイマを使用して時
メインクロック発振開始
待ちが必要となります。間を発生させることをお
勧めします。
O：発振動作中 , x：発振停止
表 17.5-5 メイン PLL 発振許可
状態
PLL メインサブ
サブクロックが動作中
( メインクロックが動作中 )
x
O
O
メインクロック (1/2) が
動作中
x
O
O
メイン PLL 発振許可
発振安定待ちが
必要かどうか ?
備考
タイムベースタイマを使
メインクロック発振開始 / メイン PLL ロック待ちが用してメイン PLL ロック
PLL 逓倍率設定変更
待ち時間を発生させる
必要となります。
ことをお勧めします。
O：発振動作中 , x：発振停止
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263
第 17 章タイムベースカウンタ
17.6 設定
MB91460M シリーズ
17.6 設定
表 17.6-1 発振安定待ち時間を指定するために必要な設定
設定
設定レジスタ
発振安定待ち時間設定
スタンバイ制御レジスタ (STCR)
設定手順
17.7.1
設定の手順については , 番号で指示された項を参照してください。
表 17.6-2 INITX 端子リセットを設定するために必要な設定
設定
INITX 端子入力
設定項目
データシートの発振子パラメータおよび
リセットパラメータを参照してください。
設定手順
―
• メインクロックの発振安定待ち時間を指定するために必要な設定
「第 21 章メイン発振安定待ちタイマ」を参照してください。
• PLL ロック待ち時間を指定するために必要な設定
「第 18 章タイムベースタイマ」を参照してください。
264
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第 17 章タイムベースカウンタ
17.7 Q & A
MB91460M シリーズ
17.7 Q & A
17.7.1 自動的に生成される発振安定待ち時間を設定するには ?
発振安定待ち時間選択ビット (STCR:OS[1:0]) を使用します。( 以下に可能性のあるシナリオおよび必要な
設定を示します。)
発振安定待ち時間
選択ビット
(OS[1:0])
ケース
発振安定待ち時間の例
リセット後 (INIT) または
ストップモードからの復帰時
発振安定
待ち時間
4.0MHz
メインクロック
動作中
32.768kHz
サブクロック
動作中
ストップモード中にメイン PLL または発振子を
停止させないためには
( 発振安定待ち時間は必要ありません。)
"00" に設定します。
φ2 × 21
1.00μs
61μs
外部クロック入力またはストップモード中に発
振子を停止させないためには
( メイン PLL ロック待ち時間 )
"01" に設定します。
φ2 × 211
1.0ms
62.5ms
セラミック振動子などの高速安定待ち時間と
ともに発振子を使用する場合
( 発振安定待ち時間 ( 中 ) )
"10" に設定します。
φ2 × 216
32ms
2.0s
標準の水晶発振子を使用する場合
( 発振安定待ち時間 ( 長 ) )
"11" に設定します。
φ2 × 222
2s
128s
• φ2：メインクロックの 2 分周 , またはサブクロック
• INITX 端子入力の場合は , "00B" が設定されたものとして動作します (φ2 X 21= メインクロックの 4 分周 ) 。
• その他のリセットおよびストップモードからの復帰時の場合 , 動作は , 指定したクロック ( メインまたは
サブ ) および発振安定待ち時間 (OS[1:0]) 設定に従います。
• カウントは , タイムベースカウンタで行われます。
• 時間の選択後は , 外部 INITX 端子による設定初期化以外では初期化されません。
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265
第 17 章タイムベースカウンタ
17.7 Q & A
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17.7.2 発振安定待ち時間を自動的に生成せずに設定するには ?
以下に説明するさまざまな場合の設定が必要です。
発振
状態 ( 遷移前 )
状態 ( 遷移後 )
PLL
メイン
サブ
電源投入後の待ち
時間
×
×
×
サブクロック動作 ( メ
インクロック停止 )
×
×
O
サブスリープ , サブス
トップ ( メイン
クロック停止 )
×
×
O
メインクロック発振
安定待ち
×
×
O/×
サブクロック動作 ( メ
インクロック停止 )
PLL
×
状態 ( 遷移後 )
メイン
×
サブ
O
発振
状態 ( 遷移前 )
メインクロックが
動作中
状態 ( 遷移後 )
PLL
メイン
サブ
サブクロックが動作中
( メインクロックが
動作中 )
×
O
O
メインクロック
(1/2) が動作中
×
O
O
発振安定待ち時間の設定
自動発振安定待ち ( 最小値 )
INIT 信号入力後の
メインクロックは非常に短いため , INITX
動作はメイン
発振安定待ちが端子の幅は安定時間を指定
クロック (1/2) ( 初期
必要となります。するのに十分である必要が
値 ) になります
あります。
発振
状態 ( 遷移前 )
発振安定
待ちが必要か
どうか ?
メイン PLL 発振
開始 /PLL 逓倍率
設定変更
発振安定
待ちが必要か
どうか ?
発振安定待ち時間の設定
メインクロック発振安定
メインクロック
待ちタイマを使用して
発振安定待ちが
時間を発生させることを
必要となります。
お勧めします。
発振安定待ちが
必要かどうか ?
発振安定待ち時間の設定
タイムベースタイマを使用
メイン PLL
してメイン PLL ロック待ち
ロック待ちが
時間を発生させることをお
必要となります。
勧めします。
O：発振動作中 , ×：発振停止
17.7.3 タイムベースカウンタのクリアのタイミングは ?
• タイムベースカウンタは , INITX 端子入力によってのみ自動的にクリアされます。
タイムベースカウンタは , クリアされた後自動的にカウントを開始します。
• タイムベースカウンタはソフトウェアによってクリアすることもできます。
詳細は , 「第 18 章タイムベースタイマ」を参照してください。
266
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第 17 章タイムベースカウンタ
17.8 注意事項
MB91460M シリーズ
17.8 注意事項
• クロックソース
クロックソースとして選択したクロックが不安定な場合は , 発振安定待ち時間が必要となります。
• 発振安定待ち時間
発振安定待ち時間選択ビット (STCR:OS[1:0]) で設定された待ち時間は , 外部 INITX 端子入力 , CR 発振の
ウォッチドッグ , またはクロックスーパバイザによってトリガされたリセット以外のいずれのリセットに
よっても初期化されません。設定初期化リセット ( タイムベースカウンタベースのウォッチドッグリセット ) を
含むその他のリセットおよび動作初期化リセット (RST) では , リセット前の待ち時間設定が使用されます。
• ウォッチドッグリセット ( タイムベースカウンタベースのウォッチドッグ )
メインクロックの動作中 ( メインまたはサブ ) にウォッチドッグリセットが発生した場合 , 発振安定待ち時
間は必要ありませんが , 自動的に待ち時間が生成されます。この場合 , 発振安定待ち時間 (STCR:OS[1:0]) は初期
化されません。
• INITX 端子への "L" レベル入力
INITX 端子入力によって初期化がトリガされた場合 , 発振安定待ち時間は最小値に初期化されるため , この場
合の待ち時間は非常に短くなります。INITX 端子入力幅を発振安定待ち時間を指定するのに十分な長さにし
てください。
以下の 3 つの場合には , INITX 端子入力を , 発振回路に必要な発振安定待ち時間を指定するのに十分な長さの
"L" レベルに保持します。
• 電源投入後の INITX 端子入力
• ストップモードで発振が停止した後の INITX 端子入力
• クロックソースとしてサブクロックが選択され , メインクロック発振が停止している場合の INITX 端子入
力
( したがって , メインクロックとサブクロックの両方の発振を安定させるには , INITX 端子にメインクロック
とサブクロックの両方に十分な発振安定待ち時間を提供できる "L" レベルを入力します。)
• メイン PLL ロック待ち
プログラム実行開始後に停止状態からメイン PLL を許可する場合は , メイン PLL がロックするのに十分な時
間が経過するまでメイン PLL を使用しないでください。
同様に , PLL の動作中にメイン PLL の逓倍率設定を変更する場合 , メイン PLL がロックするのに十分な時間
が経過するまで新しいメイン PLL クロックを使用しないでください。
タイムベースタイマ割込みを使用してメイン PLL ロック待ち時間を発生させることをお勧めします。
• メインクロック発振安定待ちが必要ない場合
メインクロック発振が停止していない場合にメインストップまたはサブストップモードから割込みによって
復帰するときに発振安定待ちは必要ありませんが , 自動的に発振安定待ちが生成されます。ストップモードに
入る前に待ち時間を最小値に設定することをお勧めします。
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第 17 章タイムベースカウンタ
17.8 注意事項
268
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第 18 章タイムベースタイマ
18.1 概要
MB91460M シリーズ
第 18 章
タイムベースタイマ
18.1 概要
タイムベースタイマは , ベースクロック (φ) を使用して 26 ビットタイムベースカウンタからの出力を使用しま
す。
タイムベースタイマは , メイン PLL ロック待ち時間の確保および長時間のカウントに使用されるインターバル
割込み生成タイマです。
図 18.1-1 タイムベースカウンタ ( 概略図 )
一時停止要因
タイムベースカウンタ
ウォッチドッグタイマ選択
ウォッチドッグリセット
ベースクロックφ
26ビットアップカウンタ
タイムベースタイマ選択
タイムベースタイマ割込み
発振安定待ち時間選択
発振安定待ち制御信号
上図に概念図を示します。詳細な説明は該当する各章を参照してください。
タイムベースカウンタ , タイムベースタイマ , ウォッチドッグタイマは , まとめてウォッチドッグ制御ユニッ
トと呼ばれます。
図 18.1-2 タイムベースタイマ割込み生成時のタイムベースカウンタ
ベースクロックφ
タイムベースカウンタ
タイムベースタイマ選択
26ビットアップカウンタ
セレクタ
タイムベースタイマ
割込み(#46)
タイムベース
タイマカウンタ
18.2 特長
■ タイムベースタイマ (TBT)
• タイプ
• 個数
：タイムベースタイマビット出力の検出およびインターバル割込みの生成を行います。
：1
• インターバル時間：8 種類 ( タイムベースタイマビット出力 )
周期 = 211/Fφ, 212/Fφ, 213/Fφ, 222/Fφ, 223/Fφ, 224/Fφ, 225/Fφ, 226/Fφ
• 動作開始 / 停止：常に動作中 ( 割込み要求許可制御によって置き換えられます )
• タイムベースカウンタクリア：ソフトウェアでタイムベースカウンタクリアレジスタ CTBR に "A5H""5AH"
を継続的に書き込みます。
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269
第 18 章タイムベースタイマ
18.3 構成
MB91460M シリーズ
18.3 構成
図 18.3-1 構成図
インターバル時間
タイムベースタイマ部
TBC2～TBC0
0
0
0
1
0
1
0
1
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
1
TBCR: bit5～bit3
φ x 211
φ x 212
φ x 213
φ x 222
φ x 223
φ x 224
φ x 225
φ x 226
タイムベースタイマ制御部
TBIE
0
1
TBCR: bit6
割込み禁止
割込み許可
0
セレクタ
エッジ検出
TBIF
0
1
TBCR: bit7
割込み要求なし
割込み要求あり
書込み; 0:フラグクリア
タイムベース
1
タイマ割込み
(#46)
タイムベースカウンタ
(26ビットカウンタ)
ベースクロック
(φ)
0
1
2
3
9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25
21
22
23
24
210 211 212 213 214 215 216 217 218 219 220 221 222 223 224 225 226
タイマクリア
CTBR
"A5H"の次に"5AH"を
書き込んだ後に
カウンタをクリア
図 18.3-2 レジスタ一覧
タイムベースタイマ
アドレス
000482H
bit 7
TBIF
6
TBIE
5
4
3
TBC2 TBC1 TBC0
2
---
1
0
SYNCR SYNCS
000483H
D7
D6
D5
D4
D3
D2
D1
D0
00045FH
---
---
---
ICR4
ICR3
ICR2
ICR1
ICR0
0FFF40H
270
TBCR (タイムベータイマ制御レジスタ)
CTBR (タイムベースカウンタクリアレジスタ)
ICR31 (割込みレベルレジスタ)
32ビット
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(割込み
ベクタ #47)
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第 18 章タイムベースタイマ
18.4 レジスタ
MB91460M シリーズ
18.4 レジスタ
18.4.1 TBCR：タイムベースタイマ制御レジスタ
このレジスタは , タイムベースタイマ割込み制御 , リセット / スタンバイ動作オプションなどを設定する場合に使
用します。
注意 :「第 10 章スタンバイ」を参照してください。
• TBCR：アドレス 000482H ( アクセス：バイト )
bit
7
TBIF
6
TBIE
5
TBC2
4
TBC1
3
TBC0
0
0
X
X
0
0
X
R(RM1),W
R/W
R/W
2
−
1
SYNCR
0
SYNCS
X
X
0
0
初期値
(INIT 端子入力 ,
ウォッチドッグリセット )
X
X
X
X
X
初期値
( ソフトウェアリセット )
R/W
R/W
RX/WX
RX/WX
R/W
属性
( 属性については , 「ビット属性シンボルの意味」を参照してください。)
[bit7] TBIF ( タイムベースタイマ割込み要求フラグ )
動作説明
TBIF
読出し
書込み
0
割込み要求なし
フラグはクリアされます
1
割込み要求あり
( タイムベースタイマによって設定された
インターバル時間が経過 )
動作への影響はありません
タイムベースタイマ割込み要求許可ビットが "1" で , タイムベースタイマ割込み要求フラグが "1" の場合 , 割
込み要求が生成されます。
[bit6] TBIE ( タイムベースタイマ割込み要求許可 )
TBIE
動作説明
0
タイムベースタイマ割込み要求禁止
1
タイムベースタイマ割込み要求許可
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271
第 18 章タイムベースタイマ
18.4 レジスタ
MB91460M シリーズ
[bit5 ∼ bit3] TBC2 ∼ TBC0 ( タイムベースタイマインターバル時間の選択 )
例
TBC2 ∼ TBC0
インターバル時間
メインクロックの
動作中
(4.0MHz, PLL8 逓倍 )
サブクロックの
動作中
(32.768kHz)
000B
φ × 211
64.0μs
62.5ms
001B
φ × 212
128μs
125ms
010B
φ × 213
256μs
250ms
011B
φ × 222
131ms
128s
100B
φ × 223
262ms
256s
101B
φ × 224
524ms
512s
110B
φ × 225
1048ms
1024s
111B
φ × 226
2097ms
2048s
割込み前にインターバル時間を設定してください。
( 割込みが原因で行われた停止に復帰する場合は , 発振安定待ち時間が使用されます )
[bit2] 予約ビット
書込みによる動作への影響はありません。読出し値は不定です。
[bit1] SYNCR ( 同期リセット動作許可 )
SYNCR
動作説明
0
通常のリセット動作
1
同期リセット動作許可
通常の動作リセット：動作初期化リセット (RST) 要求が生成された場合は , 直ちに動作初期化を
リセットします。
同期リセット：バスへのすべてのアクセスが停止した後に動作初期化をリセットします。
詳細は「9.8.2 同期リセット動作」を参照願います。
[bit0] SYNCS ( 同期スタンバイ動作許可 )
SYNCS
動作説明
0
通常リセット ( 設定禁止 )
1
同期スタンバイ動作許可 ( スタンバイに移行する前に設定してください )
同期スタンバイ動作の詳細は「10.4.2 TBCR：タイムベースタイマ制御レジスタ」を参照願います。
272
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第 18 章タイムベースタイマ
18.4 レジスタ
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18.4.2 CTBR：タイムベースカウンタクリアレジスタ
このレジスタは , タイムベースカウンタを初期化する場合に使用されます。
• CTBR：アドレス 00000483H ( アクセス：バイト )
bit 7
D7
X
RX/W
6
5
4
3
2
1
0
D6
X
RX/W
D5
X
RX/W
D4
X
RX/W
D3
X
RX/W
D2
X
RX/W
D1
X
RX/W
D0
X
RX/W
初期値
属性
( 属性については , 「ビット属性シンボルの意味」を参照してください。)
• タイムベースカウンタクリアレジスタに "A5H", "5AH" を連続で書き込むと , "5AH" の書込み直後にタイムベー
スカウンタがクリアされます。( すべてのビットは "0" です )
"A5H" と "5AH" の間に時間制限はありませんが , "A5H" の後に "5AH" 以外を書き込んだ場合は , 再度 "A5H" を
書き込む必要があります。再度書き込まない場合は , "5AH" が書き込まれた場合でもタイムベースカウンタはク
リアされません。
• 読出し値は不定です。
• タイムベースカウンタクリアレジスタを使用してタイムベースカウンタをクリアすると , 以下に示す関連機
能に影響をおよぼします。
• 発振安定待ち時間
• ウォッチドッグタイマ期間
• タイムベースタイマ期間
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273
第 18 章タイムベースタイマ
18.5 動作
MB91460M シリーズ
18.5 動作
タイムベースタイマの動作について説明します。
18.5.1 タイムベースタイマ割込みの例 ( メイン PLL ロック待ち )
図 18.5-1 タイムベースタイマ割込みの例 ( メイン PLL ロック待ち )
タイムベースタイマによる
メインPLLロック待ち
(8)
(5)
メインPLL
発振の例
600 μsec.以上
(1)
(1)
211
タイムベース
カウンタ
カウント
(4)
000H
(3)
“A5
“A5”
H”
タイムベースカウンタの
(CTBR)
クリア
メインPLL許可 (PLL1EN)
時間
“5A”H”
(5)
タイムベースタイマ割込み
要求許可 (PLL1EN)
(7)
タイムベースタイマ割込み
要求 (PLL1EN)
((2) メインPLL値
(6)
(9)
“111 ”, “111111B”
“111”
B
設定/切替
(PLLDIVM[2:0], PLLDIVN[5:0])
(10)
クロック切替 (CLKS[1:0])
“10
“10”B”
“00
“00”
B”
2分周メインクロックによる動作
PLLクロックによる動作
(1) タイムベースタイマでのインターバル値の選択。
(2) メイン PLL 値の選択 ( 設定 / 切替 ) 。
(3) "A5H""5AH" の順番でのタイムベースカウンタクリアレジスタへのデータの書込み。
(4) 上記 (3) で "5AH" を書き込むタイミングでタイムベースカウンタがクリアされ , カウントが "0" から開始されます。
(5) メイン PLL が動作することを許可します。
(6) ソフトウェアを使用してタイムベースタイマ割込み要求をクリアします。
(7) タイムベースタイマ割込み要求許可ビットの "1" への設定。
(8) メイン PLL がロックします。
(9) タイムベースタイマインターバル時間が経過するとタイムベースタイマ割込みが発生します。
(10) メイン PLL の動作クロックへの設定がされます。
274
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第 18 章タイムベースタイマ
18.6 設定
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18.6 設定
表 18.6-1 タイムベースタイマに必要な設定
設定
設定レジスタ
設定手順
インターバル時間の設定
タイマベースタイマ制御
レジスタの制御レジスタ (TBCR)
18.7.1 参照
タイムベースカウンタクリア
タイムベースカウンタクリア
レジスタ (CTBR)
18.7.5 参照
設定手順の詳細は , 「設定手順」に記載された項を参照してください。
表 18.6-2 タイムベースタイマの割込みに必要な設定
設定
設定レジスタ
タイムベースタイマ割込みベクタおよび
割込みレベルの設定
メインクロック発振安定待ちタイマ割込みの設定
割込み要求クリア
割込み要求の許可
「第 23 章割込み制御」を参照
タイマベースタイマ制御
レジスタの制御レジスタ (TBCR)
設定手順
18.7.6 参照
18.7.7 参照
設定手順の詳細は , 「設定手順」に記載された項を参照してください。
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275
第 18 章タイムベースタイマ
18.7 Q & A
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18.7 Q & A
18.7.1 タイムベースタイマ ( およびタイムベースタイマで使用されるタイムベースカウンタ ) で
使用されるインターバル時間の種類と選択方法は ?
8 種類のインターバル時間があり , インターバル選択ビットを使用して設定します (TBCR:TBC[2:0]) 。
インターバル時間の例
タイムベースタイマ
インターバル時間
インターバル選択ビット
(TBC[2:0])
F =2MHz
F =32MHz
F =32.768kHz
φ × 211 を選択するには ?
値を "000B" に設定します
1.024ms
64μs
62.5ms
φ × 212 を選択するには ?
値を "001B" に設定します
2.048ms
128μs
125ms
φ × 213 を選択するには ?
値を "010B" に設定します
4.096ms
256μs
256ms
φ × 222 を選択するには ?
値を "011B" に設定します
2.097s
131ms
128s
φ × 223 を選択するには ?
値を "100B" に設定します
4.194s
262ms
256s
φ × 224 を選択するには ?
値を "101B" に設定します
8.388s
524ms
512s
φ × 225 を選択するには ?
値を "110B" に設定します
16.77s
1.04s
1024s
φ × 226 を選択するには ?
値を "111B" に設定します
33.55s
2.09s
2048s
F：ベースクロックです。(「第 13 章クロック制御」を参照してください。)
18.7.2 タイムベースカウンタのカウントクロックは ?
カウントクロックはベースクロックです。「第 13 章クロック制御」を参照してください。
18.7.3 タイムベースタイマを動作させるには ?
タイムベースタイマは常に動作しています。( 設定する必要はありません。)
ただし , インターバル割込みを使用するには , 割込み設定が必要です。
18.7.4 タイムベースタイマ (= タイムベースカウンタ ) の動作を停止するには ?
停止することはできません。
18.7.5 タイムベースカウンタ (= タイムベースタイマ ) をクリアするには ?
{A5H} と {5AH} をタイムベースカウンタクリアレジスタ CTBR に続けて書き込むと , タイムベースカウンタは
{5AH} の直後にクリアされます。( すべてのビットは "0" になります )
ただし , タイムベースカウンタをクリアした場合 , ウォッチドッグタイマに影響を与えます。「
( 18.8 注意事項」
を参照してください )
276
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第 18 章タイムベースタイマ
18.7 Q & A
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18.7.6 割込み関連レジスタは ?
タイムベースタイマの割込みベクタおよび割込みレベルの設定
割込みレベルとベクタの関係を下表に示します。
割込みレベルおよび割込みベクタについては , 「第 23 章割込み制御」を参照してください。
割込みベクタ ( デフォルト )
割込みレベル設定ビット (ICR[4：0])
#140
アドレス：0FFDCCH
割込みレベルレジスタ (ICR62)
アドレス：00047EH
割込み要求フラグ (TBCR:TBIF) は自動的にクリアされません。この結果 , 割込みからの復帰前にソフトウェア
によってクリアします。( 割込み要求フラグ (TBIF) に "0" を書き込みます。)
18.7.7 割込みの種類は ?
1 種類の割込みが使用できます。割込みは , インターバル選択ビット (TBCR:TBC[2:0]) を使用して設定されるイ
ンターバル時間が経過すると生成されます。( 選択する必要はありません。)
18.7.8 割込みを許可するには ?
割込み要求の許可および割込み要求フラグ
割込み許可の設定は , 割込み要求許可ビット (TBCR:TBIE) を使用して実行されます。
割込み要求許可ビット (TBIE)
割込み禁止
値を "0" に設定します。
割込み許可
値を "1" に設定します。
割込み要求のクリアは , 割込み要求ビット (TBCR:TBIF) を使用して実行されます。
割込み要求ビット (TBIF)
割込み要求クリア
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"0" が書き込まれます。
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277
第 18 章タイムベースタイマ
18.8 注意事項
MB91460M シリーズ
18.8 注意事項
• メイン PLL では , 動作の許可後および逓倍率の変更後に PLL ロック待ち時間が必要となります。
タイムベース割込みを使用してこのメイン PLL ロック待ち時間を確保することをお勧めします。
PLLのロック待ち時間は約600μsですのでPLLロック待ち時間を600μs以上に値に設定する必要があります。
• インターバル設定について
• タイムベースタイマインターバル時間を変更する場合は , 割込みを禁止する前に , 割込み要求許可ビット
(TBIE) を "0" に設定します。
• タイムベースカウンタは常に動作しています。タイムベースタイマを使用して正確なインターバル割込み
時間を確保するには , 割込みを許可する前にタイムベースカウンタをクリアします。
( クリアしない場合は , 割込み許可の直後に割込み要求が生成されることがあります。)
• プログラムを使用したタイムベースカウンタのクリアについて
• {A5H}, {5AH} の順序でをタイムベースカウンタクリアレジスタ CTBR にデータを書き込むと , タイムベースカ
ウンタは {5AH} の書込みの直後にクリアされます。( すべてのビットは "0" です。)
• "A5H"と"5AH"の書込みのタイミングに制限はありませんが, "A5H"の後に"5AH"以外を書き込んだ場合, "A5H"
を再度書き込まない限り , "5AH" を書き込んでもクリア動作は実行されません。
• タイムベースカウンタがクリアされた場合 , ウォッチドッグへのリセット信号は 1 回遅れて生成されま
す。
• ハードウェアによるタイムベースカウンタのクリアについて
タイムベースカウンタは , ストップモードおよび初期化リセットの設定 (INITX 端子入力 , ウォッチドッグ
リセット ) によってクリアされます。( すべてのビットは "0" です。)
• ストップモードでは
ストップから割込みに復帰する場合 , クロック発振安定待ち時間を確保するためにタイムベースカウンタが
使用されます。この結果 , 意図せずにタイムベースタイマのインターバル割込みが生成される可能性が
あります。このため , 停止を設定する前にタイムベースタイマが使用されないように , タイムベースタイマ割
込みを禁止します。
278
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第 19 章ウォッチドッグタイマ
19.1 概要
MB91460M シリーズ
第 19 章
ウォッチドッグタイマ
19.1 概要
ウォッチドッグタイマは , ベースクロック (φ) および 1 ビットカウンタを使用して 26 ビットタイムベース
カウンタからの出力を使用するセレクタで構成されています。
プログラム暴走などの問題によって遅延動作リセット ( インターバルウォッチドッグリセット ) が禁止されな
かった場合 , ウォッチドッグタイマはウォッチドッグリセット ( 初期設定リセット ) を生成します。
図 19.1-1 タイムベースカウンタ ( 概略図 )
一時停止要因
タイムベースカウンタ
ウォッチドッグタイマ選択
ウォッチドッグリセット
ベースクロック(φ)
26ビットアップカウンタ
タイムベースタイマ選択
タイムベースタイマ割込み
発振安定待ち時間選択
発振安定待ち制御信号
図 19.1-2 発振安定待ち生成時のタイムベースカウンタ
一時停止要因
ベースクロック(φ)
タイムベース
カウンタ
セレクタ
26ビットアップカウンタ
ウォッチドッグ
検出制御レジスタ
ウォッチドッグ
リセット
タイムベースタイマ選択
19.2 特長
■ ウォッチドッグタイマ
• タイプ
：1 ビットカウンタからのオーバフローでウォッチドッグリセット (INIT) を生成
• 個数
：1
• カウントクロック ( インターバル時間 ) ：タイムベースタイマからのビット出力
4 種類
220/Fφ, 222/Fφ, 224/Fφ, 226/Fφ
( リセット (RST) 後に 1 回だけ設定できます。)
• 1 ビットカウンタのクリア：
ソフトウェアによってウォッチドッグリセット発生遅延レジスタ WPR に "A5H""5AH" を連続して書き込みま
す。
• 動作開始 / 停止：このタイマは , リセット (RST) 後にウォッチドッグ制御レジスタ RSRR に最初にデータを書
き込んだ後 , 動作を開始します。このタイマはリセット (RST) によってのみ停止します。
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279
第 19 章ウォッチドッグタイマ
19.3 構成
MB91460M シリーズ
19.3 構成
図 19.3-1 構成図
-スリープ
-停止
-発振安定待ちRUN
-一時停止
タイムベースカウンタ
（26ビットカウンタ）
0
3
13 14 15 16 17 18 19 20 21 22 23 24 25
21 22 23 24
214 215 216 217 218 219 220 221 222 223 224 225 226
ベースクロック
(φ)
1
2
WT1, WT0
0
0
0
1
1
0
1
1
CTBR
"A5H"の次に"5AH"を
書き込んだ後に
カウンタをクリア
ウォッチドッグ検出の場合
エッジ検出
セレクタ
ウォッチドッグタイマ
タイマクリア
RSRR: bit2, bit1
φ x 2 20
φ x 2 22
φ x 2 24
φ x 2 26
WIF
WIF
1ビット
カウンタ
OSCR: bit7
00
割込み要求なし
11
割込み要求あり
書込み; 0:フラグクリア
ウォッチドッグ
リセット
リセット
回路へ
WPR
"A5H"の次に"5AH"を
書き込んだ後に
カウンタをクリア
ウォッチドッグ検出
制御部
図 19.3-2 レジスタ一覧
ウォッチドッグタイマ
アドレス
000480H
bit 7
INIT
6
－
5
4
3
2
WDOG ERST SRST LINIT
1
WT1
0
WT0
RSRR（ウォッチドッグタイマ制御レジスタ）
000485H
D7
D6
D5
D4
D3
D2
D1
D0
WPR（ウォッチドッグリセット発生遅延レジスタ）
000483H
D7
D6
D5
D4
D3
D2
D1
D0
CTBR（タイムベースカウンタクリアレジスタ）
280
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CM71-10150-3
第 19 章ウォッチドッグタイマ
19.4 レジスタ
MB91460M シリーズ
19.4 レジスタ
19.4.1 RSRR：ウォッチドッグタイマ制御レジスタ
このレジスタは , ウォッチドッグタイマ期間 , 起動制御を行う場合に使用します。
( このレジスタは , 以前に生成されたリセット要因を格納するリセット要因レジスタとしても機能します。)
( 注意事項 ) 「第 9 章リセット」を参照してください。
• RSRR：アドレス 000480H ( アクセス：バイト , ハーフワード )
bit 7
INIT
6
5
4
3
2
1
0
−
WDOG
ERST
SRST
LINIT
WT1
WT0
1
0
0
0
0
0
0
0
初期値
(INTX 端子入力 )
−
X
−
X
−
X
X
X
0
初期値 ( ウォッチドッグリセット )
0
0
初期値 ( ソフトウェアリセット )
R/WX
R/WX
R/WX
−
R/WX
−
X
0
−
R/WX
R/WX
R/W
R/W
属性
( 属性については , 「ビット属性シンボルの意味」を参照してください。)
ウォッチドッグタイマは , ウォッチドッグタイマ制御レジスタに書込みを行うと起動します。
[bit7] INIT ( 初期化リセット発生フラグ )
INITX 入力端子によってリセット (INIT) 要求が発生したかどうかを示します。
INIT
動作
0
INITX 入力端子によって INIT 要求が発生していません。
1
INITX 入力端子によって INIT 要求が発生しました。
読出し後に , 初期化リセット発生フラグ (INIT) は "0" にクリアされます。
[bit6] 予約ビット
不定値が読めます。書込みは無視されます。
[bit5] WDOG ( ウォッチドッグリセット発生フラグ )
ウォッチドッグタイマによってリセット (INIT) 要求が発生したかどうかを示します。
WDOG
動作
0
ウォッチドッグタイマによって INIT 要求が発生していません。
1
ウォッチドッグタイマによって INIT 要求が発生しました。
読出し後に , ウォッチドッグリセット発生フラグ (WDOG) は "0" にクリアされます。
[bit4] ERST ( 外部リセット発生フラグ )
RSTX 入力端子によってリセット (RST) 要求が発生したかどうかを示します。
ERST
動作
0
RSTX 入力端子によって RST 要求が発生していません。
1
RSTX 入力端子によって RST 要求が発生しました。
読出し後に , 外部リセット発生フラグ (ERST) は "0" にクリアされます。
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281
第 19 章ウォッチドッグタイマ
19.4 レジスタ
MB91460M シリーズ
[bit3] SRST ( ソフトウェアリセット発生フラグ )
ソフトウェアリセットビット (STCR: SRST) への書込みによってソフトウェアリセット要求が発生したかどうかを示
しています。
SRST
動作
0
ソフトウェアリセットによって RST 要求が発生していません。
1
ソフトウェアリセットによって RST 要求が発生しました。
読出し後に , ソフトウェアリセット発生フラグ (SRST) は "0" にクリアされます。
[bit2] LINIT ( 低電圧リセット発生フラグ )
低電圧検出によってリセット (INIT) 要求が発生したかどうかを示します。
LINIT
動作
0
低電圧検出によって INIT 要求が発生していません。
1
低電圧検出によって INIT 要求が発生しました。
読出し後に , 低電圧リセット発生フラグ (LINIT) は "0" にクリアされます。
[bit1, bit0] WT1, WT0 ( ウォッチドッグインターバル時間選択 )
WT1
WT0
ウォッチドッグタイマがリセットされないため
に WPR に必要な最小書込みインターバル時間
WPR が最後に 5AH で書き込まれた時間とウォッチ
ドッグがリセットされた時間の間のインターバル時間
( タイムベースカウンタ
選択ビットのインターバル時間 )
( ウォッチドッグインターバル時間 )
0
0
φ × 220 ( 初期値 )
φ × 220 ∼ φ × 221
0
1
φ × 222
φ × 222 ∼ φ × 223
1
0
φ × 224
φ × 224 ∼ φ × 225
1
1
φ × 226
φ × 226 ∼ φ × 227
φ：ベースクロック
• 合計 4 つのウォッチドッグインターバル時間を選択できます。
• リセット後最初に書き込まれたデータのみが有効です。ほかのデータ設定は無効です。
• ウォッチドッグインターバル時間選択ビットを読み出すと , 設定値を知ることができます。
＜注意事項＞
ウォッチドッグタイマ以外のタイマに使用されるビットについては , 「第 9 章リセット」を参照してくだ
さい。
282
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第 19 章ウォッチドッグタイマ
19.4 レジスタ
MB91460M シリーズ
19.4.2 WPR：ウォッチドッグリセット発生遅延レジスタ
このレジスタは , ウォッチドッグリセットの発生を遅延する場合に使用されます。
• WPR：アドレス 000485H ( アクセス：バイト )
bit 7
D7
6
5
4
3
2
1
0
D6
D5
D4
D3
D2
D1
D0
X
X
X
X
X
X
X
X
初期値 (INIT)
X
X
X
X
X
X
X
X
初期値 (RST)
RX,W
RX,W
RX,W
RX/W
RX,W
RX,W
RX,W
RX,W
属性
( 属性については , 「ビット属性シンボルの意味」を参照してください。)
• ウォッチドッグリセット発生遅延レジスタに "A5H" と "5AH" が連続して書き込まれた場合 , "5AH" の書込
みの直後にウォッチドッグの検出に使用される 1 ビットカウンタが "0" に設定され , ウォッチドッグリ
セットの発生が遅延します。
"A5H" と "5AH" の書込みのタイミングに制限はありませんが , "A5H" と "5AH" 以外の値が書き込まれた場
合 , "A5H" を再度書き込む必要があります。再度書き込まない場合 , "5AH" を書き込んでも 1 ビットカウ
ンタは "0" に設定されません。
• 読出し値は不定です。
• ウォッチドッグリセットが発生するのを防ぐには , "A5H" と "5AH" の両方を以下に示す指定したインター
バル内に書き込む必要があります。下表に , ウォッチドッグインターバル時間選択ビット (RSRR:WT[1:0])
に応じたインターバルを示します。
WT1
WT0
WPR へのデータ書込みに必要な最小インターバル時間
0
0
φ × 220 ( 初期値 ) 以内
0
1
φ × 222 以内
1
0
φ × 224 以内
1
1
φ × 226 以内
19.4.3 CTBR：タイムベースカウンタクリアレジスタ
このレジスタは , タイムベースカウンタを初期化する場合に使用されます。
• CTBR：アドレス 000483H ( アクセス：バイト )
詳細は , 「第 18 章タイムベースタイマ」を参照してください。
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283
第 19 章ウォッチドッグタイマ
19.5 動作説明
MB91460M シリーズ
19.5 動作説明
ウォッチドッグの動作について説明します。
19.5.1 ウォッチドッグ ( 暴走の検出 )
図 19.5-1
タイマカウンタの
カウント値
(11)
(8)
(1)
インターバル
期間選択
RSRRレジスタからの
読込み
WPRレジスタへの
"A5H"と"5AH"の定期的
書込み
(3)
ウォッチドッグ
(3)
開始
(8)
(6)
(3)
タイマカウンタの
ビット出力
(bit15、bit17、bit19、bit21)
ウォッチドッグタイマ
(6)
(12) ランナウェイ
(4)
(5)
(7) (8)
(6)
検出
(2)
(4)
(5)
ソフトウェア
によるクリア
ソフトウェア
によるクリア
(7)
ソフトウェア
によるクリア
WDOGビット
(10)
クリア
なし
設定初期化リセット
(INIT)
(12)
(13)
通常の動作
(9) ランナウェイリセット
(1) インターバル時間の設定
(2) ウォッチドッグ起動 ( ウォッチドッグタイマクリア )
(3) タイムベースカウンタからのインターバル信号出力。ウォッチドッグタイマカウント。
(4) インターバル時間内に , ソフトウェア周期によって WPR レジスタへの "A5H" と "5AH" の書込みが行われます。
ウォッチドッグタイマクリア。
(5) インターバル時間内に , ソフトウェア周期によって WPR レジスタへの "A5H" と "5AH" の書込みが行われます。
ウォッチドッグタイマクリア。
(6) タイムベースカウンタからのインターバル信号出力。ウォッチドッグタイマカウント。
(7) インターバル時間内に , ソフトウェア周期によって WPR レジスタへの "A5H" と "5AH" の書込みが行われます。
ウォッチドッグタイマクリア。
(8) タイムベースカウンタからのインターバル信号出力。ウォッチドッグタイマカウント。
(9) MCU が暴走します (MCU の暴走が想定されます ) 。
(10) インターバル時間内に , ソフトウェアによって WPR レジスタへの "A5H" と "5AH" の書込みが行われません。
(11) タイムベースカウンタからのインターバル信号出力。ウォッチドッグタイマカウント。
(12) ランナウェイが検出され , WDOG フラグが "1" に変更されます。
(13) ウォッチドッグリセット (INIT) が生成されます。
284
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第 19 章ウォッチドッグタイマ
19.5 動作説明
MB91460M シリーズ
19.5.2 ウォッチドッグタイマの起動およびウォッチドッグタイマ期間の設定
ウォッチドッグタイマは , リセット (RST) 後に RSRR ( リセット要因レジスタ / ウォッチドッグタイマ制御レジス
タ ) に最初にデータを書き込んだ後 , 起動します。このとき , bit1 および bit0 (WT1 および WT0 ビット ) によって
ウォッチドッグタイマインターバル時間が設定されます。リセット後に最初に実行されたインターバル時間の設
定のみが有効です。後に実行されたその他の設定は無効です。
19.5.3 ウォッチドッグリセットの発生の延期
ウォッチドッグタイマの起動後は , ソフトウェアによって WPR ( ウォッチドッグリセット発生遅延レジスタ ) に
{A5H} および {5AH} を定期的に書き込む必要があります。この動作は , ウォッチドッグリセット検出用の 1 ビット
カウンタを "0" に設定する場合に使用されます。
19.5.4 ウォッチドッグリセット発生の確認
ウォッチドッグリセット検出用の 1 ビットカウンタは , インターバルが設定されるタイムベースカウンタの出
力の立下りエッジで設定されます。また , 1 ビットカウンタの設定中に 2 番目の立下りエッジが検出された
場合 , 設定初期化リセット (INIT) の要求がウォッチドッグリセットとして生成されます。
19.5.5 一時的に停止されたウォッチドッグタイマ ( 自動発生遅延 )
ウォッチドッグタイマは , CPU プログラムの動作が停止している間に , ウォッチドッグリセットの検出に使用
される 1 ビットカウンタを初期化として "0" にリセットします。この状態では , ウォッチドッグリセットの発
生は遅延されます。プログラムが実行を停止する状態を以下に具体的に示します。
• スリープ
• 停止
• 発振安定待ち RUN
• エミュレータデバッガおよびモニタデバッガの使用時はブレーク (DSU4 が実装されている場合のみ )
• 内蔵デバッグサポートユニットの使用時はブレーク (EDSU および EMMODE が有効な場合のみ )
• INTE コマンドの実行時と RETI の実行時の間の期間 (DSU4 が実装されている場合のみ )
• ステップトレーストラップ (PS レジスタ T フラグ =1 による各コマンドごとのブレーク ) (DSU4 が実装
されている場合のみ )
また , タイムベースカウンタをクリアすると , ウォッチドッグリセットの検出に使用される 1 ビットカウンタが
初期化され , ウォッチドッグのリセットのタイミングが遅延します。
MB91460M シリーズは , DSU4 が実装されています。
19.5.6 ウォッチドッグタイマの停止
ウォッチドッグタイマを起動すると , 初期化リセット (RST) が発生するまでウォッチドッグタイマの動作を停
止することはできません。
ウォッチドッグタイマは , 動作初期化リセット (RST) が発生する以下に示す状態で停止し , ソフトウェアによっ
て再起動します。
• 動作初期化リセット (RST)
• 設定初期化リセット (INIT)
• 発振安定待ちリセット
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285
第 19 章ウォッチドッグタイマ
19.6 設定
MB91460M シリーズ
19.6 設定
表 19.6-1 ウォッチドッグタイマの使用に必要な設定
設定
設定レジスタ
設定手順＊
19.7.1 参照
インターバル時間の設定
ウォッチドッグタイマ制御レジスタ (RSRR)
19.7.2 参照
ウォッチドッグの起動
＊設定手順の詳細は , 「設定手順」に記載された項を参照してください。
表 19.6-2 ウォッチドッグの発生を遅らせるために必要な設定
設定
設定レジスタ
ウォッチドッグリセットの発生を遅らせる
ために必要な設定
ウォッチドッグリセット発生遅延レジスタ (WPR)
設定手順＊
19.7.3 参照
＊設定手順の詳細は , 「設定手順」に記載された項を参照してください。
表 19.6-3 ウォッチドッグの発生を確認するために必要な設定
設定
ウォッチドッグ発生チェック
設定レジスタ
ウォッチドッグタイマ制御レジスタ (RSRR)
設定手順＊
19.7.5 参照
＊設定手順の詳細は , 「設定手順」に記載された項を参照してください。
286
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第 19 章ウォッチドッグタイマ
19.7 Q & A
MB91460M シリーズ
19.7 Q & A
19.7.1 ウォッチドッグインターバル時間の種類と選択方法は ?
4 種類のインターバル期間があり , インターバル選択ビットを使用して設定します (RSRR:WT[1:0]) 。
ウォッチドッグ
インターバル時間
φ × 220 を選択するには
φ × 222 を選択するには
φ × 224 を選択するには
φ × 226 を選択するには
インターバル選択
ビット
(WT[1:0])
F =80.0MHz
F =2.00MHz
F =32.768kHz
値を "00B" に
13.1ms
0.524 s
32.0 s
52.4 ms
2.097 s
128.0 s
209.7 ms
8.388 s
512.0 s
838.8 ms
33.554 s
2048.0 s
設定します
値を "01B" に
設定します
値を "10B" に
設定します
値を "11B" に
設定します
インターバル時間の例
( 注意事項 ) • φ：ベースクロック。(「第 13 章クロック制御」を参照してください。)
• リセット (INITX 端子入力 , ウォッチドッグリセット , ソフトウェアリセット ) 後に最初に書き込ま
れたデータセットのみが有効です。その他のデータセットは無効です。
19.7.2 ウォッチドッグ動作を開始するには ( 有効に設定 ) ?
ウォッチドッグタイマ制御レジスタ RSRR にデータを書き込むと , ウォッチドッグタイマが起動されます ( 有
効に設定 ) 。インターバル選択ビット (RSRR:WT[1:0]) にデータを書き込むと , ウォッチドッグ動作が開始さ
れます。
19.7.3 ウォッチドッグリセットが発生したことを確認するには ?
ウォッチドッグリセットフラグ (RSRR:WDOG) が "1" に設定されている場合 , ウォッチドッグリセットが発生
します。
19.7.4 ウォッチドッグ動作の停止方法は ?
ウォッチドッグをソフトウェアによって停止することはできません。
ウォッチドッグをリセット (INITX端子入力, ウォッチドッグリセット) によってのみ停止することができます。
19.7.5 ウォッチドッグタイマ (1 ビットカウンタ ) をクリアするには ?
ウォッチドッグリセット発生遅延レジスタ WPR に "A5H" と "5AH" を続けて書き込むと , ウォッチドッグ動作
の検出に使用される 1 ビットカウンタは "5AH" の書込み直後にクリアされます。この状態では , ウォッチドッ
グ動作のリセットのタイミングは遅延されます。
また , タイムベースタイマがクリアされた場合 , ウォッチドッグ動作の検出に使用される 1 ビットカウンタは
同時にリセットされます。
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第 19 章ウォッチドッグタイマ
19.8 注意事項
MB91460M シリーズ
19.8 注意事項
• ウォッチドッグインターバル時間はウォッチドッグ 1 ビットカウンタの 2 分の 1 の長さに対応しますが ,
ウォッチドッグタイマクリア動作では , ウォッチドッグ動作の検出に使用される 1 ビットカウンタのみがク
リアされます。この結果 , ウォッチドッグタイマをクリアする時間マージンは , インターバル時間と異なり
ます。
表 19.8-1 ウォッチドッグインターバル時間選択
WT1, WT0
ウォッチドッグタイマをクリアする時間マージン
ウォッチドッグリセットが発生する
インターバル時間
00B
φ × 220 ( 初期値 )
φ × 220 ∼ φ × 221
01B
φ × 222
φ × 222 ∼ φ × 223
10B
φ × 224
φ × 224 ∼ φ × 225
11B
φ × 226
φ × 226 ∼ φ × 227
• ウォッチドッグタイマは , ウォッチドッグタイマ制御レジスタにデータが書き込まれると起動します。
• ウォッチドッグタイマ制御レジスタは , リセット要因レジスタでもあり , 読み込まれるときに状態
(INIT, WDOG, ERST, SRST, LINIT) は "0" に設定されます。
• ウォッチドッグリセットでは , 発振安定待ち時間が確保されます。
(「第 17 章タイムベースカウンタ」を参照してください。)
• メインクロック発振中のメイン RUN またはサブ RUN からのウォッチドッグリセットでは , メインクロックが
発振中であるため , 発振安定待ち時間を指定することはできません。
• ウォッチドッグタイマのカウントソースであるタイムベースカウンタのクリア方法については ,「第 18 章タ
イムベースタイマ」を参照してください。
• タイムベースカウンタをクリアすると , ウォッチドッグリセットタイミングを 1 回遅延します。
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第 20 章ハードウェア (C/R ベース ) ウォッチドッグタイマ
20.1 概要
MB91460M シリーズ
第 20 章
ハードウェア (C/R ベース ) ウォッチドッグタイマ
20.1 概要
ハードウェアウォッチドッグタイマ (C/R 発振ベース ) は , 内部ウォッチドッグタイマが抑止期間内にクリアさ
れない場合にシステムリセットを提供します。
● ハードウェアウォッチドッグタイマ
このウォッチドッグタイマは , 設定初期化リセット (INIT) 後 , 自動的にカウントを開始します。アプリケーショ
ンを継続して実行するには , 抑止期間内にカウンタをクリアする必要があります。抑止期間内にカウンタをクリ
アしない場合 ( アプリケーション内で無限ループに陥った場合など ) は , リセット信号 ( 初期化リセット , INIT)
が発行されます。この信号の幅は , 通常は 20μs( 通常 100kHz で CR クロックサイクル 2 周期分 ) です。
CPU が以下のようなスタンバイモードの場合 , このウォッチドッグタイマは停止します。
• スリープモード：CPU 停止 , 周辺回路動作
• ストップモード：CPU および周辺回路停止
• RTC モード：CPU および RTC モジュールを除く周辺回路停止 , 発振子動作
以下の条件のいずれかが満たされると , ウォッチドッグカウンタはクリアされます。
• HWWD レジスタの CL ビットへの "0" 書込み
• 初期化リセット (INIT)
• 動作リセット (RST)
• 発振停止
• SLEEP/RTC/STOP のいずれかのモードへの遷移
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第 20 章ハードウェア (C/R ベース ) ウォッチドッグタイマ
20.2 構成
MB91460M シリーズ
20.2 構成
ハードウェアウォッチドッグタイマは , 以下の 2 つのサブブロックで構成されています。
• ウォッチドッグタイマ
• タイマ制御およびステータスレジスタ
● ハードウェアウォッチドッグタイマのブロックダイヤグラム
図 20.2-1 ハードウェアウォッチドッグタイマのブロックダイヤグラム
CR
カウンタ
リセット信号
FF
クリア
－
－
－
－
CL
－
－
CPUF
内部バス
ウォッチドッグタイマ
CPU 動作を監視するためのタイマです。このカウンタは , リセット解除後に定期的にクリアする必要がありま
す。
ハードウェアウォッチドッグタイマ制御ステータスレジスタ
このレジスタには , リセットフラグとカウンタのクリアビットがあります。
ウォッチドッグリセットの発行
カウンタが定期的にクリアされない場合 , このモジュールによって設定初期化リセット (INIT) が発行されます。
内部リセット信号の幅は , システムベースクロックの 63 倍になります。ウォッチドッグリセットが発行され
た後 , 通常のシステムリセット手順が開始されます。本手順の詳細は , 各製品の状態説明の対応する項目を参
照してください。
290
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第 20 章ハードウェア (C/R ベース ) ウォッチドッグタイマ
20.3 レジスタ
MB91460M シリーズ
20.3 レジスタ
20.3.1 ハードウェアウォッチドッグタイマ制御およびステータスレジスタ
ハードウェアウォッチドッグタイマ制御ステータスレジスタです ( リセットフラグとクリアビットを含む ) 。
• HWWD: アドレス 0004C7H ( アクセス：バイト )
bit 7
6
5
4
3
2
1
0
−
−
−
−
CL
−
−
CPUF
0
0
0
1
1
0
0
0
初期値 (INIT 端子入力 ,
ウォッチドッグリセット )
0
0
0
1
1
0
0
X
初期値
( ソフトウェアリセット )
R/W0
R/W0
R/W0
R/W1
W
R/W0
R/W0
R/W
属性
( 属性については , 「ビット属性シンボルの意味」を参照してください。)
[bit7 ∼ bit5] 予約ビット
これらのビットには常に "0" を書き込みます。
[bit4] 予約ビット
このビットには常に "1" を書き込みます。
[bit3] CL ( カウンタクリア )
CL
機能
0
"0" を書き込むと , ウォッチドッグタイマがクリアされます。
1
"1" 書込みは無効です。
このビットは書込み専用であり , 常に "1" として読み出されます。
[bit2, bit1] 予約ビット
これらのビットには常に "0" を書き込みます。
[bit0] CPUF (CPU リセットフラグ )
CPUF
機能
0
ウォッチドッグリセットはトリガされません。
1
ウォッチドッグリセットがトリガされます ( ウォッチドッグタイマのオバフロー
が発生します ) 。
このビットは , 外部リセット入力 (INITX) またはクロックスーパバイザリセットによって初期化されますが ,
内部リセットによっては初期化されません。
"0" 書込みによってこのビットはリセットされます。"1" 書込みは無効です。
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第 20 章ハードウェア (C/R ベース ) ウォッチドッグタイマ
20.3 レジスタ
MB91460M シリーズ
20.3.2 ハードウェアウォッチドッグタイマ期間レジスタ
ハードウェアウォッチドッグタイマ期間レジスタです ( トリガ期間の延長 ) 。
• HWWDE：アドレス 0004C6H ( アクセス：バイト )
bit 7
6
5
4
3
2
1
0
ED0
−
−
−
−
−
−
ED1
−
−
−
−
−
−
0
0
初期値 (INIT 端子入力 ,
ウォッチドッグリセット )
−
−
−
−
−
−
0
0
初期値
( ソフトウェアリセット )
RX/W0
RX/W0
RX/W0
RX/W0
RX/W0
RX/W0
R/W
R/W
属性
( 属性については , 「ビット属性シンボルの意味」を参照してください。)
[bit7 ∼ bit2] 予約ビット
これらのビットには常に "0" を書き込みます。
[bit1, bit0] ED1, ED0 ( ウォッチドッグ期間の遅延 )
ED1, ED0
292
機能
00B
ウォッチドッグ周期は , 216 CR クロックサイクルです ( 初期値 ) 。
01B
ウォッチドッグ周期は , 217 CR クロックサイクルです。
10B
ウォッチドッグ周期は , 218 CR クロックサイクルです。
11B
ウォッチドッグ周期は , 219 CR クロックサイクルです。
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第 20 章ハードウェア (C/R ベース ) ウォッチドッグタイマ
20.4 機能
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20.4 機能
ウォッチドッグタイマが定期的にクリアされない場合は , 設定初期化リセット (INIT) が発行されます。この場
合 , CPU のレジスタ値は保障されません。
● ハードウェアウォッチドッグタイマの機能
外部INITX端子を解除した後, 安定時間を待たずにハードウェアウォッチドッグタイマは直ちに開始されます。
タイマが定期的にクリアされない場合は , 設定初期化リセット (INIT) が発行されます。
● ハードウェアウォッチドッグタイマの周期
タイマの幅は 16 ビットです。ハードウェアウォッチドッグタイマのクロックソースとして CR 発振器が使用
されるため , タイマの周期は CR 発振器の精度に応じて変化します。
ED1, ED0
最小
通常
最大
5 μs
10 μs
20 μs
00B
327.68 ms
655.36 ms
1310.72 ms
01B
655.36 ms
1310.72 ms
2621.44 ms
10B
1310.72 ms
2621.44 ms
5242.88 ms
11B
2621.44 ms
5242.88 ms
10485.76 ms
CR 発振サイクル
ウォッチドッグ期間
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第 20 章ハードウェア (C/R ベース ) ウォッチドッグタイマ
20.5 注意事項
MB91460M シリーズ
20.5 注意事項
● ソフトウェアでの停止不可
ウォッチドッグタイマは , リセット (INITX の解除 ) 後直ちにカウントを開始します。ソフトウェアではカウン
トを停止することはできません。
● リセット抑止
ウォッチドッグリセットを抑止するには , ウォッチドッグタイマをクリアする必要があります。レジスタの CL
ビットが "0" に設定されると ( 最小書込み制限なし ), タイマがクリアされます。リセットの発行が抑止されま
す。CL ビットを "0" に設定しないでレジスタへの書込みのみを行っても , タイマはクリアされません。
● タイマの停止とクリア
CPU が動作しないモード ( スリープモード , ストップモード , または RTC モード ) では , タイマがクリアされ
た後にカウントが停止します。
● DMA 転送中
D バスモジュール間での DMA 転送中は , CL ビットへの "0" 書込みを行うことはできません。したがって , 転
送時間が 328ms ( 最短時間として CR 発振器の最速周波数使用時で計算 ) よりも長い場合は , リセットが発行さ
れます。
● 時間設定
MB91460M シリーズでは , ウォッチドッグリセットの時間延長が可能です。
● CR クロック周波数
MB91460M シリーズでは , CR クロック周波数を 2MHz に変えることができます。その場合でも , ウォッチドッ
グタイマは常に 100kHz (10μs) の周波数で動作します。
294
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第 21 章メイン発振安定待ちタイマ
21.1 概要
MB91460M シリーズ
第 21 章
メイン発振安定待ちタイマ
21.1 概要
メインクロック発振安定待ちタイマは , メインクロックをカウントする 23 ビットカウンタです。このタイ
マは , MCU/ 分周設定で動作するクロックソースの選択に影響を与えません。
サブクロックの動作中にメインクロック発振が停止した場合は (OSCCR: OSCDS1=1), メインクロック発振
を再開するために , このタイマを使用してメインクロック発振安定待ち時間を取得します。
また , このタイマは , インターバル時間またはリアルタイム OS のシステムクロックに最適です。
図 21.1-1 メイン発振安定待ちタイマ ( 概略図 )
メインクロック
（原発振）
アップカウンタ
セレクタ
割込み
21.2 特長
• タイプ
：23 ビットフリーランカウンタ
• 個数
：1
• クロックソース
：メインクロック ( 原発振 ) --- 期間 = 1/FCL-MAIN
• インターバル時間：3 タイプ
期間 = 212/FCL-MAIN, 217/FCL-MAIN, 223/FCL-MAIN,
(1.0ms, 32.7ms, 2s / メインクロック 4MHz)
• タイマクリア要因：ソフトウェア , オーバフロー , リセット (INIT)
• 動作開始 / 停止
：ソフトウェアによって動作および停止可能
• 割込み
：メインクロック発振安定待ち割込み ( インターバル割込み )
• カウント値
：読出し / 書込み不可 ( クリアのみ )
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295
第 21 章メイン発振安定待ちタイマ
21.3 構成
MB91460M シリーズ
21.3 構成
図 21.3-1 構成図
メインクロック発振安定待ちタイマ
インターバル時間
WS1, WS0
0
0
0
1
1
0
1
1
0
1
動作停止
動作許可
エッジ検出
OSCR：bit5
設定禁止
212 / FCL-MAIN
217 / FCL-MAIN
223 / FCL-MAIN
セレクタ
タイマ動作許可
WEN
OSCR：bit2, bit1
WIE
0
1
OSCR：bit6
割込み禁止
割込み許可
0
WIF
OSCR：bit7
0
1
割込み要求なし
メインクロック
読出し
0
1
割込み要求あり
書込み
フラグクリア
1
発振安定待ち
割込み (#46)
影響なし
23ビットフリーランタイマ
0
メインクロック
（原発振）
1
1
2
2
2
3
3
4
2 2 2
4
5
5
6
2 2
6 7
7
8
2 2
8
9 10 11 12 13 14 15 16 17 18 19 20 21 22
2 210 211 212 213 214 215 216 217 218 219 220 221 222 223
9
タイマクリア
WCL
OSCR：bit0
0
タイマクリア
1
動作への影響なし
図 21.3-2 レジスタ一覧
メインクロック発振安定待ちタイマ
アドレス
0004C8H
00047FH
アドレス
0FFDC0H
bit 7
WIF
---
6
WIE
5
WEN
4
---
3
---
2
WS1
1
WS0
0
WCL
---
---
ICR4
ICR3
ICR2
ICR1
ICR0 ICR63（割込みレベルレジスタ）
OSCRH （メインクロック発振安定待ち制御タイマレジスタ）
32ビット
（割込みベクタ#143）
( 注意事項 ) ICR レジスタおよび割込みベクタについては , 「第 23 章割込み制御」を参照してください。
296
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第 21 章メイン発振安定待ちタイマ
21.4 レジスタ
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21.4 レジスタ
21.4.1 OSCRH：メインクロック発振安定待ちタイマ制御レジスタ
このレジスタは , インターバル時間の選択 , タイマのクリア , 割込みの制御 , 停止などのタイマの制御 , タイマの
状態確認を行う場合に使用します。
• OSCRH：アドレス 0004C8H ( アクセス：バイト )
bit
7
WIF
6
5
4
3
2
1
0
WIE
WEN
−
−
WS1
WS0
WCL
0
0
0
X
X
0
0
1
初期値
(INIT 端子入力 ,
ウォッチドッグリセット )
X
X
X
R(RM1),W
R/W
R/W
X
X
RX/W0 RX/W0
X
X
X
初期値
( ソフトウェアリセット )
R/W
R/W
R1, W
属性
( 属性については ,「ビット属性シンボルの意味」を参照してください。)
[bit7] WIF ( タイマ割込み要求フラグ )
WIF
読出し動作
書込み動作
0
割込み要求なし
割込み要求フラグのクリア
1
割込み要求あり
書込みによる動作への影響なし
タイマ割込み要求フラグビットは , 選択したインターバル周期出力の立下りエッジで "1" に設定されます。
[bit6] WIE ( 割込み要求許可 )
WIE
動作
0
割込み要求禁止
1
割込み要求許可
タイマ割込み要求フラグが WIF が "1" であり , 割込み要求許可ビット (WIE) が "1" に設定されている場合は ,
割込み要求が直ちに生成されます。
[bit5] WEN ( タイマ動作許可 )
WEN
動作
0
タイマ動作停止
1
タイマ動作許可
[bit4, bit3] 予約ビット
"0" を書き込んでください。読出し値は "0" です。
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297
第 21 章メイン発振安定待ちタイマ
21.4 レジスタ
MB91460M シリーズ
[bit2, bit1] WS1, WS0 ( インターバル時間の選択 )
WS1
WS0
0
0
設定禁止
0
1
212/FCL-MAIN (1.0ms)
1
0
217/FCL-MAIN (32.7ms)
1
1
223/FCL-MAIN (2.0s)
インターバル時間 (4MHz)
リセットは初期化されません。スタートアップ後に設定するようにしてください。
[bit0] WCL ( タイマクリア )
WCL
動作
0
メインクロック発振安定待ちタイマのクリア
1
書込みによる動作への影響なし
タイマは , INITX 端子入力およびウォッチドッグリセットによってもクリアされます。
(「21.8 注意事項」を参照してください。)
298
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第 21 章メイン発振安定待ちタイマ
21.5 動作
MB91460M シリーズ
21.5 動作
このセクションでは , メインクロック発振安定待ちタイマの動作について説明します。
21.5.1 メインクロック発振安定待ち
(7)
メインクロック
発振の例
(5)
メインクロック
発振安定待ち
タイマの
カウント
(12)
(8)
020000H
(6)
000000H
時間
(1) 217 (bit16)
(8)
OSCCR:OSCDS1
(5)
WEN
WCL
(12)
(4)
(2)
(10)
WIF
(3)
WIE
(3)
動作クロックモード
(1)
(2)
(3)
(4)
(5)
(6)
(7)
(8)
(9)
(10)
(11)
(12)
(9)
(11)
(11)
サブクロック
メインクロック
インターバル時間を選択します (WS[1:0]) 。( この例では , 217/FCL-MAIC が選択されています。)
ソフトウェアによるタイマクリアを設定します (WCL=0) 。
ソフトウェアによるフラグクリア (WIF=0) および割込み要求許可 (WIE=1) を設定します。
ソフトウェアによるタイマカウント許可を設定します (WEN=1) 。
サブクロックが動作中にソフトウェアによるメインクロックストップ (OSCCR:OSCDS1=0) を解除し , メインク
ロック発振を開始します。
カウントを開始します ( このタイマは , メインクロック ( 原発振 ) を使用してカウントアップします ) 。
メインクロック発振を安定化します。
選択したインターバル時間を使用します。(217 分周の立下りエッジを検出 )
メインクロック発振安定待ち割込みを生成します。
割込みによって生じる処理 ( ソフトウェア ) ：動作クロックの切換え ( サブ RUN => メイン RUN) 。
割込み要求禁止 (WIE=0) および割込み要求クリア (WIF=0) 。
カウントを停止します (WEN=0) 。
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299
第 21 章メイン発振安定待ちタイマ
21.5 動作
MB91460M シリーズ
21.5.2 インターバル割込み
図 21.5-1
タイマでのカウント
(4)
040000H
(3)
(4)
020000H
(3)
000000H
(2)
時間
(1) 217 (bit16)
WEN
WCL
(4)
(4)
(2)
(2)
WIF
(2)
WIE
(2)
(4)
(6)
(4)
(6)
(1) インターバル時間を選択します (WS[1:0]) 。( この例では , 217/FCL-MAIC が選択されています。)
(2) ソフトウェアによるタイマクリア (WCL=0), フラグクリア (WIF=0), 割込み要求許可 (WIE=1), タイマカウント許
可 (WEN=1) を設定します。
(3) このタイマは , メインクロック ( 原発振 ) を使用してカウントアップします。
(4) 選択したインターバル時間でインターバル割込みを生成します (217 分周の立下り ) 。
(5) 割込みによって生じる処理 ( ソフトウェア ) ：割込み要求クリア (WIF=0) 。
(6) 項目 (3) ∼ (5) を繰り返します。
300
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第 21 章メイン発振安定待ちタイマ
21.6 設定
MB91460M シリーズ
21.6 設定
表 21.6-1 メインクロック発振安定待ちタイマを使用する場合に必要となる設定
設定
設定レジスタ
設定手順＊
21.7.1
インターバル時間の設定
メインクロック発振安定待ちタイマ制御レジスタ
(OSCRH)
カウントクリア
21.7.4
21.7.3
カウント動作開始
＊設定手順の詳細は , 「設定手順」に記載された項を参照してください。
表 21.6-2 メインクロック発振安定待ちタイマ割込みを許可する場合に必要となる設定
設定
設定レジスタ
設定手順＊
メインクロック発振安定待ちタイマの設定
「第 23 章割込み制御」を参照してください。
割込みベクタの設定
フリーランタイマ割込みレベルの設定
21.7.5
メインクロック発振安定待ちタイマ割込み
の設定
割込み要求のクリア
割込み要求の許可
21.7.7
メインクロック発振安定待ちタイマ制御レジスタ
(OSCRH)
＊設定手順の詳細は , 「設定手順」に記載された項を参照してください。
表 21.6-3 メインクロック発振安定待ちタイマを停止する場合に必要となる設定
設定
設定レジスタ
メインクロック発振安定待ちタイマの停止
設定
メインクロック発振安定待ちタイマ制御レジスタ
(OSCRH)
設定手順＊
21.7.8
＊設定手順の詳細は , 「設定手順」に記載された項を参照してください。
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301
第 21 章メイン発振安定待ちタイマ
21.7 Q & A
MB91460M シリーズ
21.7 Q & A
21.7.1 インターバル時間 ( 待ち時間 ) の種類と選択方法は ?
インターバル時間には 3 種類あり , インターバル選択ビット (OSCRH:WS[0:1]) を使用して設定します。
カウント周期
インターバル ( 待ち時間 ) の例
インターバル選択ビット (WS[1:0])
FCLKP = 4.00MHz
値を 212/FCL-MAIN に設定する場合
値を "01B" に設定します
1.00ms
値を 217/FCL-MAIN に設定する場合
値を "10B" に設定します
32.7ms
値を 223/FCL-MAIN に設定する場合
値を "11B" に設定します
2.00 s
インターバル時間
( 注意事項 ) 設定 (WS[1:0]=00) は禁止されています。
21.7.2 カウントクロックを選択するには ?
カウントクロックとは , メインクロック ( 原発振 ) のことです ( 選択できません ) 。
21.7.3 メインクロック発振安定待ちタイマのカウント動作を許可または禁止するには ?
タイマ動作許可ビット (OSCRH:WEN) で設定します。
動作
タイマ動作許可ビット (WEN)
メインクロック発振安定待ちタイマを停止する場合
値を "0" に設定します
メインクロック発振安定待ちタイマを開始する場合
値を "1" に設定します
21.7.4 メインクロック発振安定待ちタイマをクリアするには ?
以下の方法は , メインクロック発振安定待ちタイマをクリアする場合に使用します。
• クリアビット (OSCRH:WCL) を設定します。
動作
メインクロック発振安定待ちタイマをクリアする場合
クリアビット (WCL)
"1" を書き込みます。
• リセットを行います。
動作初期化リセット (INIT 端子入力 , ウォッチドッグリセット ) でフリーランタイマをクリアします。
( ソフトウェアリセットが実行された場合でも , 値はクリアされずに保持されます。)
• メインクロック発振安定待ちタイマのオーバフロー ("FFFFFFH" の次 ) によって , カウント値が "000000H" にリ
セットされます。
302
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第 21 章メイン発振安定待ちタイマ
21.7 Q & A
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21.7.5 割込み関連レジスタとは ?
メインクロック発振安定待ちタイマの割込みベクタおよび割込みレベルの設定
以下の表に , 割込みレベルと割込みベクタの関係を示します。
割込みレベルおよび割込みベクタについては , 「第 23 章割込み制御」を参照してください。
割込みベクタ ( デフォルト )
割込みレベル設定ビット (ICR4 ∼ ICR0)
#143
アドレス： 0FFDC0H
割込みレベルレジスタ (ICR63)
アドレス： 00047FH
割込み要求フラグ (OSCRH:WIF) は自動的にはクリアされないため , ソフトウェアによる割込み処理に戻る前
にクリアしてください。(WIF ビットに "0" を書き込みます。)
21.7.6 割込みの種類は ?
メインクロック発振安定待ちタイマ割込みを呼び出す割込みは 1 種類です。
( 選択する必要はありません。)
21.7.7 割込みを許可するには ?
割込み要求の許可および割込み要求フラグ
割込み許可は , 割込み要求許可ビット (OSCRH:WIE) を使用して設定します。
割込み要求許可ビット (WIE)
割込み禁止
値を "0" に設定します
割込み許可
値を "1" に設定します
割込み要求は , 割込み要求ビット (OSCRH:WIF) を使用してクリアされます。
割込み要求ビット (WIF)
割込み要求クリア
"0" を書き込みます。
21.7.8 メインクロック発振安定待ちタイマでカウントを停止するには ?
タイマ動作許可ビット (OSCRH:WEN) で設定します。
「21.7.3 メインクロック発振安定待ちタイマのカウント
動作を許可または禁止するには ?」を参照してください。
また , サブクロック動作中に MCU によってメインクロックが停止された場合は , メインクロック発振安定
待ちタイマもカウントを停止します。
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303
第 21 章メイン発振安定待ちタイマ
21.8 注意事項
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21.8 注意事項
• サブクロックが動作中にメインクロック発振が安定するまで待機する場合は , メインクロック発振安定待ち
タイマを使用して待ち時間を取得します。
( 不安定なクロックはデバイス全体に供給される可能性があり , メインクロック発振が安定するまで待機せ
ずにMCU動作モードがサブRUNからメインRUNモードに切換えられた場合は, 通常動作が保証されません。
)
• 発振開始直後にはメインクロック発振の発振周期が不安定なため , 発振安定待ち時間の値は見積り値になり
ます。
• メインクロック発振が停止すると , メインクロック発振安定待ちタイマが停止するため , メインクロック発
振安定待ち割込み ( インターバル割込み ) は生成されません。メインクロック発振を再開する場合は , メイ
ンクロック発振安定待ち割込み ( インターバル割込み ) を使用してください。
• タイマ割込み要求 (WIF=1), およびソフトウェアによって "0" がフラグに書き込まれる書込み動作を同時に設
定する場合 , フラグは "1" ( フラグ設定優先 ) に設定されます。
• メインクロックを使用して , メインクロック発振安定待ちタイマでカウントアップが行われます。このため ,
以下の状態の場合 , メインクロック発振を停止する場合に使用されるタイマのカウントも停止します。
- タイマ動作許可ビット (OSCRH:WEN) が "0" になると , タイマでカウントが停止します。
- ストップモードでメインクロックが停止すると (STCR:OSCD1=1), ストップモードがアクティブになっ
た後すぐにタイマでカウントが停止します。
- サブクロックの動作中にメインクロック発振が停止すると (OSCCR:OSCDS1=1), サブクロックの動作
中にタイマが停止します。
• リセットが解除された後に割込み要求が許可された (WIE=1) 場合 , およびインターバル時間が変更された場
合は , 事前に割込み要求フラグ (WIF) とクリアビット (WCL) に同時に "0" を設定してください。
• 設定初期化リセット (INIT 端子入力 , ウォッチドッグリセット ) を使用すると , タイマ割込み要求ビット
(WIF), タイマ割込み要求許可ビット (WIE), タイマ許可ビット (WEN), およびタイマクリアビット (WCL) が
初期化されます。
• ソフトウェアによるスタートアップ後 ( 初期化リセットを設定した後 ) にインターバル選択ビット (WS[1:0])
を設定してください。
• メインクロック発振安定待ちタイマ制御レジスタは , 設定初期化リセット (INITX 端子入力 , ウォッチドッグ
リセット ) でのみ ( 初期値を設定するために ) 初期化する必要があります。これは , ソフトウェアリセットで
はこのレジスタが初期化されず , 現在の値が維持されるためです。
• カウンタクリア (WPCR:WCL=0) および選択したビットのオーバフローが同時に発生する場合 , 割込み要求
フラグ (WIF) は "1" に設定されません。
304
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第 22 章サブクロック発振安定待ちタイマ
22.1 概要
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第 22 章
サブクロック発振安定待ちタイマ
22.1 概要
サブクロック発振安定待ちタイマは , サブクロックとともにカウントアップする 15 ビットカウンタです。この
タイマは , MCU 動作クロックの選択 / 分周設定に影響を与えません。
主にメインクロックの動作中にサブクロック発振が停止した場合 , サブクロック発振が再開されると , この
タイマを使用してサブクロック発振安定待ち時間を確保します。
このタイマは CR 発振動作中にサブクロック発振が停止した後 (OSCCR: OSCDS2=1), サブクロックの発振が
再開するまでの発振安定待ち時間を取得します。
図 22.1-1 サブクロック発振安定待ちタイマ ( 概略図 )
サブクロック
（原発振）
アップカウンタ
セレクタ
割込み
22.2 特長
• タイプ：15 ビットフリーランカウンタ
• 個数
： 1
• クロックソース：サブクロック ( 原発振 ) --- 周期 = 1/FCL-SUB = 1/32.768kHz
• インターバル時間：4 タイプ
周期 = 210/FCL-SUB, 213/FCL-SUB, 214/FCL-SUB, 215/FCL-SUB,
(31.25ms, 0.25s, 0.50s, 1.00s)
• タイマクリア要因： ( ソフトウェア , オーバフロー , リセット (INIT) )
• 割込み
：クロック割込み ( インターバル割込み )
• カウント値：読書き不可 ( クリアのみ )
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305
第 22 章サブクロック発振安定待ちタイマ
22.3 構成
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22.3 構成
図 22.3-1 構成図
クロックタイマ
インターバル時間
WS1, WS0
0
0
0
1
1
0
1
1
0
サブクロック
1
2
3
4
5
6 7
8
210 /
213 /
214 /
215 /
エッジ検出
セレクタ
クロックタイマ
（15ビットフリーランタイマ）
WPCR：bit2, bit1
FCL-SUB
FCL-SUB
FCL-SUB
FCL-SUB
WIE
WPCR：bit6
0
1
割込み禁止
割込み許可
0
WIF
WPCR：bit7
0
1
割込み要求なし
割込み要求あり
書込み; 0: フラグクリア
クロックタイマ
1
割込み（#49）
9 10 11 12 13 14
21 22 23 24 25 26 27 28 29 210 211 212 213 214 215
（原発振）
32.768 kHz
タイマクリア
WCL
WPCR：bit0
0
1
タイマクリア
動作への影響はありません
図 22.3-2 レジスタ一覧
サブ発振安定待ちタイマ
アドレス
0004CAH
00047FH
アドレス
0FFDC0H
bit 7
WIF
---
6
WIE
5
WEN
4
---
3
---
2
WS1
1
WS0
0
WCL
WPCRH（サブ発振安定待ちタイマ制御レジスタ）
---
---
ICR4
ICR3
ICR2
ICR1
ICR0
ICR63（割込みレベルレジスタ）
32ビット
（割込みベクタ#143）
( 注意事項 ) ICR レジスタおよび割込みベクタについては , 「第 23 章割込み制御」を参照してください。
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第 22 章サブクロック発振安定待ちタイマ
22.4 レジスタ
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22.4 レジスタ
22.4.1 WPCRH：サブクロック発振安定待ちタイマ制御レジスタ
このレジスタは , インターバル時間の選択 , タイマのクリア , 割込みの制御 , タイマストップなどの制御 ,
状態の確認に使用します。
• WPCRH：アドレス 0004CAH ( アクセス：バイト )
bit 7
WIF
6
5
4
3
2
1
0
WIE
WEN
WS0
WCL
0
0
−
X
WS1
0
−
X
0
0
1
初期値 (INIT 時 )
R(RM1),W
R/W
R/W
RX/W0
RX/W0
R/W
R/W
R1,W
属性
( 属性については , 「ビット属性シンボルの意味」を参照してください。)
(「22.8 注意事項」を参照してください。)
[bit7] WIF ( サブ発振安定タイマ割込み要求フラグ )
WIF
読出し動作
書込み動作
0
割込み要求なし
割込み要求フラグのクリア
1
割込み要求あり
書込みによる動作への影響なし
• サブクロック発振安定タイマ割込み要求フラグビットは, 選択したインターバル周期出力の立下りエッジ
で "1" に設定されます。
[bit6] WIE ( 割込み要求許可 )
WIE
動作
0
割込み要求禁止
1
割込み要求許可
• 割込み要求許可ビットが "1" に設定されている場合 , 割込み要求は許可されます。
• サブクロック発振安定タイマ割込み要求フラグが (WIF=1) であり , 割込み要求許可ビット (WIE) が "1" に
設定されている場合は , 割込み要求が直ちに生成されます。
[bit5] WEN ( タイマ動作許可 )
WEN
動作
0
タイマ動作停止
1
タイマ動作許可
[bit4, bit3] 予約ビット
"0" を書き込んでください。読出し値は "0" です。
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第 22 章サブクロック発振安定待ちタイマ
22.4 レジスタ
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[bit2, bit1] WS1, WS0 ( インターバル時間の選択 )
インターバル時間 (FCL-SUB= 32.768kHz)
WS1
WS0
0
0
210/FCL-SUB (31.25ms)
0
1
213/FCL-SUB (0.25s)
1
0
214/FCL-SUB (0.50s)
1
1
215/FCL-SUB (1.00s)
[bit0] WCL ( タイマクリア )
WCL
動作
0
サブ発振安定タイマクリア
1
影響なし
• タイマは , INITX 端子入力およびウォッチドッグリセットによってもクリアされます。
＜注意事項＞
• 初期値は , 初期化リセット (INITX 端子入力 , ウォッチドッグリセット ) 設定を使用して設定できますが ,
動作初期化リセット ( ソフトウェアリセット ) では , 初期化する代わりに現在値を保持します。
• リセットを解除した後 , 割込み要求許可 (WIE=1) およびインターバル周期選択 (WS[1:0]) を設定する場
合は , 同時にタイマ割込み要求フラグ (WIF) およびタイマクリア (WCL) に "0" を設定します。
308
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第 22 章サブクロック発振安定待ちタイマ
22.5 動作
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22.5 動作
22.5.1 サブクロック発振安定待ち割込み
図 22.5-1 参照
(7)
(5)
サブクロック
発振例
クロックタイマ
カウント
(8)
0400H
(6)
0000H
時間
(1) 210
（bit9）
(8)
サブクロックストップビット
WCL
(4)
(2)
WIF
(3)
WIE
(3)
動作クロックモード
(9)
(11)
(11)
サブクロック
メインクロック
(10)
(1) インターバルを選択します (WS[1:0]) 。( この例では , 210/FCL-SUB が選択されています。)
(2) ソフトウェアによりクリアされるようタイマを設定します (WCL=0) 。
(3) ソフトウェアによるフラグクリア (WIF=0) および割込み要求許可 (WIE=1) を設定します。
(4) サブクロックがソフトウェアによる動作中にサブクロックストップ解除 (OSCCR:OSCDS1=0) を設定します。
(5) サブクロック発振が開始されます。
(6) サブクロック ( 原発振 ) とともにカウントアップします。
(7) サブクロック発振を安定にします。
(8) インターバル時間を選択時間にします。(210 分周の立下りを検出 )
(9) フラグ (WIF) が "1" になった場合 , サブクロック発振安定待ち割込み要求が生成されます。
(10) 割込みによる処理要因 ( ソフトウェア ) ：動作クロックの切換え ( サブ RUN => メイン RUN)
(11) 割込み要求禁止 (WIE=0) および割込み要求クリア (WIF=0) 。
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第 22 章サブクロック発振安定待ちタイマ
22.5 動作
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22.5.2 インターバル割込み ( クロック割込み )
クロックタイマ
カウント
(4)
4000H
(4)
2000H
(3)
(3)
0000H
(2)
時間
(1) 213
（bit12）
WCL
(4)
(4)
(2)
WIF
(2)
WIE
(2)
(5)
(6)
(5)
(6)
(1) インターバル時間を選択します (WS[1:0]) 。( この例では , 213/FCL-SUB が選択されています。)
(2) ソフトウェアによるタイマクリア (WCL=0), フラグクリア (WIF=0), および割込み要求許可 (WIE=1) を設定します。
(3) タイマがサブクロック ( 原発振 ) とともにカウントアップします。
(4) インターバル時間を選択時間にします。(213 分周の立下りを検出 )
(5) フラグ (WIF) が "1" に設定されている場合 , インターバル割込み要求 ( クロック割込み要求 ) が生成されます。
(6) 割込みによって生じる処理 ( ソフトウェア ) ：割込み要求クリア (WIF=0)
( クロックカウントなどの任意処理 )
(7) 項目 (3) ∼ (6) を繰り返します。
310
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第 22 章サブクロック発振安定待ちタイマ
22.5 動作
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22.5.3 インターバル動作によるストップモードからのリターン ( クロック割込み )
図 22.5-2
クロックタイマ
カウント
7FFFH
4000H
(2)
0000H
(3) 214（bit13）
(7)
インターバル時間
WCL
(1)
(10)
WIF
(8)
(4)
WIE
(5)
MCUの状態
メイン
RUN
サブ
RUN
(6)
(9)
ストップ
サブ
RUN
ストップ
サブ
RUN
ストップ
サブ
RUN
ストップ
サブ
RUN
ストップ
サブ
RUN
発振安定待ち時間
(1) サブクロック発振安定タイマがソフトウェアによりクリアされます。(WCL に "0" が書き込まれます。)
(2) サブクロック発振安定タイマをサブクロックとともにカウントアップします。
(3) インターバル時間を選択します。( この例では , 0.5 秒：WS[1:0]=10 を選択します )
(4) ソフトウェアによるフラグクリア (WIF=0) およびサブクロック発振安定タイマ割込み許可 (WIE=1) を設定しま
す。
(5) MCU 動作をメイン RUN からサブ RUN に切り換えます。
(6) ストップモードに切り換えます。
(7) インターバル時間を選択時間にします。(0.5 秒 )
(8) 割込み要求フラグ (WIF) が "1" に設定されます。
(9) 割込み要求が許可されると (WIE=1), ストップモードからサブ RUN に戻ります。
(10) ソフトウェアにより割込み要求フラグがクリアされます。(WIF に "0" が書き込まれます。)
(11) 項目 (6) ∼ (10) を繰り返します。
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311
第 22 章サブクロック発振安定待ちタイマ
22.6 設定
MB91460M シリーズ
22.6 設定
表 22.6-1 サブクロック発振安定タイマに必要な設定
設定
設定レジスタ
設定手順＊
22.7.1
インターバル時間の設定
サブクロック発振安定待ちタイマ制御レジスタ (WPCRH)
22.7.4
カウントクリア
＊設定手順の詳細は , 「設定手順」に記載された項を参照してください。
表 22.6-2 サブ発振安定タイマ割込みの許可に必要な項目
設定手順＊
設定
設定レジスタ
サブ発振安定タイマの割込みベクタおよび
フリーランタイマレベルの設定
「第 23 章割込み制御」を参照してください。
22.7.5
サブクロック発振安定待ちタイマ制御レジスタ (WPCRH)
22.7.7
サブ発振安定タイマ割込みの設定
割込み要求のクリア
割込み要求の許可
＊設定手順の詳細は , 「設定手順」に記載された項を参照してください。
312
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第 22 章サブクロック発振安定待ちタイマ
22.7 Q & A
MB91460M シリーズ
22.7 Q & A
22.7.1 インターバル時間 ( 待ち時間 ) の種類と選択方法は ?
インターバル時間には 3 種類あり , インターバル選択ビット (WPCRH:WS[1:0]) を使用して設定します。
カウント周期
インターバル ( 待ち時間 ) の例
インターバル選択ビット (WS[1:0])
FCL-SUB = 32.768kHz
以下のインターバル時間の設定：
210/FCL-SUB
値を "00B" に設定します。
31.25ms
以下のインターバル時間の設定：
213/FCL-SUB
値を "01B" に設定します。
0.25s
以下のインターバル時間の設定：
214/FCL-SUB
値を "10B" に設定します。
0.50s
以下のインターバル時間の設定：
215/FCL-SUB
値を "11B" に設定します。
1.00s
インターバル時間
22.7.2 カウントクロックを選択するには ?
カウントクロックとは , サブクロック ( 原発振 ) のことです。
22.7.3 サブ発振安定タイマをクリアするには ?
サブ発振安定タイマをクリアするには , 以下の方法があります。
• クリアビット (WPCRH:WCL) を設定します。
クリアビット (WCL)
動作
サブ発振安定タイマのクリア
"1" を書き込みます。
• リセットを行います。
初期化リセット (INITX 端子入力 , ウォッチドッグリセット ) で 15 ビットフリーランタイマをクリアします。
＜注意事項＞
動作初期化リセット ( ソフトウェアリセット ) によって , 15 ビットフリーランタイマのカウントが保持さ
れます。
• サブ発振安定タイマのオーバフロー ("FFFFH" の次のカウントアップ ) によって , カウント値が "0000H" にリ
セットされます。
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313
第 22 章サブクロック発振安定待ちタイマ
22.7 Q & A
MB91460M シリーズ
22.7.4 割込み関連レジスタとは ?
サブ発振安定タイマの割込みベクタおよび割込みレベルの設定
以下の表に , 割込みレベルとベクタの関係を示します。
割込みレベルおよび割込みベクタについては , 「第 23 章割込み制御」を参照してください。
割込みベクタ ( デフォルト )
割込みレベル設定ビット (ICR[4:0])
#143
アドレス：0FFDC0H
割込みレベルレジスタ (ICR63)
アドレス：00047FH
割込み要求フラグ (WPCRH:WIF) は自動的にはクリアされないため , ソフトウェアによる割込み処理から
戻る前にクリアしてください。(WIF ビットに "0" を書き込みます。)
22.7.5 割込みの種類は ?
割込みには 1 つの種類があり , インターバル時間 ( サブクロック発振安定待ち ) を使用して生成されます。
22.7.6 割込みを許可するには ?
割込み要求許可および割込み要求フラグ
割込み許可は , 割込み要求許可ビット (WPCRH:WIE) を使用して設定されます。
割込み要求許可ビット (WIE)
割込み禁止
値を "0" に設定します
割込み許可
値を "1" に設定します
割込み要求は , 割込み要求ビット (WPCRH:WIF) を使用してクリアされます。
割込み要求ビット (WIF)
割込み要求クリア
"0" を書き込みます。
22.7.7 サブクロック発振安定タイマのカウントを停止するには ?
タイマ動作許可ビット (WPCRH:WEN) を使用して設定します。「22.7.3 サブ発振安定タイマをクリアするに
は ?」を参照してください。
また , メインクロック動作中に MCU によってサブクロックが停止された場合は , サブクロック発振安定待ち
タイマもカウントを停止します。
314
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第 22 章サブクロック発振安定待ちタイマ
22.8 注意事項
22.8 注意事項
• タイマ割込み要求フラグの要求 (WIF=1), およびソフトウェアによって "0" がフラグに書き込まれる書込みタイ
ミングを同時に設定する場合 , フラグは "1" に設定されます。
• リセットが無効になった後に割込み要求が許可された (WIE=1) 場合 , およびインターバル時間が変更された場
合 , 同時に割込み要求許可フラグ (WIF) とクリアビット (WCL) に "0" を設定してください。
• リードモディファイライト
割込み要求フラグ (WIF) は , 常にリードモディファイライト系命令使用時 "1" として読み出されます。
• 初期化リセット (INIT 入力 , ウォッチドッグリセット ) を設定すると , タイマ割込み要求ビット (WIF), タイ
マ割込み要求許可ビット (WIE), タイマ許可ビット (WEN), およびタイマクリアビット (WCL) が"0"に初期化
されますが , インターバル周期選択ビット (WS[1:0]) は初期化できません。ソフトウェアにより設定される
ようにしてください。
• 初期化リセット (INIT 入力 , ウォッチドッグリセット ) を使用してサブ発振安定タイマ制御レジスタの初期値
を設定できますが , 動作初期化リセット ( ソフトウェアリセット ) では , サブクロック発振安定タイマ制御レ
ジスタの値が初期化される代わりに , 現在の値が保持されます。
• 発振開始直後にはメインクロック発振の発振周期が不安定なため , 発振安定待ち時間の値は見積り値になり
ます。
• 不安定なクロックはデバイス全体に供給される可能性があり , サブクロック停止状態からサブクロックの発振
が開始されるようになっていたり , サブクロック発振が安定するまで待機せずに MCU 動作モードがメイン RUN
からサブ RUN モードに切換えられた場合は , 通常動作が保証されません。サブクロック発振安定タイマなど
を使用して , サブクロック発振安定待ち時間を取得するようにしてください。( メインクロックがクロックソー
スとして選択されている場合は , サブクロックの発振安定待ち時間は取得されないことがあります。)
• 開始直後にはサブクロックの発振周期が不安定なため , 発振安定待ち時間の値は見積り値になります。
• サブクロックの発振が停止しているときはサブクロック発振安定タイマが停止するため , クロック割込み
( インターバル割込み ) も生成されません。クロック割込み ( インターバル割込み ) を使用した処理が実行さ
れる場合は , サブクロック発振を許可してください。( サブクロック発振を停止しないでください。)
• サブクロック発振安定タイマは , サブクロックとともにカウントアップします。これにより , 以下のような場
合にはサブクロック発振が停止するため , タイマはカウントを停止します。
- ストップモードで停止するようサブクロックが設定されており ( サブクロック発振許可ビット = 1), モー
ドがストップモードに切り換えられている場合 , ストップモード時にサブクロック発振安定タイマがカウ
ントを停止します。
- サブクロック発振安定タイマがストップモード時にもカウントを継続するには , サブクロック発振許可
ビットを "0" に設定してから , モードをストップモードに切り換えるようにしてください。
- サブクロックにおいてサブクロックストップビット = 1 の場合 , およびサブクロックが動作中は発振を停
止するよう指定されている場合は , サブクロック動作中にサブクロック発振安定タイマも停止します。
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315
第 22 章サブクロック発振安定待ちタイマ
22.8 注意事項
316
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第 23 章割込み制御
23.1 概要
MB91460M シリーズ
第 23 章
割込み制御
23.1 概要
割込み制御では , 割込みの受信とアービトレーションが管理されます。
図 23.1-1
NMI
ウェイクアップ
優先順位判別回路
割込みレベル/
割込みベクタ
ジェネレータ
NMI 処理
HLDREQ
解除要求
割込み
優先順位
判別回路
割込み要求
(周辺機能、
INT命令、および
遅延割込み)
レベル
HALT
CPUへ
ベクタ番号
23.2 特長
• 機能
• 割込み要求の検出
• 優先順位の決定 ( レベルと番号に基づいて決定 )
• CPU に対する優先順位要素の割込みレベル伝播
• CPU に対する優先順位要素の割込み番号伝播
• 有効な割込み ( ウェイクアップ ) によるストップモードから戻るための (CPU に対する ) 要求
• 割込みレベル
• システム予約
：レベル 0 ∼ 14
• MNI
：レベル 15
• 割込み
：レベル 16 ∼ 31
• 割込み禁止
：レベル 32
( 割込みレベルが上がると , 番号は下がります )
• 割込み要求の数
• NMI
：1
• 周辺機能からの割込み
： 128
• 遅延割込み
：1
• システム予約 (REALOS 用 )
：2
• INT 命令
： 111
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317
第 23 章割込み制御
23.3 構成
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23.3 構成
図 23.3-1 構成図
優先順位判別回路
許可割込み要求
NMI
ウェークアップ
割込み
要求許可
ビット
割込み
要因
ＮＭＩ処理
NMI 処理
割込み
割込み
要求
要求
フラグ
レベル
割込みレベル/
割込み番号
ジェネレータ
割込み優先
順位判別回路
CPUへ
HLDREQ
解除要求
HALT
番号
割込み制御レジスタ
ICR4 to ICR0
00000
設定不可
01111
10000
高い割込み
11110
低い割込み
11111
割込み禁止
図 23.3-2 構成図
RAM
割込み制御（CPU側）
(PS, PC)
CPUの内部
割込みレベルマスクレジスタ
00000
l
01111
システム処理
10000
l
11110
割込み処理
11111
初期レベル
Iフラグ
優先順位付け
割込みレベル [ICRxx: ICR (4～0)]
割込み
制御
回路
SSP
書換え
ILM (4～0)
-0) CPU内のILMレジスタ
0
禁止
1
許可
PS
PC
テーブルベースレジスタ
TBR
割込み番号 (#)
初期値: FFC00
割込み番号 (#) x 4 + TBR
アドレス
318
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ベクタテーブル
（1k バイト）
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第 23 章割込み制御
23.4 レジスタ
MB91460M シリーズ
23.4 レジスタ
23.4.1 ICR: 割込み制御レジスタ
割込み要求の割込みレベルを規定するレジスタ
ICR00
ICR01
ICR02
ICR03
ICR04
ICR05
ICR06
ICR07
ICR08
ICR09
ICR10
ICR11
ICR12
ICR13
ICR14
ICR15
ICR16
ICR17
ICR18
ICR19
ICR20
ICR21
ICR22
#16
#17
#18
#19
#20
#21
#22
#23
#24
#25
#26
#27
#28
#29
#30
#31
#32
#33
#34
#35
#36
#37
#38
#39
#40
#41
#42
#43
#44
#45
#46
#47
#48
#49
#50
#51
#52
#53
#54
#55
#56
#57
#58
#59
#60
#61
CM71-10150-3
外部割込み 0
外部割込み 1
外部割込み 2
外部割込み 3
外部割込み 4
外部割込み 5
外部割込み 6
外部割込み 7
外部割込み 8
外部割込み 9
外部割込み 10
外部割込み 11
外部割込み 12
外部割込み 13
外部割込み 14
外部割込み 15
リロードタイマ 0
リロードタイマ 1
リロードタイマ 2
リロードタイマ 3
予約
予約
予約
リロードタイマ 7
フリーランタイマ 0
フリーランタイマ 1
フリーランタイマ 2
フリーランタイマ 3
予約
予約
予約
予約
CAN 0
CAN 1
予約
予約
予約
予約
LIN-USART 0 RX
LIN-USART 0 TX
LIN-USART 1 RX
LIN-USART 1 TX
LIN-USART 2 RX
LIN-USART 2 TX
LIN-USART 3 RX
LIN-USART 3 TX
Address: 0440H
(Access: Byte)
Address: 0441H
(Access: Byte)
Address: 0442H
(Access: Byte)
Address: 0443H
(Access: Byte)
Address: 0444H
(Access: Byte)
Address: 0445H
(Access: Byte)
Address: 0446H
(Access: Byte)
Address: 0447H
(Access: Byte)
Address: 0448H
(Access: Byte)
Address: 0449H
(Access: Byte)
Address: 044AH
(Access: Byte)
Address: 044BH
(Access: Byte)
Address: 044CH
(Access: Byte)
Address: 044DH
(Access: Byte)
Address: 044EH
(Access: Byte)
Address: 044FH
(Access: Byte)
Address: 0450H
(Access: Byte)
Address: 0451H
(Access: Byte)
Address: 0452H
(Access: Byte)
Address: 0453H
(Access: Byte)
Address: 0454H
(Access: Byte)
Address: 0455H
(Access: Byte)
Address: 0456H
(Access: Byte)
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319
第 23 章割込み制御
23.4 レジスタ
ICR23
ICR24
ICR25
ICR26
ICR27
ICR28
ICR29
ICR30
ICR31
ICR32
ICR33
ICR34
ICR35
ICR36
ICR37
ICR38
ICR39
ICR40
ICR41
ICR42
ICR43
ICR44
ICR45
ICR46
ICR47
320
MB91460M シリーズ
#62
#63
#64
#65
#66
#67
#68
#69
#70
#71
#72
#73
#74
システム予約
遅延割込み
システム予約 (*1)
システム予約 (*1)
LIN-USART (FIFO) 4 RX
LIN-USART (FIFO) 4 TX
LIN-USART (FIFO) 5 RX
LIN-USART (FIFO) 5 TX
LIN-USART (FIFO) 6 RX
LIN-USART (FIFO) 6 TX
LIN-USART (FIFO) 7 RX
LIN-USART (FIFO) 7 TX
#75
#76
#77
#78
I2C 1 / I2C 3
LIN-USART 8 RX
LIN-USART 8 TX
#79
#80
#81
#82
#83
#84
#85
#86
#87
#88
#89
I2C 5 / I2C 7
予約
予約
FIFO buffer
予約
予約
予約
予約
予約
MediaLB
#90
I2S ODD
#91
I2S error
インプトキャプチャ 0
インプトキャプチャ 1
インプトキャプチャ 2
インプトキャプチャ 3
予約
予約
予約
予約
アウトプットコンペア 0
アウトプットコンペア 1
アウトプットコンペア 2
予約
予約
予約
予約
予約
予約
予約
予約
予約
#92
#93
#94
#95
#96
#97
#98
#99
#100
#101
#102
#103
#104
#105
#106
#107
#108
#109
#110
#111
I2C 0 / I2C 2
I2C 4 / I2C 6
I2S EVEN
Address: 0457H (*2)
(Access: Byte)
Address: 0458H
(Access: Byte)
Address: 0459H
(Access: Byte)
Address: 045AH
(Access: Byte)
Address: 045BH
(Access: Byte)
Address: 045CH
(Access: Byte)
Address: 045DH
(Access: Byte)
Address: 045EH
(Access: Byte)
Address: 045FH
(Access: Byte)
Address: 0460H
(Access: Byte)
Address: 0461H
(Access: Byte)
Address: 0462H
(Access: Byte)
Address: 0463H
(Access: Byte)
Address: 0464H
(Access: Byte)
Address: 0465H
(Access: Byte)
Address: 0466H
(Access: Byte)
Address: 0467H
(Access: Byte)
Address: 0468H
(Access: Byte)
Address: 0469H
(Access: Byte)
Address: 046AH
(Access: Byte)
Address: 046BH
(Access: Byte)
Address: 046CH
(Access: Byte)
Address: 046DH
(Access: Byte)
Address: 046EH
(Access: Byte)
Address: 046FH *2
(Access: Byte)
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第 23 章割込み制御
23.4 レジスタ
MB91460M シリーズ
ICR48
ICR49
ICR50
ICR51
ICR52
ICR53
ICR54
ICR55
ICR56
ICR57
ICR58
ICR59
ICR60
ICR61
ICR62
ICR63
#112
#113
#114
#115
#116
#117
#118
#119
#120
#121
#122
#123
#124
#125
#126
#127
#128
#129
#130
#131
#132
#133
#134
#135
#136
#137
#138
#139
#140
#141
#142
#143
プログラマブルパルスジェネレータ 0
プログラマブルパルスジェネレータ 1
プログラマブルパルスジェネレータ 2
プログラマブルパルスジェネレータ 3
プログラマブルパルスジェネレータ 4
プログラマブルパルスジェネレータ 5
プログラマブルパルスジェネレータ 6
プログラマブルパルスジェネレータ 7
予約
予約
予約
予約
予約
予約
予約
予約
予約
予約
予約
予約
リアルタイムクロック (RTC)
サブクロックキャリブレーション
ユニット
A/D コンバータ 0
予約
予約
予約
低電圧検出
予約
タイムベースタイマ Overflow
PLL クロックギア
DMA コントローラ
メイン / サブ発振安定待ちタイマ
Address: 0470H
(Access: Byte)
Address: 0471H
(Access: Byte)
Address: 0472H
(Access: Byte)
Address: 0473H
(Access: Byte)
Address: 0474H
(Access: Byte)
Address: 0475H
(Access: Byte)
Address: 0476H
(Access: Byte)
Address: 0477H
(Access: Byte)
Address: 0478H
(Access: Byte)
Address: 0479H
(Access: Byte)
Address: 047AH
(Access: Byte)
Address: 047BH
(Access: Byte)
Address: 047CH
(Access: Byte)
Address: 047DH
(Access: Byte)
Address: 047EH
(Access: Byte)
Address: 047FH
(Access: Byte)
(*1): REALOS により使用。
(*2): ICR23 と ICR47 は , REALOS 共有ビット ( アドレス : 0X0C03 : IOS[0]) を設定することにより相互交換可能
です。
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321
第 23 章割込み制御
23.4 レジスタ
MB91460M シリーズ
ICR ( 割込み制御レジスタ ) は割込みコントローラ内のレジスタであり , 割込みの各要求に対する割込みレベルを
設定します。ICR は , 割込み要求入力に対応しています。また , ICR は I/O 空間にマップされます。
• ICR00 ∼ ICR63
bit
7
6
5
4
3
2
1
0
−
−
RX/WX
−
−
RX/WX
−
−
RX/WX
ICR4
1
R/WX
ICR3
1
R/W
ICR2
1
R/W
ICR1
1
R/W
ICR0
1
R/W
初期値
属性
( 属性については , 「ビット属性シンボルの意味」を参照してください。)
[bit7 ∼ bit5] − : 未定義ビット
書込みによる動作への影響はありません。読出し値は不定です。
[bit4 ∼ bit0] ICR4 ∼ ICR0 ( 割込みレベル設定ビット )
ICR4 ∼ ICR0
割込みレベル
意味
00000B ∼ 01110B
0 ∼ 14
システム予約 ( 設定不可 )
01111B
15
NMI
10000B
16
最高レベル
10001B
17
(高)
10010B
18
10011B
19
10100B
20
10101B
21
10110B
22
10111B
23
11000B
24
11001B
25
11010B
26
11011B
27
11100B
28
11101B
29
(低)
11110B
30
最低レベル
11111B
31
割込み禁止
• 割込みレベル設定ビットで , 対応する割込み要求の割込みレベルを指定します。
• 割込み制御レジスタに設定した割込みレベルが CPU の ILM レジスタに設定されているレベルマスク値以
上の場合は , CPU 側で割込み要求がマスクされます。
322
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第 23 章割込み制御
23.4 レジスタ
MB91460M シリーズ
23.4.2 割込みベクタ
0FFC00H ( 初期値 ) に対して設定されている TBR レジスタのベクタ番号 (#) に対応する割込みベクタです。
#00
: アドレス
0FFFBCH
#01
: アドレス
0FFFB8H
~
~
~
#07
0FFFE0H
: アドレス
~
~
~
#63
0FFF00H
: アドレス
~
~
~
#143
0FFDC0H
: アドレス
32 ビット
• 対応するベクタに対する各割込み処理ルーチンのアドレスを設定します。
• ベクタのアドレス = TBR ( テーブルベクタレジスタ ) ＋ {3FCH − 4 ×ベクタ番号 (#) }
• システムで使用される EIT (#0 ∼ #14)
割込み番号
割込みレベル ( 固定 )
#0
0
リセットベクタ
#1
1
モードベクタ
#2 ∼ #4
−
システム予約
#5
5
CPU スーパバイザモード
#6
6
メモリ保護例外
#7
7
コプロセッサ不在トラップ
#8
8
コプロセッサエラートラップ
#9
9
INTE 命令
#10
10
命令ブレーク例外
#11
11
オペランドブレークトラップ
#12
12
ステップトレーストラップ
#13
13
NMI 要求 (TOOL)
#14
14
未定義命令例外
#15
15
NMI 要求
CM71-10150-3
要因
FUJITSU MICROELECTRONICS LIMITED
323
第 23 章割込み制御
23.5 動作
MB91460M シリーズ
23.5 動作
以下のセクションでは , 割込み制御の優先順位決定動作について説明します。
図 23.5-1
割込み処理のフロー
割込み要因の生成
割込み要求フラグが"1"に設定されます。
NO
CPU処理
NO
割込みレベル割込みマスクレベル
よりも高いですか？
(ICR) < (ILM)
割込み要求が許可されていますか？
YES
YES
優先順位の決定
割込み制御回路
割込みレベル = 31
割込み番号 = 不定
割込み要求が割込み制御回路に
送信されます。
対応する割込みが
禁止されていないですか？
(ICR) < 31?
NO
割込みは許可されていますか？
Iフラグ = 1
YES
実行された命令が終了するまで待機します。
YES
割込み要求のうち最低レベルの
割込みはどれですか？
最低割込み
最低レベルの割込み要求のうち
最低の番号（#）を持つ割込み
はどれですか？
割込みへの遷移処理
- システムスタックへの保存（PSおよびPC）
- 割込みレベルをILMに設定
- システムスタック許可
- 割込みルーチンへの分岐
(PC<=割込みベクタ)
最低の番号の
割込み
割込みレベルと割込み番号が
CPUに送信されます。
■ 優先順位の決定
• 割込み制御回路では , 同時に発生している割込み要因の中で最も優先順位の高い要因が選択され , その要因
の割込みレベル (ICR) と割込み番号 (#) が CPU に出力されます。
• 以下の条件は , 割込みの優先順位レベルの基準です。
• "31" ではない割込みレベル値 ("31" は " 割込み禁止 ")
• 最小割込みレベルを持つ要因
• 上記のうち , 最小の割込み番号を持つ要因
• 上記の基準に該当するレベルがない場合は , 割込みレベル "31" (11111B) が CPU に送信されます。この場合 ,
割込み番号は不定です。
324
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 23 章割込み制御
23.6 設定
MB91460M シリーズ
23.6 設定
表 23.6-1 割込みを使用する場合に必要な設定
設定
設定レジスタ
設定手順＊
23.7.1
割込みレベルの設定
割込み制御レジスタ (ICR00 ∼ ICR63)
割込み要求フラグのクリア
各周辺機能の章を参照
―
割込み要求の許可
各周辺機能の章を参照
―
I フラグの設定
CCR レジスタ
23.7.4
＊設定手順の詳細は , 「設定手順」に記載された項を参照してください。
表 23.6-2 割込み処理内での設定が必要な設定
設定
設定レジスタ
割込み要求フラグのクリア
各周辺機能の章を参照
―
＊設定手順の詳細は , 「設定手順」に記載された項を参照してください。
23.7 Q & A
23.7.1 割込みレベルを設定するには ?
割込み制御レジスタ (ICR00 ∼ ICR63) に従って設定します。
該当する割込みの制御レジスタの設定を行う前に割込みレベルを設定する必要があります。
割込み制御レジスタ (ICR00 ∼ ICR63)
最高レベルの指定
"16" に設定します。
レベルの設定
任意のレベルを設定します ("16" ∼ "30") 。
最低レベルの指定
"30" に設定します。
割込みを使用しない場合
"31" に設定します ( 割込み禁止 ) 。
• 割込み制御レジスタのビット (ICR4) は "1" に固定されているため , レジスタに "0" ∼ "15" を設定することは
できません。
23.7.2 割込みを許可するには ?
割込みを許可するには , 以下の 3 つの設定をすべて行う必要があります。
• 割込み制御レジスタ (ICR00 ∼ ICR63) 内の該当するレジスタに対して "16" ∼ "30" の値を設定します。
• 該当する周辺機能の割込み要求許可ビットを "1" ( 許可 ) に設定します ( 対応する周辺機能に関する章を
参照してください ) 。
• 割込み許可フラグ (I) を "1" に設定します。
CM71-10150-3
FUJITSU MICROELECTRONICS LIMITED
325
第 23 章割込み制御
23.8 注意事項
MB91460M シリーズ
23.7.3 割込みを禁止するには ?
割込みを禁止するには , 以下の 3 つの設定のうちのいずれかを行う必要があります。
• 割込み制御レジスタ (ICR00 ∼ ICR63) 内の該当するレジスタに対して値 31 を設定します。
• 該当する周辺機能の割込み要求許可ビットを "0" ( 禁止 ) に設定します。
• 割込み許可フラグ (I) を "0" に設定します ( すべての割込みを禁止 ) 。
23.7.4 I フラグを設定するには ?
C 言語で , 以下の処理を行います。
__EI(); を書き込み , I フラグを "1" ( 割込み許可 ) に設定します。
__DI(); を書き込み , I フラグを "0" ( 割込み禁止 ) に設定します。
下線 2 つ
23.8 注意事項
割込み要求フラグは , 自動的にクリアされません。割込み処理でクリアする必要があります。
( このフラグは , 割込み要求フラグのビットに "0" を書き込むとクリアされます。ただし , 周辺機能のタイプに
応じていくつかの例外があります。各周辺機能の章を参照してください。)
326
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 24 章外部割込み
24.1 概要
MB91460M シリーズ
第 24 章
外部割込み
24.1 概要
外部割込みは , 外部割込み入力端子への信号入力を検出し , 割込み要求を生成するものです。
図 24.1-1
エッジ
検出
回路
端子
割込み要求
24.2 特長
• 個数：16 (INT による入力 -- 16 チャネル：INT0 ∼ INT15)
• 割込みレベル：4 レベル
• "L" レベル
• "H" レベル
• 立上りエッジ
• 立下りエッジ
24.3 構成
図 24.3-1 構成図
外部割込み0～7
検出レベル設定
外部割込み要求の許可フラグ
LB0,
LB1,
LB2,
LB3,
LB4,
LB5,
LB6,
LB7,
INT0/P24.0
INT1/P24.1
INT2/P24.2
INT3/P24.3
INT4/SDA2/P24.4
INT5/SCL2/P24.5
INT6/SDA3/P24.6
INT7/SCL3/P24.7
LA0
LA1
LA2
LA3
LA4
LA5
LA6
LA7
ELVR0 : bit1, bit0,
ELVR0 : bit3, bit2,
ELVR0 : bit5, bit4,
ELVR0 : bit7, bit6,
ELVR0 : bit9, bit8,
ELVR0 : bit11, bit10,
ELVR0 : bit13, bit12,
ELVR0 : bit15, bit14,
0
0
Lレベルで検出
0
1
1
0
Hレベルで検出
立上りエッジで検出
1
1
立下りエッジで検出
外部割込み要求フラグ
端子
ER0,
ER1,
ER2,
ER3,
ER4,
ER5,
ER6,
ER7
EIRR0: bitn0
EIRR0: bitn1
EIRR0: bitn2
EIRR0: bitn3
EIRR0: bitn4
EIRR0: bitn5
EIRR0: bitn6
EIRR0: bitn7
0
1
割込み要求なし
EN0,
EN1,
EN2,
EN3,
EN4,
EN5,
EN6,
EN7
ENIR0 : bit0
ENIR0 : bit1
ENIR0 : bit2
ENIR0 : bit3
ENIR0 : bit4
ENIR0 : bit5
ENIR0 : bit6
ENIR0 : bit7
0
割込み禁止
割込み許可
1
0
割込み要求
(#16, #17, #18, #19,
#20, #21, #22, #23)
エッジ検出回路
1
割込み要求あり
0を書込み：フラグのクリア
(ほかの周辺機能マクロの入力)
ポートの読出し
1
(ほかの周辺機能マクロの出力)
ポートデータレジスタから
0
レジスタ番号
CM71-10150-3
SDA2
SCL2
SDA3
SCL3
PFR24: bit4
PFR24: bit5
PFR24: bit6
PFR24: bit7
0
1
汎用ポート
周辺
P24.0
P24.1
P24.2
P24.3
P24.4
P24.5
P24.6
P24.7
0
1
DDR24: bit0
DDR24: bit1
DDR24: bit2
DDR24: bit3
DDR24: bit4
DDR24: bit5
DDR24: bit6
DDR24: bit7
入力のみ
出力の許可
外部
割込み
外部割込み
要求レベル
設定ビット
0
1
LB0, LA0
LB1, LA1
LB2, LA2
LB3, LA3
LB4, LA4
LB5, LA5
LB6, LA6
LB7, LA7
2
3
4
5
6
7
外部割込み外部割込み
要求ビット要求許可
ER0
ER1
ER2
ER3
ER4
ER5
ER6
ER7
EN0
EN1
EN2
EN3
EN4
EN5
EN6
EN7
FUJITSU MICROELECTRONICS LIMITED
割込み
番号
#16
#17
#18
#19
#20
#21
#22
#23
データ
方向ビット
P24.0
P24.1
P24.2
P24.3
P24.4
P24.5
P24.6
P24.7
ポート
機能
--------SDA2
SCL2
SDA3
SCL3
端子
INT0
INT1
INT2
INT3
INT4
INT5
INT6
INT7
327
第 24 章外部割込み
24.3 構成
MB91460M シリーズ
図 24.3-2 構成図
外部割込み8～15
検出レベル設定
LB8,
LB9,
LB10,
LB11,
LB12,
LB13,
LB14,
LB15,
INT8/RX0/P23.0
INT9/RX1/P23.2
INT10/RX2/P23.4
INT11/RX3/P23.6
INT12/RX4/P22.0
INT13/RX5/P22.2
INT14/SDA0/P22.4
INT15/SDA1/P22.6
LA8
LA9
LA10
LA11
LA12
LA13
LA14
LA15
外部割込み要求の許可フラグ
ELVR1 : bit1,bit0,
ELVR1 : bit3,bit2,
ELVR1 : bit5,bit4,
ELVR1 : bit7,bit6,
ELVR1 : bit9,bit8,
ELVR1 : bit11,bit10,
ELVR1 : bit13,bit12,
ELVR1 : bit15,bit14
0
0
Lレベルで検出
0
1
1
0
Hレベルで検出
立上りエッジで検出
1
1
立下りエッジで検出
外部割込み要求フラグ
ER0,
ER1,
ER2,
ER3,
ER4,
ER5,
ER6,
ER7
端子
エッジ検出回路
EIRR1: bitn0
EIRR1: bitn1
EIRR1: bitn2
EIRR1: bitn3
EIRR1: bitn4
EIRR1: bitn5
EIRR1: bitn6
EIRR1: bitn7
EN0,
EN1,
EN2,
EN3,
EN4,
EN5,
EN6,
EN7
ENIR1 : bit0
ENIR1 : bit1
ENIR1 : bit2
ENIR1 : bit3
ENIR1 : bit4
ENIR1 : bit5
ENIR1 : bit6
ENIR1 : bit7
0
割込み禁止
1
割込み許可
割込み要求
(#24, #25, #26, #27
#28, #29, #30, #31)
0
割込み要求なし
1
割込み要求あり
0を書込み：フラグのクリア
(ほかの周辺機能マクロの入力)
ポートの読出し
1
(ほかの周辺機能マクロの出力)
ポートデータレジスタから
0
RX0
RX1
RX2
RX3
RX4
RX5
SDA0
SDA1
0
1
PFR23: bit0
PFR23: bit2
PFR23: bit4
PFR23: bit6
PFR22: bit0
PFR22: bit2
PFR22: bit4
PFR22: bit6
汎用ポート
周辺
レジスタ番号
P23.0
P23.2
P23.4
P23.6
P22.0
P22.2
P22.4
P22.6
0
1
DDR23: bit0
DDR23: bit2
DDR23: bit4
DDR23: bit6
DDR22: bit0
DDR22: bit2
DDR22: bit4
DDR22: bit6
入力のみ
出力の許可
外部
割込み
外部割込み
要求レベル
設定ビット
8
9
LB8, LA8
LB9, LA9
LB10, LA10
LB11, LA11
LB12, LA12
LB13, LA13
LB14, LA14
LB15, LA15
10
11
12
13
14
15
外部割込み外部割込み
要求ビット要求許可
ER8
ER9
ER10
ER11
ER12
ER13
ER14
ER15
EN8
EN9
EN10
EN11
EN12
EN13
EN14
EN15
割込み
番号
データ
方向ビット
ポート
機能
#24
#25
#26
#27
#28
#29
#30
#31
P23.0
P23.2
P23.4
P23.6
P22.0
P22.2
P22.4
P22.6
RX0
RX1
RX2
RX3
RX4
RX5
SDA0
SDA1
端子
INT8
INT9
INT10
INT11
INT12
INT13
INT14
INT15
図 24.3-3 レジスタ一覧
外部割込み（0～7）
アドレス
000030H
bit 7
EN7
6
EN6
5
EN5
4
EN4
3
EN3
2
EN2
1
EN1
0
EN0 EIRR0 (外部割込み要因レジスタ0)
000031H
EN7
EN6
EN5
EN4
EN3
EN2
EN1
EN0 ENIR0 (外部割込み要求許可レジスタ0)
000032H
bit 15
LB7
14
LA7
13
LB6
12
LA6
11
LB5
10
LA5
9
LB4
8
LA4
000D58H
6
5
4
3
2
1
0
bit 7
P24.7 P24.6 P24.5 P24.4 P24.3 P24.2 P24.1 P24.0 DDR24 (データ方向レジスタ)
000D98H
P24.7 P24.6 P24.5 P24.4 P24.3 P24.2 P24.1 P24.0 PFR24 (ポート機能レジスタ)
7
LB3
6
LA3
5
LB2
4
LA2
3
LB1
000440H
---
---
---
ICR4
ICR3
ICR2
ICR1
ICR0 ICR00 (割込みレベルレジスタ #16/#17)
000441H
---
---
---
ICR4
ICR3
ICR2
ICR1
ICR0 ICR01 (割込みレベルレジスタ #18/#19)
000442H
---
---
---
ICR4
ICR3
ICR2
ICR1
ICR0 ICR02 (割込みレベルレジスタ #20/#21)
000443H
---
---
---
ICR4
ICR3
ICR2
ICR1
ICR0 ICR03 (割込みレベルレジスタ #22/#23)
2
LA1
1
LB0
0
LA0
ELVR0
(外部割込み要求
レベルレジスタ0)
0FFFBCH
32ビット
(割込みベクタ #16)
0FFFB8H
32ビット
(割込みベクタ #17)
0FFFB4H
32ビット
(割込みベクタ #18)
0FFFB0H
32ビット
(割込みベクタ #19)
0FFFACH
32ビット
(割込みベクタ #20)
0FFFA8H
32ビット
(割込みベクタ #21)
0FFFA4H
32ビット
(割込みベクタ #22)
0FFFA0H
32ビット
(割込みベクタ #23)
ICR レジスタと割込みベクタについては「割込み制御」の章を参照してください。
328
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 24 章外部割込み
24.3 構成
MB91460M シリーズ
図 24.3-4 レジスタ一覧
外部割込み（8～15）
アドレス
000034H
bit 7
EN7
6
EN6
5
EN5
4
EN4
3
EN3
2
EN2
1
EN1
0
EN0
EIRR1 (外部割込み要因レジスタ1)
000035H
EN7
EN6
EN5
EN4
EN3
EN2
EN1
EN0
ENIR1 (外部割込み要求許可レジスタ1)
アドレス
000036H
bit 15
LB7
14
LA7
13
LB6
12
LA6
11
LB5
10
LA5
9
LB4
8
LA4
アドレス
000D56H
bit 7
---
6
P22.6
5
---
4
P22.4
3
---
2
P22.2
1
---
0
P22.0 DDR22 (データ方向レジスタ)
000D96H
---
P22.6
---
P22.4
---
P22.2
---
P22.0 PFR22 (ポート機能レジスタ)
000D57H
---
P23.6
---
P23.4
---
P23.2
---
P23.0 DDR23 (データ方向レジスタ)
000D97H
---
P23.6
---
P23.4
---
P23.2
---
P23.0 PFR23 (ポート機能レジスタ)
000444H
---
---
---
ICR4
ICR3
ICR2
ICR1
ICR0 ICR04 (割込みレベルレジスタ #24/#25)
000445H
---
---
---
ICR4
ICR3
ICR2
ICR1
ICR0 ICR05 (割込みレベルレジスタ #26/#27)
000446H
---
---
---
ICR4
ICR3
ICR2
ICR1
ICR0 ICR06 (割込みレベルレジスタ #28/#29)
000447H
---
---
---
ICR4
ICR3
ICR2
ICR1
ICR0 ICR07 (割込みレベルレジスタ #30/#31)
7
LB3
6
LA3
5
LB2
4
LA2
3
LB1
2
LA1
1
LB0
0
LA0
ELVR1
(外部割込み要求
レベルレジスタ1)
アドレス
0FFF9CH
32ビット
(割込みベクタ #24)
0FFF98H
32ビット
(割込みベクタ #25)
0FFF94H
32ビット
(割込みベクタ #26)
0FFF90H
32ビット
(割込みベクタ #27)
0FFF8CH
32ビット
(割込みベクタ #28)
0FFF88H
32ビット
(割込みベクタ #29)
0FFF84H
32ビット
(割込みベクタ#30)
0FFF80H
32ビット
(割込みベクタ #31)
＜注意事項＞
ICR レジスタおよび割込みベクタについては , 「第 23 章割込み制御」を参照してください。
CM71-10150-3
FUJITSU MICROELECTRONICS LIMITED
329
第 24 章外部割込み
24.4 レジスタ
MB91460M シリーズ
24.4 レジスタ
24.4.1 ELVR：外部割込み要求レベルレジスタ
外部割込みの要求検出を選択するレジスタ。
• ELVR0 (INT0 ∼ INT7) ：アドレス 000032H ( アクセス：ハーフワード , ワード )
bit 15
bit
14
13
12
11
10
9
8
LB7
LA7
LB6
LA6
LB5
LA5
LB4
LA4
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
7
6
5
4
3
2
1
0
LB3
LA3
LB2
LA2
LB1
LA1
LB0
LA0
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
初期値
属性
初期値
属性
( 属性については , 「ビット属性シンボルの意味」を参照してください。)
• ELVR1 (INT8 ∼ INT15) ：アドレス 000036H ( アクセス：ハーフワード , ワード )
bit 15
bit
14
13
12
11
10
9
8
LB15
LA15
LB14
LA14
LB13
LA13
LB12
LA12
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
7
6
5
4
3
2
1
0
LB11
LA11
LB10
LA10
LB9
LA9
LB8
LA8
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
初期値
属性
初期値
属性
( 属性については , 「ビット属性シンボルの意味」を参照してください。)
割込み要求レベルビット (LBn, LAn) は , 要求検出を選択するレジスタです。
外部割込み INTn ごとに 2 ビット (LBn, LAn) が割り当てられています。
LBn*
LAn*
0
0
"L" レベルを検出し , 割込み要求を生成します。
0
1
"H" レベルを検出し , 割込み要求を生成します。
1
0
立上りを検出し , 割込み要求を生成します。
1
1
立下りを検出し , 割込み要求を生成します。
意味
要求入力がレベル (LAn, LBn =00 または 01) であり , INTn 端子入力がその有効なレベルである場合には , 外部
割込み要求ビット (ERn) が "0" に設定されていても , 対応するビット (ERn) が "1" にリセットされます。
* : n=0 ∼ 15
330
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 24 章外部割込み
24.4 レジスタ
MB91460M シリーズ
24.4.2 EIRR：外部割込み要因レジスタ
外部割込み要因のステータスビット。
• EIRR0 (INT0 ∼ INT7) ：アドレス 000030H ( アクセス：バイト , ハーフワード , ワード )
bit
7
6
5
4
3
2
1
0
ER7
ER6
ER5
ER4
ER3
ER2
ER1
ER0
0
0
0
0
0
0
0
0
R(RM1),W R(RM1),W R(RM1),W R(RM1),W R(RM1),W R(RM1),W R(RM1),W R(RM1),W
初期値
属性
( 属性については , 「ビット属性シンボルの意味」を参照してください。)
• EIRR1 (INT8 ∼ INT15) ：アドレス 000034H ( アクセス：バイト , ハーフワード , ワード )
bit
7
6
5
4
3
2
1
0
ER15
ER14
ER13
ER12
ER11
ER10
ER9
ER8
0
0
0
0
0
0
0
0
R(RM1),W R(RM1),W R(RM1),W R(RM1),W R(RM1),W R(RM1),W R(RM1),W R(RM1),W
初期値
属性
( 属性については , 「ビット属性シンボルの意味」を参照してください。)
外部割込み要求ビット (ERn) は , 対応する外部割込み要求を示すものです。
意味
ERn*
読出し値
書込み値
0
外部割込み要求なし
外部割込み要因ビットをクリアします。
1
外部割込み要求あり
動作に影響を与えません。
* n=0 ∼ 15
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331
第 24 章外部割込み
24.4 レジスタ
MB91460M シリーズ
24.4.3 ENIR：外部割込み要求許可レジスタ
外部割込み要求の許可ビット。
• ENIR0 (INT0 ∼ INT7) ：アドレス 000031H ( アクセス：バイト , ハーフワード , ワード )
bit
7
6
5
4
3
2
1
0
EN7
EN6
EN5
EN4
EN3
EN2
EN1
EN0
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
初期値
属性
( 属性については , 「ビット属性シンボルの意味」を参照してください。)
• ENIR1 (INT8 ∼ INT15) ：アドレス 000035H ( アクセス：バイト , ハーフワード , ワード )
bit
7
6
5
4
3
2
1
0
EN15
EN14
EN13
EN12
EN11
EN10
EN9
EN8
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
0
R/W
初期値
属性
( 属性については , 「ビット属性シンボルの意味」を参照してください。)
外部割込み要求許可ビット (ENn) は , 対応する外部割込み要求を許可するものです。
ENn*
意味
0
外部割込み要求出力禁止
1
外部割込み要求出力許可
* n=0 ∼ 15
332
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第 24 章外部割込み
24.5 動作説明
MB91460M シリーズ
24.5 動作説明
レベル検出
(2)
(1)
INT (“H”)
(“L”)
(1)
(2)
(3)
有効なエッジ
ソフトウェアによるクリア
(4)
割込み要求 (ER)
(5)
エッジ検出
周辺クロック
(CLKP)
(2)
INT (立上り)
(立下り)
エッジの前後以上のレベルを保持
する必要があります。 (2 × CLKP)
(1)
(1)
(2)
有効なエッジ
(3)
割込み要求 (ER)
(4)
ソフトウェアによるクリア
(5)
(1) 外部割込み信号 (INT) の入力
(2) 割込み信号 ( レベル / エッジ ) の検出
(3) 有効なエッジ信号 (2 × CLKP 以上が必要 )
(4) 割込み要求の生成
(5) ソフトウェアによる割込み要求のクリア
備考：エッジ検出を許可してストップモードから再開するときには , INT 信号要求の最低パルス幅 (>50ns) が
満たされている必要があります。
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333
第 24 章外部割込み
24.6 設定
MB91460M シリーズ
24.6 設定
表 24.6-1 外部割込みを使用するために必要な設定
設定
設定レジスタ
設定手順
検出レベルの設定
外部割込み要求レベル設定レジスタ
(ELVR0, ELVR1)
24.7.1 項
INT 端子を入力に設定
データ方向レジスタ (DDR22, DDR23, DDR24)
ポート機能レジスタ (PFR22, PFR23, PFR24)
24.7.2 項
外部割込み
外部より入力
→ 信号を INT0 ∼ INT15 端子に入力します。
( 注意 ) 設定手順の詳細は , 「設定手順」に記載された項を参照してください。
24.7 Q & A
24.7.1 検出レベルの種類および設定手順とは ?
検出レベルには次の 4 種類があります。"L" レベル , "H" レベル , 立上り , および立下りです。
検出レベルビット (ELVR0. LBx, LAx) x = 0 ∼ 7, および (ELVR1. LBx, LAx) x = 8 ∼ 15 で行います。
334
動作モード
検出レベルビット (LBn, LAn) n = 0 ∼ 15
"L" レベル検出として使用
"00B" に設定します。
"H" レベル検出として使用
"01B" に設定します。
立上り検出として使用
"10B" に設定します。
立下り検出として使用
"11B" に設定します。
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第 24 章外部割込み
24.7 Q & A
MB91460M シリーズ
24.7.2 INT 端子を入力に設定するには ?
データ方向レジスタ (DDR22, DDR23, DDR24) を使用します。
ポート機能レジスタ (PFR22, PFR23, PFR24) を使用します。
動作説明
データ方向ビット
設定
ポート機能ビット
設定
INT0 端子入力を使用するには
DDR24:P24.0
"0" に設定します。
PFR24:P24.0
"1" に設定します。
INT1 端子入力を使用するには
DDR24:P24.1
"0" に設定します。
PFR24:P24.1
"1" に設定します。
INT2 端子入力を使用するには
DDR24:P24.2
"0" に設定します。
PFR24:P24.2
"1" に設定します。
INT3 端子入力を使用するには
DDR24:P24.3
"0" に設定します。
PFR24:P24.3
"1" に設定します。
INT4 端子入力を使用するには
DDR24:P24.4
"0" に設定します。
PFR24:P24.4
"1" に設定します。
INT5 端子入力を使用するには
DDR24:P24.5
"0" に設定します。
PFR24:P24.5
"1" に設定します。
INT6 端子入力を使用するには
DDR24:P24.6
"0" に設定します。
PFR24:P24.6
"1" に設定します。
INT7 端子入力を使用するには
DDR24:P24.7
"0" に設定します。
PFR24:P24.7
"1" に設定します。
INT8 端子入力を使用するには
DDR23:P23.0
"0" に設定します。
PFR23:P23.0
"1" に設定します。
INT9 端子入力を使用するには
DDR23:P23.2
"0" に設定します。
PFR23:P23.2
"1" に設定します。
INT10 端子入力を使用するには
DDR23:P23.4
"0" に設定します。
PFR23:P23.4
"1" に設定します。
INT11 端子入力を使用するには
DDR23:P23.6
"0" に設定します。
PFR23:P23.6
"1" に設定します。
INT12 端子入力を使用するには
DDR22:P22.0
"0" に設定します。
PFR22:P22.0
"1" に設定します。
INT13 端子入力を使用するには
DDR22:P22.2
"0" に設定します。
PFR22:P22.2
"1" に設定します。
INT14 端子入力を使用するには
DDR22:P22.4
"0" に設定します。
PFR22:P22.4
"1" に設定します。
INT15 端子入力を使用するには
DDR22:P22.6
"0" に設定します。
PFR22:P22.6
"1" に設定します。
備考：DDR=0 および PFR=0 ( 汎用ポート入力モード ) の設定でも外部割込みを使用できますが , HiZ でストップ
モードを設定すると , 入力回線が禁止されます。
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335
第 24 章外部割込み
24.7 Q & A
MB91460M シリーズ
24.7.3 割込み関連レジスタは ?
外部割込みの割込みベクタ , および割込みレベルの設定
外部割込み番号 , 割込みレベル , およびベクタの三者間の関係は , 以下の表のとおりです。
割込みレベルおよび割込みベクタについては , 「第 23 章割込み制御」を参照して
ください。
割込みベクタ ( デフォルト )
INT0
#16
アドレス：0FFFBCH
INT1
#17
アドレス：0FFFB8H
INT2
#18
アドレス：0FFFB4H
INT3
#19
アドレス：0FFFB0H
INT4
#20
アドレス：0FFFACH
INT5
#21
アドレス：0FFFA8H
INT6
#22
アドレス：0FFFA4H
INT7
#23
アドレス：0FFFA0H
INT8
#24
アドレス：0FFF9CH
INT9
#25
アドレス：0FFF98H
INT10
#26
アドレス：0FFF94H
INT11
#27
アドレス：0FFF90H
INT12
#28
アドレス：0FFF8CH
INT13
#29
アドレス：0FFF88H
INT14
#30
アドレス：0FFF84H
INT15
#31
アドレス：0FFF80H
割込みレベル設定ビット (ICR[4:0])
割込みレベルレジスタ (ICR00)
アドレス：000440H
割込みレベルレジスタ (ICR01)
アドレス：000441H
割込みレベルレジスタ (ICR02)
アドレス：000442H
割込みレベルレジスタ (ICR03)
アドレス：000443H
割込みレベルレジスタ (ICR04)
アドレス：000444H
割込みレベルレジスタ (ICR05)
アドレス：000445H
割込みレベルレジスタ (ICR06)
アドレス：000446H
割込みレベルレジスタ (ICR07)
アドレス：000447H
24.7.4 割込みの種類
割込み要因は外部割込みに制限されています。選択対象のビットはありません。
336
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第 24 章外部割込み
24.8 注意事項
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24.7.5 割込みを許可 , 禁止 , およびクリアするには ?
割込み要求の許可フラグ , 割込み要求フラグ
割込みを許可するには , 割込み許可ビット (ENIR0:ENx. x = 0 ∼ 7) および (ENIR1:ENx. x = 8 ∼ 15) を使用
します。
割込み許可ビット (ENn [n = 0 ∼ 15])
割込み要求を禁止するには
"0" に設定します。
割込み要求を許可するには
"1" に設定します。
割込み要求をクリアするには , 割込み要求ビット (EIRR0:ERx. x = 0 ∼ 7) および (EIRR1:ERx. x = 8 ∼ 15) を
使用します。
割込み要求ビット (ERn [n = 0 ∼ 15])
割込み要求をクリアするには
"0" を書き込みます。
24.8 注意事項
• 要求入力がレベル (LAn, LBn = 00 または 01) であり , INT 端子入力がその有効なレベルである場合には , 外
部割込み要求ビット (ERn) が "0" に設定されていても , 対応するビット (ERn) が "1" にリセットされます。
• ENn = 1 で外部割込み要求を許可する前に , 外部割込み要求ビットをクリア (ERn を "0" に設定 ) して , 入力
要求が以前に一致したことによる割込み (IRQ フラグは ENn の設定とは独立して設定されています ) を回避
することをお勧めします。
• スタンバイ ( ストップモード ) に入る前に , 必ず未使用の外部割込みを禁止してください (ENn = 0) 。
• 要求レベルをエッジ要求に設定している場合 , エッジがあったことを検出するには , 最小 3 × CLKP のパルス
幅 ( 周辺クロック ) が必要です。
• エッジ検出を許可してストップモードから再開するときには , INT 信号トリガの最低パルス幅 (>50ns) が満
たされている必要があります。
• 外部割込み要求が外部割込み端子 INTn から入力され , その後取り下げられても , 割込み要求フラグ (ERn) が
存在するため , 割込みコントローラへの割込み要求がアクティブのままになります。割込みコントローラへの
割込み要求を取り下げるには , ソフトウェアで割込み要求フラグをクリアする (ERn= 0) 必要があります。
(「24.5 動作説明」の図を参照してください。)
*: n=0 ∼ 15
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第 24 章外部割込み
24.8 注意事項
338
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第 25 章 DMA コントローラ
25.1 DMA コントローラ (DMAC) の概要
MB91460M シリーズ
第 25 章
DMA コントローラ
25.1 DMA コントローラ (DMAC) の概要
本製品には DMA（Direct Memory Access）コントローラ（DMAC）が搭載されています。DMAC は CPU の命
令実行を必要としない高速なデータ転送が可能なため、システムパフォーマンスをより高めることが可能で
す。
■ ハードウェア構成
DMA コントローラ (DMAC) は , 主に以下のブロックで構成されています。
5 つの独立した DMA チャネル
• 5 チャネルの独立したアクセス制御回路
• 32 ビットアドレスレジスタ ( リロード指定可能 , チャネルごとに 2 つのレジスタ )
• 16 ビット転送カウントレジスタ ( リロード指定可能 , チャネルごとに 1 つのレジスタ )
• 4 ビットブロックカウントレジスタ ( チャネルごとに 1 つ )
• 最大 128 個の内部転送要求要因
• 外部転送要求入力端子：DREQ0 (ch.0 のみ )
• 外部転送要求受付出力端子：DACK0 (ch.0 のみ )
• DMA 終了出力端子：DEOP0 (ch.0 のみ )
• フライバイ転送 ( メモリから I/O へ , および I/O からメモリへ ) (ch.0 のみ )
• 2 サイクル転送
■ 主要な機能
ここでは , DMA コントローラ (DMAC) によるデータ転送の主要な機能を示します。
複数のチャネル (5 チャネル ) を介してデータを転送できます。
● 優先度 (ch.0>ch.1>ch.2>ch.3>ch.4)
● ch.0 と ch.1 の優先度を入れ換えることができます。
● DMAC 開始要因
•
外部専用端子入力 (ch.0 でのみ有効なエッジ検出 / レベル検出 )
•
内蔵周辺機器の要求 ( 外部割込みをはじめとする共有割込み要求 )
•
ソフトウェアの要求 ( レジスタへの書込み )
● 転送モード
•
デマンド転送 , バースト転送 , ステップ転送 , およびブロック転送
•
アドレッシングモード：32 ビットフルアドレス指定 ( インクリメント / デクリメント / 固定 )
アドレスのインクリメント / デクリメントの範囲は− 255 ∼＋ 255 です。
•
データタイプ：バイト , ハーフワード , およびワード長
•
シングルショット / リロード選択可能
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第 25 章 DMA コントローラ
25.1 DMA コントローラ (DMAC) の概要
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■ ブロックダイヤグラム
図 25.1-1 に , DMA コントローラ (DMAC) のブロックダイヤグラムを示します。
図 25.1-1 DMA コントローラ (DMAC) のブロックダイヤグラム
カウンタ
DMA起動
要因選択
回路
および
要求受付
制御
バスコントローラへの
DMA転送要求
セレクタ
ライトバック
バッファ
周辺機器起動要求／停止入力
外部端子起動要求／停止入力
DTC2ステージレジスタ DTCR
カウンタ
DSS[3:0]
書込み
340
BLKセレクタ
セレクタ
IRQ[4:0]
周辺機器割込みクリア
MCLREQ
TYPE.MOD,WS
DMAコントローラ
DSAD 2ステージレジスタ
SADM, SASZ[7:0] SADR
DDAD 2ステージレジスタ
DADM, DASZ[7:0] DADR
ライトバック
セレクタ
カウンタバッファ
カウンタバッファ
アドレス
アドレスカウンタ
アクセス
割込みコントローラへ
ERIR,EDIR
状態遷移
回路
バスコントローラユニット
バスコント
ローラへ
読出し/書込み
制御
優先度回路
セレクタ
Xバス
読出し
バスコントローラユニット
バッファ
ライトバック
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第 25 章 DMA コントローラ
25.2 DMA コントローラ (DMAC) レジスタ
MB91460M シリーズ
25.2 DMA コントローラ (DMAC) レジスタ
このセクションでは , DMA コントローラ (DMAC) で使用されるレジスタの構成および機能について説明します。
■ DMA コントローラ (DMAC) レジスタ
図 25.2-1 に , DMA コントローラ (DMAC) のレジスタを示します。
図 25.2-1 DMA コントローラ (DMAC) レジスタ
bit
31
0
ch.0
制御ステータスレジスタA
(DMACA0)
ch.0
制御ステータスレジスタB
(DMACB0)
ch.1
制御ステータスレジスタA
(DMACA1)
ch.1
制御ステータスレジスタB
(DMACB1)
ch.2
制御ステータスレジスタA
(DMACA2)
ch.2
制御ステータスレジスタB
(DMACB2)
ch.3
制御ステータスレジスタA
(DMACA3)
ch.3
制御ステータスレジスタB
(DMACB3)
ch.4
制御ステータスレジスタA
(DMACA4)
ch.4
制御ステータスレジスタB
(DMACB4)
全チャネル制御レジスタ
(DMACR)
ch.0
転送元アドレスレジスタ
(DMASA0)
ch.0
転送先アドレスレジスタ
(DMADA0)
ch.1
転送元アドレスレジスタ
(DMASA1)
ch.1
転送先アドレスレジスタ
(DMADA1)
ch.2
転送元アドレスレジスタ
(DMASA2)
ch.2
転送先アドレスレジスタ
(DMADA2)
ch.3
転送元アドレスレジスタ
(DMASA3)
ch.3
転送先アドレスレジスタ
(DMADA3)
ch.4
転送元アドレスレジスタ
(DMASA4)
ch.4
転送先アドレスレジスタ
(DMADA4)
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341
第 25 章 DMA コントローラ
25.2 DMA コントローラ (DMAC) レジスタ
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■ 設定レジスタの注意事項
DMA コントローラ (DMAC) を設定する場合 , 一部のビットは DMA が停止しているときに設定する必要があり
ます。DMA が動作しているとき ( 転送中 ) に設定すると , 正しい動作が保証されなくなります。
この後のビット機能の説明では , ビットにアスタリスクが付いていることがあります。これは , DMA 転送中に
そのビットを設定すると , ビットの動作に影響を与えることを示しています。このようなビットは , DMA 転送が
停止しているとき ( 転送開始が禁止されているか , または一時的に停止しているとき ) に書き換えてください。
DMA 転送開始が禁止されているとき (DMACR の DMAE が "0", または DMACA の DENB が "0" のとき ) にビット
を設定すると , 転送開始が許可された時点で設定が有効になります。
DMA 転送が一時的に停止しているとき (DMACR の DMAH[3：0] が "0000B" でない場合 , または DMACA の
PAUS が "1" のとき ) にビットを設定すると , 一時停止が解除された時点で設定が有効になります。
25.2.1 制御ステータスレジスタ A (DMACA0 ∼ DMACA4)
制御ステータスレジスタ A (DMACA0 ∼ DMACA4) は , DMAC チャネルの動作を制御するものです。チャネル
ごとに独自のレジスタがあります。
このセクションでは , 制御ステータスレジスタ A (DMACA0 ∼ DMACA4) の構成および機能について説明します。
■ 制御ステータスレジスタ A (DMACA0 ∼ DMACA4) のビット構成
図 25.2-2 に , 制御ステータスレジスタ A (DMACA0 ∼ DMACA4) のビット構成を示します。
図 25.2-2 制御ステータスレジスタ A (DMACA0 ∼ DMACA4) のビット構成
アドレス
bit 31
000200H (ch.0)
000208H (ch.1)
000210H (ch.2)
000218H (ch.3)
000220H (ch.4)
30
29
28
27
bit 15
14
13
26
25
24
23
IS[4:0]
DENB PAUS STRG
12
11
10
22
21
20
19
EIS[3:0]
9
8
7
6
5
18
17
16
BLK[3:0]
4
3
2
1
DTC[15:0]
初期値
000000000000XXXXB
0
XXXXXXXXXXXXXXXXB
■ 制御ステータスレジスタ A (DMACA0 ∼ DMACA4) のビットの詳細
ここでは , 制御ステータスレジスタ A (DMACA0 ∼ DMACA4) のビットの機能について説明します。
[bit31] DENB (DMA 動作許可ビット )
DMA 転送チャネルに対応したビットであり , DMA 転送を許可および禁止する場合に使用します。
転送要求が発生して受付けられると , 起動されたチャネルが DMA 転送を開始します。
起動されていないチャネル向けに発生した転送要求は禁止されます。
起動されたチャネル向けの転送が指定のカウントに達すると , このビットが "0" に設定され , 転送が終了します。
このビットに "0" を書き込むと , 強制的に転送を終了できます。強制的に ("0" の書込み ) 転送を停止するときは ,
PAUS ビット (DMACA の bit30) を使用して DMA を一時的に停止してください。一時的に DMA を停止せずに
強制的に転送を停止すると , DMA は停止しますが , 転送データが保証されなくなります。DSS[2：0] ビット
[DMACB の bit18 ∼ bit16] を使用して , DMA が停止しているかどうかを確認してください。
DENB
機能
0
対応するチャネルで DMA の動作を禁止します ( 初期値 ) 。
1
対応するチャネルで DMA の動作を許可します。
• リセット中に停止要求が受付けられた場合："0" に初期化されます。
• このビットは , 読み書き可能です。
• DMAC 全チャネル制御レジスタ (DMACR) の bit15 (DMAE ビット ) で全てのチャネルの動作を禁止すると , こ
のビットに "1" を書き込むことが禁止され , 停止状態が保持されます。このビットで動作を許可していても
上記ビットで禁止すると , このビットに "0" が書き込まれ , 転送が停止します ( 強制停止 ) 。
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第 25 章 DMA コントローラ
25.2 DMA コントローラ (DMAC) レジスタ
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[bit30] PAUS ( 一時停止命令 )
このビットは , 対応するチャネルの DMA 転送を一時的に停止させるものです。このビットに "1" を設定すると ,
このビットがクリアされるまで DMA 転送は実行されません (DMA が停止している間は , DSS ビットが "1xxB"
になります ) 。
開始前にこのビットに "1" を設定すると , DMA 転送は一時的に停止したままになります。
このビットに "1" が設定されている間に新たに転送要求が発生すると , この要求は受付けられますが , このビッ
トがクリアされるまで転送は始まりません (「25.3.9 開始から終了 / 停止までの動作」を参照してください ) 。
PAUS
機能
0
対応するチャネルで DMA の動作を許可します ( 初期値 ) 。
1
対応するチャネルで DMA を一時的に停止します。
• リセット時："0" に初期化されます。
• このビットは , 読み書き可能です。
[bit29] STRG ( ソフトウェアトリガビット )
このビットは , 対応するチャネル向けに DMA 転送要求を発生させるものです。このビットに "1" が書き込まれ
ると , レジスタへの書込み動作が完了し , かつ対応するチャネルでの転送が始まったときに , 転送要求が発生
します。
ただし , 対応するチャネルが起動されていない場合には , このビットに対する動作が禁止されます。
DMAE ビットへの書込み動作とこのビットによる転送要求とが同時に発生した場合には , 転送要求が許可され ,
転送が始まります。
PAUS ビットへの "1" の書込みとこのビットによる転送要求とが同時に発生した場合には , 転
送要求が許可されますが , PAUS ビットに "0" が書き込まれるまで DMA 転送は始まりません。
STRG
機能
0
禁止
1
DMA 開始要求
• リセット時："0" に初期化されます。
• 読出し値は常に "0" です。
• 書込み値は "1" のみが有効です。"0" が書き込まれても , 動作に影響はありません。
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第 25 章 DMA コントローラ
25.2 DMA コントローラ (DMAC) レジスタ
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[bit28 ∼ bit24] IS4 ∼ IS0 ( 転送要因の選択ビット )
この各ビットは転送要求の要因を選択するものであり , それぞれのビットの設定に関係なく , STRG ビットに
よるソフトウェア転送要求が常に有効になります。表 25.2-1 を参照してください。
表 25.2-1 転送要求要因に関する設定
IS
EIS
RN
00000B
−
−
ハードウェアによる起動の禁止
00001B
∼
01101B
−
−
設定禁止
01110B
−
−
外部 DMA 端子 "H" レベルまたは立上りエッジ
01111B
−
−
外部 DMA 端子 "L" レベルまたは立下りエッジ
10000B
0000B
0
外部割込み 0
−
10001B
0000B
1
外部割込み 1
−
10010B
0000B
2
外部割込み 2
−
10011B
0000B
3
外部割込み 3
−
10100B
0000B
4
リロードタイマ 0
−
10101B
0000B
5
リロードタイマ 1
−
10110B
0000B
6
LIN-USART 0 RX
使用可
10111B
0000B
7
LIN-USART 0 TX
−
11000B
0000B
8
LIN-USART 1 RX
使用可
11001B
0000B
9
LIN-USART 1 TX
−
11010B
0000B
10
LIN-USART (FIFO) 4 RX
使用可
11011B
0000B
11
LIN-USART (FIFO) 4 TX
−
11100B
0000B
12
LIN-USART (FIFO) 5 RX
使用可
11101B
0000B
13
LIN-USART (FIFO) 5 TX
−
11110B
0000B
14
A/D コンバータ
−
11111B
0000B
15
プログラマブルパルスジェネレータ (PPG) 0
−
機能
転送停止要求
使用不可
• リセット時：IS4 ∼ IS0 は "00000B" に初期化されます。
• リセット時：EIS3 ∼ EIS0 は "0000B" に初期化されます。
• この各ビットは , 読み書き可能です。
＜注意事項＞
•
•
•
344
周辺機能の割込みによる DMA 開始を設定した場合 (IS が "1xxxxB") には , ICR レジスタでその周辺機能
の割込みを禁止してください。
デマンド転送モードを選択した場合には , IS[4：0]=01110B, 01111B のみを設定できます。それ以外の要因
による開始は禁止されます。
外部要求入力は , ch.0, ch.1, および ch.2 でのみ有効です。ch.2, ch.3, および ch.4 では , 外部要求入力を
選択できません。レベル検出とエッジ検出のいずれが使用されるかは , モード設定によって決まります。
デマンド転送では , レベル検出が選択されます。それ以外のモードでは , エッジ検出が選択されます。
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CM71-10150-3
第 25 章 DMA コントローラ
25.2 DMA コントローラ (DMAC) レジスタ
MB91460M シリーズ
[bit23 ∼ bit20] EIS3 ∼ EIS0 ( 拡張転送要因選択 )
この各ビットは転送要求の要因を選択するものであり , それぞれのビットの設定に関係なく , STRG ビット機
能によるソフトウェア転送要求が常に有効になります。表 25.2-2 を参照してください。
表 25.2-2 拡張転送要求要因に関する設定 (1 / 5)
IS
EIS
RN
00000
-
-
ハードウェアによる起動は禁止
00001
∼
01101
-
-
設定禁止
01110
-
-
外部 DMA 端子の H レベルまたは立上りエッジ
01111
-
-
外部 DMA 端子の L レベルまたは立下りエッジ
10000
0000
0
外部割込み 0
-
10001
0000
1
外部割込み 1
-
10010
0000
2
外部割込み 2
-
10011
0000
3
外部割込み 3
-
10100
0000
4
リロードタイマ 0
-
10101
0000
5
リロードタイマ 1
-
10110
0000
6
LIN-USART 0 RX
使用可
10111
0000
7
LIN-USART 0 TX
-
11000
0000
8
LIN-USART 1 RX
使用可
11001
0000
9
LIN-USART 1 TX
-
11010
0000
10
LIN-USART (FIFO) 4 RX
使用可
11011
0000
11
LIN-USART (FIFO) 4 TX
-
11100
0000
12
LIN-USART (FIFO) 5 RX
使用可
11101
0000
13
LIN-USART (FIFO) 5 TX
-
11110
0000
14
A/D コンバータ
-
11111
0000
15
プログラマブルパルスジェネレータ (PPG) 0
-
10000
0001
16
外部割込み 0
-
10001
0001
17
外部割込み 1
-
10010
0001
18
外部割込み 2
-
10011
0001
19
外部割込み 3
-
10100
0001
20
外部割込み 4
-
10101
0001
21
外部割込み 5
-
10110
0001
22
外部割込み 6
-
10111
0001
23
外部割込み 7
-
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機能
FUJITSU MICROELECTRONICS LIMITED
転送停止要求
-
345
第 25 章 DMA コントローラ
25.2 DMA コントローラ (DMAC) レジスタ
MB91460M シリーズ
表 25.2-2 拡張転送要求要因に関する設定 (2 / 5)
IS
EIS
RN
11000
0001
24
11001
0001
25
11010
0001
26
11011
0001
27
11100
0001
28
11101
0001
29
11110
0001
30
11111
0001
31
10000
0010
32
リロードタイマ 0
-
10001
0010
33
リロードタイマ 1
-
10010
0010
34
リロードタイマ 2
-
10011
0010
35
リロードタイマ 3
-
10100
0010
36
10101
0010
37
10110
0010
38
10111
0010
39
11000
0010
40
フリーランタイマ 0
-
11001
0010
41
フリーランタイマ 1
-
11010
0010
42
フリーランタイマ 2
-
11011
0010
43
フリーランタイマ 3
-
11100
0010
44
11101
0010
45
11110
0010
46
11111
0010
47
10000
0011
48
LIN-USART 0 RX
使用可
10001
0011
49
LIN-USART 0 TX
-
10010
0011
50
LIN-USART 1 RX
使用可
10011
0011
51
LIN-USART 1 TX
-
10100
0011
52
LIN-USART 2 RX
使用可
10101
0011
53
LIN-USART 2 TX
-
10110
0011
54
LIN-USART 3 RX
使用可
10111
0011
55
LIN-USART 3 TX
-
346
機能
転送停止要求
予約
予約
予約
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 25 章 DMA コントローラ
25.2 DMA コントローラ (DMAC) レジスタ
MB91460M シリーズ
表 25.2-2 拡張転送要求要因に関する設定 (3 / 5)
IS
EIS
RN
11000
0011
56
LIN-USART (FIFO) 4 RX
使用可
11001
0011
57
LIN-USART (FIFO) 4 TX
-
11010
0011
58
LIN-USART (FIFO) 5 RX
使用可
11011
0011
59
LIN-USART (FIFO) 5 TX
-
11100
0011
60
LIN-USART (FIFO) 6 RX
使用可
11101
0011
61
LIN-USART (FIFO) 6 TX
-
11110
0011
62
LIN-USART (FIFO) 7 RX
使用可
11111
0011
63
LIN-USART (FIFO) 7 TX
-
10000
0100
64
LIN-USART (FIFO) 8 RX
使用可
10001
0100
65
LIN-USART (FIFO) 8 TX
-
10010
0100
66
10011
0100
67
10100
0100
68
10101
0100
69
10110
0100
70
10111
0100
71
11000
0100
72
11001
0100
73
11010
0100
74
11011
0100
75
11100
0100
76
11101
0100
77
11110
0100
78
11111
0100
79
10000
0101
80
インプトキャプチャ 0
-
10001
0101
81
インプトキャプチャ 1
-
10010
0101
82
インプトキャプチャ 2
-
10011
0101
83
インプトキャプチャ 3
-
10100
0101
84
10101
0101
85
10110
0101
86
10111
0101
87
CM71-10150-3
機能
転送停止要求
予約
予約
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347
第 25 章 DMA コントローラ
25.2 DMA コントローラ (DMAC) レジスタ
MB91460M シリーズ
表 25.2-2 拡張転送要求要因に関する設定 (4 / 5)
IS
EIS
RN
11000
0101
88
アウトプットコンペア 0
-
11001
0101
89
アウトプットコンペア 1
-
11010
0101
90
アウトプットコンペア 2
-
11011
0101
91
アウトプットコンペア 3
-
11100
0101
92
11101
0101
93
11110
0101
94
11111
0101
95
10000
0110
96
プログラマブルパルスジェネレータ (PPG) 0
-
10001
0110
97
プログラマブルパルスジェネレータ (PPG) 1
-
10010
0110
98
プログラマブルパルスジェネレータ (PPG) 2
-
10011
0110
99
プログラマブルパルスジェネレータ (PPG) 3
-
10100
0110
100
プログラマブルパルスジェネレータ (PPG) 4
-
10101
0110
101
プログラマブルパルスジェネレータ (PPG) 5
-
10110
0110
102
プログラマブルパルスジェネレータ (PPG) 6
-
10111
0110
103
プログラマブルパルスジェネレータ (PPG) 7
-
11000
0110
104
11001
0110
105
11010
0110
106
11011
0110
107
11100
0110
108
11101
0110
109
11110
0110
110
11111
0110
111
10000
0111
112
348
機能
転送停止要求
予約
予約
ADC
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-
CM71-10150-3
第 25 章 DMA コントローラ
25.2 DMA コントローラ (DMAC) レジスタ
MB91460M シリーズ
表 25.2-2 拡張転送要求要因に関する設定 (5 / 5)
IS
EIS
RN
10001
0111
113
10010
0111
114
10011
0111
115
10100
0111
116
10101
0111
117
10110
0111
118
10111
0111
119
11000
0111
120
11001
0111
121
11010
0111
122
11011
0111
123
11100
0111
124
11101
0111
125
機能
転送停止要求
reserved
11110
0111
126
11111
0111
127
I2S EVEN
-
2
I S ODD
reserved
• リセット時：IS4 ∼ IS0 は "00000B" に初期化されます。
• リセット時：EIS3 ∼ EIS0 は "0000B" に初期化されます。
• この各ビットは , 読み書き可能です。
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349
第 25 章 DMA コントローラ
25.2 DMA コントローラ (DMAC) レジスタ
MB91460M シリーズ
[bit19 ∼ bit16] BLK3 ∼ BLK0 ( ブロックサイズ指定ビット )
この各ビットは , 対応するチャネルでブロック転送を行うときのブロックサイズを指定するものです。各ビッ
トで指定した値が , 一度に転送されるワード数 ( 正確には , データ幅設定の繰返し数 ) になります。ブロック転
送を実行しない場合には , "01H" ( サイズ "1") を設定してください。デマンド転送では , このレジスタ値は無視さ
れます。サイズは "1" になります。
BLK
XXXXB
機能
対応するチャネルのブロックサイズ
• リセット時：初期化されません。
• この各ビットは , 読み書き可能です。
• 各ビットに "0" が指定されると , ブロックサイズが 16 ワードになります。
• 読出しでは , 常にブロックサイズが読み出されます ( リロード値 ) 。
[bit15 ∼ bit0] DTC ( 転送回数レジスタビット )
DTC レジスタには , 転送回数が格納されます。各レジスタは 16 ビット長です。
どのレジスタにも , 専用のリロードレジスタがあります。転送カウントレジスタのリロードが許可されている
チャネルでこのレジスタを使用すると , 転送の完了時にレジスタに初期値が自動的に書き込まれます。
DTC
XXXXH
機能
対応するチャネルの転送回数
DMA 転送が始まると , このレジスタのデータが DMA 専用転送カウンタのカウンタバッファに格納され , 1 回
の転送が終了するたびに "1" だけデクリメント ( 減算 ) されます。DMA 転送が完了すると , まずカウンタバッ
ファの内容がこのレジスタに書き込まれ , その後 DMA が終了します。このため , DMA 動作中に転送カウント
の値を読み出すことはできません。
• リセット時：初期化されません。
• この各ビットは , 読み書き可能です。常にハーフワード長またはワード長を使用して DTC にアクセスして
ください。
• 読出しでは , カウント値が読み出されます。リロード値を読み出すことはできません。
350
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 25 章 DMA コントローラ
25.2 DMA コントローラ (DMAC) レジスタ
MB91460M シリーズ
25.2.2 制御ステータスレジスタ B (DMACB0 ∼ DMACB4)
制御ステータスレジスタ B (DMACB0 ∼ DMACB4) は , 各 DMAC チャネルの動作を制御し , チャネルごとに独自に
存在するものです。
このセクションでは , 制御ステータスレジスタ B (DMACB0 ∼ DMACB4) の構成および機能について説明します。
■ 制御ステータスレジスタ B (DMACB0 ∼ DMACB4) のビット構成
図 25.2-3 に , 制御ステータスレジスタ B (DMACB0 ∼ DMACB4) のビット構成を示します。
図 25.2-3 制御ステータスレジスタ B (DMACB0 ∼ DMACB4) のビット構成
アドレス
000204H (ch.0)
00020CH (ch.1)
000214H (ch.2)
00021CH (ch.3)
000224H (ch.4)
bit 31
30
29
28
27
26
25
24
23
22
21
20
19
18
TYPE[1:0] MOD[1:0] WS[1:0] SADM DADM DTCR SADR DADR ERIE EDIE
bit 15
14
13
12
11
10
9
8
7
SASZ[7:0]
6
5
4
3
DASZ[7:0]
17
16
DSS[2:0]
2
1
初期値
0000000000000000B
0
XXXXXXXXXXXXXXXXB
■ 制御ステータスレジスタ B (DMACB0 ∼ DMACB4) のビットの詳細
ここでは , 制御ステータスレジスタ B (DMACB0 ∼ DMACB4) のビットの機能について説明します。
[bit31, bit30] TYPE1, TYPE0 : ( 転送タイプ設定ビット )
この各ビットは転送タイプ設定ビットであり , 対応するチャネルの動作タイプを設定するものです。
• 2 サイクル転送モード：このモードでは , 転送元アドレス (DMASA) および転送先アドレス (DMADA) を設
定し , 転送カウントレジスタに指定された回数だけ読出し動作および書込み動作を繰り返すことによって ,
転送が実行されます。どの領域でも , 転送元または転送先 (32 ビットアドレス ) として指定できます。
• フライバイ転送モード：このモードでは , メモリアドレスを転送先アドレス (DMADA) として設定することに
よって , 1 サイクルで外部⇔外部転送が実行されます。メモリアドレスに外部領域を指定してください。
表 25.2-3 転送タイプの設定
TYPE1, TYPE0
機能
00B
2 サイクル転送 ( 初期値 )
01B
フライバイ：メモリ → I/O 転送
10B
フライバイ：I/O → メモリ転送
11B
設定禁止
• リセット時："00B" に初期化されます。
• この各ビットは , 読み書き可能です。
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351
第 25 章 DMA コントローラ
25.2 DMA コントローラ (DMAC) レジスタ
MB91460M シリーズ
[bit29, bit28] MOD1, MOD0 : ( 転送モード設定ビット )
この各ビットは転送モード設定ビットであり , 対応するチャネルの動作モードを以下のように設定します。
表 25.2-4 転送モードの設定
MOD
機能
00B
ブロック / ステップ転送モード ( 初期値 )
01B
バースト転送モード
10B
デマンド転送モード
11B
設定禁止
• リセット時："00B" に初期化されます。
• この各ビットは , 読み書き可能です。
[bit27, bit26] WS1, WS0 : ( 転送データ幅選択ビット )
この各ビットは転送データ幅選択ビットであり , 対応するチャネルの転送データ幅を選択する場合に使用され
ます。転送動作は , このビットに指定したデータ幅単位で指定の回数だけ繰り返されます。
表 25.2-5 転送データ幅の選択
WS
機能
00B
バイト幅転送 ( 初期値 )
01B
ハーフワード幅転送
10B
ワード幅転送
11B
設定禁止
• リセット時："00B" に初期化されます。
• この各ビットは , 読み書き可能です。
352
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CM71-10150-3
第 25 章 DMA コントローラ
25.2 DMA コントローラ (DMAC) レジスタ
MB91460M シリーズ
[bit25] SADM ( 転送元アドレスカウントモード指定ビット )
このビットは , 転送動作ごとに対応するチャネルの転送元アドレスのアドレス処理を指定するものです。
転送動作が終了するたびに , 指定の転送元アドレスカウント幅 (SASZ) に応じて , アドレスインクリメントさ
れたり , アドレスデクリメントされます。転送が完了すると , 次のアクセスアドレスが対応するアドレスレジ
スタ (DMASA) に書き込まれます。
このため , DMA 転送が完了するまで , 転送元アドレスレジスタは更新されません。
アドレスを常に同じものにするには , このビットに "0" または "1" を指定し , アドレスカウント幅 (SAAZ ビット
および DASZ ビット ) を "0" にします。
SADM
機能
0
転送元アドレスをインクリメントします ( 初期値 ) 。
1
転送元アドレスをデクリメントします。
• リセット時："0" に初期化されます。
• このビットは , 読み書き可能です。
[bit24] DADM ( 転送先アドレスカウントモード指定ビット )
このビットは , 転送動作ごとに対応するチャネルの転送先アドレスのアドレス処理を指定するものです。
転送動作が終了するたびに , 指定の転送先アドレスカウント幅 (DASZ ビット ) に応じて , アドレスインクリメ
ントが追加されたり , アドレスデクリメントが差し引かれます。転送が完了すると , 次のアクセスアドレスが
対応するアドレスレジスタ (DMADA) に書き込まれます。
このため , DMA 転送が完了するまで , 転送先アドレスレジスタは更新されません。
アドレスを常に同じものにするには , このビットに "0" または "1" を指定し , アドレスカウント幅 (SASZ ビット
および DASZ ビット ) を "0" にします。
DADM
機能
0
転送元アドレスをインクリメントします ( 初期値 ) 。
1
転送元アドレスをデクリメントします。
• リセット時："0" に初期化されます。
• このビットは , 読み書き可能です。
CM71-10150-3
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353
第 25 章 DMA コントローラ
25.2 DMA コントローラ (DMAC) レジスタ
MB91460M シリーズ
[bit23] DTCR ( 転送回数レジスタリロード指定ビット )
このビットは , 対応するチャネルの転送回数レジスタのリロードを制御するものです。
このビットでリロード動作を許可すると , 転送の完了後転送回数レジスタが初期値に戻り , DMAC が停止して
新しい転送要求 (STRG 設定または IS 設定による起動要求 ) の開始を待機するようになります。このビットが
"1" の場合 , DENB ビットはクリアされません。
転送を停止するには , DENB=0 または DMAE=0 を設定する必要があります。いずれの設定でも , 転送が強制的
に停止します。
回数カウンタのリロードが禁止されている場合には , シングルショット動作となります。シングルショット動
作では , アドレスレジスタでリロードが指定されていても , 転送が完了すると動作が停止します。この場合には ,
DENB ビットもクリアされます。
DTCR
機能
0
転送回数レジスタのリロードを禁止します ( 初期値 ) 。
1
転送回数レジスタのリロードを許可します。
• リセット時："0" に初期化されます。
• このビットは , 読み書き可能です。
[bit22] SADR ( 転送元アドレスレジスタリロード指定ビット )
このビットは , 対応するチャネルの転送元アドレスレジスタのリロードを制御するものです。
このビットでリロード動作を許可すると , 転送完了後 , 転送元アドレスレジスタ値が初期値に戻ります。
カウンタのリロードが禁止されている場合には , シングルショット動作となります。シングルショット動作で
は , アドレスレジスタでリロードが指定されていても , 転送が完了すると動作が停止します。この場合には , 初
期値がリロードされている間 , アドレスレジスタ値も停止します。
このビットでリロード動作を禁止すると , 転送完了後 , 転送元アドレスレジスタ値が最終アドレスの次にアク
セスされるアドレスになります。アドレスインクリメントが指定されている場合には , インクリメントされた
アドレスが次のアドレスになります。
SADR
機能
0
転送元アドレスレジスタのリロードを禁止します ( 初期値 ) 。
1
転送元アドレスレジスタのリロードを許可します。
• リセット時："0" に初期化されます。
• このビットは , 読み書き可能です。
354
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第 25 章 DMA コントローラ
25.2 DMA コントローラ (DMAC) レジスタ
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[bit21] DADR ( 転送先アドレスレジスタリロード指定ビット )
このビットは , 対応するチャネルの転送先アドレスレジスタのリロードを制御するものです。
このビットでリロード動作を許可すると , 転送完了後 , 転送先アドレスレジスタ値が初期値に戻ります。
この他の機能の詳細は , bit22 (SADR) の説明と同じです。
DADR
機能
0
転送先アドレスレジスタのリロードを禁止します ( 初期値 ) 。
1
転送先アドレスレジスタのリロードを許可します。
• リセット時："0" に初期化されます。
• このビットは , 読み書き可能です。
[bit20] ERIE ( エラー割込み許可ビット )
このビットは , エラーが発生したら割込みを発生させて終了するかどうかを制御するものです。発生したエ
ラーがどのような内容のものであるかは , DSS2 ∼ DSS0 によって示されます。割込みは特定の終了原因でのみ
発生し , どの終了原因でも発生するわけではありません (bit18 ∼ bit16 に相当する DSS2 ∼ DSS0 を参照して
ください ) 。
ERIE
機能
0
エラー割込み要求出力を禁止します ( 初期値 ) 。
1
エラー割込み要求出力を許可します。
• リセット時："0" に初期化されます。
• このビットは , 読み書き可能です。
[bit19] EDIE ( 終了割込み許可ビット )
このビットは , 正常終了したら割込みを発生させるかどうかを制御するものです。
EDIE
機能
0
終了割込み要求出力を禁止します ( 初期値 ) 。
1
終了割込み要求出力を許可します。
• リセット時："0" に初期化されます。
• このビットは , 読み書き可能です。
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第 25 章 DMA コントローラ
25.2 DMA コントローラ (DMAC) レジスタ
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[bit18 ∼ bit16] DSS2 ∼ DSS0 ( 停止要因表示ビット )
この各ビットは , 対応するチャネルで DMA 転送が停止または終了した要因を示す 3 ビットのコード ( 終了
コード ) です。終了コードの一覧については , 表 25.2-6 を参照してください。
表 25.2-6 エンドコード
DSS
機能
割込み
000B
初期値
なし
x01B
アドレスエラー ( アンダフロー / オーバフロー )
エラー
x10B
転送停止要求
エラー
x11B
正常終了
終了
1xxB
DMA 一時停止 ( 例えば , DMAH, PAUS ビット , 割込みなどのため )
なし
転送停止要求は , DSTP 機能が使用されている周辺機器または外部端子から要求されたときにのみ設定されま
す。
割込みの列は , 発生可能な割込みのタイプを示しています。
• リセット時："000B" に初期化されます。
• この各ビットは , "000B" を書き込むことによってクリアできます。
• この各ビットは , 読み書き可能です。有効な書込み値は "000B" のみです。
[bit15 ∼ bit8] SASZ7 ∼ SASZ0 ( 転送元アドレスカウントサイズ指定ビット ) *
この各ビットは , 転送動作ごとに対応するチャネルの転送元アドレス (DMASA) の増減幅 ( インクリメント幅
またはデクリメント幅 ) を指定します。各ビットによって設定された値は , 転送単位ごとのアドレス増減幅に
なります。アドレス増減は , 転送元アドレスカウントモード (SADM) の指定に従います。
SASZ
XXH
機能
転送元アドレスの増減幅を指定します。"0" ∼ "255" の範囲で指定します。
• リセット時：初期化されません。
• この各ビットは , 読み書き可能です。
[bit7 ∼ bit0] DASZ7 ∼ DASZ0 ( 転送先アドレスカウントサイズ指定 ) *
この各ビットは , 転送動作ごとに対応するチャネルの転送先アドレス (DMADA) の増減幅 ( インクリメント幅
またはデクリメント幅 ) を指定します。各ビットによって設定された値は , 転送単位ごとのアドレス増減幅に
なります。アドレス増減は , 転送先アドレスカウントモード (DADM) の指定に従います。
DASZ
XXH
機能
転送先アドレスのイ増減幅を指定します。"0" ∼ "255" の範囲で指定します。
• リセット時：初期化されません。
• この各ビットは , 読み書き可能です。
356
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第 25 章 DMA コントローラ
25.2 DMA コントローラ (DMAC) レジスタ
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25.2.3 転送元 / 転送先アドレス設定レジスタ (DMASA0 ∼ DMASA4/DMADA0 ∼ DMADA4)
転送元 / 転送先アドレス設定レジスタ (DMASA0 ∼ DMASA4/DMADA0 ∼ DMADA4) は , DMAC チャネルの動
作を制御するものです。チャネルごとに独自のレジスタがあります。
このセクションでは , 転送元 / 転送先アドレス設定レジスタ (DMASA0 ∼ DMASA4/DMADA0 ∼ DMADA4) の
構成および機能について説明します。
■ 転送元 / 転送先アドレス設定レジスタ (DMASA0 ∼ DMASA4/DMADA0 ∼ DMADA4) のビット構成
転送元 / 転送先アドレス設定レジスタ (DMASA0 ∼ DMASA4/DMADA0 ∼ DMADA4) は , 転送元 / 転送先アド
レスを格納するレジスタグループです。各レジスタは 32 ビット長です。
図 25.2-4 に , 転送元 / 転送先アドレス設定レジスタ (DMASA0 ∼ DMASA4/DMADA0 ∼ DMADA4) のビット構
成を示します。
図 25.2-4 転送元 / 転送先アドレス設定レジスタ (DMASA0 ∼ DMASA4/DMADA0 ∼ DMADA4) のビット構成
アドレス
001000H (ch.0)
001008H (ch.1)
001010H (ch.2)
001018H (ch.3)
001020H (ch.4)
アドレス
001004H (ch.0)
00100CH (ch.1)
001014H (ch.2)
00101CH (ch.3)
001024H (ch.4)
bit
bit
31
15
30
14
29
13
28
12
27
11
26
10
25
9
bit
31
30
29
28
27
26
25
bit
15
14
13
12
11
10
9
24 23 22 21
DMASA[31:16]
8
7
6
5
DMASA[15:0]
20
19
18
17
16
24 23 22 21
DMADA[31:16]
8
7
6
5
DMADA[16:0]
20
19
18
17
16
4
3
2
1
0
初期値
XXXXXXXXXXXXXXXXB
4
3
2
1
0
XXXXXXXXXXXXXXXXB
初期値
XXXXXXXXXXXXXXXXB
XXXXXXXXXXXXXXXXB
転送元 / 転送先アドレス設定レジスタ (DMASA0 ∼ DMASA4/DMADA0 ∼ DMADA4) のビットの詳細
ここでは , 各転送元 / 転送先アドレス設定レジスタ (DMASA0 ∼ DMASA4/DMADA0 ∼ DMADA4) のビットの
機能について説明します。
[bit31 ∼ bit0] DMASA31 ∼ DMASA0 (DMA 転送元アドレス設定ビット )
この各ビットは , 転送元アドレスを設定するものです。
[bit31 ∼ bit0] DMADA31 ∼ DMADA0 (DMA 転送先アドレス設定ビット )
この各ビットは , 転送先アドレスを設定するものです。
DMA 転送が始まると , このレジスタのデータが DMA 専用アドレスカウンタのカウンタバッファに格納され ,
転送動作の設定に応じてアドレスが計算されます。DMA 転送が完了すると , まずカウンタバッファの内容がこ
のレジスタに書き込まれ , その後 DMA が終了します。このため , DMA 動作中にアドレスカウンタの値を読み出
すことはできません。
どのレジスタにも , 専用のリロードレジスタがあります。転送元 / 転送先アドレスレジスタのリロードが許可
されているチャネルでこのレジスタを使用すると , 転送の完了時にレジスタに初期値が自動的に書き込まれます。
ほかのアドレスレジスタはそのままです。
• リセット時：初期化されません。
• この各ビットは , 読み書き可能です。このレジスタでは , 32 ビットデータとして各ビットにアクセスしてく
ださい。
• 転送中に各ビットを読み出すと , 転送前のアドレスが読み出されます。転送後に各ビットを読み出すと , 次
のアクセスアドレスが読み出されます。リロード値を読み出すことはできないため , リアルタイムに転送アド
レスを読み出すことはできません。
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第 25 章 DMA コントローラ
25.2 DMA コントローラ (DMAC) レジスタ
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＜注意事項＞
転送アドレスレジスタを使用して DMAC 自身のレジスタのアドレスを設定しないでください。DMAC 自身
のレジスタに DMA 転送を行うことはできません。
25.2.4 DMAC 全チャネル制御レジスタ (DMACR)
DMAC 全チャネル制御レジスタ (DMACR) は , 全部で 5 つある DMAC チャネルの動作を制御するものです。
本
レジスタには , バイト長単位でアクセスしてください。
このセクションでは , DMAC 全チャネル制御レジスタ (DMACR) の構成および機能について説明します。
■ DMAC 全チャネル制御レジスタ (DMACR) のビット構成
図 25.2-5 に , DMAC 全チャネル制御レジスタ (DMACR) のビット構成を示します。
図 25.2-5 DMAC 全チャネル制御レジスタ (DMACR) のビット構成
bit
アドレス 000240H
31
DMAE
bit
15
-
30
14
-
29 28
- PM01
13 12
-
27
26 25
DMAH[3:0]
11 10 9
-
24
8
-
23
7
-
22
6
-
21
5
-
20
4
-
19
3
-
18
2
-
17
1
-
16
0
-
初期値
0XX00000XXXXXXXXB
XXXXXXXXXXXXXXXXB
■ DMAC 全チャネル制御レジスタ (DMACR) のビットの詳細
ここでは , DMAC 全チャネル制御レジスタ (DMACR) ビットの機能について説明します。
[bit31] DMAE (DMA 動作許可ビット )
このビットは , 全 DMA チャネルの動作を制御するものです。
このビットで DMA 動作を禁止すると , 各チャネルの開始 / 停止設定および動作状態に関係なく , 全チャネルで
転送動作が禁止されます。転送中のチャネルがある場合は , 要求がキャンセルされ , ブロック境界で転送が停
止します。禁止状態の各チャネルでは , どの開始動作も禁止されます。
このビットで DMA 動作を許可すると , 各チャネルの開始 / 停止動作が許可されます。単にこのビットで DMA
動作を許可するだけでは , 各チャネルは起動されません。
このビットに "0" を書き込むと , 強制的に DMA 動作を停止できます。ただし , 強制的に ("0" の書込み ) 停止す
るときは , まず , DMAH3 ∼ DMAH0 ビット (DMACR の bit27 ∼ bit24) を使用して DMA を一時的に停止してく
ださい。一時的に DMA を停止せずに強制的に停止を実行すると , DMA は停止しますが , 転送データが保証さ
れなくなります。DSS2 ∼ DSS0 ビット (DMACB の bit18 ∼ bit16) を使用して , DMA が停止しているかどう
かを確認してください。
DMAE
機能
0
全チャネルで DMA 転送を禁止します ( 初期値 ) 。
1
全チャネルで DMA 転送を許可します。
• リセット時："0" に初期化されます。
• このビットは , 読み書き可能です。
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25.2 DMA コントローラ (DMAC) レジスタ
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[bit28] PM01 ( チャネル優先度反転ビット )
このビットは , 各転送で ch.0 と ch.1 の優先度を入れ換えるために設定します。
PM01
機能
0
優先度を固定します。(ch.0 > ch.1) ( 初期値 )
1
優先度を入れ換えます。(ch.1 > ch.0)
• リセット時："0" に初期化されます。
• このビットは , 読み書き可能です。
[bit27 ∼ bit24] DMAH3 ∼ DMAH0 (DMA 一時停止ビット )
この各ビットは , 全 DMA チャネルの一時停止を制御するものです。各ビットが設定されている場合 , それぞれ
のビットがクリアされるまで , どのチャネルでも DMA 転送が実行されなくなります。
各ビットが設定された後で DMA 転送が起動されると , 全チャネルが一時的に停止したままになります。
各ビットが設定されているときに , DMA 転送が許可されている (DENB=1) チャネルで転送要求が発生すると , い
ずれの要求も許可されます。この全ビットをクリアすると , 転送を開始できます。
DMAH
0000B
0000B 以外
機能
全チャネルで DMA 動作を許可します ( 初期値 ) 。
全チャネルで DMA 動作を一時的に停止します。
• リセット時："0" に初期化されます。
• この各ビットは , 読み書き可能です。
[bit30, bit29, bit23 ∼ bit0] 未定義ビット
• この各ビットは未使用です。
• 読出し値は不定です。
25.2.5 その他の機能
MB91460M シリーズは , 外部転送に使用可能な DACK, DEOP, DREQ の各端子を備えています。各端子は , 汎用
ポートとして使用することもできます。
■ DACK, DEOP, DREQ の各端子の機能
DACK, DEOP, DREQ のいずれかの端子を外部転送に使用するには , その端子をポート機能から DMA 端子機能に
切り換える必要があります。
この切り換えを実施するには , PFR レジスタを設定します。
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第 25 章 DMA コントローラ
25.3 DMA コントローラ (DMAC) の動作
MB91460M シリーズ
25.3 DMA コントローラ (DMAC) の動作
MB91460M シリーズの DMAC は , CPU 命令を使用せずに高速でデータ転送を制御する多機能 DMAC です。
DMAC の動作について説明します。
■ 主要な動作
• 転送チャネルは独立に各種機能を設定できます。
• 各チャネルは転送開始を許可しても直ちに転送動作するわけではなく , 指定の転送要求が検出されて初めて転
送動作を開始します。
• 転送要求が検出されると , DMA 転送要求がバスコントローラに出力され , バスコントローラによりバス権
を取得して転送を開始します。
• 使用するチャネルに独自に設定されるモード設定に従って , 転送が連続して実行されます。
■ 転送モード
DMACB レジスタの MOD1, MOD0 ビットで設定した転送モードに従って , 各 DMA チャネルが転送を実行しま
す。
● ブロック / ステップ転送
1 回の転送要求に応えて , 1 つのブロック転送単位のみが転送されます。DMA はその後 , 次に転送要求を受け
取るまで , バスコントローラに対する転送要求を停止します。
ブロック転送単位は , 指定のブロックサイズ (DMACA の BLK3 ∼ BLK0 ビット ) になります。
● バースト転送
1 回の転送要求に応えて , 指定の転送数だけ連続されます。
指定の転送回数は , 転送回数 (DMACA の BLK3 ∼ BLK0 ビットと DMACA の DTC15 ∼ DTC0 ビットを掛けた
もの ) × ブロックサイズになります。
● デマンド転送
外部装置からの転送要求入力 (DREQ 端子のレベルで検出 ) または指定の転送回数に達するまで , 転送が連続
して実行されます。
デマンド転送での指定の転送回数は , 指定の転送回数 (DMACA の DTC15 ∼ DTC0 ビット ) になります。ブ
ロックサイズは常に "1" になり , ブロックサイズ指定ビット (DMACA:BLK3 ∼ BLK0) の値は無視されます。
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第 25 章 DMA コントローラ
25.3 DMA コントローラ (DMAC) の動作
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■ 転送タイプ
● 2 サイクル転送 ( 通常の転送 )
読出し動作および書込み動作を動作単位として , DMA コントローラが動作します。
データは , 転送元レジスタに格納されているアドレスから読み出され , 転送先レジスタに格納されている別の
アドレスに書き込まれます。
● フライバイ転送 ( メモリ → I/O)
読出し動作を動作単位として , DMA コントローラが動作します。
フライバイ転送が設定されているときに DMA 転送が実行されると , DMA がフライバイ転送 ( 読出し ) 要求を
バスコントローラに発行し , バスコントローラが外部インタフェースにフライバイ転送 ( 読出し ) を実行させ
ます。
● フライバイ転送 (I/O → メモリ )
書込み動作を動作単位として , DMA コントローラが動作します。
これ以外の動作は , フライバイ転送 ( メモリ → I/O) 動作と同じです。
MB91460M シリーズのフライバイ転送で使用するアクセス領域は , 外部領域である必要があります。
■ 転送アドレス
以下のアドレッシングが用意されており , チャネルの転送元および転送先ごとに独自に設定できます。
2 サイクル転送とフライバイ転送とでは , アドレス設定レジスタ (DMASA/DMADA) の指定方法が異なります。
● 2 サイクル転送のアドレス指定
あらかじめアドレスを設定しているレジスタ (DMASA/DMADA) から読み出された値は , アクセス用のアドレス
として使用されます。DMA は , 転送要求を受信すると , レジスタのアドレスを一時記憶バッファに格納してか
ら転送を開始します。
転送 ( アクセス ) 動作のたびに , アドレスカウンタによって次のアクセスアドレスが作成され ( インクリメン
ト / デクリメント / 固定を選択可能 ), 一時記憶バッファに書き込まれます。ブロック転送単位が完了するたび
に一時記憶バッファの内容がレジスタ (DMASA/DMADA) に書き込まれるため , ブロック転送単位が完了するた
びにアドレスレジスタ (DMASA/DMADA) 値が更新されます。このため , 転送中にアドレスを判別することは
できません。
● フライバイ転送のアドレス指定
フライバイ転送では , 転送先アドレスレジスタ (DMADA) から読み出された値がアクセス用のアドレスとして
使用されます。転送元アドレスレジスタ (DMASA) は無視されます。設定するアドレスとして外部領域を指定
してください。
DMA は , 転送要求を受信すると , レジスタのアドレスを一時記憶バッファに格納してから転送を開始します。
転送 ( アクセス ) 動作のたびに , アドレスカウンタによって次のアクセスアドレスが作成され ( インクリメン
ト / デクリメント / 固定を選択可能 ), 一時記憶バッファに書き込まれます。ブロック転送単位が完了するたび
に一時記憶バッファの内容がレジスタ (DMADA) に書き込まれるため , ブロック転送単位が完了するたびにア
ドレスレジスタ (DMADA) 値が更新されます。このため , 転送中にアドレスを判別することはできません。
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第 25 章 DMA コントローラ
25.3 DMA コントローラ (DMAC) の動作
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■ 転送回数および転送終了
● 転送回数
ブロック転送単位が完了するたびに , 転送回数レジスタがデクリメント ( − 1) されます。転送回数レジスタが
"0" になると , 指定の転送に関するカウントが終了し , 終了コードが表示されて転送が停止するか , または転送
が再開されます *。
転送回数レジスタの値はアドレスレジスタと同じく , ブロック転送単位のたびに更新されます。
*: 転送回数レジスタのリロードが禁止されている場合には , 転送が終了します。リロードが許可されている場
合には , レジスタ値が初期化され , 転送を待機する状態になります (DMACB の DTCR) 。
● 転送終了
転送終了の要因は以下のとおりです。
転送が終了すると, 終了コードとして要因が示されます (DMACBのDSS2∼
DSS0 ビット ) 。
• 指定の転送回数の終了 (DMACA：BLK3 ∼ BLK0 ビット × DMACA：DTC15 ∼ DTC0 ビット ) => 正常終了
• 周辺回路または外部端子 (DSTP) からの転送停止要求の発生 => エラー
• アドレスエラーの発生 => エラー
• リセットの発生 => リセット
転送停止要因が示され (DSS), 終了要因による転送終了割込みまたはエラー割込みが発生します。
25.3.1 転送要求の設定
DMA 転送を起動にするため , 以下の 3 種類の転送要求が用意されています。
• 外部転送要求端子
• 内蔵周辺機器の要求
• ソフトウェアの要求
ソフトウェアの要求は , ほかの要求の設定に関係なくいつでも使用できます。
■ 外部転送要求端子
チャネルに対応した入力端子への入力によって , 転送要求が発生します。
MB91460M シリーズは , ch.0 (DREQ0) をサポートしています。
このとき入力が有効な場合は , 転送タイプおよび開始要因の設定に応じて以下の要因が選択されます。
● エッジ検出
転送タイプがブロック転送 , ステップ転送 , またはバースト転送の場合は , エッジ検出を選択します。
• 立下りエッジ検出：転送元選択レジスタと共に設定します。DMACA の IS4 ∼ IS0 ビットが "01110B" の場
合。
• 立上りエッジ検出：転送元選択レジスタと共に設定します。DMACA の IS4 ∼ IS0 ビットが "01111B" の場
合。
● レベル検出
転送タイプがデマンド転送の場合は , レベル検出を選択します。
• "H" レベル検出：転送元選択レジスタと共に設定します。DMACA の IS4 ∼ IS0 ビットが "01110B" の場合。
• "L" レベル検出：転送元選択レジスタと共に設定します。DMACA の IS4 ∼ IS0 ビットが "01111B" の場合。
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25.3 DMA コントローラ (DMAC) の動作
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■ 内蔵周辺機器の要求
内蔵周辺回路からの割込みによって , 転送要求が発生します。
チャネルごとに, 転送要求を発生させる周辺機器の割込みを設定します (DMACAのIS4∼IS0ビットが"1xxxxB"
の場合 ) 。
内蔵周辺機器の要求を外部転送要求と併用することはできません。
＜注意事項＞
転送要求で使用される割込み要求が CPU への割込み要求に似ているため , 割込みコントローラからの割込
みを禁止してください (ICR レジスタ ) 。
■ ソフトウェアの要求
レジスタのトリガビット (DMACA の STRG ビット ) に書き込むことによって , 転送要求が発生します。
ソフトウェアの要求は , 外部転送要求端子および内蔵周辺機器の要求から独立しており , いつでも要因になり
えます。
ソフトウェアの要求が開始 ( 転送許可 ) 要求と共に発生した場合には , DMA 転送要求がバスコントローラに直
接出力されると転送が始まります。
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25.3 DMA コントローラ (DMAC) の動作
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25.3.2 転送シーケンス
DMA 転送の開始後の動作シーケンスを決定づける転送タイプおよび転送モードをチャネルごとに独自に設定
できます (DMACB の TYPE1, TYPE0 ビットおよび MOD1, MOD0 ビットに関する設定 ) 。
■ 転送シーケンスの選択
レジスタの設定では , 以下のシーケンスを選択できます。
• バースト 2 サイクル転送
• デマンド 2 サイクル転送
• ブロック / ステップ 2 サイクル転送
• バーストフライバイ転送
• デマンドフライバイ転送
• ブロック / ステップフライバイ転送
● バースト 2 サイクル転送
バースト 2 サイクル転送では , 転送回数レジスタに指定された回数の転送が転送元ごとに連続して実行されま
す。2 サイクル転送の場合 , 転送元 / 転送先アドレスを使用して , どの 32 ビット領域でも指定できます。
周辺機器の転送要求 , ソフトウェアの転送要求 , または外部端子 (DREQ) エッジ入力検出要求を転送元として
選択できます。
表 25.3-1 指定可能な転送アドレス ( バースト 2 サイクル転送 )
転送元アドレッシング
方向
転送先アドレッシング
すべての 32 ビット領域が指定可能
→
すべての 32 ビット領域が指定可能
バースト転送には , 以下のような特長があります。
1 回の転送要求が届くと , 転送回数レジスタが "0" になるまで , 転送が連続して実行されます。
転送回数は , 転送回数レジスタ値にブロックサイズを掛けたもの (DMACA の BLK3 ∼ BLK0 ビットと DMACA の
DTC15 ∼ DTC0 ビットを掛けたもの ) になります。
転送中に発生したほかの要求は無視されます。
転送回数レジスタのリロード機能が許可されている場合には , 転送が終了すると , 次の要求が受付けられます。
優先度が高い別のチャネル向けの転送要求が転送中に届くと , ブロック転送単位の境界でそのチャネルに切り
換えられます。そのチャネル向けの転送要求がクリアされない限り , 処理は再開されません。
図 25.3-1 外部端子の立上りエッジ , ブロック数 1, および転送カウント 4 で開始されるバースト転送の例
転送要求（立上りエッジ）
バス動作
転送回数
CPU
SA
DA
4
SA
DA
3
SA
DA
2
SA
DA
1
CPU
0
転送終了
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25.3 DMA コントローラ (DMAC) の動作
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● バーストフライバイ転送
バーストフライバイ転送の特長は 2 サイクル転送と似ていますが , 外部領域のみを転送領域にできること , およ
び転送単位が読出し ( メモリ → I/O) 専用または書込み (I/O → メモリ ) 専用であることが異なります。
表 25.3-2 指定可能な転送アドレス ( バーストフライバイ転送 )
転送元アドレッシング
方向
転送先アドレッシング
指定は不要 ( 無効 )
なし
外部領域
● デマンド転送 2 サイクル転送
転送要求として外部端子の "H" レベルまたは "L" レベルを選択した場合にのみ , デマンド転送シーケンスが作
成されます。DMACA の IS3 ∼ IS0 ビットでレベルを選択してください。
連続転送には , 以下のような特長があります。
• 転送要求の転送動作が 1 つ 1 つチェックされます。外部入力レベルが指定の転送要求レベルの範囲内にある
間は , 要求がクリアされずに転送が連続して実行されます。外部入力が変更されると , 要求がクリアされ ,
転送境界で転送が停止します。転送回数レジスタに指定された回数だけ , この動作が繰り返されます。
• この点を除けば , バースト転送と同じ動作になります。
図 25.3-2 "H" レベルの外部端子 , ブロック数 1, および転送カウント 3 で開始されるデマンド転送の例
転送要求（Hレベル）
バス動作
CPU
転送回数
SA
DA
3
SA
DA
CPU
2
SA
DA
1
0
転送終了
表 25.3-3 指定可能な転送アドレス ( デマンド転送 2 サイクル転送 )
転送元アドレス
方向
転送先アドレッシング
外部領域
→
外部領域
外部領域
→
内蔵 IO
外部領域
→
内蔵 RAM
内蔵 IO
→
外部領域
内蔵 RAM
→
外部領域
＜注意事項＞
デマンド転送では , 転送元か転送先またはその両方について外部領域アドレスを設定してください。デマンド
転送モードでは DMA 転送が外部バスのタイミングに合わせられるため , 外部領域へのアクセスが常に必要
になります。
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365
第 25 章 DMA コントローラ
25.3 DMA コントローラ (DMAC) の動作
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● デマンド転送フライバイ転送
デマンド転送フライバイ転送の特長は 2 サイクル転送と似ていますが , 外部領域のみを転送領域にできること ,
および転送単位が読出し ( メモリ → I/O) 専用または書込み (I/O → メモリ ) 専用であることが異なります。
表 25.3-4 指定可能な転送アドレス ( デマンド転送フライバイ転送 )
転送元アドレッシング
方向
転送先アドレッシング
指定は不要 ( 無効 )
→
外部領域
● ステップ / ブロック転送 2 サイクル転送
ステップ/ブロック転送 (転送要求ごとに指定のブロックカウントの回数だけ転送が実行されます) では, 転送元/
転送先アドレスとして , どの 32 ビット領域でも指定できます。
表 25.3-5 指定可能な転送アドレス ( ステップ / ブロック転送 2 サイクル転送 )
転送元アドレッシング
方向
転送先アドレッシング
すべての 32 ビット領域が指定可能
→
すべての 32 ビット領域が指定可能
[ ステップ転送 ]
ブロックサイズとして "1" が設定されると , ステップ転送シーケンスが作成されます。
ステップ転送には , 以下のような特長があります。
• 転送要求が届くと , 1 回の転送動作後 , 要求がクリアされ , 転送が停止します ( バスコントローラへの DMA
転送要求がキャンセルされます ) 。
• 転送中に発生したほかの要求は無視されます。
• 優先度が高い別のチャネル向けの転送要求が転送中に届くと , いったん転送が停止してから再開した後 , そ
のチャネルに切り換えられます。ステップ転送の優先度は , 転送要求がいくつか同時に発生した場合にのみ有
効になります。
[ ブロック転送 ]
ブロックサイズとして "1" 以外の有効な値が指定されると , ブロック転送シーケンスが作成されます。
ブロック転送には , 以下のような特長があります。
• ブロック転送の特長はステップ転送と似ていますが , 1回の転送単位が複数の転送サイクル数 ( ブロック数 )
で構成されている点が異なります。
図 25.3-3 立上りエッジの外部端子 , ブロック数 2, および転送カウント 2 で開始されるブロック転送の例
転送要求（立上りレベル）
バス動作
ブロック数
転送回数
CPU
SA
DA
SA
2
DA
1
CPU
0
2
SA
DA
SA
2
DA
1
1
転送終了
366
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第 25 章 DMA コントローラ
25.3 DMA コントローラ (DMAC) の動作
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● ステップ / ブロック転送フライバイ転送
この転送の特長は 2 サイクル転送と似ていますが , 外部領域のみを転送領域にできること , および転送単位が
読出し ( メモリ → I/O) 専用または書込み (I/O → メモリ ) 専用であることが異なります。
表 25.3-6 指定可能な転送アドレス ( ステップ / ブロック転送フライバイ転送 )
転送元アドレッシング
方向
転送先アドレッシング
指定は不要 ( 無効 )
なし
外部領域
25.3.3 DMA 転送の概要
DMA 転送のブロックサイズおよびリロード動作について説明します。
■ ブロックサイズ
• 転送データの単位およびインクリメントは , データのセット ( ブロックサイズ指定レジスタに設定されてい
る数とデータ幅を掛けたもの ) です。
• データ幅として指定されている値によって 1 回の転送サイクルで転送されるデータ量が決まるため , 1 回の
転送単位は指定のブロックサイズで転送されるサイクルの数になります。
• 優先度の高い転送要求が転送中に届いた場合 , または転送の一時停止要求が発生した場合には , 転送がブロッ
ク転送かどうかに関係なく , 転送単位の境界でのみ転送が停止します。このため , データを分割したり一時
停止することが望ましくない場合でもデータを確実に保護できます。ただし , ブロックサイズが大きい場合
には , 応答時間が遅くなります。
• リセットが発生したときにのみ , 転送データが保証されなくなるため転送が直ちに停止します。
■ リロード動作
このモジュールでは , チャネルごとに以下の 3 種類のリロードを設定できます。
● 転送回数レジスタのリロード
指定の回数だけ転送が実行されると , 転送回数レジスタに初期値が設定され , 開始要求を待機する状態になり
ます。
転送シーケンス全体を繰り返し実行するときには , この種のリロードを設定してください。
リロードを指定しないと , 指定の回数だけ転送が実行された後転送回数レジスタ値が 0 のままになり , それ以
上転送が実行されなくなります。
● 転送元アドレスレジスタのリロード
指定の回数だけ転送が実行されると , 転送元アドレスレジスタに初期値が設定されます。
転送元アドレス領域の固定領域から転送を繰り返すときには , この種のリロードを設定してください。
リロードを指定しないと , 指定の回数だけ転送が実行された後 , 転送元アドレスレジスタ値が次のアドレスに
なります。アドレス領域が固定されていないときには , この種のリロードを使用してください。
● 転送先アドレスレジスタのリロード
指定の回数だけ転送が実行されると , 転送先アドレスレジスタに初期値が設定されます。
転送先アドレス領域の固定領域に転送を繰り返すときには , この種のリロードを設定してください。
( 以後の処理は上記の「転送元アドレスレジスタのリロード」の説明と同じです。)
• 転送元 / 転送先レジスタのリロードのみが許可されている場合には , 指定の回数だけ転送が実行された後の
再開が実装されず , 各アドレスレジスタの値のみが設定されます。
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25.3 DMA コントローラ (DMAC) の動作
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● 動作モードおよびリロード動作の特殊な例
• 外部端子入力レベル検出により連続転送モードで転送を実行し , 転送回数レジスタのリロードを使用すると ,
連続入力中に転送が終了しても , リロードによって転送が連続して実行されます。この場合にも , 終了コード
が設定されます。
• データ転送が終了したら処理を停止し , 再び入力が検出されたら処理を再開することが望ましい場合には ,
リロードを指定しないでください。
• バースト , ブロック , ステップの各転送モードの転送では , リロード後データ転送が終了すると転送が一時的
に停止します。新しい転送要求入力が検出されるまで , 転送は開始されません。
25.3.4 アドレッシングモード
転送チャネルごとに独自に転送先 / 転送元アドレスを指定してください。
■ アドレスレジスタ指定
アドレスレジスタを指定する方法には , 以下の 2 つがあります。いずれの方法で指定するかは , 転送シーケンス
によります。
• 2 サイクル転送モードでは , 転送元アドレス設定レジスタ (DMASA) に転送元アドレスを設定し , 転送先ア
ドレス設定レジスタ (DMADA) に転送先アドレスを設定します。
• フライバイ転送モードでは , 転送先アドレス設定レジスタ (DMADA) にメモリアドレスを指定します。この
場合 , 転送元アドレス設定レジスタ (DMASA) の値は無視されます。
■ アドレスレジスタの特長
このレジスタは最大 32 ビット長です。32 ビット長の場合 , メモリマップの全空間にアクセスできます。
■ アドレスレジスタの機能
• アクセス操作ごとにアドレスレジスタが読み出され , 読出し値がアドレスバスに送られます。
• それと同時に , 次のアクセス用のアドレスがアドレスカウンタで計算され , アドレスレジスタが計算後のア
ドレスで更新されます。
• アドレスの計算では , チャネル , 転送先 , および転送元ごとに独自にインクリメントまたはデクリメントが
選択されます。アドレスインクリメント / デクリメントの幅は , アドレスカウントサイズレジスタ (DMACB
の SASZ/DASZ) で指定します。
• リロードが禁止されている場合には , 転送が終了したとき , 最後に計算されたアドレスがアドレスレジスタ
に残ります。
• リロードが許可されている場合には , アドレスの初期値がリロードされます。
＜注意事項＞
•
•
368
32 ビット長フルアドレス計算の結果オーバフローまたはアンダフローが発生した場合には , アドレスエ
ラーが検出され , エラー元のチャネルでの転送が停止します。終了コードに関する項目の説明を参照し
てください。
DMAC のどのレジスタもアドレスレジスタに設定しないでください。
•
デマンド転送では , 転送元か転送先またはその両方について外部領域アドレスを設定してください。
•
DMAC のどのレジスタにもデータが転送されないようにしてください。
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25.3.5 データタイプ
1 回の転送動作で転送されるデータ長 ( データ幅 ) を以下の中から選択します。
• バイト
• ハーフワード
• ワード
■ データ長 ( データ幅 )
DMA 転送ではワード境界指定も監視されるため , 転送先 / 転送元アドレスにデータ長の異なるアドレスを指定
すると , 異なる下位ビットが無視されます。
• バイト：実際のアクセスアドレスおよびアドレッシングが一致します。
• ハーフワード：実際のアクセスアドレスは , 下位 1 ビットが "0" で始まる 2 バイト長になります。
• ワード：実際のアクセスアドレスは , 下位 2 ビットが "00" で始まる 4 バイト長になります。
転送元アドレスと転送先アドレスとで最下位ビットが異なる場合には , 両アドレスがセットになって内部アド
レスバスに出力されます。ただし , 上記規則に従ってアドレスが修正されると , バス上のそれぞれの転送対象
がアクセスされます。
25.3.6 転送回数制御
転送回数は , 最大 16 ビット長の範囲内 ("1" ∼ "65536") で指定します。
■ 転送回数制御
転送回数レジスタ (DMACA の DTC) に転送回数を設定します。
転送が始まり , 転送回数の分だけデクリメントされると , レジスタ値が一時記憶バッファに格納されます。転
送回数の値が "0" になると , 指定回数の転送終了が検出され , 通常はチャネルでの転送が終了しますが , リロード
が指定されている場合には再開要求を待機する状態になります。
転送回数レジスタのグループには , 以下のような特長があります。
• 各レジスタは 16 ビット長です。
• どのレジスタにも , 専用のリロードレジスタがあります。
• レジスタ値が "0" になって転送が起動されると , 転送が 65536 回実行されます。
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25.3 DMA コントローラ (DMAC) の動作
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■ リロード動作
• リロード動作は , リロードを許可するレジスタでリロードが許可されている場合にのみ使用できます。
• 転送が起動されると , 転送回数レジスタの初期値がリロードレジスタに保存されます。
• 転送回数が 0 までカウントダウンされると , 転送の終了が通知され , 初期値がリロードレジスタから読み出
されて転送回数レジスタに書き込まれます。
25.3.7 CPU 制御
DMA 転送要求が受付けられると , DMA が転送要求をバスコントローラに発行します。
バスコントローラがバス動作の分岐で内部バスの使用権を DMA に渡し , DMA 転送が始まります。
■ DMA 転送と割込み
• 一般に , DMA 転送中は転送が終了するまで割込みが受付けられません。
• 割込み処理中に DMA 転送要求が発生した場合には , その転送要求が受付けられ , 転送が完了するまで割込
み処理が停止します。
• ただし , 割込みコントローラで設定されているホールド抑止レベルよりも高いレベルの NMI 要求または割
込み要求が発生した場合は例外であり , DMAC が転送単位境界 (1 ブロック ) でバスコントローラ経由の転送
要求を一時的にキャンセルして , 割込み要求がクリアされるまで一時的に転送を停止します。その間 , 転送
要求は内部で保持されます。割込み要求がクリアされると , DMAC は転送要求をバスコントローラに再発行
して , バスの使用権を取得し , DMA 転送を再開します。
■ DMA の抑止
DMA 転送中に優先度の高い割込み要因が発生すると , FR ファミリデバイスが DMA 転送に割込み , 適切な割
込みルーチンに分岐します。この機能は , 何らかの割込み要求がある場合に限り有効に働きます。割込み要因
がすべてクリアされると , 抑止機能が働かなくなり , 割込み処理ルーチンによって DMA 転送が再開されます。
このため , 割込み要因処理ルーチンで割込み要因をクリアした後 , DMA 転送に割込むレベルで DMA 転送の再
開を抑止する場合には , DMA 抑止機能を使用してください。DMA 抑止機能を使用するには DMA 全チャネル
制御レジスタの DMAH3 ∼ DMAH0 ビットに "0" 以外の値を書き込み , DMA 抑止機能を停止するにはその同じ
ビットに "0" を書き込みます。
この機能は , 主に割込み処理ルーチンで使用します。割込み処理ルーチンで割込み要因をクリアする前に , DMA
抑止レジスタを 1 だけインクリメントします。これを行うと , DMA 転送が実行されません。割込み処理が終了
したら , 戻る前に DMAH3 ∼ DMAH0 ビットを "1" だけデクリメントします。割込みがいくつか同時に発生した場
合には , DMAH3 ∼ DMAH0 ビットがまだ 0 ではないため , DMA 転送が抑止されたままになります。割込みが 1
つだけ発生した場合には , DMAH3 ∼ DMAH0 ビットが "0" になります。DMA 要求が直ちに許可されます。
＜注意事項＞
•
•
370
このレジスタには 4 ビットしかないため , 15 レベルを超える複数の割込みにはこの機能を使用できませ
ん。
ほかの割込みレベルよりも 15 レベル以上高いレベルで DMA タスクの優先度を割り当ててください。
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25.3 DMA コントローラ (DMAC) の動作
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25.3.8 ホールドアービトレーション
外部バス拡張モードでデバイスが動作しているときには , 外部ホールド機能を使用できます。ここでは , ホー
ルド機能が使用可能である場合 , 外部ホールド要求と DMA 転送要求とがどのような関係にあるのかについて
説明します。
■ 外部ホールド中の DMA 転送要求
外部バス領域がアクセスされているときに DMA 転送が始まると , DMA 転送が一時的に停止します。外部ホール
ドが解除されると , DMA 転送が再開されます。
■ DMA 転送中の外部ホールド要求
デバイスが外部でホールドされています。DMA 転送で外部バス領域がアクセスされると , DMA 転送が一時的
に停止します。外部ホールドが解除されると , DMA 転送が再開されます。
■ DMA 転送要求および外部ホールド要求の同時発生
デバイスが外部でホールドされており , 内部 DMA 転送が始まります。DMA 転送で外部バス領域がアクセスさ
れると , DMA 転送が一時的に停止します。外部ホールドが解除されると , DMA 転送が再開されます。
25.3.9 開始から終了 / 停止までの動作
DMA転送の開始はチャネルごとに独自に制御されますが, 転送が始まる前に全チャネルの動作を許可しておく
必要があります。このセクションでは , 開始から終了 / 停止までの動作について説明します。
■ 動作開始
● 全チャネルの動作の許可
各 DMAC チャネルを起動する前に , DMA 動作許可ビット (DMACR の DMAE ビット ) で全チャネルの動作を
許可しておく必要があります。動作を許可する前の開始設定および転送要求はすべて無効になります。
● 転送開始
各チャネルに対応した制御レジスタの動作許可ビットによって , 転送動作を開始できます。起動されたチャネ
ルへの転送要求が受付けられると , DMA 転送動作が指定のモードで始まります。
● 一時停止からの開始
チャネル単位制御または全チャネル制御で始まる前に一時停止が発生した場合には , 転送動作が始まっていて
も , 一時停止状態が保持されます。その間に転送要求が発生すると , そのいずれの要求も受付けられ , 保持さ
れます。一時停止が解除されると , 転送が始まります。
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■ 転送要求の受付と転送
開始後 , チャネルごとに設定されている転送要求のサンプリングが始まります。
外部端子開始要因にエッジ検出が選択されており, かつ転送要求が検出されると, クリア条件が満たされる (ブ
ロック転送 , ステップ転送 , またはバースト転送に外部端子開始要因が選択される ) まで , 要求が DMAC 内に
保持されます。
外部端子開始要因にレベル検出または周辺割込みが選択されていると , 転送要求がすべてクリアされるまで ,
転送が連続して実行されます。要求がすべてクリアされると , 1 回の転送単位の後 , 転送が停止します ( デマンド
転送または周辺割込みが始まります ) 。
周辺割込みはレベル検出として処理されるため , DMA による割込みクリアを使用して処理してください。
転送要求は , ほかのチャネルの要求が受付けられ , 転送が実行されている間でも , 常に受付けられます。どの
チャネルが転送に使用されるかは , 優先度がチェックされた後 , 転送単位ごとに決定されます。
■ DMA による周辺割込みのクリア
DMA には , 周辺割込みをクリアする機能があります。この機能は , 周辺割込みが DMA 開始要因として選択さ
れているとき (IS4 ∼ IS0 ビットが "1xxxxB" のとき ) に働きます。
周辺割込みは設定された開始要因に関してのみクリアされます。つまり , IS4 ∼ IS0 ビットで設定された周辺
機能のみがクリアされます。
割込みをクリアするタイミングは , 転送モードによって異なります (「25.4 動作フローチャート」を参照してく
ださい ) 。
• ブロック / ステップ転送：ブロック転送が選択されている場合には , 1 回のブロック ( ステップ ) 転送後に
クリア信号が発生します。
• バースト転送：バースト転送が選択されている場合には , 指定の回数だけ転送が実行された後にクリア信号
が発生します。
• デマンド転送：デマンド転送では外部端子からの開始要求のみがサポートされているため , クリア信号は発
生しません。
■ 一時停止
以下の場合には , DMA 転送が一時的に停止します。
● 制御レジスタへの書込みによる一時停止の設定 (チャネルごとに独自に設定するか, または全チャ
ネル同時に設定します )
一時停止ビットによって一時停止が設定されると , 一時停止の解除が再度設定されるまで , 対応するチャネル
で転送が停止します。DSS ビットをチェックすれば一時停止かどうかがわかります。
● NMI/ ホールド抑止レベル割込み処理
ホールド抑止レベルよりも高いレベルの NMI 要求または割込み要求が発生すると , 転送を実行中の全チャネル
が転送単位の境界で一時的に停止し , NMI/ 割込み処理に優先度を付与するためバス権が返されます。NMI/ 割
込み処理中に受付けられた転送要求は保持され , NMI 処理の完了を待機する状態になります。
NMI/ 割込み処理が完了すると , 要求が保持されているチャネルでは転送が再開されます。
■ 動作終了 / 停止
DMA 転送の終了は , チャネルごとに独自に制御されます。また , 全チャネルの動作を一度にまとめて禁止する
こともできます。
● 転送終了
リロードが禁止されている場合には , 転送回数レジスタが "0" になると (DMACA の DENB ビットがクリアされ
ます ), 転送が停止し , 終了コードとして「正常終了」が表示され , 転送要求がすべて禁止されます。
リロードが許可されている場合には , 転送回数レジスタが "0" になると (DMACA の DENB ビットがクリアされ
ません ), 初期値がリロードされ , 終了コードとして「正常終了」が表示され , 転送要求を待機する状態になり
ます。
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25.3 DMA コントローラ (DMAC) の動作
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● 全チャネルの禁止
DMA 動作許可ビット DMAE で全チャネルの動作が禁止されている場合には , 起動しているチャネルの動作を
含めすべての DMAC 動作が停止します。その後 , 全チャネルの動作が再び許可されても , チャネルが再開され
ない限り , 転送は実行されません。この場合 , どのようなことがあっても割込みは発生しません。
■ エラーによる停止
指定の回数だけ転送が実行されて正常に終了するほか , さまざまなエラーおよび強制停止のために転送が停止
することもあります。
● 周辺回路からの転送停止要求
エラー ( 例：通信系周辺機器からのデータの送受信時のエラー ) が検出されると , 転送要求を出力する周辺回路
に応じて , 転送停止要求が発行されます。
DMAC は , このような転送停止要求を受け取ると , 終了コードとして「転送停止要求」を表示し , 対応するチャ
ネルで転送を停止します。
表 25.3-7 エラーによる停止
IS
EIS
機能
転送停止要求
10110B
11000B
11010B
11100B
0000B
0000B
0000B
0000B
LIN-USART 0 RX *
LIN-USART 1 RX *
LIN-USART 4 RX *
LIN-USART 5 RX *
あり
あり
あり
あり
10000B
10010B
10100B
10110B
11000B
11010B
11100B
11110B
0011B
0011B
0011B
0011B
0011B
0011B
0011B
0011B
LIN-USART 0 RX *
LIN-USART 1 RX *
LIN-USART 2 RX *
LIN-USART 3 RX *
LIN-USART 4 RX *
LIN-USART 5 RX *
LIN-USART 6 RX *
LIN-USART 7 RX *
あり
あり
あり
あり
あり
あり
あり
あり
10000B
10010B
10100B
10110B
11000B
11010B
11100B
11110B
0100B
0100B
0100B
0100B
0100B
0100B
0100B
0100B
LIN-USART 8 RX *
LIN-USART 9 RX *
LIN-USART 10 RX *
LIN-USART 11 RX *
LIN-USART 12 RX *
LIN-USART 13 RX *
LIN-USART 14 RX *
LIN-USART 15 RX *
あり
あり
あり
あり
あり
あり
あり
あり
その他
その他
なし
* エラーが検出されると , 転送停止要求が発行されます。
転送停止要求が生成される条件の詳細については , 各周辺回路の仕様を参照してください。
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第 25 章 DMA コントローラ
25.3 DMA コントローラ (DMAC) の動作
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■ アドレスエラーの発生
以下のかっこに示されているように , アドレッシングモードで不適切なアドレッシングが発生すると , アドレ
スエラーが検出されます (32 ビットアドレスを指定したときにアドレスカウンタでオーバフローまたはアンダ
フローが発生した場合 ) 。
アドレスエラーが検出されると , 終了コードとして「アドレスエラーの発生」が表示され , 対応するチャネル
で転送が停止します。
25.3.10 DMAC 割込み制御
転送要求になる周辺割込みとは別に , DMAC チャネルごとに割込みを出力することもできます。
■ DMAC 割込み制御
DMAC チャネルごとに以下の割込みを出力できます。
• 転送終了割込み：動作が正常に終了したときにのみ発生します。
• エラー割込み：周辺回路による転送停止要求 ( 周辺機器によるエラー )
• エラー割込み：アドレスエラーの発生 ( ソフトウェアによるエラー )
このような割込みはいずれも , 終了コードの意味に従って出力されます。
割込み要求は , DMACS の DSS2 ∼ DSS0 ( 終了コード ) に "000B" を書き込むことによってクリアできます。
再開する前に , 000B を書き込んで終了コードをクリアしてください。
リロードが許可されている場合には , 転送が自動的に再開します。ただし , この時点ではまだ終了コードがク
リアされません。次の転送が終了して新しい終了コードが書き込まれるまで保持されます。
終了コードに表示できる終了要因は 1 つのみであるため , 要因がいくつか同時に発生した場合には優先度が考
慮されたうえで結果が表示されます。この時点で発生した割込みは , 表示された終了コードに準拠したものに
なります。
終了コードを表示する優先度は以下のとおりです ( 優先度の高い順に並んでいます ) 。
• リセット
• "000B" 書込みによるクリア
• 周辺機器停止要求または外部端子入力 (DSTP) 停止要求
• 正常終了
• アドレスエラー検出時の停止
• チャネルの選択および制御
■ スリープ中の DMA 転送
• DMAC は , スリープモードでも動作することができます。
• スリープモードでも動作させる場合には , 以下の点に注意してください。
• CPU が停止しているため , DMAC レジスタを書き換えることができません。スリープモードに入る前に設
定を行ってください。
• スリープモードは割込みがあると解除されます。このため , DMAC 開始要因として周辺割込みが選択されて
いる場合には , 割込みコントローラで割込みを禁止する必要があります。
• DMAC 終了割込みでスリープモードを解除しないようにする場合には , このような割込みを禁止してくださ
い。
374
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第 25 章 DMA コントローラ
25.3 DMA コントローラ (DMAC) の動作
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25.3.11 チャネルの選択および制御
最大 5 つのチャネルを同時に転送チャネルに設定できます。一般に , チャネルごとに独自の機能を設定できま
す。
■ チャネル間の優先度
DMA 転送は一度に 1 つのチャネルでのみ可能であるため , 各チャネルに優先度を設定する必要があります。
優先度の設定として固定と循環の 2 つのモードが用意されており , チャネルグループ ( 後述 ) ごとにいずれか
を選択できます。
● 固定モード
優先度がチャネル番号で固定されています。ch.0 から ch.4 へと優先度が低くなっていきます。
(ch.0>ch.1>ch.2>ch.3>ch.4)
転送中に優先度の高い転送要求が届くと , 転送単位 ( ブロックサイズ指定レジスタに設定されている数にデー
タ幅をかけたもの ) の転送が終了した時点で , 優先度の高いチャネルが転送チャネルになります。
優先度の高い転送が完了すると , 元のチャネルで転送が再開されます。
図 25.3-4 固定モードのタイミング例
ch.0転送要求
ch.1転送要求
バス動作
CPU
SA
転送チャネル
DA
ch.1
SA
DA
ch.0
SA
DA
ch.0
SA
DA
CPU
ch.1
ch.0転送終了
ch.1転送終了
● 反転モード (ch.0 から ch.1 のみ )
動作が許可されている場合 , 初期状態の優先度は固定モードと同じですが , 転送動作が終了するたびにチャネ
ルの優先度が逆転します。このため , 複数の転送要求が同時に出力される場合には , 転送単位のたびにチャネ
ルが切り換えられます。
反転モードは , 連続転送またはバースト転送が設定されているときに効果的です。
図 25.3-5 循環モードのタイミング例
ch.0転送要求
ch.1転送要求
バス動作
転送チャネル
CPU
SA
DA
ch.1
SA
DA
ch.0
SA
DA
ch.1
SA
DA
CPU
ch.0
ch.0転送終了
ch.1転送終了
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375
第 25 章 DMA コントローラ
25.3 DMA コントローラ (DMAC) の動作
MB91460M シリーズ
■ チャネルグループ
優先度は , 下表のように設定されます。
モード
優先度
備考
固定
ch.0 > ch.1
−
ch.0 > ch.1
初期状態は最上列です。
最上列の転送が発生すると , 優先度が逆転し
ます。
反転
ch.0 < ch.1
25.3.12 外部端子および内部動作タイミングに関する補足
このセクションでは , 外部端子および内部動作タイミングに関する補足情報を示します。
■ DREQ 端子入力の最小有効パルス幅
MB91460M シリーズでは , ch.0 のみを適用できます。
バースト , ステップ , ブロック , デマンドのどの転送モードでも , 最低限必要な幅は 5 システムクロックサイクル
(CLKT の 5 サイクル ) です。
＜注意事項＞
DACK 出力は , DREQ 入力の受付を示すものではありません。DREQ 入力は , DMA が許可されているが転送
がまだ始まっていない場合 , 常に受付けられます。このため , DACK 出力がアサートされるまで DREQ 入力
を保持する必要がありません ( ただし , デマンド転送モードを除きます ) 。
■ デマンド転送要求が停止している場合の DREQ 端子入力のネゲートタイミング
● 2 サイクル転送の場合
デマンド転送では , 転送元か転送先またはその両方について外部領域アドレスを設定してください。
• 転送タイプが外部 ↔ 外部である場合：最後の DMA 転送の転送元にアクセスするときに , 外部 WEX 端子出
力の "L" セクション (DACK が "L" かつ WEX が "L" のセクション ) で , クロックが最後に検知されるタイミ
ングの前にネゲートします。これよりも後に DREQ がネゲートされる場合には , DMA 要求が検出されて次
の転送までネゲートされることがあります。
• 転送タイプが外部 ↔ 内部である場合：最後の DMA 転送の転送元にアクセスするときに , 外部 RDX 端子出
力の "L" セクション (DACK が "L" かつ RDX が "L" のセクション ) で , クロックが最後に検知されるタイミ
ングの前にネゲートします。これよりも後に DREQ がネゲートされる場合には , DMA 要求が検出されて次
の転送までネゲートされることがあります。
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第 25 章 DMA コントローラ
25.3 DMA コントローラ (DMAC) の動作
MB91460M シリーズ
図 25.3-6 2 サイクル外部転送 → 内部転送での DREQ 端子入力のネゲートタイミング例
バス動作
CPU
領域
SA
DA
SA
DA
*1
*2
*1
*2
CPU
*1: 外部
*2: 内部
SA
DA
SA
DA
*1
*2
*1
*2
外部Dバス
DACK
DEOP
RDX
WEX
DREQ (Hレベル)
• 転送タイプが内部 ↔ 外部である場合：最後の DMA 転送の転送元にアクセスするときに , 外部 WEX 端子出
力の "L" セクション (DACK が "1" かつ WEX が "L" のセクション ) で , クロックが最後に検知されるタイミ
ングの前にネゲートします。これよりも後に DREQ がネゲートされる場合には , DMA 要求が検出されて次
の転送までネゲートされることがあります。
● フライバイ ( 読み書き ) 転送の場合
デマンド転送では , 転送先の外部領域アドレスを設定してください。
• フライバイ ( 読出し ) 転送の場合：最後の DMA 転送の IOWRX 端子出力が "H" レベルになった後 , 外部
RDX 端子出力が "L" レベルである間に DREQ をネゲートします。(DACK が "L" かつ RDX が "L" のセクショ
ン ) 。これよりも後に DREQ がネゲートされる場合 , 次の転送までネゲートが継続する可能性があります。
• フライバイ ( 書込み ) 転送の場合：最後の DMA 転送の外部 WEX 端子出力が "H" レベルになった後 ,
IORDX が "L" レベルである間に DREQ をネゲートします。(DACK が L かつ RDX が "L" のセクション ) 。これ
よりも後に DREQ がネゲートされる場合 , 次の転送までネゲートが継続する可能性があります。
図 25.3-7 フライバイ ( 書込み ) 転送での DREQ 端子入力のネゲートタイミング例
バス動作
領域
CPU
SA
*1
DA
*2
SA
*1
DA
*2
CPU
*1: 外部
*2: 内部
SA
DA
SA
DA
*1
*2
*1
*2
外部Dバス
DACK
DEOP
RDX
WEX
DREQ (Hレベル)
■ 同じチャネルによる連続転送の DREQ 端子入力のタイミング
● バースト , ステップ , ブロック , デマンドの各転送の場合
DREQ 端子入力によって同じチャネルで転送が連続する動作は保証されなくなります。転送終了後 , 最速のタ
イミングで DREQ が再アサートされて内部に保持されている要求がクリアされると , ほかのチャネル向けの転
送要求を検出するため , 1 つ以上のシステムクロックサイクル (1CLK 出力サイクル ) が提供されます。このた
め , 優先度の高い別のチャネル向けの転送要求が検出されると , そのチャネルで転送が始まります。
早い段階で DREQ が再アサートされても , まだ転送が完了していないため , 無視されます。ほかのチャネル向
けの転送要求が発生しない場合は , DACK 端子出力がアサートされるときに DREQ が再アサートされて同じチャ
ネルで転送が再開されます。
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第 25 章 DMA コントローラ
25.3 DMA コントローラ (DMAC) の動作
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■ DACK 端子出力のタイミング
この DMAC の DACK 出力は , 受付けられた転送要求に関する転送が実行中であることを示します。
基本的に , DACK の出力は外部バスアクセスタイミングのアドレス出力と同期します。DACK 出力を使用するに
は , ポートで DACK 出力を許可する必要があります。
■ DEOP 端子出力のタイミング
• この DMA の DEOP 出力は , 受付けられたチャネルの指定の回数だけ DMA 転送が完了したことを示しま
す。
• DEOP 出力は , 最後の転送ブロックの外部領域へのアクセスが始まると出力されます。このため , ブロック
サイズとして "1" 以外の値が設定されている場合 ( ブロック転送モード ) には , 最後のブロックの最後の
データが転送されると , DEOP が出力されます。この場合 , DACK 端子出力がアサートされると , 転送中
(DEOP 出力前 ) でも次の DREQ の受付が始まります。
• DEOP 出力は , 外部バスアクセスタイミングの RDX および WEX と同期します。ただし , 転送元 / 転送先が
内部アクセスである場合には , DEOP は出力されません。DEOP 出力を使用するには , ポートレジスタを使
用して DEOP 出力を許可する必要があります。
■ 転送中に外部端子転送要求が再入される場合
● バースト , ステップ , ブロックの各転送の場合
DMAC 内で DACK 信号がアサートされている間は , 次の転送要求が入力されても禁止されます。ただし , 外部
バスコントロールユニットの動作と DMAC の動作とが完全には同期していないため , 回路を初期化して , DACK
出力および DEOP 出力から DREQ 端子入力が作成され , DREQ 入力によって転送要求が許可されるようにする
必要があります。
● デマンド転送の場合
転送カウントレジスタのリロードが指定されている場合には , 指定の回数だけ転送が完了すると , 別の転送要求
が受付けられます。
■ ブロック転送中に別の転送要求が発生した場合
指定のブロックの転送が完了する前に , 要求が検出されることはありません。完了前に受付けられた転送要求
はブロック境界で評価され , 優先度の高いチャネルで転送が実行されます。
■ 外部 I/O と外部メモリ間の転送
DMAC による転送では , 転送対象として外部 I/O と外部メモリとが区別されません。外部 I/O には固定外部ア
ドレスを指定してください。
フライバイ転送を実行するには , 転送先アドレスレジスタに外部メモリのアドレスを指定します。外部 I/O に
は , DACK 出力のほか , 読出し信号 RDX 端子または書込み信号 WEX 端子でデコードされている信号を使用して
ください。
■ DMAC の AC 特性
DMAC に関する外部端子として , DREQ 端子入力 , DACK 端子出力 , および DEOP 端子出力が用意されています。
出力タイミングは , 外部バスアクセスと同期します。(DMAC の AC 規格を参照してください。)
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第 25 章 DMA コントローラ
25.4 動作フローチャート
MB91460M シリーズ
25.4 動作フローチャート
以下の転送モードに関する動作フローチャートについて説明します。
• ブロック転送
• バースト転送
• デマンド転送
■ ブロック転送
図 25.4-1 に , ブロック転送の動作フローチャートを示します。
図 25.4-1 ブロック転送の動作フローチャート
DMAを停止する
DENB→0
DENB=1
起動要求を待機する
リロード許可
起動要求
初期アドレス, 転送回数,
およびブロック数を
ロードする
転送元アドレスアクセス用の
アドレスを計算する
フライバイでは1回のアクセス
転送先アドレスアクセス用の
アドレスを計算する
ブロック数 - 1
BLK=0
転送回数 - 1
アドレス, 転送回数,
およびブロック数を
書込む
周辺割込み起動要因が
選択されているときのみ
割込みがクリアされる
割込みのクリア
DTC=0
DMA転送が終了する
DMA割込み
ブロック転送
- どの起動要因でも起動することができます（選択）。
- どの領域にもアクセスできます。
- ブロック数を設定できます。
- 指定のブロック数の転送が完了すると, 割込みクリアが発行されます。
- 指定の回数だけ転送が完了すると, DMA割込みが発行されます。
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379
第 25 章 DMA コントローラ
25.4 動作フローチャート
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■ バースト転送
図 25.4-2 に , バースト転送の動作フローチャートを示します。
図 25.4-2 バースト転送の動作フローチャート
DMAを停止する
DENB→0
DENB=1
起動要求を待機する
リロード許可
初期アドレス, 転送回数,
およびブロック数を
ロードする
転送元アドレスアクセス用の
アドレスを計算する
フライバイでは1回のアクセス
転送先アドレスアクセス用の
アドレスを計算する
ブロック数 - 1
BLK=0
転送回数 - 1
DTC=0
アドレス, 転送回数,
およびブロック数を
書込む
割込みのクリア
周辺割込み起動要因が選択
されているときのみ
割込みがクリアされる
DMA転送が終了する
DMA割込み
バースト転送
- どの起動要因でも起動することができます（選択）。
- どの領域にもアクセスできます。
- ブロック数を設定できます。
- 指定の回数だけ転送が完了すると, 割込みクリアおよび
DMA割込みが発行されます。
380
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第 25 章 DMA コントローラ
25.4 動作フローチャート
MB91460M シリーズ
■ デマンド転送
図 25.4-3 に , デマンド転送の動作フローチャートを示します。
図 25.4-3 デマンド転送の動作フローチャート
DMAを停止する
DENB→0
なし
DENB=1
起動要求を待機する
リロード許可
起動要求
初期アドレス、転送回数、
およびブロック数を
ロードする
転送元アドレスアクセス用の
アドレスを計算する
フライバイでは1回のアクセス
転送先アドレスアクセス用の
アドレスを計算する
転送回数 - 1
アドレス、転送回数、
およびブロック
数を書込む
DTC=0
割込みのクリア
DMA転送が終了する
周辺割込み起動要因が選択
されているときのみ
割込みがクリアされる
DMA割込み
デマンド転送
- 外部端子（DREQ）からの要求（レベル検出）のみが受付けられます。それ以外の
要因による起動は禁止されます。
- 外部領域へのアクセスが必要です（外部領域へのアクセスが次の起動要因に
なるため）。
- ブロック数は、設定に関係なく常に"1"になります。
- 指定の回数だけ転送が完了すると、割込みクリアおよびDMA割込みが発行されます。
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381
第 25 章 DMA コントローラ
25.5 データバス
MB91460M シリーズ
25.5 データバス
このセクションでは , 2 サイクル転送およびフライバイ転送時のデータの流れを示します。
■ 2 サイクル転送時のデータの流れ
図 25.5-1 に , 2 サイクル転送時の 6 種類の転送の例を示します。
図 25.5-1 2 サイクル転送の例 ( 次ページに続く )
外部領域=>外部領域転送
D-bus
F-bus
RAM
X-bus
バスコントローラ
データバッファ
外部バスI/F
X-bus
バスコントローラ
D-bus データバッファ
DMAC
書込みサイクル
I-bus
CPU
読出しサイクル
I-bus
CPU
MB91460M
DMAC
外部バスI/F
MB91460M
F-bus
I/O
RAM
I/O
外部領域=>内部RAM領域転送
バスコントローラ
データバッファ
D-bus
F-bus
RAM
X-bus
バスコントローラ
データバッファ
外部バスI/F
X-bus
DMAC
書込みサイクル
I-bus
CPU
CPU
読出しサイクル
I-bus
D-bus
MB91460M
DMAC
外部バスI/F
MB91460M
F-bus
I/O
RAM
I/O
外部領域=>内蔵I/O領域転送
バスコントローラ
D-bus データバッファ
D-bus
F-bus
RAM
X-bus
バスコントローラ
データバッファ
外部バスI/F
X-bus
DMAC
書込みサイクル
I-bus
CPU
読出しサイクル
I-bus
CPU
MB91460M
DMAC
外部バスI/F
MB91460M
F-bus
I/O
RAM
I/O
( 続く )
382
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第 25 章 DMA コントローラ
25.5 データバス
MB91460M シリーズ
( 続き )
内蔵I/O領域=>内部RAM領域転送
MB91460M
D-bus
X-bus
バスコントローラ
データバッファ
DMAC
書込みサイクル
I-bus
D-bus
X-bus
バスコントローラ
データバッファ
F-bus
RAM
外部バスI/F
CPU
読出しサイクル
I-bus
CPU
DMAC
外部バスI/F
MB91460M
F-bus
I/O
RAM
I/O
内部RAM領域=>外部領域転送
MB91460M
X-bus
バスコントローラ
D-bus データバッファ
DMAC
書込みサイクル
I-bus
D-bus
X-bus
バスコントローラ
データバッファ
F-bus
RAM
外部バスI/F
CPU
読出しサイクル
I-bus
CPU
DMAC
外部バスI/F
MB91460M
F-bus
I/O
RAM
I/O
内部RAM領域=>内蔵I/O領域転送
MB91460M
D-bus
X-bus
バスコントローラ
データバッファ
DMAC
書込みサイクル
I-bus
D-bus
X-bus
バスコントローラ
データバッファ
F-bus
RAM
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外部バスI/F
CPU
読出しサイクル
I-bus
CPU
DMAC
外部バスI/F
MB91460M
F-bus
I/O
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RAM
I/O
383
第 25 章 DMA コントローラ
25.5 データバス
MB91460M シリーズ
■ フライバイ転送時のデータの流れ
図 25.5-2 に , フライバイ転送時の 2 種類の転送の例を示します。
図 25.5-2 フライバイ転送の例
DMAC
CPU
読出しサイクル
I-bus
X-bus
バスコントローラ
D-bus
データバッファ
外部バスI/F
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メモリ
フライバイ転送（メモリからI/O）
RDXまたはDACKによるI/Oへの書込み
I/O
F-bus
RAM
RDXまたはCSnXによるメモリからの読出し
I/O
DMAC
CPU
読出しサイクル
I-bus
X-bus
バスコントローラ
D-bus
データバッファ
外部バスI/F
MB91460M
メモリ
フライバイ転送（I/Oからメモリ）
WEXまたはDACKによるI/Oからの読出し
384
I/O
I/O
F-bus
RAM
WEXまたはCSnXによるメモリへの書込み
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第 25 章 DMA コントローラ
25.6 DMA 外部インタフェース
MB91460M シリーズ
25.6 DMA 外部インタフェース
DMA 外部インタフェースの動作タイミングチャートを示します。
■ DMA 外部インタフェース端子
DMA の ch.0 には , 以下の DMA 専用端子 (DREQ, DACK, DEOP) があります。
•DREQ ：デマンド転送用の DMA 転送要求入力端子。入力で転送が要求されます。
•DACK ：この端子は , DMA が外部インタフェース経由で外部領域にアクセスすると有効 ("L" 出力 ) になりま
す。
•DEOP ：この端子は , DMA 転送を完了する最後のアクセスと同期して有効 ("L" 出力 ) になります。
•IORDX：この信号は , フライバイ転送に方向 I/O → メモリが選択されると有効になります。
•IOWRX：この信号は , フライバイ転送に方向メモリ → I/O が選択されると有効になります。
＜注意事項＞
DMA 外部インタフェースの動作例については , 「4.10 DMA アクセス動作」を参照してください。
25.6.1 DREQx 端子の入力タイミング
DREQx 端子は DMA 開始要求信号です。この端子をポートとしても使用する場合には , PFR レジスタを使用し
て DREQ 入力を許可してください。DREQx 端子の入力タイミングを示します。
■ デマンド転送以外の転送のタイミング
デマンド転送以外の転送については , DMA 開始要因をエッジ検出に設定してください。立上り / 立下りタイミン
グに関する規則はありませんが , DREQ 信号のホールド時間として "3" 以上のクロックサイクルを使用してくだ
さい。別の転送要求を作成するには , DMA 転送が完了した後に要求を入力します (DEOP が出力された後に要求
を作成します ) 。
DEOP が出力される前に要求を作成すると , 無視されることがあります。
図 25.6-1 は , デマンド転送以外の転送のタイミングチャートを示します。
図 25.6-1 デマンド転送以外の転送のタイミングチャート
DREQエッジが要求されるとき（2サイクル転送の場合）
SYSCLK
DREQ
A24 ～ A0
#RD1
#WR1
#RD2
#WR2
RDX
WEX
DEOP
CPU動作
DMA転送
CPU
"3"以上のサイクル
次の要求は, DEOP出力の後に作成する必要があります。
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385
第 25 章 DMA コントローラ
25.6 DMA 外部インタフェース
MB91460M シリーズ
■ デマンド転送のタイミング
デマンド転送については , DMA 開始要因をレベル検出に設定してください。開始に関する規則はありませんが ,
転送を停止するときには DMA 転送の RDX/WEX と同期してください。検知タイミングは , 最終外部アクセス
の MCLK の立上りです。
図 25.6-2 に , デマンド転送のタイミングチャートを示します。
図 25.6-2 デマンド転送のタイミングチャート
DREQxレベルが要求されるとき（2サイクル転送の場合）
SYSCLK
DREQ
A24 ～ A0
#RD1
#WR1
#RD2
#WR2
RDX
WEX
CPU動作
DMA転送
CPU
3つ目の転送要求の検知ポイント
＜注意事項＞
この場合 , 2 サイクル転送が使用され , かつ転送元および転送先が外部領域になるため , #RD2 の立下りか
ら #WR2 の最後の MCLK 立上りの前までネゲートして , 2 つの DMA 転送動作を停止してください。
386
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第 26 章遅延割込み
26.1 概要
MB91460M シリーズ
第 26 章
遅延割込み
26.1 概要
遅延割込み ( 遅延割込みモジュール ) は , タスク切換え用の割込みを発生させる場合に使用します。
遅延割込み
制御回路
割込み要求（#63）
ソフトウェア要求
26.2 特長
• タイプ：割込み要求ビット ( 割込み要求許可ビットはありません )
• 個数： 1
• その他：
• ソフトウェアによって割込み要求の発生および解除が行われます。
• リアルタイム OS では , タスク切換えに遅延割込みが使用されます。
26.3 構成
図 26.3-1 構成図
遅延割込み
遅延割込み制御ビット
DICR: ビット0
DLYI
読出し
書込み
0
割込みなし
0
遅延割込み解除
1
割込みあり
1
遅延割込み要求
遅延割込み制御回路
割込み要求（#63）
図 26.3-2 レジスタ一覧
遅延割込み
アドレス bit
00038H
7
---
6
---
5
---
4
---
3
---
2
---
1
---
0
DLYI
DICR（遅延割込み制御）
00457H
---
---
---
ICR4
ICR3
ICR2
ICR1
ICR0
ICR23（割込みレベル）
0046FH
---
---
---
ICR4
ICR3
ICR2
ICR1
ICR0
ICR47（割込みレベル）
アドレス
0FFF00H
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32ビット
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（割込みベクタ#63）
387
第 26 章遅延割込み
26.4 レジスタ
MB91460M シリーズ
26.4 レジスタ
26.4.1 DICR：遅延割込み制御レジスタ
このレジスタでは , 遅延割込みの発生 / 解除が制御されます。
• DICR：アドレス 000038H ( アクセス：バイト )
bit 7
−
−
RX/WX
6
5
4
3
2
1
0
−
−
RX/WX
−
−
RX/WX
−
−
RX/WX
−
−
RX/WX
−
−
RX/WX
−
−
RX/WX
DLYI
0
R/W
初期値
属性
( 属性については , 「ビット属性シンボルの意味」を参照してください。)
[bit7 ∼ bit1] − : 未定義ビット
書込みによる動作への影響はありません。読出し値は不定です。
[bit0] DLYI: ( 遅延割込み制御ビット )
DLYI
読出し動作
書込み動作
0
遅延割込み要求なし
遅延割込み要求解除
1
遅延割込み要求あり
遅延割込み要求発生
26.5 動作
図 26.5-1 遅延割込み
優先割込み
(4)
遅延
(5)
遅延割込み
(6)
タスクA
OS
(7)
タスクB
(1) タスクディスパッチ要求が生成されます。
(2) ディスパッチ先の設定（遅延リターン先）
(3) 遅延割込み要求の設定（生成）
(1) OS で , タスク B ディスパッチ要求が発生します。
(2) OS によって , 遅延割込みリターン先 ( ディスパッチ先 ) が設定されます。
(3) OS によって , 遅延割込み ( 遅延割込み発生 ) が設定されます。
(4) OS リターン時 , OS では割込みサービスが禁止されているため , 最優先シーケンスの割込みが発生します。
(5) 最優先の割込みが完了すると , 遅延割込みが発生します。
(6) 遅延割込みで , 遅延割込みが解除されます。
(7) 遅延割込みからのリターン ( タスク B へディスパッチ )
388
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第 26 章遅延割込み
26.6 設定
MB91460M シリーズ
26.6 設定
遅延割込み発生 / 解除には , テーブル設定が必要となります。
表 26.6-1 遅延割込み発生 / 解除に必要な設定
設定
設定手順＊
設定レジスタ
「第 23 章割込み制御」を参照してください。
遅延割込みベクタ
遅延割込み設定
割込み要求の発生 / 割込み要求の解除
遅延割込み制御レジスタ (DICR)
26.7.1 項
26.7.2 項
＊設定手順については , 該当の項目を参照してください。
26.7 Q & A
26.7.1 割込み関連レジスタとは ?
遅延割込みベクタおよび割込みレベルの設定
以下の表に , 遅延割込みレベルと遅延割込みベクタの関係を示します。
割込みレベルおよび割込みベクタについては , 「第 23 章割込み制御」を参照してください。
割込みベクタ ( デフォルト )
割込みレベル設定ビット (ICR4 ∼ ICR0)
#63
アドレス：0FFF00H
割込みレベルレジスタ (ICR23)
アドレス：000457H
割込み要求ビット (DICR:DLYI) は自動的に解除できないため , 割込みサービスから戻る前にソフトウェアに
よって解除される必要があります (DLYI ビットに "0" を書き込んでください )。
備考：必要に応じて , REALOS 互換のために REALOS 互換性ビット ( アドレス 0C03H : IOS0) を設定し , ICR23
と ICR47 を交換できます。
26.7.2 割込み要求の発生および解除を行うには ?
遅延割込み要求ビット (DICR:DLYI) によって , この機能が実行されます。
遅延割込み制御ビット (DLYI)
割込み要求の解除
値を "0" に設定します。
割込み要求の発生
値を "1" に設定します。
遅延割込みには , ほかの周辺マクロと異なり , 割込み要求許可ビットがありません。
26.8 注意事項
• 遅延割込み要求ビットは , 汎用割込み要求フラグと同じです。タスクの切換えに加えて割込みルーチンの遅
延割込み要求ビットのクリアを行うには , 遅延割込み要求ビットを使用する必要があります。
• 遅延割込み機能では , リアルタイム OS (REALOS) を使用できます。このため , リアルタイム OS を使用す
る場合 , ユーザソフトウェアの一部では遅延割込み機能が禁止されています。
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第 26 章遅延割込み
26.8 注意事項
390
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第 27 章ビットサーチ
27.1 概要
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第 27 章
ビットサーチ
27.1 概要
ビットサーチモジュールは, 特定のレジスタに書き込まれたデータの0, 1, または変化点を検出する場合に使用
されます。
0ポイントレジスタ
検出回路
（0ポイント、
1ポイント、
変更ポイント）
1ポイントレジスタ
結果レジスタ
変化点レジスタ
27.2 特長
• 機能：データレジスタに書き込まれたデータを MSB から LSB にスキャンして , 最初の変更ポイントを検出
します。
• 0 検出
最初の "0" 変更ポイントを検出します。
• 1 検出
最初の "1" 変更ポイントを検出します。
• 変化点検出
データが最初に変化した点を検出します。
• 個数： 1
• その他：内部データを読み出すことができます。
( これは, 割込みサービスまたは割込み処理ルーチン中にビットサーチに使用される場合に , 前の状態を復帰
するために使用できます。)
27.3 構成
図 27.3-1 構成図
検出モード選択
ビットサーチ
アドレスデコーダ
0-/1-/変更ポイント検出
データレジスタ
書込み専用
アドレスの下位
4ビット
BSD0/BSD1/BSDCの
動作選択
0000
0100
0検出
1000
変化点検出
1検出
BSD0/ BSD1/ BSDC
検出結果
実行専用
検出データ (BSD1)
検出回路
（0-/1-/変更ポイント）
BSRR
図 27.3-2 レジスタ一覧
ビットサーチ
アドレス
0003F0H
32Bits
BSD0（0検出レジスタ）
0003F4H
32Bits
BSD1（1検出レジスタ）
0003F8H
32Bits
BSDC（変更ポイント検出データレジスタ）
0003FCH
32Bits
BSRR（検出結果レジスタ）
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391
第 27 章ビットサーチ
27.4 レジスタ
MB91460M シリーズ
27.4 レジスタ
27.4.1 BSD0：0 検出レジスタ /BSD1：1 検出レジスタ /BSDC：変化点検出データレジスタ
これは , ビットサーチの検出データを設定するためのレジスタです。
• BSD0：アドレス 0003F0H ( アクセス：ワード )
• BSD1：アドレス 0003F4H ( アクセス：ワード )
• BSDC：アドレス 0003F8H ( アクセス：ワード )
bit
0
31
BSD0
不定
W
bit
初期値
属性
0
31
BSD1
不定
R/W
bit
初期値
属性
0
31
BSDC
不定
W
初期値
属性
( 属性については , 「ビット属性シンボルの意味」を参照してください。)
• "0", "1", 変化点の検出に使用するデータを , それぞれレジスタ BSD0, BSD1, BSDC に書き込みます。
• 結果は , 検出結果レジスタ BSRR に格納されます。
• "0" 検出時に , MSB (bit31) ∼ LSB (bit0) の順番で , 最初に "0" が検出された位置が , データに格納されま
す。
• "1" 検出時に , MSB (bit31) ∼ LSB (bit0) の順番で , 最初に "1" が検出された位置が , データに格納されま
す。
• 変化点検出時に , bit31 ∼ LSB (bit0) の順番で , 最初に MSB (bit31) と異なる値が検出された位置が , データに
格納されます。
• "0" 検出に使用されるレジスタ BSD0 および変更ポイント検出に使用される BSRC レジスタは , 書込み専用で
す。読出し動作時の値は不定です。
• ビットサーチで保存されるデータは , "1" 検出に使用されるレジスタ BSR1 が読み出される場合に読出し可能
です。
以前に読み出されたデータを "1" 検出に使用する BSR1 に再度書き込むと , 以前の検出結果を復帰できます。
これは , "0" 検出および変化点検出の処理に適用されます。この機能は , 割込み処理ルーチンなどの処理で
ビットサーチを使用するときに , 特定の状態を復帰するために使用できます。
392
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CM71-10150-3
第 27 章ビットサーチ
27.4 レジスタ
MB91460M シリーズ
27.4.2 BSRR：検出結果レジスタ
このレジスタは , ビットサーチ結果を読み出すために使用されます。
• BSRR：アドレス 0003FCH ( アクセス：ワード )
bit
0
31
BSRR
不定
R
初期値
属性
( 属性については , 「ビット属性シンボルの意味」を参照してください。)
• 0 検出レジスタ BSD0, 1 検出レジスタ BSD1, 変化点検出レジスタ BSDC に書き込まれたデータの検出結果
を読み出すことができます。最後に書き込まれたデータの読出しが可能です。ただし , 結果の種類は識別で
きません。"0" 検出 , "1" 検出 , または変化点検出に関する情報は含まれていません。
"0" は検出位置 bit31 (MSB) で読み出すことができます。ビット "0" (LSB) に向かう次の位置で "1" を加える
ことによって , 検出位置 bit0 (LSB) で "31" の読出しを続けます。検出されない場合は , 値 "32" が読み出され
ます。
• 検出結果レジスタは読出し専用であり , 書込み動作は無効です。
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393
第 27 章ビットサーチ
27.5 動作説明
MB91460M シリーズ
27.5 動作説明
27.5.1 0 検出
図 27.5-1
11111111111 111 11 2
MSBからのbit位置
0123456 789ABCDEF0123456789ABCDEF 0
1111111 111 000 000 0000000000 000 000
データ
スキャン
>>>>>>>>>> 0
検出結果
AH (10)
(1) MSB からの bit 位置
(2) 書き込まれたデータ ( データを書き込むとサーチを開始します。)
(3) MSB からスキャンして , "0" を検出します。
(4) 検出した bit 位置
(5) 検出結果
"0" が存在しない場合 ( つまり , 数値が FFFFFFFFH), 検出結果として "32" が返されます。
• 実行例
書込みデータ
11111111111111111111000000000000B (FFFFF000H)
11111000010010011110000010101010B (F849E0AAH)
10000000000000101010101010101010B (8002AAAAH)
11111111111111111111111111111111B (FFFFFFFFH)
→
→
→
→
読出し値 (10 進表記法 )
20
5
1
32
27.5.2 1 検出
図 27.5-2
MSBからのbit位置
データ
1111111111 111 111 2
0123456789ABCDEF0123456789ABCDEF 0
0000000000 000 000 001111111111 11 11
スキャン
>>>>>>>>>>>>>>>>>>1
検出結果
12H (18)
(1) MSB からの bit 位置
(2) 書き込まれたデータ ( データを書き込むと検出動作を開始します。)
(3) MSB でスキャンを開始して , "1" を検出します。
(4) 検出した bit 位置
(5) 検出結果
"1" が存在しない場合 ( つまり , 数値が 00000000H の場合 ), 検出結果として値 "32" が返されます。
394
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第 27 章ビットサーチ
27.5 動作説明
MB91460M シリーズ
• 実行例
書込みデータ
00100000000000000000000000000000B (20000000H)
00000001001000110100010101100111B (01234567H)
00000000000000111111111111111111B (0003FFFFH)
00000000000000000000000000000001B (00000001H)
00000000000000000000000000000000B (00000000H)
→
→
→
→
→
読出し値 (10 進表記法 )
2
7
14
31
32
27.5.3 変化点検出
MSBからのbit位置
データ
スキャン
検出結果
11111111111 11 111 2
0123456789ABCDEF0123456789ABCDEF 0
0000000000 00 000 111000000000 00 000
>>>>>>>>>>>>>>>*
FH (15)
(1) MSB からの bit 位置
(2) 書き込まれたデータ ( データを書き込むと検出を開始します。)
(3) MSB からスキャンして , 変更ポイントを検出します。
(4) 検出した bit 位置
(5) 検出結果
変化点が存在しない場合は , 検出結果として値 "32" が返されます。
変化点検出の検出結果として , 値 "0" は返されません。
• 実行例
書込みデータ
00100000000000000000000000000000B (20000000H)
00000001001000110100010101100111B (01234567H)
00000000000000111111111111111111B (0003FFFFH)
00000000000000000000000000000001B (00000001H)
00000000000000000000000000000000B (00000000H)
11111111111111111111000000000000B (FFFFF000H)
11111000010010011110000010101010B (F849E0AAH)
10000000000000101010101010101010B (8002AAAAH)
11111111111111111111111111111111B (FFFFFFFFH)
CM71-10150-3
→
→
→
→
→
→
→
→
→
読出し値 (10 進表記法 )
2
7
14
31
32
20
5
1
32
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395
第 27 章ビットサーチ
27.6 設定
MB91460M シリーズ
表 27.5-1 bit 位置と返される値 (10 進表記法 ) との関係
検出した
bit 位置
返す値
検出した
bit 位置
返す値
検出した
bit 位置
返す値
検出した
bit 位置
返す値
31
0
23
8
15
16
7
24
30
1
22
9
14
17
6
25
29
2
21
10
13
18
5
26
28
3
20
11
12
19
4
27
27
4
19
12
11
20
3
28
26
5
18
13
10
21
2
29
25
6
17
14
9
22
1
30
24
7
16
15
8
23
0
31
存在しない
32
27.6 設定
表 27.6-1 0 ポイント検出に必要な設定
設定
設定レジスタ
設定手順＊
データ書込み & スキャン開始
0 ポイント検出データレジスタ (BSD0)
27.7.1 項
変換値の読出し
検出結果レジスタ (BSRR)
27.7.2 項
＊設定手順の詳細は , 「設定手順」に記載された項を参照してください。
表 27.6-2 1 ポイント検出の使用に必要な設定
設定
設定レジスタ
設定手順＊
データ書込み & スキャン開始
1 ポイント検出データレジスタ (BSD1)
27.7.1 項
変換値の読出し
検出結果レジスタ (BSRR)
27.7.2 項
＊設定手順の詳細は , 「設定手順」に記載された項を参照してください。
表 27.6-3 変化点検出の使用に必要な設定
設定
設定レジスタ
設定手順＊
データ書込み & スキャン開始
変更ポイント検出データレジスタ (BSDC)
27.7.1 項
変換値の読出し
検出結果レジスタ (BSRR)
27.7.2 項
＊設定手順の詳細は , 「設定手順」に記載された項を参照してください。
396
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第 27 章ビットサーチ
27.7 Q&A
MB91460M シリーズ
27.7 Q&A
27.7.1 データの書込み方法は ?
検出データレジスタ (BSD0, BSD1, BSDC) を使用してデータを書き込みます。
動作モード
検出データレジスタ
0 ポイント検出の書込み
データを (BSD0) に書込み
1 ポイント検出の書込み
データを (BSD1) に書込み
変化点検出の書込み
データを (BSDC) に書込み
27.7.2 スキャンの開始方法は ?
検出データレジスタ (BSD0, BSD1, BSDC) にデータが書き込まれると , スキャンが開始されます。
27.7.3 結果の読出し方法は ?
検出結果レジスタ (BSRR) が読み出されます。
27.7.4 前のビットサーチ状態の復帰方法は ?
以下の復帰処理が実行されます。
割込み処理ルーチンでビットサーチが実行された後 , 前のビットサーチ状態を復帰する必要がある場合。
1) 1 検出データレジスタからデータを読み出し , 内容を保存します。( 退避 )
2) ビットサーチが使用されます。
3) 項目 1) で退避したデータを , 1 検出データレジスタに書き込みます。( 復帰 )
上記の手順に従うと , 検出結果レジスタから次に読み出される値は , 1) またはそれよりも以前に実行された
ビットサーチで書き込まれた値になります。
0 検出 , 1 検出 , または変化点検出データレジスタが最近書き込まれた場合でも , 上記の手順に従ってビット
サーチ状態を正しく復帰できます。
27.8 注意事項
以下は , ビットサーチモジュールの使用に関する備考です。
• マクロは REALOS (OS) 用であり , ユーザは REALOS を使用するときにこのマクロを使用することはできま
せん。
• 該当する検出が見つからない場合 , 検出結果として 32 (10 進 ) が返されます。
• 変化点検出で値 "0" は返されません。
• データレジスタ (0 検出 /1 検出 / 変更ポイント検出 ) は書込み専用であり , ワードでアクセスしてください。
ただし , 以前のビットサーチ状態を復帰できるように , 1 検出の読出しアドレスは復帰用の内部データレジス
タに割り当てられます。(「27.7.3 結果の読出し方法は ?」を参照してください。)
• 0 検出レジスタ BSD0, 1 検出レジスタ BSD1, 変化点検出レジスタ BSDC は , 構成上は 1 つのレジスタに含
まれています。動作はアクセスアドレスの下位 4 ビットを使用して選択されます。
CM71-10150-3
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397
第 27 章ビットサーチ
27.8 注意事項
398
MB91460M シリーズ
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CM71-10150-3
第 28 章 MPU / EDSU
28.1 概要
MB91460M シリーズ
第 28 章
MPU / EDSU
28.1 概要
MB91460M シリーズ向けメモリ保護ユニット (MPU) および内蔵デバッグサポートユニット (EDSU) 。
備考：MPU/EDSU モジュールには , クロック無効化機能があります。MPU/EDSU モジュールを有効にするには ,
CSCFG レジスタの EDSUEN ビットを設定する必要があります。詳細については , 「13.4.4 CSCFG：クロック
ソース構成レジスタ」の節を参照してください。
" コンパレータグループ " 単位で拡張可能です。このグループは 8 つまで定義できます。コンパレータグループの
特長を以下に示します。
• 4 つのブレークポイントは , 以下のようにプログラムできます。
• 命令アドレスブレークポイント × 4
• オペランドアドレスブレークポイント × 4 ( データサイズおよびアクセスタイプでプログラム可能 )
• オペランドアドレスブレークポイント × 2 と命令アドレスブレークポイント × 2 の組合わせ
• オペランドアドレスブレークポイント × 2 とデータ値ブレークポイント × 2 の組合わせ
• 割当て可能なマスク × 2 ( ブレークポイントの数を減らします )
• 範囲機能 × 2
• リソース割込みでプログラム可能なブレークトリガ
• MPU 機能
• ユーザおよびスーパバイザの読出し / 書込み / 実行の許可
• MCU アドレス全体でデフォルトに許可
• コンパレータグループごとに 2 つのアドレス範囲の設定可能 (4 グループで 8 MPU チャネルとなる。)
• D-bus およびリソースアドレス領域で DMA アクセスを検出可能
• レジスタセットはユーザモードでロック可能
• ダイナミック構造可 , INT#5 を割込み不可とした特別構造
• 許可違反による MPUPV トラップ発生
• 命令アドレスおよびオペランドアドレスのキャプチャレジスタ (MPU およびオペランドブレーク用 )
• MPU チャネルインデックス , DMA フラグ , オペランドサイズ , アクセスタイプのキャプチャ情報
CM71-10150-3
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399
第 28 章 MPU / EDSU
28.2 特長
MB91460M シリーズ
28.2 特長
1 つのコンパレータグループに最大 4 つのブレークポイントがあります。各コンパレータグループは下記特長を
備えた 2 つの範囲コンパレータで構成され , 2 つのポイントレジスタをマスク情報として使用するオプションがあ
ります。
以下の特長を部分的に組み合わせることができます。
命令アドレスブレークポイント × 4
最大 4 つの命令アドレスブレークポイントを定義できます。
2 つの命令ブレークポイントをマスクできます。これにより , ほかの 2 つのレジスタはマスクレジスタとして動作し
ます。2 つのポイントおよび 1 つのマスクレジスタで構成されているブレークアドレスもマスク可能です。
命令ブレークポイントの絶対アドレス 2 つは , 4 つの命令ブレークポイントレジスタのうちの 2 つまたは 4 つが
アドレス内にある場合 , 定義できます。
オペランドアドレスブレークポイント × 4
最大 4 つのオペランドアドレスブレークポイントを定義できます。
2つのオペランドブレークポイントをマスクできます。これにより, ほかの2つのレジスタはマスクレジスタとして
動作します。2 つのポイントおよび 1 つのマスクレジスタで構成されているブレークアドレスもマスク可能です。
オペランドブレークポイントの絶対アドレス 2 つは , 4 つのオペランドブレークポイントレジスタのうちの 2 つま
たは 4 つがアドレス内にある場合 , 定義できます。
オペランドブレークは , アクセスタイプ ( 読出し , リードモディファイライト , 書込み ) のデータサイズ ( バイト ,
ハーフワード , ワード ) に対して選択できます。
オペランドデータ値ブレークポイント × 2
最大 2 つのオペランドデータ値ブレークポイントを定義できます。
データ値の定義が可能です。
データ値ブレークポイントをマスクレジスタとして定義することによって , もう 1 つのポイントをマスクできます。
オペランドアドレスおよびデータ値ブレークポイントを , トリガ条件の組合せに切り換えることができます。
メモリ保護
メモリ保護モードで動作するように , 2 つのチャネル / アドレスを定義できます。
2 つのオペランドアドレス , 2 つの命令アドレス , または 1 つのオペランドアドレスと 1 つの命令アドレスの組合
せの保護が可能です。
通常のユーザモードおよびスーパバイザモードの両方について , 読出し / 書込みまたは実行許可をチャネルごとに
定義できます。
400
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CM71-10150-3
第 28 章 MPU / EDSU
28.3 ブレーク機能
MB91460M シリーズ
28.3 ブレーク機能
28.3.1 命令アドレスブレーク
命令アドレスポイントブレークは最も基本的なブレークであり , ブレークアドレスデータレジスタ (BAD3 ∼
BAD0) によって指定されたアドレスで命令がフェッチされたときに発生します。制御レジスタ BCR0 の CTC[1:0]
ビットを "00" に設定すると , このモードになります。BCR0 の EP3 ∼ EP0 ビットでは , ブレークポイントが許可
されています。
ch.0 ∼ ch.3 の最大 4 つの命令ブレークポイントを設定できます。すべての命令ブレークイベントは , CPU への命令
ブレーク例外要求に OR されます。
ブレークアドレスレジスタのうちの 2 つは , フェッチされている命令アドレスをマスクするためのマスクレジス
タ (BAD0, BAD2) として動作できます。マスクレジスタ BAD0 は BAD1 ( 同じチャネル ) または BAD2/BAD3 ( 反
対のチャネル ) に割り当てることができ , マスクレジスタ BAD2 は BAD3 または BAD0/BAD1 に割り当てることがで
きます。
通常 , 命令ブレークアドレスとマスク情報は同じチャネルにあります。このため , BAD3 には命令ブレークアドレ
スと BAD2 にはアドレスマスク情報が含まれます。チャネルは EP3 で有効化されます。チャネル BAD1 ( アドレス ),
BAD0 ( マスク ), EP1 ( 有効化 ) についても同様です。
ただし , ポイント (EP2) またはアドレス (ER1) を有効化する必要がある場合があります。BAD2 は命令アドレス
情報を保持し , アドレスマスクをすることはできません。この場合 (EP2 または ER1 が設定されている場合 ), マス
ク情報は反対の BAD0 レジスタから取得されます。EP0 および ER0 についても同様です。マスク
情報の取得に反対の BAD2 レジスタを使用できます。
例：
CTC
00 タイプ：命令アドレスブレーク
EP1
1 ブレークポイントアドレス BAD1 を許可します。
EM0
1 ブレークアドレス BAD1 のマスク BAD0 を設定します。
BAD1
12345678H ブレークアドレスを設定します。
BAD0
00000FFFH ブレークマスクを設定します。
12345000H ∼ 12345FFFH でブレークが発生します。
BAD3 ∼ BAD0 のブレークでは , ブレーク割込み要求レジスタ BIRQ の各フラグ (BD3 ∼ BD0 ビット ) が "1" に設
定されます。
これらのフラグは , 命令ブレークルーチンのソフトウェアリセットをする必要があります。
ch.0 および ch.1 (BAD0, BAD1) は , アドレス一致として機能するように設定できます。制御レジスタ BCR0 の
ER0 ビットを "1" に設定すると , このモードになります。アドレス比較では , BAD0 が下位アドレスで , BAD1 が
上位アドレスです。このモードでは , EM0 = 1 によってマスク機能が許可されている場合 , マスクレジスタ BAD2 が
ch.0 および ch.1 をマスクします。
また , ch.2 および ch.3 (BAD2, BAD3) をアドレス一致として機能するように設定することもできます。制御レジ
スタ BCR0 の ER1 ビットを "1" に設定すると , このモードになります。アドレス比較では , BAD2 が下位アドレ
スで , BAD3 が上位アドレスです。このモードでは , EM1 = 1 によってマスク機能が許可されている場合 , マスク
レジスタ BAD0 が ch.2 および ch.3 をマスクします。
例：
CM71-10150-3
CTC
EP0
EP1
ER0
EM0
BAD0
BAD1
BAD2
00
1
1
1
1
12345200H
12345300H
F0000000H
タイプ：命令アドレスブレーク
BAD0 のブレークポイントを許可します。
BAD1 のブレークポイントを許可します。
BAD0, BAD1 でのアドレス範囲機能を許可します。
BAD0, BAD1 でのアドレスマスク機能を許可します。
下位ブレークアドレスを設定します。
上位ブレークアドレスを設定します。
ブレークマスクを設定します。
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401
第 28 章 MPU / EDSU
28.3 ブレーク機能
MB91460M シリーズ
次の場所でブレークが発生します：02345200H ∼ 02345300H, または
12345200H ∼ 12345300H, または
22345200H ∼ 22345300H など。
BD[1:0] 状態ビットの結果設定は , ブレークが発生した各領域を示しています。
表 28.3-1 命令ブレーク検出状態ビット (BD)
BD1
BD0
0
1
1
0
1
1
ポイントで一致 ( 命令アドレス == 12345200H), または
ポイントで一致 ( 命令アドレス == 22345200H) など
ポイントで一致 ( 命令アドレス == 12345300H), または
ポイントで一致 ( 命令アドレス == 22345300H) など
範囲で一致 (12345200H < 命令アドレス < 12345300H), または
範囲で一致 (22345200H < 命令アドレス < 22345300H) など
命令アドレスブレークモードでは , 以下の重要事項を考慮する必要があります。
ブレークが発生する命令アドレスを正確に判別するには , 命令ブレーク割込みルーチンへのエントリ中にスタック
に保存された PC 値を使用します。
402
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CM71-10150-3
第 28 章 MPU / EDSU
28.3 ブレーク機能
MB91460M シリーズ
28.3.2 オペランドアドレスブレーク
オペランドブレーク機能により , オペランドアドレスブレークレジスタ (BAD3 ∼ BAD0) で指定されたデータアク
セスアドレスに対してブレークが発生します。制御レジスタ BCR0 の CTC1, CTC0 ビットを "01" に設定すると ,
このモードになります。BCR0 の EP3 ∼ EP0 ビットでは , ブレークポイントが許可されています。
ch.0 ∼ ch.3 の最大 4 つのブレークポイントを設定できます。すべてのオペランドブレークイベントは , CPU へのオペ
ランドブレーク例外割込み要求に OR されます。
命令アドレスブレークについて「28.3.1 命令アドレスブレーク」に記述されていることは , アドレスマスク機能
についても同様です。
例：
01 タイプ：オペランドアドレスブレーク
CTC
EP1
1 ブレークポイントアドレス BAD1 を許可します。
EM0
1 ブレークアドレス BAD1 のマスク BAD0 を設定します。
BAD1
12345678H ブレークアドレスを設定します。
BAD0
00000FFFH ブレークマスクを設定します。
12345000H ∼ 12345FFFH でブレークが発生します。
BAD3 ∼ BAD0 のブレークでは , ブレーク割込み要求レジスタ BIRQ の各フラグ (BD3 ∼ BD0 ビット ) が "1" に設
定されます。これらのフラグは , オペランドブレーク例外ルーチンでソフトウェアリセットする必要があります。
ch.0 および ch.1 (BAD0, BAD1) は , アドレス一致として機能するように設定できます。制御レジスタ (BCR0) の
ER0 ビットを "1" に設定すると , このモードになります。アドレス比較では , BAD0 が下位アドレスで , BAD1 が
上位アドレスです。このモードでは , EM0 = 1 によってマスク機能が許可されている場合 , マスクレジスタ BAD2 が
ch.0 および ch.1 をマスクします。
また , ch.2 および ch.3 (BAD2, BAD3) をアドレス一致として機能するように設定することもできます。制御レジ
スタ BCR0 の ER1 ビットを "1" に設定すると , このモードになります。アドレス比較では , BAD2 が下位アドレス
で , BAD3 が上位アドレスです。このモードでは , EM1 = 1 によってマスク機能が許可されている場合 , マスクレジ
スタ BAD0 が ch.2 および ch.3 をマスクします。
例：
CTC
01
タイプ：オペランドアドレスブレーク
EP0
1 BAD0 のブレークポイントを許可します。
EP1
1 BAD1 のブレークポイントを許可します。
ER0
EM0
1 BAD0, BAD1 でのアドレス範囲機能を許可します。
1 BAD0, BAD1 でのアドレスマスク機能を許可します。
BAD0
12345200H 下位ブレークアドレスを設定します。
BAD1
12345300H 上位ブレークアドレスを設定します。
BAD2
F0000000H ブレークマスクを設定します。
次の場所でブレークが発生します：02345200H ∼ 02345300H, または
12345200H ∼ 12345300H, または
22345200H ∼ 22345300H など。
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403
第 28 章 MPU / EDSU
28.3 ブレーク機能
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BD1, BD0 状態ビットの結果設定は , ブレークが発生した各領域を示しています。
表 28.3-2 オペランドブレーク検出状態ビット (BD)
BD1
BD0
0
1
1
0
1
1
ポイントで一致 ( オペランドアドレス == 12345200H), または
ポイントで一致 ( オペランドアドレス == 22345200H) など
ポイントで一致 ( オペランドアドレス == 12345300H), または
ポイントで一致 ( オペランドアドレス == 22345300H) など
範囲で一致 (12345200H < オペランドアドレス < 12345300H), または
範囲で一致 (22345200H < オペランドアドレス < 22345300H) など
制御レジスタ (BCR0) の OBS1, OBS0 ビットと OBT1, OBT0 ビットによって , アクセスデータ長および読出し / 書
込みブレーク属性を指定することもできます。EM1 = EM0 = 0 ( すべてのビットが有効 ) を設定することによってマ
スク機能が無効になっている場合 , ブレークポイント設定とアクセスアドレスによるブレークとの関係を以下に示
します。
表 28.3-3 オペランドサイズとオペランドアドレスの関係
アクセス
データ長
BOA0, BOA1 に設定されるアドレス
アクセス
アドレス
4n ＋ 0
4n ＋ 1
4n ＋ 2
4n ＋ 3
4n ＋ 0
ヒット
−
−
−
4n ＋ 1
−
ヒット
−
−
4n ＋ 2
−
−
ヒット
−
4n ＋ 3
−
−
−
ヒット
4n ＋ 0
ヒット
ヒット
−
−
4n ＋ 1
ヒット
ヒット
−
−
4n ＋ 2
−
−
ヒット
ヒット
4n ＋ 3
−
−
ヒット
ヒット
4n ＋ 0
ヒット
ヒット
ヒット
ヒット
4n ＋ 1
ヒット
ヒット
ヒット
ヒット
4n ＋ 2
ヒット
ヒット
ヒット
ヒット
4n ＋ 3
ヒット
ヒット
ヒット
ヒット
8 ビット
16 ビット
32 ビット
オペランドアドレスブレークモードでは , ブレークを発生させたオペランドアドレスは BOAC レジスタに取り込
まれます。追加の BIAC は , ブレークによるデータ処理の 1 サイクル前に実行された命令の命令アドレスを保持し
ます。これは通常 , データ転送の原因となった命令です。
404
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28.3 ブレーク機能
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オペランドアドレスブレークモードでは , 以下の重要事項を考慮する必要があります。
• FR ファミリアーキテクチャでは , データアクセスがミスアラインメントで実行された場合 , 下位アドレス
ビット 0 はハーフワードで無視され , 下位アドレスビット 0 および 1 はワードアクセスで無視されます。そ
れに応じてマスクレジスタをプログラムできます。
• EDSU オペランドブレークは , ブレークイベントを発生させる命令の実行完了直後に常に発生するわけでは
ありません。
•「28.3.4 データブレークでのオペランドの使用」も参照してください。
28.3.3 データ値ブレーク
CPU によって指定されたアドレスへのデータアクセスで , 指定されたデータが読み出されるか , または書き込
まれた場合 , データ値ブレークによってブレークが発生します。データは , データ値ブレークレジスタ (BAD0,
BAD1) によって指定できます。制御レジスタ BCR0 の CTC1, CTC0 ビットを "11" に設定すると , このモードに
なります。BCR0 のビット EP0 および EP1 によって , ブレーク条件は有効になります。
ch.0, ch.1 の最大 2 つのブレークポイントを設定できます。すべてのデータ値ブレークイベントは , CPU へのオペラ
ンドブレーク例外に OR されます。
1 つのマスクレジスタ (BAD0) を (BAD1 に格納されている ) データ値のマスクに使用でき , もう 1 つのマスクレジスタ
(BAD2) をアクセスされているオペランドアドレス (BAD3) のマスクに使用できます。マスクレジスタ BAD2 および
BAD0 は , EM1 および EM0 によって有効化できます。
ブレークが実行されるデータは , バス上のデータマスクによってマスクされている必要があります。アドレスお
よびデータ長を考慮すると , 32 ビット設定が必要です。( 以下の表を参照 ) 。これは , オペランドのバイト位置が
オペランドアドレスに依存しているために必要となります。制御レジスタ (BCR0) の OBS1, OBS0 ビットのデー
タ長の設定は , すべて無視で構成できます。データ長は , BAD0 レジスタに設定するマスクによって制御可能です。
BAD1, BAD0 のブレークでは , ブレーク割込み要求レジスタ BIRQ の各フラグ (BD1, BD0 ビット ) が "1" に設定さ
れます。
これらのフラグは , オペランドブレーク例外ルーチンのソフトウェアリセットをする必要があります。
オペランドデータ値ブレークモードでは , ブレークを発生させたオペランドアドレスは BOAC レジスタに取り込
まれます。追加の BIAC は , ブレークによるデータ処理の 1 サイクル前に実行された命令の命令アドレスを保持し
ます。これは通常 , データ転送の原因となった命令です。
データ値ブレークモードでは , 以下の重要事項を考慮する必要があります。
• データ値ブレークは , DMA 転送のマッチングに対しても実行されます。これは , 並列処理のために予期し
ない動作につながる場合があります。専用の調査のためにフィルタビット FDMA および FCPU を設定でき
ます。
• EDSU データブレークは , ブレークイベントを発生させる命令の実行完了直後に常に発生するわけでは
ありません。
•「28.3.4 データブレークでのオペランドの使用」も参照してください。
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28.3 ブレーク機能
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表 28.3-4
アクセス
データ長
BAD3/BAD2
に設定され
るアドレス
BAD0 に設定される
MASK
BAD1/BAD0 の
有効なデータの位置
(* で示す )
4n ＋ 0
00FFFFFFH
**-- ----
4n ＋ 1
FF00FFFFH
--** ----
4n ＋ 2
FFFF00FFH
---- **--
4n ＋ 3
FFFFFF00H
---- --**
4n ＋ 0
0000FFFFH
**** ----
4n ＋ 1
0000FFFFH
**** ----
4n ＋ 2
FFFF0000H
---- ****
4n ＋ 3
FFFF0000H
---- ****
4n ＋ 0
00000000H
**** ****
4n ＋ 1
00000000H
**** ****
4n ＋ 2
00000000H
**** ****
4n ＋ 3
00000000H
**** ****
8 ビット
16 ビット
32 ビット
備考
アドレスビット 0 に対して
BAD3 のアドレスマスクを
使用
アドレスビット 1 および 0 に
対して BAD3 のアドレスマス
クを使用
データマスクは必要なく ,
2 つのチャネルが使用可能
＜注意事項＞
•
•
406
表内の BAD0 レジスタのマスク値は , ビットの最小セットです。より多くのマスクビットを設定すると ,
不要なマスクビットは転送データと比較されます。
"BAD1, BAD0 の有効なデータの位置 " は , 左側に MSB と右側に LSB を置いた 16 進法 8bit イメージで
表されます。BAD1, BAD0 レジスタ内の * で示されるビット位置のデータは , アクセスデータ長および
アクセスアドレスに従って , データバス上のデータと比較されます。
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28.3 ブレーク機能
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28.3.4 データブレークでのオペランドの使用
オペランドアドレスとデータ値ブレークを一緒に使用することは , EP3 と EP1 か EP2 と EP0 またはその両方を
設定し , CTC = 11 で設定されたデータ値ブレークモードのビット COMB = 1 を設定することによって有効になり
ます。
つまり , BAD2 のオペランドアドレスの一致と BAD0 のデータ値の一致で , ch.0 でのブレークが発生します。
BAD3
のオペランドアドレスの一致と BAD1 のデータ値の一致で , ch.1 でのブレークが発生します。逆の場合は発生し
ません。
ブレークで , BD0 と BD2 の両方 , それぞれの BD1 および BD3 が設定されます。これらのフラグは , オペランド
ブレーク例外ルーチンでソフトウェアリセットする必要があります。
表 28.3-5 オペランドアドレスブレークとデータ値ブレークの組み合わせ
EP3/EP2
EP1/EP0
COMB
0
0
0
ブレーク検出なし
0
1
0
独立したデータブレーク ( 任意のオペランドアドレスで値が一致 )
1
0
0
独立したオペランドブレーク ( オペランドアドレスの一致 )
1
1
0
独立したデータブレークおよびオペランドブレーク
0
0
1
ブレーク検出なし
0
1
1
ブレーク検出なし
1
0
1
ブレーク検出なし
1
1
1
データ値ブレーク ( オペランドアドレスと値の両方が一致 )
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機能
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407
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28.3 ブレーク機能
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28.3.5 メモリ保護
オペランドアドレスおよび命令アドレスのアドレス範囲コンパレータは , メモリ保護ユニット (MPU) と同じコン
パレータハードウェアを使用します。
以下の表に , メモリ保護に使用できるタイプ構成とその可能性を示します。ブレークポイントおよび MPU チャネ
ルの数は , 8 コンパレータグループに設定可能です。
表 28.3-6 コンパレータタイプ構成
CTC
CMP1
入力
CMP0
入力
00
IA
IA
命令ブレーク × 32
実行許可がある範囲 × 16
01
OA
OA
オペランドブレーク × 32
読出し / 書込み許可がある範囲 × 16
10
OA
IA
16 ＋ 16 IA/OA ブレーク
読出し / 書込みおよび実行許可がある範囲 × 8 または
実行許可がある範囲 × 8 ＋読出し / 書込み許可がある
範囲 × 8
11
OA
DT
データ値ブレーク × 16
−
最大ブレークポイント
(MPE=0)
最大 MPU チャネル (MPE=1)
指定されたハードウェアに加え , リードモディファイライトを含むオペランドブレークサイズおよびタイプ定義
OBS/OBT のバス対応定義のかわりに , 読出し , 書込み , 実行許可の適切な構成をユーザに提供するためのいくつ
かの拡張を行っています。スーパバイザモードを導入することにより , ユーザおよびスーパバイザの許可設定が
できます。
シンボルインデックスでの指定によって , コンパレータチャネル CMP1 および CMP0 に個別に許可を設定できます。
表 28.3-7 許可構成ビットの意味
シンボル
データモード (OA)
SRX[1:0]
スーパバイザ読出し許可
SW[1:0]
スーパバイザ書込み許可
URX[1:0]
ユーザ読出し許可
UW[1:0]
ユーザ書込み許可
命令モード (IA)
スーパバイザ実行許可
−
ユーザ実行許可
−
命令の実行またはオペランドへのアクセスが行われるたびに , 実際の有効な設定が判定されます。この判定は , オ
ペランドアクセス (OA ベース ) とコード実行 (IA ベース ) に分けられます。
部分ごとに , 優先順位の最も高い領域ヒットが検索されます。最も大きいチャネル番号の優先順位 ( 優先順位厳正
枠組み ) が最も高くなります。チャネルヒットが見つかった場合 , このチャネルに対して定義されている設定が適
用されます。チャネルヒットが検出されなかった場合 , デフォルトの設定が適用されます。
実際の設定が判定された後 ( 実際のデータアクセス , もしあれば , 実際の命令に対して有効 ), 許可が確認されます。
実行許可が設定されていない場合 , または読出しまたは書込み許可が実際のアクセスの種類と合わない場合 , 保護
違反が示されます。これにより , メモリ保護違反 MPUPV 処理ルーチンへの CPU トラップが発生します。この場
合 , CPU はスーパバイザモードに直接切り換わります。
EDSU の構成レジスタ空間は , ユーザモードでのランダムアクセスに対して保護されます。スーパバイザモード
またはエミュレーションモードでのみ , レジスタファイルは書込みアクセスを許可します。構成について , システ
ム割込み INT #5 が定義されます。これは , スーパバイザモードで切換えを行います (INT #5-ISR の実行中 , SV
ビットは設定されたままです ) 。エミュレータおよび NMI によるデバッガ割込みを除き , スーパバイザ ISR は割
込み不可です。
メモリ保護およびデバッグ用のブレークユニットによって発生する例外は , 分離されています。このため , メモリ
保護機能自体をデバッグできます。
408
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28.3 ブレーク機能
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28.3.6 ブレーク要因
内部ブレーク要因および実行されるイベントの概要：
命令アドレスでのブレーク
→ 命令ブレークが発生します。
オペランドアドレスでのブレーク
→ オペランドブレークが発生します。
データ値でのブレーク
→ オペランドブレークが発生します。
リソース割込み (BREAK)
→ ツール NMI が発生します。
ステップトレーストラップ
→ ステップトレーストラップが発生します。
INTE 命令の実行
→ INTE が発生します。
INT #5 の実行
→ CPU スーパバイザモード
メモリ保護例外
→ MPUPV トラップが発生します。
ブレーク要因と対応する割込み番号および割込みベクタ：
表 28.3-8 ブレーク要因の割込み番号および割込みベクタ
割込み番号
割込み
割込みレベル
割込みベクタ
10 進
16 進
設定
レジスタ
レジスタ
アドレス
オフセット
デフォルトベクタ
アドレス
CPU スーパバイザ
モード (INT #5 命令 )
5
05
−
−
3E8H
000FFFE8H
メモリ保護例外
6
06
−
−
3E4H
000FFFE4H
INTE 命令
9
09
−
−
3D8H
000FFFD8H
命令ブレーク
例外
10
0A
−
−
3D4H
000FFFD4H
オペランドブレーク
例外
11
0B
−
−
3D0H
000FFFD0H
ステップトレース
トラップ
12
0C
−
−
3CCH
000FFFCCH
NMI 割込み ( ツール )
13
0D
−
−
3C8H
000FFFC8H
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409
第 28 章 MPU / EDSU
28.4 レジスタ
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28.4 レジスタ
28.4.1 EDSU レジスタ一覧
表 28.4-1 EDSU レジスタの概要 (1 / 2)
レジスタ
アドレス
＋0
＋1
＋2
0000F000H
BCTRL
[R/W]
-------- -------- 11111100 00000000
0000F004H
BSTAT
[R/W0]*
-------- -----000 00000000 10--0000
0000F008H
BIAC
[R]
00000000 00000000 00000000 00000000
0000F00CH
BOAC
[R]
00000000 00000000 00000000 00000000
0000F010H
BIRQ
[R/W]
00000000 00000000 00000000 00000000
0000F014H ∼
0000F01FH
reserved
-
0000F020H
BCR0
[R/W]
-------- 00000000 00000000 00000000
0000F024H
BCR1
[R/W]
-------- 00000000 00000000 00000000
0000F028H
BCR2
[R/W]
-------- 00000000 00000000 00000000
0000F02CH
BCR3
[R/W]
-------- 00000000 00000000 00000000
0000F030H ∼
0000F07FH
reserved
-
410
＋3
ブロック
EDSU
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28.4 レジスタ
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表 28.4-1 EDSU レジスタの概要 (2 / 2)
レジスタ
アドレス
＋0
＋1
＋2
0000F080H
BAD0
[R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0000F084H
BAD1
[R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0000F088H
BAD2
[R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0000F08CH
BAD3
[R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0000F090H
BAD4
[R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0000F094H
BAD5
[R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0000F098H
BAD6
[R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0000F09CH
BAD7
[R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0000F0A0H
BAD8
[R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0000F0A4H
BAD9
[R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0000F0A8H
BAD10
[R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0000F0ACH
BAD11
[R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0000F0B0H
BAD12
[R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0000F0B4H
BAD13
[R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0000F0B8H
BAD14
[R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
0000F0BCH
BAD15
[R/W]
XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX
＋3
ブロック
EDSU
* RMW - 読出しによってフラグごとに "1" が返されます。書出しのみの場合 , "0" ( クリア ) がサポートされます。
備考：すべてのレジスタに対する読出し / 書込みアクセスは , バイト , ハーフワード , およびワードになります。
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第 28 章 MPU / EDSU
28.4 レジスタ
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28.4.2 レジスタの説明
● EDSU 制御レジスタ (BCTRL)
EDSU 制御レジスタバイト 2
bit 15
14
13
12
11
10
SR
SW
SX
UR
UW
UX
アドレス：00F002H
読出し / 書込み →
初期値 →
EDSU 制御レジスタバイト 3
アドレス：00F003H
読出し / 書込み →
初期値 →
9
8
FCPU FDMA
(R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W)
(1)
(1)
(1)
(1)
(1)
(1)
(0)
(0)
bit
7
6
5
4
EEMM PFD SINT1 SINT0
3
−
2
1
0
EINT0 EINTT EINTR
(R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
デフォルト許可ビット :
デフォルト許可ビットによって , MCU のメモリ全体および I/O アドレス範囲の最低優先順位のアクセス許可が定
義されます。最低優先順位とは , MPU モードでの動作で , 専用チャネル構成の対象ではないすべてのアドレス領
域についてデフォルト許可が有効となることを意味します。スーパバイザモード (SV=1) および通常のユーザモー
ド (SV=0) について , デフォルトの読出し , 書込み , 実行許可を定義できます。スーパバイザモード (SV) は , CPU の
プログラムステータスワード内の CCR の bit6 によって示されます。INIT 条件の後で , すべての許可が設定されます
( 許可されたアクセス ) 。
[bit15] SR ( スーパバイザデフォルト読出し許可ビット )
0
スーパバイザはデータの読出しを許可されません。
1
スーパバイザはデータの読出しを許可されます ( 初期値 ) 。
[bit14] SW ( スーパバイザデフォルト書込み許可ビット )
0
スーパバイザはデータの書込みを許可されません。
1
スーパバイザはデータの書込みを許可されます ( 初期値 ) 。
[bit13] SX ( スーパバイザデフォルト実行許可ビット )
0
スーパバイザはコードの実行を許可されません。
1
スーパバイザはコードの実行を許可されます ( 初期値 ) 。
[bit12] UR ( ユーザデフォルト読出し許可ビット )
412
0
ユーザはデータの読出しを許可されません。
1
ユーザはデータの読出しを許可されます ( 初期値 ) 。
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28.4 レジスタ
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[bit11] UW ( ユーザデフォルト書込み許可ビット )
0
ユーザはデータの書込みを許可されません。
1
ユーザはデータの書込みを許可されます ( 初期値 ) 。
[bit10] UX ( ユーザデフォルト実行許可ビット )
0
ユーザはコードの実行を許可されません。
1
ユーザはコードの実行を許可されます ( 初期値 ) 。
CPU および DMA フィルタオプションビット :
[bit9] FCPU ( フィルタ CPU アクセスビット )
0
CPU アクセスでトリガします ( 初期値 ) 。
1
CPU アクセスでトリガしません。
FCPU は , オペランドコンペアチャネル ( オペランドアドレスブレーク , データ値ブレーク , メモリデータ保護 ) に
よってトリガされた CPU アクセスのフィルタ動作を制御します。
FCPU が "1" に設定された場合 , すべての CPU アクセスはマスクアウトされます。
"0" に設定された場合 , CPU ア
クセスによってブレーク機能を発生させることができます。
[bit8] FDMA ( フィルタ DMA アクセスビット )
0
DMA アクセスでトリガします ( 初期値 ) 。
1
DMA アクセスでトリガしません。
FDMA は , オペランドコンペアチャネル ( オペランドアドレスブレーク , データ値ブレーク , メモリデータ保護 ) に
よってトリガされた DMA アクセスのフィルタ動作を制御します。
FDMA が "1" に設定された場合 , すべての DMA アクセスはマスクアウトされます。"0" に設定された場合 , DMA
アクセスによってブレーク機能を発生させることができます。
＜注意事項＞
D-bus 上の DMA アクセスのみが検出されます。明確な DMA トリガ条件のオペランドが , D-bus アドレス
領域に配置されている必要があります ( これは , MB91460M シリーズの D-busRAM, CAN, すべての R-bus
リソースの場合です ) 。そうでない場合は , DMA 転送は EDSU によって認識されません。この機能は , 主
に DMA アクセスでのトリガを無効にする (DMA によるオペランド変更条件をフィルタアウトする ) ためにあ
り , 完全にアドレス範囲の DMA トリガ条件はサポートされていません。
割込み許可ビット
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28.4 レジスタ
MB91460M シリーズ
[bit7] EEMM ( エミュレーションモードの許可ビット )
0
エミュレーションモードを禁止します ( 初期値 ) 。
1
エミュレーションモードを許可します。
EEMM が "1" に設定されている場合 , ステップトレースモードおよび EDSU 例外命令ブレーク , オペランドブレー
ク , ツール NMI 中にエミュレーションモードに入ります。エミュレーションモード中は , ウォッチドッグタイマ
(WDT) は無効になります。EDSU でトリガされたエミュレーションモードは , RETI 命令によって保持されます。
"0" を設定すると , エミュレーションモード機能は禁止されます。ステップトレースまたは EDSU 例外で WDT は
停止されません。
[bit6] PFD ( ファントムフィルタ禁止ビット )
0
命令ブレーク検出によってファントムフィルタが使用されます ( 初期値 ) 。
1
ファントムフィルタは禁止されます。
ファントム割込みおよび追加で設定された誤った状態ビットをフィルタアウトするため , 初期値は "0" に設定され
ています。
• RETI の実行後にフェッチされた命令は , 通常 , ブレークポイントが設定された命令です。フェッチは , ブレー
クポイント処理ISRの処理後とブレークポイント命令の実行前に繰り返されます。フィルタによって , ブレー
ク条件のトリガの繰返しが回避されます。
• 以下の許可されない命令ブレーク例外はタイムオーバになります。
• プリフェッチされたが , 実行されていないコマンド
• 遅延スロット命令後のコマンド
• プリフェッチされた連続のブレーク条件は , フラグ設定が許可されません。ブレーク条件が初めて発生した
命令によってのみ , それに応じた状態ビットを設定できます。
• ネストされた命令ブレークは許可されません ( ブレーク処理 ISR 内のブレーク ) 。
414
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第 28 章 MPU / EDSU
28.4 レジスタ
MB91460M シリーズ
[bit5, bit4] SINT1, SINT0 ( リソース割込みソースの選択ビット )
SINT1, SINT0
MB91460M シリーズ
リソース
00B
選択したソース 0 での割込みによるツール NMI ( 初期値 )
LIN-USART 2 RX / LIN-USART 2 TX
01B
選択したソース 1 での割込みによるツール NMI
LIN-USART 4 RX / LIN-USART 4 TX
10B
選択したソース 2 での割込みによるツール NMI
LIN-USART 5 RX / LIN-USART 5 TX
11B
選択したソース 3 での割込みによるツール NMI
CAN 0 / CAN 1
SINT1 および SINT0 ビットでは , アクティブなリソース割込みソースが選択されます。
[bit3] EINT1 ( 拡張割込み 1 の許可ビット )
0
拡張割込みソース 1 の禁止 ( 初期値 )
1
拡張割込みソース 1 の許可
EINT1 を "1" に設定した場合 , ソースチャネル 1 での拡張割込みイベントでツール NMI が生成されます。"0" に
設定すると , この機能は禁止されます。
＜注意事項＞
EINT1 割込みソースは , MB91460M シリーズでは , 利用できません。
[bit2] EINT0 ( 拡張割込み 0 の許可ビット )
0
拡張割込みソース 0 の禁止 ( 初期値 )
1
拡張割込みソース 0 の許可
EINT0 を "1" に設定した場合 , ソースチャネル 0 での拡張割込みイベントでツール NMI が生成されます。"0" に
設定すると , この機能は禁止されます。
＜注意事項＞
EINT1 および EINT0 は , BREAK 機能生成に使用する信号線イベントを示すために使われます。これらの割
込みのソースは , MCU 内に物理的に組み込まれています。たとえば , 外部割込みポート , 汎用 I/O ポート端
子 , その他のリソースなどです。これは , 装置の仕様に定義する必要があります。
[bit1] EINTT ( 送信での割込み許可ビット )
0
送信割込みソースチャネル 0 ∼ 3 を禁止します ( 初期値 ) 。
1
送信割込みソースチャネル 0 ∼ 3 を許可します。
EINTT ビットを "1" に設定した場合 , TXINT1, TXINT0 ビットによって設定されるソースチャネル 0 ∼ 3 での送信
割込みイベントでツール NMI が生成されます。EINTT ビットを "0" に設定すると , この機能は禁止されます。
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415
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28.4 レジスタ
MB91460M シリーズ
＜注意事項＞
SINT[1:0] が "11" に設定されている場合 , このビットは CAN の ch.1 の割込みを許可します (CAN には受信
および送信に対する割込み要求が 1 つあります ) 。
[bit0] EINTR ( 受信での割込み許可 )
0
受信割込みソースチャネル 0 ∼ 3 を禁止します ( 初期値 ) 。
1
受信割込みソースチャネル 0 ∼ 3 を許可します。
EINTR ビットを "1" に設定した場合 , RXINT1, RXINT0 ビットによって設定されるソースチャネル 0 ∼ 3 での受
信割込みイベントでツール NMI が生成されます。EINTR ビットを "0" に設定すると , この機能は禁止されます。
＜注意事項＞
SINT[1:0] が "11" に設定されている場合 , このビットは CAN の ch.0 の割込みを許可します (CAN には受信
および送信に対する割込み要求が 1 つあります ) 。
● EDSU 状態レジスタ (BSTAT)
EDSU 状態レジスタバイト 2
アドレス：00F006H
読出し / 書込み →
初期値 →
EDSU 状態レジスタバイト 3
アドレス：00F007H
読出し / 書込み →
初期値 →
bit 15
14
13
12
11
10
9
8
IDX4 IDX3 IDX2 IDX1 IDX0 CDMA CSZ1 CSZ0
(R)
(0)
(R)
(0)
(R)
(0)
bit 7
6
5
CRW1 CRW0 PV
(R)
(0)
(R )
(0)
(R)
(0)
4
RST
(R)
(0)
(R)
(0)
(R)
(0)
(R)
(0)
3
2
1
0
INT1 INT0 INTT INTR
(R/W) (R/W) (R/W) (R/W)
(0)
(1)
(0)
(0)
(R)
(0)
(R)
(0)
[bit15 ∼ bit11] IDX4 ∼ IDX0 (MPUPV トリガのチャネルインデックス指示ビット )
メモリ保護違反 (MPUPV) をトリガする場合 , トリガを発生させたチャネルペア 0 ∼ 15 のインデックスは IDX
レジスタに保存されます。チャネルペアは通常 , 範囲コンパレータとして使用されます。
MPU チャネルによってそのアドレス範囲でヒットが検出されなかった場合 , デフォルトの許可が適用されます。
デフォルトの許可に違反した場合 , IDX は値 "16" ( オーバラン ) に設定されます。一致した MPU チャネルの許可に
違反した場合 , IDX によって該当するブレーク検出ビット BIRQ_BD31 ∼ BD0 のインデックスが示されます。
このコンパレータに属するブレーク検出ビットは , BD[2 × IDX] および BD[2 × IDX ＋ 1] です。
範囲ヒットかトリガ条件またはその両方が複数ある場合 , 優先順位が最も高いトリガ条件のチャネルが IDX4 ∼ IDX0
ビットによって示されます。優先順位はチャネルインデックスと同じ順です。
IDX
0 ∼ 15
16
意味
最後の保護違反のチャネル番号を示します。
最後の保護違反は , デフォルトの許可の違反によって発生しました。
チャネルインデックス指示レジスタは読出し専用です。
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アクセスタイプキャプチャビット :
メモリ保護違反またはオペランド / データ値ブレーク条件によるトラップの場合 , 状態ビット (12 ∼ 8) によって ,
オペランドアクセスを発生させたブレークに関するタイプ情報が取り込まれます。実行許可の違反によるメモリ
保護異常の場合も , アクティブなオペランドアクセスがあったかどうかに関係なく , この情報が取り込まれます。
アクセスタイプキャプチャレジスタは読出し専用です。
[bit10] CDMA ( キャプチャ DMA 指示ビット )
0
オペランドアクセスは CPU によって実行されました。
1
オペランドアクセスは DMA コントローラによって実行されました。
[bit9, bit8] CSZ1, CSZ0 ( キャプチャオペランドサイズビット )
00B
オペランドのビットサイズは "8" です。
01B
オペランドのビットサイズは "16" です。
10B
オペランドのビットサイズは "32" です。
11B
予約
[bit7, bit6] CRW1, CRW0 ( キャプチャオペランドアクセスタイプビット )
00B
オペランドは読み出されました。
01B
オペランドは , リードモディファイライト系命令によって読み出されました。
10B
オペランドは書き込まれました。
11B
オペランドアクセスはありません。
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417
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28.4 レジスタ
MB91460M シリーズ
[bit5] PV ( 保護違反検出ビット )
0
読出し , 書込み , 実行許可の保護違反はありませんでした。
1
保護違反 (MPUPV) が発生しました。
保護違反の後でこのビットが設定された場合 , MPUPV トラップが CPU に示されます。保護違反の発生は , 定義
されたアドレス領域の許可されていない読出しまたは書込みアクセスがあったか , またはこのアドレス領域の実
行許可なしでコードが実行されたことを意味します。この結果 , CPU はスーパバイザモード (SV=1) に切り換わ
り , 割込み番号 #6 の処理ルーチンを呼び出します ( 表 28.3-8 を参照 ) 。
このビットは , MPUPV トラップ処理ルーチンで "0" を書き込むことによってクリアする必要があります。
[bit4] RST ( 動作初期化リセット (RST) 検出ビット )
MB91460M ファミリのリセット動作は , 設定初期化リセット (INIT) と動作初期化リセット (RST) という 2 つのレベル
に分けられます。INIT が発生すると , RST が同時に発生します。
0
動作リセットは , 最後の BSTAT 読出しまたはクリア以降トリガされませんでした。
1
動作リセットは , 最後の BSTAT 読出しまたはクリア以降トリガされました。
RST ビットは読出し専用であり , このビットへの書込みアクセスは無視されます。RST ビットは , BSTAT が読み出
された後 (32 ビットワード内の任意のバイトアドレスからの読出し ) クリアされます。RST ビットは , 読出しお
よびリードモディファイライトアクセスについて同じ動作をします。
RST ビットは , リセット検出に使用できます。動作初期化リセットがトリガされた場合に設定されます。デバッグ
監視ソフトウェアでは , これを使用して , 動作リセット後にデバッガのフロントエンドへの通信デバイスを再構成
する必要があるかどうかを検出できます。これは , ブート手順およびソフトリセット処理のデバッグにとって重
要です。EDSU ステータスワードの読出し後 , RST ビットは自動的にクリアされます。
ブレーク割込みビット :
[bit3] INT1 ( 拡張ソース 1 での割込みビット )
0
拡張ソースチャネル 1 での割込みの検出なし ( 初期値 )
1
拡張ソースチャネル 1 での割込みの検出あり
INT1 は , 拡張割込みソースチャネル 1 の状態を反映します。拡張割込み信号線で "H" レベルが発生した場合 , "1" に
設定されます。状態 "1" は , ソフトウェアでクリアされるまで格納されます。
"0" を書き込むと , INT1 ビットは "0" にリセットされます。このビットに "1" を書き込んでも無視されます。
リードモディファイライト系命令で , INT1 は "1" として読み出されます。
[bit2] INT0 ( 拡張ソース 0 での割込みビット )
0
拡張ソースチャネル 0 での割込みの検出なし ( 初期値 )
1
拡張ソースチャネル 0 での割込みの検出あり
INT0 ビットは , 拡張割込みソースチャネル 0 の状態を反映します。拡張割込み信号線で "H" レベルが発生した場合 ,
"1" に設定されます。状態 "1" は , ソフトウェアでクリアされるまで格納されます。
"0" を書き込むと , INT0 ビットは "0" にリセットされます。このビットに "1" を書き込んでも無視されます。
リードモディファイライト系命令で , INT0 は "1" として読み出されます。
418
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[bit1] INTT ( 送信ソースでの割込みビット )
0
送信ソースでの割込みの検出なし ( 初期値 )
1
送信ソースチャネルでの割込みの検出あり
INTT は , 送信割込みソースチャネル 0 ∼ 3 (TXINT1, TXINT0 によって選択可能 ) の状態を反映します。送信割込
み信号線で H レベルが発生した場合に "1" に設定され , 信号線で L レベルが発生した場合に "0" に設定されます。
このビットは読出し専用です。選択したリソースの適切な割込みビットをクリアすると , "0" に設定できます。
備考：SINT[1:0] が "11" に設定されている場合 , このビットは CAN の ch.1 の割込みを示します (CAN には受信お
よび送信に対する割込み要求が 1 つあります ) 。
[bit0] INTR ( 受信ソースでの割込みビット )
0
受信ソースでの割込みの検出なし ( 初期値 )
1
受信ソースチャネルでの割込みの検出あり
INTR は , 受信割込みソースチャネル 0 ∼ 3 (RXINT1, RXINT0 によって選択可能 ) の状態を反映します。受信割込
み信号線で H レベルが発生した場合に "1" に設定され , 信号線で L レベルが発生した場合に "0" に設定されます。
このビットは読出し専用です。選択したリソースの適切な割込みビットをクリアすると , "0" に設定できます。
備考：SINT[1:0] が "11" に設定されている場合 , このビットは CAN の ch.1 の割込みを示します (CAN には受信お
よび送信に対する割込み要求が 1 つあります ) 。
● EDSU 命令アドレスキャプチャレジスタ (BIAC)
BIAC
アドレス
00F008H
＋0
00000000
[R]
＋1
＋2
00000000
00000000
＋3
00000000
このレジスタは , 保護違反またはオペランド / データ値ブレークを発生させた命令のアドレス (IA) を取り込みます。
このレジスタは読出し専用です。
● EDSU オペランドアドレスキャプチャレジスタ (BOAC)
BOAC
[R]
アドレス
＋0
＋1
＋2
＋3
00F00CH
00000000
00000000
00000000
00000000
このレジスタは , 保護違反またはオペランド / データ値ブレークを発生させたオペランドアクセスのアドレス (OA) を取
り込みます。このレジスタは読出し専用です。
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419
第 28 章 MPU / EDSU
28.4 レジスタ
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● EDSU ブレーク検出割込み要求レジスタ (BIRQ)
BIRQ
[R/W]
アドレス
＋0
＋1
＋2
＋3
00F010H
00000000
00000000
00000000
00000000
BIRQ は , 各チャネルのタイプ構成に関係なく , すべてのチャネルのすべてのブレーク検出ビットを収集します。
実際は , チャネルの 8 つのグループ , つまり全体として 32 シングルポイントチャネルで構成されます。
チャネルの各グループは , 4 チャネルおよび BIRQ レジスタ内のブレーク検出用の 4 ビットで構成されます。各グ
ループには , 2 つのコンパレータペアがあります。各ペアは , 範囲許可ビットを設定することによって範囲コンパ
レータを構成できる 2 つのポイントコンパレータで構成されます。このような範囲コンパレータペアは , コンパ
レータタイプ構成によって選択された , 命令アドレス , オペランドアドレス , またはデータ値情報に接続されます。
オペランドアドレスとデータ値ブレークの組合せを検出するために , このようなコンパレータペアが 2 つ組み合
わされます。両方の条件が同時に一致した場合にのみ , ブレーク検出 (BD) ビットが設定されます。
[bit31 ∼ bit0] BD31 ∼ BD0 ( ブレーク検出ビット )
0
ブレーク要因の検出なし ( デフォルト )
1
bit 位置 (bit31 ∼ bit0) に応じたチャネルでブレーク要因の検出あり
BD31 ∼ BD0 ビットは , ブレーク検出の状態を反映します。BAD31 ∼ BAD0 との一致でそれぞれ "1" に設定され
ます ( マスク条件が満たされた場合 , EM1/EM0 によって許可された場合 ) 。2 つのポイントを使用する範囲機能
が ER1/ER0 によって許可されている場合に , ビットペア [31:30], [29:28], ..., [1:0] について範囲一致が適用されま
す。
ブレーク要因は以下のとおりです。
•
命令アドレスブレーク
•
オペランドアドレスブレーク
•
データ値ブレーク
•
オペランドアドレスブレークとデータ値ブレークの組合せ
•
メモリ保護違反
"0" を書き込むと , BD31 ∼ BD0 ビットは "0" にリセットされます。これらのビットに "1" を書き込んでも無視され
ます。リードモディファイライト系命令で , すべての BD ビットは "1" として読み出されます。
許可されたアドレス範囲機能での BD1/BD0 設定 ( 隣接する BD ビットのほかのペアについても有効 ) ：
EP1 および EP0 を許可するポイント以外に ER0 でオペランドアドレス範囲機能が許可されている場合 , BD1
および BD0 検出ビットは以下のように設定されます。
表 28.4-2 スタート / エンドポイントまたは範囲での一致に関する BD コーディング
420
BD1
BD0
0
0
一致なし ( デフォルト )
0
1
ポイントで一致 ( コンペア値 == BAD0)
1
0
ポイントで一致 ( コンペア値 == BAD1)
コンペア値：命令 , オペランドアドレス , データ値
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第 28 章 MPU / EDSU
28.4 レジスタ
MB91460M シリーズ
表 28.4-2 スタート / エンドポイントまたは範囲での一致に関する BD コーディング
BD1
BD0
1
1
コンペア値：命令 , オペランドアドレス , データ値
範囲で一致 (BAD0 < コンペア値 < BAD1)
● EDSU チャネル構成レジスタ (BCR0 ∼ BCR7)
EDSU チャネル構成レジスタ 0, バイト 0
アドレス：00F020H
読出し / 書込み →
初期値 →
bit 31
30
29
28
27
26
25
24
−
−
−
−
−
−
−
−
(−) (−) (−) (−) (−) (−) (−) (−)
(X)
(X)
(X)
(X)
(X)
(X)
(X)
(X)
EDSU チャネル構成レジスタ 0, バイト 1
bit 23
アドレス：00F021H
読出し / 書込み →
初期値 →
22
21
20
19
18
17
16
SRX1 SW1 SRX0 SW0 URX1 UW1 URX0 UW0
(R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
EDSU チャネル構成レジスタ 0, バイト 2
bit 15
アドレス：00F022H
14
13
12
11
10
9
8
MPE COMB CTC1 CTC0 OBS1 OBS0 OBT1 OBT0
読出し / 書込み → (R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
初期値 → (0)
EDSU チャネル構成レジスタ 0, バイト 3
bit 7
アドレス：00F023H
EP3
6
5
4
3
EP2
EP1 EP0
2
EM1 EM0
1
0
ER1 ER0
読出し / 書込み → (R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
初期値 → (0)
4 つのチャネルのグループごとに , チャネル構成レジスタ (BCR0 ∼ BCR7) が 12 実装されます。対応するチャネ
ルのグループに対して設定された構成が含まれています。以下の表に , どのチャネル構成 , ブレークポイントアド
レス / データレジスタ , ブレーク検出ビットが一緒になっているかという関係を示します。
表 28.4-3 BCR, BAD, BIRQ レジスタの関係 (1 / 2)
グループ構成
アドレス / データ
BAD0
ポイント
ポイント 0, マスク 0
EP0
BAD1
ポイント 1
EP1
BAD2
ポイント 2, マスク 1
EP2
BAD3
ポイント 3
EP3
BAD4
ポイント 0, マスク 0
EP0
BAD5
ポイント 1
EP1
BAD6
ポイント 2, マスク 1
EP2
ポイント 3
EP3
BCR0
BCR1
BAD7
CM71-10150-3
BADx の使用
マスク
EM0
EM1
EM0
EM1
FUJITSU MICROELECTRONICS LIMITED
組合せ
範囲 0
ER0
範囲 1
ER1
範囲 0
ER0
範囲 1
ER1
BIRQ
OA0
BD0
OA1
BD1
DT0
BD2
DT1
BD3
OA0
BD4
OA1
BD5
DT0
BD6
DT1
BD7
421
第 28 章 MPU / EDSU
28.4 レジスタ
MB91460M シリーズ
表 28.4-3 BCR, BAD, BIRQ レジスタの関係 (2 / 2)
グループ構成
アドレス / データ
BAD8
ポイント
ポイント 0, マスク 0
EP0
BAD9
ポイント 1
EP1
BAD10
ポイント 2, マスク 1
EP2
BAD11
ポイント 3
EP3
BAD12
ポイント 0, マスク 0
EP0
BAD13
ポイント 1
EP1
BAD14
ポイント 2, マスク 1
EP2
BAD15
ポイント 3
EP3
BAD16
ポイント 0, マスク 0
EP0
BAD17
ポイント 1
EP1
BAD18
ポイント 2, マスク 1
EP2
BAD19
ポイント 3
EP3
BAD20
ポイント 0, マスク 0
EP0
BAD21
ポイント 1
EP1
BAD22
ポイント 2, マスク 1
EP2
BAD23
ポイント 3
EP3
BAD24
ポイント 0, マスク 0
EP0
BAD25
ポイント 1
EP1
BAD26
ポイント 2, マスク 1
EP2
BAD27
ポイント 3
EP3
BAD28
ポイント 0, マスク 0
EP0
BAD29
ポイント 1
EP1
BAD30
ポイント 2, マスク 1
EP2
ポイント 3
EP3
BCR2
BCR3
BCR4
BCR5
BCR6
BCR7
BAD31
422
BADx の使用
マスク
EM0
EM1
EM0
EM1
EM0
EM1
EM0
EM1
EM0
EM1
EM0
EM1
FUJITSU MICROELECTRONICS LIMITED
BIRQ
組合せ
範囲 0
ER0
範囲 1
ER1
範囲 0
ER0
範囲 1
ER1
範囲 0
ER0
範囲 1
ER1
範囲 0
ER0
範囲 1
ER1
範囲 0
ER0
範囲 1
ER1
範囲 0
ER0
範囲 1
ER1
OA0
BD8
OA1
BD9
DT0
BD10
DT1
BD11
OA0
BD12
OA1
BD13
DT0
BD14
DT1
BD15
OA0
BD16
OA1
BD17
DT0
BD18
DT1
BD19
OA0
BD20
OA1
BD21
DT0
BD22
DT1
BD23
OA0
BD24
OA1
BD25
DT0
BD26
DT1
BD27
OA0
BD28
OA1
BD29
DT0
BD30
DT1
BD31
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第 28 章 MPU / EDSU
28.4 レジスタ
MB91460M シリーズ
チャネルのグループ , 許可定義ビット :
許可定義ビットは , MPU モードで動作しているチャネルのグループにのみ有効です。これは , MPE が "1" に設定
されている場合に該当します。グループが MPU モードで動作していない場合 , 許可構成は必要ありません ( 無視
する ) 。
通常 , MPU チャネルはアドレス定義の範囲モードで動作します。
設定できる許可のタイプは , 各コンパレータペアのコンパレータタイプ構成 (CTC) によって異なります。MPU
チャネルは , 命令アドレス (IA) またはオペランドアドレス (OA) を確認するために構成できます。IA 範囲は , 実行
許可を定義するために使用できます。OA 範囲は , 読出しおよび書込み許可を定義するために使用できます。
MPU 使用のコンパレータタイプは , 以下のように設定できます。
• CTC=0：両方の IA 範囲によって実行許可が定義されます。
• CTC=1：両方の OA 範囲によって読出し / 書込み許可が定義されます。
• CTC=2：IA 範囲 0 によって実行許可が定義され , OA 範囲 1 によって読出し / 書込み許可が定義されます。
CTC=3 を設定することによるデータ値 (DT) 検出は , MPU モードでは使用できません。
スーパバイザモードおよびユーザモードという 2 つの CPU モードの読出し , 書込み , 実行許可について , 許可
構成が存在します。スーパバイザ許可は SV=1 に有効であり , ユーザ許可は SV=0 に有効です。
[bit23] SRX1 ( 管理者のアドレス範囲 1 での読出し / 実行許可ビット )
CTC = 0 の有効な設定 ( 命令アドレス範囲コンパレータ ) ：
0
スーパバイザに , アドレス範囲 1 の実行許可がありません ( 初期値 ) 。
1
スーパバイザに , アドレス範囲 1 の実行許可があります。
CTC = 1 または CTC = 2 の有効な設定 ( オペランドアドレス範囲コンパレータ ) ：
0
スーパバイザに , アドレス範囲 1 の読出し許可がありません ( 初期値 ) 。
1
スーパバイザに , アドレス範囲 1 の読出し許可があります。
[bit22] SW1 ( 管理者のアドレス範囲 1 での書込み許可ビット )
CTC = 1 または CTC = 2 の有効な設定 ( オペランドアドレス範囲コンパレータ ) ：
0
スーパバイザに , アドレス範囲 1 の書込み許可がありません ( 初期値 ) 。
1
スーパバイザに , アドレス範囲 1 の書込み許可があります。
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423
第 28 章 MPU / EDSU
28.4 レジスタ
MB91460M シリーズ
[bit21] SRX0 ( 管理者のアドレス範囲 0 での読出し / 実行許可ビット )
CTC = 0 または CTC = 2 の有効な設定 ( 命令アドレス範囲コンパレータ ) ：
0
スーパバイザに , アドレス範囲 0 の実行許可がありません ( 初期値 ) 。
1
スーパバイザに , アドレス範囲 0 の実行許可があります。
CTC = 1 の有効な設定 ( オペランドアドレス範囲コンパレータ ) ：
0
スーパバイザに , アドレス範囲 0 の読出し許可がありません ( 初期値 ) 。
1
スーパバイザに , アドレス範囲 0 の読出し許可があります。
[bit20] SW1 ( 管理者のアドレス範囲 0 での書込み許可ビット )
CTC = 1 の有効な設定 ( オペランドアドレス範囲コンパレータ ) ：
0
スーパバイザに , アドレス範囲 0 の書込み許可がありません ( 初期値 ) 。
1
スーパバイザに , アドレス範囲 0 の書込み許可があります。
[bit19] URX1 ( ユーザのアドレス範囲 1 での読出し / 実行許可ビット )
CTC = 0 の有効な設定 ( 命令アドレス範囲コンパレータ ) ：
0
ユーザに , アドレス範囲 1 の実行許可がありません ( 初期値 ) 。
1
ユーザに , アドレス範囲 1 の実行許可があります。
CTC = 1 または CTC = 2 の有効な設定 ( オペランドアドレス範囲コンパレータ ) ：
0
ユーザに , アドレス範囲 1 の読出し許可がありません ( 初期値 ) 。
1
ユーザに , アドレス範囲 1 の読出し許可があります。
[bit18] UW1 ( ユーザのアドレス範囲 1 での書込み許可ビット )
CTC = 1 または CTC = 2 の有効な設定 ( オペランドアドレス範囲コンパレータ ) ：
424
0
ユーザに , アドレス範囲 1 の書込み許可がありません ( 初期値 ) 。
1
ユーザに , アドレス範囲 1 の書込み許可があります。
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第 28 章 MPU / EDSU
28.4 レジスタ
MB91460M シリーズ
[bit17] URX0 ( ユーザのアドレス範囲 0 での読出し / 実行許可ビット )
CTC = 0 または CTC = 2 の有効な設定 ( 命令アドレス範囲コンパレータ ) ：
0
ユーザに , アドレス範囲 0 の実行許可がありません ( 初期値 ) 。
1
ユーザに , アドレス範囲 0 の実行許可があります。
CTC = 1 の有効な設定 ( オペランドアドレス範囲コンパレータ ) ：
0
ユーザに , アドレス範囲 0 の読出し許可がありません ( 初期値 ) 。
1
ユーザに , アドレス範囲 0 の読出し許可があります。
[bit16] UW1 ( ユーザのアドレス範囲 0 での書込み許可ビット )
CTC = 1 の有効な設定 ( オペランドアドレス範囲コンパレータ ) ：
0
ユーザに , アドレス範囲 0 の書込み許可がありません ( 初期値 ) 。
1
ユーザに , アドレス範囲 0 の書込み許可があります。
チャネルのグループ , モード構成ビット :
[bit15] MPE ( メモリ保護許可ビット )
0
チャネルのグループはデバッグインタフェースとして動作し , ブレークポイントを定
義します ( 初期値 ) 。
1
チャネルのグループは , メモリ保護モードで動作します。
MPE ビットの設定でいくつかの制限が適用されます。
MPE=0 ( ブレークユニット ) ：
•
許可レジスタは「無視する」です (BCR レジスタの bit23 ∼ bit16) 。
MPE=1 ( メモリ保護ユニット ) ：
•
OBS および OBT ビットを "3" に設定する必要があります (BCR レジスタの bit11 ∼ bit8, 任意のサイズおよ
び任意のタイプ ) 。
•
CTC ビットを "3" に設定しないでください。(BCR レジスタの bit13, bit12 または , BCR:CTC1, CTC0, この
モードではデータ値確認はサポートされません ) 。
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425
第 28 章 MPU / EDSU
28.4 レジスタ
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[bit14] COMB ( チャネル組合せ許可ビット )
0
チャネル間の組合せなし ( 初期値 )
1
チャネル間の組合せは有効です。
MPE 構成ビットに応じて , COMB 機能には異なる意味があります。
(A) COMB=1 および MPE=0 ( ブレークユニット , オペランドアドレスブレークとデータ値ブレークの組合せ )
BIRQ_BD ビットの設定およびオペランドブレーク条件の通知の前に , ブレーク検出条件が組み合わされます。
COMB ビットの設定は , 特定のオペランドアドレスでデータ値ブレークを定義するために必要です。COMB ビットが
"1" に設定された場合 , オペランドアドレス (OA) の一致とデータ値 (DT) の一致の両方の条件が真 (true) であるこ
とが必要です。COMB ビットの設定は , CTC=3 で定義される OA/DT モードでのみ意味を持ちます。
AND の組合せは , ch.3 (OA1) と ch.1 (DT1) の間および ch.2 (OA0) と ch.0 (DT0) の間でのみ有効です。範囲動作は定
義されていない (ER1=ER0=0) と想定されます。
BIRQ_BD3 = BIRQ_BD1 = BD3 && BD1;
BIRQ_BD2 = BIRQ_BD0 = BD2 && BD0;
ER1=1 を設定することによって ch.3 および ch.2 がオペランドアドレス範囲 (OA1:OA0) を定義するか , ER0=1 を設定
することによって ch.1 および ch.0 がデータ値範囲 (DT1:DT0) を定義する場合 , またはその両方の場合 , 各チャネ
ルのブレーク検出ビットは反対の範囲コンパレータブレーク検出出力の OR されたチャネルと AND で組み合わさ
れます。
BIRQ_BD3 = BD3 && (BD1 || BD0);
BIRQ_BD2 = BD2 && (BD1 || BD0);
BIRQ_BD1 = BD1 && (BD3 || BD2);
BIRQ_BD0 = BD0 && (BD3 || BD2);
これは , BIRQ ブレーク抽出ビット ( スタートポイント , 範囲 , またはエンドポイントでの一致のコーディングに
ついては表 28.4-2 を参照 ) について , COMB=0 での範囲検出の場合と同じと解釈します。BD3 および BD2 はオペ
ランドアドレス (OA) 一致のコーディングを保持し , BD1 および BD0 はデータ値 (DT) 一致のコーディングを保持し
ます。COMB ビットを "1" に設定すると , 最終的に適切な BD ビットを設定するには両方の条件 (OA 一致および
DT 一致 ) が真 (true) であることが必要です。
COMB ビットが "0" に設定された場合 , すべてのブレーク検出ビットは元々の形式で BIRQ レジスタに渡されます。
コンパレータチャネル一致条件は , 互いに独立しています。
(B) COMB=1 および MPE=1 ( メモリ保護ユニット , 1 つの範囲での読出し / 書込み / 実行許可の組合せ )
メモリ保護モードでは , COMB ビットは , 同じアドレス範囲に設定された , データ読出し / 書込みおよびコード実
行許可の組合せという意味を持ちます。設定は , モード CTC=2 で , ch.3 および ch.2 のオペランドアドレス (OA) コ
ンパレータと ch.1 および ch.2 の命令アドレス (IA) コンパレータの組合せについてのみ意味を持ちます。
COMB ビットが "1" に設定された場合 , IA コンパレータ CMP0 によって OA コンパレータ CMP1 と同じ BADx ポ
イント定義が使用されます。ポイント 3 およびポイント 2 によって , コンパレータ CMP0 および CMP1 両方の
アドレス範囲が定義されます。これには , ポイント 0/ マスク 0 のエントリがポイント設定に対して割り当てられ
ず , 一方または両方のコンパレータのマスクに使用できるという効果があります。この場合 , ポイント 1 エントリ
は使用できません。
COMB ビットが "0" に設定された場合 , 両方のコンパレータは独立したアドレス構成を持ちます。コンパレータに
よって , データ保護の読出し / 書込み許可を定義するか , またはコード保護の実行許可を定義できます。各コンパ
レータでは , 2 つのポイントの間の範囲によって (ER=1), またはマスクを持つ 1 つのポイントによって (EM=1), アド
レス領域を定義できます。
426
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[bit13, bit12] CTC1, CTC0 ( コンパレータタイプ構成ビット )
CTC
CMP1
CMP0
0
IA
IA
命令ブレークポイント x 4
コード保護の 2 領域 ( 実行許可 )
1
OA
OA
オペランドブレークポイント x 4
データ保護の 2 領域 ( 読出し / 書込み許可 )
命令ブレークポイント x 2 ＋
オペランドブレークポイント x 2
コード保護の 1 領域 ( 実行許可 ) およびデー
タ保護の 1 領域 ( 読出し / 書込み許可 ) また
はコード保護とデータ保護の組合せの 1 領
域 ( 読出し / 書込み / 実行許可 )
オペランドブレークポイント x 2 ＋
データ値ブレーク x 2,
通常は組合せ
該当なし
2
OA
IA
3
OA
DT
ブレーク機能
MPU 機能
各チャネルのグループには , 2 つの範囲コンパレータブロックが含まれています。各コンパレータブロックによって ,
2 つのポイント間の範囲ヒットまたは 2 つの独立したポイントヒットを検出できます。ポイント構成は , 各チャネル
の専用の BADx レジスタに格納されます ( チャネルのグループごとに 4 つの BADx レジスタ ) 。
コンパレータタイプ構成 (CTC) によって , 2 つの範囲コンパレータブロック (CMP1 および CMP0) それぞれでコ
ンペア値の入力マルチプレクスが制御されます。CMP1 によってブレーク検出 ch.3 と ch.2 が組み合わされます。
CMP1のコンペア値は , 命令アドレス (IA) またはオペランドアドレス (OA) に割り当てることができます。CMP0
によってブレーク検出 ch.1 と ch.0 が組み合わされます。CMP0 のコンペア値は , 命令アドレス (IA), オペランド
アドレス (OA), またはデータ値 (DT) に割り当てることができます。上記の表は , CTC 設定に応じて , CMP1 および
CMP0 の入力コンペア値を定義したものです。
さらに , 各コンパレータブロックのマスクを定義できます ( 後で説明する EM ビットの定義を参照 ) 。この場合は ,
BADx レジスタにマスク情報が含まれ , ポイント構成には使用できません。したがって , マスク機能の使用によって
ポイントまたはチャネルの数 ( 総計で使用可能 ) は制限されます。
[bit11 ∼ bit8] OBS1, OBS0, OBT1, OBT0 ( オペランドブレークサイズ / オペランドブレークタイプビット 1)
データサイズ
OBS1
OBS0
0
0
0
アクセスタイプ
OBT1
OBT0
バイト ( デフォルト )
0
0
読出し ( デフォルト )
1
ハーフワード
0
1
リードモディファイライト
1
0
ワード
1
0
書込み
1
1
すべて ( バイト , ハーフワー
ド , ワード )
1
1
すべて ( 読出し , リードモ
ディファイライト , 書込み )
チャネルがオペランドアドレスブレークまたはデータ値ブレーク検出に構成されている場合 , オペランドブレー
クサイズレジスタ OBS ビットによってデータサイズが構成され , オペランドブレークタイプレジスタ OBT ビッ
トによってアクセスタイプが構成されます。
データサイズを " すべて " に設定すると , バイト , ハーフワード , ワードデータサイズの検出が行われます。
アクセスタイプを " すべて " に設定すると , 読出し , リードモディファイライト , 書込みアクセスタイプの検出が
行われます。
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28.4 レジスタ
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ブレークポイントビットの許可 :
[bit7] EP3 ( ブレークポイント 3 ビットの許可ビット )
0
ブレークポイント 3 ビットは無効です ( 初期値 ) 。
1
ブレークポイント 3 ビットは有効です。
EP3 ビットが有効な場合 , CMP1 の入力値はポイント 3 ビットの内容と比較されます (BAD インデックス = 3 ＋
グループオフセット , グループ 0 ch.3 の場合 BAD3, グループ 1 ch.3 の場合 BAD7, ...) 。
EM1 ビットでマスク機能が有効になっている場合は , 入力値およびポイント値がマスクされます。コンペア一致
で , ブレーク例外が実行されます。入力値の選択とブレーク例外の種類を CTC および MPE が制御します。
[bit6] EP2 ( ブレークポイント 2 ビットの許可ビット )
0
ブレークポイント 2 ビットは無効です ( 初期値 ) 。
1
ブレークポイント 2 ビットは有効です。
EP2 ビットが有効な場合 , CMP1 の入力値はポイント 2 ビットの内容と比較されます (BAD インデックス = 2 ＋
グループオフセット , グループ 0 ch.2 の場合 BAD2, グループ 1 ch.2 の場合 BAD6, ...) 。
EM1 でマスク機能が有効になっている場合は , 入力値およびポイント値がマスクされます。コンペア一致で , ブ
レーク例外が実行されます。入力値の選択とブレーク例外の種類を CTC および MPE が制御します。
EP2 ビットによって , ポイント 2 を有効にして割り当てる以外に , マスクビットの選択が制御されます。ポイント 2
は , CMP1 マスク値を格納するデフォルトの場所でもあります。ただし , ポイント 2 が有効な場合 , マスクをそこ
に格納できず , CMP1 のマスク入力はポイント 0 ( 反対のコンパレータ ) に切り換わります。
[bit5] EP1 ( ブレークポイント 1 ビットの許可ビット )
0
ブレークポイント 1 ビットは無効です ( 初期値 ) 。
1
ブレークポイント 1 ビットは有効です。
EP1 ビットが有効な場合 , CMP0 の入力値はポイント 1 ビットの内容と比較されます (BAD インデックス = 1 ＋
グループオフセット , グループ 0 ch.1 の場合 BAD1, グループ 1 ch.1 の場合 BAD5, ...) 。
EM0 ビットでマスク機能が有効になっている場合は , 入力値およびポイント値がマスクされます。コンペア一致
で , ブレーク例外が実行されます。入力値の選択とブレーク例外の種類を CTC および MPE 制御します。
428
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28.4 レジスタ
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[bit4] EP0 ( ブレークポイント 0 ビットの許可ビット )
0
ブレークポイント 0 ビットは無効です ( 初期値 ) 。
1
ブレークポイント 0 ビットは有効です。
EP0 ビットが有効な場合 , CMP0 の入力値はポイント 0 ビットの内容と比較されます (BAD インデックス = 0 ＋
グループオフセット , グループ 0 ch.0 の場合 BAD0, グループ 1 ch.0 の場合 BAD4, ...) 。
EM0 ビットでマスク機能が有効になっている場合は , 入力値およびポイント値がマスクされます。コンペア一致
で , ブレーク例外が実行されます。入力値の選択とブレーク例外の種類を CTC および MPE が制御します。
EP0 ビットによって , ポイント 0 を有効にして割り当てる以外に , マスクビットの選択が制御されます。ポイント 0
は , CMP0 マスク値を格納するデフォルトの場所でもあります。ただし , ポイント 0 が有効な場合 , マスクをそこ
に格納できず , CMP0 のマスク入力はポイント 2 ( 反対のコンパレータ ) に切り換わります。
組合せビットセット (COMB=1) と共にメモリ保護が有効な場合 (MPE=1), アドレス範囲はポイント 3 およびポイ
ント 2 によって定義され , コンパレータ COMB1 および COMB0 の両方に対して有効です。このため , ポイント 1
および 0 は CMP0 の範囲定義には必要なく , ポイントから独立して EP0 ビットおよび EP1 ビットを有効にします。
この場合 , これらは通常設定されます。したがって , ポイント 0 はコンパレータ CMP1 および CMP0 両方のマスク
値を格納するために使用でき , 上記の例外は適用されません。
マスクおよび範囲ビットの許可 :
[bit3] EM1 (CMP1 のマスクの許可ビット )
0
CMP1 のマスク機能は無効です ( 初期値 ) 。
1
CMP1 のマスク機能は有効です。
EM1 ビットが有効な場合 , コンパレータ CMP1 はこれらのビット位置のみと一致します。これらは "0" に設定されて
おり , マスクレジスタによってマスクされていません。ポイントのすべての入力およびコンペア値自体は , マスク
レジスタの値と OR で組み合わされます。コンペア動作ポイント一致または範囲検出は , これらの OR でマスク
された値に基づいて派生します。
マスク値の適切な BADx レジスタ ( ポイント 2 または 0) の選択は , EP2 ビットおよび ER1 ビットによって異なりま
す。両方のビットの少なくとも 1 つが有効な場合 , ポイント 2 の割当てが原因でマスク使用はポイント 0 に切り
換わります。そうではない場合は , ポイント 2 に格納されているデフォルトのマスクが CMP1 に適用されます。
[bit2] EM0 (CMP0 のマスクの許可ビット )
0
CMP0 のマスク機能は無効です ( 初期値 ) 。
1
CMP0 のマスク機能は有効です。
EM0 ビットが有効な場合 , コンパレータ CMP0 はこれらのビット位置のみと一致します。これらは "0" に設定され
ており , マスクレジスタによってマスクされていません。ポイントのすべての入力およびコンペア値自体は , マス
クビットの値と OR で組み合わされます。コンペア動作ポイント一致または範囲検出は , これらの OR でマスクさ
れた値に基づいて派生します。
マスク値の適切な BADx レジスタ ( ポイント 0 または 2) の選択は , EP0 ビットおよび ER0 ビットによって異なりま
す。両方のビットの少なくとも 1 つが有効な場合 , ポイント 0 の割当てが原因でマスク使用はポイント 2 に切り
換わります。そうではない場合は , ポイント 0 に格納されているデフォルトのマスクが CMP0 に適用されます。
MPE=1 および COMB=1 の場合 , EP0 ビットおよび ER0 ビットの設定に関係なく , マスクはポイント 0 から取得
されます。
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429
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28.4 レジスタ
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[bit1] ER1 (CMP1 の範囲の許可ビット )
0
範囲検出 CMP1 (ch.2, ch.3) は無効です ( 初期値 ) 。
1
範囲検出 CMP1 (ch.2, ch.3) は有効です。
ER1 ビットが有効な場合 , レジスタ BADx, ポイント 3, ポイント 2 が以下のように範囲の比較に使用されます。
ポイント 2 ≦コンペア値≦ポイント 3。
EM1 ビットによってマスクが設定されている場合 , 両方のポイントビットはマスクビットの内容によってマスク
されます。
ポイント 3 およびポイント 2 は BAD[x ＋ 3] および BAD[x ＋ 2] から取得され , マスクはポイント 0, BAD[x ＋ 0]
に格納されます。
"x" はグループオフセットで , グループインデックスに 4 を掛けて計算します。
[bit0] ER0 (CMP0 の範囲の許可ビット )
0
範囲検出 CMP0 (ch.0, ch.1) は無効です ( 初期値 ) 。
1
範囲検出 CMP0 (ch.0, ch.1) は有効です。
ER0 ビットが有効な場合 , レジスタ BADx, ポイント 1, ポイント 0 が以下のように範囲の比較に使用されます。
ポイント 0 ≦コンペア値≦ポイント 1。
EM0 ビットによってマスクが設定されている場合 , 両方のポイントレジスタはマスクビットの内容によってマス
クされます。
MPE=1 かつ COMB=1 という特殊な場合 , ポイント 1 およびポイント 0 は反対のチャネル BAD[x ＋ 3] および
BAD[x ＋ 2] から取得され , マスクはポイント 0, BAD[x ＋ 0] に格納されます。それ以外の場合は , ポイント 1 およ
びポイント 0 は BAD[x ＋ 1] および BAD[x ＋ 0] から取得され , マスクはポイント 2, BAD[x ＋ 2] に格納されます。
"x" はグループオフセットで , グループインデックスに 4 を掛けて計算します。
● ブレークアドレス / データレジスタ (BAD0 ∼ BAD15)
BADx レジスタによって , 各チャネルのグループ 4 個に対して 16 個のブレークポイントアドレス , データ値 ,
またはマスク情報が定義されます。チャネルのグループごとに , 4 つの専用 BAD レジスタがあります。BAD0,
BAD1, BAD2, BAD3 はグループ 0 に属し , BAD4, BAD5, BAD6, BAD7 はグループ 1 に属します。以降も同様です。
グループ 0 のレジスタについて以下で説明する機能は , ほかのすべてのグループについても当てはまります。BADx
レジスタのインデックスは , 次のグループのインデックスについてはそれぞれ 4 加算する必要があります。
BAD(4n) n=0 to 3
アドレス
＋0
＋1
＋2
＋3
00F080H
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
このレジスタでは , CMP0 のブレークポイント 0 の 32 ビット比較値を設定します。(ER0 で設定される ) 範囲モー
ドでは , BAD0 のレジスタ値は下位アドレス制限として機能します。また , BAD0 はマスクレジスタとして
使用することもできます。
MPE=1 かつ COMB=1 という特殊な場合 , BAD0 はポイント定義に使用されません。この場合 , CMP0 はポイント構
成を BAD2 から取得します。
430
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28.4 レジスタ
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BAD(4n ＋ 1) n=0 to 3
アドレス
＋0
＋1
＋2
＋3
00F084H
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
このレジスタでは , CMP0 のブレークポイント 1 の 32 ビット比較値を設定します。(ER0 ビットで設定される ) 範
囲モードでは , BAD1 のレジスタ値は上位アドレス制限として機能します。
MPE=1 かつ COMB=1 という特殊な場合 , BAD1 はポイント定義に使用されません。この場合 , CMP0 はポイント構
成を BAD3 から取得します。
BAD(4n ＋ 2) n=0 to 3
アドレス
＋0
＋1
＋2
＋3
00F088H
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
このレジスタでは , CMP1 のブレークポイント 2 の 32 ビット比較値を設定します。(ER1 ビットで設定される ) 範
囲モードでは , BAD2 のレジスタ値は下位アドレス制限として機能します。また , BAD2 はマスクレジスタとして
使用することもできます。
BAD(4n ＋ 3) n=0 to 3
アドレス
＋0
＋1
＋2
＋3
00F08CH
XXXXXXXX
XXXXXXXX
XXXXXXXX
XXXXXXXX
このレジスタでは , CMP1 のブレークポイント 3 の 32 ビット比較値を設定します。(ER1 ビットで設定される ) 範
囲モードでは , BAD3 のレジスタ値は上位アドレス制限として機能します。
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431
432
ro
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F0BCH
BAD15
F0B8H
BAD14
F0B4H
BAD13
F0B0H
BAD12
...
F08CH
BAD3
F088H
BAD2
F084H
BAD1
F080H
BAD0
F02CH
BCR3
...
F020H
BCR0
F010H
BIRQ
F00CH
BOAC
F008H
16
IDX3
ro
ro
SW
IDX4
SR
15
ro
IDX2
SX
ro
IDX1
UR
UW
point 3
point 2 / mask 1
point 1
point 0 / mask 0
point 3
point 2 / mask 1
point 1
point 0 / mask 0
SRX1 SW1
SRX1 SW1
SRX0 SW0 URX1 UW1 URX0 UW0
SRX0 SW0 URX1 UW1 URX0 UW0
7
ro
ro
0
BD8
ro
MPE COMB CTC1 CTC0 OBS1 OBS0 OBT1 OBT0
CMP1: IA, OA, OA, OA8, 16, 32, alll r, rmw, w, all
CMP0: IA, OA, IA, DT
MPE COMB CTC1 CTC0 OBS1 OBS0 OBT1 OBT0
BD9
ro
EP3
EP3
BD7
ro
EP2
EP2
BD6
ro
EP1
EP1
BD5
PV
EP0
EP0
BD4
ro/ac
RST
EM1
EM1
BD3
INT1
Uart0, 1, 2, CAN
EM0
EM0
BD2
INT0
Device select (Rst) (Breakx)
ER1
ER1
BD1
ro
INTT
ER0
ER0
BD0
ro
INTR
FCPU FDMA EEMM PFD SINT1 SINT0 EINT1 EINT0 EINTT EINTR
8
IDX0 CDMA CSZ1 CSZ0 CRW1 CRW0
UW
BD31 BD30 BD29 BD28 BD27 BD26 BD25 BD24 BD23 BD22 BD21 BD20 BD19 BD18 BD17 BD16 BD15 BD14 BD13 BD12 BD11 BD10
ro
ro: read only
BIAC
ac: auto clear
23
F004H
24
BSTAT
F000H
BCTRL
31
第 28 章 MPU / EDSU
28.5 クイックリファレンス
MB91460M シリーズ
28.5 クイックリファレンス
図 28.5-1 レジスタのクイックリファレンス
CM71-10150-3
第 28 章 MPU / EDSU
28.5 クイックリファレンス
MB91460M シリーズ
図 28.5-2 コンパレータグループの構成 (2 つのグループについて説明 )
BCR1
BCR1
OBS1
OBS一致
BAD7
ポイント3
BAD6
ポイント2
IA/OA
BD3
BD7
マスク1
CMP1
BD2
BD6
CTC
IA
OA
値
コンパレータグループ1
BAD5
ポイント1
BAD4
ポイント0
IA/OA/DT
BD1
BD5
マスク0
CMP0
BD0
BD4
値
BCR0
BCR0
OBS0
OBS一致
BAD3
ポイント3
BAD2
ポイント2
IA/OA
BD3
BD3
マスク1
CMP1
BD2
BD2
CTC
IA
OA
ブレーク検出評価
CTC
IA
OA
DT
値
コンパレータグループ0
ポイント1
BAD0
ポイント0
IA/OA/DT
BD1
BD1
マスク0
CMP0
BD0
BD0
IA
OA
DT
CM71-10150-3
CTC
BAD1
値
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433
第 28 章 MPU / EDSU
28.5 クイックリファレンス
434
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CM71-10150-3
第 29 章 I/O ポート
29.1 I/O ポート機能
MB91460M シリーズ
第 29 章
I/O ポート
29.1 I/O ポート機能
リソース機能を許可する方法については , 「29.2.4 ポート機能レジスタ設定」を参照してください。
端子名
信号名
機能
INITX
INITX
リセット入力 , L アクティブ
TRSTX
TRSTX
リセット入力 , L アクティブ
MD4
MD4
モード端子 4
MD3
MD3
モード端子 3
MD2
MD2
モード端子 2
MD1
MD1
モード端子 1
モード端子 0
MD0
MD0
X0 / X1
X0 / X1
X0A / X1A
X0A / X1A
SHUTDOWN
SHUTDOWN
シャットダウン出力 , H アクティブ。
WDRESETX
WDRESETX
ウォッチドッグリセット出力 , L アクティブ
端子名
信号名
P00_7
P00_6
P00_5
P00_4
P00_3
P00_2
P00_1
P00_0
CM71-10150-3
P00_7
D31
P00_6
D30
P00_5
D29
P00_4
D28
P00_3
D27
P00_2
D26
P00_1
D25
P00_0
D24
メイン発振端子
サブ発振端子
機能
汎用入出力です。
外部データバスのビット 31 の I/O 端子です。
汎用入出力です。
外部データバスのビット 30 の I/O 端子です。
汎用入出力です。
外部データバスのビット 29 の I/O 端子です。
汎用入出力です。
外部データバスのビット 28 の I/O 端子です。
汎用入出力です。
外部データバスのビット 27 の I/O 端子です。
汎用入出力です。
外部データバスのビット 26 の I/O 端子です。
汎用入出力です。
外部データバスのビット 25 の I/O 端子です。
汎用入出力です。
外部データバスのビット 24 の I/O 端子です。
FUJITSU MICROELECTRONICS LIMITED
435
第 29 章 I/O ポート
29.1 I/O ポート機能
端子名
P01_7
P01_6
P01_5
P01_4
P01_3
P01_2
P01_1
P01_0
端子名
P05_7
P05_6
P05_5
P05_4
P05_3
P05_2
P05_1
P05_0
436
MB91460M シリーズ
信号名
P01_7
D23
機能
汎用入出力です。
外部データバスのビット 23 の I/O 端子です。
P01_6
D22
汎用入出力です。
外部データバスのビット 22 の I/O 端子です。
P01_5
D21
汎用入出力です。
外部データバスのビット 21 の I/O 端子です。
P01_4
D20
汎用入出力です。
外部データバスのビット 20 の I/O 端子です。
P01_3
D19
汎用入出力です。
外部データバスのビット 19 の I/O 端子です。
P01_2
D18
汎用入出力です。
外部データバスのビット 18 の I/O 端子です。
P01_1
D17
汎用入出力です。
外部データバスのビット 17 の I/O 端子です。
P01_0
D16
汎用入出力です。
外部データバスのビット 16 の I/O 端子です。
信号名
P05_7
A23
汎用入出力です。
外部アドレスバスのビット 23 の I/O 端子です。
P05_6
A22
汎用入出力です。
外部アドレスバスのビット 22 の I/O 端子です。
P05_5
A21
汎用入出力です。
外部アドレスバスのビット 21 の I/O 端子です。
P05_4
A20
汎用入出力です。
外部アドレスバスのビット 20 の I/O 端子です。
P05_3
A19
汎用入出力です。
外部アドレスバスのビット 19 の I/O 端子です。
P05_2
A18
汎用入出力です。
外部アドレスバスのビット 18 の I/O 端子です。
P05_1
A17
汎用入出力です。
外部アドレスバスのビット 17 の I/O 端子です。
P05_0
A16
機能
汎用入出力です。
外部アドレスバスのビット 16 の I/O 端子です。
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 29 章 I/O ポート
29.1 I/O ポート機能
MB91460M シリーズ
端子名
P06_7
P06_6
P06_5
P06_4
P06_3
P06_2
P06_1
P06_0
端子名
P07_7
P07_6
P07_5
P07_4
P07_3
P07_2
P07_1
P07_0
CM71-10150-3
信号名
P06_7
A15
P06_6
A14
P06_5
A13
P06_4
A12
P06_3
A11
P06_2
A10
P06_1
A9
P06_0
A8
機能
汎用入出力です。
外部アドレスバスのビット 15 の I/O 端子です。
汎用入出力です。
外部アドレスバスのビット 14 の I/O 端子です。
汎用入出力です。
外部アドレスバスのビット 13 の I/O 端子です。
汎用入出力です。
外部アドレスバスのビット 12 の I/O 端子です。
汎用入出力です。
外部アドレスバスのビット 11 の I/O 端子です。
汎用入出力です。
外部アドレスバスのビット 10 の I/O 端子です。
汎用入出力です。
外部アドレスバスのビット 9 の I/O 端子です。
汎用入出力です。
外部アドレスバスのビット 8 の I/O 端子です。
信号名
P07_7
A7
P07_6
A6
P07_5
A5
P07_4
A4
P07_3
A3
P07_2
A2
P07_1
A1
P07_0
A0
機能
汎用入出力です。
外部アドレスバスのビット 15 の I/O 端子です。
汎用入出力です。
外部アドレスバスのビット 14 の I/O 端子です。
汎用入出力です。
外部アドレスバスのビット 13 の I/O 端子です。
汎用入出力です。
外部アドレスバスのビット 12 の I/O 端子です。
汎用入出力です。
外部アドレスバスのビット 11 の I/O 端子です。
汎用入出力です。
外部アドレスバスのビット 10 の I/O 端子です。
汎用入出力です。
外部アドレスバスのビット 9 の I/O 端子です。
汎用入出力です。
外部アドレスバスのビット 8 の I/O 端子です。
FUJITSU MICROELECTRONICS LIMITED
437
第 29 章 I/O ポート
29.1 I/O ポート機能
端子名
MB91460M シリーズ
信号名
P08_7
P08_7
汎用入出力です。
外部バス ready 入力端子
( 対応する CS 領域に対して RDY が許可されている場合 ) 。
RDY
P08_6
P08_6
汎用入出力です。
許可された外部バス用入力端子
( 対応する CS 領域に対して共有が許可されている場合 )。
BRQ
P08_5
P08_5
P08_4
P08_1
P08_0
端子名
P09_6
P09_5
P09_4
P09_3
P09_2
P09_1
P09_0
438
汎用入出力です。
BGRNTX
P08_4
RDX
機能
許可された外部バス用出力端子
( 対応する CS 領域に対して共有が許可されている場合 )。
汎用入出力です。
外部バスリードストローブ用出力端子です。
P08_1
汎用入出力です。
WR1X
外部バスライトストローブ用出力端子です。
P08_0
汎用入出力です。
WR0X
外部バスライトストローブ用出力端子です。
信号名
機能
P09_6
汎用入出力です。
CS6X
外部バスチップ選択領域 6 の出力端子です。
P09_5
汎用入出力です。
CS5X
外部バスチップ選択領域 5 の出力端子です。
P09_4
汎用入出力です。
CS4X
外部バスチップ選択領域 4 の出力端子です。
P09_3
汎用入出力です。
CS3X
外部バスチップ選択領域 3 の出力端子です。
P09_2
汎用入出力です。
CS2X
外部バスチップ選択領域 2 の出力端子です。
P09_1
汎用入出力です。
CS1X
外部バスチップ選択領域 1 の出力端子です。
P09_0
汎用入出力です。
CS0X
外部バスチップ選択領域 0 の出力端子です。
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 29 章 I/O ポート
29.1 I/O ポート機能
MB91460M シリーズ
端子名
P10_6
P10_5
信号名
P10_6
汎用入出力です。
MCLKE
外部バスメモリクロック許可用出力端子です。
P10_5
汎用入出力です。
MCLKI
外部バスメモリクロック用入力端子です。
MCLKIX
P10_4
P10_4
MCLKO
MCLKOX
P10_3
P10_2
P10_1
P10_3
WEX
P11_1
P11_0
CM71-10150-3
汎用入出力です。
外部バスメモリクロック用出力端子です。
外部バスメモリクロック用出力端子です ( 反転出力 )。
汎用入出力です。
外部バスライトストローブ用出力端子です。
汎用入出力です。
BAAX
外部バスバーストアクセス用出力端子です。
P10_1
汎用入出力です。
ASX
SYSCLK
SYSCLKX
端子名
外部バスメモリクロック用入力端子です ( 反転入力 )。
P10_2
P10_0
P10_0
機能
外部バスアドレスストローブ用出力端子です。
汎用入出力です。
外部バスクロック用出力端子です。
外部バスクロック用出力端子です ( 反転出力 )。
信号名
機能
P11_1
汎用入出力です。
IOWRX
メモリから I/O への DMA フライバイ転送用出力端子です。
P11_0
汎用入出力です。
IORDX
I/O からメモリへの DMA フライバイ転送用出力端子です。
FUJITSU MICROELECTRONICS LIMITED
439
第 29 章 I/O ポート
29.1 I/O ポート機能
MB91460M シリーズ
端子名
信号名
機能
P13_2
DEOTX0
DM A 転送停止要求用入力端子です。
DEOP0
DMA 転送終了用出力端子です。
P13_1
汎用入出力です。
P13_2
P13_1
P13_0
端子名
DACKX0
P14_2
P14_1
P14_0
440
DM A 転送要求アクノリッジ用出力端子です。
P13_0
汎用入出力です。
DREQ0
DMA 転送要求用入力端子です。
信号名
P14_3
P14_3
汎用入出力です。
機能
汎用入出力です。
ICU3
インプットキャプチャ ICU 3 のデータサンプル入力端子です。
TIN3
リロードタイマ RLT 3 のイベント入力端子です。
TRG3
プログラマブルパルスジェネレータ PPG 3 のイベント入力端子です。
P14_2
汎用入出力です。
ICU2
インプットキャプチャ ICU 2 のデータサンプル入力端子です。
TIN2
リロードタイマ RLT 2 のイベント入力端子です。
TRG2
プログラマブルパルスジェネレータ PPG 2 のイベント入力端子です。
P14_1
汎用入出力です。
ICU1
インプットキャプチャ ICU 1 のデータサンプル入力端子です。
TIN1
リロードタイマ RLT 1 のイベント入力端子です。
TRG1
プログラマブルパルスジェネレータ PPG 1 のイベント入力端子です。
P14_0
汎用入出力です。
ICU0
インプットキャプチャ ICU 0 のデータサンプル入力端子です。
TIN0
リロードタイマ RLT 0 のイベント入力端子です。
TRG0
プログラマブルパルスジェネレータ PPG 0 のイベント入力端子です。
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 29 章 I/O ポート
29.1 I/O ポート機能
MB91460M シリーズ
端子名
P15_7
P15_6
P15_3
P15_2
P15_1
P15_0
端子名
P16_7
P16_6
P16_5
P16_4
P16_3
P16_2
P16_1
P16_0
CM71-10150-3
信号名
機能
P15_7
汎用入出力です。MD4=0 の時に有効です。
BREAK
D SU4 の BR EAK 入力端子です。MD4=1 の時に有効です。
P15_6
汎用入出力です。MD4=0 の時に有効です。
ICLK
DS U4 のクロック出力端子です。MD4=1 の時に有効です。
P15_3
汎用入出力です。
OCU3
アウトプットコンペア OCU 3 の波形出力端子です。
TOT3
リロードタイマ RLT 3 の出力端子です。
P15_2
汎用入出力です。
OCU2
アウトプットコンペア OCU 2 の波形出力端子です。
TOT2
リロードタイマ RLT 2 の出力端子です。
P15_1
汎用入出力です。
OCU1
アウトプットコンペア OCU 1 の波形出力端子です。
TOT1
リロードタイマ RLT 1 の出力端子です。
P15_0
汎用入出力です。
OCU0
アウトプットコンペア OCU 0 の波形出力端子です。
TOT0
リロードタイマ RLT 0 の出力端子です。
信号名
機能
P16_7
汎用入出力です。
ATGX
A/D コンバータ外部トリガ入力です。
P16_6
汎用入出力です。MD4=0 の時に有効です。
ICS2
P16_5
ICS1
P16_4
ICS0
P16_3
ICD3
P16_2
ICD2
P16_1
ICD1
P16_0
ICD0
DS U4 のステータス出力端子です。MD 4=1 の時に有効です。
汎用入出力です。MD4=0 の時に有効です。
DS U4 のステータス出力端子です。MD 4=1 の時に有効です。
汎用入出力です。MD4=0 の時に有効です。
DS U4 のステータス出力端子です。MD 4=1 の時に有効です。
汎用入出力です。MD4=0 の時に有効です。
DS U4 のデータ入出力端子です。MD4=1 の時に有効です。
汎用入出力です。MD4=0 の時に有効です。
DS U4 のデータ入出力端子です。MD4=1 の時に有効です。
汎用入出力です。MD4=0 の時に有効です。
DS U4 のデータ入出力端子です。MD4=1 の時に有効です。
汎用入出力です。MD4=0 の時に有効です。
DS U4 のデータ入出力端子です。MD4=1 の時に有効です。
FUJITSU MICROELECTRONICS LIMITED
441
第 29 章 I/O ポート
29.1 I/O ポート機能
端子名
P17_7
P17_6
P17_5
P17_4
P17_3
P17_2
P17_1
P17_0
端子名
P18_6
P18_5
P18_4
P18_2
P18_1
P18_0
442
MB91460M シリーズ
信号名
機能
P17_7
汎用入出力です。
PPG7
プログラマブルパルスジェネレータ PPG 7 の波形出力端子です。
P17_6
汎用入出力です。
PPG6
プログラマブルパルスジェネレータ PPG 6 の波形出力端子です。
P17_5
汎用入出力です。
PPG5
プログラマブルパルスジェネレータ PPG 5 の波形出力端子です。
P17_4
汎用入出力です。
PPG4
プログラマブルパルスジェネレータ PPG 4 の波形出力端子です。
P17_3
汎用入出力です。
PPG3
プログラマブルパルスジェネレータ PPG 3 の波形出力端子です。
P17_2
汎用入出力です。
PPG2
プログラマブルパルスジェネレータ PPG 2 の波形出力端子です。
P17_1
汎用入出力です。
PPG1
プログラマブルパルスジェネレータ PPG 1 の波形出力端子です。
P17_0
汎用入出力です。
PPG0
プログラマブルパルスジェネレータ PPG 0 の波形出力端子です。
信号名
機能
P18_6
汎用入出力です。
SCK7
LIN -USART 7 のクロック入出力端子です。
P18_5
汎用入出力です。
SOT7
LIN-USART 7 のシリアルデータ出力端子です。
P18_4
汎用入出力です。
SIN7
LIN -USART 7 のシリアルデータ入力端子です。
P18_2
汎用入出力です。
SCK6
LIN -USART 6 のクロック入出力端子です。
P18_1
汎用入出力です。
SOT6
LIN-USART 6 のシリアルデータ出力端子です。
P18_0
汎用入出力です。
SIN6
LIN -USART 6 のシリアルデータ入力端子です。
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 29 章 I/O ポート
29.1 I/O ポート機能
MB91460M シリーズ
端子名
P19_6
P19_5
P19_4
P19_2
P19_1
P19_0
端子名
P20_6
P20_5
P20_4
P20_2
P20_1
P20_0
CM71-10150-3
信号名
機能
P19_6
汎用入出力です。
SCK5
LIN -USART 5 のクロック入出力端子です。
P19_5
汎用入出力です。
SOT5
LIN-USART 5 のシリアルデータ出力端子です。
P19_4
汎用入出力です。
SIN5
LIN -USART 5 のシリアルデータ入力端子です。
P19_2
汎用入出力です。
SCK4
LIN -USART 4 のクロック入出力端子です。
P19_1
汎用入出力です。
SOT4
LIN-USART 4 のシリアルデータ出力端子です。
P19_0
汎用入出力です。
SIN4
LIN -USART 4 のシリアルデータ入力端子です。
信号名
機能
P20_6
汎用入出力です。
SCK3
LIN -USART 3 のクロック入出力端子です。
FRCK3
フリーランタイマ 3 のクロック入力端子です。
P20_5
汎用入出力です。
SOT3
LIN-USART 3 のシリアルデータ出力端子です。
P20_4
汎用入出力です。
SIN3
LIN -USART 3 のシリアルデータ入力端子です。
P20_2
汎用入出力です。
SCK2
LIN -USART 2 のクロック入出力端子です。
FRCK2
フリーランタイマ 2 のクロック入力端子です。
P20_1
汎用入出力です。
SOT2
LIN-USART 2 のシリアルデータ出力端子です。
P20_0
汎用入出力です。
SIN2
LIN -USART 2 のシリアルデータ入力端子です。
FUJITSU MICROELECTRONICS LIMITED
443
第 29 章 I/O ポート
29.1 I/O ポート機能
端子名
P21_6
P21_5
P21_4
P21_2
P21_1
P21_0
端子名
P22_7
P22_6
P22_5
P22_4
P22_3
P22_2
P22_1
P22_0
444
MB91460M シリーズ
信号名
機能
P21_6
汎用入出力です。
SCK1
LIN -USART 1 のクロック入出力端子です。
FRCK1
フリーランタイマ 1 のクロック入力端子です。
P21_5
汎用入出力です。
SOT1
LIN-USART 1 のシリアルデータ出力端子です。
P21_4
汎用入出力です。
SIN1
LIN -USART 1 のシリアルデータ入力端子です。
P21_2
汎用入出力です。
SCK0
LIN -USART 0 のクロック入出力端子です。
FRCK0
フリーランタイマ 0 のクロック入力端子です。
P21_1
汎用入出力です。
SOT0
LIN-USART 0 のシリアルデータ出力端子です。
P21_0
汎用入出力です。
SIN0
LIN -USART 0 のシリアルデータ入力端子です。
信号名
機能
P22_7
汎用入出力です。
SCL1
I2C 1 のシリアルクロック入出力端子です。
P22_6
汎用入出力です。
SDA1
I2C 1 のシリアルデータ入出力端子です。
INT15
外部割込み ch.15 の要求入力端子です。P22 _3 と排他になります。
P22_5
汎用入出力です。
SCL0
I2C 0 のシリアルクロック入出力端子です。
P22_4
汎用入出力です。
SDA0
I2C 0 のシリアルデータ入出力端子です。
INT14
外部割込み ch.14 の要求入力端子です。P22 _1 と排他になります。
P22_3
汎用入出力です。
INT15
外部割込み ch.15 の要求入力端子です。P22 _6 と排他になります。
P22_2
汎用入出力です。
NT13
外部割込み ch.13 の要求入力端子です。
P22_1
汎用入出力です。
INT14
外部割込み ch.14 の要求入力端子です。P22 _4 と排他になります。
P22_0
汎用入出力です。
INT12
外部割込み ch.12 の要求入力端子です。
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 29 章 I/O ポート
29.1 I/O ポート機能
MB91460M シリーズ
端子名
P23_6
P23_4
P23_3
信号名
P23_6
汎用入出力です。
INT11
外部割込み ch.11 の要求入力端子です。
P23_4
汎用入出力です。
INT10
外部割込み ch.10 の要求入力端子です。
P23_3
汎用入出力です。
TX1
P23_2
P23_2
P23_1
端子名
P24_6
P24_5
P24_4
P24_3
P24_2
P24_1
P24_0
CM71-10150-3
汎用入出力です。
CAN 1 の受信入力端子です。
INT9
外部割込み ch.9 の要求入力端子です。
P23_1
TX0
汎用入出力です。
CAN 0 の送信出力端子です。
汎用入出力です。
RX0
CAN 0 の受信入力端子です。
INT8
外部割込み ch.8 の要求入力端子です。
信号名
P24_7
P24_7
CAN 1 の送信出力端子です。
RX1
P23_0
P23_0
機能
機能
汎用入出力です。
INT7
外部割込み ch.7 の要求入力端子です。
SCL3
I 2C 3 のシリアルクロック入出力端子です。
P24_6
汎用入出力です。
INT6
外部割込み ch.6 の要求入力端子です。
SDA3
I2 C 3 のシリアルデータ入出力端子です。
P24_5
汎用入出力です。
INT5
外部割込み ch.5 の要求入力端子です。
SCL2
I 2C 2 のシリアルクロック入出力端子です。
P24_4
汎用入出力です。
INT4
外部割込み ch.4 の要求入力端子です。
SDA2
I2 C 2 のシリアルデータ入出力端子です。
P24_3
汎用入出力です。
INT3
P24_2
INT2
P24_1
INT1
P24_0
INT0
外部割込み ch.3 の要求入力端子です。
汎用入出力です。
外部割込み ch.2 の要求入力端子です。
汎用入出力です。
外部割込み ch.1 の要求入力端子です。
汎用入出力です。
外部割込み ch.0 の要求入力端子です。
FUJITSU MICROELECTRONICS LIMITED
445
第 29 章 I/O ポート
29.1 I/O ポート機能
端子名
P28_3
P28_2
P28_1
P28_0
端子名
P29_7
P29_6
P29_5
P29_4
P29_3
P29_2
P29_1
P29_0
端子名
P35_2
P35_1
P35_0
446
MB91460M シリーズ
信号名
機能
P28_3
汎用入出力です。
AN11
A/D コンバータ用アナログ入力 ch.11 です。
P28_2
汎用入出力です。
AN10
A/D コンバータ用アナログ入力 ch.10 です。
P28_1
汎用入出力です。
AN9
P28_0
AN8
A/D コンバータ用アナログ入力 ch.9 です。
汎用入出力です。
A/D コンバータ用アナログ入力 ch.8 です。
信号名
P29_7
AN7
P29_6
AN6
P29_5
AN5
P29_4
AN4
P29_3
AN3
P29_2
AN2
P29_1
AN1
P29_0
AN0
機能
汎用入出力です。
A/D コンバータ用アナログ入力 ch.7 です。
汎用入出力です。
A/D コンバータ用アナログ入力 ch.6 です。
汎用入出力です。
A/D コンバータ用アナログ入力 ch.5 です。
汎用入出力です。
A/D コンバータ用アナログ入力 ch.4 です。
汎用入出力です。
A/D コンバータ用アナログ入力 ch.3 です。
汎用入出力です。
A/D コンバータ用アナログ入力 ch.2 です。
汎用入出力です。
A/D コンバータ用アナログ入力 ch.1 です。
汎用入出力です。
A/D コンバータ用アナログ入力 ch.0 です。
信号名
機能
P35_2
汎用入出力です。
SCK8
LIN -USART 8 のクロック入出力端子です。
P35_1
汎用入出力です。
SOT8
LIN-USART 8 のシリアルデータ出力端子です。
P35_0
汎用入出力です。
SIN8
LIN -USART 8 のシリアルデータ入力端子です。
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第 29 章 I/O ポート
29.1 I/O ポート機能
MB91460M シリーズ
端子名
P36_7
P36_6
P36_5
P36_3
P36_2
端子名
信号名
P36_7
MLBCLK
P36_6
MLBSIG
P36_5
MLBDAT
端子名
WS0
SD9
SD8
SD7
SD6
SD5
SD4
SD3
SD2
P39_1
P39_1
SD1
P39_0
P39_0
CM71-10150-3
機能
汎用入出力です。
I2S ch.9 用サウンドデータ入出力端子です。
汎用入出力です。
I2S ch.8 用サウンドデータ入出力端子です。
信号名
P39_2
P39_2
I2S 用 L/R 判定信号入出力端子です。
信号名
P39_3
P39_3
Medi aLB 用データ入出力端子です。
汎用入出力です。
P39_4
P39_4
汎用入出力です。
P36_2
P39_5
P39_5
Medi aLB 用データ入出力端子です。
I2S 用クロック入出力端子です。
P39_6
P39_6
汎用入出力です。
ISCK0
P39_7
P39_7
Medi aLB 用クロック入力端子です。
汎用入出力です。
P38_0
P38_0
汎用入出力です。
P36_3
P38_1
P38_1
機能
SD0
機能
汎用入出力です。
I2S ch.7 用サウンドデータ入出力端子です。
汎用入出力です。
I2S ch.6 用サウンドデータ入出力端子です。
汎用入出力です。
I2S ch.5 用サウンドデータ入出力端子です。
汎用入出力です。
I2S ch.4 用サウンドデータ入出力端子です。
汎用入出力です。
I2S ch.3 用サウンドデータ入出力端子です。
汎用入出力です。
I2S ch.2 用サウンドデータ入出力端子です。
汎用入出力です。
I2S ch.1 用サウンドデータ入出力端子です。
汎用入出力です。
I2S ch.0 用サウンドデータ入出力端子です。
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447
第 29 章 I/O ポート
29.1 I/O ポート機能
端子名
P40_7
P40_6
P40_5
P40_4
P40_3
P40_2
P40_1
P40_0
448
MB91460M シリーズ
信号名
機能
P40_7
汎用入出力です。
SCL7
I2C 7 のシリアルクロック入出力端子です。
P40_6
汎用入出力です。
SDA7
I2C 7 のシリアルデータ入出力端子です。
P40_5
汎用入出力です。
SCL6
I2C 6 のシリアルクロック入出力端子です。
P40_4
汎用入出力です。
SDA6
I2C 6 のシリアルデータ入出力端子です。
P40_3
汎用入出力です。
SCL5
I2C 5 のシリアルクロック入出力端子です。
P40_2
汎用入出力です。
SDA5
I2C 5 のシリアルデータ入出力端子です。
P40_1
汎用入出力です。
SCL4
I2C 4 のシリアルクロック入出力端子です。
P40_0
汎用入出力です。
SDA4
I2C 4 のシリアルデータ入出力端子です。
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第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
29.2 ポートレジスタの設定
29.2.1 一般的な仕様
すべてのポートに対して , 次の規則が適用されます。
1. ポート設定が終了する前の貫通電流を避けるために，ポート入力の初期状態値は遮断になっています。
各ポートの設定が終わった後，グローバルポート許可ビット (PORTEN:GPORTEN) の設定を行なう必要があ
ります。
「29.2.3 ポート入力許可レジスタ」を参照してください。
2. ポートのデータを直接読むことができるポートデータ直接リードレジスタ (PDRD) があります。ポートデー
タを CLKP でサンプリングしたデータが読めます。このレジスタは , 読出し専用です。
3. ポートの入出力方向を切り替えるデータ方向レジスタ (DDR) があります。初期値は , 入力方向です。
• ポート入力モード (PFR = "0" および DDR = "0")
PDRD リード：サンプリングされた端子データが読み出されます。
PDR リード：サンプリングされた端子データが読み出されます。
PDR ライト：PDR 設定値が書き込まれますが，端子値に何も影響しません。
• ポート出力モード (PFR = "0" および DDR = "1")
PDRD リード：サンプリングされた端子データが読み出されます。
PDR リード：PDR レジスタ値が読み出されます。
PDR ライト：PDR レジスタに値が書き込まれ , 対応する外部端子に反映されます。
4. リードモディファイライト命令では，リード時 , 常に PDR レジスタの値が読み出されます。データ方向レ
ジスタ (DDR) の設定には関係ありません。
5. リソースがマルチプレクスされているポートには，ポート機能レジスタ (PFR) および拡張ポート機能レジ
スタ (EPFR) があります。合わせて，端子当たり最大 3 リソースの役割を果たします。
「29.2.4 ポート機能
レジスタ設定」を参照してください。
6. ポートごとに，入力レベル (CMOS/CMOS ヒステリシス /Automotive/MediaLB) を設定可能なポート入力レベス
タ (PILR) があります。設定できるレベルや , そのデフォルト値は，ポートによって異なります。入力レベルは，
どのデバイスモードでも設定できます。「29.2.5 ポート入力レベル選択」を参照してください。
7. いくつかのポートには，50kΩ 程度のプルアップ / プルダウン機能があります。これらは , プルアップ / プ
ルダウン許可レジスタ (PPER) およびプルアップ / プルダウン制御レジスタ (PPCR) により設定されます。
「29.2.6 プログラマブルプルアップ / プルダウン抵抗」を参照してください。
8. 外部バス機能を持つ端子は , PFR が初期値リソース許可になっています。外部バス信号出力は，端子の PFR
をポートモード (PFR=0) に設定すると，無効にできます。
9. リソース出力は , 対応する PFR/EPFR を設定することにより有効になります。詳細は , 「29.2.4 ポート機
能レジスタ設定」を参照してください。
LIN-USART は , 制御レジスタの SOE ビットも設定する必要があります。
10.リソースへは，常に端子の信号が入力されています。これらは , リソースの設定によって有効になります。
「29.2.4 ポート機能レジスタ設定」に例外を示します。
11.リソースの双方向端子は , 対応する PFR/EPFR を設定することにより有効になります。方向は , リソース
によって制御されます。詳細は , 「29.2.4 ポート機能レジスタ設定」を参照してください。
12.STOP モード時 , STCR:STOP=1 かつ STCR:HIZ=0 では , すべての端子が直前の値を保持し , 入力バッファ
は , 貫通電流防止のため遮断され , 入力値が固定されます。
ポート機能が外部割込みに設定され , 該当する外部割込み機能が許可されている場合は , 入力遮断は解除さ
れます。プルアップおよびプルダウンは許可されます。
13.STOP モード時 , STCR:STOP=1 かつ STCR:HIZ=1 では , すべての端子が Hi-Z になり , 入力バッファは ,
貫通電流防止のため遮断され , 入力値が固定されます。ポート機能が外部割込みに設定され , 該当する外
部割込み機能が許可されている場合は , 入力遮断は解除されます。プルアップおよびプルダウンは禁止さ
れます。
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449
第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
29.2.2 I/O ポートブロックダイヤグラム
図 29.2-1 I/O ポートブロックダイヤグラム
ポートバス
PILR
EPILR
外部バスインタフェース入力
周辺入力
TTL
PDRD 読出し
&
0
CLKP
PDRD
Automotive
ヒステリシス
CMOS
ヒステリシス
&
&
1
STOP または
GPORTEN
PDR 読出し
PPER
PPCR
P-ch
出力ドライバ
1. 周辺出力
2. 周辺出力
50 kΩ
プルアップ /
ダウン
制御
アウトプット
MUX
PDR
端子
N-ch
50 kΩ
DDR
PFR
ポート
方向
制御
EPFR
PODR
PDR:
PDRD:
DDR:
PFR:
EPFR:
PODR:
PILR:
EPILR:
PPER:
PPCR:
450
ポートデータレジスタ
ポートデータダイレクトレジスタ
データ方向レジスタ
ポート機能レジスタ
エクストラ PFR ポート機能レジスタ
ポート出力ドライブレジスタ
ポート入力レベル選択レジスタ
ポート入力レベル選択レジスタ
ポートプルアップ / ダウン許可レジスタ
ポートプルアップ / ダウン制御レジスタ
アドレス 000H ＋ #port ( ポート00: 000H, ポート01: 001H など )
アドレス = PDR ＋ D00H
アドレス = PDR ＋ D40H
アドレス = PDR ＋ D80H
アドレス = PDR ＋ DC0H
必要に応じて
必要に応じて
アドレス = PDR ＋ E00H
アドレス = PDR ＋ E40H
必要に応じて
必要に応じて
アドレス = PDR ＋ E80H
必要に応じて
アドレス = PDR ＋ EC0H
アドレス = PDR ＋ F00H
必要に応じて
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第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
29.2.3 ポート入力許可レジスタ
ポート入力許可機能について説明します。
■ PORTEN: ポート入力許可レジスタ
アドレス
PORTEN
bit7
000498H
6
5
4
3
2
1
0
初期値
---- --00B
−
−
−
−
−
−
CPORTEN
GPORTEN
−
−
−
−
−
−
R/W
R/W
I/O 入力時およびサブシーケンス時の横断電流の変動を避けるために , ポート入力はすべて , デフォルトで無効に
なっています。機能仕様 (入力レベル, 出力ドライブ, プルアップまたはプルダウン抵抗など) に従ってすべてのポー
トを設定した後で , ポート入力許可ビットを設定して入力を許可する必要があります。
GPORTEN
0 : すべてのポートの入力が無効です。
1 : すべてのポートの入力が有効です。
CPORTEN
0 : ブートローダー通信ポートの入力が無効です。
1 : ブートローダー通信ポートの入力が有効です。
■ 外部バスインタフェースの汎用 I/O ポート
• 出力線
外部バスインタフェースは , 電源投入時に初期化されます。そのため , アドレス線と関連のあるコントロー
ル線は電源投入時 , 出力 "H" 信号に設定されます。
• 入力線
外部バスインターフェースの入力線は , GPORTEN と関係なく下記の設定により許可されます。
外部ベクタフェッチ (MD2 ∼ MD0 = 001B)
ベクタフェッチ：D32 ∼ D24
ベクタフェッチ後
モードベクタ値
外部バスの許可されるデータ信号
00 ( バイト )
D31 ∼ D24
00 ( ハーフワード )
D31 ∼ D16
00 ( ワード )
設定禁止
00 ( シングル )
なし
内部ベクタフェッチ (MD2 ∼ MD0 = 000B)
ベクタフェッチ後
固定モードベクタ WTH1 ∼ WTH0 = 10B ( ワード ) になるため , D31 ∼ D00 は許可設定になります。
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451
第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
29.2.4 ポート機能レジスタ設定
各ポートのポート機能レジスタについて説明します。
■ P00: ポート 00 の機能は PFR00 で制御されます。
アドレス
PFR00
000D80H
bit
7
6
5
4
3
2
1
0
初期値
PFR00.7
PFR00.6
PFR00.5
PFR00.4
PFR00.3
PFR00.2
PFR00.1
PFR00.0
1111 1111B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
( モード端子 MD2 ∼ MD0 またはモードベクタにより ) 外部バスインタフェースが有効な場合 , P00_7 ∼ P00_0
端子は, データ線 D31∼D24 の入力 / 出力になります。それ以外の場合, ポートは汎用ポートとして使用されます。
PFR00.7
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR00.6
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合 , それ以外は汎用ポート )。
PFR00.5
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR00.4
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR00.3
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR00.2
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR00.1
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR00.0
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
452
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第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
■ P01: ポート 01 の機能は PFR01 で制御されます。
アドレス
PFR01
000D81H
bit
7
6
5
4
3
2
1
0
初期値
PFR01.7
PFR01.6
PFR01.5
PFR01.4
PFR01.3
PFR01.2
PFR01.1
PFR01.0
1111 1111B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
( モード端子 MD2 ∼ MD0 またはモードベクタにより ) 外部バスインタフェースが有効な場合 , P01_7 ∼ P01_0
端子は, データ線 D23∼D16 の入力 / 出力になります。それ以外の場合, ポートは汎用ポートとして使用されます。
PFR01.7
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR01.6
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR01.5
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR01.4
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR01.3
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR01.2
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR01.1
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR01.0
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
■ P05: ポート 05 の機能は PFR05 で制御されます。
アドレス
PFR05
000D85H
bit
7
6
5
4
3
2
1
0
初期値
PFR05.7
PFR05.6
PFR05.5
PFR05.4
PFR05.3
PFR05.2
PFR05.1
PFR05.0
1111 1111B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
( モード端子 MD2 ∼ MD0 またはモードベクタにより ) 外部バスインタフェースが有効な場合 , P05_7 ∼ P05_0
端子は , アドレス線 A23 ∼ A16 の入力 / 出力になります。それ以外の場合 , ポートは汎用ポートとして使用され
ます。
PFR05.7
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR05.6
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR05.5
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR05.4
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
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453
第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
PFR05.3
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR05.2
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR05.1
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR05.0
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
■ P06: ポート 06 の機能は PFR06 で制御されます。
アドレス
PFR06
000D86H
bit
7
6
5
4
3
2
1
0
初期値
PFR06.7
PFR06.6
PFR06.5
PFR06.4
PFR06.3
PFR06.2
PFR06.1
PFR06.0
1111 1111B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
( モード端子 MD2 ∼ MD0 またはモードベクタにより ) 外部バスインタフェースが有効な場合 , P06_7 ∼ P06_0
端子は, アドレス線A15∼A8の入力 / 出力になります。それ以外の場合, ポートは汎用ポートとして使用されます。
PFR06.7
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR06.6
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR06.5
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR06.4
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR06.3
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR06.2
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR06.1
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR06.0
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
454
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第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
■ P07: ポート 07 の機能は PFR07 で制御されます。
アドレス
PFR07
000D87H
bit
7
6
5
4
3
2
1
0
初期値
PFR07.7
PFR07.6
PFR07.5
PFR07.4
PFR07.3
PFR07.2
PFR07.1
PFR07.0
1111 1111B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
( モード端子 MD2 ∼ MD0 またはモードベクタにより ) 外部バスインタフェースが有効な場合 , P07_7 ∼ P07_0
端子は , アドレス線 A7 ∼ A0 の入力 / 出力になります。それ以外の場合 , ポートは汎用ポートとして使用されます。
PFR07.7
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR07.6
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR07.5
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR07.4
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR07.3
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR07.2
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR07.1
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR07.0
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
■ P08: ポート 08 の機能は PFR08 で制御されます。
アドレス
PFR08
000D88H
bit
7
6
5
4
3
2
1
0
初期値
1111 1111B
PFR08.7
PFR08.6
PFR08.5
PFR08.4
−
−
PFR08.1
PFR08.0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
( モード端子 MD2 ∼ MD0 またはモードベクタにより ) 外部バスインタフェースが有効な場合 , P08_7 ∼ P08_0
端子は , 外部バス制御信号 RDY, BRQ, BGRNTX, RDX, WR1X, WR0X の入力 / 出力になります。それ以外の場合 ,
ポートは汎用ポートとして使用されます。
PFR08.7
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
外部バス機能は RDY
PFR08.6
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
外部バス機能は BRQ
PFR08.5
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
外部バス機能は BGRNTX
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455
第 29 章 I/O ポート
29.2 ポートレジスタの設定
PFR08.4
MB91460M シリーズ
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
外部バス機能は RDX です。
PFR08.1
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
外部バス機能は WR1X
PFR08.0
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
外部バス機能は WR0X
■ P09: ポート 09 の機能は PFR09 で制御されます。
アドレス
PFR09
000D89H
bit
7
6
5
4
3
2
1
0
初期値
−
PFR09.6
PFR09.5
PFR09.4
PFR09.3
PFR09.2
PFR09.1
PFR09.0
1111 1111B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
( モード端子 MD2 ∼ MD0 またはモードベクタにより ) 外部バスインタフェースが有効な場合 , P09_6 ∼ P09_0
端子は , 外部バス制御信号 CS6X ∼ CS0X の入力 / 出力になります。それ以外の場合 , ポートは汎用ポートとして
使用されます。
PFR09.6
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR09.5
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR09.4
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR09.3
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR09.2
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR09.1
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
PFR09.0
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
456
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第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
■ P10: ポート 10 の機能は PFR10 および EPFR10 で制御されます。
アドレス
bit
7
6
5
4
3
2
1
0
初期値
PFR10
000D8AH
−
PFR10.6
PFR10.5
PFR10.4
PFR10.3
PFR10.2
PFR10.1
PFR10.0
-111 1111B
EPFR10
000DCAH
−
−
EPFR10.5
EPFR10.4
−
−
−
EPFR10.0
--00 ---0B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
( モード端子 MD2 ∼ MD0 またはモードベクタにより ) 外部バスインタフェースが有効な場合 , P10_6 ∼ P10_0
端子は , 外部バス制御信号 MCLKE, MCLKI, MCLKO, WEX, BAAX, ASX, SYSCLK の入力 / 出力になります。それ
以外の場合 , ポートは汎用ポートとして使用されます。
PFR10.6
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
外部バス機能は MCLKE
PFR10.5
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
EPFR10.5 0 : 外部バス機能は MCLKI
1 : 外部バス機能は MCLKI ( 反転入力 )
PFR10.4
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
EPFR10.4 0 : 外部バス機能は MCLKO
1 : 外部バス機能は MCLKO ( 反転出力 )
PFR10.3
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
外部バス機能は WEX
PFR10.2
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
外部バス機能は BAAX
PFR10.1
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
外部バス機能は ASX
PFR10.0
0 : ポートは汎用ポートモードです。
1 : ポートは外部バスモードです ( 外部バスが有効な場合。それ以外は汎用ポート )。
EPFR10.0
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0 : 外部バス機能は SYSCLK
1 : 外部バス機能は SYSCLK ( 反転入力 )
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457
第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
■ P11: ポート 11 の機能は PFR11 で制御されます。
アドレス
PFR11
bit
000D8BH
7
6
5
4
3
2
1
0
初期値
---- --00B
−
−
−
−
−
−
PFR11.1
PFR11.0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
P11_1, P11_0 端子は , DMA 制御信号 IOWRX, IORDX の入力 / 出力です。それ以外の場合 , ポートは汎用ポート
として使用されます。
PFR11.1
0 : ポートは汎用ポートモードです。
1 : ポートは DMA 機能モードです。
DMA 機能は IOWRX 出力
PFR11.0
0 : ポートは汎用ポートモードです。
1 : ポートは DMA 機能モードです。
DMA 機能は IORDX 出力
■ P13: ポート 13 の機能は PFR13 および EPFR13 で制御されます。
アドレス
bit
7
6
5
4
3
2
0
初期値
PFR13.1
PFR13.0
---- -000B
EPFR13.2
−
−
---- -0--B
R/W
R/W
R/W
PFR13
000D8DH
−
−
−
−
−
PFR13.2
EPFR13
000DCDH
−
−
−
−
−
R/W
R/W
R/W
R/W
R/W
1
P13_2 ∼ P13_0 端子は , DMA ch.0 用の DMA 制御信号 DEOP, DEOTX, DACKX, DREQ の入力 / 出力です。それ以
外の場合 , ポートは汎用ポートとして使用されます。
PFR13.2
0 : ポートは汎用ポートモードです。
1 : ポートは DMA 機能モードです。
EPFR13.2 0 : DMA 機能は DEOTX0 入力
1 : DMA 機能は DEOP0 出力
PFR13.1
0 : ポートは汎用ポートモードです。
1 : ポートは DMA 機能モードです。
DMA 機能は DACKX0 出力
PFR13.0
0 : ポートは汎用ポートモードです。
1 : ポートは DMA 機能モードです。
DMA 機能は DREQ0 入力
458
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第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
■ P14: ポート 14 の機能は PFR14 および EPFR14 で制御されます。
アドレス
bit
7
6
5
4
3
2
1
0
初期値
PFR14
000D8EH
−
−
−
−
PFR14.3
PFR14.2
PFR14.1
PFR14.0
---- 0000B
EPFR14
000DCEH
−
−
−
−
EPFR14.3
EPFR14.2
EPFR14.1
EPFR14.0
---- 0000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
P14_3 ∼ P14_0 端子は , インプットキャプチャ入力 ICU3 ∼ ICU0, リロードタイマトリガ TIN3 ∼ TIN0, およびプロ
グラマブルパルスジェネレータ TTG3 ∼ TTG0 の入力 / 出力です。それ以外の場合 , ポートは汎用ポートとして使
用されます。
PFR14.3
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は TIN3 および TTG3 入力
EPFR14.3 0 : リソース機能は ICU3 入力
1 : ICU3 は LIN-USART 3 の LSYN に内部で接続されます。
PFR14.2
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は TIN2 および TTG2 入力
EPFR14.2 0 : リソース機能は ICU2 入力
1 : ICU2 は LIN-USART 2 の LSYN に内部で接続されます。
PFR14.1
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は TIN1 および TTG1 入力
EPFR14.1 0 : リソース機能は ICU1 入力
1 : ICU1 は LIN-USART 1 の LSYN に内部で接続されます。
PFR14.0
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は TIN0 および TTG0 入力
EPFR14.0 0 : リソース機能は ICU0 入力
1 : ICU0 は LIN-UASRT 0 の LSYN に内部で接続されます。
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459
第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
■ P15: ポート 15 の機能は PFR15 および EPFR15 で制御されます。
アドレス
PFR15
000D8FH
EPFR15
000DCFH
bit
7
PFR15.7
6
5
4
3
2
1
0
初期値
PFR15.6
−
−
PFR15.3
PFR15.2
PFR15.1
PFR15.0
00-- 0000B
---- 0000B
−
−
−
−
EPFR15.3
EPFR15.2
EPFR15.1
EPFR15.0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
P15_7 ∼ P15_0 端子は , アウトプットキャプチャ出力 OCU3 ∼ OCU0 およびリロードタイマ出力 TOT3 ∼ TOT0
の入力 / 出力です。それ以外の場合 , ポートは汎用ポートとして使用されます。
PFR15.7
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
PFR15.6
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
PFR15.3
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
EPFR15.3 0 : リソース機能は OCU3 出力
1 : リソース機能は TOT3 出力
PFR15.2
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
EPFR15.2 0 : リソース機能は OCU2 出力
1 : リソース機能は TOT2 出力
PFR15.1
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
EPFR15.1 0 : リソース機能は OCU1 出力
1 : リソース機能は TOT1 出力
PFR15.0
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
EPFR15.0 0 : リソース機能は OCU0 出力
1 : リソース機能は TOT0 出力
460
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第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
■ P16: ポート 16 は PFR16 および EPFR16 によって制御されます。
アドレス
PFR16
EPFR16
000D90H
000DD0H
bit
7
6
5
4
3
2
1
0
初期値
PFR16.7
−
−
−
−
−
−
−
0--- ----B
R/W
−
−
−
−
−
−
−
EPFR16.7
−
−
−
−
−
−
−
R/W
−
−
−
−
−
−
−
0--- ----B
P16_7 は A/D 変換のトリガ入力になります。それ以外の場合 , ポートは汎用ポートとして使用されます。P16_6 ∼
P16_0 は , 汎用ポートの機能のみとなります。
設定の組合せは , 下表を参照してください。
PFR
0
1
EPFR
P16_7/ATGX
EPFR
0
1
0
1
P16_7
設定禁止
設定禁止
ATGX
P16_6
常に P16_6
P16_5
常に P16_5
P16_4
常に P16_4
P16_3
常に P16_3
P16_2
常に P16_2
P16_1
常に P16_1
P16_0
常に P16_0
P16_7 は , 設定禁止を避けるために , まず EPFR を "1" に設定してから , PFR を設定するようにしてください。
P16_6 ∼ P16_0 は , DSU4 のポートとマルチプレクスされています。MD4 を "1" にして , DSU4 機能を許可した
場合は , 使用できませんので注意してください。
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461
第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
■ P17: ポート 17 の機能は PFR17 で制御されます。
アドレス
PFR17
000D91H
bit
7
6
5
4
3
2
1
0
初期値
PFR17.7
PFR17.6
PFR17.5
PFR17.4
PFR17.3
PFR17.2
PFR17.1
PFR17.0
0000 0000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
P17_7 ∼ P17_0 端子は , プログラマブルパルスジェネレータ出力 PPG7 ∼ PPG0 の入力 / 出力です。それ以外の
場合 , ポートは汎用ポートとして使用されます。
PFR17.7
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は PPG7 出力
PFR17.6
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は PPG6 出力
PFR17.5
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は PPG5 出力
PFR17.4
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は PPG4 出力
PFR17.3
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は PPG3 出力
PFR17.2
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は PPG2 出力
PFR17.1
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は PPG1 出力
PFR17.0
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は PPG0 出力
462
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第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
■ P18: ポート 18 は PFR18 および EPFR18 によって制御されます。
アドレス
PFR18
EPFR18
000D92H
000DD2H
bit
7
6
5
4
3
2
1
0
初期値
−
PFR18.6
PFR18.5
PFR18.4
−
PFR18.2
PFR18.1
PFR18.0
-000 -000B
−
R/W
R/W
R/W
−
R/W
R/W
R/W
−
EPFR18.6
EPFR18.5
−
−
EPFR18.2
EPFR18.1
−
−
R/W
R/W
−
−
R/W
R/W
−
-00- -00-B
P18_6 ∼ P18_4, P18_2 ∼ P18_0 はチャンネル 7 の LIN-USART シリアル通信信号 SCK,SOT,SIN です。それ以外の
場合 , ポートは汎用ポートとして使用されます。
設定の組合せは , 下表を参照してください。
PFR
0
0
1
EPFR
EPFR
1
P18_6/SCK7
P18_6
P18_5/SOT7
P18_5
P18_4/SIN7
P18_4
P18_2/SCK6
P18_2
P18_1/SOT6
P18_1
P18_0/SIN6
P18_0
0
1
SCK7
設定禁止
SOT7
設定禁止
SIN7
SCK6
設定禁止
SOT6
設定禁止
SIN6
EPFR は , "1" に設定しないでください。
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463
第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
■ P19: ポート 19 の機能は PFR19 および EPFR19 で制御されます。
アドレス
bit
7
6
5
4
3
2
1
0
初期値
PFR19
000D93H
−
PFR19.6
PFR19.5
PFR19.4
−
PFR19.2
PFR19.1
PFR19.0
-000 -000B
EPFR19
000DD3H
−
EPFR19.6
−
−
−
EPFR19.2
−
−
-0-- -0--B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
P19_6 ∼ P19_4, P19_2 ∼ P19_0 端子は , ch.4 および ch.5 の LIN-USART シリアル通信信号 SCK, SOT, SIN の入
力 / 出力です。それ以外の場合 , ポートは汎用ポートとして使用されます。
PFR19.6
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
EPFR19.6 0 : リソース機能は SCK5 入力 / 出力
1 : 無効
PFR19.5
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は SOT5 出力
PFR19.4
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は SIN5 入力
PFR19.2
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
EPFR19.2 0 : リソース機能は SCK4 入力 / 出力
1 : 無効
PFR19.1
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は SOT4 出力
PFR19.0
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は SIN4 入力
464
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CM71-10150-3
第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
■ P20: ポート 20 の機能は PFR20 および EPFR20 で制御されます。
アドレス
bit
7
6
5
4
3
2
1
0
初期値
PFR20
000D94H
−
PFR20.6
PFR20.5
PFR20.4
−
PFR20.2
PFR20.1
PFR20.0
-000 -000B
EPFR20
000DD4H
−
EPFR20.6
EPFR20.5
−
−
EPFR20.2
EPFR20.1
−
-00- -00-B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
P20_6 ∼ P20_4, P20_2 ∼ P20_0 端子は , ch.2 および ch.3 の LIN-USART シリアル通信信号 SCK, SOT, SIN および
ch.2 および ch.3 のフリーランタイマ FRCK の入力 / 出力です。それ以外の場合 , ポートは汎用ポートとして使用
されます。
PFR20.6
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
EPFR20.6 0 : リソース機能は SCK3 入力 / 出力
1 : リソース機能は FRCK3 入力
PFR20.5
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
EPFR20.5 0 : リソース機能は SOT3 出力
1 : 無効
PFR20.4
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は SIN3 入力
PFR20.2
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
EPFR20.2 0 : リソース機能は SCK2 入力 / 出力
1 : リソース機能は FRCK2 入力
PFR20.1
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
EPFR20.1 0 : リソース機能は SOT2 出力
1 : 無効
PFR20.0
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は SIN2 入力
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465
第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
■ P21: ポート 21 の機能は PFR21 および EPFR21 で制御されます。
アドレス
bit
7
6
5
4
3
2
1
0
初期値
PFR21
000D95H
−
PFR21.6
PFR21.5
PFR21.4
−
PFR21.2
PFR21.1
PFR21.0
-000 -000B
EPFR21
000DD5H
−
EPFR21.6
−
−
−
EPFR21.2
−
−
-0-- -0--B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
P21_6 ∼ P21_4, P21_2 ∼ P21_0 端子は , ch.0 および ch.1 の LIN-USART シリアル通信信号 SCK, SOT, SIN, ch.0
および ch.1 のフリーランタイマ FRCK の入力 / 出力です。それ以外の場合 , ポートは汎用ポートとして使用され
ます。
PFR21.6
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
EPFR21.6 0 : リソース機能は SCK1 入力 / 出力
1 : リソース機能は FRCK1 入力
PFR21.5
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は SOT1 出力
PFR21.4
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は SIN1 入力
PFR21.2
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
EPFR21.2 0 : リソース機能は SCK0 入力 / 出力
1 : リソース機能は FRCK0 入力
PFR21.1
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は SOT0 出力
PFR21.0
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は SIN0 入力
466
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CM71-10150-3
第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
■ P22: ポート 22 は PFR22 および EPFR22 によって制御されます。
アドレス
PFR22
EPFR22
000D96H
000DD6H
bit
7
6
5
4
3
2
1
0
初期値
PFR22.7
PFR22.6
PFR22.5
PFR22.4
PFR22.3
PFR22.2
PFR22.1
PFR22.0
0000 0000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
−
−
−
−
EPFR22.3
−
EPFR22.1
−
−
−
−
−
R/W
−
R/W
−
---- 0-0-B
P22_7 ∼ P22_4 はチャンネル 0 および 1, の I2C シリアル通信信号 SCL/SDA, P22_3 ∼ P22_0 は外部割込みトリ
ガ INT[15:12] の入力になります。それ以外の場合 , ポートは汎用ポートとして使用されます。
設定の組合せは , 下表を参照してください。
PFR
0
1
EPFR
0
EPFR
1
0
P22_7/SCL1
P22_7
SCL1
P22_6/SDA1/INT15
P22_6/INT15
SDA1/INT15 *
P22_5/SCL0
P22_5
SCL0
P22_4/SDA0/INT14
P22_4/INT14
SDA0/INT14 *
P22_3/INT15
P22_3
P22_2/INT13
P22_2/INT13
P22_1/INT14
P22_1
P22_0/INT12
P22_0/INT12
設定禁止
設定禁止
1
INT15 *
INT13 *
設定禁止
設定禁止
INT14 *
INT12 *
* : STOP 時の入力遮断が解除されます。
INT15 および INT14 は , 2 ポートにマルチプレクスされています。これらは , P22_3 および P22_1 が優先されま
す。
すなわち , PFR22_3=1 かつ EPFR22_3=1 に設定すると , P22_6 の INT15 は , P22_3 に移動します。P22_1 と
P22_4 も同様です。
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467
第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
■ P23: ポート 23 の機能は PFR23 で制御されます。
アドレス
PFR23
000D97H
bit
7
6
5
4
3
2
1
0
初期値
−
PFR23.6
−
PFR23.4
PFR23.3
PFR23.2
PFR23.1
PFR23.0
-0-0 0000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
P23_7 ∼ P23_0 端子は , ch.0 ∼ ch.3 の CAN シリアル通信信号 TX, RX, および外部割込み要求 INT11 ∼ INT8 の入
力 / 出力です。それ以外の場合 , ポートは汎用ポートとして使用されます。
PFR23.6
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は INT11 入力
＜注意事項＞
この端子は , STOP-HIZ モードからの外部割込みウェイクアップをサポートします。このため , PFR が "1"
に設定されており , ENIR1:EN11 を "1" に設定して割込みが有効な場合 , 内部入力ラインは STOP-HIZ モー
ドで強制的に "L" になりません。
PFR23.4
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は INT10 入力
＜注意事項＞
この端子は , STOP-HIZ モードからの外部割込みウェイクアップをサポートします。このため , PFR が "1"
に設定されており , ENIR1:EN10 を "1" に設定して割込みが有効な場合 , 内部入力ラインは STOP-HIZ モー
ドで強制的に "L" になりません。
PFR23.3
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は TX1 出力
PFR23.2
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は RX1 入力 , および INT9 入力
＜注意事項＞
この端子は , STOP-HIZ モードからの外部割込みウェイクアップをサポートします。このため , PFR が "1"
に設定されており , ENIR1:EN9 を "1" に設定して割込みが有効な場合 , 内部入力ラインは STOP-HIZ モード
で強制的に "L" になりません。
PFR23.1
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は TX0 出力
PFR23.0
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は RX0 入力 , および INT8 入力
468
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第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
＜注意事項＞
この端子は , STOP-HIZ モードからの外部割込みウェイクアップをサポートします。このため , PFR が "1"
に設定されており , ENIR1:EN8 を "1" に設定して割込みが有効な場合 , 内部入力ラインは STOP-HIZ モード
で強制的に "L" になりません。
＜注意事項＞
通常 , ポート I/O 入力モード (PFR=0 および DDR=0) においても , 入力のみのリソース機能 (INT, ICU,
CAN.RX, UART.SIN など ) を使用できます。その場合には , 内部入力ラインは STOP-HIZ モードで強制的
に "L" になります。
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469
第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
■ P24: ポート 24 の機能は PFR24 で制御されます。
アドレス
PFR24
000D98H
bit
7
6
5
4
3
2
1
0
初期値
PFR24.7
PFR24.6
PFR24.5
PFR24.4
PFR24.3
PFR24.2
PFR24.1
PFR24.0
0000 0000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
P24_7 ∼ P24_0 端子は, ch.2 およびch.3 の I2C シリアル通信信号 SCL, SDA, および外部割込みトリガ INT7∼ INT0
の入力 / 出力です。それ以外の場合 , ポートは汎用ポートとして使用されます。
PFR24.7
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は SCL3, および INT7 入力
PFR24.6
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は SDA3, および INT6 入力
PFR24.5
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は SCL2 , および INT5 入力
PFR24.4
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は SDA2, および INT4 入力
PFR24.3
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は INT3 入力
PFR24.2
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は INT2 入力
PFR24.1
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は INT1 入力
PFR24.0
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は INT0 入力
＜注意事項＞
この端子は , STOP-HIZ モードからの外部割込みウェイクアップをサポートします。このため , PFR が "1"
に設定されており , 各 ENIR0:EN ビットを "1" に設定して割込みが有効な場合 , 内部入力ラインは STOPHIZ モードで強制的に "L" になりません。通常 , ポート I/O 入力モード (PFR=0 および DDR=0) において
も , 入力のみのリソース機能 (INT, ICU, CAN.RX, UART.SIN など ) を使用できます。その場合には , 内部
入力ラインは STOP-HIZ モードで強制的に "L" になります。
470
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第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
■ P28: ポート 28 の機能は PFR28 で制御されます。
アドレス
PFR28
000D9CH
bit
7
6
5
4
3
2
1
0
初期値
−
−
−
−
PFR28.3
PFR28.2
PFR28.1
PFR28.0
---- 0000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
P28_3 ∼ P28_0 端子は , A/D コンバータアナログ入力 AN11 ∼ AN8 の入力です。それ以外の場合 , ポートは汎用
ポートとして使用されます。
PFR28.3
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は AN11 入力
PFR28.2
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は AN10 入力
PFR28.1
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は AN9 入力
PFR28.0
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は AN8 入力
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471
第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
■ P29: ポート 29 の機能は PFR29 で制御されます。
アドレス
PFR29
000D9DH
bit
7
6
5
4
3
2
1
0
初期値
0000 0000B
PFR29.7
PFR29.6
PFR29.5
PFR29.4
PFR29.3
PFR29.2
PFR29.1
PFR29.0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
P29_7 ∼ P29_0 端子は , A/D コンバータアナログ入力 AN7 ∼ AN0 の入力です。それ以外の場合 , ポートは汎用
ポートとして使用されます。
PFR29.7
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は AN7 入力
PFR29.6
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は AN6 入力
PFR29.5
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は AN5 入力
PFR29.4
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は AN4 入力
PFR29.3
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は AN3 入力
PFR29.2
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は AN2 入力
PFR29.1
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は AN1 入力
PFR29.0
0 : ポートは汎用ポートモードです。
1 : ポートはリソース機能モードです。
リソース機能は AN0 入力
472
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第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
■ P35: ポート 35 は PFR35 および EPFR35 によって制御されます。
アドレス
PFR35
EPFR35
000DA3H
000DE3H
bit
7
6
5
4
3
2
1
0
初期値
−
−
−
−
−
PFR35.2
PFR35.1
PFR35.0
---- -000B
−
−
−
−
−
R/W
R/W
R/W
−
−
−
−
−
EPFR35.2
EPFR35.1
EPFR35.0
−
−
−
−
−
R/W
R/W
R/W
---- -000B
P35_2 ∼ P35_0 は ch.8 の LIN-USART シリアル通信信号 SCK,SOT,SIN です。それ以外の場合 , ポートは汎用
ポートとして使用されます。
設定の組合せは , 下表を参照してください。
PFR
0
1
EPFR
0
EPFR
1
P35_2/SCK8
P35_2
P35_1/SOT8
P35_1
P35_0/SIN8
P35_0
0
1
SCK8
設定禁止
SOT8
SIN8
PFR=1, EPFR=0 は設定禁止です。かならず , EPFR を設定してから , PFR を設定してください。
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473
第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
■ P36: ポート 36 は PFR36 によって制御されます。
アドレス
PFR36
000DA4H
bit
7
6
5
4
3
2
1
0
初期値
PFR36.7
PFR36.26
PFR36.5
−
PFR36.3
PFR36.2
−
−
000- 00--B
R/W
R/W
R/W
−
R/W
R/W
−
−
P36_7 ∼ P36_5 は MediaLB シリアル通信信号 MLBCLK, MLBSIG，MLBDAT となり , P36_3, P36_2 は , I2S シ
リアル通信信号 ISCK0, WS0 の入出力になります。それ以外の場合 , ポートは汎用ポートとして使用されます。
設定の組合せは , 下表を参照してください。
PFR
0
1
P36_7/MLBCLK
P36_7
MLBCLK
P36_6/MLBSIG
P36_6
MLBSIG
P36_5/MLBDAT
P36_5
MLBDAT
P36_3/ISCK0
P36_3
ISCK0
P36_2/WS0
P36_2
WS0
■ P38: ポート 38 は PFR38 によって制御されます。
アドレス
PFR38
000DA6H
bit
7
6
5
4
3
2
1
0
初期値
−
−
−
−
−
−
PFR38.1
PFR38.0
---- --00B
−
−
−
−
−
−
R/W
R/W
P38_1, P38_0 は I2S シリアル通信信号 SD9, SD8 の入出力になります。
それ以外の場合 , ポートは汎用ポートとして使用されます。
設定の組合せは , 下表を参照してください。
PFR
474
0
1
P38_1/SD9
P38_1
SD9
P38_0/SD8
P38_0
SD8
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第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
■ P39: ポート 39 は PFR39 によって制御されます。
アドレス
PFR39
000DA7H
bit
7
6
5
4
3
2
1
0
初期値
PFR39.7
PFR39.6
PFR39.5
PFR39.4
PFR39.3
PFR39.2
PFR39.1
PFR39.0
0000 0000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
P39_7 ∼ P39_0 は I2S シリアル通信信号 SD7 ∼ SD0 の入出力になります。
それ以外の場合 , ポートは汎用ポートとして使用されます。
設定の組合せは , 下表を参照してください。
PFR
0
1
P39_7/SD7
P39_7
SD7
P39_6/SD6
P39_6
SD6
P39_5/SD5
P39_5
SD5
P39_4/SD4
P39_4
SD4
P39_3/SD3
P39_3
SD3
P39_2/SD2
P39_2
SD2
P39_1/SD1
P39_1
SD1
P39_0/SD0
P39_0
SD0
■ P40: ポート 40 は PFR40 によって制御されます。
アドレス
PFR40
000DA8H
bit
7
6
5
4
3
2
1
0
初期値
PFR40.7
PFR40.6
PFR40.5
PFR40.4
PFR40.3
PFR40.2
PFR40.1
PFR40.0
0000 0000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
P40_7 ∼ P40_0 は ch.4,5,6,7 の I2C シリアル通信信号 SCL, SDA の入出力になります。
それ以外の場合 , ポートは汎用ポートとして使用されます。
設定の組合せは , 下表を参照してください。
PFR
0
1
P40_7/SCL7
P40_7
SCL7
P40_6/SDA7
P40_6
SDA7
P40_5/SCL6
P40_5
SCL6
P40_4/SDA6
P40_4
SDA6
P40_3/SCL5
P40_3
SCL5
P40_2/SDA5
P40_2
SDA5
P40_1/SCL4
P40_1
SCL4
P40_0/SDA4
P40_0
SDA4
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475
第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
29.2.5 ポート入力レベル選択
5V/3V ブロックの IO と 3V ブロックの IO で仕様が異なります。
5V/3V ブロック
1 ∼ 6 ピンおよび , 145 ∼ 216 ピンに存在する汎用ポートです。
PILR/EPILR によって , 以下の様に設定されます。
EPILR
PILR
入力レベル
0
0
CMOS レベルでヒステリシスあり
0
1
Automotive
1
0
設定禁止
1
1
CMOS ヒステリシスレベル
3V ブロック
7 ∼ 141 ピンに存在する汎用ポートで , MediaLB がマウントされているポート (103,104,015 ピン ) 以外です。
PILR によって , 以下の様に設定されます。EPILR は存在しません。
PILR
入力レベル
0
CMOS レベル
1
CMO S ヒステリシスレベル
3V ブロック MediaLB 用端子
103 ∼ 105 ピンです。
PILR/EPILR によって , 以下の様に設定されます。
476
EPILR
PILR
入力レベル
0
0
CMOS レベルでヒステリシスあり
0
1
設定禁止
1
0
MediaLB
1
1
CMOS ヒステリシスレベル
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
アドレス
bit
7
6
5
4
3
2
1
0
初期値
PILR00
000E40H
PILR00.7
PILR00.6
PILR00.5
PILR00.4
PILR00.3
PILR00.2
PILR00.1
PILR00.0
0000 0000B
PILR01
000E41H
PILR01.7
PILR01.6
PILR01.5
PILR01.4
PILR01.3
PILR01.2
PILR01.1
PILR01.0
0000 0000B
PILR05
000E45H
PILR05.7
PILR05.6
PILR05.5
PILR05.4
PILR05.3
PILR05.2
PILR05.1
PILR05.0
0000 0000B
PILR06
000E46H
PILR06.7
PILR06.6
PILR06.5
PILR06.4
PILR06.3
PILR06.2
PILR06.1
PILR06.0
0000 0000B
PILR07
000E47H
PILR07.7
PILR07.6
PILR07.5
PILR07.4
PILR07.3
PILR07.2
PILR07.1
PILR07.0
0000 0000B
PILR08
000E48H
PILR08.7
PILR08.6
PILR08.5
PILR08.4
−
−
PILR08.1
PILR08.0
0000 --00B
PILR09
000E49H
−
PILR09.6
PILR09.5
PILR09.4
PILR09.3
PILR09.2
PILR09.1
PILR09.0
-000 0000B
PILR10
000E4AH
−
PILR10.6
PILR10.5
PILR10.4
PILR10.3
PILR10.2
PILR10.1
PILR10.0
-000 0000B
PILR11
000E4BH
−
−
−
−
−
−
PILR11.1
PILR11.0
---- --00B
PILR13
000E4DH
−
−
−
−
−
PILR13.2
PILR13.1
PILR13.0
---- -000B
PILR14
000E4EH
−
−
−
−
PILR14.3
PILR14.2
PILR14.1
PILR14.0
---- 0000B
PILR15
000E4FH
PILR15.7
PILR15.6
−
−
PILR15.3
PILR15.2
PILR15.1
PILR15.0
00-- 0000B
PILR16
000E50H
PILR16.7
PILR16.6
PILR16.5
PILR16.4
PILR16.3
PILR16.2
PILR16.1
PILR16.0
0000 0000B
PILR17
000E51H
PILR17.7
PILR17.6
PILR17.5
PILR17.4
PILR17.3
PILR17.2
PILR17.1
PILR17.0
0000 0000B
PILR18
000E52H
−
PILR18.6
PILR18.5
PILR18.4
−
PILR18.2
PILR18.1
PILR18.0
-000 -000B
PILR19
000E53H
−
PILR19.6
PILR19.5
PILR19.4
−
PILR19.2
PILR19.1
PILR19.0
-000 -000B
PILR20
000E54H
−
PILR20.6
PILR20.5
PILR20.4
−
PILR20.2
PILR20.1
PILR20.0
-000 -000B
PILR21
000E55H
−
PILR21.6
PILR21.5
PILR21.4
−
PILR21.2
PILR21.1
PILR21.0
-000 -000B
PILR22
000E56H
PILR22.7
PILR22.6
PILR22.5
PILR22.4
PILR22.3
PILR22.2
PILR22.1
PILR22.0
0000 0000B
PILR23
000E57H
−
PILR23.6
−
PILR23.4
PILR23.3
PILR23.2
PILR23.1
PILR23.0
-0-0 0000B
PILR24
000E58H
PILR24.7
PILR24.6
PILR24.5
PILR24.4
PILR24.3
PILR24.2
PILR24.1
PILR24.0
0000 0000B
PILR28
000E5CH
−
−
−
−
PILR28.3
PILR28.2
PILR28.1
PILR28.0
---- 0000B
PILR29
000E5DH
PILR29.7
PILR29.6
PILR29.5
PILR29.4
PILR29.3
PILR29.2
PILR29.1
PILR29.0
0000 0000B
PILR35
000E63H
−
−
−
−
−
PILR35.2
PILR35.1
PILR35.0
---- -000B
PILR36
000E64H
PILR36.7
PILR36.6
PILR36.5
−
PILR36.3
PILR36.2
−
−
000- 00--B
PILR38
000E66H
−
−
−
−
−
−
PILR38.1
PILR38.0
---- --00B
PILR39
000E67H
PILR39.7
PILR39.6
PILR39.5
PILR39.4
PILR39.3
PILR39.2
PILR39.1
PILR39.0
0000 0000B
PILR40
000E68H
PILR40.7
PILR40.6
PILR40.5
PILR40.4
PILR40.3
PILR40.2
PILR40.1
PILR40.0
0000 0000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
CM71-10150-3
FUJITSU MICROELECTRONICS LIMITED
477
第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
アドレス
bit 7
6
5
4
3
2
1
0
初期値
EPILR14
000E8EH
−
−
−
−
EPILR14.3
EPILR14.2
EPILR14.1
EPILR14.0
---- 0000B
EPILR15
000E8FH
−
−
−
−
EPILR15.3
EPILR15.2
EPILR15.1
EPILR15.0
---- 0000B
EPILR17
000E91H
−
−
−
−
EPILR17.3
EPILR17.2
EPILR17.1
EPILR17.0
---- 0000B
EPILR18
000E92H
−
−
−
−
−
EPILR18.2
EPILR18.1
EPILR18.0
---- -000B
EPILR19
000E93H
−
EPILR19.6
EPILR19.5
EPILR19.4
−
EPILR19.2
EPILR19.1
EPILR19.0
-000 -000B
EPILR20
000E94H
−
EPILR20.6
EPILR20.5
EPILR20.4
−
EPILR20.2
EPILR20.1
EPILR20.0
-000 -000B
EPILR21
000E95H
−
EPILR21.6
EPILR21.5
EPILR21.4
−
EPILR21.2
EPILR21.1
EPILR21.0
-000 -000B
EPILR22
000E96H
EPILR22.7
EPILR22.6
EPILR22.5
EPILR22.4
EPILR22.3
EPILR22.2
EPILR22.1
EPILR22.0
0000 0000B
EPILR23
000E97H
−
EPILR23.6
−
EPILR23.4
EPILR23.3
EPILR23.2
EPILR23.1
EPILR23.0
-0-0 0000B
EPILR24
000E98H
EPILR24.7
EPILR24.6
EPILR24.5
EPILR24.4
EPILR24.3
EPILR24.2
EPILR24.1
EPILR24.0
0000 0000B
EPILR36
000EA4H
EPILR36.7
EPILR36.6
EPILR36.5
−
−
−
−
−
000- ----B
EPILR40
000EA8H
EPILR40.7
EPILR40.6
EPILR40.5
EPILR40.4
EPILR40.3
EPILR40.2
EPILR40.1
EPILR40.0
0000 0000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
478
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
29.2.6 プログラマブルプルアップ / プルダウン抵抗
次の表に示したポートには , ビット単位で有効になる , 50 kΩ のプルアップ抵抗があります。機能は , ポートプ
ル許可レジスタ (PPER) により有効になり , ポートプル制御レジスタ (PPCR) により制御されます。
PPCR により ,
プルアップまたはプルダウンが選択されます。STOP-HiZ モード (STCR:STOP および STCR:HIZ が設定される )
で , プルアップ / プルダウンは自動的に無効になります。
ポートプルアップ / プルダウン許可レジスタ
ビット
PPERx.y
アドレス
bit
0 ( 初期値 )
1
プルアップ / ダウン禁止
プルアップ / ダウン許可
7
6
5
4
3
2
1
0
初期値
PPER00
000EC0H
PPER00.7
PPER00.6
PPER00.5
PPER00.4
PPER00.3
PPER00.2
PPER00.1
PPER00.0
0000 0000B
PPER01
000EC1H
PPER01.7
PPER01.6
PPER01.5
PPER01.4
PPER01.3
PPER01.2
PPER01.1
PPER01.0
0000 0000B
PPER05
000EC5H
PPER05.7
PPER05.6
PPER05.5
PPER05.4
PPER05.3
PPER05.2
PPER05.1
PPER05.0
0000 0000B
PPER06
000EC6H
PPER06.7
PPER06.6
PPER06.5
PPER06.4
PPER06.3
PPER06.2
PPER06.1
PPER06.0
0000 0000B
PPER07
000EC7H
PPER07.7
PPER07.6
PPER07.5
PPER07.4
PPER07.3
PPER07.2
PPER07.1
PPER07.0
0000 0000B
PPER08
000EC8H
PPER08.7
PPER08.6
PPER08.5
PPER08.4
−
−
PPER08.1
PPER08.0
0000 --00B
PPER09
000EC9H
−
PPER09.6
PPER09.5
PPER09.4
PPER09.3
PPER09.2
PPER09.1
PPER09.0
-000 0000B
PPER10
000ECAH
−
PPER10.6
PPER10.5
PPER10.4
PPER10.3
PPER10.2
PPER10.1
PPER10.0
-000 0000B
PPER11
000ECBH
−
−
−
−
−
−
PPER11.1
PPER11.0
---- --00B
PPER13
000ECDH
−
−
−
−
−
PPER13.2
PPER13.1
PPER13.0
---- -000B
PPER14
000ECEH
−
−
−
−
PPER14.3
PPER14.2
PPER14.1
PPER14.0
---- 0000B
PPER15
000ECFH
PPER15.7
−
−
−
PPER15.3
PPER15.2
PPER15.1
PPER15.0
0--- 0000B
PPER16
000ED0H
PPER16.7
PPER16.6
PPER16.5
PPER16.4
PPER16.3
PPER16.2
PPER16.1
PPER16.0
0000 0000B
PPER17
000ED1H
PPER17.7
PPER17.6
PPER17.5
PPER17.4
PPER17.3
PPER17.2
PPER17.1
PPER17.0
0000 0000B
PPER18
000ED2H
−
PPER18.6
PPER18.5
PPER18.4
−
PPER18.2
PPER18.1
PPER18.0
-000 -000B
PPER19
000ED3H
−
PPER19.6
PPER19.5
PPER19.4
−
PPER19.2
PPER19.1
PPER19.0
-000 -000B
PPER20
000ED4H
−
PPER20.6
PPER20.5
PPER20.4
−
PPER20.2
PPER20.1
PPER20.0
-000 -000B
PPER21
000ED5H
PPER21.7
PPER21.6
PPER21.5
PPER21.4
PPER21.3
PPER21.2
PPER21.1
PPER21.0
0000 0000B
PPER22
000ED6H
PPER22.7
PPER22.6
PPER22.5
PPER22.4
PPER22.3
PPER22.2
PPER22.1
PPER22.0
0000 0000B
PPER23
000ED7H
−
PPER23.6
−
PPER23.4
PPER23.3
PPER23.2
PPER23.1
PPER23.0
-0-0 0000B
PPER24
000ED8H
PPER24.7
PPER24.6
PPER24.5
PPER24.4
PPER24.3
PPER24.2
PPER24.1
PPER24.0
0000 0000B
PPER28
000EDCH
−
−
−
−
PPER28.3
PPER28.2
PPER28.1
PPER28.0
---- 0000B
PPER29
000EDDH
PPER29.7
PPER29.6
PPER29.5
PPER29.4
PPER29.3
PPER29.2
PPER29.1
PPER29.0
0000 0000B
( 続く )
CM71-10150-3
FUJITSU MICROELECTRONICS LIMITED
479
第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
( 続き )
PPER35
000EDFH
−
−
−
−
−
PPER35.2
PPER35.1
PPER35.0
---- -000B
PPER36
000EE0H
PPER36.7
PPER36.6
PPER36.5
−
PPER36.3
PPER36.2
−
−
000- 00--B
PPER38
000EE1H
−
−
−
−
−
−
PPER38.1
PPER38.0
---- --00B
PPER39
000EE2H
PPER39.7
PPER39.6
PPER39.5
PPER39.4
PPER39.3
PPER39.2
PPER39.1
PPER39.0
0000 0000B
PPER40
000EE3H
PPER40.7
PPER40.6
PPER40.5
PPER40.4
PPER40.3
PPER40.2
PPER40.1
PPER40.0
0000 0000B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
480
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
ポートプルアップ / プルダウン制御レジスタ
ビット
PPCRx.y
アドレス bit
0
1 ( 初期値 )
プルダウンが選択されます
プルアップが選択されます
7
6
5
4
3
2
1
0
初期値
PPCR00
000F00H
PPCR00.7
PPCR00.6
PPCR00.5
PPCR00.4
PPCR00.3
PPCR00.2
PPCR00.1
PPCR00.0
1111 1111B
PPCR01
000F01H
PPCR01.7
PPCR01.6
PPCR01.5
PPCR01.4
PPCR01.3
PPCR01.2
PPCR01.1
PPCR01.0
1111 1111B
PPCR05
000F05H
PPCR05.7
PPCR05.6
PPCR05.5
PPCR05.4
PPCR05.3
PPCR05.2
PPCR05.1
PPCR05.0
1111 1111B
PPCR06
000F06H
PPCR06.7
PPCR06.6
PPCR06.5
PPCR06.4
PPCR06.3
PPCR06.2
PPCR06.1
PPCR06.0
1111 1111B
PPCR07
000F07H
PPCR07.7
PPCR07.6
PPCR07.5
PPCR07.4
PPCR07.3
PPCR07.2
PPCR07.1
PPCR07.0
1111 1111B
PPCR08
000F08H
PPCR08.7
PPCR08.6
PPCR08.5
PPCR08.4
−
−
PPCR08.1
PPCR08.0
1111 --11B
PPCR09
000F09H
−
PPCR09.6
PPCR09.5
PPCR09.4
PPCR09.3
PPCR09.2
PPCR09.1
PPCR09.0
-111 1111B
PPCR10
000F0AH
−
PPCR10.6
PPCR10.5
PPCR10.4
PPCR10.3
PPCR10.2
PPCR10.1
PPCR10.0
-111 1111B
PPCR11
000F0BH
−
−
−
−
−
−
PPCR11.1
PPCR11.0
---- --11B
PPCR13
000F0DH
−
−
−
−
−
PPCR13.2
PPCR13.1
PPCR13.0
---- -111B
PPCR14
000F0EH
−
−
−
−
PPCR14.3
PPCR14.2
PPCR14.1
PPCR14.0
---- 1111B
PPCR15
000F0FH
PPCR15.7
−
−
−
PPCR15.3
PPCR15.2
PPCR15.1
PPCR15.0
1--- 1111B
PPCR16
000F10H
PPCR16.7
PPCR16.6
PPCR16.5
PPCR16.4
PPCR16.3
PPCR16.2
PPCR16.1
PPCR16.0
1111 1111B
PPCR17
000F11H
PPCR17.7
PPCR17.6
PPCR17.5
PPCR17.4
PPCR17.3
PPCR17.2
PPCR17.1
PPCR17.0
1111 1111B
PPCR18
000F12H
−
PPCR18.6
PPCR18.5
PPCR18.4
−
PPCR18.2
PPCR18.1
PPCR18.0
-111 -111B
PPCR19
000F13H
−
PPCR19.6
PPCR19.5
PPCR19.4
−
PPCR19.2
PPCR19.1
PPCR19.0
-111 -111B
PPCR20
000F14H
−
PPCR20.6
PPCR20.5
PPCR20.4
−
PPCR20.2
PPCR20.1
PPCR20.0
-111 -111B
PPCR21
000F15H
−
PPCR21.6
PPCR21.5
PPCR21.4
−
PPCR21.2
PPCR21.1
PPCR21.0
-111 -111B
PPCR22
000F16H
PPCR22.7
PPCR22.6
PPCR22.5
PPCR22.4
PPCR22.3
PPCR22.2
PPCR22.1
PPCR22.0
1111 1111B
PPCR23
000F17H
−
PPCR23.6
−
PPCR23.4
PPCR23.3
PPCR23.2
PPCR23.1
PPCR23.0
-1-1 1111B
PPCR24
000F18H
PPCR24.7
PPCR24.6
PPCR24.5
PPCR24.4
PPCR24.3
PPCR24.2
PPCR24.1
PPCR24.0
1111 1111B
PPCR28
000F1CH
−
−
−
−
PPCR28.3
PPCR28.2
PPCR28.1
PPCR28.0
---- 1111B
PPCR29
000F1DH
PPCR29.7
PPCR29.6
PPCR29.5
PPCR29.4
PPCR29.3
PPCR29.2
PPCR29.1
PPCR29.0
1111 1111B
PPCR35
000F23H
−
−
−
−
−
PPCR35.2
PPCR35.1
PPCR35.0
---- -111B
PPCR36
000F24H
PPCR36.7
PPCR36.6
PPCR36.5
−
PPCR36.3
PPCR36.2
−
−
111- 11--B
PPCR38
000F26H
−
−
−
−
−
−
PPCR38.1
PPCR38.0
---- --11B
PPCR39
000F27H
PPCR39.7
PPCR39.6
PPCR39.5
PPCR39.4
PPCR39.3
PPCR39.2
PPCR39.1
PPCR39.0
1111 1111B
PPCR40
000F28H
PPCR40.7
PPCR40.6
PPCR40.5
PPCR40.4
PPCR40.3
PPCR40.2
PPCR40.1
PPCR40.0
1111 1111B
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
CM71-10150-3
FUJITSU MICROELECTRONICS LIMITED
481
第 29 章 I/O ポート
29.2 ポートレジスタの設定
MB91460M シリーズ
＜注意事項＞
PPCR レジスタのビットは , 付加された PPER レジスタのビットが "L" ( 抵抗が無効 ) の場合 , 書込みのみ
です。
482
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 30 章外部バス
30.1 外部バスインタフェースの概要
MB91460M シリーズ
第 30 章
外部バス
外部バスインタフェースコントローラは , 内部バスとのインタフェース , および外部のメモリ
と I/O デバイスとのインタフェースを制御します。
この章では , 外部バスインタフェースの各機能および動作について説明します。
30.1 外部バスインタフェースの概要
30.1.1 特長
● 外部バスインタフェースには , 以下の特長があります。
• 最大 24 ビット長のアドレス出力
• 各種外部メモリ (8 ビット /16 ビットモジュール ) を直結できるほか , 複数のアクセスタイミングを混在制御
可能
• 非同期 SRAM, 非同期 ROM/FLASH メモリ ( 複数ライトストローブ方式またはバイトイネーブル方式 )
• ページモード ROM/FLASH メモリ ( ページサイズは 2, 4, および 8 が使用可能 )
• バーストモード ROM/FLASH メモリ (MBM29BL160D/161D/162D)
• アドレス / データマルチプレクスバス (8 ビット /16 ビット幅のみ )
• SDRAM (FCRAM タイプも対応 , CAS 待ち時間∼ 8, 2 バンク品および 4 バンク品 )
• 同期メモリ (ASIC 内蔵メモリなど ) ( 同期 SRAM は直結不可 )
• 独立した 7 個のバンク ( チップセレクト領域 ) を設定でき , それぞれに対応したチップセレクト出力が可能
• 各領域のサイズは 64K バイト単位 ( 各チップセレクト領域に 64K バイトから 2G バイト ) で設定可能
• 論理アドレス空間の任意の場所に領域を設定可能 ( 境界は領域サイズに従って制限される場合があります )
● チップセレクト領域ごとに , 以下の機能を独立に設定可能
• チップセレクト領域の許可および禁止 ( 禁止された領域にはアクセスを行ないません )
• 各種メモリ対応などのアクセスタイミングタイプ設定
• 詳細アクセスタイミング設定 ( ウェイトサイクルなどのアクセスタイミングタイプの個別設定 )
• データバス幅設定 (8 ビット /16 ビット )
• バイトオーダの設定 ( ビッグエンディアンとリトルエンディアン ) (CS0 領域にはビッグエンディアンのみを
設定できます )
• 書込み禁止設定 ( 読出し専用領域 )
• 内蔵キャッシュからのフェッチの許可と禁止
• プリフェッチ機能の許可と禁止
• 最大バースト長の設定 (1, 2, 4, 8)
CM71-10150-3
FUJITSU MICROELECTRONICS LIMITED
483
第 30 章外部バス
30.1 外部バスインタフェースの概要
MB91460M シリーズ
● アクセスタイミングタイプごとに異なる詳細なタイミングが設定可能
• 同一タイプでもチップセレクト領域ごとに異なる設定が混在可能
• オートウェイトは , 最大 15 サイクルまで設定可能 ( 非同期 SRAM, ROM, FLASH, I/O 領域 )
• 外部 RDY 入力によるバスサイクルの延長が可能 ( 非同期 SRAM, ROM, FLASH, I/O 領域 )
• 最初のアクセスウェイトとページウェイトが設定可能 ( バースト , ページモード , ROM/FLASH 領域 )
• 各種アイドル / リカバリサイクル , セットアップ遅延などの挿入が可能
• CAS 待ち時間や RAS-CAS 遅延 (SDRAM 領域 ) などのタイミング値が設定可能
• 分散/集中オートリフレッシュ, セルフリフレッシュなどの各種リフレッシュタイミング制御可能 (SDRAM領域)
● DMA によるフライバイ転送が可能
• シングルアクセス動作でメモリと I/O 間の転送が可能
• フライバイ転送時にメモリウェイトサイクルと I/O ウェイトサイクルとの同期が可能
• 転送元アクセスを拡張するだけで , ホールドタイムの確保が可能
• フライバイ転送専用のアイドル / リカバリサイクル
● BRQ と BGRNTX を使用した外部バスアービトレーションが可能
● 外部インタフェースの未使用ピンは , レジスタ設定により汎用の I/O ポートとして使用可能
484
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第 30 章外部バス
30.1 外部バスインタフェースの概要
MB91460M シリーズ
30.1.2 ブロックダイヤグラム
図 30.1-1 外部バスインタフェースのブロックダイヤグラム
内部アドレスバス
32
内部データバス
32
外部データバス
MUX
書込みバッファ
スイッチ
読出しバッファ
スイッチ
データブロック
アドレスブロック
+1または+2
外部アドレスバス
アドレスバッファ
CS0X ～ CS6X
ASR
ASZ
コンパレータ
SRASX,SCASX,
SWEX,MCLKE,
DQMUU,DQMUL
SDRAM 制御
アンダーフロー
RCR
リフレッシュカウンタ
外部端子制御部
全ブロック制御
レジスタ
制御
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RDX
WR0X,WR1X,
ASX,BAAX
BRQ
BGRNTX
RDY
485
第 30 章外部バス
30.1 外部バスインタフェースの概要
MB91460M シリーズ
30.1.3 入出力端子
入出力端子は外部バスインタフェースの端子です ( 端子によってほかの用途があります ) 。
各インタフェース用の入出力端子は , 以下の一覧のとおりです。
● 通常バスインタフェース
•
A23 ∼ A00, D31 ∼ D16
•
CS0X ∼ CS6X
•
ASX, SYSCLK, MCLK
•
RDX
•
WEX, WR0X (UUBX), WR1X (ULBX)
•
RDY, BRQ, BGRNTX
● メモリインタフェース
•
MCLK, MCLKE
•
MCLKI (SDRAM 用 )
•
LBAX (=ASX), BAAX ( バースト ROM/FLASH 用 )
•
SRASX, SCASX, SWEX (=WEX) (SDRAM 用 )
•
DQMUU, DQMUL (SDRAM 用 (=WR0X ∼ WR1X) )
● DMA インタフェース
•
IOWRX, IORDX
•
DACK0
•
DREQ0
•
DEOP0
486
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第 30 章外部バス
30.1 外部バスインタフェースの概要
MB91460M シリーズ
30.1.4 レジスタ一覧
図 30.1-2 に , 外部バスインタフェースで使用されるレジスタを示します。
図 30.1-2 外部バスインタフェースのレジスタ一覧
アドレス bit 31
000640H
24 23
16 15
8 7
0
ASR0
ACR0
000644H
ASR1
ACR1
000648H
ASR2
ASR2
00064CH
ASR3
ACR3
000650H
ASR4
ACR4
000654H
ASR5
ACR5
000658H
ASR6
ACR6
00065CH
予約
予約
000660H
AWR0
AWR1
000664H
AWR2
AWR3
000668H
AWR4
AWR5
00066CH
AWR6
予約
000670H
MCRA
MCRB
予約
予約
000674H
予約
予約
予約
予約
000678H
IOWR0
IOWR1
IOWR2
IOWR3
00067CH
予約
予約
予約
予約
000680H
CSER
CHER
予約
TCR
000684H
予約
予約
予約
予約
000688H
予約
予約
予約
予約
00068CH
予約
予約
0007F8H
予約
予約
予約
予約
予約
予約
予約
予約
予約
予約
0007FCH
予約
(MODR)
予約
予約
*1: 予約は予約レジスタを表します。必ず"0"を設定してください。
*2: MODRにはユーザプログラムからアクセスできません。
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487
第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
MB91460M シリーズ
30.2 外部バスインタフェースのレジスタ
外部バスインタフェースで使用されるレジスタについて説明します。
■ レジスタの種類
以下のレジスタは , 外部バスインタフェースで使用されます。
•
領域選択レジスタ (ASR0 ∼ ASR6)
•
領域構成レジスタ (ACR0 ∼ ACR6)
•
領域ウェイトレジスタ (AWR0 ∼ AWR6)
•
メモリ設定レジスタ (SDRAM/FCRAM オートプリチャージなしモード用 ) (MCRA)
•
メモリ設定レジスタ (FCRAM オートプリチャージありモード用 ) (MCRB)
•
DMAC 用 I/O ウェイトレジスタ (IOWR0 ∼ IOWR3)
•
チップセレクト許可レジスタ (CSER)
•
キャッシュ許可レジスタ (CHER)
•
端子 / タイミング制御レジスタ (TCR)
•
モードレジスタ (MODR)
488
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第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
MB91460M シリーズ
30.2.1 領域選択レジスタ 0 ∼ 6 (ASR0 ∼ ASR6)
このセクションでは , 領域選択レジスタ 0 ∼ 6 (ASR0 ∼ ASR6) の構成および機能について説明します。
■ 領域選択レジスタ 0 ∼ 6 (ASR0 ∼ ASR6) の構成
領域選択レジスタ (ASR0 ∼ ASR6：Area Select Register 0 ∼ 6) には , CS0X ∼ CS6X の各チップセレクト領域
の開始アドレスを指定します。
図 30.2-1 に , 領域選択レジスタ 0 ∼ 6 (ASR0 ∼ ASR6：Area Select Register) の構成を示します。
図 30.2-1 領域選択レジスタ (ASR0 ∼ ASR6) の構成
ASR0 bit 15
000640H
A31
ASR1 bit 15
000644H
A31
ASR2 bit 15
000648H
A31
ASR3 bit 15
00064CH
A31
ASR4 bit 15
000650H
A31
ASR5 bit 15
000654H
A31
ASR6 bit 15
000658H
A31
14
13
A30
A29
14
13
A30
A29
14
13
A30
A29
14
13
A30
A29
14
13
A30
A29
14
13
A30
A29
14
13
A30
A29
12
…
…
2
1
0
…
A18
A17
A16
12
…
…
2
1
0
…
A18
A17
A16
12
…
…
2
1
0
…
A18
A17
A16
12
…
…
2
1
0
…
A18
A17
A16
12
…
…
2
1
0
…
A18
A17
A16
12
…
…
2
1
0
…
A18
A17
A16
12
…
…
2
1
0
…
A18
A17
A16
初期値
INIT RST アクセス
0000H 0000H
R/W
XXXXH XXXXH
R/W
XXXXH XXXXH
R/W
XXXXH XXXXH
R/W
XXXXH XXXXH
R/W
XXXXH XXXXH
R/W
XXXXH XXXXH
R/W
■ 領域選択レジスタ (ASR0 ∼ ASR6) のビットの機能
開始アドレスには , 上位 16 ビット (A31 ∼ A16) を設定できます。各チップセレクト領域は , このレジスタに設定
されたアドレスから始まり , ASR0 ∼ ASR6 レジスタの 4 ビット (ASZ3 ∼ ASZ0) で設定された範囲をとります。
各チップセレクト領域の境界は , ACR0 ∼ ACR6 レジスタの 4 ビット (ASZ3 ∼ ASZ0) の設定に従います。たとえ
ば , ASZ3 ∼ ASZ0 ビットで 1MB の領域を設定した場合は , ASR0 ∼ ASR6 レジスタの下位 4 ビットは無視され , A31
∼ A20 ビットのみが有効となります。
ASR0 レジスタは , INIT および RST により 0000H に初期化されます ASR1 ∼ ASR6 は , INIT および RST によっ
て初期化されず , 未定義となります。チップの動作開始後 , CSER レジスタにより各チップセレクト領域を有効に
する前に , 必ず対応する ASR レジスタを設定してください。
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489
第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
MB91460M シリーズ
30.2.2 領域構成レジスタ 0 ∼ 6(ACR0 ∼ ACR6)
このセクションでは , 領域構成レジスタ 0 ∼ 6 (ACR0 ∼ ACR6) の構成および機能について説明します。
■ 領域構成レジスタ 0 ∼ 6 (ACR0 ∼ ACR6) の構成
領域構成レジスタ 0 ∼ 6 (ACR0 ∼ ACR6：Area Configuration Register 0 ∼ 6) は , 各チップセレクト領域の機能
を設定します。
図 30.2-2 に , 領域構成レジスタ 0 ∼ 6 (ACR0 ∼ ACR6) の構成を示します。
図 30.2-2 領域構成レジスタ 0 ∼ 6 (ACR0 ∼ ACR6) の構成
初期値
ACR0H bit 15
000642H
8
5
14
13
4
-
12
3
2
1
10
9
RST
アクセス
1111**00B
R/W
00000000B
00000000B
0
TYP3 TYP2 TYP1 TYP0
11
INIT
1111--00B
R/W
8
6
5
4
3
2
1
14
13
12
11
10
9
6
5
4
3
2
1
14
13
12
11
10
9
6
5
4
3
2
1
R/W
0
R/W
8
R/W
0
R/W
8
ASZ3 ASZ2 ASZ1 ASZ0 DBW1 DBW0 BST1 BST0 XXXXXXXXB XXXXXXXXB
ACR3L bit 7
00064FH
9
SREN PFEN WREN LEND TYP3 TYP2 TYP1 TYP0 XXXXXXXXB XXXXXXXXB
ACR3H bit 15
00064EH
10
ASZ3 ASZ2 ASZ1 ASZ0 DBW1 DBW0 BST1 BST0 XXXXXXXXB XXXXXXXXB
ACR2L bit 7
00064BH
11
SREN PFEN WREN LEND TYP3 TYP2 TYP1 TYP0 XXXXXXXXB XXXXXXXXB
ACR2H bit 15
00064AH
12
ASZ3 ASZ2 ASZ1 ASZ0 DBW1 DBW0 BST1 BST0 XXXXXXXXB XXXXXXXXB
ACR1L bit 7
000647H
6
SREN PFEN WREN
ACR1H bit 15
000646H
13
ASZ3 ASZ2 ASZ1 ASZ0 DBW1 DBW0 BST1 BST0
ACR0L bit 7
000643H
14
R/W
0
SREN PFEN WREN LEND TYP3 TYP2 TYP1 TYP0 XXXXXXXXB XXXXXXXXB
R/W
( 続く )
490
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第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
MB91460M シリーズ
( 続き )
初期値
ACR4H bit 15
14
13
12
11
10
9
8
6
5
4
3
2
1
0
INIT
RST
アクセス
ASZ3 ASZ2 ASZ1 ASZ0 DBW1 DBW0 BST1 BST0 XXXXXXXXB XXXXXXXXB R/W
000652H
ACR4L bit 7
SREN PFEN WREN LEND TYP3 TYP2 TYP1 TYP0 XXXXXXXXB XXXXXXXXB
000653H
ACR5H bit 15
14
13
12
11
10
9
8
ASZ3 ASZ2 ASZ1 ASZ0 DBW1 DBW0 BST1 BST0 XXXXXXXXB XXXXXXXXB
000646H
ACR5L bit 7
6
5
4
3
2
1
ACR6H bit 15
00065AH
14
12
11
10
9
6
5
4
3
2
1
R/W
8
ASZ3 ASZ2 ASZ1 ASZ0 DBW1 DBW0 BST1 BST0 XXXXXXXXB XXXXXXXXB
ACR6L bit 7
00065BH
13
R/W
0
SREN PFEN WREN LEND TYP3 TYP2 TYP1 TYP0 XXXXXXXXB XXXXXXXXB
000647H
R/W
R/W
0
SREN PFEN WREN LEND TYP3 TYP2 TYP1 TYP0 XXXXXXXXB XXXXXXXXB
R/W
各ビットの機能について , 以下に説明します。
[bit15 ∼ bit12] ASZ3 ∼ ASZ0 ( 領域サイズビット 3 ∼ 0)
これらのビットでは , 領域サイズを設定します。表 30.2-1 に , その設定を示します。
表 30.2-1 領域サイズの設定 (1 / 2)
ASZ3
ASZ2
ASZ1
ASZ0
0
0
0
0
64 K バイト (00010000H バイト , ASR A31 ∼ A16 ビットは有効 )
0
0
0
1
128 K バイト (00020000H バイト , ASR A31 ∼ A17 ビットは有効 )
0
0
1
0
256 K バイト (00040000H バイト , ASR A31 ∼ A18 ビットは有効 )
0
0
1
1
512 K バイト (00080000H バイト , ASR A31 ∼ A19 ビットは有効 )
0
1
0
0
1 M バイト (00100000H バイト , ASR A31 ∼ A20 ビットは有効 )
0
1
0
1
2 M バイト (00200000H バイト , ASR A31 ∼ A21 ビットは有効 )
0
1
1
0
4 M バイト (00400000H バイト , ASR A31 ∼ A22 ビットは有効 )
0
1
1
1
8 M バイト (00800000H バイト , ASR A31 ∼ A23 ビットは有効 )
1
0
0
0
16 M バイト (01000000H バイト , ASR A31 ∼ A24 ビットは有効 )
1
0
0
1
32 M バイト (02000000H バイト , ASR A31 ∼ A25 ビットは有効 )
1
0
1
0
64 M バイト (04000000H バイト , ASR A31 ∼ A26 ビットは有効 )
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各チップセレクト領域のサイズ
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491
第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
MB91460M シリーズ
表 30.2-1 領域サイズの設定 (2 / 2)
ASZ3
ASZ2
ASZ1
ASZ0
1
0
1
1
128 M バイト (08000000H バイト , ASR A31 ∼ A27 ビットは有効 )
1
1
0
0
256 M バイト (10000000H バイト , ASR A31 ∼ A28 ビットは有効 )
1
1
0
1
512 M バイト (20000000H バイト , ASR A31 ∼ A29 ビットは有効 )
1
1
1
0
1024 M バイト (40000000H バイト , ASR A31, A30 ビットは有効 )
1
1
1
1
2048 M バイト (80000000H バイト , ASR A31 ビットは有効 )
各チップセレクト領域のサイズ
ASZ3 ∼ ASZ0 は , アドレス比較のビット数を ASR と異なる値に変更することにより , 各領域のサイズを設定する場
合に使用します。このため , ASR には比較されないビットが存在します。ACR0 のビット ASZ3 ∼ ASZ0 は , RST に
より "1111B" (0FH) に初期化されます。ただし , この設定にかかわらず , RST 直後の CS0 領域は特別に 00000000H ∼
FFFFFFFFH ( 全領域 ) に設定されています。ACR0 への最初の書込み後に , 全領域設定がリセットされ , 表 30.2-1 に
示したサイズに設定されます。
[bit11, bit10] DBW1, DBW0 ( データバス幅 1, 0 ビット )
これらのビットには , 表 30.2-2 に示すように各チップセレクト領域のデータバス幅を設定します。
表 30.2-2 各チップセレクト領域のデータバス幅の設定
DBW1
DBW0
0
0
8 ビット ( バイトアクセス )
0
1
16 ビット ( ハーフワードアクセス )
1
0
予約 ( 設定禁止 )
1
1
予約 ( 設定禁止 )
データバス幅
ACR0 のビット DBW1, DBW0 ビットには , リセットシーケンス中にモードベクタの WTH ビットと同じ値が自動
的に書き込まれます。
[bit9, bit8] BST1, BST0 ( バーストサイズ 1, 0 ビット )
これらのビットでは , 表 30.2-3 に示すように各チップセレクト領域の最大バースト長を設定します。
表 30.2-3 各チップセレクトの最大バースト長の設定
BST1
BST0
0
0
1 ( シングルアクセス )
0
1
2 バースト ( アドレス境界：1 ビット )
1
0
4 バースト ( アドレス境界：2 ビット )
1
1
8 バースト ( アドレス境界：3 ビット )
最大バースト長
シングルアクセス以外のバースト長が設定された領域では , プリフェッチアクセスまたはバス幅を超えるサイズの
データを読み出した場合にのみ , バースト長が決定したアドレス内で , 連続したバーストアクセスを行ないます。
バス幅 16 ビット領域の最大バースト長は , 2 バースト以下に設定することをお勧めします。
シングルアクセス以外のバースト長が設定された領域では , RDY 入力は無視されます。
492
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第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
MB91460M シリーズ
[bit7] SREN ( 共有許可ビット )
このビットでは , 各チップセレクト領域の BRQ/BGRNTX による共有の許可または禁止が , 以下の表に示すように
設定されます。
SREN
共有の許可 / 禁止
0
BRQ/BGRNTX による共有を禁止
(CSnX はハイインピーダンスになりません )
1
BRQ/BGRNTX による共有を許可
(CSnX はハイインピーダンスになります )
共有が許可された領域では , バス開放中 (BGRNXT=Low 出力中 ) は , チップセレクト出力 (CSnX) がハイインピーダ
ンスになります。共有が禁止された領域では , バス開放中 (BGRNTX=Low 出力中 ) でもチップセレクト出力
(CSnX) がハイインピーダンスになりません。
CSER により許可されたすべての領域の共有が許可されている場合にのみ , アクセスストローブ出力 (ASX,
BAAX, RDX, WR0X, WR1X, WEX, MCLK, MCLKE) はハイインピーダンスになります。
[bit6] PFEN ( プリフェッチ許可ビット )
このビットでは , 各チップセレクト領域のプリフェッチの許可および禁止が , 以下の表に示すように設定されます。
PFEN
プリフェッチの許可 / 禁止
0
プリフェッチ禁止
1
プリフェッチ許可
プリフェッチが許可された領域から読出しを行うと , それに続くアドレスが先読みされ , 内蔵プリフェッチバッ
ファに格納します。格納されたアドレスに対して内部バスからのアクセスがあると , 外部アクセスを行わずにプ
リフェッチバッファに先読みされたデータを返します。
詳細は , 「30.8 プリフェッチ動作」を参照してください。
[bit5] WREN ( 書込み許可ビット )
このビットでは , 各チップセレクト領域への書込みの許可および禁止が設定されます。
WREN
書込みの許可 / 禁止
0
書込み禁止
1
書込み許可
書込み動作が禁止された領域が , 書込み動作のために内部バスからアクセスされても , そのアクセスは無視され ,
外部アクセスを一切実行しません。データ領域などの書込み動作が必要な領域の場合は , WREN ビットを 1 に設
定してください。
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493
第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
MB91460M シリーズ
[bit4] LEND ( リトルエンディアン選択ビット )
このビットでは , 各チップセレクト領域のバイトオーダを , 以下の表に示すように設定します。
LEND
バイトの順序
0
ビッグエンディアン
1
リトルエンディアン
ACR0 の LEND ビットには , 必ず "0" を設定してください。CS0 ではビッグエンディアンのみとなります。
[bit3 ∼ bit0] TYP3 ∼ TYP0 ( タイプ選択ビット )
これらのビットでは , 各チップセレクト領域のアクセスタイプが , 表 30.2-4 に示すように設定されます。
表 30.2-4 各チップセレクト領域のアクセスタイプ設定
TYP3
TYP2
TYP1
TYP0
0
0
x
x
通常アクセス ( 非同期 SRAM, I/O, およびシングル / ページ / バースト
ROM/FLASH)
0
1
x
x
アドレスデータマルチプレクスバス (8 ビット /16 ビットバス幅のみ )
0
x
x
0
RDY 端子による WAIT 挿入禁止
0
x
x
1
RDY 端子による WAIT 挿入許可 ( バースト中は禁止 )
0
x
0
x
WR0X ∼ WR1X 端子をライトストローブとして使用 (WEX は常に "H")
0
x
1
x
WEX 端子をライトストローブとして使用 *1
1
0
0
0
メモリタイプ A：SDRAM/FCRAM *2
1
0
0
1
メモリタイプ B：FCRAM *2
1
0
1
0
設定禁止
1
0
1
1
設定禁止
1
1
0
0
設定禁止
1
1
0
1
設定禁止
1
1
1
0
設定禁止
1
1
1
1
マスク領域設定 ( アクセスタイプは重複した領域と同じものになります ) *3
アクセスタイプ
*1: この設定を行うと , WR0X ∼ WR1X は各バイトの許可として使用されます。
*2: ACR6 および ACR7 レジストリのみが有効となります。ACR0, ACR1, ACR2, ACR3, ACR4, および ACR5
レジスタは禁止されます。
*3: CS 領域マスク設定機能を参照してください。( 次の黒丸部参照 )
アクセスタイプは , すべてのビットを組み合わせて設定します。
各アクセスタイプの動作の詳細については , 各タイプの動作の説明を参照してください。
494
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第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
MB91460M シリーズ
● CS 領域マスク設定機能
特定の CS 領域 ( ベース設定領域とよびます ) に , 一部動作設定を変更した領域を定義したい場合 , 別の CS 領域の
設定で ACR:TYP3 ∼ TYP0 を "1111B" に設定し , マスク設定領域として機能させることができます。
マスク設定機能を使用しない場合 , 複数の CS 領域でオーバラップする領域設定は禁止します。
マスク設定領域へのアクセス動作は , 以下のようになります。
•
マスク設定領域に対応する CSX はアサートされません。
•
ベース設定領域に対応する CSX はアサートされます。
•
ACR の以下の設定では , マスク設定領域側の設定が有効になります。
•
•
bit11, bit10 (DBW1, DBW0) ：バス幅設定
•
bit9, bit8 (BST1, BST0) ：バースト長設定
•
bit7 (SREN) ：共有許可設定
•
bit6 (PFEN) ：プリフェッチ許可設定
•
bit5 (WREN) ：書込み許可設定 ( この設定のみ , ベース設定領域と同じ設定のみが有効となります )
•
bit4 (LEND) ：リトルエンディアン設定
ACR の以下の設定では , ベース設定領域側の設定が有効になります。
•
bit3 ∼ bit0 (TYP3 ∼ TYP0) ：アクセスタイプ設定
•
AWR の設定では , マスク設定領域側の設定が有効になります。
•
CHER の設定では , マスク設定領域側の設定が有効になります。
マスク設定領域は , ほかの CS 領域 ( ベース設定領域 ) の一部の領域にのみ設定できます。ベース設定領域がない
領域に対しては , マスク設定領域を設定できません。ASR および ACR のビット ASZ3 ∼ ASZ0 の設定には , 十分
注意してください。
これらのビットを使用するときの制限事項は , 以下のとおりです。
•
書込み許可設定をマスクで実装することはできません。
•
書込み許可設定はベースとなる CS 領域とマスク設定領域で , 同じ設定にしてください。
•
マスク設定領域で書込み動作を禁止にすると , その領域はマスクされずベース CS 領域として動作します。
•
ベース CS 領域で書込み動作を禁止し , マスク設定領域で書込み動作を許可すると , ベース設定のない領域と
なり , 誤動作が発生します。
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495
第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
MB91460M シリーズ
30.2.3 領域ウェイトレジスタ (AWR0 ∼ AWR6)
領域ウェイトレジスタの構成および機能について説明します。(AWR0 ∼ AWR6)
■ 領域ウェイトレジスタの構成 (AWR0 ∼ AWR6)
領域ウェイトレジスタ (AWR0 ∼ AWR6：Area Wait Register 0 ∼ 6) は , 各チップセレクト領域の各種ウェイトタ
イミングを指定します。
図 30.2-3 に , 領域ウェイトレジスタの構成 (AWR0 ∼ AWR6) を示します。
図 30.2-3 領域ウェイトレジスタの構成 (AWR0 ∼ AWR6)
初期値
AWR0H bit 31
000660H
W15
AWR0L bit 23
000661H
W07
AWR1H bit 15
000662H
W15
AWR1L bit 7
000663H
W07
AWR2H bit 31
000664H
W15
AWR2L bit 23
000665H
W07
AWR3H bit 15
000666H
W15
AWR3L bit 7
30
29
28
27
26
25
24
W14
W13
W12
W11
W10
W09
W08
22
21
W06
W05
20
W04
19
18
17
16
W03
W02
W01
W00
14
13
12
11
W14
W13
W12
W11
W10
W09
W08
6
5
4
3
2
1
0
W06
W05
W04
W03
W02
W01
W00
30
29
28
27
26
25
24
W14
W13
W12
W11
W10
W09
W08
9
22
21
19
18
17
16
W05
W04
W03
W02
W01
W00
14
13
12
11
10
W13
W12
W11
W10
W09
W08
5
4
3
2
1
0
W06
W05
W04
W03
W02
W01
W00
AWR4H bit 31
30
29
28
27
26
25
24
W14
W13
W12
W11
W10
W09
W08
22
21
20
19
18
17
16
W06
W05
W04
W03
W02
W01
W00
14
13
12
11
10
9
8
W14
W13
W12
W11
W10
W09
W08
6
5
4
3
2
1
0
W06
W05
W04
W03
W02
W01
W00
000668H
W15
AWR4L bit 23
000669H
W07
AWR5H bit 15
00066AH
W15
AWR5L bit 7
00066BH
W07
アクセス
01111111B
R/W
11111011B
11111011B
R/W
XXXXXXXXB XXXXXXXXB R/W
XXXXXXXXB XXXXXXXXB R/W
XXXXXXXXB XXXXXXXXB R/W
XXXXXXXXB XXXXXXXXB R/W
8
W07
000667H
6
9
RST
01111111B
8
W06
W14
20
10
INIT
XXXXXXXXB XXXXXXXXB R/W
XXXXXXXXB XXXXXXXXB R/W
XXXXXXXXB XXXXXXXXB R/W
XXXXXXXXB XXXXXXXXB R/W
XXXXXXXXB XXXXXXXXB R/W
XXXXXXXXB XXXXXXXXB R/W
( 続く )
496
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第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
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( 続き )
初期値
AWR6H bit 31
00066CH
30
28
27
26
25
24
W15 W14 W13 W12 W11 W10 W09 W08
AWR6L bit 23
00066DH
29
22
21
20
19
18
17
INIT
RST
アクセス
XXXXXXXXB XXXXXXXXB
R/W
XXXXXXXXB XXXXXXXXB
R/W
16
W07 W06 W05 W04 W03 W02 W01 W00
各ビットの機能は , ACR0 ∼ ACR6 レジスタのアクセスタイプ (TYP3 ∼ TYP0 ビット ) の設定に応じて異なりま
す。以下の設定のいずれかを行ったチップセレクト領域は , 通常アクセスまたはアドレス / データマルチプレクス
アクセス動作を行う領域となります。
TYP3
TYP2
TYP1
TYP0
0
0
x
x
通常アクセス ( 非同期 SRAM, I/O, およびシングル / ページ /
バースト ROM/FLASH)
0
1
x
x
アドレスデータマルチプレクスアクセス (8 ビット /16 ビットバ
ス幅のみ )
アクセスタイプ
以下に , 通常アクセスまたはアドレス / データマルチプレクスアクセス領域に対する AWR0 ∼ AWR6 の各ビッ
トの機能を示します。AWR0 以外のレジスタは初期値が不定であるため , 初期値を設定してから , 各領域を CSER
レジスタによって有効にしてください。
以下では , 領域ウェイトレジスタ (AWR0 ∼ AWR6) のビットの機能について説明します。
[bit15 ∼ bit12] W15 ∼ W12 ( ファーストウェイトサイクルビット )
これらのビットでは , 各サイクルの最初のアクセスサイクルに挿入される自動ウェイトサイクル数が設定され
ます。バーストアクセスサイクル以外では , このウェイト設定のみが使用されます。
表 30.2-5 に , ファーストアクセス時の自動ウェイトサイクル数の設定を示します。
表 30.2-5 自動ウェイトサイクル数の設定 ( ファーストアクセス時 )
W15
W14
W13
W12
0
0
0
0
自動ウェイトサイクル 0
0
0
0
1
自動ウェイトサイクル 1
...
1
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1
ファーストウェイトサイクル
...
1
1
自動ウェイトサイクル 15
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497
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30.2 外部バスインタフェースのレジスタ
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[bit11 ∼ bit8] W11 ∼ W08 ( ページ内アクセスウェイトサイクルビット )
これらのビットでは , バーストアクセス時にページ内アクセスサイクルに挿入される自動ウェイトサイクル数
が設定されます。これは , バーストサイクルでのみ有効です。
表 30.2-6 に , バーストアクセス時の自動ウェイトサイクル数の設定を示します。
表 30.2-6 自動ウェイトサイクル数の設定 ( バーストアクセス時 )
W11
W10
W09
W08
0
0
0
0
自動ウェイトサイクル 0
0
0
0
1
自動ウェイトサイクル 1
ページ内アクセスウェイトサイクル
...
1
...
1
1
1
自動ウェイトサイクル 15
ファーストアクセスウェイトサイクルとページ内アクセスウェイトサイクルに同じ値を設定しても , それぞれのアク
セスサイクルでのアドレスからのアクセスタイムは同じにはなりません。これは , ページ内アクセスサイクルには ,
アドレス出力遅延が含まれるためです。
[bit7, bit6] W07 ∼ W06 ( リード→ライトアイドルサイクルビット )
リード→ライトアイドルサイクルは , リードサイクル後にライトサイクルが続く場合に , リードデータとライ
トデータのデータバス上での衝突を防ぐために設定します。アイドルサイクル中はすべてのチップセレクト信
号がネゲートし , データ端子はハイインピーダンス状態を維持します。リードサイクル後にライトサイクルが
続くか , またはリードサイクル後に別のチップセレクト領域へのアクセスが発生した場合は , 指定したアイド
ルサイクルを挿入します。表 30.2-7 に , アイドルサイクルの設定を示します。
表 30.2-7 アイドルサイクルの設定
W07
W06
リード→ライトアイドルサイクル
0
0
0 サイクル
0
1
1 サイクル
1
0
2 サイクル
1
1
3 サイクル
[bit5, bit4] W05, W04 ( ライトリカバリサイクルビット )
ライトリカバリサイクルは , ライトアクセス後のアクセス期間を制限する必要があるデバイスを制御する必要が
ある場合に設定します。ライトリカバリサイクル中は , すべてのチップセレクト信号をネゲートし , データ端子
ではハイインピーダンス状態を維持します。ライトリカバリサイクルが "1" 以上に設定されている場合 , ライ
トリカバリサイクルは , 常にライトアクセス後に挿入されます。
表 30.2-8 に , ライトリカバリサイクル数の設定を示します。
表 30.2-8 ライトリカバリサイクル数の設定
498
W05
W04
ライトリカバリサイクル
0
0
0 サイクル
0
1
1 サイクル
1
0
2 サイクル
1
1
3 サイクル
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第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
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[bit3] W03 (WR0X ∼ WR1X, WEX 出力タイミング選択ビット )
WR0X∼WR1X, WEX出力タイミング設定では, ライトストローブ出力を非同期ストローブとして使用するか,
同期ライトイネーブルとして使用するかが選択されます。非同期ストローブは , 通常のメモリ /IO に対応します。
同期イネーブルは , クロック同期のメモリ I/O (ASIC 内蔵メモリなど ) に対応します。
W03
WR0X ∼ WR1X, WEX 出力タイミング選択
0
MCLK 同期ライトイネーブル出力 (ASX=L から有効 )
1
非同期ライトストローブ出力 ( 通常動作 )
同期ライトイネーブルを使用した場合 (AWR の W03 ビットが "1") の動作は , 以下のようになります。
•
同期ライトイネーブル出力のタイミングは , 外部メモリアクセスクロックの MCLK 出力の立上りエッジで取り
込まれることを前提としています。非同期ストローブ出力とはタイミングが異なります。
•
WR0X ∼ WR1X, WEX 端子出力は , ASX 端子出力がアサートされているタイミングが , 同期ライトイネーブル
出力をアサートします。外部バスへの書込みの場合 , 同期ライトイネーブル出力は "L" になります。外部バス
からの読出しの場合 , 同期ライトイネーブル出力は "H" になります。
•
ライトデータは , 同期ライトイネーブル出力をアサートした次のクロックサイクルにて , 外部データ出力端子
より出力します。内部バスが一時的に使用不可のためライトデータを出力できない場合は , 同期ライトイネーブ
ル出力のアサーションは , ライトデータの出力が可能になるまで延期することがあります。
•
リードストローブ出力 (RDX) は , WR0X ∼ WR1X, WEX 出力タイミングの設定に関わらず , 非同期リードスト
ローブとして機能します。データの入出力方向の制御にそのまま使用してください。
同期書込みイネーブル出力を使用する場合は , 以下の制限があります。
•
•
•
以下の追加ウェイト設定はしないでください。
•
CSnX → RDX/WRnX セットアップ (AWR の W01 ビットは常に "0" を設定してください )
•
ファーストアクセスウェイトサイクル設定 (AWRのW15∼W12ビットは常に"0000B"を設定してください)
以下のアクセスタイプ設定 (ACR レジスタ中の TYP3 ∼ TYP0 ビット (bit3 ∼ bit0) ) は設定しないでください。
•
アドレス / データマルチプレクスバス設定 (ACR の TYP2 ビットは常に "0" を設定してください )
•
WR0X ∼ WR1X をストローブとして使用する設定 (ACR の TYP1 ビットは常に "0" を設定してください )
•
RDY 入力許可設定 (ACR の TYP0 ビットは常に "0" を設定してください )
同期書込みイネーブル出力の場合 , バースト長は常に "1" (ACR の BST1 ∼ BST0 ビットに "00B") を設定して
ください。
[bit2] W02 ( アドレス→ CSnX 遅延ビット )
アドレス→ CSnX 遅延設定は , CSnX の立下りに対してアドレスが一定のセットアップが必要であったり , 連
続して同一のチップセレクト領域にアクセスするときに CSnX のエッジを必要とする場合などに設定します。
アドレスおよび ASX 出力から CS0X ∼ CS6X 出力の遅延を設定します。
W02
アドレス→ CSnX 遅延
0
遅延なし
1
遅延あり
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499
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30.2 外部バスインタフェースのレジスタ
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"0" を設定して遅延なしを選択した場合は , ASX のアサートと同じタイミングで CS0X ∼ CS6X のアサートが開
始されます。この時 , 同じチップセレクト領域に連続してアクセスを行う場合 , 2 回のアクセス操作の間に変更が
なければ , CS0X ∼ CS6X のアサートを継続できます。
"1" を設定して遅延ありを選択した場合は , 外部クロックメモリ MCLK 出力の立上り時に , CS0X ∼ CS6X のアサー
トが開始されます。このとき , 同じチップセレクト領域に連続してアクセスを行う場合 , 2 回のアクセス操作の間
のタイミングで CS0X ∼ CS6X はネゲートされます。CSX 遅延ありを選択した場合は , 遅延させた CSnX のアサー
ト後にリード / ライトストローブをアサートする前に , 1 サイクルのセットアップサイクルが挿入されます (W01
ビットの CSnX → RDX/WEX セットアップ設定と同等の動作となります ) 。
同じ領域への DACKX 信号 ( 基本モード ) に対するアドレス→ CSnX 遅延設定も , 同様に動作します。基本モード
の DACKX 出力は , 同じ領域への CSX 出力と同じ波形となります。
[bit1] W01 (CSnX → RDX/WRnX セットアップ延長サイクルビット )
CSnX → RDX/WRnX セットアップ延長サイクルは , CSnX アサート後 , リード / ライトストローブがアサートさ
れるまでの期間を延長する場合に設定されます。CSX アサート後 , リード / ライトストローブがアサートされる
前に最低 1 サイクルのセットアップ延長サイクルが挿入されます。
W01
CSnX → RDX/WRnX セットアップ延長サイクル
0
0 サイクル
1
1 サイクル
"0" を設定して 0 サイクルを選択した場合は , 最速で CSX アサート直後の外部クロック MCLK 出力の立上りから
RDX/WRnX が出力されます。WRnX は , 内部バスの状態により , 1 サイクル以上遅延することもあります。
"1"を設定して1サイクルを選択した場合は, RDX/WR0X∼WR1X/WEXは必ず1サイクル以上遅れて出力されます。
同一チップセレクト領域内で , CSnX をネゲートしないまま連続してアクセスが行われる場合 , このセットアップ
延長サイクルは挿入されません。アドレス確定のセットアップ延長サイクルが必要な場合は , W02 ビットを設定
して , アドレス→ CSnX 遅延を挿入してください。アクセス動作ごとに CSnX がネゲートされるため , このセッ
トアップ延長サイクルが有効となります。
W02 ビットの CSnX 遅延設定が挿入されている場合 , W01 ビットの設定に関わらず常にこのセットアップサイク
ルが有効となります。
[bit0] W00 (RDX/WRnX → CSnX ホールド延長サイクルビット )
RDX/WRnX → CSnX ホールド延長サイクルは , リード / ライトストローブネゲート後 , CSnX ネゲートまでの期
間を延長する場合に設定します。リード / ライトストローブネゲート後 , CSnX がネゲートされる前に , 1 サイ
クルのホールド延長サイクルを挿入します。
W00
RDX/WRnX → CSnX ホールド延長サイクル
0
0 サイクル
1
1 サイクル
"0" を設定して 0 サイクルを選択した場合は , RDX/WR0X ∼ WR1X/WEX がネゲートされた後の外部メモリクロッ
ク MCLK 出力の立上りエッジよりホールド遅延の経過した後に , CS0X ∼ CS6X がネゲートされます。
"1" を設定して 1 サイクルを選択した場合は , CS0X ∼ CS6X は 1 サイクル遅れてネゲートされます。
500
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第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
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同一チップセレクト領域内で CSnX をネゲートしないまま連続してアクセスする場合 , このホールド延長サイクル
は挿入されません。アドレス確定のホールド延長サイクルが必要な場合は , W02 ビットを設定して , アドレス→
CSnX 遅延を挿入してください。アクセス動作ごとに CSnX がネゲートされるため , このホールド延長サイクルが
有効となります。
● メモリタイプ A (SDRAM/FCRAM) およびメモリタイプ B (FCRAM)
ACR6, ACR7 レジスタのアクセスタイプ (TYP3 ∼ TYP0 ビット ) が表 30.2-9 のように設定されたチップセレクト領
域は , SDRAM/FCRAM アクセス動作を行う領域となります。
表 30.2-9 に , アクセスタイプ (TYP3 ∼ TYP0 ビット ) の設定を示します。
表 30.2-9 アクセスタイプ (TYP3 ∼ TYP0 ビット ) の設定
TYP3
TYP2
TYP1
TYP0
アクセスタイプ
1
0
0
0
メモリタイプ A:SDRAM/FCRAM ( オートプリチャージは使用しません )
SDRAM アクセス領域に対する AWR6, AWR7 の各ビットの機能を以下に示します。初期値が不定であるため , 各
領域をチップセレクト領域許可レジスタ (CSER) で有効にする前に , 設定を行ってください。
SDRAM/FCRAM を接続する領域では , このレジスタの設定はすべて同じにしてください。
以下では , 領域ウェイトレジスタ (AWR6, AWR7) の各ビットの機能について説明します。
[bit15] W15：予約ビット
このビットは , "0" に設定してください。
[bit14 ∼ bit12] W14 ∼ W12 (RAS-CAS 遅延サイクルビット )
これらのビットには , RAS 出力から CAS 出力までのサイクル数を設定してください。
表 30.2-10 に , RAS 出力から CAS 出力までのサイクル数の設定内容を示します。
表 30.2-10 RAS 出力から CAS 出力までのサイクル数の設定
W14
W13
W12
RAS-CAS 遅延サイクル
0
0
0
1 サイクル
0
0
0
2 サイクル
...
1
1
...
1
8 サイクル
SDRAM/FCRAM に接続する領域では , これらのビットにはすべて同じ RAS-CAS 遅延サイクルを設定してください。
[bit11] 予約ビット
このビットは , "0" に設定してください。
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第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
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[bit10 ∼ bit8] W10 ∼ 08 (CAS 待ち時間ビット ) ：
これらのビットには , CAS 待ち時間を設定してください。
表 30.2-11 に , CAS 待ち時間の設定を示します。
表 30.2-11 CAS 待ち時間の設定
W10
W09
W08
CAS レイテンシ
0
0
0
1 サイクル
0
0
0
2 サイクル
...
1
...
1
1
8 サイクル
SDRAM/FCRAM を接続する領域では , これらのビットにはすべて同じ CAS 待ち時間を設定してください。
[bit7, bit6] W07, W06 ( リード→ライトサイクルビット )
これらのビットには , 最後の読出しデータ出力から次の書込みコマンド発行までの最小サイクル数を設定して
ください。発行までの最小サイクル数を設定してください。
表 30.2-12 に , リード→ライトサイクルの設定内容を示します。
表 30.2-12 リード→ライトサイクル
W07
W06
リード→ライトサイクル
0
0
1 サイクル
0
1
2 サイクル
1
0
3 サイクル
1
1
4 サイクル
SDRAM/FCRAM を接続する領域では , これらのビットによるリード→ライトサイクルの設定はすべて同じにして
ください。
リード→ライトアイドルサイクルは , このビットの設定サイクルを " − 1" したサイクル数となります。
[bit5, bit4] W05, W04 ( ライトリカバリサイクルビット )
これらのビットには , 最後の書込みデータ出力から次の読出しコマンド発行までの最小サイクル数を設定して
ください。
表 30.2-13 に , ライトリカバリサイクルの設定内容を示します。
表 30.2-13 ライトリカバリサイクル
W05
W04
ライトリカバリサイクル
0
0
禁止
0
1
2 サイクル
1
0
3 サイクル
1
1
4 サイクル
SDRAM/FCRAM を接続する領域では , これらのビットによるライトリカバリサイクルの設定はすべて同じにして
ください。
502
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第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
MB91460M シリーズ
[bit3, bit2] W03, W02 (RAS アクティブタイムビット )
これらのビットには , RAS アクティブタイムの最小サイクル数を設定してください。
表 30.2-14 に , RAS アクティブタイムの設定内容を示します。
表 30.2-14 RAS アクティブタイム
W03
W02
RAS アクティブタイム
0
0
1 サイクル
0
1
2 サイクル
1
0
5 サイクル
1
1
6 サイクル
SDRAM/FCRAM を接続する領域では , これらのビットにはすべて同じ RAS アクティブタイムを設定してください。
[bit1, bit0] W01, W00 (RAS プリチャージサイクルビット )
これらのビットには , RAS プリチャージサイクル数を設定してください。
表 30.2-15 に , RAS プリチャージサイクルの設定内容を示します。
表 30.2-15 RAS プリチャージサイクル
W03
W02
RAS プリチャージサイクル
0
0
1 サイクル
0
1
2 サイクル
1
0
3 サイクル
1
1
4 サイクル
SDRAM/FCRAM を接続する領域では , これらのビットにはすべて同じ RAS プリチャージサイクルを設定してく
ださい。
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503
第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
MB91460M シリーズ
30.2.4 メモリ設定レジスタ (SDRAM/FCRAM オートプリチャージなしモード用 ) (MCRA)
メモリ設定レジスタ (SDRAM/FCRAM オートプリチャージなしモード用 ) (MCRA) の構成および機能について説明
します。
■ メモリ設定レジスタ (SDRAM/FCRAM オートプリチャージなしモード用 ) (MCRA) の構成
メモリ設定レジスタ (SDRAM/FCRAM オートプリチャージなしモード用 ) (MCRA)
メモリ設定レジスタ (MCRA：Memory Setting Register for extend type-A:SDRAM/FCRAM オートプリチャージな
し ) は , チップセレクト領域に接続する SDRAM/FCRAM の各種設定を行います。
図 30.2-4 に , メモリ設定レジスタ (SDRAM/FCRAM オートプリチャージなしモード用 ) (MCRA) のビット構成を示
します。
図 30.2-4 メモリ設定レジスタ (SDRAM/FCRAM オートプリチャージなしモード用 ) (MCRA) のビット構成
初期値
bit 31
アドレス 000670H
30
予約
PSZ2
R/W
R/W
29
28
PSZ1 PSZ0
R/W
R/W
27
26
25
24
WBST BANK ABS1 ABS0
R/W
R/W
R/W
R/W
XXXXXXXXB(INIT)
XXXXXXXXB(RST)
レジスタは , ACR6, ACR7 レジスタのアクセスタイプ (TYP3 ∼ TYP0 ビット ) が表 30.2-16 のように設定された
チップセレクト領域に接続する SDRAM/FCRAM の各種設定を行う領域として機能します。
表 30.2-16 に , アクセスタイプ (TYP3 ∼ TYP0 ビット ) の設定を示します。
表 30.2-16 アクセスタイプ (TYP3 ∼ TYP0 ビット ) の設定
TYP3
TYP2
TYP1
TYP0
1
0
0
0
アクセスタイプ
メモリタイプ A:SDRAM/FCRAM ( オートプリチャージは使用しません )
MCRB は MCRA とレジスタハードウェアを共用しています。したがって , MCRA を変更した場合は MCRB も変
更されます。
以下では , メモリ設定レジスタ (SDRAM/FCRAM オートプリチャージなしモード用 ) (MCRA) の各ビットの機能
について説明します。
[bit31] 予約ビット
このビットは , "0" に設定してください。
[bit30 ∼ bit28] PSZ2 ∼ PSZ0 ( ページサイズビット )
これらのビットには , 接続する SDRAM のページサイズを設定してください。
表 30.2-17 に , 接続する SDRAM のページサイズの設定内容を示します。
表 30.2-17 SDRAM のページサイズの設定
PSZ2
PSZ1
PSZ0
0
0
0
8 ビットのカラムアドレス：A0 ∼ A7 (256 メモリワード )
0
0
1
9 ビットのカラムアドレス：A0 ∼ A8 (512 メモリワード )
0
1
0
10 ビットのカラムアドレス：A0 ∼ A9 (1024 メモリワード )
0
1
1
11 ビットのカラムアドレス：A0 ∼ A9, A11 (2048 メモリワード )
1
X
X
禁止
504
SDRAM のページサイズ
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第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
MB91460M シリーズ
[bit27] WBST ( バースト書込み設定ビット )
このビットには , 書込み時にバースト書込みを行うかを設定してください。
表 30.2-18 に , バースト書込みの設定内容を示します。
表 30.2-18 バースト書込み設定
WBST
バースト書込み設定
0
シングル書込み
1
バースト書込み
FCRAM を接続する場合は , 必ず "1" を設定してください。
FCRAM では , バースト読出しもシングル書込みモードもサポートしていません。
[bit26] BANK ( バンク数設定ビット )
このビットには , 接続する SDRAM のバンク数を設定してください。
表 30.2-19 に , バンク数の設定内容を示します。
表 30.2-19 バンク数の設定
バンク
バンク数の設定
0
2 バンク
1
4 バンク
[bit25, bit24] ABS1, ABS0 ( アクティブバンク数設定ビット )
これらのビットに , 同時に有効にする最大バンク数を設定してください。
表 30.2-20 に , アクティブバンク数の設定内容を示します。
表 30.2-20 アクティブバンク数の設定
ABS1
ABS0
アクティブバンク数
0
0
1 バンク
0
1
2 バンク
1
0
3 バンク
1
1
4 バンク
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505
第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
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30.2.5 メモリ設定レジスタ (FCRAM オートプリチャージありモード用 ) (MCRB)
メモリ設定レジスタ (FCRAMオートプリチャージありモード用) (MCRB) の構成および機能について説明します。
■ メモリ設定レジスタ (FCRAM オートプリチャージありモード用 ) (MCRB) の構成
メモリ設定レジスタ (FCRAM オートプリチャージありモード用 ) (MCRB：Memory Configuration Register for
extend type-B：FCRAM オートプリチャージあり ) の設定では , チップセレクト領域に接続する FCRAM の各種設
定を行います。
図 30.2-5 に , メモリ設定レジスタ (FCRAM オートプリチャージありモード用 ) (MCRB) の構成を示します。
図 30.2-5 メモリ設定レジスタ (FCRAM オートプリチャージありモード用 ) (MCRB) の構成
初期値
bit 23
アドレス
000671H
22
予約
PSZ2
R/W
R/W
21
20
PSZ1 PSZ0
R/W
19
18
17
16
WBST BANK ABS1 ABS0
R/W
R/W
R/W
R/W
R/W
XXXXXXXXB(INIT)
XXXXXXXXB(RST)
レジスタは , ACR6, ACR7 レジスタのアクセスタイプ (TYP3 ∼ TYP0 ビット ) が表 30.2-21 のように設定された
チップセレクト領域に接続する FCRAM の各種設定を行う領域として機能します。
表 30.2-21 に , アクセスタイプ (TYP3 ∼ TYP0 ビット ) の設定を示します。
表 30.2-21 アクセスタイプ (TYP3 ∼ TYP0 ビット ) の設定
TYP3
TYP2
TYP1
TYP0
アクセスタイプ
1
0
0
1
Memory type B：FCRAM ( オートプリチャージを使用します )
MCRB は MCRA とレジスタハードウェアを共用しています。したがって , MCRB を変更した場合は MCRA も変
更されます。
この機能は MCRA と同様です。ただし , この TYPE 設定においては , WBST ビットの機能は使用できないことに
注意してください。
(FCRAM ではバースト読出しも , シングル書込みモードもサポートしていません。)
506
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第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
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30.2.6 DMAC 用 I/O ウェイトレジスタ (IOWR0 ∼ IOWR3)
DMAC 用 I/O ウェイトレジスタ (IOWR0 ∼ IOWR3) の構成および機能について説明します。
■ DMAC 用 I/O ウェイトレジスタ (IOWR0 ∼ IOWR3) の構成
DMAC 用 I/O ウェイトレジスタ (IOWR0 ∼ IOWR3：I/O Wait Register for DMAC0 ∼ DMAC3) は , DMA フライバイ
アクセス時の各種ウェイトを設定します。
図 30.2-6 に , DMAC 用 I/O ウェイトレジスタ (IOWR0 ∼ IOWR3) の構成を示します。
図 30.2-6 DMAC 用 I/O ウェイトレジスタ (IOWR0 ∼ IOWR3) の構成
初期値
IOWR0 bit 31
000678H
27
26
25
24
INIT
RST
アクセス
22
21
20
19
18
17
14
13
12
11
10
9
6
5
4
3
2
1
R/W
16
R/W
8
RYE2 HLD2 WR21 WR20 IW23 IW22 IW21 IW20 XXXXXXXXB XXXXXXXXB
IOWR3 bit 7
00067BH
28
RYE1 HLD1 WR11 WR10 IW13 IW12 IW11 IW10 XXXXXXXXB XXXXXXXXB
IOWR2 bit 15
00067AH
29
RYE0 HLD0 WR01 WR00 IW03 IW02 IW01 IW00 XXXXXXXXB XXXXXXXXB
IOWR1 bit 23
000679H
30
R/W
0
RYE3 HLD3 WR31 WR30 IW33 IW32 IW31 IW30 XXXXXXXXB XXXXXXXXB
R/W
■ DMAC 用 I/O ウェイトレジスタ (IOWR0 ∼ IOWR3) のビットの機能
以下では , DMAC 用 I/O ウェイトレジスタのビットの機能について説明します。
[bit31, bit23] RYE0, RYE1 (RDY 有効 0, 1 ビット )
これらのビットには , DMAC フライバイアクセス時の ch.0 ∼ ch.3 の RDY によるウェイト制御を設定します。
RYEn
RDY 機能設定
0
I/O アクセスに対する RDY 入力は無効になります。
1
I/O アクセスに対する RDY 入力は有効になります。
"1" を設定すると , 該当するチャネルのフライバイ転送時に RDY 端子によるウェイト挿入が可能となります。
IOWRX および IORDX は , RDY 端子がイネーブルになるまで延長されます。また , メモリ側の RDX/WR0X ∼
WR1X/WEX もそれに同期して延長されます。ACR レジスタで , フライバイ転送先のチップセレクト領域が RDY
有効に設定されている場合 , IOWR の RYEn ビットに関係なく , RDY 端子によるウェイト挿入が実行可能になり
ます。また , ACR レジスタで , フライバイ転送先のチップセレクト領域が RDY 無効に設定されていても , IOWR
側の RYEn ビットで RDY 有効が設定されていると , フライバイアクセス時にのみ RDY 端子によるウェイト挿入が
可能になります。
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507
第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
MB91460M シリーズ
[bit30, bit22] HLD0, HLD1 ( ホールドウェイト制御ビット )
これらのビットは , DMA フライバイアクセス時 , 転送元のアクセス側のリードストローブ信号のホールドサイ
クルを制御します。
HLDn
ホールドウェイト設定
0
ホールド延長サイクルを挿入しません。
1
ホールド延長サイクルを挿入し , リードサイクルを 1 サイクル延長します。
"0" を設定すると , 転送元のアクセス側でのリードストローブ信号 ( メモリ→ I/O の場合は RDX, I/O →メモリの場合
は IORDX) とライトストローブ信号 ( メモリ→ I/O の場合は IOWRX, I/O →メモリの場合は WR0X ∼ WR1X および
WEX) は同じタイミングで出力されます。
"1" を設定すると , 転送元アクセス側データの転送先に対するホールドタイムを確保するために , ライトストローブ
信号に対し , リードストローブ信号を 1 サイクル長く出力します。
[bit29, bit28, bit21, bit20] WR01/WR00, WR11/WR10 (I/O アイドルウェイトビット )
これらのビットには , DMA フライバイアクセス時の連続したアクセスに対するアイドルサイクルを設定します。
表 30.2-22 に , I/O アイドルサイクル数の設定を示します。
表 30.2-22 I/O アイドルサイクル数の設定
WRn1
WRn0
I/O アイドルサイクル数の設定
0
0
0 サイクル
0
1
1 サイクル
1
0
2 サイクル
1
1
3 サイクル
アイドルサイクルを 1 サイクル以上設定した場合 , DMA フライバイアクセス時に , 指定したアイドルサイクル
数が I/O アクセスの後に挿入されます。アイドルサイクル中は , すべての CSX およびストローブ出力はネゲー
トされ , データ端子はハイインピーダンス状態となります。
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第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
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[bit27∼bit24, bit19∼bit16, bit11∼bit8] IW03∼IW00, IW13∼IW10, IW23∼IW20 (I/Oアクセスウェイトビット)
これらのビットには , DMA フライバイアクセス時の I/O アクセスの自動ウェイトサイクルを設定します。
表 30.2-23 に , I/O ウェイトサイクル数の設定を示します。
表 30.2-23 I/O ウェイトサイクル数の設定
IWn3
IWn2
IWn1
IWn0
I/O ウェイトサイクル数
0
0
0
0
0 サイクル
0
0
0
1
1 サイクル
...
1
...
1
1
1
15 サイクル
転送元と転送先の間でデータが同期されるため , IWnn ビットの I/O 側設定およびフライバイ転送先 ( メモリなど ) の
ウェイト設定のうち大きいほうが , 挿入されるウェイトサイクル数として使用されます。したがって , IWnn ビッ
トに指定したサイクル数より多いウェイトが挿入される可能性があります。
30.2.7 チップセレクト許可レジスタ (CSER)
チップセレクト許可レジスタ (CSER) の構成および機能について説明します。
■ チップセレクト許可レジスタ (CSER) の構成
チップセレクト許可レジスタ (CSER：Chip Select Enable register) は , 各チップセレクト領域の許可および禁止を設
定します。
図 30.2-7 に , チップセレクト許可レジスタ (CSER) の構成を示します。
図 30.2-7 チップセレクト許可レジスタ (CSER) の構成
初期値
アドレス
000680H
CM71-10150-3
bit 31
30
29
28
27
26
25
24
INIT
RST
予約 CSE6 CSE5 CSE4 CSE3 CSE2 CSE1 CSE0 00000001B 00000001B
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アクセス
R/W
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第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
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■ チップセレクト許可レジスタ (CSER) のビットの機能
以下に , チップセレクト許可レジスタ (CSER) のビットの機能について説明します。
[bit30 ∼ bit24] CSE6 ∼ CSE0 ( チップセレクト許可ビット )
これらのビットは , CS0X ∼ CS6X のチップセレクト許可ビットです。
初期値は "00000001B" で , CS0 領域のみ許可されています。
"1" を書き込むと , ASR0 ∼ ASR6, ACR0 ∼ ACR6, AWR0 ∼ AWR6 の設定に従って , チップセレクト領域が動
作します。
このレジスタを設定する前に , 必ず対応するチップセレクト領域のすべての設定を行ってください。
CSE6 ∼ CSE0
領域制御
0
禁止
1
許可
表 30.2-24 に , チップセレクト許可ビットに対応する CSnX を示します。
表 30.2-24 チップセレクト許可ビットに対応する CSnX
CSE ビット
対応する CSnX
bit24：CSE0
CS0X
bit25：CSE1
CS1X
bit26：CSE2
CS2X
bit27：CSE3
CS3X
bit28：CSE4
CS4X
bit29：CSE5
CS5X
bit30：CSE6
CS6X
30.2.8 キャッシュ許可レジスタ (CHER)
キャッシュ許可レジスタ (CHER) の構成および機能について説明します。
■ キャッシュ許可レジスタ (CHER) の構成
キャッシュ許可レジスタ (CHER：CacHe Enable Register) は , 各チップセレクト領域から読み出されたデータの転
送を制御します。
図 30.2-8 に , キャッシュ許可レジスタ (CHER) の構成を示します。
図 30.2-8 キャッシュ許可レジスタ (CHER) の構成
初期値
アドレス
000681H
510
bit 23
22
21
20
19
18
17
16
INIT
アクセス
RST
予約 CHE6 CHE5 CHE4 CHE3 CHE2 CHE1 CHE0 11111111B 11111111B
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R/W
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第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
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■ キャッシュ許可レジスタ (CHER) のビットの機能
以下に , キャッシュ許可レジスタ (CHER) のビットの機能について説明します。
[bit23 ∼ bit16] CHE7 ∼ CHE0 ( キャッシュ許可ビット )
これらのビットは , チップセレクト領域ごとに , 内蔵キャッシュへの転送の許可および禁止を指定します。
CHEn
キャッシュ領域設定
0
非キャッシュ領域 ( 該当する領域から読み出されたデータはキャッシュに保存
しません )
1
キャッシュ領域 ( 該当する領域から読み出されたデータはキャッシュに保存し
ます )
30.2.9 端子 / タイミング制御レジスタ (TCR)
このセクションでは , 端子 / タイミング制御レジスタの構成および機能について説明します。
■ 端子 / タイミング制御レジスタ (TCR) の構成
端子 / タイミング制御レジスタ (TCR：Terminal and Limiting Control Register) は , 共通端子機能やタイミング制
御の設定など , 外部バスインタフェースコントローラ全般に関わる機能を制御します。
図 30.2-9 に , 端子 / タイミング制御レジスタ (TCR) の構成を示します。
図 30.2-9 端子 / タイミング制御レジスタ (TCR) の構成
初期値
アドレス
000683H
bit 7
6
5
BREN PSUS PCLR
4
3
2
予約
予約
予約
1
0
INIT
RST
アクセス
RDW1 RDW0 00000000B 0000XXXXB
R/W
■ 端子 / タイミング制御レジスタ (TCR) のビットの機能
以下に , 端子 / タイミング制御レジスタ (TCR) のビットの機能について説明します。
[bit7] BREN (BRQ 許可ビット )
このビットは , BRQ 端子入力を許可し , 外部バス共有を可能にします。
BREN
BRQ 入力は有効となります。
0
BRQ/BGRNTX によるバス共有しません。
BRQ 入力は無効となります。
1
BRQ/BGRNTX によるバス共有します。
BRQ 入力は有効となります。
初期状態 "0" のときは , BRQ 入力は無視します。"1" を設定すると , BRQ 入力が H レベルになった後 , バス開放が
可能になった時点で , バスが開放 ( ハイインピーダンス制御 ) して BGRNTX がアクティブ ("L" レベル出力 ) にな
ります。
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第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
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[bit6] PSUS ( プリフェッチ抑止ビット )
このビットは , すべての領域に対するプリフェッチの一時停止を制御します。
PSUS
プリフェッチ制御
0
プリフェッチ許可
1
プリフェッチ抑止
"1" を設定すると , "0" を書き込むまで新しいプリフェッチ動作は行われません。この間 , プリフェッチバッファへ
のミスが発生しない限りプリフェッチバッファの内容は消去されないため , プリフェッチを再開する前に , PCLR
ビット機能 (bit5) によりプリフェッチバッファのクリアを行ってください。
[bit5] PCLR ( プリフェッチバッファクリアビット )
このビットは , プリフェッチバッファのすべての内容をクリアします。
PCLR
プリフェッチバッファ制御
0
通常状態
1
プリフェッチバッファをクリアします。
"1" を書き込むと , プリフェッチバッファがすべてクリアされます。バッファクリアが完了すると , 自動的にビット
値は "0" に戻ります。PSUS ビット (bit6) でプリフェッチを中断 ("1" に設定 ) してから , バッファのクリアを行っ
てください (PSUS と PCLR の両ビットに "11B" を書き込むことも可能です ) 。
[bit4 ∼ bit2] 予約ビット
このビットは予約されています。必ず "000B" に設定してください。
[bit1, bit0] RDW1, RDW0 ( ウェイトサイクル短縮ビット )
これらのビットは , すべてのチップセレクト領域およびフライバイ用 I/O チャネルに対し , AWR レジスタの設
定値はそのままで , 自動アクセスサイクルウェイトの設定値の自動ウェイトサイクル数のみを一律に削減しま
す。アイドルサイクル , リカバリサイクル , セットアップ , およびホールドサイクルの設定には影響しません。表
30.2-25 に , これらのビットの組み合わせによるウェイトサイクル短縮の設定を示します。
表 30.2-25 ウェイトサイクル短縮の設定
RDW1
RDW0
0
0
通常ウェイト (AWR0 ∼ AWR6 の設定 )
0
1
AWR0 ∼ AWR6 設定の 1/2 ( 右側へ 1 ビットシフト )
1
0
AWR0 ∼ AWR6 設定の 1/4 ( 右側へ 2 ビットシフト )
1
1
AWR0 ∼ AWR6 設定の 1/8 ( 右側へ 3 ビットシフト )
ウェイトサイクル短縮
この機能は , ベースクロックを低速にしている間 , または外部バスクロックの分周比設定を大きくしている間など ,
低速クロックで動作している間に , 過剰なアクセスサイクルウェイトがかからないようにすることを目的として
います。
通常 , このような場合にウェイトサイクルをリセットするには , すべての AWR をそれぞれ書き換える必要があり
ます。ただし , RDW1/RDW0 ビットの機能を使用すると , すべての AWR の設定は高速クロックの時の設定のま
まで , アクセスサイクルウェイトのみを 1 度に削減することができます。
クロックを高速に戻す前に , 必ず RDW1/RDW0 ビットを "00B" にリセットしてください。
512
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第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
MB91460M シリーズ
30.2.10 リフレッシュコントロールレジスタ (RCR)
リフレッシュコントロールレジスタ (RCR) の構成および機能について説明します。
■ リフレッシュコントロールレジスタ (RCR) の構成
リフレッシュコントロールレジスタ (RCR：Refresh Control Register) は , SDRAM に対する各種リフレッシュ制
御設定を行います。
どの領域に対しても SDRAM 制御を設定していない場合 , このレジスタの設定は意味を持ちませんが , その場合はレ
ジスタ値を初期化状態から書き換えないでください。
リードモディファイライトの読出しの場合は , SELF, RRLD, PON ビットは必ず "0" に返します。
図 30.2-10 に , リフレッシュコントロールレジスタ (RCR) の構成を示します。
図 30.2-10 リフレッシュコントロールレジスタ (RCR) の構成
RCRH
初期値
bit 31
アドレス 000684 H
RCRL
アドレス 000685 H
bit
30
29
28
27
26
25
24
SELF
RRLD RFINT5 RFINT4 RFINT3 RFINT2 RFINT1 RFINT0
W/R
W/R
W/R
23
22
21
W/R
20
W/R
W/R
18
17
16
W/R
W/R
19
BRST
RFC2
RFC1
RFC0
PON
TRC2
TRC1
TRC0
W/R
W/R
W/R
W/R
W/R
W/R
W/R
W/R
00XXXXXXB(INIT)
00XXXXXXB(RST)
XXXX0XXXB(INIT)
XXXX0XXXB(RST)
■ リフレッシュコントロールレジスタ (RCR) のビット機能
以下に , リフレッシュコントロールレジスタ (RCR) の各ビットの機能について説明します。
[bit31] SELF ( セルフリフレッシュ制御ビット )
このビットは , セルフリフレッシュモードに対応するメモリに対して , セルフリフレッシュモードの制御を行
います。
表 30.2-26 に , セルフリフレッシュ制御の設定を示します。
表 30.2-26 セルフリフレッシュ制御の設定
SELF
セルフリフレッシュ制御
0
オートリフレッシュまたはパワーダウン
1
セルフリフレッシュモードへ移行
"1" を設定すると , SELF コマンドを発行した後にセルフリフレッシュが実行されます。"0" を書き込むと , セルフ
リフレッシュモードが終了します。
ストップモードにするときに SDRAM の内容を保持する場合は , ストップモードに入る前に , このビットを使用し
てセルフリフレッシュモードに移行してください。このとき , セルフリフレッシュモードに移行する前に集中リ
フレッシュが実行されます。終了するまでの間に発生した外部アクセス要求は待機します。モードはストップモー
ドに移行します。
セルフリフレッシュモードから解除するには , このビットへの "0" 書込み , または SDRAM に対するアクセスを行
います。このとき , 解除直後に集中リフレッシュが実行されます。したがって , SDRAM アクセスを含む外部アク
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第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
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セスを行うと , しばらくの間外部アクセス要求が待機し , CPU の動作が停止します。セルフリフレッシュモード
に移行できない状態でストップモードにすると , そのままパワーダウンモードとなり , SDRAM のデータは破損し
ます。
リードモディファイライトの読出しの場合 , SELF, RRLD, PON ビットは必ず "0" に返します。
[bit30] RRLD ( リフレッシュカウンタ起動制御ビット )
このビットは , フレッシュカウンタの動作開始およびリロードを行います。
表 30.2-27 に , リフレッシュカウンタ起動制御の機能を示します。
表 30.2-27 リフレッシュカウンタ起動制御の機能
RRLD
リフレッシュカウンタ起動制御
0
禁止 ( 動作なし )
1
オートリフレッシュを 1 回実行し , RFINT の値をリロードします。
初期状態ではリフレッシュカウンタは停止しています。
この状態でこのビットに "1" を設定すると , その時点で CSER が有効になっているすべての SDRAM 領域に対し ,
分散リフレッシュモード時はオートリフレッシュが 1 回 , 集中リフレッシュモード時は RFC で指定された回数実
行されます。その後 , RFINT5 ∼ RFINT0 ビットの値がリロードされます。
これ以降 , リフレッシュカウンタはデクリメントを開始します。カウンタによって "000000B" からアンダフロー
が発生するたびに , RFINT5 ∼ RFINT0 ビットの値をリロードすると同時にオートリフレッシュを 1 回実行すると
いう動作を繰り返します。
リロード終了後 , ビットは "0" に戻ります。
オートリフレッシュを停止するには , RFINT5 ∼ RFINT0 ビットに "000000B" を書き込みます。
リードモディファイライトの読出しの場合は , 必ず "0" を返します。
[bit29 ∼ bit24] RFINT5 ∼ RFINT0 ( オートリフレッシュインターバルビット )
これらのビットには , オートリフレッシュの間隔を指定します。
オートリフレッシュ間隔は , 分散リフレッシュモード時 { (REFINT5 ∼ REFINT0 の値 ) × 32 × ( 外部バスク
ロックサイクル ), 集中リフレッシュモード時 (REFINT5 ∼ REFINT0 の値 ) × 32 × (RFC での指定回数 ) ×
( 外部バスクロックサイクル ) } を使用して求めることができます。
最大 RAS アクティブ時間も考慮して設定値を計算してください。
なお , オートリフレッシュコマンドを発行している時間も , リフレッシュカウンタはデクリメントを行ってい
ます。
[bit23] BRST ( バーストリフレッシュ制御ビット )
このビットは , オートリフレッシュ時の動作モードを制御する場合に使用します。
表 30.2-28 に , バーストリフレッシュ制御の機能を示します。
表 30.2-28 バーストリフレッシュ制御の機能
BRST
514
バーストリフレッシュ制御
0
分散リフレッシュ ( オートリフレッシュは分散して起動されます )
1
バーストリフレッシュ ( オートリフレッシュは 1 回に連続して起動されます )
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第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
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分散リフレッシュを設定している場合 , 1 回のリフレッシュ間隔ごとに 1 回のオートリフレッシュコマンドが発行
されます。
バーストリフレッシュを設定している場合 , 1 回のリフレッシュ間隔ごとに , リフレッシュカウンタに設定した回
数のオートリフレッシュコマンドが連続して発行されます。
[bit22 ∼ bit20] RFC2 ∼ RFC0 ( リフレッシュ回数ビット )
これらのビットには , SDRAM をすべてリフレッシュするのに必要なリフレッシュ回数を指定します。
表 30.2-29 に , リフレッシュする回数を示します。
表 30.2-29 リフレッシュする回数
RFC2
RFC1
RFC0
0
0
0
256
0
0
1
512
0
1
0
1024
0
1
1
2048
1
0
0
4096
1
0
1
8192
1
1
0
設定禁止
1
1
1
リフレッシュ禁止
リフレッシュする回数
ここで指定されたリフレッシュ回数は , セルフリフレッシュモードに移行前および移行後に実行される集中リフ
レッシュの回数となります。また , BRST ビットによりバーストリフレッシュを選択している場合は , リフレッ
シュインターバル 1 回ごとに発行されるリフレッシュコマンドの回数となります。
[bit19]PON ( パワーオン制御ビット )
このビットは , SDRAM (FCRAM) のパワーオンシーケンスを制御します。
表 30.2-30 に , パワーオン制御の機能を示します。
表 30.2-30 パワーオン制御の機能
PON
パワーオン制御
0
禁止 ( 動作なし )
1
パワーオンシーケンス開始
PON ビットに "1" を書き込むことにより , SDRAM のパワーオンシーケンスを開始します。
パワーオンシーケンスを開始する前に , 必ず対応する AWR, MCRA (B), CSER などのレジスタを設定してください。
パワーオンシーケンスを開始すると , このビットは "0" に戻ります。
PON ビットを有効にするときには , RFINT の設定と RRLD を有効にしてリフレッシュカウンタも動作させてくだ
さい。
PON ビットのみでは , リフレッシュは実行されません。
SELF ビットと同時に有効にしないでください。
リードモディファイライトの読出しの場合は , 必ず "0" を返します。
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第 30 章外部バス
30.2 外部バスインタフェースのレジスタ
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[bit18 ∼ bit16] TRC2 ∼ TRC0 ( リフレッシュサイクル (tRC) ビット )
これらのビットには , リフレッシュサイクル (tRC) を設定します。
表 30.2-31 に , リフレッシュサイクル (tRC) の設定内容を示します。
表 30.2-31 リフレッシュサイクル (tRC) の設定
516
TRC2
TRC1
TRC0
リフレッシュサイクル (tRC)
0
0
0
4
0
0
1
5
0
1
0
6
0
1
1
7
1
0
0
8
1
0
1
9
1
1
0
10
1
1
1
11
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CM71-10150-3
第 30 章外部バス
30.3 チップセレクト領域の設定例
MB91460M シリーズ
30.3 チップセレクト領域の設定例
外部バスインタフェースでは , 全 7 領域分のチップセレクト領域を設定できます。
このセクションでは , チップセレクト領域の設定例を示します。
■ チップセレクト領域の設定例
各領域のアドレス空間は , ASR0 ∼ ASR6 ( 領域選択レジスタ ) と ACR0 ∼ ACR6 ( 領域構成レジスタ ) を使用し
て , 4G バイトの空間に最低 64K バイト単位で配置できます。これらのレジスタによって指定された領域に対して
バスアクセスを行うと , アクセスサイクル中に対応するチップセレクト信号 (CS0X∼ CS6X) がアクティブ ("L" 出
力 ) になります。
● ASR および ASZ3 ∼ ASZ0 の設定例
•
ASR1=0003H ACR1 ASZ3 ∼ ASZ0=0000B：チップセレクト領域 1 は , 00030000H ∼ 0003FFFFH に割り当て
られます。
•
ASR2=0FFCH ACR2 ASZ3 ∼ ASZ0=0010B：チップセレクト領域 2 は , 0FFC0000H ∼ 10000000H に割り当て
られます。
•
ASR3=0011H ACR3 SZ3 ∼ ASZ0=0100B：チップセレクト領域 3 は , 00100000H ∼ 00200000H に割り当てら
れます。
このとき , ACR の ASZ3 ∼ ASZ0 が 1M バイトの設定になっているため , 境界は 1M バイト単位となり , ASR3 の bit19
∼ bit16 は無視されます。リセット後は , ACR0 に書込みが行われるまでの間に , 00000000H ∼ FFFFFFFFH が
チップセレクト領域 0 に割り当てられます。
チップセレクト領域は , 相互にオーバラップしないように設定してください。
図 30.3-1 に , チップセレクト領域の設定例を示します。
(初期値)
00000000H
図 30.3-1 チップセレクト領域の設定例
(例)
00000000H
00030000H
領域1
64Kバイト
領域3
1Mバイト
領域2
256Kバイト
00040000H
領域0
00100000H
00200000H
0FFC0000H
0FFFFFFFH
FFFFFFFFH
CM71-10150-3
FFFFFFFFH
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517
第 30 章外部バス
30.4 エンディアンとバスアクセス
MB91460M シリーズ
30.4 エンディアンとバスアクセス
WR0X ∼ WR1X の制御信号は , エンディアン方式 ( ビッグまたはリトル ) やデータバス幅に関係なくバイト位置
に常に 1 対 1 に対応します。以下に , 設定されたデータバス幅で使用される MB91460M シリーズのデータバスの
バイト位置 , およびそれに対応する制御信号の概要をバスモード別に示します。
■ データバス幅と制御信号との関係
このセクションでは, 設定されたデータバス幅で使用されるデータバスのバイト位置, およびそれに対応する制御信
号の概要をバスモード別に示します。
● 通常バスインタフェース
図 30.4-1 通常バスインタフェースのデータバス幅と制御信号
b) 16ビットバス幅
c) 8ビットバス幅
データバス
データバス
D31
制御信号
WR0X
(UUBX)
D31
WR0X
(UUBX)
D24
WR1X
(ULBX)
D16
制御信号
-
-
(D23～D16は使用されません)
● SDRAM インタフェース
図 30.4-2 SDRAM (FCRAM) インタフェースのデータバス幅と制御信号
b)16ビットバス幅
c)8ビットバス幅
データバス
データバス
D31
制御信号
DQMUU
D31
制御信号
DQMUU
D24
DQMUL
-
-
D16
(D23～D16は使用されません)
518
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CM71-10150-3
第 30 章外部バス
30.4 エンディアンとバスアクセス
MB91460M シリーズ
30.4.1 ビッグエンディアンのバスアクセス
MB91460M シリーズでは , CS0 領域を除いて , チップセレクトごとにビッグエンディアンまたはリトルエンディア
ンを選択できます。ACR レジスタの LEND ビットを "0" に設定した場合は , その領域はビッグエンディアンとして
扱われます。通常 , MB91460M シリーズでは , ビッグエンディアンで外部バスアクセスを行います。
■ データフォーマット
内部レジスタと外部データバスとの関係は以下のとおりです。
● ワードアクセス (LD/ST 命令実行時 )
図 30.4-3 ハーフワードアクセスの内部レジスタと外部データバスとの関係
a) 出力アドレス下位"00"
内部レジスタ外部バス
b) 出力アドレス下位"10"
内部レジスタ外部バス
D31
D31
D31
D31
D23
D23
D23
D15
D15
AA
D23
BB
D15
AA
D7
D7
AA
BB
BB
D7
BB
D0
D15
AA
D0
D7
D0
D0
図 30.4-4 バイトアクセスの内部レジスタと外部データバスとの関係
a) 出力アドレス下位"00"
b) 出力アドレス下位"01"
c) 出力アドレス下位"10"
d) 出力アドレス下位"11"
内部レジスタ外部バス
内部レジスタ外部バス
内部レジスタ外部バス
内部レジスタ外部バス
D31 D31
D31
D31 D31
D31 D31
D31
D23 D23
D23 D23
D23
D15 D15
D15
AA
D23 D23
D23
AA
D15 D15
D15 D15
D15
AA
D7
D7
D0
CM71-10150-3
D7
D7
D0
D0
D7
D7
D0
D0
D7
D7
AA
AA
AA
AA
D0
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D0
AA
D0
519
第 30 章外部バス
30.4 エンディアンとバスアクセス
MB91460M シリーズ
■ データバス幅
● 16 ビットバス幅
図 30.4-5 16 ビットバス幅の内部レジスタと外部データバスとの関係
内部レジスタ
外部バス
出力アドレス下位
D31
D23
D15
D07
AA
読出し/書込み
BB
"00"
"10"
AA
CC
BB
DD
D31
D23
CC
DD
● 8 ビットバス幅
図 30.4-6 8 ビットバス幅の内部レジスタと外部データバスとの関係
内部レジスタ
外部バス
出力アドレス下位
D31
D23
D15
D07
読出し/書込み
AA
"00" "01" "10" "11"
D31
AA BB CC DD
BB
CC
DD
■ 外部バスアクセス
図 30.4-7 と図 30.4-8 に , 外部バスアクセス (16 ビット /8 ビットのバス幅 ) の概要をワード , ハーフワード , およ
びバイトアクセス別に示します。図 30.4-7 と図 30.4-8 には , 以下の項目が含まれます。
•
アクセスバイト位置
•
プログラムアドレスと出力アドレス
•
バスアクセス回数
MB91460M シリーズでは , ミスアラインエラーを検出しません。
したがって , ハーフワードアクセスの場合 , プログラムで指定されたアドレスの下位 2 ビットが "00B", "01B" のと
きには "00B" に , "10B", "11B" のときには "10B" になります。
520
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第 30 章外部バス
30.4 エンディアンとバスアクセス
MB91460M シリーズ
● 16 ビットバス幅
図 30.4-7 16 ビットバス幅の外部バスアクセス
(A) ワードアクセス
(a) PA1/PA0=00
(1) 出力 A1/A0=00
(2) 出力 A1/A0=10
MSB
(b) PA1/PA0=01
(1) 出力 A1/A0=00
(2) 出力 A1/A0=10
(c) PA1/PA0=10
(1) 出力 A1/A0=00
(2) 出力 A1/A0=10
(d) PA1/PA0=11
(1) 出力 A1/A0=00
(2) 出力 A1/A0=10
LSB
(1)
00
01
(1)
00
01
(1)
00
01
(1)
00
01
(2)
10
11
(2)
10
11
(2)
10
11
(2)
10
11
(B) ハーフワードアクセス
(a) PA1/PA0=00
(1) 出力 A1/A0=00
(1)
00
01
10
11
(b) PA1/PA0=01
(1) 出力 A1/A0=00
(1)
00
01
10
11
(c) PA1/PA0=10
(1) 出力 A1/A0=10
(1)
00
01
10
11
(d) PA1/PA0=11
(1) 出力 A1/A0=10
(1)
00
01
10
11
(C) バイトアクセス
(a) PA1/PA0=00
(1) 出力 A1/A0=00
(1)
CM71-10150-3
00
01
10
11
(b) PA1/PA0=01
(1) 出力 A1/A0=01
(1)
00
01
10
11
(c) PA1/PA0=10
(1) 出力 A1/A0=10
(1)
00
01
10
11
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(d) PA1/PA0=11
(1) 出力 A1/A0=11
(1)
00
01
10
11
521
第 30 章外部バス
30.4 エンディアンとバスアクセス
MB91460M シリーズ
● 8 ビットバス幅
図 30.4-8 8 ビットバス幅の外部バスアクセス
(A) ワードアクセス
(a) PA1/PA0=00
→ (1) 出力 A1/A0=00
(2) 出力 A1/A0=01
(3) 出力 1/A0=10
(4) 出力 1/A0=11
MSB
(b) PA1/PA0=01
→ (1) 出力 A1/A0=00
(2) 出力 A1/A0=01
(3) 出力 1/A0=10
(4) 出力 1/A0=11
(c) PA1/PA0=10
→ (1) 出力 A1/A0=00
(2) 出力 A1/A0=01
(3) 出力 1/A0=10
(4) 出力 1/A0=11
(d) PA1/PA0=11
→ (1) 出力 A1/A0=00
(2) 出力 A1/A0=01
(3) 出力 1/A0=10
(4) 出力 1/A0=11
LSB
(1)
00
(1)
00
(1)
00
(1)
00
(2)
01
(2)
01
(2)
01
(2)
01
(3)
10
(3)
10
(3)
10
(3)
10
(4)
11
(4)
11
(4)
11
(4)
11
8ビット
(B) ハーフワードアクセス
(a) PA1/PA0=00
→ (1) 出力 A1/A0=00
(2) 出力 A1/A0=01
(b) PA1/PA0=01
→ (1) 出力 A1/A0=00
(2) 出力 A1/A0=01
(c) PA1/PA0=10
→ (1) 出力 A1/A0=10
(2) 出力 A1/A0=11
(d) PA1/PA0=11
→ (1) 出力 A1/A0=10
(2) 出力 A1/A0=11
(1)
00
(1)
00
00
00
(2)
01
(2)
01
01
01
10
10
(1)
10
(1)
10
11
11
(2)
11
(2)
11
(C) バイトアクセス
(a) PA1/PA0=00
→ (1) 出力 A1/A0=00
(1)
00
01
522
(b) PA1/PA0=01
→ (1) 出力 A1/A0=01
(1)
(c) PA1/PA0=10
→ (1) 出力 A1/A0=10
(d) PA1/PA0=11
→ (1) 出力 A1/A0=11
00
00
00
01
01
01
10
10
10
10
11
11
(1)
11
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(1)
11
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第 30 章外部バス
30.4 エンディアンとバスアクセス
MB91460M シリーズ
■ 外部デバイスとの接続例
図 30.4-9 に , MB91460M シリーズの外部デバイスとの接続例を示します。
図 30.4-9 MB91460M シリーズの外部デバイスとの接続例
MB91460Mシリーズ
D31
D23
～
～
D24
D16
WR0X WR1X
* 16/8ビットデバイスの場合は,
MSB側のデータバスを使用します。
0
D15
1
D08 D07 D00
*16ビットデバイス
（アドレスの下位
1ビット0/1）
CM71-10150-3
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0
D07
D00
*8ビットデバイス
523
第 30 章外部バス
30.4 エンディアンとバスアクセス
MB91460M シリーズ
30.4.2 リトルエンディアンのバスアクセス
リトルエンディアン (LER) の外部バスアクセスは , リトルエンディアン方式が設定された領域で実行されます。
MB91460M シリーズのリトルエンディアンバスアクセスは , ビッグエンディアン方式で使用されるバスアクセス
動作を利用して実装されています。基本的には , 出力アドレスの順番と制御信号の出力はビッグエンディアン方
式と同じで , データバスのバイト位置はバス幅に応じてスワップされています。
接続時には , ビッグエンディアン領域とリトルエンディアン領域を物理的に分ける必要があることに注意してく
ださい。
■ リトルエンディアンとビッグエンディアンの違い
以下に , リトルエンディアンとビッグエンディアンの違いについて説明します。
出力されるアドレスの順番は , ビッグエンディアンとリトルエンディアンとでは同じです。
32/16/8 ビットのバス幅のデータバス制御信号も , ビッグエンディアンとリトルエンディアンとでは変わりません。
● ワードアクセス
ビッグエンディアンのアドレス "00" に対応する MSB 側のバイトデータが , リトルエンディアン方式では LSB 側
のバイトデータになります。
ワードアクセスの場合は , ワード内の 4 バイトすべての位置が反転します。
00 → 11, 01 → 10, 10 → 01, 11 → 00
● ハーフワードアクセス
ビッグエンディアンのアドレス "0" に対応する MSB 側のバイトデータが , リトルエンディアン方式では LSB 側の
バイトデータになります。
ワードアクセスの場合は , 2 バイトのバイト位置が反転します。
0 → 1, 1 → 0
● バイトアクセス
ビッグエンディアンとリトルエンディアンとの違いはありません。
■ リトルエンディアン領域での制限事項
•
リトルエンディアン領域に対してプリフェッチを許可している場合は , 必ずワードアクセスを使用してその領域
にアクセスしてください。プリフェッチバッファに書き込まれたデータにワード長以上の長さでアクセスすると ,
正しくエンディアン変換が行われず , 誤ったデータを読み出してしまいます。これは , エンディアン変換機構の
ハードウェア的な制限によるものです。
•
リトルエンディアン領域には , 命令コードを配置しないでください。
524
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CM71-10150-3
第 30 章外部バス
30.4 エンディアンとバスアクセス
MB91460M シリーズ
■ データフォーマット
内部レジスタと外部データバスとの関係は以下のとおりです。
図 30.4-10 ワードアクセスの内部レジスタと外部データバスとの関係
(1) ワードアクセス（LD/ST命令実行時）
内部レジスタ
外部バス
D31
D31
AA
DD
D23
D23
BB
CC
D15
D15
CC
BB
D7
D7
DD
D0
AA
D0
図 30.4-11 ハーフワードアクセスの内部レジスタと外部データバスとの関係
(2) ハーフワードアクセス（LDUH/STH命令実行時）
a) 出力アドレス下位"00"
内部レジスタ
外部バス
D31
b) 出力アドレス下位"10"
内部レジスタ外部バス
D31
D31
D31
D23
D23
D23
D15
D15
D15
BB
D23
AA
D15
AA
D7
AA
D7
CM71-10150-3
D7
D7
BB
D0
BB
D0
BB
D0
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AA
D0
525
第 30 章外部バス
30.4 エンディアンとバスアクセス
MB91460M シリーズ
図 30.4-12 バイトアクセスの内部レジスタと外部データバスとの関係
(3) ハーフワードアクセス（LDHUB/STB命令実行時）
a) 出力アドレス下位"00"
b) 出力アドレス下位"01"
c) 出力アドレス下位"10"
d) 出力アドレス下位"11"
内部レジスタ外部バス
内部レジスタ外部バス
内部レジスタ外部バス
内部レジスタ外部バス
D31
D31 D31
D31 D31
D31 D31
D31
D23
D23 D23
D23 D23
D23 D23
D23
D15
D15 D15
D15 D15
D15 D15
D15
D7
D7
D7
D7
D7
D7
D7
D0
D0
D0
D0
D0
D0
AA
AA
AA
D7
AA
AA
D0
AA
AA
AA
D0
■ データバス幅
以下に , データバス幅ごとに , 内部レジスタと外部データバスとの関係を示します。
● 16 ビットバス幅
図 30.4-13 16 ビットバス幅の内部レジスタと外部データバスとの関係
内部レジスタ
出力アドレス下位
D31
D23
D15
D07
AA
読出し/書込み
BB
外部バス
"00"
"10"
DD
BB
CC
AA
D31
D23
CC
DD
● 8 ビットバス幅
図 30.4-14 8 ビットバス幅の内部レジスタと外部データバスとの関係
内部レジスタ
出力アドレス下位
D31
D23
D15
D07
526
AA
読出し/書込み
外部バス
"00"
"01" "10"
"11"
DD
CC
AA
BB
D31
BB
CC
DD
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 30 章外部バス
30.4 エンディアンとバスアクセス
MB91460M シリーズ
■ 外部デバイスとの接続例
以下に , バス幅ごとに , MB91460M シリーズの外部デバイスとの接続例を示します。
● 16 ビットバス幅
図 30.4-15 外部デバイスへの MB91460M シリーズの接続例 (16 ビットバス幅 )
MB91460Mシリーズ
D31
D23
～
～
D24
D16
WR0X WR1X
0
1
D15 D08 D07 D00
ビッグエンディアン領域
0
1
D15 D08 D07 D00
リトルエンディアン領域
● 8 ビットバス幅
図 30.4-16 外部デバイスへの MB91460M シリーズの接続例 (8 ビットバス幅 )
MB91460Mシリーズ
D31
～
D24
WR0X
D07 D00
D07 D00
ビッグエンディアン領域
CM71-10150-3
リトルエンディアン領域
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527
第 30 章外部バス
30.4 エンディアンとバスアクセス
MB91460M シリーズ
30.4.3 ビッグエンディアンとリトルエンディアンの外部アクセスの比較
このセクションでは , バス幅ごとに , ワードアクセス , ハーフワードアクセス , およびバイトアクセスでのビッグ
エンディアンとリトルエンディアンの外部アクセスの比較を示します。
■ ワードアクセス
ビッグエンディアンモード
16 ビット
バス幅
内部レジスタ
外部端子
リトルエンディアンモード
制御端子
内部レジスタ
アドレス："0" "2"
D31
AA CC
WR0X
アドレス："0" "2"
D31
AA
DD BB
BB DD
WR1X
BB
D31
AA
BB
D31
D16
DD
D00
(1)
内部レジスタ
外部端子
制御端子
WR1X
CC
‐
‐
‐
DD
‐
‐
‐
内部レジスタ
外部端子
制御端子
アドレス：　"0" "1" "2" "3"
WR0X
D31
D31
AA
BB
CC
‐
DD
‐ ‐ ‐ ‐
‐
DD CC BB AA
WR0X
D24
‐
‐ ‐ ‐ ‐
(1) (2) (3) (4)
WR0X
(1) (2)
CC
D00
制御端子
D00
(2)
アドレス："0" "1" "2" "3"
D31
D31
AA
AA BB CC DD
D24
BB
‐ ‐ ‐ ‐
528
CC AA
D16
CC
8 ビット
バス幅
外部端子
DD
D00
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(1) (2) (3) (4)
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第 30 章外部バス
30.4 エンディアンとバスアクセス
MB91460M シリーズ
■ ハーフワードアクセス
ビッグエンディアンモード
16 ビット
バス幅
内部レジスタ外部端子
リトルエンディアンモード
制御端子
内部レジスタ外部端子
アドレス："0"
アドレス："2"
D31
D31
D16
D00
AA
WR0X
BB
WR1X
D31
D31
B
WR0X
A
WR1X
AA
‐
‐
BB
‐
‐
D16
AA
‐
‐
BB
‐
‐
D00
(1)
(1)
内部レジスタ外部端子
制御端子
内部レジスタ外部端子
アドレス："2"
D31
D31
D16
D00
制御端子
アドレス："2"
CC
WR0X
DD
WR1X
CC
‐
‐
DD
‐
‐
D31
D31
CC
WR0X
DD
WR1X
CC
‐
‐
DD
‐
‐
D16
D00
(1)
CM71-10150-3
制御端子
(1)
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529
第 30 章外部バス
30.4 エンディアンとバスアクセス
MB91460M シリーズ
ビッグエンディアンモード
8 ビット
バス幅
内部レジスタ外部端子
制御端子
リトルエンディアンモード
内部レジスタ外部端子
D31
D31
D24
AA
D00
BB
AA BB
WR0X
‐ ‐
‐
‐ ‐
‐
‐ ‐
‐
D31
D31
D24
AA
D00
D0
BB
D31
D24
CC
D00
DD
CC DD
制御端子
‐
‐ ‐
‐
‐ ‐
‐
内部レジスタ外部端子
WR0X
‐
‐ ‐
‐
‐ ‐
‐
D31
D31
D24
CC
D00
DD
(1) (2)
530
‐ ‐
制御端子
アドレス："2" "3"
‐ ‐
D0
WR0X
(1) (2)
アドレス："2" "3"
D31
BB AA
D0
(1) (2)
内部レジスタ外部端子
制御端子
アドレス："0" "1"
アドレス："0" "1"
FUJITSU MICROELECTRONICS LIMITED
DD CC
WR0X
‐ ‐
‐
‐ ‐
‐
‐ ‐
‐
D0
(1) (2)
CM71-10150-3
第 30 章外部バス
30.4 エンディアンとバスアクセス
MB91460M シリーズ
■ バイトアクセス
ビッグエンディアンモード
16 ビット
バス幅
内部レジスタ外部端子
リトルエンディアンモード
制御端子
内部レジスタ外部端子
アドレス："0"
D31
D31
AA
WR0X
D31
D31
AA
‐
D16
D00
‐
D00
‐
(1)
制御端子
内部レジスタ外部端子
アドレス："1"
D31
D31
BB
‐
AA
(1)
内部レジスタ外部端子
D00
‐
D31
BB
‐
D00
‐
(1)
制御端子
内部レジスタ外部端子
アドレス："2"
D31
D31
CC
‐
BB
(1)
内部レジスタ外部端子
D00
WR0X
D31
D31
CC
‐
D00
‐
(1)
制御端子
内部レジスタ外部端子
アドレス："3"
D31
D31
DD
‐
CC
(1)
内部レジスタ外部端子
D00
‐
D31
D31
DD
‐
D00
‐
‐
DD
(1)
CM71-10150-3
‐
WR1X
D16
‐
DD
制御端子
アドレス："3"
WR1X
D16
WR0X
‐
D16
‐
CC
制御端子
アドレス："2"
‐
D16
‐
WR1X
D16
‐
BB
制御端子
アドレス："1"
D31
WR1X
D16
WR0X
‐
D16
‐
AA
制御端子
アドレス："0"
FUJITSU MICROELECTRONICS LIMITED
(1)
531
第 30 章外部バス
30.4 エンディアンとバスアクセス
MB91460M シリーズ
ビッグエンディアンモード
8 ビット
バス幅
内部レジスタ外部端子
リトルエンディアンモード
制御端子
内部レジスタ外部端子
アドレス："0"
D31
D31
AA
D24
アドレス："0"
WR0X
D31
D31
AA
D24
‐
‐
‐
AA
D00
‐
AA
(1)
内部レジスタ外部端子
(1)
制御端子
内部レジスタ外部端子
アドレス："1"
D31
D31
BB
D24
WR0X
D31
BB
D24
‐
D00
‐
‐
BB
(1)
内部レジスタ外部端子
(1)
制御端子
内部レジスタ外部端子
アドレス："2"
D31
D31
CC
D24
WR0X
D31
CC
D24
‐
D00
‐
‐
CC
(1)
内部レジスタ外部端子
(1)
制御端子
内部レジスタ外部端子
アドレス："3"
D31
D31
DD
D24
WR0X
D31
D31
DD
D24
‐
D00
‐
‐
DD
(1)
532
WR0X
‐
‐
DD
制御端子
アドレス："3"
‐
D00
WR0X
‐
‐
CC
制御端子
アドレス："2"
D31
‐
D00
WR0X
‐
‐
BB
制御端子
アドレス："1"
D31
‐
D00
WR0X
‐
‐
D00
制御端子
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(1)
CM71-10150-3
第 30 章外部バス
30.5 通常バスインタフェースの動作
MB91460M シリーズ
30.5 通常バスインタフェースの動作
通常バスインタフェースの動作について説明します。
■ 通常バスインタフェース
通常バスインタフェースでは , 読出しアクセスおよび書込みアクセスは共に 2 クロックサイクルが基本バスサイクル
になります。
以下の通常バスインタフェースの動作フェーズについては , タイミングチャートの下で説明します。
•
基本タイミング ( 連続アクセスの場合 )
•
WEX ＋バイト制御タイプ
•
読出し→書込み
•
書込み→書込み
•
自動ウェイトサイクル
•
外部ウェイトサイクル
•
同期書込みイネーブル出力
•
CSnX 遅延設定
•
CSnX → RDX/WRnX 設定 , RDX/WEX → CSnX ホールド設定
•
DMA フライバイ転送 (I/O → メモリ )
•
DMA フライバイ転送 ( メモリ → I/O)
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533
第 30 章外部バス
30.5 通常バスインタフェースの動作
MB91460M シリーズ
30.5.1 基本タイミング
連続してアクセスする場合の基本タイミングを示します。
■ 基本タイミング ( 連続アクセスの場合 )
図 30.5-1 に , (TYP3 ∼ TYP0 = 0000B, AWR = 0008H) の動作タイミングを示します。
図 30.5-1 基本タイミング ( 連続アクセスの場合 )
SYSCLK
A23～A0
#2
#1
ASX
CSnX
RDX
読出し
D31～D16
#1
#2
WEX
書込み
D31～D16
#1
#2
•
ASX は , バスアクセス開始サイクルで 1 サイクルアサートされます。
•
A23 ∼ A0 は , ワード / ハーフワード / バイトアクセスの先頭バイト位置のアドレスを , バスアクセス開始サイクル
からバスアクセス終了サイクルまで出力します。
•
CS0X ∼ CS6X は , AWR0 ∼ AWR6 レジスタの W02 ビットが "0" のときは , ASX と同じタイミングでアサー
トされます。連続したアクセスの場合 , CS0X ∼ CS6X はネゲートされません。AWR レジスタの W00 ビット
が "0" の場合は , バスサイクル終了後に CS0X ∼ CS6X がネゲートされます。W00 ビットが "1" の場合 , CS0X ∼
CS6X はバスアクセス終了の 1 サイクル後にネゲートされます。
•
RDX, WR0X ∼ WR1X は , バスアクセスの第 2 サイクルからアサートされます。AWR レジスタのビット W15 ∼
W12 のウェイトサイクルが挿入された後 , ネゲートが発生します。RDX, WR0X ∼ WR1X をアサートするタイミ
ングは , AWR レジスタの W01 ビットを "1" に設定することにより , 1 サイクル遅らせることができます。ただし ,
内部の状態によって , W01 ビットを "0" に設定している場合でも , WR0X ∼ WR1X が第 2 サイクルで開始せずに
遅れる場合があります。
•
WR0X ∼ WR1X を TYP3 ∼ TYP0=0X0XB のように使用する設定を行った場合 , WRnX は常に "H" です。
•
リードアクセスの場合 , RDX アサート後にウェイトサイクルが終了したサイクルの MCLK の立上り時に , D31 ∼
D16 が読み出されます。
•
ライトアクセスの場合 , WR0X ∼ WR1X がアサートされたタイミングから , D31 ∼ D16 へのデータ出力を開
始します。
534
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CM71-10150-3
第 30 章外部バス
30.5 通常バスインタフェースの動作
MB91460M シリーズ
30.5.2 WEX ＋バイト制御タイプの動作
WEX ＋バイト制御タイプの動作タイミングを示します。
■ WEX ＋バイト制御タイプの動作タイミング
図 30.5-2 に , (TYP3 ∼ TYP0 = 0010B, AWR = 0008H) の動作タイミングを示します。
図 30.5-2 WEX ＋バイト制御タイプの動作タイミング
SYSCLK
A23～A0
ASX
CSnX *
RDX
WR0X
読出し
WR1X
D31～D16
WEX
WR0X
書込み
WR1X
D31～D16
•
ASX, CSnX, RDX, A23 ∼ A0, および D31 ∼ D16 の動作は , 「30.5.1 基本タイミング」で記述した動作と同じで
す。WEX は , バスアクセスの第 2 サイクルからアサートされます。AWRX レジスタのビット W15 ∼ W12 のウェ
イトサイクルが挿入された後 , ネゲートが発生します。RDX, WEX をアサートするタイミングは , AWR レジスタ
の W01 ビットを "1" に設定することにより , 1 サイクル遅らせることができます。ただし , 内部の状態によって ,
W01 ビットを "0" に設定した場合でも , RDX, WEX が第 2 サイクルで開始せずに遅れる場合があります。(「30.5.1
基本タイミング」で記述した WR0X ∼ WR1X の動作と同じです。)
•
WR0X∼ WR1Xは , バイトイネーブル信号としてアクセスに使用する場合, バイト位置が負論理で表現されます。
アサートはバスアクセスの開始から終了まで続行し , アドレスタイミングと同じタイミングで変更されます。
アクセスのバイト位置は , 読出しアクセスおよび書込みアクセスの両方で表示されます。
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535
第 30 章外部バス
30.5 通常バスインタフェースの動作
•
MB91460M シリーズ
書込みアクセスの場合 , WRnX がアサートされたタイミングから , D31 ∼ D16 へのデータ出力が開始します。
TYP3 ∼ TYP0=0x0xB (WR0X ∼ WR1X) と TYP3 ∼ TYP0=0x1xB (WEX ＋バイト制御 ) で定義された領域が混
在している場合は, 使用するすべての領域に対して以下の設定を行う必要があります。( 詳細は注意を参照して
ください )
•
1 つ以上のリード→ライトアイドルサイクルを設定します。
•
1 つ以上のライトリカバリサイクルを設定します。
30.5.3 リード→ライトの動作
リード→ライトの動作タイミングを示します。
■ リード→ライトの動作タイミング
図 30.5-3 に , (TYP3 ∼ TYP0=0000B, AWR=0048H) の動作タイミングを示します。
図 30.5-3 リード→ライトのタイミングチャート
読出し
アイドル *
書込み
SYSCLK
A23～A0
ASX
CSnX
RDX
WRnX
D31～D16
•
AWR レジスタの W07/W06 ビットの設定により , "0" ∼ "3" のアイドルサイクルの挿入が可能です。
•
読出し側の CS 領域の設定が有効になります。
•
リードアクセスの次のアクセスがライトアクセス , または別の領域へのアクセスである場合 , このアイドルサ
イクルが挿入されます。
536
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第 30 章外部バス
30.5 通常バスインタフェースの動作
MB91460M シリーズ
30.5.4 ライト→ライトの動作
ライト→ライトの動作タイミングを示します。
■ ライト→ライト動作
図 30.5-4 に , (TYP3 ∼ TYP0=0000B, WR=0018H) の動作タイミングを示します。
図 30.5-4 ライト→ライト動作のタイミングチャート
読出し
書込みリカバリ*
書込み
SYSCLK
A23～A0
ASX
CSnX
WRnX
D31～D16
•
AWR レジスタの W05/W04 ビットの設定により , "0" ∼ "3" のアイドルサイクルの挿入が可能となります。
•
すべてのライトサイクル後に , リカバリサイクルが発生します。
•
ライトアクセスが指定したバス幅以上のアクセスに分割されている場合でも , ライトリカバリサイクルは発生
します。
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537
第 30 章外部バス
30.5 通常バスインタフェースの動作
MB91460M シリーズ
30.5.5 自動ウェイトサイクル
自動ウェイトサイクルの動作タイミングを示します。
■ 自動ウェイトサイクルのタイミング
図 30.5-5 に , (TYP3 ∼ TYP0=0000B, AWR=2008H) の動作タイミングを示します。
図 30.5-5 自動ウェイトサイクルのタイミングチャート
基本サイクル
ウェイトサイクル*
SYSCLK
A23～A0
ASX
CSnX
RDX
D31～D16
WRnX
D31～D16
AWR レジスタの W15 ∼ W12 ビット ( ファーストウェイトサイクル ) の設定により , 自動ウェイトサイクルを "0" ∼
"15" まで設定可能です。
図 30.5-5 では , 2 つの自動ウェイトサイクルが挿入されており , 合計 4 サイクルのアクセスとなっています。自動
ウェイトを設定した場合 , バスサイクルは最小で 2 サイクル＋ ( ファーストウェイトサイクル ) となります。ライト
動作の場合は , 内部の状態により最小のバスサイクルがさらに長くなることがあります。
538
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第 30 章外部バス
30.5 通常バスインタフェースの動作
MB91460M シリーズ
30.5.6 外部ウェイトサイクル
外部ウェイトサイクルの動作タイミングを示します。
■ 外部ウェイトサイクルのタイミング
図 30.5-6 に , (TYP3 ∼ TYP0=0001B, AWR=2008H) の動作タイミングを示します。
図 30.5-6 外部ウェイトサイクルのタイミングチャート
基本サイクル
2 自動ウェイトサイクル RDYによるウェイトサイクル
SYSCLK
A23～A0
ASX
CSnX
RDX
D31～D16
WRnX
D31～D16
解除
RDY
ウェイト
ACR レジスタの TYP0 ビットを "1" に設定し , 外部 RDY 入力端子を有効にすることにより , 外部ウェイトサイクルの
挿入が可能になります。
図 30.5-6 では , 自動ウェイトサイクルによるウェイトが有効であるため , RDY 端子の斜線部分は無効になります。
自動ウェイトサイクルの最後のサイクルから , RDY 入力端子の値を判定します。
また , 一度ウェイトサイクルを終了した後は , 次のアクセスサイクルの開始まで RDY 入力端子の値は無効になり
ます。
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539
第 30 章外部バス
30.5 通常バスインタフェースの動作
MB91460M シリーズ
30.5.7 同期ライトイネーブル出力
同期ライトイネーブル出力の動作タイミングを示します。
■ 同期ライトイネーブル出力の動作タイミング
図 30.5-7 に , (TYP3 ∼ TYP0=0000B, AWR=0000H) の動作タイミングを示します。
図 30.5-7 同期ライトイネーブル出力の動作タイミングチャート
SYSCLK
A23～A0
#2
#1
ASX
CSnX *
RDX
読出し
D31～D16
#1
#2
WRnX
書込み
D31～D16
#1
#2
•
同期ライトイネーブル出力が有効な場合 (AWR の W03 ビットが "1" の場合 ), 動作は以下のとおりです。
•
WR0X ∼ WR1X, WEX 端子出力では , ASX 端子出力がアサートされるタイミングで , 同期ライトイネーブル出力
がアサートされます。外部バスへの書込みの場合 , 同期ライトイネーブル出力は "L" になります。外部バスか
らの読出しの場合 , 同期ライトイネーブル出力は "H" になります。
•
ライトデータは , 同期ライトイネーブル出力がアサートされているサイクルの次のクロックサイクルで , 外部
データ出力端子から出力されます。内部バスが一時的に使用不可のためライトデータを出力できない場合は ,
同期ライトイネーブル出力のアサーションは , ライトデータの出力が可能になるまで延期されることがあります。
•
リードストローブ出力 (RDX) は , WR0X ∼ WR1X, WEX 出力タイミングの設定にかかわらず , 非同期リードス
トローブとして機能します。データの入出力の制御にそのまま使用してください。
540
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第 30 章外部バス
30.5 通常バスインタフェースの動作
MB91460M シリーズ
•
同期ライトイネーブル出力を使用する場合は , 以下の制限があります。
同期ライトイネーブル出力のタイミングが無意味となるため , 以下の追加ウェイト設定はしないでください。
- CSX → RDX/WRnX セットアップ (AWR の W01 ビットは常に "0" を設定してください )
- ファーストアクセスウェイトサイクル設定 (AWRのW15∼W12ビットは常に"0000B"を設定してください)
同期ライトイネーブル出力のタイミングが無意味となるため , 以下のアクセスタイプ設定 (ACR レジスタの
TYP3 ∼ TYP0 ビット (bit3 ∼ bit0) ) は設定しないでください。
- マルチプレクスバス設定 (ACR の TYP2 ビットは常に "0" を設定してください )
- RDY 入力許可設定 (ACR の TYP0 ビットは常に "0" を設定してください )
同期ライトイネーブル出力のバースト長は , 常に "1" (BST1, BST0 ビット =0) を設定してください。
30.5.8 CSnX 遅延設定
このセクションでは , CSnX 遅延設定の動作タイミングを示します。
■ CSnX 遅延設定の動作タイミング
図 30.5-8 に , (TYP3 ∼ TYP0=0000B, AWR=000CH) の動作タイミングを示します。
図 30.5-8 CSnX 遅延設定の動作タイミングチャート
SYSCLK
A23～A0
ASX
CSnX
RDX
読出し
D31～D16
WRnX
書込み
D31～D16
W02 ビットが "1" の場合は , ASX アサートの次のサイクルからアサートが開始します。連続するアクセスがある
場合 , ネゲート期間が挿入されます。
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541
第 30 章外部バス
30.5 通常バスインタフェースの動作
MB91460M シリーズ
30.5.9 CSnX → RDX/WRnX 設定 , RDX/WRnX → CSnX ホールド設定
CSnX → RDX/WRnX 設定 , RDX/WRnX → CSnX ホールド設定の動作タイミングを示します。
■ CSnX → RDX/WRnX 設定 , RDX/WRnX → CSnX ホールド設定
図 30.5-9 に , (TYP3 ∼ TYP0=0000B, AWR=000BH) の動作タイミングを示します。
図 30.5-9 CSnX → RDX/WRnX 設定 , RDX/WRnX → CSnX ホールド設定のタイミングチャート
SYSCLK
A23～A0
ASX
CSnX
CSX->RDX/WRX
遅延
RDX/WRX->CSX
遅延
RDX
読出し
D31～D16
WRnX
書込み
D31～D16
•
こ
AWR レジスタの W01 ビットに "1" を設定すると , CSnX → RDX/WRnX セットアップ遅延が設定されます。
のビットは , チップセレクトアサートからリード / ライトストローブまでの期間を延長する場合に設定します。
•
AWR レジスタの W00 ビットに "1" を設定すると , RDX/WRnX → CSnX ホールド遅延が設定されます。このビッ
トは , リード / ライトストローブからチップセレクトネゲートまでの期間を延長する場合に設定します。
•
CSnX → RDX/WRnX セットアップ遅延 (W01 ビット ) および RDX/WRnX → CSnX ホールド遅延 (W00 ビッ
ト ) は , 独立に設定可能です。
•
同一チップセレクト領域内でチップセレクトをネゲートせずに連続してアクセスする場合は , CSnX → RDX/
WRnX セットアップ遅延 , RDX/WRnX → CSnX ホールド遅延は共に挿入されません。
•
アドレスを決定する設定サイクルまたはアドレスを決定するホールドサイクルが必要な場合は , アドレス→
CSnX 遅延設定 (AWR レジスタの W02 ビット ) に "1" を設定します。
542
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第 30 章外部バス
30.5 通常バスインタフェースの動作
MB91460M シリーズ
30.5.10 DMA フライバイ転送 (I/O → メモリ )
DMA フライバイ転送 (I/O → メモリ ) の動作タイミングを示します。
■ DMA フライバイ転送 (I/O → メモリ ) の動作タイミング
図 30.5-10 に , (TYP3 ∼ TYP0=0000B, AWR=0008H, IOWR=51H) の動作タイミングチャートを示します。このタ
イミングチャートは , メモリ側でウェイトが設定されていないケースを示しています。
図 30.5-10 DMA フライバイ転送 (I/O → メモリ ) のタイミングチャート
基本サイクル
I/O ウェイト I/O ホールド I/O アイドル
サイクル * ウェイト * サイクル
I/O ウェイト I/O ホールド
基本サイクルサイクル * ウェイト*
SYSCLK
A23～A0
ASX
CSnX
WRnX
D31～D16
IORDX
•
IOWR0 ∼ IOWR3 レジスタの HLD ビットに "1" を設定すると , I/O 読出しサイクルが 1 サイクル延長されます。
•
IOWR0 ∼ IOWR3 レジスタの IW3 ∼ IW0 ビットを設定すると , "0" ∼ "15" のウェイトサイクルが挿入されます。
•
ウェイトがメモリ側でも設定されている (AWR15 ∼ AWR12 が "0" でない ) 場合は , I/O ウェイト (IW3 ∼ IW0
ビット ) との比較後のウェイトサイクルとして , より大きい値が使用されます。
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543
第 30 章外部バス
30.5 通常バスインタフェースの動作
MB91460M シリーズ
30.5.11 DMA フライバイ転送 ( メモリ → I/O)
DMA フライバイ転送 ( メモリ→ I/O) の動作タイミングを示します。
■ DMA フライバイ転送 ( メモリ→ I/O) の動作タイミング
図 30.5-11 に , (TYP3 ∼ TYP0=0000B, AWR=0008H, IOWR=51H) の動作タイミングチャートを示します。このタ
イミングチャートは , メモリ側でウェイトが設定されていないケースを示しています。
図 30.5-11 DMA フライバイ転送 ( メモリ→ I/O) のタイミングチャート
基本サイクル
I/O ウェイト I/O ホールド I/O アイドル
サイクル *1 ウェイト *2 サイクル
基本サイクル
I/O ウェイト I/O ホールド
サイクル *1 ウェイト *2
SYSCLK
A23～A0
ASX
CSnX
RD
D31～D16
IOWRX
•
IOWR0 ∼ IOWR3 レジスタの HLD ビットに "1" を設定すると , I/O 読出しサイクルが 1 サイクル延長されます。
•
IOWR0 ∼ IOWR3 レジスタの WR1, WR0 ビットを設定すると , "0" ∼ "3" のライトリカバリサイクルが挿入さ
れます。
•
ライトリカバリサイクルが "1" 以上に設定されている場合 , ライトリカバリサイクルは , 常に書込みアクセス後
に挿入されます。
•
IOWR0 ∼ IOWR3 レジスタの IW3 ∼ IW0 ビットを設定すると , "0" ∼ "15" のウェイトサイクルが挿入されます。
•
ウェイトがメモリ側でも設定されている (AWR15 ∼ AWR12 が "0" でない ) 場合は , I/O ウェイト (IW3 ∼ IW0
ビット ) との比較後のウェイトサイクルとして , より大きい値が使用されます。
544
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CM71-10150-3
第 30 章外部バス
30.6 バーストアクセス動作
MB91460M シリーズ
30.6 バーストアクセス動作
外部バスインタフェースでは , 1 回のアクセスシーケンスで連続するデータを転送することを , バーストアクセス
とよびます。通常アクセスサイクル ( つまり , バーストアクセス以外 ) は , シングルアクセスとよびます。1 回の
アクセスシーケンスは , ASX および CSnX のアサートで開始し , CSnX のネゲートで終了します。複数のデータ
は , 領域に設定したデータの単位です。
バーストアクセスの動作について説明します。
■ バーストアクセス動作
図 30.6-1 に , ( ファーストウェイトサイクル =1, ページ内アクセスサイクル =1, TYP3 ∼ TYP0=0000B, AWR=1108H)
の動作タイミングチャートを示します。
図 30.6-1 バーストアクセスのタイミングチャート
ファースト
サイクル
ウェイト
ページ内
アクセス
ウェイト
ページ内
アクセス
ウェイト
ページ内
アクセス
ウェイト
SYSCLK
A23～A0
ASX (LBAX)
CSnX
RDX
WRnX
WRX
WRnX
BAAX
D31～D16
•
バーストサイクルを使用すると , ページモード ROM やバーストフラッシュメモリなどの非同期メモリが大量
にリードするときに , アクセスサイクルをより効率的に使用できるだけではなく , 通常の非同期メモリから読
出しを行うこともできます。
•
バーストサイクルを使用するアクセスシーケンスは , 以下の 2 種類に分けることができます。
- ファーストアクセスサイクル
ファーストアクセスサイクルは , バーストアクセスの開始サイクルであり , 通常のシングルアクセスサイクルと
同様に動作します。
- ページアクセスサイクル
ページアクセスサイクルは , ファーストアクセスサイクルの後に続く , CSnX および RDX ( リードストローブ ) の
両方がアサートされるサイクルです。シングルサイクルの設定とは異なるウェイトサイクルを設定できます。
バースト長設定で決定されたアドレスにアクセスがある間は , ページアクセスサイクルが繰り返されます。アド
レス境界内のアクセスが終了すると , バーストアクセスも終了し , CSnX がネゲートされます。
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545
第 30 章外部バス
30.6 バーストアクセス動作
MB91460M シリーズ
•
AWR レジスタの W15 ∼ W12 ビットの設定により , 最初の 0 ∼ 15 のウェイトサイクルの挿入が可能となりま
す。ここでは , ファーストアクセスサイクルの最少回数は , ウェイトサイクル＋ 2 サイクル ( 図 30.6-1 で示し
たタイミングチャートの 3 サイクル ) です。
•
AWR レジスタの W11 ∼ W08 ビットの設定により , 0 ∼ 15 のページウェイトサイクルの挿入が可能となります。
ここでは , ページアクセスサイクルは , ページウェイトサイクル＋ 1 サイクル ( 図 30.6-1 で示したタイミング
チャートの 2 サイクル ) から取得できます。
•
ACR レジスタの BST ビットの設定により , バースト長を "1", "2", "4", または "8" に設定できます。バースト長
を 1 に設定すると , シングルアクセスモードが設定され , ファーストサイクルのみが繰り返されます。ただし ,
データバス幅が 32 ビットに設定されている場合 (ACR レジスタの BST ビットが 10B), バースト長は "4" 以下に
設定してください ( バースト長を "8" にすると誤作動が発生します ) 。
•
バーストアクセスが有効の場合 , 指定したデータバス長以上のサイズでプリフェッチアクセスまたは転送する
ときに , バーストアクセスが使用されます。たとえば , データバス長を 8 ビット , バースト長を 4 ビットに設
定した領域へのワードアクセスを実行する場合 , バイトアクセスが 4 回繰り返されるのではなく , 4 回のバースト
が 1 度に実行されます。
•
バーストアクセスが設定された領域では RDY 入力は無視されるため , TYP3 ∼ TYP0=0xx1B に設定しないで
ください。
•
LBAX および BAAX 信号は , バーストフラッシュメモリ用に設計されています。LBAX はアクセスの開始に使用
され , BAAX はアドレスのインクリメントに使用されます。
•
A23 ∼ A0 は , バーストアクセス中に設定されたウェイトサイクル後に更新されます。
546
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第 30 章外部バス
30.7 アドレス / データマルチプレクスインタフェース
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30.7 アドレス / データマルチプレクスインタフェース
このセクションでは , アドレス / データマルチプレクスインタフェース動作における以下の 3 つのケースについて説
明します。
• 外部ウェイトなし
• 外部ウェイトあり
• CSnX → RDX/WRnX セットアップ
■ 外部ウェイトなし
図 30.7-1 に , (TYP3 ∼ TYP0=0100B, AWR=0008H) の動作タイミングを示します。
図 30.7-1 アドレス / データマルチプレクスインタフェース ( 外部ウェイトなし ) のタイミングチャート
SYSCLK
アドレス[23:0]
A23～A0
ASX
CSnX
RDX
読出し
D31～D16
アドレス[15:0]
データ[15:0]
WRX
書出し
D31～D16
アドレス[15:0]
データ[15:0]
•
ACR レジスタに TYP3 ∼ TYP0=01xxB と設定すると , アドレス / データマルチプレクスインタフェース設定が
可能となります。
•
アドレス / データマルチプレクスインタフェースが設定されている場合は , データバス幅 (DBW1, DBW0 ビット )
の設定を 8 ビットまたは 16 ビットに設定してください。
•
アドレス / データマルチプレクスインタフェースでは , アドレス出力サイクル 2 サイクル＋データサイクル 1
サイクルの計 3 サイクルが基本アクセスサイクル数となります。
•
アドレス出力サイクルでは , 出力アドレスラッチ信号として ASX がアサートされます。
•
通常インタフェースでは , 時分割バスサイクル中に , アクセスの先頭を示すアドレスが A23 ∼ A0 に出力されます。
アドレス / データマルチプレクスインタフェースで 8/16 ビット以上のアドレスを使用する場合に , このアドレス
を使用してください。
•
自動ウェイト (AWR:W15 ∼ AWR:W12), リード→ライトアイドルサイクル (AWR:W07, W06), ライトリカバリ
(AWR:W05, AWR:W04), アドレス → CSnX 遅延 (AWR:W02), CSnX → RDX/WRnX セットアップ遅延
(AWR:W01), RDX/WRnX → CSnX ホールド遅延 (AWR:W00) の設定は , 通常インタフェースと同様に設定でき
ます。
•
アドレス / データマルチプレクスインタフェースが設定されている領域では , "1" (DBW1, DBW0=00B) をバー
スト長として設定してください。
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547
第 30 章外部バス
30.7 アドレス / データマルチプレクスインタフェース
MB91460M シリーズ
■ 外部ウェイトあり
図 30.7-2 に , (TYP3 ∼ TYP0=0101B, AWR=1008H) の動作タイミングを示します。
図 30.7-2 アドレス / データマルチプレクスインタフェース ( 外部ウェイトあり ) のタイミングチャート
SYSCLK
アドレス[23:0]
A23～A0
ASX
CSnX
RDX
読出し
D31～D16
アドレス[15:0]
データ[15:0]
WRX
書込み
D31～D16
アドレス[15:0]
データ[15:0]
解除
RDY
外部ウェイト
ACR レジスタに TYP3 ∼ TYP0=01x1B と設定することにより , アドレス / データマルチプレクスインタフェース
での RDY 入力が可能となります。
548
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第 30 章外部バス
30.7 アドレス / データマルチプレクスインタフェース
MB91460M シリーズ
■ CSnX → RDX/WRnX セットアップ
図 30.7-3 に , (TYP3 ∼ TYP0=0101B, AWR=100BH) の動作タイミングを示します。
図 30.7-3 アドレス / データマルチプレクスインタフェース (CSnX → RDX/WRnX セットアップ ) の
タイミングチャート
SYSCLK
A23～A0
アドレス[23:0]
ASX
CSnX
RDX
読出し
D31～D16
アドレス[15:0]
データ[15:0]
WRX
書込み
D31～D16
アドレス[15:0]
データ[15:0]
CSnX → RDX/WRnX セットアップ遅延 (AWR:W01) を "1" に設定すると , 図 30.7-3 のようにマルチプレクスアド
レス出力サイクルが 1 サイクル延長され , アドレスをASXの立上りエッジで直接ラッチすることが可能となります。
MCLK を使用せずに ASX を ALE ( アドレスラッチ許可 ) ストローブとして使用する場合に , この設定を使用して
ください。
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549
第 30 章外部バス
30.8 プリフェッチ動作
MB91460M シリーズ
30.8 プリフェッチ動作
このセクションでは , プリフェッチ動作について説明します。
■ プリフェッチ動作
外部バスインタフェースコントローラには , 16x8 ビットで構成されるプリフェッチバッファがあります。
TCR レジスタの PSUS ビットを "0" にして , ACR レジスタの PFEN ビットを "1" に設定した領域への読出しアクセス
が発生すると , 後続のアドレスがプリフェッチされ , プリフェッチバッファに格納されます。
格納されたアドレスが内部バスからアクセスされると , 外部アクセスを行わずにプリフェッチバッファに先読み
されたデータが返されます。これにより , 外部バス領域への連続したアクセスに対する待ち時間を削減できます。
● プリフェッチを使用した外部アクセスを開始するための基本条件
プリフェッチを使用した外部バスアクセスは , 以下の条件を満たしたときに発生します。
•
TCR レジスタの PSUS ビットが "0" である。
•
スリープモードとストップモードのいずれも設定していない。
•
外部バスによって , プリフェッチが許可されているチップセレクト領域への読出しアクセスが実行されている。
ただし , リードモディファイライトシステム命令による DMA アクセスおよび読出しアクセスは除外します。
•
プリフェッチアクセス以外の外部バスアクセス要求 ( プリフェッチが許可されていない領域への外部バス領域
アクセスや外部バス領域による DMA 転送 ) が発生していない。
•
プリフェッチアクセスの取込みの次の動作に対するプリフェッチバッファの一部が空である。
上記の条件を満たすと , プリフェッチアクセスが発生します。プリフェッチアクセス後に , プリフェッチが許可さ
れていない領域への外部バス領域アクセスが発生する場合 , プリフェッチバッファクリアの条件が満たされない
間は , プリフェッチが許可されている領域へのプリフェッチアクセスが続行します。
プリフェッチ許可の領域と禁止の領域が複数混在したアクセスの場合は, プリフェッチバッファには常に, 最後に
アクセスされたプリフェッチ許可領域のデータが保持されます。この場合 , プリフェッチ禁止の領域へのアクセ
スはプリフェッチバッファの状態には影響を与えないため , プリフェッチ禁止のデータアクセスおよびプリ
フェッチ許可の命令フェッチが混在する場合でも , プリフェッチバッファのデータが破損することはありません。
● プリフェッチアクセスの一時停止に対するクリアオプション
TCR レジスタの PSUS ビットに "1" を設定すると , プリフェッチが一時停止します。PSUS ビットを "0" に設定する
と , プリフェッチを再開できます。ここでは , エラーが発生しない場合 , または PCLR ビット設定時に発生するよう
なバッファクリアが発生しない場合に , バッファの内容が保持されます。
TCR レジスタの PCLR ビットに "1" を設定すると , プリフェッチバッファがすべてクリアされます。プリフェッチ
が割り込まれたときは , PSUS ビットを設定してバッファをクリアしてください。
チップセレクト領域のアドレスの上位 16 ビットが変更する場合 , 最小単位 (64K バイト ) のプリフェッチが一時
停止します。チップセレクト領域の境界が交差している場合は , 最初にバッファ読出しエラーが発生し , 次に新規
領域でプリフェッチが開始します。
550
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第 30 章外部バス
30.8 プリフェッチ動作
MB91460M シリーズ
● 1 回のプリフェッチアクセス動作の単位
1 回のプリフェッチアクセス動作の単位は , DBW ( バス幅 ) と BST ( バースト長 ) で決定されます。
プリフェッチアクセスは , 常に DBW で指定したバス幅の全サイズで発生し , BST ビットで設定したバースト長の
数のアクセスが , 1 回のアクセス動作で実行されます。したがって , BST ビットに "00B" 以外の値を設定すると ,
プリフェッチは常にページモード / バーストモードで発生します。ROM/RAM に適合性があるかどうか , および十
分なアクセスタイムを適用できるかどうかを注意してください。(AWR レジスタの W15 ∼ W08 ビットに , 適切な
ビット値を設定してください。)
バーストアクセス中は , 連続するアクセスはバースト長で決定したアドレス範囲内でのみ発生します。したがって ,
たとえば , 範囲が交差する場合 , バッファ中に 4 バイトの空き領域がある場合は , 1 回の動作でこの 4 バイトにア
クセスすることはできません ( プリフェッチバッファが "xxxxxx0EH" で始まり , バッファに 4 バイトの空き領域があ
り , バス幅が 16 ビットであるにも関わらずバーストが 2 つ設定されている場合は , 2 バイトのみ ("xxxxxx0EH" お
よび "xxxxxx0FH") を次のプリフェッチアクセスで取り込むことができます。
以下に , 2 つの例を示します。
•
バス幅が 16 ビットに設定され , バースト長が 2 に設定されている領域
1 回のプリフェッチ動作でバッファに読み出されるデータ量は , 4 バイトです。この場合 , プリフェッチアクセ
スは , プリフェッチバッファに 4 バイトの空き容量ができるまで遅延されます。
•
バス幅が 8 ビットに設定され , バースト長が "8" に設定されている領域
1 回のプリフェッチ動作でバッファに読み出されるデータ量は , 8 バイトです。この場合 , プリフェッチアクセ
スは , プリフェッチバッファに 8 バイトの空き容量ができるまで遅延されます。
● バースト長設定とプリフェッチの効率
上記の •「1 回のプリフェッチアクセス動作の単位」で説明したように , 1 回のプリフェッチアクセス動作中に , プリ
フェッチ以外の外部バスアクセスからプリフェッチバッファへの要求があった場合 , またはプリフェッチバッ
ファでエラーが発生した場合は , プリフェッチバッファへのアクセスが完了するまでこれらのアクセス要求を待つ
必要があります。
したがって, バースト長が長すぎる場合, プリフェッチ以外のバスアクセスの効率および反応が低下することがあ
ります。一方 , バースト長を "1" に設定した場合 , バースト / ページアクセスメモリに接続しても , シングルアク
セスが常に実行されるため , 複数の読出しサイクルが無駄になることがあります。
1回のプリフェッチ動作で読み出されるデータ量の設定を大きくすると, プリフェッチバッファ内にその量に対す
る空き領域ができるまで , プリフェッチアクセスを開始することができません。したがって , プリフェッチバッ
ファへのアクセスは頻繁に発生せず , 外部バスはアイドル状態になる可能性があります。たとえば , バス幅を 16
ビット , バースト長を 8 ビットに設定した場合 , 1 回のプリフェッチ動作でバッファに読み出されるデータ量は 16
バイトになります。したがって , プリフェッチバッファがすべて空になるまで , 新しいプリフェッチアクセスを開
始できません。
上記を考慮した上で , 使用目的と環境に合うようにバースト長を適切に調節してください。一般に , バースト /ペー
ジアクセスに適応できない非同期メモリに接続するときは , バースト長を "1" ( シングルアクセス ) に設定すると
最適になります。反対に , バースト / ページアクセスサイクルが短いメモリに接続するときは , バースト長に "1"
( シングルアクセス ) 以外の値を設定してください。この場合 , 8 バイト ( バッファの半分 ) が , バス幅に応じて 1
回の読出し動作で読み出されるように設定すると最適になります。ただし , 最適な条件は外部アクセスの周波数
や , 外部アクセスクロックの周波数分割率の設定によって異なります。
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551
第 30 章外部バス
30.8 プリフェッチ動作
MB91460M シリーズ
● プリフェッチバッファからの読出し
アドレスのマッチングをすると , プリフェッチバッファに格納したデータが内部バスからのアクセスにより読み
出され , 外部アクセスは実行されません。バッファからの読出し時に , アドレスが順方向で連続していない場合
は , アドレスをヒット ( 最大 16 バイト ) することができ , 短い順方向分岐の場合でも , ( できる限り ) 外部バスか
らの 2 番目の読出しが回避されます。
内部バスからのアクセス中に, 現在プリフェッチにアクセス中にてアドレスのマッチングを行う場合, プリフェッ
チアクセスが完了してからデータが取り込まれるまでの間に , ウェイト信号が内部で返されます。この場合 , バッ
ファエラーは発生しません。
DMA 転送に対する読出しの実行時に , プリフェッチバッファでアドレスのマッチングを行う場合 , プリフェッチ
バッファのデータは使用されず , 代わりに外部バスによって外部データが読み出されます。この場合 , バッファエ
ラーが発生します。プリフェッチ許可の領域への外部アクセス動作が新たに発生するまで , プリフェッチは続行
されず , プリフェッチアクセスも実行されません。
● プリフェッチバッファのクリア / 更新
以下の条件のいずれかを満たすと , プリフェッチバッファが完全にクリアされます。
•
TCR レジスタの PCLR ビットに "1" を設定した場合。
•
バッファ読出しエラーが発生した場合以下のイベントのいずれかが発生すると , バッファ読出しエラーが発生
します。
•
•
プリフェッチ許可の領域から読み出すためのマッチングを行うアドレスがバッファ中にない場合 , 外部バ
スへ再度アクセスは行われません。この場合の読出しデータはバッファに格納されませんが , プリフェッチ
アクセスが後続のアドレスから開始され , アドレスがバッファに格納されます。
•
リードモディファイライト系命令によるプリフェッチ許可の領域からの読出しアクセス時。この場合 , 外部
バスへ再度アクセスは行われません。この場合の読出しデータは , バッファに格納されません。また , プリ
フェッチアクセスも実行されません ( 次のアドレスにデータが書き込まれるため ) 。
•
DMA 転送に対するプリフェッチ許可の領域からの読出しアクセス時 , 外部バスへ再度アクセスは行われま
せん。この場合の読出しデータは , バッファに格納されません。また , プリフェッチアクセスも実行されま
せん。
バッファ書込みヒットは , 以下の場合に発生します。
•
プリフェッチ許可の領域への書込みアクセス時に , マッチングする 1 バイトのみのアドレスがバッファに
あった場合。この場合 , 外部バスに再度アクセスされますが , 新しい読出しアクセスが発生するまで , プリ
フェッチアクセスは実行されません。
以下の条件を満たすと , プリフェッチバッファの一部のみがクリアされます。
•
バッファ読出しヒットが発生した場合
この場合 , ヒットアドレスの前のバッファの一部のみがクリアされます。
● プリフェッチ許可の領域での制限事項
リトルエンディアン領域に対してプリフェッチを許可している場合は , 必ずワードアクセスを使用してその領域に
アクセスしてください。
プリフェッチバッファに読み出されたデータにワード長以上の長さでアクセスすると , 正
しくエンディアン変換が行われず , 誤ったデータを読み出してしまいます。これは , エンディアン変換機構のハード
ウェア的な制限によるものです。
552
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第 30 章外部バス
30.9 SDRAM/FCRAM インタフェースの動作
MB91460M シリーズ
30.9 SDRAM/FCRAM インタフェースの動作
このセクションでは , SDRAM/FCRAM インタフェースの動作について説明します。
■ SDRAM/FCRAM インタフェース
CS6 の領域は , 領域構成レジスタ (ACR) の TYP3 ∼ TYP0 ビットを "100XB" に設定することにより , SDRAM/
FCRAM 空間として使用できます。
SDRAM/FCRAM インタフェースにおける以下の動作について , タイミングチャートを示して説明します。
•
バースト読出し / 書込み ( ページヒット , CAS 待ち時間を "2" に設定した場合 )
•
シングル読出し / 書込み ( ページヒット , CAS 待ち時間を "3", オートプリチャージなしに設定した場合 )
•
シングル読出し ( ページミス , CAS 待ち時間を "3", オートプリチャージなしに設定した場合 )
•
シングル読出し / 書込み (CAS 待ち時間を "1", TYP を "1001B", オートプリチャージありに設定した場合 )
•
オートリフレッシュ
■ バースト読出し / 書込みの動作タイミング
図 30.9-1 に , ページヒットと CAS レイテンシを "2" に設定した場合の動作タイミングを示します。
図 30.9-1 バースト読出し / 書込みのタイミングチャート
MCLK
A
#1
D
#1
SRASX,
SCASX,
SWEX
#1
#2
#3
#1
#4
WRITE
#2
#3
#4
READ
書込みリカバリ
CAS待ち時間
書込みサイクル
読出しサイクル
•
A13 ∼ A0 は , SDRAM 容量によってすべての端子を使用しない場合があります。
「30.9.5 メモリ接続例」を参
照してください。
•
MCLK は SDRAM に入力するクロック信号です。アドレス , データ , コマンドなどの信号は , MCLK の立上り
で SDRAM に取り込まれます。
•
領域ウェイトレジスタ (AWR) の W05 ∼ W04 ビットで , SDRAM/FCRAM の規格にあわせてライトリカバリサ
イクルを設定してください。
•
領域ウェイトレジスタ (AWR) の W10 ∼ W08 ビットで , SDRAM/FCRAM の規格にあわせて CAS レイテンシを
設定してください。
•
バースト長の設定は , 領域構成レジスタ (ACR) の BST ビットで設定してください。
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第 30 章外部バス
30.9 SDRAM/FCRAM インタフェースの動作
MB91460M シリーズ
■ シングル読出し / 書込みの動作タイミング
図 30.9-2 に , ページヒット , CAS 待ち時間を "3", オートプリチャージなしに設定した場合の動作タイミングを示
します。
図 30.9-2 シングル読出し / 書込みのタイミングチャート
MCLK
A
#1
#1
D
SRASX,
SCASX,
SWEX
#1
READ
#1
読出し
CAS待ち時間
書込み
WRITE
アイドルサイクル
書込みサイクル
読出しサイクル
領域ウェイトレジスタ (AWR) の W07, W06 ビットで , SDRAM/FCRAM の規格にあわせてリード→ライトアイドルサ
イクルを設定してください。
■ シングル読出しの動作タイミング
図 30.9-3 に , ページミス , CAS 待ち時間を "3", オートプリチャージなしに設定した場合の動作タイミングを示し
ます。
図 30.9-3 シングル読出しのタイミングチャート
MCLK
A
BA
Row
#1
D
SRASX,
SCASX,
SWEX
#1
PRE
ACT
RASプリチャージサイクル
(tRP)
READ
RAS→CAS遅延
CAS待ち時間
(tRCD)
•
ページミスが発生した場合は , PRE チャージコマンド , ACTV コマンド発行後に読出しを行います。
•
SDRAM/FCRAM の規格にあわせて , 領域ウェイトレジスタ (AWR) の W01, W00 ビットに RAS プリチャージ
サイクル (tRP) を設定してください。
•
SDRAM/FCRAM の規格にあわせて , 領域ウェイトレジスタ (AWR) の W14 ∼ W12 ビットに RAS → CAS ディ
レイ (tRCD) を設定してください。
554
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第 30 章外部バス
30.9 SDRAM/FCRAM インタフェースの動作
MB91460M シリーズ
■ シングル読出し / 書込みの動作タイミング
図 30.9-4 に , CAS レイテンシを "1", TYP を "1001B", オートプリチャージありに設定した場合の動作タイミング
を示します。
図 30.9-4 シングル読出し / 書込みのタイミングチャート
MCLK
A
Row
D
Col
Row
#1
SRASX,
SCASX,
SWEX
ACTV
WRITA
ACTV
CL+BL-1
•
Col
READA
Row
Col
#2
#3
ACTV
WRITA
CL+BL-1
TYP を "1001B" に設定した場合 , オートプリチャージ付きの読出し / 書込みコマンドを発行します。ただし ,
READA/WRITA 発行から ACTV 発行までのサイクルは CL ＋ BL − 1 に固定されるため , FCRAM 接続の場合にの
み TYP を "1001B" に設定が可能です。
•
PRE コマンドを発行するサイクルがなくなるため , ページミスを多発するような場合に有効です。
■ オートリフレッシュの動作タイミング
図 30.9-5 に , オートリフレッシュの動作タイミングを示します。
図 30.9-5 オートリフレッシュのタイミングチャート
MCLK
A
D
SRASX,
SCASX,
SWEX
ACTV
REF
tRC
リフレッシュサイクル
•
リフレッシュコントロールレジスタ (RCR) の RFINT5 ∼ RFINT0 × 32 サイクルごとにリフレッシュコマンド
を発行し , リフレッシュ終了後にアクセスを再開します。
•
SDRAM/FCRAM の規格にあわせて , リフレッシュコントロールレジスタ (RCR) の TRC ビットを設定してく
ださい。
•
最大 RAS アクティブ時間も満たすようにしてください。
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第 30 章外部バス
30.9 SDRAM/FCRAM インタフェースの動作
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30.9.1 セルフリフレッシュ
セルフリフレッシュについて説明します。
■ セルフリフレッシュ
リフレッシュコントロールレジスタ (RCR) の SELF ビットへの "1" 書込みにより , SDRAM/FCRAM インタフェース
はセルフリフレッシュ移行シーケンスを開始します。
SDRAM/FCRAM インタフェースは , RFC2 ∼ RFC0 で設定した回数オートリフレッシュを実行した後 , SDRAM/
FCRAM へ SELF コマンドを発行し , セルフリフレッシュモードへ移行します。
セルフリフレッシュモードの解除は , SELF ビットへの "0" 書込み , および SDRAM/FCRAM への読出し / 書込み
アクセスで行います。
SDRAM/FCRAM インタフェースは , セルフリフレッシュモード中に SELF ビットへの "0" 書込み , または SDRAM/
FCRAM へのアクセスを検出した場合 , SELFX コマンドを発行し , RFC2 ∼ RFC0 で設定した回数のオートリフ
レッシュを実行します。
したがって , セルフリフレッシュモードを設定し , チップをスリープモードに入れた後に , DMA 転送で SDRAM/
FCRAM へのアクセスがあった場合にもセルフリフレッシュモードは解除されます。
● セルフリフレッシュモード移行の手順
1. SELF ビットを "1" に設定します。
2. RFC2 ∼ RFC0 ビットで設定した回数の REF コマンドを発行します。
3. SELF コマンドを発行します。
● セルフリフレッシュモードリセットの手順
1. SELF ビットを "0" に設定または SDRAM/FCRAM にアクセスします。
2. SELFX コマンドを発行します。
3. RFC2 ∼ RFC0 ビットで設定した回数の REF コマンドを発行します。
4. 通常アクセス状態に移行します。
556
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第 30 章外部バス
30.9 SDRAM/FCRAM インタフェースの動作
MB91460M シリーズ
30.9.2 パワーオンシーケンス
パワーオンシーケンスについて説明します。
■ パワーオンシーケンス
リフレッシュコントロールレジスタ (RCR) の PON ビットを "1" にセットすることにより , パワーオンシーケンスを
開始します。
以下の手順に従い PON ビットを "1" に設定し , パワーオンシーケンスへ移行させてください。
1. SDRAM/FCRAM マニュアルに規定してあるクロック安定待ち時間を確保してください。
2. ACR, AWR, MCRA (B) を設定してください。
3. CSER を設定して , SDRAM/FCRAM に接続している領域を有効にしてください。
4. RCR の値を設定すると同時に , PON ビットを "1" に設定してください。
以上の手順を実行すると , SDRAM/FCRAM インタフェースは以下のパワーオンシーケンスを実行します。
5. PALL コマンドを実行します。
6. REF コマンドを 8 回実行します。
7. ACR の BST ビット , AWR の CL (CAS Latency), MCRA の WBST ビットに従って , モードレジスタが設定さ
れます。
8. 通常アクセス状態に移行します。
30.9.3 複数の領域への SDRAM/FCRAM の接続
複数の領域への SDRAM/FCRAM の接続を示します。
■ 複数の領域への SDRAM/FCRAM の接続
SDRAM/FCRAM は , 基本的には全てのチップ選択領域に設定できます。複数の領域に SDRAM/FCRAM を接続す
る場合は , 同じタイプのモジュールを接続してください。
SDRAM/FCRAM を複数の領域に接続する場合はバスロードについて考慮してください。
具体的には , 以下のレジスタ設定が同じになるモジュールを接続してください。
•
領域構成レジスタ (ACR) ：DBW1, DBW0, BST1, BST0, TYP3 ∼ TYP0 の設定は同じにしてください。
•
領域ウェイトレジスタ (AWR) ：すべてのビットが同じになるようにしてください。
•
メモリ設定レジスタ (MCR) ：レジスタが共通のため , すべての設定が同じになります。
•
リフレッシュコントロールレジスタ (RCR) ：レジスタが共通のため , すべての設定が同じになります。
なお , 2 つの領域を同時に有効にした場合 , パワーオンシーケンス / オートリフレッシュ / セルフリフレッシュは
同時に行います。
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第 30 章外部バス
30.9 SDRAM/FCRAM インタフェースの動作
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30.9.4 アドレスマルチプレクスフォーマット
このセクションでは , アドレスマルチプレクスフォーマットについて説明します。
■ アドレスマルチプレクスフォーマット
SDRAM/FCRAM へのアクセスアドレスは , ASZ3 ∼ ASZ0 ビット , DBW1, DBW0 ビット , PSZ2 ∼ PSZ0 ビット ,
BANK ビットの設定により Row アドレス , BANK アドレス , Column アドレスへの対応が変わります。
アドレスの対応は , 下位ビットから Column アドレス , BANK アドレス , Row アドレスの順に並べます。
各ビットは , 以下のように設定してください。
•
ASZ3 ∼ ASZ0 ビット：対応する領域に接続される SDRAM/FCRAM の総容量を設定します。2 個並列に使用
する場合は , 合計容量を設定してください。Row アドレス本数に影響します。
•
DBW1, DBW0 ビット：データバス幅を設定します。(8 ビット品 2 個を並列に接続する場合は , 16 ビットに設
定してください。) データバス幅の設定に従って , Column アドレスのシフトを行います。8 ビット：シフトし
ません。16 ビット：1 ビットシフトします。32 ビット：2 ビットシフトします。
•
PSZ2 ∼ PSZ0 ビット：SDRAM/FCRAM で使用する Column アドレスの本数を設定してください。
•
BANK ビット：SDRAM/FCRAM バンクアドレスの数を設定してください。
図 30.9-6 に , アクセスアドレスと Row アドレス , BANK アドレス , Column アドレスの組み合わせの例を示します。
図 30.9-6 アクセスアドレスと Row/BANK/Column アドレスの組み合わせの例を示します。
4Mバイト（ASZを0110Bに設定）, 8ビットバス幅（DBWを00Bに設定）
256 Column（PSZを000Bに設定）, 2 BANK (BANKを0Bに設定)
アクセスアドレスビット
2221
31
9 8 7
BA
ROW
外部アドレス端子
A14
0
COLUMN
A12A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
16Mバイト（ASZを1000Bに設定）, 16ビットバス幅（DBWを01Bに設定）
512 Column（PSZを001Bに設定）, 4 BANK (BANKを1Bに設定)
アクセスアドレスビット
31
24 23
12 1110 9
ROW
外部アドレス端子
A15 A14
BA
1 0
COLUMN
A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
64Mバイト（ASZを1010Bに設定）, 32ビットバス幅（DBWを10Bに設定）
512 Column（PSZを001Bに設定）, 4 BANK (BANKを1Bに設定)
アクセスアドレスビット
31
26 25
13 121110
ROW
外部アドレス端子
558
A15 A14
BA
2 1 0
COLUMN
A12A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
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第 30 章外部バス
30.9 SDRAM/FCRAM インタフェースの動作
MB91460M シリーズ
30.9.5 メモリ接続例
メモリ接続例を示します。
■ メモリ接続例
基本的に SDRAM/FCRAM インタフェースは , 表 30.9-1 に示したように SDRAM/FCRAM に接続されます。
表 30.9-1 SDRAM/FCRAM インタフェースの SDRAM/FCRAM への接続表
SDRAM/FCRAM
インタフェース端子
SDRAM/FCRAM
インタフェース
端子
備考
MCLKO
CLK
―
MCLKE
CKE
―
SRAS/(ASX)
RASX
―
SCASX/(BAAX)
CASX
―
SWEX (WRX)
WEX
CS6X
CSX
A0 ∼ A9
A0 ∼ A9
バス幅によってアドレスをシフトさせる必要はありません。
A10/AP
A10/AP
Row アドレス出力時 A10, その他 AP
A11 ∼ A13
A11 ∼ A13
A14
BA0
2 バンク品種用の BA
A15
BA1
2BANK 品の場合使用しません。
D31 ∼ D16
DQ
エンディアン , データバス幅により接続が変わります。
詳細な接続については , 「30.4 エンディアンとバスアクセス」を参
照してください。
DQMUU, DQMUL
DQM
エンディアン , データバス幅により接続が変わります。
詳細な接続については , 「30.4 エンディアンとバスアクセス」を参
照してください。
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すべてのチップ選択領域が SDRAM/FCRAM 領域に設定可能です。
SDRAM/FCRAM で使用するアドレスまで接続。
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559
第 30 章外部バス
30.9 SDRAM/FCRAM インタフェースの動作
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● 8 ビットの SDRAM/FCRAM ( ビッグエンディアン ) の使用
合計データバス幅 16 ビット：SDRAM/FCRAM2 個を使用します。
図 30.9-7 に , 64M ビットの SDRAM (1 個の BANK アドレスと 12 個の Row アドレス ) を使用する方法を示します。
図 30.9-7 64Mbit SDRAM の使用
LSI
CS6X
A14
DQMUU
DQMUL
A11～A0
SRASX SCASX SWEX MCLKE
MCLKO
DQ31～16
[31～24]
CSX
BA IA11～IA0
RASX CASX WEX CKE
DQM
CLK
DQ7～DQ0
SDRAM(No.1)
[23～16]
CSX
BA IA11～IA0
RASX CASX WEX CKE DQM
CLK
DQ7～DQ0
SDRAM(No.2)
● 16 ビットの SDRAM/FCRAM の使用
合計データ幅 16 ビット：SDRAM1 個または 2 個を使用します。
図 30.9-8 に , 64M ビットの SDRAM (2 個の BANK アドレスと 12 個の Row アドレス ) を使用する方法を示します。
図 30.9-8 64Mbit SDRAM の使用
LSI
CS7X CS6X
A15 A14
A11-A0
DQMUU
DQMUL
SRASX SCASX SWEX MCLKE
MCLKO
DQ31-0
[31-16]
CSX
BA1BA0 IA11-IA0
RASX CASX WEX CKE DQMU DQML
CLK
DQ15-DQ0
SDRAM(No.1)
[31-16]
CSX
BA1BA0 IA11-IA0
RASX CASX WEX CKE DQMU DQML
CLK
DQ15-DQ0
SDRAM(No.2)
データバス幅 16 ビットで SDRAM モジュール 1 個を使用するときは , SDRAM No.2 は不要です。
560
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第 30 章外部バス
30.10 DMA アクセス動作
MB91460M シリーズ
30.10 DMA アクセス動作
DMA アクセスの動作について説明します。
■ DMA アクセス動作
以下の 5 つの DMA 動作について説明します。
•
DMA フライバイ転送 (I/O → メモリ )
•
DMA フライバイ転送 ( メモリ → I/O)
•
2 サイクル転送 ( 内部 RAM → I/O, RAM)
•
2 サイクル転送 ( 外部 → I/O)
•
2 サイクル転送 (I/O → 外部 )
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561
第 30 章外部バス
30.10 DMA アクセス動作
MB91460M シリーズ
30.10.1 DMA フライバイ転送 (I/O → メモリ )
DMA フライバイ転送 (I/O → メモリ ) について説明します。
■ DMA フライバイ転送 (I/O → メモリ )
図 30.10-1 に , (TYP3 ∼ TYP0=0000B, AWR=0008H, IOWR=41H) の動作タイミングチャートを示します。
図 30.10-1 に , メモリ側にウェイトが設定されていないケースを示します。
図 30.10-1 DMA フライバイ転送 (I/O → メモリ ) のタイミングチャート
基本サイクル
I/O ウェイト
サイクル
I/O ホールド
ウェイト
SYSCLK
A23～A0
メモリアドレス
ASX
CSnX
WRnX
D31～D16
基本
モード
DACKn
DEOPn
IORDX
デマンドモードでの
センスタイミング
DREQn
n = 0, 1, 2
•
AWR レジスタの W01 ビットに "1" を設定すると , CSnX → RDX/WRnX セットアップ遅延が設定されます。
こ
のビットは , チップセレクトアサートからリード / ライトストローブまでの期間を延長する場合に設定してく
ださい。
•
AWR レジスタの W00 ビットに 1 を設定すると , RDX/WRnX → CSnX ホールド遅延が設定されます。このビット
は , リード / ライトストローブからチップセレクトネゲートまでの期間を延長する場合に設定してください。
•
CSnX → RDX/WRnX セットアップ遅延 (W01 ビット ) および RDX/WRnX → CSX ホールド遅延 (W00 ビット )
は , 独立に設定可能です。
•
同一チップセレクト領域内でチップセレクトをネゲートせずに連続してアクセスする場合は , CSnX → RDX/
WRnX セットアップ遅延 , RDX/WRnX → CSnX ホールド遅延は共に挿入されません。
•
アドレスを決定する設定サイクルまたはアドレスを決定するホールドサイクルが必要な場合は ,
CSnX 遅延設定 (AWR レジスタの W02 ビット ) に "1" を設定します。
562
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アドレス→
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第 30 章外部バス
30.10 DMA アクセス動作
MB91460M シリーズ
データ出力側である I/O に対して , I/O ウェイトサイクルと I/O ホールドウェイトサイクルにより延長された 3 バ
スサイクル分のリードストローブが発生しています。受信側であるメモリに対しては , I/O ウェイトサイクルで
延長された 2 バスサイクル分のライトストローブが発生しています。I/O ホールドウェイトサイクルは , ライト
ストローブには影響を与えません。ただし , アドレスおよび CS 信号は , フライバイによるバスアクセスサイクル
終了まで保持されます。
30.10.2 DMA フライバイ転送 ( メモリ → I/O)
DMA フライバイ転送 ( メモリ → I/O) について説明します。
■ DMA フライバイ転送 ( メモリ → I/O)
図 30.10-2 に , (TYP3 ∼ TYP0=0000B, AWR=0008H, IOWR=41H) の動作タイミングチャートを示します。
図 30.10-2 に , メモリ側にウェイトが設定されていないケースを示します。
図 30.10-2 DMA フライバイ転送 ( メモリ → I/O) のタイミングチャート
基本サイクル
I/O ウェイト I/O ホールド
サイクルウェイト
SYSCLK
A23～A0
メモリアドレス
ASX
CSnX
RDX
D31～D16
基本
モード
DACKn
DEOPn
IORDX
デマンドモードの
センスタイミング
DREQn
•
IOWR0 ∼ IOWR3 レジスタの HLD ビットに "1" を設定すると , I/O 読出しサイクルが 1 サイクル延長されます。
•
IOWR0 ∼ IOWR3 レジスタの WR1, WR0 ビットを設定すると , 0 ∼ 3 ライトリカバリサイクルが挿入されます。
•
ライトリカバリサイクルが 1 以上に設定されている場合 , ライトリカバリサイクルは , 常にライトアクセス後
に挿入されます。
•
IOWR0 ∼ IOWR3 レジスタのビット IW3 ∼ IW0 を設定すると , 0 ∼ 15 ウェイトサイクルが挿入されます。
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563
第 30 章外部バス
30.10 DMA アクセス動作
•
MB91460M シリーズ
ウェイトがメモリ側でも設定されている (AWR:W15 ∼ AWR:W12 が "0" でない ) 場合は , I/O ウェイト (IW3 ∼
IW0 ビット ) との比較後のウェイトサイクルとして , より大きい値が使用されます。
参考：
データ出力側であるメモリに対して , I/O ウェイトサイクルと I/O ホールドウェイトサイクルにより延長された
3 バスサイクル分のリードストローブが発生します。受信側である I/O に対しては , I/O ウェイトサイクルで延
長された 2 バスサイクル分のライトストローブが発生します。I/O ホールドウェイトサイクルは , ライトスト
ローブには影響を与えません。ただし , アドレスおよび CS 信号は , フライバイによるバスアクセスサイクル
終了まで保持されます。
564
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第 30 章外部バス
30.10 DMA アクセス動作
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30.10.3 DMA フライバイ転送 (I/O → SDRAM/FCRAM)
DMA フライバイ転送 (I/O → SDRAM/FCRAM) の動作について説明します。
■ DMA フライバイ転送 (I/O → SDRAM/FCRAM)
図 30.10-3 に , (TYP3 ∼ TYP0=1000B, AWR=0051H, IOWR=41H) の動作タイミングチャートを示します。
図 30.10-3 DMA フライバイ転送 (I/O → SDRAM/FCRAM) のタイミングチャート
基本サイクル
I/O ウェイト
サイクル
I/O ホールド
ウェイト
MCLK
A23～A0
メモリ
アドレス
ASX
CSnX
SRASX
SCASX
WEX (SWEX)
D31～D16
基本
モード
DACKn
DEOPn
IORDX
DREQn
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第 30 章外部バス
30.10 DMA アクセス動作
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•
データ出力側である I/O に対して , I/O ウェイトサイクルと I/O ホールドウェイトサイクルにより延長された 3
バスサイクル分のリードストローブが発生しています。
•
受信側である SDRAM/FCRAM には , I/O ウェイトサイクル後に書き込めるようなタイミングで WRITE コマン
ド発行します。
SDRAM/FCRAM のバンクアクティブ状態 , および SDRAM/FCRAM のウェイト設定により , I/O
ウェイトサイクルは長くなる場合もあります。
•
I/O ホールドウェイトサイクルは , ライトストローブには影響を与えません。ただし CS 信号は , フライバイに
よるバスアクセスサイクル終了まで保持されます。
•
I/O → SDRAM/FCRAM 間でフライバイ転送を行う場合は , 必ず DMAC 用 I/O ウェイトレジスタ (IOWR) の HLD
ビットの "1" をセットし , I/O ホールドウェイトサイクルを有効にしてください。
•
フライバイ転送を行う場合は , 必ず同じデータバス幅間で行ってください。
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第 30 章外部バス
30.10 DMA アクセス動作
MB91460M シリーズ
30.10.4 DMA フライバイ転送 (SDRAM/FCRAM → I/O)
このセクションでは , DMA フライバイ転送 (SDRAM/FCRAM → I/O) の動作について説明します。
■ DMA フライバイ転送 (SDRAM/FCRAM → I/O)
図 30.10-4 に , (TYP3 ∼ TYP0=1000B, AWR=0051H, IOWR=42H) の動作タイミングチャートを示します。
● SDRAM ページヒット時 ( 最短 )
図 30.10-4 DMA フライバイ転送 (SDRAM/FCRAM → I/O) のページヒット時 ( 最短 ) タイミングチャート
SDRAM
基本サイクル
I/O ウェイト
サイクル
I/O
基本サイクル
I/O ホールド
ウェイト
MCLK
A23～A0
column
アドレス
CSnX
SRASX
SCASX
WEX (SWEX)
MCLKE
D31～D16
基本
モード
DACKn
DEOPn
データセットアップ
IOWRX
DREQn
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第 30 章外部バス
30.10 DMA アクセス動作
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I/O アクセスよりも SDRAM アクセスが短い場合は , I/O アクセス ( 基本アクセス＋ I/O ウェイト ) により SDRAM
アクセスが延長されます。
図 30.10-5 に , (TYP3 ∼ TYP0=1000B, AWR=0051H, IOWR=42H) の動作タイミングチャートを示します。
● SDRAM ページミス時
図 30.10-5 DMA フライバイ転送 (SDRAM/FCRAM → I/O) のページミス時のタイミングチャート
I/O ホールド
ウェイト
SDRAM 基本サイクル
I/O 基本サイクル
I/O ウェイト
MCLK
A23～A0
Bank
アドレス
Row
アドレス
Column
アドレス
CSnX
SRASX
SCASX
WEX (SWEX)
MCLKE
D31～D16
基本
モード
DACKn
DEOPn
IOWRX
DREQn
•
SDRAM に対してページミスが発生するような場合 , プリチャージ動作などにより SDRAM アクセスが延長さ
れると , 設定した I/O アクセスよりも SDRAM アクセスが長くなるため , I/O アクセスが SDRAM アクセスより
延長されます。このため , I/O に対してデータセットアップが必要な場合は , I/O ウェイトサイクルの設定は ,
最大となる SDRAM のアクセスサイクルよりも I/O アクセスが大きくなるように設定する必要があります。上
記の設定の場合 , I/O ウェイトサイクルの設定を 4 サイクル以上に設定してください。
•
データ出力側である SDRAM/FCRAM には , I/O ウェイトサイクルを満たすタイミングで読出しコマンド発行さ
れます。I/O ホールドサイクルの設定がある場合は , バスアクセスサイクル終了直前のサイクルで DESL コマ
ンドを発行することにより , I/O ホールドサイクルを挿入します。
568
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第 30 章外部バス
30.10 DMA アクセス動作
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•
受信側である I/O に対しては , I/O ウェイトサイクルで延長された 2 バスサイクル分のライトストローブが発生
しています。
•
I/O ホールドウェイトサイクルは , ライトストローブには影響を与えません。
•
フライバイ転送を行う場合は , 必ず同じデータバス幅間で行ってください。
•
I/O のデータセットアップを確保するために I/O ウェイトサイクルを利用した場合は , ページミスの条件で I/O
ウェイト値を設定する必要があります。このため , ページヒット時にはペナルティが発生します。このページ
ヒット時のペナルティが問題になるような場合は , 図 30.10-6 のような外部回路を用意して , CAS 信号を利用
した外部ウェイトを使用することによって , I/O アクセスを延長させてデータセットアップを確保してください。
図 30.10-6 CAS 信号を利用した外部ウエィトによるフライバイペナルティ対策回路例 (CL=2 場合 )
LSI
SDRAM
CLK
CKE
RASX
CASX
WEX
DQMU
DQML
IA11～IA0
MCLK
MCLKE
SRASX
SCASX
SMEX
DQMUU
DQMUL
A11～A0
A14
A15
BA0
BA1
D31～D16
DQ15～DQ0
CS6X
CSX
I/O
Q
D
FF
CK
RDY
IORDX
IOWRX
DACK
DREQ
＜注意事項＞
•
CL=3 の場合は , MCLK による FF を 2 段にしてもう 1 サイクル遅延させてください。
•
ほかに外部ウェイトが必要なデバイスが存在する場合は, 必要に応じてRDY 信号との論理ゲートを追加
してください。
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569
第 30 章外部バス
30.10 DMA アクセス動作
MB91460M シリーズ
図 30.10-7 CAS 信号を利用した外部ウエィトによるフライバイペナルティ対策のタイミング図 (CL=2 場合 )
I/O ホールド
ウェイト
SDRAM 基本サイクル
I/O 基本サイクル
外部RDYウェイト
MCLK
Bank
アドレス
A23～A0
Row
アドレス
Column
アドレス
CSnX
SRASX
SCASX
WEX (SWEX)
MCLKE
D31～D16
DACKn
基本モード
DEOPn
IOWRX
DREQn
RDY
CAS 信号と転送の対象となる SDRAM 領域のチップセレクト信号との OR ( 負論理の AND) 信号を , MCLK によ
りタイミングをとって外部 RDY に入力することによって , SDRAM の読出しアクセスを 1 サイクル延長させると ,
IOWR 信号の立上りも 1 サイクル遅延させることができます。
この場合 , CAS 信号の立上りタイミングを基準にして外部ウェイト信号を作成しているため , SDRAM のページ
ヒットミスに関係なく , SDRAM のデータ出力からの I/O デバイスへデータセットアップ時間を 1 サイクル確保する
ことができます。
外部ウェイトの設定は , DMAC 用 I/O ウェイトレジスタの RYE0, RYE1 ビットによって , 使用する DMA フライバ
イアクセスのチャネルの RDY 機能を有効になるように設定してください。
CAS レイテンシが 3 の場合は , SDRAM のデータ出力が 1 サイクル遅れます。MCLK による FF を一段追加して ,
上図よりも 1 サイクル遅らせた信号を RDY 端子に入力させてください。
570
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第 30 章外部バス
30.10 DMA アクセス動作
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30.10.5 2 サイクル転送 ( 内部 RAM → 外部 I/O, RAM)
2 サイクル転送 ( 内部 RAM → 外部 I/O, RAM) 動作について説明します。
タイミングは , 外部 I/O, RAM → 内部 RAM の場合と同じです。
■ 2 サイクル転送 ( 内部 RAM → 外部 I/O, RAM)
図 30.10-8 に , (TYP3 ∼ TYP0=0000B, AWR=0008H, IOWR=00H) の動作タイミングチャートを示します。
図 30.10-8 に , I/O 側にウェイトが設定されていないケースを示します。
図 30.10-8 2 サイクル転送 ( 内部 RAM → 外部 I/O, RAM) のタイミングチャート
MCLK
A23～A0
I/O アドレス
ASX
CSnX (I/O side)
WRnX
D31～D16
DACKn
基本
モード
DEOPn
DREQn
•
DMA 転送が実行されない場合は , バスにはインタフェースと同様の方法でアクセスします。
•
DACKn/DEOPn は , 内部 RAM アクセスサイクルでは出力されません。
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第 30 章外部バス
30.10 DMA アクセス動作
MB91460M シリーズ
30.10.6 2 サイクル転送 ( 外部 → I/O)
このセクションでは , 2 サイクル転送 ( 外部 → I/O) 動作について説明します。
■ 2 サイクル転送 ( 外部 → I/O)
図 30.10-9 に , (TYP3 ∼ TYP0=0000B, AWR=0008H, IOWR=00H) の動作タイミングチャートを示します。
図 30.10-9 に , メモリおよび I/O でウェイトが設定されていないケースを示します。
図 30.10-9 2 サイクル転送 ( 外部 → I/O) のタイミングチャート
MCLK
A23～A0
メモリアドレス
アイドル
アドレス
ASX
CSnX
RDX
CSnX
WRnX
D31～D16
基本
モード
DACKn
DEOPn
DREQn
•
DMA 転送が実行されない場合は , バスにはインタフェースと同様の方法でアクセスします。
•
基本モードでは DACKn/DEOPn は転送元バスアクセス , 転送先バスアクセスの両方で出力されます。
572
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第 30 章外部バス
30.10 DMA アクセス動作
MB91460M シリーズ
30.10.7 2 サイクル転送 (I/O → 外部 )
このセクションでは , 2 サイクル転送 (I/O → 外部 ) 動作について説明します。
■ 2 サイクル転送 (I/O → 外部 )
図 30.10-10 に , (TYP3 ∼ TYP0=0000B, AWR=0008H, IOWR=00H) の動作タイミングチャートを示します。
図 30.10-10 に , メモリおよび I/O でウェイトが設定されていないケースを示します。
図 30.10-10 2 サイクル転送 (I/O → 外部 ) のタイミングチャート
MCLK
A23～A0
I/O アドレス
アイドル
メモリアドレス
ASX
CSnX
WRnX
CSnX
RDX
D31～D16
基本
モード
DACKn
DEOPn
DREQn
•
DMA 転送が実行されない場合は , バスにはインタフェースと同様の方法でアクセスします。
•
基本モードでは DACKn/DEOPn は転送元バスアクセス , 転送先バスアクセスの両方で出力されます。
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第 30 章外部バス
30.10 DMA アクセス動作
MB91460M シリーズ
30.10.8 2 サイクル転送 (I/O → SDRAM/FCRAM)
このセクションでは , 2 サイクル転送 (I/O → SDRAM/FCRAM) の動作について説明します。
■ 2 サイクル転送 (I/O → SDRAM/FCRAM)
図 30.10-11 に , (TYP3 ∼ TYP0=1000B, AWR=0051H, IOWR=00H) の動作タイミングチャートを示します。
図 30.10-11 2 サイクル転送 (I/O → SDRAM/FCRAM) のタイミングチャート
MC LK
A23～A0
I/O
アドレス
アイドル
メモリ
アドレス
ASX
CSnX
SRASX
SCASX
WEX (SWEX)
CSnX
RDX
D31～D16
DACKn
基本モード
DEOPn
DREQn
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第 30 章外部バス
30.10 DMA アクセス動作
MB91460M シリーズ
30.10.9 2 サイクル転送 (SDRAM/FCRAM → I/O)
このセクションでは , 2 サイクル転送 (SDRAM/FCRAM → I/O) の動作について説明します。
■ 2 サイクル転送 (SDRAM/FCRAM → I/O)
図 30.10-12 に , 2 サイクル転送 (SDRAM/FCRAM → I/O) の動作タイミングチャートを示します。
図 30.10-12 2 サイクル転送 (SDRAM/FCRAM → I/O) のタイミングチャート
MCLK
A23 ～ A0
メモリ
アドレス
I/Oアドレス
ASX
CSnX
RDX
CSnX
SRASX
SCASX
WEX (SWEX)
D31 ～ D16
DACKn
基本
モード
DEOPn
DREQn
•
バスアクセスは , DMA 転送でない場合のインタフェースと同様です。
•
基本モードでは , DACKn/DEOPn は転送元バスアクセスと転送先バスアクセスの両方で出力されます。
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第 30 章外部バス
30.11 バスアービトレーション
MB91460M シリーズ
30.11 バスアービトレーション
このセクションでは , バスライトの開放およびバスライトの取得のタイミングチャートを示します。
■ バスライトの開放
図 30.11-1 に , バスライト開放のタイミングチャートを示します。図 30.11-2 に , バスライト取得のタイミング
チャートを示します。
図 30.11-1 バスライト開放のタイミングチャート
MCLK
A23 ～ A0
ASX
CSnX *
RDX
読出し
D31 ～ D16
BRQ
BGRNTX
1 サイクル
576
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第 30 章外部バス
30.11 バスアービトレーション
MB91460M シリーズ
図 30.11-2 バスライト取得のタイミングチャート
MCLK
A23 ～ A0
ASX
CSnX *
WEX
読出し
D31 ～ D16
BRQ
BGRNTX
1 サイクル
•
TRC レジスタの BREN ビットを "1" に設定すると , BRQ/BGRNT によるバスアービトレーションを実行できま
す。
•
バスライトを開放すると , 端子がハイインピーダンスになり , 1 サイクル後に BGRNTX がアサートされます。
•
バスライトを取得すると , BGRNTX がネゲートされ , 1 サイクル後に各端子がアクティブになります。
•
ACR0 ∼ ACR6 レジスタに SREN ビットを設定した場合にのみ , CSnX はハイインピーダンスになります。
•
CSER レジスタで許可された領域がすべて共有されている場合 (ACR レジスタの SREN が "1"), ASX, BAAX,
RDX, WEX, および WR0X ∼ WR1X はハイインピーダンスになります。
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577
第 30 章外部バス
30.12 レジスタ設定手順
MB91460M シリーズ
30.12 レジスタ設定手順
このセクションでは , レジスタ設定の手順について説明します。
■ レジスタ設定手順
以下の手順に従って , 外部バスインタフェースの設定を行います。
1. レジスタの内容を書き換える場合は , 必ず CSER レジスタを対応する領域を未使用設定 ("0") にしてください。
"1" のままで設定を変更した場合 , その前後のアクセスは保証されません。
2. 以下の手順でレジスタを変更してください。
•
対象となる領域に対応する CSER ビットに "0" を設定します。
•
ワードアクセスにより ASR と ACR を同時に設定します。
•
AWR を設定します。
•
対象となる領域に対応する CHER ビットを設定します。
•
対象となる領域に対応する CSER ビットを設定します。
3. CS0X 領域は , リセット解除後から有効になります。プログラム領域として使用している場合は , CSER を "1"
のままでレジスタの内容を書き換える必要があります。この場合は , 内部クロックが低い初期状態で上記 (2 ∼
4) の設定を行ってください。その後 , クロックを高速クロックに切り換えてください。
4. 以下の手順に従って , プリフェッチする領域のレジスタ値を変更します。
•
対象となる領域に対応する CSER ビットに "0" を設定します。
•
TCR レジスタの PSUS ビットと PCLR ビットの両方に "1" を設定します。
•
ワードアクセスにより ASR と ACR を同時に設定します。
•
AWR を設定します。
•
対象となる領域に対応する CHER ビットを設定します。
•
TCR レジスタの PSUS ビットと PCLR ビットの両方に "0" を設定します。
•
対象となる領域に対応する CSER ビットに "1" を設定します。
578
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第 30 章外部バス
30.13 外部バスインタフェースの使用上の注意
MB91460M シリーズ
30.13 外部バスインタフェースの使用上の注意
このセクションでは , 外部バスインタフェースを使用するときの注意点について説明します。
■ 使用上の注意
WR0X ∼ WR1X をライトストローブとして使用する領域 (TYP3 ∼ TYP0=0x0xB) と WEX をライトストローブと
して使用する領域 (TYP3 ∼ TYP0=0x1xB) が混在している場合は , 必ず , 使用するすべての領域に以下の設定を
行ってください。
•
1 つ以上のリード→ライトアイドルサイクル (AWR:W07, W06=00B 以外 ) を設定してください。
•
1 つ以上のライトリカバリサイクル (AWR:W05, W04=00B 以外 ) を設定してください。
ただし , WR0X ∼ WR1X をライトストローブとして使用する領域 (TYP3 ∼ TYP0=0x0xB) で , WR0X ∼ WR1X が
禁止されている場合は (ROM のみ接続 ), 上記の制限は適用されません。また , WEX をライトスローブとして使用す
る領域 (TYP3 ∼ TYP0=0x1xB) に , アドレス → RDX/WRnX セットアップサイクル (W01=1) と RDX/WRnX → ア
ドレスホールドサイクル (W00=1) の両方が設定されている場合も , 上記の制限は適用されません。
PFR10_5 が "1" に設定されている場合 , メモリクロック MCLKO (GP10_4) は MCLKI 端子 (GP10_5) へ外部に入力
されます。PFR10_5 が "0" に設定されている場合 , メモリクロック MCLKO (GP10_4) は内部に入力されます。こ
の場合 , MCLKI 端子 (GP10_5) は , 汎用 I/O ポートとして使われます。動作中は PFR10_5 を "0" にする ( クロッ
ク内部入力 ) ことを推奨します。
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579
第 30 章外部バス
30.13 外部バスインタフェースの使用上の注意
580
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MB91460M シリーズ
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第 31 章 LIN-USART (FIFO)
31.1 概要
MB91460M シリーズ
第 31 章
LIN-USART (FIFO)
31.1 概要
この章では , LIN-USART の機能および動作について説明します。LIN (Local Interconnect Network) 機能を搭載した
LIN-USART は , 外部デバイスとの同期または非同期通信に使用する汎用シリアルデータ通信インタフェースで
す。チャネル 4 ∼ 7 では , 16 バイトの送信 FIFO および受信 FIFO を使用できます。
LIN-USART には , 双方向通信機能 ( 通常モード ), マスタ / スレーブ型通信機能 ( マスタ / スレーブシステムで
のマルチプロセッサモード ), および LIN バスシステム ( マスタまたはスレーブデバイスとして動作 ) 用の機能
が搭載されています。
( 注意事項 ) この章では , LIN-USART4 のレジスタとアドレスのみを示します。その他の LIN-USART のアドレスは
I/O マップを参照してください。
■ LIN-USART 機能
LIN-USART は , CPU や周辺機器とのシリアルデータの送受信に使用する汎用シリアルデータ通信用のインタ
フェースです。表 31.1-1 に LIN-USART の機能一覧を示します。
表 31.1-1 LIN-USART 機能 (1 / 2)
機能
項目
データバッファ
全 2 重方式
シリアル入力
非同期モードでは , 5 回のオーバーサンプリングを行い , サンプリング値の多数決により
受信値を決定。
転送モード
- クロック同期 ( スタート / ストップ同期 , およびスタート / ストップビット選択 )
- クロック非同期 ( スタートビット , ストップビットの使用 )
ボーレート
- 15 ビットリロードカウンタ搭載の専用ボーレートジェネレータが内蔵されてい
ます。
- 外部クロックを入力し , リロードカウンタで調整することもできます。
データ長
- 7 ビット ( 同期モードまたは LIN モード以外 )
- 8 ビット
信号方式
NRZ (Non Return to Zero)
スタートビットタイミング
非同期モード時は , スタートビットの立下りエッジに同期
受信エラー検出
- フレーミングエラー
- オーバランエラー
- パリティエラー
割込み要求
- 受信割込み ( 受信完了 , 受信エラー検出 , バスアイドル , LIN break 検出 )
- 送信割込み ( 送信データエンプティ )
マスタ / スレーブ通信機能
( マルチプロセッサモード )
1 対 n 通信 (1 つのマスタ対 n 個のスレーブ )
( マスタおよびスレーブシステムの両方をサポート )
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581
第 31 章 LIN-USART (FIFO)
31.1 概要
MB91460M シリーズ
表 31.1-1 LIN-USART 機能 (2 / 2)
機能
項目
同期モード
マスタ USART またはスレーブ USART としての機能
データ送受信端子
シリアル入出力端子の状態を直接読出し可能
LIN バスオプション
- マスタデバイス動作
- スレーブデバイス動作
- LIN break 生成
- LIN break 検出
- ICU0 および ICU2 に接続している LIN synch field のスタート / ストップエッジの
検出
同期シリアルクロック
同期通信時に , スタートビットとストップビットを使って通信するために , SCK
の常時出力可能。
クロック遅延オプション
クロック遅延用の特殊同期クロックモード (SPI 用 )
16 段 FIFO
受信割込みは , トリガレベルを設定可能です。
■ LIN-USART の動作モード
LIN-USART には , 4 種類の動作モードがあります ( シリアルモードレジスタ (SMR4) の MD0 および MD1 ビット
で決定 ) 。モード 0 および 2 は双方向シリアル通信 , モード 1 はマスタ / スレーブ間通信 , モード 3 は LIN マスタ /
スレーブ間通信に使用します。
表 31.1-2 LIN-USART の動作モード
動作
モード
0
ノーマルモード
1
マルチプロセッサ
2
ノーマルモード
3
LIN モード
データ長
パリティなし
7 または 8 ＋ 1 *2
−
8
8
ストップ
ビットの長さ
非同期
1 または 2
LSB ファースト
または
MSB ファースト
非同期
1 または 2
LSB ファースト
または
MSB ファースト
同期
0, 1, または 2
LSB ファースト
または
MSB ファースト
非同期
1
LSB ファースト
パリティあり
7 または 8
−
データ方向 *1
同期方式
*1: データビットのフォーマットを示しています。LSB または MSB ファースト。
*2: " ＋ 1" は , マルチプロセッサモードでのアドレス / データ選択ビット (AD) です。
( 注意事項 ) モード 1 は , マスタとスレーブ動作の両方でサポートしています。モード 3 では , 通信フォーマット
が 8 ビットデータ , パリティなし , ストップビット 1, LSB ファーストに固定されます。
動作モードを変更すると , LIN-USART はすべての送受信を切断した後 , 次の通信開始待ち状態となります。
シリアルモードレジスタ (SMR4) の MD1 および MD0 ビットによって , LIN-USART の動作モードが決定されま
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第 31 章 LIN-USART (FIFO)
31.1 概要
MB91460M シリーズ
す。以下の表を参照してください。
表 31.1-3 モードビット設定
MD1
MD0
モード
意味
0
0
0
非同期 ( ノーマルモード )
0
1
1
非同期 ( マルチプロセッサモード )
1
0
2
同期 ( ノーマルモード )
1
1
3
非同期 (LIN モード )
■ LIN-USART の割込み
表 31.1-4 LIN-USART の割込み
割込み要因
割込み番号
割込み制御レジスタ
割込みベクタ
レジスタ名
アドレス
オフセット
デフォルトアドレス
LIN-USART 受
信割込み
#66 (42H)
ICR25
000459H
2F4H
0FFEF4H
LIN-USART 送
信割込み
#67 (43H)
ICR25
000459H
2F0H
0FFEF0H
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第 31 章 LIN-USART (FIFO)
31.2 LIN-USART の構成
MB91460M シリーズ
31.2 LIN-USART の構成
■ LIN-USART は以下のブロックで構成されます。
•
•
•
•
•
•
•
•
•
•
•
リロードカウンタ
受信制御回路
受信用シフトレジスタ
受信用データレジスタ
送信制御回路
送信用シフトレジスタ
送信用データレジスタ
エラー検出回路
オーバサンプリングユニット
割込み生成回路
LIN Break 生成
• LIN Break/Synch field 検出
• バスアイドル検出回路
• シリアルモードレジスタ (SMR4)
• シリアル制御レジスタ (SCR4)
• シリアルステータスレジスタ (SSR4)
• 拡張通信コントロールレジスタ (ECCR4)
• 拡張ステータス / コントロールレジスタ (ESCR4)
• FIFO 制御レジスタ (FCR4)
• FIFO ステータスレジスタ (FSR4)
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第 31 章 LIN-USART (FIFO)
31.2 LIN-USART の構成
MB91460M シリーズ
図 31.2-1 LIN-USART ブロックダイヤグラム
(OTO,
EXT,
REST)
CLK
PE
ORE FRE
TIE
RIE
LBIE
LBD
BIE
RBI
TBI
送信クロック
リロード
カウンタ
SCK4
送信
制御
回路
受信
制御
回路
端子
受信再開
リロードカウンタ
SIN4
割込み
生成
回路
受信クロック
端子
スタートビット
検出
回路
送信
スタート回路
受信
ビットカウンタ
送信
ビットカウンタ
受信
パリティカウンタ
送信
パリティカウンタ
受信
IRQ
送信
IRQ
TDRE
SOT4
オーバ
サンプリング
ユニット
端子
RDRF
受信
終了
SOT
SIN
LIN break/
Synch field
検出回路
ICU への信号
SIN
受信
シフトレジスタ
送信
シフトレジスタ
LIN
Break
生成
回路
送信
開始
バスアイドル
検出
回路
エラー
検出
DMA への信号
RDR (FIFO)
PE
ORE
FRE
LBR
LBL1
LBL0
TDR (FIFO)
RBI
TBI
LBD
内部データバス
PE
ORE
FRE
RDRF
TDRE
BDS
RIE
TIE
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SSR4
レジスタ
MD1
MD0
(OTO)
(EXT)
(REST)
UPCL
SCKE
SOE
SSR4
レジスタ
PEN
P
SBL
CL
A/D
CRE
RXE
TXE
SCR4
レジスタ
LBIE
LBD
LBL1
LBL0
SOPE
SIOP
CCO
SCES
ESCR4
レジスタ
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LBR
MS
SCDE
SSM
BIE
RBI
TBI
ECCR4
レジスタ
585
第 31 章 LIN-USART (FIFO)
31.2 LIN-USART の構成
MB91460M シリーズ
■ 各ブロックの説明
• リロードカウンタ
リロードカウンタは , 専用のボーレートジェネレータとして機能します。クロックの送受信用に , 外部入力ク
ロックまたは内部クロックを選択できます。リロードカウンタには , リロード値用の 15 ビットレジスタが内
蔵されています。BGR0/BGR1 レジスタを使用して , 送信リロードカウンタのカウント値を読み出すことがで
きます。
• 受信制御回路
受信制御回路は , 受信ビットカウンタ , スタートビット検出回路および受信パリティカウンタで構成されます。
受信ビットカウンタは , 受信データビットをカウントします。指定データ長の受信が完了すると , 受信ビット
カウンタによって受信データレジスタフルフラグがセットされます。FIFO が有効な場合は , FIFO にデータが
積まれ , データ段数がトリガレベルに達するとフラグがセットされます。スタートビット検出回路は , シリア
ル入力信号からスタートビットを検出し , リロードカウンタへ信号を送信して , スタートビットの立下りエッ
ジに信号を同期します。受信パリティカウンタは , 受信データのパリティを計算します。
• 受信用シフトレジスタ
受信シフトレジスタは , ビット単位でデータをシフトしながら , SIN4 端子からの受信データを取り込みます。受
信が完了すると , 受信データは , 受信シフトレジスタによって RDR4 レジスタへ転送されます。
• 受信用データレジスタ
このレジスタには , 受信データが格納されます。シリアル入力データは , 変換後 , このレジスタに格納されます。
FIFO が有効な場合 , 受信データを 16 個まで保存でき , トリガレベルはプログラマブルに設定できます。
• 送信制御回路
送信ビットカウンタ , 送信スタート回路 , および送信パリティカウンタから構成されています。
送信ビットカウンタは , 送信データビットをカウントして , 設定したデータ長分の 1 データを送信します。
送信が完了すると , 送信データエンプティフラグがセットされます。この時 , 送信割込みが許可されていれば
送信割込み要求を発生します。送信スタート回路は , TDR のデータ書込みで送信動作を開始します。
FIFO バッファが有効な場合は , 送信が完了すると , FIFO バッファから次のデータを取り出して送信動作を開
始します。FIFO バッファに積まれたデータがなくなると , 送信データエンプティフラグがセットされ , 割込み
が許可されている場合は , 割込み要求を発生します。送信スタート回路は , FIFO バッファへデータが積まれる
と , 送信動作を開始します。
送信パリティカウンタは , パリティありの場合 , 送信するデータのパリティビットを生成します。
• 送信用シフトレジスタ
送信シフトレジスタは , TDR4 レジスタに書き込まれたデータもしくは , FIFO につまれたデータを自身に転送
し , ビット単位でデータをシフトしながら , SOT4 端子へ出力します。
• 送信用データレジスタ
このレジスタには送信データをセットします。このレジスタに書き込まれたデータはシリアルデータに変換さ
れ , 出力されます。
FIFO が有効な場合は , 送信データを 16 個まで保存し , 連続で送信できます。
• エラー検出回路
エラー検出回路は , 受信エラーの有無を確認します。エラーが検出された場合は , 該当するエラーフラグがセッ
トされます。
• オーバサンプリングユニット
オーバサンプリングユニットは , 非同期モード時に SIN4 端子からの受信データを 5 回オーバサンプルします。同
期モードでは停止します。
• 割込み生成回路
割込み生成回路は , すべての受信または送信割込みを管理します。該当するイネーブルフラグが設定されている
場合は , 割込み要因が発生すると , 直ちに割込みが発生します。
586
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第 31 章 LIN-USART (FIFO)
31.2 LIN-USART の構成
MB91460M シリーズ
• LIN break/Synch field 検出回路
LIN break/Synch field 検出回路は , LIN マスタノードがメッセージヘッダを送信すると , LIN break を検出しま
す。LIN break が検出されると , LBD フラグビットがセットされます。インプットキャプチャユニットにより ,
synch field の 1 番目と 5 番目の立下りエッジが検出され , マスタノードが送信した実際のシリアルクロック時
間が測定されます。
• LIN break 生成回路
LIN break 生成回路は , 一定長の LIN break を生成します。
• バスアイドル検出回路
バスアイドル検出回路は , 送信も受信も実行されていない状態を検出します。送受信が実行されていない場合 ,
この回路によって TBI, RBI フラグビットがセットされます。
• シリアルモードレジスタ
このレジスタでは , 以下の設定を行います。
• LIN-USART の動作モードの選択
• クロック入力ソースの選択
• 外部クロックの「1 対 1」接続か , リロードカウンタ接続するかの選択
• LIN-USART のリセット ( レジスタの設定を保持 )
• シリアルデータ端子への出力許可 / 禁止設定
• クロック端子への出力許可 / 禁止設定
• シリアル制御レジスタ
このレジスタでは , 以下の設定を行います。
• パリティビット有無の設定
• パリティビットの選択
• ストップビット長の指定
• データ長の指定
• モード 1 でのフレームデータ形式の指定
• エラーフラグのクリア
• 送信許可 / 禁止
• 受信許可 / 禁止
• シリアルステータスレジスタ
このレジスタでは , 以下の設定を行ないます。
• 送受信やエラーの状態確認
• 転送方向 LSB ファースト /MSB ファーストの選択
• 受信割込み許可 / 禁止
• 送信割込み許可 / 禁止
• 拡張ステータス / コントロールレジスタ
このレジスタでは , 以下の設定を行ないます。
• LIN Break field 割込み許可 / 禁止
• LIN Break field 検出
• LIN Break field 長選択
• SIN, SOT 端子への直接アクセス
• LIN-USART 同期クロックモードでの連続クロック出力設定
• サンプリングクロックエッジ選択
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第 31 章 LIN-USART (FIFO)
31.2 LIN-USART の構成
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• 拡張通信制御レジスタ
このレジスタでは , 以下の設定を行ないます。
• バスアイドル検出
• 同期クロック設定
• LIN Break field 生成
• FIFO 制御レジスタ
このレジスタでは , 以下の設定を行ないます。
• 送信 FIFO 動作許可 / 禁止
• 受信 FIFO 動作許可 / 禁止
• 受信 FIFO 割込みトリガレベルの設定
• FIFO ステータスレジスタの受信 / 送信選択
• FIFO ステータスレジスタ
このレジスタでは , 以下の情報を取得できます。
• 受信 FIFO の有効データ段数
• 送信 FIFO の有効データ段数
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第 31 章 LIN-USART (FIFO)
31.3 LIN-USART 端子
MB91460M シリーズ
31.3 LIN-USART 端子
■ LIN-USART 端子
LIN-USART 端子は汎用ポートとしても動作します。表 31.3-1 に , 端子機能 , 入出力形式 , および LIN-USART の
使用に必要な設定を示します。
表 31.3-1 LIN-USART4 端子
端子名
端子機能
SIN4
ポート I/O または
シリアルデータ
入力
SOT4
ポート I/O または
シリアルデータ
出力
SCK4
入出力形式
プルアップ
プルダウン
スタン
バイ制御
端子を使用するために
必要な設定
PFR：bit0 = 1
EPFR：bit0 = 0
CMOS および
CMOS ヒステリ
シス , Automotive
ヒステリシス TTL
入力
ポート I/O または
クロック入力 /
出力
プログラム
可能
あり
出力許可モードに設定します。
SMR4：SOE = 1
PFR：bit1 = 1
EPFR：bit1 = 0
PFR：bit2 = 1
EPFR：bit2 = 0
クロック出力時に出力許可モード
に設定します。
SMR4：SCKE = 1
図 31.3-1 LIN-USART 端子のブロックダイヤグラム
ポートバス
PDR 読出し
周辺入力
周辺出力
PDR
端子
PFR
DDR
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第 31 章 LIN-USART (FIFO)
31.4 LIN-USART レジスタ
MB91460M シリーズ
31.4 LIN-USART レジスタ
以下の図に , LIN-USART 用のレジスタを示します。
図 31.4-1 LIN-USART レジスタ
アドレス
bit15
bit8
bit7
bit0
000060H,
000061H
SCR4 ( シリアル制御レジスタ )
SMR4 ( シリアルモードレジスタ )
000062H,
000063H
SCR4 ( シリアルステータスレジスタ )
RDR4/TDR4 (Rx, Tx データレジスタ )
000064H,
000065H
ESCR4 ( 拡張ステータス / コントロール
レジスタ )
ECCR4 ( 拡張通信コントロールレジスタ )
000066H,
000067H
FSR4 (FIFO ステータスレジスタ )
FSR4 (FIFO ステータスレジスタ )
000088H,
000089H
BGR14 ( ボーレートジェネレータレジスタ 1)
BGR04 ( ボーレートジェネレータレジスタ 0)
＜注意事項＞
FSR (FIFO ステータスレジスタ ) および FCR (FIFO 制御レジスタ ) は , FIFO オプションの LIN-USART ( つ
まり LIN-USART ch.4 ∼ ch.7) でのみ使用できます。
590
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第 31 章 LIN-USART (FIFO)
31.4 LIN-USART レジスタ
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31.4.1 シリアル制御レジスタ 4 (SCR4)
このレジスタでは , パリティビットの指定 , ストップビットおよびデータ長の選択 , モード 1 でのフレームデー
タ形式の選択 , 受信エラーフラグのクリア , 送受信許可または禁止の設定を行います。
図 31.4-2 シリアル制御レジスタ 4 (SCR4)
bit 15
14
PEN
P
13
12
11
10
9
SBL CL
AD
CRE RXE TXE
初期値
00000000B
8
R/W R/W R/W R/W R/W W R/W R/W
bit8
TXE
送信許可
0
送信禁止
1
送信許可
bit9
RXE
受信許可
0
受信禁止
1
受信許可
bit10
受信エラーのクリア
CRE
書込み
読出し
0
無視
1
すべての受信エラーの
クリア (PE, FRE, ORE)
常に "0" が読出される
bit11
AD
アドレス / データビット
0
データビット
1
アドレスビット
bit12
CL
( データフレーム ) 長のクリア
0
7 ビット
1
8 ビット
bit13
SBL
ストップビット長
0
ストップビット 1
1
ストップビット 2
bit14
P
パリティ選択
0
偶数パリティ
1
奇数パリティ
bit15
PEN
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R/W
:
リード / ライト可能
W
:
ライトオンリ
:
初期値
パリティ許可
0
パリティなし
1
パリティあり
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第 31 章 LIN-USART (FIFO)
31.4 LIN-USART レジスタ
MB91460M シリーズ
表 31.4-1 制御レジスタ 4 (SCR4) の各ビットの機能 (1 / 2)
ビット名
PEN：パリティ許可
ビット
このビットは , シリアル非同期モードでの送信中にパリティビットを付加する
か , または受信中にパリティビットを検出するかを選択します。
パリティビットは , モード 0 およびモード 2 で ECCR4 の SSM ビットがセッ
トされている場合にのみ付加されます。このビットは , モード 1 ( マルチプロ
セッサモード ), モード 3 (LIN) では "0" ( パリティなし ) に固定されます。
P：パリティ選択
ビット
パリティビットありに設定した場合 , このビットで偶数 (0) または奇数 (1) パリ
ティを選択します。
SBL：ストップ
ビット長選択ビット
このビットは , 非同期データフレームのストップビット長を選択します。
ECCR レジスタの SSM ビットが "1" に設定されている場合は , 同期データフ
レームでも本ビットの設定が有効です。
モード 3(LIN) では , "0" 固定になります。
CL：データ長選択
ビット
このビットは , 送信または受信データ長を指定します。モード 2 および 3 では ,
このビットは "1" (8 ビット ) に固定されます。
AD：アドレス /
データ選択ビット *
モード 1( マルチプロセッサモード ) で , 送受信するフレームのデータ形式を指
定します。本ビットは , ライト時は送信のアドレス / データ選択設定を行い ,
リード時は最後に受信した AD ビットの値を返します。
マスタは本ビットへの書込みを行い , スレーブは本ビットを読み出してくださ
い。
•"0" を設定した場合：データフレームに設定されます。
•"1" を設定した場合：アドレスデータのフレームに設定されます。
( 注意事項 )
• リードモディファイライト (RMW) 命令使用時の読出し時には , 設定した AD
ビット値が読み出され , 通常読出し時は最後に受信した AD ビット値が読み
出されます。(RMW 命令実行時 , 設定値が勝手に書き換わるのを防止しま
す。）
• 本ビットは , 送信データレジスタがシフトレジスタにロードされると同時に
参照されますので , 送信データを書き込む前に本ビットの設定を行なってく
ださい。
CRE：受信エラー
フラグビットの
クリア
シリアルステータスレジスタ (SSR) の FRE, ORE, PE フラグをクリアするビッ
トです。受信エラー割込み要因ビットもクリアします。
•"1" 書込みで , エラーフラグがクリアされます。
•"0" 書込みでは , 影響ありません。
読出し値は , 常に "0" です。
( 注意事項 )
受信動作禁止 (RXE=0) 後に受信エラーフラグをクリアしてください。
本ビットへ "1" を書き込むと , その時点で一旦受信動作を停止し , 即 , 再開され
ます。そのため , 受信動作を禁止しておかなければ , 正常なデータを受信できな
くなる可能性があります。
bit15
bit14
bit13
bit12
bit11
bit10
592
機能
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第 31 章 LIN-USART (FIFO)
31.4 LIN-USART レジスタ
MB91460M シリーズ
表 31.4-1 制御レジスタ 4 (SCR4) の各ビットの機能 (2 / 2)
ビット名
機能
RXE：受信許可
ビット
LIN-USART の受信動作を許可／禁止します。モード 3 での LIN-brreak 検出には
影響しません。
•"0" を設定した場合：受信動作が禁止されます。
•"1" を設定した場合：受信動作が許可されます。
( 注意事項 )
受信中に受信動作を禁止 (RXE=0) した場合には , 直ちに受信動作を停止します。
この場合データは保証されません。
TXE：送信許可
ビット
LIN-USART の送信動作を許可／禁止します。
•"0" を設定した場合：送信動作が禁止されます。
•"1" を設定した場合：送信動作が許可されます。
( 注意事項 )
送信中に送信動作を禁止 (TXE=0) した場合には , 直ちに送信動作を停止します。
この場合のデータは保証されません。
bit9
bit8
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593
第 31 章 LIN-USART (FIFO)
31.4 LIN-USART レジスタ
MB91460M シリーズ
31.4.2 シリアルモードレジスタ 4 (SMR4)
このレジスタでは , 動作モードおよびボーレートクロックを選択し , 該当する端子へのシリアルデータおよび
クロックの出力を有効にするか否かを指定します。
図 31.4-3 シリアルモードレジスタ 4 (SMR4) の構成
bit 7
6
5
4
3
2
1
0
MD1 MD0 OTO EXT REST UPCL SCKE SOE
R/W R/W R/W R/W W
W R/W R/W
初期値
00000000B
bit0
SOE
0
1
bit1
SCKE
0
1
シリアル出力許可
SOT4 端子 (Hi-Z) 出力禁止
SOT4 端子 (Tx データ ) 出力許可
シリアルクロック出力許可
外部シリアルクロック入力
内部シリアルクロック出力
bit2
UPCL
0
1
LIN-USART プログラム可能クリア ( ソフトウェアリセッ
ト)
書込み
影響なし
LIN-USART の
リセット
読出し
常に "0"
bit3
REST
0
1
bit4
EXT
0
1
外部シリアルクロックソースの選択
内部ボーレートジェネレータ ( リロードカウンタ ) の
使用
外部シリアルクロックソースの使用
bit5
OTO
1 対 1 外部クロック入力の許可
0
ボーレートジェネレータ ( リロードカウンタ ) を使用
1
外部クロックを使用
bit6
MD0
0
594
専用リロードカウンタの再スタート
書込み
読出し
影響なし
常に "0"
カウンタの再スタート
bit7
MD1
0
動作モード設定
モード 0：非同期ノーマル
R/W
:
リード / ライト可能
1
0
モード 1：非同期マルチプロセッサ
W
:
ライトオンリ
0
1
モード 2：同期
:
初期値
1
1
モード 3：非同期 LIN
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第 31 章 LIN-USART (FIFO)
31.4 LIN-USART レジスタ
MB91460M シリーズ
表 31.4-2 シリアルモードレジスタ 4 (SMR4) のビット機能 (1 / 2)
ビット名
MD1 および MD0：動作
モード選択ビット
bit7,
bit6
機能
動作モードを設定します。
MD1
MD0
0
0
モード 0：非同期ノーマルモード [ 初期値 ]
0
1
モード 1：非同期マルチプロセッサモード
1
0
モード 2：同期モード
1
1
モード 3：非同期 LIN モード
動作モード設定
( 注意事項 )
動作モードの設定は , LIN-USART の動作停止中にしてください。
送受信中に動作モード設定をした場合 , そのとき送受信されたデータは保
証されません。
OTO：1 対 1 外部クロック
選択ビット
モード 2 のスレーブモード (ECCR:MS=1) 時に使用します。
送受信クロックとして外部クロックを直接使用するか , 内部ボーレート
ジェネレータから生成したクロックを使用するかを選択します。
•"0" を設定した場合：内部ボーレートジェネレータから生成したクロッ
クが選択されます。
•"1" を設定した場合：外部シリアルクロック (SCK）が選択されます。
本レジスタのビット 4, EXT ビットを "0" に設定した場合 , 本ビットは
"0" となり , 書込みは無視されます。
( 注意事項 )
モード 2 のスレーブモード時以外は , "0" に設定してください。
EXT：外部クロック選択
ビット
内部ボーレートジェネレータ ( リロードカウンタ ) のクロックを選択し
ます。
•"0" を設定した場合：リソースの動作クロックが選択されます。
•"1" を設定した場合：外部シリアルクロック（SCK）が選択されます。
( 注意事項 )
モード 2 のスレーブモードでは , "1" に設定してください。
REST：送信リロード
カウンタビットの再開
内部ボーレートジェネレータ ( リロードカウンタ ) に対し , 再スタート
をかけます。
•"1" を書き込んだ場合：リロードカウンタはリセットされて再スタート
します。
•"0" を書き込んだ場合：影響ありません。
常に "0" が読み出されます。
bit5
bit4
bit3
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31.4 LIN-USART レジスタ
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表 31.4-2 シリアルモードレジスタ 4 (SMR4) のビット機能 (2 / 2)
ビット名
機能
UPCL：LIN-USART プロ
グラム可能クリアビット
( ソフトウェアリセット )
LIN-USART 内部および内部ボーレートジェネレータの初期化を行いま
す。
"1" を書くと , LIN-USART を即時リセット ( ソフトウェアリセット ) し
ます。ただし , レジスタの設定は維持されます。その際 , 送受信は中断
されます。
すべての送受信割込み要因 (TDRE, RDRF, LBD, PE, ORE, FRE) は初期
値になります。割込み禁止および送信禁止に設定した後 , LIN-USART
のリセットを行ってください。受信データレジスタはクリア
(RDR=00H) され , リロードカウンタは再スタートします。
"0" を書き込んでも , 影響ありません。
常に "0" が読み出されます。
( 注意事項 )
本ビットに "1" を書き込む場合 , かならず , シリアル制御レジスタ (SCR)
の TXE ビットを "0" に設定してください。
SCKE：シリアルクロック
出力許可
シリアルクロックの入出力ポートを制御するビットです。
•"0" を設定した場合：SCK 端子はシリアルクロック入力端子になりま
す。
•"1" を設定した場合：SCK 端子はシリアルクロック出力端子となり ,
モード 2 でシリアルクロックを出力します。
モード 2 のスレーブモード（ECCR: MS=1）の場合 , 本ビットは "0" と
なり , 書込みを行ってもその書込みは無視され , "0" の状態を保持しま
す。
( 注意事項 )
•SCK端子をシリアルクロック入出力端子として使用する場合は, 必ず該
当する PFR/EPFR の設定を SCK にしてください。
• 外部シリアルクロックソース選択ビットを , 外部クロック選択 (EXT=1)
にしてください。
SOE：シリアルデータ
出力許可ビット
シリアルデータの出力を許可 / 禁止するビットです。
•"0" の場合：マークレベルを出力し続けます。
•"1" の場合：シリアルデータ出力になります。
bit2
bit1
bit0
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31.4 LIN-USART レジスタ
MB91460M シリーズ
31.4.3 シリアルステータスレジスタ 4 (SSR4)
このレジスタでは , 送信ステータス , 受信ステータス , およびエラーステータスをチェックし , 送信 / 受信割込
みの許可 / 禁止設定を行います。
図 31.4-4 シリアルステータスレジスタ 4 (SSR4) の構成
bit 15
14
13
12
11
10
9
PE ORE FRE RDRF TDRE BDS RIE
R
R
R
R
8
TIE
初期値
00001000B
R R/W R/W R/W
bit8
TIE
送信割込み許可
0
送信割込み禁止
1
送信割込み許可
bit9
RIE
受信割込み許可
0
受信割込み禁止
1
受信割込み許可
bit10
BDS
ビット方向の設定
0
LSB ファースト
1
MSB ファースト
bit11
TDRE
送信データレジスタエンプティ
0
送信データレジスタにデータが存在する
1
送信データレジスタが空
bit12
RDRF
受信データレジスタフル
0
受信データレジスタが空
1
受信データレジスタにデータが存在する
bit13
FRE
フレーミングエラー
0
フレーミングエラーなし
1
フレーミングエラーあり
bit14
ORE
オーバランエラー
0
オーバランエラーなし
1
オーバランエラーあり
bit15
PE
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R/W
:
リード / ライト可能
R
:
リードオンリ , このビットへの
書込みは無効
:
初期値
パリティエラー
0
パリティエラーなし
1
パリティエラーあり
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31.4 LIN-USART レジスタ
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表 31.4-3 ステータスレジスタ 4 (SSR4) の各ビットの機能 (1 / 2)
ビット名
機能
bit15
PE：パリティ
エラーフラグ
ビット
• パリティが許可されている時 (SCR:PEN=1) に , 受信パリティエラーが発生
すると "1" にセットされます。
• シリアル制御レジスタの受信エラークリアビット (SCR:CRE) に "1" を書き
込むと "0" にクリアされます。
•本レジスタのbit9, RIEビットが"1"の時, 本ビットが"1"にセットされると受
信割込み要求を出力します。
• 本フラグがセットされた場合は , 受信データレジスタ (RDR) のデータは無
効です。
bit14
ORE：オーバラン
エラーフラグビット
• 受信時にオーバーランが発生すると "1" にセットされます。
• シリアル制御レジスタの受信エラークリアビット (SCR:CRE) に "1" を書き
込むと "0" にクリアされます。
•本レジスタのbit9, RIEビットが"1"の時, 本ビットが"1"にセットされると受
信割込み要求を出力します。
• 本フラグがセットされた場合は , 受信データレジスタ (RDR) のデータは無
効です。
bit13
FRE：フレーミング
エラーフラグ
ビット
• 受信時にフレーミングエラーが発生すると "1" にセットされます。
• シリアル制御レジスタの受信エラークリアビット (SCR:CRE) に "1" を書き
込むと "0" にクリアされます。
•本レジスタのbit9, RIEビットが"1"の時, 本ビットが"1"にセットされると受
信割込み要求を出力します。
• 本フラグがセットされた場合は , 受信データレジスタ (RDR) のデータは無
効です。
( 注意事項 )
ストップビット長選択ビットでストップビットが 2 に設定されている
(SCR:SBL=1) 場合 , どちらのストップビットでも本ビットは "1" にセット
されます。そのため , ストップビットの 2 ビット目で , 受信データが有効か
無効かを判断する必要があります。
bit12
RDRF：受信データ
フルフラグビット
• 受信データレジスタ (RDR) の状態を示すフラグです。
•FIFO未使用の場合, RDRに受信データがロードされると, "1"にセットされ,
受信データレジスタ (RDR) を読み出すと "0" にクリアされます。
•FIFOを使用している場合は, FIFOに貯まった有効データ数がトリガレベル
に達すると "1" にセットされ , 下回ると "0" にクリアされます。
•本レジスタのbit9, RIEビットが"1"の時, 本ビットが"1"にセットされると受
信割込み要求を出力します。
598
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31.4 LIN-USART レジスタ
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表 31.4-3 ステータスレジスタ 4 (SSR4) の各ビットの機能 (2 / 2)
ビット名
機能
bit11
TDRE：送信データ
フルエンプティ
ビット
• 送信データレジスタ (TDR) の状態を示すフラグです。
•FIFO未使用の場合, TDRに送信データを書き込むと"0"となり, TDRに有効
なデータが存在していることを示します。データが送信シフトレジスタに
ロードされて送信が開始されると "1" にセットされ , TDR に有効なデータ
が存在していないことを示します。
•FIFO を使用している場合は , FIFO バッファに 1 つでも有効なデータがある
と "0" となり , FIFO バッファが空になると "1" にセットされます。
•本レジスタのbit8, TIEビットが"1"の時, 本ビットが"1"にセットされると送
信割込み要求を出力します。
• 本ビットが "1" の時 , 拡張通信制御レジスタの LIN break 生成ビット
(ECCR:LBR) に "1" をセットすると本ビットは "0" となり , LIN Break field
を生成します。その後 , TDR に有効なデータが存在していない場合 , 本
ビットは "1" に設定されます。
( 注意事項 )
初期状態では , 本ビットは "1" になっています。
bit10
BDS：転送方向
選択ビット
転送シリアルデータを最下位ビット側から転送するか (LSB ファースト ),
最上位ビット側から転送するか (MSB ファースト ) を選択するビットです。
モード 3 に設定した場合 , 本ビットは "0" となり , 書込みを行っても , その
書込みは無視され , "0" を保持します。
•"0" を設定した場合：LSB ファースト。
•"1" を設定した場合：MSB ファースト。
( 注意事項 )
受信データレジスタ (RDR) への受信データの書込みの時にそのデータの上
位側と下位側を入れ替えているため RDR への受信データの書込み後 , BDS
ビットを書き換えた場合 , RDR のデータは無効になります。
bit9
RIE：受信割込み
要求の許可ビット
•CPU への受信割込み要求出力の許可 / 禁止をするビットです。
•本ビットと受信データフルフラグビット(RDRF) が"1"の場合, または1つ以
上のエラーフラグビット (PE, ORE, FRE) が "1" の場合 , 受信割込み要求
を出力します。
bit8
TIE：送信割込み要
求の許可ビット
•CPU への送信割込み要求出力の許可 / 禁止をするビットです。
•本ビットと送信データエンプティフラグビット(TDRE)が"1"の場合, 送信割
込み要求を出力します。
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31.4 LIN-USART レジスタ
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31.4.4 受信および送信データレジスタ (RDR4/TDR4)
受信データレジスタ (RDR4) は , 受信データを格納します。送信データレジスタ (TDR4) は送信データを格納
します。RDR4 と TDR4 レジスタは , 同一アドレスに配置されています。
( 注意事項 ) TDR4 は書込み専用レジスタ , RDR4 は読出し専用レジスタです。これらのレジスタは同じアドレス
に位置しているため , 読出し値と書込み値は異なります。したがって , INC/DEC 命令などの , リード
モディファイライト (RMW) 操作を実行する命令は使用できません。
図 31.4-5 送信および受信データレジスタ 4 (RDR4/TDR4)
bit
7
6
5
4
3
2
1
0
初期値
00000000B
R/W R/W R/W R/W R/W R/W R/W R/W
bit7 ∼ bit0
R/W
R/W
:
データレジスタ
読出し
受信データレジスタからの読出し
書込み
送信データレジスタへの書込み
リード / ライト可能
■ 受信：
RDR4 は受信データを格納するレジスタです。SIN4 端子へ送信されたシリアルデータ信号は , シフトレジスタで
変換され , このレジスタに格納されます。データ長が 7 ビットの場合 , 最上位のビット (D7) には "0" が設定さ
れます。受信が完了すると , このレジスタにデータが格納され , 受信データフルフラグビット (SSR4: RDRF)
が "1" に設定されます。
この段階で受信割込みが許可されている場合 (SSR4: RIE=1), 受信割込みが発生します。
ステータスレジスタ (SSR4) の RDRF ビットが "1" の時 , RDR4 を読み出してください。RDR4 が読み出され
ると , RDRF ビットは自動的に "0" にクリアされます。受信割込みが許可されていて , エラーが発生しなかっ
た場合は , 受信割込みがクリアされます。
受信エラーが発生した場合 (SSR4: PE, ORE, または FRE = 1), RDR4 内のデータは無効です。
FIFO バッファの動作が許可されている場合は , FIFO バッファからデータを取り出すために , このレジスタを
使用します。割込みの発生仕様が変わります。
詳しくは , 「31.7.4 FIFO バッファの動作」を参照してください。
■ 送信：
送信が有効にされている場合 , 送信対象のデータが送信データレジスタに書き込まれると , データは , 送信シ
フトレジスタに転送された後 , シリアルデータに変換され , シリアルデータ出力端子 (SOT4 端子 ) から送信さ
れます。データ長が 7 ビットの場合 , 最上位のビット (D7) は送信されません。
このレジスタに送信データが書き込まれると , 送信データエンプティフラグビット (SSR4: TDRE) が "0" にクリ
アされます。送信シフトレジスタへの転送が完了すると , ビットは "1" に設定されます。TDRE ビットが "1" の
場合 , 次の送信データを書き込めます。送信割込みが許可されている場合 , 送信割込みが発生します。送信割込
みが生成されるか , TDRE ビットが "1" になった場合に , 次の送信データを書き込んでください。
FIFO バッファの動作が許可されている場合は , FIFO バッファへデータを積むために , このレジスタを使用しま
す。割込みは , FIFO バッファが空になったときに発生します。
詳しくは , 「31.7.4 FIFO バッファの動作」を参照してください。
600
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第 31 章 LIN-USART (FIFO)
31.4 LIN-USART レジスタ
MB91460M シリーズ
31.4.5 拡張ステータス / コントロールレジスタ (ESCR4)
拡張ステータス制御レジスタ (ESCR4) には , LIN Break field 割込み許可 / 禁止 , LIN Break field 長選択 , LIN
Break field 検出 , SIN, SOT 端子への直接アクセス , USART 同期クロックモードでの連続クロック出力 , サン
プリングクロックエッジの設定があります。
図 31.4-6 拡張ステータス / コントロールレジスタ (ESCR4) の構成
bit 15
14
13
12
11
10
9
初期値
00000100B
8
LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES
R/W R/W R/W R/W R/W R/W R/W R/W
bit8
SCES
0
1
bit9
CCO
0
1
サンプリングクロックのエッジ選択 ( モード 2)
クロックの立上りエッジでサンプリング ( 通常 )
クロックの立下りエッジでサンプリング ( 反転クロック )
連続クロック出力 ( モード 2)
連続クロック出力禁止
連続クロック出力許可
bit10
シリアル入力 / 出力端子アクセス
SIOP
書込み (SOPE = 1 の
場合 )
読出し
0
SOT4 は , 強制的に
"0" になります。
SIN4 の実際の値の読出し
1
SOT4 は , 強制的に
"1" になります。
bit11
SOPE
0
1
bit12
LBL1
0
1
0
1
シリアル出力端子への直接アクセス許可
シリアル出力端子への直接アクセス禁止
シリアル出力端子への直接アクセス許可
bit13
LBL0
0
0
1
1
LIN break 長
13 bit times
14 bit times
15 bit times
16 bit times
bit14
LIN break 検出
LBD
0
1
bit15
LBIE
R/W
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:
リード / ライト可能
:
初期値
書込み
読出し *
LIN break 検出フラグの
クリア
影響なし
LIN break 検出なし
LIN break 検出あり
LIN break 検出割込み許可
0
LIN break 検出割込み禁止
1
LIN break 検出割込み許可
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第 31 章 LIN-USART (FIFO)
31.4 LIN-USART レジスタ
MB91460M シリーズ
表 31.4-4 拡張ステータス / コントロールレジスタ (ESCR4) の各ビットの機能 (1 / 2)
bit15
ビット名
LBIE：LIN break field
検出割込みの許可
ビット
bit14
LBD：LIN break field
検出フラグ
bit13,
bit12
LBL1/LBL0：
LIN break field
長選択
bit11
SOPE：シリアル出
力端子への直接アク
セス許可
bit10
SIOP：シリアル入力 /
出力端子への直接
アクセス
602
機能
LIN Break field 検出割込みを許可 / 禁止するビットです。
本ビットが "1"( 割込み許可 ) の時に , 本レジスタ bit14 の LIN Break field 検
出フラグビット (LBD) が "1" になると割込みが発生します。
モード 1, 2 に設定した場合 , 本ビットは "0" となり , 書込みを行っても , そ
の書込みは無視されます。
モード 3 で LIN Break field が検出されると "1" にセットされます。( シリア
ル入力が 11 ビット幅以上 "L" になると検出 )
"0" を書き込むと本ビットは "0" にクリアされます ( 割込みが許可されてい
る場合は , 割込みもクリアされます )。
リードモディファイライト (RMW) 命令では常に "1" が読み出されます。
( 注意事項 )
RMW 命令で読み出される "1" は , LIN Break field の検出を意味しません。
LIN Break field 検出は , 受信禁止 (SCR4:RXE=0) 状態でも検出します。
送信する LIN Break Field の生成時間を設定します。単位は , シリアルビッ
トになります。
Lin Break Field は常に 11 ビット長で検出されます。
LBL1
LBL0
0
0
13 ビット分
0
1
14 ビット分
1
0
15 ビット分
1
1
16 ビット分
LIN Break Field 長選択ビット
シリアルデータの出力が許可 (SMR4:SOE=1) されている時に本ビットに
"1" を設定すると , SOT4 端子への直接アクセスを許可します。
( 注意事項 )
SCR4:TXE=1 で , 送信中またはモード 2 のスレーブモード時は本ビットの
設定に関らず , SOT4 端子への直接アクセスはできません。
本レジスタ bit10 の SIOP と合わせて , 仕様は表 31.4-6 を参照してくださ
い。
通常の読出し命令は , 常に SIN4 端子の値を返します。
シリアル出力端子直接アクセス許可 (ESCR4:SOPE=1) の時に , 本ビットに
書込みを行うと , 書き込まれた値が SOT4 端子から出力されます。
( 注意事項 )
リードモディファイライト (RMW) 命令の場合は , 本レジスタに書き込まれ
ている SOT4 からの出力固定値が読み出されます。
ビット操作命令などで , 意図せず SOT4 端子からの出力値が変更されない
ようにするためです。
本レジスタ bit10 の SIOP と合わせて , 仕様は表 31.4-6 を参照してくださ
い。
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第 31 章 LIN-USART (FIFO)
31.4 LIN-USART レジスタ
MB91460M シリーズ
表 31.4-4 拡張ステータス / コントロールレジスタ (ESCR4) の各ビットの機能 (2 / 2)
ビット名
CCO：連続クロック
出力許可ビット
bit9
bit8
SCES：
サンプリング
クロックエッジ
選択ビット
機能
同期通信時に , SCK4 端子からのシリアルクロックを常に出力することを
許可します。
"0" を設定した場合は , シリアルクロックは連続で出力されません。通信時
のみ出力されます。
"1" を設定した場合は , 通信していない時もシリアルクロックは連続で出力
されます。
( 注意事項 )
SCK4 端子をクロック出力設定にしてください (SMR4:SCKE=1)。
本ビットに "1" を設定する場合 , スタート / ストップビット付加設定
(ECCR4:SSM=1) にします。クロックが常に出力されますので , スタート /
ストップビットが無ければ , 正常な通信ができません。
モード 0, 1, 3 とモード 2 のスレーブ設定の時は , 本ビットを "0" 設定して
ください。
モード 2 のスレーブ設定 (ECCR4:MS=1) の時 , 本ビットを "1" に設定する
と , サンプリングエッジが立上りエッジから立下りエッジへ切り換わりま
す。
モード 2 のマスタ設定 (ECCR4:MS=0) で SCK4 端子がクロック出力の時
, 内部シリアルクロックと出力クロック信号が反転します。
モード 0, 1, 3 に設定した場合 , 本ビットは "0" となり , 書込みを行っても ,
その書込みは無視されます。
表 31.4-5 SOPE と SIOP の相互作用の説明：
SOPE 設定値
SOT4 端子への出力
0
なし
1
あり
0
なし
1
あり
CM71-10150-3
SIOP へのアクセス形式
書込み時
通常読出し / 書込み
リードモディファイライト
命令実行時
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通常書込み
可能
読出し時
SIN4 の端子状
態が読める
SIOP ビットの
値が読める
603
第 31 章 LIN-USART (FIFO)
31.4 LIN-USART レジスタ
MB91460M シリーズ
31.4.6 拡張通信制御レジスタ (ECCR4)
拡張通信制御レジスタでは , バスアイドル検出の設定 , 同期クロックの設定 , および LIN break field の生成を行
います。
図 31.4-7 拡張通信制御レジスタ (ESCR4) の構成
bit 7
6
5
4
3
2
INV LBR MS SCDE SSM BIE
1
0
RBI TBI
R/W W R/W R/W R/W R/W R
R
初期値
000000XXB
bit0
TBI *
送信バスアイドル検出
0
送信実行中
1
送信動作なし
bit1
RBI *
受信バスアイドル検出
0
受信実行中
1
受信動作なし
bit2
BIE *
バスアイドル割込みの許可
0
バスアイドル割込み禁止
1
バスアイドル割込み許可
bit3
SSM
モード 2 のスタート / ストップビット
0
同期モード 2 のスタート / ストップビットなし
1
同期モード 2 のスタート / ストップビットあり
bit4
SCDE
モード 2 のシリアルクロック遅延許可
0
クロック遅延禁止
1
クロック遅延許可
bit5
MS
モード 2 のマスタ / スレーブ機能
0
マスタモード ( シリアルクロックの生成 )
1
スレーブモード ( 外部シリアルクロックの受信 )
bit6
LIN break 生成
LBR
書込み
0
影響なし
1
LIN break の生成
読出し
常に "0" が読み出されま
す
bit7
INV
604
R/W
:
リード / ライト可能
R
:
リードオンリ
W
:
ライトオンリ
X
:
不定値
:
初期値
シリアルデータの反転
0
シリアルデータを反転しません (NRZ 形式 ) 。
1
シリアルデータを反転します (RZ 形式 ) 。
* モード 2 では使用しないでください。
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第 31 章 LIN-USART (FIFO)
31.4 LIN-USART レジスタ
MB91460M シリーズ
表 31.4-6 拡張通信制御レジスタ (ECCR4) の各ビットの機能 (1 / 2)
ビット名
機能
bit7
INV：シリアルデータ
の反転
このビットを "1" に設定すると , SOT4 端子から出力されるシリアルデータ
が , 反転します。
また , SIN4 端子から入力されるシリアルデータが , 反転しているものとし
て扱います。
SCK4 端子への影響はありません。
bit6
LBR：LIN break
生成ビット
モード 3 において , 本ビットに "1" を設定すると拡張ステータス / コント
ロールレジスタの LIN break field 長選択ビット (ESCR4:LBL0/1) で設定され
た長さの LIN Break field を生成します。
モード 0 時は , "0" を設定してください。
読出し時は常に "0" が読み出されます。
bit5
MS：マスタ / スレー
ブモード選択ビット
モード 2 においてマスタまたはスレーブモードを選択できます。
• "0" を設定した場合：マスタモードになり , 同期クロックを生成します。
• "1" を設定した場合：スレーブモードになり , 外部シリアルクロックで動作
します。
モード 0,1,3 に設定した場合は , 本ビットは "0" となり , 書込みを行っても ,
その書込みは無視されます。
本ビットを変更する場合は , 送信禁止中 (SCR4:TXE=0) に行ってください。
( 注意事項 )
スレーブモード選択時は , クロックソースを外部クロックに設定し , 外部ク
ロック入力を許可 (SMR4:SCKE=0,EXT=1,OTO=1) にする必要があります。
bit4
SCDE：シリアル
クロック遅延許可
ビット
モード 2 のマスタモード動作時に , SCDE ビットに "1" を設定すると図 31.7-2/
図 31.7-3 に示すような遅延したシリアルクロックを出力します。本ビットは
SPI 動作に有効です。
モード 0, 1, 3 に設定した場合 , 本ビットは "0" となり , 書込みを行っても , そ
の書込みは無視されます。
( 注意事項 )
スレーブモード時は“0”で使用してください。
bit3
SSM：スタート /
ストップビットモー
ド許可
モード 2 で本ビットに "1" を設定すると , スタート / ストップビットが同期
データフォーマットに付加されます。
• "0" を設定した場合：スタート / ストップビットが付加されません。
• "1" を設定した場合：送信時 , スタート / ストップビットが付加され , 受信時 ,
スタートビットを検出して , 受信を開始します。ストップビットでフレー
ミングエラーの検出を行います。
動作モード 0, 1, 3 に設定した場合 , 本ビットは "0" となり , 書込みを行って
も , その書込みは無視されます。
bit2
BIE：バスアイドル
割込みの許可
本ビットは , バスアイドル割込みの許可 / 禁止を設定します。
本レジスタの bit1, bit0 の受信 / 送信バスアイドルフラグ両方に "1" がセット
された時 , 本ビットに "1" が設定されていると , バスアイドル割込みを発生
します。
( 注意事項 )
本ビットは , モード 2 では "1" に設定しないでください。
bit1
RBI：受信バスアイ
ドルフラグビット
SIN4 端子が受信動作をしていない時に "1" になります。
( 注意事項 )
モード 2 時は本ビットを使用できません。
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第 31 章 LIN-USART (FIFO)
31.4 LIN-USART レジスタ
MB91460M シリーズ
表 31.4-6 拡張通信制御レジスタ (ECCR4) の各ビットの機能 (2 / 2)
ビット名
bit0
606
TBI：送信バスアイ
ドルフラグビット
機能
SOT4 端子に送信動作がない場合は "1" になります。
( 注意事項 )
モード 2 のスレーブモード時は本ビットを使用できません。
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第 31 章 LIN-USART (FIFO)
31.4 LIN-USART レジスタ
MB91460M シリーズ
31.4.7 ボーレートジェネレータレジスタ 0 および 1 (BGR04 / BGR14)
ボーレートジェネレータレジスタでは , シリアルクロックの分周比を設定します。また , 送信リロードカウン
タのカウント値も読み出せます。
図 31.4-8 ボーレートリロードカウンタレジスタ 0 および 1 (BGR04 / BGR14)
bit
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
初期値
00000000B
00000000B
R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
bit0 ∼ bit7
BGR0
ボーレートジェネレータレジスタ 1
書込み
リロード値の bit0 ∼ bit7 をカウンタに書き込みま
す。
読出し
カウント値の bit0 ∼ bit7 を読み出します。
bit8 ∼ bit15
BGR1
R/W
:
ボーレートジェネレータレジスタ 0
書込み
リロード値の bit8 ∼ bit15 をカウンタに書き込み
ます。
読出し
カウント値の bit8 ∼ bit15 を読み出します。
リード / ライト可能 s
ボーレートジェネレータレジスタは , シリアルクロックの分周比を決定します。
これらのレジスタには , バイトまたはワードアクセスで読出し / 書込みが可能です。
BGR14 は上位ビット , BGR04 は下位ビットに対応し , カウンタのリロード値の書込みと送信リロードカウン
タ値の読出しが可能です。
ボーレートジェネレータレジスタに "0" 以外の値を書き込むと , 即リロードカウンタへレジスタの値がロード
され , リロードカウンタはカウントを開始します。
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第 31 章 LIN-USART (FIFO)
31.4 LIN-USART レジスタ
MB91460M シリーズ
31.4.8 FIFO 制御レジスタ (FCR4)
図 31.4-9 FIFO 制御レジスタの構成
bit 7
6
5
4
RXL3 RXL2 RXL1 RXL0
3
2
1
0
ERX ETX SVD
初期値
00010000B
R/W R/W R/W R/W R/W R/W R/W R/W
bit0
SVD
0
受信 FIFO 選択
1
送信 FIFO 選択
bit1
ETX
有効ステータス選択ビット
TX FIFO の制御 ( オン / オフ )
0
送信 FIFO 無効
1
送信 FIFO 有効
bit2
ERX
RX FIFO の制御 ( オン / オフ )
0
受信 FIFO 無効
1
受信 FIFO 有効
bit3
予約
bit4
RXL0
1
bit5
RXL1
0
bit6
RXL2
0
bit7
RXL3
0
R/W
608
:
リード / ライト可能
:
初期値
未使用
必ず "0" を設定してください。
RX トリガレベル
RX トリガレベルのビット 0
RX トリガレベル
RX トリガレベルのビット 1
RX トリガレベル
RX トリガレベルのビット 2
RX トリガレベル
RX トリガレベルのビット 3
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第 31 章 LIN-USART (FIFO)
31.4 LIN-USART レジスタ
MB91460M シリーズ
表 31.4-7 FIFO 制御レジスタ (FCR4) の各ビットの機能
ビット名
機能
SVD：有効ステー
タス選択ビット
• ステータスレジスタの設定ビットです。
• このビットを "0" に設定すると , ステータスレジスタから , 受信 FIFO のステー
タスが読み出せるようになります。
• このビットを "1" に設定すると , ステータスレジスタから , 送信 FIFO のステー
タスが読み出せるようになります。
bit1
ETX：送信 FIFO
の制御
• 送信 FIFO 許可ビットです。
• このビットを "1" に設定すると , 送信 FIFO が許可されます。
• このビットを"0"に設定すると, 送信FIFOが禁止され, FIFOバッファはクリア
されます。
bit2
ERX：受信 FIFO
の制御
• 受信 FIFO 許可ビットです。
• このビットを "1" に設定すると , 受信 FIFO が許可されます。
• このビットを"0"に設定すると, 受信FIFOが禁止され, FIFOバッファはクリア
されます。
bit3
予約
必ず "0" を設定してください。
RXL0 ∼ 3：受信
トリガレベルビッ
ト0∼3
• 受信 FIFO の閾値設定ビットです。
• このビットを 1 に設定すると , 受信データが 1 つ受け取った時点で割込みが発
生します。
• このビットを 15 に設定すると , 受信データが 15 個受け取られた時点で割込み
が発生します。
bit0
bit7 ∼
bit4
＜注意事項＞
送受信開始前に設定してください。
送受信中の変更は禁止です。
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第 31 章 LIN-USART (FIFO)
31.4 LIN-USART レジスタ
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31.4.9 FIFO ステータスレジスタ (FSR4)
図 31.4-10 FIFO ステータスレジスタの構成
bit 7
6
5
4
3
2
1
0
R
R
R
R
R
R
R
R
初期値
00000000B
bit0
FIFO 有効データ数
0
FIFO：有効データ数のビット 0
bit1
FIFO 有効データ数
0
FIFO：有効データ数のビット 1
bit2
FIFO 有効データ数
0
FIFO：有効データ数のビット 2
bit3
FIFO 有効データ数
0
FIFO：有効データ数のビット 3
bit4
FIFO 有効データ数
0
FIFO：有効データ数のビット 4
bit5
未使用 / 常に "0" が読み出されます
bit6
未使用 / 常に "0" が読み出されます
bit7
未使用 / 常に "0" が読み出されます
R
610
:
リードオンリ , 本ビットへの書込みは無効
:
初期値
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第 31 章 LIN-USART (FIFO)
31.4 LIN-USART レジスタ
MB91460M シリーズ
表 31.4-8 FIFO ステータスレジスタの各ビットの機能
ビット名
bit4 ∼
bit0
FIFO：
有効データの数
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機能
FSR4-0 は , FIFO バッファに積まれているデータの数を表します。
FIFO 制御レジスタの有効ステータス選択ビット (FCR4:SVD) の値 0 によって ,
対象が変わります。
• FCR4:SVD=0 の場合：FSR4 ∼ 0 からは , 受信 FIFO に積まれているデータ数が
読み出せます。
• FCR4:SVD=1 の場合：FSR4 ∼ 0 からは , 送信 FIFO に積まれているデータ数が
読み出せます。
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611
第 31 章 LIN-USART (FIFO)
31.5 LIN-USART の割込み
MB91460M シリーズ
31.5 LIN-USART の割込み
LIN-USART には , 受信割込みと送信割込みがあり , 次に示す要因で割込み要求を発生させることができます。
• FIFO 未使用時に , 受信データが受信データレジスタ (RDR) にセットされた場合 , または受信エラーが発生
した場合。
• FIFO 未使用時に , 送信データが送信データレジスタ (TDR) から送信用シフトレジスタに転送され , エンプ
ティになった場合。
• FIFO 使用時に , 受信 FIFO バッファに積まれたデータが , 受信トリガレベルを上回った場合。
• FIFO 使用時に , 送信 FIFO バッファが空になった場合。
• LIN Break field が検出された場合。
• 送信 , 受信共にバス動作が停止している場合。
612
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第 31 章 LIN-USART (FIFO)
31.5 LIN-USART の割込み
MB91460M シリーズ
■ LIN-USART の割込み
表 31.5-1 LIN-USART の割込み制御ビットと割込み原因
送受信
フラグ
レジスタ
割込み要
求フラグ
ビット
動作モード
0
1
2
3
SSR
RDRF
○
○
○
○
受信データ
の RDR 書込
み
SSR
ORE
○
○
○
○
オーバーラ
ンエラー
SSR
FRE
○
○
△
○
フレーミン
グエラー
SSR
PE
○
×
△
×
パリティエ
ラー
ESCR
LBD
×
×
×
○
LIN Break
field 検出
ESCR：
LBIE
(ESCR：LBD) への "0"
書込み , プログラマブル
リセットビット
(SMR:UPCL) への "1" 書
込み
SSR
TDRE
○
○
○
○
送信レジス
タが空
SSR：TIE
送信データの書込み ,
LIN Break field 生成ビッ
ト (ECCR：LBR) への
"1" 書込み
ICS
ICP
○
×
×
○
LIN sync
field の最初
の立下り
エッジ
ICS:ICP
インプットキャプチャ割
込み要求フラグ
(ICS:ICP) のクリア。
ICS
ICP
○
×
×
○
LIN sync
field の 5 回
目の立下り
エッジ
ICS:ICP
インプットキャプチャ割
込み要求フラグ
(ICS:ICP) のクリア。
受信
送信
Input
Capture
Unit
割込み要因
割込み要因
許可ビット
割込み要求フラグの
クリア
SSR：RIE
受信データの読出し , プ
ログラマブルリセット
ビット (SMR:UPCL) へ
の "1" 書込み
受信エラーフラグクリア
ビット (SCR：CRE) へ
の "1" 書込み , プログラ
マブルリセットビット
(SMR:UPCL) への "1" 書
込み
○: 使用ビット
×: 未使用ビット
△: スタート / ストップビット付加時 (ECCR:SSM=1) のみ使用可能
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第 31 章 LIN-USART (FIFO)
31.5 LIN-USART の割込み
MB91460M シリーズ
■ 受信割込み
受信モードで , 以下のいずれかのイベントが発生すると , シリアルステータスレジスタ (SSR4) の該当するフ
ラグビットが "1" に設定されます。
• データの受信完了 ( 受信したデータがシリアル入力シフトレジスタから受信データレジスタ (RDR4) へ転送
され , データが読出し可能な状態にある ) ：RDRF (FIFO が有効な場合はトリガレベルに達した時 )
• オーバランエラー (RDRF = 1 であるにもかかわらず , CPU によって RDR4 が読み出されなかった ) ：ORE
• フレーミングエラー ( 停止ビットを予期していたにもかかわらず , "0" ビットを受信した ) ：FRE
• パリティエラー ( 不正なパリティビットが検出された ) ：PE
受信割込みが有効になっている場合 (SSR4: RIE = 1),
上記のフラグビットの 1 つが "1" に設定されると , 受信割込み要求が生成されます。
受信データレジスタ (RDR4) の読出しが実行されると , RDRF フラグは自動的に "0" にクリアされます。RDRF
フラグをリセットするには , この方法以外ありません。FIFO が有効な場合は , トリガレベルを下回った時点で
"0" にクリアされます。シリアルコントロールレジスタ (SCR4) の受信エラー (CRE) フラグビットを "1" に設
定すると , エラーフラグが "0" にクリアされます。RDRF フラグが "1" で , エラービットがセットされていなけ
れば , RDR4 に含まれているデータは有効です。
CRE フラグは「書込み専用」であるため , このフラグを "1" に設定すると , CPU クロック 1 サイクル分 , "1" が
ホールドされます。
■ 送信割込み
送信データレジスタ (TDR4) から送信シフトレジスタへ送信データが転送されると ( シフトレジスタ ( あるいは
FIFO) が空になった場合に発生 ), シリアルステータスレジスタ (SSR4) の送信データレジスタエンプティフラグ
ビット (TDRE) が "1" に設定されます。
このような場合 , SSR4 の送信割込みイネーブル (TIE) ビットが事前に "1"
に設定されていると , 割込み要求が発生します。
TDRE の初期値 ( ハードウェアまたはソフトウェアリセット後 ) は "1" になっています。TIE フラグが "1" に
なっている場合 , 割込みが直ちに発生することに注意してください。また , TDRE フラグをリセットするには , 送
信データレジスタ (TDR4) にデータを書き込むか , LIN break field 生成ビット (ECCR4:LBR) に "1" を書き込み
ます。
■ LIN break field 割込み
この処理は , LIN-USART がモード 3 で動作している場合にのみ適用されます。
シリアル入力の "L" ( ドミナント ) 状態が 11 ビットを超過すると , 拡張ステータス / コントロールレジスタ
(ESCR4) の LIN ブレーク検出 (LBD) フラグビットが "1" に設定されます。この場合 , 9 ビット後に受信エラー
フラグが "1" に設定されるため , LIN break field のみを検出するには , RIE フラグまたは RXE フラグを "0" に設定
する必要があります。上記以外の場合は , まず受信エラー割込みが発生し , その後 , LBD = 1 になるまで , 割込み
ハンドラルーチンで待機する必要があります。
LBD フラグに "0" を書き込むと , 割込みおよび LBD フラグがクリアされます。CPU が LIN break field を検出
したか否かは , これらの方法によって確認します。
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31.5 LIN-USART の割込み
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■ LIN Synch field エッジ検出割込み
LIN-USART が , モード 3 で動作している場合にのみ適用されます。
LIN break field が検出されると , LIN-USART はシリアル入力の次の立下りエッジを検出します。この時 , ICU に入
力されている信号が , 立ち上がります。
その後 , LIN-USART は , シリアル入力の 5 回目の立下りエッジを検出します。この時 , ICU に入力されている信号
が , 立ち下がります。
ICU を両エッジ検出に設定しておけば , ICU を使って LIN sync field の幅を得ることができます。この幅は , シリア
ルクロックの 8 倍です。
幅はカウンタ値で得られます。この値をシリアルクロック数の 8 で割ると , 専用ボーレートジェネレータレジスタ
への設定値が得られます。
スタートビットの立下りが検出されると , リロードカウンタは自動的にリセットされるので , 専用ボーレートジェ
ネレータレジスタを更新した後に USART の再起動を行なう必要はありません。
■ バスアイドル割込み
SIN4 端子で受信が行われていない場合 , ECCR4 の RBI フラグビットが "1" になります。同様に , データ送信が
行われていない場合は , TBI フラグビットが "1" になります。ECCR4 のバスアイドル割込みイネーブルビット
(BIE) が設定されており , バスアイドルフラグビット (TBI および RBI) が両方とも "1" になると , 割込みが発生
します。
＜注意事項＞
•
拡張ステータス / コントロールレジスタの出力端子直接アクセス許可ビット (ECSR4:SOPE) が "1" のと
き , 拡張ステータス / コントロールレジスタの SIOP ビットに "0" が書き込まれると , バス動作がない場
合でも , TBI フラグは "0" になります。
•
TBI および RBI はモード 2 ( 同期通信 ) では使用できません。
図 31.5-1 に , バスアイドル割込みの発生プロセスを示します。
図 31.5-1 バスアイドル割込みの発生
送信
データ
受信
データ
TBI
RBI
受信 IRQ
:スタートビット：ストップビット：データビット
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第 31 章 LIN-USART (FIFO)
31.5 LIN-USART の割込み
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31.5.1 受信割込みの発生とフラグセットのタイミング
受信が完了した場合 (SSR4: RDRF), 受信エラーが発生した場合 (SSR4: PE, ORE, または FRE) に , 受信割込
みが発生します。
■ 受信割込みの発生とフラグセットのタイミング
モード0, 1, 2(ECCR4:SSM=1), 3で最初のストップビットの検出, またはモード2(ECCR4:SSM=0) で最終デー
タビットが検出されることにより , 受信データが受信データレジスタ (RDR4) もしくは FIFO バッファに格納
されます。
受信が完了した時 (SSR：RDRF=1), FIFO バッファのデータ数がトリガレベルを超えた時 , または受信エラー
が発生 (SSR:PE, ORE,FRE=1) すると各フラグがセットされます。
その時 , 受信割込みが許可 (SSR：RIE=1) されていると受信割込みが発生します。
＜注意事項＞
受信エラーが発生した場合は , いずれのモードでも , 受信データレジスタ (RDR4) が獲得したデータは無効
になります。
図 31.5-2 受信処理とフラグセットのタイミング
受信データ
( モード 0/3)
ST
D0
D1
D2
....
受信データ
( モード 1)
ST
D0
D1
D2
....
D6
D2
....
D4
受信データ
( モード 2)
D0
D1
D5
D6
D7/P
SP
ST
D7
AD
SP
ST
D5
D6
D7
D0
PE*, FRE
RDRF
ORE *
(RDRF = 1 の場合 )
* モード 1 または 3 では , PE フラグは常に "0" となります。
受信割込みの発生
* 受信データが読み出される前に , 次のデータが転送されるとオーバーランエラーが発生します。
ST：スタートビット
SP：ストップビット
AD：モード 1 ( マルチプロセッサ ) アドレス / データ選択ビット
＜注意事項＞
図 31.5-2 はモード 0 におけるすべての受信動作を表しているわけではありません。
"7P1" と "8N1"(P= 偶数パリティまたは奇数パリティ ) の例のみ示されています。
図 31.5-3 ORE の設定タイミング
受信
データ
RDRF
ORE
* 受信データが読み出される前に , 次のデータが転送されるとオーバーランエラーが発生します。
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第 31 章 LIN-USART (FIFO)
31.5 LIN-USART の割込み
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31.5.2 送信割込みの発生とフラグセットのタイミング
送信割込みは , 送信データが送信データレジスタ (TDR4) もしくは FIFO バッファから送信用シフトレジスタ
に転送され , 送信データレジスタもしくは FIFO バッファが空になると発生します。
■ 送信割込みの発生とフラグセットのタイミング
送信データレジスタ (TDR4) に書き込まれたデータが送信シフトレジスタに転送され , 送信が開始された時 , も
しくは FIFO バッファに積まれたデータが送信シフトレジスタに転送され , FIFO バッファが空になると , デー
タエンプティ状態 (SSR4：TDRE=1) になります。その時 , 送信割込みが許可 (SSR4：TIE=1) されていると ,
送信割込みが発生します。
TDRE ビットは読出し専用なので , 送信データレジスタ (TDR4) へのデータ書込みもしくは FIFO にデータを積
むことにより "0" にクリアされます。
LIN-USART の 4 通りのモードでの送信処理とフラグセットのタイミングを下図に示します。
図 31.5-4 送信処理とフラグセットのタイミング
送信割込みの発生
送信割込みの発生
モード 0, 1, 2(SSM=1),
または 3：
TDR4 への書込み
TDRE
シリアル出力
ST D0 D1 D2 D3 D4 D5 D6 D7
送信割込みの発生
P SP ST D0 D1 D2 D3 D4 D5 D6 D7 P SP
AD
AD
送信割込みの発生
モード 2 (SSM = 0)：
TDR4 への書込み
TDRE
シリアル出力
D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4
ST：スタートビット D0 ∼ D7：データビット P：パリティ SP：ストップビット AD：アドレス / データ選択ビット ( モード 1)
注意 : 図 31.5-4 はモード 0 における送信動作の一例になります。"8bit, パリティあり , ストップビット 1" " 偶数パ
リティ " または " 奇数パリティ ") について示されています。
パリティビットとアドレスデータ選択ビットは動作モード 3 の場合 , および動作モード 2 で SSM=0 の場合
には送信されません。
■ 送信割込み要求の発生タイミング
送信割込みが許可されている場合 (SSR4: TIE=1), TDRE フラグが "1" にセットされると , 送信割込み要求が発
生します。
TDRE ビットの初期値は "1" に設定されているため , 送信割込みが許可されると (TIE=1), 直ちに送信割込みが
発生します。TDRE は読出し専用ビットです。このビットをクリアするには , 送信データレジスタ (TDR4)・も
しくは FIFO バッファに新規データを書き込む必要があります。送信割込み許可のタイミングには注意してく
ださい。
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617
第 31 章 LIN-USART (FIFO)
31.6 LIN-USART ボーレート
MB91460M シリーズ
31.6 LIN-USART ボーレート
以下の 1 つを LIN-USART シリアルクロックソースとして選択できます。
• 周辺クロック (CLKP) を専用ボーレートジェネレータ ( リロードカウンタ ) に入力
• 外部クロック (SCK4 端子へのクロック入力 )
• 外部クロックを専用ボーレートジェネレータ ( リロードカウンタ ) に入力
■ LIN-USART ボーレート選択
ボーレート選択回路を , 図 31.6-1 に示します。ボーレートの選択には , 以下の 3 通りの方法があります。
• 専用ボーレートジェネレータ ( リロードカウンタ ) で周辺クロックを分周して得られるボーレート
LIN-USART には , 送信および受信シリアルクロック用に , 2 つの独立した内部リロードカウンタがあります。ボー
レートジェネレータレジスタ 0 および 1 (BGR04/BGR14) によって決定された 15 ビットリロード値を介して , ボー
レートを選択できます。
リロードカウンタは , ボーレートジェネレータレジスタ 0 および 1 の設定値で , 周辺クロックを分周します。
送受信シリアルクロックは非同期モード , 同期モード ( マスタ ) 時に使用されます。
クロックソースの設定は , 内部クロックとボーレートジェネレータクロックを選択 (SMR：EXT=0, OTO=0) してくだ
さい。
• 外部クロック (1 対 1 モード ) によるボーレート
LIN-USART クロック入力端子 (SCK4) からのクロック入力が , そのまま使用されます ( 同期 ) 。周辺クロックの 4 分
周以上を外部クロックとして入力してください。
同期モード ( スレーブ ) 時に使用します。
クロックソースの設定は , 外部クロックと外部クロック直接使用を選択 (SMR：EXT=1,OTO=1) してください。
• 専用ボーレートジェネレータで外部クロックを分周して得られるボーレート
外部クロックソースは , リロードカウンタに内部接続することもできます。このモードでは , 内部周辺クロックの代わ
りに使用されます。この回路は , 特殊な周波数を持つ発振器を接続して , その周波数を分周できるように設計されてい
ます。
非同期モード時に使用します。
クロックソースの設定は , 外部クロックと外部クロック直接使用を選択 (SMR：EXT=1,OTO=1) してください。
618
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第 31 章 LIN-USART (FIFO)
31.6 LIN-USART ボーレート
MB91460M シリーズ
図 31.6-1 ボーレート選択回路 ( リロードカウンタ )
REST
検出されたスタート
ビットの立下
りエッジ
リロード値：v
Rxc = 0?
受信
15 ビットリロードカウンタ
設定
FF
リロード
Rxc = v/2?
0
受信
クロック
リセット
1
リロード値：v
CLKP
( 周辺
クロック )
SCK4
( 外部
クロック
入力 )
0
EXT
送信
15 ビットリロードカウンタ
Txc = 0?
1
カウント値：Txc
設定
Txc = v/2?
OTO
FF
リロード
0
リセット
1
送信
クロック
内部データバス
EXT
REST
OTO
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SMR4
レジスタ
BGR14
BGR13
BGR12
BGR11
BGR10
BGR9
BGR8
BGR14
レジスタ
BGR7
BGR6
BGR5
BGR4
BGR3
BGR2
BGR1
BGR0
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BGR04
レジスタ
619
第 31 章 LIN-USART (FIFO)
31.6 LIN-USART ボーレート
MB91460M シリーズ
31.6.1 ボーレートの設定
ボーレートの設定方法 , およびシリアルクロック周波数の計算方法について , 示します。
■ ボーレートの計算方法
2 つの 15 ビットリロードカウンタは , ボーレートジェネレータレジスタ 1 および 0 (BGR14, BGR04) によっ
て設定できます。次の方程式を用いて , 目的のボーレートを設定します。
リロード値：
v = [F / b] − 1
ここで , F は周辺クロック (CLKP) もしくは外部クロック , b はボーレート , [ ] はガウス括弧 ( 数学的丸め関
数 ) です。
■ 計算例
周辺クロックが 16 MHz 内部クロックを使用し , 目的のボーレートが 19200 の場合のリロード値 v：
v = [16 × 106 / 19200] − 1 = 832
正確なボーレートを再計算できます。bexact = F / (v ＋ 1) より 16 × 106 / 833 = 19207.6831
＜注意事項＞
•
リロード値を 0 に設定すると , リロードカウンタが停止します。そのため , 最低分周比は 2 となります。
•
非同期通信モード ( モード 0, 1, および 3) 時 , オーバサンプリングして受信するため , 推奨最小分周比は
4 ( リロード値が 3) です。
■ マシン速度とボーレートに応じた推奨分割比
以下の設定は , 周辺クロック速度とボーレートに応じた推奨リロード値です。
表 31.6-1 周辺クロックとボーレートに応じた推奨リロード値 (1 / 2)
Baud
rate
8 MHz
10 MHz
16 MHz
20 MHz
24 MHz
32 MHz
40 MHz
50 MHz
値
偏差
値
偏差
値
偏差
値
偏差
値
偏差
値
偏差
値
偏差
値
偏差
4000000
1
0.00
2
16.67
3
0.00
4
0.00
5
0.00
7
0.00
9
0.00
12
3.85
2000000
3
0.00
4
0.00
7
0.00
9
0.00
11
0.00
15
0.00
19
0.00
24
0.00
1000000
7
0.00
9
0.00
15
0.00
19
0.00
23
0.00
31
0.00
39
0.00
49
0.00
500000
15
0.00
19
0.00
31
0.00
39
0.00
47
0.00
63
0.00
79
0.00
99
0.00
460800
16
-2.12
21
1.36
34
0.79
42
-0.94
51
-0.16
68
-0.64
86
0.22
108
0.45
250000
31
0.00
39
0.00
63
0.00
79
0.00
95
0.00
127
0.00
159
0.00
199
0.00
230400
34
0.79
42
-0.94
68
-0.64
86
0.22
103
-0.16
138
0.08
173
0.22
216
<0.01
153600
51
-0.16
64
-0.16
103
-0.16
129
-0.16
155
-0.16
207
-0.16
259
-0.16
325
0.15
125000
63
0.00
79
0.00
127
0.00
159
0.00
191
0.00
255
0.00
319
0.00
399
0.00
115200
68
-0.64
86
0.22
138
0.08
173
0.22
207
-0.16
277
0.08
346
-0.06
433
<0.01
76800
103
-0.16
129
-0.16
207
-0.16
259
-0.16
312
0.16
416
0.08
520
0.03
650
<0.01
57600
138
0.08
173
0.22
277
0.08
346
-0.06
416
0.08
555
0.08
693
-0.06
867
<0.01
38400
207
-0.16
259
-0.16
416
0.08
520
0.03
624
0.00
832
-0.04
1041
0.03
1301
<0.01
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第 31 章 LIN-USART (FIFO)
31.6 LIN-USART ボーレート
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表 31.6-1 周辺クロックとボーレートに応じた推奨リロード値 (2 / 2)
Baud
rate
8 MHz
10 MHz
16 MHz
20 MHz
24 MHz
32 MHz
40 MHz
50 MHz
値
偏差
値
偏差
値
偏差
値
偏差
値
偏差
値
偏差
値
偏差
値
偏差
28800
277
0.08
346
-0.06
555
0.08
693
-0.06
832
-0.04
1110
-0.01
1388
<0.01
1735
<0.01
19200
416
0.08
520
0.03
832
-0.04 1041
0.03
1249
0.00
1666
0.02
2082
-0.02
2603
<0.01
10417
767
<0.01
959
<0.01 1535 <0.01 1919 <0.01 2303 <0.01
3071
<0.01
3839
<0.01
4799
<0.01
9600
832
-0.04 1041
0.03
0.00
3332
-0.01
4166
<0.01
5207
<0.01
7200
1110 -0.01 1388 <0.01 2221 -0.01 2777 <0.01 3332 -0.01
4443
-0.01
5555
<0.01
6943
<0.01
4800
1666
2082 -0.02 3332 -0.01 4166 <0.01 4999
0.00
6666
<0.01
8332
<0.01 10416 <0.01
2400
3332 -0.01 4166 <0.01 6666 <0.01 8332 <0.01 9999
0.00
13332 <0.01 16666 <0.01 20832 <0.01
1200
6666 <0.01 8332 <0.01 13332 <0.01 16666 <0.01 19999 0.00
26666 <0.01 33332 <0.01 41666 <0.01
600
13332 <0.01 16666 <0.01 26666 <0.01 33332 <0.01 39999 0.00
53332 <0.01 66666 <0.01 83332 <0.01
300
26666 <0.01 33332 <0.01 53332 <0.01 66666 <0.01 79999 0.00 106666 <0.01 133332 <0.01 166666 <0.01
0.02
1666
0.02
2082 -0.02 2499
※周波数偏差の単位は % です。
※グレーの設定は , 「設定不可」もしくは , 偏差が大きすぎるため推奨できない設定です。
＜注意事項＞
同期モード時の最大ボーレートは , LIN-USART の動作クロックの 6 分の 1( 値 =5) です。
■ 外部クロック
LIN-USART シリアルモードレジスタ (SMR4) の EXT ビットに "1" を設定すると , 外部クロックが選択されま
す。ボーレートジェネレータで外部クロックは内部クロックと同じように使用できます。
モード 2 でスレーブ動作を使用する際に , 1 対 1 外部クロック入力モード (SMR4：OTO=1) を選択します。こ
のモードでは , SCK4 に入力された外部クロックを LIN-USART のシリアルクロックに直接入力します。
＜注意事項＞
外部クロック信号は LIN-USART で内部クロックに同期します。したがって , 同期化不可能な外部クロック
の場合 , LIN-USART は動作が不安定になります。
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31.6 LIN-USART ボーレート
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■ カウント例
リロード値が 832 であるとします。図 31.6-2 に , 2 つのリロードカウンタの動作を示します。
図 31.6-2 リロードカウンタのカウント例
送信 /
受信クロック
リロード
カウント
001
000
832
831
830
829
828
827
413
412
411
410
リロードカウント値
送信 /
受信クロック
リロード
カウント
417
416
415
414
＜注意事項＞
シリアルクロック信号の立下りエッジは , リロード値を 2 で割った値 | (v ＋ 1) / 2 | をカウントした後に発
生します。
622
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31.6 LIN-USART ボーレート
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31.6.2 リロードカウンタ
リロードカウンタについて示します。
■ リロードカウンタの機能
リロードカウンタには , 送信リロードカウンタと受信リロードカウンタがあり , 専用ボーレートジェネレータ
として機能します。
リロード値のための 15 ビットレジスタから構成されており , 外部クロックまたは内部クロックより送受信ク
ロックを生成します。
また , 送信リロードカウンタのカウント値をボーレートジェネレータレジスタ (BGR1, BGR0) より読み出すこ
とができます。
● カウントの開始
ボーレートジェネレータレジスタ (BGR1, BGR0) に "0" 以外のリロード値を書き込むとリロードカウンタ
はカウントを開始します。
● 再スタート
リロードカウンタは下記の条件で再スタートされます。
- 送信 / 受信リロードカウンタ共通
• プログラマブルリセット (SMR4:UPCL ビット )
• リロードカウンタ再スタート (SMR4:REST ビット )
• ボーレートジェネレータレジスタへの書込み
- 受信リロードカウンタ
• 非同期モードでのスタートビット立下りエッジ検出
ユーザによってシリアルモードレジスタ (SMR4) の REST ビットがセットされると , 次のクロックサイクルで
両方のリロードカウンタがリスタートされます。この機能により , 送信リロードカウンタを簡易的なタイマと
して使用できます。
この機能の使用方法を下図に示します ( リロード値が 100 の場合 ) 。
図 31.6-3 リロードカウンタのリスタート例
MCU
クロック
リロード
カウンタ
クロック
出力
REST
リロード
値
37
36
35
100
99
98
97
96
95
94
93
92
91
90
89
88
87
BGR0/BGR1 の
読出し
データ
バス
90
: dont care
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第 31 章 LIN-USART (FIFO)
31.6 LIN-USART ボーレート
MB91460M シリーズ
この例で , REST 後の周辺クロックサイクル数 (cyc) は次のように計算します。
cyc = v − c ＋ 1 = 100 − 90 ＋ 1 = 11
v はリロード値 , c は読出しカウンタ値です。
注意 : SMR4:UPCL の設定により LIN-USART がリセットされると , リロードカウンタもリスタートされます。
＜注意事項＞
送受信中はリロードカウンタを再スタートさせないでください。
■ 自動リスタート ( 受信リロードカウンタのみ )
非同期 LIN-USART モードで , スタートビットの立下りエッジが検出されると , 受信リロードカウンタがリス
タートされます。これにより , シリアル入力シフタを受信シリアルデータに同期させます。
● カウンタのクリア
リセットによりボーレートジェネレータレジスタ (BGR14, BGR04) のリロード値とリロードカウンタが
"00H" にクリアされ , リロードカウンタは停止します。
プログラマブルリセット (SMR4：UPCL への "1" 書込み ) でカウンタ値は一時 "00H" にクリアされますが ,
リロード値は保持されていますのでリロードカウンタは再スタートします。
再スタートの設定 (SMR4：REST への "1" 書込み ) ではカウンタ値は "00H" にクリアされずに再スタートし
ます。
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第 31 章 LIN-USART (FIFO)
31.7 LIN-USART の動作
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31.7 LIN-USART の動作
LIN-USART は , 動作モード 0 で通常の双方向シリアル通信を行います。モード 2 および 3 では双方向通信の
マスタまたはスレーブとして動作し , モード 1 ではマルチプロセッサ通信のマスタまたはスレーブとして動作し
ます。
■ LIN-USART の動作
• 動作モード
LIN-USART には , モード 0 ∼ 3 の 4 種類の動作モードがあります。接続方法およびデータ転送モードに応じて ,
動作モードを選択できます ( 表 31.7-1 参照 ) 。
表 31.7-1 LIN-USART の動作モード
動作
モード
0
ノーマルモード
1
マルチプロセッサ
2
ノーマルモード
3
LIN モード
データ長
パリティなし
パリティあり
7 または 8
7 または 8 ＋ 1 *2
−
8
8
−
同期方式
ストップ
ビットの
長さ
データビット
フォーマット *1
非同期
1 または 2
L/M
非同期
1 または 2
L/M
同期
0, 1,
または 2
L/M
非同期
1
L
*1: データビットの転送フォーマットを示しています。LSB または MSB ファースト。
*2: " ＋ 1" は , パリティではなく , マルチプロセッサモードでのアドレス / データ選択のインジケータビットを
示しています。
＜注意事項＞
モード 1 は , マスタまたはスレーブ動作の両方でサポートされます。モード 3 での LIN-USART 機能は 8
ビットデータ , パリティなし , ストップビット 1, LSB ファーストに固定されます。
動作モードを変更すると , LIN-USART はすべての送受信を切断した後 , 次の動作待ち状態になります。
■ 接続方法
外部クロックの 1 対 1 接続 ( ノーマルモード ) およびマスタ / スレーブ接続 ( マルチプロセッサモード ) を選択
できます。いずれの接続方法も , すべてのノードで , データ長 , パリティの有無 , 同期方式が一致していなけれ
ばなりません。以下の手順で動作モードを選択します。
• 1 対 1 接続の場合 , 2 つのノードを動作モード 0 または 2 で使用します。非同期転送モードの場合はモード
0, 同期転送モードの場合はモード 2 を選択します。
同期モード 2 では , 1 つのノードをマスタ , もう 1 つをスレーブに設定します。
• マスタ / スレーブ接続の場合は , 動作モード 1 を選択し , マスタまたはスレーブシステムとして使用します。
■ 同期方式
非同期動作では , 受信したスタートビットの立下りエッジに LIN-USART 受信クロックが自動同期します。
同期モードでは , マスタデバイスのクロック信号 , または自身がマスタとして動作している場合は LIN-USART
自身のクロック信号によって , 同期が実行されます。
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第 31 章 LIN-USART (FIFO)
31.7 LIN-USART の動作
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■ 信号モード
NRZ(Non Return Zere) 形式です。
■ 動作許可ビット
LIN-USART では , 送信 (SCR4: TXE) および受信 (SCR4: RXE) 用の動作許可ビットを用いて , 送受信が制御さ
れます。送信または受信を禁止する場合は , 下記のように行ってください。
• 受信を禁止する場合 , 受信動作中であれば , 受信が終了するのを待ち , 受信データレジスタ RDR4 を読み出
してから SCR4:RXE ビットに "0" を設定してください。
• 送信を禁止する場合 , 送信動作中であれば , 送信動作が終了するのを待ってから SCR4:TXE ビットに "0" を
設定してください。
31.7.1 非同期モード ( 動作モード 0 および 1) での動作
LIN-USART がモード 0 ( 通常モード ) またはモード 1 ( マルチプロセッサモード ) で動作している場合は , 非
同期転送モードが選択されます。
■ 転送データフォーマット
送受信データは必ずスタートビット ("L" レベル ) から始まり , 指定されたデータビット長の送受信が行われ ,
最低 1 ビットのストップビット ("H" レベル ) で終了します。
ビット転送方向 (LSB ファーストまたは MSB ファースト ) はシリアルステータスレジスタ (SSR4) の BDS ビッ
トで決定されます。パリティありの場合 , パリティビットは常に最終データビットと最初のストップビットの
間に置かれます。
動作モード 0 では , データ長は 7 ビットまたは 8 ビットで , パリティは , あり / なしの選択ができます。
ストッ
プビット長 (1 または 2) が選択可能です。
動作モード 1 では , データ長は 7 または 8 ビットで , パリティは付加されず , アドレス / データビットが付加
されます。ストップビット長 (1 または 2) を選択可能です。
送受信フレームのビット長計算式は , 以下のようになります。
長さ = 1 + d + p + s
(d= データビット数 [7 または 8], p= パリティ [0 または 1], s= ストップビットの数 [1 または 2])
図 31.7-1 に , 非同期モードの場合の送受信データフォーマットを示します。
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第 31 章 LIN-USART (FIFO)
31.7 LIN-USART の動作
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図 31.7-1 転送データフォーマット ( 動作モード 0 および 1)
［動作モード0 ］
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP1 SP2
ST
D0
D1
D2
D3
D4
D5
D6
D7
SP1
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
SP1
ST
D0
D1
D2
D3
D4
D5
D6
D7
P
SP1
ST
D0
D1
D2
D3
D4
D5
D6
SP1 SP2
ST
D0
D1
D2
D3
D4
D5
D6
SP1
ST
D0
D1
D2
D3
D4
D5
D6
P
SP1 SP2
ST
D0
D1
D2
D3
D4
D5
D6
P
SP1
ST
D0
D1
D2
D3
D4
D5
D6 D7
A/D
SP1 SP2
ST
D0
D1
D2
D3
D4
D5
D6 D7
A/D
SP1
ST
D0
D1
D2
D3
D4
D5
D6 A/D
SP1 SP2
ST
D0
D1
D2
D3
D4
D5
D6 A/D
SP1
Pなし
データ8 bit
SP2
Pあり
Pなし
データ7 bit
Pあり
［動作モード1 ］
データ8 bit
データ7 bit
ST
SP
P
A/D
：スタートビット
：ストップビット
：パリティビット
：アドレス/データビット
＜注意事項＞
シリアルステータスレジスタ (SSR4) の BDS ビットが "1" (MSB ファースト ) に設定されている場合 , ビッ
トストリームの処理順序は , D7, D6, ... , D1, D0, (P) となります。
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627
第 31 章 LIN-USART (FIFO)
31.7 LIN-USART の動作
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受信中 , 2 つのストップビットが検出されます ( 選択されている場合 ) 。ただし , 受信データレジスタフル
(RDRF) フラグは , 最初のストップビットで "1" に設定されます。スタートビットが検出されずに , 2 番目のス
トップビットが検出されると , バスアイドルフラグ (ECCR4 の RBI) が "1" になります。(2 番目のストップビッ
トは , マークレベルとして「バス処理」に属します。)
■ 送信処理
シリアルステータスレジスタ (SSR4) の送信データレジスタエンプティ (TDRE) フラグビットが "1" になると ,
送信データレジスタ (TDR4) への送信データの書込みが許可されます。データが書き込まれると , TDRE フラ
グが "0" になります。シリアルコントロールレジスタ (SCR4) の TXE ビットで送信が有効 ("1") にされている
場合は, 送信シフトレジスタの次にデータが書き込まれ, シリアルクロックの次のクロックサイクルで, スター
トビットにより送信が開始されます。これにより TDRE フラグが "1" になり , TDR4 への新規データの書込みが
可能になります。
送信割込みが有効になっている場合 (TIE = 1), TDRE フラグによって割込みが発生します。TDRE フラグの初
期値は "1" であるため , TIE を "1" にすると , 割込みが直ちに発生することに注意してください。
データ長が 7 ビットに設定 (CL=0) されている場合 , 転送方向選択ビット (BDS) の設定 (LSB ファーストまた
は MSB ファースト ) にかかわらず , TDR4 の MSB が未使用ビットになります。
FIFO バッファを使用している場合は , FIFO バッファが空になると , TDRE が "1" にセットされ , FIFO バッファ
に 1 段でもデータが積まれると TDRE は "0" に設定されます。
FIFO バッファ使用時は , TDRE が "0" の時でも最大 16 段のデータを積むことが可能です。
■ 受信処理
受信処理は , SCR4 の受信許可 (RXE) フラグビットが "1" にされていると受信動作が行われます。
スタートビッ
トが検出されると , SCR4 での指定フォーマットに応じて , データフレームが受信されます。エラーが発生す
ると , 該当するエラーフラグ (PE, ORE, FRE) が設定されます。
データフレームが受信されると , データはシリア
ルシフトレジスタから受信データレジスタ (RDR4) へ転送され , SSR4 の受信データレジスタフル (RDRF) フ
ラグビットが設定されます。その後 , CPU によるデータの読出しが必要です。データの読出しにより , RDRF
フラグがクリアされます。受信割込みが許可されている場合 (RIE = 1), RDRF によって割込みが発生します。
受信データを読み出す際には , 1 フレームデータの受信完了後に , エラーフラグの状態を確認し , 正常に受信が
行われていれば受信データレジスタ (RDR4) から受信データを読み出してください。
受信エラーが発生している場合には , エラー処理を行ってください。
データ長が 7 ビットに設定 (CL=0) されている場合 , 転送方向選択ビット (BDS) の設定 (LSB ファーストまた
は MSB ファースト ) にかかわらず , RDR4 の MSB が "0" になります。
FIFO バッファを使用している場合は , FIFO バッファに積まれたデータ数が FIFO 制御レジスタで設定される
トリガレベル (FCR4:RXL) を越えた場合 , RDRF が "1" に設定されます。
FIFO に詰まれた受信データを読み出して , トリガレベルを下回ると RDRF は "0" に設定されます。
＜注意事項＞
RDRF フラグビットがセットされて , エラーが発生しなかった場合にのみ , 受信データレジスタ (RDR4) の
データは有効となります。
● 使用クロック
内部クロックまたは外部クロックを使用します (SMR4:EXT=1 もしくは 0)。
ボーレート生成のために , ボーレートジェネレータを選択 (SMR4:OTO=0) してください。
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31.7 LIN-USART の動作
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● ストップビット
送信時に , 1 ビットまたは 2 ビットのストップビットを選択できます。
最初のストップビットが検出されると受信完了と判断されます。その後スタートビットが検出されない場
合 , 受信バスアイドルフラグ (ECCR：RBI) が "1" になり , 受信動作がないことを示します。
● エラー検出
動作モード 0 では , パリティエラー , オーバーランエラー , フレーミングエラーが検出できます。
動作モード 1 では , オーバーラン , フレーミングエラーが検出できます。パリティエラーは検出できません。
● パリティ
パリティビットの付加 ( 送信時 ), 検出 ( 受信時 ) を設定できます。
パリティ許可ビット (SCR4:PEN) でパリティの有無を , パリティ選択ビット (SCR4:P) で偶数 / 奇数パリ
ティを選択できます。
動作モード 1 では , パリティを使用できません。
図 31.7-2 にパリティ付加時のデータ構成を示します。
図 31.7-2 パリティ有効時の送受信データ ( 動作モード 0)
SIN
ST
SP
1
SOT
1
1
0
0
0
0
0
ST
1
SOT
0
0
1
1
0
0
0
0
0
1
1
0
0
データ
0
0
SP
偶数パリティの送信
(SCR: P=0)
SP
奇数パリティの送信
(SCR: P=1)
1
ST
1
偶数パリティにて受信時
パリティエラー発生
(SCR: P=0)
0
パリティ
ST: スタートビット SP: ストップビット　パリティあり (PEN=1) の場合
（注意事項）動作モード 1 では , パリティは使用できません。
● データ信号方式
NRZ データフォーマットです。
● データ転送方法
データビット転送方法を LSB または MSB ファーストに選択できます。
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31.7.2 同期モード ( 動作モード 2) の動作
LIN-USART を動作モード 2( ノーマルモード ) で使用する場合 , 転送方式はクロック同期となります。
■ 同期モード ( モード 2) の動作
● 送受信データフォーマット
同期モードでは , 8 ビットデータを送受信し , スタートビット , ストップビットの有無を選択 (ECCR4:SSM)
できます。
またスタート / ストップ有 (ECCR4:SSM=1) の時 , パリティビットの有無を選択 (SCR4:PEN) できます。
図 31.7-3 に同期モード使用時のデータフォーマットを示します。
図 31.7-3 送受信データフォーマット ( 動作モード 2)
送受信データ
(ECCR4:SSM=0, SCR4:PEN=0)
D0 D1 D2 D3 D4 D5 D6 D7
＊
送受信データ
(ECCR4:SSM=1, SCR4:PEN=0)
ST D0 D1 D2 D3 D4 D5 D6 D7 SP SP
＊
送受信データ
(ECCR4:SSM=1, SCR4:PEN=1)
ST D0 D1 D2 D3 D4 D5 D6 D7
P
SP SP
*:2 ストップビットに設定 (SCR4: SBL=1) した場合
ST: スタートビット SP: ストップビット P: パリティビット LSB ファーストの場合
● クロック反転 ( サンプリングクロックエッジ選択 ) 機能
拡張ステータス制御レジスタ ESCR4 の SCES ビットが "1" の場合 , シリアルクロックは反転します。
スレーブモードでは USART は受信したシリアルクロックの立下りエッジでデータをサンプリングします。
マスタモードでは SCES ビットが "1" の時 , シリアルクロックのマークレベルが "0" になることにご注意く
ださい。
図 31.7-4 クロック反転時の送信データフォーマット
マークレベル
受信または送信クロック
(SCES = 0, CCO = 0)：
受信または送信クロック
(SCES = 1, CCO = 0)：
データストリーム (SSM = 1)
( ここでは , パリティなし ,
ストップビット 1 つ )
マークレベル
ST
SP
データフレーム
● スタート / ストップビット
拡張通信制御レジスタ ECCR4 の SSM ビットが "1" の場合 , 非同期モードのようにスタートビットとストッ
プビットが付加されます。
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● クロック供給
クロック同期モード ( ノーマルモード ) では , 送受信ビット数はクロックサイクル数と同じでなければなり
ません。スタート / ストップビットが許可されている場合は追加されたスタート / ストップビット分まで一
致している必要があります。
マスタモード (ECCR4:MS=0) でシリアルクロック出力許可 (SMR4:SCKE=1) を設定した場合 , 送受信時に
は同期クロックが自動的に出力されます。
スレーブモード (ECCR4:MS=1) またはシリアルクロック出力禁止 (SMR4:SCKE=0) を設定した場合には ,
送受信データの各ビット分のクロックが外部から供給される必要があります。また , 送受信動作に関係ない
場合にはクロック信号はマークレベルに保たれる必要があります。
• シリアルクロック遅延許可ビット機能 ECCR4:SCDE
ECCR4 の SCDE ビットに "1" を設定すると , 図 31.7-5 に示すような遅延した送受信クロックを出力します。本機能
は , 受信側のデバイスが , クロックの立上りエッジ , または立下りエッジでデータをサンプリングする場合に使用しま
す。
図 31.7-5 遅延送信クロック信号（SCDE=1）
送信データ書込み
マークレベル
送受信クロック(通常)
マークレベル
送信クロック
(SCDE=1)
マークレベル
送受信データ
0
1
1
LSB
0
1
データ
0
0
1
MSB
＜注意事項＞
同期モードのスレーブモード (ECCR4:MS=1) で使用する場合は , シリアルクロック遅延許可ビット
(ECCR4:SCDE) は "0" にしてください。
• サンプリングクロックエッジ選択ビット機能 ESCR4:SCES
拡張ステータスレジスタ ESCR4 の SCES ビットが "1" の場合 , LIN-USART のクロックは反転し , 受信データをク
ロックの立下りエッジでサンプリングします。この時 , シリアルデータがクロック立下りタイミングで有効な値にな
る必要があります。
• 連続クロック出力許可ビット機能 ESCR4:CCO
ESCR4 の CCO ビットが "1" の場合 , マスタモードでは , SCK4 端子のシリアルクロック出力は連続出力されます。こ
のモードでは , データフレームの開始と終了を明確にするために , スタートビット / ストップビットを付加してくださ
い (ESCR4:SSM ＝ 1)。図 31.7-6 は本機能の動作を示しています。
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図 31.7-6 継続クロック出力（動作モード 2）
送受信クロック
(SCES=0, CCO=1):
送受信クロック
(SCES=1, CCO=1):
送受信データ (SSM=1)
( パリティなし , 1 ストップビット )
ST
SP
データフレーム
＜注意事項＞
スレーブモード (ECCR4:MS=1) で使用する場合は , CCO=0 で使用してください。
■ エラーの検出
スタート/ストップビットが選択されていない場合 (ECCR4: SSM = 0) は , オーバランエラーのみが検出されます。
■ 通信
同期モードの初期化には , 以下の設定が必要です。
• ボーレートジェネレータレジスタ (BGR0/1)
専用ボーレートリロードカウンタに必要なリロード値を設定してください。
• シリアルモードレジスタ (SMR)
• MD1, MD0:
"10" ( 動作モード 2) を設定
• SCKE:
"1" ・・・専用ボーレートリロードカウンタを使用
"0" ・・・外部クロックを入力
• SOE:
"1" ・・・送受信許可
"0" ・・・受信のみ許可
• シリアル制御レジスタ (SCR)
• RXE, TXE:
受信 , 送信時に "1" を設定
• AD:
アドレス / データ選択機能は使用されないため , 本ビットの値は無効です。
• CL:
自動的に 8 ビット長に設定されるため , 本ビットの値は無効です。
• CRE:
"1" を設定すると受信エラーフラグはクリアされ , 受信は中断されます。
• PEN, P, SEL: --- ECR:SSM=0( スタート / ストップビットなし ) の場合
PEN,P,SBL ：パリティビット , ストップビットは使用されないため , 無効です。
--- ECCR:SSM=1 ( スタート / ストップビットあり ) の場合
PEN: "1"・・・パリティビット付加 / 検出 "0"・・・パリティビット未使用
P:
"0"・・・偶数パリティ設定
"1"・・・奇数パリティ設定
SBL: "1"・・・ストップビット長 2
"0"・・・ストップビット長 1
• シリアルステータスレジスタ (SSR)
• BDS:
632
"0"・・・LSB ファースト
"1"・・・MSB ファースト
• RIE:
"1"・・・受信割込み許可
"0"・・・受信割込み禁止
• TIE:
"1"・・・送信割込み許可
"0"・・・送信割込み禁止
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• 拡張通信制御レジスタ (ECCR)
• SSM:
"0" ・・・スタートビット / ストップビットなし ( 通常 ) ,
"1" ・・・スタートビット / ストップビットあり ( 拡張機能 )
• MS:
"0" ・・・マスタモード ( シリアルクロック出力 ) ,
"1" ・・・スレーブモード ( マスタデバイスからシリアルクロックを入力 )
• ポート制御レジスタ (PFR/EPFR)
該当ポートの PFR/EPFR を LIN-USART に設定してください。
＜注意事項＞
通信を開始するには , 送信データレジスタ (TDR4) にデータを書き込みます。
データの受信のみを行うには , SMR4 のシリアル出力イネーブル (SOE) ビットを無効にし , TDR4 にダミー
データを書き込みます。
連続クロックおよびスタート / ストップビットモードを設定すると , 非同期モードのような双方向の送受信
が可能になります。
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31.7.3 LIN 機能の動作 ( モード 3)
LIN-USART は , LIN マスタデバイスとしても LIN スレーブデバイスとしても使用できます。動作モード 3 は ,
この LIN 機能に対応しています。LIN-USART をモード 3 に設定すると , データフォーマットは , 8 ビットデー
タ , パリティなし , ストップビット 1, LSB ファーストに設定されます。
転送方式はクロック非同期となります。
■ LIN マスタとしての LIN-USART
LIN マスタモードでは , マスタがバス全体のボーレートを決定します。したがって , スレーブデバイスがマス
タに同期すると共に , 初期化後もマスタはボーレートが固定されている必要があります。初期設定後に LIN マ
スタがフレームヘッダを送信し LIN スレーブがこのボーレートを追従することでボーレートが固定されます。
拡張ステータス / 通信レジスタ (ECCR4) の LBR ビットを "1" に設定すると , SOT4 端子で 13 ∼ 16 ビットのロー
レベルが生成されます。これは , LIN break および LIN メッセージの開始を意味します。これにより , シリアル
ステータスレジスタ (SSR4) の TDRE フラグが "0" になり , ブレーク後 "1" にリセットされることにより , CPU
への送信割込みが生成されます (SSR4 の TIE が "1" の場合 ) 。
送信対象の break 長を決定するには , ESCR4 の LBL1/LBL0 ビットを次のように設定します。
表 31.7-2 LIN break 長
LBL1
LBL0
break 長
0
0
13 ビット
0
1
14 ビット
1
0
15 ビット
1
1
16 ビット
LIN break の後に , Synch field を 55H バイトデータとして送信します。送信割込みを回避するには , LBR ビッ
トを "1" に設定した後 TDRE フラグが "0" になった場合 , TDR4 に 55H と書き込みます (TDRE フラグは "0") 。内
部送信シフタは , LIN break の完了後 , TDR4 値をシフトレジスタに転送します。
この場合 , LIN break の後 , スター
トビットの前に , 割込みは発生しません。
■ LIN スレーブとしての LIN-USART
LIN スレーブモードの場合 , LIN-USART をマスタのボーレートに同期させる必要があります。受信が無効になっ
ていても (RXE = 0), LIN break 割込みが有効になっている場合 (LBIE = 1), LIN マスタの break が検出されると ,
LIN-USART によって受信割込みが生成されます (ESCR4 の LBD フラグが "1" となります ) 。このビットを "0" にする
と , 割込みがクリアされます。
• インプットキャプチャ ( フリーランタイマー ) によるボーレートの算定
LIN-USART は , インプットキャプチャを接続しボーレートを算出します。そのために , ボーレート算出用の信号が ,
チップ内部で LIN-USART からインプットキャプチャへ接続されています。
LIN Sync field の最初の立下りエッジを USART が検出すると , インプットキャプチャ (ICU) への内部信号を "H" にし
ます。5 番目の立ち下がりエッジで "L" になります。
ICU は , この信号の両エッジを検知することで , エッジ間のクロック数を得ることができます。
ICU は , USART 信号入力モードにする必要があります (ICE)。また , ICU の割込みをイネーブルにし , 両エッジを検出
する必要があります (ICS)。エッジ検出した内部信号の "H" の時間がボーレートを 8 倍した値となります。
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31.7 LIN-USART の動作
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ボーレート設定値は , 下式で算出できます。
フリーランタイマがオーバーフローしていない場合：BGR 値 = { (b - a) ・Fe /(8 × φ) } -1
フリーランタイマがオーバーフローした場合：BGR 値 = { (max + b - a) ・ Fe /(8 × φ) } -1
max :
フリーランタイマの最大値
a:
1 度目の割込み後の ICU データレジスタ値
b:
2 度目の割込み後の ICU データレジスタ値
φ:
LIN-USART 動作クロック周波数 (MHz)
Fe:
外部シリアルクロックソース周波数 (MHz)
※内部ボーレートジェネレータ使用時 (EXT=0), Fe=φ として計算
＜注意事項＞
上記のように LIN スレーブモード時 , Sync field で新たに計算された BGR 値がボーレートの± 14% 以上の
誤差が生じた場合は , ボーレートの設定は行わないでください。
● LIN Break field 検出割込みとフラグ
LIN モードにおいて LIN Break field が検出されると ESCR4 の LIN Break field 検出フラグ (LBD) が "1" にな
ります。
LIN Break field 割込みがイネーブルの場合 (LBIE=1) は割込みが発生します。
図 31.7-7 LIN Break field 検出とフラグセットタイミング
0
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15
シリアルクロック
シリアル入力
(LINバス)
FRE(RXE=1)
LBD
＜注意事項＞
SSR4 のデータフレーミングエラー (FRE) フラグビットは LIN Break field 割込みよりも 1 ビット早く受信
割込みを発生させますので (8N1 の場合 ), LIN Break field を使用する場合には RXE=0 に設定してください。
LIN Break field 検出は動作モード 3 のみ機能します。
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図 31.7-8 LIN モードでのスレーブ LIN-USART の動作
シリアル
クロック
シリアル
入力
(LIN バス )
CPU よる LBR のクリア
LBD
内部
ICU
信号
break field ( 例：14T ビット )
Synch field
■ LIN バスタイミング
図 31.7-9 LIN バスタイミングおよび LIN-USART 信号
前回のシリアルクロック
使用されているクロックなし
( キャリブレーションフレーム ) 新しい ( キャリブレートされた ) シリアルクロック
ICU カウント
LIN
バス
(SIN)
RXE
LBD
(IRQ0)
LBIE
ICU への
内部
信号
ICU からの
IRQ
RDRF
(IRQ0)
RIE
CPU による
RDR の
読出し
受信割込み許可
LIN break 開始
LIN break 検出および割込み
CBLE 禁止
CPU によってクリアされた IRQ (LBD → 0)
ICU から IRQ
クリアされた IRQ：インプットキャプチャの開始
ICU から IRQ
クリアされた IRQ：新規ボーレートの計算と設定
受信許可
受信データを
RDR に保存
スタートビットの立下りエッジ
CPU による RDR の読出し
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31.7.4 FIFO バッファの動作
本 USART には , 送受信 FIFO を搭載しているチャネルがあります。
■ 仕様
主な FIFO の仕様を以下に示します。
• 送信専用 16 段
• 受信専用 16 段
• 各チャネル独立
• 送信割込み閾値設定不可能 ( エンプティ割込みのみ )
• 受信割込み閾値設定可能
• FIFO 搭載チャネルは , ch.4-7
■ 機能
標準の LIN-USART には , 送信 / 受信バッファが , 1 段しかありません。
FIFO バッファを持つチャネルについては , FIFO 機能を使用することで , 16 段に増やすことができます。
FIFO バッファは , 各チャネルごとに , 受信用 / 送信用が独立して 16 段あります。
■ 動作
FIFO 機能を許可すると , 送受信レジスタ RDR4/TDR4 は , FIFO バッファの投入 / 読出しレジスタになります。
RDR4/TDR4 レジスタにデータを書き込むと , 送信 FIFO バッファに積まれます。
RDR4/TDR4 レジスタを読み出すと , 受信 FIFO バッファに積まれたデータが順次読み出せます。
FIFO 動作が禁止されているときは , 1 つのデータを受け取って受信バッファにつまれた時 , もしくは , 1 つの
データを送信して送信バッファが空になった時に割込みが発生します。
FIFO 動作を許可すると , 割込みが発生する条件は , 以下のとおりになります。
送信 : 送信 FIFO バッファが空になった時。
受信 : 制御レジスタ FCR4 で設定された , 閾値以上のデータが受信 FIFO バッファに溜まった時。
受信は , 割込みを発生する閾値を設定できますので , システムのオーバーヘッド等に合わせて , 最適な閾値を
設定してください。
送信は , 閾値設定ができません。
FIFO バッファに溜まっているデータの数は , ステータスレジスタ FSR を読み出すことで確認できます。
対象を送信バッファにするか , 受信バッファにするかは , FCR4 レジスタの SVD ビットで行ないます。
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31.7.5 シリアル端子への直接アクセス
LIN-USART の送信端子 (SOT4) または受信端子 (SIN4) をユーザが直接アクセスできます。
■ LIN-USART の端子への直接アクセス
LIN-USART のシリアル入力または出力端子に直接アクセスできます。ソフトウェアを用いて , ESCR4 の SIOP
ビットを読み出し , 受信シリアルデータを常に監視できます。
ESCR4 のシリアル出力端子直接アクセスイネー
ブル (SOPE) ビットを "1" にすることにより , ソフトウェアを用いて , SOT4 端子を必要な値に保持できます。
このアクセスは , 送信シフトレジスタが空 ( 送信処理が実行されていない ) の場合にのみ可能です。
LIN モードでは , 送信データの読出しや , または物理的に LIN バス線信号が間違っていた時のエラー処理に使
用できます。
＜注意事項＞
•
送信動作中ではない ( 送信シフトレジスタが空 ) 場合のみ直接アクセス可能です。
•
SOPE ビットを "1" に設定する前にシリアル出力端子直接アクセスビット (ESCR：SIOP) へ値を書き込
んでください。これは SIOP ビットが以前の値を保持しているため , 期待しないレベルの信号が出力さ
れることを防ぐためです。
通常のリードで SIN4 端子の値が読み出されますが , リードモディファイ命令 (RMW) では SIOP ビット
は SOT4 端子の値が読み出されます。これは RMW 命令実行時に SIOP ビットに予期せぬ値が書き込ま
れるのを防止するためです。
SCR4:TXE=1 で , 送信中または動作モード 2 のスレーブモードの時は本ビットの設定に関らず , SOT4
端子への直接アクセスはできません。
•
•
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31.7.6 双方向通信機能 ( ノーマルモード )
モード 0 または 2 では , 通常のシリアル双方向通信が可能です。非同期通信の場合は動作モード 0, 同期通信の場
合は動作モード 2 を選択します。
■ 双方向通信機能
LIN-USART をノーマルモード ( 動作モード 0 または 2) で動作させるには , 図 31.7-10 の設定が必要です。
図 31.7-10 LIN-USART の設定 ( 動作モード 0 および 2)
bit 15 14
SCR4, SMR4 PEN P
モード 0
モード 2(MS=0)
モード 2(MS=1)
SSR4,
TDR4/RDR4
13
SBL
12
CL
+
+
11
AD
x
x
x
10
9
8
7
6
5
4
3
2
1
0
CRE RXE TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
0
0
0
0
1
0
0
1
1
0
1
1
0
PE ORE FRE RDRF TDRE BDS RIE
TIE
送信データ設定 ( 書込み時 )/
受信データ保持 ( 読出し時 )
モード 0
モード 2(MS=0)
モード 2(MS=1)
ESCR4,ECCR4 LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES 予約 LBR MS SCDE SSM
x
x
x
x
+
0
0
+
+
+
モード 0 x
x
x
x
0
+
0
モード 2 +
x
x
x
0
0
+
1
0
モード 2 +
BIE
RBI TBI
x
x
x
：ビットが使用されている
x：ビットが使用されていない
1："1" を設定
0："0" を設定
：SSM = 1 の場合 , ビットが使用される ( 同期スタート / ストップビット )
+：自動的に正しく設定されるビット
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31.7 LIN-USART の動作
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■ CPU 間接続
2 つの CPU を LIN-USART モード 2 で相互に接続します ( 図 31.7-11 参照 ) 。
図 31.7-11 LIN-USART の接続例 ( モード 2 双方向通信 )
SOT
SOT
SIN
SIN
入力
出力
SCK
SCK
CPU-1 ( マスタ )
CPU-2 ( スレーブ )
■ 通信手順
通信は , 送信データが準備できたときに送信側から任意なタイミングで開始します。受信側で送信データを受
け取ると , 定期的に ANS( 例では 1 バイトごと ) を返します。図 31.7-12 に双方向通信フローチャートの一例
を示します。
図 31.7-12 双方向通信フローチャートの例
（送信側）
（受信側）
スタート
スタート
動作モード設定
（0, 2 いずれか）
動作モード設定
（送信側と合わす）
TDR1 に 1 バイトデータを
セットして通信
データ送信
受信データあり
NO
YES
受信データあり
受信データ読出しと
処理
NO
YES
受信データ読出しと
処理
640
データ送信
（ANS）
1 バイトデータ送信
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31.7.7 マスタ / スレーブ型通信機能 ( マルチプロセッサモード )
LIN-USART は , マスタシステムまたはスレーブシステムに対応し , マスタ / スレーブモードで接続されている
複数の CPU と通信できます。
■ マスタ / スレーブ型通信機能
LIN-USART をマルチプロセッサモード ( 動作モード 1) で動作させるには , 図 31.7-13 の設定が必要です。
図 31.7-13 LIN-USART の設定 ( 動作モード 1)
bit 15 14
SCR4, SMR4 PEN P
x
モード 1 +
SSR4,
TDR4/RDR4
13
SBL
12
CL
11
AD
10
9
8
7
6
5
4
3
2
1
0
CRE RXE TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
0
1
0
0
PE ORE FRE RDRF TDRE BDS RIE
モード 1
TIE
送信データ設定 ( 書込み時 )/
受信データ保持 ( 読出し時 )
x
ESCR4,ECCR4 LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES 予約 LBR MS SCDE SSM
x
x
x
x
+
0
x
+
+
+
モード 1 +
BIE
RBI TBI
：ビットが使用されている
x：ビットが使用されていない
1："1" を設定
0："0" を設定
：SSM = 1 の場合 , ビットが使用される ( 同期スタート / ストップビット )
+：自動的に正しく設定されるビット
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641
第 31 章 LIN-USART (FIFO)
31.7 LIN-USART の動作
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■ CPU 間接続
1 つの通信システムは , 1 台のマスタ CPU と , 2 本の通信ケーブルに接続された複数のスレーブ CPU で構成さ
れます ( 図 31.7-14 参照 ) 。LIN-USART は , マスタ CPU としてもスレーブ CPU としても使用できます。
図 31.7-14 LIN-USART の接続例 ( マスタ / スレーブ型通信 )
SIN
SOT
マスタ CPU
SIN
SOT
スレーブ CPU #1
SIN
SOT
スレーブ CPU #2
■ 機能選択
マスタ / スレーブ型通信の動作モードおよびデータ転送モードを選択します ( 表 31.7-3 参照 ) 。
表 31.7-3 マスタ / スレーブ型通信の機能選択
動作モード
マスタ CPU
アドレス
送受信
データ
送受信
642
モード 1
(AD ビット
の送信 )
スレーブ
CPU
モード 1
(AD ビット
の受信 )
データ
AD=1 ＋
7 または 8 ビット
アドレス
AD=0 ＋
7 または 8 ビット
データ
パリ
ティ
なし
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同期
モード
非同期
ストップ
ビット
ビット
フォーマット
LSB
1 または 2 または
MSB
ビット
ファースト
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第 31 章 LIN-USART (FIFO)
31.7 LIN-USART の動作
MB91460M シリーズ
■ 通信手順
マスタ CPU によってアドレスデータが送信されると , 通信が開始します。アドレスデータの AD ビットを "1" に
設定し , 通信先となるスレーブ CPU を選択します。各スレーブ CPU では , プログラムを使用して , アドレス
データが確認されます。
アドレスデータがスレーブ CPU に割り当てられているアドレスを示している場合 , ス
レーブ CPU とマスタ CPU が通信を行います ( 通常データ ) 。図 31.7-15 は , マスタ / スレーブ間通信 ( マルチ
プロセッサモード ) のフローチャートです。
図 31.7-15 マスタ / スレーブ通信のフローチャート
( マスタ CPU)
( スレーブ CPU)
スタート
スタート
動作モード 1 に設定する
動作モード 1 に設定する
SIN4 端子をシリアルデータ
入力端子として設定する
SOT4 端子をシリアルデータ
出力端子として設定する
SIN4 端子をシリアルデータ
入力端子として設定する
SOT4 端子をシリアルデータ
出力端子として設定する
7 または 8 データビットを設定する
7 または 8データビットを設定する
1または2ストップビットを設定する
1または2ストップビットを設定する
AD ビットに "1" を設定する
TXE = RXE = 1 を設定する
TXE = RXE = 1 を設定する
バイトを受信する
スレーブアドレスを送信する
NO
AD ビット = 1 か ?
AD ビットに "0" を設定する
YES
スレーブアドレスは
一致するか ?
スレーブ CPU と
通信する
NO
YES
通信は終了
したか ?
マスタ CPU と
通信する
NO
YES
別のスレーブ CPU と
通信するか ?
通信は終了
したか ?
NO
NO
YES
YES
TXE = RXE = 0 を設定する
終了
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643
第 31 章 LIN-USART (FIFO)
31.7 LIN-USART の動作
MB91460M シリーズ
31.7.8 LIN 通信機能
LIN-USART と LIN デバイスとの通信は , LIN マスタまたは LIN スレーブシステムの両方に使用できます。
■ LIN マスタ / スレーブ型通信機能
LIN-USART を LIN 通信モード ( 動作モード 3) で動作させるには , 下図の設定が必要です。
図 31.7-16 LIN-USART の設定 ( 動作モード 3)
bit 15 14
SCR4, SMR4 PEN P
x
モード 3 +
SSR4,
TDR4/RDR4
13
SBL
+
12
CL
+
11
AD
x
10
9
8
7
6
5
4
3
2
1
0
CRE RXE TXE MD1 MD0 OTO EXT REST UPCL SCKE SOE
1
1
0
0
PE ORE FRE RDRF TDRE BDS RIE
モード 3
x
TIE
送信データ設定 ( 書込み時 )/
受信データ保持 ( 読出し時 )
x
ESCR4,ECCR4 LBIE LBD LBL1 LBL0 SOPE SIOP CCO SCES 予約 LBR MS SCDE SSM
x
+
0
+
+
+
モード 3
BIE
RBI TBI
：ビットが使用されている
x：ビットが使用されていない
1："1" を設定
0："0" を設定
：SSM = 1 の場合 , ビットが使用される ( 同期スタート / ストップビット )
+：自動的に正しく設定されるビット
■ LIN デバイス接続
下図は , 1 台の LIN マスタデバイスともう 1 台の LIN スレーブデバイスの間の通信システムを示しています。
LIN-USART は LIN マスタとしても LIN スレーブとしても動作できます。
図 31.7-17 小型 LIN バスシステムの接続例
SOT
SOT
LIN バス
SIN
LIN マスタ
644
SIN
トランシーバ
トランシーバ
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LIN スレーブ
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第 31 章 LIN-USART (FIFO)
31.7 LIN-USART の動作
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31.7.9 LIN 通信における LIN-USART フローチャート例 ( 動作モード 3)
本節では , LIN 通信における LIN-USART のフローチャート例を示します。
■ マスタデバイスとしての LIN-USART
図 31.7-18 LIN-USART LIN マスタフローチャート
スタート
初期設定
動作モード 3 に設定
シリアルデータ出力許可、ボーレート設定
Synch Break 長設定
TXE=1, TIE=0, RXE=1, RIE=1
NO
メッセージ？
(受信)YES
(送信)NO
Data Field
受信？
受信割込み
YES
送信 Data 1 セット
TDR=Data 1
送信割込み許可
NO
Wake up?
(0x80 受信)
Data 1 受信*1
受信割込み
TDRE=1
送信割込み
YES
Data N 受信*1
RXE=0
Lin Break field 割込み許可
Lin Break field 送信：
ECCR: LBR=1
Lin Sync field 送信：
RDRF=1
受信割込み
LBD=1
Lin Break
受信許可
Lin Break field
Lin Break field
送信 Data N セット
TDR=Data N
送信割込み禁止
割込み
Data 1 受信*1
Data 1 読出し
RDRF=1
受信割込み
検出クリア
割込み禁止
RDRF=1
受信割込み
Lin Sync field
PID 送信
Data N 受信*1
Data N 読出し
受信*1
受信割込み
エラーなし？
PID 受信*1
NO
エラー処理 *2
YES
*1 ：エラーが発生した場合、エラー処理を行ってください。
*2 ：・fre, ore が”1” になっていた場合、 SCR: CRE ビットに ”1” を書込み、エラーフラグをクリアしてください。
・ESCR: LBD ビットが ”1” になっていた場合、LIN-USARTリセットを実行してください。
(注意事項 ) 各処理の中でエラー検出を行い、適切に対処してください。
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第 31 章 LIN-USART (FIFO)
31.7 LIN-USART の動作
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■ スレーブデバイスとしての LIN-USART
図 31.7-19 LIN-USART LIN スレーブフローチャート
スタート
初期設定
動作モード 3 に設定
シリアルデータ出力許可、ボーレート設定
Lin Break field 長設定
TXE=1, TIE=0, RXE=0, RIE=1
LIN-USARTと ICU の接続
ICU 割込み許可
Lin Break field 割込み許可
(受信)YES
Lin Break 受信
Lin Break 割込み
(送信)NO
Data Field
受信？
受信割込み
送信 Data 1 セット
TDR=Data 1
送信割込み許可
Data 1 受信*1
Lin Break field 検出クリア
Lin Break field 割込み禁止
RDRF=1
受信割込み
Lin Synch Byte 受信
ICU 割込み
送信割込み
送信 Data N セット
TDR=Data N
送信割込み禁止
Data N 受信*1
ICU データ読出し
ICU 割込みフラグクリア
受信割込み
受信禁止
受信割込み禁止
Data 1 受信*1
Data 1 読出し
ICU データ読出し
ICU 割込みフラグクリア
ボーレート再調整
ICU 割込み禁止
受信許可
受信割込み許可
受信割込み
Data N 受信*1
Data N 読出し
受信禁止、受信割込み禁止
PID 受信
受信割込み
PID Field 受信*1
NO
エラー処理*2
エラーなし？
YES
スリーブ
モード？
NO
YES
ウェイク
アップ受信？
NO
NO
ウェイク
アップ送信？
YES
YES
ウェイクアップコード送信
*1 ：エラーが発生した場合、エラー処理を行ってください。
*2 ：・fre, ore が”1”になっていた場合、SCR: CRE ビットに”1”を書込み、エラーフラグをクリアしてください。
・ESCR: LBD ビットが”1” になっていた場合、LIN-USARTリセットを実行してください。
(注意事項)
646
各処理の中でエラー検出を行い、適切に対処してください。
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第 31 章 LIN-USART (FIFO)
31.8 LIN-USART 使用時の注意点
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31.8 LIN-USART 使用時の注意点
LIN-USART 使用時の注意事項を以下に示します。
■ 動作許可
LIN-USART の制御レジスタ (SCR4) には , TXE ( 送信 ) および RXE ( 受信 ) 動作イネーブルビットがあります。
送受信はデフォルト値 ( 初期値 ) で無効になっているため , 転送の開始に先立ち , 送受信を有効にする必要があ
ります。
■ 転送のキャンセル
転送をキャンセルするには , 動作イネーブルビット TXE/RXE をクリアします。受信中に RXE がクリアされた
場合は , USART ステートマシンをリセットする必要があります (UPCL=1 を設定 ) 。同時に送信が行われている
場合は , 送信もキャンセルされます。この場合 , TDRE=1 および TBI=1 になるのを待ってから UPCL を "1" に
してください。
■ LIN-USART のソフトウェアリセット
SCR レジスタの TXE ビットが 0 のときに , ソフトウェアリセット (SMR: UPCL=1) を実行してください。
■ 受信エラーのクリア
SCR: RXE=0 のときに SCR: CRE を "1" にしてください。SCR4:RXE=1 の状態でリセットをかけると , 一旦通
信を停止した後 , 即再開しますので , 誤ったデータを受け取ることがあります。
■ 通信モードの設定
通信モードの設定は , LIN-USART が動作していない時に行ってください。送信または受信中にモードを変更す
ると , 送信または受信が停止し , データが紛失されます。
■ 送信割込み許可タイミング
送信データエンプティフラグビット (SSR4: TDRE) のデフォルト ( 初期値 ) は "1" ( 送信データなし , 送信デー
タ書込み有効 ) です。送信割込み要求を有効にすると (SSR4: TIE=1), 直ちに送信割込み要求が発生します。割
込みが直ちに発生するのを回避するには , 送信データの設定後 , TIE フラグを "1" に設定します。
■ 動作設定の変更
以下のビットを変更する場合 , 送受信を禁止にしてビットを変更し , 変更後に LIN-USART のソフトウェア
リセットを実行してください。
• シリアル制御レジスタ (SCR4)
パリティ許可ビット (PEN), ストップビット長選択ビット (SBL), データ長選択ビット (CL)
• シリアルモードレジスタ (SMR4)
動作モード選択ビット (MD1, MD0)
• 拡張ステータス制御レジスタ (ESCR4)
連続クロック出力許可ビット (CCO), サンプリングクロックエッジ選択ビット (SCES)
• 拡張通信制御レジスタ (ECCR4)
マスタ / スレーブ機能選択許可ビット (MS), シリアルクロック遅延許可ビット (SCDE), スタート / ストッ
プ許可ビット(SSM)シリアルモードレジスタ(SMR) の設定と同時にUSART のリセット(SMR4：UPCL=1)
を行っても , 正しい動作設定は保証されません。そのため , シリアルモードレジスタ (SMR) のビット設定
を行った後 , 再度 LIN-USART をソフトウェアリセット (SMR4：UPCL=1) してください。
■ LIN 機能の使用
LIN 機能は動作モード 3 で使用可能です。動作モード 3 では自動的に LIN フォーマットの設定 (8 ビット長 ,
パリティなし , 1 ストップビット , LSB ファースト ) になります。
• LIN Break field の送信ビット長は可変ですが , 検出は 11 ビット長固定になっています。
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647
第 31 章 LIN-USART (FIFO)
31.8 LIN-USART 使用時の注意点
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■ LIN スレーブ設定
LIN Break field の最小 13 ビット長を確実に検出するために , LIN スレーブを開始する時は , 必ず最初の LIN
Break field を受信する前にボーレートを設定してください。
■ ソフトウェアの互換性
LIN-USART は富士通の旧バージョンの UART に似ていますが , 旧バージョンとのソフトウェア互換性はありませ
ん。プログラミングモデルは同じ場合でも , レジスタ構成が異なります。さらに USART の場合 , ボーレートは ,
プリセット値の選択ではなく , リロード値によって決定されます。
■ バスアイドル機能
同期モード 2 では , バスアイドル機能は使用できません。また , スレーブモードを選択した場合送信バスアイ
ドル検出機能も使用できません。
■ インプットキャプチャユニット (ICU) を用いたボーレートの検出
LIN-USART は , LIN sync 機能のための信号を ICU に内部接続しています。ICU を用いて , この信号のパルス
幅を測定することでマスターのボーレートを算出します。本信号の内部接続は , LIN-USART4 の場合 , PFR14/
EPFR14 にて行ないます。その他のチャネルについては , IO ポートの章を参照してください。
図 31.8-1
端子 IN4
LIN-USART4
LSYN
10
11
S
ICU4
PFR[14] & EPFR[14]
FREE RUN TIMER4
端子 IN5
LIN-USART5
LSYN
IN
10
11
S
IN
ICU5
PFR[15] & EPFR[15]
PFR ビットが "1" で , EPFR ビットが "0" の場合 , ICU は対応する入力端子 IN に接続されています。
PFR ビットが "1" で , EPFR ビットが "1" の場合 , LIN-USART は ICU に接続されています。
ユーザは以下を考慮に入れる必要があります。
• ICU4 および ICU5 は 1 つのフリーランタイマ ( プリスケーラ ) を共有しています。
■ Break field 検出
モード3(LINモード)時, シリアル入力が11ビット幅以上"0" になると拡張ステータス制御レジスタ(ESCR4)
の LBD ビットは "1" となり (LIN Break field 検出 ), LIN-USART は Sync field 待ちになります。このため ,
LIN Break field 以外のところでシリアル入力が 11 ビット以上 "0" になった場合 , LIN-USART は LIN Break
field が入力されたものと認識 (LBD=1) し , Sync field 待ちになります。
この場合 , ソフトウェアリセット (SMR4: UPCL = 1) を実行してください。
648
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第 31 章 LIN-USART (FIFO)
31.8 LIN-USART 使用時の注意点
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■ AD ビットシリアル制御レジスタ (SCR4:AD)
• 本ビットは , ライト時は送信のアドレス / データ選択設定を行い , リード時は最後に受信した AD ビット
の値を返します。
送信 / 受信の AD ビット値は別のレジスタに保存されています。リードモディファイライト (RMW) 命令
使用時には , 送信の AD ビット値が読み出され , それ以外の読出しは受信した AD データが読み出されま
す。
• 送信動作時 , TDRE ビットが "0" から "1" になる時 , 送信用 AD ビットも送信データレジスタ (TDR4) の
データとともに , 送信シフトレジスタにロードされますので送信用 AD ビットは送信データレジスタ
(TDR4) への書込み前に AD ビットを設定してください。
■ 受信エラーの影響と CRE ビット
SINが新しいバイトの受信を開始する際に, CREは受信ステートマシンと次の立下りエッジをリセットします。
そのため , エラー受信後 , データストリームが非同期になるのを防ぐため , CRE ビットをすぐ (1/2 ビット期間
中 ) に "1" にしてください。あるいは , SIN がアイドル中にエラー受信して CRE を "1" にした後は , アプリケー
ションで一時データ受信を無効にしてください。
図 31.8-2 CRE ビットのタイミング
ストップビットの1/2ビット内でCREが発生
最後のデータビット
ストップビット
ストップビットの1/2ビット外でCREが発生
スタートビット
最後のデータビット
1/2ビット
SIN
ストップビット
スタートビット
1/2ビット
SIN
サンプリング点
サンプリング点
エラー
フラグ
エラー
フラグ
CRE
CRE
立下りエッジを検出：
新しいフレームを受信
受信ステートマシーンがリセット
スタートビット検出をリセット
受信が非同期となる
受信ステートマシーンがリセット
立下りエッジを検出：新しいフレームを受信
図 31.8-3 データストリームの同期
非同期の例
SIN
CRE
スタートビット中
CRE発生
リセット受信
RX読出し
次の立下りエッジを
スタートビット
として検出
1つ目のフレーム 2つ目のフレーム
1つ目の非同期
フレーム
ビット検出ミス
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2つ目の非同期
フレーム開始
ビット検出ミス
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649
第 31 章 LIN-USART (FIFO)
31.8 LIN-USART 使用時の注意点
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フレームエラーが発生し ( ストップビット：SINn = 0), 次のスタートビット (SINn = 0) がすぐに来た場合 , 立
下りエッジの検出なしに , このビットをスタートビットとして認識します。これにより , ストップビットが遅
延すると予想された場合 , 次のフレームエラーが発生することで , LIN-USART とデータストリームの同期を保
持し , バスエラー ( 図 31.8-4 参照 ) と決定します。この動作が意図的なものでなければ , フレーミングエラー発
生後 , 一時的に受信を無効にしてください。(RXE = 1 → 0 → 1) この場合 , 受信は SINn の立下りエッジが発生
するまで行われません。( 図 31.8-4 参照 )
図 31.8-4 LIN-USART 占有バス動作
受信が常に有効な場合(RXE=1)
SIN
FRE
CRE
フレーミング
エラー発生
エラークリア
立下りエッジ検出がないが
受信継続中
次のフレーミング
エラー発生
立下りエッジが
次の受信開始
エッジになる
一時的に受信が無効になる場合(RXE=1→0→1)
SIN
FRE
CRE
RXE
受信リセット
立下りエッジが
立下りエッジ発生待ち次の受信開始エッジになる
立下りエッジ検出がないが
受信継続中
新たなエラー発生なし
エラークリア
フレーミング
エラー発生
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第 32 章 I2C コントローラ
32.1 概要
MB91460M シリーズ
第 32 章
I2C コントローラ
32.1 概要
I2C インタフェースは Inter IC バスをサポートするシリアル I/O ポートであり , I2C バス上のマスタ / スレーブ
デバイスとして動作します。
■ 特長
• マスタ / スレーブ送受信機能
•
•
•
•
•
•
•
アービトレーション機能
クロック同期機能
ゼネラルコールアドレッシングサポート
転送方向検出機能
繰り返しスタートコンディション発生および検出機能
バスエラー検出機能
マスタおよびスレーブでの 7 ビットアドレッシング
• マスタおよびスレーブでの 10 ビットアドレッシング
• インタフェースに 7 ビットおよび 10 ビットのスレーブアドレスを指定可能
• スレーブアドレス受信時のアクノリッジを禁止可能 ( マスタ専用動作 )
• インタフェースに複数のスレーブアドレス (7 ビットおよび 10 ビットモード ) を指定するアドレスマスク
• 最大 400kbps の転送速度
• SDA および SCL に内蔵ノイズフィルタを使用可能
• 周辺クロックが 6 MHz を超える場合 , プリスケーラの設定に関係なく , 400kbps でデータ受信可能
• 送信時およびバスエラーイベント時 , MCU 割込みを発生可能
• ビットおよびバイトレベルのスレーブによるスローダウンをサポート
I2C インタフェースは周辺クロック (CLKP) が 6 MHz を超える場合は , プリスケーラの設定に関係なく , 400kbps
の最大のデータ転送速度で受信が可能であるため, ビットレベルでのSCLクロック引延しをサポートしません。
ただし , 割込み時に (IBCR2 レジスタで INT=1 になっている場合 ) SCL が "L" に引かれるため , バイトレベル
でのクロック引延しが実行されます。
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651
第 32 章 I2C コントローラ
32.1 概要
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■ ブロックダイヤグラム
図 32.1-1 ブロックダイヤグラム
ICCR
I2C 許可
EN
周辺クロック (CLKP)
ICCR
クロック分周器 1
2 3 4 5 ... 32
CS4
CS3
5
CS2
5
クロック選択
同期
CS1
クロックデバイダ 2 (12 分周 )
SCL デューティサイクルジェネレータ
CS0
シフトクロックジェネレータ
IBSR
BB
RSC
LRB
TRX
バスビジー
繰り返しスタート
バス監視
最終ビット
送信 / 受信
バスエラー
アドレスデータ
ADT
AL
アービトレーションロス検出回路
ICCR
NSF
IBCR
許可
BER
BEIE
割込み要求
INTE
R-bus
MCU
IRQ
INT
ノイズ
フィルタ
SCL
SDA
SCL
SDA
IBCR
SCC
MSS
ACK
GCAA
開始
開始 / 停止条件
ジェネレータ
マスタ
ACK 許可
GC-ACK 許可
ACK ジェネレータ
8
IDAR
IBSR
AAS
GCA
ISMK
ENSB
ITMK
ENTB
RAL
8
スレーブ
ゼネラルコール
7 ビットモード許可
スレーブアドレス
コンパレータ
10 ビットモード許可
受信アドレス長
7
10
10
ITBA
ITMK
7
ISBA
ISMK
10
10
7
7
652
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第 32 章 I2C コントローラ
32.2 I C インタフェースレジスタ
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2
32.2 I2C インタフェースレジスタ
このセクションでは , I2C インタフェースレジスタの機能について説明します。
■ バス制御レジスタ (IBCR0)
bit 15
アドレス：0000D0H
14
13
12
11
10
9
BER BEIE SCC MSS ACK GCAA INTE
読出し / 書込み →
初期値 →
8
INT
IBCR0
(R/W) (R/W) (W) (R/W) (R/W) (R/W) (R/W) (R/W)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
■ バスステータスレジスタ (IBSR0)
bit 7
アドレス：0000D1H
読出し / 書込み →
初期値 →
6
5
4
3
2
BB
RSC
AL
LRB
TRX
AAS
(R)
(0)
(R)
(0)
(R)
(0)
(R)
(0)
(R)
(0)
(R)
(0)
1
0
GCA ADT
(R)
(0)
IBSR0
(R)
(0)
■ 10 ビットスレーブアドレスレジスタ (ITBA0)
( 上位バイト ) bit 15
14
13
12
11
10
9
8
−
−
−
−
−
−
TA9
TA8
アドレス：0000D2H
読出し / 書込み →
初期値 →
ITBAH0
( − ) ( − ) ( − ) ( − ) ( − ) ( − ) (R/W) (R/W)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
( 下位バイト ) bit 7
アドレス：0000D3H
TA7
読出し / 書込み →
初期値 →
6
5
4
3
2
1
0
TA6
TA5
TA4
TA3
TA2
TA1
TA0
ITBAL0
(R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
■ 10 ビットスレーブアドレスマスクレジスタ (ITMK0)
( 上位バイト ) bit 15
アドレス：0000D4H
14
ENTB RAL
読出し / 書込み →
初期値 →
(R/W)
(0)
(R)
(0)
( 下位バイト ) bit 7
アドレス：0000D5H
TM7
6
読出し / 書込み →
初期値 →
TM6
13
12
11
10
9
8
−
−
−
−
TM9
TM8
ITMKH0
( − ) ( − ) ( − ) ( − ) (R/W) (R/W)
(1)
(1)
(1)
(1)
(1)
(1)
5
4
TM5 TM4
3
2
TM3
TM2
1
0
TM1 TM0
ITMKL0
(R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W)
(1)
(1)
(1)
(1)
(1)
(1)
(1)
(1)
■ 7 ビットスレーブアドレスマスクレジスタ (ISMK0)
bit 15
アドレス：0000D6H
読出し / 書込み →
初期値 →
CM71-10150-3
14
13
12
ENSB SM6 SM5 SM4
11
10
9
8
SM3 SM2 SM1 SM0
ISMK0
(R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W)
(0)
(1)
(1)
(1)
(1)
(1)
(1)
(1)
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653
第 32 章 I2C コントローラ
32.2 I2C インタフェースレジスタ
MB91460M シリーズ
■ 7 ビットスレーブアドレスレジスタ (ISBA0)
bit 7
アドレス：0000D7H
−
読出し / 書込み →
初期値 →
6
SA6
5
4
SA5 SA4
3
2
SA3
SA2
1
0
SA1 SA0
ISBA0
( − ) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
■ データレジスタ (IDAR0)
bit 7
アドレス：0000D9H
D7
読出し / 書込み →
初期値 →
6
5
4
3
2
1
0
D6
D5
D4
D3
D2
D1
D0
IDAR0
(R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
■ クロック制御レジスタ (ICCR0)
bit 15
アドレス：0000DAH
読出し / 書込み →
初期値 →
654
−
14
13
12
NSF
EN
CS4
11
10
CS3 CS2
9
8
CS1
CS0
ICCR0
( − ) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W)
(0)
(0)
(0)
(1)
(1)
(1)
(1)
(1)
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CM71-10150-3
第 32 章 I2C コントローラ
32.2 I C インタフェースレジスタ
MB91460M シリーズ
2
32.2.1 バス制御レジスタ (IBCR0)
バス制御レジスタは以下の機能を有します。
• 割込み許可フラグ
• 割込み発生フラグ
• バスエラー検出フラグ
• くり返しスタート条件発生
• マスタ / スレーブモード選択
• ゼネラルコールアクノリッジ発生許可
• データバイト発生許可
このレジスタへの書込みアクセスは , INT=1 の場合や転送が開始される場合にのみ実行する必要があります。転
送が行われている間は , このレジスタへの書込みは禁止です。ACK または GCAA ビットへの変更はバスエラー
を引き起こす可能性がありますので , BER および BEIE ビットを除く , このレジスタのすべてのビットは , イン
タフェースが許可されていない場合 (ICCR0:EN=0 になっている場合 ) はクリア状態となります。
bit 15
アドレス：0000D0H
読出し / 書込み →
初期値 →
14
13
12
11
10
9
BER BEIE SCC MSS ACK GCAA INTE
8
INT
IBCR0
(R/W) (R/W) (W) (R/W) (R/W) (R/W) (R/W) (R/W)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
[bit15] BER ( バスエラー )
このビットは , バスエラー割込みフラグです。ハードウェアによって設定され , ユーザがクリアします。
リードモディファイライトアクセスでは , 常に "1" が読み出されます。
( 書込みアクセス )
0
バスエラー割込みフラグをクリアします。
1
影響なし。
( 読出しアクセス )
0
バスエラーは検出されませんでした。
1
下記のエラー条件の 1 つが検出されました。
このビットを設定すると , ICCR0 レジスタの EN ビットがクリアされ , I2C インタフェースは一時停止状態になり
ます。そのため , データ転送が中断され , BER および BEIE ビットを除く IBSR0 および IBCR0 レジスタのすべて
のビットがクリアされます。BER ビットは , インタフェースを再度許可する前にクリアする必要があります。
このビットが "1" に設定されるのは , 以下の場合です。
• スタートまたはストップコンディションが , 許可されていない場所で検出された場合。アドレスデータ転送
時 , または bit2 ∼ bit9 ( アクノリッジビット ) の転送時。
• 読出しアクセスでの 10 ビットアドレスヘッダが , 10 ビット書込みアクセス前に受信された場合。
• インタフェースがマスタモードのときにストップコンディションが検出された場合。
現在の通信中インターフェースが有効であるならば , 始めの 2 つの検出は , 転送実行中誤ったバスエラーレポー
トを防ぐため , 最初のストップコンディションの受信後に許可されます。
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655
第 32 章 I2C コントローラ
32.2 I2C インタフェースレジスタ
MB91460M シリーズ
[bit14] BEIE ( バスエラー割込み許可 )
このビットは , バスエラー割込みを許可します。ユーザのみが変更できます。
0
バスエラー割込みは禁止されています。
1
バスエラー割込みは許可されています。
このビットを "1" に設定すると , BER ビットが "1" に設定された場合に , MCU 割込み発生を許可します。
[bit13] SCC ( スタートコンディション継続 )
このビットは , 継続スタートコンディションの発生に使用します。書込み専用で , 常に "0" を読み出します。
0
影響なし。
1
マスタ転送時に繰り返しスタートコンディションを発生します。
マスタモードでの割込み中 (MSS=1 および INT=1 になっている場合 ) にこのビットに "1" が書き込まれると ,
継続スタートコンディションが発生し , INT ビットが自動的にクリアされます。
[bit12] MSS ( マスタスレーブ選択 )
これは , マスタ / スレーブモード選択ビットです。ユーザのみが設定でき , ユーザおよびハードウェアによっ
てクリアできます。
0
スレーブモードに移行します。
1
マスタモードに移行し , スタートコンディションを発生させ , IDAR0 レジスタのアドレスデータバイトを
送信します。
マスタ送信時にアービトレーションロスイベントが発生すると , クリアされます。
マスタ割込み中 (MSS=1 および INT=1 の場合 ) に "0" を書き込むと , INT ビットは自動的にクリアされ , ストップ
コンディションが発生してデータ転送が終了します。
MSS ビットは直ちにリセットされ , ストップコンディショ
ンの発生は , IBSR0 レジスタの BB ビットのポーリングによって確認できます。
バスのアイドル時 (MSS=0 および BB=0 の場合 ) に "1" を書き込むと , スタートコンディションが発生し , IDAR0
レジスタの内容 ( アドレスデータの場合 ) が送信されます。
バスが使用中 (IBSR2:BB=1 および TRX=0, IBCR0:MSS=0 の場合 ) の場合に MSS ビットに "1" を書き込むと ,
インタフェースはバスが解放されるまで待機し , その後送信を開始します。
一時的にインタフェースが書込みアクセスでスレーブとしてアドレス指定されると ( データ受信 ), 転送が終了
してバスが再度解放された後に送信を開始します。インタフェースが一時的にスレーブとしてデータを送信し
ている場合は (IBSR0:AAS=1 および TRX=1 の場合 ), バスが再度解放されても送信を開始しません。インタ
フェースがスレーブとしてアドレス指定されたかどうか (IBSR0:AAS=1), データバイトを正常に送信したかど
うか (IBCR0:MSS=1), または次の割込みでデータバイトの送信に失敗したかどうか (IBSR0:AL=1) を確認する
ことが必要です。
656
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32.2 I C インタフェースレジスタ
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2
[bit11] ACK ( アクノリッジ )
このビットは , データバイト受信時のアクノリッジ発生許可ビットです。ユーザのみが変更できます。
0
データバイト受信時にアクノリッジは発生しません。
1
データバイト受信時にアクノリッジ発生します。
このビットは , スレーブモードでのアドレスバイト受信時には無効です。インタフェースが 7 ビットまたは 10
ビットのスレーブアドレスを検出した場合は , 対応する許可ビット (ITMK0:ENTB, または ISMK0:ENSB) が設定さ
れるとアクノリッジを返します。
このビットへの書込みは , 割込み中 (INT=1 の場合 ) またはバスのアイドル時 (IBSR0:BB=0 の場合 ) に行う必要
があり , インタフェースが許可されている場合 (ICCR0:EN=1 の場合 ) およびバスエラーがない場合
(IBCR0:BER=0 の場合 ) にのみ設定可能です。
[bit10] GCAA ( ゼネラルコールアドレスアクノリッジ )
このビットは , ゼネラルコールアドレス受信時にアクノリッジ発生を許可します。ユーザのみが変更できます。
0
ゼネラルコールアドレスバイト受信ではアクノリッジしません。
1
ゼネラルコールアドレスバイト受信でアクノリッジします。
このビットへの書込みアクセスは , 割込み中 (INT=1 の場合 ) またはバスのアイドル時 (IBSR0:BB=0 の場合 )
に実行される必要があり , このビットへの書込みアクセスは , インタフェースが許可されている場合
(ICCR0:EN=1 の場合 ) およびバスエラーがない場合 (IBCR0:BER=0 の場合 ) にのみ可能です。
[bit9] INTE ( 割込み許可 )
このビットは割込み発生を許可します。ユーザのみが変更できます。
0
割込みは禁止されています。
1
割込みは許可されています。
このビットを "1" に設定すると , INT ビットがハードウェアによって "1" に設定された場合に , 割込み発生を許
可します。
[bit8] INT ( 割込み )
このビットは転送終了割込み要求フラグです。ハードウェアによって変更され , ユーザがクリアできます。
リードモディファイライトアクセスでは , 常に "1" が読み出されます。
( 書込みアクセス )
0
転送終了割込み要求フラグをクリアします。
1
影響なし。
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第 32 章 I2C コントローラ
32.2 I2C インタフェースレジスタ
MB91460M シリーズ
( 読出しアクセス )
0
転送は終了していないか , 現在の転送とは関係ないか , またはバスがアイドル状態です。
1
次の条件で , アクノリッジビットを含めた 1 バイトデータ転送または受信の終了時に設定されます。
• デバイスがバスマスタである場合。
• デバイスがスレーブとしてアドレス指定されている場合。
• ゼネラルコールアドレスが受信された場合。
• アービトレーションロスが発生した場合。
デバイスがスレーブとしてアドレス指定されている場合は , アクノリッジビットを含めたアドレスデータ
受信の終了時に (7 ビットアドレスが受信された場合は最初のバイト後 , 10 ビットアドレスが受信された場
合は 2 番目のバイト後 ), 設定されます。
このビットが "1" の間は , SCL ラインは "L" レベル信号を保持します。このビットに "0" が書き込まれると , 設定
はクリアされ , SCL ラインが解放され , 次のバイトの転送が実行されるか , または繰り返しスタートコンディ
ションまたはストップコンディションが発生します。また , SCC ビットに "1" が書き込まれるか , または MSS
ビットをクリアすると , このビットがクリアされます。
SCC, MSS, および INT ビットの競合
SCC, MSS, および INT ビットに同時に書き込むと , 次のバイト転送 , 繰り返しスタートコンディションの発生 ,
またはストップコンディションの発生に競合が発生します。この場合の優先順位は以下のとおりです。
• 次のバイト転送およびストップコンディションの発生
INT ビットおよび MSS ビットに "0" が書き込まれた場合は , MSS ビットに優先権があり , ストップコンディ
ションが発生します。
• 次バイトの転送およびスタートコンディションの発生
INT ビットに "0" が書き込まれ , SCC ビットに "1" が書き込まれた場合は , SCC ビットに優先権があります。
繰り返しスタートコンディションが発生し , IDAR0 レジスタの内容が送信されます。
• 繰り返しスタートコンディションの発生およびストップコンディションの発生
SCC ビットに "1" が書き込まれ , MSS ビットに "0" が書き込まれた場合は , MSS ビットのクリアに優先権が
あります。ストップコンディションが発生し , インタフェースがスレーブモードに移行します。
658
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CM71-10150-3
第 32 章 I2C コントローラ
32.2 I C インタフェースレジスタ
MB91460M シリーズ
2
32.2.2 バスステータスレジスタ (IBSR0)
バスステータスレジスタ (IBSR0) には , 以下の機能があります。
•
•
•
•
•
•
•
•
バスビジー検出
継続スタートコンディション検出
アービトレーションロス検出
アクノリッジ検出
データ転送方向指示
スレーブアドレッシング検出
ジェネラルコールアドレス検出
アドレスデータ転送検出
このレジスタは読出し専用で , すべてのビットはハードウェアによって制御されます。インタフェースが許可
されていない場合は (ICCR0:EN=0 の場合 ), すべてのビットはクリアされます。
バスステータスレジスタ
bit 7
アドレス：0000D1H
読出し / 書込み →
初期値 →
6
5
4
3
2
BB
RSC
AL
LRB
TRX
AAS
(R)
(0)
(R)
(0)
(R)
(0)
(R)
(0)
(R)
(0)
(R)
(0)
1
0
GCA ADT
(R)
(0)
IBSR0
(R)
(0)
[bit7] BB ( バスビジー )
このビットは , I2C バスの状態を示しています。
0
ストップコンディションが検出されました ( バスアイドル )。
1
スタートコンディションが検出されました ( バス使用中 )。
このビットは , スタートコンディションが検出されると "1" に設定されます。ストップコンディション時にリ
セットされます。
[bit6] RSC ( 継続スタートコンディション )
このビットは , 継続スタートコンディションの検出を示します。
0
継続スタートコンディションは検出されませんでした。
1
バスは使用中です。継続スタートコンディションが検出されました。
このビットは , アドレスデータ転送終了後 (ADT=0 の場合 ), またはストップコンディションの検出時にクリア
されます。
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第 32 章 I2C コントローラ
32.2 I2C インタフェースレジスタ
MB91460M シリーズ
[bit5] AL ( アービトレーションロス )
このビットは , アービトレーションロスを示します。
0
アービトレーションロスは検出されませんでした。
1
アービトレーションロスがマスタ送信中に発生しました。
このビットは, IBCR0レジスタのINTビットに"0", またはMSSビットに"1"が書き込まれるとクリアされます。
アービトレーションロスは次の場合に発生します。
• 送信データが , 立上り SCL エッジの SDA ラインで読み出されたデータと一致しない場合。
• 継続スタートコンディションが , データバイトの最初のビットで別のマスタによって発生した場合。
• 別のスレーブが前に SCL が "L" だったため , インタフェースがスタートまたはストップコンディションを発
生できない場合。
[bit4] LRB ( 最終受信ビット )
このビットは , 受信側からのアクノリッジメッセージをトランスミッタに保存するために使用します。
0
受信側はアクノリッジしました。
1
受信側はアクノリッジしませんでした。
このビットは 9 ビット ( アクノリッジビット ) の受信時にハードウェアによって変更され , また , スタート
またはストップコンディションによってクリアされます。
[bit3] TRX ( 転送データ )
このビットは , データ転送中のデータ送信動作を示します。
0
データを送信していません。
1
データを送信しています。
以下の場合に "1" に設定されます。
• 最初のバイト転送終了時およびスレーブでの読出しアクセスまたはマスタでのデータ送信の場合。
• スタートコンディションがマスタモードで発生した場合。
以下の場合に "0" に設定されます。
• バスがアイドル状態の場合 (IBCR0:BB=0 の場合 ) 。
• アービトレーションロスが発生した場合。
• マスタ割込み中に (MSS=1 および INT=1 の場合 ), SCC ビットに "1" が書き込まれた場合。
• マスタ割込み中に (MSS=1 および INT=1 の場合 ), MSS ビットがクリアされた場合。
• インタフェースがスレーブモードにあり , 最終転送バイトがアクノリッジされなかった場合。
• インタフェースがスレーブモードにあり , データを受信している場合。
• インタフェースがマスタモードにあり , スレーブからデータを読み出している場合。
660
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第 32 章 I2C コントローラ
32.2 I C インタフェースレジスタ
MB91460M シリーズ
2
[bit2] AAS ( スレーブアドレッシング検出ビット )
このビットは , スレーブアドレッシングの検出を示します。
0
スレーブとしてアドレス指定されていません。
1
スレーブとしてアドレス指定されています。
このビットは , スタートまたはストップコンディション ( 繰り返し ) によってクリアされます。インタフェースが 7
ビットスレーブアドレスと 10 ビットスレーブアドレスの両方 , またはいずれかを検出すると , このビットが設定さ
れます。
[bit1] GCA ( ゼネラルコールアドレス )
このビットは , ゼネラルコールアドレス (00H) の検出を示します。
0
ゼネラルコールアドレスはスレーブとして受信されていません。
1
ゼネラルコールアドレスはスレーブとして受信されました。
このビットは , ( 継続 ) スタートコンディションまたはストップコンディションによりクリアされます。
[bit0] ADT ( アドレスデータ転送 )
このビットは , アドレスデータ転送の検出を示します。
0
受信データはアドレスデータではありません ( または , バスは使用中ではありません ) 。
1
受信データはアドレスデータです。
このビットは , スタートコンディションによって "1" に設定されます。書込みアクセスでの 10 ビットスレーブ
アドレスヘッダが検出されると , このビットは 2 番目のバイト後にクリアされます。それ以外の場合は , 最初の
バイト後にクリアされます。
クリアタイミングは以下のとおりです。
• マスタ割込み中に (IBCR0 の MSS=1 および INT=1 の場合 ), MSS ビットに "0" が書き込まれた時。
• マスタ割込み中に (IBCR0 の MSS=1 および INT=1 の場合 ), SCC ビットに "1" が書き込まれた時。
• INT ビットがクリアされた時。
• インタフェースがマスタまたはスレーブとして転送対象でなければ , 全ての転送バイトの最初。
CM71-10150-3
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661
第 32 章 I2C コントローラ
32.2 I2C インタフェースレジスタ
MB91460M シリーズ
32.2.3 10 ビットスレーブアドレスレジスタ (ITBA0)
このレジスタ (ITBAH0 / ITBAL0) は , 10 ビットスレーブアドレスを指定します。
このレジスタへの書込みアクセスは, インタフェースが禁止されている場合 (ICCR0:EN=0の場合) にのみ可能
です。
10 ビットスレーブアドレスレジスタ ( 上位バイト )
bit 15
14
13
アドレス：0000D2H
−
−
−
読出し / 書込み →
初期値 →
12
11
10
9
8
−
−
−
TA9
TA8
( − ) ( − ) ( − ) ( − ) ( − ) ( − ) (R/W) (R/W)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
10 ビットスレーブアドレスレジスタ ( 下位バイト )
bit 7
6
5
アドレス：0000D3H
読出し / 書込み →
初期値 →
ITBAH0
TA7
TA6
TA5
4
3
2
1
0
TA4
TA3
TA2
TA1
TA0
ITBAL0
(R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
[bit15 ∼ bit10] 未使用
これらのビットの読出し値は常に "0" です。
[bit9 ∼ bit0] TA9 ∼ TA0 (TBA - 10 ビットスレーブアドレス )
アドレスデータをスレーブモードで受信する場合 , 10 ビットアドレスが許可されていれば (ITMK0:ENTB=1 の場
合 ), ITBA0 レジスタと比較されます。アクノリッジは , 書込みアクセス *1 での 10 ビットアドレスヘッダ受信
後にマスタへ送信されます。次に , 2 番目の受信バイトが ITBA0 レジスタと比較されます。一致が検出される
と , マスタデバイスにアクノリッジ信号が送信され , AAS ビットが設定されます。
また , インタフェースは , 継続スタートコンディション後の読出しアクセス *2 での 10 ビットヘッダ受信時にアク
ノリッジします。
スレーブアドレスのすべてのビットは , ITMK0 レジスタを使用してマスクされます。受信した 10 ビットスレー
ブアドレスは ITBA0 レジスタに書き込まれ , IBSR0 レジスタの AAS ビットが "1" の場合のみ有効です。
*1: 10 ビットヘッダ ( 書込みアクセス ) は , 次の 8 ビットで構成されています。11110B, TA9, TA8, 0。
*2: 10 ビットヘッダ ( 読出しアクセス ) は , 次の 8 ビットで構成されています。11110B, TA9, TA8, 1。
662
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第 32 章 I2C コントローラ
32.2 I C インタフェースレジスタ
MB91460M シリーズ
2
32.2.4 10 ビットスレーブアドレスマスクレジスタ (ITMK0)
このレジスタには , 10 ビットスレーブアドレスマスクおよび 10 ビットスレーブアドレス許可ビットが含ま
れています。
10 ビットスレーブアドレスマスク ( 上位バイト )
bit 15
アドレス：0000D4H
読出し / 書込み →
初期値 →
14
ENTB RAL
(R/W)
(0)
(R)
(0)
10 ビットスレーブアドレスマスク ( 下位バイト )
bit 7
6
アドレス：0000D5H
読出し / 書込み →
初期値 →
TM7
TM6
13
12
11
10
9
8
−
−
−
−
TM9
TM8
ITMKH0
( − ) ( − ) ( − ) ( − ) (R/W) (R/W)
(1)
(1)
(1)
(1)
(1)
(1)
5
4
TM5 TM4
3
2
TM3
TM2
1
0
TM1 TM0
ITMKL0
(R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W)
(1)
(1)
(1)
(1)
(1)
(1)
(1)
(1)
[bit15] ENTB (10 ビットスレーブアドレス許可 )
このビットは , 10 ビットスレーブアドレス ( 受信時のアクノリッジ ) を許可します。このビットへの書込みア
クセスは , インタフェースが禁止されている場合 (ICCR0:EN=0 になっている場合 ) にのみ可能です。
0
10 ビットスレーブアドレスは禁止されています。
1
10 ビットスレーブアドレスは許可されています。
[bit14] RAL ( 受信スレーブアドレス長 )
このビットは , インタフェースが 7 ビットまたは 10 ビットのスレーブとしてアドレス指定されたかどうかを
示します。これは読出し専用です。
0
7 ビットのスレーブとしてアドレス指定されています。
1
10 ビットのスレーブとしてアドレス指定されています。
このビットは , 7 ビットおよび 10 ビットの両方のスレーブアドレスが許可されている場合に (ENTB=1 および
ENSB=1 の場合 ) インタフェースが 7 ビットまたは 10 ビットのスレーブとしてアドレス指定されたかどうか
を判断できます。この内容は , IBSR0 レジスタの AAS ビットが "1" の場合にのみ有効です。また , このビット
は , インタフェースが禁止されている場合 (ICCR0:EN=0 の場合 ) にリセットされます。
[bit13 ∼ bit10] 未使用
これらのビットの読出し値は常に "1" です。
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663
第 32 章 I2C コントローラ
32.2 I2C インタフェースレジスタ
MB91460M シリーズ
[bit9 ∼ bit0] TM9 ∼ TM0 (10 ビットスレーブアドレスマスク )
このレジスタは , インタフェースの 10 ビットスレーブアドレスをマスクするために使用されます。これらの
ビットへの書込みアクセスは , インタフェースが禁止されている場合 (ICCR0:EN=0 の場合 ) にのみ可能です。
0
スレーブアドレス比較でビットは使用されません。
1
スレーブアドレス比較でビットが使用されます。
これは , 複数の 10 ビットスレーブアドレスにインタフェースをアクノリッジするために使用できます。この
レジスタで "1" に設定されたビットのみが , 10 ビットスレーブアドレス比較で使用されます。受信スレーブア
ドレスが ITBA0 レジスタに書き込まれるので , IBSR0 レジスタの AAS ビットが "1" の場合に ITBA0 レジスタを
読み出してスレーブアドレスを特定します。
＜注意事項＞
インタフェースが許可された後にアドレスマスクが変更された場合は , スレーブアドレスも再度設定する
必要があります。これは , 以前に受信したスレーブアドレスによって書き換えられている可能性があるため
です。
32.2.5 7 ビットスレーブアドレスレジスタ (ISBA0)
このレジスタは , 7 ビットスレーブアドレスを指定します。
このレジスタへの書込みアクセスは , インタフェースが禁止されている場合 (ICCR0:EN=0 の場合 ) にのみ可能
です。
7 ビットアドレスレジスタ
bit 7
アドレス：0000D7H
読出し / 書込み →
初期値 →
−
6
SA6
5
4
SA5 SA4
3
2
SA3
SA2
1
0
SA1 SA0
ISBA0
( − ) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
[bit7] 未使用
このビットの読出し値は常に "0" です。
[bit6 ∼ bit0] SA6 ∼ SA07 (7 ビットスレーブアドレス )
アドレスデータをスレーブモードで受信する場合 , 7 ビットアドレスが許可されていれば (ISMK0:ENSB=1 の場
合 ), ISBA0 レジスタと比較されます。一致が検出されると , マスタデバイスにアクノリッジ信号が送信され ,
AAS ビットが設定されます。
スレーブアドレスのすべてのビットは , ISMK0 レジスタを使用してマスクできます。受信した 7 ビットスレー
ブアドレスは ISBA0 レジスタに書き込まれ , IBSR0 レジスタの AAS ビットが "1" の場合のみ有効です。
10ビットヘッダまたはゼネラルコールが受信された場合は, インタフェースはこのレジスタの内容を受信デー
タと比較しません。
664
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第 32 章 I2C コントローラ
32.2 I C インタフェースレジスタ
MB91460M シリーズ
2
32.2.6 7 ビットスレーブアドレスマスクレジスタ (ISMK0)
このレジスタには , 7 ビットスレーブアドレスマスクおよび 7 ビットモード許可ビットが含まれています。この
レジスタへの書込みアクセスは , インタフェースが禁止されている場合 (ICCR0:EN=0 の場合 ) にのみ可能です。
7 ビットスレーブアドレスマスクレジスタ
bit 15
アドレス：0000D6H
読出し / 書込み →
初期値 →
14
13
12
ENSB SM6 SM5 SM4
11
10
9
8
SM3 SM2 SM1 SM0
ISMK0
(R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W)
(0)
(1)
(1)
(1)
(1)
(1)
(1)
(1)
[bit15] ENSB (7 ビットスレーブアドレス許可 )
このビットは , 7 ビットスレーブアドレス ( および受信時のアクノリッジ ) を許可します。
0
7 ビットスレーブアドレスは禁止されています。
1
7 ビットスレーブアドレスは許可されています。
[bit14 ∼ bit8] SM6 ∼ SM0 (7 ビットスレーブアドレスマスク )
このレジスタは , インタフェースの 7 ビットスレーブアドレスをマスクするために使用されます。
0
スレーブアドレス比較でビットを使用しません。
1
スレーブアドレス比較でビットを使用します。
このビットは 7 ビットスレーブアドレスをマスクするために使用します。このレジスタで "1" に設定されたビッ
トのみが , 7 ビットスレーブアドレス比較で使用されます。受信スレーブアドレスが ISBA0 レジスタに書き込
まれるので , IBSR0 レジスタの AAS ビットが "1" の場合に ISBA0 レジスタを読み出してスレーブアドレスを特
定します。
＜注意事項＞
インタフェースが許可された後にアドレスマスクが変更された場合は, スレーブアドレスも再度設定する必
要があります。
これは, 以前に受信したスレーブアドレスによって書き換えられている可能性があるためです。
32.2.7 データレジスタ (IDAR0)
データレジスタ
bit 7
アドレス：0000D9H
読出し / 書込み →
初期値 →
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D7
6
5
4
3
2
1
0
D6
D5
D4
D3
D2
D1
D0
IDAR0
(R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
(0)
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665
第 32 章 I2C コントローラ
32.2 I2C インタフェースレジスタ
MB91460M シリーズ
[bit7 ∼ bit0] D7 ∼ D0 ( データビット )
データレジスタはシリアルデータの転送で使用され , MSB ファーストでデータを転送します。このレジスタは書
込み側でダブルバッファされているので , バスが使用中 (BB=1 の場合 ) の場合は , 書込みデータがシリアル転送
用のレジスタにロードされます。IBCR0 レジスタの INT ビットがクリアされているか , またはバスがアイドル
状態 (IBSR0:BB=0 の場合 ) の場合に , データバイトが内部転送レジスタにロードされます。読出しアクセスで
は内部レジスタが直接読み出されるため , このレジスタの受信データ値は IBCR2 レジスタの INT=1 の場合に
のみ有効です。
32.2.8 クロック制御レジスタ (ICCR0)
クロック制御レジスタ
bit 15
アドレス：0000DAH
読出し / 書込み →
初期値 →
−
14
13
12
NSF
EN
CS4
11
10
CS3 CS2
9
8
CS1
CS0
ICCR0
( − ) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W) (R/W)
(0)
(0)
(0)
(1)
(1)
(1)
(1)
(1)
[bit15] 未使用
このビットの読出し値は常に "0" です。
[bit14] NSF (I/O パッドノイズフィルタ許可 )
このビットは , SDA および SCL の I/O パッドに内蔵されたノイズフィルタを許可します。
ノイズフィルタはシングルスパイクを抑えます。このパルス幅は , 0ns ( 最小 ) から R バスの 1 から 1.5 サイク
ル ( 最大 ) までとなります。最大値は , I2C 信号 (SDA, SCL) および R-bus クロックの間の位相の関係に依存し
ます。
100kbpsを超えるデータ転送速度でインタフェースが転送または受信する場合は, "1"に設定する必要がありま
す。
[bit13] EN (I2C インタフェース動作許可 )
このビットは , I2C インタフェースの動作を許可します。ユーザによってのみ設定できますが , ユーザおよび
ハードウェアによってクリアできます。
0
インタフェースは禁止されています。
1
インタフェースは許可されています。
このビットを "0" に設定すると , IBSR0 および IBCR0 レジスタのすべてのビット (BER および BEIE ビットを除
く ) はクリアされ , モジュール動作が禁止され , I2C ラインが開放になります。また , バスエラーが発生すると
(IBCR0:BER=1 になっている場合 ), ハードウェアによってクリアされます。
＜注意事項＞
インタフェースが禁止されている場合は , 直ちに転送または受信を停止します。これにより , I2C バスが予
期せぬ状態になる可能性があります。
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32.2 I C インタフェースレジスタ
MB91460M シリーズ
2
[bit12 ∼ bit8] CS4 ∼ CS0 ( クロックプリスケーラ )
これらのビットはシリアルビットレートを選択します。
インタフェースが禁止されている場合 (EN=0 の場合 ), ま
たは EN ビットが同じ書込みアクセスでクリアされている場合にのみ , これらのビットは変更できます。
次の式によって決定されます。
φ
ビットレート =
n × 12 ＋ 18
ビットレート =
ノイズフィルタ禁止
n>0; φ : 周辺クロック CLKP (DIVR0 レジスタにより設定される )
φ
ノイズフィルタ許可
n>0; φ : 周辺クロック CLKP (DIVR0 レジスタにより設定される )
( ＋ 1): ノイズフィルタ動作に起因する誤差
n × 12 ＋ 19 ( ＋ 1)
＜注意事項＞
ノイズフィルタにより ( 外部信号および内部クロックの関係によって遅延が異なる ), 2 つ目の式の分母は
(12n ＋ 19) ∼ (12n ＋ 20) の間で変化します。
■ プリスケーラ設定 :
表 32.2-1 I2C プリスケーラ設定値
n
CS4
CS3
CS2
CS1
CS0
1
0
0
0
0
1
2
0
0
0
1
0
3
0
0
0
1
1
1
1
1
...
31
1
1
n=0 のプリスケーラ設定を使用しないでください。SDA/SCL のタイミングに違反します。
以下の表は , 一般的な周辺クロック設定での SCL 周波数の測定結果 , および 100kbps および 400kbps
動作での関連プリスケーラの推奨設定です。
周辺クロック
(CLKP) [MHz]
100kbps ( ノイズフィルタ禁止 )
400kbps ( ノイズフィルタ許可 )
n
ビットレート [kbps]
n
ビットレート [kbps]
32
−
−
5
387.5
24
19
97.5
4
352.5
16
12
98
2
372
8
6
89
1
266.5
測定値は , 最新の 8 サイクル分の転送分析に基づいて決定されています。これは , 全アドレスまたはデータ転
送の初回サイクルが , ほかのサイクルより長くかかるためです。具体的には , アドレス転送の場合は , 初回サ
イクルはほかのサイクルよりも 3 プリスケーラ周期分長くかかります。データ転送の場合は , 4 プリスケーラ
周期分長くかかります ( 以下の図を参照してください ) 。
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32.2 I2C インタフェースレジスタ
MB91460M シリーズ
■ SCL 波形
図 32.2-1 SCL 波形
アドレス送信
9
6
7
5
7
5
データ送信
9
7
5
7
5
7
時間単位：プリスケーラサイクル
図 32.2-1 は , アドレスおよびデータビット送信の SCL 波形を示しています。図内のタイミングはプ
リスケーラ周期です ("9" は 9 回のプリスケーラカウントを示し , 周辺クロックに基づいていま
す )。図内のタイミングは , I2C バス上のほかのデバイスが SCL タイミングに影響していない場合
にのみ有効です。
668
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第 32 章 I2C コントローラ
32.3 I2C インタフェース動作
MB91460M シリーズ
32.3 I2C インタフェース動作
I2C バスは , 2 本の双方向バスライン , シリアルデータライン (SDA) およびシリアルクロックライン (SCL) を使
用して通信を行います。I2C インタフェースにはこれらのラインに対応した 2 つのオープンドレイン I/O
端子 (SDA/SCL) があり , ワイヤードロジックのアプリケーションを許可しています。
■ スタートコンディション
バスが開放されている場合 (IBSR0:BB=0, IBCR2:MSS=0 の場合 ) は , MSS ビットへの "1" の書込みによって I2C
インタフェースがマスタモードになり , スタートコンディションが発生します。
バスのアイドル時 (MSS=0 および BB=0 の場合 ) に "1" が書き込まれると , スタートコンディションが発生し ,
IDAR0 レジスタの内容 ( アドレスデータの場合 ) が送信されます。
バスマスタモードおよび割込み状態の場合 (IBCR0:MSS=1 および INT=1 の場合 ), SCC ビットに "1" が書き込
まれると継続スタートコンディションが発生します。
バスが使用中 (IBSR0:BB=1 および TRX=0, IBCR0:MSS=0 および INT=0 の場合 ) の場合に MSS ビットに "1" が
書き込まれると , インタフェースはバスが解放されるまで待機し , その後送信を開始します。
一時的にインタフェースが書込みアクセスでスレーブとしてアドレス指定されると ( データ受信 ), 転送が終了
してバスが再度解放された後に送信を開始します。インタフェースが一時的にスレーブとしてデータを送信し
ている場合は , バスが再度解放されても送信を開始しません。インタフェースがスレーブとしてアドレス指定さ
れたかどうか (IBCR0:MSS=0 および IBSR0:AAS=1), データバイトを正常に送信したかどうか (IBCR0:MSS=1),
または次の割込みでデータバイトの送信に失敗したかどうか (IBSR0:AL=1) を確認することが必要です。
ほかの状況での MSS ビットまたは SCC ビットへの "1" の書込みは意味がありません。
■ ストップコンディション
マスタモード (IBCR0:MSS=1 および INT=1 の場合 ) で MSS ビットへ "0" が書き込まれると , ストップコンディ
ションが発生し , デバイスがスレーブモードになります。ほかの状況での MSS ビットへの "0" の書込みは意味が
ありません。
MSS ビットのクリア後 , インタフェースはストップコンディションの発生を行いますが , ストップコンディ
ションが発生する前に別のマスタが SCL で "L" になると , ストップコンディションは発生しません。
この場合 , 次バイトが転送された後に割込みが発生します。
■ スレーブアドレス検出
スレーブモードでは , スタートコンディション発生後に BB が "1" に設定され , マスタデバイスから送信された
データが IDAR0 レジスタへ受信されます。
8 ビット受信後 , ISMK0 レジスタの ENSB ビットが "1" の場合は , ISMK0 に保存されているビットマスクを
使用して , IDAR2 レジスタの内容は ISBA レジスタと比較されます。一致が生じた場合 , AAS ビットは "1" に
設定され , アクノリッジ信号がマスタへ送信されます。次に , 受信データの bit0 (IDAR0 レジスタの bit0) が反
転され , TRX ビットに保存されます。
ITMK0 レジスタの ENTB ビットが "1" で , 10 ビットアドレスヘッダ (11110B, TA1, TA0, 0B) が検出された場合は ,
インタフェースはアクノリッジ信号をマスタへ送信し , 反転された TRX レジスタの最後のデータビットを保存
します。割込みの発生はありません。次に転送バイトが (ITMK0 に保存されたビットマスクを使用して ) ITBA0 レ
ジスタの下位バイトと比較されます。一致が検出された場合 , マスタにアクノリッジ信号が送信され , AAS ビッ
トが設定されて割込みが発生します。
インタフェースがスレーブとしてアドレス指定されて , 継続スタートコンディションを検出した場合は , 10
ビットアドレスヘッダ (11110B, TA1, TA0, 1B) 受信後に AAS ビットが設定され , 割込みが発生します。
10 ビットアドレスと 7 ビットアドレスおよびそのビットマスクには個別のレジスタが存在するため , ENSB
ビット (ISMK0) および ENTB ビット (ITMK0) を設定して , 両方のアドレスにインタフェースをアクノリッジ
することが可能です。受信スレーブアドレス長 (7 ビットまたは 10 ビット ) は , ITMK0 レジスタの RAL ビット
( このビットは AAS ビットが設定されている場合のみ有効 ) を読み出して特定できます。
また , インタフェースがマスタとしてのみ使用されている場合は , 両方のビットを "0" に設定してインタフェー
スにスレーブアドレスを指定しないことも可能です。
すべてのスレーブアドレスビットは , 対応するマスクレジスタ (ITMK0 または ISMK0) を使用してマスクでき
ます。
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32.3 I2C インタフェース動作
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■ スレーブアドレスマスク
マスクレジスタ (ITMK0 / ISMK0) で "1" に設定したビットのみがアドレス比較に使用され , その他すべ
てのビットは無視されます。IBSR0 レジスタの AAS ビットが "1" の場合 , 受信スレーブアドレスは ITBA0
レジスタ (10 ビットアドレスを受信した場合は RAL=1) または ISBA0 レジスタ (7 ビットアドレスを受信した
場合は RAL=0) から読み出されます。
ビットマスクがクリアされると , 常にスレーブとしてアドレス指定されるため , インタフェースはバスモニタ
として使用できます。これは実際のバスモニタではありません。他に動作しているスレーブがない場合でも , ス
レーブアドレス受信時にアクノリッジを返します。
■ アドレッシングスレーブ
マスタモードでは , スタートコンディション発生後 , BB および TRX ビットは "1" に設定され , IDAR0 レジス
タの内容が MSB に最初に送信されます。アドレスデータが送信され , アクノリッジ信号がスレーブデバイス
から受信された後 , 送信されたデータの bit0 ( 送信後の IDAR0 レジスタの bit0) は反転され , TRX ビットに保
存されます。スレーブによるアクノリッジは , IBSR0 レジスタの LRB ビットを使用して確認できます。この
手順は繰り返しスタートコンディションにも適用されます。
10 ビットスレーブを書込みアクセスにアドレス指定するには , 2 バイトを送信する必要があります。最初のバ
イトはビットシーケンス「1 1 1 1 0 A9 A8 0」で構成される 10 ビットアドレスヘッダで , その後に 10 ビットス
レーブアドレスの下位 8 ビット (A7 ∼ A0) を含む第 2 のバイトが続きます。
上記のバイトシーケンスを送信して , 繰り返しスタートコンディション (IBCR0:SCC ビット ) が発生し , その
後に読出しアクセスでの 10 ビットアドレスヘッダ (1 1 1 1 0 A9 A8 1) が続くと , 10 ビットスレーブが読出し
用にアクセスされます。
アドレスデータバイトの概要は以下になります。
• 7 ビットスレーブ , 書込みアクセス：スタートコンディション - A6 A5 A4 A3 A2 A1 A0 0。
• 7 ビットスレーブ , 読出しアクセス：スタートコンディション - A6 A5 A4 A3 A2 A1 A0 1。
• 10 ビットスレーブ , 書込みアクセス：スタートコンディション - 1 1 1 1 0 A9 A8 0 - A7 A6 A5 A4 A3 A2 A1
A0。
• 10 ビットスレーブ , 読出しアクセス：スタートコンディション - 1 1 1 1 0 A9 A8 1 - A7 A6 A5 A4 A3 A2 A1 A0
- 継続スタート - 1 1 1 1 0 A9 A8 1。
■ アービトレーション
マスタモードでの送信時に , 別のマスタデバイスが同時にデータを送信している場合 , アービトレーションが
行われます。デバイスがデータ値 "1" を送信中で , SDA ライン上のデータに "L" レベル値がある場合は , デバ
イスはアービトレーションロスと見なされ , AL ビットは "1" に設定されます。また , スタートコンディション
がデータバイトの最初のビットで検出されたけれどもインタフェースでは発生せず , または何らかの理由でス
タートまたはストップコンディションの発生が失敗した場合も , AL ビットは "1" に設定されます。
アービトレーションロス検出は MSS および TRX ビットの両方をクリアし , デバイスを直ちにスレーブモードに
するため , スレーブアドレスが送信されている場合はアクノリッジを返します。
■ アクノリッジ
アクノリッジビットは , 受信側から送信側に対して送信されます。IBCR0 レジスタのアクノリッジビットは ,
データバイト受信時にアクノリッジを送信するかどうかを選択するために使用します。
データをスレーブモードで送信しても ( 別のマスタからの読出しアクセス ), アクノリッジがマスタから受信さ
れない場合は , TRX ビットは "0" に設定され , デバイスは受信モードに移行します。これにより , スレーブが
SCL ラインを開放するとすぐに , マスタはストップコンディションを発生することができます。
マスタモードでは , スレーブによるアクノリッジは , IBSR0 レジスタの LRB ビットを読み出すことで確認でき
ます。
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第 32 章 I2C コントローラ
32.4 プログラミングフローチャート
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32.4 プログラミングフローチャート
■ スレーブアドレッシングおよび送信データの例
図 32.4-1 レーブアドレッシングおよび送信データの例
7 ビットスレーブのアドレッシング
送信データ
開始
開始
BER ビットのクリア ( 設定時 ) ;
インタフェース許可 EN:=1;
書込みにスレーブのアドレス指定
IDAR0 := データバイト ;
INT := 0
IDAR0 := sl.address<<1+RW;
MSS := 1; INT := 0
NO
INT=1?
NO
INT=1?
YES
YES
YES
YES
BER=1?
バスエラー
BER=1?
NO
NO
AL=1?
YES
転送の
再起動
ASS
かどうか
検査
AL=1?
YES
転送の
再起動
ASS
かどうか
検査
NO
NO
ACK?
ACK?
(LRB=0?)
NO
NO
(LRB=0?)
YES
YES
データ送信準備完了
最後の
バイトは転送
されたか ?
YES
NO
スレーブのACK 実行なし
繰り返しスタートまたは
ストップコンディション
発生
繰り返しスタート
またはストップ
コンディション
発生
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第 32 章 I2C コントローラ
32.4 プログラミングフローチャート
MB91460M シリーズ
■ 受信データ例
図 32.4-2 受信データ例
開始
読出しにスレーブのアドレス指定
スレーブから読み出す最後のバイトの
場合 IBCR0 の ACK ビットをクリア
INT := 0
NO
INT=1?
YES
BER=1?
YES バスエラー
IF の再許可
NO
最後の
NO バイトは転送
されたか ?
YES
転送終了
繰り返しスタート
またはストップ
コンディション発生
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第 32 章 I2C コントローラ
32.4 プログラミングフローチャート
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■ 割込みハンドラ例
図 32.4-3 割込みハンドラ例
開始
INT=1?
ほかの
モジュール
からの
割込み
受信
NO
YES
BER=1?
バスエラー
IF の再許可
YES
GCA=1? YES
NO
NO
YES
転送失敗
再試行します
スレーブとして
ゼネラルコール
AAS=1? YES
AL=1?
AL=1?
NO
YES
ADT=1?
NO
次の INT で新規
データ転送開始
必要に応じて ACK
ビット変更
NO
TRX=1?
TRX=1?
アービトレー
ションロスト
転送再起動
NO
LRB=1?
YES
YES
スレーブの
ACK 実行
なし
ストップ
または
繰り返し
スタート発生
YES
YES
NO
NO
IDAR0 レジスタから
の受信バイトを読み
出し , 必要に応じて
ACK ビットを変更
次の転送バイトを
IDAR0 レジスタに
送信
IDAR0 レジスタから
の受信バイトを読み
出し , 必要に応じて
ACK ビットを変更
次の転送バイト
をレジスタに
送信または
MSS をクリア
INT ビットのクリア
ISR の終了
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第 32 章 I2C コントローラ
32.4 プログラミングフローチャート
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第 33 章 CAN コントローラ
33.1 概要
MB91460M シリーズ
第 33 章
CAN コントローラ
CAN コントローラの機能と動作について示します。
33.1 概要
CAN は , シリアル通信用の標準プロトコルである CAN プロトコル ver2.0A/B に準拠しており , 自動車や FA な
どの工業分野に広く使用されています。
■ CAN の特長
CAN には以下の特長があります。
• CAN プロトコル ver2.0A/B をサポート
• 1Mbps までのビットレートをサポート
• メッセージオブジェクトごとの識別マスク
• プログラマブル FIFO モードをサポート
• マスク可能な割込み
• 自己テスト動作用プログラマブルループバックモードをサポート
• インタフェースレジスタを使用してメッセージバッファへのリード / ライト
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第 33 章 CAN コントローラ
33.2 CAN のブロックダイヤグラム
MB91460M シリーズ
33.2 CAN のブロックダイヤグラム
図 33.2-1 に , CAN のブロックダイヤグラムを示します。
■ CAN のブロックダイヤグラム
図 33.2-1 CAN のブロックダイヤグラム
CAN_TX CAN_RX
CANコントローラ
メッセージ RAM
メッセージハンドラ
C_CAN
レジスタ群
Interrupt
DataOUT
DataIN
Address[7:0]
Control
Reset
Clock
CPUインタフェース
● CAN コントローラ
CAN プロトコルと送受信メッセージ転送のためのシリアル / パラレル変換用のシリアルレジスタを制御し
ます。
● メッセージ RAM
メッセージオブジェクトを格納します。
● レジスタ群
CAN で使用されるすべてのレジスタです。
● メッセージハンドラ
メッセージ RAM と CAN コントローラを制御します。
● CPU インタフェース
MB90460M シリーズ内部バスのインタフェースを制御します。
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第 33 章 CAN コントローラ
33.3 CAN のレジスタ
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33.3 CAN のレジスタ
CAN には , 以下のレジスタがあります。
• CAN 制御レジスタ (CTRLR)
• CAN ステータスレジスタ (STATR)
• CAN エラーカウンタ (ERRCNT)
• CAN ビットタイミングレジスタ (BTR)
• CAN 割込みレジスタ (INTR)
• CAN テストレジスタ (TESTR)
• CAN プリスケーラ拡張レジスタ (BRPER)
• IFx コマンド要求レジスタ (IFxCREQ)
• IFx コマンドマスクレジスタ (IFxCMSK)
• IFx マスクレジスタ 1, 2(IFxMSK1, IFxMSK2)
• IFx アービトレーション 1, 2(IFxARB1, IFxARB2)
• IFx メッセージ制御レジスタ (IFxMCTR)
• IFx データレジスタ A1, A2, B1, B2(IFxDTA1, IFxDTA2, IFxDTB1, IFxDTB2)
• CAN 送信要求レジスタ 1, 2(TREQR1, TREQR2)
• CAN New Data レジスタ 1, 2(NEWDT1, NEWDT2)
• CAN 割込みペンディングレジスタ 1, 2(INTPND1, INTPND2)
• CAN メッセージ有効レジスタ 1, 2(MSGVAL1, MSGVAL2)
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677
第 33 章 CAN コントローラ
33.3 CAN のレジスタ
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■ 全体コントロールレジスタ一覧
表 33.3-1 全体制御レジスタ一覧
アドレス
Base-addr + 00H
初期値
レジスタ
+0
+1
初期値
CAN ステータスレジスタ
bit15 ∼ bit8
bit7 ∼ bit0
CTRLR
bit15 ∼ bit8
bit7 ∼ bit0
STATR
00000000B
00000000B
00000001B
bit15 ∼ bit8
bit7 ∼ bit0
RP, REC[6:0]
TEC[7:0]
00000000B
00000000B
CAN 割込みレジスタ
Base-addr + 08H
初期値
+3
CAN 制御レジスタ
CAN エラーカウンタ
Base-addr + 04H
+2
bit15 ∼ bit8
bit7 ∼ bit0
Int-Id15 ∼
Int-Id8
Int-Id7 ∼
Int-Id0
00000000B
00000000B
初期値
678
bit15 ∼ bit8
bit7 ∼ bit0
BRPER
00000000B
00000000B
00000000B
CAN ビットタイミングレジスタ
bit15 ∼ bit8
TSeg2[2:0],
TSeg1[3:0]
bit7 ∼ bit0
SJW[1:0],
BRP[5:0]
00100011B
00000001B
CAN テストレジスタ
bit15 ∼ bit8
bit7 ∼ bit0
TESTR
00000000B
CAN プリスケーラ拡張レジスタ
Base-addr + 0CH
備考
r0000000B
予約
bit15 ∼ bit8
bit7 ∼ bit0
予約
00000000B
予約
00000000B
FUJITSU MICROELECTRONICS LIMITED
エラーカウンタは読
出し専用です。
ビットタイミングレ
ジスタは , CCE に
より書込み可能とな
ります。
割込みレジスタは読
出し専用です。
テストレジスタは
TSET により使用で
きます。
TESTR の "r" は
CAN_RX 端子の値
を意味します。
プリスケーラ拡張レ
ジスタは CCE によ
り書込み可能となり
ます。
CM71-10150-3
第 33 章 CAN コントローラ
33.3 CAN のレジスタ
MB91460M シリーズ
■ メッセージインタフェースレジスタ一覧
表 33.3-2 メッセージインタフェースレジスタ一覧 (1 / 2)
アドレス
レジスタ
+0
+1
IF1 コマンド要求レジスタ
Base-addr + 10H
bit15 ∼ bit8
BUSY
初期値
00000000B
bit7 ∼ bit0
Mess.No.5 ∼
Mess.No.0
00000001B
IF1 マスクレジスタ 2
Base-addr + 14H
初期値
bit15 ∼ bit8
bit7 ∼ bit0
MXtd. MDir,
Msk28 ∼ MXtd. Msk23 ∼ Msk16
MDir, Msk24
11111111B
11111111B
+2
+3
コメント
IF1 コマンドマスクレジスタ
bit15 ∼ bit8
bit7 ∼ bit0
IF1CMSK
00000000B
00000000B
IF1 マスクレジスタ 1
bit15 ∼ bit8
bit7 ∼ bit0
Msk15 ∼ Msk8
Msk7 ∼ Msk0
11111111B
11111111B
IF1 アービトレーションレジスタ 2 IF1 アービトレーションレジスタ 1
bit15 ∼ bit8
Base-addr + 18H MsgVal, Xtd, Dir,
ID28 ∼ MsgVal,
Xtd, Dir, ID24
00000000B
初期値
bit7 ∼ bit0
bit15 ∼ bit8
bit7 ∼ bit0
ID23 ∼ ID16
ID15 ∼ ID8
ID7 ∼ ID0
00000000B
00000000B
00000000B
IF1 メッセージ制御レジスタ
Base-addr + 1CH
初期値
bit15 ∼ bit8
bit7 ∼ bit0
IF1MCTR
00000000B
00000000B
IF1 データレジスタ A1
Base-addr + 20H
初期値
bit7 ∼ bit0
Data[0]
00000000B
bit15 ∼ bit8
Data[1]
00000000B
IF1 データレジスタ B1
Base-addr + 24H
初期値
bit7 ∼ bit0
Data[4]
00000000B
bit15 ∼ bit8
Data[5]
00000000B
IF1 データレジスタ A2
Base-addr + 30H
初期値
bit15 ∼ bit8
Data[3]
00000000B
bit7 ∼ bit0
Data[2]
00000000B
IF1 データレジスタ B2
Base-addr + 34H
初期値
CM71-10150-3
bit15 ∼ bit8
Data[7]
00000000B
bit7 ∼ bit0
Data[6]
00000000B
予約
bit15 ∼ bit8
予約
00000000B
bit7 ∼ bit0
予約
00000000B
IF1 データレジスタ A2
bit7 ∼ bit0
Data[2]
00000000B
bit15 ∼ bit8
Data[3]
00000000B
IF1 データレジスタ B2
bit7 ∼ bit0
Data[6]
00000000B
bit15 ∼ bit8
Data[7]
00000000B
IF1 データレジスタ A1
bit15 ∼ bit8
Data[1]
00000000B
bit7 ∼ bit0
Data[0]
00000000B
IF1 データレジスタ B1
bit15 ∼ bit8
Data[5]
00000000B
bit7 ∼ bit0
Data[4]
00000000B
FUJITSU MICROELECTRONICS LIMITED
ビッグ
エンディアン
バイト
ビッグ
エンディアン
バイト
リトル
エンディアン
バイト
リトル
エンディアン
バイト
679
第 33 章 CAN コントローラ
33.3 CAN のレジスタ
MB91460M シリーズ
表 33.3-2 メッセージインタフェースレジスタ一覧 (2 / 2)
アドレス
レジスタ
+0
+1
IF2 コマンド要求レジスタ
Base-addr + 40H
bit15 ∼ bit8
BUSY
初期値
00000000B
bit7 ∼ bit0
Mess.No.5 ∼
Mess.No.0
00000001B
IF2 マスクレジスタ 2
Base-addr + 44H
初期値
bit15 ∼ bit8
bit7 ∼ bit0
MXtd. MDir,
Msk28 ∼ MXtd. Msk23 ∼ Msk16
MDir, Msk24
11111111B
11111111B
+2
+3
コメント
IF2 コマンドマスクレジスタ
bit15 ∼ bit8
bit7 ∼ bit0
IF2CMSK
00000000B
00000000B
IF2 マスクレジスタ 1
bit15 ∼ bit8
bit7 ∼ bit0
Msk15 ∼ Msk8
Msk7 ∼ Msk0
11111111B
11111111B
IF2 アービトレーションレジスタ 2 IF2 アービトレーションレジスタ 1
Base-addr + 48H
初期値
bit15 ∼ bit8
bit7 ∼ bit0
IF2MCTR
00000000B
00000000B
bit15 ∼ bit8
予約
00000000B
IF2 メッセージ制御レジスタ
Base-addr + 4CH
初期値
bit15 ∼ bit8
bit7 ∼ bit0
IF2MCTR
00000000B
00000000B
IF2 データレジスタ A1
Base-addr + 50H
初期値
bit7 ∼ bit0
Data[0]
00000000B
bit15 ∼ bit8
Data[1]
00000000B
IF2 データレジスタ B1
Base-addr + 54H
初期値
bit7 ∼ bit0
Data[4]
00000000B
bit15 ∼ bit8
Data[5]
00000000B
IF2 データレジスタ A2
Base-addr + 60H
初期値
bit15 ∼ bit8
Data[3]
00000000B
bit7 ∼ bit0
Data[2]
00000000B
IF2 データレジスタ B2
Base-addr + 64H
初期値
680
bit15 ∼ bit8
Data[7]
00000000B
bit7 ∼ bit0
Data[6]
00000000B
bit7 ∼ bit0
予約
00000000B
予約
bit15 ∼ bit8
予約
00000000B
bit7 ∼ bit0
予約
00000000B
IF2 データレジスタ B2
bit7 ∼ bit0
Data[2]
00000000B
bit15 ∼ bit8
Data[3]
00000000B
IF2 データレジスタ B2
bit7 ∼ bit0
Data[6]
00000000B
bit15 ∼ bit8
Data[7]
00000000B
IF2 データレジスタ A1
bit15 ∼ bit8
Data[1]
00000000B
bit7 ∼ bit0
Data[0]
00000000B
IF2 データレジスタ B1
bit15 ∼ bit8
Data[5]
00000000B
FUJITSU MICROELECTRONICS LIMITED
bit7 ∼ bit0
Data[4]
00000000B
ビッグ
エンディアン
バイト
ビッグ
エンディアン
バイト
リトル
エンディアン
バイト
リトル
エンディアン
バイト
CM71-10150-3
第 33 章 CAN コントローラ
33.3 CAN のレジスタ
MB91460M シリーズ
■ メッセージハンドラレジスタ一覧
表 33.3-3 メッセージハンドラレジスタ一覧
アドレス
レジスタ
+0
+1
+2
CAN 送信要求レジスタ 2
Base-addr + 80H
初期値
Base-addr + 84H
初期値
Base-addr + 94H
bit15 ∼ bit8
bit7 ∼ bit0
bit15 ∼ bit8
bit7 ∼ bit0
TxRqst32 ∼
TxRqst25
TxRqst24 ∼
TxRqst17
TxRqst16 ∼
TxRqst9
TxRqst8 ∼
TxRqst1
00000000B
00000000B
00000000B
00000000B
初期値
Base-addr + A4H
CAN データ更新レジスタ 1
bit15 ∼ bit8
bit7 ∼ bit0
bit15 ∼ bit8
bit7 ∼ bit0
NewDat32 ∼
NewData25
NewDat24 ∼
NewData17
NewData16 ∼
NewData9
NewData8 ∼
NewData1
00000000B
00000000B
00000000B
00000000B
Base-addr + B4H
データ更新レジスタ
はリードオンリで
す。
予約 ( メッセージバッファ数が 33 以上の場合に使用 )
CAN 割込みペンディングレジスタ
1
bit15 ∼ bit8
bit7 ∼ bit0
bit15 ∼ bit8
bit7 ∼ bit0
IntPnd32 ∼
IntPnd25
IntPnd24 ∼
IntPnd17
IntPnd16 ∼
IntPnd9
IntPnd8 ∼
IntPnd1
00000000B
00000000B
00000000B
00000000B
割込みペンディング
レジスタはリードオ
ンリです。
予約 ( メッセージバッファ数が 33 以上の場合に使用 )
CAN メッセージ有効レジスタ 2
Base-addr +B0H
送信要求レジスタは
リードオンリです。
予約 ( メッセージバッファ数が 33 以上の場合に使用 )
CAN 割込みペンディングレジスタ
2
Base-addr + A0H
コメント
CAN 送信要求レジスタ 1
CAN データ更新レジスタ 2
Base-addr + 90H
+3
CAN メッセージ有効レジスタ 1
bit15 ∼ bit8
bit7 ∼ bit0
bit15 ∼ bit8
bit7 ∼ bit0
MsgVal32 ∼
MsgVal25
MsgVal24 ∼
MsgVal17
MsgVal16 ∼
MsgVal9
MsgVal8 ∼
MsgVal1
00000000B
00000000B
00000000B
00000000B
メッセージ有効レジ
スタはリードオンリ
です。
予約 ( メッセージバッファ数が 33 以上の場合に使用 )
■ クロックプリスケーラレジスタ
表 33.3-4 クロックプリスケーラレジスタ
アドレス
0004C0H
初期値
CM71-10150-3
レジスタ
+0
+1
+2
+3
CANPRE
CANCKD
−
−
bit3 ∼ bit0
CANPRE[3:0]
bit5 ∼ bit0
CANCKD[5:0]
−
−
−
−
00000000B
00000000B
−
−
FUJITSU MICROELECTRONICS LIMITED
コメント
CAN プリスケーラ
681
第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
MB91460M シリーズ
33.4 CAN レジスタ機能
CAN レジスタには , 256 バイト (64 ワード ) のアドレス空間が割り当てられています。メッセージ RAM への
CPU のアクセスは , メッセージインタフェースレジスタを介して行います。
本節では CAN レジスタを掲載し , それぞれのレジスタの詳細機能を記載します。
■ CAN のレジスタ
• 全体コントロールレジスタ
- CAN 制御レジスタ (CTRLR)
- CAN ステータスレジスタ (STATR)
- CAN エラーカウンタ (ERRCNT)
- CAN ビットタイミングレジスタ (BTR)
- CAN 割込みレジスタ (INTR)
- CAN テストレジスタ (TESTR)
- CAN プリスケーラ拡張レジスタ (BRPER)
• メッセージインタフェースレジスタ
- IFx コマンド要求レジスタ (IFxCREQ)
- IFx コマンドマスクレジスタ (IFxCMSK)
- IFx マスクレジスタ 1, 2(IFxMSK1, IFxMSK2)
- IFx アービトレーションレジスタ 1, 2(IFxARB1, IFxARB2)
- IFx メッセージ制御レジスタ (IFxMCTR)
- IFx データレジスタ A1, A2, B1, B2
(IFxDTA1, IFxDTA2, IFxDTB1, IFxDTB2)
• メッセージハンドラレジスタ
- CAN 送信要求レジスタ 1, 2(TREQR1, TREQR2)
- CAN データ更新レジスタ 1, 2(NEWDT1, NEWDT2)
- CAN 割込みペンディングレジスタ 1, 2(INTPND1, INTPND2)
- CAN メッセージ有効レジスタ 1, 2(MSGVAL1, MSGVAL2)
682
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
MB91460M シリーズ
33.4.1 全体コントロールレジスタ
全体コントロールレジスタは , CAN プロトコル制御および動作モードを制御し , ステータス情報を提供しま
す。
■ 全体コントロールレジスタ
• CAN 制御レジスタ (CTRLR)
• CAN ステータスレジスタ (STATR)
• CAN エラーカウンタ (ERRCNT)
• CAN ビットタイミングレジスタ (BTR)
• CAN 割込みレジスタ (INTR)
• CAN テストレジスタ (TESTR)
• CAN プリスケーラ拡張レジスタ (BRPER)
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683
第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
MB91460M シリーズ
33.4.1.1 CAN 制御レジスタ (CTRLR)
CAN 制御レジスタ (CTRLR) は , CAN コントローラの動作モードを制御します。
■ レジスタ構成
図 33.4-1 CAN 制御レジスタ (CTRLR)
CTRLR 上位バイト
アドレス
Base+00H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
初期値
res
R
res
R
res
R
res
R
res
R
res
R
res
R
res
R
00000000B
CTRLR 下位バイト
アドレス
Base+01H
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
初期値
Test
R/W
CCE
R/W
DAR
R/W
res
R
EIE
R/W
SIE
R/W
IE
R/W
Init
R/W
00000001B
R/W: リード / ライト可能
R: リードオンリ
■ レジスタ機能
[bit15 ∼ bit8] res：予約ビット
これらのビットからは , "00000000B" が読み出されます。
書込みの場合には , "00000000B" を設定してください。
[bit7] Test：テストモード許可ビット
Test
機能
0
通常動作 [ 初期値 ]
1
テストモード
＜注意事項＞
Test ビットに "1" を設定する場合 , INIT ビットが "1" の時に設定してください。
[bit6] CCE：ビットタイミングレジスタ書込み許可ビット
684
CCE
機能
0
CAN ビットタイミングレジスタおよび CAN プリスケーラ拡張レジスタへの書込みを禁止しま
す。[ 初期値 ]
1
CAN ビットタイミングレジスタおよび CAN プリスケーラ拡張レジスタへの書込みを許可しま
す。Init ビットが "1" のときに有効です。
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第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
MB91460M シリーズ
[bit5] DAR：自動再送禁止ビット
DAR
機能
0
調停負けまたはエラー検出時のメッセージの自動再送を許可します。[ 初期値 ]
1
自動再送を禁止します。
CAN 仕様 (ISO11898, 6.3.3 リカバリ処理参照 ) より , CAN コントローラは調停負けあるいは転送中のエラー
検出によりフレームの自動再送を行います。自動再送する場合は , DAR ビットに "0" を設定します。CAN を
Time Triggered CAN (TTCAN, ISO11898-1 を参照 ) 環境で動作させるためには , DAR ビットに "1" を設定する
必要があります。
＜注意事項＞
• DAR ビットに "1" を設定したモードでは , メッセージオブジェクト ( メッセージオブジェクトについては
「33.4.3 メッセージオブジェクト」を参照してください ) の TxRqst ビットと NewDat ビットの動作が異
なります。
- フレーム送信を開始したとき , メッセージオブジェクトの TxRqst が "0" にリセットされますが ,
NewDat ビットはセットされたままです。
- フレーム送信が正常終了すると NewDat は "0" にリセットされます。
送信が調停負けもしくはエラーを検出すると , NewDat はセットされたままです。送信を再開するために
は , CPU により TxRqst に "1" を設定する必要があります。
• フレーム送出中 (TxRqst = 1) に CAN 制御レジスタ (CTRLR) の DAR ビットを "0" から "1" に変更すると
送出中のフレームがもう一度送出されますので DAR ビットを変更する場合 , INIT ビットが "1" の時に変
更してください。
• CAN が DAR ビットに "1" が設定され , ホストが同時にいくつかのメッセージの送信を要求したときに , 2
つのメッセージだけが送信されます。送信要求されていた他のメッセージバッファの TxRqst ビットはリ
セットされますが , 送信は開始されません。NewDat, IntPnd は変化しないままになります。送信された 2
つのメッセージに関しては , TxRqst と NewDat ビットはリセットされます。そして , TxIE が許可になっ
ていると , IntPnd は設定させます。
[bit4] res：予約ビット
このビットからは , "0" が読み出されます。
書込みの場合には , "0" を設定してください。
[bit3] EIE：エラー割込みコード許可ビット
EIE
機能
0
CAN ステータスレジスタの BOff または EWarn ビットの変化により , CAN 割込みレジスタへの
割込みコードの設定を禁止します。[ 初期値 ]
1
CAN ステータスレジスタの BOff または EWarn ビットの変化により , CAN 割込みレジスタへの
ステータス割込みコードの設定を許可します。
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685
第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
MB91460M シリーズ
[bit2] SIE：ステータス割込みコード許可ビット
SIE
機能
0
CAN ステータスレジスタの TxOk, RxOk または LEC ビットの変化により , CAN 割込みレジス
タへの割込みコードの設定を禁止します。[ 初期値 ]
1
CAN ステータスレジスタの TxOk, RxOk または LEC ビットの変化により , CAN 割込みレジス
タへのステータス割込みコードの設定を許可します。
CPU からの書込みによって発生した TxOk, RxOk, LEC ビットの変化は CAN 割込みレジスタ
には設定されません。
[bit1] IE：割込み許可ビット
IE
機能
0
割込みの発生を禁止します。[ 初期値 ]
1
割込みの発生を許可します。
[bit0] Init：初期化ビット
Init
機能
0
CAN コントローラ動作可能
1
初期化 [ 初期値 ]
• バスオフリカバリシーケンス (CAN 仕様 Rev. 2.0 を参照 ) を , Init ビットの設定 / 解除によって短縮すること
はできません。デバイスがバスオフになると , CAN コントローラ自身が Init ビットを "1" にセットし , すべ
てのバス動作を停止させます。バスオフ状態から Init ビットを "0" にクリアすると , バスアイドルが連続的に
129 回 (11 ビットのレセッシブを 1 回とする ) 発生するまでバス動作を停止状態にします。バスオフリカバ
リシーケンス実行後 , エラーカウンタはリセットされます。
• バスオフリカバリシーケンス中に INIT ビットに "1" を設定し , 再度 INIT ビットに "0" を設定した場合 , バス
オフリカバリシーケンスを最初から実施します（11 ビットのレセッシブを 1 回として 129 回再度実施）。
• CAN ビットタイミングレジスタへの書込みは , Init および CCE ビットに "1" を設定してから行ってください。
• 送受信途中で INIT ビットに "1" を設定した場合 , 即送受信を中止します。
• 低消費電力モード ( 停止モード , クロックモード ) を使用する場合は , 低消費電力モードへ遷移する前に Init
ビットに "1" を書き込んで CAN コントローラの初期化を行ってください。
• CANプリスケーラレジスタにより, CANインタフェースに供給するクロックの分周比を変更する場合は, Init
ビットに "1" を設定後に CAN プリスケーラレジスタの変更を行ってください。
686
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第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
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33.4.1.2 CAN ステータスレジスタ (STATR)
CAN ステータスレジスタ (STATR) は , CAN ステータスおよび CAN バス状態を表示します。
■ レジスタ構成
図 33.4-2 CAN ステータスレジスタ (STATR)
STATR 上位バイト
アドレス
Base+02H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
初期値
res
R
res
R
res
R
res
R
res
R
res
R
res
R
res
R
00000000B
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
R/W
LEC
R/W
STATR 下位バイト
アドレス
Base+03H
BOff EWarn EPass RxOk TxOk
R
R
R
R/W R/W
初期値
00000000B
R/W
R/W: リード / ライト可能
R: リードオンリ
■ レジスタ機能
[bit15 ∼ bit8] res：予約ビット
これらのビットからは , "0" が読み出されます。
書込みの場合には , "0" を設定してください。
[bit7] BOff：バスオフビット
BOff
機能
0
CAN コントローラはバスオフ状態ではない ( バスアクティブ ) [ 初期値 ]
1
CAN コントローラはバスオフ状態
[bit6] EWarn：ウォーニングビット
EWarn
機能
0
送信 , 受信カウンタはいずれも 96 未満 [ 初期値 ]
1
送信または受信カウンタが 96 以上
[bit5] EPass: エラーパッシブビット
EPass
機能
0
送信 , 受信カウンタはいずれも 128 未満 ( エラーアクティブ状態 ) [ 初期値 ]
1
受信カウンタは RP ビット =1, 送信カウンタが 128 以上 ( エラーパッシブ状態 )
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第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
MB91460M シリーズ
[bit4] RxOk：メッセージ正常受信ビット
RxOk
機能
0
メッセージ受信は異常 , またはバスアイドル状態 [ 初期値 ]
1
メッセージ受信は正常
[bit3] TxOk：メッセージ正常送信ビット
TxOk
機能
0
メッセージ送信は異常 , またはバスアイドル状態 [ 初期値 ]
1
メッセージ送信は正常
＜注意事項＞
RxOk および TxOk ビットは , CPU によってのみリセットされます。
[bit2 ∼ bit0] LEC：ラストエラーコードビット
LEC
状態
機能
0
正常
正常に送信または受信されたことを示します。[ 初期値 ]
1
Stuff エラー
メッセージ内において 6 ビット以上連続してドミナントまたはレセッシブを検出し
たことを示します。
2
Form エラー
受信フレームの固定フォーマット部が誤って受信されたことを示します。
3
Ack エラー
送信メッセージに対し , 他のノードからアクノリッジされなかったことを示します。
4
Bit1 エラー
調停フィールドを除くメッセージの送信データにおいて , レセッシブを送信したに
もかかわらずドミナントを検出したことを示します。
5
Bit0 エラー
メッセージの送信データにおいて , ドミナントを送信したにもかかわらずレセッシ
ブを検出したことを示します。
バスリカバリ中には , 11 ビットのレセッシブを検出するごとにセットされます。こ
のビットを読み出すことによりバスリカバリシーケンスを監視できます。
6
CRC エラー
受信したメッセージの CRC データと計算した CRC の結果が一致しなかったことを
示します。
7
未検出
CPU によって LEC ビットに "7" の書込みを行ってから , LEC ビットの読出し値が
"7" の場合は , その期間には送受信が行われなかったことを示します ( バスアイドル
状態 ) 。
LEC ビットは CAN バス上で発生した最後のエラーを示すコードを保持します。メッセージがエラーなしで
転送 ( 受信 / 送信 ) 完了すると "0H" に設定されます。未検出コード "7H" は , コード更新をチェックするた
めに CPU によって設定してください。
- ステータス割込みコード ("8000H") は , EIE ビットが "1" のときに BOff または EWarn ビットが変化した
場合 , あるいは SIE ビットが "1" のときに RxOk, TxOk, LEC ビットのいずれかが変化した場合 , CAN 割
込みレジスタに設定されます。
688
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第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
MB91460M シリーズ
- RxOk, TxOk ビットは CPU の書込みによって更新されますので , CAN コントローラによってセットされ
た RxOk, TxOk ビットは保持されません。RxOk, TxOk ビットを使用する場合には , RxOk または TxOk
ビットが "1" にセットされてから (45 × BT) 時間以内にクリアしてください。BT は 1 ビットタイムを示
します。
- SIE ビットが "1" のとき , LEC ビットの変化による割込みが発生した場合には , CAN ステータスレジス
タには書き込まないでください。
- EPass ビットの変化 , あるいは RxOk, TxOk, LEC ビットへの CPU 書込み動作では発生しません。
- BOff ビットが "1" になった場合 , EPass ビット , EWarn ビットは "1" の状態になっています。
また , EPass ビットが "1" になった場合 , EWarn ビットは "1" の状態になっています。
- このレジスタを読み出すことにより , CAN 割込みレジスタのステータス割込み (8000H) はクリアされま
す。
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689
第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
MB91460M シリーズ
33.4.1.3 CAN エラーカウンタ (ERRCNT)
CAN エラーカウンタ (ERRCNT) は , 受信エラーパッシブ表示および受信エラーカウンタ , 送信エラーカウンタ
を示します。
■ レジスタ構成
図 33.4-3 CAN エラーカウンタ (ERRCNT)
ERRCNT 上位バイト
アドレス
Base+04H
bit15
RP
R
bit14
bit13
R
R
bit6
bit5
bit12
bit11
bit10
bit9
bit8
初期値
00000000B
REC6 ∼ REC0
R
R
R
R
R
bit1
bit0
ERRCNT 下位バイト
アドレス
bit7
Base+05H
R
R
R
bit4
bit3
TEC7 ∼ TEC0
R
R
bit2
初期値
00000000B
R
R
R
R: リードオンリ
■ レジスタ機能
[bit15] RP：受信エラーパッシブ表示
RP
機能
0
受信エラーカウンタは CAN 仕様でのエラーパッシブ状態ではない [ 初期値 ]
1
受信エラーカウンタは CAN 仕様でのエラーパッシブ状態
[bit14 ∼ bit8] REC6 ∼ REC0：受信エラーカウンタ
受信エラーカウンタ値です。受信エラーカウンタ値の範囲は 0 ∼ 127 です。
受信エラーカウンタが 128 以上になる場合 , RP ビットに "1" を設定し , 受信エラーカウンタは更新されま
せん。
例）REC6 ∼ REC0 = 127, 受信エラーで +8 される場合 , その結果は , RP = 1, REC6 ∼ REC0 = 127
REC6 ∼ REC0 = 126, 受信エラーで +8 される場合 , その結果は , RP = 1, REC6 ∼ REC0 = 126
REC6 ∼ REC0 = 119, 受信エラーで +8 される場合 , その結果は , RP = 0, REC6 ∼ REC0 = 127
[bit7 ∼ bit0] TEC7 ∼ TEC0：送信エラーカウンタ
送信エラーカウンタ値です。送信エラーカウンタ値の範囲は 0 ∼ 255 です。
送信エラーカウンタが 256 以上になる場合 , CAN 制御レジスタの Init ビットに "1" を設定し , 送信エラーカ
ウンタは更新されません。
例）TEC7 ∼ TEC0 = 255, 受信エラーで +8 される場合 , その結果は , Init = 1, TEC7 ∼ TEC0 = 255
TEC7 ∼ TEC0 = 254, 受信エラーで +8 される場合 , その結果は , Init = 1, TEC7 ∼ TEC0 = 254
TEC7 ∼ TEC0 = 247, 受信エラーで +8 される場合 , その結果は , Init = 0, TEC7 ∼ TEC0 = 255
690
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第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
MB91460M シリーズ
33.4.1.4 CAN ビットタイミングレジスタ (BTR)
CAN ビットタイミングレジスタ (BTR) は , プリスケーラおよびビットタイミングを設定します。
■ レジスタ構成
図 33.4-4 CAN ビットタイミングレジスタ (BTR)
BTR 上位バイト
アドレス
Base+06H
bit15
bit14
bit13
res
R
R
TSeg2
R
bit12
bit11
R
R
bit7
bit6
bit5
bit4
bit3
bit10
bit9
TSeg1
R
R
bit8
初期値
00100011B
R
BTR 下位バイト
アドレス
Base+07H
SJW
R
bit2
bit1
bit0
BRP
R
R
R
R
初期値
00000001B
R
R
R
R: リードオンリ
CAN ビットタイミングレジスタおよび CAN プリスケーラ拡張レジスタの設定は , CAN 制御レジスタの CCE
ビットと Init ビットが "1" にセットされているときに行ってください。
■ レジスタ機能
[bit15] res：予約ビット
このビットからは , "0" が読み出されます。
書込みの場合には , "0" を設定してください。
[bit14 ∼ bit12] TSeg2：タイムセグメント 2 設定ビット
有効設定値は 0 ∼ 7 です。TSeg2+1 の値がタイムセグメント 2 になります。
タイムセグメント 2 は , CAN 仕様のフェーズバッファセグメント (PHASE_SEG2) に相当します。
[bit11 ∼ bit8] TSeg1：タイムセグメント 1 設定ビット
有効設定値は 1 ∼ 15 です。"0" の設定は禁止です。TSeg1+1 の値がタイムセグメント 1 になります。
タイムセグメント 1 は , CAN 仕様のプロパゲーションセグメント (PROP_SEG) ＋フェーズバッファセグメ
ント 1(PHASE_SEG1) に相当します。
[bit7, bit6] SJW：再同期化ジャンプ幅設定ビット
有効設定値は 0 ∼ 3 です。SJW+1 の値が再同期ジャンプ幅となります。
[bit5 ∼ bit0] BRP：ボーレートプリスケーラ設定ビット
有効設定値は 0 ∼ 63 です。BRP+1 の値がボーレートプリスケーラになります。
システムクロック (fsys) を分周して , CAN コントローラの基本単位時間 (tq) を決定します。
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第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
MB91460M シリーズ
33.4.1.5 CAN 割込みレジスタ (INTR)
CAN 割込みレジスタ (INTR) は , メッセージ割込みコードおよびステータス割込みコードを表示します。
■ レジスタ構成
図 33.4-5 CAN 割込みレジスタ (INTR)
INTR 上位バイト
アドレス
bit15
bit14
bit13
Base+08H
R
R
R
bit7
bit6
bit5
bit12
bit11
IntId15 ∼ IntId8
R
R
bit10
bit9
bit8
初期値
00000000B
R
R
R
bit2
bit1
bit0
INTR 下位バイト
アドレス
Base+09H
R
R
R
bit4
bit3
IntId7 ∼ IntId0
R
R
初期値
00000000B
R
R
R
R: リードオンリ
■ レジスタ機能
• 32 メッセージバッファ CAN 用
IntId
機能
0000H
割込みなし
0001H ∼ 0020H
メッセージ割込みコード
0021H ∼ 7FFFH
未使用
8000H
ステータス割込みコード
8001H ∼ FFFFH
未使用
• 64 メッセージバッファ CAN 用
IntId
機能
0000H
割込みなし
0001H ∼ 0040H
メッセージ割込みコード
0041H ∼ 7FFFH
未使用
8000H
ステータス割込みコード
8001H ∼ FFFFH
未使用
複数の割込みコードがペンディング中である場合 , CAN 割込みレジスタは優先度の高い割込みコードを示
します。割込みコードがCAN割込みレジスタにセットされている場合においても, 優先度の高い割込みコー
ドが発生すると , CAN 割込みレジスタは優先度の高い割込みコードに更新されます。
優先度の高い割込みコードは , ステータス割込みコード ("8000H"), メッセージ割込み ("0001H", "0002H",
"0003H", ……, "0020H") の順になります。
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第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
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IntId ビットが "0000H" 以外のときに , CAN 制御レジスタの IE ビットが "1" にセットされると , CPU への割
込み信号がアクティブになります。IntId の値が "0000H" になる ( 割込み要因がリセットされる ) もしくは
CAN 制御レジスタの IE ビットが "0" にリセットされると , 割込み信号はインアクティブになります。
対象となるメッセージオブジェクト ( メッセージオブジェクトについては「33.4.3 メッセージオブジェク
ト」を参照 ) の IntPnd ビットを "0" にクリアすると , メッセージ割込みコードはクリアされます。
ステータス割込みコードは CAN ステータスレジスタを読み出すとクリアされます。
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第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
MB91460M シリーズ
33.4.1.6 CAN テストレジスタ (TESTR)
CAN テストレジスタ (TESTR) レジスタは , テストモードの設定および RX 端子のモニタを行います。動作に
ついては , 「33.5.7 テストモード」を参照してください。
■ レジスタ構成
図 33.4-6 CAN テストレジスタ (TESTR)
TESTR 上位バイト
アドレス
Base+0AH
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
初期値
res
R
res
R
res
R
res
R
res
R
res
R
res
R
res
R
00000000B
bit4
bit3
bit2
bit1
bit0
初期値
res
R
res
R
r0000000B
TESTR 下位バイト
アドレス
Base+0BH
bit7
bit6
bit5
Rx
R
Tx1
R/W
Tx0
R/W
LBack Silent Basic
R/W R/W R/W
R/W: リード / ライト可能
R: リードオンリ
bit7 の Rx の初期値 (r) は , CAN バス上のレベルが表示されます。
CAN テストレジスタ (TESTR) への書込みは , CAN 制御レジスタ (CTRLR) の Test ビットを "1" にセットした
後に行ってください。テストモードが有効となるのは , CAN 制御レジスタの Test ビットが "1" のときです。テ
ストモードの途中で CAN 制御レジスタの Test ビットを "0" にするとテストモードから通常モードになります。
■ レジスタ機能
[bit15 ∼ bit8] res：予約ビット
これらのビットからは , "00000000B" が読み出されます。
書込みの場合には , "00000000B" を設定してください。
[bit7] Rx：Rx 端子モニタビット
Rx
機能
0
CAN バスはドミナントであることを示します。
1
CAN バスはレセッシブであることを示します。
[bit6, bit5] Tx1, Tx0：TX 端子コントロールビット
Tx1 ∼ Tx0
694
機能
00B
通常動作 [ 初期値 ]
01B
サンプリングポイントが Tx 端子に出力されます。
10B
TX 端子にドミナントを出力します。
11B
TX 端子にレセッシブを出力します。
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33.4 CAN レジスタ機能
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Tx ビットを "00B" 以外に設定した場合は , メッセージを送信することはできません。
[bit4] LBack：ループバックモード
LBack
機能
0
ループバックモードを禁止します。[ 初期値 ]
1
ループバックモードを許可します。
[bit3] Silent：サイレントモード
Silent
機能
0
サイレントモードを禁止します。[ 初期値 ]
1
サイレントモードを許可します。
[bit2] Basic：ベーシックモード
Basic
機能
0
ベーシックモードを禁止します。[ 初期値 ]
1
ベーシックモードを許可します。
IF1 レジスタは送信メッセージとして , IF2 レジスタは受信メッセージとして使用されます。
[bit1, bit0] res：予約ビット
これらのビットからは , "00B" が読み出されます。
書込みの場合には , "00B" を設定してください。
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第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
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33.4.1.7 CAN プリスケーラ拡張レジスタ (BRPER)
CAN プリスケーラ拡張レジスタ (BRPER) は , CAN ビットタイミングで設定したプリスケーラと組み合せるこ
とにより , CAN コントローラで使用するプリスケーラを拡張します。
■ レジスタ構成
図 33.4-7 CAN プリスケーラ拡張レジスタ (BRPER)
BRPER 上位バイト
アドレス
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
初期値
res
R
res
R
res
R
res
R
res
R
res
R
res
R
res
R
00000000B
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
res
R
res
R/W
res
R/W
res
R/W
R/W
BRPE
R/W
R
Base+0CH
BRPER 下位バイト
アドレス
Base+0DH
初期値
00000000B
R
R/W: リード / ライト可能
R: リードオンリ
■ レジスタ機能
[bit15 ∼ bit4] res：予約ビット
これらのビットからは , "00000000 0000B" が読み出されます。
書込みの場合には , "00000000 0000B" を設定してください。
[bit3 ∼ bit0] BRPE：ボーレートプリスケーラ拡張ビット
CAN ビットタイミングレジスタの BRP と BRPE を組み合せることにより , 1023 までボーレートプリスケー
ラを拡張できます。
{BRPE(MSB:4 ビット ), BRP(LSB:6 ビット )} ＋ 1 の値が CAN コントローラのプリスケール値となります。
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33.4 CAN レジスタ機能
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33.4.2 メッセージインタフェースレジスタ
CPU からメッセージ RAM へのアクセスを制御するための 2 組のメッセージインタフェースレジスタがありま
す。
メッセージ RAM への CPU アクセスを制御するために使用される 2 組のメッセージインタフェースレジスタ
があります。この 2 組のレジスタは , 転送された ( する ) データ ( メッセージオブジェクト ) をバッファするこ
とで , メッセージ RAM への CPU アクセスと CAN コントローラからのアクセスの競合を回避します。メッセー
ジオブジェクト ( メッセージオブジェクトについては ,「33.4.3 メッセージオブジェクト」を参照 ) は , メッセー
ジインタフェースレジスタとメッセージ RAM 間を一度に転送します。
テストベーシックモードを除き , 2 組のメッセージインタフェースレジスタの機能は同一で , 独立して動作可
能です。例えば , IF1 のメッセージインタフェースレジスタをメッセージ RAM への書込み動作中に , IF2 のメッ
セージインタフェースレジスタをメッセージ RAM からの読出しに使用することも可能です。表 33.4-1 に 2 組
のメッセージインタフェースレジスタを示します。
メッセージインタフェースレジスタは , コマンドレジスタ ( コマンド要求 , コマンドマスクレジスタ ) と , この
コマンドレジスタによって制御されるメッセージバッファレジスタ ( マスク , アービトレーション , メッセー
ジ制御 , データレジスタ ) から構成されます。コマンドマスクレジスタは , データ転送の方向とメッセージオ
ブジェクトのどの部分が転送されるのかを示します。コマンド要求レジスタは , メッセージ番号の選択と , コマ
ンドマスクレジスタに設定された動作を行います。
表 33.4-1 IF1, IF2 メッセージインタフェースレジスタ
アドレス
IF1 レジスタセット
アドレス
IF2 レジスタセット
Base + 10H
IF1 コマンド要求
Base + 40H
IF2 コマンド要求
Base + 12H
IF1 コマンドマスク
Base + 42H
IF2 コマンドマスク
Base + 14H
IF1 マスク 2
Base + 44H
IF2 マスク 2
Base + 16H
IF1 マスク 1
Base + 46H
IF2 マスク 1
Base + 18H
IF1 アービトレーション 2
Base + 48H
IF2 アービトレーション 2
Base + 1AH
IF1 アービトレーション 1
Base + 4AH
IF2 アービトレーション 1
Base + 1CH
IF1 メッセージ制御
Base + 4CH
IF2 メッセージ制御
Base + 20H
IF1 データ A1
Base + 50H
IF2 データ A1
Base + 22H
IF1 データ A2
Base + 52H
IF2 データ A2
Base + 24H
IF1 データ B1
Base + 54H
IF2 データ B1
Base + 26H
IF1 データ B2
Base + 56H
IF2 データ B2
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第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
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33.4.2.1 IFx コマンド要求レジスタ (IFxCREQ)
IFx コマンド要求レジスタ (IFxCREQ) は , メッセージ RAM のメッセージ番号の選択とメッセージ RAM とメッ
セージバッファレジスタ間の転送を行います。また , テストのベーシックモードでは , IF1 を送信制御用に IF2
を受信制御用として使用します。
■ レジスタ構成
図 33.4-8 IFx コマンド要求レジスタ (IFxCREQ)
IFxCREQ 上位バイト
アドレス
Base+10H
Base+40H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
初期値
BUSY
R/W
res
R
res
R
res
R
res
R
res
R
res
R
res
R
00000000B
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
res
R/W
res
R/W
res
R/W
R/W
Message Number
R/W R/W R/W
IFxCREQ 下位バイト
アドレス
Base+11H
Base+41H
初期値
00000000B
R/W
R/W: リード / ライト可能
R: リードオンリ
■ レジスタ機能
IFx コマンド要求レジスタへメッセージ番号を書き込むと , すぐにメッセージ RAM とメッセージバッファレジ
スタ ( マスク , アービトレーション , メッセージ制御 , データレジスタ ) とのメッセージ転送が開始されます。
この書込み動作で , BUSY ビットが "1" にセットされて転送処理中であることを示します。その転送が終了す
ると , BUSY ビットが "0" にリセットされます。
BUSY ビットが "1" のときに , CPU からメッセージインタフェースレジスタへアクセスが発生すると , BUSY
ビットが "0" になるまで ( コマンド要求レジスタ書込み後 , クロックで 3 ∼ 6 サイクル期間 ) , CPU をウェイト
させます。
テストベーシックモードでは , BUSY ビットの使用方法が異なります。IF1 コマンド要求レジスタは , 送信メッ
セージとして使用され , BUSY ビットに "1" をセットすることによりメッセージ送信開始を指示します。メッ
セージ転送が正常に終了すると , BUSY ビットは "0" にリセットされます。また , BUSY ビットを "0" にリセッ
トすることにより , いつでもメッセージ転送を中断させることが可能です。
IF2 コマンド要求レジスタは , 受信メッセージとして使用され , BUSY ビットを "1" にセットすることにより ,
受信したメッセージを IF2 メッセージインタフェースレジスタに格納します。
[bit15] BUSY：ビジーフラグビット
• テストベーシックモード以外
698
BUSY
機能
0
メッセージインタフェースレジスタとメッセージ RAM 間でデータ転送処理を行っていないこ
とを示します。[ 初期値 ]
1
メッセージインタフェースレジスタとメッセージ RAM 間でデータ転送処理中であることを示
します。
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33.4 CAN レジスタ機能
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• テストベーシックモード
- IF1 コマンド要求レジスタ
BUSY
機能
0
メッセージ送信を禁止します。
1
メッセージ送信を許可します。
- IF2 コマンド要求レジスタ
BUSY
機能
0
メッセージ受信を禁止します。
1
メッセージ受信を許可します。
BUSY ビットは , 読出しおよび書込みが可能です。テストのベーシックモード時以外は , このビットに何を書
いても動作に影響しません ( ベーシックモードについては , 「33.5.7 テストモード」を参照 )。
[bit14 ∼ bit5] res：予約ビット
これらのビットからは , "0000000000B" が読み出されます。
書込みの場合には "0000000000B" を設定してください。
[bit4 ∼ bit0] Message Number：メッセージ番号 (32 メッセージバッファ CAN 用 )
Message Number
00H
機能
設定禁止です。
設定した場合 , "20H" として解釈され , "20H" が読み出されます。
01H ∼ 20H
処理を行うメッセージ番号を設定します。
21H ∼ 3FH
設定禁止です。
設定した場合 , "01H" ∼ "1FH" として解釈され , 解釈された値が読み出されます。
[bit4 ∼ bit0] Message Number：メッセージ番号 (64 メッセージバッファ CAN 用 )
Message Number
00H
機能
設定禁止です。
設定した場合 , "20H" として解釈され , "20H" が読み出されます。
01H ∼ 40H
処理を行うメッセージ番号を設定します。
41H ∼ FFH
設定禁止です。
設定した場合 , "01H" ∼ "7FH" として解釈され , 解釈された値が読み出されます。
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33.4 CAN レジスタ機能
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33.4.2.2 IFx コマンドマスクレジスタ (IFxCMSK)
IFx コマンドマスクレジスタ (IFxCMSK) は , メッセージインタフェースレジスタとメッセージ RAM 間の転送
方向を制御し , どのデータを更新するかを設定します。また , テストベーシックモードでは本レジスタは無効
となります。
■ レジスタ構成
図 33.4-9 IFx コマンドマスクレジスタ (IFxCMSK)
IFxCMSK 上位バイト
アドレス
Base+12H
Base+42H
bit15
bit14
bit13
bit12
bit11
bit10
bit9
bit8
初期値
res
R
res
R
res
R
res
R
res
R
res
R
res
R
res
R
00000000B
bit6
bit5
bit4
bit3
IFxCMSK 下位バイト
アドレス
Base+13H
Base+43H
bit7
WR/RD Mask
R/W
R/W
Arb
R/W
Control CIP
R/W
bit2
bit1
bit0
TxRqst/
Data A Data B
NewDat
R/W
R/W
R/W
初期値
00000000B
R/W
R/W: リード / ライト可能
R: リードオンリ
テストベーシックモードではこのレジスタの設定は無効となります。
■ レジスタ機能
[bit15 ∼ bit8] res：予約ビット
これらのビットからは , "00000000B" が読み出されます。
書込みの場合には "00000000B" を設定してください。
[bit7] WR/RD：ライト / リード制御ビット
WR/RD
機能
0
メッセージ RAM からデータを読み出すことを示します。メッセージ RAM からの読出しは IFx
コマンド要求レジスタへの書込みによって実行されます。メッセージ RAM から読み出すデータ
は , Mask, Arb, Control, CIP, TxRqst/NewDat, Data A, Data B ビットの設定に依存します。
[ 初期値 ]
1
メッセージ RAM へデータを書き込むことを示します。メッセージ RAM への書込みは IFx コマ
ンド要求レジスタへの書込みによって実行されます。メッセージ RAM への書込みデータは ,
Mask, Arb, Control, CIP, TxRqst/NewDat, Data A, Data B ビットの設定に依存します。
リセット後 , メッセージ RAM のデータは不定です。メッセージ RAM のデータが不定状態でメッセージ RAM
のデータを読み出すことは禁止です。
IFx コマンドマスクレジスタの bit6 ∼ bit0 は , 転送方向 (WR/RD ビット ) の設定により異なる意味があります。
700
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● 転送方向がライトの場合 (WR/RD=1)
[bit6] Mask：マスクデータ更新ビット
Mask
機能
0
メッセージオブジェクトのマスクデータ (ID マスク + MDir + MXtd) を更新しない [ 初期値 ]
1
メッセージオブジェクトのマスクデータ (ID マスク + MDir + MXtd) を更新する
[bit5] Arb：アービトレーションデータ更新ビット
Arb
機能
0
メッセージオブジェクトのアービトレーションデータ (ID + Dir + Xtd + MsgVal) を更新しない
[ 初期値 ]
1
メッセージオブジェクトのアービトレーションデータ (ID + Dir + Xtd + MsgVal) を更新する
[bit4] Control：制御データ更新ビット
Control
機能
0
メッセージオブジェクトの制御データ (IFx メッセージ制御レジスタ ) を更新しない [ 初期値 ]
1
メッセージオブジェクトの制御データ (IFx メッセージ制御レジスタ ) を更新する
[bit3] CIP：割込みクリアビット
本ビットに "0" または "1" を設定しても CAN コントローラへの動作に影響を与えません。
[bit2] TxRqst/NewDat：メッセージ送信要求ビット
TxRqst/NewDat
機能
0
メッセージオブジェクトおよび CAN 送信要求レジスタの TxRqst ビットに "0" を設定
[ 初期値 ]
1
メッセージオブジェクトおよび CAN 送信要求レジスタの TxRqst ビットに "1" を設定
( 送信要求 )
IFx コマンドマスクレジスタの TxRqst/NewDat ビットが "1" に設定されると , IFx メッセージ制御レジスタの
TxRqst ビットの設定は無効となります。
[bit1] Data A：データ 0 ∼ 3 更新ビット
Data A
機能
0
メッセージオブジェクトのデータ 0 ∼ 3 を更新しない [ 初期値 ]
1
メッセージオブジェクトのデータ 0 ∼ 3 を更新する
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33.4 CAN レジスタ機能
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[bit0] Data B：データ 4 ∼ 7 更新ビット
Data B
機能
0
メッセージオブジェクトのデータ 4 ∼ 7 を更新しない [ 初期値 ]
1
メッセージオブジェクトのデータ 4 ∼ 7 を更新する
「33.4.3 メッセージオブジェクト」を参照してください。
● 転送方向がリードの場合 (WR/RD=0)
メッセージオブジェクトへの読出しアクセスにより , IntPnd および NewDat ビットは "0" にリセットするこ
とが可能です。ただし , IFx メッセージ制御レジスタの IntPnd および NewDat ビットには , 読出しアクセス
によりリセットされる前の IntPnd, NewDat ビットが格納されます。
テストのベーシックモードでは無効となります。
[bit6] Mask：マスクデータ更新ビット
Mask
機能
0
メッセージオブジェクトから IFx マスクレジスタ 1, 2 へデータ
(ID マスク + MDir + MXtd ) を転送しない [ 初期値 ]
1
メッセージオブジェクトから IFx マスクレジスタ 1, 2 へデータ
(ID マスク + MDir + MXtd ) を転送する
[bit5] Arb：アービトレーションデータ更新ビット
Arb
機能
0
メッセージオブジェクトから IFx アービトレーション 1, 2 へデータ (ID+ Dir + Xtd + MsgVal)
を転送しない [ 初期値 ]
1
メッセージオブジェクトから IFx アービトレーション 1, 2 へデータ (ID+ Dir + Xtd + MsgVal)
を転送する
[bit4] Control：制御データ更新ビット
Control
702
機能
0
メッセージオブジェクトから IFx メッセージ制御レジスタへデータを転送しない [ 初期値 ]
1
メッセージオブジェクトから IFx メッセージ制御レジスタへデータを転送する
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第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
MB91460M シリーズ
[bit3] CIP：割込みクリアビット
CIP
機能
0
メッセージオブジェクトおよび CAN 割込みペンディングレジスタの IntPnd ビットを保持 [ 初
期値 ]
1
メッセージオブジェクトおよび CAN 割込みペンディングレジスタの IntPnd ビットを "0" にク
リア
[bit2] TxRqst/NewDat：データ更新ビット
TxRqst/NewDat
機能
0
メッセージオブジェクトおよび CAN データ更新レジスタの NewDat ビットを保持
[ 初期値 ]
1
メッセージオブジェクトおよび CAN データ更新レジスタの NewDat ビットを "0" に
クリア
[bit1] Data A：データ 0 ∼ 3 更新ビット
Data A
機能
0
メッセージオブジェクトおよび CAN データレジスタ A1, A2 のデータを保持 [ 初期値 ]
1
メッセージオブジェクトおよび CAN データレジスタ A1, A2 のデータを更新
[bit0] Data B：データ 4 ∼ 7 更新ビット
Data B
機能
0
メッセージオブジェクトおよび CAN データレジスタ B1, B2 のデータを保持 [ 初期値 ]
1
メッセージオブジェクトおよび CAN データレジスタ B1, B2 のデータを更新
「33.4.3 メッセージオブジェクト」を参照してください。
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703
第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
MB91460M シリーズ
33.4.2.3 IFx マスクレジスタ 1, 2 (IFxMSK1, IFxMSK2)
IFx マスクレジスタ (IFxMSK1, IFxMSK2) は , メッセージ RAM のメッセージオブジェクトマスクデータをライ
ト / リードするために用いられます。また , テストベーシックモードでは , 設定されているマスクデータは無
効となります。
各ビットの機能については , 「33.4.3 メッセージオブジェクト」を参照してください。
■ レジスタ構成
図 33.4-10 IFx マスクレジスタ 1, 2 (IFxMSK1, IFxMSK2)
IFxMSK2 上位バイト
アドレス
Base+14H
Base+44H
bit15
bit14
bit13
bit12
bit11
MXtd
R/W
MDir
R/W
res
R
bit10
bit9
bit8
R/W
Msk28 ∼ Msk24
R/W R/W R/W
R/W
bit6
bit5
bit4
bit3
bit0
R/W
Msk23 ∼ Msk16
R/W R/W R/W R/W
R/W
R/W
bit14
bit13
bit9
bit8
R/W
Msk15 ∼ Msk8
R/W R/W R/W R/W
R/W
R/W
bit6
bit5
bit1
bit0
R/W
Msk7 ∼ Msk0
R/W R/W R/W R/W
初期値
11111111B
IFxMSK2 下位バイト
アドレス
Base+15H
Base+45H
bit7
R/W
bit2
bit1
初期値
11111111B
IFxMSK1 上位バイト
アドレス
Base+16H
Base+46H
bit15
R/W
bit12
bit11
bit10
初期値
11111111B
IFxMSK1 下位バイト
アドレス
Base+17H
Base+47H
bit7
R/W
bit4
bit3
bit2
初期値
11111111B
R/W
R/W
R/W: リード / ライト可能
R: リードオンリ
IFx マスクレジスタのビット説明については , 「33.4.3 メッセージオブジェクト」を参照してください。
レジスタの予約ビット (IFx マスクレジスタ 2 の bit13) からは "1" が読み出されます。書込み時は , "1" を書き
込んでください。
704
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33.4 CAN レジスタ機能
MB91460M シリーズ
33.4.2.4 IFx アービトレーションレジスタ 1, 2 (IFxARB1, IFxARB2)
IFx アービトレーションレジスタ (IFxARB1, IFxARB2) レジスタは , メッセージ RAM のメッセージオブジェク
トアービトレーションデータをライト / リードするために用いられます。また , テストベーシックモードでは
無効となります。
各ビットの機能については , 「33.4.3 メッセージオブジェクト」を参照してください。
■ レジスタ構成
図 33.4-11 IFx アービトレーションレジスタ 1, 2 (IFxARB1, IFxARB2)
IFxARB2 上位バイト
アドレス
Base+18H
Base+48H
bit14
bit13
MsgVal Xtd
R/W R/W
bit15
Dir
R/W
bit12
bit11
bit10
bit9
bit8
R/W
ID28 ∼ ID24
R/W R/W R/W
R/W
bit4
bit3
bit0
初期値
00000000B
IFxARB2 下位バイト
アドレス
Base+19H
Base+49H
bit7
R/W
bit6
bit5
bit2
bit1
初期値
00000000B
R/W
R/W
ID23 ∼ ID16
R/W R/W
bit14
bit13
bit12
R/W
R/W
ID15 ∼ ID8
R/W R/W
R/W
R/W
R/W
bit6
bit5
bit4
bit2
bit1
bit0
R/W
ID7 ∼ ID0
R/W R/W
R/W
R/W
R/W
bit10
bit9
bit8
IFxARB1 上位バイト
アドレス
Base+1AH
Base+4AH
bit15
R/W
bit11
初期値
00000000B
IFxARB1 下位バイト
アドレス
Base+1BH
Base+4BH
bit7
R/W
R/W
bit3
初期値
00000000B
R/W
R/W
R/W
R/W: リード / ライト可能
IFx アービトレーションレジスタのビット説明については , 「33.4.3 メッセージオブジェクト」を参照してく
ださい。
送信途中でメッセージオブジェクトの MsgVal ビットを "0" にクリアした場合 , 送信が完了した時点で CAN ス
テータスレジスタの TxOk ビットは "1" になりますが , メッセージオブジェクトおよび CAN 送信要求レジスタ
の TxRqst ビットは "0" にクリアされません。メッセージインタフェースレジスタによって TxRqst ビットを "0"
にクリアしてください。
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33.4 CAN レジスタ機能
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33.4.2.5 IFx メッセージ制御レジスタ (IFxMCTR)
IFx メッセージ制御レジスタ (IFxMCTR) は , メッセージ RAM のメッセージオブジェクト制御データをリード
/ ライトするために用いられます。また , テストベーシックモードでは , IF1 メッセージ制御レジスタは無効と
なります。
IF2 メッセージ制御レジスタの NewDat と MsgLst は通常の動作を行い , DLC ビットは受信したメッ
セージの DLC を表示します。その他の制御ビットは無効 ("0") として動作します。
各ビットの機能については , 「33.4.3 メッセージオブジェクト」を参照してください。
■ レジスタ構成
図 33.4-12 IFx メッセージ制御レジスタ (IFxMCTR)
IFxMCTR 上位バイト
アドレス
Base+1CH
Base+4CH
bit15
bit14
bit13
bit12
bit11
NewDa
MsgLst IntPnd UMask TxIE
t
R/W R/W R/W R/W R/W
bit10
bit9
bit8
RxIE RmtEn TxRqst
R/W
R/W
R/W
bit2
bit1
bit0
初期値
00000000B
IFxMCTR 下位バイト
アドレス
Base+1DH
Base+4DH
bit7
bit6
bit5
bit4
bit3
EoB
R/W
res
R
res
R
res
R
DLC3 ∼ DLC0
R/W R/W R/W R/W
初期値
00000000B
R/W: リード / ライト可能
R: リードオンリ
IFxメッセージ制御レジスタのビット説明については,「33.4.3 メッセージオブジェクト」を参照してください。
TxRqst, NewDat および IntPnd ビットは , IFx コマンドマスクレジスタの WR/RD ビットの設定によって以下の
ような動作になります。
● 転送方向がライトの場合 (IFx コマンドマスクレジスタ：WR/RD=1)
IFx コマンドマスクレジスタの TxRqst/NewDat が "0" に設定されている場合のみ , 本レジスタの TxRqst ビッ
トが有効となります。
● 転送方向がリードの場合 (IFx コマンドマスクレジスタ：WR/RD=0)
IFx コマンドマスクレジスタの CIP ビットを "1" に設定し , IFx コマンド要求レジスタへの書込みによりメッ
セージオブジェクトおよび CAN 割込みペンディングレジスタの IntPnd ビットをリセットした場合 , 本レジ
スタにはリセットされる前の IntPnd ビットが格納されます。
IFx コマンドマスクレジスタの TxRqst/NewDat ビットを "1" に設定し , IFx コマンド要求レジスタへの書込
みによりメッセージオブジェクトおよび CAN データ更新レジスタの NewDat ビットをリセットした場合 ,
本レジスタにはリセットする前の NewDat ビットが格納されます。
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33.4 CAN レジスタ機能
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33.4.2.6 IFx データレジスタ A1, A2, B1, B2 (IFxDTA1, IFxDTA2, IFxDTB1, IFxDTB2)
IFx データレジスタ (IFxDTA1, IFxDTA2, IFxDTAB1, IFXDTB2) は , メッセージ RAM のメッセージオブジェク
ト送受信データをリード / ライトするために用いられます。データフレームの送受信にのみ使用され , リモー
トフレームの送受信には使用されません。
■ レジスタ構成
addr+0
addr+1
addr+2
addr+3
IFx メッセージデータ A1 ( アドレス 20H, 50H)
Data(0)
Data(1)
−
−
IFx メッセージデータ A2 ( アドレス 22H, 52H)
−
−
Data(2)
Data(3)
IFx メッセージデータ B1 ( アドレス 24H, 54H)
Data(4)
Data(5)
−
−
IFx メッセージデータ B2 ( アドレス 26H, 56H)
−
−
Data(6)
Data(7)
IFx メッセージデータ A2 ( アドレス 30H, 60H)
Data(3)
Data(2)
−
−
IFx メッセージデータ A1 ( アドレス 32H, 62H)
−
−
Data(1)
Data(0)
IFx メッセージデータ B2 ( アドレス 34H, 64H)
Data(7)
Data(6)
−
−
IFx メッセージデータ B1 ( アドレス 36H, 66H)
−
−
Data(5)
Data(4)
図 33.4-13 IFx データレジスタ A1, A2, B1, B2 (IFxDTA1, IFxDTA2, IFxDTB1, IFxDTB2)
IFxDTA1, IFxDTA2 IFxDTB1, IFxDTB2
bit15
bit7
R/W
bit14
bit6
R/W
bit13
bit5
bit12
bit4
bit11
bit3
R/W
Data
R/W R/W
bit10
bit2
bit9
bit1
bit8
bit0
初期値
00000000B
R/W
R/W
R/W
R/W: リード / ライト可能
■ レジスタ機能
● 送信メッセージデータの設定
設定したデータは , MSB (bit7, bit15) より開始して Data(0), Data(1), ... , Data(7) の順で送信されます。
● 受信メッセージデータ
受信メッセージデータは , MSB (bit7, bit15) より開始して Data(0), Data(1), ... , Data(7) の順で格納されま
す。
受信メッセージデータが 8 バイトより少ない場合は , データレジスタの残りのバイトは不定です。
メッセージオブジェクトへの転送は , Data A もしくは Data B の 4 バイト単位で行われますので , 4 バイト
のある一部のデータだけを更新することはできません。
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33.4 CAN レジスタ機能
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33.4.3 メッセージオブジェクト
メッセージ RAM には , 32 のメッセージオブジェクトがあります。メッセージ RAM への CPU アクセスと CAN
コントローラからのアクセスの競合を回避するために, CPUはメッセージオブジェクトへの直接アクセスはで
きません。これらのアクセスは , IFx メッセージインタフェースレジスタ経由で行います。
メッセージオブジェクトの構成と機能を説明します。
■ メッセージオブジェクトの構成
表 33.4-2 メッセージオブジェクトの構成
UMask
Msk28 ∼
Msk0
MsgVal
ID28 ∼ ID0
MXtd MDir
Xtd
Dir
EoB
DLC3 ∼
DLC0
New Dat
MsgLst RxIE
TxIE IntPnd RmtEn TxRqst
Data0 Data1 Data2 Data3 Data4 Data5
Data6
Data7
＜注意事項＞
メッセージオブジェクトは , CAN 制御レジスタの Init ビット , ハードウェアリセットでは初期化されませ
ん。ハードウェアリセットの場合 , ハードウェアリセット解除後 , CPU によってメッセージ RAM を初期化
するかメッセージ RAM の MsgVal を "0" にしてください。
■ メッセージオブジェクトの機能
ID28 ∼ ID0, Xtd, Dir ビットは , メッセージを送信する場合 , ID とメッセージの種類に使用されます。メッセー
ジを受信する場合 , Msk28 ∼ Msk0, MXtd, MDir ビットとともにアクセプタンスフィルタで使用されます。
アクセプタンスフィルタを通過したデータフレームもしくはリモートフレームの ID, IDE, RTR, DLC および
DATA は , メッセージオブジェクトの ID28 ∼ ID0, Xtd, Dir, DLC3 ∼ DLC0, Data7 ∼ Data0 に格納されます。
Xtd は拡張フレームか標準フレームかを示し , Xtd が "1" の場合は 29 ビット ID ( 拡張フレーム ) を , Xtd が "0" の
場合は 11 ビット ID ( 標準フレーム ) を受信します。
受信したデータフレームもしくはリモートフレームが 1 つ以上のメッセージオブジェクトと一致した場合は ,
一致した最小のメッセージ番号に格納されます。詳細は , 「33.5.3 メッセージ受信動作」の「■ 受信メッセー
ジのアクセプタンスフィルタ」を参照してください。
MsgVal：有効メッセージビット
MsgVal
機能
0
メッセージオブジェクトは無効です。
メッセージの送受信を行いません。
1
メッセージオブジェクトは有効です。
メッセージの送受信が可能となります。
• CAN 制御レジスタの Init ビットを "0" にリセットする前の初期化中に , すべての未使用メッセージオブジェ
クトの MsgVal ビットを CPU でリセットしてください。
• ID28 ∼ ID0, Xtd, Dir, DLC3 ∼ DLC0 を変更する前 , もしくはメッセージオブジェクトが必要ない場合は ,
MsgVal ビットを必ず "0" にリセットしてください。
• 送信中に MsgVal ビットを "0" にすると送信が完了した時点で CAN ステータスレジスタの TxOk ビットは "1"
になりますが , メッセージオブジェクトおよび CAN 送信要求レジスタの TxRqst ビットは "0" にクリアされ
ません。メッセージインタフェースレジスタによって TxRqst ビットを "0" にクリアしてください。
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33.4 CAN レジスタ機能
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UMask：アクセプタンスマスク許可ビット
UMask
機能
0
Msk28 ∼ Msk0, MXtd, MDir を使用しません。
1
Msk28 ∼ Msk0, MXtd, MDir を使用します。
• CAN 制御レジスタの Init ビットが "1" のとき , あるいは MsgVal ビットが "0" のときに UMask ビットを変更
してください。
• Dir ビットが "1" かつ RmtEn ビットが "0" のとき , UMask の設定により動作が異なります。
- UMask が "1" の場合は , アクセプタンスフィルタを通過してリモートフレームを受信すると , TxRqst
ビットを "0" にリセットします。そのとき , 受信した ID, IDE, RTR, DLC はメッセージオブジェクトに格
納され , NewDat ビットは "1" にセットされ , データは変更されません ( データフレームのように取り扱
います )。
- UMask が "0" の場合は , リモートフレーム受信に対して TxRqst ビットはそのまま保持され , リモートフ
レームを無視します。
ID28 ∼ ID0：メッセージ ID
ID
機能
ID28 ∼ ID0
29 ビット ID ( 拡張フレーム ) を指示
ID28 ∼ ID18
11 ビット ID ( 標準フレーム ) を指示
Msk28 ∼ Msk0：ID マスク
Msk
機能
0
メッセージオブジェクトの ID と対応するビットのマスクあり
1
メッセージオブジェクトの ID と対応するビットのマスクなし
11 ビット ID ( 標準フレーム ) がメッセージオブジェクトに設定されると , 受信したデータフレームの ID は ,
ID28 ∼ ID18 へ書き込まれます。ID マスクは , Msk28 ∼ Msk18 が使用されます。
Xtd：拡張 ID 許可ビット
Xtd
機能
0
メッセージオブジェクトは 11 ビット ID ( 標準フレーム )
1
メッセージオブジェクトは 29 ビット ID ( 拡張フレーム )
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33.4 CAN レジスタ機能
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MXtd：拡張 ID マスクビット
MXtd
機能
0
メッセージオブジェクトの Xtd に設定した値と , 受信したフレームの IDE の値の比較を行いま
せん。受信したフレームの IDE ビットにしたがって標準フレームの ID として比較するか , 拡
張フレームの ID として比較するか決定します。
1
メッセージオブジェクトの Xtd に設定した値と , 受信したフレームの IDE の値の比較を行いま
す。
＜注意事項＞
11 ビット ID ( 標準フレーム ) がメッセージオブジェクトに設定されると , 受信したデータフレームの ID は ,
ID28 ∼ ID18 へ書込まれます。ID マスクは , Msk28 ∼ Msk18 が使用されます。
Dir：メッセージ方向ビット
Dir
機能
0
受信方向を示します。
TxRqst が "1" にセットされると , リモートフレームの送信を行い , TxRqst が "0" のときは , ア
クセプタンスフィルタを通過したデータフレームを受信します。
1
送信方向を示します。
TxRqst が "1" にセットされると , データフレームを送信し , TxRqst が "0" で RmtEn が "1" に
セットされている場合 , アクセプタンスフィルタを通過したリモートフレームの受信によって ,
CAN コントローラ自身が TxRqst を "1" にセットします。
MDir：メッセージ方向マスクビット
MDir
機能
0
アクセプタンスフィルタでのメッセージ方向ビット (Dir) の
マスクあり
1
アクセプタンスフィルタでもメッセージ方向ビット (Dir) の
マスクなし
＜注意事項＞
MDir ビットには常に "1" を設定してください。
EoB：エンドオブバッファビット ( 詳細は , 「33.5.4 FIFO バッファ機能」を参照 )
EoB
機能
0
メッセージオブジェクトは FIFO バッファとして使用され , 最終メッセージでない
1
単一メッセージオブジェクト , または FIFO バッファの最終メッセージオブジェクト
EoB ビットは , 2 ∼ 32 メッセージの FIFO バッファを構成するために使用します。
単一メッセージオブジェクト (FIFO を使用しない場合 ) は , 必ず EoB ビットに "1" を設定してください。
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33.4 CAN レジスタ機能
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NewDat: データ更新ビット
NewDat
機能
0
有効データなし
1
有効データあり
MsgLst: メッセージロスト
MsgLst
機能
0
メッセージロストの発生なし
1
メッセージロスト発生
MsgLst ビットは Dir ビットが "0" のとき ( 受信方向 ) のみ有効です。
RxIE：受信割込みフラグイネーブルビット
RxIE
機能
0
フレーム受信成功後 , IntPnd の変更なし
1
フレーム受信成功後 , IntPnd は "1" にセット
TxIE：送信割込みフラグイネーブルビット
TxIE
機能
0
フレーム送信成功後 , IntPnd の変更なし
1
フレーム送信成功後 , IntPnd は "1" にセット
IntPnd：割込みペンディングビット
IntPnd
機能
0
割込み要因なし
1
割込み要因あり
ほかに優先度の高い割込みがない場合は , CAN 割込みレジスタの IntId ビットはこのメッセー
ジオブジェクトを示します。
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第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
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RmtEn：リモートイネーブル
RmtEn
機能
0
リモートフレームの受信での , TxRqst の変更なし
1
Dir ビットが "1" でリモートフレームを受信すると , TxRqst は "1" にセット
Dir ビットが "1" かつ RmtEn ビットが "0" のとき , UMask の設定により動作が異なります。
- UMask が "1" の場合は , アクセプタンスフィルタを通過してリモートフレームを受信したとき , TxRqst
ビットを "0" にリセットします。そのとき , 受信した ID, IDE, RTR, DLC はメッセージオブジェクトに格
納され , NewDat ビットは "1" にセットされ , データは変更されません ( データフレームのように取り扱わ
れます ) 。
- UMask が "0" の場合は , リモートフレーム受信に対して TxRqst ビットはそのまま保持され , リモートフ
レームを無視します。
TxRqst：送信要求ビット
TxRqst
機能
0
送信アイドル状態 ( 送信中でもなく , 送信待ち状態でもない )
1
送信中 , または送信待ち状態
DLC3 ∼ DLC0：データ長コード
DLC3 ∼ DLC0
機能
0∼8
データフレーム長は 0 ∼ 8 バイト
9 ∼ 15
設定禁止
設定された場合は , 8 バイト長となります。
データフレームを受信すると DLC ビットには , 受信した DLC が格納されます。
712
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第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
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Data0 ∼ Data7：データ 0 ∼ 7
Data0 ∼ Data7
機能
Data 0
CAN データフレームの最初のデータバイト
Data 1
CAN データフレームの 2 番目のデータバイト
Data 2
CAN データフレームの 3 番目のデータバイト
Data 3
CAN データフレームの 4 番目のデータバイト
Data 4
CAN データフレームの 5 番目のデータバイト
Data 5
CAN データフレームの 6 番目のデータバイト
Data 6
CAN データフレームの 7 番目のデータバイト
Data 7
CAN データフレームの 8 番目のデータバイト
• CAN バスへのシリアル出力は , MSB ( ビット 7 もしくは bit15) より出力されます。
• 受信メッセージデータが 8 バイトより少ない場合は , データレジスタの残りのバイトデータは不定です。
• メッセージオブジェクトへの転送は , Data A もしくは Data B の 4 バイト単位で行われますので , 4 バイトの
ある一部のデータだけを更新することはできません。
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第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
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33.4.4 メッセージハンドラレジスタ
メッセージハンドラレジスタは , すべて読出し専用です。メッセージオブジェクトの TxRqst, NewDat, IntPnd,
MsgVal, IntId ビットは , ステータスを表示します。
■ メッセージハンドラレジスタ
• CAN 送信要求レジスタ 1, 2 (TREQR1, TREQR2)
• CAN データ更新レジスタ 1, 2 (NEWDT1, NEWDT2)
• CAN 割込みペンディングレジスタ 1, 2 (INTPND1, INTPND2)
• CAN メッセージ有効レジスタ 1, 2 (MSGVAL1, MSGVAL2)
33.4.4.1 CAN 送信要求レジスタ (TREQR1, TREQR2)
CAN 送信要求レジスタ (TREQR1, TREQR2) は , 全メッセージオブジェクトの TxRqst ビットを表示します。
TxRqst ビットを読み出すことにより , どのメッセージオブジェクトの送信要求がペンディング中であるかを
チェックすることができます。
■ レジスタ構成
図 33.4-14 CAN 送信要求レジスタ (TREQR1, TREQR2)
TREQR2 上位バイト
アドレス
bit15
bit14
Base+80H
R
R
bit13
bit12
bit11
bit10
TxRqst32 ∼ TxRqst25
R
R
R
R
bit9
bit8
初期値
00000000B
R
R
bit1
bit0
TREQR2 下位バイト
アドレス
Base+81H
bit7
R
bit6
R
bit5
bit4
bit3
bit2
TxRqst24 ∼ TxRqst17
R
R
R
R
初期値
00000000B
R
R
bit9
bit8
TREQR1 上位バイト
アドレス
bit15
bit14
Base+82H
R
R
bit13
bit12
bit11
bit10
TxRqst16 ∼ TxRqst9
R
R
R
R
初期値
00000000B
R
R
bit1
bit0
TREQR1 下位バイト
アドレス
bit7
bit6
Base+83H
R
R
bit5
bit4
bit3
bit2
TxRqst8 ∼ TxRqst1
R
R
R
R
初期値
00000000B
R
R
R: リードオンリ
714
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第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
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■ レジスタ機能
TxRqst32 ∼ TxRqst1：送信要求ビット
TxRqst32 ∼
TxRqst1
機能
0
送信アイドル状態 ( 送信中でもなく , 送信待ち状態でもない )
1
送信中 , または送信待ち状態
TxRqst ビットのセット / リセット条件を以下に示します。
• セット条件
- IFx コマンドマスクレジスタの WR/RD に "1", TxRqst に "1" を設定し , IFx コマンド要求レジスタへの書
込みにより特定オブジェクトの TxRqst にセットできます。
- IFx コマンドマスクレジスタの WR/RD に "1", TxRqst に "0", Control に "1" を設定し IFx メッセージ制御
レジスタの TxRqst に "1" を設定した場合 , IFx コマンド要求レジスタへの書込みにより特定オブジェク
トの TxRqst にセットできます。
- Dir ビットを "1", RmtEn ビットを "1" に設定し , アクセプタンスフィルタを通過したリモートフレームの
受信によりセットされます。
• リセット条件
- IFx コマンドマスクレジスタの WR/RD に "1", TxRqst に "0", Control に "1" を設定し IFx メッセージ制御
レジスタの TxRqst に "0" を設定した場合 , IFx コマンド要求レジスタへの書込みにより特定オブジェク
トの TxRqst をリセットできます。
- フレームの送信が正常終了すると , リセットされます。
- Dir が "1", RmtEn が "0", UMask が "1" の場合 , アクセプタンスフィルタを通過したリモートフレームの
受信によりリセットされます。
＜注意事項＞
• 優先順位が最下位のメッセージバッファを送信に使用している場合 , TXRqst に "1" を設定し , 送信中止のた
め , TxRqst に "0" を設定した場合 , そのタイミングによっては , 再度 TxRqst に "1" を設定した時 , 以下のい
ずれかのイベントが発生するまで , メッセージが送信されないことがあります。
- CAN バス上に有効なメッセージが流れる
- 他のメッセージバッファに対して送信要求が発行される
- INIT ビットによって C_CAN が初期化される
システム上 , もし送信を中止する状況が発生する場合 , 送信メッセージバッファとして優先順位が最下位の
メッセージバッファを使用しないか , 送信中止後 , 上記のいずれかのイベントを発生させた後 , 再度 TxRqst
に "1" を設定してください。
• TxRqst ビットが "1" の時に ID28 ∼ ID0, DLC3 ∼ DLC0, Xtd, Data7 ∼ Data0 のメッセージオブジェクトを変
更すると変更前後のメッセージオブジェクトが混在して送出されたり , 変更後のメッセージオブジェクトが
送出されない可能性があるので TxRqst ビットが "0" の時にそれらを変更してください。
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第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
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64 メッセージバッファを搭載する CAN ch.1 における送信要求ビットについては以下の表を参照してくださ
い。
TREQR4
および
TREQR3
716
TxRqst64 ∼
TxRqst33
( アドレス 84H)
addr + 0
addr + 1
addr + 2
addr + 3
TxRqst64 ∼
TxRqst57
TxRqst56 ∼
TxRqst49
TxRqst48 ∼
TxRqst41
TxRqst40 ∼
TxRqst33
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第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
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33.4.4.2 CAN データ更新レジスタ (NEWDT1, NEWDT2)
CAN データ更新レジスタ (NEWDT1, NEWDT2) は , 全メッセージオブジェクトの NewDat ビットを表示しま
す。NewDat ビットを読み出すことにより , どのメッセージオブジェクトのデータが更新されたかをチェック
することができます。
■ レジスタ構成
図 33.4-15 CAN データ更新レジスタ (NEWDT1, NEWDT2)
NEWDT2 上位バイト
アドレス
bit15
bit14
Base+90H
R
R
bit13
bit12
bit11
bit10
NewDat32 ∼ NewDat25
R
R
R
R
bit9
bit8
初期値
00000000B
R
R
bit1
bit0
NEWDT2 下位バイト
アドレス
Base+91H
bit7
R
bit6
R
bit5
bit4
bit3
bit2
NewDat24 ∼ NewDat17
R
R
R
R
初期値
00000000B
R
R
bit9
bit8
NEWDT1 上位バイト
アドレス
bit15
bit14
Base+92H
R
R
bit13
bit12
bit11
bit10
NewDat16 ∼ NewDat9
R
R
R
R
初期値
00000000B
R
R
bit1
bit0
NEWDT1 下位バイト
アドレス
bit7
bit6
Base+93H
R
R
bit5
bit4
bit3
bit2
NewDat8 ∼ NewDat1
R
R
R
R
初期値
00000000B
R
R
R: リードオンリ
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■ レジスタ機能
NewDat32 ∼ NewDat1：データ更新ビット
NewDat32 ∼ NewDat1
機能
0
更新データなし
1
更新データあり
NewDat ビットのセット / リセット条件を以下に示します。
• セット条件
- IFx コマンドマスクレジスタの WR/RD に "1", Control に "1" を設定し IFx メッセージ制御レジスタの
NewDat に "1" を設定して , IFx コマンド要求レジスタの書込みにより特定オブジェクトにセットできま
す。
- アクセプタンスフィルタを通過したデータフレームの受信によりセットされます。
- Dir が "1", RmtEn が "0", UMask が "1" の場合 , アクセプタンスフィルタを通過したリモートフレームの
受信によりセットされます。
• リセット条件
- IFx コマンドマスクレジスタの WR/RD に "0", NewDat に "1" を設定した場合 , IFx コマンド要求レジス
タの書込みにより特定オブジェクトの NewDat をリセットできます。
- IFx コマンドマスクレジスタの WR/RD に "1", Control に "1" を設定し IFx メッセージ制御レジスタの
NewDat を "0" に設定した場合 , IFx コマンド要求レジスタの書込みにより特定オブジェクトの NewDat
をリセットできます。
- 送信用シフトレジスタ ( 内部レジスタ ) へデータを転送終了後にリセットされます。
64 メッセージバッファを搭載する CAN ch.1 におけるデータ更新ビットについては以下の表を参照してくださ
い。
NEWDT4
および
NEWDT3
718
NewDat64 ∼
NewDat33
( アドレス 94H)
addr + 0
addr + 1
addr + 2
addr + 3
NewDat64 ∼
NewDat57
NewDat56 ∼
NewDat49
NewDat48 ∼
NewDat41
NewDat40 ∼
NewDat33
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33.4.4.3 CAN 割込みペンディングレジスタ (INTPND1, INTPND2)
CAN 割込みペンディングレジスタ (INTPND1, INTPND2) は , 全メッセージオブジェクトの IntPnd ビットを表
示します。IntPnd ビットを読み出すことにより , どのメッセージオブジェクトが割込みペンディング中である
かをチェックすることができます。
■ レジスタ構成
図 33.4-16 CAN 割込みペンディングレジスタ (INTPND1, INTPND2)
INTPND2 上位バイト
アドレス
bit15
bit14
Base+A0H
R
R
bit13
bit12
bit11
bit10
IntPnd32 ∼ IntPnd25
R
R
R
R
bit9
bit8
初期値
00000000B
R
R
bit1
bit0
INTPND2 下位バイト
アドレス
Base+A1H
bit7
R
bit6
R
bit5
bit4
bit3
bit2
IntPnd24 ∼ IntPnd17
R
R
R
R
初期値
00000000B
R
R
bit9
bit8
INTPND1 上位バイト
アドレス
bit15
bit14
Base+A2H
R
R
bit13
bit12
bit11
bit10
IntPnd16 ∼ IntPnd9
R
R
R
R
初期値
00000000B
R
R
bit1
bit0
INTPND1 下位バイト
アドレス
bit7
bit6
Base+A3H
R
R
bit5
bit4
bit3
bit2
IntPnd8 ∼ IntPnd1
R
R
R
R
初期値
00000000B
R
R
R: リードオンリ
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■ レジスタ機能
IntPnd32 ∼ IntPnd1：割込みペンディングビット
IntPnd 32 ∼ IntPnd1
機能
0
割込み要因なし
1
割込み要因あり
IntPnd ビットのセット / リセット条件を以下に示します。
• セット条件
- TxIE が "1" にセットされている場合 , フレームの正常送信完了によりセットされます。
- RxIE が "1" にセットされている場合 , アクセプタンスフィルタを通過したフレームの正常受信完了によ
りセットされます。
- IFx コマンドマスクレジスタの WR/RD に "1", Control に "1", IFx メッセージ制御レジスタの IntPnd に "1"
を設定して , IFx コマンド要求レジスタの書込みにより , 特定オブジェクトの InPnd をセットできます。
• リセット条件
- IFx コマンドマスクレジスタが WR/RD に "1", IntPnd に "1" を設定した場合 , IFx コマンド要求レジスタの
書込みにより特定オブジェクトの IntPnd をリセットできます。
- IFx コマンドマスクレジスタの WR/RD に "1", Control に "1" を設定し , IFx メッセージ制御レジスタの
IntPnd を "0" に設定した場合 , IFx コマンド要求レジスタの書込みにより , 特定オブジェクトの InPnd を
セットできます。
64 メッセージバッファを搭載する CAN ch.1 における割込みペンディングビットについては以下の表を参照し
てください。
INTPND4
および
INTPND3
720
IntPnd 64 ∼
IntPnd33
( アドレス A4H)
addr + 0
addr + 1
addr + 2
addr + 3
IntPnd64 ∼
IntPnd57
IntPnd56 ∼
IntPnd49
IntPnd48 ∼
IntPnd41
IntPnd40 ∼
IntPnd33
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33.4 CAN レジスタ機能
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33.4.4.4 CAN メッセージ有効レジスタ (MSGVAL1, MSGVAL2)
CAN メッセージ有効レジスタ (MSGVAL1, MSGVAL2) は , 全メッセージオブジェクトの MsgVal ビットを表示
します。MsgVal ビットを読み出すことにより , どのメッセージオブジェクトが有効であるかをチェックする
ことができます。
■ レジスタ構成
図 33.4-17 CAN メッセージ有効レジスタ (MSGVAL1, MSGVAL2)
MSGVAL2 上位バイト
アドレス
bit15
bit14
Base+B0H
R
R
bit13
bit12
bit11
bit10
MsgVal32 ∼ MsgVal25
R
R
R
R
bit9
bit8
初期値
00000000B
R
R
bit1
bit0
MSGVAL2 下位バイト
アドレス
Base+B1H
bit7
R
bit6
R
bit5
bit4
bit3
bit2
MsgVal24 ∼ MsgVal17
R
R
R
R
初期値
00000000B
R
R
bit9
bit8
MSGVAL1 上位バイト
アドレス
bit15
bit14
Base+B2H
R
R
bit13
bit12
bit11
bit10
MsgVal16 ∼ MsgVal9
R
R
R
R
初期値
00000000B
R
R
bit1
bit0
MSGVAL1 下位バイト
アドレス
bit7
bit6
Base+B3H
R
R
bit5
bit4
bit3
bit2
MsgVal8 ∼ MsgVal1
R
R
R
R
初期値
00000000B
R
R
R: リードオンリ
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第 33 章 CAN コントローラ
33.4 CAN レジスタ機能
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■ レジスタ機能
MsgVal32 ∼ MsgVal1：メッセージ有効ビット
MsgVal32 ∼ MsgVal1
機能
0
メッセージオブジェクトは無効
メッセージの送受信を行いません。
1
メッセージオブジェクトは有効
メッセージの送受信が可能となります。
MsgVal ビットのセット / リセット条件を以下に示します。
• セット条件
IFx コマンドマスクレジスタの WR/RD に "1", Arb に "1" を設定し , IFx アビトレーションレジスタ 2 の MsgVal
に "1" を設定し , IFx コマンド要求レジスタの書込みにより , 特定オブジェクトの MsgVa をセットできます。
• リセット条件
IFx コマンドマスクレジスタの WR/RD に "1", Arb に "1" を設定し , IFx アビトレーションレジスタ 2 の MsgVal
に "0" を設定し , IFx コマンド要求レジスタの書込みにより , 特定オブジェクトの MsgVa をセットできます。
64 メッセージバッファを搭載する CAN ch.1 におけるメッセージ有効ビットについては以下の表を参照してく
ださい。
MSGVAL4
および
MSGVAL3
722
MsgVal64 ∼
MsgVal33
( アドレス B4H)
addr + 0
addr + 1
addr + 2
addr + 3
MsgVal64 ∼
MsgVal57
MsgVal56 ∼
MsgVal49
MsgVal48 ∼
MsgVal41
MsgVal40 ∼
MsgVal33
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第 33 章 CAN コントローラ
33.5 CAN 機能
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33.5 CAN 機能
CAN コントローラの動作と機能について説明します。
以下の機能について説明します。
• メッセージオブジェクト
• メッセージ送信動作
• メッセージ受信動作
• FIFO バッファ機能
•
•
•
•
割込み機能
ビットタイミング
テストモード
ソフトウェア初期化
33.5.1 メッセージオブジェクト
メッセージ RAM のメッセージオブジェクトとインタフェースについて説明します。
■ メッセージオブジェクト
メッセージ RAM のメッセージオブジェクト設定 (MsgVal, NewDat, IntPnd, TxRqst ビットを除く ) は , ハード
ウェアリセットによって初期化されません。そのため , メッセージオブジェクトの CPU での初期化 , または
MsgVal ビットを無効 (MsgVal=0) に設定してください。また , CAN ビットタイミングレジスタの設定は CAN
制御レジスタの Init ビットが "0" のときに行ってください。
メッセージオブジェクトの設定は, メッセージインタフェースレジスタ (IFxマスクレジスタ, IFxアービトレー
ションレジスタ , IFx メッセージ制御レジスタ , IFx データレジスタ ) に設定した後 , IFx コマンド要求レジスタ
へのメッセージ番号の書込みにより , そのインタフェースレジスタのデータが指定されたメッセージオブジェ
クトへ転送されます。
CAN 制御レジスタの Init ビットが "0" にクリアされると CAN コントローラは動作を開始します。アクセプタ
ンスフィルタを通過した受信メッセージは , メッセージ RAM へ格納されます。送信要求が保留されているメッ
セージは , メッセージ RAM から CAN コントローラのシフトレジスタへ転送され , CAN バスへの送信が行われ
ます。
CPU は , メッセージインタフェースレジスタ経由で受信メッセージの読出し , および送信メッセージの更新を
行います。また , CAN 制御レジスタおよび IFx メッセージ制御レジスタ ( メッセージオブジェクト ) の設定に
応じて CPU への割込みが行われます。
■ メッセージ RAM とのデータ送受信
メッセージインタフェースレジスタとメッセージ RAM とのデータ転送を開始すると , IFx コマンド要求レジス
タのBUSYビットは"1"にセットされます。転送完了後, BUSYビットは"0"にクリアされます (図 33.5-1を参照)。
IFx コマンドマスクレジスタは , 1 つのメッセージオブジェクトの全データ転送 , あるいはデータの部分転送の
いずれかを設定します。メッセージ RAM の構造上 , メッセージオブジェクトの単一ビット / バイトの書込みは
不可能となっており , 常に 1 つのメッセージオブジェクトの全データをメッセージ RAM へ書き込みます。し
たがって , メッセージインタフェースレジスタからメッセージ RAM へのデータ転送は , リードモディファイラ
イト (RMW) 系命令の実行サイクルを要しています。
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第 33 章 CAN コントローラ
33.5 CAN 機能
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図 33.5-1 メッセージインタフェースレジスタとメッセージ RAM のデータ転送
スタート
NO
IFxコマンド要求レジスタへ
書込み
YES
BUSY = 1
Interrupt = 0
NO
YES
WR/RD = 1
メッセージRAMから
メッセージインタフェースレジスタへ読出し
メッセージRAMから
メッセージインタフェースレジスタへ読出し
メッセージインタフェースレジスタから
メッセージRAMへの書込み
BUSY = 0
Interrupt = 1
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第 33 章 CAN コントローラ
33.5 CAN 機能
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33.5.2 メッセージ送信動作
送信メッセージオブジェクトの設定方法および送信動作について説明します。
■ メッセージ送信
メッセージインタフェースレジスタとメッセージ RAM 間でデータ転送がない場合 , CAN メッセージ有効レジ
スタの MsgVal ビットと CAN 送信要求レジスタの TxRqst ビットを評価します。送信要求を保留している中
で , 最高優先度の有効メッセージオブジェクトが送信用のシフトレジスタへ転送が行われます。そのとき ,
メッセージオブジェクトの NewDat ビットは "0" にリセットされます。
正常に送信が完了したとき , メッセージオブジェクトに新たなデータがない (NewDat= 0) 場合は , TxRqst ビッ
トは "0" にリセットされます。TxIE が "1" にセットされている場合は , 送信成功後に IntPnd ビットが "1" にセッ
トされます。CAN コントローラが CAN バス上で調停に負けた場合 , あるいは転送中にエラーが発生した場合
は , CAN バスがアイドルになると , 直ちにメッセージの再送信が行われます。
■ 送信優先度
メッセージオブジェクトの送信優先度は , メッセージ番号によって決定します。メッセージオブジェクト 1 が
最高の優先度で , メッセージオブジェクト 32 ( または搭載している最大メッセージオブジェクト番号 ) が最低
優先度となります。したがって , 2 つ以上の送信要求が保留されていると , 対応するメッセージオブジェクト
の小さい番号順に転送が行われます。
＜注意事項＞
• 優先順位が最下位のメッセージバッファを送信に使用している場合 , TXRqst に "1" を設定し , 送信中止のた
め , TxRqst に "0" を設定した場合 , そのタイミングによっては , 再度 TxRqst に "1" を設定した時 , 以下のい
ずれかのイベントが発生するまで , メッセージが送信されないことがあります。
- CAN バス上に有効なメッセージが流れる
- 他のメッセージバッファに対して送信要求が発行される
- INIT ビットによって C_CAN が初期化される
システム上 , もし送信を中止する状況が発生する場合 , 送信メッセージバッファとして優先順位が最下位の
メッセージバッファを使用しないか , 送信中止後 , 上記のいずれかのイベントを発生させた後 , 再度 TxRqst
に "1" を設定してください。
• TxRqst ビットが "1" の時に ID28 ∼ ID0, DLC3 ∼ DLC0, Xtd, Data7 ∼ Data0 のメッセージオブジェクトを変
更すると変更前後のメッセージオブジェクトが混在して送出されたり , 変更後のメッセージオブジェクトが
送出されない可能性があるので TxRqst ビットが "0" の時にそれらを変更してください。
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第 33 章 CAN コントローラ
33.5 CAN 機能
MB91460M シリーズ
■ 送信メッセージオブジェクトの設定
表 33.5-1 に送信オブジェクトの初期化を示します。
表 33.5-1 送信メッセージオブジェクトの初期化
MsgVal
Arb
Data
Mask
EoB
Dir
1
appl.
appl.
appl.
1
1
NewDat MsgLst
0
0
RxIE
TxIE
0
appl.
IntPnd RmtEn TxRqst
0
appl.
0
IFx アービトレーションレジスタ (ID28 ∼ ID0 と Xtd ビット ) は , アプリケーションで与えられ , 送信メッセー
ジの ID およびメッセージの種類を定義します。
標準フレーム (11 ビット ID) を設定した場合は , ID28 ∼ ID18 を使用し , ID17 ∼ ID0 は無効となります。拡張
フレーム (29 ビット ID) を設定した場合は , ID28 ∼ ID0 を使用します。
TxIE ビットに "1" をセットすると , メッセージオブジェクトの送信成功後に IntPnd ビットが "1" にセットされ
ます。
RmtEn ビットに "1" をセットすると , 一致するリモートフレームを受信後 , TxRqst ビットに "1" をセットし ,
データフレームを自動的に送信します。
データレジスタ (DLC3 ∼ DLC0, Data0 ∼ Data7) の設定は , アプリケーションで与えられます。
UMask=1 のとき , IFx マスクレジスタ (Msk28 ∼ Msk0, UMask, MXtd, MDir ビット ) は , マスク設定によりグ
ループ化された ID があるリモートフレームを受信し , その後 , 送信を許可 (TxRqst ビットに "1" をセット ) す
るために使用されます。詳細は「33.5.3 メッセージ受信動作」のリモートフレームを参照してください。
＜注意事項＞
IFx マスクレジスタの Dir ビットをマスク許可に設定することは禁止です。
■ 送信メッセージオブジェクトの更新
CPUは , 送信メッセージオブジェクトのデータをメッセージインタフェースレジスタ経由で更新することがで
きます。
送信メッセージオブジェクトのデータは , 対応する IFx データレジスタの 4 バイト単位 (IFx データレジスタ A,
IFx データレジスタ B 単位 ) でデータ書込みが行われます。そのため , 1 バイトだけ送信メッセージオブジェク
トを変更することはできません。
8 バイトのデータのみを更新するときは , まず IFx コマンドマスクレジスタへ "0087H" の書込みを行います。
そ
して , IFx コマンド要求レジスタへメッセージ番号の書込みにより , 送信メッセージオブジェクトのデータ更新
(8 バイトデータ ) と TxRqst ビットへの "1" 書込みが同時に行われます。
NewDat ビットが "1", TxRqst ビットがともに "1" の場合 , 送信を開始すると NewDat ビットは "0" にリセット
されます。
• データを更新する場合は , IFx データレジスタ A もしくは IFx データレジスタ B の 4 バイト単位で行ってく
ださい。
• TxRqst ビットが "1" の時に ID28 ∼ ID0, DLC3 ∼ DLC0, Xtd, Data7 ∼ Data0 のメッセージオブジェクトを変
更すると変更前後のメッセージオブジェクトが混在して送出されたり , 変更後のメッセージオブジェクトが
送出されない可能性があるので TxRqst ビットが "0" の時にそれらを変更してください。
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第 33 章 CAN コントローラ
33.5 CAN 機能
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33.5.3 メッセージ受信動作
受信メッセージオブジェクトの設定方法および受信動作について説明します。
■ 受信メッセージのアクセプタンスフィルタ
メッセージのアービトレーション / コントロールフィールド (ID ＋ IDE ＋ RTR ＋ DLC) が CAN コントローラ
受信用シフトレジスタへ完全にシフトされると , 有効メッセージオブジェクトとの一致比較のためにメッセー
ジ RAM のスキャンを開始します。
このとき , メッセージ RAM のメッセージオブジェクトから調停フィールドとマスクデータ (MsgVal, UMask,
NewDat, EoB を含む ) がロードされ , メッセージオブジェクトとシフトレジスタの調停フィールドがマスク
データを含んで比較されます。
この動作は , メッセージオブジェクトとシフトレジスタの調停フィールドが一致検出されるまで , またはメッ
セージ RAM の最終ワードに到達するまで繰り返し実行します。一致が検出されると , メッセージ RAM のス
キャンを停止して, 受信フレームのタイプ (データフレームまたはリモートフレーム) により, CANコントロー
ラは処理を行います。
■ 受信優先度
メッセージオブジェクトの受信優先度は , メッセージ番号によって決定します。メッセージオブジェクト 1 が
最高の優先度で , メッセージオブジェクト 32 (ch.0) / 64 (ch.1) が最低優先度となります。したがって , アクセ
プタンスフィルタで 2 つ以上一致した場合は , メッセージ番号の小さい番号が受信メッセージオブジェクトと
なります。
■ データフレーム受信
CAN コントローラは , アクセプタンスフィルタで一致したメッセージオブジェクトのメッセージ RAM へ , シ
フトレジスタから受信メッセージを転送して格納します。この格納するデータは , データバイトだけではなく ,
すべてのアービトレーションフィールドおよびデータ長コードも格納します。これは , IFx マスクレジスタがマ
スク設定されている場合でも実行されます (ID とデータバイトを保持するために格納されます )。
NewDat ビットは , 新たなデータが受信されると "1" にセットされます。CPU がメッセージオブジェクトを読
み出したときには , NewDat ビットを "0" にリセットしてください。メッセージ受信時に , 既に NewDat ビット
が "1" にセットされている場合は , その前のデータが失われたことになり , MsgLst が "1" にセットされます。
RxIE ビットが "1" にセットされている場合 , メッセージバッファを受信すると CAN 割込みペンディングレジ
スタの IntPnd ビットに "1" をセットします。
そのとき , そのメッセージオブジェクトの TxRqst ビットは "0" に
リセットされます。これは , リモートフレーム送信処理中に , 要求データフレームを受信した場合 , 送信処理
を防ぐために行われます。
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727
第 33 章 CAN コントローラ
33.5 CAN 機能
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■ リモートフレーム
リモートフレーム受信時の動作には , 下記の 3 つの処理があります。一致するメッセージオブジェクトの設定
より , リモートフレーム受信時の処理が選択されます。
1) Dir=1 ( 送信方向 ) , RmtEn=1, UMask=1 または 0
一致したリモートフレームの受信を行い , このメッセージオブジェクトの TxRqst ビットのみ "1" にセット
され , リモートフレームに対するデータフレームの自動返信 ( 送信 ) を行います (TxRqst ビット以外のメッ
セージオブジェクトは変更されません )。
2) Dir=1 ( 送信方向 ) , RmtEn=0, UMask=0
受信したリモートフレームがメッセージオブジェクトと一致しても受信しないでリモートフレームを無効
にします ( このメッセージオブジェクトの TxRqst ビットは変更されません )。
3) Dir=1 ( 送信方向 ) , RmtEn=0, UMask=1
受信したリモートフレームがメッセージオブジェクトと一致した場合 , このメッセージオブジェクトの
TxRqst ビットは "0" にリセットされ , リモートフレームは受信データフレームのように処理されます。受
信したアービトレーションフィールドとコントロールフィールド (ID + IDE + RTR + DLC) は , メッセージ
RAM のメッセージオブジェクトへ格納され , このメッセージオブジェクトの NewDat ビットが "1" にセッ
トされます。メッセージオブジェクトのデータフィールドは変更されません。
■ 受信メッセージオブジェクトの設定
表 33.5-2 に受信メッセージオブジェクトの初期化方法を示します。
表 33.5-2 受信メッセージオブジェクトの初期化
MsgVal
Arb
Data
Mask
EoB
Dir
1
appl.
appl.
appl.
1
0
NewDat MsgLst
0
0
RxIE
TxIE
appl.
0
IntPnd RmtEn TxRqst
0
0
0
IFx アービトレーションレジスタ (ID28 ∼ ID0, Xtd ビット ) は , アプリケーションによって与えられ , アクセプ
タンスフィルタに用いられる受信メッセージ ID とメッセージの種類を定義します。
標準フレーム (11 ビット ID) を設定した場合は , ID28 ∼ ID18 を使用し , ID17 ∼ ID0 は無効となります。また ,
標準フレームが受信されると , ID17 ∼ ID0 は "0" にリセットされます。拡張フレーム (29 ビット ID) を設定し
た場合は , ID28 ∼ ID0 を使用します。
RxIE ビットが "1" にセットされた場合 , 受信データフレームがメッセージオブジェクトへ格納されると IntPnd
ビットが "1" にセットされます。
データ長コード (DLC3 ∼ DLC0) は , アプリケーションによって与えられます。CAN コントローラが受信デー
タフレームをメッセージオブジェクトへ格納するとき, 受信データ長コードと8バイトのデータを格納します。
データ長コードが8未満の場合は, メッセージオブジェクトの残りのデータには不定データが書き込まれます。
UMask=1 のとき , IFx マスクレジスタ (Msk28 ∼ Msk0, UMask, MXtd, MDir ビット ) は , マスク設定によりグ
ループ化された ID を持つデータフレームの受信を許可するために使用します。詳細は , 「33.5.3 メッセージ
受信動作」のデータフレーム受信を参照してください。
＜注意事項＞
IFx マスクレジスタの Dir ビットのマスク設定は禁止です。
728
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第 33 章 CAN コントローラ
33.5 CAN 機能
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■ 受信メッセージの処理
CPU は , メッセージインタフェースレジスタを介して , 受信メッセージをいつでも読み出すことが可能です。
通常 , IFx コマンドマスクレジスタに "007FH" を書き込みます。次にメッセージオブジェクトのメッセージ番
号を IFx コマンド要求レジスタに書き込みます。この手順によって , 指定されたメッセージ番号の受信メッセー
ジをメッセージ RAM からメッセージインタフェースレジスタに転送します。このとき , IFx コマンドマスクレ
ジスタの設定により , メッセージオブジェクトの NewDat ビットと IntPnd ビットを "0" にクリアすることが可
能です。
受信メッセージの処理は , アクセプタンスフィルタにより一致した場合 , メッセージを受信します。メッセー
ジオブジェクトでアクセプタンスフィルタのマスクを使用している場合は , マスク設定されたデータがアクセ
プタンスフィルタから除外され , メッセージを受信するかを判断します。
NewDat ビットは , メッセージオブジェクトが最後に読み出されてから , 新しいメッセージが受信されたかを
示します。
MsgLstビットは, 受信したデータがメッセージオブジェクトから読み出されない状態で次の受信データを受信
したために前のデータを失ってしまったことを示します。MsgLst ビットは自動的にリセットされません。
リモートフレーム送信処理中に , アクセプタンスフィルタにより一致するデータフレームが受信された場合に
は , TxRqst ビットは自動的に "0" にリセットされます。
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729
第 33 章 CAN コントローラ
33.5 CAN 機能
MB91460M シリーズ
33.5.4 FIFO バッファ機能
受信メッセージ処理におけるメッセージオブジェクトのFIFOバッファの構成および動作について説明します。
■ FIFO バッファの構成
FIFO バッファの受信メッセージオブジェクトの構成は , EoB ビットを除いて , 受信メッセージオブジェクトの
構成と同じです (「33.5.3 メッセージ受信動作」の「■ 受信メッセージオブジェクトの設定」を参照 )。
FIFO バッファは , 2 つ以上の受信メッセージオブジェクトを連結して使用します。受信メッセージオブジェク
トの ID とマスクを使用する場合 , この FIFO バッファへ受信メッセージを格納するためには , それらの設定を
一致させる必要があります。
FIFOバッファの最初の受信メッセージオブジェクトは, 優先順位の高いメッセージ番号の小さい番号となりま
す。FIFO バッファの最後の受信メッセージオブジェクトは , EoB ビットに "1" をセットし , FIFO バッファブ
ロックの終わりを示す必要があります (FIFO バッファ構成を使用するメッセージオブジェクトの最終メッセー
ジオブジェクト以外は , EoB ビットに "0" を設定してください )。
• FIFO バッファで使用するメッセージオブジェクトの ID とマスク設定は必ず同じ設定にしてください。
• FIFO バッファを使用しない場合は , 必ず EoB ビットに "1" を設定してください。
■ FIFO バッファによるメッセージ受信
受信メッセージが FIFO バッファの ID と一致した場合は , 最小メッセージ番号の FIFO バッファの受信メッ
セージオブジェクトへ格納されます。
FIFOバッファの受信メッセージオブジェクトへメッセージが格納されると, この受信メッセージオブジェクト
の NewDat ビットが "1" にセットされます。EoB ビットが "0" の受信メッセージオブジェクトへ NewDat ビッ
トをセットすると , CAN コントローラによる FIFO バッファ書込みは , 最後の受信メッセージオブジェクト
(EoB ビット =1) に到達するまで受信メッセージオブジェクトは保護され , 書込みが行われません。
最終 FIFO バッファまで有効なデータが格納された状態で受信メッセージオブジェクトの NewDat ビットに "0"
書込み ( 書込み保護の解除 ) が行われないと次に受信されたメッセージが最終メッセージオブジェクトへ書き
込まれ , メッセージは上書きされてしまいます。
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第 33 章 CAN コントローラ
33.5 CAN 機能
MB91460M シリーズ
■ FIFO バッファからの読出し
CPU が受信メッセージオブジェクトの内容を読み出すには , IFx コマンド要求レジスタへ受信メッセージ番号
を書き込むことによって , メッセージインタフェースレジスタに転送されて読み出すことができます。このと
き , IFx コマンドマスクレジスタの WR/RD を "0" ( リード ), および TxRqst/NewDat=1, IntPnd=1 に設定し ,
NewDat ビットと IntPnd ビットを "0" にリセットしてください。
FIFOバッファの機能を保証するために, FIFOバッファの受信メッセージオブジェクトは, 必ず最小のメッセー
ジ番号から読み出してください。
図 33.5-2 に FIFO バッファで連結されるメッセージオブジェクトの CPU の処理方法を示します。
図 33.5-2 FIFO バッファの CPU 処理
スタート
メッセージ割込み
CAN割込みレジスタ
読出し
0x8000
0x0000
CAN割込みレジスタ値
0x8000, 0x0000以外
状態割込み処理実行
メッセージ番号 = CAN割込みレジスタ値
終了
(通常処理)
IFxコマンド要求レジスタ
（メッセージ番号)書込み
メッセージインタフェースレジスタ
読出し
(リセット：NewDat=0, IntPnd=0)
IFxメッセージ制御レジスタ
読出し
NO
NewDat = 1
YES
IFxメッセージデータレジスタ
A,B読出し
YES
EoB = 1
NO
メッセージ番号 = メッセージ番号＋１
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731
第 33 章 CAN コントローラ
33.5 CAN 機能
MB91460M シリーズ
33.5.5 割込み機能
ステータス割込み (IntId=8000H) およびメッセージ割込み (IntId メッセージ番号 ) による割込み処理について説
明します。
複数の割込みがペンディング中である場合 , CAN 割込みレジスタは , ペンディング中の最高優先度の割込み
コードを示します。割込みコードの設定された時間順は無視され , 常に優先順位の高い割込みコードが表示さ
れます。CPU がクリアするまで割込みコードは保持されます。
ステータス割込み (IntId ビット =8000H) は , 最高優先度となります。
メッセージ割込みの優先度は , メッセージ番号の小さいメッセージが高く , 大きいメッセージが低くなります。
メッセージ割込みは , メッセージオブジェクトの IntPnd ビットのクリアによってクリアされます。ステータス
割込みは , CAN ステータスレジスタの読出しでクリアされます。
CAN 割込みペンディングレジスタの IntPnd ビットは , 割込みの有無を示します。ペンディング中の割込みが
ないときは , IntPnd ビットは "0" を示します。
CAN 制御レジスタの IE ビット , および IFx メッセージ制御レジスタの TxIE ビット , RxIE ビットに "1" をセッ
トしている状態で , IntPnd ビットが "1" になると CPU への割込み信号がアクティブになります。割込み信号
は , CAN 割込みペンディングレジスタが "0" にクリアされる ( 割込み要因リセット ) か , CAN 制御レジスタの
IE ビットが "0" にリセットされるまでアクティブ状態を保持します。
CAN 割込みレジスタが "8000H" であることは , CAN コントローラによる CAN ステータスレジスタの更新を示
し , この割込みは最高優先度となります。CAN ステータスレジスタの更新による割込みは , CAN 制御レジスタ
の EIE ビットと SIE ビットにより CAN 割込みレジスタへの設定許可 , または禁止の制御ができます。また ,
CPU への割込み信号の制御は , CAN 制御レジスタの IE ビットで行うことができます。
CAN ステータスレジスタの RxOk ビット , TxOk ビット , LEC ビットは , CPU からの書込みにより更新 ( リ
セット ) することができますが , その書込みにより割込みのセットまたはリセットを行うことはできません。
CAN 割込みレジスタが "8000H", "0000H" 以外の場合は , メッセージ割込みがペンディング中であることを示
し , 優先度の高い保留中のメッセージ割込みを示します。
CAN 割込みレジスタは , IE がリセットされた場合でも更新されます。
CPU へのメッセージ割込みの要因は , CAN 割込みレジスタ , または CAN 割込みペンディングレジスタで確認
することができます (「33.4.4 メッセージハンドラレジスタ」を参照 ) 。メッセージ割込みをクリアする場合 ,
同時にメッセージデータを読み出すことが可能であり, CAN割込みレジスタで示されているメッセージ割込み
をクリアすると次に優先度の高い割込みが CAN 割込みレジスタにセットされ , 次の割込み処理を待つことに
なります。割込みがない場合には , CAN 割込みレジスタは。"0000H" を示します。
• ステータス割込み (IntId=8000H) は , CAN ステータスレジスタの読出しアクセスにより割込みクリアされま
す。
• CAN ステータスレジスタへの書込みアクセスによるステータス割込み (IntId=8000H) は発生しません。
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第 33 章 CAN コントローラ
33.5 CAN 機能
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33.5.6 ビットタイミング
ビットタイミングについての概要と CAN コントローラにおけるビットタイミングについて説明します。
CAN ネットワークの各 CAN ノードには , それぞれクロック発振器 ( 通常は水晶発振器 ) があります。ビットタ
イムのタイムパラメータは , CAN ノードごとに個別に構成できます。CAN ノードの発振周期 (fosc) が異なっ
ていても , 共通のビットレートを作り出せます。
これらの発振器の周波数は , 温度や電圧の変化 , コンポーネントの悪化により少し異なります。その変動が発
振器の許容範囲 (df) 内である限りは , CAN ノードはビットストリームへ再同期化することで異なるビットレー
トを補償できます。
CAN 仕様に応じて , ビットタイムは 4 つの区分に分けられ ( 図 33.5-3 を参照 ) , 同期化部 (Sync_Seg), 伝送時
間部 (Prop_Seg), フェーズバッファ部 1(Phase_Seg1), フェーズバッファ部 2(Phase_Seg2) で構成されます。
それぞれの区分は , プログラマブルな時間量 ( 表 33.5-3 を参照 ) からなります。ビットタイムの基本単位時間
(tq) は , CAN コントローラのシステムクロック fsys とボーレートプリスケーラ (BRP) で定義されます：
tq = BRP / fsys
CAN のシステムクロック fsys は , クロック入力の周波数 ( 図 33.2-1 を参照 ) になります。同期化部の Sync_Seg
は , CAN バスのエッジを期待するビットタイム内のタイミングとなります。伝送時間部の Prop_Seg は , CAN
ネットワーク内の物理的遅延時間を補償します。フェーズバッファ部の Phase_Seg1, Phase_Seg2 は , サンプ
リングポイントを指定します。再同期化ジャンプ幅 (SJW) は , エッジフェーズエラーを補償するために再同期
化時のサンプリングポイントの移動幅を定義します。
図 33.5-3 ビットタイミング
1ビットタイム(BT)
Sync
_Seg
Prop_Seg
1単位時間
(tq)
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Phase_Seg1
Phase_Seg2
サンプリングポイント
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第 33 章 CAN コントローラ
33.5 CAN 機能
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表 33.5-3 CAN ビットタイムのパラメータ
パラメータ
レンジ
機能
BRP
[1 ∼ 32]
Sync_Seg
1 tq
Prop_Seg
[1 ∼ 8] tq
物理遅延時間の補償
Phase_Seg1
[1 ∼ 8] tq
サンプルポイント前のエッジフェーズエラー保証
同期化により , 一時的に長くされる可能性があります。
Phase_Seg2
[1 ∼ 8] tq
サンプルポイント後のエッジフェーズエラー保証
同期化により , 一時的に短くされる可能性があります。
SJW
[1 ∼ 4] tq
再同期化ジャンプ幅
どちらかのフェーズバッファ部より長くなることはありません。
時間量の長さ tq の定義
固定長システムクロックへの同期化
図 33.5-4 に , CAN コントローラにおけるビットタイミングを示します。
図 33.5-4 CAN コントローラにおけるビットタイミング
1ビットタイム(BT)
Sync
_Seg
TSEG1
1単位時間
(tq)
734
TSEG2
サンプリングポイント
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第 33 章 CAN コントローラ
33.5 CAN 機能
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表 33.5-4 CAN コントローラのパラメータ
パラメータ
レンジ
機能
BRPE, BRP
[0 ∼ 1023]
Sync_Seg
1 tq
TSEG1
[1 ∼ 15] tq
サンプリングポイント前のタイムセグメントです。
Prop_Seg と Phase_Seg1 に相当します。
ビットタイミングレジスタにより制御可能です。
TSEG2
[0 ∼ 7] tq
サンプリングポイント後のタイムセグメントです。
Phase_Seg2 に相当します。
ビットタイミングレジスタにより制御可能です。
SJW
[0 ∼ 3] tq
再同期化ジャンプ幅です。
ビットタイミングレジスタにより制御可能です。
時間量の長さ tq の定義
ビットタイミングレジスタおよびプリスケーラ拡張レジスタにより , 最大
1024 までプリスケーラを拡張できます。
システムクロックへの同期化
固定長
各パラメータの関係を以下に示します。
tq
=([BRPE, BRP]+1) / fsys
BT
=SYNC_SEG+ TSEG1+ TSEG2
=(1+ (TSEG1 + 1)+ (TSEG2 + 1)) × tq
=(3 + TSEG1+ TSEG2) × tq
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第 33 章 CAN コントローラ
33.5 CAN 機能
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33.5.7 テストモード
テストモードの設定方法および動作について説明します。
■ テストモード設定
CAN 制御レジスタの Test ビットに "1" をセットすることでテストモードになります。テストモードに設定す
ると , CAN テストレジスタのビット Tx1, Tx0, LBack, Silent, Basic ビットが有効となります。
CAN 制御レジスタの Test ビットを "0" にリセットすることにより , すべてのテストレジスタ機能を無効にし
ます。
■ サイレントモード
CAN テストレジスタの Silent ビットを "1" にセットすることにより , CAN コントローラをサイレントモードに
設定できます。
サイレントモードでは , データフレームとリモートフレームを受信可能ですが , CAN バス上にはレセッシブの
み出力し , メッセージおよび ACK の送信を行いません。
CAN コントローラがドミナントビット (ACK ビット , オーバロードフラグ , アクティブエラーフラグ ) の送信
を要求された場合 , CAN コントローラ内部の折返し回路で RX 側に送信されます。この動作では , CAN バス上
においてレセッシブ状態であっても, 受信側ではCANコントローラ内部で折り返し送信されたドミナントビッ
トを受信します。
サイレントモードでは , ドミナントビット (ACK ビット , エラーフラグ ) 送信による影響がない状態で , CAN
バス上のトラフィック解析ができます。
図 33.5-5 にサイレントモードでの CAN コントローラを示します。
図 33.5-5 サイレントモードでの CAN コントローラ
CAN_TX
CAN_RX
Tx
Rx
CANコントローラ
CAN Core
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第 33 章 CAN コントローラ
33.5 CAN 機能
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■ ループバックモード
CAN テストレジスタの LBack ビットを "1" にセットすることにより , CAN コントローラをループバックモー
ドに設定できます。
ループバックモードは , 自己診断機能に使用できます。
ループバックモードでは , CAN コントローラ内部で TX 側と RX 側が接続され , CAN コントローラが送信した
メッセージを RX 側で受信したメッセージとして扱い , アクセプタンスフィルタを通過したメッセージを受信
バッファに格納します。
図 33.5-6 にループバックモードでの CAN コントローラを示します。
図 33.5-6 ループバックモードの CAN コントローラ
CAN_TX
CAN_RX
Tx
Rx
CANコントローラ
CAN Core
外部信号から独立するため , データ / リモートフレームのアクノリッジスロットでのドミナントビットはサン
プリングされません。
そのため , 通常 , CAN コントローラはアクノリッジエラーを発生しますが , 本テストモー
ドではアクノリッジエラーを発生しないようにしています。
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第 33 章 CAN コントローラ
33.5 CAN 機能
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■ サイレントモードとループバックモードの結合
CAN テストレジスタの LBack ビットと Silent ビットを同時に "1" にセットすることにより , ループバックモー
ドとサイレントモードを結合させて動作することが可能です。
このモードは , ホットセルフテスト用に使用できます。ホットセルフテストとは , CAN コントローラがループ
バックモードでテストしたときに , CAN_TX 端子にはレセッシブの固定出力 , CAN_RX 端子からの入力は無効
となりますので , CAN システムの動作に影響がないことを意味しています。
図 33.5-7 にサイレントモードとループバックモードが結合された CAN コントローラを示します。
図 33.5-7 サイレントモードとループバックモードが結合された CAN コントローラ
CAN_TX
CAN_RX
Tx
Rx
CANコントローラ
CAN Core
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第 33 章 CAN コントローラ
33.5 CAN 機能
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■ ベーシックモード
CAN テストレジスタの Basic ビットを "1" にセットすることにより , CAN コントローラをベーシックモードに
設定できます。
ベーシックモードでは , CAN コントローラは , メッセージ RAM を使用せずに動作します。
IF1 メッセージインタフェースレジスタは , 送信制御用として使用されます。
メッセージ送信を行う場合 , まず , IF1 メッセージインタフェースレジスタに送信する内容を設定します。次
に , IF1 コマンド要求レジスタの BUSY ビットに "1" をセットすることで送信を要求します。BUSY ビットが
"1" にセットされている間 , IF1 メッセージインタフェースレジスタをロックしている , または送信が保留され
ていることを示します。
BUSY ビットに "1" がセットされると CAN コントローラは以下の動作を行います。
CAN バスがバスアイドルになると , すぐに IF1 メッセージインタフェースレジスタの内容を送信用シフトレジ
スタへロードして送信を開始します。正常に送信完了すると , BUSY ビットが "0" にリセットされ , ロックされ
ていた IF1 メッセージインタフェースレジスタを開放します。
送信が保留されているときに , IF1 コマンド要求レジスタの BUSY ビットを "0" にリセットすることでいつで
も中断できます。また , 送信中に BUSY ビットを "0" にリセットすると , 調停負けやエラーなどの場合に行わ
れる再送信を停止します。
IF2 メッセージインタフェースレジスタは , 受信制御用として使用されます。
メッセージの受信は , アクセプタンスフィルタを使用せずにすべて受信します。IF2 コマンド要求レジスタの
BUSY ビットを "1" にセットすることにより , 受信したメッセージの内容を読み出すことが可能となります。
BUSY ビットに "1" がセットされると CAN コントローラは受信したメッセージ ( 受信用のシフトレジスタの内
容 ) をアクセプタンスフィルタなしで , IF2 メッセージインタフェースレジスタへ格納します。
新しいメッセージが IF2 メッセージインタフェースレジスタに格納された場合 , CAN コントローラが NewDat
ビットを "1" にセットします。また , NewDat ビットが "1" のときに , さらに新しいメッセージを受信した場合
は , CAN コントローラが MsgLst を "1" にセットします。
• ベーシックモードでは , 制御 / 状態ビットに関係するすべてのメッセージオブジェクトと IFx コマンドマスク
レジスタの制御モード設定は無効となります。
• コマンド要求レジスタのメッセージ番号は無効です。
• IF2 メッセージ制御レジスタの NewDat ビットと MsgLst ビットは通常時と同様に動作し , DLC3 ∼ DLC0 は
受信された DLC を示し , ほかの制御ビットは "0" として読み出されます。
■ 端子 CAN_TX のソフトウェア制御
CAN 送信端子である CAN_TX には , 4 つの出力機能があります。
• シリアルデータ出力 ( 通常出力 )
• CAN コントローラのビットタイミングをモニタするための CAN サンプリングポイント信号出力
• ドミナント固定出力
• レセッシブ固定出力
ドミナントおよびレセッシブの固定出力は , CAN 受信端子の CAN_RX モニタ機能とともに , CAN バスの物理
層のチェックに使用することができます。
CAN_TX 端子の出力モードは , CAN テストレジスタの Tx1 と Tx0 ビットにより制御可能です。
CAN メッセージ送信もしくはループバックモード , サイレントモード , ベーシックモードを使用する際は ,
CAN_TX をシリアルデータ出力に設定する必要があります。
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第 33 章 CAN コントローラ
33.5 CAN 機能
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33.5.8 ソフトウェア初期化
ソフトウェアによる初期化について説明します。
ソフトウェアでの初期化要因を以下に示します。
• ハードウェアリセット
• CAN 制御レジスタの Init ビットの設定
• バスオフ状態への遷移
ハードウェアによるリセットは , メッセージ RAM (MsgVal, NewDat, IntPnd, TxRqst ビットを除く ) 以外すべ
て初期化されます。メッセージ RAM はハードウェアによるリセット後 , CPU によって初期化するかメッセー
ジ RAM の MsgVal を "0" にしてください。また , ビットタイミングレジスタを設定する場合には , CAN 制御レ
ジスタの Init ビットを "0" にクリアする前に設定してください。
CAN 制御レジスタの Init ビットは , 以下の条件で "1" にセットされます。
• CPU からの "1" 書込み
• ハードウェアリセット
• バスオフ
Init ビットが "1" にセットされると , CAN バスの全メッセージ送受信は停止され , CAN バス出力の CAN_TX 端
子はレセッシブ出力となります (CAN_TX テストモードは除く )。
Init ビットに "1" をセットするとエラーカウンタは変化せず , レジスタも変更されません。
CAN 制御レジスタの Init ビットと CCE ビットが "1" にセットされると , ボーレート制御用のビットタイミン
グレジスタとプリスケーラ拡張レジスタへの設定が可能となります。
Init ビットを "0" にリセットすることによりソフトウェア初期化を終了します。また , Init ビットを "0" にする
ことは , CPU からのアクセスでしか実行できません。
Init ビットが "0" にリセットされてから , 連続した 11 ビットのレセッシブの発生 ( ＝バスアイドル ) を待つこ
とにより , CAN バス上のデータ転送と同期化した後 , メッセージの転送が行われます。
通常動作中にメッセージオブジェクトのマスク , ID, xtd, EoB, RmtEn を変更する場合 , MsgVal を無効に設定して
から変更してください。
740
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第 34 章 MediaLB (Media Local Bus interface)
MB91460M シリーズ
第 34 章
MediaLB (Media Local Bus interface)
本章では , MediaLB の機能について説明します。
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第 34 章 MediaLB (Media Local Bus interface)
34.1 MediaLB の概要
MB91460M シリーズ
34.1 MediaLB の概要
MediaLB は MediaLB 機能ブロック , HB デコーダ , FIFO バッファ , HBI バス , PBI
バスから構成されています。転送レートは 256FS, 512FS をサポートしています。
ローカルチャネルバッファ用として 2K ワード , FIFO バッファ用として 2K ワード
の RAM を搭載しています。
■ 概要
MediaLB は MOST( マルチメデア系車載 LAN 規格 Media Oriented System Transpot) ネットワーク
に IC デバイスを繋ぐためのローカルバス仕様 MediaLB(Media Local Bus) を実現するインタフェー
スです。
MOST ネットワークはいくつかの MOST ネットワークインタフェースコントローラが接続されて
ネットワークを形成しています。MediaLB は複数の IC を MOST ネットワークインタフェースコン
トローラに接続するためのローカルなシリアルバスを実現します。
本 LSI では I2S が搭載されており , MediaLB との間でデータ転送を行うことが出来ます。
また CPU から , F-bus 経由で , MediaLB とデータのやり取りを行うことも出来ます。
以下に特徴を示します。
機能
1
データ転送
同期データ転送 (Sync), 非同期データ転送 (Async), 制御データ
転送 (Control) サポート
2
チャネル数
15 チャネル
3
転送レート
256Fs, 512Fs をサポート
4
動作モード
DMA モード ( ピンポンバッファリング , 循環バッファリング )
と IO モードをサポート
5
RAM
ローカルチャネルバッファ：2048 ワード × 32 ビット
FIFO バッファ
：2048 ワード × 32 ビット
MediaLB バスプロトコルの詳細については「Media Local Bus Specification 3.0」を参照してくださ
い。
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第 34 章 MediaLB (Media Local Bus interface)
34.1 MediaLB の概要
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■ 用語説明
表 34.1-1 に本章で使用される語句の説明を示します。
表 34.1-1 語句説明 (1 / 2)
語句
説明
MediaLB
MOST( マルチメヂィア系車載 LAN 規格 MediaOrientedSystemTransport)
ネットワークに IC デバイスを繋ぐためのローカルバス仕様 MediaLB(Media
Local Bus) の機能を実現した機能ブロックです。
同期データ
音声などのストリーム信号のデータです。
非同期データ
パケットデータです。
制御データ
コントロール信号のデータです。
ローカルチャネル
バッファ
MediaLB 内部のデータ格納領域です。
FIFO バッファ
MediaLB と I2S の間にある , データを一時格納するためのデータ領域 (FIFO
チャネルバッファ ) とそれを制御するロジック部で構成されたハードウェア
ブロックです。
FIFO チャネル
バッファ
FIFO バッファ内部にある , データを一部格納するためのデータ領域です。
HBI バス
MediaLB と FIFO バッファを繋ぐローカルバスです。
IO モード
CPU から MediaLB と送受信データのやり取りが可能なモードです。
DMA モード
MediaLB が HBI バスのバスマスターとして動作するモードです。HBI バス
を経由して , MediaLB と FIFO チャネルバッファの間で送受信データのやり
取りを行います。
カレントバッファ
DMA モード時 , HBI バス上でリード・ライトされるデータ領域です。
カレントバッファ
アドレス
DMA モード時 , HBI バス上に出力されるアドレス領域を示します。チャネル
n カレントバッファコンフィギュレーションレジスタ (CCBCRn) に表示され
ます。
ネクストバッファ
DMA モード時 , カレントバッファの領域への処理後 , 次に HBI バス上で処理
されるデータ領域です。
ネクストバッファ
アドレス
DMA モード時 , カレントバッファの領域への処理後 , 次に HBI バス上に出力
されるアドレス領域を示します。チャネル n ネクストバッファコンフィギュ
レーションレジスタ (CNBCRn) に設定します。
プレビアス
バッファ
DMA モード時 , カレントバッファの前に処理されだデータ領域です。
プレビアス
バッファアドレス
DMA モード時 , カレントバッファの前に処理されたアドレス領域です。
クワドレット
4 バイト単位を表します。
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第 34 章 MediaLB (Media Local Bus interface)
34.1 MediaLB の概要
MB91460M シリーズ
表 34.1-1 語句説明 (2 / 2)
語句
744
説明
ピンポンバッファ
リング
DMA モードの 2 つのデータ転送方法のうちの 1 つです。
カレントバッファが終わると , ネクストバッファに移ると共に割込みが発生
し , ソフトウェアで次回のネクストアドレスを再設定できます。
これにより , 転送先データ格納領域を次々に変更しながらデータの送受信が
可能となります。
循環バッファ
リング
DMA モードの 2 つのデータ転送方法のうちの 1 つです。
カレントバッファで示されたデータ格納領域に対して繰り返しデータ転送
を行います。転送完了時に割込みは発生しません。
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第 34 章 MediaLB (Media Local Bus interface)
34.2 ブロック図
MB91460M シリーズ
34.2 ブロック図
I2S を含めた MediaLB の全体ブロック図を示します。
図 34.2-1 に MediaLB のブロック図を示します。
図 34.2-1 MediaLB ブロック図
MediaLB
MLBCLK
MLBSIG
MLBDAT
MediaLB Clock, Power
and Reset Logic
MediaLB Core
PBIバス
Fバス
MediaLB Link Logic
RAM
(2048wordx32bit)
MediaLB Configuration Logic
MediaLB Channel Buffer
Logic
非同期バス
インタフェース
MediaLB Channel Arbiter
HBIバス
HB Decoder
FIFOバッファチャネル選択
FIFOバッファ
CH_EN[14:0]
I2SCH0～I2SCH7
HBI
GLBREG
(ASLR,BUFDCR,
BUFIER,BUFSR,
BUFER,BUFRST)
BUFCH0～14
RAM
2048word x 32bit
SEL
PBI
I2SI
i2s_req[7:0]
ch.0 bufen～ch.7 bufen
FIFOバッファバス
I2S チャネル選択
I2S
FIFOIF
CPUIF
I2SCH0～I2SCH7
BUF x 2
(8word x 32bit)
I2SCH8, I2SCH9
SD0～SD7
CM71-10150-3
IRQ0x～IRQ7x
SD8, SD9 IRQ8x, IRQ9x
CKWS
ISCK
WS
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745
第 34 章 MediaLB (Media Local Bus interface)
34.2 ブロック図
MB91460M シリーズ
■ ブロック図説明
● MediaLB
MediaLB の機能ブロックです。
内部にローカルチャネルバッファ用の RAM(2048 ワード× 32 ビット ) を内蔵しています。同期チャ
ネル , 非同期チャネル , 制御チャネルについて送受信可能であり , ロジカルチャネル 15 チャネルを
サポートしています。
• MediaLB Clock, Power and Reset Logic
MediaLB Clock, Power and Reset Logic は MediaLB のクロック , パワー , リセットの制御を行いま
す。
• MediaLB Link Logic
MediaLB Link Logic は MediaLB インタフェースのリンク層の以下の機能をサポートしています。
- 同期チャネル , 非同期チャネル , 制御チャネルのプロトコルのチェック
- 送受信のブレーク処理
- 受信応答の生成
- 送信コマンドの生成
- MediaLB バスのロック / アンロック検出
- ロジカルチャネルの比較検出
• MediaLB Configuration Logic
MediaLB Configuration Logic は MediaLB のレジスタの制御を行います。これらのレジスタは PBI
バス経由でアクセスされます。
• MediaLB Channel Buffer Logic
MediaLB Channel Buffer Logic は RAM(2048 ワード × 32 ビット ) とのインタフェースを制御しま
す。MediaLB Channel Buffer Logic は以下の機能もサポートしています。
- ロジカルチャネル 0( 受信 ) とロジカルチャネル 1( 送信 ) 間のループバックモード
- バスレーテンシィーを解決するためのロジカルチャネルデータのバッファリング
• MediaLB Channel Arbiter
MediaLB Channel Arbiter は DMA モード時の HBI バスのバスマスタとしての制御 , MediaLB バスか
らの要求に対する応答を行います。MediaLB Channel Arbiter は以下の機能もサポートしています。
- FIFO バッファバスのバスマスタとして制御
- DMA モードのチャネル優先順位の決定
- HBI インタフェースと MediaLB ロジカルチャネルとのデータと制御線の選択
- チャネル割込みの統合
• MediaLB Core
MediaLB Core は MediaLB インタフェースの物理層をサポートしています。この物理層はシリアル
データからパラレルデータ , パラレルデータからシリアルデータに変換しています。MediaLB フ
レームのデータに対し , 同期化も行っています。
746
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第 34 章 MediaLB (Media Local Bus interface)
34.2 ブロック図
● HB Decoder
HB Decoder は HBI バス上のアドレスと各 FIFO バッファチャネル n アドレス範囲レジスタに設定
されたデータと比較し , アドレスがレジスタ n で設定された範囲内にあると FIFO バッファチャネ
ル n を選択し , HBI バス経由で MediaLB, FIFO バッファ間でのデータのやりとりを行います。HBI
バスのアドレスがアドレス範囲レジスタの設定範囲外となった場合には , MediaLB にエラー信号を
返します。MediaLB はそのエラーを受信するとチャネル n ステータスコンフィギュレーションレジ
スタの STS[5] に "1" をセットします。
本ブロックは MediaLB が DMA モード時のみ使用されます。
● FIFO バッファ
FIFO バッファは MediaLB の送受信バッファ, I2S の ch.0 ∼ ch.7 の送受信バッファとして使用され
ます。内部には 2048 ワード × 32 ビットの RAM を内蔵しています。
FIFO バッファの ch.0 は I2S の ch.0 と接続され , FIFO バッファの ch.7 は I2S の ch.7 と接続されま
す。MediaLB の場合 , HB Decoder の FIFO バッファチャネル n アドレス範囲レジスタの設定によっ
て MediaLB のチャネルと FIFO バッファのチャネルが任意に接続することが可能です。
• PBI
PBI バスインタフェースブロックです。PBI バスからのアクセスに対し , レジスタおよび RAM への
制御を行います。
• HBI
HBI バスインタフェースブロックです。HBI バスからのアクセスに対し , レジスタおよび RAM への
制御を行います。
• I2SI
I2S とのインタフェースブロックです。FIFO バッファバスのバスマスタとしての制御を行います。
I2S からデータ要求信号を受け取ると本ブロックは FIFO バッファバスへのアクセスを行います。
• GLBREG
アクセス選択レジスタ (ASLR), FIFO バッファ方向制御レジスタ (BUFDCR), FIFO バッファ割込み
レジスタ (BUFIER), FIFO バッファステータスレジスタ (BUFSR), FIFO バッファエラーレジスタ
(BUFER), FIFO バッファリセットレジスタ (BUFRST) のレジスタ群です。
• BUFCH0 ∼ BUFCH14
チャネル 0 からチャネル 14 までの各チャネルのリードポインタ , ライトポインタおよび有効クワ
ドレット数を制御します。
I2S, HBI バスおよび PBI バスからの各アクセスに対して調停しています。
• SEL
I2S, HBI バスおよび PBI バスからの書込みデータを選択します。
• RAM
2048 ワード × 32 ビットの RAM です。一時的にデータを保存しています。
● I2S
I2S 機能ブロックです。10ch. で構成 ( チャネル 0 ∼ 9) されていて , チャネル 8, チャネル 9 には 8
ワード x 32 ビットのバッファがあります。マスタ・スレーブ両方対応しています。
• CPUIF
I2S 共通制御レジスタ (I2SCCR), I2S レート設定レジスタ (I2SRSR) があり , PBI バスとのインタ
フェースです。
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747
第 34 章 MediaLB (Media Local Bus interface)
34.2 ブロック図
MB91460M シリーズ
• FIFOIF
FIFO バッファとのインタフェースです。I2S の複数のチャネルが選択された場合には , FIFO バッ
ファに対しエラーを出力し , FIFO バッファの FIFO バッファエラーレジスタのビットに "1" がセッ
トされます。
• BUFx2
I2S のチャネル 8, チャネル 9 用のバッファです。8 ワード × 32 ビット構成で 2 チャネル分あります。
• I2SCH0 ∼ I2SCH9
I2S のチャネル 0 からチャネル 9 のシリアルデータからパラレルデータ , パラレルデータからシリ
アルデータに変換するブロックです。
● PBI バス (PBI=Peripheral Bus Interface)
MediaLB, HB Decoder, FIFO バッファ , I2S の各ブロックのレジスタアクセスを行う時に使用され
るバスです。
また , I2S, FIFO バッファ , MediaLB とのデータ転送を行う時もこのバスを使用します。
● HBI バス (HBI=Host Bus Interface)
MediaLB と FIFO バッファ間のデータ転送を行う時に使用されるバスです。MediaLB が DMA モー
ド時 , 本バスのバスマスタとなって MediaLB フレームの送受信データが本バス上でやりとりされま
す。
748
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
34.3 MediaLB のレジスタ
MediaLB のレジスタ一覧を示します。
■ MediaLB のレジスタ一覧
表 34.3-1 MediaLB のレジスタ一覧 (1 / 6)
アドレス
bit31
bit0
006000H
デバイス制御コンフィギュレーションレジスタ (DCCR)
006004H
システムステータスコンフィギュレーションレジスタ (SSCR)
006008H
システムデータコンフィギュレーションレジスタ (SDCR)
00600CH
システムマスクコンフィギュレーションレジスタ (SMCR)
00601CH
バージョン制御コンフィギュレーションレジスタ (VCCR)
006030H
チャネル割込みコンフィギュレーションレジスタ (CICR)
チャネル 0 レジスタ
006040H
チャネル 0 エントリコンフィギュレーションレジスタ (CECR0)
006044H
チャネル 0 ステータスコンフィギュレーションレジスタ (CSCR0)
006048H
チャネル 0 カレントバッファコンフィギュレーションレジスタ (CCBCR0)
00604CH
チャネル 0 ネクストバッファコンフィギュレーションレジスタ (CNBCR0)
006280H
チャネル 0 ローカルチャネルバッファコンフィギュレーションレジスタ (LCBCR0)
チャネル 1 レジスタ
006050H
チャネル 1 エントリコンフィギュレーションレジスタ (CECR1)
006054H
チャネル 1 ステータスコンフィギュレーションレジスタ (CSCR1)
006058H
チャネル 1 カレントバッファコンフィギュレーションレジスタ (CCBCR1)
00605CH
チャネル 1 ネクストバッファコンフィギュレーションレジスタ (CNBCR1)
006284H
チャネル 1 ローカルチャネルバッファコンフィギュレーションレジスタ (LCBCR1)
チャネル 2 レジスタ
006060H
チャネル 2 エントリコンフィギュレーションレジスタ (CECR2)
006064H
チャネル 2 ステータスコンフィギュレーションレジスタ (CSCR2)
006068H
チャネル 2 カレントバッファコンフィギュレーションレジスタ (CCBCR2)
00606CH
チャネル 2 ネクストバッファコンフィギュレーションレジスタ (CNBCR2)
006288H
チャネル 2 ローカルチャネルバッファコンフィギュレーションレジスタ (LCBCR2)
チャネル 3 レジスタ
006070H
チャネル 3 エントリコンフィギュレーションレジスタ (CECR3)
006074H
チャネル 3 ステータスコンフィギュレーションレジスタ (CSCR3)
006078H
チャネル 3 カレントバッファコンフィギュレーションレジスタ (CCBCR3)
00607CH
チャネル 3 ネクストバッファコンフィギュレーションレジスタ (CNBCR3)
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-1 MediaLB のレジスタ一覧 (2 / 6)
アドレス
00628CH
bit31
bit0
チャネル 3 ローカルチャネルバッファコンフィギュレーションレジスタ (LCBCR3)
チャネル 4 レジスタ
006080H
チャネル 4 エントリコンフィギュレーションレジスタ (CECR4)
006084H
チャネル 4 ステータスコンフィギュレーションレジスタ (CSCR4)
006088H
チャネル 4 カレントバッファコンフィギュレーションレジスタ (CCBCR4)
00608CH
チャネル 4 ネクストバッファコンフィギュレーションレジスタ (CNBCR4)
006290H
チャネル 4 ローカルチャネルバッファコンフィギュレーションレジスタ (LCBCR4)
チャネル 5 レジスタ
006090H
チャネル 5 エントリコンフィギュレーションレジスタ (CECR5)
006094H
チャネル 5 ステータスコンフィギュレーションレジスタ (CSCR5)
006098H
チャネル 5 カレントバッファコンフィギュレーションレジスタ (CCBCR5)
00609CH
チャネル 5 ネクストバッファコンフィギュレーションレジスタ (CNBCR5)
006294H
チャネル 5 ローカルチャネルバッファコンフィギュレーションレジスタ (LCBCR5)
チャネル 6 レジスタ
0060A0H
チャネル 6 エントリコンフィギュレーションレジスタ (CECR6)
0060A4H
チャネル 6 ステータスコンフィギュレーションレジスタ (CSCR6)
0060A8H
チャネル 6 カレントバッファコンフィギュレーションレジスタ (CCBCR6)
0060ACH
チャネル 6 ネクストバッファコンフィギュレーションレジスタ (CNBCR6)
006298H
チャネル 6 ローカルチャネルバッファコンフィギュレーションレジスタ (LCBCR6)
チャネル 7 レジスタ
0060B0H
チャネル 7 エントリコンフィギュレーションレジスタ (CECR7)
0060B4H
チャネル 7 ステータスコンフィギュレーションレジスタ (CSCR7)
0060B8H
チャネル 7 カレントバッファコンフィギュレーションレジスタ (CCBCR7)
0060BCH
チャネル 7 ネクストバッファコンフィギュレーションレジスタ (CNBCR7)
00629CH
チャネル 7 ローカルチャネルバッファコンフィギュレーションレジスタ (LCBCR7)
チャネル 8 レジスタ
750
0060C0H
チャネル 8 エントリコンフィギュレーションレジスタ (CECR8)
0060C4H
チャネル 8 ステータスコンフィギュレーションレジスタ (CSCR8)
0060C8H
チャネル 8 カレントバッファコンフィギュレーションレジスタ (CCBCR8)
0060CCH
チャネル 8 ネクストバッファコンフィギュレーションレジスタ (CNBCR8)
0062A0H
チャネル 8 ローカルチャネルバッファコンフィギュレーションレジスタ (LCBCR8)
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-1 MediaLB のレジスタ一覧 (3 / 6)
アドレス
bit31
bit0
チャネル 9 レジスタ
0060D0H
チャネル 9 エントリコンフィギュレーションレジスタ (CECR9)
0060D4H
チャネル 9 ステータスコンフィギュレーションレジスタ (CSCR9)
0060D8H
チャネル 9 カレントバッファコンフィギュレーションレジスタ (CCBCR9)
0060DCH
チャネル 9 ネクストバッファコンフィギュレーションレジスタ (CNBCR9)
0062A4H
チャネル 9 ローカルチャネルバッファコンフィギュレーションレジスタ (LCBCR9)
チャネル 10 レジスタ
0060E0H
チャネル 10 エントリコンフィギュレーションレジスタ (CECR10)
0060E4H
チャネル 10 ステータスコンフィギュレーションレジスタ (CSCR10)
0060E8H
チャネル 10 カレントバッファコンフィギュレーションレジスタ (CCBCR10)
0060ECH
チャネル 10 ネクストバッファコンフィギュレーションレジスタ (CNBCR10)
0062A8H
チャネル 10 ローカルチャネルバッファコンフィギュレーションレジスタ (LCBCR10)
チャネル 11 レジスタ
0060F0H
チャネル 11 エントリコンフィギュレーションレジスタ (CECR11)
0060F4H
チャネル 11 ステータスコンフィギュレーションレジスタ (CSCR11)
0060F8H
チャネル 11 カレントバッファコンフィギュレーションレジスタ (CCBCR11)
0060FCH
チャネル 11 ネクストバッファコンフィギュレーションレジスタ (CNBCR11)
0062ACH
チャネル 11 ローカルチャネルバッファコンフィギュレーションレジスタ (LCBCR11)
チャネル 12 レジスタ
006100H
チャネル 12 エントリコンフィギュレーションレジスタ (CECR12)
006104H
チャネル 12 ステータスコンフィギュレーションレジスタ (CSCR12)
006108H
チャネル 12 カレントバッファコンフィギュレーションレジスタ (CCBCR12)
00610CH
チャネル 12 ネクストバッファコンフィギュレーションレジスタ (CNBCR12)
0062B0H
チャネル 12 ローカルチャネルバッファコンフィギュレーションレジスタ (LCBCR12)
チャネル 13 レジスタ
006110H
チャネル 13 エントリコンフィギュレーションレジスタ (CECR13)
006114H
チャネル 13 ステータスコンフィギュレーションレジスタ (CSCR13)
006118H
チャネル 13 カレントバッファコンフィギュレーションレジスタ (CCBCR13)
00611CH
チャネル 13 ネクストバッファコンフィギュレーションレジスタ (CNBCR13)
0062B4H
チャネル 13 ローカルチャネルバッファコンフィギュレーションレジスタ (LCBCR13)
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-1 MediaLB のレジスタ一覧 (4 / 6)
アドレス
bit31
bit0
チャネル 14 レジスタ
006120H
チャネル 14 エントリコンフィギュレーションレジスタ (CECR14)
006124H
チャネル 14 ステータスコンフィギュレーションレジスタ (CSCR14)
006128H
チャネル 14 カレントバッファコンフィギュレーションレジスタ (CCBCR14)
00612CH
チャネル 14 ネクストバッファコンフィギュレーションレジスタ (CNBCR14)
0062B8H
チャネル 14 ローカルチャネルバッファコンフィギュレーションレジスタ (LCBCR14)
バスインタフェースレジスタ
006410H
バッファチャネル 0 アドレス範囲レジスタ (BUFAR0)
006414H
バッファチャネル 1 アドレス範囲レジスタ (BUFAR1)
006418H
バッファチャネル 2 アドレス範囲レジスタ (BUFAR2)
00641CH
バッファチャネル 3 アドレス範囲レジスタ (BUFAR3)
006420H
バッファチャネル 4 アドレス範囲レジスタ (BUFAR4)
006424H
バッファチャネル 5 アドレス範囲レジスタ (BUFAR5)
006428H
バッファチャネル 6 アドレス範囲レジスタ (BUFAR6)
00642CH
バッファチャネル 7 アドレス範囲レジスタ (BUFAR7)
006430H
メディアステレオデータ設定レジスタ (MSTD)
006434H
バッファチャネル 8 アドレス範囲レジスタ (BUFAR8)
006438H
バッファチャネル 9 アドレス範囲レジスタ (BUFAR9)
00643CH
バッファチャネル 10 アドレス範囲レジスタ (BUFAR10)
006440H
バッファチャネル 11 アドレス範囲レジスタ (BUFAR11)
006444H
バッファチャネル 12 アドレス範囲レジスタ (BUFAR12)
006448H
バッファチャネル 13 アドレス範囲レジスタ (BUFAR13)
00644CH
バッファチャネル 14 アドレス範囲レジスタ (BUFAR14)
FIFO バッファ
752
0064A0H
アクセス選択レジスタ (ASLR)
0064A4H
FIFO バッファ方向制御レジスタ (BUFDCR)
0064A8H
FIFO バッファ割込み許可レジスタ (BUFIER)
0064ACH
FIFO バッファステータスレジスタ (BUFSR)
0064B0H
FIFO バッファエラーレジスタ (BUFER)
0064B4H
FIFO バッファリセットレジスタ (BUFRST)
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-1 MediaLB のレジスタ一覧 (5 / 6)
アドレス
bit31
bit0
0064B8H
∼
0064BFH
予約
0064C0H
FIFO バッファカウントレジスタ 0(BUFCT0)
0064C4H
FIFO バッファカウントレジスタ 1(BUFCT1)
0064C8H
FIFO バッファカウントレジスタ 2(BUFCT2)
0064CCH
FIFO バッファカウントレジスタ 3(BUFCT3)
0064D0H
FIFO バッファカウントレジスタ 4(BUFCT4)
0064D4H
FIFO バッファカウントレジスタ 5(BUFCT5)
0064D8H
FIFO バッファカウントレジスタ 6(BUFCT6)
0064DCH
FIFO バッファカウントレジスタ 7(BUFCT7)
0064E0H
∼
0064FFH
予約
006500H
FIFO バッファ 0 制御レジスタ (BUF0CR)
006504H
FIFO バッファ 1 制御レジスタ (BUF1CR)
006508H
FIFO バッファ 2 制御レジスタ (BUF2CR)
00650CH
FIFO バッファ 3 制御レジスタ (BUF3CR)
006510H
FIFO バッファ 4 制御レジスタ (BUF4CR)
006514H
FIFO バッファ 5 制御レジスタ (BUF5CR)
006518H
FIFO バッファ 6 制御レジスタ (BUF6CR)
00651CH
FIFO バッファ 7 制御レジスタ (BUF7CR)
006520H
FIFO バッファ 8 制御レジスタ (BUF8CR)
006524H
FIFO バッファ 9 制御レジスタ (BUF9CR)
006528H
FIFO バッファ 10 制御レジスタ (BUF10CR)
00652CH
FIFO バッファ 11 制御レジスタ (BUF11CR)
006530H
FIFO バッファ 12 制御レジスタ (BUF12CR)
006534H
FIFO バッファ 13 制御レジスタ (BUF13CR)
006538H
FIFO バッファ 14 制御レジスタ (BUF14CR)
00653CH
∼
00657FH
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予約
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753
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-1 MediaLB のレジスタ一覧 (6 / 6)
アドレス
bit31
bit0
006580H
FIFO バッファ 0 データレジスタ (BUF0DTR)
006584H
FIFO バッファ 1 データレジスタ (BUF1DTR)
006588H
FIFO バッファ 2 データレジスタ (BUF2DTR)
00658CH
FIFO バッファ 3 データレジスタ (BUF3DTR)
006590H
FIFO バッファ 4 データレジスタ (BUF4DTR)
006594H
FIFO バッファ 5 データレジスタ (BUF5DTR)
006598H
FIFO バッファ 6 データレジスタ (BUF6DTR)
00659CH
FIFO バッファ 7 データレジスタ (BUF7DTR)
0065A0H
FIFO バッファ 8 データレジスタ (BUF8DTR)
0065A4H
FIFO バッファ 9 データレジスタ (BUF9DTR)
0065A8H
FIFO バッファ 10 データレジスタ (BUF10DTR)
0065A4H
FIFO バッファ 11 データレジスタ (BUF11DTR)
0065A8H
FIFO バッファ 12 データレジスタ (BUF12DTR)
0065A4H
FIFO バッファ 13 データレジスタ (BUF13DTR)
0065A8H
FIFO バッファ 14 データレジスタ (BUF14DTR)
0065ACH
∼
0065FFH
754
予約
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
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■ MediaLB ビット配置
表 34.3-2 MediaLB ビット配置
・上位 16 ビット
DDCR
Bit31
Bit30
Bit29
Bit28
Bit27
Bit26
MDE
LBM
MCS1
MCS0
M5PS
MLK
SSCR
Bit25 Bit24 Bit23 Bit22 Bit21 Bit20 Bit19 Bit18 Bit17 Bit16
MLE
MHRE
MRS
-
-
SDCR
MSD31 MSD30
MSD29 MSD28 MSD27 MSD26 MSD25 MSD24 MSD23 MSD22 MSD21 MSD20 MSD19 MSD18 MSD17 MSD16
SMCR
-
VCCR
-
CICR
-
CECRn
CE
TR
CSCRn
BM
BF
IO
-
CT1
CT0
CSC7
CSC6
CSC5
CSC4
CSC3
CSC2
CSC1
CSC0
CNTE
MDS1
MDS0
-
MASK7 MASK6 MASK5 MASK4 MASK3 MASK2 MASK1 MASK0
-
-
IVB1
IVB0
GB
RDY
RDB31 RDB30
RDB29
RDB28
RDB27
RDB26 RDB25 RDB24 RDB23 RDB22 RDB21 RDB20 RDB19 RDB18 RDB17 RDB16
DMA BCA15 BCA14
BCA13
BCA12
BCA11
BCA10
IO
CCBCRn
BCA9
BCA8
BCA7
BCA6
BCA5
BCA4
BCA3
BCA2
BCA1
BCA0
TDB31
TDB30
TDB29
TDB28
TDB27
TDB26 TDB25 TDB24 TDB23 TDB22 TDB21 TDB20 TDB19 TDB18 TDB17 TDB16
DMA BSA15
BSA14
BSA13
BSA12
BSA11
BSA10
BSA9
BSA8
BSA7
BSA6
BSA5
BSA4
BSA3
BSA2
BSA1
BSA0
CNBCRn
LCBCRn
TH9
TH8
TH7
TH6
TH5
TH4
TH3
TH2
TH1
TH0
BD8
BD7
BD6
BD5
BD4
BD3
BUFARn
ST15
ST14
ST13
ST12
ST11
ST10
ST9
ST8
ST7
ST6
ST5
ST4
ST3
ST2
-
-
MSTD
-
ASLR
MSTD14 MSTD13 MSTD12 MSTD11 MSTD10 MSTD9 MSTD8 MSTD7 MSTD6 MSTD5 MSTD4 MSTD3 MSTD2 MSTD1 MSTD0
AS7[1:0]
AS6[1:0]
BRD8
BRD7
BRD6
BRD5
BIRE14 BIRE13 BIRE12 BIRE11 BIRE10 BIRE9 BIRE8 BIRE7 BIRE6 BIRE5 BIRE4 BIRE3 BIRE2 BIRE1 BIRE0
BUFSR
-
DR14
DR13
DR12
DR11
DR10
DR9
DR8
DR7
DR6
DR5
DR4
DR3
DR2
DR1
DR0
BUFER
-
BER14
BER13
BER12
BER11
BER10
BER9
BER8
BER7
BER6
BER5
BER4
BER3
BER2
BER1
BER0
BUFRST
-
BR14
BR13
BR12
BR11
BR10
BR9
BR8
BR7
BR6
BR5
BR4
BR3
BR2
BR1
BR0
BCT2m[11:8]
BTH[9:2]
BRD4
BRD3
BRD2
AS0[1:0]
-
CM71-10150-3
BRD9
AS1[1:0]
BUFIER
-
BRD10
AS2[1:0]
BRD14
BUFnDTR
BRD11
AS3[1:0]
-
BUFnCR
BRD12
AS4[1:0]
BUFDCR
BUFCTm
BRD13
AS5[1:0]
BRD1
BRD0
BCT2m[7:0]
BTH[1:0]
BUF[31:24]
FUJITSU MICROELECTRONICS LIMITED
BDP[8:3]
BUF[23:16]
755
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
・下位 16 ビット
Bit15
Bit14
Bit13
Bit12
Bit11
Bit10
Bit09 Bit08 Bit07 Bit06 Bit05 Bit04 Bit03 Bit02 Bit01 Bit00
DDCR
-
MDA8
MDA7
MDA6
MDA5
MDA4
NDA3
MDA2
MDA1
SSCR
-
SSRE
SDMU
SDML
SDSC
SDCS
SDNU
SDNL
SDR
MSD7
MSD6
MSD5
MSD4
MSD3
MSD2
MSD1
MSD0
SMMU SMML SMSC
SMCS SMNU
SMNL
SMR
MMI6
MMI3
MMI1
MMI0
SDCR
MSD15
MSD14
MSD13 MSD12 MSD11 MSD10
MSD9
MSD8
SMCR
-
VCCR
MMA7
CICR
-
MMA6
MMA5
MMA4
MMA3
MMA2
MMA1 MMA0
MMI7
MMI5
MMI4
MMI2
CNSU14 CNSU13 CNSU12 CNSU11 CNSU10 CNSU9 CNSU8 CNSU7 CNSU6 CNSU5 CNSU4 CNSU3 CNSU2 CNSU1 CNSU0
CECRn
PL7
PL6
PL5
PL4
PL3
PL2
PL1
PL0
CA8
CA7
CA6
CA5
CA4
CA3
CA2
CA1
CSCRn
STS15
STS14
STS13
STS12
STS11
STS10
STS9
STS8
STS7
STS6
STS5
STS4
STS3
STS2
STS1
STS0
IO
RDB15
RDB14
RDB13
RDB12
RDB11
RDB10
RDB9
RDB8
RDB7
RDB6
RDB5
RDB4
RDB3
RDB2
RDB1
RDB0
DMA
BFA15
BFA14
BFA13
BFA12
BFA11
BFA10
BFA9
BFA8
BFA7
BFA6
BFA5
BFA4
BFA3
BFA2
BFA1
BFA0
IO
TDB15
TDB14
TDB13
TDB12
TDB11
TDB10
TDB9
TDB8
TDB7
TDB6
TDB5
TDB4
TDB3
TDB2
TDB1
TDB0
DMA BEA15
BEA14
BEA13
BEA12
BEA11
BEA10
BEA9
BEA8
BEA7
BEA6
BEA5
BEA4
BEA3
BEA2
BEA1
BEA0
CCBCRn
CNBCRn
LCBCRn
BD2
BD1
BD0
SA12
SA11
SA10
SA9
SA8
SA7
SA6
SA5
SA4
SA3
SA2
SA1
SA0
BUFARn
EA15
EA14
EA13
EA12
EA11
EA10
EA9
EA8
EA7
EA6
EA5
EA4
EA3
EA2
-
IFEN
MSTD
ASLR
BUFDCR
QD7[1:0]
-
QD6[1:0]
QD5[1:0]
I2SRQE
QD4[1:0]
QD3[1:0]
-
QD1[1:0]
BUFIER
-
-
BUFSR
-
-
BUFER
-
-
BUFCTm+1
BUFnCR
BUFnDTR
QD0[1:0]
-
BUFRST
756
QD2[1:0]
-
BCTm+1[11:8]
BDP[2:0]
-
BCTm+1[7:0]
BSA[8]
BUF[15:8]
FUJITSU MICROELECTRONICS LIMITED
BSA[7:0]
BUF[7:0]
CM71-10150-3
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
34.3.1 デバイス制御コンフィギュレーションレジスタ (DCCR)
デバイス制御コンフィギュレーションレジスタ (DCCR) は , MediaLB の許可 , ク
ロックレート , ピンモード , ロックステータス , ソフトウェアリセット , デバイスア
ドレスを設定するレジスタです。
■ デバイス制御コンフィギュレーションレジスタ (DCCR)
図 34.3-1 にデバイス制御コンフィギュレーションレジスタ (DCCR) のビット構成を , 表 34.3-3 に
各ビットの機能を示します。
図 34.3-1 デバイス制御コンフィギュレーションレジスタ (DCCR) のビット構成
DCCR
アドレス
006000H
bit31
bit30 bit29
bit26
bit25
bit24
MDE
LBM
MCS[1:0]
bit28 bit27
M5PS
MLK
MLE
NHRE
MRS
bit23 bit22........... bit8 bit7 ............ bit0
-
MDA[8:1]
RW
RW
RW
RW
RU
RW
RW
SU
R
RW
MDA[8:1]
初期値
00000000B
0-------B
--------B
00000000B
MediaLB デバイスアレンジ
予約ビット
常に "0" をライトしてください。リード時 "0" が読み出されます
MRS
MediaLB ソフトウェアリセット
0
通常動作
1
リセット
NHRE
MediaLB ハードウェアリセットイネーブル
0
リセット禁止
1
リセット許可
MLE
MediaLB リトルエンディアンモード
0
ビッグエンディアンモード
1
リトルエンディアンモード ( 設定禁止 )
MLK
MediaLB ロック
0
アンロック
1
ロック
M5PS
MediaLB 5pin セレクト
0
3pin MediaLB モード
1
5pin MediaLB モード ( 設定禁止 )
MCS[1]
MCS[0]
MediaLB クロックセレクト
0
0
256Fs
0
1
512Fs
1
0
1024Fs( 設定禁止 )
1
1
予約
LBM
R
W
S
C1
U
: リード可能
: ライト可能
: ソフトにより "1" ライトで "1" セット
: ソフトにより "1" ライトで "0" クリア
: ハードにより更新
: 初期値
CM71-10150-3
ループバックモードイネーブル
0
通常動作
1
ループバックモード
MDE
MediaLB デバイスイネーブル
0
MediaLB インタフェース禁止
1
MediaLB インタフェース許可
FUJITSU MICROELECTRONICS LIMITED
757
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-3 デバイス制御コンフィギュレーションレジスタ (DCCR) の各ビットの機能説明 (1 / 2)
ビット名
bit31
MDE：
MediaLB デバイス
イネーブル
MediaLB インタフェースの動作を許可するビットです。
"0" に設定した場合 : MediaLB インタフェースの動作を禁止しま
す。
"1" に設定した場合：MediaLB インタフェースの動作を許可しま
す。
bit30
LBM:
ループバックモー
ド
イネーブル
ロジカルチャネル 0( 受信設定 ) とロジカルチャネル 1( 送信設定 )
の間の MediaLB バスのループバックテストを有効にするか無効に
するかを設定するビットです。
"0" に設定した場合：通常動作
"1" に設定した場合：ループバックテストモード
MCS[1:0]：
MediaLB クロック
セレクト
MediaLB の転送ルートを設定するビットです。1024Fs はサポー
トしていません。
"00" に設定した場合： 256Fs: フレームごとに 8 クワドレット
(1 クワドレット＝ 4 バイト ) をサポート
します。
"01" に設定した場合： 512Fs: フレームごとに 16 クワドレット
をサポートします。
"10" に設定した場合： 1024Fs: フレームごとに 32 クワドレッ
トをサポートします ( 設定禁止 )。
< 注意事項 >
本ビットは "10" または "11" に設定することは禁止です。
M5PS：
MediaLB
5-pin セレクト
MediaLB を 5 ピンで使用するために設定するビットです。
本 LSI は 5 ピンをサポートしていないため , 常に "0" を設定してく
ださい。
"0" に設定した場合：3-pin MediaLB モード
"1" に設定した場合：5-pin MediaLB モード ( 設定禁止 )
< 注意事項 >
本ビットは常に "0" を設定してください。
MLK：
MediaLB ロック
MediaLB フレームに MediaLB が同期している ( ロック ) かどうか
を示すビットです。
"0" の場合：アンロック状態
"1" の場合：ロック状態
3 ∼ 5 回連続してフレームの同じ位置に FRAMESYNC を受信する
と本ビットは "1" になります。ロック状態から 2 回連続してフ
レームの同じ位置に FRAMESYNC を受信しなかった場合 , 本ビッ
トは "0" になります。
< 注意事項 >
- DCCR:MRS が "1" に設定されると本ビットは "0" にクリアされ
ます。
- DCCR:MDE が "0" の時 , ロックを検出しません。
bit29,
bit28
bit27
bit26
758
機能
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
MB91460M シリーズ
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
表 34.3-3 デバイス制御コンフィギュレーションレジスタ (DCCR) の各ビットの機能説明 (2 / 2)
ビット名
bit25
bit24
MLE：
MediaLB
リトルエンディア
ンモード
MHRE：
MediaLB ハードウ
エア
リセットイネーブ
ル
機能
送受信するデータタイプを設定するビットです。
本 LSI はリトルエンディアンをサポートしていないため , 常に "0"
を設定してください。
"0"：ビックエンディアンモード
"1"：リトルエンディアンモード ( 設定禁止 )
< 注意事項 >
本ビットは常に "0" を設定してください。
MediaLB フレームでリセットコマンド受信時 , リセットするかど
うかを許可するビットです。INIC(Intelligent Network Interface
Controller ) からのリセット要求でリセットを行います。INIC から
のグローバル (SDCR:MSD=8' h0000：リセット対象が MediaLB
の全て ) またはデバイス固有 (SDCR:MSD=DA：リセット対象が
DeviceAddress で指定された MediaLB) のどちらかの
MlbReset(FEH) の受信でリセットを行います。
"0" に設定した場合 : リセット禁止
"1" に設定した場合 : リセット許可
bit23
MRS:
MediaLB ソフト
ウェア
リセット
このビットに "1" を設定すると MediaLB をリセットします。リ
セット実行後 , 本ビットは "0" になります。
"0" に設定した場合 : 通常動作
"1" に設定した場合 : リセット
< 注意事項 >
- DCCR:MHRE ビットが "1" でリセットコマンド受信によるリ
セット動作中のときも本ビットは "1" にセットされ , リセット実
行後 "0" にリセットされます。
- リードモディファイライト命令時 , 本ビットは "0" が読み出され
ます。
bit22
∼
bit8
rsvd:
予約
予約ビットです。リード時 , "0" が読み出されます。ライト時 "0"
を書いてください。
MDA[8：1]:
MediaLB デバイス
アドレス
MediaLB デバイスの DeviceAddress(DA) を設定するビットです。
DeviceAddress は MediaLB を特定するために割り当てられた 16
ビットのアドレスです。
DeviceAddress はシステムチャネルの MlbScan コマンド ,
MlbReset コマンドの時に使用されます。受信した
DeviceAddress(DA[15:0]) は DA[15:9] と DA[0] が 0 で DA[8:1] と本
ビットが一致するとコマンド対象として動作します。
bit7
∼
bit0
CM71-10150-3
FUJITSU MICROELECTRONICS LIMITED
759
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
34.3.2 システムステータスコンフィギュレーションレジスタ (SSCR)
システムステータスコンフィギュレーションレジスタ (SSCR) は , MediaLB ネット
ワークのステータスを示すレジスタです。SSCR は MediaLB フレームごとに更新さ
れます。
■ システムステータスコンフィギュレーションレジスタ (SSCR)
図 34.3-2 にシステムステータスコンフィギュレーションレジスタ (SSCR) のビット構成を , 表 34.34 に各ビットの機能を示します。
図 34.3-2 システムステータスコンフィギュレーションレジスタ (SSCR) のビット構成
SSCR
アドレス
006004H
bit31 ............................ bit8
bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
−
SSRE
SDMU
SDM
SDSC
SDCS
SDNU
SDNL
SDR
R
RSU
RC1U
RC1U
RC1U
RC1U
RC1U
RC1U
RC1U
初期値
--------B
--------B
--------B
00000000B
SDR
リセット検出
0
リセット未検出
1
リセット検出
SDNL
ネットワークロック検出
0
ネットワークロック未検出
1
ネットワークロック検出
SDNU
ネットワークアンロック検出
0
ネットワークアンロック未検出
1
ネットワークアンロック検出
SDCS
チャネルスキャン検出
0
チャネルスキャン未検出
1
チャネルスキャン検出
SDSC
サブコマンド検出
0
サブコマンド未検出
1
サブコマンド検出
SDML
MediaLB ロック検出
0
MediaLB ロック未検出
1
MediaLB ロック検出
SDMU
MediaLB アンロック検出
0
MediaLB アンロック未検出
1
MediaLB アンロック検出
SSRE
システムサービスリクエストイネーブル
0
システムサービスリクエストイネーブル応答禁止
1
システムサービスリクエストイネーブル応答許可
予約ビット
R
W
S
C1
U
760
: リード可能
: ライト可能
: ソフトにより "1" ライトで "1" セット
: ソフトにより "1" ライトで "0" クリア
: ハードにより更新
: 初期値
常に "0" をライトしてください。リード時 "0" が読み出されます
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CM71-10150-3
MB91460M シリーズ
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
表 34.3-4 システムステータスコンフィギュレーションレジスタ (SSCR) の各ビットの機能説明 (1 / 3)
ビット名
bit31
∼
bit8
rsvd:
予約
機能
予約ビットです。リード時 , "0" が読み出されます。ライト時 "0"
を書いてください。
システムサービス要求への応答を許可するビットです。
本ビットに "1" を設定するとシステムコマンド MlbScan(E4H) への
bit7
bit6
bit5
CM71-10150-3
SSRE：
システムサービス
リクエスト
イネーブル
応答として RxStatus (DeviceServiceRequest(82H)) が送信されま
す。
RxStatus が送信されると本ビットは "0" にクリアされます。本
ビットに "0" を書いた場合 , 無効です。
< 注意事項 >
リードモディファイライト命令時 , 本ビットは "0" が読み出されま
す。
SDMU：
MediaLB アンロッ
ク
検出
MediaLB フレームからアンロックを検出したことを示すビットで
す。
"0" の場合：アンロックを検出していない
"1" の場合：アンロックを検出した
システムマスクコンフィギュレーションレジスタ (SMCR:SMMU)
でマスクしなかった場合 , 本ビットが "1" になると , システム割込
みとして割込みが発生します。
本ビットに "1" を書くと本ビットは "0" にクリアされ , 本ビットに
"0" を書いた場合 , 無効です。
< 注意事項 >
- ロック状態の時 , DCCR:MRS ビットが "1" に設定されると本
ビットは "1" にセットされます。
- リードモディファイライト命令時 , 本ビットは "0" が読み出され
ます。
SDML：
MediaLB ロック検
出
MediaLB フレームからロックを検出したことを示すビットです。
"0" の場合：ロックを検出していない
"1" の場合：ロックを検出した
システムマスクコンフィギュレーションレジスタ (SMCR:SMML)
でマスクしなかった場合 , 本ビットが "1" になると , システム割込
みとして割込みが発生します。
本ビットに "1" を書くと本ビットは "0" にクリアされ , 本ビットに
"0" を書いた場合 , 無効です。
< 注意事項 >
リードモディファイライト命令時 , 本ビットは "0" が読み出されま
す。
FUJITSU MICROELECTRONICS LIMITED
761
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-4 システムステータスコンフィギュレーションレジスタ (SSCR) の各ビットの機能説明 (2 / 3)
ビット名
機能
システムコマンドのサブコマンド MlbSubCmd(E6H) を受信したこ
bit4
SDSC:
サブコマンド検出
とを示すビットです。
"0" の場合：サブコマンドを受信していない
"1" の場合：サブコマンドを受信した
コマンドの内容は SDCR レジスタを読むことによって確認できま
す。
システムマスクコンフィギュレーションレジスタ (SMCR:SMSC)
でマスクしなかった場合 , 本ビットが "1" になると , システム割込
みとして割込みが発生します。
本ビットに "1" を書くと本ビットは "0" にクリアされ , 本ビットに
"0" を書いた場合 , 無効です。
< 注意事項 >
リードモディファイライト命令時 , 本ビットは "0" が読み出されま
す。
システムコマンドのチャネルスキャン MlbScan(E4H) を受信した
bit3
SDCS:
チャネルスキャン
検出
ことを示すビットです。
"0" の場合：チャネルスキャンを受信していない
"1" の場合：チャネルスキャンを受信した
チャネルスキャンの DeviceAddress は SDCR レジスタを読むこと
によって確認できます。
他のデバイスに対するチャネルスキャンであっても SDCR レジス
タにそのデバイスの DeviceAddress が書き込まれます。
システムマスクコンフィギュレーションレジスタ (SMCR:SMCS)
でマスクしなかった場合 , 本ビットが "1" になると , システム割込
みとして割込みが発生します。
本ビットに "1" を書くと本ビットは "0" にクリアされ , 本ビットに
"0" を書いた場合 , 無効です。
< 注意事項 >
リードモディファイライト命令時 , 本ビットは "0" が読み出されま
す。
システムコマンドのネットワークアンロック MOST_Unlock(E2H)
bit2
762
SDNU:
ネットワーク
アンロック
検出
を受信したことを示すビットです。
"0" の場合：ネットワークアンロックを受信していない
"1" の場合：ネットワークアンロックを受信した
システムマスクコンフィギュレーションレジスタ (SMCR:SMNU)
でマスクしなかった場合 , 本ビットが "1" になると , システム割込
みとして割込みが発生します。
本ビットに "1" を書くと本ビットは "0" にクリアされ , 本ビットに
"0" を書いた場合 , 無効です。
< 注意事項 >
リードモディファイライト命令時 , 本ビットは "0" が読み出されま
す。
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CM71-10150-3
MB91460M シリーズ
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
表 34.3-4 システムステータスコンフィギュレーションレジスタ (SSCR) の各ビットの機能説明 (3 / 3)
ビット名
機能
システムコマンドのネットワークロック MOST_Lock(E0H) を受信
bit1
SDNL:
ネットワークロッ
ク
検出
したことを示すビットです。
"0" の場合：ネットワークロックを受信していない
"1" の場合：ネットワークロックを受信した
システムマスクコンフィギュレーションレジスタ (SMCR:SMNL)
でマスクしなかった場合 , 本ビットが "1" になると , システム割込
みとして割込みが発生します。
本ビットに "1" を書くと本ビットは "0" にクリアされ , 本ビットに
"0" を書いた場合 , 無効です。
< 注意事項 >
リードモディファイライト命令時 , 本ビットは "0" が読み出されま
す。
システムコマンドのリセット MlbReset(EEH) を受信したことを示
bit0
SDR:
リセット検出
すビットです。
"0" の場合：リセットを受信していない
"1" の場合：リセットを受信した
リセットの DeviceAddress は SDCR レジスタを読むことによって
確認できます。
他のデバイスに対するリセット要求であっても SDCR レジスタに
そのデバイスの DeviceAddress が書き込まれます。
システムマスクコンフィギュレーションレジスタ (SMCR:SMR) で
マスクしなかった場合 , 本ビットが "1" になると , システム割込み
として割込みが発生します。
本ビットに "1" を書くと本ビットは "0" にクリアされ , 本ビットに
"0" を書いた場合 , 無効です。
< 注意事項 >
リードモディファライト命令時 , 本ビットは "0" が読み出されま
す。
< 注意事項 >
• SSCR レジスタの SSRE, SDSC, SDCS, SDNU, SDNL, SDR ビットは MediaLB がロッ
クしている (DCCR:MLK=1) 時 , 有効となります。
• SSCR レジスタのステータス内容は次のフレームを受信すると更新されるので次のフ
レームを受信する前にステータス内容を確認してください。
CM71-10150-3
FUJITSU MICROELECTRONICS LIMITED
763
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
34.3.3 システムデータコンフィギュレーションレジスタ (SDCR)
システムデータコンフィギュレーションレジスタ (SDCR) は , MediaLB フレームの
システムチャネルのデータを受信するレジスタです。SDCR は MediaLB のフレーム
ごとに更新されます。
■ システムデータコンフィギュレーションレジスタ (SDCR)
図 34.3-3 にシステムデータコンフィギュレーションレジスタ (SDCR) のビット構成を , 表 34.3-5 に
各ビットの機能を示します。
図 34.3-3 システムデータコンフィギュレーションレジスタ (SDCR) のビット構成
SDCR
bit31 .................................................................................................................................. bit0
アドレス
006008H
R
W
S
C1
U
MSD[31:0]
RU
: リード可能
: ライト可能
: ソフトにより "1" ライトで "1" セット
: ソフトにより "1" ライトで "0" クリア
: ハードにより更新
MSD[31:0]
初期値
00000000B
00000000B
00000000B
00000000B
MediaLB システムデータ
表 34.3-5 システムデータコンフィギュレーションレジスタ (SDCR) の各ビットの機能説明
ビット名
bit31
∼
bit0
機能
MSD[31:0]：
MediaLB システム
データ
システムチャネルの 4 バイトのデータがこのレジスタに保存され
ます。
受信したシステムチャネルのデータをこのレジスタから読み出す
ことができます。
＜注意事項＞
次の MediaLB フレームが開始して , 現在のフレームデータが消失する前に SDCR を読み
出してください。
764
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
34.3.4 システムマスクコンフィギュレーションレジスタ (SMCR)
システムマスクコンフィギュレーションレジスタ (SMCR) は , システム割込みのマ
スクを設定するレジスタです。
■ システムマスクコンフィギュレーションレジスタ (SMCR)
図 34.3-4 にシステムマスクコンフィギュレーションレジスタ (SMCR) のビット構成を , 表 34.3-6
に各ビットの機能を示します。
図 34.3-4 システムマスクコンフィギュレーションレジスタ (SMCR) のビット構成
SMCR
bit31 ............................ bit7
bit6
bit5
bit4
bit3
bit2
bit1
bit0
-
SMMU
SMML
SMSC
SMCS
SMNU
SMNL
SMR
R
RW
RW
RW
RW
RW
RW
RW
アドレス
00600CH
R
W
S
C1
U
: リード可能
: ライト可能
: ソフトにより "1" ライトで "1" セット
: ソフトにより "1" ライトで "0" クリア
: ハードにより更新
: 初期値
CM71-10150-3
初期値
--------B
--------B
--------B
-1100000B
SMR
リセットマスク検出
0
リセットマスクなし
1
リセットマスクあり
SMNL
ネットワークロックマスク
0
ネットワークロックマスクなし
1
ネットワークロックマスクあり
SMNU
ネットワークアンロックマスク
0
ネットワークアンロックマスクなし
1
ネットワークアンロックマスクあり
SMCS
チャネルスキャンマスク
0
チャネルスキャンマスクなし
1
チャネルスキャンマスクあり
SMSC
サブコマンドマスク
0
サブコマンドマスクなし
1
サブコマンドマスクあり
SMML
MediaLB ロックマスク
0
MediaLB ロックマスクなし
1
MediaLB ロックマスクあり
SMMU
MediaLB アンロックマスク
0
MediaLB アンロックマスクなし
1
MediaLB アンロックマスクあり
予約ビット
常に "0" をライトしてください。リード時 "0" が読み出されます
FUJITSU MICROELECTRONICS LIMITED
765
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-6 システムマスクコンフィギュレーションレジスタ (SMCR) の各ビットの機能説明 (1 / 2)
ビット名
bit31
∼
bit7
bit6
bit5
機能
rsvd：
予約
予約ビットです。リード時 , "0" が読み出されます。ライト時 "0"
を書いてください。
SMMU：
MediaLB
アンロックマスク
MediaLB フレームからアンロックが検出された時にシステム割込
みをマスクするかどうかを設定するビットです。マスク対象とな
るビットは SSCR:SDMU です。
"0" に設定した場合 : MediaLB アンロック割込みマスクなし
"1" に設定した場合 : MediaLB アンロック割込みマスクあり
SMML：
MediaLB
ロックマスク
MediaLB フレームからロックが検出された時にシステム割込みを
マスクするかどうかを設定するビットです。マスク対象となる
ビットは SSCR:SDML です。
"0" に設定した場合 : MediaLB ロック割込みマスクなし
"1" に設定した場合 : MediaLB ロック割込みマスクあり
システムコマンドのサブコマンド MlbSubCmd(E6H) の受信による
bit4
システム割込みをマスクするかどうかを設定するビットです。マ
スク対象となるビットは SSCR:SDSC です。
"0" に設定した場合 : システムコマンド MlbSubCmd(E6H) 受
SMSC：
サブコマンド
マスク
"1" に設定した場合
信による割込みマスクなし
: システムコマンド MlbSubCmd(E6H) 受
信による割込みマスクあり
システムコマンドのチャネルスキャン MlbScan(E4H) の受信によ
bit3
SMCS：
チャネルスキャン
マスク
るシステム割込みをマスクするかどうかを設定するビットです。
マスク対象となるビットは SSCR:SDCS ビットです。
"0" に設定した場合 : システムコマンド MlbScan(E4H) 受信に
"1" に設定した場合
よる割込みマスクなし
: システムコマンド MlbScan(E4H) 受信に
よる割込みマスクあり
システムコマンドのネットワークアンロック MOST_Unlock(E2H)
bit2
SMNU:
ネットワーク
アンロック
マスク
の受信によるシステム割込みをマスクするかどうかを設定する
ビットです。マスク対象となるビットは SSCR:SDNU ビットで
す。
"0" に設定した場合 : システムコマンド MOST_Unlock(E2H)
"1" に設定した場合
受信による割込みマスクなし
: システムコマンド MOST_Unlock(E2H)
受信による割込みマスクあり
766
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CM71-10150-3
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-6 システムマスクコンフィギュレーションレジスタ (SMCR) の各ビットの機能説明 (2 / 2)
ビット名
機能
システムコマンドのネットワークロック MOST_Lock(E0H) の受信
bit1
SMNL:
ネットワーク
ロックマスク
によるシステム割込みをマスクするかどうかを設定するビットで
す。マスク対象となるビットは SSCR:SDNL です。
"0" に設定した場合 : システムコマンド MOST_Lock(E0H) 受
"1" に設定した場合
信による割込みマスクなし
: システムコマンド MOST_Lock(E0H) 受
信による割込みマスクあり
システムコマンドリセット MlbReset(FEH) の受信によるシステム
bit0
SMR：
リセットマスク
割込みをマスクするかどうかを設定するビットです。マスク対象
となるビットは SSCR:SDR です。
"0" に設定した場合 : システムコマンド MlbReset(FEH) 受信に
"1" に設定した場合
よる割込みマスクなし
: システムコマンド MlbReset(FEH) 受信に
よる割込みマスクあり
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767
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
34.3.5 バージョン制御コンフィギュレーションレジスタ (VCCR)
バージョン制御コンフィギュレーションレジスタ (VCCR) は MediaLB デバイスの
バージョンを示すレジスタです。
■ バージョン制御コンフィギュレーションレジスタ (VCCR)
図 34.3-5 にバージョン制御コンフィギュレーションレジスタ (VCCR) のビット構成を , 表 34.3-7 に
各ビットの機能を示します。
図 34.3-5 バージョン制御コンフィギュレーションレジスタ (VCCR) のビット構成
VCCR
アドレス
00601CH
bit31 .......................... bit24 bit23 .......................... bit16 bit15 ............................bit8 bit7...............................bit0
-
CSC[7:0]
MWA[7:0]
MMI[7:0]
R
R
R
R
初期値
--------B
00000000B*1
00000010B
00000010B
MMI[7:0]
MediaLB マイナーリビジョンコード
MWA[7:0]
MediaLB メジャーリビジョンコード
CSC[7:0]
チャネルサポートコード
rsvd
予約
*1) チャネル数 , ローカルチャネルバッファ用
RAM により以下のようになります。
15ch., RAM 1024word x 32bit : 00000000B
15ch., RAM 2048word x 32bit : 00000001B
R
W
S
C1
U
768
: リード可能
: ライト可能
: ソフトウェアにより "1" ライトで "1" セット
: ソフトウェアにより "1" ライトで "0" クリア
: ハードウェアにより更新
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-7 バージョン制御コンフィギュレーションレジスタ (VCCR) の各ビットの機能説明
ビット名
bit31
∼
bit24
bit23
∼
bit16
機能
rsvd:
予約
予約ビットです。リード時 , "0" が読み出されます。
CSC[7:0]：
チャネルサポートコー
ド
サポートするチャネル数とローカルチャネルバッファ用 RAM
サイズを示します。
00H ：チャネル数 15, ローカルチャネルバッファ
1024 ワード× 32 ビットをサポート
01H : チャネル数 15, ローカルチャネルバッファ
2048 ワード× 32 ビットをサポート
bit15
∼
bit8
MMA[7:0]：
MediaLB メジャー
リビジョンコード
MediaLB デバイスのメジャーリビジョンを示します。
本ビットは 02H を示します。
bit7 ∼
bit0
MMI[7:0]：
MediaLB マイナーリビ
ジョンコード
MediaLB デバイスのマイナーリビジョンを示します。
本ビットは 02H を示します。
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769
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
34.3.6 チャネル割込みコンフィギュレーションレジスタ (CICR)
チャネル割込みコンフィギュレーションレジスタ (CICR) はどのチャネルでチャネル
割込みが発生しているかを示します。本ビットは "1" にセットされているマスク設
定されていない割込みフラグ (CSCRn:STS[15:0]) に "1" を書くことによって "0" に
クリアされます。
■ チャネル割込みコンフィギュレーションレジスタ (CICR)
図 34.3-6 にチャネル割込みコンフィギュレーションレジスタ (CICR) のビット構成を , 表 34.3-8 に各ビットの
機能を示します。
図 34.3-6 チャネル割込みコンフィギュレーションレジスタ (CICR) のビット構成
CICR
bit31 ....................................................... bit24 bit23 ....................................................... bit16
アドレス
006030H
R
W
S
C1
U
-
CNSU[14:0]
R
R
初期値
--------B
--------B
-0000000B
00000000B
CNSU[14:0]
割込みチャネル
( チャネル 14 から 0 まで )
rsvd
予約
: リード可能
: ライト可能
: ソフトウェアにより "1" ライトで "1" セット
: ソフトウェアにより "1" ライトで "0" クリア
: ハードウェアにより更新
表 34.3-8 チャネル割込みコンフィギュレーションレジスタ (CICR) の各ビットの機能説明
ビット名
bit31
∼
bit15
bit14
∼
bit0
770
機能
rsvd:
予約
予約ビットです。リード時 , "0" が読み出されます。
CNSU[14:0]:
割込みチャネル
( チャネル 14 から
0 まで )
チャネルの割込みが発生したことを示すビットです。
CNSU[0] がチャネル 0 の割込み , CNSU[1] がチャネル 1 の割込
み , CNSU[14] がチャネル 14 の割込みがあるかどうかを示してい
ます。
"0" の場合 : 割込みなし
"1" の場合 : 割込みあり
各ビットは "1" にセットされているマスク設定されていない割込
みフラグ (CSCRn:STS[15:0]) に "1" を書くことによって "0" にク
リアされます。
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
34.3.7 チャネル n エントリコンフィギュレーションレジスタ (CECRn)
チャネル n エントリコンフィギュレーションレジスタ (CECRn) はロジカルチャネル
のチャネルイネーブル , チャネルタイプ , チャネル方向 , チャネル制御イネーブル ,
チャネルモード , チャネル割込みマスク , チャネルアドレスを設定するためのレジス
タです。
■ チャネル n エントリコンフィギュレーションレジスタ (CECRn)
図 34.3-7 にチャネル n エントリコンフィギュレーションレジスタ (CECRn) のビット構成を , 表 34.3-9 に各
ビットの機能を示します。
図 34.3-7 チャネル n エントリコンフィギュレーションレジスタ (CECRn) のビット構成
CECRn
アドレス
006040H+
10(n)H
n=0 ∼ 14
bit31
bit30 bit29, bit28 bit27 bit26, bit25 bit24 bit23 ........ bit16 bit15 .......... bit8 bit7 .............bit0
CE
TR
CT[1:0]
CNTE
MDS[1:0]
-
MASK[7:0]
PL[7:0]
CA[8:1]
RWU
RW
RW
RW
RU
R
RW
RW
RW
CA[8:1]
チャネルアドレス
PL[7:0]
パケット長
MASK[7:0]
チャネル割込みマスク
rsvd
予約
MDS[1]
MDS[0]
チャネルモード選択
0
0
DMA モードイネーブル
( ピンポンバッファリング )
0
1
DMA モードイネーブル
( 循環バッファリング )
1
0
IO モードイネーブル
1
1
予約
CNTE
R
W
S
C1
U
: リード可能
: ライト可能
: ソフトウェアにより "1" ライトで "1" セット
: ソフトウェアにより "1" ライトで "0" クリア
: ハードウェアにより更新
: 初期値
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初期値
0000000-B
00000000B
00000000B
00000000B
チャネル制御イネーブル
CT[1]
CT[0]
チャネルタイプ選択
0
0
同期チャネル
0
1
予約
1
0
非同期チャネル
1
1
制御チャネル
TR
チャネル送信選択
0
受信
1
送信
CE
チャネルイネーブル
0
チャネル禁止
1
チャネル許可
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771
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-9 チャネル n エントリコンフィギュレーションレジスタ (CECRn) の各ビットの機能説明
(1 / 3)
ビット名
機能
bit31
CE:
チャネルイネーブル
チャネル許可ビットです。
"0" に設定した場合：チャネル禁止
"1" に設定した場合：チャネル許可
同期チャネル (CECR:CT=00) の時 , CECRn:PL[7] に "1" を
設定し , フレーム同期ロストエラーが検出されると本ビット
は "0" にリセットされます。
bit30
TR:
チャネル送信選択
チャネルが送信か受信かを設定するビットです。
"0" に設定した場合：受信
"1" に設定した場合：送信
CT[1:0]:
チャネルタイプ選択
チャネルのタイプ選択を設定するビットです。
"00" に設定した場合：同期チャネル
"01" に設定した場合：予約
"10" に設定した場合：非同期チャネル
"11" に設定した場合：制御チャネル
bit29,
bit28
bit27
772
CNTE:
チャネル
制御
イネーブ
ル
非同期チャネル /
制御チャネル
受信パケットカウンタを有効にするかどうか設定するため
のビットです。
"0" に設定した場合：受信パケットカウンタディセーブル
"1" に設定した場合：受信パケットカウンタイネーブル
< 注意事項 >
IO モード時のみ有効です。
同期チャネル
ストリーミングチャネルのフレーム同期を有効にするかど
うか設定するためのビットです。
"0" に設定した場合：フレーム同期ディセーブル
"1" に設定した場合：フレーム同期イネーブル
bit26,
bit25
MDS[1:0]:
チャネルモード選択
チャネルのモードを設定するビットです。
"00" に設定した場合：ピンポンバッファリング (DMA モー
ド)
"01" に設定した場合：循環バッファリング (DMA モード )
"10" に設定した場合：IO モード
"11" の設定は禁止です。
< 注意事項 >
- 使用するチャネルは DMA モードか IO モードかどちらか
一方に設定してください。チャネルごとに IO モードと
DMA モードを混在して設定することは禁止です。
- 本ビットに "11" を設定することは禁止です。
bit24
rsvd：
予約
予約ビットです。リード時 , "0" が読み出されます。ライト
時 "0" を書いてください。
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CM71-10150-3
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-9 チャネル n エントリコンフィギュレーションレジスタ (CECRn) の各ビットの機能説明
(2 / 3)
ビット名
bit23
∼
bit17
CM71-10150-3
チャネル
割込み
マスク
機能
MASK[7]:
予約
予約ビットです。リード時 , "0" が読み出されます。ライト
時 "0" を書いてください。
MASK[6]:
フレーム同期
ロストマスク
フレーム同期ロストによるチャネル割込みをマスクするか
どうか設定するビットです。マスク対象となるステータス
ビットは SCSRn:STS[6] です。
"0" に設定した場合：割込みマスクなし
"1" に設定した場合：割込みマスクあり
MASK[5]:
予約ビット
予約ビットです。リード時 , "0" が読み出されます。ライト
時 "0" を書いてください。
MASK[4]:
バッファエラー
マスク
バッファエラーによるチャネル割込みをマスクするかどう
か設定するビットです。
マスク対象となるステータスビットは SCSRn:STS[4] です。
"0" に設定した場合：割込みマスクなし
"1" に設定した場合：割込みマスクあり
MASK[3]:
バッファ開始
マスク /
送信サービス
要求マスク
DMA モード , IO モードの設定によって本ビットの意味が以
下のようになります。
DMA モードに設定した場合：バッファ開始マスク
IO モードに設定した場合：送信サービス要求マスク
本ビットはチャネル割込みをマスクするかどうか設定する
ビットです。
マスク対象となるステータスビットは SCSRn:STS[3] です。
"0" に設定した場合：割込みマスクなし
"1" に設定した場合：割込みマスクあり
MASK[2]:
バッファ終了
マスク /
受信サービス
要求マスク
DMA モード , IO モードの設定によって本ビットの意味が以
下のようになります。
DMA モードに設定した場合：バッファエンドマスク
IO モードに設定した場合：受信サービス要求マスクま
たは受信パケットアボート
マスク
本ビットはチャネル割込みをマスクするかどうか設定する
ビットです。
マスク対象となるステータスビットは SCSRn:STS[2] です。
"0" に設定した場合：割込みマスクなし
"1" に設定した場合：割込みマスクあり
MASK[1]:
ブレーク検出
マスク
ブレーク検出によるチャネル割込みをマスクするかどうか
設定するビットです。
マスク対象となるステータスビットは SCSRn:STS[1] です。
"0" に設定した場合：割込みマスクなし
"1" に設定した場合：割込みマスクあり
FUJITSU MICROELECTRONICS LIMITED
773
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-9 チャネル n エントリコンフィギュレーションレジスタ (CECRn) の各ビットの機能説明
(3 / 3)
ビット名
bit16
チャネル
割込み
マスク
機能
MASK[0]:
プロトコル
エラーマスク
非同期チャネル /
制御チャネル
プロトコルエラーによるチャネル割込みをマスクするかど
うか設定するビットです。
マスク対象となるステータスビットは SCSRn:STS[0] です。
"0" に設定した場合：割込みマスクなし
"1" に設定した場合：割込みマスクあり
パケットカウントスレッショルドを設定するビットです。
本ビットに受信パケット数を設定し , 受信パケット数がこの
設定になった場合 , 受信サービス要求が生成されます。また ,
ローカルチャネルバッファがフルになった時も受信サービ
ス要求が生成されます。
< 注意事項 >
- 本ビットを使用する場合 , LCBCRn:TH[9:0]=000H に設定
してください。
- PL[7:5] には "000" を設定してください。
- IO モードのみ有効です。
bit15
∼
bit8
PL[7:0]：
パケット
長
同期チャネル
bit7
∼
bit0
774
CA[8:1]:
チャネルアドレス
PL[7] はフレーム同期ディセーブルを設定します。
"0" に設定した場合：フレーム同期チャネルディセーブ
ル禁止
"1" に設定した場合：フレーム同期チャネルディセーブ
ル許可
フレーム同期チャネルディセーブルを許可した場合 , フレー
ム同期ロストが発生すると , チャネル許可ビット
(CECRn:CE) を "0" にリセットします。
PL[6:0] はフレーム同期フィジカルチャネル数を設定します。
つまり , 1 フレーム内に含まれる同期チャネルのうち , チャ
ネルアドレス (CECRn:CA[8:1]) と一致するフィジカルチャ
ネル数を設定します。
ロジカルチャネルのチャネルアドレスを設定するビットで
す。
このビットは受信したフィジカルチャネルのチャネルアド
レスと照合され , 一致するとデータを送受信します。受信し
たチャネルアドレス (CA[15:0]) は CA[15:9] と CA[0] が 0 で
CA[8:1] と本ビットが一致すると送受信を行います。
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CM71-10150-3
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
34.3.8 チャネル n ステータスコンフィギュレーションレジスタ (CSCRn)
チャネル n ステータスコンフィギュレーションレジスタ (CSCRn) はロジカルチャネ
ル n のカレントバッファとプレビアスバッファのステータスを反映します。
■ チャネル n ステータスコンフィギュレーションレジスタ (CSCRn)
図 34.3-8 にチャネル n ステータスコンフィギュレーションレジスタ (CSCRn) のビット構成を , 表
34.3-10 に各ビットの機能を示します。
図 34.3-8 チャネル n ステータスコンフィギュレーションレジスタ (CSCRn) のビット構成
CSCRn
アドレス
006044H
+10(n)H
n=14 ∼ 0
R
W
S
C1
U
bit31
bit30
bit17
bit16
bit15 .......... bit0
BM
BF
bit29 .........bit20 bit19, bit18
-
-
GB
RDY
STS[15:0]
RU
RU
R
RU
RSU
RSU/RSC1
RC1U
: リード可能
: ライト可能
: ソフトウェアにより "1" ライトで "1" セット
: ソフトウェアにより "1" ライトで "0" クリア
: ハードウェアにより更新
: 初期値
CM71-10150-3
初期値
10------B
----0000B
00000000B
00000000B
STS[15:0]
チャネルステータス
RDY
ネクストバッファレディ
GB
ブレーク生成
rsvd
予約
rsvd
予約
BF
バッファフル
0
ローカルチャネルバッファフルでない
1
ローカルチャネルバッファフル
BM
バッファエンプティ
0
ローカルチャネルバッファエンプティでない
1
ローカルチャネルバッファエンプティ
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775
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-10 チャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の各ビットの
機能説明 (1 / 7)
ビット名
776
機能
bit31
BM:
バッファエンプテイ
チャネルのローカルチャネルバッファが空の時 , 本ビッ
トは "1" になります。
bit30
BF:
バッファフル
チャネルのローカルチャネルバッファがフルの時 , 本
ビットは "1" になります。
bit29
∼
bit20
rsvd:
予約
予約ビットです。リード時 , "0" が読み出されます。ラ
イト時 , "0" を書いてください。
bit19,
bit18
rsvd:
予約
予約ビットです。リード時 , 不定です。ライト時 , 不定
データを書いても動作に影響を及ぼしません。
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CM71-10150-3
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-10 チャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の各ビットの
機能説明 (2 / 7)
ビット名
機能
ブレーク生成許可ビットです。
本ビットに "1" を書いた場合 "1" が設定され , "0" を書い
た場合前の値を保持します。
送信設定で本ビットに "1" を設定した場合 , RxStatus と
して ReceiverBusy(10H) を受信すると本ビットを "0" に
し , 次に受信したチャネルアドレスが一致すると
AsyncBreak(26H) または ControlBreak(36H) コマンドを
出力します。
受信設定で本ビットに "1" を設定した場合 , チャネルア
ドレスが一致すると本ビットは "0" にクリアされ ,
RxStatus として ReceiverBreak(70H) を出力します。そ
のときのデータは受信し , ローカルチャネルバッファま
たは FIFO バッファに格納されます。その後 ,
AsyncContinue(22H) または ControlContinue(32H) コマ
bit17
GB:
ブレーク
生成
非同期チャネ
ル / 制御チャ
ネル
ンドを受信してもローカルチャネルバッファまたは
FIFO バッファには格納されません。
< 注意事項 >
- ピンポンバッファリングで送信設定時 , パケットの途
中で AsyncBreak(26H) または ControlBreak(36H) コマ
ンドを出力した場合 , 次にチャネルアドレスを受信す
ると残りのパケットは捨てられ , そのときカレント
バッファコンフィギュレーションレジスタのファイナ
ルアドレスまで達した場合 , DMA モードは終了し ,
ファイナルアドレスに達していない場合には次のパ
ケットの送信を開始します。
- ピンポンバッファリングで受信設定時 , RxStatus とし
て ReceiverBreak(70H) を出力しても DMA モードは停
止しません。再度 AsyncStart(20H) または
ControlStart(30H) を受信するとカレントバッファのス
タートアドレスから FIFO バッファに格納されますの
でそれまでに前に受信したデータを FIFO バッファか
ら読み出してください。
同期チャネル
CM71-10150-3
予約ビットです。リード時 , "0" が読み出されます。ラ
イト時 , "0" を書いてください。
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777
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-10 チャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の各ビットの
機能説明 (3 / 7)
ビット名
bit16
bit15
∼
bit11
778
機能
RDY：
ネクストバッファレデイ
チャネル
ステータ
ス
IO モードの場合 , 本ビットは予約ビットになります。
リード時 , "0" が読み出されます。ライト時 , "0" を書い
てください。
DMA モードの場合 , 本ビットは DMA モード開始ビット
です。本ビットに "1" を設定すると送信の場合 , FIFO
バッファからローカルチャネルバッファへデータを転送
します。受信の場合 , ローカルチャネルバッファに受信
データが格納されるとローカルチャネルバッファから
FIFO バッファへデータを転送します。
ピンポンバッファリングの場合 , ネクストバッファコン
フィギュレーションレジスタのデータをカレントバッ
ファコンフィギュレーションレジスタに複写されると本
ビットは "0" にクリアされます。
循環バッファリングの場合 , 本ビットに "1" を設定した
場合 , ハードでは "0" にクリアすることはありませんの
で循環バッファリングを停止したい場合には , 本ビット
に "0" を書いてください。CCBCRn:BCA が
CCBCRn:BFA に達すると循環バッファリングは停止し
ます。
< 注意事項 >
ピンポンバッファリング時 , ハードによって本ビットが
"0" にクリアされ , 次のパケットを設定後 , 本ビットに
"1" を書き込めば , 連続的にパケットの送受信ができま
すが , FIFO バッファの容量がパケット分確保できなけ
ればそのような使用方法を禁止します。
STS[15:12]：
予約
予約ビットです。リード時 , "0" が読み出されます。ラ
イト時 , "1" を書いてください。
STS[11]:
予約 / プレビ
アスバッファ
開始
IO モード時 , 予約ビットです。リード時 , "0" が読み出
されます。ライト時 , "0" を書いてください。
DMA モード時 , プレビアスバッファ開始ビットです。
カレントバッファスタートビットが "1" にセットされて
いて次の DMA モードの処理が開始されると , 本ビット
が "1" にセットされます。
本ビットに "1" を書くと "0" にクリアされます。"0" を書
いた場合は無効です。
< 注意事項 >
リードモディファイライト命令時 , 本ビットは "0" が読
み出されます。
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CM71-10150-3
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-10 チャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の各ビットの
機能説明 (4 / 7)
ビット名
機能
STS[10]:
予約 / プレビ
アスバッファ
終了
IO モード時 , 予約ビットです。リード時 , "0" が読み出
されます。ライト時 , "0" を書いてください。
DMA モード時 , プレビアスバッファ終了ビットです。
現在の DMA モードの処理が終了し , RDY ビットに "1"
がセットされていると RDY ビットを "0" にし , 本ビット
に "1" をセットして次の DMA モードの処理が開始しま
す。このビットで現在 DMA モードが動作中であること
がわかります。
本ビットに "1" を書くと "0" にクリアされます。"0" を書
いた場合は無効です。
< 注意事項 >
リードモディファイライト命令時 , 本ビットは "0" が読
み出されます。
IO モード時 , 受信パケット開始ビットです。受信チャネ
ルがパケット開始コマンドの ControlStart(30H) または
AsyncStart(20H) を検出したことを示します。
bit10,
bit9
チャネル
ステータ
ス
STS[9]:
受信パケット
開始 / プレビ
アス
バッファブ
レーク
CM71-10150-3
"0" の場合：受信パケット開始コマンド未検出
"1" の場合：受信パケット開始コマンド検出
本ビットは受信パケットがアボートされ , 次のパケット
の受信を開始したことを検出するために使用されます。
本ビットが "1" になったら , 有効データの処理を始める
ことができます。
DMA モード時 , プレビアスバッファブレークビットで
す。以下の条件で本ビットは "1" にセットされます。
- カレントバッファ開始時 , カレントバッファブレー
クが "1" にセットされている。
- 送信設定でローカルチャネルバッファには前の
DMA モードで転送されたデータが存在しており , 次
の DMA モードを処理中に ReceiverBreak を受信す
る。
本ビットに "1" を書くと "0" にクリアされます。"0" を書
いた場合は無効です。
< 注意事項 >
- IO モード時 , 本ビットは非同期および制御チャネルの
送信のみ有効です。
- IO モード時 , 本ビットが "1" にセットされてもチャネ
ル割込みは発生しないので受信パケットアボート
(STS[8]) につづいて本ビットを定期チェックしなけれ
ばなりません。
- リードモディファイライト命令時 , 本ビットは "0" が
読み出されます。
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779
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-10 チャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の各ビットの
機能説明 (5 / 7)
ビット名
機能
IO モード時 , 受信パケットアボートビットです。受信設
定時 , ReceiverBreak(70H) 応答をしたり ,
ControlBreak(36H) または AsyncBreak(26H) を受信する
bit8,
bit7
チャネル
ステータ
ス
STS[8]:
受信パケット
アボート /
プレビアス
バッファ
プロトコルエ
ラー
STS[7]:
予約
780
と本ビットに "1" がセットされます。
DMA モード時 , プレビアスバッファプロトコルエラー
ビットです。カレントバッファプロトコルエラーが "1"
にセットされていて現在の DMA モードの処理を終了す
るか , 受信設定時無効なコマンドの受信 , パケットの途
中で ControlStart(30H) または AsyncStart(20H) コマンド
の受信または送信設定で ReceiverBreak(70H) を受信し
た時 , RDY ビットが "1" で現在の DMA モードの処理を
終了すると RDY ビットを "0" にし , 本ビットに "1" を
セットして次の DMA モードの処理を開始します。
本ビットに "1" を書くと "0" にクリアされます。"0" を書
いた場合は無効です。
< 注意事項 >
リードモディファイライト命令時 , 本ビットは "0" が読
み出されます。
予約ビットです。リード時 , "0" が読み出されます。ラ
イト時 , "1" を書いてください。
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-10 チャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の各ビットの
機能説明 (6 / 7)
ビット名
bit6
∼
bit4
CM71-10150-3
チャネル
ステータ
ス
機能
STS[6]:
フレーム同期
ロスト
フレーム同期ロストビットです。MediaLB フレームへ
の同期がロストした場合 , 本ビットに "1" をセットしま
す。CECRn:CNTE が "1" に設定され , CECRn:PL[6:0]
で設定したフィジカルチャネル数と , チャネルアドレス
が一致したフィジカルチャネル数が一致しないと同期ロ
ストと判断します。
本ビットに "1" を書くと "0" にクリアされます。"0" を書
いた場合は無効です。
< 注意事項 >
- リードモディファイライト命令時 , 本ビットは "0" が
読み出されます。
- 同期チャネルのみ有効です。
STS[5]:
予約 / ホスト
バスエラー
IO モード時 , 予約ビットです。リード時 , "0" が読み出
されます。ライト時 , "1" を書いてください。
DMA モード時 , ホストバスエラービットです。
MediaLB の方向と FIFO バッファの方向が間違っている
か , FIFO バッファのチャネルがフルで MediaLB から書
込みが発生した場合 , カレントバッファコンフィギュ
レーションレジスタ (CCBCRn) の BCA が FIFO バッ
ファチャネル n アドレス範囲レジスタ (BUFARn) で設定
したアドレス領域外であった場合に本ビットが "1" に
セットされます。
本ビットに "1" を書くと "0" にクリアされます。"0" を書
いた場合は無効です。
< 注意事項 >
リードモディファイライト命令時 , 本ビットは "0" が読
み出されます。
STS[4]:
バッファエ
ラー
バッファエラービットです。送信設定でローカルチャネ
ルバッファアンダーランエラーや受信設定でローカル
チャネルバッファオーバーランエラーが発生すると本
ビットに "1" をセットします。
本ビットに "1" を書くと "0" にクリアされます。"0" を書
いた場合は無効です。
< 注意事項 >
リードモディファイライト命令時 , 本ビットは "0" が読
み出されます。
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781
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-10 チャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の各ビットの
機能説明 (7 / 7)
ビット名
bit3
∼
bit0
機能
STS[3]:
送信サービス
要求 /
カレント
バッファ開始
IO モード時 , 送信サービス要求ビットです。送信設定で
ローカルチャネルバッファにある有効な送信データが
LCBCRn:TH[8:0] 以下になった場合 , "1" になります。
DMA モード時 , カレントバッファ開始ビットです。
CNBCRn の設定値が CCBCRn に転送されると RDY
ビットを "0" にし , 本ビットに "1" をセットし , DMA
モードの処理を開始します。
DMA モード時 , 本ビットに "1" を書くと "0" にクリアさ
れます。"0" を書いた場合は無効です。
< 注意事項 >
リードモディファイライト命令時 , 本ビットは "0" が読
み出されます。
STS[2]:
受信サービス
要求 /
カレント
バッファ終了
IO モード時 , 受信サービス要求ビットです。受信設定で
ローカルチャネルバッファが空いてるクワドレット数が
LCBCRn:TH[8:0] 以下になった場合 , 本ビットに "1" を
セットします。
DMA モード時 , カレントバッファ終了ビットです。最
終パケットの最後のクワドレットの送受信に成功した場
合 , 本ビットに "1" をセットし , DMA モードの処理を終
了します。
DMA モード時 , 本ビットに "1" を書くと "0" にクリアさ
れます。"0" を書いた場合は無効です。
< 注意事項 >
リードモディファイライト命令時 , 本ビットは "0" が読
み出されます。
チャネル
ステータ
ス
カレントバッファブレークビットです。送信設定で
ReceiverBreak(70H) を受信するか , 受信設定で
ControlBreak(36H) または AsyncBreak(26H) を受信する
STS[1]:
カレントバッ
ファブレーク
と本ビットに "1" をセットします。
本ビットに "1" を書くと "0" にクリアされます。"0" を書
いた場合は無効です。
< 注意事項 >
リードモディファイライト命令時 , 本ビットは "0" が読
み出されます。
カレントバッファプロトコルエラーです。受信設定で無
効なコマンドの受信 , パケットの途中で
ControlStart(30H) または AsyncStart(20H) コマンドの受
STS[0]:
カレントバッ
ファプロトコ
ルエラー
782
信または送信設定で ReceiverBreak(70H) を受信した時 ,
本ビットに "1" をセットします。
本ビットに "1" を書くと "0" にクリアされます。"0" を書
いた場合は無効です。
< 注意事項 >
リードモディファイライト命令時 , 本ビットは "0" が読
み出されます。
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MB91460M シリーズ
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
34.3.9 チャネル n カレントバッファコンフィギュレーションレジスタ (CCBCRn)
チャネル n カレントバッファコンフィギュレーションレジスタ (CCBCRn) は DMA
モードに設定された場合 , カレントアドレスを示すレジスタとなります。IO モード
に設定されると , 受信データバッファとなります。
■ チャネル n カレントバッファコンフィギュレーションレジスタ (CCBCRn)
MediaLB が IO モードで動作している場合と , DMA モードで動作している場合で , レジスタの機能
が異なります。
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783
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
34.3.9.1 IO モードの時のチャネルｎカレントバッファコンフィギュレーション
レジスタ
図 34.3-9 にチャネル n カレントバッファコンフィギュレーションレジスタ (CCBCRn) のビット構
成を , 表 34.3-11 に各ビットの機能を示します。
図 34.3-9 IO モードの時のチャネル n カレントバッファコンフィギュレーションレジスタ (CCBCRn)
のビット構成
CCBCRn
bit31 .................................................................................................................................. bit0
アドレス
006048H
+10(n)H
N-14 ∼ 0
R
W
S
C1
U
RDB[31:0]
RU
: リード可能
: ライト可能
: ソフトウェアにより "1" ライトで "1" セット
: ソフトウェアにより "1" ライトで "0" クリア
: ハードウェアにより更新
RDB[31:0]
初期値
00000000B
00000000B
00000000B
00000000B
受信データバッファ
表 34.3-11 IO モードの時のチャネル n カレントバッファコンフィギュレーションレジスタ
(CCBCRn) の各ビットの機能説明
ビット名
bit31
∼
bit0
784
RDB[31:0]:
受信データ
バッファ
機能
ロジカルチャネルが受信の時に , 本レジスタを読み出すと受信
データが読み出されます。
< 注意事項 >
本レジスタを読み出す場合には 32 ビットアクセスで読み出してく
ださい。
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
34.3.9.2 DMA モードの時のチャネル n カレントバッファコンフィギュレーション
レジスタ
図 34.3-10 にチャネル n カレントバッファコンフィギュレーションレジスタ (CCBCRn) のビット構
成を , 表 34.3-12 に各ビットの機能を示します。
図 34.3-10 DMA モードの時のチャネル n カレントバッファコンフィギュレーションレジスタ
(CCBCRn) のビット構成
CCBCR
bit31 ....................................................... bit16 bit15 ......................................................... bit0
アドレス
0060048H
+10(n)H
n=14 ∼ 0
R
W
S
C1
U
BCA[15:0]
BFA[15:0]
RU
RU
初期値
00000000B
00000000B
00000000B
00000000B
BFA[15:0]
バッファファイナルアドレス
BCA[15:0]
バッファカレントアドレス
: リード可能
: ライト可能
: ソフトウェアにより "1" ライトで "1" セット
: ソフトウェアにより "1" ライトで "0" クリア
: ハードウェアにより更新
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785
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-12 DMA モードの時のチャネル n カレントバッファコンフィギュレーションレジスタ
(CCBCRn) の各ビットの機能説明
ビット名
機能
FIFO バッファにアクセスする現在のアドレスを示します。
CSCRn:RDY ビットに "1" を設定すると DMA モードが開始され ,
CNBCRn:BSA の設定値が本ビットに複写され , ロジカルチャネル
が送受信するごとに＋ 4 されます。
＜注意事項＞
- BCA[1:0]=00 固定となります。
- 制御チャネルまたは非同期チャネルでピンポンバッファリング
の送信設定時 , パケットの途中で AsyncBreak(26H) または
bit31
∼
bit16
BCA[15:0]:
バッファカレン
トアドレス
ControlBreak(36b) コマンドを出力した場合 , 次にチャネルアド
レスを受信すると残りのパケットは捨てられ , そのときカレント
バッファコンフィギュレーションレジスタのファイナルアドレ
スまで達した場合 , DMA モードは終了し , ファイナルアドレス
に達していない場合には次のパケットの送信を開始します。
- 制御チャネルまたは非同期チャネルでピンポンバッファリング
の受信設定時 , RxStatus として ReceiverBreak(70H) を出力して
も DMA モードは停止しません。再度 AsyncStart(20H) または
ControlStart(30H) を受信するとカレントバッファのスタートア
ドレスから FIFO バッファに格納されますのでそれまでに前に受
信したデータを FIFO バッファから読み出してください。
bit15
∼
bit0
786
BFA[15:0]:
バッファ
ファイナル
アドレス
FIFO バッファにアクセスする終了のアドレスを示します。
CSCRn:RDY ビットに "1" を設定すると DMA モードが開始され ,
CNBCRn:BEA の設定値が本ビットに複写されます。
＜注意事項＞
BFA[1:0]=00 固定となります。
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
34.3.10 チャネル n ネクストバッファコンフィギュレーションレジスタ (CNBCRn)
チャネル n ネクストバッファコンフィギュレーションレジスタ (CNBCRn) は DMA
モードに設定された場合 , ロジカルチャネル n のネクストアドレスのスタートアド
レスとエンドアドレスを設定するためのレジスタです。IO モードに設定された場合 ,
CNBCRn レジスタは送信データバッファとなります。
■ チャネル n ネクストバッファコンフィギュレーションレジスタ (CNBCRn)
MediaLB が IO モードで動作している場合と , DMA モードで動作している場合で , レジスタの機能
が異なります。
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787
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
34.3.10.1 IO モードの時のチャネル n ネクストバッファコンフィギュレーション
レジスタ
図 34.3-11 にチャネル n ネクストバッファコンフィギュレーションレジスタ (CNBCRn) のビット構
成を , 表 34.3-13 に各ビットの機能を示します。
図 34.3-11 IO モードの時のチャネル n ネクストバッファコンフィギュレーションレジスタ
(CNBCRn) のビット構成
CNBCRn
bit31 .................................................................................................................................. bit0
アドレス
00604CH
+10(n)H
N-14 ∼ 0
R
W
S
C1
U
TDB[31:0]
RW
: リード可能
: ライト可能
: ソフトウェアにより "1" ライトで "1" セット
: ソフトウェアにより "1" ライトで "0" クリア
: ハードウェアにより更新
TDB[31:0]
初期値
00000000B
00000000B
00000000B
00000000B
送信データバッファ
表 34.3-13 IO モードの時のチャネル n ネクストバッファコンフィギュレーションレジスタ
(CNBCRn) の各ビットの機能説明
ビット名
bit31
∼
bit0
788
TDB[31:0]:
送信データ
バッファ
機能
送信データバッファレジスタです。
ロジカルチャネルが送信設定の場合 , 本レジスタに送信データを書
き , 受信したチャネルアドレスとロジカルチャネルの設定した
チャネルアドレスが一致するとその書いたデータを MediaLB フ
レーム上に出力します。
< 注意事項 >
- 2 回同じデータを送信したい場合には , I2SCCR:DBL ビットに
"1" を設定 (2 回転送モード ) した後 , 送信データを 1 回書いてく
ださい。
- 2 回転送モードはロジカルチャネル 8, 9 のみ対応しています。
- 本レジスタに書き込む場合 , ステレオモード (MSTD:MSTDn=0)
に設定している場合 , 32 ビットで書いてください。モノラル
モード (MSTD:MSTDn=1) に設定した場合 , 16 ビットで書いて
ください。アドレス 1 が "L" の場合 TDB[31:16] に 0 が書き込ま
れ , TDB[15:0] に 16 ビットの送信データが書き込まれます。ア
ドレス 1 が "H" の場合 TDB[31:16] に 16 ビットの送信データが
書き込まれ , TDB[15:0] に 0 が書き込まれます。
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
34.3.10.2 DMA モードの時のチャネルネクストバッファコンフィギュレーション
レジスタ
図 34.3-12 にチャネル n ネクストバッファコンフィギュレーションレジスタ (CNBCRn) のビット構
成を , 表 34.3-14 に各ビットの機能を示します。
図 34.3-12 DMA モードの時のチャネル n ネクストバッファコンフィギュレーションレジスタ
(CNBCRn) のビット構成
CNBCRn
bit31 ....................................................... bit16 bit15 ......................................................... bit0
アドレス
006004CH
+10(n)H
n=14 ∼ 0
R
W
S
C1
U
BSA[15:0]
BEA[15:0]
RW
RW
初期値
00000000B
00000000B
00000000B
00000000B
BEA[15:0]
バッファエンドアドレス
BSA[15:0]
バッファスタートアドレス
: リード可能
: ライト可能
: ソフトウェアにより "1" ライトで "1" セット
: ソフトウェアにより "1" ライトで "1" クリア
: ハードウェアにより更新
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789
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-14 DMA モードの時のチャネル n ネクストバッファコンフィギュレーションレジスタ
(CNBCRn) の各ビットの機能説明
ビット名
bit31
∼
bit16
bit15
∼
bit0
機能
BSA[15:0]:
バッファスタート
アドレス
FIFO バッファに対応した開始アドレスを設定します。
CSCRn:RDY ビットが "0" であることを確認し , 本レジスタに設定
した後 , CSCRn:RDY ビットに "1" を書き込むと DMA モード動作
が停止中であれば , 本レジスタ値が CCBCRn に転送され , DMA
モードが開始されます。
< 注意事項 >
- BSA[1:0]( ビット 17,16) は rsvd: 予約ビットです。
- BUFARn で設定した領域内になるように本レジスタを設定して
ください。BUFARn は FIFO バッファのチャネル n のアドレス
領域を示します。
例 ) FIFO バッファのチャネル 0 と MediaLB デバイスのチャネ
ル 2 間でアクセスさせたい場合 ,
BUFAR0:ST[15:2] ≦ CNBCR2:BSA[15:2],
BUFAR0:EA[15:2] ≧ CNBCR2:BEA[15:2]
の条件を満足する設定にしてください。但し , 受信時 , バッファ
エンドアドレス (BEA) を超えて受信することがありますので
BUFAR0:EA はバッファエンドアドレスより余裕を持って設定し
てください。
BUFAR0:EA の設定を超えてしまうと FIFO バッファの他のチャ
ネルのデータを破壊したり , 間違ったデータを送信してしまいま
す。
BEA[15:0]:
バッファ
エンドアドレス
FIFO バッファに対応した終了アドレスを設定します。
CSCRn:RDY ビットが "0" であることを確認し , 本レジスタに設定
した後 , CSCRn:RDY ビットに "1" を書き込むと DMA モード動作
が停止中であれば , 本レジスタ値が CCBCRn に転送され , DMA
モードが開始されます。
< 注意事項 >
- BEA[1:0]=00 固定となります。
- 他の注意事項は BSA ビットを参照してください。
< 注意事項 >
• モノラルモード (MSTD:MSTDn=1) を使用している場合 , 本レジスタに書き込む前に
MSTD レジスタにすべて "0" を書き込んでから本レジスタに書き込んでください。
• 送信設定時 , 送信データ数に合うようにチャネル n ネクストバッファコンフィギュレー
ションレジスタに設定してください。
• 受信設定時 , バッファエンドアドレス (BEA) を超えて受信することがありますので
BUFARn:EA はバッファエンドアドレスより余裕を持って設定してください。
790
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
34.3.11 ローカルチャネル n バッファコンフィギュレーションレジスタ (LCBCRn)
ローカルチャネル n バッファコンフィギュレーションレジスタ (LCBCRn) はローカ
ルチャネルバッファ用 RAM 上のローカルチャネルバッファの領域の割り当ての設定
を行うためのレジスタです。全ロジカルチャネルがディセーブルのときに本レジス
タを設定してください。
■ ローカルチャネル n バッファコンフィギュレーションレジスタ (LCBCRn)
図 34.3-13 にローカルチャネル n バッファコンフィギュレーションレジスタ (LCBCRn) のビット構
成を , 表 34.3-15 に各ビットの機能を示します。
図 34.3-13 ローカルチャネル n バッファコンフィギュレーションレジスタ (LCBCRn) のビット構成
LCBCRn
bit31 .......................... bit22 bit21 .......................... bit13 bit12 ............................bit0
アドレス
006280H
+4(n)H
n=14 ∼ 0
R
W
S
C1
U
TH[9:0]
BD[8:0]
SA[12:0]
RW
RW
RW
: リード可能
: ライト可能
: ソフトウェアにより "1" ライトで "1" セット
: ソフトウェアにより "1" ライトで "0" クリア
: ハードウェアにより更新
CM71-10150-3
ch.0
ch.2
ch.4
ch.6
ch.8
ch.10
ch.12
ch.14
初期値
: 0040_0000H / ch.1 : 0040_0001H
: 0040_0002H / ch.3 : 0040_0003H
: 0040_0004H / ch.5 : 0040_0005H
: 0040_0006H / ch.7 : 0040_0007H
: 0040_0008H / ch.9 : 0040_0009H
: 0040_000AH / ch.11 : 0040_000BH
: 0040_000CH / ch.13 : 0040_000DH
: 0040_000EH
SA[12:0]
バッファ開始アドレス
BD[8:0]
バッファ深さ
TH[9:0]
バッファスレショルド
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791
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-15 ローカルチャネル n バッファコンフィギュレーションレジスタ (LCBCRn) の各ビットの
機能説明 (1 / 2)
ビット名
機能
ローカルチャネルバッファのスレッショルドを設定するため
のビットです。
バッファスレッショルド 2 クワドレット単位で設定されま
す。
送信・受信サービス要求を発行するかを決定するために使用
します。
000H：TH[9:0] が 000H の時 , バッファがフルの時 , 受信サー
bit31
∼
bit22
TH[9:0]:
バッファ
スレッショルド
( クワドレット /2)
ビス要求が生成され , バッファがエンプティの時 , 送
信サービス要求が生成されます。
001H：スレッショルド =2 クワドレット
002H：スレッショルド =4 クワドレット
…
1FFH：スレッショルド =1022 クワドレット
200H：スレッショルド =1024 クワドレット
201H：スレッショルド =1026 クワドレット
…
3FFH：スレッショルド =2046 クワドレット
< 注意事項 >
- IO モード時のみ有効です。
- 受信設定時 , CECRn:PL ビットを使用する場合 , 本ビット
に "0" を設定してください。
- 1024 ワードの RAM の場合 , TH[9] の設定は無効です。
ローカルチャネルバッファの深さを設定するためのビットで
す。
深さは 4 クワドレット単位で設定されます。
000H：深さ =4 クワドレット
001H：深さ =8 クワドレット
bit21
∼
bit13
BD[8:0]:
バッファ深さ
(( クワドレット /4)-1)
002H：深さ =12 クワドレット
…
0FFH：深さ =1024 クワドレット
100H：深さ =1028 クワドレット
…
1FFH：深さ =2048 クワドレット
< 注意事項 >
1024 ワードの RAM の場合 , BD[8] の設定は無効です。
792
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-15 ローカルチャネル n バッファコンフィギュレーションレジスタ (LCBCRn) の各ビットの
機能説明 (2 / 2)
ビット名
機能
ローカルチャネルバッファの開始アドレスを設定するための
ビットです。
実際の RAM アドレスは SA × 4 クワドレットとなります。
000H：開始アドレス =0 クワドレット
001H：開始アドレス =4 クワドレット
SA[12:0]:
バッファ開始アドレ
ス ( クワドレット /4)
bit12
∼
bit0
002H：開始アドレス =8 クワドレット
…
0FFH：開始アドレス =1020 クワドレット
100H：開始アドレス =1024 クワドレット
…
1FFH：開始アドレス =2044 クワドレット
< 注意事項 >
1024 ワードの RAM の場合 , SA[12:8] の設定は無効です。
2048 ワードの RAM の場合 , SA[12:9] の設定は無効です。
図34.3-14 にローカルチャネルバッファ用RAMとローカルチャネルバッファコンフィギュレーショ
ンレジスタ (LCBCRn) との関係を示します。
図 34.3-14 LCBCRn の設定例
RAMアドレス
ローカルチャネルバッファ用RAM
(LBCR1:BD＋1)×4
ローカルチャネル1バッファ
(チャネル1)
LCBCR1:TH×2
LBCR1:SA×4
(LBCR2:BD＋1)×4
ローカルチャネル2バッファ
(チャネル2)
LBCR2:TH×2
LBCR2:SA×4
ローカルチャネル0バッファ
(チャネル0)
LBCR0:SA×4
(LBCR0:BD＋1)×4
LBCR0:TH×2
0
1クワドレット(4バイト)
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793
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
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34.3.12 FIFO バッファチャネル n アドレス範囲レジスタ (BUFARn n=0 ∼ 14)
FIFO バッファのチャネル n のアドレス範囲レジスタ (BUFARn) は FIFO バッファの
各チャネルのアドレス範囲を設定するレジスタです。本レジスタは MediaLB を
DMA モードで使用する場合に設定する必要があります。HBI バス上のアドレスと比
較され , 本レジスタの設定範囲内にあると対応する FIFO バッファのチャネルにアク
セス可能にします。
ST[15:2] にスタートアドレスが , EA[15:2] にエンドアドレスが設定されます。
■ FIFO バッファチャネル n アドレス範囲レジスタ (BUFARn)
図 34.3-15 に FIFO バッファチャネル n アドレス範囲レジスタ (BUFARn) のビット構成を , 表 34.316 に各ビットの機能を示します。
図 34.3-15 FIFO バッファチャネル n アドレス範囲レジスタ (BUFARn) のビット構成
BUFARn
アドレス
006410H
+4(n)H
n=14 ∼ 0
R
W
794
bit31 .........bit18 bit17, bit16 bit15........... bit2
bit1
bit0
ST[15:2]
-
EA[15:2]
-
IFEN
RW
R
RW
R
RW
: リード可能
: ライト可能
: 初期値
初期値
00000000B
00000000B
00000000B
00000000B
IFEN
インタフェースイネーブル
0
動作禁止
1
動作許可
rsvd
予約
EA[15:2]
終了アドレス
rsvd
予約
ST[15:2]
開始アドレス
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
表 34.3-16 FIFO バッファチャネル n アドレス範囲レジスタ (BUFARn) の各ビットの機能説明
ビット名
機能
bit31
∼
bit18
ST[15:2]:
開始アドレス
FIFO バッファのチャネル開始アドレスを設定します。
< 注意事項 >
ST[1:0] は "00" 固定です。
bit17,
bit16
rsvd:
予約
予約ビットです。リード時 "0" が読み出されます。ライト時 , "0"
を書いてください。
bit15
∼
bit2
EA[15:2]:
終了アドレス
FIFO バッファのチャネル終了アドレスを設定します。
< 注意事項 >
EA[1:0] は "00" 固定です。
bit1
rsvd:
予約
予約ビットです。リード時 "0" が読み出されます。ライト時 , "0"
を書いてください。
IFEN:
インタフェース
イネーブル
インタフェースの領域判定動作を許可するビットです。
"1" の場合：動作許可
"0" の場合：動作禁止
本ビットに "1" を設定して DMA モードにより FIFO バッファにア
クセスがくると CCBCRn:BCA[15:0] がインタフェースに出力さ
れ , そのアドレスが本レジスタで設定された領域内 (ST[15:2] ≦
BCA[15:2] ≦ EA[15:2]) に入っているかどうか判定します。その領
域内に入っていると判断された場合 , 領域内に入っている FIFO
バッファのチャネルにアクセスすることになります。FIFO バッ
ファのチャネルの領域対象外の場合 ,
受信：受信したデータは捨てられ , CSCRn:STS[5] ビットに "1"
をセット
送信：送信データとして FIFO バッファから 0 が出力され ,
CSCRn:STS[5] ビットに "1" をセット
といった動作を行います。
< 注意事項 >
- 本レジスタは DMA 動作時に使用するため , IO モード時は本ビッ
トに "0" を設定してください。
- ST,EA ビットは , DMA モードを動作させる前に設定してくださ
い。
bit0
< 注意事項 >
バスインタフェースレジスタ n(BUFARn) の n は FIFO バッファのチャネル番号を示しま
す。例えば , FIFO バッファのチャネル 0 の領域を設定する場合には , FIFO バッファチャ
ネル 0 アドレス範囲レジスタに領域を設定してください。
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
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34.3.13 メディアステレオデータ設定レジスタ (MSTD)
メディアステレオデータ設定レジスタ (MSTD) は MediaLB の各チャネルに書き込む
データがステレオかモノラルかを設定するレジスタです。
■ メディアステレオデータ設定レジスタ (MSTD)
図 34.3-16 にメディアステレオデータ設定レジスタ (MSTD) のビット構成を , 表 34.3-17 に各ビッ
トの機能を示します。
図 34.3-16 メディアステレオデータ設定レジスタ (MSTD) のビット構成
MSTD
アドレス
006430H
bit31
bit30 ....................................................... bit16 bit15 ......................................................... bit0
-
MSTD[14:0]
-
R
RW
R
初期値
-0000000B
00000000B
--------B
--------B
予約ビット
常に "0" をライトしてください。リード時 "0" が読み出されます。
MSTDn
メディアステレオデータ設定
0
ステレオデータ
1
モノラルデータ
予約ビット
R
W
796
: リード可能
: ライト可能
: 初期値
常に "0" をライトしてください。リード時 "0" が読み出されます。
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34.3 MediaLB のレジスタ
表 34.3-17 メディアステレオデータ設定レジスタ (MSTD) の各ビットの機能説明
ビット名
機能
rsvd:
予約
予約ビットです。リード時 "0" が読み出されます。ライト時 , "0"
を書いてください。
bit30
∼
bit16
MSTD[14:0]:
モノラル
MediaLB または FIFO バッファの各チャネルに書き込まれる送信
データがステレオかモノラルかを設定します。
MSTD[0]: ロジカルチャネル 0 設定ビット
MSTD[1]: ロジカルチャネル 1 設定ビット
:
MSTD[14]: ロジカルチャネル 14 設定ビット
を示します。
本ビットは
"0" に設定した場合：ステレオ (16 ビットデータ＋ 16 ビット
データ )
"1" に設定した場合：モノラル (16 ビットデータ＋ 16'h00) と
なります。
< 注意事項 >
- IO モード時 , CNBCRn:TDB[31:0] がステレオ・モノラルモード
の対象です。DMA モード時 , BUFnDTR:BUF[31:0] がステレオ・
モノラルモードの対象です。
- DMA モード時 , モノラルモードを使用していて , CNBCRn へ書
き込む場合 , 本レジスタに "0" を設定してから CNBCRn へ書い
てください。
- ステレオモード (MSTD:MSTDn=0) に設定している場合 ,
CNBCRn:TDB[31:0],BUFnDTR:BUF[31:0] は 32 ビットで書いて
ください。モノラルモード (MSTD:MSTDn=1) に設定した場
合 , CNBCR:TDB[31:0] は 16 ビットで書いてください。アドレ
ス 1 が "L" の場合 , CNBCRn:TDB[31:16],BUFnDTR:BUF[31;16]
に 0 が書き込まれ , CNBCRn:TDB[15:0],BUFnDTR:BUF[15:0] に
16 ビットの送信データが書き込まれます。アドレス 1 が "H" の
場合 CNBCRn:TDB[31:16],BUFnDTR:BUF[31:16] に 16 ビットの
送信データが書き込まれ ,
CNBCRn:TDB[15:0],BUFnDTR:BUF[15:0] に 0 が書き込まれま
す。
bit15
∼
bit0
rsvd:
予約
予約ビットです。リード時 "0" が読み出されます。ライト時 , "0"
を書いてください。
bit31
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
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34.3.14 アクセス選択レジスタ (ASLR)
アクセス選択レジスタ (ASLR) は , どことデータのやりとりを行うかを選択するレジ
スタです。FIFO バッファ 8 から 14 は MediaLB とソフトウェアとのデータ転送に
なります。
■ アクセス選択レジスタ (ASLR)
図 34.3-17 にアクセス選択レジスタのビット構成を , 表 34.3-18 に各ビットの機能を示します。
図 34.3-17 アクセス選択レジスタ (ASLR) のビット構成
ASLR
bit31 .......................................................... bit16 bit15............................................................ bit0
アドレス AS7[1:0] .............................................. AS0[1:0] QD7[1:0] ............................................. QD0[1:0]
0064A0H
RW
RW
R
W
: リード可能
: ライト可能
: 初期値
初期値
00000000B
00000000B
00000000B
00000000B
QD7 ∼ QD0
クワドレッドスタートビット
00
1 クワドレッド
01
2 クワドレッド
10
3 クワドレッド
11
4 クワドレッド
AS7 ∼ AS0
アクセス選択ビット
00
MediaLB とソフトウェア
01
10
11
MediaLB と I2S
I2S
とソフトウェア
設定禁止
( 注意事項 ) FIFO バッファチャネル 7 から 0 まで対応。
FIFO バッファチャネル 14 から 8 は MediaLB とソフトウェア固定。
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34.3 MediaLB のレジスタ
表 34.3-18 アクセス選択レジスタの各ビットの機能説明 (1 / 2)
ビット名
bit31
∼
bit16
AS7[1:0] ∼
AS0[1:0]:
アクセス選択
ビット
機能
FIFO バッファのチャネルバッファ (MediaLB のロジカルチャネル
ごとに区切られたバッファ ) がどこからアクセスされるか選択す
るビットです。チャネルバッファ 7 から 0 が対象となり , チャネ
ルバッファ 8 から 14 は MediaLB とソフトウェアからのみアクセ
ス可能です。
"00" に設定した場合： MediaLB とソフトウェアからデータレジ
スタへのアクセス可能
"01" に設定した場合： MediaLB と I2S からデータレジスタへの
アクセス可能
"10" に設定した場合： I2S とソフトウェアからデータレジスタ
へのアクセス可能
"11" は設定禁止
AS0[1:0] ビットを "01" にした場合 , チャネルバッファ 0 に対し ,
I2S の ch.0 とのデータのやりとりが可能になり , AS7[1:0] ビット
を "01" に設定した場合 , チャネルバッファ 7 に対し , I2S の ch.7
とのデータのやりとりが可能になります。
< 注意事項 >
- 本ビットに "1" を設定する前にチャネルバッファの設定を行って
ください。
- 本ビットに "11" を設定することは禁止です。
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-18 アクセス選択レジスタの各ビットの機能説明 (2 / 2)
ビット名
bit14
∼
bit0
800
機能
QD7[1:0] ∼
QD0[1:0]:
クワドレッドス
タートビット
I2S と MediaLB 間のデータ転送 (ASn[1:0]=01) において本設定数
分バッファに格納してから転送を開始するビットです。
"00" に設定した場合： BUFDCR:I2SRQE ビットを "0" から "1"
にしてから 1 クワドレッド分有効なデー
タが FIFO バッファのチャネルに格納さ
れた場合 , データの転送を開始する。
"01" に設定した場合： BUFDCR:I2SRQE ビットを "0" から "1"
にしてから 2 クワドレッド分有効なデー
タが FIFO バッファのチャネルに格納さ
れた場合 , データの転送を開始する。
"10" に設定した場合： BUFDCR:I2SRQE ビットを "0" から "1"
にしてから 3 クワドレッド分有効なデー
タが FIFO バッファのチャネルに格納さ
れた場合 , データの転送を開始する。
"11" に設定した場合： BUFDCR:I2SRQE ビットを "0" から "1"
にしてから 4 クワドレッド分有効なデー
タが FIFO バッファのチャネルに格納さ
れた場合 , データの転送を開始する。
一旦 , データ転送が開始されたならば , 本ビットの設定は無視され
ます。
< 注意事項 >
- ASn[1:0]=01 の設定時のみ有効です。
- ソフトウェアリセットを実行した場合 , 本ビットの設定にした
がって有効なデータが FIFO バッファのチャネルに格納されれ
ば , データの転送を開始します。
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
34.3.15 FIFO バッファ方向制御レジスタ (BUFDCR)
FIFO バッファ方向制御レジスタは MediaLB から FIFO バッファへのアクセス方向
を設定します。
■ FIFO バッファ方向制御レジスタ (BUFDCR)
図 34.3-18 に FIFO バッファ方向制御レジスタのビット構成を , 表 34.3-19 に各ビットの機能を示し
ます。
図 34.3-18 FIFO バッファ方向制御レジスタ (BUFDCR) のビット構成
BUFDCR
アドレス
0064A4H
bit31
R
bit30 ...................................... bit16
bit15
bit14........................................... bit0
BRD14...................................BRD0 I2SRQE
RW
-
RW
R
初期値
-0000000B
00000000B
0-------B
--------B
予約ビット
常に "0" をライトしてください。リード時 "0" が読み出されます。
I2SRQE
I2S データ要求許可ビット
0
禁止
1
許可
BRD14 ∼ BRD0
方向制御ビット
0
MediaLB または I2S から書込み方向
1
MediaLB または I2S から読出し方向
予約ビット
R
W
: リード可能
: ライト可能
: 初期値
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常に "0" をライトしてください。リード時 "0" が読み出されます。
( 注意事項 ) BRD7 から 0 は ASLR の設定によって MediaLB か I2S か決定します。
BRD14 から 8 は MediaLB になります。
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-19 FIFO バッファ方向制御レジスタの各ビットの機能説明
ビット名
bit31
機能
予約ビットです。リード時 , "0" が読み出され , ライト時 , "0" を書
いてください。
rsvd：
予約
FIFO バッファへのリード・ライト方向を決定するビットです。
"0" に設定した場合： MediaLB から FIFO バッファへの書込み
方向
"1" に設定した場合： MediaLB から FIFO バッファへの読出し
方向
但し , アクセス選択レジスタ (ASLR) の設定によって BRD7 から 0
は以下のようになります。
bit30
∼
bit16
BRD14 ∼
BRD0：
方向制御ビット
ASn[1:0]
BRDn
意味
0x
0
MediaLB から FIFO バッファへの書込み
方向
10
0
I2S から FIFO バッファへの書込み方向
0x
1
MediaLB から FIFO バッファへの読出し
方向
10
1
I2S から FIFO バッファへの読出し方向
n=0,1,2,…,7。ｘ= 不定
< 注意事項 >
有効なデータが存在するときに BRDn を変更することは禁止です。
I2SRQE:
bit15
bit14
∼
bit0
802
I2S データ要求許
可ビット
rsvd：
予約
I2S からのデータ要求に対し , データ転送を行うかどうかのビット
です。ASn[1:0]=01, 10 を設定した場合に本ビットによって以下の
ような動作を行います。
"0" に設定した場合： I2S からデータ要求があっても転送を行
わない
"1" に設定した場合： I2S からデータ要求があった場合 , 転送
を行います。
< 注意事項 >
データ転送中に本ビットを "0" にした場合 , データ転送完了後に本
ビットの "0" が有効になります
予約ビットです。リード時 , "0" が読み出され , ライト時 , "0" を書
いてください。
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
34.3.16 FIFO バッファ割込み許可レジスタ (BUFIER)
FIFO バッファ割込み許可レジスタ (BUFIER) は , FIFO バッファステータスレジスタ
(BUFSR) に "1" がセットされることによって割込みを発生させるかどうかを設定し
ます。
■ FIFO バッファ割込み許可レジスタ (BUFIER)
図 34.3-19 に FIFO バッファ割込み許可レジスタ (BUFIER) のビット構成を , 表 34.3-20 に各ビット
の機能を示します。
図 34.3-19 バッファ割込み許可レジスタ (BUFIER) のビット構成
BUFIER
アドレス
0064A8H
bit31
bit30 ....................................................... bit16 bit15 ......................................................... bit0
-
BIRE14 ................................................BIRE0
-
R
RW
R
初期値
-0000000B
00000000B
--------B
--------B
予約ビット
常に "0" をライトしてください。リード時 "0" が読み出されます。
R
W
: リード可能
: ライト可能
: 初期値
BIRE14 ∼ BIRE0
割込み許可ビット
0
禁止
1
許可
予約ビット
常に "0" をライトしてください。リード時 "0" が読み出されます。
表 34.3-20 FIFO バッファ割込み許可レジスタ (BUFIER) の各ビットの機能説明
ビット名
機能
rsvd：
予約
予約ビットです。リード時 , "0" が読み出され , ライト時 , "0" を書
いてください。
bit30
∼
bit16
BIRE14 ∼
BIRE0：
割込み許可ビット
割込みを許可するビットです。FIFO バッファステータスレジスタ
(BUFSR) のビットで "1" がセットされた場合 , 対応したビットの
設定によって以下のようになります。
"0" に設定された場合：割込みが発生しない
"1" に設定された場合：割込みが発生する
bit15
∼
bit0
rsvd：
予約
予約ビットです。リード時 , "0" が読み出され , ライト時 , "0" を書
いてください。
bit31
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
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34.3.17 FIFO バッファステータスレジスタ (BUFSR)
FIFO バッファステータスレジスタ (BUFSR) は , FIFO バッファスレッショルドの設
定以下かどうかを示します。
■ FIFO バッファステータスレジスタ (BUFSR)
図 34.3-20 に FIFO バッファステータスレジスタのビット構成を , 表 34.3-21 に各ビットの機能を示
します。
図 34.3-20 FIFO バッファステータスレジスタ (BUFSR) のビット構成
BUFSR
アドレス
0064ACH
bit31
bit30 ....................................................... bit16 bit15 ......................................................... bit0
-
DR14....................................................... DR0
-
R
RU
R
初期値
-0000000B
00000000B
--------B
--------B
予約ビット
常に "0" をライトしてください。リード時 "0" が読み出されます。
DR14 ∼ DR0
0
1
データ要求ビット
バッファ書込み
設定の場合
(BUFDCR:BRDn=0)
(BUFnCR:BDPx4-BUFnCR:BTHx2+4)
＞ BUFCTm:BCTn
バッファ読出し
設定の場合
(BUFDCR:BRDn=1)
(BUFnCR:BTH)x2 ＜ BUFCTm:BCTn
バッファ書込み
設定の場合
(BUFDCR:BRDn=0)
(BUFnCR:BDPx4-BUFnCR:BTHx2+4)
≦ BUFCTm:BCTn
バッファ読出し
設定の場合
(BUFDCR:BRDn=1)
(BUFnCR:BTH)x2 ≧ BUFCTm:BCTn
n=0 ∼ 14, m=0 ∼ 3
R
U
804
: リード可能
: ハードにより更新
: 初期値
予約ビット
常に "0" をライトしてください。リード時 "0" が読み出されます。
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
表 34.3-21 FIFO バッファステータスレジスタ (BUFSR) の各ビットの機能説明
ビット名
機能
rsvd：
予約
予約ビットです。リード時 , "0" が読み出され , ライト時 , "0" を書
いてください。
bit30
∼
bit16
DR14 ∼ DR0：
データ要求
ビット
データの要求を示すビットです。データ方向の設定
(BUFDCR:BRDn) で "1" になる条件が異なります。
• BUFDCR:BRDn=0(MediaLB から書込み方向 )
"1" になる条件： MediaLB からライトされ , 有効なデータが
(BUFnCR:BDPx4-BUFnCR:BTHx2+4) 以上に
なった場合
"0" になる条件： MediaLB からライトされ , 有効なデータが
(BUFnCR:BDPx4-BUFnCR:BTHx2+4) 未満に
なった場合
• BUFDCR:BRDn=1(MediaLB から読出し方向 )
"1" になる条件 : 有効なデータがバッファに (BUFnCR:BTH)x2
以下しか存在しない場合
"0" になる条件 : 有効なデータがバッファに (BUFnCR:BTH)x2
より多く存在する場合
< 注意事項 >
ソフトウェアリセットにより , BUFDCR:BRDn の設定により以下
のようになります。
BUFDCR:BRDn=0->DRn=0
BUFDCR:BRDn=1->DRn=1
bit15
∼
bit0
rsvd：
予約
予約ビットです。リード時 , "0" が読み出され , ライト時 , "0" を書
いてください。
bit31
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805
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
34.3.18 FIFO バッファエラーレジスタ (BUFER)
FIFO バッファエラーレジスタ (BUFER) は , オーバーラン , 方向設定が間違った場合
にエラーとして表示します。
■ FIFO バッファエラーレジスタ (BUFER) のビット構成
図 34.3-21 に FIFO バッファエラーレジスタ (BUFER) のビット構成を , 表 34.3-22 に各ビットの機
能を示します。
図 34.3-21 FIFO バッファエラーレジスタ (BUFER) のビット構成
BUFER
アドレス
0064B0H
bit31
bit30 ....................................................... bit16 bit15 ......................................................... bit0
-
BER14 ..................................................BER0
-
R
RC0U
R
初期値
-0000000B
00000000B
--------B
--------B
予約ビット
常に "0" をライトしてください。リード時 "0" が読み出されます。
R
W
C0
U
806
: リード可能
: ライト可能
: ソフトウェアにより "0" ライトで "0" クリア
: ハードウェアにより更新
: 初期値
BER14 ∼ BER0
エラービット
0
エラーなし
1
エラーあり
予約ビット
常に "0" をライトしてください。リード時 "0" が読み出されます。
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MB91460M シリーズ
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
表 34.3-22 FIFO バッファエラーレジスタ (BUFER) の各ビットの機能説明
bit31
ビット名
機能
rsvd：
予約
予約ビットです。リード時 , "0" が読み出され , ライト時 , "0" を書
いてください。
エラーが発生したことを示すビットです。以下の条件で本ビット
は "1" にセットされます。
bit30
∼
bit16
BER14 ∼
BER0：
エラービット
bit15
∼
bit0
rsvd：
予約
CM71-10150-3
- BUFDCR:BRDn の設定と違って MediaLB, I2S からアクセスさ
れた場合
- オーバーランが発生した場合
本ビットに "0" を書き込むと "0" にクリアされ , "1" を書き込んだ
場合は無効です。
< 注意事項 >
- ソフトウェアリセットによって本ビットは "0" にクリアされま
す。
- リードモディファイライト命令時 , "1" が読み出されます。
- ソフトウェアからのアクセスに対し , アクセス方向が間違ってい
ても本ビットに "1" はセットされません。そのとき , ライトアク
セスは無効とし , リードアクセス時の読出しデータは 0 が読み出
されます。
予約ビットです。リード時 , "0" が読み出され , ライト時 , "0" を書
いてください。
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807
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
34.3.19 FIFO バッファリセットレジスタ (BUFRST)
FIFO バッファリセットレジスタ (BUFRST) は , MediaLB のロジカルチャネルに対
応して区切られたバッファ ( チャネルバッファ ) のアドレスポインタ , バッファカウ
ンタ , ステータス情報 , エラー情報を初期化します。
■ FIFO バッファリセットレジスタ (BUFRST) のビット構成
図 34.3-22 に FIFO バッファリセットレジスタ (BUFRST) のビット構成を , 表 34.3-23 に各ビット
の機能を示します。
図 34.3-22 FIFO バッファリセットレジスタ (BUFRST) のビット構成
BUFRST
アドレス
0064B4H
bit31
bit30 ....................................................... bit16 bit15 ......................................................... bit0
-
BR14....................................................... BR0
-
R
W
R
初期値
-0000000B
00000000B
--------B
--------B
予約ビット
常に "0" をライトしてください。リード時 "0" が読み出されます。
リセットビット
BR14 ∼ BR0
ライト
0
無効
1
リセット実行
リード
"0" が読み出される
予約ビット
R
W
: リード可能
: ライト可能
: 初期値
常に "0" をライトしてください。リード時 "0" が読み出されます。
表 34.3-23 FIFO バッファリセットレジスタ (BUFRST) の各ビットの機能説明
ビット名
機能
rsvd：
予約
予約ビットです。リード時 , "0" が読み出され , ライト時 , "0" を書
いてください。
bit30
∼
bit16
BR14 ∼ BR0：
リセットビット
ソフトウェアリセットを行うビットです。
本ビットに "1" を書き込むと FIFO バッファのチャネル (MediaLB
のロジカルチャネルごとに区切られたバッファ ) のアドレスポイ
ンタ , バッファカウンタ , ステータス情報 , エラー情報を初期化し
ます。本ビットは読出し時 , "0" が読み出され , "0" 書込みは無効で
す。
bit15
∼
bit0
rsvd：
予約
予約ビットです。リード時 , "0" が読み出され , ライト時 , "0" を書
いてください。
bit31
808
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
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34.3.20 FIFO バッファカウントレジスタ m(BUFCTm) [m=0,1,2,・・・,7]
FIFO バッファカウントレジスタ m(BUFCTm) は , チャネルバッファ (MediaLB のロ
ジカルチャネルごとに区切られた FIFO バッファ ) にある有効なデータ数を表示しま
す。
■ FIFO バッファカウントレジスタ m(BUFCTm) のビット構成
図 34.3-23 に FIFO バッファカウントレジスタ m(BUFCTm) のビット構成を , 表 34.3-24 に各ビッ
トの機能を示します。
図 34.3-23 FIFO バッファカウントレジスタ m(BUFCTm) のビット構成
BUFCTm
bit31 .......bit28 bit27 ...................................... bit16 bit15 ....... bit12 bit11 ...........................................bit0
アドレス
0064C0H+4 × m
[m=0,1・・7]
-
BCT2xm[11:0]
-
BCT2xm+1[11:0]
R
RU
R
RU
BCT2xm+1[11:0]
初期値
----0000B
00000000B
----0000B
00000000B
0000_00000000B
カウントビット
0
0000_00000001B
1 クワドレット
0000_00000010B
2 クワドレット
0000_00000011B
3 クワドレット
∼
∼
1000_00000000B
2048 クワドレット
m=0 ∼ 7, 2xm+1=1, 3, 5・・・13, FIFO バッファの RAM が 1024 ワードの場合 ,
1024 クワドレットまでカウント可能
予約ビット
常に "0" をライトしてください。リード時 "0" が読み出されます。
BCT2xm[11:0]
0000_00000000B
カウントビット
0
0000_00000001B
1 クワドレット
0000_00000010B
2 クワドレット
0000_00000011B
3 クワドレット
∼
∼
1000_00000000B
2048 クワドレット
m=0 ∼ 7, 2xm=0, 2, 4・・・14, FIFO バッファの RAM が 1024 ワードの場合 , 1024
クワドレットまでカウント可能
R
U
: リード可能
: ハードにより更新
: 初期値
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予約ビット
常に "0" をライトしてください。リード時 "0" が読み出されます。
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809
第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-24 FIFO バッファカウントレジスタ m(BUFCTm) の各ビットの機能説明
ビット名
bit31
∼
bit28,
bit15
∼
bit12
bit27
∼
bit16,
bit11
∼
bit0
機能
rsvd:
予約
予約ビットです。リード時 , "0" が読み出され , ライト時 , "0"
を書いてください。
BCT2xm,BCT2xm+1：
カウントビット
有効なデータ数を示すビットです。4 バイトのデータ単位 (1
クワドレット ) で管理しています。
< 注意事項 >
- ソフトウェアリセットによって 0 にクリアされます。
- MediaLB から読出し方向 (BUFDCR:BRDn=1) の時 , 有効
なデータがチャネルバッファ (MediaLB のロジカルチャネ
ルごとに区切られた FIFO バッファ ) に存在しない場合に
は 0 を MediaLB に返します。
- MediaLB から書込み方向で I2S から読み出す時 , 有効な
データがチャネルバッファに存在しない場合に I2S からの
データ要求を受け付けません。そのとき , I2S からはシリ
アルデータとして 0 が出力され , I2S の ERR ビットは "1"
になります。
810
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
34.3.21 FIFO バッファ n 制御レジスタ (BUFnCR) [n=0,1,2,・・・,14]
FIFO バッファ n 制御レジスタ (BUFnCR) は , チャネルバッファ (MediaLB のロジカ
ルチャネルごとに区切られた FIFO バッファ ) の開始アドレス , 深さ , 割込みが発生
するクワドレット数を設定します。
■ FIFO バッファ n 制御レジスタ (BUFnCR) のビット構成
図 34.3-24 に FIFO バッファ n 制御レジスタ (BUFnCR) のビット構成を , 表 34.3-25 に各ビットの
機能を示します。
図 34.3-24 FIFO バッファ n 制御レジスタ (BUFnCR) のビット構成
BUFnCR
bit31 .......................... bit22 bit21 ..........................bit13 bit12..........bit9 bit8............................ bit0
アドレス
006500H+4 × n
[n=0,1・・14]
BTH[9:0]
BDP[8:0]
-
BSA[8:0]
RW
RW
R
RW
初期値
00000000B
00000000B
000----0B
00000000B
BSA[8:0]
開始アドレスビット
0_00000000B
RAM アドレス =000H
0_00000001B
RAM アドレス =004H
0_00000010B
RAM アドレス =008H
0_00000011B
RAM アドレス =00CH
∼
∼
1_11111111
RAM アドレス =7FCH
B
( 注意事項 ) FIFO バッファの RAM が 1024 ワードの場合 , BSA[7:0] になります。
予約ビット
常に "0" をライトしてください。リード時 "0" が読み出されます。
BDP[8:0]
深さビット
0_00000000B
4 クワドレット
0_00000001B
8 クワドレット
0_00000010B
12 クワドレット
0_00000011B
16 クワドレット
∼
∼
1_11111111B
2048 クワドレット
FIFO バッファの RAM が 1024 ワードの場合 , BDP[7:0] になります。
R
W
スレッショルドビット
0 クワドレット
00_00000001B
2 クワドレット
00_00000010B
4 クワドレット
00_00000011B
8 クワドレット
∼
∼
: リード可能
: ライト可能
: 初期値
BTH[9:0]
00_00000000B
11_11111111B
2046 クワドレット
FIFO バッファの RAM が 1024 ワードの場合 , BTH[8:0] になります。
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
表 34.3-25 FIFO バッファ n 制御レジスタ (BUFnCR) の各ビットの機能説明
ビット名
BTH:
スレッショルドビッ
ト
( クワドレット /2)
データ要求が発生する境界を設定するビットです。スレッ
ショルドは 2 クワドレット単位で設定されます。
BTH=000H -> 0 クワドレット
BTH=001H -> 2 クワドレット
BTH=002H -> 4 クワドレット
・・・・・・
BTH=3feH -> 2044 クワドレット
BTH=3ffH -> 2046 クワドレット
以下の条件で FIFO バッファステータスレジスタの各ビット
が "1" になります。
- BUFDCR:BRDn=0 の時
BUFnCR:BDPx4-BUFnCR:BTHx2+4 ≦ BUFCTm:BCTn
- BUFDCR:BRDn=1 の時
(BUFnCR:BTH)x2 ≧ BUFCTm:BCTn
< 注意事項 >
- FIFO バッファの RAM が 1024 ワードの場合 , 最大 1ffH ま
で設定可能です。
- BDP の設定以下に本ビットを設定してください。
bit21
∼
bit13
BDP:
深さビット
(( クワドレット /4)-1)
RAM の領域を設定するビットです。深さは 4 クワドレッド単
位で設定されます。
-> 4 クワドレット
BDP=000H
BDP=001H
-> 8 クワドレット
BDP=002H
-> 12 クワドレット
・・・・・・
BDP=1feH
-> 2044 クワドレット
BDP=1ffH
-> 2048 クワドレット
< 注意事項 >
- FIFO バッファの RAM が 1024 ワードの場合 , 最大 ffH まで
設定可能です。
- 使用するチャネルバッファの RAM 領域と重ならないように
設定してください。
- MediaLB の LCBCRn:BD と本ビットは以下の条件が成立す
るように設定してください。
LCBCRn:BD ≦ BUFnCR:BDP
bit12
∼
bit9
rsvd：
予約
予約ビットです。リード時 , "0" が読み出され , ライト時 , "0"
を書いてください。
BSA：
開始アドレスビット
( クワドレット /4)
RAM の開始アドレスを設定するビットです。実際の RAM ア
ドレスは BSA × 4 クワドレットになります。
< 注意事項 >
使用するチャネルバッファの開始アドレスは重ならないよう
に設定してください。
bit31
∼
bit22
bit8
∼
bit0
812
機能
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第 34 章 MediaLB (Media Local Bus interface)
34.3 MediaLB のレジスタ
MB91460M シリーズ
34.3.22 FIFO バッファ n データレジスタ (BUFnDTR) [n=0,1,2,・・・,14]
FIFO バッファ n データレジスタ (BUFnDTR) は , チャネルバッファ (MediaLB のロ
ジカルチャネルごとに区切られた FIFOO バッファ ) への送受信データレジスタで
す。必ず 32 ビットでアクセスしてください。
■ FIFO バッファ n データレジスタ (BUFnDTR) のビット構成
図 34.3-25 に FIFO バッファn データレジスタ (BUFnDTR) のビット構成を , 表 34.3-26 に各ビット
の機能を示します。
図 34.3-25 FIFO バッファ n データレジスタ (BUFnDTR) のビット構成
BUFnCR
bit31 ............................................................................................................................................bit0
アドレス
006580H+4 × n
[n=0,1・・14]
R
W
U
BUF[31:0]
RU/W
: リード可能
: ライト可能
: ハードにより更新
初期値
00000000B
00000000B
00000000B
00000000B
BUF[31:0]
データビット
読出しデータ
受信データ
書込みデータ
送信データ
( 注意事項 ) モノラルモード時 , 16 ビットでライトを行ってください。
その他は 32 ビットでアクセスしてください。
表 34.3-26 FIFO バッファ n データレジスタ (BUFnDTR) の各ビットの機能説明
ビット名
bit31
∼
bit0
BUF:
データビット
機能
MediaLB または I2S との送受信データをやりとりします。方向制
御ビット (BUFDCR:BRDn) によって読出しできるか書込みできる
か決定します。
- BUFDCR:BRDn=0 の場合
受信データの読出しが可能。
- BUFDCR:BRDn=1 の場合
送信データの書込みが可能。
< 注意事項 >
- モノラルモード時 , 16 ビットでライトを行ってください。その
他は 32 ビットで必ずアクセスしてください。
- 2 回転送の対象はチャネル 8 またはチャネル 9 のみです。2 回転
送を行いたい場合 , I2S の DBL ビットに "1" を設定し , チャネル
8 またはチャネル 9 に送信データを書き込んでください。
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813
第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
MB91460M シリーズ
34.4 MediaLB 動作説明
MediaLB は IO モードと DMA モードの 2 つのデータ転送方法をサポートしていま
す。またデバック用としてループバックテストモードというテストモードもサポー
トしています。
本章では , MediaLB の IO モード , DMA モード ( ピンポンバッファリング , 循環バッファリング ),
ローカルチャネルバッファおよび FIFO バッファの動作について説明します。
814
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
MB91460M シリーズ
34.4.1 IO モード
MediaLB の IO モードは , PBI バス経由で MediaLB とソフトウェアとの送受信デー
タのやりとりを行います。
IO モードは , MediaLB のローカルチャネルバッファに対し , ソフトウェアから送受信データをリー
ドまたはライトするモードです。
■ 送受信データの流れ
図 34.4-1 MediaLB の IO モード時のデータの流れ
Fバス
PBIバス
MediaLB
非同期バス
インタフェース
MLBCLK
MLBSIG
MLBDAT
送受信データの流れ
(MediaLB＜－＞ソフトウェア)
HB Decoder
FIFOバッファ
FIFOバッファバス
I2S
SD0～SD9
CM71-10150-3
WS0
SCK0
バッファ経由でリードライト可能
I2チ
Sャネル～
0 は
7 FIFO
はマスタ時ライトのみ可能
I2チ
Sャネル 8,9
はスレーブ時リードライト可能
I2チ
Sャネル 8,9
HBIバス
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815
第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
MB91460M シリーズ
MediaLB を IO モードで使用する場合 , ソフトウェアと MediaLB 間 , またはソフトウェアと I2S 間
で PBI バスを経由して送受信データのやりとりを行います。
I2S のチャネル 0 からチャネル 7 は FIFO バッファを使用することにより , 送受信することが可能と
なります。
I2S のチャネル 8,9 はマスタ時 , 送信のみ可能となり , スレーブ時送受信可能となります。
FIFO バッファを使用する場合 , I2S のチャネル 0 からチャネル 7 は FIFO バッファのチャネル 0 か
らチャネル 7 と接続され , I2S の方向と FIFO バッファの方向を合わせるように設定する必要があり
ます。方向が合わないと FIFO バッファのエラービット (BUFER:BERn) に "1" がセットされます。
設定例を以下に示します。
例 ) I2S チャネル 0 を送信として使用する場合
I2SSCR0:TR=1(I2S は送信方向 )
ASLR:AS0[1:0]=10(I2S と FIFO バッファとのアクセス )
BUFDCR:BRD0=1(I2S から読出し方向 )
BUFDCR:I2SRQE=1(I2S からのアクセス許可 )
例 ) I2S チャネル 1 を受信として使用する場合
I2SSCR1:TR=0(I2S は受信方向 )
ASLR:AS1[1:0]=10(I2S と FIFO バッファとのアクセス )
BUFDCR:BRD1=0(I2S から書込み方向 )
BUFDCR:I2SRQE=1(I2S からのアクセス許可 )
■ IO モード動作
MediaLB を IO モードに設定した場合 , CCBCRn および CNBCRn レジスタがそれぞれ受信データ
バッファおよび送信データバッファとして使用されます。受信データバッファから受信データを読
み出すとMediaL内のローカルチャネルバッファから受信データが読み出され, 送信データバッファ
に送信データを書き込むと MediaLB 内のローカルチャネルバッファへ送信データが書き込まれま
す。
< 注意事項 >
• ローカルチャネルバッファのスタートアドレス , 深さ , スレッショルドはチャネルイ
ネーブル (CECRn:CE) を "1" にする前に設定してください。
• 使用するロジカルチャネルは IO モード , DMA モードのどちらか一方に設定してくださ
い。
(1) MediaLB から送信する場合
チャネル n エントリコンフィギュレーションレジスタ (CECRn) の TR ビットに "1" をセットすると
送信方向として使用されます。
CNBCRn レジスタに送信データを書き込むと CSCRn レジスタの BM ビットが "0" になり , LCBCRn
レジスタのTH ビットを越えるまで書き込むと CSCRn レジスタの送信サービス要求ビット (STS[3])
の "1" が "0" になり , ローカルチャネル n バッファが有効な送信バッファでいっぱいになると CSCRn
レジスタの BF ビットが "1" になります。
816
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
MB91460M シリーズ
MediaLB フレームのチャネルアドレスがロジカルチャネル n のチャネルアドレスと一致すると
MediaLB は MLBSIG 信号にコマンドを出力すると同時に MLBDAT 信号に送信データを出力します。
MLBDAT 信号に送信データを出力していき , ローカルチャネル n バッファの TH ビット以下になる
と再度 , 送信サービス要求ビットが "1" となり , 割込みがマスクされていないと割込みが発生しま
す。さらにローカルチャネル n バッファから送信データが読み出され , 送信データが空になった場
合 , CSCRn レジスタの EMPTY ビットが "1" となります。
チャネルタイプが非同期チャネルと制御チャネルの場合 , AsyncBreak(26H) コマンドと
ControlBreak(36H) コマンドは以下の条件で出力されます。
• CSCRn レジスタの GB ビットに "1" をセット。そのチャネルでチャネルアドレスが一致して
RxSTATUS として ReceiverBusy(10H) を受信後 , 再度チャネルアドレスが一致した場合
< 注意事項 >
パケットの先頭の 16 ビットデータにはパケット長 ( バイト数 ) を設定してください。
(2) MediaLB から受信する場合
チャネル n エントリコンフィギュレーションレジスタ (CECRn) の TR ビットに "0" を設定すると受
信チャネルとして使用されます。
MediaLB フレームのチャネルアドレスとロジカルチャネル n のチャネルアドレスが一致するとプロ
トコルエラーが発生しない場合チャネルタイプによって以下のような応答を行います。
• 非同期チャネルまたは制御チャネルで CSCRn レジスタの BF ビットが "0" の場合 , RxSTATUS と
して ReceiverReady(00H) 応答
• 非同期チャネルまたは制御チャネルで CSCRn レジスタの BF ビットが "1" の場合 , RxSTATUS と
して ReceiverBusy(10H) 応答
• 非同期チャネルまたは制御チャネルで CSCRn レジスタの GB ビットに "1" を設定した場合 ,
RxSTATUS として ReceiverBreak(70H) 応答
• 同期チャネルの場合 , RxSTATUS として ReceiverReady(00H) 応答
上記応答後 , MediaLB はデータを受信します。
MediaLB は LCBCRn レジスタの TH ビットまたは CECRn レジスタの PL ビットと受信データ数の
関係により , CSCRn レジスタの受信サービス要求ビット (STS[2]) が "1" となり , 割込みがマスクさ
れていないならば , 割込みが発生します。CCBCRn レジスタから CSCRn レジスタの BM ビットが
"1" になるまで受信データを読み出します。CSCRn レジスタの BM ビットが "1" になることによっ
てローカルチャネル n バッファに受信データが存在していないことが分かります。
< 注意事項 >
• パケットの先頭の 16 ビットデータはパケット長 ( バイト数 ) を示します。
• LCBCRn レジスタの TH ビットまたは CECRn レジスタの PL ビットの設定によっては , 割込み
が発生しないでローカルチャネル n バッファに受信データが滞留した状態になります。
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817
第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
MB91460M シリーズ
34.4.2 DMA モード
MediaLB の DMA モードは , HBI バス経由で MediaLB と FIFO バッファ , I2S との
送受信データのやりとりを行います。
DMA モードは MediaLB が HBI バス経由で FIFO バッファに対し , アクセスするモードです。FIFO
バッファには送受信データが格納されており , ソフトウェア , I2S, MediaLB から読み出し , 書込み
可能です。
■ 送受信データの流れ
図 34.4-2 MediaLB の DMA モード時のデータの流れ
PBIバス
Fバス
MediaLB
非同期バス
インタフェース
MLBCLK
MLBSIG
MLBDAT
送受信データの流れ
HBIバス
HB Decoder
FIFOバッファ
FIFOバッファバス
I2S
SD0～SD9
818
WS0
SCK0
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
MB91460M シリーズ
MediaLB を DMA モードで使用する場合 , FIFO バッファを介して送受信データのやりとりを行いま
す。MediaLB は DMA モードに設定されると HBI バスのバスマスタとして動作し , FIFO バッファに
対し , 読出し書込み動作を行います。
MediaLB から HBI バスにアクセスした場合 , MediaLB のチャネル n カレントバッファコンフィギュ
レーションレジスタ (CCBCRn) のバッファカレントアドレス BCA[15:0] が HBI バスのアドレスと
して出力され , HB Decoder ブロックにある FIFO バッファチャネル n アドレス範囲レジスタ
(BUFARn) と比較し , FIFO バッファのどのチャネルのアドレス領域かを判断し , HB Decoder から
チャネルの選択信号をアクティブにし , FIFO バッファの選択したチャネルにアクセスします。
DMA モードには , ピンポンバッファリングと循環バッファリングの 2 種類の動作をサポートしてい
ます。MediaLB と I2S 間で同期データを流す場合には , 循環バッファリングを使用することを推奨
します。
< 注意事項 >
• ローカルチャネルバッファのスタートアドレス , 深さ , スレッショルドはチャネルイ
ネーブル (CECRn:CE) を "1" にする前に設定してください。
• FIFO バッファn 制御レジスタ (BUFnCR), FIFO バッファチャネル n アドレス範囲レジ
スタ (BUFARn) を設定してから FIFO バッファを使用してください。
• 使用するロジカルチャネルは IO モード , DMA モードのどちらか一方に設定してくださ
い。
■ ピンポンバッファリング
ピンポンバッファリングはネクストバッファコンフィギュレーションレジスタにスタートアドレ
スとエンドアドレスを設定してスタートアドレスからエンドアドレスまでのデータを転送します。
ピンポンバッファリングを動作させる前に以下の設定を行ってください。
- デバイスコンフィギュレーションレジスタ (DCCR) の設定
- チャネル n エントリコンフィギュレーションレジスタ (CECRn) の設定
- ローカルチャネル n バッファコンフィギュレーションレジスタ (LCBCRn) の設定
- FIFO バッファチャネル n アドレス範囲レジスタ (BUFARn) の設定
- アクセス選択レジスタ (ASLR) の設定
- FIFO バッファ方向制御レジスタ (BUFDCR) の設定
- FIFO バッファ n 制御レジスタ (BUFnCR) の設定
(1) 非同期チャネル , 制御チャネルの送信の場合
MediaLB フレームの送信をする場合 , チャネル n エントリコンフィギュレーションレジスタ
(CECRn) の TR ビットを "1" に設定し , FIFO バッファ方向制御レジスタ (BUFDCR) の BRDn を "1"
に設定して MediaLB の方向と FIFO バッファの方向を一致させる必要があります。もし間違った場
合 , MediaLB のチャネル n ステータスコンフィギュレーションレジスタ (CSCRn) のホストエラー
ビットと FIFO バッファエラーレジスタ (BUFER) のエラービットを "1" にします。
以下の手順で MediaLB に設定してピンポンバッファリングを動作させます。
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
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(a) チャネル n ネクストバッファコンフィギュレーションレジスタ (CNBCRn) に FIFO バッファの
使用するチャネルのアドレスに対応したアドレスを設定します。
-チャネル n ネクストバッファコンフィギュレーションレジスタ (CNBCRn) の BSA ビットには
FIFO バッファチャネル n アドレス範囲レジスタ (BUFARn) の ST ビットと同じ値を設定し ,
BEA ビットには BSA+ 送信するデータ分を設定する必要があります。このとき , CNBCRn:BEA
≦ BUFARn:EA の条件を満足するように設定してください。
例 ) FIFO バッファはチャネル 1(BUFAR1:ST[15:0]=2000H,BUFAR1:EA=2010H に設定 ) を使
用し , そのとき非同期チャネルに 10 バイトのデータを送信する場合
•CNBCR1:BSA[15:0]=2000H, CNBCR1:BEA[15:0]=2008H を設定
•FIFO バッファにデータは最初に上位 16 ビットに送信データバイト数 , この場合 000AH
を BUF1DTR:BUF[31:16] に書き込み , 下位 16 ビットには実際の送信データを書き込み ,
それ以降は残りの送信データを FIFO バッファに書き込んでいきます。
(b) 使用する FIFO バッファのチャネルに送信データを書き込みます。
-所定の送信データを書き込んでいきますが, 非同期チャネルまたは制御チャネルの場合, 最初の
送信データの 16 ビット ( ビット 31 から 16) にはフレームのバイト数を設定してください。送
信データには複数のフレームを書き込むことは可能ですが , 必ずフレーム終了時 ,
CNBCRn:BEA で終了するようにしてください。
(c) チャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の RDY ビットに "1" を書き込
みます。
上記設定を行うと, ピンポンバッファリングが動作していない場合, チャネルnステータスコンフィ
ギュレーションレジスタ (CSCRn) の RDY ビットをハードで "0" にし , チャネル n ネクストバッファ
コンフィギュレーションレジスタ (CNBCRn) の値をチャネル n カレントバッファコンフィギュレー
ションレジスタ (CCBCRn) に複写します。そのとき , チャネル n ステータスコンフィギュレーショ
ンレジスタ (CSCRn) の STS[3]( カレントバッファ開始 ) ビットを "1" にし , ピンポンバッファリン
グを開始します。チャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の RDY ビット
が "0" になると次の上記設定ができますが , FIFO バッファのチャネルに次の送信データを書き込む
領域が確保できなければ , チャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の
STS[2] が "1" になるまで上記設定をしないでください。
ピンポンバッファリングが開始すると , チャネル n カレントバッファコンフィギュレーションレジ
スタ (CCBCRn) の BCA ビットは HBI バスのアドレスとして出力され , HB Decorder にある FIFO
バッファチャネル n アドレス範囲レジスタ (BUFARn) の設定値の範囲内にある FIFO バッファの
チャネルを選択し , その選択された FIFO バッファのチャネルから 32 ビット固定で送信データを読
み出し , 読出し完了するとローカルチャネルバッファにそのデータを格納し , チャネル n カレント
バッファコンフィギュレーションレジスタ (CCBCRn) の BCA ビットは +4 され , BCA ビットが BFA
ビットと等しくなるまで送信します。
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
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チャネル n カレントバッファコンフィギュレーションレジスタ (CCBCRn) の BCA ビットと BFA
ビットが等しく, かつチャネルn ステータスコンフィギュレーションレジスタ(CSCRn)の RDYビッ
トが "0" の時 , チャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の STS[2] が "1" と
なり , RDY ビットが "1" ならば , チャネル n ステータスコンフィギュレーションレジスタ (CSCRn)
の STS[10] が "1" となり , RDY ビットは "0" となります。
非同期チャネルまたは制御チャネルの場合, 送信データの最初の16ビットはパケットのデータのバ
イト数が入っています。MediaLB は , 受信したチャネルアドレスと一致するとフレームの開始の場
合非同期チャネルであれば AsyncStart(20H), 制御チャネルであれば ControlStart(30H) のコマンドと
データを出力し , 送信したバイト数をカウントしています。所定のバイト数を送信するまで
MediaLB は非同期チャネルであれば AsyncContinue(22H), 制御チャネルであれば
ControlContinue(32H) のコマンドを出力し続け , 最後のデータ出力時は , 非同期チャネルであれば
AsyncEnd(24H), 制御チャネルであれば ControlEnd(34H) を出力してパケットの終了を知らせます。
所定のバイト数を送信後, チャネルnカレントバッファコンフィギュレーションレジスタ(CCBCRn)
の BCA ビットが BFA ビットに到達していなければ , 受信したチャネルアドレスと一致すると次の
パケットのデータとしてスタートコマンドを出力し , 次のフレームを開始します。
< 注意事項 >
• パケットの最初の送信データの上位 16 ビット ( ビット 31 ∼ビット 16) にはパケット
のバイト数を設定してください。
• 最終パケットの送信データがチャネル n ネクストバッファコンフィギュレーションレ
ジスタ (CNBCRn) の BEA ビットが示すアドレスに格納されるように BEA ビットを設
定してください。
■ ReceiverBreak(70H) の受信
ステータス応答として ReceiverBreak(70H) を受信した場合 , チャネル n ステータスコンフィギュ
レーションレジスタ (CSCRn) の STS[9] または STS[2] に "1" がセットされ , そのパケットの残りの
データは捨てられ , チャネル n カレントバッファコンフィギュレーションレジスタ (CCBCRn) の
BCA ビットはその捨てられたデータ数分カウントアップされます。チャネル n カレントバッファの
BCA ビットが BFA ビットに到達していない場合には , ピンポンバッファリング動作は継続します。
■ ReceiverBusy(10H) の受信
ステータス応答としてReceiverBusy(10H)を受信した場合, チャネルnステータスコンフィギュレー
ションレジスタ (CSCRn) の GB ビットが "0" であれば , 次にチャネルアドレスが一致すると
ReceiverBusy(10H) を受信したときのデータを再度送信します。チャネル n ステータスコンフィギュ
レーションレジスタ (CSCRn) の GB ビットが "1" のときは「ブレークの送信」を参照願います。
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
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■ ReceiverProtocolError(72H) の受信
ステータス応答として ReceiverProtocolError(72H) を受信した場合 , チャネル n ステータスコンフィ
ギュレーションレジスタ (CSCRn) の STS[8] または STS[0] に "1" がセットされ , そのパケットの残
りのデータは捨てられ , チャネル n カレントバッファコンフィギュレーションレジスタ (CCBCRn)
の BCA ビットはその捨てられたデータ数分カウントアップされます。チャネル n カレントバッファ
の BCA ビットが BFA ビットに到達していない場合には , ピンポンバッファリング動作は継続しま
す。
■ AsyncBreak(26H), ControlBreak(36H) の送信
非同期チャネルの場合 , AsyncBreak(26H), 制御チャネルの場合 , ControlBreak(36H) をサポートして
います。これらブレークはチャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の GB
ビットに "1" を設定した状態で RxStatus として ReceiverBusy(10H) を受信するとチャネル n ステー
タスコンフィギュレーションレジスタ (CSCRn) を "0" にし , 次に受信したチャネルアドレスが一致
すると AsyncBreak(26H) または ControlBreak(36H) コマンドを出力します。このとき , パケットの
データは捨てられます。
< 注意事項 >
チャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の GB ビットが "1" の
時に RxStatus として ReceiverBreak(70H) を受信した場合 , GB ビットは "0" にクリアさ
れません。
(2) 同期チャネルの送信の場合
同期チャネルの場合 , 非同期チャネルまたは同期チャネルと同じ設定方法になりますが , 同期チャ
ネルの場合 , 送信データの最初のデータにフレームのバイト数を設定する必要はなく , 送信データ
を FIFO バッファに書くだけになります。
また , RxSTATUS として ReceiverBusy(10H) や ReceiverBreak(70H) を受信しても無視して送信し
続けます。
(3) 非同期チャネル , 制御チャネルの受信の場合
MediaLB フレームの受信をする場合 , チャネル n エントリコンフィギュレーションレジスタ
(CECRn) の TR ビットを "0" に設定し , FIFO バッファ方向制御レジスタ (BUFDCR) の BRDn を "0"
に設定して MediaLB の方向と FIFO バッファの方向を一致させる必要があります。もし間違った場
合 , MediaLB のチャネル n ステータスコンフィギュレーションレジスタ (CSCRn) のホストエラー
ビットと FIFO バッファエラーレジスタ (BUFER) のエラービットを "1" にします。
以下に手順で MediaLB に設定してピンポンバッファリングを動作させます。
(a) チャネル n ネクストバッファコンフィギュレーションレジスタ (CNBCRn) に FIFO バッファの
使用するチャネルのアドレスに対応したアドレスを設定します。
-チャネル n ネクストバッファコンフィギュレーションレジスタ (CNBCRn) の BSA ビットには
バッファチャネル n アドレス範囲レジスタ (BUFARn) の ST ビットと同じ値を設定し , BEA
ビットには BSA+ 受信するデータ分を設定します。受信するデータ分はどのくらい受信するか
わからないので予想値を設定することになります。
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
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FIFO バッファチャネル n アドレス範囲レジスタ (BUFARn) の EA ビットは受信データ数より
余裕をもって設定してください。
(b) チャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の RDY ビットに "1" を書き
込みます。
-RDYビットに"1"を設定しない状態で受信したチャネルアドレスが一致した場合, ローカルチャ
ネルバッファがフルでなければ , ローカルチャネルバッファに受信データを格納していき ,
ローカルチャネルバッファがフルになると RxSTATUS として ReceiverBusy を出力します。
上記設定を行うと, ピンポンバッファリングが動作していない場合, チャネルnステータスコンフィ
ギュレーションレジスタ (CSCRn) の RDY ビットをハードで "0" にし , チャネル n ネクストバッファ
コンフィギュレーションレジスタ (CNBCRn) の値をチャネル n カレントバッファコンフィギュレー
ションレジスタ (CCBCRn) に複写します。そのとき , チャネル n ステータスコンフィギュレーショ
ンレジスタ (CSCRn) の STS[3]( カレントバッファ開始 ) ビットを "1" にし , ピンポンバッファリン
グを開始します。チャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の RDY ビット
が "0" となった場合 , 次の転送を設定できます。
受信したチャネルアドレスが一致すると MediaLB は以下の動作を行います。
- 受信データを一旦ローカルチャネルバッファに保存する。
- チャネル n カレントバッファコンフィギュレーションレジスタ (CCBCRn) の BCA ビットをアド
レスとして HBI バス上に出力されると同時にローカルチャネルバッファに保存したデータを HBI
バス上に出力する。
- HB Decorder にある FIFO バッファチャネル n アドレス範囲レジスタ (BUFARn) の設定値の範囲
内にある FIFO バッファのチャネルを選択する。
- 選択された FIFO バッファのチャネルに HBI バス上のデータを書き込む。
- チャネル n カレントバッファコンフィギュレーションレジスタ (CCBCRn) の BCA ビットを +4 す
る。
チャネル n カレントバッファコンフィギュレーションレジスタ (CCBCRn) の BCA ビットが BFA
ビットを超えてコマンド AsyncEnd(24H), ControlEnd(34H) を受信するとピンポンバッファリングは
終了します。ピンポンバッファリングが終了するとチャネル n ステータスレジスタ (CSCRn) の RDY
ビットが "1" であれば , チャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の STS[10]
ビットを "1" にし , 次の転送が開始するため , STS[3] ビットも "1" になります。チャネル n ステータ
スコンフィギュレーションレジスタ (CSCRn) の RDY ビットが "0" であれば , チャネル n ステータ
スコンフィギュレーションレジスタ (CSCRn) の STS[2] ビットを "1" にします。
< 注意事項 >
パケットの最初のデータにはそのパケットのバイト数が入っています。受信データとして
は最初の受信データの上位 16 ビット ( ビット 31 ∼ビット 16) がそれに相当します。
■ AsyncBreak(26H), ControlBreak(36H) の受信
受信したチャネルアドレスが一致し , 非同期チャネルの場合 , AyncBreak(26H), 制御チャネルの場
合 , ControlBreak(36H) を受信するとチャネル n ステータスコンフィギュレーションレジスタ
(CSCRn) の STS[1] ビットに "1" をセットします。
このとき , チャネル n カレントバッファコンフィギュレーションレジスタ (CCBCRn) の BCA ビッ
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
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トは , そのパケットのデータが格納される開始アドレスがリロードされ , AsyncStart(20H),
ControlStart(30H) を受信するとそのアドレスから受信データを格納します。
チャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の STS[1] ビットが "1" の状態で
STS[3] ビットが "1" になると STS[1] ビットが "0" にリセットされ , STS[9] ビットを "1" にします。
< 注意事項 >
• AsyncBreak(26H) または ControlBreak(36H) のコマンドに対し , ReceiverBusy(10H),
ReceiverProtocolError(72H), ReceiverBreak(70H) を出力した場合チャネル n ステータ
スコンフィギュレーションレジスタ (CSCRn) の STS[1] は "1" にセットされません。
• AsyncBreak(26H) または ControlBreak(36H) 受信によってチャネル n カレントバッファ
コンフィギュレーションレジスタ (CCBCRn) の BCA はリロードされ , 最初から受信を
開始しますが , FIFO バッファはブレークを受信するまで受信データを保持しています
ので次のデータを受信するまでに FIFO バッファの対応するチャネルに対し , 成功した
パケットを読み出し , ソフトウェアリセットしてください。
■ ReceiverBreak(70H) の送信
ReceiverBreak(70H) を RxSTATUS として出力する場合 , チャネル n ステータスコンフィギュレー
ションレジスタ (CSCRn) の GB ビットに "1" を設定すると AsyncStart(20H), ControlStart(30H) のコ
マンド検出後 , 受信したチャネルアドレスが一致すれば , チャネル n ステータスコンフィギュレー
ションレジスタ (CSCRn) の GB ビットを "0" にして ReceiverBreak(70H) を出力します。このとき
受信したデータはローカルチャネルバッファに格納され , チャネル n カレントバッファコンフィ
ギュレーションレジスタ (CCBCRn) の SCA ビットは , そのパケットのデータが格納される開始ア
ドレスがリロードされ , AsyncStart(20H), ControlStart(30H) を受信するとそのアドレスから受信
データを格納します。
< 注意事項 >
• ローカルチャネルバッファがフルの状態でチャネルnステータスコンフィギュレーショ
ンレジスタ (CSCRn) の GB ビットに "1" を設定しても ReceiverBreak(70H) は出力され
ません。
• ReceiverBreak(70H) の送信によってチャネル n カレントバッファコンフィギュレー
ションレジスタ (CCBCRn) の BCA はリロードされ , 最初から受信を開始しますが ,
FIFO バッファは ReceiverBreak(70H) を送信しても受信データを保持していますので
次のデータを受信するまでに FIFO バッファの対応するチャネルに対し , 成功したパ
ケットを読み出し , ソフトウェアリセットしてください。
■ ReceiverProtocolError(72H) の送信
非同期チャネルの場合 AsyncStart(20H), 制御チャネルの場合 ControlStart(30H) を受信後 , コマンド
のシーケンスやチャネルタイプにないコマンドを受信した場合 , ピンポンバッファリングが起動さ
れていればチャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の STS[0] ビットに "1"
をセットし , ReceiverProtocolError(72H) を出力します。このとき受信したデータはローカルチャネ
ルバッファに格納され , チャネル n カレントバッファコンフィギュレーションレジスタ (CCBCRn)
の SCA ビットは ,
そのパケットのデータが格納される開始アドレスがリロードされ ,
AsyncStart(20H), ControlStart(30H) を受信するとそのアドレスから受信データを格納します。
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
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< 注意事項 >
• ピンポンバッファリングが起動されていないとプロトコルエラーを検出してもチャネ
ル n ステータスコンフィギュレーションレジスタ (CSCRn) の STS[0] ビットには "1" が
セットされません。但し , ReceiverProtocolError(72H) は出力されます。ピンポンバッ
ファリングが起動されていない状態でローカルチャネルバッファにプロトコルエラー
のデータが格納されているとピンポンバッファリングを起動したときにチャネル n ス
テータスコンフィギュレーションレジスタ (CSCRn) の STS[0] ビットは "1" にセットさ
れます。
• プロトコルエラーの検出によってチャネル n カレントバッファコンフィギュレーショ
ンレジスタ (CCBCRn) の BCA はリロードされ , 最初から受信を開始しますが , FIFO
バッファは ReceiverProtocolError(72H) を送信しても受信データを保持していますので
次のデータを受信するまでに FIFO バッファの対応するチャネルに対し , ソフトウェア
リセットしてください。
■ ReceiverBusy(10H) の送信
ローカルチャネルバッファがフルになると , MediaLB は受信したチャネルアドレスに対し ,
ReceiverBusy(10H) を出力します。このときの受信データは捨てられます。ローカルチャネルバッ
ファがフルになる状態は , ピンポンバッファリングが起動されていないときのみです。
(4) 同期チャネルの受信の場合
同期チャネルの場合 , 非同期チャネルまたは同期チャネルと同じ設定方法になりますが , 同期チャ
ネルの場合 , 受信データの最初のデータはフレームのバイト数を示していませんのですべて受信
データとなります。
また , RxSTATUS として ReceiverBusy(10H),ReceiverBreak(70H),ReceiverProtocolError(72H) は出力
しませんが , サポートしていないコマンドを受信 ( プロトコルエラー ) するとチャネル n ステータス
コンフィギュレーションレジスタ (CSCRn) の STS[0] ビットは "1" にセットされます。
このとき , チャ
ネル n カレントバッファコンフィギュレーションレジスタ (CCBCRn) の BCA ビットには開始アドレ
スがリロードされずにそのまま受信され続けます。
< 注意事項 >
ピンポンバッファリングが起動されていないとプロトコルエラーを検出してもチャネル n
ステータスコンフィギュレーションレジスタ (CSCRn) の STS[0] ビットは "1" にセットさ
れません。ピンポンバッファリングが起動されていない状態でローカルチャネルバッファ
にプロトコルエラーのデータが格納されているとピンポンバッファリングを起動したと
きにチャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の STS[0] ビットが
"1" にセットされます。
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
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■ 循環バッファリング
循環バッファリングはネクストバッファコンフィギュレーションレジスタにスタートアドレスと
エンドアドレスを設定してスタートアドレスからエンドアドレスまで , チャネル n ステータスコン
フィギュレーションレジスタ (CSCRn) の RDY ビットが "0" に設定されるまで , 無限にループしま
す。同期チャネルにのみ使用し , 同期データを FIFO バッファ経由で I2S とやりとりするのに有効
です。
循環バッファリングを動作させる前に以下の設定を行ってください。
- デバイスコンフィギュレーションレジスタ (DCCR) の設定
- チャネル n エントリコンフィギュレーションレジスタ (CECRn) の設定
- ローカルチャネル n バッファコンフィギュレーションレジスタ (LCBCRn) の設定
- FIFO バッファチャネル n アドレス範囲レジスタ (BUFARn) の設定
- アクセス選択レジスタ (ASLR) の設定
- FIFO バッファ方向制御レジスタ (BUFDCR) の設定
- FIFO バッファ n 制御レジスタ (BUFnCR) の設定
- I2S 共通制御レジスタ (I2SCCR) の設定
- I2S レート設定レジスタ (I2SRSR) の設定
- I2S シフト制御レジスタ (I2SSCRn) の設定
< 注意事項 >
同期チャネルで I2S を使用する場合のみ循環バッファリングを使用してください。
(1) 送信の場合
MediaLB フレームの送信をする場合 , チャネル n エントリコンフィギュレーションレジスタ
(CECRn) の TR ビットを "1" に設定し , FIFO アクセス選択レジスタ (ASLR) の ASn[1:0] ビットを
"01", FIFOバッファ方向制御レジスタ(BUFDCR) のBRDn を"1", I2Sシフト制御レジスタ(I2SSCRn)
の TR ビットを "0" に設定して MediaLB, I2S, FIFO バッファの方向を一致させる必要があります。
もし間違った場合 , 以下のビットが "1" になります。
• MediaLB と FIFO バッファの方向を間違えた場合
MediaLB のチャネル n ステータスコンフィギュレーションレジスタ (CSCRn) のホストエラー
ビットと FIFO バッファエラーレジスタ (BUFER) のエラービットを "1" にします。
• I2S と FIFO バッファの方向を間違えた場合
FIFO バッファエラーレジスタ (BUFER) のエラービットを "1" にします。
以下の手順で MediaLB に設定して循環バッファリングを動作させます。
(a) チャネル n ネクストバッファコンフィギュレーションレジスタ (CNBCRn) に FIFO バッファの
使用するチャネルのアドレスに対応したアドレスを設定します。
-チャネル n ネクストバッファコンフィギュレーションレジスタ (CNBCRn) の BSA ビットには
FIFO バッファチャネル n アドレス範囲レジスタ (BUFARn) の ST ビットと同じ値を設定し ,
BEA ビットには循環させたいアドレスを設定します。このとき , CNBCRn:BEA ≦ BUFARn:EA
の条件を満足するように設定してください。
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
MB91460M シリーズ
(b) チャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の RDY ビットに "1" を書き込
みます。
(c)FIFO バッファ方向制御レジスタ (BUFDCR) の I2SRQE ビットに "1", I2S 共通制御レジスタ
(I2SCCR) の START ビット , RCTN ビットに "1" を書き込みます。
上記設定を行うと, 循環バッファリングの場合, チャネルnネクストバッファコンフィギュレーショ
ンレジスタ (CNBCRn) の値をチャネル n カレントバッファコンフィギュレーションレジスタ
(CCBCRn) に複写します。そのとき , チャネル n ステータスコンフィギュレーションレジスタ
(CSCRn) の STS[3]( カレントバッファ開始 ) ビットを "1" にし , 循環バッファリングを開始し , チャ
ネル n ステータスコンフィギュレーションレジスタ (CSCRn) の RDY ビットは "1" の状態を保持し
ます。
循環バッファリングが開始すると , チャネル n カレントバッファコンフィギュレーションレジスタ
(CCBCRn) の BCA ビットは HBI バスのアドレスとして出力され , HB Decorder にある FIFO バッ
ファチャネル n アドレス範囲レジスタ (BUFARn) の設定値の範囲内にある FIFO バッファのチャネ
ルを選択し , その選択された FIFO バッファのチャネルから 32 ビット固定で送信データを読み出し ,
読出し完了するとローカルチャネルバッファにそのデータを格納し , チャネル n カレントバッファ
コンフィギュレーションレジスタ (CCBCRn) の BCA ビットは +4 され , BCA ビットが BFA ビット
に達するとまた , チャネル n ネクストバッファコンフィギュレーションレジスタ (CNBCRn) の値が
チャネル n カレントバッファコンフィギュレーションレジスタ (CCBCRn) に複写されます。I2S で
受信したデータは FIFO バッファに書き込まれ , そのデータを MediaLB の送信データとして出力す
ることになります。
循環バッファリングを停止する場合 , I2S の受信を停止して MediaLB のチャネル n ステータスコン
フィギュレーションレジスタ (CSCRn) の RDY ビットに "1" を書き込むと RDY ビットは "0" となり ,
チャネル n カレントバッファコンフィギュレーションレジスタ (CCBCRn) の BCA ビットが BFA
ビットで示すアドレスにアクセスするとチャネル n ステータスコンフィギュレーションレジスタ
(CSCRn) の STS[2] が "1" になって循環バッファリングが停止したことがわかります。それから FIFO
バッファの対象となるチャネルに対し , ソフトウェアリセットを実行します。
< 注意事項 >
• MediaLB の 1 フレームと I2S の 1 フレームの転送レートが合うように MediaLB, I2S を
設定してください。
• MediaLB が 1 フレームのなかで , 同一チャネルで連続送信すると , I2S の受信が間に合
わなくなって MediaLB の送信データとして (00H) のデータが挿入されてしまうので
MediaLB の 1 フレームには 1 つのチャネルアドレスを割り当ててください。
(2) 受信の場合
MediaLB フレームの受信をする場合 , チャネル n エントリコンフィギュレーションレジスタ
(CECRn) の TR ビットを "0" に設定し , FIFO アクセス選択レジスタ (ASLR) の ASn[1:0] ビットを
"01", FIFOバッファ方向制御レジスタ(BUFDCR) のBRDn を"0", I2Sシフト制御レジスタ(I2SSCRn)
の TR ビットを "1" に設定して MediaLB, I2S, FIFO バッファの方向を一致させる必要があります。
もし間違った場合 , 以下のビットが "1" になります。
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
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• MediaLB と FIFO バッファの方向を間違えた場合
MediaLB のチャネル n ステータスコンフィギュレーションレジスタ (CSCRn) のホストエラー
ビットと FIFO バッファエラーレジスタ (BUFER) のエラービットを "1" にします。
• I2S と FIFO バッファの方向を間違えた場合
FIFO バッファエラーレジスタ (BUFER) のエラービットを "1" にします。
以下の手順で MediaLB に設定して循環バッファリングを動作させます。
(a) チャネル n ネクストバッファコンフィギュレーションレジスタ (CNBCRn) に FIFO バッファの
使用するチャネルのアドレスに対応したアドレスを設定します。
-チャネル n ネクストバッファコンフィギュレーションレジスタ (CNBCRn) の BSA ビットには
FIFO バッファチャネル n アドレス範囲レジスタ (BUFARn) の ST ビットと同じ値を設定し ,
BEA ビットには循環させたいアドレスを設定します。このとき , CNBCRn:BEA ≦ BUFARn:EA
の条件を満足するように設定してください。
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
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(b) チャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の RDY ビットに "1" を書き込
みます。
(c) FIFO バッファ方向制御レジスタ (BUFDCR) の I2SRQE ビットに "1", I2S 共通制御レジスタ
(I2SCCR) の START ビット , RCTN ビットに "1" を書き込みます。
上記設定を行うと, 循環バッファリングの場合, チャネルnネクストバッファコンフィギュレーショ
ンレジスタ (CNBCRn) の値をチャネル n カレントバッファコンフィギュレーションレジスタ
(CCBCRn) に複写します。そのとき , チャネル n ステータスコンフィギュレーションレジスタ
(CSCRn) の STS[3]( カレントバッファ開始 ) ビットを "1" にし , 循環バッファリングを開始し , チャ
ネル n ステータスコンフィギュレーションレジスタ (CSCRn) の RDY ビットは "1" の状態を保持し
ます。
循環バッファリングが開始し , 受信したチャネルアドレスが一致すると一旦ローカルチャネルバッ
ファに格納されます。それから , チャネル n カレントバッファコンフィギュレーションレジスタ
(CCBCRn) の BCA ビットは HBI バスのアドレスとしてローカルチャネルバッファに格納された受
信データは HBI バス上のデータとして出力され , そのアドレスが HB Decorder にある FIFO バッファ
チャネル n アドレス範囲レジスタ (BUFARn) の設定値の範囲内にある FIFO バッファのチャネルを
選択し , その選択された FIFO バッファのチャネルに 32 ビット固定で書き込まれ , チャネル n カレ
ントバッファコンフィギュレーションレジスタ (CCBCRn) の BCA ビットは +4 され , BCA ビットが
BFA ビットに達するとまた , チャネル n ネクストバッファコンフィギュレーションレジスタ
(CNBCRn) の値がチャネル n カレントバッファコンフィギュレーションレジスタ (CCBCRn) に複写
されます。MediaLB で受信したデータは FIFO バッファに書き込まれ , そのデータを I2S の送信デー
タとして出力することになります。
循環バッファリングを停止する場合 , MediaLB のチャネル n ステータスコンフィギュレーションレ
ジスタ (CSCRn) の RDY ビットに "1" を書き込むと RDY ビットは "0" となり , チャネル n カレント
バッファコンフィギュレーションレジスタ (CCBCRn) の BCA ビットが BFA ビットで示すアドレス
にアクセスするとチャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の STS[2] が "1"
になって循環バッファリングが停止したことがわかります。それから I2S を停止して FIFO バッファ
の対象となるチャネルに対し , ソフトウェアリセットを実行します。
< 注意事項 >
• MediaLB の 1 フレームと I2S の 1 フレームの転送レートが合うように MediaLB, I2S を
設定してください。
• MediaLB が 1 フレームのなかで , 同一チャネルで連続受信すると , I2S の送信が間に合
わなくなって FIFO バッファでオーバーランエラーが発生してしまうので MediaLB の
1 フレームには 1 つのチャネルアドレスを割り当ててください。
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829
第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
MB91460M シリーズ
34.4.3 アクセス選択
FIFO バッファのチャネルバッファ 7 から 0 は 3 方向 (MediaLB, IS2, ソフトウェア ) からアクセス可能
なため , アクセス選択レジスタによってどことアクセスできるか選択できます。
■ 送受信データの流れ
(1) チャネルバッファ 7 から 0 の場合
チャネルバッファ 7 から 0 は , アクセス選択レジスタ (ASLR) の設定によって以下のようなデータ
の流れになります。
• ASLR:ASn[1:0]=00 に設定し , チャネルバッファ n のデータの流れ (n=0,1,..,7)
図 34.4-3 ASLR:ASn[1:0]=00 でチャネルバッファ n のデータ流れ (n=0,1,..,7)
MLBCLK MLBSIG MLBDAT
MediaLB
ＰＢＩバス
CECRm:TR=1,
BUFDCR:BRDn=1
HBIバス
m：0～14
n：0～7
FIFOバッファ
CECRm:TR=0,
BUFDCR:BRDn=0
FIFOバッファバス
I2S
ch.7～ch.0
SCK0 WS0 SD0 SD1 SD2 SD3 SD4 SD5 SD6 SD7
I2S
ch.8～ch.9
SD8 SD9
< 注意事項 >
• FIFO バッファの方向と MediaLB の方向を合わせてください。
• I2S の ch.8 と ch.9 は ASLR:ASn[1:0] の設定に関係なく , PBI バスからのアクセスのみ
可能です。
830
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
MB91460M シリーズ
• ASLR:ASn[1:0]=01 に設定し , チャネルバッファ n のデータの流れ (n=0,1,..,7)
図 34.4-4 ASLR:ASn[1:0]=01 でチャネルバッファ n のデータの流れ (n=0,1,..,7)
MLBCLK MLBSIG MLBDAT
ＰＢＩバス
MediaLB
m：0～14
n：0～7
CECRm:TR=1,
BUFDCR:BRDn=1,
I2SSCRn:TR=0
HBIバス
FIFOバッファ
CECRm:TR=0,
BUFDCR:BRDn=0,
I2SSCRn:TR=1
FIFOバッファバス
SCK0 WS0
I2S
ch.7～ch.0
I2S
ch.8～ch.9
SD0 SD1 SD2 SD3 SD4 SD5 SD6 SD7
SD8 SD9
< 注意事項 >
• FIFO バッファ , MediaLB, I2S の方向を合わせてください。
• I2S の ch.8 と ch.9 は ASLR:ASn[1:0] の設定に関係なく , PBI バスからのアクセスのみ
可能です。
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831
第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
MB91460M シリーズ
• ASLR:ASn[1:0]=10 に設定し , チャネルバッファ n のデータの流れ (n=0,1,..,7)
図 34.4-5 ASLR:ASn[1:0]=01 でチャネルバッファ n のデータの流れ (n=0,1,..,7)
MLBCLK MLBSIG MLBDAT
MediaLB
ＰＢＩバス
I2SSCRn:TR=0,
BUFDCR:BRDn=1
HBIバス
FIFOバッファ
I2SSCRn:TR=1,
BUFDCR:BRDn=0
SCK0 WS0
n：0～7
FIFOバッファバス
I2S
ch.7～ch.0
I 2S
ch.8～ch.9
SD0 SD1 SD2 SD3 SD4 SD5 SD6 SD7
SD8 SD9
< 注意事項 >
• FIFO バッファの方向と I2S の方向を合わせてください。
• I2S の ch.8 と ch.9 は ASLR:ASn[1:0] の設定に関係なく , PBI バスからのアクセスのみ
可能です。
832
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
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34.4.4 MediaLB と FIFO バッファのレジスタ関連性
FIFO バッファは 2048 ワード × 32 ビットまたは 1024 ワード × 32 ビットの RAM で
構成されており , MediaLB と HBI バスを介して接続されています。そのため ,
MediaLB と FIFO バッファには関連づけて設定するレジスタが存在しています。
FIFO バッファは 15 チャネルまでサポート (I2S とデータのやりとりができるのは
チャネル 0 から 7 まで ) していて MediaLB の 15 チャンネルと対応しています。
■ FIFO バッファと MediaLB の設定について
FIFO バッファを使用するためには , FIFO バッファの FIFO バッファn 制御レジスタ (BUFnCR), HB
Decoder にある FIFO バッファチャネル n アドレス範囲レジスタ (BUFARn), MediaLB のチャネル n
カレントバッファコンフィギュレーションレジスタ (CCBCRn) の設定を関連づける必要がありま
す。図 34.4-6 にレジスタの関係を示しています。
図 34.4-6 MediaLB と FIFO バッファのレジスタ関連性
HB Decoder
MediaLB
FIFOバッファ用RAM
(3ffH)[2kW]
CCBCR0
BCA[15:0]
BFA[15:0]
BUFAR0
CCBCR1
・・・・・
BCA[15:0]
大小比較
BFA[15:0]
ch.0
選択
チャネル0
(BUF0CR:BDP+1)x4
BUF0CR:BSAx4
BUFAR1
・・・・
選択
ch.1
選択
チャネル1
アドレス
(HBIバス)
大小比較
BUFAR14
(BUF1CR:BDP+1)x4
BUF1CR:BSAx4
・・・・・・・・・
CCBCR14
BCA[15:0]
BFA[15:0]
大小比較
ch.14 チャネル14
選択
(BUF14CR:BDP+1)x4
BUF14CR:BSAx4
(000H)
DMA モードを起動すると , HBI バス上にチャネル n カレントバッファコンフィギュレーションレジ
スタ (CCBCRn) の BCA ビットが HBI バスのアドレスとして出力されます。そのアドレスが FIFO
バッファチャネル n アドレス範囲レジスタ (BUFARn) の SA ビットと EA ビットの範囲内にあるか
大小比較で判断し , 範囲内にあれば FIFO バッファのチャネルバッファを選択します。選択された
チャネルバッファは内部にポインタを持っており , FIFO バッファチャネル n 制御レジスタ
(BUFnCR) の BSA ビットを開始アドレスとして BDP ビットで指定された範囲でデータを保存しま
す。
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833
第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
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以下の条件を満足するようにレジスタを設定してください。
• FIFO バッファチャネル n アドレス範囲レジスタ (BUFARn) の設定条件
① BUFARn:ST[15:0] = CCBCRn:BCA[15:0]
CCBCRn:BCA[15:0] はチャネル n ステータスコンフィギュレーションレジスタ (CSCRn) の
STS[3] ビットが "1" となったときのアドレスを示します。
② BUFARn:EA[15:0] ≧ CCBCRn:BFA[15:0]
ピンポンバッファリング時の MediaLB の受信バイト数は CCBCRn:BFA を超える可能性がある
ので BUFARn:EA は受信バイト数を見越して CCBCRn:BFA より大きく設定してください。
• FIFO バッファチャネル n 制御レジスタ (BUFnCR) の設定条件
① BUFnCR:BSA ≧ BUFmCR:BSA + (BUFmCR:BDP + 1) × 4
m は n の前に設定した RAM 領域を確保したチャネル番号です。
② BUFnCR:BDP = (BUFARn:EA-BUFARn:ST)/16
小数点以下は切り捨ててください。
③ BUFnCR:BSA + (BUFnCR:BDP + 1) × 4 ≦ RAM ワード数
n は最終 RAM 領域 ( 一番 RAM アドレスとして深い ) のチャネル番号です。
834
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
34.4.5 2 回転送モード
MediaLB, FIFO バッファ , I2S のチャネル 8, 9 は同じデータを送信する 2 回転送
モードをサポートしています。
2 回転送モードは送信データを書いた時 , 同じデータが 2 回送信されるモードです。I2S 共通制御
レジスタ (I2SCCRn) の DBL ビットに "1" を設定すると MediaLB のチャネル 8, チャネル 9 のチャ
ネル n ネクストバッファコンフィギュレーションレジスタ (CNBCRn), チャネル 8, チャネル 9 の
FIFO バッファチャネル n データレジスタ (BUFnDTR), チャネル 8, チャネル 9 の I2S 左右レジスタ
(LTDTn, RTDTn) に書き込むデータが 2 回送信されることになります。
FIFO バッファと MediaLB はそのレジスタに書き込むと同じデータを 2 回書き込むために有効な
データ数は＋ 2 されますが , I2S の場合 , 内部にフラグを持っており , 2 回転送モードで書き込むと
そのフラグが "1" にセットされて 2 回書き込む動作を行わないため , 有効なデータ数は＋ 1 される
ことになります。
< 注意事項 >
MediaLB を DMA モードにして 2 回転送モードを使用する場合 , チャネル n ネクストバッ
ファコンフィギュレーションレジスタ (CNBCRn) に書くときは I2S 共通制御レジスタ
(I2SCCR) の DBL ビットに "0" を設定してください。
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835
第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
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34.4.6 ローカルチャネルバッファ
ローカルチャネルバッファは 1024 ワード × 32 ビットまたは 2048 ワード × 32 ビッ
トの RAM で構成されています。MediaLB 内にあり , 送受信データを一時保管する
のに使用されます。
ローカルチャネルバッファは各ロジカルチャネルに RAM 領域を割り当て , 各ロジカルチャネルで
その領域を使用して送受信データのやりとりを行います。
RAM 領域の割り当ては , ローカルチャネル n バッファコンフィギュレーションレジスタ (LCBCRn)
で RAM の開始アドレス (SA ビット ), RAM 領域の深さ (BD ビット ) を設定します。設定方法につ
いては「34.3.11 ローカルチャネル n バッファコンフィギュレーションレジスタ (LCBCRn)」を参
照してください。
また , IO モード時 , ローカルチャネル n バッファコンフィギュレーションレジスタ (LCBCRn) でし
きい値 (TH ビット ) を設定することによって各ロジカルチャネルに割込みを発生させることができ
ます。
■ MediaLB が送信の場合 (CECRn:TR=1)
下図のようにローカルチャネルバッファ内の有効なクワドレット (4 バイトデータ ) の数が , 送信方
向のしきい値を下回った場合 , 送信サービス要求が発生します。
(LCBCRn:TH) × 2
送信データ書込み
LCBCRn:STS[3]=1
LCBCRn:STS[3]=0
送信データが溜まる方向
(LCBCRn:BD+1) × 4
LCBCRn:SA × 4
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
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■ MediaLB が受信の場合 (CECRn:TR=0)
下図のようにローカルチャネルバッファ内の有効なクワドレット (4 バイトデータ ) の数が , 受信方
向のしきい値を上回った場合 , 受信サービス要求が発生します。
(LCBCRn:TH) × 2
受信データ読出し
LCBCRn:STS[2]=0
LCBCRn:STS[2]=1
受信データが溜まる方向
(LCBCRn:BD+1) × 4
LCBCRn:SA × 4
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837
第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
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34.4.7 FIFO バッファのチャネルバッファ設定
FIFO バッファは 1024 ワード × 32 ビットまたは 2048 ワード × 32 ビットの RAM で
構成されています。チャネルバッファは各ロジカルチャネルに区切られたバッファ
です。チャネルバッファは , スタートアドレスとその深さを設定することによって
チャネルバッファの領域が定義されます。チャネルバッファ 0 から 7 は I2S で使用
することも可能です。
■ チャネルバッファの設定
チャネルバッファはバッファn 制御レジスタ (BUFnCR) の BSA, BDP ビットによってチャネルバッ
ファの領域が定義されます。
以下に RAM とチャネルバッファとの関係図を示します。
838
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
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図 34.4-7 RAM とチャネルバッファの領域の関係
RAM Address=7FFH or 3FFH
(BUFnCR:BDP+1) × 4
BUFnCR:BSA × 4
RAM Address=000H
32ビット
また , FIFO バッファチャネル n 制御レジスタ (BUFnCR) でしきい値 (BTH ビット ) を設定すること
によって各チャネルバッファに割込みを発生させることができます。
チャネルバッファ開始アドレス設定例：
チャネルバッファ 0 に 1024 バイトの Asynchronous Data, チャネルバッファ 1, 2 に 64 バイトの
Control Data が 2 領域 , チャネルバッファ3 に 1024 バイトの Synchronous Data, チャネルバッファ
4 に 128 バイトの Synchronous を RAM アドレスの低い順にチャネルバッファ領域を確保する場合
のバッファ n 制御レジスタ (BUFnCR) の設定は以下のとおりです。
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
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- 計算方法：
① 1024 バイトの Asynchronous
RAM Start address= 000
BUF0CR:BSA
= 000
BUF0CR:BDP
= 1024byte/4byte/4 - 1 = 63(0x03f)
② 64 バイトの Control
RAM Start address= ①のデータ領域後 = 1024byte/4byte = 256(0x100)
BUF1CR:BSA
= 256/4 = 64(0x040)
BUF1CR:BDP
= 64byte/4byte/4 - 1 = 3(0x003)
③ 64 バイトの Control
RAM Start address= ①②のデータ領域後 = 256+64byte/4byte = 272(0x110)
BUF2CR:BSA
= 272/4 = 68(0x044)
BUF2CR:BDP
= 64byte/4byte/4 - 1 = 3(0x003)
④ 1024 バイトの Synchronous
RAM Start address: ①②③のデータ領域後 = 272+64byte/4byte = 288(0x120)
BUF3CR:BSA
: 288/4 = 72(0x048)
BUF3CR:BDP
: 1024byte/4byte/4 - 1 = 63(0x03f)
⑤ 128 バイトの Synchronous
RAM Start address: ①②③④のデータ領域後 = 288 + 1024byte/4byte = 544(0x220)
840
BUF4CR:BSA
: 544/4 = 136(0x088)
BUF4CR:BDP
: 128byte/4byte/4 - 1 = 7(0x007)
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
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図 34.4-8 RAM とバッファ n 制御レジスタ (BUFnCR) の設定例
Address=7ff
RAM(2048Word × 4byte)
128バイトのsynchronous
⑤ Address=220(BUF4CR:BSA=088, BDP=007)
1024バイトのsynchronous
④ Address=120(BUF3CR:BSA=048, BDP=03f)
③ Address=110(BUF2CR:BSA=044, BDP=003)
② Address=100(BUF1CR:BSA=040, BDP=003)
64バイトのControl
64バイトのControl
1024バイトのAsynchronous
① Address=000(BUF0CR:BSA=000, BDP=03f)
■ MediaLB から書込み
MediaLB からの書込みは BUFIER:BIREn=1 の時 , 以下の条件で割込みが発生します。
- (BUFnCR:BDP × 4-BUFnCR:BTH × 2+4) ≦ BUFCTm:BCTn
図 34.4-9 MediaLB からの書込みによるデータ要求
(BUFnCR:BTH) × 2
BUFSR:DRn=0
MediaLB*からライト
BUFSR:DRn=1
*：チャネルバッファ7から0はASLR:ASn[1:0]
が"10"の場合I2Sからライトになります
(BUFnCR:BDP+1) × 4
BUFnCR:BSAx4
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
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■ MediaLB からの読出し
MediaLB からの読出しは BUFIER:BIREn=1 の時 , 以下の条件で割込みが発生します。
- (BUFnCR:BTH) × 2 ≧ BUFCTm:BCTn
図 34.4-10 MediaLB からの読出しによるデータ要求
(BUFnCR:BTH) × 2
BUFSR:DRn=1
MediaLB*からリード
BUFSR:DRn=0
*：チャネルバッファ7から0はASLR:ASn[1:0]
が"10"の場合I2Sからリードになります
(BUFnCR:BDP+1) × 4
BUFnCR:BSA × 4
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第 34 章 MediaLB (Media Local Bus interface)
34.4 MediaLB 動作説明
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34.4.8 ループバックモード
MediaLB はロジカルチャネル 1 で受信したデータをロジカルチャネル 1 で送信する
ループバックモードをサポートしています。
MediaLB は伝送路のデバッグを容易にするため , ループバックテストモードがサポートされていま
す。
デバイス制御コンフィギュレーションレジスタ (DCCR) の LBM ビットに "1" を設定すると , チャネ
ル 0 からデータを受信し , チャネル 1 からデータを送信します。
ループバックテストモードを使用する場合 , 次の手順に従って設定してください。
① チャネル 0 および 1 の論理チャネルアドレスを設定する ( 同じアドレスは不可 )。
② チャネル 0 で同期 , 非同期 , 制御データのいずれかのチャネルタイプを設定する。
このとき , " 受信 " を設定し , " チャネル許可 " を設定する。
③ チャネル1で, チャネル0と同じチャネルタイプと"送信"を設定し, "チャネル許可"を設定します。
④ ループバックモードビット (DCCR:LBM=1) を設定します。
< 注意事項 >
• ループバックモード時 , チャネル 0, チャネル 1 の両チャネルでプロトコルエラー , ブ
レークは禁止です。
• チャネル 0, チャネル 1 のネクストバッファレデイビットはクリアされたままになりま
す (CSCR0:RDY = CSCR1:RDY =0)。
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第 34 章 MediaLB (Media Local Bus interface)
34.5 MediaLB の割込み
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34.5 MediaLB の割込み
MediaLB の割込みについて説明します。MediaLB には , 各チャネルのバッファの状
態を示すチャネル割込み (Cint) と , MediaLB システムの状態を示すシステム割込み
(Sint), および FIFO バッファの割込みの 3 種類があります。
本章では , MediaLB のチャネル割込み (Cint), システム割込み (Sint) および FIFO バッファの割込み
について説明します。
844
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第 34 章 MediaLB (Media Local Bus interface)
34.5 MediaLB の割込み
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34.5.1 チャネル割込み (Cint)
チャネル割込みはチャネル n ステータスコンフィギュレーションレジスタ (CSCRn)
のステータス情報 , エラー情報を割込み要因とし , チャネル n エントリコンフィギュ
レーションレジスタ (CECRn) のマスクビットによって割込みを発生させるかを制御
します。どのチャネルで割込みが発生したかはチャネル割込みコンフィギュレー
ションレジスタ (CICR) を読み出すことによってわかります。
チャネル割込みの割込みフラグと割込み要因について示します。
nはチャネル番号でn=14 ∼0です。
割込みフラグは割込み要因を検出すると "1" となり , 割込みマスクは "1" を設定すると割込みがマス
クされ , その要因による割込みは発生しません。
動作モード (IO モード /DMA モード ) によって割込みフラグの意味が変わるビットがあります。
■ IO モードと DMA モードに共通：
割込み
プラグ
レジスタ
有効チャネル
割込みマスク
割込みフラグ
クリア
カレントバッ
ファプロトコ
ルエラー
受信設定の全チャネ
ル ( 非同期 / 同期 /
制御 ) と送信設定の
非同期と制御チャネ
ル
CECRn:MASK
[0]
STS[0] への
"1" 書込み
カレントバッ
ファブレーク
受信設定の全チャネ
ル ( 非同期 / 同期 /
制御 ) と送信設定の
非同期と制御チャネ
ル
CECRn:MASK
[1]
STS[1] への
"1" 書込み
STS[4]
バッファエ
ラー
同期チャネル ( 送信 /
受信両方 )
CECRn:MASK
[4]
STS[4] への
"1" 書込み
STS[6]
フレーム同期
ロスト
同期チャネル ( 送信 /
受信両方 )
CECRn:MASK
[6]
STS[6] への
"1" 書込み
STS[0]
STS[1]
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CSCRn
割込み要因
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第 34 章 MediaLB (Media Local Bus interface)
34.5 MediaLB の割込み
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■ IO モードの場合：
割込み
プラグ
レジスタ
STS[2]
STS[3]
CSCRn
STS[8]
割込み要因
有効チャネル
割込みマスク
割込みフラ
グクリア
受信サービス
要求
受信設定の
全チャネル
( 非同期 / 同期 / 制御 )
CECRn:MASK[2]
STS[2] への
"1" 書込み
送信サービス
要求
送信設定の
全チャネル
( 非同期 / 同期 / 制御 )
CECRn:MASK[3]
STS[3] への
"1" 書込み
受信パケット
アボート
受信設定の非同期と
制御チャネルタイプ
CECRn:MASK[2]
STS[8] への
"1" 書込み
■ DMA モードの場合：
割込みプ
ラグ
レジスタ
割込み要因
有効チャネル
割込みマスク
CECRn:MASK[2]
割込みフラグ
クリア
STS[2]
カレント
バッファ
終了
全チャネル ( 非同期 /
同期 / 制御 )( 送信 / 受
信の両方 )
STS[3]
カレント
バッファ
スタート
全チャネル ( 非同期 /
同期 / 制御 )( 送信 / 受
信の両方 )
STS[5]
ホストバス
エラー
全チャネル ( 非同期 /
同期 / 制御 )( 送信 / 受
信の両方 )
STS[8]
プレビアス
バッファ
プロトコル
エラー
受信設定の全チャネル
( 非同期 / 同期 / 制御 ),
または送信設定で非同
期と制御チャネル
STS[9]
プレビアス
バッファ
ブレーク
全チャネル ( 非同期 /
同期 / 制御 )( 送信 / 受
信の両方 )
STS[10]
プレビアス
バッファ
終了
全チャネル ( 非同期 /
同期 / 制御 )( 送信 / 受
信の両方 )
CECRn:MASK[2]
STS[10] へ
の "1" 書込
み
STS[11]
プレビアス
バッファ
スタート
全チャネル ( 非同期 /
同期 / 制御 )( 送信 / 受
信の両方 )
CECRn:MASK[3]
STS[11] へ
の "1" 書込
み
CSCRn
CECRn:MASK[3]
＊
STS[2] への
"1" 書込み
STS[3] への
"1" 書込み
STS[5] への
"1" 書込み
CECRn:MASK[2]
STS[8] への
"1" 書込み
CECRn:MASK[1]
STS[9] への
"1" 書込み
＊：マスクできません。割込み要因フラグに "1" がセットされると割込みが発生します。
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第 34 章 MediaLB (Media Local Bus interface)
34.5 MediaLB の割込み
どのチャネルでチャネル割込みが発生しているかは , チャネル割込みコンフィギュレーションレジ
スタ (CICR) を読み出すことによってわかります。チャネル割込みコンフィギュレーションレジス
タ(CICR)の各ビットは各チャネルで割込みが発生している要因のクリア, またはマスクビットによ
りマスクすることで "0" にクリアされます。
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847
第 34 章 MediaLB (Media Local Bus interface)
34.5 MediaLB の割込み
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34.5.2 システム割込み (Sint)
システム割込みはシステムコマンドを検出したり , ロック , アンロックを検出したと
きに割込みが発生します。
システム割込みの割込みフラグと割込み要因について示します。割込みフラグは割込み要因を検出
すると "1" となります。各割込みフラグには割込みマスクビットがあり , 割込みマスクは "1" に設定
するとマスクが許可となります。
割込み要因
レジスタ
リセット (MlbRset(FEH))
割込みプラグ
割込みマスク
割込みフラグクリア
SDR
SNCR:SMR
SDR への 1 書込み
SDNL
SMCR:SMNL
SDNL への 1 書込み
SDNU
SMCR:SMNU
SDNU への 1 書込み
SDCS
SMCR:SMCS
SDCS への 1 書込み
SDSC
SMCR:SMML
SDSC への 1 書込み
MediaLB ロックの検出
SDML
SMCR:SMML
SDNL への 1 書込み
MediaLB アンロックの
検出
SDMU
SMCR:SMMU
SDNU への 1 書込み
の検出
ネットワークロック
(MOST_Lock(F0H)) の
検出
ネットワークアンロック
(MOST_Unlock(E2H)) の
検出
チャネルスキャン
(MlbScan(E4H)) の検出
サブコマンド
(MlbSubCmd(E6H)) の
SSCR
検出
848
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第 34 章 MediaLB (Media Local Bus interface)
34.5 MediaLB の割込み
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34.5.3 FIFO バッファ割込み
FIFO バッファ割込みはデータ要求用割込みをサポートしています。
■ FIFO バッファの割込み要因
以下に割込みフラグと割込み要因について示します。
方向
割込み
フラグ
レジスタ
割込み要因
割込み許可ビット
MediaLB
ライト
(BUFDCR:BRDn=0)
DRn
BUFSR
または I2S
からの
書込み
BUFIER:BIREn
チャネル
バッファの
読出し
BUFIER:BIREn
チャネル
バッファへ
の書込み
MediaLB
リード
(BUFDCR:BRDn=1)
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DRn
BUFSR
または I2S
からの
読出し
割込みフラグ
のクリア
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849
第 34 章 MediaLB (Media Local Bus interface)
34.6 処理手順例
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34.6 処理手順例
■ 処理手順例
(1) 初期設定
SYSTEM RESET
クロックコントロールレジスタ設定 (PLLEN=1)
Ｎｏ
LOCK=1?
Ｙｅｓ
INIT Device
；クロックコントロールレジスタを設定してPLLを起動。
；メディアクロック制御レジスタ(MCNT)
(PLLのロックを待つ)
；MediaLB設定
Return INIT Device
Set Device
；MediaLB,BUF,I2S設定
Return Set Device
バックグランドループ
INIT Device
SMMU=1,SMML=1,SMSC=1,SMCS=1,SMNU=1,SMNL=1,SMR=1設定
；システムマスクコンフィギュレーションレジスタ(SMCR)
MDE=1,LBM=0,M5PS=0,MLE=0,MCS[1:0],MHRE,MRS,MDA[8:1]設定
；デバイス制御コンフィギュレーションレジスタ(DCCR)
SDML=1,SSRE=0,SDMU=1,SDSC=1,SDCS=1,SDNU=1,SDNL=1,SDR=1 ；システムステータスコンフィギュレーションレジスタ(SSCR)
SMMU,SMML,SMSC,SMCS,SMNU,SMNL,SMR設定
；システムマスクコンフィギュレーションレジスタ(SMCR)
Return INIT Device
Set Device
SET_I2S
；I2S の設定
Return SET_I2S
SET_BUF
；FIFOバッファの設定
Return SET_BUF
SET_MLB
；MediaLB の設定
Return SET_MLB
Return Set Device
850
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第 34 章 MediaLB (Media Local Bus interface)
34.6 処理手順例
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SET_I2S
PS, BL 設定
; I2Sレート設定レジスタ(I2SRSR)
BFAE=0,SRST=0,DBL=0,START=0,RCTN=1,
TXEN,MAS,WL,WS 設定
; I2S共通制御レジスタ(I2SCCR)
n=0
Ｎｏ
I2Sチャネルn送信？
Ｙｅｓ
n++
2
MONO=0,IEE=1,ERR=0,RXEN=1,TR=0,RINIT=0, ; I Sシフト制御レジスタn (I2SSCRn)
IEL=0,IER=0 設定
MONO=0,IEE=0,ERR=0,RXEN=0,TR=1,RINIT=0,
IEL=0,IER=0 設定
Ｎｏ
n = 8 or n = 9 ？
Ｙｅｓ
BTC,BEN 設定
Ｙｅｓ
; I2Sバッファ制御レジスタn (I2SBCRn)
n<9？
Ｎｏ
Return SET_I2S
SET_BUF
n=0
n++
Ｙｅｓ
ASn[1:0],QDn[1:0] 設定
; アクセス選択レジスタ(ASLR)
I2SRQE=0,BRDn 設定
; FIFOバッファ方向制御レジスタ(BUFDCR)
BDP,BTH,BSA 設定
; FIFOバッファ n 制御レジスタ(BUFnCR)
ST,EA,IFEN 設定
; FIFOバッファチャネル n アドレス範囲レジスタ(BUFARn)
n < 7？
Ｎｏ
Return SET_BUF
SET_MLB
n=0
BD,TH,SA 設定
CE,TR,CT,MDS,CNTE,MASK,PL,CA 設定
MSTD に All0 設定
n++
DBL=0 設定
BSA,BEA 設定
ステータスフラグクリア (CSCRn=0x0000FFFF)
Ｙｅｓ
; ローカルチャネル n バッファコントロールレジスタ n(LCBCRn)
; エントリコンフィギュレーションレジスタ(CECRn)
; メディアステレオ設定レジスタ(MSTD)
; I2S 共通制御レジスタ( I2SCCR )
; ネクストバッファコンフィギュレーションレジスタ n(CNBCRn)
; ステータスコンフィギュレーションレジスタ (CSCRn)
n < 14 ？
Ｎｏ
Return SET_BUF
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第 34 章 MediaLB (Media Local Bus interface)
34.6 処理手順例
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(2) MediaLB と I2S 間で Sync データを流す場合の起動 ( 循環バッファリングを使用 )
SYNC_MLB_I2S
RDY=1 設定
; ステータスコンフィギュレーションレジスタ n(CSCRn)
I2SRQE=1 設定
; FIFOバッファ方向制御レジスタ(BUFDCR)
RCTN=1,START=1 ,BFAE=0 設定
; I2S 共通制御レジスタ(I2SCCR)
Return SYNC_MLB_I2S
(3) MediaLB とソフト間でデータのやりとりをする場合の起動 ( ピンポンバッファリングを使用 )
START_MLB_SOFT
Ｎｏ
CECRn:TR=1?
Ｙｅｓ
MSTD 設定
; メディアステレオ設定レジスタ(MSTD)
DBL 設定
; I2S シフト制御レジスタ n(I2SSCR n)
Ｎｏ
DMAC 使用？
Ｙｅｓ
ソフトで送信データを FIFO バッファ書込み
DMAC_SFT
Return DMAC_SFT
Ｎｏ
DMAC 転送完了？
; １パケットのデータを FIFOバッファに入れる
Ｙｅｓ
RDY=1 設定
; ステータスコンフィギュレーションレジスタ n(CSCRn)
Return START_MLB_SOFT
DMAC_SFT
Ｎｏ
BUFSR:DRn=1？
; FIFOバッファステータスレジスタ(BUFSR)
Ｙｅｓ
DMAE=1,PM01=0,DMAH[3:0]=0000 設定
; DMAC 全体制御レジスタ(DMACR)
BUFDCR:BRDn=1？
Ｎｏ
Ｙｅｓ
DMADAx= BUFnDTRn Address 設定
DMADAx=Memory Address 設定
DMASAx= BUFnDTR Address 設定
DMASAx=Memory Address 設定
TYPE[1:0]=00,MOD[1:0]=01,ERIE=0,
DSS[2:0]=000,DASZ[7:0]=0x00H,WS[1:0],
SADM,DADM,DTCR,SADR,DADR,EDIE,SASZ[7:0] 設定
DENB=1,PAUS=0,STRG=1,IS[4:0]=00000,
BLK[3:0]=0001,DTC[15:0] 設定
; FIFOバッファ方向制御レジスタ(BUFDCR)
TYPE[1:0]=00,MOD[1:0]=01,ERIE=0,
; DMA 制御/ ステータスレジスタ Bx(DMACBx)
DSS[2:0]=000,SASZ[7:0]=0x00H,WS[1:0],
SADM,DADM,DTCR,SADR,DADR,EDIE,DASZ[7:0] 設定
; DMA制御/ステータスレジスタAx(DMACAx)
Return DMAC_SFT(n)
852
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第 34 章 MediaLB (Media Local Bus interface)
34.6 処理手順例
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(4) MediaLB から INIC への送信の場合 (IO モードを使用 )
START_MLB_IO
MSTD 設定
; メディアステレオ設定レジスタ(MSTD)
Ｎｏ
DMAC 使用？
Ｙｅｓ
ソフトで送信データの書込み
DMAC_IO
Return DMAC_IO
Ｎｏ
DMAC 転送完了？
; １パケットのデータをローカルチャネルバッファに入れる
Ｙｅｓ
Return START_MLB_IO
DMAC_IO
DMAE=1,PM01=0,DMAH[3:0]=0000 設定
; DMAC 全体制御レジスタ(DMACR)
Ｎｏ
CECRn:TR=1？
; エントリコンフィギュレーションレジスタ(CECRn)
Ｙｅｓ
Ｎｏ
CSCRn:STS[3]=1？
CSCRn:STS[2]=1？
Ｎｏ
; ステータスコンフィギュレーションレジスタ(CSCRn)
Ｙｅｓ
DMADAx=CNBCRn Address 設定
Ｙｅｓ
DMADAx=Memory Address 設定
DMASAx=Memory Address 設定
DMASAx=CCBCRn Address 設定
TYPE[1: 0]=00,MOD[1:0]=01,ERIE=0,
DSS[2:0]=000,DASZ[7:0]=0x00H,WS[1:0],
SADM,DADM,DTCR,SADR,DADR,EDIE,SASZ[7:0] 設定
DENB=1,PAUS=0,STRG=1,IS[4:0]=00000,
BLK[3:0]=0001,DTC[15:0]設定
; DMA 転送先アドレス設定レジスタx(DMADAx)
; DMA 転送元アドレス設定レジスタx(DMASAx)
TYPE[1:0]=00,MOD[1:0]=01,ERIE=0,
DSS[2:0]=000,SASZ[7:0]=0x00H,WS[1:0],
; DMA 制御 / ステータスレジスタBx(DMACBx)
SADM,DADM,DTCR,SADR,DADR,EDIE,DASZ[7:0] 設定
; DMA 制御/ ステータスレジスタ Ax(DMACAx)
Return DMAC_IO
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第 34 章 MediaLB (Media Local Bus interface)
34.6 処理手順例
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(5) I2S のチャネル 8,9 から Sync データを送受信する場合
START_I2S_89
MONO 設定
; I2Sシフト制御レジスタn (I2SSCRn)
DBL 設定
; I2S共通制御レジスタ(I2SCCR)
Ｎｏ
DMAC 使用？
Ｎｏ
Ｙｅｓ
DMAC_DRQ
I2SSCRn:TR=1 ？
Ｙｅｓ
ソフトで送信データの書込み
Return DMAC_DRQ
Ｙｅｓ
I2SSCRn:TR=1 ？
Ｎｏ
RXEN=1 設定
; I2Sシフト制御レジスタn (I2SSCRn)
IEL,IER 設定
; I2Sシフト制御レジスタn (I2SSCRn)
; WS=0のとき, IEL=0,IER=1,
WS=1のとき, IEL=1,IER=0
Return START_I2S_89
DMAC_DRQ
Ｎｏ
I2SSCRn:RDYL=1andRDYR=1？
; I2S シフト制御レジスタ n(I2SSCRn)
Ｙｅｓ
DMAE=1,PM01=0,DMAH[3:0]=0000 設定
I2SSCRn:TR=1？
; DMAC
全体制御レジスタ(DMACR)
Ｎｏ
; I2S シフト制御レジスタ n(I2SSCRn)
Ｙｅｓ
DMADAx=LTDTn Address 設定
DMADAx=Memory Address 設定
; DMA 転送先アドレス設定レジスタ x(DMADAx)
DMASAx=Memory Address 設定
DMASAx=LTDTn Address 設定
; DMA 転送元アドレス設定レジスタ x(DMASAx)
TYPE[1:0]=00,MOD[1:0]=01,ERIE=0,
DSS[2:0]=000,DASZ[7:0]=0x00H,WS[1:0],
SADM,DADM,DTCR,SADR,DADR,EDIE,SASZ[7:0] 設定
DENB=1,PAUS=0,STRG=0,BLK[3:0]=0001,
IS[4:0],DTC[15:0] 設定
TYPE[1:0]=00,MOD[1:0]=01,ERIE=0,
DSS[2:0]= 000,SASZ[7:0]=0x00H,WS[1:0],
SADM,DADM,DTCR,SADR,DADR,EDIE,DASZ[7:0] 設定
; DMA 制御/ ステータスレジスタ Bx(DMACBx)
; DMA 制御/ ステータスレジスタ Ax(DMACAx)
Return DMAC_DRQ
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第 34 章 MediaLB (Media Local Bus interface)
34.6 処理手順例
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(6) I2S をスレーブとして起動する場合
START_I2S_SLV
; I2Sシフト制御レジスタn (I2SSCRn)
Ｎｏ
I2SSCRn:TR=1？
Ｙｅｓ
MONO 設定
RXEN=1 設定
; I2Sシフト制御レジスタn (I2SSCRn)
; I2S共通制御レジスタ (I2SCCR)
DBL 設定
Ｎｏ
DMAC 使用？
Ｙｅｓ
DMAC_I2S
ソフトで送信データの書込み
Return DMAC_I2S
IEL,IER 設定
; I2Sシフト制御レジスタn (I2SSCRn)
; WS=0のとき, IEL=0,IER=1,
WS=1のとき, IEL=1,IER=0
Return START_I2S_SLV
DMAC_SFT_I2S
DMAE=1,PM01=0,DMAH[3:0]=0000 設定
; DMAC 全体制御レジスタ(DMACR)
Ｎｏ
I2SSCRn:TR=1？
; I2S シフト制御レジスタ n (I2SSCRn)
Ｙｅｓ
Ｎｏ
I2SSCRn:RDYL=1andRDYR=1？
I2SSCRn:RDYL=1andRDYR=1？
Ｎｏ
Ｙｅｓ
DMADAx=LTDTn Address 設定
; I2S シフト制御レジスタ n (I2SSCRn)
Ｙｅｓ
DMADAx=Memory Address 設定
; DMA転送先アドレス設定レジスタx(DMADAx)
DMASAx=Memory Address 設定
DMASAx=LTDTn Address 設定
TYPE[1:0]=00,MOD[1:0]=01,ERIE=0,
DSS[2:0]=000,DASZ[7:0]=0x00H,WS[1:0],
SADM,DADM,DTCR,SADR,DADR,EDIE,SASZ[7:0] 設定
DENB=1,PAUS=0,STRG=1,IS[4:0]=00000,
BLK[3:0]=0001,DTC[15:0] 設定
; DMA転送元アドレス設定レジスタx(DMASAx)
TYPE[1:0]=00,M OD[1:0]=01,ERIE=0,
DSS[2:0]=000,SASZ[7:0]=0x00H,WS[1:0],
; DMA 制御 / ステータスレジスタ Bx(DMACBx)
SADM,DADM,DTCR,SADR,DADR,EDIE,DASZ[7:0] 設定
; DMA制御/ステータスレジスタAx(DMACAx)
Return DMAC_SFT_I2S
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第 34 章 MediaLB (Media Local Bus interface)
34.6 処理手順例
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(7) システム割込み
ProcessSint
No
SSCR:SDR=1?
Yes ; システムリセットコマンドを検出
SDCR からのデータの読み込み
Yes
SDCR=0?
No
No
SDCR= デバイスアドレス ?
Yes
I2SCCR:SRST=1,BUFRST:BRn=1
; I2S共通制御レジスタ(I2SCCR)
INIT Device
;MediaLB設定
Return INIT Device
Set Device
; 初期化
Return Set Device
SSCR:SDR=1
No
; システムステータスコンフィギュレーションレジスタ(SSCR)
SSCR:SDNL=1?
; ネットワークロックを検出
Yes
アプリケーションに通知
SSCR:SDNL=1
No
; システムステータスコンフィギュレーションレジスタ(SSCR)
SSCR:SDNU=1?
; ネットワークアンロックを検出
Yes
アプリケーションに通知
SSCR:SDNU=1
No
; システムステータスコンフィギュレーションレジスタ(SSCR)
SS CR:SDCS=1?
; スキャンコマンドを検出
Yes
SDCRからのデータの読み込み
No
SDCR=デバイスアドレス?
Yes
アプリケーションに通知
SSCR:SDCS=1
No
; システムステータスコンフィギュレーションレジスタ(SSCR)
SSCR:SDSC=1?
; システムサブコマンドを検出
Yes
SDCRからデータを読み込む
アプリケーションに通知
SSCR:SDSC=1
No
; システムステータスコンフィギュレーションレジスタ(SSCR)
SSCR:SDMU=1?
Yes
;MediaLB Unlock を検出
I2SCCR:SRT=1,BUFRST:BRn=1,DCCR:MRS=1
INIT Device
;MediaLB設定
Return INIT Device
Set Device
; 初期設定
Return Set Device
SSCR:SDMU=1
; システムステータスコンフィギュレーションレジスタ(SSCR)
Return Sint
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第 34 章 MediaLB (Media Local Bus interface)
34.6 処理手順例
MB91460M シリーズ
(8) チャネル割込み
Cint割込み
n=0
No
CICR(n)=1?
Yes
Yes
No
IO モード ?
Yes
No
ピンポンバッファ?
ProcessCintIO
ProcessCintDMA
ProcessCintDMAcir
Return CintIO
Return CintDMA
Return CinitDMAcir
n++
Yes
n<14(チャネル数 )?
No
Return Cint
ProcessCintIO
;システムコンフィギュレーションレジスタ(CSCRn)
Yes
CSCRn:STS[4]=1?
(受信:バッファオーバーフロー, 送信:バッファアンダーフロー)
No
CSCRn:STS[8,1,0]=101?
CECRn:CE=0設定
Yes;プロトコルエラー
No
CSCRn:STS[8,1,0]=110?
アプリケーションに通知
Yes;ブレーク受信
CSCRn:STS[4]=1
No
CSCRn:STS[8,1,0]=100?
;エントリコンフィギュレーションレジスタ(CECRn)
(チャネル使用禁止。故障の可能性あり)
Yes;ブレーク生成
No
CECRn:TR=1?
Yes
BUFRST:BRn=1設定
;FIFOバッファリセットレジスタ(BUFRST)
No
FlushIOBuffer
Return FlushIOBuffer
アプリケーションに通知
CSCRn:STS[8,1,0]=111設定
CSCRn:STS[2]=1?
Yes;受信サービス要求
No
No
CSCRn:STS[3]==1?
LCBCRn:TH分の受信データを
CCBCRnから読出し
Yes;送信サービス要求
LCBCRn:TH分の送信データを
CNBCRnへ書き込む
Return CintIO
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第 34 章 MediaLB (Media Local Bus interface)
34.6 処理手順例
MB91460M シリーズ
FlushIOBuffer
No
CSCRn:STS[8]=1?
現在のパケットにプロトコルエラー検出による受信パケットアボート；Yes
Yes ; 現在のパケット中に MediaLB で受信パケットアボートを検出
CSCRn:STS[0]=1?
No
現在のパケット中に送信ブレーク検出(AsyncBreak,ControlBraek);Yes
CSCRn:STS[1]=1?
No ; 現在のパケット中に受信ブレーク応答 (ReceiverBreak出力)
アプリケーションに通知
No
CSCRn:STS[9]=1?
Yes ; 次の受信パケット開始検出
CCBCRn:RDBから読み取り
CSCRn:STS[9,8,1,0]=1111 設定
Return FlushIOBuffer
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第 34 章 MediaLB (Media Local Bus interface)
34.6 処理手順例
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ProcessCintDMA
Yes; 受信: バッファオーバフロー, 送信: バッファアンダーフロー
CSCRn:STS[4]=1?
No
Yes; ホストバスエラー
CSCRn:STS[5]=1?
No
No
CECRn:CE＝0 設定
Yes
; エントリコンフィギュレーションレジスタ(CECRn)
( チャネル使用禁止。プログラムミス, 故障の可能性あり)
CSCRn:STS[3]=1?
;DMAカレントバッファ開始
Cint_SFT_MLB
アプリケーションに通知
CSCRn=0x0000FFFF設定
Return Cint_SFT_MLB
BUFRST:BRn=1 設定
;FIFOバッファリセットレジスタ (BUFRST)
CSCRn:STS[3]=1 設定
No
CSCRn:STS[2]=1?
Yes ;DMAカレントバッファ完了
Yes ;カレントバッファ中にプロトコルエラー検出
CSCRn:STS[0]=1?
アプリケーションに通知
No
Yes
CECRn:TR=1?
No
BUFRST:BRn=1 設定
CSCRn:STS[0]=1 設定
CSCRn:STS[2]=1 設定
Yes; カレントバッファ中にブレーク検出
CSCRn:STS[1]=1?
アプリケーションに通知
No
Yes
CECRn:TR=1?
No
BUFRST:BRn=1 設定
CSCRn:STS[1]=1 設定
Cint_SFT_MLB _FIN
Return Cint_SFT_MLB _FIN
ProcCintDMA(part2)
Return CintDMA(part2)
Return CintDMA
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第 34 章 MediaLB (Media Local Bus interface)
34.6 処理手順例
MB91460M シリーズ
Cint_SFT_MLB
送受信する ?
No
; 次パケットの送受信を行うか？
Yes
No
CNCBRn の再設定 ?
Yes
MSTDに All0 設定
DBL=0 設定
BSA,BEA 設定
; メディアステレオ設定レジスタ
(MSTD)
; I2S 共通制御レジスタ ( I2SCSR )
; ネクストバッファコンフィギュレーションレジスタ n(CNBCRn)
START_MLB_SOFT
; MediaLBとソフト間との起動ルーチン
(3)
Return START_MLB_SOFT
Return Cint_SFT_MLB
Cint_SFT_MLB_FIN
Yes
CECRn:TR=1?
No
DMAC_SFT
; 受信データ (非同期チャネル, 制御チャネル) のDMACによる転送
Return DMAC_SOFT
送受信する ?
Yes
No
No
; 次パケットの送受信を行うか？
CNCBRn の再設定 ?
Yes
MSTD に All0 設定
DBL=0 設定
BSA,BEA 設定
ST,EA,IFEN 設定
; メディアステレオ設定レジスタ
(MSTD)
; I2S 共通制御レジスタ ( I2SCSR )
; ネクストバッファコンフィギュレーションレジスタn (CNBCRn)
; FIFO バッファチャネル n アドレス範囲レジスタ (BUFARn)
START_MLB_SOFT
; MediaLBとソフト間との起動ルーチン
(3)
Return START_MLB_SOFT
Return Cint_SFT_MLB _FIN
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第 34 章 MediaLB (Media Local Bus interface)
34.6 処理手順例
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ProcCintDMA(part2)
No
CSCRn:STS[10]=1?
Yes DMAプレビアスバッファ完了
CSCRn:STS[10]=1 設定
No
; ステータスコンフィギュレーションレジスタ (CSCRn)
STS[8]=1orSTS[9]=1?
Yes
アプリケーションに通知
Yes
CECRn:TR=1?
No
受信データ読出し
CSCRn:STS[9:8]=11 設定
Return CintDMA(part2)
ProcessCintDMACir
CSCRn:STS[4]=1?
No
CSCRn:STS[5]=1?
No
Yes
; 受信 : バッファオーバフロー , 送信: バッファアンダーフロー
Yes
; ホストバスエラー
CECRn:CE ＝ 0 設定
No
( チャネル使用禁止。プログラムミス, 故障の可能性あり)
CSCRn:STS[0]=1?
アプリケーションに通知
Yes ; プロトコルエラーを検出
アプリケーションに通知
Yes
CECRn:TR=1?
No
BUFRST:BRn=1 設定
; エントリコンフィギュレーションレジスタ (CECRn)
CSCRn ＝ 0x0000FFFF 設定
;FIFO バッファリセットレジスタ(BUFRST)
CSCRn:STS[0]=1 設定
No
CSCRn:STS[1]=1?
Yes ; ブレークを検出
アプリケーションに通知
Yes
CECRn:TR=1?
No
BUFRST:BRn=1設定
;FIFO バッファリセットレジスタ(BUFRST)
CSCRn:STS[0]=1 設定
Return CintDMACir
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第 34 章 MediaLB (Media Local Bus interface)
34.6 処理手順例
862
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第 35 章 I2S (Inter-Integrated Circuit Sound)
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第 35 章
I2S (Inter-Integrated Circuit Sound)
本章では , I2S 機能について説明します。
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863
第 35 章 I2S (Inter-Integrated Circuit Sound)
35.1 I2S の概要
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35.1 I2S の概要
I2S は , デジタルオーディオシステム用に開発されたシリアルデータ通信インタフェースです。32 バイ
トのバッファを搭載しています。
■ I2S の機能
機能
1
チャネル数
10 チャネル (n=0 ∼ 9)
2
データバッファ
・左右用データレジスタ
・送受信バッファ 32bit × 8 段 ( 各チャネル )
3
転送形式
MSB ファースト
4
ボーレート
専用ボーレートジェネレータあり
5
データ長
3 ∼ 16 ビットに可変可能
6
エラー検出
オーバランエラー , アンダーランエラー
7
マスター / スレーブ
マスター / スレーブをサポート
(注意事項) マスター時, ch.8, ch.9は送信のみ可能です。スレーブ時はch.8,ch.9は送受信設定可能です。
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第 35 章 I2S (Inter-Integrated Circuit Sound)
35.2 I2S のレジスタ
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35.2 I2S のレジスタ
I2S のレジスタ一覧を示します。
■ I2S のレジスタ一覧
表 35.2-1 I2S のレジスタ一覧 (1 / 2)
アドレス
006310H
bit31
bit16
I2S 共通制御レジスタ (I2SCCR)
bit15
bit8
bit7
bit0
I2S レート設定レジスタ (I2SRSR)
チャネル 0 レジスタ
006318H
I2S シフト制御レジスタ 0
(I2SSCR0)
予約
00631CH
左データレジスタ 0(LTDT0)
右データレジスタ 0(RTDT0)
チャネル 1 レジスタ
006320H
I2S シフト制御レジスタ 1
(I2SSCR1)
予約
006324H
左データレジスタ 1(LTDT1)
右データレジスタ 1(RTDT1)
チャネル 2 レジスタ
006328H
I2S シフト制御レジスタ 2
(I2SSCR2)
予約
00632CH
左データレジスタ 2(LTDT2)
右データレジスタ 2(RTDT2)
チャネル 3 レジスタ
006330H
I2S シフト制御レジスタ 3
(I2SSCR3)
予約
006334H
左データレジスタ 3(LTDT3)
右データレジスタ 3(RTDT3)
チャネル 4 レジスタ
006338H
I2S シフト制御レジスタ 4
(I2SSCR4)
予約
00633CH
左データレジスタ 4(LTDT4)
右データレジスタ 4(RTDT4)
チャネル 5 レジスタ
006340H
I2S シフト制御レジスタ 5
(I2SSCR5)
予約
006344H
左データレジスタ 5(LTDT5)
右データレジスタ 5(RTDT5)
チャネル 6 レジスタ
006348H
I2S シフト制御レジスタ 6
(I2SSCR6)
予約
00634CH
左データレジスタ 6(LTDT6)
右データレジスタ 6(RTDT6)
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865
第 35 章 I2S (Inter-Integrated Circuit Sound)
35.2 I2S のレジスタ
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表 35.2-1 I2S のレジスタ一覧 (2 / 2)
アドレス
bit31
bit16
bit15
bit8
bit7
bit0
チャネル 7 レジスタ
006350H
I2S シフト制御レジスタ 7
(I2SSCR7)
予約
006354H
左データレジスタ 7(LTDT7)
右データレジスタ 7(RTDT7)
チャネル 8 レジスタ
006358H
I2S シフト制御レジスタ 8
(I2SSCR8)
00635CH
左データレジスタ 8(LTDT8)
I2S 転送数レジスタ 8
(I2SBT8)
I2S バッファ制御レジスタ 8
(I2SBCR8)
右データレジスタ 8(RTDT8)
チャネル 9 レジスタ
006360H
I2S シフト制御レジスタ 9
(I2SSCR9)
006364H
左データレジスタ 9(LTDT9)
I2S 転送数レジスタ 9
(I2SBT9)
I2S バッファ制御レジスタ 9
(I2SBCR9)
右データレジスタ 9(RTDT9)
■ I2S ビット配置
表 35.2-2 I2S ビット配置
・上位 16 ビット
Bit31 Bit30 Bit29
I2SCCR
-
TXEN
I2SSCRn
LTDTn
RCTN
Bit28
Bit27
Bit26
BFAE
SRST
STUS
DBL
START
MONO
IEE
ERR
RXEN
TR
-
RINIT
-
LD9
LD8
LD7
LD6
LD5
LD4
LD15
LD14
LD13
LD12
LD11
LD10
Bit15 Bit14 Bit13
Bit12
Bit11
Bit10
Bit25 Bit24 Bit23 Bit22 Bit21 Bit20 Bit19 Bit18 Bit17 Bit16
-
MAS
WL
WS
IEL
IER
RDYL
RDYR
LD3
LD2
LD1
LD0
・下位 16 ビット
I2SRSR
-
I2SBTn/
I2SBCRn
(ch.8/ch.9 のみ )
RTDTn
866
Bit09 Bit08 Bit07 Bit06 Bit05 Bit04 Bit03 Bit02 Bit01 Bit00
RD15
RD14
RD13
RD12
BTD3
BTD2
BTD1
BTD0
RD11
RD10
RD9
RD8
PS1
-
RD7
RD6
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RD5
PS0
BL3
BL2
BL1
BL0
BTC3
BTC2
BTC1
BTC0
BEN
RD4
RD3
RD2
RD1
RD0
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35.2 I2S のレジスタ
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35.2.1 I2S 共通制御レジスタ (I2SCCR)
I2S 共通制御レジスタは , ソフトウェアリセットの設定 , WS 開始の設定 , プリス
ケーラの設定 , ビット長の設定 , I2S のクロック出力開始 , PCM データの 2 回転送の
設定し , クロックの出力状態を示します。
■ I2S 共通制御レジスタ (I2SCCR)
図 35.2-1 に I2S 共通制御レジスタのビット構成を , 表 35.2-3 に各ビットの機能を示します。
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第 35 章 I2S (Inter-Integrated Circuit Sound)
35.2 I2S のレジスタ
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図 35.2-1 I2S 共通制御レジスタ (I2SCCR) のビット構成
I2SCCR
アドレス
006310H
bit31 bit30 bit29 bit28 bit27 bit26 bit25
R/W
bit24
TXEN RCTN BFAE SRST STUS DBL START
R/W
R/W
R/W
W
R
R/W
R/W
bit23 bit22 .......
bit18 bit17 bit16 ......... bit0
-
-
MAS WL WS
R/W
R
R/W R/W R/W
初期値
00100000B
0----000B
WS
WS 開始ビット
0
WS=L (Left) から開始
1
WS=H (Right) から開始
WL
WS 長設定ビット
0
ビット長で切り換え
1
ビット長の２倍で切り換え
MAS
マスタービット
0
スレーブ
1
マスター
予約ビット
常に "0" をライトしてください。リード時 "0" が読み出されます
予約ビット
常に "0" をライトしてください。リード時 "0" が読み出されます
START
クロック出力開始ビット
0
クロック出力開始ビット
1
クロック出力開始要求
DBL
2 回転送許可ビット
0
1 回転送
1
2 回転送
STUS
クロック出力フラグ
0
クロック出力停止状態
1
クロック出力状態
SRST
ソフトウェアリセットビット
ライト
0
無効
1
リセット
リード
常に "0" をリード
BFAE
バッファアクセス許可ビット
0
バッファアクセス禁止
1
バッファアクセス許可
RCTN
連続受信ビット
0
単発受信
1
連続受信
TXEN
送信許可ビット (ch.8,ch.9 のみ有効 )
0
送信禁止
1
送信許可
予約ビット
R/W
R
W
868
: リード / ライト可能
: リードオンリ
: ライトオンリ
: 初期値
常に "0" をライトしてください。リード時 "0" が読み出されます
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第 35 章 I2S (Inter-Integrated Circuit Sound)
35.2 I2S のレジスタ
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表 35.2-3 I2S 共通制御レジスタの各ビットの機能説明 (1 / 3)
ビット名
機能
bit31 予約ビット
予約ビットです。リード時 , "0" が読み出され , ライト時 , "0" を書い
てください。
bit30 TXEN：
送信許可ビット
送信許可ビットです。
"0" に設定した場合：送信禁止
"1" に設定した場合：送信許可
I2SCCR:TXEN=0 の時 , ch.8, ch.9 の左右レジスタに送信データを書
き , I2SCCR:TXEN=1 にすることで ch.8,ch.9 の送信データが同時に
I2S のバス上に出力されます。I2SCCR:TXEN=1 から 0 にした場合 , 送
信データ出力が完了したときに送信が禁止になります。
< 注意事項 >
• ch.8, ch.9 のみ有効です。他のチャネルは本ビットに関係なく , 左
右データレジスタに書込まれると I2SCCR:START=1 で送信されま
す。
• I2SSCRn:TR は必ず "1" に設定してください。
bit29 RCTN：
連続受信ビット
連続受信ビットです。一度受信を起動すると連続的に受信します。
本ビットを "0" にすることにより連続受信は停止します。
"0" に設定した場合：受信起動があるごとに受信
"1" に設定した場合：連続的に受信
本ビットに "1" を設定し , I2SSCRn:TR ビットに "1" を設定するとア
ンダーランエラー検出可能になります。
bit28 BFAE：
バッファからの I2SCCR:START への "1" 書込みを許可するビットで
バッファアクセス許可す。
"0" に設定した場合：バッファからの I2SCCR:START ビットへの "1"
ビット
書込み禁止
"1" に設定した場合：バッファからの I2SCCR:START ビットへの "1"
書込み許可
< 注意事項 >
マスターモードのみ有効です。
bit27 SRST：
ソフトウェアリセットビットです。
ソフトウェアリセット本ビットに "1" を設定すると I2S 内部および I2SCCR:STUS,
I2SCCR:START, I2SSCRn:ERR, I2SSCRn:RXEN, I2SSCRn:RDYL,
ビット
I2SSCRn:RDYR, I2SBTn:BDT[3:0] を初期化します。クロック出力中
に本ビットに "1" を設定するとクロックは停止します。リード時 , 常
に "0" が読み出され , 本ビットに "0" を設定しても無効です。
< 注意事項 >
I2SSCRn:RDYL, I2SSCRn:RDYR は I2SSCRn:TR ビットの設定に
よって初期化される値が異なります。
- I2SSCRn:TR=1 の場合： I2SSCRn:RDYL, I2SSCRn:RDYR は "1"
になります。
- I2SSCRn:TR=0 の場合： I2SSCRn:RDYL, I2SSCRn:RDYR は "0"
になります。
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第 35 章 I2S (Inter-Integrated Circuit Sound)
35.2 I2S のレジスタ
MB91460M シリーズ
表 35.2-3 I2S 共通制御レジスタの各ビットの機能説明 (2 / 3)
ビット名
機能
bit26 STUS：
クロック出力フラグ
シリアルクロック (ISCK) の出力状態を示します。
- "1" になる条件
• I2SCCR:START ビットへの "1" 書込み
- "0" になる条件
• I2SCCR:SRST ビットへの "1" 書込み
• 2 ワード分 ( 左右 ) クロック出力し , 次のクロック出力要求がな
い場合
< 注意事項 >
マスターモードのみ有効です。
bit25 DBL：
2 回転送許可ビット
本ビットは , 同じデータを 2 回転送するかどうかを設定するビットで
す。
I2SSCRn:TR=1 の時 , チャネル 8, 9 が有効になります。
"0" に設定した場合：データを付加しません。
"1" に設定した場合：前に設定されたデータを再度送信バッファに書
き込みます。
< 注意事項 >
本ビットはチャネル 8, 9 にのみ有効です。MediaLB の場合 , チャネ
ル 8, 9 にのみ有効です。
bit24 START：
クロックの出力を開始するかどうかを決めるビットです。
クロック出力開始ビッ MediaLB またはソフトウェアが本ビットに "1" をセットします。本
ト
ビットに "1" を設定するとクロック出力を要求し , クロック出力開始
と同時に "0" になります。但し , I2SCCR:RCTN=1( 連続受信 ) のとき
は , 本ビットは "0" にリセットされません。I2SCCR:SRST に "1" を
設定すると本ビットは "0" になります。MediaLB でアンロックが検
出されると I2SCCR:START は "0" にクリアされます。"0" 書込みは無
効です。
< 注意事項 >
• 送信の場合 , 32 ビットのデータがレジスタに書込まれるまで送信
されません。I2SCCR:START に "1" をセットして 32 ビットのデー
タがレジスタに書込まれると送信されます。
• リードモディファイライト命令時 , 本ビットは "0" が読み出されま
す。
• マスターモードのみ本ビットは有効です。
bit23 予約ビット
∼
bit19
870
予約ビットです。リード時 , "0" が読み出され , ライト時 , "0" を書い
てください。
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第 35 章 I2S (Inter-Integrated Circuit Sound)
35.2 I2S のレジスタ
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表 35.2-3 I2S 共通制御レジスタの各ビットの機能説明 (3 / 3)
ビット名
機能
bit18 MAS：
マスタービット
マスターかスレーブかを設定します。
"0" を設定した場合：スレーブになり , クロックが ISCK より入力さ
れます。
"1" を設定した場合：マスターになり , クロックを ISCK から出力し
ます。
本ビットによって ISCK 端子 , WS の方向が制御され , "1" に設定した
場合には ISCK 端子 , WS 端子は出力方向となり , "0" を設定した場合
には ISCK 端子 , WS 端子は入力方向になります。
< 注意事項 >
• I2SCCR:MAS=0 にした場合 , MediaLB から左右レジスタへのアク
セスは禁止です (MediaLB の DMA モードの設定禁止 )。
• 動作中にマスターからスレーブへ切り換える場合 , 以下の手順を
取ってください。
(1) I2SCCR:RCTN=0, I2SCCR: BFAE=0 にする。
(2) I2SCCR:STUS=0 になるのを待って I2SCCR:MAS=0 を設定
する。
bit17 WL：
WS 長設定ビット
WS を反転させる WS 長を設定するビットです。
"0" に設定した場合： WS の反転は I2SCCR:BL[3:0] と同じ長さにな
ります。
"1" に設定した場合： WS の反転は I2SCCR:BL[3:0] の 2 倍の長さに
なります。
< 注意事項 >
I2SCCR:WL=1 に設定した場合 ,
- 受信時はデータの後ろ半分のデータは捨てられる
- 送信時はデータの後ろ半分のデータは "L" が出力される
ことになります。
マスターモードのみ有効です。
bit16 WS：
WS 開始ビット
WS 端子の通信開始時のレベルを決定するビットです。
"0" に設定した場合：WS=L から開始します。
"1" に設定した場合：WS=H から開始します。
< 注意事項 >
本ビットを "1" に設定した場合 , 送信設定されている SDn 端子は "L"
になります。
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第 35 章 I2S (Inter-Integrated Circuit Sound)
35.2 I2S のレジスタ
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35.2.2 I2S レート設定レジスタ (I2SRSR)
I2S レート設定レジスタは , プリスケーラの設定 , ビット長の設定をします。
■ I2S レート設定レジスタ (I2SRSR)
図 35.2-2 に I2S レート設定レジスタのビット構成を , 表 35.2-4 に各ビットの機能を示します。
図 35.2-2 I2S レート設定レジスタ (I2SRSR) のビット構成
I2SRSR
bit31 .................................. bit15 ............................ bit6
アドレス
006312H
bit5
bit4
bit3
bit2
bit1
bit0
-
PS1
PS0
BL3
BL2
BL1
BL0
R
R/W
R/W
R/W
R/W
R/W
R/W
初期値
--------B
--000000B
BL3
BL2
BL1
BL0
ビット長設定ビット
0
0
0
0
予約
0
0
0
1
予約
0
0
1
0
3 ビット
0
0
1
1
4 ビット
0
1
0
0
5 ビット
0
1
0
1
6 ビット
0
1
1
0
7 ビット
0
1
1
1
8 ビット
1
0
0
0
9 ビット
1
0
0
1
10 ビット
1
0
1
0
11 ビット
1
0
1
1
12 ビット
1
1
0
0
13 ビット
1
1
0
1
14 ビット
1
1
1
0
15 ビット
1
1
1
1
16 ビット
PS1
PS0
プリスケーラ設定ビット
0
0
2 分周
0
1
4 分周
1
0
8 分周
1
1
16 分周
予約ビット
R/W
R
872
: リード / ライト可能
: リードオンリ
: 初期値
常に "0" をライトしてください。リード時 , "0" が読み出されます
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第 35 章 I2S (Inter-Integrated Circuit Sound)
35.2 I2S のレジスタ
MB91460M シリーズ
表 35.2-4 I2S レート設定レジスタの各ビットの機能説明 (1 / 2)
ビット名
bit5,
bit4
PS1, PS0：
プリスケーラ
設定ビット
機能
MLBCLK のクロックの分周値を設定します。この設定によって転送
速度が決まります。
PS1
PS0
分周値
0
0
2 分周
0
1
4 分周
1
0
8 分周
1
1
16 分周
< 注意事項 >
マスターモードのみ有効です。
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第 35 章 I2S (Inter-Integrated Circuit Sound)
35.2 I2S のレジスタ
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表 35.2-4 I2S レート設定レジスタの各ビットの機能説明 (2 / 2)
ビット名
bit3
∼
bit0
機能
BL3, BL2, BL1, BL0：ビット長を設定します。左データと右データは , 同じビット長になり
ビット長設定ビット
ます。
BL3
BL2
BL1
BL0
0
0
0
0
予約
0
0
0
1
予約
0
0
1
0
3 ビット
0
0
1
1
4 ビット
0
1
0
0
5 ビット
0
1
0
1
6 ビット
0
1
1
0
7 ビット
0
1
1
1
8 ビット
1
0
0
0
9 ビット
1
0
0
1
10 ビット
1
0
1
0
11 ビット
1
0
1
1
12 ビット
1
1
0
0
13 ビット
1
1
0
1
14 ビット
1
1
1
0
15 ビット
1
1
1
1
16 ビット
ビット長
左右データレジスタの上位から本設定にしたがって送受信され , 受信
時は残りのビットに 0 が設定されます。
< 注意事項 >
チャネル 0 からチャネル 7 を使用する場合 , 1 チャネルあたり , バッ
ファへアクセスするのに 8 クロックかかるため , ビット長 , 分周 ,
WS 長の関係でバッファへの転送中にオーバーラン , アンダーランが
発生する可能性があるので以下の式を満たすようにビット長等を設
定してください。
• WL=0
分周値 × ビット長 ≧ 8 × チャネル数
• WL=1
分周値 × ビット長 ≧ 4 × チャネル数
874
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第 35 章 I2S (Inter-Integrated Circuit Sound)
35.2 I2S のレジスタ
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35.2.3 I2S シフト制御レジスタ n(I2SSCRn)
I2S シフト制御レジスタ (I2SSCRn) は , ステレオ / モノラルの設定 , 割込み許可 , エ
ラーフラグの確認 , 受信許可の設定 , 送受信の設定 , 左右データレジスタの状態フラ
グの初期化 , 左右データレジスタの状態確認を行います。
■ I2S シフト制御レジスタ n(I2SSCRn)
図 35.2-3 に I2S シフト制御レジスタ n (I2SSCRn) のビット構成を , 表 35.2-5 に各ビットの機能を
示します。
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第 35 章 I2S (Inter-Integrated Circuit Sound)
35.2 I2S のレジスタ
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図 35.2-3 I2S シフト制御レジスタ n (I2SSCRn) のビット構成
I2SSCRn
bit31 .......
bit27
bit26
bit25
bit24
bit23
bit22
bit21
bit20
bit19
bit18
bit17
-
MONO
IEE
ERR
RXEN
TR
-
RINIT
-
IEL
IER
RDYL RDYR
R
R/W
R/W
R/W
R/W
R/W
R
W
R
R/W
R/W
アドレス
ch.0:006318H
ch.1:006320H
ch.2:006328H
ch.3:006330H
ch.4:006338H
ch.5:006340H
ch.6:006348H
ch.7:006350H
ch.8:006358H
ch.9:006360H
R
bit16
.........bit0
初期値
----0000B
0-000000B
R
RDYR
右データ要求ビット
0
データ要求なし
1
データ要求あり
RDYL
左データ要求ビット
0
データ要求なし
1
データ要求あり
IER
右データ割込み許可ビット
0
割込み禁止
1
割込み許可
IEL
左データ割込み許可ビット
0
割込み禁止
1
割込み許可
予約ビット
常に "0" をライトしてください。リード時 "0" が読
み出されます。
RINIT
RDY 初期化ビット
ライト
0
無効
1
初期化
リード
0
予約ビット
常に "0" をライトしてください。リード時 "0" が読
み出されます。
TR
送受信選択ビット
0
受信
1
送信
RXEN
受信許可ビット
0
受信禁止
1
受信許可
ERR
エラービット
0
エラーなし
1
エラーあり
IEE
エラー割込み許可ビット
0
割込み禁止
1
割込み許可
MONO
モノラル設定ビット
0
ステレオデータ
1
モノラルデータ
予約ビット
R/W
R
W
876
: リード / ライト可能
: ライトオンリ
: リードオンリ
: 初期値
常に "0" をライトしてください。リード時 "0" が読
み出されます。
FUJITSU MICROELECTRONICS LIMITED
CM71-10150-3
MB91460M シリーズ
第 35 章 I2S (Inter-Integrated Circuit Sound)
35.2 I2S のレジスタ
表 35.2-5 I2S シフト制御レジスタ n (I2SSCRn) の各ビットの機能説明 (1 / 4)
NO.
ビット名
機能
bit31 ∼
bit28
予約ビット
予約ビットです。リード時 , "0" が読み出され , ライト時 , "0" を書い
てください。
bit27
MONO：
モノラル
設定ビット
ソフトウェアから書き込む場合 (PB バス経由からのライト ), モノラル
データとして取り扱うビットです。"1" に設定された場合 , 右レジスタ
にデータを書込まれた場合 , 左レジスタには 0 が書込まれ , 左レジス
タにデータを書込まれた場合 , 右レジスタには 0 が書込まれます。"0"
に設定された場合 , 右レジスタと左レジスタにデータを書いてステレ
オデータとして送信されます。
< 注意事項 >
- 本ビットは I2SSCRn:TR=1 のときのみ有効です。
- 本ビットに "1" を設定した場合には , 右データレジスタまたは左
データレジスタのどちらかに 16 ビットデータを書いてください。
- ch.8,ch.9 以外は本ビットに "0" を設定してください。
bit26
IEE：
エラー割込み
許可ビット
I2SSCRn:ERR が "1" になったときに割込みを許可するビットです。
"0" を設定した場合：I2SSCRn:ERR ビットによる割込みを禁止しま
す。
"1" を設定した場合：I2SSCRn:ERR ビットによる割込みを許可しま
す。
bit25
ERR：
エラービット
エラーの検出を示すビットです。"1" がセットされたときに "0" を書き
込むと本ビットは "0" にクリアされますが , "1" を書いた場合には前の
状態を保持します。
"1" にセットされる条件は以下のとおりです。
- 受信時 , オーバーランが発生した場合
- 送信時 , アンダーランが発生した場合
アンダーランが発生する条件は以下のとおりです。
- I2SCCR:RCTN=1 で左右データレジスタに書きこまれて送信デー
タとして出力したとき , 次の有効なデータが左右データレジスタ
に存在しない場合
アンダーランが発生しない条件は以下のとおりです。
- 左右データレジスタへの書込みを行わない場合
- 本ビットを "0" にクリアした後 , 左右データレジスタへの書込みを
行わない場合
- I2SCCR:RCTN=0 の場合
オーバーランが発生した場合 , 書込みデータは捨てられます。アン
ダーランが発生した場合には , SDn 端子からは "L" が出力されます。
I2SCCR:SRST に "1" を書くと本ビットは "0" になります。
< 注意事項 >
リードモディファイライト命令時 , 本ビットは "1" が読み出されます。
bit24
RXEN：
受信許可ビット
受信許可を設定するビットです。
I2SSCRn:TR=0 で本ビットが "1" の時 , 受信が許可されます。
I2SSCRn:TR=1 の時 , 本ビットに "1" を設定しても無効で受信しませ
ん。受信途中で本ビットを "0" に設定した場合 , 即受信を中止します。
I2SCCR:SRST に "1" を書くと本ビットは "0" になります。
< 注意事項 >
マスター時 , ch.8 および ch.9 は受信できないので ch.8, ch.9 の本ビッ
トは "0" に設定してください。
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FUJITSU MICROELECTRONICS LIMITED
877
第 35 章 I2S (Inter-Integrated Circuit Sound)
35.2 I2S のレジスタ
MB91460M シリーズ
表 35.2-5 I2S シフト制御レジスタ n (I2SSCRn) の各ビットの機能説明 (2 / 4)
NO.
878
ビット名
機能
bit23
TR：
送受信選択ビット
送受信選択ビットです。
"0" を設定した場合：受信として動作します。
"1" を設定した場合：送信として動作します。
"1" に設定した場合 , SDn 端子は出力状態になり , "0" に設定した場合 ,
SDn 端子は入力状態になります。
< 注意事項 >
送受信に使用しないチャネルは本ビットを "0" にして RXE ビットを
"0" にしてください。
bit22
予約ビット
予約ビットです。リード時 , "0" が読み出され , ライト時 , "0" を書い
てください。
bit21
RINIT：
I2SSCRn:RDYL と I2SSCRn:RDYR を初期化するビットです。本ビッ
RDY 初期化ビットトに "1" を書き込むと I2SSCRn:TR=0 の場合 , I2SSCRn:RDYL と
I2SSCRn:RDYR は "0" になり , I2SSCRn:TR=1 の場合 ,
I2SSCRn:RDYL と I2SSCRn:RDYR は "1" になります。
I2SBCRn:BEN( バッファ許可 )=1 の場合 , 本ビットに "1" を書くと
バッファ転送数 (I2SBTn:BDT) は 0 にクリアされます。リード時は常
に "0" が読み出されます。
bit20
予約ビット
予約ビットです。リード時 , "0" が読み出され , ライト時 , "0" を書い
てください。
bit19
IEL：
左データ割込み
許可ビット
I2SSCRn:RDYL が "1" になったときに割込みを許可するビットです。
"0" を設定した場合： I2SSCRn:RDYL ビットによる割込みを禁止しま
す。
"1" を設定した場合： I2SSCRn:RDYL ビットによる割込みを許可しま
す。
bit18
IER：
右データ割込み
許可ビット
I2SSCRn:RDYR が "1" になったときに割込みを許可するビットです。
"0" を設定した場合： I2SSCRn:RDYR ビットによる割込みを禁止しま
す。
"1" を設定した場合： I2SSCRn:RDYR ビットによる割込みを許可しま
す。
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MB91460M シリーズ
第 35 章 I2S (Inter-Integrated Circuit Sound)
35.2 I2S のレジスタ
表 35.2-5 I2S シフト制御レジスタ n (I2SSCRn) の各ビットの機能説明 (3 / 4)
NO.
ビット名
bit17
RDYL：
左データ
要求ビット
CM71-10150-3
機能
左へのデータ要求を示すビットです。
受信時 , 左データレジスタに有効なデータを受信すると "1" にセット
します。左データレジスタの LD7 ∼ LD0 を読み出すと "0" にクリア
されます。
送信時 , 左データレジスタに有効なデータが存在していない場合 , "1"
にセットされます。左データレジスタの LD7 ∼ LD0 にデータが書込
まれると本ビットは "0" となり , 送信シフトレジスタにデータが転送
されると "1" になります。
本ビットは I2SCCR:SRST ビットに "1" を書くと初期化されます。
I2SBCRn:BEN=1 の時 , I2SBTn:BDT[3:0] と本ビットと比較し , 以下の
条件を満たしている間 , I2SSCRn:RDYL を "1" にします。
• I2SSCRn:TR=1( 送信 ) の時 , バッファにライトされたデータ数が
データ設定数より小さい (I2SBTn:BDT[3:0] ＜ I2SBCRn:BTC[3:0])
状態で LTDTn にライトするまでは I2SSCRn:RDYL を "1" にする。
• I2SSCRn:TR=0( 受信 ) の時 , I2SBTn:BDT[3:0]=I2SBCRn:BTC[3:0]
で LTDTn にライトまたはバッファにライトされたデータ数がデー
タ設定数より大きい (I2SBTn:BDT[3:0]>I2SBCRn:BTC[3:0]) 状態
で I2SSCRn:RDYL を "1" にする。
< 注意事項 >
ソフトウェアリセット時 , I2SSCRn:RDYL は I2SSCRn:TR ビットの設
定によって初期化される値が異なります。
- I2SSCRn:TR=1 の場合：I2SSCRn:RDYL は "1" になります。
- I2SSCRn:TR=0 の場合：I2SSCRn:RDYL は "0" になります。
- I2SCCR:DBL=1 で I2SSCRn:TR=1 の時 , 1 回目のデータがシフト
レジスタに転送されても本ビットは "1" になりません。2 回目の
データがシフトレジスタに転送すると本ビットは "1" になります。
- I2SSCRn:MONO=1 を設定すると 16 ビットデータを左データレジ
スタまたは右データレジスタに書くと本ビットは "0" になります。
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879
第 35 章 I2S (Inter-Integrated Circuit Sound)
35.2 I2S のレジスタ
MB91460M シリーズ
表 35.2-5 I2S シフト制御レジスタ n (I2SSCRn) の各ビットの機能説明 (4 / 4)
NO.
ビット名
bit16
RDYR：
右データ
要求ビット
880
機能
右へのデータ要求を示すビットです。
受信時 , 右データレジスタに有効なデータを受信すると "1" にセット
します。右データレジスタを読み出すと "0" にクリアされます。
送信時 , 右データレジスタに有効なデータが存在していない場合 , "1"
にセットされます。右データレジスタにデータが書込まれると本ビッ
トは "0" となり , 送信シフトレジスタにデータが転送されると "1" にな
ります。
本ビットは I2SCCR:SRST ビットに "1" を書くと初期化されます。
I2SBCRn:BEN=1 の時 , I2SBTn:BDT[3:0] と本ビットと比較し , 以下の
条件を満たしている間 , I2SSCRn:RDYL, I2SSCRn:RDYR を "1" にし
ます。
• I2SSCRn:TR=1( 送信 ) の時 , バッファにライトされたデータ数が
データ設定数より小さい (I2SBTn:BDT[3:0] ＜ I2SBCRn:BTC[3:0])
状態で RTDTn にライトするまでは I2SSCRn:RDYR を "1" にする。
• I2SSCRn:TR=0( 受信 ) の時 , I2SBTn:BDT[3:0]=I2SBCRn:BTC[3:0]
で RTDTn にライトまたはバッファにライトされたデータ数が
データ設定数より大きい (I2SBTn:BDT[3:0]>I2SBCRn:BTC[3:0])
状態で I2SSCRn:RDYR を "1" にする。
< 注意事項 >
ソフトウェアリセット時 , I2SSCRn:RDYR は I2SSCRn:TR ビットの
設定によって初期化される値が異なります。
- I2SSCRn:TR=1 の場合：ソフトウェアリセット中は "0" となり ,
ソフトウェアリセット後 I2SSCRn:RDYR は "1" になります。
- I2SSCRn:TR=0 の場合：I2SSCRn:RDYR は "0" になります。
- I2SCCR:DBL=1 で I2SSCRn:TR=1 の時 , 1 回目のデータがシフト
レジスタに転送されても本ビットは "1" になりません。2 回目の
データがシフトレジスタに転送すると本ビットは "1" になります。
- I2SSCRn:MONO=1 を設定すると 16 ビットデータを左データレジ
スタまたは右データレジスタに書くと本ビットは "0" になります。
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CM71-10150-3
第 35 章 I2S (Inter-Integrated Circuit Sound)
35.2 I2S のレジスタ
MB91460M シリーズ
35.2.4 I2S バッファ転送数レジスタ n (I2SBTn)
I2S バッファ転送数レジスタは , バッファにある有効なデータ数を示します。ch.8,
ch.9 のみ対応しています。
■ I2S バッファ転送数レジスタ n (I2SBTn)
図 35.2-4 に I2S バッファ転送数レジスタのビット構成を , 表 35.2-6 に各ビットの機能を示します。
図 35.2-4 I2S バッファ転送数レジスタ n (I2SBTn) のビット構成
I2SBTn
bit31 ............................... bit15 .....................bit12
bit11
bit10
bit9
bit8
-
BDT3
BDT2
BDT1
BDT0
................................ bit0
R
R
R
R
R
BDT3
BDT2
BDT1
BDT0
0
0
0
0
初期値
----0000B
アドレス
ch.8:00635AH
ch.9:006362H
転送数
0
0
0
0
1
1 クワドレット (4 バイト )
0
0
1
0
2 クワドレット (8 バイト )
0
0
1
1
3 クワドレット (12 バイト )
0
1
0
0
4 クワドレット (16 バイト )
0
1
0
1
5 クワドレット (20 バイト )
0
1
1
0
6 クワドレット (24 バイト )
0
1
1
1
7 クワドレット (28 バイト )
1
0
0
0
8 クワドレット (32 バイト )
1
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
予約
予約ビット
R
: リードオンリ
: 初期値
CM71-10150-3
常に "0" をライトしてください。リード時 "0" が読み出されます。
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881
第 35 章 I2S (Inter-Integrated Circuit Sound)
35.2 I2S のレジスタ
MB91460M シリーズ
表 35.2-6 I2S バッファ転送数レジスタ n (I2SBTn) の各ビットの機能説明
NO.
882
ビット名
機能
bit15
∼
bit12
予約ビット
予約ビットです。リード時 , "0" が読み出され , ライト時 , "0" を書い
てください。
bit11
∼
bit8
BDT:
転送数
バッファの有効なデータ数を示します。32 ビット単位のデータで管
理しており , RTDTn:RD［7:0］に書込まれると＋ 1 され , 読み出さ
れると− 1 されます。I2SCCR:SRST に "1" を書くと本ビットは 0 に
なります。
< 注意事項 >
• 32 ビットのデータ単位で有効データとして取り扱われます。
• I2SCCR:DBL ビットの設定に関係なく , RTDTn:RD［7:0］に書込
まれると本ビットは＋ 1 されます。
• 本ビットが 0 以外のときに I2SSCRn:TR ビットを変更した場合 ,
本ビットは 0 にクリアされます。
• ch.8, ch.9 のみ対応しています。
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CM71-10150-3
第 35 章 I2S (Inter-Integrated Circuit Sound)
35.2 I2S のレジスタ
MB91460M シリーズ
35.2.5 I2S バッファ制御レジスタ n(I2SBCRn)
I2S バッファ制御レジスタ n(I2SBCRn) は , バッファの許可 , 割込み発生の転送数を
設定します。ch.8, ch.9 のみ対応しています。
■ I2S バッファ制御レジスタ n(I2SBCRn) のビット構成
図 35.2-5 に I2S バッファ制御レジスタ n (I2SBCRn) のビット構成を , 表 35.2-7 に各ビットの機能
を示します。
図 35.2-5 I2S バッファ制御レジスタ n (I2SBCRn) のビット構成
I2SBCRn
bit31 .......................................................... bit7 .........................bit5
bit4
bit3
bit2
bit1
bit0
-
BTC3
BTC2
BTC1
BTC0
BEN
R
R/W
R/W
R/W
R/W
R/W
アドレス
ch.8:00635BH
ch.9:006363H
初期値
---00000B
BEN
バッファ許可ビット
0
バッファ禁止
1
バッファ許可
BTC3
BTC2
BTC1
BTC0
0
0
0
0
予約
0
0
0
1
1 クワドレット (4 バイト )
0
0
1
0
2 クワドレット (8 バイト )
0
0
1
1
3 クワドレット (12 バイト )
0
1
0
0
4 クワドレット (16 バイト )
0
1
0
1
5 クワドレット (20 バイト )
0
1
1
0
6 クワドレット (24 バイト )
0
1
1
1
7 クワドレット (28 バイト )
1
0
0
0
8 クワドレット (32 バイト )
1
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
バッファ一致ビット
予約
予約ビット
R/W
R
: リード / ライト可能
: リードオンリ
: 初期値
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常に "0" をライトしてください。リード時 "0" が読み出されます。
FUJITSU MICROELECTRONICS LIMITED
883
第 35 章 I2S (Inter-Integrated Circuit Sound)
35.2 I2S のレジスタ
MB91460M シリーズ
表 35.2-7 I2S バッファ制御レジスタ n (I2SBCRn) の各ビットの機能説明
NO.
884
ビット名
機能
bit7
∼
bit5
予約ビット
予約ビットです。リード時 , "0" が読み出され , ライト時 , "0" を書い
てください。
bit4
∼
bit1
BTC：
バッファ一致ビット
I2SBCRn:BEN=1 の時 , I2SBTn:BDT[3:0] と本ビットと比較し , 以下
の条件を満たしている間 , I2SSCRn:RDYL, I2SSCRn:RDYR を "1" に
します。
• I2SSCRn:TR=1( 送信 ) の時 , 左データバッファにライトされた
データ数がデータ設定数より小さい (I2SBTn:BDT[3:0] ＜
I2SBCRn:BTC[3:0]) 状態で LTDTn にライトするまでは
I2SSCRn:RDYL を "1" にする。
• I2SSCRn:TR=1( 送信 ) の時 , 右データバッファにライトされた
データ数がデータ設定数より小さい (I2SBTn:BDT[3:0] ＜
I2SBCRn:BTC[3:0]) 状態で RTDTn にライトするまでは
I2SSCRn:RDYR を "1" にする。
• I2SSCRn:TR=0( 受信 ) の時 , I2SBTn:BDT[3:0]=I2SBCRn:BTC[3:0]
で LTDTn にライトまたは左データバッファにライトされたデータ
数がデータ設定数より大きい
(I2SBTn:BDT[3:0]>I2SBCRn:BTC[3:0]) で I2SSCRn:RDYL を "1" に
する。
• I2SSCRn: TR=0( 受信 ) の時 , I2SBTn:BDT[3:0]=I2SBCRn:BTC[3:0]
で RTDTn にライトまたは右データバッファにライトされたデータ
数がデータ設定数より大きい
(I2SBTn:BDT[3:0]>I2SBCRn:BTC[3:0]) で I2SSCRn:RDYR を "1" に
する。
< 注意事項 >
• I2SSCRn:TR=0 の時 , 8 以上の設定は禁止です。
• I2SSCRn:TR=1 の時 , 9 以上の設定は禁止です。
bit0
BEN：
バッファ許可ビット
バッファ許可ビットです。本ビットに "1" を設定するとバッファが許
可されます。バッファアクセス中に本ビットを "0" にした場合には ,
バッファアクセス終了後に本ビットは "0" になります。
< 注意事項 >
• バッファに有効データが保存されているときに本ビットを "0" にし
た場合 , バッファからデータを読出しまたは書込みはできません。
• 本ビットを "0" にした場合 , I2SBTn:BDT は 0 にクリアされます。
• ch.8, ch.9 のみ対応しています。
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第 35 章 I2S (Inter-Integrated Circuit Sound)
35.2 I2S のレジスタ
MB91460M シリーズ
35.2.6 左データレジスタ n(LTDTn)
左データレジスタ n(LTDTn) は , 左用データの送受信バッファです。
■ 左データレジスタ n(LTDTn) のビット構成
図 35.2-6 に左データレジスタ (LTDTn) のビット構成を , 表 35.2-8 に各ビットの機能を示します。
図 35.2-6 左データレジスタ n(LTDTn) のビット構成
LTDTn
bit31 bit30 bit29 bit28 bit27 bit26 bit25 bit24 bit23 bit22 bit21 bit20 bit19 bit18 bit17 bit16 ...............bit0
LD15 LD14 LD13 LD12 LD11 LD10 LD9
LD8
LD7
LD6
LD5
LD4
LD3
LD2
LD1
LD0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アドレス
ch.0:00631CH
ch.1:006324H
ch.2:00632CH
ch.3:006334H
ch.4:00633CH
ch.5:006344H
ch.6:00634CH
ch.7:006354H
ch.8:00635CH
ch.9:006364H
R/W
R/W
R/W
R/W
LD15 ∼ LD0
初期値
00000000B
00000000B
左データビット
送受信データ
: リード / ライト可能
表 35.2-8 左データレジスタ n(LTDTn) の各ビットの機能説明
NO.
bit31
∼
bit16
ビット名
LD15 ∼ LD0：
送受信データ
CM71-10150-3
機能
送受信データを格納します。
受信時 , WS 端子が "L" の時に受信したデータを格納します。
I2SCCR:BL[3:0] に従って LD15 から格納します。16 ビット未満の場
合 , 受信しない残りのビットには "0" が格納されます。
送信時 , WS 端子が "L" のときに出力するデータを書き込みます。
LD15 から SDn 端子に出力されます。
< 注意事項 >
• マスターモード時 , I2S のチャネル 0 からチャネル 7 まではリー
ド・ライトできません。ソフトウェアからのライトは無効とし ,
リードは 0x0000 を出力します。
• マスターモード時 , I2S のチャネル 8, 9 はリードできません。
• スレーブモード時 , I2S のチャネル 0 からチャネル 7 までは
MediaLB からリード・ライトできません (MediaLB の DMA モード
設定禁止 )。
• I2SSCRn:MONO=0 の時 , 送信データを書き込む場合 , 16 ビットの
データを左データレジスタ , 右データレジスタの順で連続して書き
込んでください。
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885
第 35 章 I2S (Inter-Integrated Circuit Sound)
35.2 I2S のレジスタ
MB91460M シリーズ
35.2.7 右データレジスタ n(RTDTn)
右データレジスタ n(RTDTn) は , 右用データの送受信バッファです。
■ 右データレジスタ n(RTDTn) のビット構成
図 35.2-7 に右データレジスタ (RTDTn) のビット構成を , 表 35.2-9 に各ビットの機能を示します。
図 35.2-7 右データレジスタ n (RTDTn) のビット構成
RTDTn
bit31 ............. bit15 bit14 bit13 bit12 bit11 bit10
bit9 bit8 bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
初期値
RD15 RD14 RD13 RD12 RD11 RD10 RD9 RD8 RD7 RD6 RD5 RD4 RD3 RD2 RD1 RD0 00000000B
00000000B
R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
アドレス
ch.0:00631EH
ch.1:006326H
ch.2:00632EH
ch.3:006336H
ch.4:00633EH
ch.5:006346H
ch.6:00634EH
ch.7:006356H
ch.8:00635EH
ch.9:006366H
R/W
RD15 ∼ RD0
右データビット
送受信データ
: リード / ライト可能
表 35.2-9 右データレジスタ n(RTDTn) の各ビットの機能説明
886
NO.
ビット名
bit15
∼
bit0
RD15 ∼ RD0：
送受信データ
機能
送受信データを格納します。
受信時 , WS 端子が "H" の時に受信したデータを格納します。
I2SCCR:BL[3:0] に従って RD15 から格納します。16 ビット未満の場
合 , 受信しない残りのビットには "0" が格納されます。
送信時 , WS 端子が "H" のときに出力するデータを書き込みます。
RD15 から SDn 端子に出力されます。
< 注意事項 >
• マスターモード時 , I2S のチャネル 0 からチャネル 7 まではリー
ド・ライトできません。ソフトウェアからのライトは無効とし ,
リードは 0x0000 を出力します。
• マスターモード時 , I2S のチャネル 8, 9 はリードできません。
• スレーブモード時 , I2S のチャネル 0 からチャネル 7 までは
MediaLB からリード・ライトできません (MediaLB の DMA モード
設定禁止 )。
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CM71-10150-3
第 35 章 I2S (Inter-Integrated Circuit Sound)
35.3 I2S の動作
MB91460M シリーズ
35.3 I2S の動作
I2S はマスターモード・スレーブモードをサポートし , MSB ファーストでデータを送受信します。 ■ I2S の動作
(1) I2S 送受信例 ( マスターモード )
図 35.3-1 I2S の送受信
■設定：I2SRSR:BL[3:0]=1111B, I2SCCR:WS=0, I2SCCR:WL=0, I2SCCR:SLV=0
SCK0
左
WS0
SDn
右
LD15 LD14 LD13 LD12 LD11 LD10 LD9
LD8
LD7 LD6
LD5
LD4
LD3 LD2 LD1
LD0 RD15 RD14 RD13 RD12 RD11 RD10 RD9 RD8 RD7 RD6 RD5 RD4 RD3 RD2 RD1
RD0
I2SCCR.START
I2SCCR.STUS
I2S (Inter-Integrated Circuit Sound の略 ) は , ISCK 端子の立下がりで WS 端子を "L" にし
(I2SCCR:WS=1 の場合は WS 端子を "H" にする ), 次の ISCK 端子の立下がりから左レジスタのデー
タのビット 15(LD15) を SDn 端子に出力します。受信側は ISCK 端子の立上がりで SDn 端子をサン
プリングし , シフトレジスタに格納します。ISCK 端子に所定のクロック (I2SRSR:BL[3:0],
I2SCCR:WL で指定 ) が発生すると ISCK 端子の立下がりで WS 端子を反転させ , 次の ISCK 端子の
立下がりから右レジスタのデータのビット 15(RD15) を SDn 端子に出力します。
図 35.3-2 I2SCCR:WL=1 時の I2S 送受信
■設定：I2SCCR:BL[3:0]=1111B, I2SCCR:WS=0, I2SCCR:WL=1
SCK0
左
WS0
SDn
LD15
LD14 LD13 LD12 LD11 LD10
LD9
LD8
LD7
LD6
LD5
LD4
LD3
右
LD2
LD1
LD0
RD15 RD14 RD13
I2SCCR.START
I2SCCR.STUS
I2SCCR:WL=1 に設定すると I2SRSR:BL[3:0] の設定の 2 倍の長さで WS 端子が反転します。送信
の場合 , I2SRSR:BL[3:0] で指定されたビット長を出力すると残りのデータは "L" を出力することに
なります。受信の場合 , I2SRSR:BL[3:0] で指定されたビット数だけ受信し , 残りのデータは捨てて
しまいます。
(2) MediaLB と I2S との動作
I2S の送受信はソフトウェアからの I2SCCR:START への "1" 書込みまたはバッファからの
I2SCCR:START への "1" 書込みによって ISCK 端子からシリアルクロックが発生し , 送受信が開始
されます。下記に MediaLB と I2S のタイミングを示します。
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887
第 35 章 I2S (Inter-Integrated Circuit Sound)
35.3 I2S の動作
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■ 単発タイミング (I2CBCRn:BEN=0)
図 35.3-3 単発時の MediaLB と I2S タイミング
■設定：256Fs, I2SRSR:BL[3:0]=1111B, I2SCCR:WL=1, I2SRSR:PS[1:0]=01B (64Fs), I2SCCR:RCTN=0, I2SBCRn:BEN=0, I2SCCR:SLV=0
ソフトウェアからの"1" 書込み
ソフトウェアからの"1" 書込み
１Fs
PC3 PC4 PC5 PC6 PC7 PC0 PC1 PC2 PC3 PC4 PC5 PC6 PC7 PC0 PC1 PC2 PC3 PC4 PC5 PC6 PC7 PC0 PC1 PC2 PC3 PC4 PC5 PC6 PC7 PC0 PC1 PC2 PC3 PC4 PC5 PC6 PC7
SCK0
WS0
バッファからの読出し
I2SCCR.START
I2SRQE=0, RXE=0設定
受信チャネル RDYL
バッファからの書込み
受信チャネル RDYR
シフタへのロード
送信チャネル RDYL
送信チャネル RDYR
バッファの許可ビット I2SRQE に "1" を設定すると送信チャネルの RDYL, RDYR ビットが "1" の場
合 , バッファからデータを I2S の左右レジスタに書き込みます。I2SCCR:START ビットに "1" を設
定すると PC7 で ISCK 端子にクロック出力を開始すると同時に WS 端子を "L" にし , I2SCCR:START
が "0" にリセットされます。送信データが送信シフタに転送されると送信チャネルの RDYL, RDYR
ビットは "1" にセットされ , 送信データをバッファに要求し , バッファから送信データが書き込まれ
ます。有効な送信データがバッファにない場合 , 0000H が書き込まれます。2 バイト受信すると受
信チャネル RDYL が "1" にセットされます。次に 2 バイト受信すると受信チャネル RDYR が "1" に
セットされ , バッファは I2S から受信データを読み出し , バッファに書き込みます。
< 注意事項 >
• MediaLB が 1 フレームのなかで , 同一チャネルで連続受信すると , I2S の送信が間に合
わなく , MediaLB のローカルチャネルバッファ , バッファのチャネルバッファでバッ
ファオーバーフローが発生することになります。
• マスターモード時 , I2S は MediaLB の MLBCLK クロックから I2S のシリアルクロック
(ISCK) を生成しています。I2S で送受信中に MLBCLK のクロックが供給されないと I2S
の ISCK は途中で停止してしまいます。
• マスターモード時 , MediaLB がロックしている時にのみ I2S は送受信動作を行います
(ISCK 端子にシリアルクロックは発生しません )。
• マスターモード時 , MediaLB が送受信途中でロックはずれを検出した場合 , I2S は WS
の長さだけクロックを出力してシリアルクロックは停止します。
888
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第 35 章 I2S (Inter-Integrated Circuit Sound)
35.3 I2S の動作
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■ 連続タイミング (I2CBCRn:BEN=0)
図 35.3-4 連続時の MediaLB と I2S タイミング
■設定：256Fs, I2SRSR:BL[3:0]=1111B, I2SCCR:WL=1, I2SRSR:PS[1:0]=01B (64Fs), I2SCCR:RCTN=1, I2SBCRn:BEN=0, I2SCCR:SLV=0
ソフトウェアから書込みにより"1"
PC6でクロックスタート
１Fs
PC0 PC1 PC2 PC3 PC4 PC5 PC6 PC7 PC0 PC1 PC2 PC3 PC4 PC5 PC6 PC7 PC0 PC1 PC2 PC3 PC4 PC5 PC6 PC7 PC0 PC1 PC2 PC3 PC4 PC5 PC6 PC7
SCK0
WS0
I2SCCR.START
受信チャネル RDYL
受信チャネル RDYR
送信チャネル RDYL
送信チャネル RDYR
< 注意事項 >
• MediaLB が 1 フレームのなかで , 同一チャネルで連続受信すると , I2S の送信が間に合
わなく , MediaLB のローカルチャネルバッファ , バッファのチャネルバッファでバッ
ファオーバーフローが発生することになります。
• マスターモード時 , I2S は MediaLB の MLBCLK クロックから I2S のシリアルクロック
(ISCK) を生成しています。I2S で送受信中に MLBCLK のクロックが供給されないと I2S
の ISCK は途中で停止してしまいます。
• マスターモード時 , MediaLB がロックしている時にのみ I2S は送受信動作を行います
(ISCK 端子にシリアルクロックは発生しません )。
• マスターモード時 , MediaLB が送受信途中でロックはずれを検出した場合 , I2S は WS
の長さだけクロックを出力してシリアルクロックは停止します。
(3) スレーブ動作
スレーブモードに設定されると I2S は ISCK 端子 , WS 端子は入力になり , ISCK のクロックにした
がってシリアルデータを送受信します。スレーブモードの場合 , MediaLB から左右レジスタへのア
クセスは禁止で , 常にソフトウェアからのアクセスになります。
送信の場合 , WS 端子の変化で左右レジスタのデータをシフトレジスタに転送し , ISCK 端子の立ち
下がりに同期してシリアルデータを出力します。I2SRSR:WL の指定分データを出力し , WS 端子が
変化しない場合には SDn 端子には "L" を出力します。I2SRSR:WL の指定より早く WS 端子が変化
した場合には WS 端子の指定に従って左右レジスタのデータをシフトレジスタに転送します (WS 端
子が優先される )。
受信の場合, ISCK端子の立上がりでシフタにシリアルデータを取り込み, I2SRSR:WLの指定分デー
タを受信したら WS 端子の指定に従って左右レジスタのどちらかにシフタからデータを転送しま
す。I2SRSR:WL の指定より早く WS 端子が変化した場合には WS 端子が変化したことを検出し ,
左右レジスタのどちらかにシフタからデータを転送します。
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第 35 章 I2S (Inter-Integrated Circuit Sound)
35.4 I2S の割込み
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35.4 I2S の割込み
I2S は送受信用割込みとエラー発生時のエラー割込みをサポートしています。
■ I2S の割込み要因
以下に割込みフラグと割込み要因について示します。
送信 / 受信割込みフラグレジスタ
受信
890
割込み許可ビット
割込みフラグのクリア
RDYL/RDYR I2SSCRn 受信データのレジ I2SSCRn:IEL/IER 受信データ読出し
スタへの書込み
ERR
送信
割込み要因
オーバーラン
エラー
I2SSCRn:IEE
I2SSCRn:ERR ビットへ
の "0" 書込み
RDYL/RDYR I2SSCRn 送信データが空
I2SSCRn:IEL/IER 送信データの書込み
ERR
I2SSCRn:ERR
アンダーラン
エラー
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I2SSCRn:ERR ビットへ
の "0" 書込み
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第 35 章 I2S (Inter-Integrated Circuit Sound)
35.4 I2S の割込み
MB91460M シリーズ
35.4.1 受信割込み
受信モードで以下の動作の時 I2SSCRn の各フラグは "1" にセットされます。
- データ受信完了：
I2SBCRn=0 の時 , 受信シフトレジスタから左データレジスタに受信デー
タが書き込まれた時 , RDYL フラグが "1" にセットされる。
I2SBCRn=0 の時 , 受信シフトレジスタから右データレジスタに受信デー
タが書き込まれた時 , RDYR フラグが "1" にセットされる。
I2SBCRn=1 の時 , I2SBTn:BDT=I2SBTn:BTC で受信シフトレジスタから
左データレジスタに受信データが書き込まれた時 , RDYL フラグが "1" に
セットされる。
I2SBCRn=1 の時 , I2SBTn:BDT=I2SBTn:BTC で受信シフトレジスタから
右データレジスタに受信データが書き込まれた時 , RDYR フラグが "1" に
セットされる。
- オーバーランエラー： I2SBCRn=0 の時 , RDYL=1 で左データレジスタに受信データが書き込ま
れた時 , ERR フラグは "1" にセットされる。
I2SBCRn=0 の時 , RDYR=1 で右データレジスタに受信データが書き込ま
れた時 , ERR フラグは "1" にセットされる。
I2SBCRn=1 の時 , バッファフルで受信データの書込みが発生した場
合 , ERR フラグは "1" にセットされます。そのときの受信データはバッ
ファに書き込めないために捨てられます。
以下の条件になると割込みが発生します。
- I2SSCRn:LEL=1 で I2SSCRn:RDYL=1
- I2SSCRn:IER=1 で I2SSCRn:RDYR=1
- I2SSCRn:IEE=1 で I2SSCRn:ERR=1
RDYL/RDYR フラグは左右データレジスタを読み出すと "0" にクリアされ , ERR フラグは "0" を ERR
フラグに書くと "0" にクリアされます。
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第 35 章 I2S (Inter-Integrated Circuit Sound)
35.4 I2S の割込み
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35.4.2 送信割込み
送信モードで以下の動作の時 I2SSCRn の各フラグは "1" にセットされます。
- 送信データ空：
左データレジスタには送信データが存在していて送信データが左データ
レジスタから送信シフトレジスタに転送されると RDYL フラグが "1" に
セットされます。
右データレジスタには送信データが存在していて送信データが右データ
レジスタから送信シフトレジスタに転送されると RDYR フラグが "1" に
セットされます。
- アンダーランエラー：I2SCCR:RCTN=1で左右データレジスタに書きこまれてその後, 送信シフ
トレジスタが空で送信シフトレジスタから左右レジスタへ送信データを
要求したとき , RDYL/RDYR フラグが "1" の時 , ERR フラグは "1" にセッ
トされます。
以下の条件になると割込みが発生します。
- I2SSCRn:LEL=1 で I2SSCRn:RDYL=1
- I2SSCRn:IER=1 で I2SSCRn:RDYR=1
- I2SSCRn:IEE=1 で I2SSCRn:ERR=1
RDYL/RDYR フラグは左右データレジスタへ書くと "0" にクリアされ , ERR フラグは "0" を ERR フ
ラグに書くと "0" にクリアされます。
892
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第 35 章 I2S (Inter-Integrated Circuit Sound)
35.5 I2S バッファ
MB91460M シリーズ
35.5 I2S バッファ
I2S は ch.8, ch.9 に対し , 8 段のバッファを持っており , I2S バッファ制御レジスタ n によって割込みの
発生タイミングを設定できます。
■ I2S バッファ制御レジスタ n(I2SBCRn) の BTC3 ∼ BTC0 と割込みの関係
<I2SSCRn:TR=1( 送信 )>
図 35.5-1 送信時 (I2SSCRn:TR=1) の I2S バッファ制御レジスタの BTC ビットと割込みフラグの関係
(I2SBCRn:BTC[3:0]=0100 の場合 )
I2S バッファ
I2SBTn:BDT[3:0]=８
I2SBTn:BDT[3:0]=７
I2SSCRn:RDYL=0, I2SSCRn:RDYR=0
I2SBTn:BDT[3:0]=６
I2SBTn:BDT[3:0]=５
バッファライト方向
I2SBCRn:BTC[3:0] =(0,1,0,0)
I2SBTn:BDT[3:0]=４
I2SBTn:BDT[3:0]=３
I2SBTn:BDT[3:0]=２
I2SBTn:BDT[3:0]=１
I2SSCRn:RDYL=1, I2SSCRn:RDYR=1
n = 8 or 9
送信時 (I2SSCEn:TR=1), データバッファにライトされたデータ数がデータ設定数より小さい
(I2SBTn:BDT[3:0]<I2SBCRn:BTC[3:0]) 状態では割込みフラグ (I2SSCRn:RDYL, I2SSCRn:RDYR)
は "1" の状態になります。上記の図には , I2SBCRn:BTC[3:0] が (0100) の時について記載されてい
ます。左右レジスタに送信データが書込まれると I2SBTn:BDT は +1 され , I2SBTn:BDT[3:0] が 4 以
上になった場合 , 割込みフラグ (I2SSCRn:RDYL, I2SSCRn:RDYR) は "0" になります。I2S データ
バッファの送信データが I2S の送信シフトレジスタに転送すると I2SBTn:BDT は -1 され , 3 以下に
なった場合 , 割込みフラグ (I2SSCRn:RDYL, I2SSCRn:RDYR) は "1" になります。
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第 35 章 I2S (Inter-Integrated Circuit Sound)
35.5 I2S バッファ
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<I2SSCRn:TR=0( 受信 )>
図 35.5-2 受信時 (I2SSCRn:TR=0) の I2S バッファ制御レジスタの BTC ビットと割込みフラグの関係
(I2SBCRn:BTC[3:0]=0100 の場合 )
I2S バッファ
I2SBTn:BDT[3:0]= ８
I2SBTn:BDT[3:0]= ７
I2SSCRn:RDYL=1, I2SSCRn:RDYR=1
I2SBTn:BDT[3:0]= ６
I2SBTn:BDT[3:0]= ５
バッファライト方向
I2SBCRn:BTC[3:0] =(0,1,0,0)
I2SBTn:BDT[3:0]= ４
I2SBTn:BDT[3:0]= ３
I2SBTn:BDT[3:0]= ２
I2SSCRn:RDYL=0, I2SSCRn:RDYR=0
I2SBTn:BDT[3:0]= １
n = 8 or 9
受信時 (I2SSCEn:TR=0), データバッファにライトされたデータ数がデータ設定数より大きい
(I2SBTn:BDT[3:0]<I2SBCRn:BTC[3:0]) 状態では割込みフラグ (I2SSCRn:RDYL, I2SSCRn:RDYR)
は "1" の状態になります。上記の図には , I2SBCRn:BTC[3:0] が (0100) の時について記載されてい
ます。I2S から受信すると受信データが I2S バッファに書込まれ I2SBTn:BDT は +1 されます。その
とき I2SBTn:BDT[3:0] が 5 以上になると , 割込みフラグ (I2SSCRn:RDYL, I2SSCRn:RDYR) は "1"
になります。I2S データバッファの受信データがソフトウェアから読み出されると I2SBTn:BDT は
-1 されます。そのとき I2SBTn:BDT[3:0] が 4 以下になると , 割込みフラグ (I2SSCRn:RDYL,
I2SSCRn:RDYR) は "1" になります。
< 注意事項 >
• 送信時 (I2SSCRn:TR=1), I2SBCRn:DTC(n は 8 または 9) の 9 以上の設定は禁止です。
• 受信時 (I2SSCRn:TR=0), I2SBCRn:DTC(n は 8 または 9) の 8 以上の設定は禁止です。
894
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第 36 章フリーランタイマ
36.1 概要
MB91460M シリーズ
第 36 章
フリーランタイマ
36.1 概要
フリーランタイマは , 16 ビットのタイマ ( アップカウンタ ) および制御回路で構成されています。
フリーランタイマは , インプットキャプチャおよびアウトプットコンペアで使用できます。
図 36.1-1 フリーランタイマの構成
内部クロック
または
外部クロック
クリア
アップカウンタ
オーバフロー
36.2 特長
• フォーマット：16 ビットアップカウンタ
• 個数：4 ( フリーランタイマ 0 ∼フリーランタイマ 3)
• クロックソース：4 つの内部クロック (CLKP 4 分周 , CLKP 16 分周 , CLKP 32 分周 , および CLKP 64 分周 )
• 外部クロック (CK)
• カウント要因のクリア：
• ソフトウェア
• リセット
• コンペア一致 ( コンペアレジスタ値およびフリーランタイマカウント値の一致 )
• 動作開始 / 停止：動作はソフトウェアを使用して開始 / 停止できます。
• 割込み：
• オーバフロー割込み
• コンペアクリアレジスタ値およびフリーランタイマカウント値が一致するときに発生する割込み
• カウント値：読み書き可能 ( 書込みはカウント停止時のみ可能 )
• その他：リセット直後から動作します。
• ICU/OCU マッピングへのフリーランタイマ
• フリーランタイマ 0 およびインプットキャプチャ 0/1 は連係します。
• フリーランタイマ 1 およびインプットキャプチャ 2/3 は連係します。
• フリーランタイマ 2 およびアウトプットコンペア 0/1 は連係します。
• フリーランタイマ 3 およびアウトプットコンペア 2/3 は連係します。
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895
第 36 章フリーランタイマ
36.3 構成図
MB91460M シリーズ
36.3 構成図
図 36.3-1 構成図
フリーランタイマ
カウントクロック
CLK1,CLK0
0
0
0
1
1
0
1
1
TCCS: bit1,bit0
CLKP 4分周
CLKP 16分周
CLKP 32分周
CLKP 64分周
停止
TCCS: bit4
インプットキャプチャ
カウント動作
カウント動作の停止
0
1
カウント値
オーバフローフラグ
0
周辺クロック
デバイダ
CLKP
外部クロック
CK /SCK/ Pxy.z
TCCS: bit5
0
1
割込み禁止
割込み許可
0
タイマデータレジスタ
TCDT
外部クロック
同期回路
IVFE
1
IVF
TCCS: bit6
0
1
割込み要求なし
フリーランタイマ
割込み
1
割込み要求あり
書込み0: フラグクリア
Clear
クロック選択
OR
ECLK
TCCS: bit7
0
デバイダから
外部から
1
カウント値
アウトプットコンペア
1
ポートの読出し
アウトプットコンペアのコンペア
値一致によるタイマクリア要求
0
ポートデータ
レジスタから
0
1（リソース出力）
機能
PFR/EPFR
0
1
1
0
0
1
汎用ポート
SCK（USARTシフトクロック）
GP
0
1
CLR
DDRxy.z
0
1
入力のみ
出力許可
TCCS: bit2
影響なし
タイマクリア
MODE
TCCS: bit3
0
コンペア一致によるクリアの禁止
1
コンペア一致によるクリアの許可
CK（FRTクロック入力）
(注意事項) 入力/出力（SCK）を使用する場合は、ポートが共有されるため、外部クロック（CK）は使用できません。
図 36.3-2 レジスタ一覧
フリーランタイマ0
アドレス
0001F0H
bit 15
T15
14
T14
0001F3H
bit 7
ECLK
6
IVF
13
T13
12
T12
11
T11
10
T10
5
4
3
2
IVFE STOP MODE CLR
9
T9
8
T8
1
0
CLK1 CLK0
000D95H
000DD5H
-----
-----
-----
-----
-----
SCK
CK
-----
-----
00044CH
---
---
---
ICR4
ICR3
ICR2
ICR1
ICR0
0FFF5CH
7
T7
6
T6
5
T5
4
T4
3
T3
2
T2
1
T1
0
T0
TCDT0（フリーランタイマ
データレジスタ0）
TCCS0（フリーランタイマ制御レジスタ0）
PFR21（ポート機能レジスタ）
EPFR2（エクストラポート機能レジスタ）
ICR12（割込みレベルレジスタ）
（割込み
ベクタ#40）
32ビット
＜注意事項＞
ICR レジスタおよび割込みベクタについては , 「第 23 章割込み制御」を参照してください。
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第 36 章フリーランタイマ
36.4 レジスタ
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36.4 レジスタ
36.4.1 TCCS：フリーランタイマ制御レジスタ
フリーランタイマの動作を制御するレジスタです。
•
•
•
•
TCCS0 ( フリーランタイマ 0) ：アドレス 0001F3H ( アクセス：バイト , ハーフワード , ワード )
TCCS1 ( フリーランタイマ 1) ：アドレス 0001F7H ( アクセス：バイト , ハーフワード , ワード )
TCCS2 ( フリーランタイマ 2) ：アドレス 0001FBH ( アクセス：バイト , ハーフワード , ワード )
TCCS3 ( フリーランタイマ 3) ：アドレス 0001FFH ( アクセス：バイト , ハーフワード , ワード )
bit
7
ECLK
0
R/W
6
5
4
3
2
1
0
IVF
0
R(RM1),W
IVFE
0
R/W
STOP
0
R/W
MODE
0
R/W
CLR
0
R/W
CLK1
0
R/W
CLK0
0
R/W
初期値
属性
属性については , 「ビット属性シンボルの意味」を参照してください。
[bit7] ECLK ( カウントクロックの選択 )
ECLK
カウントクロックの選択
0
内部クロック ( 周辺クロックの n 分周 )
1
外部クロック (CK 端子 )
• カウントクロック選択ビットの設定を変更する場合は, フリーランタイマのアウトプットを使用している
ほかの周辺モジュール ( アウトプットコンペア , インプットキャプチャなど ) が停止しているときに設定
を変更してください。
• 外部クロックを使用する場合は , 外部クロックの周期は周辺クロック (CLKP) の 2 倍を超えている必
要があります。アウトプットコンペアを使用する場合は , コンペア一致アウトプットおよび割込み発生を
許可するために , コンペア一致後に 1 つ以上のクロックの外部クロック入力が必要となります。
[bit6] IVF ( 割込み要求フラグ )
状態
IVF
読出し
書込み
0
割込み要求なし
フラグをクリア (IVF)
1
割込み要求あり
( オーバフローまたはコンペア一致 )
動作に影響なし
• フリーランタイマのカウント値がオーバフローするか , またはクリアモードビット (MODE) が "1" の場合
は , フリーランタイマのカウント値およびコンペアレジスタ (OCCP) が一致してカウンタがクリアされ
ると , 割込み要求フラグは "1" に設定されます。
• 割込み要求を許可するには , ビットを許可する割込みを設定する必要があります ( 設定は IVFE=1) 。
• 割込み要求フラグが "1" に設定され , 同時に "0" が書き込まれる場合は , 割込み要求フラグは "1" に
設定されます。( フラグの設定が優先されます。)
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897
第 36 章フリーランタイマ
36.4 レジスタ
MB91460M シリーズ
[bit5] IVFE ( 割込み要求の許可 )
IVFE
動作説明
0
割込み禁止
1
割込み許可
• ビットを許可する割込み要求が "1" に設定されている場合は , 割込み要求 (IVF) は許可されています。
[bit4] STOP ( カウント停止 )
STOP
動作説明
0
カウント許可
1
カウント禁止 ( 停止 )
• カウント停止ビットが "1" に設定されている場合 , フリーランタイマは停止します。
• アウトプットコンペアが使用中の場合 , フリーランタイマが停止すると , アウトプットコンペアも停止
します。
[bit3] MODE ( クリアモード )
MODE
クリアモード
0
リセットおよびクリアビット (CLR) でフリーランタイマをクリアします。
1
リセット , クリアビット (CLR), およびアウトプットコンペアのコンペアレジスタ値 (OCCP) との
一致により , フリーランタイマをクリアします。
• フリーランタイマのクリアモードを設定します。
• クリアモードビットが "1" に設定されている場合は , フリーランタイマのカウント値およびコンペアレジ
スタ値 (OCCP) が一致すると , フリーランタイマのカウント値は "0000H" にクリアされます。
• リセットしたり, クリアビット (CLR) に"1"を書き込むと, クリアモードビットの設定に関係なく, フリー
ランタイマのカウント値を "0000H" にクリアします。
• フリーランタイマのカウント値は , フリーランタイマの動作中にのみクリアされます。フリーランタイマが
停止している場合は , タイマデータレジスタ (TCDT) に "0000H" を書き込んでクリアします。
[bit2] CLR ( クリア )
CLR
動作説明
0
動作に影響なし
1
フリーランタイマのクリア
• CLR ビットが "1" に設定されている場合は , フリーランタイマのカウント値は "0000H" にクリアされます。
フ
リーランタイマが完全にクリアされるまで , CLR ビットは "1" で読み出されます。
フリーランタイマが完全にクリアされると , CLR ビットも "0" にクリアされます。
• フリーランタイマのクリア動作および CLR ビットへの "1" の書込みが同時に発生した場合は , CLR ビッ
トは "1" を保持し , 次回のフリーランタイマクリア後に CLR ビットはクリアされます。
898
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第 36 章フリーランタイマ
36.4 レジスタ
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[bit1, bit0] CLK1, CLK0 ( カウントクロック分周比選択 ( 内部クロックが選択されている場合 ) )
CLK1
CLK0
カウントクロック分周比
0
0
4 分周の周辺クロック (CLKP)
0
1
16 分周の周辺クロック (CLKP)
1
0
32 分周の周辺クロック (CLKP)
1
1
64 分周の周辺クロック (CLKP)
• フリーランタイマのカウントクロック分周比を選択します。
• カウントクロック分周比選択ビットの設定が変更された場合は , 分周比を変更します。内部クロックが
フリーランタイマのカウントクロックとして選択されている場合は ( カウントクロック選択ビット
ECLK=0), フリーランタイマのアウトプットを使用するその他の周辺モジュール ( アウトプットコンペア , イ
ンプットキャプチャなど ) の停止時に , 設定を変更します。
36.4.2 TCDT: フリーランタイマデータレジスタ
このレジスタは , 16 ビットフリーランタイマのカウント値を読み出すことができます。
•
•
•
•
TCDT0 ( フリーランタイマ 0) ：アドレス 0001F0H ( アクセス：ハーフワード , ワード )
TCDT1 ( フリーランタイマ 1) ：アドレス 0001F4H ( アクセス：ハーフワード , ワード )
TCDT2 ( フリーランタイマ 2) ：アドレス 0001F8H ( アクセス：ハーフワード , ワード )
TCDT3 ( フリーランタイマ 3) ：アドレス 0001FCH ( アクセス：ハーフワード , ワード )
bit
bit
15
T15
0
R/W
14
13
12
11
10
9
8
T14
0
R/W
T13
0
R/W
T12
0
R/W
T11
0
R/W
T10
0
R/W
T9
0
R/W
T8
0
R/W
初期値
属性
7
T7
0
R/W
6
T6
0
R/W
5
T5
0
R/W
4
T4
0
R/W
3
T3
0
R/W
2
T2
0
R/W
1
T1
0
R/W
0
T0
0
R/W
初期値
属性
属性の詳細については「ビット属性シンボル」を参照してください。
• タイマデータレジスタが読み出される場合は , フリーランタイマのカウント値も取得されます。
• タイマデータレジスタへの書込みによって , タイマ値はフリーランタイマに書き込まれます。書込み時に ,
フリーランタイマがアイドル状態になっていることを確認してください ( カウント停止ビットが
TCCS:STOP= 1 になっている ) 。
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899
第 36 章フリーランタイマ
36.5 動作説明
MB91460M シリーズ
36.5 動作説明
36.5.1 フリーランタイマのカウント動作説明
（内部クロック）
( （外部クロック?F
FCLKP
/2 )
CLKP/2）
外部端子
（CKI）
周辺クロック
（CLKP）
内部クロック
(FCLKP/2)
カウントの
タイミング
カウントの
タイミング
フリーラン
タイマのカウント
(7 )
フリーランタイマの
カウント
(8)
FFFFH
フリーラン
タイマの
カウント
(3)
0000H
(2)
(5)
リセット (1)
オーバフローおよび
割込み要求
フリーランタイマの (2)
クリア
時間
ソフトウェアによるクリア
ソフトウェアによるクリア
(4)
(5)
(1) リセット
(2) リセットによるフリーランタイマのクリア ( カウント値 "0000H")
(3) フリーランタイマのカウントアップ
(4) フリーランタイマのオーバフローおよび割込み
(5) オーバフローによるフリーランタイマのクリア ( カウント値 "0000H")
(6) (3) ∼ (5) の繰り返し
(7) フリーランタイマはカウントクロックでカウントアップします (n 分周の内部クロック ) 。
(8) フリーランタイマはカウントクロックでカウントアップします ( 内部クロックと同期された外部クロック ) 。
900
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第 36 章フリーランタイマ
36.5 動作説明
MB91460M シリーズ
36.5.2 フリーランタイマのクリア動作
フリーラン
タイマの
カウント
0000H
(2)
(3)
(1)
時間
(4)
リセット
0000H書込み
クリア
ソフトウェアまたはコンペア
一致によるクリア
動作停止
動作の許可/禁止
（ソフトウェア）
動作
停止
コンペア一致によるクリアのタイミング
（内部クロック）
周辺クロック
（CLKP）
カウント
タイミング
カウント値 N-1
-
N
コンペア値
"0000"
"0001"
コンペア値= N
コンペア一致
フリーランタイマのクリア
割込みの要求
(1) リセット
(2) ソフトウェアによるクリア
(3) コンペア一致によるクリア
(4) "0000H" の書込み
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901
第 36 章フリーランタイマ
36.6 設定
MB91460M シリーズ
36.6 設定
表 36.6-1 フリーランタイマの使用に必要な設定
設定
設定レジスタ
設定手順＊
36.7.4 項
タイマの初期化条件の設定
カウントクロックの設定
内部クロックの選択
36.7.1 項
タイマ制御レジスタ (TCCS0 ∼ TCCS7)
36.7.2 項
外部クロックの選択
36.7.3 項
カウント動作の起動
外部クロックの場合
入力にクロック入力端子 (CK) を設定
ポート機能レジスタ (PFRxy.z)
エクストラポート機能レジスタ (EPFRxy.z)
36.7.2 項
＊設定手順については , 番号で指定された項を参照してください。
表 36.6-2 フリーランタイマ割込みの許可に必要な設定
設定
設定レジスタ
フリーランタイマ割込みベクタの設定 ,
およびフリーランタイマ割込みレベル
フリーランタイマ割込みの設定
割込み要求のクリア
割込み要求の許可
「第 23 章割込み制御」を参照
タイマ制御レジスタ (TCCS0 ∼ TCCS7)
設定手順＊
36.7.5 項
36.7.7 項
＊設定手順については , 番号で指定された項を参照してください。
表 36.6-3 フリーランタイマの停止に必要な設定
設定
設定レジスタ
フリーランタイマ停止ビットの設定
タイマ制御レジスタ (TCCS0 ∼ TCCS7)
設定手順＊
36.7.8 項
＊設定手順については , 番号で指定された項を参照してください。
902
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第 36 章フリーランタイマ
36.7 Q & A
MB91460M シリーズ
36.7 Q & A
36.7.1 内部クロックの種類と選択方法は ?
4種類の内部クロックがあり, クロック選択ビット (TCCS:ECLK) およびカウントクロックビット (TCCS:CLK1,
CLK0) によって設定されます。
設定
カウント周期
内部クロック
クロック選択
ビット (ECLK)
カウントクロックビッ
ト (CLK [1:0])
FCLKP = 32MHz
FCLKP = 16MHz
FCLKP/4 の選択
"0" に設定します。
"00B" に設定します。
125ns
250ns
FCLKP/16 の選択
"0" に設定します。
"01B" に設定します。
0.5 μs
1 μs
FCLKP/32 の選択
"0" に設定します。
"10B" に設定します。
1 μs
2 μs
FCLKP/64 の選択
"0" に設定します。
"11B" に設定します。
2 μs
4 μs
36.7.2 外部クロックを選択するには ?
クロック選択ビット (TCCS:ECLK), データ方向ビット, および (エクストラ) ポート機能ビットで設定します。
外部クロック入力の使用
フリーランタイマ 0 ∼ 7
設定
クロック選択
ビット (ECLK)
を "1" に設定
ポート機能ビット
(PFRxy.z) を
"1" に設定
エクストラポー
ト機能ビット
(EPFRxy.z} を
"1" に設定
端子
カウント
サイクル
CK0 ∼ CK7
2/FCLKP 以上
36.7.3 フリーランタイマのカウント動作を許可 / 禁止するには ?
カウント動作ビット (TCCS:STOP) で設定します。
CM71-10150-3
動作説明
カウント動作ビット (STOP)
フリーランタイマの許可
"0" に設定
フリーランタイマの停止
"1" に設定
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903
第 36 章フリーランタイマ
36.7 Q & A
MB91460M シリーズ
36.7.4 フリーランタイマをクリアするには ?
次の操作を実行して , フリーランタイをクリアできます。
• クリアビットで設定します (TCCS:CLR) 。
動作説明
クリアビット (CLR)
フリーランタイマのクリア
"1" を書き込む
• フリーランタイマ値およびコンペアレジスタ値が一致する場合のフリーランタイマのクリア方法
タイマ初期化条件ビットで設定します (TCCS:MODE) 。
動作説明
タイマ初期化条件ビット (MODE)
コンペア一致でフリーランタイマのクリア
"1" に設定
また , アウトプットコンペアの設定も必要です。(「第 38 章アウトプットコンペア」を参照してください。)
• リセットします。
リセット (INITX 入力端子 , ウォッチドッグリセット , ソフトウェアリセット ) すると , フリーランタイマ
はクリアされます。
• フリーランタイマ停止時に , "0000H" を書き込みます。
フリーランタイマの停止時に "0000H" が書き込まれると , カウント値は "0000H" に設定されます。
• フリーランタイマのオーバフローで , カウント値は "0000H" に戻ります。
36.7.5 使用される割込みレジスタは ?
フリーランタイマ割込みベクタおよびフリーランタイマ割込みレベルの設定
フリーランタイマ数 , 割込みレベル , およびベクタの関係は , 以下の表のとおりです。
割込みレベルおよび割込みベクタについては , 「第 23 章割込み制御」を参照してください。
番号
割込みベクタ ( 初期値 )
フリーランタイマ 0
#40
アドレス：0FFF5CH
フリーランタイマ 1
#41
アドレス：0FFF58H
フリーランタイマ 2
#42
アドレス：0FFF54H
フリーランタイマ 3
#43
アドレス：0FFF50H
フリーランタイマ 4
#44
アドレス：0FFF4CH
フリーランタイマ 5
#45
アドレス：0FFF48H
フリーランタイマ 6
#46
アドレス：0FFF44H
フリーランタイマ 7
#47
アドレス：0FFF40H
割込みレベル設定ビット (ICR4 ∼ ICR0)
割込みレベルレジスタ (ICR12)
アドレス：00044CH
割込みレベルレジスタ (ICR13)
アドレス：00044DH
割込みレベルレジスタ (ICR14)
アドレス：00044EH
割込みレベルレジスタ (ICR15)
アドレス：00044FH
割込み要求フラグ (TCCS:IVF) は自動的にクリアされないため , 割込み処理から復帰する前に , 必ずソフト
ウェアでクリアしてください。(IVF ビットに "0" を書き込みます。)
904
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第 36 章フリーランタイマ
36.7 Q & A
MB91460M シリーズ
36.7.6 割込みの種類
割込みは 1 種類のみで , フリーランタイマのオーバフロー時に発生します。( 選択不要 )
36.7.7 割込みを許可するには ?
割込み要求 , 割込み要求フラグを許可
割込み要求許可ビット (TCCS:IVFE) を使用して , 割込みを許可します。
割込み要求許可ビット (IVFE)
割込み禁止
"0" に設定
割込み許可
"1" に設定
割込み要求ビット (TCCS:IVF) を使用して , 割込み要求をクリアします。
割込み要求ビット (IVF)
割込み要求クリア
"0" を書き込みます。
36.7.8 フリーランタイマを停止するには ?
カウント動作ビット (TCCS:STOP) で設定します。
「36.7.3 フリーランタイマのカウント動作を許可 / 禁止するには ?」を参照してください。
36.7.9 ICU および OCU に割り当てられたフリーランタイマは ?
• フリーランタイマ 0 の値は , ICU0 および ICU1 によるキャプチャデータとして使用できます。
• フリーランタイマ 1 の値は , ICU2 および ICU3 によるキャプチャデータとして使用できます。
• フリーランタイマ 2 の値は , OCU0 および OCU1 によるコンペアデータとして使用できます。
• フリーランタイマ 3 の値は , OCU2 および OCU3 によるコンペアデータとして使用できます。
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905
第 36 章フリーランタイマ
36.8 注意事項
MB91460M シリーズ
36.8 注意事項
• フリーランタイマのクリア
• リセット (INITX 入力端子 , ウォッチドッグリセット , ソフトウェアリセット ) を実行すると , カウンタは
"0000H" に初期化され , カウントは停止します。
• ソフトウェアによってフリーランタイマがクリアされる場合は , カウンタがクリアされ , ほとんど同時に
クリア要求が発生します。コンペア一致によってカウンタがクリアされる場合は , カウントアップ時に
クリアされます。
• クリアビット (CLR) への "1" の書込み後に , この要求 (CLR=1) はフリーランタイマのクリアタイミングと同
時にクリアされます。この CLR のクリア動作およびクリアビットへの "1" の書込みが同時に発生
した場合は , クリアビット (CLR) は "1" を保持し , 次回のタイマクリア後に , クリアビットがクリア
されます。( 結果として , フリーランタイマは 2 度クリアされます。)
• フリーランタイマのカウンタクリア動作 ( ソフトウェア , オーバフロー , およびコンペア一致 ) は ,
フリーランタイマのカウント時は許可されています。フリーランタイマの停止時にクリアするには ,
タイマカウントデータレジスタに , "0000H" を書き込みます。
• タイマデータレジスタへの書込み
フリーランタイマに値を書き込む場合は , フリーランタイマの停止時 (STOP=0 になっている場合 ) に , ワー
ドアクセスを使用して書き込むようにしてください。
• 外部クロック動作
• 外部クロックに必要な最低パルス幅は , 2/FCLKP です。
• 外部クロック使用時は , コンペア一致アウトプットと割込み発生のタイミングは , コンペア一致後の次回の
カウントクロックのタイミングと同じです。したがって , コンペア一致アウトプットおよび割込み発生を
許可するには , コンペア一致後に 1 つ以上のクロックの外部クロック入力が必要となります。
• リードモディファイライト
割込み要求フラグ (IVF) は , リードモディファイライトでは常に "1" を読み出します。
• 割込み要求フラグ
割込み要求フラグ設定タイミングおよびクリアタイミングが同時に起こる場合は , フラグ設定動作がフラグ
クリア動作よりも優先されます。
906
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第 37 章インプットキャプチャ
37.1 概要
MB91460M シリーズ
第 37 章
インプットキャプチャ
37.1 概要
インプットキャプチャは , 外部信号から検出されたタイミングを使用して , フリーランタイマのカウント値を
記録します。これにより , 繰返しカウントの記録を使用して信号間の時間を算出できます。
図 37.1-1 インプットキャプチャの構成
フリーランタイマ0
端子
エッジ
検出回路
キャプチャ
バッファ
37.2 特長
• フォーマット：エッジ検出回路＋ 16 ビットバッファ ( キャプチャレジスタ )
• 個数：2 グループ = 4 チャネル ( インプットキャプチャチャネル 0/1, 2/3)
• 互換タイマ：
インプットキャプチャ ch.0/ch.1 はフリーランタイマ 0 を使用します。
インプットキャプチャ ch.2/ch.3 はフリーランタイマ 1 を使用します。
• エッジ検出：立上りエッジ / 立下りエッジ / 両エッジ
• 割込み：エッジ検出
• キャプチャ値：タイマのカウント値 (0000H ∼ FFFFH)
• タイマ：フリーランタイマを使用します。
• 精度：CLKP 4 分周 , CLKP 16 分周 , CLKP 32 分周 , CLKP 64 分周 ( フリーランタイマのカウントクロック )
図 37.2-1
キャプチャ信号
フリーラン
タイマの
カウント値
A
時間
バッファ値
CM71-10150-3
A
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907
第 37 章インプットキャプチャ
37.3 構成
MB91460M シリーズ
37.3 構成
図 37.3-1 構成図
インプットキャプチャ0,1
エッジ検出極性
EG01,EG00
0
0
0
1
ポートデータ 1
0
レジスタから
1
1
P14
0
1
ICS01:bit1, bit0
エッジ検出なし
立上りエッジ検出
立下りエッジ検出
両エッジ検出
キャプチャデータレジスタ0
PFR:bit0
ICE0
ICS01:bit4
0 0
1
割込み禁止
割込み許可
IPCP0 (CP15～CP0)
GPポート
ICU入力
ポート読出し
0
ICP0
ICS01:bit6
00
割込み要求なし
1
割込み要求あり
WRITE 0:フラグクリア
キャプチャ
エッジ検出回路
ICU0 / P14.0
フリーランタイマ0
1
インプットキャプチャ0
割込み（#92）
TCDT
ポート読出し
0
ICP1
00
1
キャプチャ
エッジ検出回路
ICU1 / P14.1
P14
00
1
ICS01:bit7
割込み要求なし
1
割込み要求あり
インプットキャプチャ1
割込み（#93）
書込み0:フラグクリア
PFR:bit1
GPポート
ICU入力
IPCP1 (CP15～CP0)
エッジ検出極性
ポートデータ
レジスタより
EG11,EG10
0
0
0
1
1
0
1
1
ICS01:bit3,bit2
エッジ検出なし
立上りエッジ検出
立下りエッジ検出
両エッジ検出
ICE1
00
1
キャプチャデータレジスタ1
ICS01:bit5
割込み禁止
割込み許可
図 37.3-2 レジスタ一覧
インプットキャプチャ0
アドレス
000184H
bit 15
14
13
12
11
10
CP15 CP14 CP13 CP12 CP11 CP10
000181H
bit 7
ICP1
6
ICP0
5
ICE1
4
ICE0
3
2
1
0
EG11 EG10 EG01 EG00
ICS01（キャプチャ制御レジスタ01）
000402H
ICU7
ICU6
ICU5
ICU4
ICU3
ICU2
ICU1
ICU0
PFR14（ポート機能レジスタ14）
000466H
---
---
---
ICR4
ICR3
ICR2
ICR1
ICR0
9
CP9
8
CP8
0FFE8CH
7
CP7
6
CP6
5
CP5
4
CP4
3
CP3
2
CP2
1
CP1
0
CP0
IPCP0（インプットキャプチャ
データレジスタ0）
ICR38 （割込みレベルレジスタ）
（割込みベクタ#92）
32ビット
インプットキャプチャ1
アドレス
000186H
14
13
12
11
10
bit 15
CP15 CP14 CP13 CP12 CP11 CP10
9
CP9
8
CP8
7
CP7
6
CP6
5
CP5
4
CP4
3
CP3
000181H
7
ICP1
6
ICP0
5
ICE1
4
ICE0
3
2
1
0
EG11 EG10 EG01 EG00
ICS01 （キャプチャ制御レジスタ01）
000402H
ICU7
ICU6
ICU5
ICU4
ICU3
ICU2
ICU1
ICU0
PFR14 （ポート機能レジスタ14）
000466H
---
---
---
ICR4
ICR3
ICR2
ICR1
ICR0
bit
0FFE88H
2
CP2
1
CP1
0
CP0
IPCP1（インプットキャプチャ
データレジスタ1）
ICR38 （割込みレベルレジスタ）
32ビット
（割込みベクタ#93）
＜注意事項＞
ICR レジスタおよび割込みベクタについては , 「第 23 章割込み制御」を参照してください。
908
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第 37 章インプットキャプチャ
37.4 レジスタ
MB91460M シリーズ
37.4 レジスタ
37.4.1 IPCP：インプットキャプチャデータレジスタ
レジスタは外部信号の変化を要求として使用し , フリーランタイマのカウントを格納して後で読み出すことが
できます。
•
•
•
•
IPCP0 ( インプットキャプチャ 0) ：アドレス 000184H ( アクセス：ハーフワード , ワード )
IPCP1 ( インプットキャプチャ 1) ：アドレス 000186H ( アクセス：ハーフワード , ワード )
IPCP2 ( インプットキャプチャ 2) ：アドレス 000188H ( アクセス：ハーフワード , ワード )
IPCP3 ( インプットキャプチャ 3) ：アドレス 00018AH ( アクセス：ハーフワード , ワード )
bit15
CP15
X
R/WX
14
CP14
X
R/WX
13
CP13
X
R/WX
12
CP12
X
R/WX
11
CP11
X
R/WX
10
CP10
X
R/WX
9
CP9
X
R/WX
8
CP8
X
R/WX
初期値
属性
bit7
CP7
X
R/WX
6
CP6
X
R/WX
5
CP5
X
R/WX
4
CP4
X
R/WX
3
CP3
X
R/WX
2
CP2
X
R/WX
1
CP1
X
R/WX
0
CP0
X
R/WX
初期値
属性
属性については「ビット属性シンボルの意味」を参照してください。
• アクティブエッジ選択ビット (ICS01:EG[01:00]), (ICS01:EG[11:10]) によって選択された信号の変化 ( エッジ ) を
使用して , 外部端子 (ICU0, ICU1) からの入力信号にフリーランタイマ 0 のカウント値を格納します。
• インプットキャプチャ 0 およびインプットキャプチャ 1 は , フリーランタイマのカウント値を格納します。
37.4.2 ICS：インプットキャプチャ制御レジスタ
インプットキャプチャを制御するレジスタ
• ICS01 ( インプットキャプチャ 0, 1) アドレス 000181H ( アクセス：バイト )
• ICS23 ( インプットキャプチャ 2, 3) アドレス 000183H ( アクセス：バイト )
bit
7
ICP1
0
R(RM1),W
6
ICP0
0
R(RM1),W
5
ICE1
0
R/W
4
ICE0
0
R/W
3
EG11
0
R/W
2
EG10
0
R/W
1
EG01
0
R/W
0
EG00
0
R/W
初期値
属性
属性については「ビット属性シンボルの意味」を参照してください。
[bit7] ICP1 ( インプットキャプチャ 1 割込み要求フラグ )
状態
ICP1
読出し
書込み
0
割込み要求なし
クリアフラグ
1
割込み要求あり ( エッジ検出あり )
動作に影響なし
• アクティブキャプチャエッジ選択ビット (EG[11:10]) に選択された信号の変化 ( エッジ ) が外部端子からの
入力で検出されると , フラグは "1" になります。
• 割込み要求を起動するには , 割込み許可ビットを設定する必要があります (ICE1=1) 。
• "1" になる割込み要求フラグおよびこのフラグへの "0" の書込みが同時に発生した場合 , 割込み要求フラグは
"1" になります。
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909
第 37 章インプットキャプチャ
37.4 レジスタ
MB91460M シリーズ
[bit6] ICP0 ( インプットキャプチャ 0 割込み要求フラグ )
状態
ICP0
読出し
書込み
0
割込み要求なし
クリアフラグ
1
割込み要求あり
動作に影響なし
• アクティブキャプチャエッジ選択ビット (EG[01:00]) に選択された信号の変化が外部端子 (CS0) からの
入力で検出されると , フラグは "1" になります。
• 割込み要求を起動するには , 割込み要求許可の設定をする必要があります (ICE1=1) 。
• "1" になる割込み要求フラグおよびこのフラグへの "0" の書込みが同時に発生した場合 , 割込み要求フラグ
は "1" になります。
[bit5] ICE1 ( インプットキャプチャ 1 割込み要求許可 )
ICE1
動作説明
0
割込み禁止
1
割込み許可
• インプットキャプチャ 1 割込み要求許可ビットが "1" に設定されると , インプットキャプチャ 1 割込み要求
ICP1 が許可されます。
[bit4] ICE0 ( インプットキャプチャ 0 割込み要求許可 )
ICE0
動作説明
0
割込み禁止
1
割込み許可
• インプットキャプチャ 0 割込み要求許可ビットが "1" に設定されると , インプットキャプチャ 0 割込み要求
ICP0 が許可されます。
[bit3, bit2] EG11, EG10 ( インプットキャプチャ 1 アクティブエッジ選択 )
EG11
EG10
0
0
インプットキャプチャ停止
0
1
立上りエッジ
1
0
立下りエッジ
1
1
両エッジ ( 立上りエッジ / 立下りエッジ )
エッジ選択
• 外部端子 (ICU1) からのインプットキャプチャ信号にアクティブキャプチャエッジを選択します。
• アクティブエッジ選択ビットが "00B" の場合は , インプットキャプチャ 1 は停止します。
910
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第 37 章インプットキャプチャ
37.4 レジスタ
MB91460M シリーズ
[bit1, bit0] EG01, EG00 ( インプットキャプチャ 0 アクティブエッジ選択 )
EG01
EG00
0
0
インプットキャプチャ停止
0
1
立上りエッジ
1
0
立下りエッジ
1
1
両エッジ ( 立上りエッジ / 立下りエッジ )
エッジ選択
• 外部端子 (ICU0) へのインプットキャプチャ信号にアクティブキャプチャエッジを選択します。
• アクティブエッジ選択ビットが "00B" の場合は , インプットキャプチャ 0 は停止します。
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911
第 37 章インプットキャプチャ
37.5 動作説明
MB91460M シリーズ
37.5 動作説明
インプットキャプチャ動作は , 以下のとおりです。
37.5.1 キャプチャタイミング , 割込みタイミング
図 37.5-1 キャプチャタイミング , 割込みタイミング
インプットキャプチャ
(1)
周辺クロック
(CLKP)
アクティブエッジ
フリーランタイマ0
N
(2)
N+1
(3)
キャプチャレジスタ
N+1
割込み
要求
(4)
FFFFH
フリーラン
タイマ0
カウント
0000H
時間
リセット
インプット
キャプチャ
割込み
要求
(1) 入力信号の立上りエッジ
(2) エッジ検出によって発生する内部信号 ( 周辺クロックと同期 )
(3) キャプチャレジスタへのフリーランタイマ値の格納 ( キャプチャ )
(4) インプットキャプチャ割込み発生 (ICU0, ICU1=1)
912
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第 37 章インプットキャプチャ
37.5 動作説明
MB91460M シリーズ
37.5.2 インプットキャプチャエッジの仕様と動作
図 37.5-2 インプットキャプチャエッジの仕様と動作
オーバフロー
（IVF）
FFFFH
カウント値C
フリーラン
タイマ0
カウント値
カウント値B
カウント値A
カウント値D
0000H
時間
リセット
インプットキャプチャ
立上り
エッジ
キャプチャデータ
レジスタ
(1)
(2)
不定
カウント値A
割込み
要求
(3)
インプットキャプチャ
立下り
エッジ
(4)
(5)
キャプチャデータ
レジスタ
不定
カウント値C
割込み
要求
(6)
インプットキャプチャ
両エッジ
キャプチャデータ
レジスタ
割込み
要求
(7)
7)
(11)
(8)
不定
(12)
カウント値B
ソフトウェアでのフラグのクリア
(9)
カウント値D
(13)
(10)
• 立上りエッジを指定する場合
(1) 入力信号の立上りエッジの検出
(2) キャプチャレジスタへのフリーランタイマ値の格納 ( キャプチャ )
(3) インプットキャプチャ割込み発生
• 立下りエッジを指定する場合
(4) 入力信号立下りエッジの検出
(5) キャプチャレジスタへのフリーランタイマ値の格納 ( キャプチャ )
(6) インプットキャプチャ割込み発生
• 両エッジを指定する場合
(7)
(8)
(9)
(10)
(11)
(12)
(13)
入力信号立上りエッジの検出
キャプチャレジスタへのフリーランタイマ値の格納 ( キャプチャ )
インプットキャプチャ割込み発生
ソフトウェアの割込み要求フラグ (ICS01:ICP0), (ICS01:ICP1) のクリア
入力信号立下りエッジの検出
キャプチャレジスタへのフリーランタイマ値の格納 ( キャプチャ )
インプットキャプチャ割込み発生
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913
第 37 章インプットキャプチャ
37.6 設定
MB91460M シリーズ
37.6 設定
表 37.6-1 インプットキャプチャの使用に必要な設定
設定
設定レジスタ
フリーランタイマの設定
「第 36 章フリーランタイマ」を参照してください。
設定手順＊
―
フリーランタイマの起動
入力端子 ICU0 ∼ ICU3 の設定
ポート機能レジスタ (PFR14.0 ∼ PFR14.3)
エクストラポート機能レジスタ (EPFR14.0 ∼ EPFR14.3)
37.7.2 項
外部入力のアクティブエッジ極性選択
インプットキャプチャ制御レジスタ (ICS01, ICS23)
37.7.1 項
＊設定手順については , 番号で指定された項を参照してください。
表 37.6-2 ICU 割込みに必要な設定
設定
設定レジスタ
インプットキャプチャ割込みベクタ ,
インプットキャプチャ割込みレベル設定
インプットキャプチャ割込み設定
割込み要求クリア
割込み要求許可
「第 23 章割込み制御」を参照してください。
インプットキャプチャ制御レジスタ (ICS01, ICS23)
設定手順＊
37.7.3 項
37.7.5 項
＊設定手順については , 番号で指定された項を参照してください。
914
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第 37 章インプットキャプチャ
37.7 Q & A
MB91460M シリーズ
37.7 Q & A
37.7.1 外部入力のアクティブエッジ極性の種類は ? 選択するには ?
アクティブエッジ極性は , 立上りエッジ , 立下りエッジ , 両エッジの 3 種で構成され , 外部入力のアクティブ
エッジ選択ビット (ICS01:EG[01:00]) および (ICS01:EG[11:10), (ICS23:EG[01:00]) および (ICS23:EG[11:10]) を使用
して設定されます。
動作説明
外部入力アクティブエッジ極性ビット
(EG[01:00]), (EG[11:10])
立上りエッジを選択
"00B" を選択します。
立下りエッジを選択
"10B" を選択します。
両エッジを選択
"11B" を選択します。
37.7.2 外部入力端子 (ICU0 ∼ ICU3) の設定は ?
ポート機能レジスタおよびエクストラポート機能ビット (PFR14.x/EPFR14.x) を使用します。
動作説明
ポート機能 (PFR14.x)
エクストラポート機能
(EPFR14.x)
外部入力端子 (ICU0) に設定する
PFR14.0 を "1" に設定します。
EPFR14.0 を "0" に設定します。
外部入力端子 (ICU1) に設定する
PFR14.1 を "1" に設定します。
EPFR14.1 を "0" に設定します。
外部入力端子 (ICU2) に設定する
PFR14.2 を "1" に設定します。
EPFR14.2 を "0" に設定します。
外部入力端子 (ICU3) に設定する
PFR14.3 を "1" に設定します。
EPFR14.3 を "0" に設定します。
＜注意事項＞
エクストラポート機能レジスタの EPFR14.x を "1" に設定すると , 対応するインプットキャプチャのマク
ロは , LIN Sync Field 測定に対応する LIN-USART マクロに内部接続されます。したがって , この設定で
は , 対応する ICU チャネルは外部入力として使用できません。
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915
第 37 章インプットキャプチャ
37.7 Q & A
MB91460M シリーズ
37.7.3 割込み関連レジスタは ?
インプットキャプチャ割込みベクタおよびインプットキャプチャ割込みレベル設定
インプットキャプチャ番号 , 割込みレベル , およびベクタの関係は , 以下のとおりです。
割込みレベルおよび割込みベクタについては , 「第 23 章割込み制御」を参照して
ください。
番号
割込みベクタ ( 初期値 )
インプット
キャプチャ 0
#92
アドレス： 0FFE8CH
インプット
キャプチャ 1
#93
アドレス： 0FFE88H
インプット
キャプチャ 2
#94
アドレス： 0FFE84H
インプット
キャプチャ 3
#95
アドレス： 0FFE80H
インプット
キャプチャ 4
#96
アドレス： 0FFE7CH
インプット
キャプチャ 5
#97
アドレス： 0FFE78H
インプット
キャプチャ 6
#98
アドレス： 0FFE74H
インプット
キャプチャ 7
#99
アドレス： 0FFE70H
割込みレベル設定ビット (ICR4 ∼ ICR0)
割込みレベルレジスタ (ICR38)
アドレス： 000466H
割込みレベルレジスタ (ICR39)
アドレス： 000467H
割込みレベルレジスタ (ICR40)
アドレス： 000468H
割込みレベルレジスタ (ICR41)
アドレス： 000469H
割込み要求フラグ (ICS01:ICP0), (ICS01:ICP1), (ICS23:ICP0), (ICS23:ICP1) は自動的にクリアされません。こ
のため , インプットキャプチャ割込み要求フラグ (ICP1, ICP0) を "0" に設定して , 割込み処理から戻る前にク
リアします。
37.7.4 割込みの種類は ?
割込みは 1 種類のみで , 入力信号エッジ検出によって発生します。
37.7.5 割込みを許可するには ?
割込み要求許可 , 割込み要求フラグ
割込みは , 割込み要求許可ビット (ICS01:ICE0), (ICS01:ICE1), (ICS23:ICE0), (ICS23:ICE1) によって有効です。
割込み要求許可ビット (ICE0), (CE1)
916
割込み禁止
"0" に設定します。
割込み許可
"1" に設定します。
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第 37 章インプットキャプチャ
37.7 Q & A
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割込み要求のクリアは , 割込み要求許可ビット (ICS01:ICP0), (ICS01:ICP1), (ICS23:ICP0), (ICS23:ICP1) を使用して実
行されます。
割込み要求ビット (ICP0), (ICP1)
"0" を書き込みます。
割込み要求クリア
37.7.6 入力信号のパルス幅を測定するには ?
• "H" 幅測定：
エッジ検出に両エッジを指定します。
はじめに立上りエッジを検出し , 次に立下りエッジを検出します。
パルス幅 = { 立下り時に記録された値 ( インプットキャプチャレジスタ値 ) ＋
"10000H" × オーバフロー周期−
立上り時に記録された値 ( インプットキャプチャレジスタ値 ) } ×
フリーランタイマのカウントクロック幅
例：立下り時に記録された値 = 2320H, 立上り時に記録された値 = A635H,
オーバフロー周期 = 1, カウントクロック = 125ns
→ パルス幅 = (2320H ＋ 10000H − A635H) × 125ns = 3997.375 μs
• 周期測定：
エッジ検出に立上り ( または立下り ) を指定します。
2 回 , エッジを検出します。
周期 = {2 度目に記録された値 ( インプットキャプチャレジスタ値 ) ＋
"10000H" × オーバフロー周期 −
最初に記録された値 ( インプットキャプチャレジスタ値 ) } ×
フリーランタイマのカウントクロック幅
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917
第 37 章インプットキャプチャ
37.8 注意事項
MB91460M シリーズ
37.8 注意事項
• インプットキャプチャレジスタ
リセット時のインプットキャプチャレジスタ値は不定です。
インプットキャプチャレジスタからの読出しは , 常に 16 ビットまたは 32 ビットアクセスを使用して行われ
る必要があります。
• リードモディファイライト
リードモディファイライトを使用して読み出す場合は , インプットキャプチャ割込み要求ビット (ICP0),
(ICP1) は "1" で読み出されます。
918
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第 38 章アウトプットコンペア
38.1 概要
MB91460M シリーズ
第 38 章
アウトプットコンペア
38.1 概要
アウトプットコンペアとは , コンペアレジスタに設定されている値とフリーランタイマのカウント値を比較し ,
これらの値が等しい場合に端子のレベルを反転する機能のことです。
図 38.1-1 アウトプットコンペアの構成
端子0
一致
コンペア0
0
コンペア
ラッチ
トグル
出力
クリア
フリーランタイマ
ラッチ
コンペア
コンペア1
1
端子1
一致
38.2 特長
• 出力波形：トグル出力 4 チャネル
図 38.2-1 アウトプットコンペアの波形出力
トグル出力
4 チャネル
T1 またはT(最大)
T1
(OCU0 端子/OCU2端子)
(OCU1 端子/OCU3端子)
T2
PWM 出力
(OCU1/OCU3)
2チャネル
T2
T1
• フォーマット：
16 ビットコンペアレジスタ＋コンペア回路
• 個数：
2 グループ = 4 チャネル ( アウトプットコンペア ch.0/ch.1, ch.2/ch.3)
• 互換タイマ：
アウトプットコンペア ch.0/ch.1 ではフリーランタイマ 2 を使用します。
アウトプットコンペア ch.2/ch.3 はフリーランタイマ 3 を使用します。
• コンペア一致での動作：
• 端子出力値の反転 ( トグル出力 )
• フリーランタイマクリア
• 割込み生成
• カウント精度：
CLKP 4 分周 , CLKP 16 分周 , CLKP 32 分周 , CLKP 64 分周 ( フリーランタイマに依存 )
• トグル変更幅 (T) ：1 ×カウント精度− 10000H ×カウント精度
• 割込み：
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コンペア一致割込み
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919
第 38 章アウトプットコンペア
38.3 構成図
• その他：
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初期出力レベル値の設定が可能 ("H"/"L")
OCU 出力で使用されない端子を汎用ポートとして使用可能
38.3 構成図
図 38.3-1 構成図
アウトプットコンペア 0, 1
ICE0 OCS01: bit4
00
割込み禁止
割込み許可
1
ICP0 OCS01: bit6
00
割込み要求なし
1
割込み要求あり
0の書込み：フラグクリア
OCU0 割込み (#100)
外部クロック（フリーランタイマ2）
汎用ポート読出し
CST0
0
1
コンペアレジスタ0
OCS01: bit0
OTD0 OCS01: bit8
00
低固定
1
高固定
* 停止時にのみコンペア
動作書込み可能
コンペア動作禁止
コンペア動作許可
OCCP0
IVF
00
1
PFR15.0
0
1
汎用ポート
OUT0
0
汎用ポート
レジスタから
TCCS2: bit6
オーバフローなし
オーバフローあり
コン
ペア
0
TCDT2
ラッチ
一致 -> ラッチ
反転
0
フリーランタイマ2
CMOD
OCS01: bit12
0
OCCP1 一致単独でOP1ラッチが反転
1
OCCP0 またはOCCP1一致でOP1ラッチが反転
1
0
1
CLR TCCS2:bit2
影響なし
00
1
クリア
コン
ペア
1
一致 -> ラッチ反転
OCU1/TOT1/P15.1
ラッチ
OR
汎用ポート
レジスタから
コンペアレジスタ 0
CST1 OCS01: bit1
コンペア動作禁止
0
コンペア動作許可
1
0
PFR15.1
OTD1 OCS01: bit9
00
低固定1c
1
高固定
* 停止時にのみコンペア
動作書込み可能
OCCP1
0
1
汎用ポート
OUT1
汎用ポート読出し
外部クロック（フリーランタイマ2）
0
ICP1
OCS01: bit7
00
割込み要求なし
割込み要求あり
1
0の書込み：フラグクリア
TCCS0 : bit3
コンペア一致クリアなし
コンペア一致クリア
MODE
00
1
OCU0/TOT0/P15.0
1
OCU1 割込み (#101)
1
ICE1 OCS01: bit5
00
割込み禁止
1
割込み許可
図 38.3-2 レジスタ一覧
アウトプットコンペア 0,1
アドレス
bit 15
000190H
C15
14
C14
13
C13
12
C12
11
C11
10
C10
9
C9
8
C8
7
C7
6
C6
5
C5
4
C4
3
C3
2
C2
1
C1
0
C0
000191H
C15
C14
C13
C12
C11
C10
C9
C8
C7
C6
C5
C4
C3
C2
C1
C0
00018CH
---
---
---
CMOD
---
---
ICE1
ICE0
---
---
---
---
0001F8H
T15
T14
T13
T12
T11
T10
T5
T4
T3
T2
T1
T0
6
IVF
5
4
3
2
IVFE STOP MODE CLR
0001FBH
000D8FH
00046AH
bit 7
ECLK
OTD1 OTD0
T9
T8
ICP1 ICP0
T7
T6
OCCP0 ( アウトプットコンペア
レジスタ0)
OCCP1 ( アウトプットコンペア
レジスタ1)
OCS01 ( アウトプットコンペア
制御レジスタ01)
TCDT2 ( フリーランタイマ
データレジスタ2)
1
0
CLK1 CLK0 TCCS2 (フリーランタイマ制御レジスタ2)
OCU7 OCU6 OCU5 OCU4 OCU3 OCU2 OCU1 OCU0 PFR15 (ポート機能レジスタ15)
---
---
---
ICR4
ICR3
ICR2
ICR1
ICR0
ICR42 (割込みレベルレジスタ#100/#101)
0FFE6CH
32ビット
(割込みベクタ #100)
0FFE68H
32ビット
(割込みベクタ #101)
( 注意事項 ) ICR レジスタおよび割込みベクタについては , 「第 23 章割込み制御」を参照してください。
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第 38 章アウトプットコンペア
38.4 レジスタ
MB91460M シリーズ
38.4 レジスタ
38.4.1 OCS：アウトプットコンペア制御レジスタ
アウトプットコンペアの動作を制御するレジスタです。
• OCS01 ( アウトプットコンペア 0, 1) ：アドレス 00018CH ( アクセス：バイト , ハーフワード , ワード )
• OCS23 ( アウトプットコンペア 2, 3) ：アドレス 00018EH ( アクセス：バイト , ハーフワード , ワード )
bit 15
−
1
R1/W1
bit
7
ICP1
0
R(RM1),W
14
13
12
11
10
9
8
−
1
R1/W1
−
1
R1/W1
CMOD
0
R/W
−
1
R1/W1
−
1
R1/W1
OTD1
0
R/W
OTD0
0
R/W
3
2
1
0
−
1
R1/W1
CST1
0
R/W
CST0
0
R/W
6
5
4
ICP0
0
R(RM1),W
ICE1
0
R/W
ICE0
0
R/W
−
1
R1/W1
初期値
属性
初期値
属性
属性については , 「ビット属性シンボルの意味」を参照してください。
[bit15 ∼ bit13] − : 未定義ビット
書込みによる動作への影響はありません。読出し値は "1" です。
[bit12] CMOD ( 反転モード )
CMOD
動作モード
0
独立動作 ( 端子 OCU0 ∼ OCU1 の出力レベル反転動作は独立 )
1
組合せ動作
( アウトプットコンペア 0 またはアウトプットコンペア 1 がコンペア動作で一致する場合に OCU1
出力端子レベルが反転します。)
• フリーランタイマのカウント値TCDT2がコンペアレジスタOCCP0, OCCP1と一致する場合に端子OCU1
の出力レベル反転動作を指定します。
• 反転モードビットが "1" に設定されている場合の動作は , 以下のとおりです。
OCU0 端子：フリーランタイマ TCDT2 がコンペアレジスタ 0 (OCCP0) と一致する場合 , 出力が反転しま
す。
OCU1 端子：フリーランタイマ TCDT2 がコンペアレジスタ 1 (OCCP1) と一致する場合 , 出力が反転しま
す。
• 反転モードビットが "0" に設定されている場合の動作は , 以下のとおりです。
OCU0 端子：フリーランタイマ TCDT2 がコンペアレジスタ 0 (OCCP0) と一致する場合 , 出力が反転しま
す。
OCU1 端子：フリーランタイマ TCDT2 がコンペアレジスタ 0 (OCCP0) またはコンペアレジスタ 1
(OCCP1) と一致する場合 , 出力が反転します。
＜注意事項＞
反転モードでは , 組合せ動作 (CMOD=1) の場合でも割込みは許可されません。
• 端子 OCU0, OCU1 に対して , レジスタ PFR15.0, PFR15.1 が設定されている必要があります。
[bit11, bit10] − : 未定義ビット
書込みによる動作への影響はありません。読出し値は "1" です。
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921
第 38 章アウトプットコンペア
38.4 レジスタ
MB91460M シリーズ
[bit9] OTD1 ( 端子レベル設定 ( アウトプットコンペア 1) )
OTD1
動作
0
端子 OCU1 の出力レベルを "L" に設定
1
端子 OCU1 の出力レベルを "H" に設定
端子 OCU1 で出力を行うには , PFR15.1 に "1" を , EPFR15.1 に "0" を設定してください。
[bit8] OTD0 ( 端子レベル設定 ( アウトプットコンペア 0) )
OTD0
動作
0
端子 OCU0 の出力レベルを "L" に設定
1
端子 OCU0 の出力レベルを "H" に設定
• 端子 OCU0 で出力を行うには , PFR15.0 に "1" を , EPFR15.0 に "0" を設定してください。
[bit7] ICP1 ( 割込み要求フラグ ( アウトプットコンペア 1) )
状態
ICP1
読出し
書込み
0
割込み要求なし
クリアフラグ (ICP1)
1
割込み要求あり
動作に影響なし
• フリーランタイマのカウント値 TCDT2 が , アウトプットコンペアレジスタ OCCP1 と一致する場合 ,
ICP1 は "1" になります。
• 割込み許可ビット (ICP1) が "1" に設定されている場合 , 割込み要求は許可されます。
• "1" になる割込み要求フラグおよびこのフラグへの "0" の書込みが同時に発生した場合 , 割込み要求
フラグは "1" になります ( フラグ設定が優先されます ) 。
• 外部クロックをフリーランタイマの動作クロックとして使用する場合は , アウトプットコンペア一致の
出力および割込み生成のコンペア一致後に 1 つ以上の外部クロックが必要となります。
[bit6] ICP0 ( 割込み要求フラグ ( アウトプットコンペア 0) )
状態
ICP0
読出し
書込み
0
割込み要求なし
クリアフラグ (ICP0)
1
割込み要求あり
動作に影響なし
• フリーランタイマのカウント値 TCDT2 が , アウトプットコンペアレジスタ OCCP0 と一致する場合 ,
ICP0 は "1" になります。
• 割込み許可ビット (ICP0) が "1" に設定されている場合 , 割込み要求は許可されます。
• "1" になる割込み要求フラグおよびこのフラグへの "0" の書込みが同時に発生した場合 , 割込み要求
フラグは "1" になります ( フラグ設定が優先されます ) 。
• 外部クロックをフリーランタイマの動作クロックとして使用する場合は , アウトプットコンペア一致の
出力および割込み生成のコンペア一致後に 1 つ以上の外部クロックが必要となります。
922
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第 38 章アウトプットコンペア
38.4 レジスタ
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[bit5] ICE1 ( 割込み要求許可 ( アウトプットコンペア 1) )
ICE1
状態
0
アウトプットコンペア 1 割込み要求禁止
1
アウトプットコンペア 1 割込み要求許可
[bit4] ICE0 ( 割込み要求許可 ( アウトプットコンペア 0) )
ICE0
状態
0
アウトプットコンペア 0 割込み要求禁止
1
アウトプットコンペア 0 割込み要求許可
[bit3, bit2] 未定義
書込みによる動作への影響はありません。読出し値は常に "1" です。
[bit1] CST1 ( 動作要求許可 ( アウトプットコンペア 1) )
CST1
動作
0
アウトプットコンペア 1 の動作停止
1
アウトプットコンペア 1 の動作許可
• フリーランタイマのカウント値とアウトプットコンペアレジスタ (TCDT2 および OCCP1) の間での比較
動作を許可するビットです。
• 動作を許可する前に , 値を常にコンペアレジスタ OCCP1 に設定します。
• フリーランタイマを停止すると , アウトプットコンペアも停止します。
[bit0] CST0 ( 動作要求許可 ( アウトプットコンペア 0) )
CST0
動作
0
アウトプットコンペア 0 動作禁止
1
アウトプットコンペア 0 動作許可
• フリーランタイマのカウント値とアウトプットコンペアレジスタ (TCDT2 および OCCP0) の間での比較
動作を許可するビットです。
• 動作を許可する前に , 値を常にコンペアレジスタ OCCP0 に設定します。
• フリーランタイマを停止すると , アウトプットコンペアも停止します。
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923
第 38 章アウトプットコンペア
38.4 レジスタ
MB91460M シリーズ
38.4.2 OCCP：コンペアレジスタ
16 ビットフリーランタイマのカウント値と値を比較するように設定するレジスタです。
•
•
•
•
OCCP0 ( アウトプットコンペア 0) ：アドレス 000190H ( アクセス：ハーフワード , ワード )
OCCP1 ( アウトプットコンペア 1) ：アドレス 000192H ( アクセス：ハーフワード , ワード )
OCCP2 ( アウトプットコンペア 2) ：アドレス 000194H ( アクセス：ハーフワード , ワード )
OCCP3 ( アウトプットコンペア 3) ：アドレス 000196H ( アクセス：ハーフワード , ワード )
bit
bit
15
C15
X
R/W
14
13
12
11
10
9
8
C14
X
R/W
C13
X
R/W
C12
X
R/W
C11
X
R/W
C10
X
R/W
C9
X
R/W
C8
X
R/W
7
C7
X
R/W
6
5
4
3
2
1
0
C6
X
R/W
C5
X
R/W
C4
X
R/W
C3
X
R/W
C2
X
R/W
C1
X
R/W
C0
X
R/W
初期値
属性
初期値
属性
属性については , 「ビット属性シンボルの意味」を参照してください。
• アウトプットコンペアレジスタOCCP0, OCCP1とフリーランタイマ2のカウント値TCD2を比較します。
• アウトプットコンペアレジスタOCCP2, OCCP3とフリーランタイマ3のカウント値TCD3を比較します。
924
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第 38 章アウトプットコンペア
38.5 動作
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38.5 動作
38.5.1 アウトプットコンペア出力 ( 独立反転 ) CMODE=0
図 38.5-1
周辺
クロック (CLK)
(6)
フリーランタイマ 2 BFFEH
アウトプットコンペア
レジスタ値
BFFFH
0000H
0001H
BFFFH
(5)
コンペア一致信号
(7)
OCU 端子出力
割込み
要求
(8)
BFFFH
フリーラン
タイマ0
カウント
(4)
0000H
(6)
フリーランタイマ2クリア (1)
コンペア一致クリア
(2)
アウトプットコンペア
レジスタ値
CST
時間
コンペア一致クリア
BFFFH
(3)
(7)
OCU 出力
(8)
割込み要求
ソフトウェアで
クリア
(1) フリーランタイマのクリア / リセット
(2) コンペア値の設定
(3) コンペア動作の許可 (CST=1)
(4) フリーランタイマのカウントアップ ( 例：1 クロックで 4)
(5) フリーランタイマ値とアウトプットコンペア値の比較と一致 ( コンペア一致 )
(6) コンペア一致からのフリーランタイマのクリア ( フリーランタイマ 2)
(7) OCU 出力レベル反転
(8) コンペア一致割込み要求の生成
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925
第 38 章アウトプットコンペア
38.5 動作
MB91460M シリーズ
38.5.2 アウトプットコンペア出力 ( 組合せ反転 ) CMODE=1
図 38.5-2
(9)
BFFFH
フリーラン
タイマ0
カウント
(8)
(5)
4000H
(4)
0000H
フリーランタイマ2クリア
コンペア一致クリア
(1)
アウトプットコンペア
レジスタ 0
アウトプットコンペア
レジスタ 1
(10)
BFFFH
(2)
4000H
CST 0
(3)
CST 1
(3)
OCU1 出力
(11)
(6)
(11)
OCU0 出力
CMOD=1
OCU1 出力
(6)
(11)
割込み要求 0
割込み要求 1
時間
(2)
OCU0 出力
CMOD=0
コンペア一致クリア
(7)
ソフトウェアでクリア
ソフトウェアでクリア
(1) フリーランタイマのクリア / リセット
(2) コンペア 0 とコンペア 1 の値の設定
(3) コンペア動作の許可
(4) フリーランタイマのカウントアップ
(5) コンペア 1 一致
(6) OCU1 出力レベル反転
(7) コンペア 1 一致割込み
(8) フリーランタイマのカウントアップ
(9) コンペア 0 一致
(10) OCU0 出力レベル反転
CMOD=1 の場合 , OCU1 出力レベルも反転
(11) コンペア 0 一致割込み
926
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第 38 章アウトプットコンペア
38.6 設定
MB91460M シリーズ
38.6 設定
表 38.6-1 アウトプットコンペアを使用する場合に必要な設定
設定
設定レジスタ
フリーランタイマの設定
「第 36 章フリーランタイマ」を参照
アウトプットコンペアレジスタ
(OCCP0 ∼ OCCP3)
コンペア値の設定
設定手順＊
―
38.7.1 項
38.7.2 項
コンペアモードの設定
アウトプット制御レジスタ
(OCS01, OCS23)
コンペア動作停止
38.7.3 項
38.7.4 項
コンペア端子出力の初期レベルの設定
ポート機能レジスタ (PFR15.0 ∼ PFR15.3)
外部ポート機能レジスタ (EPFR15.0 ∼ EPFR15.3)
出力への OCU0 ∼ OCU3 端子の設定
タイマ制御レジスタ
(TCCS2, TCCS3)
「第 36 章フリーランタイマ」を参照
フリーランタイマのクリア
アウトプット制御レジスタ
(OCS01, OCS23)
コンペア動作の許可 ( 起動 )
38.7.5 項
38.7.6 項
38.7.7 項
＊設定手順については , 番号で指定された項を参照してください。
表 38.6-2 コンペア一致でフリーランタイマをクリアする場合に必要な項目
設定
設定レジスタ
フリーランタイマのクリアモードの選択
タイマ制御レジスタ
(TCCS2, TCCS3)
「第 36 章フリーランタイマ」を参照
設定手順＊
38.7.8 項
＊設定手順については , 番号で指定された項を参照してください。
表 38.6-3 割込みを実行する場合に必要な項目
設定
設定レジスタ
アウトプットコンペアの割込みベクタ ,
アウトプットコンペアの割込みレベルの
設定
アウトプットコンペアの割込み設定
割込み要求のクリア
割込み要求の許可
「第 23 章割込み制御」を参照
アウトプット制御レジスタ
(OCS01, OCS23)
設定手順＊
38.7.9 項
38.7.11 項
＊設定手順については , 番号で指定された項を参照してください。
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927
第 38 章アウトプットコンペア
38.7 Q & A
MB91460M シリーズ
38.7 Q & A
38.7.1 コンペア値を設定するには ?
コンペア値をアウトプットコンペアレジスタ OCCP0 ∼ OCCP3 に書き込みます。
38.7.2 コンペアモードを設定するには ? (OCU1, OCU3 出力に対して )
この設定は , コンペアモードビット (OCS01:CMOD), (OCS23:CMOD) を使用して行います。
動作
コンペアモードビット
フリーランタイマ 2 およびコンペアレジスタ 1 のみのコンペア一致を使用
して OCU1 出力を反転する場合
(OCS01:CMOD) ビットを "0" にする
フリーランタイマ 3 およびコンペアレジスタ 3 のみのコンペア一致を使用
して OCU3 出力を反転する場合
(OCS23:CMOD) ビットを "0" にする
フリーランタイマ 2 とコンペアレジスタ 0, およびフリーランタイマ 0 とア
ウトプットコンペアレジスタ 1 のコンペア一致を使用して OCU1 出力を反
転する場合
(OCS01:CMOD) ビットを "1" にする
フリーランタイマ 3 とコンペアレジスタ 2, およびフリーランタイマ 1 とア
ウトプットコンペアレジスタ 3 のコンペア一致を使用して OCU3 出力を反
転する場合
(OCS23:CMOD) ビットを "1" にする
CMOD ビットと関連がない場合は , 以下のとおりです。
フリーランタイマ 2 とアウトプットコンペアレジスタ 0 間のコンペア一致のみを使用して OCU0 出力が反転します。
フリーランタイマ 3 とアウトプットコンペアレジスタ 2 間のコンペア一致のみを使用して OCU2 出力が反転します。
928
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第 38 章アウトプットコンペア
38.7 Q & A
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38.7.3 コンペア動作を許可 / 禁止するには ?
コンペア動作許可ビット (OCS01:CST1, CST0), (OCS23:CST1, CST0) を使用して設定します。
動作
コンペア
コンペア動作許可ビット
コンペア 0
(OCS01:CST0) を "0" にする
コンペア 1
(OCS01:CST1) を "0" にする
コンペア 2
(OCS23:CST0) を "0" にする
コンペア 3
(OCS23:CST1) を "0" にする
コンペア 0
(OCS01:CST0) を "1" にする
コンペア 1
(OCS01:CST1) を "1" にする
コンペア 2
(OCS23:CST0) を "1" にする
コンペア 3
(OCS23:CST1) を "1" にする
コンペア動作を停止 ( 禁止 ) する場合
コンペア動作を許可する場合
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929
第 38 章アウトプットコンペア
38.7 Q & A
MB91460M シリーズ
38.7.4 コンペア端子出力の初期レベルを設定するには ?
コンペア端子出力指定ビット (OCS01:OTD1, OTD0), (OCS23:OTD1, OTD0) を使用して設定します。
動作
930
コンペア端子出力指定ビット
コンペア 0 端子を "L" にする場合
(OCS01:OTD0) を "0" にする
コンペア 0 端子を "H" にする場合
(OCS01:OTD0) を "1" にする
コンペア 1 端子を "L" にする場合
(OCS01:OTD1) を "0" にする
コンペア 1 端子を "H" にする場合
(OCS01:OTD1) を "1" にする
コンペア 2 端子を "L" にする場合
(OCS23:OTD0) を "0" にする
コンペア 2 端子を "H" にする場合
(OCS23:OTD0) を "1" にする
コンペア 3 端子を "L" にする場合
(OCS23:OTD1) を "0" にする
コンペア 3 端子を "H" にする場合
(OCS23:OTD1) を "1" にする
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第 38 章アウトプットコンペア
38.7 Q & A
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38.7.5 コンペア端子 OCU0 ∼ OCU3 に出力を設定するには ?
ポート機能レジスタ (PFR15[3:0]) を使用して設定します。
動作
ポート機能ビット
外部ポート機能ビット
コンペア 0 端子 (OCU0) を出力に設定する場合
PFR15.0 ビットを "1" に設定する EPFR15.0 ビットを "0" に設定する
コンペア 1 端子 (OCU1) を出力に設定する場合
PFR15.1 ビットを "1" に設定する EPFR15.1 ビットを "0" に設定する
コンペア 2 端子 (OCU2) を出力に設定する場合
PFR15.2 ビットを "1" に設定する EPFR15.2 ビットを "0" に設定する
コンペア 3 端子 (OCU3) を出力に設定する場合
PFR15.3 ビットを "1" に設定する EPFR15.3 ビットを "0" に設定する
38.7.6 フリーランタイマをクリアするには ?
クリアビット (TCCS2:CLR), (TCCS3:CLR) を使用して設定します。
動作
クリアビット (CLR)
フリーランタイマをクリアする場合
"1" を書き込む
その他の方法については , 「第 36 章フリーランタイマ」を参照してください。
38.7.7 コンペア動作を許可するには ?
コンペア動作許可ビット (OCS01:CST1, CST0), (OCS23:CST1, CST0) を使用して許可します。
「38.7.4 コンペア端子出力の初期レベルを設定するには ?」を参照してください。
38.7.8 フリーランタイマの値とコンペアレジスタの値を比較し , これらの値が一致するときに
フリーランタイマをクリアするには ?
タイマ初期化条件ビット (TCCS2:MODE), (TCCS3:MODE) を使用
して行います。
動作
タイマ初期化条件ビット (MODE)
コンペア 0 一致でフリーランタイマをクリアする場合
(TCCS2:MODE) を "1" に設定する
コンペア 2 一致でフリーランタイマをクリアする場合
(TCCS3:MODE) を "1" に設定する
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931
第 38 章アウトプットコンペア
38.7 Q & A
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38.7.9 割込み関連レジスタとは ?
アウトプットコンペア割込みベクタとアウトプットコンペア割込みレベルを設定します。
以下の表に , アウトプットコンペア番号 , 割込みレベル , および割込みベクタの関係を示します。
割込みレベルおよび割込みベクタについては , 「第 23 章割込み制御」を参照してください。
番号
割込みベクタ ( 初期値 )
アウトプット
コンペア 0
#100
アドレス：0FFE6CH
アウトプット
コンペア 1
#101
アドレス：0FFE68H
アウトプット
コンペア 2
#102
アドレス：0FFE64H
アウトプット
コンペア 3
#103
アドレス：0FFE60H
割込みレベル設定ビット (ICR[4:0])
割込みレベルレジスタ (ICR42)
アドレス：00046AH
割込みレベルレジスタ (ICR43)
アドレス：00046BH
割込み要求フラグ (OCS01: ICP1, ICP0), (OCS23: ICP1, ICP0) は自動的にクリアされないため , 割込み処理か
ら戻る前に ICP[7:0] ビットに "0" を書き込み , フラグをクリアします。
38.7.10 割込みの種類は ?
コンペア一致で生成される割込みは 1 種類のみです。
38.7.11 割込みを許可するには ?
割込みの許可は , 割込み要求許可ビット (OCS01: ICE1, ICE0), (OCS23: ICE1, ICE0) を使用して行います。
割込み要求許可ビット (ICE1, ICE0)
割込み禁止
"0" に設定する
割込み許可
"1" に設定する
割込み要求は , 割込み要求ビット (OCS01: ICP1, ICP0), (OCS23: ICP1, ICP0) を使用してクリアされます。
割込み要求ビット (ICP1, ICP0)
割込み要求クリア
932
"0" を書き込む
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第 38 章アウトプットコンペア
38.7 Q & A
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38.7.12 コンペア値の計算手順
• トグル出力パルス
( 例 ) 周期を出力するには：A, 位相差 1/4 位相パルス
図 38.7-1
A
OCU0
OP0
OCU1
OP1
位相差 1/4
1/4
式：
コンペア 0 値 = (A/2) / カウントクロック
コンペア 1 値 = (A/4) / カウントクロック
( カウントクロック：フリーランタイマで設定された時間 )
注意 : コンペア 0 一致設定 (TCCS2:MODE=1) および CMOD=0 設定でフリーランタイマ 2 をクリアする必要があります。
計算例：
A=1024μs, カウントクロック =125ns
コンペア 0 値 = (1024000 / 2) / 125 − 1 = 4095 = FFFH
コンペア 1 値 = (1024000 / 4) / 125 − 1 = 1023 = 7FFH
• PWM 出力
( 例 ) 周期を出力するには：A, デューティ 1/4 ∼ 3/4 ("L") PWM
図 38.7-2
A
OCU1
OP1
1/4～3/4
1/4-3/4
式：コンペア 0 値 = A/ カウントクロック
コンペア 1 値 = (A/4) / カウントクロック ( デューティ 1/4 の場合 )
(A × 3/4) / カウントクロック ( デューティ 3/4 の場合 )
( カウントクロック：フリーランタイマで設定された時間 )
注意 : コンペア 0 一致設定 (TCCS0:MODE=1) および CMOD=1 設定でフリーランタイマ 0 をクリアする必要があります。
計算例：A=1024μs, カウントクロック =125ns
コンペア 0 値 = 1024000 / 125 − 1 = 8191 = 1FFFH
コンペア 1 値 = (1024000 / 4) / 125 − 1 = 1023 = 7FFH ( デューティ 1/4 の場合 )
(1024000 × 3 / 4) / 125 − 1 = 1023 = BFFH ( デューティ 3/4 の場合 )
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933
第 38 章アウトプットコンペア
38.8 注意事項
MB91460M シリーズ
38.8 注意事項
• コンペア動作中のコンペア停止空間
以下に示すように , アウトプットコンペアレジスタにコンペア値が書き込まれた直後のカウントでは , コン
ペア動作は使用できません。
図 38.8-1
コンペア
タイミング
フリーランタイマのカウント値
N-2
N-1
N
N+1
N+2
N+3
コンペアレジスタへの書込み
アウトプットコンペアレジスタ値
X
N
コンペア停止空間
この場合、一致信号は
生成されません。
• CMOD=1 と OCCP0=OCCP1 の設定でコンペア一致が生成される場合 , ポートは 1 回だけ反転します。
• アウトプットコンペアレジスタ (OCCP0 ∼ OCCP7) は初期値に設定されます。アウトプットコンペアレジ
スタを起動する前に , 常に値を設定します。
• コンペア端子 (OCU0 ∼ OCU7) の出力レベルを指定する場合は , 最初にコンペア動作を停止します。
• アウトプットコンペアはフリーランタイマと同期されているため , フリーランタイマを停止すると , コンペア
動作も停止します。
• 反転モード指定 (CMOD) が "1" に設定されており , コンペア動作が共同モードの場合は , 独立して割込みが生成
されます。
• 外部クロックをフリーランタイマとして使用する場合は , 以下のクロックでコンペア一致と割込みが生成さ
れます。コンペア一致出力と割込みを生成するには , コンペア一致後に少なくとも "1 クロック分周 " が外部
クロックフリーランタイマに入力されている必要があります。
934
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第 39 章リロードタイマ
39.1 概要
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第 39 章
リロードタイマ
39.1 概要
リロードタイマでは , 16 ビットダウンカウンタを使用して , 入力信号トリガが検出されてカウントダウンが実
行されます。
カウント長は 16 ビットです。
図 39.1-1 リロードタイマの構成
リロード値
ソフトトリガ
リロード
外部イベント
内部クロック
or
または
外部イベント
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ダウンカウンタ
アンダフロー
反転
出力値
ラッチ
端子
PPG
PPGへ
A/D
A/Dへ
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935
第 39 章リロードタイマ
39.2 特長
MB91460M シリーズ
39.2 特長
リロードタイマは 2 種類の動作が可能です。
図 39.2-1 リロードタイマの 2 種類の動作
• ワンショット動作
初期出力レベル
反転出力レベル
• リロード動作
初期出力レベル
反転出力レベル
フォーマット：リロードレジスタ付き 16 ビットダウンカウンタ
個数：5 ( 出力：4 チャネル TOT0 ∼ TOT3)
クロックモード：2 つのモードから選択可能
• 内部クロックモード
カウントクロック：CLKP 2 分周 , CLKP 8 分周 , CLKP 32 分周 , CLKP 64 分周 , CLKP 128 分周
起動トリガ (4 種類 )
• 外部イベントクロックモード
カウントクロック
：外部イベント (TIN[7:0] 端子 )
カウントアクティブエッジ：外部イベントの立上りエッジ / 立下りエッジ / 両エッジ
起動トリガ
：ソフトウェアトリガ
サイクル
：サイクル = カウントクロック× ( リロード値＋ 1)
( 例 ) カウントクロック =16MHz, リロード値 =15999 の場合
サイクル = 62.5ns × (15999 ＋ 1) = 1.0ms
カウントアクティブエッジ：外部イベントモードの場合 , 3 種類から選択可能
• 外部トリガ ( 立上りエッジ / 立下りエッジ / 両エッジ )
割込み：アンダフローにより生成される要求
その他 1：ソフトウェアによるカウンタ停止 / カウンタ再開可能
その他 2：その他の周辺機能の制御が可能
• PPG 起動トリガソース：
リロードタイマ 0：PPG0, PPG1
リロードタイマ 1：PPG2, PPG3
リロードタイマ 2：PPG4, PPG5
リロードタイマ 3：PPG6, PPG7
• A/D コンバータ起動トリガソース ( リロードタイマ 7：A/D)
936
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第 39 章リロードタイマ
39.3 構成
MB91460M シリーズ
39.3 構成
図 39.3-1 構成図
リロードタイマ0（内部クロックカウント）
TIN0
PFR14.0
0
1
GPポート
リロードタイマ入力
汎用ポート出力から
リロードレジスタ
TMRLR0
0
0
0
0
1
0
0
1
1
X
0
1
0
1
X
TMCSRx: bit9～bit7
ソフトウェアトリガ
外部トリガ立上りエッジ
外部トリガ立下りエッジ
外部トリガ両エッジ
ワンショットモード
リロードモード
ch.01 -> PPG0, PPG1
停止
リロード
アンダフロー
CLKP /2
TMR0
セレクタ
CLKP /2 3
/2 5
CLKP /2 6
リロードタイマレジスタ（=タイマ）
CLKP /2 7
ラッチ、
出力変更
汎用ポート
出力から
TOT0
EPFR15.0
0
1
OCU0 出力
TOT0 出力
1
TOT0/OCU0/P15.0
汎用ポート
入力へ
CSL2～CSL0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
TMCSRx: bit12～bit10
内部クロックCLKP/2
CLKP/2
内部クロック CLKP/23
内部クロック CLKP /25
(外部イベント) *
設定禁止
内部クロック CLKP /26
内部クロック CLKP /27
設定禁止
INTE
0
1
UF TMCSRx: bit2
0 アンダフローなし
1 アンダフロー生成
1
TMCSRx: bit3
割込み禁止
割込み許可
タイマ割込み
（アンダフロー）
"""0""の書込み：フラグクリア"
* 外部イベントについては、次の図を参照。
CM71-10150-3
"カウント中""L""方形波"
"カウント時""H""方形波"
"カウント開始時""L""トグル出力"
"カウント開始時""H""トグル出力"
カウンタ
起動
.
クロックソース
CLKP
0
1
0
1
リロード
CNTE
TMCSRx: bit1
0
カウント停止（出力禁止）
1
カウント許可
設定禁止
0
0
1
1
制御回路の
/
/
リロード/起動/停止
停止
トリガ選択
MOD2～MOD0
トリガ（ロード+カウンタ起動）
TMCSR: bit5、bit4
OUTL RELD
FUJITSU MICROELECTRONICS LIMITED
0
TRG TMCSRx:bit0
影響なし
0
1
ソフトトリガ
セレクタ
TIN0/ICU0/P14.0
0
汎用ポート
入力へ
937
第 39 章リロードタイマ
39.3 構成
MB91460M シリーズ
図 39.3-2 構成図
リロードタイマ0（外部イベントカウント）
リロードレジスタ
TMRLR0
TRG TMCSR: bit0 トリガ（リロード+カウンタ起動）
影響なし
0
1
ソフトトリガ
制御回路の
/
/
リロード/起動/停止
OUTL RELD
TMCSR: bit5、bit4
0
0
"カウント時""L""方形波"
ワンショットモード
0
"カウント時""H""方形波"
1
0
1
リロードモード "カウント開始時""L""トグル出力"
"カウント開始時""H""トグル出力"
1
1
停止
カウンタ
起動
.
CNTE TMCSR: bit1
0
カウント停止
1
カウント許可
TIN0
PFR14.0
0
1
GP ポート
リロードタイマ入力
汎用ポート
入力へ
リロード
停止
ch.01 -> PPG0-PPG1
汎用ポート
出力から
TOT0
EPFR15.0
0
1
OCU0 出力
TOT0 出力
リロード
TIN0/ICU0/P14.0
イベントソース
ラッチ、
出力変更
TMR0
1
TOT0/OCU0/P15.0
汎用ポート
出力から
リロードタイマレジスタ
TMCSR: bit12～bit10
外部イベント *
* 内部クロックについては、前の図を参照。
CSL2～CSL0
0
セレクタ
アンダフロー
汎用ポート
入力へ
0 1 1
INTE TMCSR: bit3
0
割込み禁止
1
割込み許可
アクティブエッジ
0
0
0
0
1
0
0
1
1
X
00
11
00
11
X
X
TMCSR: bit9～bit7
------------------立上りエッジ
立下りエッジ
両エッジ
設定禁止
UF
0
1
TMCSRx: bit2
アンダフローなし
アンダフロー生成
"""0""の書込み：フラグクリア"
1
タイマ割込み
（アンダフロー）
0
MOD2～MOD0
図 39.3-3 レジスタ一覧
リロードタイマ0
アドレス
0001B6H
bit 15
---
14
---
13
---
12
11
10
9
8
7
CSL2 CSL1 CSL0 MOD2 MOD1 MOD0
6
---
5
4
OUTL RELD
3
INTE
2
UF
1
CNTE
0
TRG
TMCSR0 (リロードタイマ
制御ステータスレジスタ0)
0001B2H
TMR0 (リロードタイマレジスタ0)
0001B0H
TMRLR0 (リロードレジスタ0)
000D8FH
000DCFH
000448H
bit 7
6
5
4
3
2
1
0
OCU7 OCU6 OCU5 OCU4 OCU3 OCU2 OCU1 OCU0 PFR15 (ポート機能レジスタ15)
TOT7 TOT6 TOT5 TOT4 TOT3 TOT2 TOT1 TOT0 EPFR15 (エクストラポート機能レジスタ15)
---
0FFF7CH
---
---
ICR4
ICR3
ICR2
ICR1
ICR0 ICR08 (リロードタイマ0割込みレベルレジスタ)
32ビット
(割込みベクタ #32)
＜注意事項＞
ICR レジスタおよび割込みベクタについては , 「第 23 章割込み制御」を参照してください。
938
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第 39 章リロードタイマ
39.4 レジスタ
MB91460M シリーズ
39.4 レジスタ
39.4.1 TMCSR：リロードタイマ制御ステータスレジスタ
制御ステータスレジスタは , リロードタイマの動作モードおよび割込みを制御する場合に使用します。
•
•
•
•
•
TMCSR0 ( リロードタイマ 0) ：アドレス：0001B6H ( アクセス：バイト , ハーフワード )
TMCSR1 ( リロードタイマ 1) ：アドレス：0001BEH ( アクセス：バイト , ハーフワード )
TMCSR2 ( リロードタイマ 2) ：アドレス：0001C6H ( アクセス：バイト , ハーフワード )
TMCSR3 ( リロードタイマ 3) ：アドレス：0001CEH ( アクセス：バイト , ハーフワード )
TMCSR7 ( リロードタイマ 7) ：アドレス：0001EEH ( アクセス：バイト , ハーフワード )
bit 15
−
0
RX/WX
×
bit 7
MOD0
0
R/W
×
14
13
12
11
10
9
8
−
0
RX/WX
×
−
0
RX/WX
×
CSL2
0
R0/WX
×
CSL1
0
R/W
×
CSL0
0
R/W
×
MOD2
0
R/W0
×
MOD1
0
R/W
×
6
5
4
3
2
1
0
−
0
RX/WX
OUTL
0
R/W
×
RELD
0
R/W
×
INTE
0
R/W
×
UF
0
R(RM1),W
Ο
CNTE
0
R/W
Ο
TRG
0
R0/W
Ο
−
初期値
属性
動作中の書換え
初期値
属性
動作中の書換え
(O：書換え可能 , x：書換え不可能 )
属性については ,「ビット属性シンボルの意味」を参照してください。
[bit15, bit14] − : 未定義ビット
書込みによる動作への影響はありません。読出し値は "0" です。
[bit13] − : 未定義ビット ( リロードタイマ 0 ∼リロードタイマ 2)
常に "0" を書き込みます。読出し値は "0" です。
[bit12 ∼ bit10] CSL2 ∼ CSL0 ( カウントクロック選択 )
CSL2
CSL1
CSL0
0
0
0
内部クロック CLKP/2
0
0
1
内部クロック CLKP/8
0
1
0
内部クロック CLKP/32
0
1
1
外部イベント ( 外部クロック )
1
0
1
内部クロック CLKP/64
1
1
0
内部クロック CLKP/128
カウントクロック
CLKP：周辺クロック
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939
第 39 章リロードタイマ
39.4 レジスタ
MB91460M シリーズ
＜注意事項＞
内部クロックまたは外部イベントのいずれが選択されているかによって , 動作モード選択ビット (MOD2 ∼
MOD0) の意味が変わります。
[bit9 ∼ bit7] MOD2 ∼ MOD0 ( 動作モード選択 )
内部クロックが選択されている場合のリロードトリガ
MOD2
MOD1
MOD0
0
0
0
ソフトウェアトリガ
0
0
1
外部トリガ ( 立上りエッジ )
0
1
0
外部トリガ ( 立下りエッジ )
0
1
1
外部トリガ ( 両エッジ )
リロードトリガ
選択されたリロードトリガが入力されると , リロードレジスタ (TMRLR) の値がダウンカウンタにロードされ , カウン
ト動作が開始されます。
外部イベントが選択されている場合のカウントトリガ
MOD2
MOD1
MOD0
カウントトリガ
0
0
0
−
0
0
1
外部トリガ ( 立上りエッジ )
0
1
0
外部トリガ ( 立下りエッジ )
0
1
1
外部トリガ ( 両エッジ )
選択されたカウントトリガを使用して , 外部イベントがカウントされます。
MOD2 は常に "0" に設定します。書き込まれた値が読出し値になります。
[bit6] − : 未定義ビット
書込みによる動作への影響はありません。読出し値は "0" です。
[bit5] OUTL ( 出力レベル設定 )
OUTL
ワンショットモード (RELD=0)
リロードモード (RELD=1)
0
カウント中 "H" 方形波
カウント開始時 "L" トグル出力
1
カウント中 "L" 方形波
カウント開始時 "H" トグル出力
• ワンショットモードでは , カウント中パルスが出力され , リロードモード中はトグルが出力されます。
• 出力レベル設定ビット "0" および "1" の場合 , 出力レベルが反転されます。
940
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第 39 章リロードタイマ
39.4 レジスタ
MB91460M シリーズ
[bit4] RELD ( リロード許可 )
RELD
リロード許可
0
ワンショットモード ( リロード禁止 )
1
リロードモード ( リロード許可 )
• リロードモードでは , ダウンカウンタアンダフロー (0000H → FFFFH) によって , リロードレジスタ
(TMRLR) に設定された値がダウンカウンタにロードされ , カウント動作が継続されます。
• ワンショットモードでは , ダウンカウンタアンダフロー (0000H → FFFFH) によって , カウント動作が停
止します。
[bit3] INTE ( タイマ割込み要求の許可 )
INTE
タイマ割込み要求の許可
0
割込み要求禁止
1
割込み要求の許可
タイマ割込み要求が許可されている場合 , タイマ割込み要求フラグ (UF) は "1" になり , 割込み要求が生成されます。
[bit2] INT ( タイマ割込み要求フラグ )
タイマ割込み要求フラグ
UF
読出しの場合
書込みの場合
0
アンダフローなし
割込み要求クリア
1
アンダフローあり
影響なし
ダウンカウンタアンダフロー (0000H → FFFFH) の生成によって , タイマ割込み要求フラグが "1" になります。
割込み要求が許可されている場合 (INTE=1), 割込み要求が生成されます。
[bit1] CNTE ( タイマカウント許可 )
CNTE
タイマカウント許可
0
カウント動作停止
1
カウント動作許可 ( 起動トリガ待機 )
タイマカウントが許可されている場合は起動トリガが待機され , 起動トリガが生成されるとカウント動作が開始されます。
起動トリガは , ソフトウェアトリガまたは外部トリガにすることができます。
[bit0] TRG ( ソフトウェアトリガ )
TRG
ソフトウェアトリガ
0
影響なし ( 読出し値は "0" です ) 。
1
データロード後にカウント動作開始。
カウント動作が許可されており (CNTE=1), ソフトウェアトリガビットが "1" に設定されている場合は , リロードレジス
タ (TMRLR) の値がダウンカウンタにロードされ , カウント動作が開始されます。
カウント動作が許可されていない場合 (CNTE=0), ソフトウェアトリガによる影響はありません。
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941
第 39 章リロードタイマ
39.4 レジスタ
MB91460M シリーズ
39.4.2 TMR：タイマレジスタ
•
•
•
•
•
TMR0 ( リロードタイマ 0) ：アドレス：0001B2H ( アクセス：ハーフワード )
TMR1 ( リロードタイマ 1) ：アドレス：0001BAH ( アクセス：ハーフワード )
TMR2 ( リロードタイマ 2) ：アドレス：0001C2H ( アクセス：ハーフワード )
TMR3 ( リロードタイマ 3) ：アドレス：0001CAH ( アクセス：ハーフワード )
TMR7 ( リロードタイマ 7) ：アドレス：0001EAH ( アドレス：ハーフワード )
bit 15
D15
X
R/WX
bit
7
D7
X
R/WX
14
13
12
11
10
9
8
D14
X
R/WX
D13
X
R/WX
D12
X
R/WX
D11
X
R/WX
D10
X
R/WX
D9
X
R/WX
D8
X
R/WX
6
5
4
3
2
1
0
D6
X
R/WX
D5
X
R/WX
D4
X
R/WX
D3
X
R/WX
D2
X
R/WX
D1
X
R/WX
D0
X
R/WX
初期値
属性
初期値
属性
属性については ,「ビット属性シンボルの意味」を参照してください。
リロードタイマのカウント値は , タイマレジスタ (TMR) によって読み出すことができます。
読出しには , ハーフワードアクセスを使用してください。
39.4.3 TMRLR：リロードレジスタ
•
•
•
•
•
TMRLR0
TMRLR1
TMRLR2
TMRLR3
TMRLR7
( リロードタイマ 0) ：アドレス：0001B0H ( アクセス：ハーフワード )
( リロードタイマ 1) ：アドレス：0001B8H ( アクセス：ハーフワード )
( リロードタイマ 2) ：アドレス：0001C0H ( アクセス：ハーフワード )
( リロードタイマ 3) ：アドレス：0001C8H ( アクセス：ハーフワード )
( リロードタイマ 7) ：アドレス：0001E8H ( アドレス：ハーフワード )
bit 15
D15
X
RX/W
bit
7
D7
X
RX/W
14
13
12
11
10
9
8
D14
X
RX/W
D13
X
RX/W
D12
X
RX/W
D11
X
RX/W
D10
X
RX/W
D9
X
RX/W
D8
X
RX/W
6
5
4
3
2
1
0
D6
X
RX/W
D5
X
RX/W
D4
X
RX/W
D3
X
RX/W
D2
X
RX/W
D1
X
RX/W
D0
X
RX/W
初期値
属性
初期値
属性
属性については ,「ビット属性シンボルの意味」を参照してください。
ダウンカウンタのリロード値は , リロードレジスタ (TMRLR) に格納されます。
書込みには , ハーフワードアクセスを使用してください。
942
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CM71-10150-3
第 39 章リロードタイマ
39.5 動作
MB91460M シリーズ
39.5 動作
39.5.1 内部クロック / リロードモード
リロードモードでは , デューティ比が 50% のパルスが出力されます。
図 39.5-1
(1)
データリロード
TMRLR
[リロードレジスタ設定値+1]
カウント
カウントクロック
(5)
ダウンカウンタ
カウント開始
データ
ロード (7) -1
FFFFH
(10)
データ
0000H リロード
-1
データ
0000H リロード
-1
(2)
CNTE ビット
0 (分)
(4)
起動トリガ
(ソフトまたは外部イベント)
T = CLKP
(8)
アンダフロー
TOT 出力波形
OUTL=0
(10)
(5)
データロード
(3)
(6)
トグル出力
(9)
OUTL=1
RELD=1の場合
繰り返し
(1)
リロードレジスタへのリロード値の設定
(2)
リロードタイマのカウント動作の許可
(3)
TOT 端子出力
(4)
リロードトリガ ( ソフトトリガまたは外部イベントトリガ ) の生成 ( 起動 )
(5)
リロード値のロード
(6)
TOT 端子出力の開始
(7)
カウンタによるカウントダウン ( 内部クロック同期 )
(8)
カウンタアンダフローの生成
(9)
TOT 端子出力レベル反転 ( トグル出力 )
(10)
リロード値のリロード
(11)
ステップ (7) ∼ (10) の繰り返し
(「39.8 注意事項」を参照してください。)
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943
第 39 章リロードタイマ
39.5 動作
MB91460M シリーズ
39.5.2 内部クロック / ワンショットモード
ワンショットモードでは , ワンショットパルスが出力されます。
図 39.5-2
(1)
データリロード
TMRLR
[リロードレジスタ設定値+1] カウント
カウントクロック
カウンタ
(5)
カウント開始
データ
リロード (7) -1
FFFFH
0000H
(10) FFFFH
データ
リロード
-1
(2)
CNTE ビット
(4)
起動トリガ
(ソフトまたは外部イベント)
T = CLKP
(5)
データロード
(8)
アンダフロー
TOT 出力波形
OUTL=0
(6)
(9)
(3)
(10)
OUTL=1
1回だけ出力
RELD=0の場合
(1)
リロードレジスタへのリロード値の設定
(2)
リロードタイマのカウント動作の許可
(3)
TOT 端子出力
(4)
リロードトリガ ( ソフトトリガまたは外部イベントトリガ ) の生成 ( 起動 )
(5)
リロード値のロード
(6)
方形波出力 ( カウント中 , "H" 出力 /OUTL=0)
(7)
カウンタによるカウントダウン ( 内部クロック同期 )
(8)
カウンタアンダフローの生成
(9)
TOT 端子出力レベルの復帰
(10)
カウント停止 , 次の起動トリガの待機
(「39.8 注意事項」を参照してください。)
944
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第 39 章リロードタイマ
39.5 動作
MB91460M シリーズ
39.5.3 外部イベントクロックリロードモード
外部イベントリロードモードでは , 外部イベントがカウントされ , デューティ比が 50% のパルスが出力されま
す。
図 39.5-3
(1)
データリロード
TMRLR
[リロードレジスタ設定値+1]
カウント
外部イベント（クロック）
(5) カウント開始
カウンタ
FFFFH
データ (7)
-1
リロード
(10)
0000H
データ
ロード
-1
データ
0000H リロード
-1
(2)
CNTE ビット
0 (分)
起動トリガ
(ソフトのみ)
(4)
T = CLKP
(10)
(5)
データロード
(8)
アンダフロー
TOT 出力波形
OUTL=0
(3)
(6)
トグル出力
(9)
OUTL=1
繰り返し
RELD=1の場合
(1)
リロードレジスタへのリロード値の設定
(2)
リロードタイマのカウント動作の許可
(3)
TOT 端子出力
(4)
リロードトリガ ( ソフトウェアトリガのみ ) の生成 ( 起動 )
(5)
リロード値のロード
(6)
TOT 端子出力 ( 初期値 )
(7)
カウンタによるカウントダウン ( 外部イベント同期 )
(9)
TOT 端子出力レベル反転
(10)
リロード値のリロード
(11)
ステップ (6) ∼ (9) の繰り返し
(「39.8 注意事項」を参照してください。)
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945
第 39 章リロードタイマ
39.5 動作
MB91460M シリーズ
39.5.4 外部イベントクロック / ワンショットモード
外部イベントワンショットモードでは , 外部イベントがカウントされ , ワンショットパルスが出力されます。
図 39.5-4
(1)
データリロード
TMRLR
カウント
[リロードレジスタ設定値+1]
外部イベントクロック
(5)
カウント開始
データ
カウンタ
FFFFH リロード (7) -1
0000H
(10)FFFFH
データ
リロード
-1
(2)
CNTEビット
(4)
起動トリガ
(ソフトのみ)
T = CLKP
データロード
(5)
(8)
アンダフロー
(6)
TOT 出力波形
(9)
(3)
OUTL=0
(10)
OUTL=1
RELD=0の場合
1回だけ出力
(1)
リロードレジスタへのリロード値の設定
(2)
リロードタイマのカウント動作の許可
(3)
TOT 端子出力
(4)
リロードトリガ ( ソフトトリガのみ ) の生成 ( 起動 )
(5)
リロード値のロード
(6)
TOT 端子出力 ( カウント中 , 出力 "H"/OUTL=0)
(7)
カウンタによるカウントダウン ( 外部イベントにより )
(8)
カウンタアンダフローの生成
(9)
TOT 端子出力反転
(10)
カウンタ停止 , 次の起動トリガの待機
＜注意事項＞
最初のリロードは , 最大で 1T (T：カウントクロック ) 遅延します。
39.5.5 リセット中の動作
リセット (INITX 信号 , ウォッチドッグリセット , ソフトウェアリセットでのリセット ) によって , リロードタ
イマのレジスタが初期化されます。リロードレジスタの初期値は , 不定です。
初期値の詳細については , レジスタの説明を参照してください。
39.5.6 スリープモード中の動作
スリープモードに遷移した後も , リロードタイマの動作は継続します。
946
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第 39 章リロードタイマ
39.5 動作
MB91460M シリーズ
39.5.7 ストップモード中の動作
ストップモードに遷移した場合 , リロードタイマの動作は停止します。
その後 , ストップモードから復帰すると , ストップモードへの遷移前の状態に戻ります。
39.5.8 ストップモードからの復帰時の動作
外部割込みが原因で復帰した場合 , リロードタイマは , 停止された状態から動作を継続します。
リセット (INITX 信号 ) から復帰した場合 , 初期状態 ( ダウンカウンタ停止 , TOT 端子出力なし ) に戻ります。
39.5.9 状態遷移
カウンタの状態は , リロードタイマ制御レジスタの CNTE ビットおよび内部 WAIT 信号によって決定されます。
設定可能な状態は , 以下のとおりです。
STOP 状態：停止 (CNTE=0, WAIT=1)
WAIT 状態：起動トリガ待機 (CNTE=1, WAIT=1)
RUN 状態：カウント動作中 (CNTE=1, WAIT=0)
LOAD 状態：カウンタへの値のロード中 (RUN/WAIT, TRG=1 またはアンダフローから：CNTE=1,
WAIT=0)
図 39.5-5 状態遷移図
ハードウェアからの状態遷移
リセット
レジスタアクセスからの状態遷移
STOP CNTE=0,WAIT=1
カウンタ：停止時に
値を保持
リセット後不定
CNTE=1
TRG=0
WAIT
CNTE=1
TRG=1
CNTE=1,WAIT=1
カウンタ：停止時に値を保持
リセット後にロード
されるまで不定
TRG=1
RUN
CNTE=1,WAIT=0
カウンタ：動作
RELD . UF
TRG=1
LOAD CNTE=1,WAIT=0
カウンタへのリロード
レジスタの内容のロード
RELD-UF
ロード終了
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947
第 39 章リロードタイマ
39.6 設定
MB91460M シリーズ
39.6 設定
表 39.6-1 リロードタイマの動作 ( 内部クロック動作 ) に必要な設定
設定
設定レジスタ
リロードレジスタ (TMRLR0 ∼ TMRLR7)
リロード値設定
設定手順＊
39.7.1 項
カウントクロック選択 ( 内部クロック選択 )
39.7.2 項
リロードタイマのカウント動作の許可
39.7.3 項
モード選択 ( リロード / ワンショット )
39.7.4 項
リロードタイマ制御ステータスレジスタ
(TMCSR0 ∼ TMCSR7)
出力反転指定
リロードトリガ選択 ( 起動選択 )
ソフトトリガ
外部トリガ
( 立上りエッジ / 立下りエッジ / 両エッジ )
39.7.6 項
TOT0 ∼ TOT7 端子出力
( エクストラ ) ポート機能レジスタ
(PFR15.0 ∼ PFR15.7 および
EPFR15.0 ∼ EPFR15.7)
起動トリガの生成
−
ソフトトリガ
リロードタイマ制御ステータスレジスタ
(TMCSR0 ∼ TMCSR7)
→ ソフトウェアトリガビット設定
外部トリガ
→TIN 端子への入力トリガ
39.7.5 項
39.7.8 項
39.7.10 項
外部入力
＊設定手順は , 番号で指定された項を参照してください。
表 39.6-2 リロードタイマの動作 ( 外部イベント動作 ) に必要な設定
設定
設定レジスタ
リロードレジスタ (TMRLR0 ∼ TMRLR7)
リロード値設定
設定手順＊
39.7.1 項
カウントクロック選択 ( 外部イベントクロック選択 )
39.7.2 項
リロードタイマのカウント動作の許可
39.7.3 項
モード選択 ( リロード / ワンショット )
出力反転指定
リロードタイマ制御ステータスレジスタ
(TMCSR0 ∼ TMCSR7)
外部イベントクロックアクティブエッジ選択
( 立上りエッジ / 立下りエッジ / 両エッジ )
39.7.4 項
39.7.5 項
39.7.7 項
TOT0-TOT7 端子出力
( エクストラ ) ポート機能レジスタ
(PFR15.0 ∼ PFR15.7 および
EPFR15.0 ∼ EPFR15.7)
39.7.8 項
TIN0 ∼ TIN7 端子外部イベント入力
ポート機能レジスタ (PFR14.0 ∼ PFR14.7)
39.7.9 項
起動トリガの生成
ソフトトリガ
→ ソフトウェアトリガビット設定
リロードタイマ制御ステータスレジスタ
(TMCSR0 ∼ TMCSR7)
39.7.10 項
＊設定手順は , 番号で指定された項を参照してください。
948
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第 39 章リロードタイマ
39.6 設定
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表 39.6-3 リロードタイマ割込みの実行に必要な項目
設定
リロードタイマ割込みベクタ
リロードタイマ割込みレベル設定
リロードタイマ割込み設定
割込み要求クリア
割込み要求の許可
設定レジスタ
「第 23 章割込み制御」を参照
リロードタイマ制御ステータスレジスタ
(TMCSR0 ∼ TMCSR7)
設定手順＊
39.7.11 項
39.7.12 項
＊設定手順は , 番号で指定された項を参照してください。
表 39.6-4 リロードタイマの停止に必要な設定
設定
リロードタイマストップビット設定
設定レジスタ
リロードタイマ制御ステータスレジスタ
(TMCSR0 ∼ TMCSR7)
設定手順＊
39.7.13 項
＊設定手順は , 番号で指定された項を参照してください。
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949
第 39 章リロードタイマ
39.7 Q & A
MB91460M シリーズ
39.7 Q & A
39.7.1 リロード値設定 ( 書換え ) 手順とは ?
リロード値は , 16 ビットリロードレジスタ (TMRLR0 ∼ TMRLR7) によって設定されます。
設定される値の計算式は , 以下のとおりです。
• 式
TMRLR レジスタ値 = [ リロードインターバル / カウントクロック ] − 1
• 設定可能な範囲
TMRLR レジスタ値 =0 ∼ FFFFH (65535)
39.7.2 カウントクロックの種類と選択方法は ?
カウントクロックは , 以下の表の 4 種類から選択可能です。
カウントクロックを選択するには , カウントクロック選択ビットを使用します。
表 39.7-1 TMCSR:CSL2 ∼ CSL0
カウント
クロック
カウンタクロック選択
ビット
カウントクロック例
CSL2
CSL1
CSL0
CLKP= 32MHz 時
CLKP= 16MHz 時
CLKP= 8MHz 時
CLKP 2 分周
0
0
0
62.5ns
125ns
250ns
CLKP 8 分周
0
0
1
250ns
500ns
1.0μs
CLKP 32 分周
0
1
0
1.0μs
2.0μs
4.0μs
外部イベント
0
1
1
CLKP 64 分周
1
0
1
2.0μs
4.0μs
8.0μs
CLKP 128 分周
1
1
0
4.0μs
8.0μs
16.0μs
1
0
0
−
1
1
1
−
設定禁止 *
パルス幅：2/CLKP ( 最小 )
*「39.8 注意事項」を参照してください。
39.7.3 リロードタイマのカウント動作を許可 / 禁止するには ?
タイマカウント許可ビット (TMCSR:CNTE) を使用します。
制御内容
RLT 動作許可ビット (CNTE)
リロードタイマの停止
"0" に設定
リロードタイマのカウント動作の許可
"1" に設定
停止状態からは再開不可能です。起動より前 , または起動と同時に許可するようにしてください。
950
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第 39 章リロードタイマ
39.7 Q & A
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39.7.4 リロードタイマモード ( リロード / ワンショット ) を設定するには ?
モード選択ビット (TMCSR:RELD) を使用します。
モード選択ビット (RELD)
動作モード
ワンショットモードの設定
"0" に設定
リロードの設定
"1" に設定
39.7.5 出力レベルを反転するには ?
以下の表に , 出力レベルの設定の詳細を示します。
設定は , タイマ出力レベルビット (TMCSR:OUTL) を使用して行います。
出力レベル
タイマ出力レベルビット (OUTL)
リロードモード , 初期値 "L" レベル出力
"0" に設定
リロードモード , 初期値 "H" レベル出力 ( 反転 )
"1" に設定
ワンショットモード , カウント "H" レベル出力
"0" に設定
ワンショットモード , カウント "L" レベル出力 ( 反転 )
"1" に設定
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第 39 章リロードタイマ
39.7 Q & A
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39.7.6 トリガの種類と選択方法は ?
• トリガを選択するには , トリガ選択ビット (TMCSR:MOD2 ∼ MOD0) を使用します。
内部クロックを選択した場合のリロードトリガには , 4 種類あります。
トリガ指定ビット (MOD2 ∼ MOD0)
トリガ
ソフトウェアトリガ (TRG ビット設定 )
"000B" に設定
TINx 端子からの外部トリガ ( 立上りエッジ )
"001B" に設定
TINx 端子からの外部トリガ ( 立下りエッジ )
"010B" に設定
TINx 端子からの外部トリガ ( 両エッジ )
"011B" に設定
"100B", "101B", "110B", "111B" は禁止されています。*
−
ダウンカウンタアンダフローでは , リロードが繰り返されます。
「39.8 注意事項」を参照してください。
• 外部イベントが選択されている場合のリロードトリガ ( 起動 ) は , ソフトウェアトリガになります。
ダウンカウンタアンダフローでは , リロードが繰り返されます。
39.7.7 外部イベントクロックアクティブエッジの種類と選択方法は ?
設定は , トリガ選択ビット (TMCSR:MOD1, MOD0) を使用して行います。
アクティブエッジには , 次の 3 種類があります。
トリガ選択ビット (MOD1, MOD0)
アクティブエッジ
立上りエッジ
"01B" に設定
立下りエッジ
"10B" に設定
両エッジ
"11B" に設定
設定が "0" または "1" でも , MOD2 設定には意味がありません。
39.7.8 端子を TOT 出力端子にするには ?
ポートを TOT 端子出力に変更するには , TOT 出力選択ビット (PFR15/EPFR15) に "1" を書き込みます。
端子
952
制御ビット
TOT0 端子
PFR15.0 = 1
EPFR15.0 = 1
TOT1 端子
PFR15.1 = 1
EPFR15.1 = 1
TOT2 端子
PFR15.2 = 1
EPFR15.2 = 1
TOT3 端子
PFR15.3 = 1
EPFR15.3 = 1
TOT4 端子
PFR15.4 = 1
EPFR15.4 = 1
TOT5 端子
PFR15.5 = 1
EPFR15.5 = 1
TOT6 端子
PFR15.6 = 1
EPFR15.6 = 1
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39.7 Q & A
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端子
制御ビット
PFR15.7 = 1
TOT7 端子
EPFR15.7 = 1
39.7.9 TIN 端子を外部イベント入力端子または外部トリガ入力端子にするには ?
ポートを TIN 端子入力に変更するには , TIN 入力選択ビット (PFR14) に "1" を書き込みます。
端子
制御ビット
TIN0 端子
PFR14.0 = 1
−
TIN1 端子
PFR14.1 = 1
−
TIN2 端子
PFR14.2 = 1
−
TIN3 端子
PFR14.3 = 1
−
TIN4 端子
PFR14.4 = 1
−
TIN5 端子
PFR14.5 = 1
−
TIN6 端子
PFR14.6 = 1
−
TIN7 端子
PFR14.7 = 1
−
39.7.10 起動トリガを生成するには ?
• ソフトウェアトリガの生成
設定は , ソフトウェアトリガビット (TMCSR:TRG) を使用して行います。
ソフトウェアトリガビット (TRG) が "1" に設定されると , トリガが生成されます。
動作と起動を同時に許可するには , カウント許可ビット (TMCSR:CNTE) およびソフトウェアトリガビット
(TMCSR:TRG) を同時に設定します。
• 外部トリガの生成
トリガ選択ビットで指定されているエッジを , 各リロードタイマに対応しているトリガ端子に入力すると , トリガが生
成されます。
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タイマ
トリガ端子
リロードタイマ 0
TIN0
リロードタイマ 1
TIN1
リロードタイマ 2
TIN2
リロードタイマ 3
TIN3
リロードタイマ 4
TIN4
リロードタイマ 5
TIN5
リロードタイマ 6
TIN6
リロードタイマ 7
TIN7
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第 39 章リロードタイマ
39.7 Q & A
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39.7.11 割込み関連レジスタとは ?
以下の表に , リロードタイマ番号 , 割込みレベル , 割込みベクタ , 制御レジスタなどの間の関係を示します。
割込みレベルおよび割込みベクタについては , 「第 23 章割込み制御」を参照してください。
タイマ
割込みベクタ ( 初期値 )
リロードタイマ 0
#32
アドレス：0FFF7CH
リロードタイマ 1
#33
アドレス：0FFF78H
リロードタイマ 2
#34
アドレス：0FFF74H
リロードタイマ 3
#35
アドレス：0FFF70H
リロードタイマ 7
#39
アドレス：0FFF60H
割込みレベル設定ビット (ICR4 ∼ ICR0)
割込みレベルレジスタ (ICR08)
アドレス：000448H
割込みレベルレジスタ (ICR09)
アドレス：000449H
割込みレベルレジスタ (ICR11)
アドレス：00044BH
割込み要求フラグ (TMCSR0:UF) ∼ (TMCSR7:UF) は自動的にクリアされないため , 割込み処理から復帰する
場合は , UF ビットを "0" に設定してリセットしておく必要があります。
39.7.12 割込みを許可するには ?
割込み , 割込み要求フラグの許可
割込みの許可は , 割込み要求許可ビット (TMCSR0:INTE) ∼ (TMCSR7:INTE) を使用して行います。
割込み要求許可ビット (INTE)
割込み要求の禁止
"0" に設定
割込み要求の許可
"1" に設定
割込み要求のクリアは , 割込み要求ビット (TMCSR0:UF) ∼ (TMCSR7:UF) を使用して行います。
割込み要求ビット (UF)
"0" に設定
割込み要求の禁止
39.7.13 リロードタイマを停止するには ?
この設定は , リロードタイマストップビットを使用して行います。
「39.7.3 リロードタイマのカウント動作を許可 / 禁止するには ?」を参照してください。
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第 39 章リロードタイマ
39.8 注意事項
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39.8 注意事項
• 表に含まれないカウントソース選択ビット (TMCSR:CSL2 ∼ CSL0) の設定 "100B" および "111B" は , 禁止されて
います。
これらの設定が行われている場合は , リロードタイマ動作を禁止してから , カウントソース選択ビットをリ
セットしてください。
• 動作モードビット (TMCSR:MOD2) は , "0" に設定する必要があります。このビットが "1" に設定されている場
合は , リロードタイマカウント動作を禁止してから , ビットをリセットしてください。また , 読出し値は , 読出
し / 変更 / 書込みアクセス中に書き込まれた値になることがあります。
• 制御ビット ( カウントソース選択 , 動作モード , リロード許可 ) は , 動作中に書き換えられないようにする必
要があります。
動作中に制御ビットが設定されている場合は , リロードタイマカウント動作を禁止してから , これらの
ビットをリセットしてください。
• ダウンカウンタにリロード値がロードされるには , 起動タイミングから T サイクルを要します。
( サイクル =1/CLKP, CLKP= 周辺クロック )
• 出力信号の内部接続について
• リロードタイマ TOT0 ∼ TOT3 出力は , PPG0 ∼ PPG7 内部トリガ入力に接続されます。
• リロードタイマ TOT7 出力は , A/D コンバータ 0 トリガ入力に接続されます。
• カウントクロック選択ビット (CSL2∼CSL0), 動作モード選択ビット (MOD2∼MOD0), 出力レベル設定ビッ
ト (OUTL), リロード許可ビット (RELD), およびタイマ割込み要求許可ビット (INTE) の書換えは , リロードタ
イマが停止 (TMCSR:CNTE=0) されているときに行う必要があります。
• タイマカウント許可ビット (TMCSR:CNTE) が "1" に設定されている場合は , 事前に内蔵プリスケーラが
設定されている必要があります。
• 割込み要求フラグセットタイミングとクリアタイミングが重複した場合は , フラグ設定が優先され , クリア
動作は無効になります。
• リロードレジスタおよびリロードタイミングへの書込みが重複した場合は , 古いデータがカウンタにロード
されます。新しいデータは , 次回のリロードタイミングでロードされます。
• タイマレジスタのロードとカウントが重複した場合は , ロード ( リロード ) 動作が優先されます。
• カウント動作を開始すると同時にカウントを許可する場合は , タイマカウント許可ビット (TMCSR:CNTE)
とソフトウェアトリガビット (TMCSR:TRG) の両方を "1" に設定します。
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第 39 章リロードタイマ
39.8 注意事項
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第 40 章プログラマブルパルスジェネレータ
40.1 概要
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第 40 章
プログラマブルパルスジェネレータ
40.1 概要
プログラマブルパルスジェネレータ (PPG) は , ワンショット ( 方形波 ) 出力またはパルス幅変調 (PWM) 出力
を行うために使用します。PPG にはソフトウェアプログラマブルサイクルおよびデューティ機能があり , さま
ざまな用途で使用できます。
図 40.1-1 PPG の構成
周期値
リロード
ボロー
ダウンカウンタ
カウントクロック
一致
出力値
反転
端子
ラッチ
バッファ
デューティ値
40.2 特長
• 出力波形：PPG では , 以下の 2 種類の波形を生成できます。
図 40.2-1 PPG の 2 種類の波形生成
• PWM 波形
通常極性：
反転極性：
L
H
L
L
H
H
L
H
H
L
• ワンショット波形
( 方形波 )
通常極性：
L
H
L
反転極性：
H
L
H
• クランプ出力
通常極性："L" クランプ出力
反転極性："H" クランプ出力
• 個数：2 グループ ( 出力：8 チャネル
PPG0 ∼ PPG7)
• カウントクロック：以下の 4 つの選択肢から選択可能
周辺クロック (CLKP) の 1 分周 , 4 分周 , 16 分周 , 64 分周
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第 40 章プログラマブルパルスジェネレータ
40.2 特長
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• 周期：設定範囲 = デューティ値∼ 65535 (16 ビットレジスタで指定 )
周期 = カウントクロック × (PCSR レジスタ値＋ 1)
( 例 ) カウントクロック = 32MHz (31.25ns), PCSR 値 = 63999
周期 = 31.25ns × (63999 ＋ 1) = 2ms
• デューティ：設定範囲 = 0 ∼周期値 (16 ビットレジスタで指定 )
デューティ = カウントクロック × (PDUT レジスタ値＋ 1)
• 割込み：以下の 4 つの選択肢から選択
• ソフトウェアトリガ
• カウンタボロー ( 周期一致 )
• デューティマッチ
• カウンタボロー ( 周期一致 ) またはデューティマッチ
• 起動トリガ：
• ソフトウェアトリガ
• 内部トリガ
リロードタイマ出力× 0 (TOT0) PPG0 ∼ PPG3 のトリガとして使用可能
リロードタイマ出力× 1 (TOT1) PPG0 ∼ PPG3 のトリガとして使用可能
リロードタイマ出力× 2 (TOT2) PPG4 ∼ PPG7 のトリガとして使用可能
リロードタイマ出力× 3 (TOT3) PPG4 ∼ PPG7 のトリガとして使用可能
• 外部トリガ
ポート GP14_0 (ICU0, RLT0 ext-trig) PPG0 ∼ PPG3 のトリガとして使用可能
ポート GP14_1 (ICU1, RLT1 ext-trig) PPG0 ∼ PPG3 のトリガとして使用可能
ポート GP14_2 (ICU2, RLT2 ext-trig) PPG0 ∼ PPG3 のトリガとして使用可能
ポート GP14_3 (ICU3, RLT3 ext-trig) PPG0 ∼ PPG3 のトリガとして使用可能
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第 40 章プログラマブルパルスジェネレータ
40.3 構成
MB91460M シリーズ
40.3 構成
図 40.3-1 構成図
PPG (0～3)
MDSE
PCNH: bit13
0
PWM動作
1
ワンショット
PDUT
バッファ
バッファ
CLKP
CLKP/4
CLKP/16
CLKP/64
周辺
クロック
（CLKP）
PGMS OSEL
0
0
1
0
1
0
1
1
デューティマッチ
OR
ポートデータ
レジスタより
出力レベル
（ラッチ）
コンペア
読出し専用
ダウンカウンタ
プリスケーラ
PTMR
TSEL03～TSEL00
0
0
0
0
0
0
0
1
1
0
0
0
0
1
1
1
0
0
0
1
1
0
0
1
-
0
1
0
1
0
1
-
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セレクタ
EN2 GCN20: bit2
EN3 GCN20: bit3
リロードタイマch.0
リロードタイマch.1
PCNH: bit12
再起動禁止
再起動許可
ボロー
GCN10: bit3～bit0
GCN20 EN0 ビット
GCN20 EN1 ビット
GCN20 EN2 ビット
GCN20 EN3 ビット
16ビットリロードタイマch.0
16ビットリロードタイマch.1
設定禁止
外部トリガ
設定禁止
EN0 GCN20: bit0
EN1 GCN20: bit1
RTRG
0
1
制御
回路
デューティ
マッチ
トリガ
トリガ
OR
セレクタ
トリガ選択
PPG0/P17.0
PPG1/P17.1
PPG2/P17.2
PPG3/P17.3
0
1
PPG0 PFR4: bit0
PPG1 PFR4: bit1
PPG2 PFR4: bit2
PPG3 PFR4: bit3
0
汎用ポート
1
PPG出力
ボロー
動作許可/停止
CNTE PCNH: bit15
停止
0
動作許可
1
PCNH: bit9、PCNL: bit0
通常出力
反転出力
クランプL出力
クランプH出力
ポート読出し
リロード
CKS1,CKS0 PCNH: bit11,bit10
0
1
0
1
デューティ値許可
PCSR
カウントクロック
0
0
1
1
書込み専用
書込みのみ
許可
周期値
IREN
0
1
PCNL: bit5
割込み禁止
割込み許可
IRQF PCNL: bit4
1
0 割込み要求なし
1 割込み要求
"""0""の書込み：フラグクリア" PPG0
割込み要因の選択
PCNL: bit3、bit2
0 ソフトウェアトリガまたはトリガ入力が使用可能
1
カウンタボロー
0
デューティマッチ
1 カウンタボローまたはデューティマッチ
割込み
要求
0
OR
PPG0/PPG1
割込み
（#112/#113）
OR
PPG2/PPG3
割込み
（#114/#115）
PPG1
割込み
要求
IRS1,IRS0
PCNH: bit14
STGR
0
1
エッジ
選択
エッジ選択
0
1
0
1
ソフトウェアトリガ
読出し：常に'0'
EGS1,EGS0 PCNL: bit7、bit6
0
0
1
1
動作に影響なし
動作に影響なし
立上りエッジ
立下りエッジ
両エッジ
0
0
1
1
レジスタ番号
PPG
タイマ
周期設定
0
1
2
3
PTMR0
PTMR1
PTMR2
PTMR3
PCSR0
PCSR1
PCSR2
PCSR3
PPG2
割込み
要求
PPG3
割込み
要求
制御
制御
デューティ
ステータスH ステータスL 端子
設定
PDUT0
PCNH0
PCNL0
PPG0
PDUT1
PCNH1
PCNL1
PPG1
PDUT2
PCNH2
PCNL2
PPG2
PDUT3
PCNH3
PCNL3
PPG3
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第 40 章プログラマブルパルスジェネレータ
40.3 構成
MB91460M シリーズ
図 40.3-2 レジスタ一覧
PPG0
アドレス
000110H
bit 15
14
13
12
11
10
9
8
7
16ビット（読出し専用）
000112H
16ビット（書込み専用）
000114H
16ビット（書込み専用）
5
4
3
2
1
0
PTMR0（PPGタイマレジスタ0）
PCSR0（PPG周期設定レジスタ0）
CNTE STGR MDSE RTRG CKS1 CKS0 PGMS
000100H
TSEL33 TSEL32 TSEL31 TSEL30 TSEL23 TSEL22 TSEL21 TSEL20 TSEL13 TSEL12 TSEL11 TSEL10 TSEL03 TSEL02 TSEL01 TSEL00
bit
000D91H
000470H
7
---
6
---
5
---
4
---
3
EN3
2
EN2
1
EN1
0
EN0
PPG7 PPG6 PPG5 PPG4 PPG3 PPG2 PPG1 PPG0
---
---
---
ICR4
ICR3
ICR2
ICR1
ICR0
0FFE3CH
EGS1 EGS0 IREN
IRQF
IRS1
IRS0
PDUT0
（PPG デューティ設定レジスタ 0）
PCNH0、PCNL0
OSEL
（PPG 制御ステータスレジスタ 0）
000116H
000103H
---
6
---
GCN1（汎用制御レジスタ1）
GCN20（汎用制御レジスタ2）
PFR17（ポート機能レジスタ17）
ICR48（割込みレベルレジスタPPG0/1）
PPG0割込み
ベクタ（#112）
32ビット
PPG1
アドレス
000118H
bit 15
14
13
12
11
10
9
8
7
16ビット（読出し専用）
00011AH
16ビット（書込み専用）
00011CH
16ビット（書込み専用）
00011EH
CNTE STGR MDSE RTRG CKS1 CKS0 PGMS
000100H
TSEL33
000103H
000D91H
000470H
bit 7
---
---
TSEL32
TSEL31
TSEL30
TSEL23
TSEL22
TSEL21
TSEL20
6
---
5
---
4
---
3
EN3
2
EN2
1
EN1
0
EN0
6
5
4
3
2
1
0
PTMR1（PPGタイマレジスタ1）
PCSR1（PPG周期設定レジスタ1）
PDUT1
（PPG デューティ設定レジスタ 1）
EGS1 EGS0 IREN
IRQF
IRS1
IRS0
---
OSEL
TSEL13
TSEL10
TSEL03
TSEL02
TSEL01
TSEL00
TSEL12
TSEL11
PCNH1、PCNL1
（PPG制御ステータスレジスタ1）
GCN1（汎用制御レジスタ1）
GCN20（汎用制御レジスタ2）
PPG7 PPG6 PPG5 PPG4 PPG3 PPG2 PPG1 PPG0 PFR17（ポート機能レジスタ17）
---
---
---
ICR4
ICR3
ICR2
ICR1
ICR0
0FFE38H
ICR48（割込みレベルレジスタPPG0/1）
PPG1割込み
ベクタ（#113）
32ビット
PPG2
アドレス bit 15
000120H
14
13
12
11
10
9
8
7
16ビット（読出し専用）
000122H
16ビット（書込み専用）
000124H
16ビット（書込み専用）
000126H
000100H
000103H
000D91H
000471H
CNTE STGR MDSE RTRG CKS1 CKS0 PGMS
TSEL33
bit 7
---
---
TSEL32
TSEL31
TSEL30
TSEL23
TSEL22
TSEL21
TSEL20
6
---
5
---
4
---
3
EN3
2
EN2
1
EN1
0
EN0
PPG7 PPG6 PPG5 PPG4 PPG3 PPG2 PPG1 PPG0
---
---
---
ICR4
ICR3
ICR2
ICR1
ICR0
0FFE34H
6
5
4
3
2
1
0
PTMR2（PPGタイマレジスタ2）
PCSR2（PPG周期設定レジスタ2）
PDUT2
（PPG デューティ設定レジスタ 2）
EGS1 EGS0 IREN
IRQF
IRS1
IRS0
---
OSEL
TSEL13
TSEL10
TSEL03
TSEL02
TSEL01
TSEL00
TSEL12
TSEL11
PCNH2、PCNL02
（PPG 制御ステータスレジスタ 2）
GCN1（汎用制御レジスタ1）
GCN20（汎用制御レジスタ2）
PFR17（ポート機能レジスタ17）
ICR49（割込みレベルレジスタPPG2/3）
PPG2割込み
ベクタ（#114）
32ビット
PPG3
アドレス
000128H
bit 15
14
13
12
11
10
9
8
7
16ビット（読出し専用）
00012AH
16ビット（書込み専用）
00012CH
16ビット（書込み専用）
00012EH
000100H
000103H
000D91H
000471H
0FFE30H
CNTE STGR MDSE RTRG CKS1 CKS0 PGMS
TSEL33
bit 7
---
---
TSEL32
TSEL31
TSEL30
TSEL23
TSEL22
TSEL21
TSEL20
6
---
5
---
4
---
3
EN3
2
EN2
1
EN1
0
EN0
PPG7 PPG6 PPG5 PPG4 PPG3 PPG2 PPG1 PPG0
---
---
---
ICR4
ICR3
ICR2
ICR1
ICR0
6
5
4
3
2
1
0
PTMR3（PPGタイマレジスタ3）
PCSR3（PPG周期設定レジスタ3）
EGS1 EGS0 IREN
IRQF
IRS1
IRS0
---
TSEL13
TSEL10
TSEL03
TSEL02
TSEL01
TSEL12
TSEL11
PDUT3
（PPG デューティ設定レジスタ 3）
PCNH3、PCNL3
OSEL
（PPG 制御ステータスレジスタ 3）
TSEL00
GCN1（汎用制御レジスタ1）
GCN20（汎用制御レジスタ2）
PFR17（ポート機能レジスタ17）
ICR49（割込みレベルレジスタPPG2/3）
32ビット
PPG3割込み
ベクタ（#115）
注意 : ICR レジスタや割込みベクタの詳細については , 「第 23 章割込み制御」を参照してください。
960
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CM71-10150-3
第 40 章プログラマブルパルスジェネレータ
40.4 レジスタ
MB91460M シリーズ
40.4 レジスタ
40.4.1 PCSR：PPG 周期設定レジスタ
PPG の周期を制御します。
•
•
•
•
•
•
•
•
PCSR0 (PPG0) ：アドレス 000112H ( アクセス：ハーフワード )
PCSR1 (PPG1) ：アドレス 00011AH ( アクセス：ハーフワード )
PCSR2 (PPG2) ：アドレス 000122H ( アクセス：ハーフワード )
PCSR3 (PPG3) ：アドレス 00012AH ( アクセス：ハーフワード )
PCSR4 (PPG4) ：アドレス 000132H ( アクセス：ハーフワード )
PCSR5 (PPG5) ：アドレス 00013AH ( アクセス：ハーフワード )
PCSR6 (PPG6) ：アドレス 000142H ( アクセス：ハーフワード )
PCSR7 (PPG7) ：アドレス 00014AH ( アクセス：ハーフワード )
bit
bit
15
D15
X
RX,W
7
D7
X
RX,W
14
13
12
11
10
9
8
D14
X
RX,W
D13
X
RX,W
D12
X
RX,W
D11
X
RX,W
D10
X
RX,W
D9
X
RX,W
D8
X
RX,W
6
5
4
3
2
1
0
D6
X
RX,W
D5
X
RX,W
D4
X
RX,W
D3
X
RX,W
D2
X
RX,W
D1
X
RX,W
D0
X
RX,W
初期値
属性
初期値
属性
属性については ,「ビット属性シンボルの意味」を参照してください。
• PPG 周期設定レジスタはバッファリングされます。バッファからカウンタへの転送は , カウンタの
オーバフローまたはアンダフロー時に自動的に行われます。
• PPG 周期設定レジスタに書込みが行われた後 , PPG デューティ設定レジスタ (PDUT) を設定する必要が
あります。
• PPG 周期設定レジスタには , 常にハーフワード (16 ビット ) 形式でアクセスします。
(「40.8 注意事項」を参照してください。)
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961
第 40 章プログラマブルパルスジェネレータ
40.4 レジスタ
MB91460M シリーズ
40.4.2 PDUT：PPG デューティ設定レジスタ
PPG 出力波形のデューティを設定します。
•
•
•
•
•
•
•
•
PDUT0 (PPG0) ：アドレス 000114H ( アクセス：ハーフワード )
PDUT1 (PPG1) ：アドレス 00011CH ( アクセス：ハーフワード )
PDUT2 (PPG2) ：アドレス 000124H ( アクセス：ハーフワード )
PDUT3 (PPG3) ：アドレス 00012CH ( アクセス：ハーフワード )
PDUT4 (PPG4) ：アドレス 000134H ( アクセス：ハーフワード )
PDUT5 (PPG5) ：アドレス 00013CH ( アクセス：ハーフワード )
PDUT6 (PPG6) ：アドレス 000144H ( アクセス：ハーフワード )
PDUT7 (PPG7) ：アドレス 00014CH ( アクセス：ハーフワード )
bit 15
D15
X
RX,W
bit
7
D7
X
RX,W
14
13
12
11
10
9
8
D14
X
RX,W
D13
X
RX,W
D12
X
RX,W
D11
X
RX,W
D10
X
RX,W
D9
X
RX,W
D8
X
RX,W
6
5
4
3
2
1
0
D6
X
RX,W
D5
X
RX,W
D4
X
RX,W
D3
X
RX,W
D2
X
RX,W
D1
X
RX,W
D0
X
RX,W
初期値
属性
初期値
属性
属性については ,「ビット属性シンボルの意味」を参照してください。
• PPG デューティ設定レジスタはバッファリングされます。バッファからカウンタへの転送は , カウンタの
オーバフローまたはアンダフロー時に自動的に行われます。
• PPG デューティ設定レジスタには , PPG 周期設定レジスタ (PCSR) の設定よりも小さい値を設定してくだ
さい。
(「40.8 注意事項」を参照してください。)
• PPG デューティ設定レジスタに , PPG 周期設定レジスタ (PCSR) の設定と同じ値を設定すると , 以下のように
なります。
• 通常極性時には , (OSEL=0) の場合常に "H" が出力されます。
• 反転極性時には , (OSEL=1) の場合常に "L" が出力されます。
(OSEL ビットは , PPG 制御レジスタ (PCN) の出力極性指定ビットです。)
• PPG デューティ設定レジスタには , 常にハーフワード (16 ビット ) 形式でアクセスします。
(「40.8 注意事項」を参照してください。)
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第 40 章プログラマブルパルスジェネレータ
40.4 レジスタ
MB91460M シリーズ
40.4.3 PCN：PPG 制御ステータスレジスタ
PPG の動作とステータスを制御します。
•
•
•
•
•
•
•
•
PCN0 (PPG0) ：アドレス 000116H ( アクセス：バイト , ハーフワード )
PCN1 (PPG1) ：アドレス 00011EH ( アクセス：バイト , ハーフワード )
PCN2 (PPG2) ：アドレス 000126H ( アクセス：バイト , ハーフワード )
PCN3 (PPG3) ：アドレス 00012EH ( アクセス：バイト , ハーフワード )
PCN4 (PPG4) ：アドレス 000136H ( アクセス：バイト , ハーフワード )
PCN5 (PPG5) ：アドレス 00013EH ( アクセス：バイト , ハーフワード )
PCN6 (PPG6) ：アドレス 000146H ( アクセス：バイト , ハーフワード )

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