AK7719BECB

[AK7719B]
AK7719B
Low Power DSP for Voice and Audio Processing
1. 概 要
AK7719Bは、5つのシリアルデータI/Fをもつディジタルシグナルプロセッサ(DSP)です。内蔵SRC、セ
レクタは、システムの様々な接続性を拡張します。DSPのマスタクロックを生成するクロックジェネ
レイタを搭載し、DSPは1875 steps/fs (48kHzサンプリング時)の並列演算能力を持っています。RAM
ベースDSPのため、ハンズフリーやアコースティックエフェクトなどのユーザーの要望に合わせて
様々な組み合わせのプログラミングが可能です。AK7719Bは低消費電力動作なので携帯機器のアプリ
ケーションに最適です。小型の30pin CSPパッケージに実装され基板スペースを削減します。
2. 特
長
□ DSP
- 内蔵メモリによる順応性のあるプログラミングが可能
- ハードウエアアクセラレータ
- データ幅: 24bit (Data RAM 24bit浮動小数点対応)
- 乗算器 20 x 20  40bit (double precision available)
- 除算器 20 / 20  20bit
- ALU: 44bit 算術演算 (with overflow margin 4bit)
24bit 浮動小数点算術・論理演算
- プログラムRAM: 4096w x 36bit
- 係数RAM: 2048w x 20bit
- データRAM: 2048w x 24bit (24bit floating point)
- オフセットレジスタ: 32ｗ x 15bit
- 遅延用RAM: 16384w x 24bit (24bit floating point)
- 5625 steps at fs 16kHz, 1875 steps at fs 48kHz
- 内部クロック生成器
□ オーディオインタフェースフォーマット
- 前詰, PCM, I2S,
- 16/24bit linear
- サンプリング周波数 8 kHz～48 kHz
- アップ、ダウンサンプルレートコンバータ
Port#1 (8 kHz16 kHz)
□ Asynchronous Sample rate converters
□ μP I/F: I2C-Compatible, SPI
□ 動作、スリープ、パワーダウンモード
□ 電源電圧
VDD (DSP Core): 1.2V ±0.1V
TVDD (PCM I/F): 1.6V ~3.6V
動作温度範囲: -40C~ 85C
□
□ パッケージ: 30-Pin WL-CSP (2.94mm x 3.14mm, 0.5mm pitch)
□ 消費電力: 9.2mA(11mW) typ. (Narrowband Handset mode operation)
MS1565-J-00-PB
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[AK7719B]
3. 目
次
1. 概 要 ..................................................................................................................................................................1
2. 特 長 ..................................................................................................................................................................1
3. 目 次 ..................................................................................................................................................................2
4. ブロック図 ..........................................................................................................................................................3
■ デバイスブロック図 .....................................................................................................................................3
■ DSPブロック図 ..............................................................................................................................................4
5. ピン配置と機能説明 ..........................................................................................................................................5
■ オーダリングガイド .....................................................................................................................................5
■ ピン配置図 .....................................................................................................................................................5
■ ピン機能説明 .................................................................................................................................................6
■ 使用しないピンの処理について .................................................................................................................7
■ パワーダウン時のピン状態 .........................................................................................................................7
6. 絶対最大定格 ......................................................................................................................................................8
7. 推奨動作条件 ......................................................................................................................................................8
8. SRC 特性 ..............................................................................................................................................................9
9. DC 特性 ................................................................................................................................................................9
10. 消費電流 ..........................................................................................................................................................10
11. SRC フィルタ特性 .......................................................................................................................................... 11
12. スイッチング特性 ..........................................................................................................................................12
■ システムクロック .......................................................................................................................................12
■ リセットおよびパワーダウン ...................................................................................................................12
■ シリアルデータインタフェース ...............................................................................................................12
■ タイミング波形 ...........................................................................................................................................13
■ μP インタフェース(SPI mode) ....................................................................................................................15
■ I²CBUSインタフェース ..............................................................................................................................17
13. パッケージ ......................................................................................................................................................18
■ 材料・メッキ仕様 .......................................................................................................................................18
14. マーキング ......................................................................................................................................................19
15. 改訂履歴 ..........................................................................................................................................................19
重要な注意事項 ....................................................................................................................................................20
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UPDN
Rete
Conv.
SYNC1 domain
■ デバイスブロック図
4. ブロック図
VSS
PDN
MUX1
FILTER
UPDN
Rete
Conv.
[AK7719B]
TVDD
VDD
Port#2 Master
仕様で禁止
TEST
Slave
Port#1
SYNC5
BCLK5
SYNC
BCLK1
BCLK
SDIN1
DIN2
SDOUT1
SDOUT5
SYNC
BCLK
SRCAO
DIN1
SRCAI
DOUT2
SDOUT4/
GP1/STO/
RDY
SDIN5
DOUT1
SYNC2
BCLK2
DOUT4/GP1
WDT/CRC
SELSRC bit = “0”
SDOUT2
SDIN2
SYNC
BCLK
PCM Interface4
(Port#4)
Through
DOUT3/GP0
Slave
SYNC
BCLK
BCLK4
DIN4
SRCBI
JX1
SYNC3/JX1
JX0
BCLK3/JX0
AKM
DSP
Core
CGU
(CLK
Gen
Unit)
Control
Interface
Master (Port#1 domain)
Memory
SCLK/CAD0
STO/RDY
SI/CAD1
CSN/SCL
SO/SDA
SYNC1 domain
Figure 1. Block Diagram (SELSRC bit = “0”)
TVDD
VDD
TEST
Port#2/5
SYNC5
Port#1 SYNC domain
Port#1
BCLK5
UPDN
Conv
BCLK1
SDIN1
SDOUT1
SYNC
SDOUT5
BCLK
SYNC
BCLK
DIN2
DOUT1
Through
DIN1
DOUT2
SDOUT4/
GP1/STO/
RDY
SDIN5
SYNC4
SDOUT2
SELSRC bit = “1”
SDIN4
SYNC
BCLK
SYNC
BCLK
BCLK4
SRCBI
1/6 or 1/3
48K→16K/8K
DOUT3/GP0
DIN4
DIN3
SDIN2
Port#3
SYNC3/JX1
BCLK3/JX0
SRCAO
SDOUT3/GP0
SRCAI
SDIN3
SELS
WDT/CR
AKM
DSP
Core
CGU
(CLK
Gen
Unit)
(O
BCLK2
DOUT4/GP1
WDT/CRC
Port#4
Slave
SYNC2
Port#3 SYNC domain
VSS
PDN
SYNC1
SELS
I2C
DSPCLK
MUX1
SYNC1 domain
SDIN3
MUX2
SDIN4
(Port#3)
SDOUT3/GP0
DIN3
SYNC4
Slave
Port#3 SYNC domain
UPDN
Conv
SYNC1
Port#2 SYNC domain
Port#1 SYNC domain
When MASTER port
Port#1 SYNC domain
Slave
1/6 or 1/3
48K→16K/8K
Port#2 SYNC domain
Port#1 SYNC domain
When MASTER port
Port#2/5
I2C
Control
Interface
DSPCLK
SCLK/CAD0
SI/CAD1
CSN/SCL
Memory
SO/SDA
Figure 2. Block Diagram (SELSRC bit = “1”)
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STO/RD
[AK7719B]
■ DSPブロック図
Pointer
CP0, CP1
DP0, DP1
Coefficient RAM
Data RAM
Delay RAM
16384w x 24-Bit
2048w x 24-Bit
2048w x 20-Bit
Offset Reg
32w x 15-Bit
DLP0, DLP1
CBUS(20-Bit)
DBUS(24-Bit)
MPX20
Micon I/F
MPX20
X
Control
PRAM
DEC
Y
Serial I/F
4096w x 36-Bit
Multiply
20 x 20  40-Bit
PC
Stack: 5 levels(max)
24-Bit
40-Bit
TMP 12 x 24-Bit
PTMP(LIFO) 6 x 24-Bit
MUL
DBUS
2 x 16/24-Bit
DIN4
2 x 16/24-Bit
DIN3
2 x 16/24-Bit
DIN2
2 x 16/24-Bit
DIN1
ALU
2 x 16/24-Bit
DOUT4
44-Bit
2 x 16/24-Bit
DOUT3
2 x 16/24-Bit
DOUT2
2 x 16/24-Bit
DOUT1
SHIFT
44-Bit
40-Bit
A
B
Overflow Margin: 4-Bit
40-Bit
DR0  3
40-Bit
Coefficie
(ACR
1024w x
1024w x
Accelerator
Over Flow Data
Generator
Division 202020
Peak Detector
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[AK7719B]
5. ピン配置と機能説明
■ オーダリングガイド
-40  +85C 30-pin CSP (0.5mm pitch) Black type
Evaluation board for AK7719B
AK7719BECB
AKD7719B
■ ピン配置図
Top View
6
6
5
5
4
4
3
3
2
INDEX
MARK
2
1
1
A
B
C
D
Bottom View
E
E
BCLK1
D
C
6
PDN
SDIN1
SDOUT1
5
VDD
BCLK3/
JX0
SDIN3
SDOUT3/
SYNC2
GP0
4
VSS
SYNC3/
JX1
TEST
SDOUT5
BCLK2
3
TVDD
I2C
SDIN4
SDOUT 4
/GP1/STO/
RDY
SDIN2
2
SI/CAD1
SCLK/
CAD0
CSN/
SCL
SO/SDA SDOUT2
1
BCLK4
SYNC4
SDIN5
BCLK5
SYNC5
A
B
C
D
E
B
A
SYNC1
( TOP図 )
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[AK7719B]
■ ピン機能説明
No.
A5
A3
A4
Pin Name
VDD
TVDD
I/O
-
Function
Core Power Supply Pin 1.2V
I/O power Supply Pin 1.63.6V
VSS
Ground Pin 0V
Power-Down Mode Pin
A6 PDN
I
“H”: Power-up, “L”: Power-down, reset the control register.
The AK7719B must be reset once upon power-up.
E6 SYNC1
I Frame Sync 1 pin
Serial Data Clock 1 Pin
D6 BCLK1
I
AK7719B goes into stanby state when BCLK1 is not present.
B6 SDIN1
I Serial Data Input 1 Pin
C6 SDOUT1
O Serial Data Output 1 Pin
SDOUT4
Serial Data Output 4 Pin
(SELDO4[1:0] bits = “00”)
GP1
DSP Programmable output 1 Pin
(SELDO4[1:0] bits = “01”)
D3
O Status Output Pin (Active High)
STO
(SELDO4[1:0] bits = “10”)
RDY
Data Write Ready output pin for control I/F
(SELDO4[1:0] bits = “11”)
I Frame Sync 2 Pin (Internal Pull-down pin)
(PT25N bit = “0”)
E5 SYNC2
(PT25N bit = “1”)
O Frame Sync 2 Pin
(PT25N bit = “0”)
I Serial Data Clock 2 Pin (Internal Pull-down pin)
E4 BCLK2
O Serial Data Clock 2 Pin
(PT25N bit = “1”)
E3 SDIN2
I Serial Data Input 2 Pin
( “L” output at PORTSEL25 bit= “1”)
E2 SDOUT2
O Serial Data Output 2 Pin
SYNC3
Frame Sync 3 pin
(SELSRC bit = “1”)
B4
I
Conditional Jump 1 Pin
(SELSRC bit = “0”)
JX1
BCLK3
Serial Data Clock 3 Pin
(SELSRC bit = “1”)
B5
I
JX0
Conditional Jump 0 Pin
(SELSRC bit = “0”)
C5 SDIN3
I Serial Data Input 3 Pin
SDOUT3
Serial Data Output 3 Pin
(SELDO3 bit = “0”)
D5
O
GP0
DSP Programmable output 0 Pin
(SELDO3 bit = “1”)
B1 SYNC4
I Frame Sync 4 Pin
A1 BCLK4
I Serial Data Clock 4 Pin
C3 SDIN4
I Serial Data Input 4 Pin
I Frame Sync 5 Pin (Internal Pull-down pin)
(PT25N bit = “0”)
E1 SYNC5
Frame
Sync
5
Pin
(PT25N bit = “1”)
O
(PT25N bit = “0”)
I Serial Data Clock 5 Pin (Internal Pull-down pin)
D1 BCLK5
O Serial Data Clock 5 Pin
(PT25N bit = “1”)
C1 SDIN5
I Serial Data Input 5 Pin
( “L” output at PORTSEL25 bit = “0”)
D4 SDOUT5
O Serial Data Output 5 Pin
B3 I2C
I Control Interface Mode Select Pin “H”: I2C, “L”: SPI
Serial Clock Input pin
SPI (I2C pin = “L”)
SCLK
B2
I
CAD0
Slave Address 0 Input pin
I2C (I2C pin = “H”)
Chip select pin
SPI (I2C pin = “L”)
CSN
C2
I
SCL
Control Interface clock input pin
I2C (I2C pin = “H”)
SPI (I2C pin = “L”)
SO
O Serial data output pin
D2
SDA
I/O Control Interface input/output acknowledge pin
I2C (I2C pin = “H”)
Serial data input pin
SPI (I2C pin = “L”)
SI
A2
I
CAD1
Slave Address 1 Input pin
I2C(I2C pin = “H”)
C4 TEST
I Test pin (pull-down resistor) must be connected to VSS.
Note 1. 入力ピンは、オープンにしないで下さい。
Note 2. I2C, CAD0/1 pin は、“L”(VSS)または “H”(TVDD)固定で使用して下さい。
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[AK7719B]
■ 使用しないピンの処理について
使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。
Pin Name
Setting
SDOUT3/GPO, SDOUT4/GP1/STO/RDY,
オープン
SDOUT5
SYNC2, BCLK2, SYNC5, BCLK5
SYNC3/JX1, BCLK3/JX0, SDIN3, TEST
VSSに接続
SYNC4, BCLK4, SDIN4,
SYNC5, BCLK5, SDIN5,
■ パワーダウン時のピン状態
パワーダウン時（PDN pin= “L”）出力ピン及び入出力ピンは、下記の状態になっています。
I/O(Note 3)
Pin Name
SDOUT1
O
SYNC2
I/O
BCLK2
I/O
SYNC5
I/O
BCLK5
I/O
SDOUT2
O
SDOUT3
D5
O
GP0
SDOUT4
GP1
D3
O
STO
RDY
D4
SDOUT5
O
SO
O
D2
SDA
I/O
Note 3.ピンの属性を示しています
No.
C6
E5
E4
E1
D1
E2
パワーダウン時の状態
“L”出力
入力(internal pull-down)
入力(internal pull-down)
入力(internal pull-down)
入力(internal pull-down)
“L”出力
“L”出力
“L”出力
“L”出力
SPI (I2C pin = “L”) “L”出力
I2C (I2C pin = “H”) Hi-z
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[AK7719B]
6. 絶対最大定格
(VSS=0V; 全ての電圧はグランドに対する値です)
項 目
記号
VDD
電源電圧 (DSP Core)
TVDD
電源電圧 （Digital I/O）
IIN
入力電流(除：電源 Pin)
VIND
入力電圧
Ta
動作周囲温度
Tstg
保存温度
min
0.3
-0.3
0.3
-40
65
max
1.6
4.1
10
TVDD+0.3
85
150
Unit
V
V
mA
V
C
C
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。また、通常の 動作
は保証されません。
7. 推奨動作条件
(VSS=0V; 全ての電圧はグランドに対する値です)
min
typ
max
Unit
項 目
記号
VDD
1.1
1.2
1.3
V
Core電源電圧
TVDD
1.6
1.8
3.6
V
Digital I/O電源電圧
Note 4. TVDD と VDD の立ち上げシーケンスを考慮する必要はありません。各電源は PDN pin = “L” の
状態で立ち上げ、全ての電源が立ち上がった後、PDN pin =“H” としてください。
Note 5. SCL, SDA のプルアップ抵抗の接続先は、TVDD 以下にして下さい。
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので
十分ご注意下さい。
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[AK7719B]
8. SRC特性
(Ta= -40°C~85°C; VDD=1.2V, TVDD=1.8V; VSS=0V; Signal Frequency = 1kHz, data = 24bit; Measurement
Bandwidth = 20Hz~FSO/2kHz; unless otherwise specified.)
Parameter
Symbol
min
typ
max
Unit
Resolution
24
Bits
Input Sample Rate
FSI
8
48
kHz
Output Sample Rate
FSO
8
48
kHz
THD+N
(Input= 1kHz, 0dBFS)
FSO/FSI=48kHz/8kHz
-111
-103
dB
FSO/FSI=16kHz/48kHz
-113
dB
FSO/FSI=8kHz/48kHz
-113
dB
Dynamic Range (Input= 1kHz, -60dBFS)
FSO/FSI=48kHz/8kHz
108
113
dB
FSO/FSI=16kHz/48kHz
113
dB
FSO/FSI=8kHz/48kHz
111
dB
Dynamic Range (Input= 1kHz, -60dBFS, A-weighted)
dB
FSO/FSI=8kHz/48kHz
110
dB
Ratio between Input and Output Sample Rate
FSO/FSI
0.167
6
9. DC特性
(Ta=-40ºC~85ºC; VDD=1.2V, TVDD =1.6V~3.6V; VSS =0V)
min
typ
max
Unit
パラメータ
記号
VIH
70%TVDD
2.2VTVDD3.6V
V
ハイレベル入力電圧
VIH
80%TVDD
1.6VTVDD<2.2V
VIL
30%TVDD
2.2VTVDD3.6V
V
ローレベル入力電圧
VIL
20%TVDD
1.6VTVDD<2.2V
VOH
TVDD-0.2
V
ハイレベル出力電圧 Iout=-200A (Note 6)
VOL
0.2
V
ローレベル出力電圧 Iout= 200A (Note 6)
TVDD ≥ 2.0V
0.4
V
SDA ローレベル
VOL
20%TVDD
V
出力電圧 Iout = 3mA TVDD < 2.0V
Iin
±10
A
入力リーク電流
Rpd
40
Pulldown 抵抗(Note 7)
kΩ
Note 6. SDA pin を除きます
Note 7. SYNC2, BCLK2, SYNC5, BCLK5 pin が Internal Pull-down 設定 (PDS2 bit= PDS5 bit = “0”(default)) 時
です。
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[AK7719B]
10. 消費電流
(Ta=25ºC; VSS =0V, unless otherwise specified)
Parameter
min
typ
max
Unit
Power Supplies:
Power-Up (PDN pin = “H”)
Loopback mode (DSP reset mode, SRCA, B:Power-Dwon) Port1(fs=8kHz, I2S fin=1kHz,slave mode) to
Port2(master mode)
VDD
0.8
mA
VDD=1.2V
TVDD=1.8V
TVDD
0.6
mA
Power Consumption
2.1
mW
All Circuit Power-up (Note 9)（DSP, SRC power-up running at Port#1:fs=8kHz, Port#2/4: fs=48kHz）
VDD
36
mA
VDD=1.3V
TVDD=3.6V
TVDD
2
mA
Power Consumption
54
mW
Power-Down state (PDN pin = “L”), (Note 8)
2.4
8
VDD
A
VDD=1.2V
TVDD=1.8V
0.2
1
TVDD
A
Note 8. 全てのディジタル入力ピンを TVDD または VSS に固定した時の値です。
Note 9. VDD と TVDD の消費電流の値は使用周波数および DSP プログラム内容によって変化します.。
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[AK7719B]
11. SRCフィルタ特性
(Ta= -40°C~85°C, VDD=1.1V~1.3V, TVDD=1.6~3.6V, VSS =0V)
Parameter
Symbol
min
typ
max
PB
0
0.4583FSI
通過域 -0.01dB 0.980≦FSO/FSI≦6.000
PB
0
0.4167FSI
0.900≦FSO/FSI＜0.990
PB
0
0.2182FSI
0.533≦FSO/FSI＜0.909
PB
0
0.2177FSI
0.490≦FSO/FSI＜0.539
PB
0
0.1948FSI
0.450≦FSO/FSI＜0.495
PB
0
0.1312FSI
0.225≦FSO/FSI＜0.455
PB
0
0.0658FSI
通過域 -0.50dB 0.167≦FSO/FSI＜0.227
SB
0.5417FSI
阻止域
0.980≦FSO/FSI≦6.000
SB
0.5021FSI
0.900≦FSO/FSI＜0.990
SB
0.2974FSI
0.533≦FSO/FSI＜0.909
SB
0.2812FSI
0.490≦FSO/FSI＜0.539
SB
0.2604FSI
0.450≦FSO/FSI＜0.495
SB
0.1802FSI
0.225≦FSO/FSI＜0.455
SB
0.0970FSI
0.167≦FSO/FSI＜0.227
PR
±0.01
通過域リップル 0.225≦FSO/FSI≦6.000
PR
±0.50
0.167≦FSO/FSI＜0.227
SA
95.2
阻止域減衰量
0.450≦FSO/FSI≦6.000
SA
90.0
0.167≦FSO/FSI＜0.455
52.5×Tsi
群遅延
GD
+ 9.5×Tso
(Note 10)
Note 10. 入力側の SYNC の立ち上がりから出力側の SYNC の立ち上がりまでの時間です。
SYNCI
SDTI
Tsi
SRC Block
Unit
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
kHz
dB
dB
dB
dB
Sec
SYNCO
SDTO
52.5×Tsi + 9.5×Tso
SYNCI
Lch
Rch
SDTI
SYNCO
Tso
Lch
Rch
SDTO
Figure 3. SRC Filter Group Delay (Left Justified)
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[AK7719B]
12. スイッチング特性
■ システムクロック
(Ta= -40ºC ~ 85ºC, VDD=1.2V, TVDD= 1.6V ~ 3.6V, VSS=0V); CL=20pF(except SDA pin) or 400pF(SDA pin);
unless otherwise specified
Parameter
Symbol
min
typ
max
Unit
Normal Operation mode: SYNCx, BCLKx (x=1~5) Input Timing (Note 11)
Input Timing
SYNCx frequency
fs
8
48
kHz
BCLKx Input Timing (Note 12)
fBCLK
256
4096
kHz
BCLKx Pulse width Low
tBCKL
0.4 x tBCLK
ns
BCLKx Pulse width High
tBCKH
ns
0.4 x tBCLK
Note 11. SYNCx と BCLKx(x=1~5)は同期し、fs は各ポート毎に固定している必要があります。
Note 12. fBCLK ≧ 2 ×(データ長) × (SYNCx の周波数)を満たす必要があります。
■ リセットおよびパワーダウン
(Ta= -40ºC ~ 85ºC, VDD=1.2V, TVDD= 1.6V ~ 3.6V, VSS=0V)
Parameter
Symbol
min
Unit
typ
max
PDN accept pulse width
(Note 13)
tPDN
600
ns
Note 13. AK7719B は電源投入時に PDN pin = “L”から “H”に立ち上げることでリセットされます。
■ シリアルデータインタフェース
(Ta= -40ºC ~ 85ºC, TVDD= 1.6V ~ 3.6V, VSS=0V, CL=20pF)
min
パラメータ
記号
SDINx, SDOUTx (x = 1~5) (x=2, 5: slave mode)
20
BCLKx “↑”からSYNCx“↑”への遅延時間
(Note 14) tBSYD
100
SYNCx“↓”からBCLKx “↑”への遅延時間
(Note 14) tSYBD
tB1IDS
40
シリアルデータ入力 ラッチセットアップ時間
tB1IDH
40
シリアルデータ入力 ラッチホールド時間
tSY1OD
SYNC1からシリアルデータ出力遅延時間
BCLK1 “↓”からシリアルデータ出力遅延時間 (Note 15) tB1OD
SDIN2/5, SDOUT2/5 (master mode)
tB2IDS
40
シリアルデータ入力 ラッチセットアップ時間
tB2IDH
40
シリアルデータ入力 ラッチホールド時間
tSY2OD
SYNC2からシリアルデータ出力遅延時間
BCLK2 “↓”からシリアルデータ出力遅延時間 (Note 16) tB2OD
SDIN1 → SDOUT2/5, SDIN2/5→SDOUT1
tIOD
Loopback mode(Note 17)出力遅延時間
Note 14. BCLK1 の極性を反転させた場合は、BCLK1 の “↓”からになります。
Note 15. BCLK1 の極性を反転させた場合は、BCLK1 の “↑”からになります。
Note 16. BCLK2の極性を反転させた場合は、BCLK2の “↑”からになります。
Note 17. LPDO1 bit=”0”, LPDO2 bit=”0”設定
MS1565-J-00-PB
typ
max
Unit
40
40
ns
ns
ns
ns
ns
ns
40
40
ns
ns
ns
ns
60
ns
2013/11
- 12 -
[AK7719B]
■ タイミング波形
1/fs
ts=1/fs
1/fs
SYNCx
VIH
VIL
1/fBCLK
1/fBCLK
tBCLK=1/fBCLK
VIH
BCLKx
VIL
Figure 4. システムクロック(x=1~5)
PDN
tPDN
VIL
Figure 5. パワーダウン
MS1565-J-00-PB
2013/11
- 13 -
[AK7719B]
VIH
VIL
D
SYNCx
tBSYD
D
tSYBD
D
BCLKx
VIH
VIL
D
tB1IDS
D
tB1IDH
VIH
VIL
D
SDINx
tSY1OD
SDOUTx
D
D
tB1OD
D
50%TVDD
D
tIOD
D
SDINx
VIH
VIL
D
D
Figure 6. シリアルデータインタフェース (x=1~5) (x=2, 5: slave mode)
SYNC2/5
50%TVDD
BCLK2/5
50%TVDD
tB2IDS
tB2IDH
VIH
VIL
D
SDIN2/5
tSY2OD
D
D
tB2OD
D
SDOUT2/5
50%TVDD
D
tIOD
D
SDIN1
VIH
VIL
D
Figure 7. シリアルデータインタフェース (SDIN2/5, SDOUT2/5: master mode)
SDOUTy
D
50%TVDD
D
tIOD
D
SDINx
VIH
VIL
D
D
Figure 8. シリアルデータインタフェース(x=1, y=2/5 or x=2/5, y=1: loopback mode)
MS1565-J-00-PB
2013/11
- 14 -
[AK7719B]
■ μP インタフェース(SPI mode)
(Ta= -40ºC ~ 85ºC, VDD=1.2V; TVDD=1.6~3.6V, VSS =0V; CL=20pF)
Parameter
Symbol
min
μP Interface Timing (SPI mode)
SCLK Fall Time
tSF
SCLK Rise Time
tSR
SCLK Frequency
fSCLK
SCLK Low Level Width
tSCLKL
120
SCLK High Level Width
tSCLKH
120
CSN High Level Width
tWRQH
500
From CSN “↑” to PDN “↑”
tRST1
600
From PDN “↑” to CSN “↓”
tIRRQ
100
From CSN “↓” to SCLK “↓”
tWSC
500
From SCLK “↑” to CSN “↑”
tSCW
800
SI Latch Setup Time
tSIS
100
SI Latch Hold Time
tSIH
100
AK7719B → μP
Delay Time from SCLK “↓”to SO Output
tSOS
Hold Time from SCLK “↑” to SO Output (Note 18)
tSOH
100
Note 18. コマンドコードの 8bit 目入力時は除きます。
typ
max
Unit
30
30
4.0
ns
ns
MHz
ns
ns
ns
ns
s
ns
ns
ns
ns
100
ns
ns
tSR
tSF
VIH
SCLK
VIL
tSCLKL
tSCLKH
1/fSCLK
1/fSCLK
VIH
PDN
VIL
VIH
CSN
VIL
tRST1
tIRRQ
Figure 9. μP インタフェース 1 (SPI )
MS1565-J-00-PB
2013/11
- 15 -
[AK7719B]
VIH
tWRQH
CSN
VIL
VIH
SI
VIL
tSIS
tSIH
VIH
SCLK
VIL
tWSC
tSCW
tWSC
tSCW
Figure 10. μP インタフェース 2 (SPI)
VIH
SCLK
VIL
VIH
SO
VIL
tSOH
tSOS
Figure 11. μP インタフェース 3 (SPI)
MS1565-J-00-PB
2013/11
- 16 -
[AK7719B]
■ I²CBUSインタフェース
(Ta=-40ºC~85ºC, VDD=1.2V, VDD=1.6~3.6V, VSS =0V, CL=20pF)
Parameter
Symbol
min
I²C Timing
SCL clock frequency
fSCL
30
Bus Free Time Between Transmissions
tBUF
1.3
Start Condition Hold Time
tHD:STA
0.6
(prior to first Clock pulse)
Clock Low Time
1.3
tLOW
Clock High Time
0.6
tHIGH
Setup Time for Repeated Start Condition
0.6
tSU:STA
SDA Hold Time from SCL Falling
0
tHD:DAT
SDA Setup Time from SCL Rising
0.1
tSU:DAT
Rise Time of Both SDA and SCL Lines
tR
Fall Time of Both SDA and SCL Lines
tF
Setup Time for Stop Condition
0.6
tSU:STO
Pulse Width of Spike Noise Suppressed
tSP
0
by Input Filter
Capacitive load on bus
Cb
Note 19. I²C-bus は NXP B.V.の商標です。
typ
max
Unit
400
kHz
s
s
s
s
s
s
s
s
s
s
0.9
0.3
0.3
50
ns
400
pF
VIH
SDA
VIL
tBUF
tLOW
tR
tHIGH
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
tHD:DAT
tSU:DAT
tSU:STA
tSU:STO
Start
Stop
Start
Figure 12. I²C バスインタフェース
MS1565-J-00-PB
2013/11
- 17 -
[AK7719B]
13. パッケージ
30pin CSP (Unit: mm)
 0.05 M C
30 -0.285  0.03
Top View
(0.040±0.004)
 0.15 M
A
C
A B
3
4
7719B
3.14±0.03
5
6
B
1
E
A
D
C
B
0.5
1
2
XXXX
A
0.565±0.059
0.345±0.025
0.5
2.94±0.03
0.075 C
0.18±0.03
C
■ 材料・メッキ仕様
パッケージ材質: エポキシ系樹脂、ハロゲン (臭素、塩素)フリー
半田ボール材質: SnAgCu
MS1565-J-00-PB
2013/11
- 18 -
[AK7719B]
14. マーキング
7719B
XXXX
1
A
XXXX: Date code (4 digit)
15. 改訂履歴
Date (Y/M/D)
13/11/01
Revision
00
Reason
初版
Page
Contents
MS1565-J-00-PB
2013/11
- 19 -
[AK7719B]
旭化成エレクトロニクス製品のご検討ありがとうございます。
より詳しい資料を用意しておりますので、お手数ですが弊社営業担
当、あるいは弊社特約店営業担当までお申し付けください。
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いて行って頂くとともに、当該情報の使用に起因してお客様または第三者に生じた損害に対
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途弊社より書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。
万が一、これらの用途に本製品を使用された場合、弊社は、当該使用から生ずる損害等の責
任を一切負うものではありません。
3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場
合があります。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財産
等が侵害されることのないよう、お客様の責任において、本製品を搭載されるお客様の製品に
必要な安全設計を行うことをお願いします。
4. 本製品および本書記載の技術情報を、大量破壊兵器の開発等の目的、軍事利用の目的、ある
いはその他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸出ま
たは非居住者に提供する場合は、「外国為替及び外国貿易法」その他の適用ある輸出関連法
令を遵守し、必要な手続を行ってください。本製品および本書記載の技術情報を国内外の法
令および規則により製造、使用、販売を禁止されている機器・システムに使用しないでくだ
さい。
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ださい。本製品のご使用に際しては、特定の物質の含有・使用を規制するRoHS指令等、適用
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様がかかる法令を遵守しないことにより生じた損害に関して、弊社は一切の責任を負いかね
ます。
6. お客様の転売等によりこの注意事項に反して本製品が使用され、その使用から損害等が生じ
た場合はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。
7. 本書の全部または一部を、弊社の事前の書面による承諾なしに、転載または複製することを
禁じます。
MS1565-J-00-PB
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