[AK5574] AK5574 4-Channel Differential 32-bit ADC 1. 概 要 AK557x シリーズはディジタルオーディオ機器用に開発された差動入力、サンプリング周波数 8 kHz 768 kHz の 32-bit A/D コンバータです。121 dB のダイナミックレンジと 112 dB の S/(N+D) を低消費電 力で実現しています。 AK5574 は 4 チャネルの A/D コンバータを持ち、ミキサーやマルチチャネルレコーダに最適です。4 種 類のディジタルフィルタを内蔵し、お好みの音質に合わせて選択することができます。TDM オーディオ フォーマットに対応し DSP との接続が容易です。また、11.2 MHz までの DSD 出力が可能です。チャ ネル加算機能を使うと 4-to-2 mode 時 124 dB 、4-to-1 mode 時 127 dB にダイナミックレンジが向上し ます。 2. 特 長 サンプリングレート: 8 kHz - 768 kHz 入力部: 完全差動入力 S/(N+D): 112 dB DR: 121 dB (4-to-2 mode: 124 dB, 4-to-1 mode: 127 dB) S/N: 121 dB (4-to-2 mode: 124 dB, 4-to-1 mode: 127 dB) 内蔵フィルタ: LPF 4種類, ディジタルHPF 電源電圧: 4.75- 5.25 V (アナログ), 1.7-1.98 V or 3.0- 3.6 V (ディジタル) 出力フォーマット: PCM mode: 24-bit/32-bit 前詰め, I2S or TDM DSD mode: DSD Native 64, 128, 256 Optimal Data Placement modeによりTDM mode時のSlot利用効率を最大化 カスケードTDM I/F: TDM512: fs= 48 kHzに対応 TDM256: fs= 96 kHz or 48 kHzに対応 TDM128: fs= 192 kHz, 96 kHz or 48 kHzに対応 動作モード: Matert mode & Slave mode 検出機能: 入力オーバフロー レジスタインタフェース: 3-wire Serial and I2C μP I/F(ピン設定も可) 消費電力: 275 mW (@AVDD= 5.0 V, TVDD= 3.3 V, fs= 48 kHz) パッケージ: 48-pin QFN 015016764-J-00 2015/12 -1- [AK5574] 3. 目 次 概 要.................................................................................................................................................. 1 特 長.................................................................................................................................................. 1 目 次.................................................................................................................................................. 2 ブロック図 .......................................................................................................................................... 3 ■ ブロック図 ......................................................................................................................................... 3 5. ピン配置と機能説明 ............................................................................................................................ 4 ■ ピン配置 ............................................................................................................................................. 4 ■ 機能説明 ............................................................................................................................................. 5 ■ 使用しないピンの処理について ........................................................................................................ 7 6. 絶対最大定格 ....................................................................................................................................... 8 7. 推奨動作条件 ....................................................................................................................................... 8 8. アナログ特性 ....................................................................................................................................... 9 9. フィルタ特性 ..................................................................................................................................... 10 ■ ADCフィルタ特性 (fs = 48 kHz) ...................................................................................................... 10 ■ ADCフィルタ特性 (fs = 96 kHz) ...................................................................................................... 12 ■ ADCフィルタ特性 (fs = 192 kHz) .................................................................................................... 14 ■ ADCフィルタ特性 (fs = 384 kHz) .................................................................................................... 16 ■ ADCフィルタ特性 (fs = 768 kHz) .................................................................................................... 17 10. DC特性 .......................................................................................................................................... 18 11. スイッチング特性 .......................................................................................................................... 19 ■ タイミング波形 ................................................................................................................................ 26 12. 動作説明 ........................................................................................................................................ 31 ■ディジタルコア電源 .......................................................................................................................... 31 ■ 出力モード ....................................................................................................................................... 31 ■ Master modeとSlave mode ............................................................................................................. 31 ■ システムクロック ............................................................................................................................ 31 ■ オーディオインタフェースフォーマット ........................................................................................ 34 ■ Channel Summation (PCM mode, DSD mode) ............................................................................... 46 ■ Optimal Data Placement mode (PCM mode, DSD mode) .............................................................. 46 ■ CH Power Down & Channel Summation (PCM mode, DSD mode) ................................................ 46 ■ データスロット配置 ......................................................................................................................... 50 ■ ディジタルフィルタ選択機能 (PCM mode) .................................................................................... 51 ■ ディジタルHPF (PCM mode) .......................................................................................................... 51 ■ オーバフロー検出機能 (PCM mode , DSD mode)........................................................................... 51 ■ LDO .................................................................................................................................................. 52 ■ リセット ........................................................................................................................................... 52 ■ パワーアップ/ダウンシーケンス例 ............................................................................................... 53 ■ 動作モードコントロール ................................................................................................................. 56 ■ レジスタコントロールインタフェース............................................................................................ 56 ■ レジスタマップ ................................................................................................................................ 60 ■ レジスタ詳細説明 ............................................................................................................................ 60 13. 外部接続回路例 ............................................................................................................................. 63 14. パッケージ..................................................................................................................................... 66 ■ 外形寸法図 ....................................................................................................................................... 66 ■ 材質・メッキ仕様 ............................................................................................................................ 66 ■ マーキング ....................................................................................................................................... 66 15. オーダリングガイド ...................................................................................................................... 67 16. 改訂履歴 ........................................................................................................................................ 67 1. 2. 3. 4. 015016764-J-00 2015/12 -2- [AK5574] 4. ブロック図 VREFL2 VREFH2 VREFL1 VREFH1 ■ ブロック図 TVDD AIN1P Delta-Sigma Modulator VDD18 DVSS LDO Voltage Reference AIN1N LDOE HPF Decimation Filter DIF0/DSDSEL0 DIF1/DSDSEL1 AIN2P AIN2N AIN3P AIN3N Delta-Sigma Modulator Decimation Filter HPF Delta-Sigma Modulator Decimation Filter HPF BICK/DCLK LRCK/DSDOL1 Serial Output Interface TDMIN/DSDOR1 SDTO1/DSDOL2 SDTO2/DSDOR2 AIN4P AIN4N Delta-Sigma Modulator HPF Decimation Filter DP TDM0 TDM1 ODP AVDD AVSS PS/CAD0_SPI CKS0/SDA/CDTI CKS1/CAD0_I2C/CSN CKS2/SCL/CCLK CKS3/CAD1 I2C DCKS/HPFE OVF MSN PW0 PW1 PW2 SD/PMOD SLOW/DCKB TEST MCLK PDN Controller Figure 1. AK5574 Block Diagram 015016764-J-00 2015/12 -3- [AK5574] 5. ピン配置と機能説明 36 35 34 33 32 31 30 29 28 27 26 25 SD/PMOD SLOW/DCKB CKS3/CAD1 CKS2/SCL/CCLK CKS1/CAD0_I2C/CSN CKS0/SDA/CDTI OVF SDTO2/DSDOR2 SDTO1/DSDOL2 TDMIN/DSDOR1 LRCK/DSDOL1 BICK/DCLK ■ ピン配置 37 38 39 40 41 42 43 44 45 46 47 48 48QFN TOP VIEW Exposed Pad (Back Face) * 24 23 22 21 20 19 18 17 16 15 14 13 MSN PW2 PW1 PW0 PDN VDD18 DVSS TVDD MCLK TEST AIN4P AIN4N NC VREFL1 VREFH1 AIN2N AIN2P AVDD AVSS AIN3P AIN3N VREFH2 VREFL2 NC 1 2 3 4 5 6 7 8 9 10 11 12 DIF0/DSDSEL0 DIF1/DSDSEL1 TDM0 TDM1 PSN/CAD0_SPI I2C DP HPFE/DCKS LDOE ODP AIN1P AIN1N * パッケージ裏面中央の露出パッド(Exposed Pad)は、オープンまたはグランドに接続して下さい Figure 2. ピン配置図 015016764-J-00 2015/12 -4- [AK5574] ■ 機能説明 No. Pin Name I/O 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 NC VREFL1 VREFH1 AIN2N AIN2P AVDD AVSS AIN3P AIN3N VREFH2 VREFL2 NC AIN4N AIN4P TEST MCLK I I I I I I I I I I I I 17 TVDD - 18 DVSS I NC Pin (The pins that are not to be connected) ADC Low Level Voltage Reference Input Pin ADC High Level Voltage Reference Input Pin Channel 2 Negative Input Pin Channel 2 Positive Input Pin Analog Power Supply Pin (AIN1-4), 4.75-5.25 V Analog Ground Pin (AIN1-4) Channel 3 Positive Input Pin Channel 3 Negative Input Pin ADC High Level Voltage Reference Input Pin ADC Low Level Voltage Reference Input Pin NC Pin (The pins that are not to be connected) Channel 4 Negative Input Pin Channel 4 Positive Input Pin TEST Enable Pin Master Clock Input Pin Digital I/O Buffers and LDO Power Supply Pin, 1.7-1.98 V (LDOE pin= “L”) or 3.0-3.6 V (LDOE pin= “H”). Digital Ground Pin Digital Core Power Supply Pin, 1.7-1.98 V (LDOE pin= “L”) 19 VDD18 O LDO Stabilization Capacitor Connect Pin. (LDOE pin= “H”) 20 PDN I 21 22 23 24 PW0 PW1 PW2 MSN I I I I I BICK 25 O DCLK O I LRCK 26 O DSDOL1 O TDMIN I DSDOR1 O SDTO1 DSDOL2 SDTO2 DSDOR2 OVF O O O O O 27 28 29 30 Function Reset & Power Down Pin “L”: Reset & Power Down, “H” : Normal Operation Power Management Pin, Channel Summation Mode select Pin1 Power Management Pin, Channel Summation Mode select Pin2 Power Management Pin, Channel Summation Mode select Pin3, Master/Slave Select Pin Audio Serial Data Clock Input Pin in PCM & Slave Mode (This pin is pull down by 100 kΩ internally.) Audio Serial Data Clock Output Pin in PCM & Master Mode (This pin is pull down by 100 kΩ internally.) DSD Clock Output Pin in DSD Mode (This pin is pull down by 100 kΩ internally.) Channel Clock Input Pin in PCM & Slave Mode (This pin is pull down by 100 kΩ internally.) Channel Clock Output Pin in PCM & Master Mode (This pin is pull down by 100 kΩ internally.) Audio Serial Data Output Pin for AIN1 in DSD Mode (This pin is pull down by 100 kΩ internally.) TDM Data Input Pin in PCM Mode (This pin is pull down by 100 kΩ internally.) Audio Serial Data Output Pin for AIN2 in DSD Mode (This pin is pull down by 100 kΩ internally.) Audio Serial Data Output Pin for AIN1 and AIN2 in PCM Mode Audio Serial Data Output Pin for AIN3 in DSD Mode Audio Serial Data Output Pin for AIN3 and AIN4 in PCM Mode Audio Serial Data Output Pin for AIN4 in DSD Mode Analog Input Over Flow Flag Output Pin 015016764-J-00 Power Down Status Hi-z & Pull Down with 500 Ω Hi-z Hi-z Hi-z Hi-z Hi-z L L L L L 2015/12 -5- [AK5574] No. 31 32 33 34 35 36 Pin Name I/O Function CKS0 SDA CDTI CKS1 CAD0_I2C CSN CKS2 SCL CCLK CKS3 CAD1 SLOW DCKB SD PMOD I I/O I I I I I I I I I I I I I Clock Mode Select Pin 2 Control Data I/O Pin in I C Bus Serial Control Mode Control Data Input Pin in 3-wire Serial Control Mode Clock Mode Select Pin 2 Chip Address 0 Pin in I C Bus Serial Control Mode Chip Select Pin in 3-wire Serial Control Mode Clock Mode Select Pin 2 Control Data Clock Pin in I C Bus Serial Control Mode Control Data Clock Pin in 3-wire Serial Control Mode Clock Mode Select Pin 2 Chip Address 1 Pin in I C Bus or 3-wire Serial Control Mode Slow Roll-OFF Digital Filter Select Pin in PCM Mode Polarity of DCLK Pin in DSD Mode Short Delay Digital Filer Select Pin in PCM Mode DSD Phase Modulation Mode Select Pin in DSD Mode Audio Data Format Select Pin in PCM Mode 2 “L”: MSB Justified, “H”: I S DSD Sampling Rate Control Pin in DSD Mode Audio Data Format Select Pin in PCM Mode “L”: 24-bit Mode, “H”: 32-bit Mode DSD Sampling Rate Control Pin in DSD Mode TDM I/F Format Select Pin * DSDモード時は、 “L”に固定してください。 TDM I/F Format Select Pin * DSDモード時は、 “L”に固定してください。 Control Mode Select Pin (I2C pin = “H”) 2 “L”:I C Bus Serial Control Mode, “H” :Parallel Control Mode Chip Address 0 Pin in 3-wire serial control Mode (I2C pin = “L”) Control Mode Select Pin “L”: 3-wire Serial Control Mode 2 “H”: I C Bus Serial Control Mode or Parallel Control Mode DSD Mode Enable Pin “L”: PCM Mode, “H”: DSD Mode High Pass Filter Enable Pin “L”: HPF Disable, “H”: HPF Enable Master Clock Frequency Select at DSD Mode (DSD Only) LDO Enable Pin “L”: LDO Disable, “H”: LDO Enable DIF0 I DSDSEL0 I DIF1 I DSDSEL1 I 39 TDM0 I 40 TDM1 I PSN I CAD0_SPI I 42 I2C I 43 DP I 37 38 41 44 45 HPFE I DCKS I LDOE I Power Down Status Hi-z - - This pin is pulled down by 100kΩ internally. 46 47 48 ODP AIN1P AIN1N I I I Optimal Data Placement Mode Enable Pin Channel 1 Positive Input Pin Channel 1 Negative Input Pin - Note 1. ディジタル入力ピンはフローティングにしないでください。 015016764-J-00 2015/12 -6- [AK5574] ■ 使用しないピンの処理について 使用しない入出力ピンは下記のように処理してください。 PCM mode時 区分 Analog Digital ピン名 AIN1-4P, AIN1-4N VREFH1-2 VREFL1-2, NC TDMIN, TEST SDTO1-2, OVF 設定 オープン AVDDに接続 AVSSに接続 DVSSに接続 オープン DSD mode時 区分 ピン名 AIN1-4P, AIN1-4N Analog VREFH1-2 VREFL1-2, NC TDMIN, TDM0, TDM1, TEST Digital DSDDOL1-2, DSDDOR1-2, OVF Note 2. 使用しないチャネルはパワーダウンしてください。 015016764-J-00 設定 オープン AVDDに接続 AVSSに接続 DVSSに接続 オープン 2015/12 -7- [AK5574] 6. 絶対最大定格 (VSS= 0 V; Note 3) Parameter Symbol Min. Max. Unit アナログ電源 (AVDD pin) AVDDam −0.3 6.0 V 電源電圧 ディジタルインタフェース電源 (TVDD pin) TVDDam −0.3 4.0 V VDD18am −0.3 2.5 V ディジタルコア電源 (VDD18 pin) (Note 4) 入力電流 (電源ピンを除く) IIN 10 mA アナログ入力電圧 (AIN1-4P, AIN1-4N pins) VINA −0.3 AVDD+0.3 V ディジタル入力電圧 VIND −0.3 TVDD+0.3 V 動作周囲温度 °C タブVSS接続の場合 Ta −40 105 °C Ta −40 70 タブオープンの場合 保存温度 Tstg −65 150 °C Note 3. 電圧はすべてグラウンドピンに対する値です。 Note 4. 1.8V LDOをオフにして(LDOE pin= “L”)、VDD18 pinに外から電源電圧を供給する場合です。 注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。 また通常の動作は保証されません。 7. 推奨動作条件 (VSS= 0 V; Note 3) Parameter Symbol Min. Typ. Max. Unit アナログ電源 (AVDD pin) AVDD 4.75 5.0 5.25 V (LDOE pin= “L”) (Note 5) ディジタルインタフェース電源 (TVDD pin) TVDD 1.7 1.8 1.98 V 電源電圧 (Note 6) ディジタルコア電源 (VDD18 pin) VDD18 1.7 1.8 1.98 V (LDOE pin= “H”) (Note 7) ディジタルインタフェース電源 (TVDD pin) TVDD 3.0 3.3 3.6 V Voltage “H” voltage Reference (Note 8) VREFH1-2 4.75 5.0 5.25 V Reference “L” voltage reference VREFL1-2 AVSS V (Note 9) Note 3. 電圧はすべてグラウンドピンに対する値です。 Note 5. LDOE pin= “L”のとき、TVDD pin は VDD18 pin より先にまたは同時に立ち上げてください。 AVDD pin と TVDD pin の間及び AVDD pin と VDD18 pin の間の立上げ順序に制限はありません。 Note 6. LDOE pin= “L”のとき、TVDD は VDD18±0.1 V 以内にしてください。 Note 7. LDOE pin= “H”のとき、内部 LDO が 1.8 V を出力します。 TVDD pin と AVDD pin の電源立ち上げシーケンスを考慮する必要はありません。 Note 8. VREFH1-2 は AVDD+0.1 V 以下にしてください。 Note 9. VREFL1-2 は AVSS と同電位にしてください。 アナログ入力電圧は{(VREFH) – (VREFL)}に比例します。 Vin (Typ., @ 0dB) = 2.8 {(VREFH) – (VREFL)} / 5 [V]. 注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負を負いません。 015016764-J-00 2015/12 -8- [AK5574] 8. アナログ特性 (特記なき場合はTa= 25 C; AVDD= 5.0 V; TVDD= 3.3 V, fs= 48 kHz, BICK= 64fs; Signal Frequency= 1 kHz; 24-bit Data; Measurement frequency= 20 Hz-20 kHz at fs= 48 kHz, 40 Hz-40 kHz at fs= 96 kHz, 40 Hz-40 kHz at fs= 192 kHz) Parameter Min. Typ. Max. Analog Input Characteristics: Resolution 32 Input Voltage (Note 10) 2.7 2.8 2.9 1 dBFS 112 100 S/(N+D) fs= 48 kHz 97 20 dBFS BW=20 kHz 57 60 dBFS 1 dBFS 110 fs= 96 kHz 90 20 dBFS BW= 40 kHz 50 60 dBFS 1 dBFS 110 fs= 192 kHz 90 20 dBFS BW= 40 kHz 50 60 dBFS Not Sum. mode 117 121 Dynamic Range 4-to-2 mode 124 (60dBFS with A-weighted) 4-to-1 mode 127 Not Sum. mode 117 121 S/N 4-to-2 mode 124 (A-weighted) 4-to-1 mode 127 Input Resistance 3.0 3.6 4.2 DSD 64fs時は、2倍になります。 Unit bit Vpp dB dB dB dB dB dB dB dB dB dB dB dB dB dB dB k (DSD128, DSD256時は表の通り) Interchannel Isolation 110 120 (AIN1↔AIN2, AIN3↔AIN4) Interchannel Gain Mismatch 0 0.5 Power Supply Rejection (Note 11) 60 Power Supplies Power Supply Current Normal Operation (PDN pin = “H”, LDOE pin = “H”) AVDD+VREFH1/2 49 64 TVDD (fs= 48 kHz) 9 12 TVDD (fs= 96 kHz) 16 21 TVDD (fs= 192 kHz) 15 20 Power Down Mode (PDN pin = “L”) (Note 12) AVDD+TVDD 10 100 Note 10. ADC出力がフルスケールになる(AINnP)(AINnN)の値です(n=1-4)。 Vin = 0.56 (VREFHmVREFLm) [Vpp]. (m=1-2) Note 11. VREFH1-2を一定にしてAVDD, TVDDに1 kHz, 20 mVppの正弦波を重畳した場合です。 Note 12. 全てのディジタル入力ピンをTVDDまたはTVSSに固定した時の値です。 015016764-J-00 dB dB dB mA mA mA mA A 2015/12 -9- [AK5574] 9. フィルタ特性 ■ ADCフィルタ特性 (fs = 48 kHz) (Ta= 40 - +105 C; AVDD= 4.75-5.25 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”), VDD18= 1.7-1.98 V (LDOE pin= “L”)) Parameter Symbol Min. Typ. Max. Unit Digital Filter (Decimation LPF): SHARP ROLL-OFF (Figure 3) (SD pin= “L”, SLOW pin= “L”) Passband (Note 13) +0.001/0.06 dB PB 0 22.0 kHz 24.4 kHz 6.0 dB Stopband (Note 13) SB 27.9 kHz Stopband Attenuation SA 85 dB Group Delay Distortion 0 - 20.0 kHz 0 1/fs GD Group Delay (Note 14) GD 19 1/fs Digital Filter (Decimation LPF): SLOW ROLL-OFF (Figure 4) (SD pin= “L”, SLOW pin= “H”) Passband (Note 13) +0.001/0.076 dB PB 0 12.5 kHz 21.9 kHz 6.0 dB Stopband (Note 13) SB 36.5 kHz Stopband Attenuation SA 85 dB Group Delay Distortion 0 - 20.0 kHz 0 1/fs GD Group Delay (Note 14) GD 7 1/fs Digital Filter (Decimation LPF): SHORT DELAY SHARP ROLL-OFF FILTER (Figure 5) (SD pin= “H”, SLOW pin= “L”) Passband (Note 13) PB 0 22.0 kHz +0.001/0.06 dB 24.4 kHz 6.0 dB Stopband (Note 13) SB 27.9 kHz Stopband Attenuation SA 85 dB Group Delay Distortion 0 - 20.0 kHz 2.8 1/fs GD Group Delay (Note 14) GD 5 1/fs Digital Filter (Decimation LPF): SHORT DELAY SLOW ROLL-OFF (Figure 6) (SD pin= “H”,SLOW pin= “H”) Passband (Note 13) +0.001/0.076 dB PB 0 12.5 kHz 21.9 kHz 6.0 dB Stopband (Note 13) SB 36.5 kHz Stopband Attenuation SA 85 dB Group Delay Distortion 0 - 20.0 kHz 1.2 1/fs GD Group Delay (Note 14) GD 5 1/fs Digital Filter (HPF): Frequency Response FR 1.0 Hz 3.0 dB 2.5 Hz 0.5 dB (Note 13) 6.5 Hz 0.1 dB Note 13. The Passband and Stopband Frequencies scale with fs. For Example, PB (+0.001 dB/0.06 dB) = 0.46 fs (SHARP ROLL-OFF). For Example, PB (+0.001 dB/0.076 dB) = 0.26 fs (SLOW ROLL-OFF). Note 14. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてからSDTO Lchの MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、最 大+1[1/fs]の誤差を生じる可能性があります。 015016764-J-00 2015/12 - 10 - [AK5574] Figure 3. SHARP ROLL-OFF (fs= 48 kHz) Figure 4. SLOW ROLL-OFF (fs= 48 kHz) Figure 5. SHORT DELAY SHARP ROLL-OFF (fs= 48 kHz) Figure 6. SHORT DELAY SLOW ROLL-OFF (fs=48 kHz) 015016764-J-00 2015/12 - 11 - [AK5574] ■ ADCフィルタ特性 (fs = 96 kHz) (Ta= 40 - +105 C; AVDD= 4.75-5.25 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”), VDD18= 1.7-1.98 V (LDOE pin= “L”)) Parameter Symbol Min. Typ. Max. Unit Digital Filter (Decimation LPF): SHARP ROLL-OFF (Figure 7) (SD pin= “L”, SLOW pin= “L”) 44.1 Passband (Note 13) +0.001/0.06 dB 0 kHz PB 48.8 kHz 6.0 dB Stopband (Note 13) SB 55.7 kHz Stopband Attenuation SA 85 dB Group Delay Distortion 0 - 40.0 kHz 0 1/fs GD Group Delay (Note 14) GD 19 1/fs Digital Filter (Decimation LPF): SLOW ROLL-OFF (Figure 8) (SD pin= “L”, SLOW pin= “H”) 25 Passband (Note 13) +0.001/0.076 dB 0 kHz PB 43.8 kHz 6.0 dB Stopband (Note 13) SB 73 kHz Stopband Attenuation SA 85 dB Group Delay Distortion 0 - 40.0 kHz 0 1/fs GD Group Delay (Note 14) GD 7 1/fs Digital Filter (Decimation LPF): SHORT DELAY SHARP ROLL-OFF (Figure 9) (SD pin= “H”,SLOW pin= “L”) Passband (Note 13) +0.001/0.06 dB 0 44.1 kHz PB 48.8 kHz 6.0 dB Stopband (Note 13) SB 55.7 kHz Stopband Attenuation SA 85 dB Group Delay Distortion 0 - 40.0 kHz 2.8 1/fs GD Group Delay (Note 14) GD 5 1/fs Digital Filter (Decimation LPF): SHORT DELAY SLOW ROLL-OFF (Figure 10) (SD pin=“H”, SLOW pin= “H”) Passband (Note 13) +0.001/0.076 dB 0 25 kHz PB 43.8 kHz 6.0 dB Stopband (Note 13) SB 73 kHz Stopband Attenuation SA 85 dB Group Delay Distortion 0 - 40.0 kHz 1.2 1/fs GD Group Delay (Note 14) GD 5 1/fs Digital Filter (HPF): Frequency Response FR 1.0 Hz 3.0 dB 2.5 Hz 0.5 dB (Note 13) 6.5 Hz 0.1 dB Note 13. The Passband and Stopband Frequencies scale with fs. For example, PB (+0.001 dB/0.06 dB) = 0.46 fs (SHARP ROLL-OFF). For example, PB (+0.001 dB/0.076 dB) = 0.26 fs (SLOW ROLL-OFF). Note 14. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてからSDTO Lchの MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、最 大+1[1/fs]の誤差を生じる可能性があります。 015016764-J-00 2015/12 - 12 - [AK5574] Figure 7. SHARP ROLL-OFF (fs= 96 kHz) Figure 8. SLOW ROLL-OFF (fs= 96 kHz) Figure 9. SHORT DELAY SHARP ROLL-OFF (fs=96 kHz) Figure 10. SHORT DELAY SLOW ROLL-OFF (fs= 96 kHz) 015016764-J-00 2015/12 - 13 - [AK5574] ■ ADCフィルタ特性 (fs = 192 kHz) (Ta= 40 - +105 C; AVDD= 4.75-5.25 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”), VDD18= 1.7-1.98 V (LDOE pin= “L”)) Parameter Symbol Min. Typ. Max. Unit Digital Filter (Decimation LPF): SHARP ROLL-OFF (Figure 11) (SD pin=“L”, SLOW pin= “L”) 83.7 Passband (Note 13) +0.001/0.037 dB 0 kHz PB 100.2 kHz 6.0 dB Stopband (Note 13) SB 122.9 kHz Stopband Attenuation SA 85 dB Group Delay Distortion 0 - 40.0 kHz 0 1/fs GD Group Delay (Note 14) GD 15 1/fs Digital Filter (Decimation LPF): SLOW ROLL-OFF (Figure 12) (SD pin=“L”, SLOW pin= “H”) Passband (Note 13) 0 31.5 kHz +0.001/0.1 dB PB 75.2 kHz 6.0 dB Stopband (Note 13) SB 146 kHz Stopband Attenuation SA 85 dB Group Delay Distortion 0 - 40.0 kHz 0 1/fs GD Group Delay (Note 14) GD 8 1/fs Digital Filter (Decimation LPF): SHORT DELAY SHARP ROLL-OFF FILTER (Figure 13) (SD pin=“H”, SLOW pin= “L”) Passband (Note 13) +0.001/0.037 dB 0 83.7 kHz PB 100.2 kHz 6.0 dB Stopband (Note 13) SB 122.9 kHz Stopband Attenuation SA 85 dB Group Delay Distortion 0 - 40.0 kHz 0.3 1/fs GD Group Delay (Note 14) GD 6 1/fs Digital Filter (Decimation LPF): SHORT DELAY SLOW ROLL-OFF FILTER (Figure 14) (SD pin=“H”, SLOW pin= “H”) Passband (Note 13) 0 31.1 kHz +0.001/0.1 dB PB 75.2 kHz 6.0 dB Stopband (Note 13) SB 146 kHz Stopband Attenuation SA 85 dB Group Delay Distortion 0 - 40.0 kHz 0.4 1/fs GD Group Delay (Note 14) GD 6 1/fs Digital Filter (HPF): Frequency Response FR 1.0 Hz 3.0dB 2.5 Hz 0.5dB (Note 13) 6.5 Hz 0.1dB Note 13. The Passband and Stopband Frequencies scale with fs. For Example, PB (+0.001 dB/0.037 dB) = 0.436 fs (SHARP ROLL-OFF). For Example, PB (+0.001 dB/0.1 dB) = 0.164 fs (SLOW ROLL-OFF). Note 14. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてからSDTO Lchの MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、最 大+1[1/fs]の誤差を生じる可能性があります。 015016764-J-00 2015/12 - 14 - [AK5574] Figure 11. SHARP ROLL-OFF (fs=192 kHz) Figure 12. SLOW ROLL-OFF (fs=192 kHz) Figure 13. SHORT DELAY SHARP ROLL-OFF (fs=192 kHz) Figure 14. SHORT DELAY SLOW ROLL-OFF (fs=192 kHz) 015016764-J-00 2015/12 - 15 - [AK5574] ■ ADCフィルタ特性 (fs = 384 kHz) (Ta= 40 - +105 C; AVDD= 4.75-5.25 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”), VDD18= 1.7-1.98 V (LDOE pin= “L”)) Parameter Symbol Min. Typ. Max. Unit Digital Filter (Decimation LPF) (Figure 15) (SD pin = “X”, SLOW pin = “X”) * SD pin, Slow pin に依存しません。 Frequency Response 0.1 dB 81.75 kHz (Note 13) 114 kHz 1.0 dB FR 137.63 kHz 3.0 dB 157.2 kHz 6.0 dB Stopband (Note 13) SB 277.4 kHz Stopband Attenuation SA 85 dB Group Delay Distortion 0 - 40.0 kHz ΔGD 0 1/fs Group Delay (Note 14) GD 7 1/fs Note 13. The Passband and Stopband Frequencies scale with fs. Note 14. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてからSDTO Lchの MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、最 大+1[1/fs]の誤差を生じる可能性があります。 Figure 15. Frequency Response (fs = 384 kHz) 015016764-J-00 2015/12 - 16 - [AK5574] ■ ADCフィルタ特性 (fs = 768 kHz) (Ta= 40 - +105 C; AVDD= 4.75-5.25 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”), VDD18= 1.7-1.98 V (LDOE pin= “L”)) Parameter Symbol Min. Typ. Max. Unit Digital Filter (Decimation LPF) (Figure 16) (SD pin = “X”, SLOW pin = “X”) * SD pin, Slow pinに依存しません。 Frequency Response 0.1 dB 26.25 kHz (Note 13) 83.75 kHz 1.0 dB FR 144.5 kHz 3.0 dB 203.1 kHz 6.0 dB Stopband (Note 13) SB 640.3 kHz Stopband Attenuation SA 85 dB Group Delay Distortion 0 - 40.0 kHz ΔGD 0 1/fs Group Delay (Note 14) GD 5 1/fs Note 13. The Passband and Stopband Frequencies scale with fs. Note 14. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてからSDTO Lchの MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、最 大+1[1/fs]の誤差を生じる可能性があります。 Figure 16. Frequency Response (fs= 768 kHz) 015016764-J-00 2015/12 - 17 - [AK5574] 10. DC特性 (Ta= 40-105 C; AVDD= 4.75-5.25 V, VDD18= 1.7-1.98 V (LDOE pin=“L”)) Parameter Symbol Min. Typ. TVDD= 3.0-3.6 V (LDOE pin=”H”) High-Level Input Voltage Low-Level Input Voltage High-Level Output Voltage (Iout= 100 µA) Low-Level Output Voltage (except SDA pin: Iout= 100 µA) (SDA pin: Iout= 3 mA) TVDD= 1.7-1.98 V (LDOE pin=”L”) (Note 15) (Note 15) (Note 16) Max. Unit VIH VIL 70%TVDD - - 30%TVDD V V VOH TVDD0.5 - - V VOL VOL - - 0.5 0.4 V V (Note 17) High-Level Input Voltage (Note 15) VIH 80%TVDD V Low-Level Input Voltage (Note 15) VIL 20%TVDD V High-Level Output Voltage (Note 16) VOH TVDD0.3 V (Iout= 100 µA) Low-Level Output Voltage (Note 17) (except SDA pin: Iout= 100 µA) VOL 0.3 V (SDA pin: Iout= 3 mA) VOL 20%TVDD V Input Leakage Current Iin 10 A Note 15. MCLK, PDN, PW0-2, MSN, BICK (Slave mode), LRCK (Slave mode), TDMIN, SLOW/DCKB, SD/PMOD, CKS0/SDA (Write)/CDTI, CKS1/CAD_I2C/CSN, CKS2/SCL/CCLK, CKS3/CAD1, DIF0/DSDSEL0, DIF1/DSDSEL1, TDM0, TDM1, PS/CAD0_SPI, I2C, DP, DCKS/HPFE, LDOE, ODP, TEST Note 16. BICK (Master mode)/DCLK, LRCK (Master Mode)/DSDOL1, DSDOR1, SDTO1/DSDOL2, SDTO2/DSDOR2, OVF Note 17. Note 16. のpin およびSDA (Read)。プルアップ抵抗の接続先はTVDD+0.3 V以内にしてくださ い。 015016764-J-00 2015/12 - 18 - [AK5574] 11. スイッチング特性 (Ta= 40 - +105 C; AVDD= 4.75-5.25 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”), VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF) Parameter Symbol Min. Typ. Max. Unit Master Clock Timing (Figure 18) fCLK 2.048 49.152 MHz Frequency dCLK 45 55 % Duty Cycle LRCK Frequency (Slave mode) (Figure 17) Normal mode (TDM1-0 bits = “00”) Normal Speed mode fsn 8 54 kHz Double Speed mode fsd 54 108 kHz Quad Speed mode fsq 108 216 kHz Oct Speed mode fso 384 kHz Hex Speed mode fsh 768 kHz Duty Cycle Duty 45 55 % TDM128 mode (TDM1-0 bits = “01”) Normal Speed mode fsn 8 54 kHz Double Speed mode fsd 54 108 kHz Quad Speed mode fsq 108 216 kHz High Time tLRH 1/128fs ns Low Time tLRL 1/128fs ns TDM256 mode (TDM1-0 bits = “10”) Normal Speed mode fsn 8 54 kHz Double Speed mode fsd 54 108 kHz High time tLRH 1/256fs ns Low time tLRL 1/256fs ns TDM512 mode (TDM1-0 bits = “11”) Normal Speed mode fsn 8 54 kHz High Time tLRH 1/512fs ns Low Time tLRL 1/512fs ns LRCK Frequency (Master mode) (Figure 18) Normal mode (TDM1-0 bits = “00”) Normal Speed mode fsn 8 54 kHz Double Speed mode fsd 54 108 kHz Quad Speed mode fsq 108 216 kHz Oct Speed mode fso 384 kHz Hex Speed mode fsh 768 kHz Duty Cycle Duty 50 % TDM128 mode (TDM1-0 bits = “01”) Normal Speed mode fsn 8 54 kHz Double Speed mode fsd 54 108 kHz Quad Speed mode fsq 108 216 kHz High Time tLRH 1/4fs ns TDM256 mode (TDM1-0 bits = “10”) Normal Speed mode fsn 8 54 kHz Double Speed mode fsd 54 108 kHz High Time tLRH 1/8fs ns TDM512 mode (TDM1-0 bits = “11”) Normal Speed mode fsn 8 54 kHz High Time tLRH 1/16fs ns Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り換えた場合はPDN pinまたはRSTN bitでリセットしてください。 015016764-J-00 2015/12 - 19 - [AK5574] (Ta= 40 - +105 C; AVDD= 4.75-5.25 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”), VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF) Parameter Symbol Min. Typ. Max. Unit Audio Interface Timing (Slave mode) Normal mode (TDM1-0 bits = “00”) (8 kHz fs 216 kHz) (Figure 19) (LDOE pin = “H”) BICK Period Normal Speed mode Double Speed mode Quad Speed mode BICK Pulse Width Low BICK Pulse Width High LRCK Edge to BICK “↑” (Note 19) BICK “↑” to LRCK Edge (Note 19) LRCK to SDTO (MSB) (Except I2S Mode) BICK “↓”toSDTO1/2 tBCK tBCK tBCK tBCKL tBCKH tLRB tBLR tLRS tBSD 1/128fsn 1/128fsd 1/64fsq 32 32 25 25 - - 25 25 ns ns ns ns ns ns ns ns ns Normal mode (TDM1-0 bits = “00”) (8kHz ≤ fs ≤ 216kHz) (Figure 19) (LDOE pin = “L”) BICK Period Normal Speed mode(8 kHz ≤ fs ≤ 48 kHz) Double Speed mode(48 kHz ≤ fs ≤ 96 kHz) Quad Speed mode(96 kHz ≤ fs ≤ 192 kHz) BICK Pulse Width Low BICK Pulse Width High LRCK Edge to BICK “↑” (Note 19) BICK “↑” to LRCK Edge (Note 19) LRCK to SDTO (MSB) (Except I2S Mode) BICK “↓” to SDTO1/2 tBCK tBCK tBCK tBCKL tBCKH tLRB tBLR tLRS tBSD 1/128fsn 1/128fsd 1/64fsq 36 36 30 30 - - 30 30 ns ns ns ns ns ns ns ns ns Normal mode (TDM1-0 bits = “00”) (fs = 384kHz, 768kHz) (Figure 20) BICK Period Oct Speed mode Hex Speed mode BICK Pulse Width Low BICK Pulse Width High LRCK Edge to BICK “↑” (Note 19) BICK “↑” to LRCK Edge (Note 19) BICK “↑” to SDTO1/2 tBCK tBCK tBCKL tBCKH tLRB tBLR tBSDD 1/64fso 1/48fsh 12 12 12 12 5 - 22 ns ns ns ns ns ns ns Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り換えた場合はPDN pinまたはRSTN bitでリセットしてください。 Note 19. この規格値はLRCKのエッジとBICKの“↑”が重ならないように規定しています。 015016764-J-00 2015/12 - 20 - [AK5574] (Ta= 40 - +105 C; AVDD= 4.75-5.25 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”), VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF) Parameter Symbol Min. Typ. Max. Unit Audio Interface Timing (Slave mode) (Figure 21) TDM128 mode (TDM1-0 bits = “01”) BICK Period Normal Speed mode tBCK 1/128fsn ns Double Speed mode tBCK 1/128fsd ns Quad Speed mode tBCK 1/128fsq ns BICK Pulse Width Low tBCKL 14 ns BICK Pulse Width High tBCKH 14 ns LRCK Edge to BICK “↑” (Note 19) tLRB 14 ns BICK “↑” to LRCK Edge (Note 19) tBLR 14 ns BICK “↑” to SDTO1 tBSDD 5 30 ns TDMIN Hold Time tSDH 5 ns TDMIN Setup Time tSDS 5 ns TDM256 mode (TDM1-0 bits = “10”) BICK Period Normal Speed mode tBCK 1/256fsn ns Double Speed mode tBCK 1/256fsd ns BICK Pulse Width Low tBCKL 14 ns BICK Pulse Width High tBCKH 14 ns LRCK Edge to BICK “↑” (Note 19) tLRB 14 ns BICK “↑” to LRCK Edge (Note 19) tBLR 14 ns BICK “↑” to SDTO1 tBSDD 5 30 ns TDMIN Hold Time tSDH 5 ns TDMIN Setup Time tSDS 5 ns TDM512 mode (TDM1-0 bits = “11”) BICK Period Normal Speed mode tBCK 1/512fsn ns BICK Pulse Width Low tBCKL 14 ns BICK Pulse Width High tBCKH 14 ns LRCK Edge to BICK “↑” (Note 19) tLRB 14 ns BICK “↑” to LRCK Edge (Note 19) tBLR 14 ns BICK “↑” to SDTO1 tBSDD 5 30 ns TDMIN Hold Time tSDH 5 ns TDMIN Setup Time tSDS 5 ns Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り換えた場合はPDN pinまたはRSTN bitでリセットしてください。 Note 19. この規格値はLRCKのエッジとBICKの“↑”が重ならないように規定しています。 015016764-J-00 2015/12 - 21 - [AK5574] (Ta= 40 - +105 C; AVDD= 4.75-5.25 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”), VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF) Min. Typ. Max. Parameter Symbol Unit Audio Interface Timing (Master mode) (Figure 21) Normal mode (TDM1-0 bits = “00”) (8 kHz fs 216 kHz) BICK Period tBCK 1/64fsn ns Normal Speed mode tBCK 1/64fsd ns Double Speed mode tBCK 1/64fsq ns Quad Speed mode dBCK 50 % BICK Duty tMBLR 20 20 ns BICK “↓” to LRCK Edge tBSD 20 ns BICK “↓”to SDTO1/2 20 Normal mode (TDM1-0 bits = “00”) (fs = 384 kHz, 768 kHz) (LDOE pin = ”H”) BICK Period Oct speed mode tBCK 1/64fso ns Hex speed mode tBCK 1/64fsh ns BICK Duty dBCK 50 % BICK “↓” to LRCK Edge tMBLR 4 4 ns BICK “↓” to SDTO1/2 tBSD 4 ns 4 Normal mode (TDM1-0 bits = “00”) (fs = 384 kHz,768 kHz) (LDOE pin = ”L”) BICK Period Oct speed mode tBCK 1/64fso ns Hex speed mode tBCK 1/48fsh ns BICK Duty dBCK 50 % BICK “↓” to LRCK Edge tMBLR 5 ns 5 BICK “↓” to SDTO1/2 tBSD 5 ns 5 Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り換えた場合はPDN pinまたはRSTN bitでリセットしてください。 015016764-J-00 2015/12 - 22 - [AK5574] (Ta= 40 - +105 C; AVDD= 4.75-5.25 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”), VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF) Min. Typ. Max. Parameter Symbol Unit Audio Interface Timing (Master mode) (Figure 21) TDM128 mode (TDM1-0 bits = “01”) BICK Period Normal Speed mode tBCK 1/128fsn ns Double Speed mode tBCK 1/128fsd ns Quad Speed mode tBCK 1/128fsq ns BICK Duty dBCK 50 % BICK “↓” to LRCK Edge tMBLR 5 5 ns BICK “↓” to SDTO1/2 tBSD 5 ns 5 TDMIN Hold Time tSDH ns 5 TDMIN Setup Time tSDS ns 5 TDM256 mode (TDM1-0 bits = “10”) BICK Period Normal Speed mode tBCK 1/256fsn ns Double Speed mode tBCK 1/256fsd ns BICK Duty dBCK 50 % BICK “↓” to LRCK Edge tMBLR 5 ns 5 BICK “↓” to SDTO1 tBSD 5 ns 5 TDMIN Hold Time tSDH ns 5 TDMIN Setup Time tSDS ns 5 TDM512 mode (TDM1-0 bits = “11”) BICK Period Normal Speed mode tBCK 1/512fsn ns BICK Duty dBCK 50 % BICK “↓” to LRCK Edge tMBLR 5 5 ns BICK “↓” to SDTO1 tBSD 5 ns 5 TDMIN Hold Time tSDH ns 5 TDMIN Setup Time tSDS ns 5 Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り換えた場合はPDN pinまたはRSTN bitでリセットしてください。 015016764-J-00 2015/12 - 23 - [AK5574] (Ta= 40 - +105 C; AVDD= 4.75-5.25 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”), VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF) Parameter Symbol Min. Typ. Max. Unit Audio Interface Timing (Master mode) (Figure 23) DSD Audio Interface Timing (64fs mode, DSDSEL 1-0 bits = “00”) DCLK Period tDCK 1/64fs ns 144 DCLK Pulse Width Low tDCKL ns 144 DCLK Pulse Width High tDCKH ns DCLK Edge to DSDOL/R (Note 20) tDDD 20 ns 20 DSD Audio Interface Timing (128fs mode, DSDSEL 1-0 bits = “01”) DCLK Period tDCK 1/128fs ns 72 DCLK Pulse Width Low tDCKL ns 72 DCLK Pulse Width High tDCKH ns DCLK Edge to DSDOL/R (Note 20) tDDD 10 ns 10 DSD Audio Interface Timing (256fs mode, DSDSEL 1-0 bits = “10”) DCLK Period tDCK 1/256fs ns 36 DCLK Pulse Width Low tDCKL ns 36 DCLK Pulse Width High tDCKH ns DCLK Edge to DSDOL/R (Note 20) tDDD 10 ns 10 Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り換えた場合は PDN pin または RSTN bit でリセットしてください。 Note 20. DCKB= “0”(default)設定時は、DCLK “↓” から DSDOL/R のエッジまでの時間を tDDD と規定 し、DCKB= “1”設定時は、DCLK “↑”から DSDOL/R のエッジまでの時間を tDDD と規定しま す。 015016764-J-00 2015/12 - 24 - [AK5574] (Ta= 40 - +105 C; AVDD= 4.75-5.25 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”), VDD18= 1.7-1.98 V (LDOE pin=“L”), CL= 10 pF) Parameter Symbol Min. Typ. Max. Unit Control Interface Timing (3-Wire Serial mode): (Figure 25) (Figure 26) CCLK Period tCCK 200 ns CCLK Pulse Width Low tCCKL 80 ns Pulse Width High tCCKH 80 ns CDTI Setup Timing tCDS 40 ns CDTI Hold Timing tCDH 40 ns CSN “H” Time tCSW 150 ns CSN “↓” to CCLK “↑” tCSS 50 ns CCLK “↑” to CSN “↑” tCSH 50 ns Control Interface Timing (I2C Bus mode): (Figure 27) SCL CLOCK Frequency fSCL 400 kHz Bus Free Time Between Transmissions tBUF 1.3 µs Start Condition Hold Tune (Prior to First Clock Pulse) tHD STA 0.6 µs Clock Low Time tLow 1.3 µs Clock High Time tHIGH 0.6 µs Setup Time for Repeated Start Condition tSU STA 0.6 µs SDA Hold Time from SCL Falling (Note 21) tHD DAT 0 µs SDA Setup Time from SCL Rising tSU DAT 0.1 µs Rise Time of Both SDA and SCL Lines tR 1.0 µs Fall Time of Both SDA and SCL Lines tF 0.3 µs Setup Time for Stop Condition tSU STO 0.6 µs Pulse Width of Spike Noise Suppressed by Input Filter tSP 0 50 ns Capacitive Load on Bus Cb 400 pF Power Down & Reset Timing (Figure 28) PDN Pulse Width (Note 22) tPD 150 ns PDN Reject Pulse Width (Note 22) tRPD 30 ns PDN “↑” to SDTO1-2 valid (Note 23) tPDV 583 1/fs Note 21. データは、最低300 ns(SCLの立ち上がり時間)の間、保持されなければなりません。 Note 22. 電源投入時はPDN pin を“L” にすることでリセットがかかります。 150 ns以上のPDN pin= “L”パルスでリセットがかかります。 30 ns以下のPDN pin= “L”パルスではリセットはかかりません。 Note 23. PDN pin を立ち上げてからのLRCKクロックの “↑” の回数です。 015016764-J-00 2015/12 - 25 - [AK5574] ■ タイミング波形 [1]PCM Mode 1/fCLK 50%TVDD MCLK tdCLKH tdCLKL dCLK=tdCLKHfs100 or tdCLKLfs100 1/fs 50%TVDD LRCK tLRH tLRL tBCK Duty=tLRHfs100 or tLRLfs100 VIH BICK VIL tBCKH tBCKL Figure 17. Clock Timing (Slave Mode) 1/fCLK 50%TVDD MCLK tCLKH tCLKL dCLK=tCLKHfCLK100 or tCLKLfCLK100 1/fs VOH 50%TVDD LRCK Duty=tLRHfs100 tLRH 1/fBCK 50%TVDD BICK tBCKH tBCKL dBCK=tBCKHfBCK100 or tBCKLfBCK100 Figure 18. Clock Timing (Master Mode) 015016764-J-00 2015/12 - 26 - [AK5574] VIH LRCK VIL tBLR tLRB VIH BICK VIL tLRS tBSD SDTO1/2 50%TVDD Figure 19. Audio Interface Timing (Normal Mode & Slave Mode: 8kHz≦fs≦216kHz) VIH LRCK VIL tBLR tLRB VIH BICK VIL tBSDD SDTO1/2 50%TVDD Figure 20. Audio Interface Timing (Normal & Slave mode: fs=384kHz, 768kHz) VIH LRCK VIL tBLR tLRB VIH BICK VIL tBSDD SDTO1/2 50%TVDD tSDS tSDH VIH TDMIN VIL Figure 21. Audio Interface Timing (TDM & Slave mode) 015016764-J-00 2015/12 - 27 - [AK5574] LRCK 50%TVDD tMBLR 50%TVDD BICK tBSD 50%TVDD SDTO1/2 tSDS tSDH VIH TDMIN VIL Figure 22. Audio Interface Timing (Master mode) [2] DSD Mode tDCK tDCKL tDCKH VOH DCLK VOL tDDD VOH DSDOL1-2 DSDOR1-2 VOL Figure 23. Audio Serial Interface Timing (Normal mode, DCKB bit= “0” or DCKB pin= “L”) tDCK tDCKL tDCKH VOH DCLK VOL tDDD tDDD VOH DSDOL1-2 DSDOR1-2 VOL Figure 24. Audio Serial Interface Timing (Phase Modulation mode, DCKB bit= “0” or DCKB pin= “L”) 015016764-J-00 2015/12 - 28 - [AK5574] [3] 3-Wire Serial Interface VIH CSN VIL tCSS tCCKL tCCKH VIH CCLK VIL tCDS CDTI C1 tCDH C0 R/W VIH A4 VIL Figure 25. WRITE Command Input Timing (3-wire Serial mode) tCSW VIH CSN VIL tCSH VIH CCLK CDTI VIL D3 D2 D1 D0 VIH VIL Figure 26. WRITE Data Input Timing (3-wire Serial mode) 015016764-J-00 2015/12 - 29 - [AK5574] [4]I2C Interface VIH SDA VIL tLOW tBUF tR tHIGH tF tSP VIH SCL VIL tHD:STA Stop Start tHD:DAT tSU:DAT tSU:STA tSU:STO Start Stop Figure 27. I2C Bus mode Timing [5] Power-down Timing tPD VIH PDN VIL tPDV SDTO1/2 tRP D 50%TVDD Figure 28. Power-down & Reset Timing 015016764-J-00 2015/12 - 30 - [AK5574] 12. 動作説明 ■ディジタルコア電源 AK5574 のディジタルコアは 1.8 V で動作します。 通常はディジタルインタフェース用の電源 TVDD (3.3 V)から内蔵の LDO でこの 1.8 V を生成します。LDOE pin = “H”で LDO がオンに、LDOE pin = “L” でオ フになります。TVDD に 1.8 V を使うときは LDOE pin= “L”として VDD18 pin から 1.8 V 電源を供給し てください。 ■ 出力モード AK5574 は PCM データと DSD データのいずれかを出力することが可能です。出力モードは DP pin ま たは DP bit で選択します。出力モードを切り換えた場合は PW2 pin = PW1 pin = PW0 pin = “L”もしく は RSTN bit= “0”または、PW4-1 bits = “0H”として全チャネルをリセットしてください。 PCM mode 時は BICK, LRCK に同期して SDTO1-2 pins から PCM データを出力します。DSD mode 時 は DCLK に同期して DSDOL1-2 pins および DSDOR1-2 pins から DSD データを出力します。 DP pin DP bit Interface L 0 PCM H 1 DSD Table 1. PCM/DSD Mode Control ■ Master modeとSlave mode PCM mode の動作に必要なクロックはマスタクロック MCLK と オーディオシリアルデータクロック BICK, 出力チャネルクロック LRCK です。LRCK の周波数がサンプリング周波数 fs になります。 PCM mode は Master mode と Slave mode を持っています。Master mode のとき、AK5574 は入力され た MCLK から BICK と LRCK を内部で発生し、BICK pin と LRCK pin から出力します。Slave mode の とき、AK5574 は入力された MCLK, BICK, LRCK で動作します。MCLK と LRCK, BICK は同期している 必要はありますが、位相を合わせる必要はありません。モードの切り替えは MSN pin で行い、MSN pin=”H”のとき Master mode、MSN pin= “L”のとき Slave mode になります。 DSD mode 動作に必要なクロックはマスタクロック MCLK です。DSD mode は Master mode 動作のみ で、Slave mode では動作しません。 ■ システムクロック [1] PCM mode PCM mode で必要なシステムクロックは MCLK, BICK, LRCK です。MCLK の周波数は動作モードによ り LRCK 周波数 fs を基準にして決まります。Table 2, Table 3, Table 4に標準のオーディオレートに対 するに MCLK の周波数を示します。 fs に対する MCLK の周波数比を CKS3-0 pins で設定してください。 (Table 5) CKS2-0 pins(bits), TDM1-0 pins(bits), DIF1-0 pins(bits), MSN pin でクロックモードやオーディオインタ フェースフォーマットを変更するときは、全チャネルをリセットした状態で実施してください。Parallel Control mode 時は PDN pin= "L"または PW2-0 pins= "LLL"で全チャネルがリセット状態になります。 Serial Control mode 時は RSTN bit= "0"または PW4-1 bits= "0H"で全チャネルがリセット状態になりま す。リセット解除後は安定したクロックを供給してください。 AK5574 は LRCK による位相検出回路を内蔵しています。Slave mode で動作中に各クロックの周波数 が変更される等で内部タイミングがずれた場合は自動的にリセットが掛かり、再度位相合わせを行いま す。 複数の AK5574 を同期させる場合は次のようにしてください。システムクロックを停止し、一旦 PDN pin= "L"→"H"として全てのデバイスを初期状態で停止した状態にします。前述のように全チャネルをリ セットした状態でピンもしくはレジスタを設定したのち、全ての AK5574 に同じシステムクロックを入 力します。 015016764-J-00 2015/12 - 31 - [AK5574] 32fs 48fs 64fs 96fs 128fs MCLK 192fs 32 kHz N/A N/A N/A N/A N/A N/A 48 kHz N/A N/A N/A N/A N/A N/A 96 kHz N/A N/A N/A N/A N/A N/A 192 kHz N/A N/A N/A N/A 24.576 MHz 384 kHz N/A N/A 24.576 MHz 36.864 MHz 768 kHz 24.576 MHz 36.864 MHz N/A N/A fs 256fs 8.192 MHz 12.288 MHz 24.576 MHz 384fs 12.288 MHz 18.432 MHz 36.864 MHz 512fs 16.384 MHz 24.576 MHz 768fs 24.576 MHz 36.864 MHz 1024fs 32.768 MHz N/A N/A N/A 36.864 MHz N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A (N/A: Not Available) Table 2. System Clock Example (Slave mode) fs 32fs 48fs 64fs 96fs 32 kHz N/A N/A N/A N/A 48 kHz N/A N/A N/A N/A 96 kHz N/A N/A N/A N/A 192 kHz N/A N/a N/A N/A 384 kHz 768 kHz 24.576 36.864 MHz MHz 24.576 36.864 49.152 N/A MHz MHz MHz N/A N/A MCLK 128fs 192fs 256fs 384fs 512fs 8.192 12.288 16.384 N/A N/A MHz MHz MHz 12.288 18.432 24.576 N/A N/A MHz MHz MHz 24.576 36.864 N/A N/A N/A MHz MHz 24.576 36.864 N/A N/A N/A MHz MHz 768fs 24.576 MHz 36.864 MHz 1024fs 32.768 MHz N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A (N/A: Not Available) Table 3. System Clock Example (Master mode) fs MCLK 192fs 256fs 32fs 48fs 64fs 96fs 128fs 32 kHz N/A N/A N/A N/A N/A N/A N/A N/A 48 kHz N/A N/A N/A N/A N/A N/A N/A N/A 96 kHz N/A N/A N/A N/A N/A N/A 192 kHz N/A N/A N/A N/A 384 kHz N/A N/A 768 kHz 24.576 36.864 MHz MHz 24.576 36.864 MHz MHz NA N/A 24.576 36.864 MHz MHz 384fs 24.576 36.864 MHz MHz 512fs 16.384 MHz 24.576 MHz 768fs 24.576 MHz 36.864 MHz 1024fs 32.768 MHz N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A (N/A: Not Available) Table 4. System Clock Example (Auto mode) 015016764-J-00 2015/12 - 32 - [AK5574] CKS3 pin(bit) CKS2 pin(bit) CKS1 pin(bit) CKS0 pin(bit) L(0) L(0) L(0) L(0) L(0) L(0) L(0) H(1) L(0) L(0) H(1) L(0) L(0) L(0) H(1) H(1) L(0) H(1) L(0) L(0) L(0) H(1) L(0) H(1) L(0) H(1) H(1) L(0) L(0) H(1) H(1) H(1) H(1) L(0) L(0) L(0) H(1) L(0) L(0) H(1) H(1) L(0) H(1) L(0) H(1) L(0) H(1) H(1) H(1) H(1) L(0) L(0) H(1) H(1) L(0) H(1) H(1) H(1) H(1) L(0) H(1) H(1) H(1) H(1) MSN pin L H L H L H L H L H L H L H L H L H L H L H L H L H L H L H L H MCLK Frequency 128fs 24M 192fs 36M 256fs 12M 256fs 24M 384fs 36M 384fs 18M 512fs 24M 768fs 36M 64fs 24M 32fs 24M 96fs 36M 48fs 36M NA 64fs 49.1M 1024fs 32M Speed Mode fs Range Quad Speed 108 kHz fs 216 kHz Quad Speed 108 kHz fs 216 kHz Normal Speed 8 kHz fs 54 kHz Double Speed 54 kHz fs 108 kHz Double Speed 54 kHz fs 108 kHz Normal Speed 8 kHz fs 54 kHz Normal Speed 8 kHz fs 54 kHz Normal Speed 8 kHz fs 54 kHz Oct Speed fs = 384 kHz Hex Speed fs = 768 kHz Oct Speed fs = 384 kHz Hex Speed fs = 768 kHz NA Hex Speed fs = 768 kHz Normal Speed 8 kHz ≤ fs ≤ 32 kHz NA NA Auto NA 8 kHz fs 768 kHz NA Table 5. Clock Mode (fs & MCLK Frequency) 015016764-J-00 2015/12 - 33 - [AK5574] [2] DSD mode DSD mode は Master mode でのみ動作し必要な入力クロックは MCLK です。入力された MCLK から DCLK を生成し、DCLK に同期してデータ DSDOL1-2 および DSDOR1-2 を出力します。MCLK 周波数 は 512fs または 768fs です(fs = 32 kHz, 44.1 kHz, 48 kHz)。 MCLK 周波数は DCKS pin(bit)で選択します。 電源 ON 等のリセット解除時(PDN pin = “L” “H”)は MCLK が入力されるまでパワーダウン状態です。 DCKS pin (bit) MCLK Frequency L (0) 512fs H (1) 768fs Table 6. System Clock (DSD mode) (default) AK5574 は DSD サンプリング周波数 64fs, 128fs, 256fs に対応します。fs は 32kHz,44.1kHz, 48kHz のい ずれかにしてください。DCLK サンプリング周波数は DSDSEL1-0 pins もしくは DSDSEL1-0 bits で選 択します。(Table 7) DSDSEL1 pin (bit) L(0) L(0) H(1) H(1) DSDSEL0 pin (bit) L(0) H(1) L(0) H(1) Frequency DSD Sampling Frequency Mode fs=32 kHz fs=44.1 kHz fs=48 kHz 64fs 2.048 MHz 2.8224 MHz 3.072 MHz 128fs 4.096 MHz 5.6448 MHz 6.144 MHz 256fs 8.192 MHz 11.2896 MHz 12.288 MHz Reserved Reserved Reserved Table 7. DSD Sampling Frequency Select (default) ■ オーディオインタフェースフォーマット TDM1-0 pins(bits), DIF1-0 pins(bits), SLOW pin(bit), SD pin(bit)の切り替えは全チャネルをリセットした 状態で行ってください。 [1] PCM Mode AK5574 は、48 種類のフォーマットを持ち、TDM1-0 pins(bits), MSN pin(bit), DIF1-0 pins(bits)(Table 8, Table 9)で選択します。フォーマットに関わらずデータ形式は MSB ファーストの 2’s コンプリメントで す。Master mode 時、BICK の立ち下がりでデータを SDTO1-2 pins に出力します。Slave mode 時、ノ ーマル出力で 8kHz fs 216kHz のとき BICK の立下りでデータを SDTO1-2 pins に出力します。それ 以外のときはデータの遷移点が BICK の立下りの近くになるように遅延を補償するために BICK の立ち 上がりでデータを出力します。 フォーマットは時分割多重(TDM)の有無と多重のするデータ数で Normal mode、TDM128 mode、 TDM256 mode、TDM512 mode の 4 つに大別され TDM0-1 pins(bits)で選択します。 Normal mode(非 TDM)時、AIN1 と AIN2 の A/D データを SDTO1 pin から、AIN3 と AIN4 の A/D データ を SDTO2 pin から出力します。 Slave mode で Normal mode(非 TDM)かつ Normal, Double, Quad Speed mode のとき、BICK の周波数 は 48fs から 128fs (fs=48kHz)までの範囲としてください。 A/D データ bit 長は 24-bit と 32-bit があり DIF1 pin(bit)で選択します。 OCT Speed mode のとき BICK 周波数は 32fs, 48fs, 64fs のいずれかとしてください。BICK 周波数が 32fs, 48fs のとき bit 長は DIF1 pin(bit)に依らず BICK 周波数で決まり、BICK 周波数が 32fs のとき 16-bit、48fs のとき 24-bit の A/D データを出力します。BICK 周波数が 64fs のときは DIF1 pin(bit)で 24-bit/32-bit を 選択できます。 HEX Speed mode のとき BICK 周波数は 32fs, 48fs のいずれかとしてください。BICK 周波数が 32fs, 48fs のとき bit 長は DIF1 pin(bit)に依らず BICK 周波数で決まり、BICK 周波数が 32fs のとき 16-bit、48fs の とき 24-bit の A/D データを出力します。 015016764-J-00 2015/12 - 34 - [AK5574] Master mode で Normal mode(非 TDM)かつ Normal, Double, Quad Speed mode のとき BICK 周波数は 64fs になります。データ bit 長は DIF1 pin(bit)で 24-bit/32-bit を選択できます。 OCT Speed mode のとき MCLK 周波数は 64fs, 96fs のいずれかとしてください。BICK 周波数は 64fs に なります。データ bit 長は DIF1 pin(bit)で 24-bit/32-bit を選択できます。 HEX Speed mode のとき BICK 周波数は MCLK 周波数と同じになります。 MCLK 周波数は 32fs, 48fs, 64fs のいずれかとしてください。MCLK 周波数が 32fs のとき bit 長は 16-bit、48fs のとき 24-bit の A/D デー タを出力します。MCLK 波数が 64fs のときは DIF1 pin(bit)で 24-bit/32-bit を選択できます。 LRCK に対する A/D データの位置は前詰め(MSB Justified)と I2S 互換(I2S Compatible)があり DIF0 pin で 選択します。 No. 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 Multiplex Speed TDM1 TDM0 Mode Mode pin(bit) pin(bit) MSN Pin L Normal Double Quad L(0) L(0) H L Normal OCT HEX L(0) L(0) H DIF1 DIF0 SDTO pin(bit) pin(bit) L(0) L(0) 24-bit, MSB L(0) H(1) 24-bit, I2S H(1) L(0) 32-bit, MSB H(1) H(1) 32-bit, I2S L(0) L(0) 24-bit, MSB L(0) H(1) 24-bit, I2S H(1) L(0) 32-bit, MSB H(1) H(1) 32-bit, I2S * L(0) 16-bit, MSB * H(1) 16-bit, I2S * L(0) 24-bit, MSB * H(1) 24-bit, I2S L(0) L(0) 24-bit, MSB L(0) H(1) 24-bit, I2S H(1) L(0) 32-bit, MSB H(1) H(1) 32-bit, I2S * L(0) 16-bit, MSB * H(1) 16-bit, I2S * L(0) 24-bit, MSB * H(1) 24-bit, I2S L(0) L(0) 24-bit, MSB L(0) H(1) 24-bit, I2S H(1) L(0) 32-bit, MSB H(1) H(1) 32-bit, I2S LRCK Pol. I/O H/L I L/H I H/L I L/H I H/L O L/H O H/L O L/H O ↑ I ↓ I ↑ I ↓ I ↑ I ↓ I ↑ I ↓ I ↑ O ↓ O ↑ O ↓ O ↑ O ↓ O ↑ O ↓ O BICK Freq. 48-128fs 48-128fs 64-128fs 64-128fs 64fs 64fs 64fs 64fs 32fs 32fs 48fs 48fs 64fs 64fs 64fs 64fs 32fs 32fs 48fs 48fs 64fs 64fs 64fs 64fs I/O I I I I O O O O I I I I I I I I O O O O O O O O MCLK Freq. I/O 128-1024fs I 128-1024fs I 128-1024fs I 128-1024fs I 128-1024fs I 128-1024fs I 128-1024fs I 128-1024fs I 32-96fs I 32-96fs I 32-96fs I 32-96fs I 32-96fs I 32-96fs I 32-96fs I 32-96fs I 32fs I 32fs I 48fs I 48fs I 64-96fs I 64-96fs I 64-96fs I 64-96fs I Table 8. オーディオインタフェースフォーマット(Normal mode) 015016764-J-00 2015/12 - 35 - [AK5574] No. Multiplex Speed TDM1 TDM0 Mode Mode pin(bit) pin(bit) 24 25 26 Normal 27 TDM128 Double 28 Quad 29 30 31 32 33 34 35 Normal TDM256 Double 36 37 38 39 40 41 42 43 TDM512 Normal 44 45 46 47 MSN pin L L(0) H(1) H L H(1) L(0) H L H(1) H(1) H DIF1 DIF0 pin(bit) pin(bit) L(0) L(0) L(0) H(1) H(1) L(0) H(1) H(1) L(0) L(0) L(0) H(1) H(1) L(0) H(1) H(1) L(0) L(0) L(0) H(1) H(1) L(0) H(1) H(1) L(0) L(0) L(0) H(1) H(1) L(0) H(1) H(1) L(0) L(0) L(0) H(1) H(1) L(0) H(1) H(1) L(0) L(0) L(0) H(1) H(1) L(0) H(1) H(1) SDTO 24-bit, MSB 24-bit, I2S 32-bit, MSB 32-bit, I2S 24-bit, MSB 24-bit, I2S 32-bit, MSB 32-bit, I2S 24-bit, MSB 24-bit, I2S 32-bit, MSB 32-bit, I2S 24-bit, MSB 24-bit, I2S 32-bit, MSB 32-bit, I2S 24-bit, MSB 24-bit, I2S 32-bit, MSB 32-bit, I2S 24-bit, MSB 24-bit, I2S 32-bit, MSB 32-bit, I2S LRCK Edg. I/O ↑ I ↓ I ↑ I ↓ I ↑ O ↓ O ↑ O ↓ O ↑ I ↓ I ↑ I ↓ I ↑ O ↓ O ↑ O ↓ O ↑ I ↓ I ↑ I ↓ I ↑ O ↓ O ↑ O ↓ O BICK Freq. I/O 128fs I 128fs I 128fs I 128fs I 128fs O 128fs O 128fs O 128fs O 256fs I 256fs I 256fs I 256fs I 256fs O 256fs O 256fs O 256fs O 512fs I 512fs I 512fs I 512fs I 512fs O 512fs O 512fs O 512fs O MCLK Freq. I/O 128-1024fs I 128-1024fs I 128-1024fs I 128-1024fs I 128-1024fs I 128-1024fs I 128-1024fs I 128-1024fs I 256-1024fs I 256-1024fs I 256-1024fs I 256-1024fs I 256-1024fs I 256-1024fs I 256-1024fs I 256-1024fs I 256-1024fs I 256-1024fs I 256-1024fs I 256-1024fs I 512-1024fs I 512-1024fs I 512-1024fs I 512-1024fs I Table 9. オーディオインタフェースフォーマット(TDM mode) 015016764-J-00 2015/12 - 36 - [AK5574] TDM mode時のカスケード接続 TDM modeはカスケード接続に対応しています。カスケード接続することにより、接続したすべての AK5574のA/Dデータを一番後ろのAK5574のSDTO1 pinから出力させることができます。 ODP pin= “L”のとき、TDM128 modeで1個、TDM256 modeで2個、TDM512 modeで4個のAK5574を接 続できます。 (Figure 29)。 ODP pin= “H”のときはケースにより2個から16個のAK5572を接続できます。詳細は後述するOptimal Data Placement modeおよびChannel Summation mode, CH Power Down & Channel Summation mode の項を参照してください。 カスケード接続をスレーブモードで使用する場合、入力されるMCLKとBICKのタイミングによってはデ バイス間で内部の動作タイミングがMCLKの1クロック分ずれる可能性があります。デバイス間で位相ず れをなくすためには、Table 10に示すようにMCLKの↑に対してBICKの↓を±10ns以上とすることを推奨 します。MCLK=2BICKの時はFigure 54に示すようにMCLKを↓で2分周したBICKを入力することで、 MCLK=BICKの時はFigure 55に示すようにMCLKとBICKを同相で入力することでこのタイミングを満 足することができます。 256fs, 512fs or 1024fs 48kHz 512fs AK5574 #1 MCLK TDMIN LRCK BICK SDTO1 GND Master mode AK5574 #1 MCLK 48kHz LRCK 256fs BICK AK5574 #2 TDMIN MCLK TDMIN LRCK GND SDTO1 BICK SDTO1 Slave mode Slave mode AK5574 #2 AK5574 #3 MCLK TDMIN LRCK BICK MCLK 8ch TDM BICK SDTO1 TDMIN LRCK SDTO1 Slave mode Slave mode TDM256 AK5574 #4 MCLK TDMIN LRCK BICK 16ch TDM SDTO1 Slave mode TDM512 Figure 29. カスケード接続 015016764-J-00 2015/12 - 37 - [AK5574] LRCK 0 1 2 11 12 13 23 24 31 0 1 2 11 12 13 23 24 31 0 1 BICK(64fs) SDTO1/2 1 13 12 11 23 22 0 23 22 13 1 12 11 0 31 23: MSB, 0: LSB AIN1/3 Data AIN2/4 Data Figure 30. Mode 0/4 Timing (Normal mode, Normal/Double/Quad Speed mode, MSB Justified, 24-bit) LRCK 0 1 2 3 22 23 24 25 29 30 31 0 1 2 3 22 23 24 25 29 30 31 0 1 BICK(64fs) SDTO1/2 23 22 2 1 0 23 22 2 1 0 23: MSB, 0: LSB AIN1/3 Data AIN2/4 Data Figure 31. Mode 1/5 Timing (Normal mode, Normal/Double/Quad Speed mode, I2S Compatible, 24-bit) LRCK 0 1 2 11 12 13 20 21 31 0 1 2 12 13 14 24 25 31 0 1 BICK(64fs) SDTO1/2 12 11 22 20 19 31 30 1 0 31 30 22 12 11 20 19 1 0 31 31: MSB, 0: LSB AIN1/3 Data AIN2/4 Data Figure 32. Mode 2/6 Timing (Normal mode, Normal/Double/Quad Speed mode, MSB Justified, 32-bit) LRCK 0 1 2 3 23 24 25 26 29 30 31 0 1 2 3 23 24 25 26 29 30 31 0 1 BICK(64fs) SDTO1/2 31 30 16 15 14 3 2 1 0 31 30 16 15 14 3 2 1 0 31: MSB, 0: LSB AIN1/3 Data AIN2/4 Data Figure 33. Mode 3/7 Timing (Normal mode, Normal/Double/Quad Speed mode, I2S Compatible, 32-bit) 015016764-J-00 2015/12 - 38 - [AK5574] 32 BICK LRCK (Master) LRCK (Slave) BICK (32fs) SDTO1-2 (O) 0 15 14 9 8 7 6 1 0 15 14 9 8 7 6 1 AIN1/3 Data AIN2/4 Data 16 BICK 16 BICK 0 15 14 Figure 34. Mode 8/16 Timing (Normal mode, OCT/HEX Speed mode, MSB Justified, 16-bit) 32 BICK LRCK (Master) LRCK (Slave) BICK (32fs) SDTO1-2 (O) 0 15 14 9 8 7 6 1 0 15 14 9 8 7 6 1 AIN1/3 Data AIN2/4 Data 16 BICK 16 BICK 0 15 14 Figure 35. Mode 9/17 Timing (Normal mode, OCT/HEX Speed mode, I2S Compatible, 16-bit) 48 BICK LRCK (Master) LRCK (Slave) BICK (48fs) SDTO1-2 (O) 0 23 22 13 12 11 10 1 0 23 22 13 12 11 10 AIN1/3 Data AIN2/4 Data 24 BICK 24 BICK 1 0 23 22 Figure 36. Mode 10/18 Timing (Normal mode, OCT/HEX Speed mode, MSB Justified, 24-bit) 48 BICK LRCK (Master) LRCK (Slave) BICK (48fs) SDTO1-2 (O) 0 23 22 13 12 11 10 1 0 23 22 13 12 11 10 AIN1/3 Data AIN2/4 Data 24 BICK 24 BICK 1 0 23 22 Figure 37. Mode 11/19 Timing (Normal mode, OCT/HEX Speed mode, I2S Compatible, 24-bit) 015016764-J-00 2015/12 - 39 - [AK5574] 64 BICK LRCK (Master) LRCK (Slave) BICK (64fs) SDTO1-2 (O) 23 22 15 8 7 0 23 22 15 8 7 0 AIN1/3 Data AIN2/4 Data 32 BICK 32 BICK 23 22 Figure 38. Mode 12/20 Timing (Normal mode, OCT/HEX Speed mode, MSB Justified, 24-bit) 64 BICK LRCK (Master) LRCK (Slave) BICK (64fs) SDTO1-2 (O) 23 22 15 8 7 0 23 22 15 8 7 0 AIN1/3 Data AIN2/4 Data 32 BICK 32 BICK 23 22 Figure 39. Mode 13/21 Timing (Normal mode, OCT/HEX Speed mode, I2S Compatible, 24-bit) 64 BICK LRCK (Master) LRCK (Slave) BICK (64fs) SDTO1-2 (O) 0 31 30 17 16 15 14 1 0 31 30 17 16 15 14 AIN1/3 Data AIN2/4 Data 32 BICK 32 BICK 1 0 31 30 Figure 40. Mode 14/22 Timing (Normal mode, OCT/HEX Speed mode, MSB Justified, 32-bit) 64 BICK LRCK (Master) LRCK (Slave) BICK (64fs) SDTO1-2 (O) 0 31 30 17 16 15 14 1 0 31 30 17 16 15 14 AIN1/3 Data AIN2/4 Data 32 BICK 32 BICK 1 0 31 30 Figure 41. Mode 15/23 Timing (Normal mode, OCT/HEX Speed mode, I2S Compatible, 32-bit) 015016764-J-00 2015/12 - 40 - [AK5574] 128 BICK LRCK (Master) LRCK (Slave) BICK (256fs) SDTO1 (O) 23 22 0 23 22 0 23 22 0 23 22 0 Data 1 Data 2 Data 3 Data 4 32 BICK 32 BICK 32 BICK 32 BICK 23 22 SDTO2 (O) Figure 42. Mode 24/28 Timing (TDM128 mode, MSB Justified, 24-bit) 128 BICK LRCK (Master) LRCK (Slave) BICK (256fs) SDTO1 (O) 23 22 0 23 22 0 23 22 0 23 22 0 Data 1 Data 2 Data 3 Data 4 32 BICK 32 BICK 32 BICK 32 BICK 23 22 SDTO2 (O) Figure 43. Mode 25/29 Timing (TDM128 mode, I2S Compatible) 128 BICK LRCK (Master) LRCK (Slave) BICK (256fs) SDTO1 (O) 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 Data 1 Data 2 Data 3 Data 4 32 BICK 32 BICK 32 BICK 32 BICK 0 31 30 SDTO2 (O) Figure 44. Mode 26/30 Timing (TDM128 mode, MSB Justified) 015016764-J-00 2015/12 - 41 - [AK5574] 128 BICK LRCK (Master) LRCK (Slave) BICK (256fs) SDTO1 (O) 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 Data 1 Data 2 Data 3 Data 4 32 BICK 32 BICK 32 BICK 32 BICK 0 31 30 SDTO2 (O) Figure 45. Mode 27/31 Timing (TDM128 mode, I2S Compatible) 256 BICK LRCK (Master) LRCK (Slave) BICK (256fs) SDTO1 (O) 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 #2 Data 1 #2 Data 2 #2 Data 3 #2 Data 4 #1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK SDTO2 (O) TDMIN (I) 23 22 (#1 SDTO1) #1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 0 23 22 32 BICK 0 23 22 32 BICK 0 23 22 32 BICK 0 23 22 32 BICK Figure 46. Mode 32/36 Timing (TDM256 mode, MSB Justified, 24-bit) 256 BICK LRCK (Master) LRCK (Slave) BICK (256fs) SDTO1 (O) 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 #2 Data 1 #2 Data 2 #2 Data 3 #2 Data 4 #1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK SDTO2 (O) TDMIN (I) 23 22 (#1 SDTO1) #1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 0 32 BICK 23 22 0 32 BICK 23 22 0 23 22 32 BICK 0 23 32 BICK Figure 47. Mode 33/37 Timing (TDM256 mode, I2S Compatible, 24-bit) 015016764-J-00 2015/12 - 42 - [AK5574] 256 BICK LRCK (Master) LRCK (Slave) BICK (256fs) SDTO1 (O) 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 #2 Data 1 #2 Data 2 #2 Data 3 #2 Data 4 #1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK SDTO2 (O) TDMIN (I) 31 30 (#1 SDTO1) #1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 1 0 31 30 32 BICK 1 0 31 30 32 BICK 1 0 31 30 32 BICK 1 0 31 30 32 BICK Figure 48. Mode 34/38 Timing (TDM256 mode, MSB Justified, 32-bit) 256 BICK LRCK (Master) LRCK (Slave) BICK (256fs) SDTO1 (O) 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 #2 Data 1 #2 Data 2 #2 Data 3 #2 Data 4 #1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK SDTO2 (O) TDMIN (I) 31 30 (#1 SDTO1) #1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 1 0 31 30 32 BICK 0 31 30 32 BICK 1 0 31 30 32 BICK 1 0 31 32 BICK Figure 49. Mode 35/39 Timing (TDM256 mode, I2S Compatible, 32-bit) 512 BICK LRCK (Master) LRCK (Slave) BICK (512fs) SDTO1 (O) 23 22 0 23 33 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 #4 Data 1 #4 Data 2 #4 Data 3 #4 Data 4 #3 Data 1 #3 Data 2 #3 Data 3 #3 Data 4 #2 Data 1 #2 Data 2 #2 Data 3 #2 Data4 #1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK SDTO2 (O) TDMIN (I) 23 22 (#3 SDTO1) #3 Data 1 #3 Data 2 #3 Data 3 #3 Data 4 #2 Data 1 #2 Data 2 #2 Data 3 #2 Data 4 #1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 0 32 BICK 23 22 0 32 BICK 23 22 0 32 BICK 23 22 0 32 BICK 23 22 0 32 BICK 23 22 0 32 BICK 23 22 0 32 BICK 23 22 0 32 BICK 23 22 0 32 BICK 23 22 0 32 BICK 23 22 0 32 BICK 23 22 0 31 30 32 BICK Figure 50. Mode 40/44 Timing (TDM512 mode, MSB Justified, 24-bit) 015016764-J-00 2015/12 - 43 - [AK5574] 512 BICK LRCK (Master) LRCK (Slave) BICK (512fs) SDTO1 (O) 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 22 0 23 #4 Data 1 #4 Data 2 #4 Data 3 #4 Data 4 #3 Data 5 #3 Data 6 #3 Data 7 #3 Data 8 #2 Data 1 #2 Data 2 #2 Data 3 #2 Data4 #1 Data 1 #1 Data 2 #1 Data 3 #1 Data4 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK SDTO2 (O) TDMIN (I) 23 22 (#3 SDTO1) #3 Data 1 #3 Data 2 #3 Data 3 #3 Data 4 #2 Data 1 #2 Data 2 #2 Data 3 #2 Data 4 #1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 0 23 22 32 BICK 0 23 22 32 BICK 0 23 22 32 BICK 0 23 22 32 BICK 0 23 22 32 BICK 0 23 22 32 BICK 0 23 22 32 BICK 0 23 22 32 BICK 0 23 22 32 BICK 0 23 22 32 BICK 0 23 22 32 BICK 0 23 32 BICK Figure 51. Mode 41/45 Timing (TDM512 mode, I2S Compatible, 24-bit) 512 BICK LRCK (Master) LRCK (Slave) BICK (512fs) SDTO1 (O) 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 #4 Data 1 #4 Data 2 #4 Data 3 #4 Data 4 #3 Data 1 #3 Data 2 #3 Data 3 #3 Data 4 #2 Data 1 #2 Data 2 #2 Data 3 #2 Data4 #1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK SDTO2 (O) TDMIN (I) 31 30 (#3 SDTO1) #3 Data 1 #3 Data 2 #3 Data 3 #3 Data 4 #2 Data 1 #2 Data 2 #2 Data 3 #2 Data 4 #1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 1 0 31 30 32 BICK 1 0 31 30 32 BICK 1 0 31 30 32 BICK 1 0 31 30 32 BICK 1 0 31 30 32 BICK 1 0 31 30 32 BICK 1 0 31 30 32 BICK 1 0 31 30 32 BICK 1 0 31 30 32 BICK 1 0 31 30 32 BICK 1 0 31 30 32 BICK 1 0 31 30 32 BICK Figure 52. Mode 42/46 Timing (TDM512 mode, MSB Justified, 32-bit) 512 BICK LRCK (Master) LRCK (Slave) BICK (256fs) SDTO1 (O) 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 30 1 0 31 #4 Data 1 #4 Data 2 #4 Data 3 #4 Data 4 #3 Data 1 #3 Data 2 #3 Data 3 #3 Data 4 #2 Data 1 #2 Data 2 #2 Data 3 #2 Data4 #1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK 32 BICK SDTO2 (O) TDMIN (I) 31 30 (#3 SDTO1) #3 Data 1 #3 Data 2 #3 Data 3 #3 Data 4 #2 Data 1 #2 Data 2 #2 Data 3 #2 Data 4 #1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 1 0 31 30 32 BICK 1 0 31 30 32 BICK 1 0 31 30 32 BICK 1 0 31 30 32 BICK 1 0 31 30 32 BICK 1 0 31 30 32 BICK 1 0 31 30 32 BICK 1 0 31 30 32 BICK 1 0 31 30 32 BICK 1 0 31 30 32 BICK 0 1 31 30 32 BICK 1 0 31 32 BICK Figure 53. Mode 43/47 Timing (TDM512 mode, I2S Compatible, 32-bit) Parameter MCLK “↑” to BICK “↓” BICK “↓” to MCLK“↑” Symbol Min. tMCB tBIM 10 10 Typ. Max Unit ns ns Table 10 TDM mode Clock Timing 015016764-J-00 2015/12 - 44 - [AK5574] VIH MCLK VIL tMCB tBIM VIH BICK VIL Figure 54. Audio Interface Timing (Slave Mode, TDM mode MCLK=2×BICK) VIH VIL MCLK tMCB tBIM VIH BICK VIL Figure 55. Audio Interface Timing (Slave Mode, TDM mode MCLK=BICK) [2] DSD mode DSD出力はMaster mode時のみ有効です。 DCLK周波数は、DSDSEL1-0 pinsもしくはSDSSEL1-0 bitsで64fs, 128fs, 256fsから選択します。DCLK 周波数が64fs, 128fsの時はPhase Modulation modeに対応しています。PMOD pin= “H”または PMOD bit= “1”でPhase Modulation modeになります。256fs の時はPhase Modulation modeに対応していません。 DCLKの極性はDCKB bitで反転することが可能です。 DCLK (64fs, 128fs, 256fs) DCKB bit=”1” DCLK (64fs, 128fs, 256fs) DCKB bit=”0” DSDOL, DSDOR Normal D0 DSDOL,DSDOR Phase Modulation D0 D1 D1 D2 D1 D2 D3 D2 D3 Figure 56. DSD Mode Timing 015016764-J-00 2015/12 - 45 - [AK5574] ■ Channel Summation (PCM mode, DSD mode) Channel Summation は同一信号が入力された複数のチャネルの A/D データを平均することでダイナミ ックレンジと S/N を向上させる機能です。AK5574 は 4-to-2 mode, 4-to-1 mode を持っています。 4-to-2 mode (Stereo mode) 2 つのチャネルを平均することでダイナミックレンジと S/N が 3 dB (DSD 時 1.5 dB) 向上します。 4-to-1 mode (Mono mode) 4 つのチャネルを平均することでダイナミックレンジと S/N が 6 dB (DSD 時 3 dB) 向上します。 Not-Summation mode (2-Stereo mode) Channel Summation を行わない通常のモードを Not-Summation mode または 2-Stereo mode と呼びま す。 詳細は後述する CH Power Down & Channel Summation の項を参照してください。 ■ Optimal Data Placement mode (PCM mode, DSD mode) Parallel Control mode時、SDTO1-2のデータスロットに割り当てるデータはODP pinの設定で変わりま す。 ODP pin=”L”のときはFixed Data Placement modeでデータスロットに対するチャネルの割り当ては Channel Summationをする/しないに関わらず固定されています。例えば、4-to-2 mode時は2つのチャ ネルの平均データが両方のチャネルのスロットに出力されます。 ODP pin=”H”のときはより効率的にデータスロットを使用するOptimal Data Placement modeになりま す。Channel Summation時のデータの重複がなくなり、またデータは前詰で出力されます。これにより、 TDMモードでカスケード接続できるデバイス数が増えます。 4-to-2 mode (Stereo mode)のとき、TDM128 modeでは2個、TDM256 modeでは4個、TDM512 mode では8個のAK5574を接続できます。 4-to-1 mode (Mono mode)のとき、TDM128 modeでは4個、TDM256 modeでは8個、TDM512 modeで は16個のAK5574を接続できます。 Serial Control mode時はODP pinの設定に関わらずOptimal Data Placement modeになります。 詳細は後述するCH Power Down & Channel Summation modeの項を参照してください。 ■ CH Power Down & Channel Summation (PCM mode, DSD mode) [1] Parallel mode パラレルモード時、ODP pin, PW2-0 pins の組み合わせでチャネルのパワーダウン及びChannel Summation modeを設定します。(Table 11-Table 16) ODP pin, PW2-0 pins の切り替えは PDN pin= “L” の 状態で行ってください。不要なチャネルをパワーダウンさせることで消費電流を減らすことができます。 パワーダウンしたチャネルの回路はリセット状態になり、A/DデータはAll “0”になります。 ODP pin=”L”時、PW2-0 pinsでチャネルのパワーダウンと4-to-2 modeを設定できます。4-to-2 mode の ときAIN1とAIN2を加算して振幅を1/2にしたデータをSDTO1 (DSDOL1, DSDOR1)のSlot 1とSlot 2両方 のスロットに出力します。同様にAIN3とAIN4を加算して振幅を1/2にしたデータをSDTO2 (DSDOL2, DSDOR2)のSlot 3とSlot 4両方のスロットに出力します。 015016764-J-00 2015/12 - 46 - [AK5574] Power ON/OFF PW2 PW1 PW0 pin pin pin Ch4 Ch3 Ch2 Ch1 L L L OFF OFF OFF OFF L L H ON ON OFF OFF L H L OFF OFF ON ON L H H ON ON ON ON H L L OFF ON ON ON H L H ON ON OFF OFF H H L OFF OFF ON ON H H H ON ON ON ON Table 11. Channel Power ON/OFF (Parallel Control mode, ODP pin= “L”) PW2 pin L L L L H H H H PW1 pin L L H H L L H H Data on Slot PW0 pin Slot 4 Slot 3 Slot 2 Slot 1 L All “0” All “0” All “0” All “0” H (CH3+4)/2 (CH3+4)/2 All “0” All “0” L All “0” All “0” (CH1+2)/2 (CH1+2)/2 H (CH3+4)/2 (CH3+4)/2 (CH1+2)/2 (CH1+2)/2 L All “0” CH3 CH2 CH1 H CH4 CH3 All “0” All “0” L All “0” All “0” CH2 CH1 H CH4 CH3 CH2 CH1 Table 12. Slot Data Assign (Parallel Control mode, ODP pin= “L”) ODP pin=”H”時、PW2-0 pin でパワーダウンと 4-to-2 mode, 4-to1 mode を設定できます。 4-to-2 mode のとき AIN1 と AIN2 を加算して振幅を 1/2 にしたデータを SDTO1 (DSDOL1)の Slot 1 の スロットに出力します。同様に AIN3 と AIN4 を加算して振幅を 1/2 にしたデータを SDTO1 (DSDOR1) の Slot 2 のスロットに出力します。 4-to-1 mode のとき AIN1-AIN4 を加算して振幅を 1/4 にしたデータを SDTO1 (DSDOL1)の Slot 1 に出力 します。 Power ON/OFF PW2 PW1 PW0 pin pin pin Ch4 Ch3 Ch2 Ch1 L L L OFF OFF OFF OFF L L H ON ON ON ON L H L ON ON ON ON L H H ON ON ON ON H L L ON ON ON ON H L H ON ON ON ON H H L ON ON ON ON H H H ON ON ON ON Table 13. Channel Power ON/OFF (Parallel Control mode, ODP pin= “H”) 015016764-J-00 2015/12 - 47 - [AK5574] PW2 pin L L L L H H H H Data on Slot PW1 PW0 pin pin Slot 4 Slot 3 Slot 2 Slot 1 L L All “0” All “0” All “0” All “0” L H All “0” All “0” (CH3+4)/2 (CH1+2)/2 H L CH4 CH3 CH2 CH1 H H All “0” All “0” All “0” (CH1+2+3+4)/4 L L CH4 CH3 CH2 CH1 L H All “0” All “0” (CH3+4)/2 (CH1+2)/2 H L CH4 CH3 CH2 CH1 H H All “0” All “0” All “0” (CH1+2+3+4)/4 Table 14. Slot Data Assign (Parallel Control mode, ODP pin= “H”, Normal Output) PW2 pin L L L L H H H H Data on Slot PW1 PW0 pin pin Slot 4 Slot 3 Slot 2 Slot 1 L L All “0” All “0” All “0” All “0” L H TDMIN TDMIN (CH3+4)/2 (CH1+2)/2 H L CH4 CH3 CH2 CH1 H H TDMIN TDMIN TDMIN (CH1+2+3+4)/4 L L CH4 CH3 CH2 CH1 L H TDMIN TDMIN (CH3+4)/2 (CH1+2)/2 H L CH4 CH3 CH2 CH1 H H TDMIN TDMIN TDMIN (CH1+2+3+4)/4 Table 15. Slot Data Assign (Parallel Control mode, ODP pin= “H”, TDM128) PW2 pin L L L L H H H H Data on Slot PW1 PW0 pin pin Slot 4 Slot 3 Slot 2 Slot 1 L L All “0” All “0” All “0” All “0” L H TDMIN TDMIN (CH3+4)/2 (CH1+2)/2 H L CH4 CH3 CH2 CH1 H H TDMIN TDMIN TDMIN (CH1+2+3+4)/4 L L CH4 CH3 CH2 CH1 L H TDMIN TDMIN (CH3+4)/2 (CH1+2)/2 H L CH4 CH3 CH2 CH1 H H TDMIN TDMIN TDMIN (CH1+2+3+4)/4 Table 16. Slot Data Assign (Parallel Control mode, ODP pin= “H”, TDM256 & TDM512) 015016764-J-00 2015/12 - 48 - [AK5574] [2] Serial Mode 3-wire Serial modeとI2C modeの時は、PW1-4 bitでAIN1-4を個別にパワーダウンさせることができます。 PWn (n=1-4) bit= “0”のときAINnはパワーダウン、PWn bit= “1”のときAINn は通常動作になります。パ ワーダウンしたチャネルの回路はリセット状態になり、A/DデータはAll “0”になります。またMONO2-1 bitsで 4-to-2 mode, 4-to-1 modeを設定できます。PW1-4 bits とMONO1-2 bits の切り替えはRSTN bit= “0” の状態で行ってください。 Data on Slot (Normal Output) MONO2 MONO1 bit bit Slot 4 Slot 3 Slot 2 Slot 1 0 0 CH4 CH3 CH2 CH1 0 1 All “0” All “0” (CH3+4)/2 (CH1+2)/2 1 0 CH4 CH3 CH2 CH1 1 1 All “0” All “0” All “0” (CH1+2+3+4)/4 Table 17. Slot Data Assign (Serial Control mode, Normal Output or DSD mode) MONO2 bit 0 0 1 1 MONO2 bit 0 0 1 1 Data on Slot (TDM128) MONO1 bit Slot 4 Slot 3 Slot 2 0 CH4 CH3 CH2 1 TDMIN TDMIN (CH3+4)/2 0 CH4 CH3 CH2 1 TDMIN TDMIN TDMIN Table 18. Slot Data Assign (Serial Control mode, TDM128) Slot 1 CH1 (CH1+2)/2 CH1 (CH1+2+3+4)/4 Data on Slot (TDM256, TDM512) MONO1 bit Slot 4 Slot 3 Slot 2 Slot 1 0 CH4 CH3 CH2 CH1 1 TDMIN TDMIN (CH3+4)/2 (CH1+2)/2 0 CH4 CH3 CH2 CH1 1 TDMIN TDMIN TDMIN (CH1+2+3+4)/4 Table 19. Slot Data Assign (Serial Control mode, TDM256 & TDM512) 015016764-J-00 2015/12 - 49 - [AK5574] ■ データスロット配置 [1] PCM mode LRCK Period = 1/fs Normal Output SDTO1 pin Slot 1 Slot 2 SDTO2 pin Slot 3 Slot 4 LRCK Period = 1/fs TDM128 SDTO1 pin Slot 1 Slot 2 Slot 3 Slot 4 All “0” SDTO2 pin LRCK Period = 1/fs TDM256 SDTO1 pin Slot 1 Slot 2 Slot 3 Slot 4 TDMI All “0” SDTO2 pin LRCK Period = 1/fs TDM512 SDTO1 pin 1 2 3 4 TDMI All “0” SDTO2 pin Figure 57. Slot Assign in PCM mode [2] DSD mode LRCK Period = 1/fs DSDOL1 pin Slot 1 DSDOR1 pin Slot 2 DSDOL2 pin Slot 3 DSDOR2 pin Slot 4 Figure 58. Slot Assign in DSD mode 015016764-J-00 2015/12 - 50 - [AK5574] ■ ディジタルフィルタ選択機能 (PCM mode) AK5574は特性の異なる4種類のディジタルフィルタを持っており、SD pin(bit), SLOW pin(bit)で選択で きます。OCT Speed mode, HEX Speed mode, DSD modeはディジタルフィルタ選択機能を持っていま せん。これらのモードではディジタルフィルタの設定は無効となります。 SD pin(bit) L(0) L(0) H(1) H(1) SLOW Filter pin(bit) L(0) Sharp Roll-off Filter H(1) Slow Roll-off Filter L(0) Short Delay Sharp Roll-off Filter H(1) Short Delay Slow Roll-off Filter Table 20. ディジタルフィルタ設定 ■ ディジタルHPF (PCM mode) AK5574はDCオフセットキャンセルのためにディジタルHPFを内蔵しています。HPFE pin (bit) = “H (1)” でディジタル HPF が有効になります。HPFのカットオフ周波数fcは、fs= 48 kHz(Normal Speed mode), 96 kHz(Double Speed mode), 192 kHz(Quad Speed mode)のとき1 Hzです。OCT Speed mode, HEX Speed mode, DSD modeはHPF機能を持っていません。これらのモードではHPFEの設定は無効となり ます。HPFのON/OFFの切り換えは全チャネルをリセットした状態で実施してください。 ■ オーバフロー検出機能 (PCM mode , DSD mode) [1] PCM mode AK5574はアナログ入力のオーバフロー検出機能を持ちます。AIN1-4のいずれかのアナログ入力がオー バフローすると(0.3 dBFS以上)OVF pinが“H”になります。OVF出力はAIN1-4入力に対してADCと同じ 群遅延を持ちます。 [2] DSD mode オーバフロー検出機能(エラー検出機能) 過大信号入力などによりいずれかのチャネルのDSD出力信号生成用モジュレータ内部でオーバフロー が発生するとOVF pinが“H”になります。オーバフローが解消されるとOVF pinは”L”に戻ります。 015016764-J-00 2015/12 - 51 - [AK5574] ■ LDO TVDDの電圧範囲は1.7-1.98 Vまたは3.0-3.6 Vです。TVDDの電圧に応じてLDOのON/OFFを設定してく ださい。LDOのON/OFFはLDOE pinで設定します。 (Table 21) LDOE PDN LDO VDD18 pin TVDD pin 印加電圧範囲 L L OFF 1.7-1.98 V 外部電源入力 1.7-1.98 V L H OFF 1.7-1.98 V 外部電源入力 1.7-1.98 V H L OFF 3.0-3.6 V 内部で 500 Pull Down H H ON 3.0-3.6 V LDO 電圧出力 Table 21. LDO Control [1] TVDD=1.7-1.98 V時, LDO不使用 (LDOE pin = “L”) TVDD が 1.7-1.98 V のときは LDO が正常に動作しません。LDOE pin= “L”として LDO を OFF にしてく ださい。内部ロジック回路の電源として VDD18 pin から 1.7-1.98 V を供給します。 TVDD電圧とVDD18電圧の電位差は0.1 V以内であることが必要です。 [2] TVDD=3.0-3.6 V時, LDO使用 (LDOE pin = “H”) TVDD が 3.0-3.6 V のときは LDO を ON にしてください。LDO が内部ロジック回路の電源になります。 VDD18 pin は安定化用のコンデンサ接続端子になります。VDD18 pin から外部回路へ電流を供給するこ とはできません。 ■ リセット 電源立ち上げやクロック設定およびクロック周波数を変更する時はデバイスをリセットする必要があ ります。リセットはPDN pin, PW2-0 pinsおよびRSTN bit, PW4-1 bitsで行います。 015016764-J-00 2015/12 - 52 - [AK5574] ■ パワーアップ/ダウンシーケンス例 PDN pinを“L”にするとパワーダウン状態になります。この時、同時にディジタルフィルタがリセットさ れます。 [1] PCM Mode: Slave mode 時は PDN pin を “H”にした後、MCLK, BICK, LRCK を入力することで内部のパワーダウン 信号 Internal PDN が解除されます。Master mode 時は PDN pin を “H”にした後、MCLK を入力すること で Internal PDN が解除されます。 Internal PDN が解除されると初期化サイクルが開始します。出力データ SDTO はスレーブモード時 583 1/fs 後、マスタモード時 578 1/fs 後に確定します。初期化中の A/D データは 2’s complement の “0” で、初期化終了後、A/D データはアナログ入力信号に相当するデータにセトリングします。セトリング には群遅延時間程度かかります。 Power PDN pin (1) VDD18 pin (2) Internal PDN (3) Internal State Power -down Initialize Normal Operation Power -down ADC In (Analog) GD (5) (5) GD (4) (4) ADC Out (Digital) “0”data Idle Noise “0”data Idle Noise (6) Clock In Don’t care Don’t care MCLK,LRCK,BICK Figure 59. パワーダウン/アップ時タイミング例 Notes (1) AVDD および TVDD を立ち上げた後、PDN pin を 150 ns 以上 “L”にししてください。 (2) a. LDOE pin = “H”で Parallel Control mode (I2C pin = “H”、PSN pin = “H”) の場合 PDN pin を”H”にすると内部 LDOが立ち上がります。MCLK を 16384 回トグルすると Internal PDN は解除されます。 b. LDOE pin = “H”で Serial Control mode (PSN pin = “L”) の場合 PDN pin を”H”にすると内部 LDO が立ち上がります。内部オシレータのクロックが 16384 回トグ ルする(max.10 ms)と Internal PDN は解除されます。 c. LDOE pin = “L”のときは PDN pin 解除後 max.1 ms で Internal PDN は解除されます。 Internal PDN が解除されると内部回路は動作を開始し、レジスタへのアクセスが可能になります。 ※(2)の期間中はディジタル出力ピン及びディジタル入出力ピンから瞬時的なパルス(パルス幅 max.1 s)が出力されることがあります。システムの誤動作を避けるため、(2)の期間中にこれらの 015016764-J-00 2015/12 - 53 - [AK5574] ピンの出力を参照することと、同じ 3-wire Serial バスまたは I2C バス上にあるデバイスと通信をす ることは避けて下さい。 (3) 初期化サイクルは Slave mode 時 583/fs、Master mode 時 578/fs です。 (4) パワーダウン時と初期化サイクル中の ADC 出力データは “0”です。 (5) ディジタル出力はアナログ入力に対して群遅延(GD)を持ちます。 Internal PDN 解除詳細 Figure 60. Internal PDN 解除詳細 015016764-J-00 2015/12 - 54 - [AK5574] [2] DSD mode PDN pin を “H”にした後、MCLK を入力すると Internal PDN が解除されます。 PDN pin Internal PDN (1) MCLK In Don’t care Internal State Power-Down Don’t care Initialize Normal Operation Power-Down (2) ADC In (Analog) (6) (4) OVF-pin (5) (3) DSD Out (Digital) “L” (-full scale data) normal data abnormal data normal data “L” (-full scale data) Figure 61. DSD動作タイミング Notes: (1) LDOE pin= “H”のとき、PDN pin を”H”にすると内部 LDO が立ち上がります。内部オシレータのク ロックが 16384 回トグルすると(max.10 ms) Internal PDN は解除されます。 LDOE pin = “L”のときは PDN pin を”H”にすると max.1 ms で Internal PDN は解除されます。 Internal PDN が解除されると内部回路は動作を開始し、レジスタへのアクセスが可能になります。 ※(1)の期間中はディジタル出力ピン及びディジタル入出力ピンから瞬時的なパルス(パルス幅 max.1s)が出力されることがあります。システムの誤動作を避けるため、(1)の期間中にこれらの ピンの出力を参照することと、同じ 3-wire Serial / I2C バス上にあるデバイスと通信をすることは避 けて下さい。 (2) 初期化動作は 583/fs で完了します。 (3) パワーダウン中および初期化動作中および CH パワーダウン中、 DSD 出力ピンは “L”(-full scale data) を出力します。Phase Modulation mode 時、初期化動作中および CH パワーダウン中、DSD 出力ピ ンは矩形波 (-full scale data) を出力します。 (4) 過大信号が入力され、内部モジュレータがオーバフローを検出すると、OVF pin から “H”を出力し ます。 (5) オーバフロー状態になると、DSD 出力は正常データを出力しません。 (6) 入力信号が正常状態になり、内部モジュレータがオーバフロー状態から正常動作に戻ると、OVF pin 出力は “L”になります。 015016764-J-00 2015/12 - 55 - [AK5574] ■ 動作モードコントロール AK5574 の動作モードはピンまたはレジスタで設定します。ピンによる設定を Parallel Control mode と 呼びます。Parallel Control mode のときレジスタ設定は無効になります。そのためレジスタ設定が必要 な機能は使用できません。レジスタへのアクセスは 3 線式シリアル通信と I2C バス通信が可能です。 動作モードは I2C pin と PSN pin で選択します。Serial Control mode 時はレジスタ設定が優先され MSN pin 以外の設定ピンでの設定は無効になります。 I2C pin L L H H PS pin Control Mode L 3-wire Serial H 3-wire Serial L I2C Bus H Parallel Table 22. Control Mode ■ レジスタコントロールインタフェース (1) 3-wire Serial Control mode (I2C pin = “L”) このモードでは 3 線式シリアル I/F pin: CSN, CCLK, CDTI で書き込みを行います。 I/F 上のデータは Chip address (2-bit, C1/0), Read/Write (1-bit, “1”固定, Write only), Register address (MSB first, 5-bit)と Control data (MSB first, 8-bit)で構成されます。データ送信側は CCLK の“↓”で各ビットを出力し、受信側は“↑”で 取り込みます。データの書き込みは CSN の“↑”で有効になります。CCLK のクロックスピードは 5MHz (Max.)です。 PDN pin を“L”にすると内部レジスタ値が初期化されます。また、シリアルモードでは RSTN bit に“0”を 書き込むと内部タイミング回路がリセットされます。但し、この時、レジスタの内容は初期化されませ ん。 CSN 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 CCLK CDTI C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0 C1-C0: R/W: A4-A0: D7-D0: Chip Address (C1=CAD1, C0=CAD0) READ/WRITE (Fixed to “1”, Write only) Register Address Control Data Figure 62. Control I/F Timing *3 線シリアルモードはデータ読み出しをサポートしません。 *PDN pin = “L”時は、コントロールレジスタへの書き込みはできません。 *CSN = “L”期間中に CCLKの“↑”が 15 回以下または 17 回以上の場合、データは書き込まれません。 015016764-J-00 2015/12 - 56 - [AK5574] (2) I2C-bus Control mode (I2C pin = “H” かつ PSN pin = “L”) AK5574 の I2C-bus Control mode のフォーマットは、高速モード(max:400 kHz, Ver1.0)に対応していま す。 (2)-1. WRITE 命令 I2C-bus Control mode におけるデータ書き込みシーケンスはFigure 63に示されます。バス上の IC への アクセスには、 最初に開始条件(Start Condition)を入力します。 SCL ラインが “H”の時に SDA ラインを “H” から “L”にすると、開始条件が作られます(Figure 69)。開始条件の後、スレーブアドレスが送信されます。 このアドレスは 7-bit から構成され、 8-bit 目にはデータ方向ビット(R/W)が続きます。 上位 5-bit は “00100” 固定、次の 2-bit はアクセスする IC を選ぶためのアドレスビットで、CAD1-0 pins により設定されます (Figure 64)。アドレスが一致した場合、AK5574 は、確認応答(Acknowledge)を生成し、命令が実行され ます。マスタは確認応答用のクロックパルスを生成し、SDA ラインを解放しなければなりません(Figure 70)。R/W ビットが “0”の場合はデータ書き込み R/W ビットが “1”の場合はデータ読み出しを行います。 第 2 バイトはサブアドレス(レジスタアドレス)です。サブアドレスは、8-bit、MSB first で構成され、上 位 3-bit は、 “0”固定です(Figure 65)。第 3 バイト以降はコントロールデータです。コントロールデータ は 8-bit、MSB first で構成されます(Figure 66)。AK5574 は、各バイトの受信を完了するたびに確認応答 を生成します。データ転送は、必ずマスタが生成する停止条件(Stop Condition)によって終了します。SCL ラインが “H”の時に SDA ラインを “L”から “H”にすると、停止条件が作られます(Figure 69)。 AK5574 は複数のバイトのデータを一度に書き込むことができます。データを 1 バイト送った後、停止 条件を送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサ ブアドレスに格納されます。アドレス “07H”を越えるデータを送ると、内部レジスタに対応するアドレ スカウンタはロールオーバし、アドレス “00H”から順に格納されます。 クロックが “H”の間は、SDA ラインの状態は一定でなければなりません。データラインが “H”と “L”の間 で状態を変更できるのは、SCL ラインのクロック信号が “L”の時に限られます(Figure 71)。SCL ライン が “H”の時に SDA ラインを変更するのは、開始条件、停止条件を入力するときのみです。 S T A R T SDA S S T O P R/W= “0” Slave Address 1st byte Sub Address(n) A C K 2nd byte Data(n) A C K Data(n+1) A C K 3rd byte Data(n+x) A C K A C K P A C K Figure 63. I2C-bus Control modeのデータ書き込みシーケンス 0 0 1 0 0 CAD1 CAD0 R/W A1 A0 D1 D0 (CAD0はpinにより設定) Figure 64. 第1バイトの構成 0 0 0 A4 A3 A2 Figure 65. 第2バイトの構成 D7 D6 D5 D4 D3 D2 Figure 66. 第3バイト以降の構成 015016764-J-00 2015/12 - 57 - [AK5574] (2)-2. READ 命令 R/W ビットが “1”の場合、AK5574 は READ 動作を行います。指定されたアドレスのデータが出力され た後、マスタが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、 次のアドレスのデータを読み出すことができます。アドレス “07H”のデータを読み出した後、さらに次 のアドレスを読み出す場合にはアドレス “00H”のデータが読み出されます。 AK5574 は、カレントアドレスリードとランダムリードの 2 つの READ 命令を持っています。 (2)-2-1. カレントアドレスリード AK5574 は、内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定 されたアドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次 のアドレス値を保持しています。例えば、最後にアクセス(READ でも WRITE でも)したアドレスが “n” であり、その後カレントアドレスリードを行った場合、アドレス “n+1”のデータが読み出されます。カ レントアドレスリードでは、AK5574 は READ 命令のスレーブアドレス(R/W = “1”)の入力に対して確認 応答を生成し、次のクロックから内部のアドレスカウンタで指定されたデータを出力したのち内部カウ ンタを 1 つインクリメントします。データが出力された後、マスタが確認応答を生成せず停止条件を送る と、READ 動作は終了します。 S T A R T SDA S S T O P R/W= “1” Slave Address Data(n) A C K Data(n+1) A C K Data(n+2) A C K Data(n+x) A C K A C K P A C K Figure 67. CURRENT ADDRESS READ 命令 (2)-2-2. ランダムアドレスリード ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレス リードは READ 命令のスレーブアドレス(R/W bit= “1”)を入力する前に、ダミーの WRITE 命令を入力す る必要があります。ランダムアドレスリードでは最初に開始条件を入力し、次に WRITE 命令のスレー ブアドレス(R/W = “0”)、読み出すアドレスを順次入力します。AK5574 がこのアドレス入力に対して確 認応答を生成した後、再送条件、READ 命令のスレーブアドレス(R/W bit= “1”)を入力します。AK5574 はこのスレーブアドレスの入力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内 部アドレスカウンタを 1 つインクリメントします。データが出力された後、マスタがアクノリッジを生 成せず停止条件を送ると、READ 動作は終了します。 S T A R T SDA S S T A R T R/W= “0” Slave Address Sub Address(n) A C K S A C K S T O P R/W= “1” Slave Address Data(n) A C K Data(n+1) A C K Data(n+x) A C K A C K P A C K Figure 68. Random Address Read 命令 015016764-J-00 2015/12 - 58 - [AK5574] SDA SCL S P start condition stop condition Figure 69. 開始条件と停止条件 DATA OUTPUT BY TRANSMITTER not acknowledge DATA OUTPUT BY RECEIVER acknowledge SCL FROM MASTER 2 1 8 9 S clock pulse for acknowledgement START CONDITION Figure 70. I2Cバスでの確認応答 SDA SCL data line stable; data valid change of data allowed Figure 71. I2Cバスでのビット転送 015016764-J-00 2015/12 - 59 - [AK5574] ■ レジスタマップ Addr 00H 01H 02H 03H 04H 05H 06H 07H Register Name Power Management1 Power Management2 Control 1 Control 2 Control 3 DSD TEST1 TEST2 D7 1 0 0 0 DP 0 TST7 0 D6 1 0 CKS3 TDM1 0 0 TST6 0 D5 1 0 CKS2 TDM0 0 DCKS TST5 0 D4 1 0 CKS1 0 0 0 TST4 0 D3 PW4 0 CKS0 0 0 PMOD TST3 0 D2 PW3 MONO2 DIF1 0 0 DCKB TST2 0 D1 PW2 MONO1 DIF0 0 SD DSDSEL1 TST1 0 D0 PW1 RSTN HPFE 0 SLOW DSDSEL0 TST0 TRST Note 24. アドレス06H-1FHは書き込み不可です。“0”で指定されたビットへの “1”の書き込みは禁止です Note 25. RSTN bit を “0” にすると内部のデジタルフィルタ、CONTROL部がリセットされます。 レジスタ値は初期化されません。 Note 26. PDN pinを “L” にすると、レジスタ値は初期化されます。 ■ レジスタ詳細説明 Addr 00H Register Name D7 D6 Power Management1 1 1 R/W R/W R/W Default 1 1 PW4-1: Power Down control for channel 4-1 0: Power OFF 1: Power ON (default) D5 1 R/W 1 D4 1 R/W 1 D3 PW4 R/W 1 D2 PW3 R/W 1 D1 PW2 R/W 1 D0 PW1 R/W 1 Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0 01H Power Management2 0 0 0 0 0 MONO2 MONO1 RSTN R/W R/W R/W R/W R/W R/W R/W R/W R/W Default 0 0 0 0 0 0 0 1 RSTN: Internal Timing Reset 0: Reset. All registers are not initialized. 1: Normal Operation (default) “0”で内部タイミング回路がリセットされます。レジスタの内容はリセットされません。 MONO2-1: Channel Summation Select (Table 17-Table 19) 00: Not- Summation mode 01: 4-to-2 mode 10: Not- Summation mode 11: 4-to-1 mode 015016764-J-00 2015/12 - 60 - [AK5574] Addr Register Name D7 D6 D5 02H Control 1 0 CKS3 CKS2 R/W R/W R/W R/W Default 0 0 0 HPFE: High Pass Filter Enable 0: High Pass Filter OFF 1: High Pass Filter ON (default) “1”で全てのチャネルのディジタルHPFがONになります。 D4 CKS1 R/W 0 D3 CKS0 R/W 0 D2 DIF1 R/W 0 D1 DIF0 R/W 0 D0 HPFE R/W 1 DIF1-0: Audio Data Interface Modes Select (Table 8, Table 9) A/Dデータのビット数 24-bit/32-bitとフォーマットMSB justified/ I2S Compatibleを選択します。 CKS3-0: Sampling Speed Mode and MCLK Frequency Select (Table 5) サンプリングスピードとMCLK周波数を選択します。 Addr Register Name D7 D6 D5 D4 D3 D2 D1 03H Control 2 0 TDM1 TDM0 0 0 0 0 R/W R/W R/W R/W R/W R/W R/W R/W Default 0 0 0 0 0 0 0 TDM1-0: TDM Modes Select (Table 9) A/Dデータ出力モードをNormal, TDM128, TDM256, TDM512から選択します。 Addr Register Name D7 D6 D5 D4 04H Control 3 DP 0 0 0 R/W R/W R/W R/W R/W Default 0 0 0 0 SLOW: Slow Roll-off Filter Select (Table 20) 0: Sharp Roll-off (default) 1: Slow Roll-off ディジタルフィルタのRoll-OFF特性を選択します。 D3 0 R/W 0 D2 0 R/W 0 D1 SD R/W 0 D0 0 R/W 0 D0 SLOW R/W 0 SD: Short Delay Select (Table 20) 0: Normal Delay (default) 1: Short Delay ディジタルフィルタのGroup Delayを選択します。 DP: DSD Mode Select 0: PCM mode (default) 1: DSD mode 出力モードを選択します。 015016764-J-00 2015/12 - 61 - [AK5574] Addr Register Name D7 D6 05H DSD 0 0 R/W R/W R/W Default 0 0 DSDSEL1-0: Select the Frequency of DCLK 00: 64fs 01: 128fs (default) 10: 256fs 11: Reserved (128fs) D5 DCKS R/W 0 D4 0 R/W 0 D3 D2 D1 D0 PMOD DCKB DSDSEL1 DSDSEL0 R/W R/W R/W R/W 0 0 0 0 DCKB: Polarity of DCLK 0: DSD data is output from DCLK Falling Edge (default) 1: DSD data is output from DCLK Rising Edge PMOD: DSD Phase Modulation Mode 0: Not Phase Modulation mode (default) 1: Phase Modulation mode DSD出力 Phase Modulation modeを選択します。 DCKS: Master Clock Frequency Select at DSD mode (DSD Only) 0: 512fs (default) 1: 768fs Addr 06H Register Name D7 D6 D5 D4 D3 D2 D1 D0 TEST1 TST7 TST6 TST5 TST4 TST3 TST2 TST1 TST0 R/W RD RD RD RD RD RD RD RD Default 0 0 0 0 0 0 0 0 TST7-0: Test register. 必ずdefaultで使用してください。全bit “0”以外をセットすると通常動作は保証されません。 Addr 07H Register Name D7 D6 D5 D4 D3 D2 D1 D0 TEST2 0 0 0 0 0 0 0 TRST R/W R/W R/W R/W R/W R/W R/W R/W W Default 0 0 0 0 0 0 0 0 TRST: Test register. This register must be “0”. 必ずdefaultで使用してください。全bit “0”以外をセットすると通常動作は保証されません。 015016764-J-00 2015/12 - 62 - [AK5574] 13. 外部接続回路例 34 33 32 31 30 29 28 27 26 25 SLOW/DCKB 35 CKS3/CAD1 CKS2/SCL/CCLK CKS1/CAD0_I2C/CSN CKS0/SDA/CDTI OVF SDTO2/DSDOR2 SDTO1/DSDOL2 TDMIN/DSDOR1 LRCK/DSDOL1 BICK/DCLK DIF1/DSDSEL1 TDM0 TDM1 PSN/CAD0_SPI I2C DP HPFE/DCKS LDOE ODP AIN1P AIN1N AK5574 Top View MSN PW2 PW1 PW0 PDN VDD18 DVSS TVDD MCLK TEST AIN4P AIN4N 24 23 22 21 20 19 18 17 16 15 14 13 Mode Setting Controller 4.7 + 0.1 10 Digital 3.3V Mater Clock AIN4+ AIN4 20 + 0.1 AIN3+ AIN3 100 Analog 5V 0.1 + 10 AIN2 AIN2+ Analog 5V Analog 5V 20 100 + 0.1 1 2 3 4 5 6 7 8 9 10 11 12 AIN1+ AIN1 DIF0/ DSDSEL0 Controller NC VREFL1 VREFH1 AIN2N AIN2P AVDD AVSS AIN3P AIN3N VREFH2 VREFL2 NC Mode Setting 37 38 39 40 41 42 43 44 45 46 47 48 SD/PMOD 36 Mode Setting fs 64fs Figure 72は、外部接続回路例です。 Figure 72. Typical Connection Diagram Note 27. ディジタル入力ピンはオープンにしないでください。 015016764-J-00 2015/12 - 63 - [AK5574] 1. グラウンドと電源のデカップリング 電源とグラウンドの取り方には十分注意してください。通常、AVDD, TVDD にはシステムのアナログ電 源を供給します。AVDD, TVDD が別電源で供給される場合には、電源立ち上げシーケンスを考える必要 はありません。AVSS, DVSS はアナロググラウンドに接続してください。システムのグラウンドはアナ ログとディジタルで分けて配線し PC ボード上の電源に近いところで接続してください。小容量のデカ ップリングコンデンサはなるべく電源ピンの近くに接続してください。 2. 基準電圧 A/D 変換の基準電圧は VREFH1-2 pins の電圧と VREFL1-2 pins の電圧の差です。VREFL1-2 pins は AVSS に接続して下さい。高周波ノイズを除去するために、VREFH1-2 pins と Analog5V 電源の間には 20 の抵抗を入れ、 100 F の電解コンデンサと並列に 0.1 F のセラミックコンデンサを VREFP1-2 pins と VREFL1-2 pins の間に接続して下さい。セラミックコンデンサはピンにできるだけ近づけて接続して 下さい。ディジタル信号、特にクロックは AK5574 へのカップリングを避けるため VREFH1-2 pins, VREFL1-2 pins からできるだけ離して下さい。 3. アナログ入力 アナログ入力信号は各チャネルの差動入力ピンから変調器に入力されます。入力電圧は AINn+と AINn の差の電圧になります(n=1-4)。入力レンジは2.8 V (typ)です。AK5574 は AVSS から AVDD までの電 圧を入力することができます。出力コードのフォーマットは 2’s コンプリメントです。DC オフセット (ADC 自体の DC オフセットも含む)は内蔵の HPF でキャンセルされます。 AK5574 のアナログ電源電圧は+5 V になっており、アナログ入力ピンには、AVDD + 0.3 V 以上、AVSS 0.3 V 以下の電圧と 10 mA 以上の電流を入力してはいけません。過大電流の流入は内部の保護回路の 破壊、さらにはラッチアップを引き起こし、IC の破壊に至ります。従って、周辺のアナログ回路の電源 電圧が、15V 等の場合はアナログ入力ピンを絶対最大定格以上の信号から保護する必要があります。 015016764-J-00 2015/12 - 64 - [AK5574] 4. 外部アナログ入力回路 Figure 73は AK5574 のアナログ入力回路例 1 (1st order HPF; fc= 0.70 Hz, 2nd order LPF; fc= 351 kHz, gain= 14.5 dB)です。シングルエンドで入力する場合は差動入力する場合と比較して反転バッファが一 つ増えます。Figure 73ではシングルエンドの場合は JP1, 2 をショート、差動の場合は JP1, 2 をオープ ンにします。この回路の入力レベルは 14.9 Vpp です (AK5574: 2.8 Vpp Typ.)。この回路使用時のアナロ グ特性は fs= 48 kHz の時、DR= 121 dB, S/(N+D)= 112 dB です。AK5574 は入力信号の DC バイアス電 圧によって S/(N+D)の特性が変わります。良好な特性をえるためには、DC バイアス電圧を 0.49AVDD から 0.51AVDD の間にしてください。* 15 nF と 1 nF はフィルムコンデンサを推奨します。 4.7k 4.7k Analog In 620 JP1 VP+ Vin- 68µ + 14.9Vpp 1n * 3.3k Bias VP- 10 + 2.8Vpp AK5574 AINn+ 100p NJM5534 NJM5534 XLR 15n * VA+ 620 10k JP2 Bias 10k 68µ 10 - + 10µ 1n * 3.3k Vin+ VA=+5 V VP=15 V AK5574 AINn- + 0.1µ NJM5534 Bias 100p 2.8Vpp Figure 73. Input Buffer example1 fin 1Hz 10Hz Frequency 1.77dB 0.02dB Response Table 23. Frequency Response of HPF fin 20kHz 40kHz 80kHz Frequency 0.00dB 0.00dB 0.00dB Response Table 24. Frequency Response of LPF 015016764-J-00 6.144MH z 49.68dB 2015/12 - 65 - [AK5574] 14. パッケージ ■ 外形寸法図 48-pin QFN (Unit mm) 7.00±0.10 0.40±0.10 B A C0 .60 0.23 +0.07 -0.05 0.10 M AX 5.1 6.75±0.10 7.00±0.10 6.75±0.10 0.50 M AB 5.1 0.85 +0.15 -0.05 +0.03 C 0.08 0.02 -0.02 0.20 C ■ 材質・メッキ仕様 パッケージ材質: エポキシ系樹脂 リードフレーム材質: 銅 端子処理: 半田(無鉛)メッキ ■ マーキング AKM AK5574EN XXXXXXX 1 1) 2) 3) 4) Pin #1 indication Date Code : XXXXXXX (7 digits) Marketing Code : AK5574EN AKM Logo 015016764-J-00 2015/12 - 66 - [AK5574] 15. オーダリングガイド AK5574EN AKD5574 40 - 105 ºC 48-pin QFN Evaluation Board for AK5574 16. 改訂履歴 Date (Y/M/D) Revision 15/12/15 00 Reason 初版 Page Contents 015016764-J-00 2015/12 - 67 - [AK5574] 重要な注意事項 0. 本書に記載された弊社製品(以下、「本製品」といいます。)、および、本製品の仕様につ きましては、本製品改善のために予告なく変更することがあります。従いまして、ご使用を 検討の際には、本書に掲載した情報が最新のものであることを弊社営業担当、あるいは弊社 特約店営業担当にご確認ください。 1. 本書に記載された情報は、本製品の動作例、応用例を説明するものであり、その使用に際し て弊社および第三者の知的財産権その他の権利に対する保証または実施権の許諾を行うも のではありません。お客様の機器設計において当該情報を使用される場合は、お客様の責任 において行って頂くとともに、当該情報の使用に起因してお客様または第三者に生じた損害 に対し、弊社はその責任を負うものではありません。 2. 本製品は、医療機器、航空宇宙用機器、輸送機器、交通信号機器、燃焼機器、原子力制御用 機器、各種安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、 生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を 要求される用途に使用されることを意図しておらず、保証もされていません。そのため、別 途弊社より書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。 万が一、これらの用途に本製品を使用された場合、弊社は、当該使用から生ずる損害等の責 任を一切負うものではありません。 3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場 合があります。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財 産等が侵害されることのないよう、お客様の責任において、本製品を搭載されるお客様の製 品に必要な安全設計を行うことをお願いします。 4. 本製品および本書記載の技術情報を、大量破壊兵器の開発等の目的、軍事利用の目的、ある いはその他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸 出または非居住者に提供する場合は、「外国為替及び外国貿易法」その他の適用ある輸出関 連法令を遵守し、必要な手続を行ってください。本製品および本書記載の技術情報を国内外 の法令および規則により製造、使用、販売を禁止されている機器・システムに使用しないで ください。 5. 本製品の環境適合性等の詳細につきましては、製品個別に必ず弊社営業担当までお問合せく ださい。本製品のご使用に際しては、特定の物質の含有・使用を規制するRoHS指令等、適 用される環境関連法令を十分調査のうえ、かかる法令に適合するようにご使用ください。お 客様がかかる法令を遵守しないことにより生じた損害に関して、弊社は一切の責任を負いか ねます。 6. お客様の転売等によりこの注意事項に反して本製品が使用され、その使用から損害等が生じ た場合はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。 7. 本書の全部または一部を、弊社の事前の書面による承諾なしに、転載または複製することを 禁じます。 015016764-J-00 2015/12 - 68 -