AK5556VN

[AK5556]
= Preliminary =
AK5556
6-Channel Differential 32-bit  ADC
1. 概 要
AK5556は、ディジタルオーディオ機器用に開発された差動入力、サンプリング周波数8kHz  768kHz
の32-bit A/Dコンバータです。
AK5556は、6チャネルのA/Dコンバータを持ち、ミキサーや車載アンプユニットに最適です。
ステレオモードのとき115dBのダイナミックレンジと106dBの S/(N+D)、モノラルモードでは118dBの
ダイナミックレンジを低消費電力で実現しています。4種類のディジタルフィルタを内蔵し、お好みの
音質に合わせて選択することができます。TDMオーディオフォーマットに対応しDSPとの接続が容易
です。
2. 特 長
8kHz  768kHz
完全差動入力
106dB
115dB (Mono Mode: 118dB)
LPF 4種類, ディジタルHPF
4.5~ 5.5V (アナログ), 1.7~1.98V or 3.0  3.6V (ディジタル)
PCMモード 24-bit/32-bit 前詰め, I2S or TDM
DSDモード DSD Native 64, 128, 256
 カスケードTDM I/F:
16ch/48kHz, 8ch/96kHz, 4ch/192kHz
 動作モード:
マスタ&スレーブ モード
 検出機能:
入力オーバフロー
 レジスタインタフェース: 3-wire Serial and I2C μP I/F(ピン設定も可)
 消費電力:
190mW (@AVDD=5.0V, TVDD=3.3V, fs=48kHz)
 パッケージ:
64-pin QFN
 サンプリングレート:
 入力部:
 S/(N+D):
 DR, S/N:
 内蔵フィルタ:
 電源電圧:
 出力フォーマット:
Rev. 0.2
2015/09
-1-
[AK5556]
3. 目 次
概 要.................................................................................................................................................. 1
特 長.................................................................................................................................................. 1
目 次.................................................................................................................................................. 2
ブロック図 .......................................................................................................................................... 3
■ ブロック図 ......................................................................................................................................... 3
5. ピン配置と機能説明............................................................................................................................ 4
■ ピン配置 ............................................................................................................................................. 4
■ 機能説明 ............................................................................................................................................. 5
■ 使用しないピンの処理について ........................................................................................................ 7
6. 絶対最大定格....................................................................................................................................... 8
7. 推奨動作条件....................................................................................................................................... 8
8. アナログ特性....................................................................................................................................... 9
9. フィルタ特性..................................................................................................................................... 10
■ ADCフィルタ特性 (fs = 48kHz) ....................................................................................................... 10
■ ADCフィルタ特性 (fs = 96kHz) ....................................................................................................... 12
■ ADCフィルタ特性 (fs = 192kHz) ..................................................................................................... 14
■ ADCフィルタ特性 (fs = 384kHz) ..................................................................................................... 16
■ ADCフィルタ特性 (fs = 768kHz) ..................................................................................................... 17
10.
DC特性 .......................................................................................................................................... 18
11.
スイッチング特性.......................................................................................................................... 19
■ タイミング波形 ................................................................................................................................ 26
12.
動作説明 ........................................................................................................................................ 32
■ディジタルコア電源 ......................................................................................................................... 32
■ 出力モード ....................................................................................................................................... 32
■ マスタモードとスレーブモード ...................................................................................................... 32
■ システムクロック ............................................................................................................................ 32
■ オーディオインタフェースフォーマット ....................................................................................... 35
■ ディジタルHPF (PCM Mode) .......................................................................................................... 47
■ CH Power Down & Mono Mode (PCM Mode, DSD Mode) ............................................................. 47
■ ディジタルフィルタ選択機能 (PCM Mode) .................................................................................... 47
■ オーバフロー検出機能 (PCM Mode , DSD Mode) .......................................................................... 48
■ DSD出力機能 ................................................................................................................................... 48
■ DSD動作タイミング例 .................................................................................................................... 49
■ LDO .................................................................................................................................................. 50
■ パワーダウン／ダウンシーケンス例 ............................................................................................... 51
■ 動作モードコントロール ................................................................................................................. 53
■ レジスタコントロールインタフェース ........................................................................................... 53
■ レジスタマップ ................................................................................................................................ 57
■ レジスタ詳細説明 ............................................................................................................................ 57
13.
外部接続回路例 ............................................................................................................................. 60
14.
パッケージ..................................................................................................................................... 63
■ 外形寸法図 ....................................................................................................................................... 63
■ 材質・メッキ仕様 ............................................................................................................................ 63
■ マーキング ....................................................................................................................................... 63
15.
オーダリングガイド ...................................................................................................................... 64
■ オーダリングガイド ........................................................................................................................ 64
重要な注意事項 ........................................................................................................................................ 65
1.
2.
3.
4.
Rev. 0.2
2015/09
-2-
[AK5556]
4. ブロック図
VREFL3
VREFH3
VREFL2
VREFH2
VREFL1
VREFH1
■ ブロック図
TVDD
AIN1P
Delta-Sigma
Modulator
VDD18
DVSS
LDO
Voltage Reference
AIN1N
LDOE
Decimation
Filter
HPF
DIF0/DSDSEL0
DIF1/DSDSEL1
AIN2P
AIN2N
AIN3P
AIN3N
AIN4P
AIN4N
AIN5P
AIN5N
Delta-Sigma
Modulator
Decimation
Filter
HPF
Delta-Sigma
Modulator
Decimation
Filter
HPF
BICK/DCLK
LRCK/DSDOL1
TDMIN/DSDOR1
SDTO1/DSDOL2
Delta-Sigma
Modulator
Decimation
Filter
HPF
Delta-Sigma
Modulator
Decimation
Filter
HPF
Serial Output
Interface
SDTO2/DSDOR2
SDTO3/DSDOL3
DSDOR3
DP
TDM0
TDM1
AIN6P
AIN6N
Delta-Sigma
Modulator
Decimation
Filter
HPF
AVDD1
AVSS1
PS/CAD0_SPI
CKS0/SDA/CDTI
CKS1/CAD0_I2C/CSN
CKS2/SCL/CCLK
CKS3/CAD1
Controller
AVDD2
I2C
DCKS/HPFE
OVF
MSN
PW0
PW1
PW2
SD/PMOD
SLOW/DCKB
TEST1
TEST2
MCLK
PDN
AVSS2
Figure 1. AK5556 Block Diagram
Rev. 0.2
2015/09
-3-
[AK5556]
5. ピン配置と機能説明
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
SD/PMOD
SLOW/DCKB
CKS3/CAD1
CKS2/SCL/CCLK
CKS1/CAD0_I2C/CSN
CKS0/SDA/CDTI
OVF
TESTO2
TESTO1
DSDOR3
SDTO3/DSDOL3
SDTO2/DSDOR2
SDTO1/DSDOL2
TDMIN/DSDOR1
LRCK/DSDOL1
BICK/DCLK
■ ピン配置
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
64QFN
TOP VIEW
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
MSN
PW2
PW1
PW0
PDN
VDD18
DVSS
TVDD
MCLK
TEST1
TESTIN6
TESTIN5
TESTIN4
TESTIN3
TESTIN2
TESTIN1
AVSS1
AVDD1
AIN3P
AIN3N
VREFL2
VREFH2
AIN4N
AIN4P
AIN5P
AIN5N
VREFH3
VREFL3
AIN6N
AIN6P
AVDD2
AVSS2
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
DIF0/DSDSEL0
DIF1/DSDSEL1
TDM0
TDM1
PS/CAD0_SPI
I2C
DP
HPFE/DCKS
LDOE
TEST2
AIN1P
AIN1N
VREFL1
VREFH1
AIN2N
AIN2P
Figure 2. ビン配置図
Rev. 0.2
2015/09
-4-
[AK5556]
■ 機能説明
No.
Pin Name
I/O
Function
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
AVSS1
AVDD1
AIN3P
AIN3N
VREFL2
VREFH2
AIN4N
AIN4P
AIN5P
AIN5N
VREFH3
VREFL3
AIN6N
AIN6P
AVDD2
AVSS2
TESTIN1
TESTIN2
TESTIN3
TESTIN4
TESTIN5
TESTIN6
TEST1
MCLK
I
I
I
I
I
I
I
I
I
I
I
I
I
I
25
TVDD
-
26
DVSS
I
Analog Ground Pin(AIN1-4)
Analog Power Supply Pin(AIN1-4), 4.5-5.5V
Channel 3 Positive Input Pin
Channel 3 Negative Input Pin
ADC Low Level Voltage Reference Input Pin
ADC High Level Voltage Reference Input Pin
Channel 4 Negative Input Pin
Channel 4 Positive Input Pin
Channel 5 Positive Input Pin
Channel 5 Negative Input Pin
ADC High Level Voltage Reference Input Pin
ADC Low Level Voltage Reference Input Pin
Channel 6 Negative Input Pin
Channel 6 Positive Input Pin
Analog Power Supply Pin(AIN5-6), 4.5-5.5V
Analog Ground Pin(AIN5-6)
TESTIN1 Pin
TESTIN2 Pin
TESTIN3 Pin
TESTIN4 Pin
TESTIN5 Pin
TESTIN6 Pin
TEST Enable Pin. This pin is pull down by 100kΩ internally
Master Clock Input Pin
Digital I/O Buffers and LDO Power Supply Pin
1.7~1.98V (LDOE pin= “L”) or 3.0~3.6V (LDOE pin= “H”).
Digital Ground Pin
Digital Core Power Supply Pin, 1.7-1.98V (LDOE pin= “L”)
27
VDD18
O
LDO Stabilization Capacitor Connect Pin. (LDOE pin= “H”)
28
PDN
I
29
30
31
32
PW0
PW1
PW2
MSN
I
I
I
I
33
BICK
DCLK
34
35
36
37
LRCK
I
O
O
I
DSDOL1
O
O
TDMIN
I
DSDOR1
SDTO1
DSDOL2
SDTO2
DSDOR2
O
O
O
O
O
Reset & Power Down Pin
“L”: Reset & Power down, “H” : Normal operation
Power Management Pin, Monaural/Stereo select Pin
Power Management Pin, Monaural/Stereo select Pin
Power Management Pin, Monaural/Stereo select Pin,
Master/Slave Select Pin
Audio Serial Data Clock Input Pin in PCM & Slave Mode.
This pin is pulled down by 100kΩ internally
Audio Serial Data Clock Output Pin in PCM & Master Mode
DSD Clock Output Pin in DSD Mode
Channel Clock Input Pin in PCM & Slave Mode
This pin is pulled down by 100kΩ internally
Channel Clock Output Pin in PCM & Master Mode
Audio Serial Data Output Pin for AIN1 in DSD Mode
TDM Data Input Pin in PCM Mode
This pin is pulled down by 100kΩ internally
Audio Serial Data Output Pin for AIN2 in DSD Mode
Audio Serial Data Output Pin for AIN1 and AIN2 in PCM Mode
Audio Serial Data Output Pin for AIN3 in DSD Mode
Audio Serial Data Output Pin for AIN3 and AIN4 in PCM Mode
Audio Serial Data Output Pin for AIN4 in DSD Mode
Rev. 0.2
Power Down
Status
Pull Down
with 500Ω
Hi-z
Hi-z
Hi-z
Hi-z
Hi-z
L
L
L
L
2015/09
-5-
[AK5556]
No.
38
39
40
41
42
43
44
45
46
47
48
49
50
51
Pin Name
SDTO3
DSDOL3
DSDOR3
TESTO1
TESTO2
OVF
CKS0
SDA
CDTI
CKS1
CAD0_I2C
CSN
CKS2
SCL
CCLK
CKS3
CAD1
SLOW
DCKB
SD
PMOD
Function
O
O
O
O
O
O
I
I/O
I
I
I
I
I
I
I
I
I
I
I
I
I
Audio Serial Data Output Pin for AIN5 and AIN6 in PCM Mode
Audio Serial Data Output Pin for AIN5 in DSD Mode
Audio Serial Data Output Pin for AIN6 in DSD Mode
Test Output Pin1
Test Output Pin2
Analog Input Over Flow Flag Output Pin
Clock Mode Select Pin
2
Control Data I/O Pin in I C Bus Serial Control Mode
Control Data Input Pin in 3-wire Serial Control Mode
Clock Mode Select Pin
2
Chip Address 0 Pin in I C Bus Serial Control Mode
Chip Select Pin in 3-wire Serial Control Mode
Clock Mode Select Pin
2
Control Data Clock Pin in I C Bus Serial Control Mode
Control Data Clock Pin in 3-wire Serial Control Mode
Clock Mode Select Pin
2
Chip Address 1 Pin in I C Bus or 3-wire Serial Control Mode
Slow Roll-OFF Digital Filter Select Pin in PCM Mode
Polarity of DCLK Pin in DSD Mode
Short Delay Digital Filter Select Pin in PCM Mode
DSD Phase Modulation Mode Select Pin in DSD Mode
Audio Data Format Select Pin in PCM Mode
2
“L”: MSB justified, “H”: I S
DSD Sampling Rate Control Pin in DSD Mode
Audio Data Format Select Pin in PCM Mode
“L”: 24-bit Mode, “H”: 32-bit Mode
DSD Sampling Rate Control Pin in DSD Mode
TDM I/F Format Select Pin
* DSDモード時は、 “L”に固定してください。
TDM I/F Format Select Pin
* DSDモード時は、 “L”に固定してください。
Control Mode Select Pin (I2C pin = “H”)
2
“L”:I C Bus Serial Control Mode, “H” :Parallel Control Mode
Chip Address 0 Pin in 3-wire Serial Control Mode (I2C pin = “L”)
Control Mode Select Pin
“L”: 3-wire Serial Control Mode
2
“H”: I C Bus Serial Control Mode or Parallel Control Mode
DSD Mode Enable Pin
“L”: PCM Mode, “H”: DSD Mode
High Pass Filter Enable Pin
“L”: HPF Disable, “H”: HPF Enable
Master Clock Frequency Select at DSD Mode (DSD Only)
LDO Enable Pin
“L”: LDO Disable, “H”: LDO Enable
This pin is pulled down by 100kΩ internally
TEST Enable pin
Channel 1 Positive Input Pin
Channel 1 Negative Input Pin
DIF0
I
DSDSEL0
I
DIF1
I
DSDSEL1
I
TDM0
I
-
52
I/O
TDM1
I
-
-
PS
I
CAD0_SPI
I
54
I2C
I
55
DP
I
HPFE
I
DCKS
I
57
LDOE
I
58
59
60
TEST2
AIN1P
AIN1N
I
I
I
53
56
Rev. 0.2
Power Down
Status
L
L
L
Hi-z
Hi-z
L
Hi-z
-
-
-
-
2015/09
-6-
[AK5556]
No.
61
62
63
64
Pin Name
VREFL1
VREFH1
AIN2N
AIN2P
I/O
I
I
I
I
Function
ADC Low Level Voltage Reference Input Pin
ADC High Level Voltage Reference Input Pin
Channel 2 Negative Input Pin
Channel 2 Positive Input Pin
Power Down
Status
-
Note 1.: ディジタル入力ピンはフローティングにしないでください。
■ 使用しないピンの処理について
使用しない入出力ピンは下記のように処理してください。
PCM Mode時
区分
Analog
Digital
ピン名
AIN1~6P, AIN1~6N
VREFH1~3
VREFL1~3, TESTIN1~6
TDMIN, TEST1, TEST2
SDTO1~3, DSDOR3, OVF, TESTO1~2
設定
オープン
AVDDに接続
AVSSに接続
DVSSに接続
オープン
DSD Mode時
区分
ピン名
AIN1~6P, AIN1~6N
Analog
VREFH1~3
VREFL1~3, TESTIN1~6
TDMIN, TDM0, TDM1, TEST1, TEST2
Digital
DSDOL1~3, DSDOR1~3, OVF
TESTO1~2
Note 2. 使用しないチャネルはパワーダウンしてください。
Rev. 0.2
設定
オープン
AVDDに接続
AVSSに接続
DVSSに接続
オープン
2015/09
-7-
[AK5556]
6. 絶対最大定格
(VSS=0V; Note 3)
Parameter
Symbol
Min.
Max.
Unit
アナログ電源
(AVDD
pin)
AVDD
−0.3
6.0
V
電源電圧
ディジタルインタフェース電源 (TVDD pin)
TVDD
−0.3
4.0
V
VDD18
−0.3
2.5
V
ディジタルコア電源 (VDD18 pin) (Note 4)
入力電流 (電源ピンを除く)
IIN
10
mA
アナログ入力電圧 (AIN1~6P, AIN1-6N pins)
VINA
−0.3
AVDD+0.3
V
ディジタル入力電圧
VIND
−0.3
TVDD+0.3
V
動作周囲温度
°C
タブVSS接続の場合
Ta
−40
105
°C
Ta
−40
70
タブオープンの場合
保存温度
Tstg
−65
150
°C
Note 3. 電圧はすべてグラウンドピンに対する値です。
Note 4. 1.8V LDOをオフにして(LDOE pin= “L”)、VDD18 pinに外から電源電圧を供給する場合です。
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
7. 推奨動作条件
(VSS=0V; Note 3)
Parameter
アナログ電源 (AVDD pin)
(LDOE pin= “L”) (Note 5)
ディジタルインタフェース電源 (TVDD pin)
電源電圧
(Note 6)
ディジタルコア電源 (VDD18 pin)
(LDOE pin= “H”) (Note 7)
ディジタルインタフェース電源 (TVDD pin)
Voltage
Reference
(Note 9)
“H” voltage Reference (Note 8)
“L” voltage reference
Symbol
AVDD
Min.
4.5
Typ.
5.0
Max.
5.5
Unit
V
TVDD
1.7
1.8
1.98
V
VDD18
1.7
1.8
1.98
V
TVDD
VREFH
1-3
VREFL
1-3
3.0
3.3
3.6
V
4.5
5.0
5.5
V
-
AVSS
-
V
Note 3. 電圧はすべてグラウンドピンに対する値です。
Note 5. LDOE pin= “L”のとき、TVDDはVDD18より先にまたは同時に立ち上げてください。
AVDDとTVDDの間及びAVDDとVDD18の間の立上げ順序に制限はありません。
Note 6. LDOE pin= “L”のとき、TVDDはVDD18±0.1V以内にしてください。
Note 7. LDOE pin= “H”のとき、内部LDOが1.8Vを出力します。
TVDDとAVDDの電源立ち上げシーケンスを考慮する必要はありません。
Note 8. VREFH1~3 pinはAVDD+0.1V以下にしてください。
Note 9. VREFL1 pin と VREFL2 pin と VREFL3 pinはAVSSと同電位にしてください。
アナログ入力電圧は{(VREFH) – (VREFL)}に比例します。
Vin (Typ., @ 0dB) = 2.8  {(VREFH) – (VREFL)} / 5 [V].
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負を負いません。
Rev. 0.2
2015/09
-8-
[AK5556]
8. アナログ特性
(特記なき場合はTa= 25C; AVDD= 5.0V; TVDD= 3.3V, fs= 48kHz, BICK= 64fs;
Signal Frequency= 1kHz; 24-bit Data; Measurement frequency= 20Hz20kHz at fs= 48kHz,
40Hz40kHz at fs= 96kHz, 40Hz40kHz at fs= 192kHz)
Parameter
Min.
Typ.
Max.
Analog Input Characteristics:
Resolution
32
Input Voltage
(Note 10)
2.7
2.8
2.9
1dBFS
106
100
S/(N+D)
fs=48kHz
92
20dBFS
BW=20kHz
52
60dBFS
1dBFS
106
fs=96kHz
89
20dBFS
BW=40kHz
49
60dBFS
1dBFS
106
fs=192kHz
89
20dBFS
BW=40kHz
49
60dBFS
Dynamic Range
Stereo Mode
110
115
Mono
Mode
118
(60dBFS with A-weighted)
S/N
Stereo Mode
110
115
(A-weighted)
Mono Mode
118
Input Resistance
7.8
9.1
10.4
DSD 64fs時は、2倍になります。
Unit
bit
Vpp
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
k
(DSD128, DSD256時は表の通り)
Interchannel Isolation
(AIN1↔AIN2, AIN3↔AIN4, AIN5↔AIN6)
Interchannel Gain Mismatch
Power Supply Rejection
Power Supplies
110
(Note 11)
Power Supply Current
Normal Operation (PDN pin = “H”, LDOE pin = “H”)
AVDD
TVDD
(fs=48kHz)
TVDD
(fs=96kHz)
TVDD
(fs=192kHz)
Power Down Mode (PDN pin = “L”)
(Note 12)
AVDD+TVDD
120
dB
0
60
0.5
-
dB
dB
30
12
22
19
39
16
28
24
mA
mA
mA
mA
10
100
A
Note 10. ADC出力がフルスケールになる(AINnP)(AINnN)の値です(n=1~6)。
VREFHVREFLの電圧に比例します。
Vin = 0.56  (VREFHmVREFLm) [Vpp]. (m=1~3)
Note 11. VREFH1~3 pinの電圧を一定にしてAVDD, TVDDに1kHz, 20mVppの正弦波を重畳した
場合です。
Note 12. 全てのディジタル入力ピンをTVDDまたはTVSSに固定した時の値です。
Rev. 0.2
2015/09
-9-
[AK5556]
9. フィルタ特性
■ ADCフィルタ特性 (fs = 48kHz)
(Ta= -40  +105C; AVDD =4.5~5.5V, TVDD=1.7~1.98V (LDOE pin= “L”), 3.03.6V (LDOE pin= “H”),
VDD18= 1.71.98V (LDOE pin= “L”))
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter (Decimation LPF): SHARP ROLL-OFF (Figure 3)
(SD pin= “L”, SLOW pin= “L”)
Passband (Note 13)
PB
0
22.0
kHz
+0.01/0.06dB
24.4
kHz
6.0dB
Stopband (Note 13)
SB
27.9
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 20.0kHz
0
1/fs
GD
Group Delay (Note 14)
GD
19
1/fs
Digital Filter (Decimation LPF): SLOW ROLL-OFF (Figure 4)
(SD pin= “L”, SLOW pin= “H”)
Passband (Note 13) +0.001/-0.076dB
PB
0
12.5
kHz
kHz
21.9
6.0dB
Stopband (Note 13)
SB
36.5
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 20.0kHz
0
1/fs
GD
Group Delay (Note 14)
GD
7
1/fs
Digital Filter (Decimation LPF): SHORT DELAY SHARP ROLL-OFF FILTER (Figure 5)
(SD pin= “H”, SLOW pin= “L”)
Passband (Note 13)
PB
0
22.0
kHz
+0.001/0.06dB
24.4
kHz
6.0dB
Stopband (Note 13)
SB
27.9
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 20.0kHz
2.6
1/fs
GD
Group Delay (Note 14)
GD
5
1/fs
Digital Filter (Decimation LPF): SHORT DELAY SLOW ROLL-OFF (Figure 6)
(SD pin= “H”,SLOW pin= “H”)
Passband (Note 13) +0.001/-0.076dB
PB
0
12.5
kHz
21.9
kHz
6.0dB
Stopband (Note 13)
SB
36.5
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 20.0kHz
0.8
1/fs
GD
Group Delay (Note 14)
GD
5
1/fs
Digital Filter (HPF):
Frequency Response
FR
1.0
Hz
3.0dB
2.5
Hz
0.5dB
(Note 13)
6.5
Hz
0.1dB
Note 13. The Passband and Stopband Frequencies scale with fs.
For Example, PB (+0.001dB/0.06dB) =0.46  fs (SHARP ROLL-OFF).
For Example, PB (+0.001dB/0.076dB) =0.26  fs (SLOW ROLL-OFF).
Note 14. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてからSDTO Lchの
MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、
最大+1[1/fs]の誤差を生じる可能性があります。
Rev. 0.2
2015/09
- 10 -
[AK5556]
Figure 3. SHARP ROLL-OFF (fs= 48kHz)
Figure 4. SLOW ROLL-OFF (fs= 48kHz)
Figure 5. SHORT DELAY SHARP ROLL-OFF (fs= 48kHz)
Figure 6. SHORT DELAY SLOW ROLL-OFF (fs=48kHz)
Rev. 0.2
2015/09
- 11 -
[AK5556]
■ ADCフィルタ特性 (fs = 96kHz)
(Ta= -40  +105C; AVDD =4.5~5.5V, TVDD=1.7~1.98V (LDOE pin= “L”), 3.03.6V (LDOE pin= “H”),
VDD18= 1.71.98V (LDOE pin= “L”))
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter (Decimation LPF): SHARP ROLL-OFF (Figure 7)
(SD pin= “L”, SLOW pin= “L”)
44.1
Passband (Note 13) +0.001/0.06dB
0
kHz
PB
48.8
kHz
6.0dB
Stopband (Note 13)
SB
55.7
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 40.0kHz
0
1/fs
GD
Group Delay (Note 14)
GD
19
1/fs
Digital Filter (Decimation LPF): SLOW ROLL-OFF (Figure 8)
(SD pin= “L”, SLOW pin= “H”)
25
Passband (Note 13) +0.001/0.076dB
0
kHz
PB
43.8
kHz
6.0dB
Stopband (Note 13)
SB
73
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 40.0kHz
0
1/fs
GD
Group Delay (Note 14)
GD
7
1/fs
Digital Filter (Decimation LPF): SHORT DELAY SHARP ROLL-OFF (Figure 9)
(SD pin= “H”,SLOW pin= “L”)
Passband (Note 13)
0
44.1
kHz
+0.001/0.06dB
PB
48.8
kHz
6.0dB
Stopband (Note 13)
SB
55.7
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 40.0kHz
2.6
1/fs
GD
Group Delay (Note 14)
GD
5
1/fs
Digital Filter (Decimation LPF): SHORT DELAY SLOW ROLL-OFF (Figure 10)
(SD pin=“H”, SLOW pin= “H”)
Passband (Note 13) +0.001/0.076dB
0
25
kHz
PB
43.8
kHz
6.0dB
Stopband (Note 13)
SB
73
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 40.0kHz
0.8
1/fs
GD
Group Delay (Note 14)
GD
5
1/fs
Digital Filter (HPF):
Frequency Response
FR
1.0
Hz
3.0dB
2.5
Hz
0.5dB
(Note 13)
6.5
Hz
0.1dB
Note 13. The Passband and Stopband Frequencies scale with fs.
For Example, PB (+0.001dB/0.06dB) =0.46  fs (SHARP ROLL-OFF).
For Example, PB (+0.001dB/0.076dB) =0.26  fs (SLOW ROLL-OFF).
Note 14. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてからSDTO Lch
のMSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、
最大+1[1/fs]の誤差を生じる可能性があります。
Rev. 0.2
2015/09
- 12 -
[AK5556]
Figure 7. SHARP ROLL-OFF (fs= 96kHz)
Figure 8. SLOW ROLL-OFF (fs= 96kHz)
Figure 9. SHORT DELAY SHARP ROLL-OFF (fs=96kHz)
Figure 10. SHORT DELAY SLOW ROLL-OFF (fs= 96kHz)
Rev. 0.2
2015/09
- 13 -
[AK5556]
■ ADCフィルタ特性 (fs = 192kHz)
(Ta= -40  +105C; AVDD =4.5~5.5V, TVDD=1.7~1.98V (LDOE pin= “L”), 3.03.6V (LDOE pin= “H”),
VDD18= 1.71.98V (LDOE pin= “L”))
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter (Decimation LPF): SHARP ROLL-OFF (Figure 11)
(SD pin=“L”, SLOW pin= “L”)
83.7
Passband (Note 13) +0.001/0.037dB
0
kHz
PB
100.2
kHz
6.0dB
Stopband (Note 13)
SB
122.9
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 40.0kHz
0
1/fs
GD
Group Delay (Note 14)
GD
15
1/fs
Digital Filter (Decimation LPF): SLOW ROLL-OFF (Figure 12)
(SD pin=“L”, SLOW pin= “H”)
Passband (Note 13)
+0.001/0.1dB
0
31.5
kHz
PB
75.2
kHz
6.0dB
Stopband (Note 13)
SB
146
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 40.0kHz
0
1/fs
GD
Group Delay (Note 14)
GD
8
1/fs
Digital Filter (Decimation LPF): SHORT DELAY SHARP ROLL-OFF FILTER (Figure 13)
(SD pin=“H”, SLOW pin= “L”)
Passband (Note 13) +0.001/0.037dB
0
83.7
kHz
PB
100.2
kHz
6.0dB
Stopband (Note 13)
SB
122.9
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 40.0kHz
0.2
1/fs
GD
Group Delay (Note 14)
GD
6
1/fs
Digital Filter (Decimation LPF): SHORT DELAY SLOW ROLL-OFF FILTER (Figure 14)
(SD pin=“H”, SLOW pin= “H”)
Passband (Note 13)
0
31.5
kHz
+0.001/0.1dB
PB
75.2
kHz
6.0dB
Stopband (Note 13)
SB
146
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0 ~ 40.0kHz
0.3
1/fs
GD
Group Delay (Note 14)
GD
6
1/fs
Digital Filter (HPF):
Frequency Response
FR
1.0
Hz
3.0dB
2.5
Hz
0.5dB
(Note 13)
6.5
Hz
0.1dB
Note 13. The Passband and Stopband Frequencies scale with fs.
For Example, PB (+0.001dB/0.037dB) =0.436  fs (SHARP ROLL-OFF).
For Example, PB (+0.001dB/0.1dB) =0.164  fs (SLOW ROLL-OFF).
Note 14. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてからSDTO Lchの
MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、
最大+1[1/fs]の誤差を生じる可能性があります。
Rev. 0.2
2015/09
- 14 -
[AK5556]
Figure 11. SHARP ROLL-OFF (fs=192kHz)
Figure 12. SLOW ROLL-OFF (fs=192kHz)
Figure 13. SHORT DELAY SHARP ROLL-OFF (fs=192kHz)
Figure 14. SHORT DELAY SLOW ROLL-OFF (fs=192kHz)
Rev. 0.2
2015/09
- 15 -
[AK5556]
■ ADCフィルタ特性 (fs = 384kHz)
(Ta= -40 ~ +105ºC; AVDD =4.5~5.5V, TVDD=1.7~1.98V (LDOE pin= “L”), 3.0~3.6V (LDOE pin= “H”),
VDD18= 1.7~1.98V (LDOE pin= “L”))
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter (Decimation LPF) (Figure 15)
(SD pin = “X”, SLOW pin = “X”) * SD pin, Slow pin に依存しません。
Frequency Response
-0.1dB
81.75
kHz
(Note 13)
-1.0dB
114
kHz
FR
-3.0dB
137.63
kHz
-6.0dB
157.2
kHz
Stopband (Note 13)
SB
277.4
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0~ 40.0kHz
ΔGD
0
1/fs
Group Delay (Note 14)
GD
7
1/fs
Note 13. The Passband and Stopband Frequencies scale with fs.
Note 14. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてからSDTO Lchの
MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、
最大+1[1/fs]の誤差を生じる可能性があります。
0.80
20.00
0.40
0.00
0.00
-20.00
-0.40
-40.00
-60.00
-1.20
-80.00
Gain[dB]
Gain[dB]
-0.80
-1.60
-100.00
-2.00
-120.00
-2.40
-140.00
-2.80
-3.20
-160.00
0
64
128
192
256
320
384
Freq[kHz]
Figure 15. Frequency Response (fs = 384kHz)
Rev. 0.2
2015/09
- 16 -
[AK5556]
■ ADCフィルタ特性 (fs = 768kHz)
(Ta= -40 ~ +105ºC; AVDD =4.5~5.5V, TVDD=1.7~1.98V (LDOE pin= “L”), 3.0~3.6V (LDOE pin= “H”),
VDD18= 1.7~1.98V (LDOE pin= “L”))
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter (Decimation LPF) (Figure 16)
(SD pin = “X”, SLOW pin = “X”) * SD pin, Slow pinに依存しません。
Frequency Response
-0.1dB
26.25
kHz
(Note 13)
-1.0dB
83.75
kHz
FR
-3.0dB
144.5
kHz
-6.0dB
203.1
kHz
Stopband (Note 13)
SB
640.3
kHz
Stopband Attenuation
SA
85
dB
Group Delay Distortion 0~40.0kHz
ΔGD
0
1/fs
Group Delay (Note 14)
GD
5
1/fs
Note 13. The Passband and Stopband Frequencies scale with fs.
Note 14. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてからSDTO Lchの
MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、
最大+1[1/fs]の誤差を生じる可能性があります。
0.80
20.00
0.40
0.00
0.00
-20.00
-0.40
-40.00
-60.00
-1.20
-80.00
Gain[dB]
Gain[dB]
-0.80
-1.60
-100.00
-2.00
-120.00
-2.40
-140.00
-2.80
-3.20
-160.00
0
64
128
192
256
320
384
448
512
576
640
704
768
Freq[kHz]
Figure 16. Frequency Response (fs= 768kHz)
Rev. 0.2
2015/09
- 17 -
[AK5556]
10. DC特性
(Ta=40~105C; AVDD=4.5~5.5V, TVDD=1.7~1.98V (LDOE pin= “L”), 3.03.6V (LDOE pin= “H”),
VDD18= 1.71.98V (LDOE pin= “L”))
Parameter
Symbol
Min.
Typ.
Max.
Unit
TVDD=1.7  1.98V
VIH
80%TVDD
V
High-Level Input Voltage
(Note 15)
VIL
20%TVDD
V
Low-Level Input Voltage
(Note 15)
TVDD=3.0V  3.6V
VIH
70%TVDD
V
High-Level Input Voltage
(Note 15)
Low-Level Input Voltage
(Note 15)
VIL
30%TVDD
V
High-Level Output Voltage
(Note 16)
VOH
TVDD0.5
V
(Iout=100µA)
Low-Level Output Voltage
(Note 17)
(except SDA pin : Iout= 100µA)
VOL
0.5
V
(SDA pin, 3.0V  TVDD  3.6V: Iout= 3mA)
VOL
0.4
V
(SDA pin, 1.7V  TVDD  1.98V: Iout= 3mA)
VOL
20%TVDD
V
Input Leakage Current
Iin
10
A
Note 15. MCLK, PDN, PW0-2, MSN, BICK (Slave Mode), LRCK (Slave Mode), TDMIN, SLOW/DCKB,
SD/PMOD, CKS0/SDA (Write)/CDTI, CKS1/CAD_I2C/CSN, CKS2/SCL/CCLK, CKS3/CAD1,
DIF0/DSDSEL0, DIF1/DSDSEL1, TDM0, TDM1, PS/CAD0_SPI, I2C, DP, DCKS/HPFE, LDOE,
TEST1-2
Note 16. BICK (Master Mode)/DCLK, LRCK (Master Mode)/DSDOL1, DSDOR1, SDTO1/DSDOL2,
SDTO2/DSDOR2, SDTO3/DSDOL3, DSDOR3, SDA (Read), OVF
Note 17. Note 16. のpin およびSDA のプルアップ抵抗の接続先は、TVDD+0.3V以内にしてください。
Rev. 0.2
2015/09
- 18 -
[AK5556]
11. スイッチング特性
(特記なき場合はTa=40+105C; AVDD= 4.5~5.5V,
TVDD=1.7~1.98V (LDOE pin= “L”), 3.03.6V (LDOE pin= “H”), VDD18= 1.71.98V (LDOE pin= “L”),
CL= 20pF)
Parameter
Symbol
Min.
Typ.
Max
Unit
Master Clock Timing (Figure 18)
fCLK
2.048
49.152
MHz
Frequency
dCLK
45
55
%
Duty Cycle
LRCK Frequency (Slave Mode) (Figure 17)
Normal Mode (TDM1-0 bits = “00”)
fsn
8
54
kHz
Normal Speed Mode
fsd
54
108
kHz
Double Speed Mode
fsq
108
216
kHz
Quad Speed Mode
fso
384
kHz
Oct Speed Mode
fsh
768
kHz
Hex Speed Mode
Duty
45
55
%
Duty Cycle
TDM128 Mode (TDM1-0 bits = “01”)
fsn
8
54
kHz
Normal Speed Mode
fsd
54
108
kHz
Double Speed Mode
fsq
108
216
kHz
Quad Speed Mode
tLRH
1/128fs
ns
High Time
tLRL
1/128fs
ns
Low Time
TDM256 Mode (TDM1-0 bits = “10”)
fsn
8
54
kHz
Normal Speed Mode
fsd
54
108
kHz
Double Speed Mode
tLRH
1/256fs
ns
High time
tLRL
1/256fs
ns
Low time
TDM512 mode (TDM1-0 bits = “11”)
fsn
8
54
kHz
Normal Speed Mode
tLRH
1/512fs
ns
High Time
tLRL
1/512fs
ns
Low Time
Parameter
LRCK Frequency (Master Mode) (Figure 18)
Normal Mode (TDM1-0 bits = “00”)
Normal Speed Mode
Double Speed Mode
Quad Speed Mode
Oct Speed Mode
Hex Speed Mode
Duty Cycle
TDM128 Mode (TDM1-0 bits = “01”)
Normal Speed Mode
Double Speed Mode
Quad Speed Mode
High Time
TDM256 Mode (TDM1-0 bits = “10”)
Normal Speed Mode
Double Speed Mode
High Time
TDM512 Mode (TDM1-0 bits = “11”)
Normal Speed Mode
High Time
Symbol
Min.
fsn
fsd
fsq
fso
fsh
Duty
8
54
108
fsn
fsd
fsq
tLRH
8
54
108
fsn
fsd
tLRH
8
54
fsn
tLRH
8
Rev. 0.2
Typ.
Max.
Unit
54
108
216
kHz
kHz
kHz
kHz
kHz
%
54
108
216
kHz
kHz
kHz
ns
54
108
kHz
kHz
ns
54
kHz
ns
384
768
50
1/4fs
1/8fs
1/16fs
2015/09
- 19 -
[AK5556]
Parameter
Symbol
Audio Interface Timing (Slave Mode) (Figure 19)
Normal Mode (TDM1-0 bits = “00”)
(LDOE pin = “H”)
(8kHz≦fs≦216kHz)
BICK Period
Normal Speed Mode
Double Speed Mode
Quad Speed Mod
BICK Pulse Width Low
BICK Pulse Width High
LRCK Edge to BICK “”
(Note 19)
BICK “” to LRCK Edge
(Note 19)
LRCK to SDTO (MSB) (Except I2S Mode)
BICK “↓”toSDTO1/2/3
Normal Mode (TDM1-0 bits = “00”)
(LDOE pin = “L”) *出力負荷容量15pF以下
(8kHz ≤ fs ≤ 216kHz)
BICK Period
Normal Speed Mode(8kHz ≤ fs ≤ 48kHz)
Double Speed Mode(48kHz ≤ fs ≤ 96kHz)
Quad Speed Mode(96kHz ≤ fs ≤ 192kHz)
BICK Pulse Width Low
BICK Pulse Width High
LRCK Edge to BICK “”
(Note 19)
BICK “” to LRCK Edge
(Note 19)
LRCK to SDTO (MSB) (Except I2S Mode)
BICK “↓” to SDTO1/2/3
Normal Mode (TDM1-0 bits = “00”)
(fs = 384kHz, 768kHz)
BICK Period
Oct Speed Mode
Hex Speed Mode
BICK Pulse Width Low
BICK Pulse Width High
LRCK Edge to BICK “”
(Note 19)
BICK “” to LRCK Edge
(Note 19)
LRCK to SDTO (MSB) (Except I2S Mode)
BICK “↓” to SDTO1/2/3
Min.
tBCK
tBCK
tBCK
tBCKL
tBCKH
tLRB
tBLR
tLRS
tBSD
1/128fsn
1/128fsd
1/64fsq
32
32
25
25
tBCK
tBCK
tBCK
tBCKL
tBCKH
tLRB
tBLR
tLRS
tBSD
1/128fsn
1/128fsd
1/64fsq
36
36
30
30
tBCK
tBCK
tBCKL
tBCKH
tLRB
tBLR
tLRS
tBSD
1/64fso
1/32fsh
18
18
18
18
Rev. 0.2
Typ.
Max
Unit
25
25
ns
ns
ns
ns
ns
ns
ns
ns
ns
30
30
ns
ns
ns
ns
ns
ns
ns
ns
ns
5
5
ns
ns
ns
ns
ns
ns
ns
ns
2015/09
- 20 -
[AK5556]
Parameter
Symbol
Audio Interface Timing (Slave Mode) (Figure 20)
TDM128 Mode (TDM1-0 bits = “01”)
BICK Period
Normal Speed Mode
tBCK
Double Speed Mode
tBCK
Quad Speed Mode
tBCK
BICK Pulse Width Low
tBCKL
BICK Pulse Width High
tBCKH
LRCK Edge to BICK “”
(Note 19)
tLRB
tBLR
BICK “” to LRCK Edge
(Note 19)
tBSS
SDTO Setup time BICK “”
tBSH
SDTO Hold BICK “”
tSDH
TDMIN Hold Time
tSDS
TDMIN Setup Time
TDM256 Mode (TDM1-0 bits = “10”)
BICK Period
Normal Speed Mode
tBCK
Double Speed Mode
tBCK
BICK Pulse Width Low
tBCKL
BICK Pulse Width High
tBCKH
LRCK Edge to BICK “”
(Note 19)
tLRB
tBLR
BICK “” to LRCK Edge
(Note 19)
tBSS
SDTO Setup time BICK “”
tBSH
SDTO Hold BICK “”
tSDH
TDMIN Hold Time
tSDS
TDMIN Setup Time
TDM512 Mode (TDM1-0 bits = “11”)
BICK Period
Normal Speed Mode
tBCK
BICK Pulse Width Low
tBCKL
BICK Pulse Width High
tBCKH
LRCK Edge to BICK “”
(Note 19)
tLRB
tBLR
BICK “” to LRCK Edge
(Note 19)
tBSS
SDTO Setup Time BICK “”
tBSH
SDTO Hold BICK “”
tSDH
TDMIN Hold Time
tSDS
TDMIN Setup Time
Rev. 0.2
Min.
Typ.
Max
Unit
1/128fsn
1/128fsd
1/128fsq
14
14
14
14
5
5
5
5
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
1/256fsn
1/256fsd
14
14
14
14
5
5
5
5
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
1/512fsn
14
14
14
14
5
5
5
5
ns
ns
ns
ns
ns
ns
ns
ns
ns
2015/09
- 21 -
[AK5556]
Parameter
Symbol
Audio Interface Timing (Master Mode) (Figure 21)
Normal Mode (TDM1-0 bits = “00”)
(8kHz≦fs≦216kHz)
BICK Period
fBCK
Normal Speed Mode
fBCK
Double Speed Mode
fBCK
Quad Speed Mod
dBCK
BICK Duty
tMBLR
BICK “↓” to LRCK Edge
tBSD
BICK “↓”to SDTO1/2/3
Normal Mode (TDM1-0 bits = “00”)
(fs = 384kHz,768kHz)
BICK Period
fBCK
Oct speed Mode
fBCK
Hex speed Mode
dBCK
BICK Duty
tMBLR
BICK “↓” to LRCK Edge
tBSD
BICK “↓” to SDTO1/2/3
Rev. 0.2
Min.
Typ.
Max
Unit
20
20
ns
ns
ns
ns
ns
ns
5
4
ns
ns
ns
ns
ns
1/64fsn
1/64fsd
1/64fsq
50
-20
-20
1/64fso
1/64fsh
50
-5
-4
2015/09
- 22 -
[AK5556]
Parameter
Symbol
Audio Interface Timing (Master Mode) (Figure 23)
TDM128 Mode (TDM1-0 bits = “01”)
BICK Period
Normal Speed Mode
tBCK
Double Speed Mode
tBCK
Quad Speed Mode
tBCK
BICK Duty
dBCK
BICK “↓” to LRCK Edge
tMBLR
SDTO Setup time BICK “”
tBSS
tBSH
SDTO Hold BICK “”
tSDH
TDMIN Hold Time
tSDS
TDMIN Setup Time
TDM256 Mode (TDM1-0 bits = “10”)
BICK Period
Normal Speed Mode
Double Speed Mode
BICK Duty
BICK “↓” to LRCK Edge
SDTO Setup time BICK “”
SDTO Hold BICK “”
TDMIN Hold Time
TDMIN Setup Time
TDM512 Mode (TDM1-0 bits = “11”)
BICK Period
Normal Speed Mode
BICK Duty
BICK “↓” to LRCK Edge
SDTO Setup time BICK “”
SDTO Hold BICK “”
TDMIN Hold Time
TDMIN Setup Time
tBCK
tBCK
dBCK
tMBLR
tBSS
tBSH
tSDH
tSDS
tBCK
dBCK
tMBLR
tBSS
tBSH
tSDH
tSDS
Rev. 0.2
Min.
Typ.
Max
Unit
5
ns
ns
ns
ns
ns
ns
ns
ns
ns
1/128fsn
1/128fsd
1/128fsq
50
-5
5
5
5
5
1/256fsn
1/256fsd
50
-5
5
5
5
5
5
1/512fsn
50
-5
5
5
5
5
5
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
2015/09
- 23 -
[AK5556]
Parameter
Symbol
Min.
Typ.
Max
Unit
Audio Interface Timing (Master Mode) (Figure 24)
DSD Audio Interface Timing
(64 Mode, DSDSEL 1-0 bits = “00”)
tDCK
1/64fs
ns
DCLK Period
tDCKL
144
ns
DCLK Pulse Width Low
tDCKH
144
ns
DCLK Pulse Width High
tDDD
-20
20
ns
DCLK Edge to DSDL/R
(Note 20)
DSD Audio Interface Timing
(128 Mode, DSDSEL 1-0 bits = “01”)
tDCK
1/128fs
ns
DCLK Period
tDCKL
72
ns
DCLK Pulse Width Low
tDCKH
72
ns
DCLK Pulse Width High
tDDD
-10
10
ns
DCLK Edge to DSDL/R
(Note 20)
DSD Audio Interface Timing
(256 Mode, DSDSEL 1-0 bits = “10”)
tDCK
1/256fs
ns
DCLK Period
tDCKL
36
ns
DCLK Pulse Width Low
tDCKH
36
ns
DCLK Pulse Width High
tDDD
-10
10
ns
DCLK Edge to DSDL/R
(Note 20)
Note 18. 1152fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り換えた場合はPDN pinまたは
RSTN bitでリセットしてください。
Note 19. この規格値はLRCKのエッジとBICKの“”が重ならないように規定しています。
Note 20. データ送信側に要求される値です。
DCKB= “0”（default）設定時は、DCLK “” からDSDL/Rのエッジまでの時間をtDDDと規定し、
DCKB= “1”設定時は、DCLK “↑”からDSDL/Rのエッジまでの時間をtDDDと規定します。
Rev. 0.2
2015/09
- 24 -
[AK5556]
Parameter
Symbol
Min.
Typ.
Max.
Control Interface Timing (3-Wire Serial Mode):
(Figure 26) (Figure 27)
tCCK
200
CCLK Period
tCCKL
80
CCLK Pulse Width Low
tCCKH
80
Pulse Width High
tCDS
40
CDTI Setup Timing
tCDH
40
CDTI Hold Timing
tCSW
150
CSN “H” Time
tCSS
50
CSN “↓” to CCLK “↑”
tCSH
50
CCLK “↑” to CSN “↑”
2
Control Interface Timing (I C Bus Mode): (Figure 28)
fSCL
400
SCL CLOCK Frequency
tBUF
1.3
Bus Free Time Between Transmissions
tHD STA
0.6
Start Condition Hold Tune (Prior to First Clock Pulse)
tLow
1.3
Clock Low Time
tHIGH
0.6
Clock High Time
tSU STA
0.6
Setup Time for Repeated Start Condition
tHD DAT
0
SDA Hold Time from SCL Falling (Note 21)
tSU DAT
0.1
SDA Setup Time from SCL Rising
tR
1.0
Rise Time of Both SDA and SCL Lines
tF
0.3
Fall Time of Both SDA and SCL Lines
tSU STO
0.6
Setup Time for Stop Condition
tSP
0
50
Pulse Width of Spike Noise Suppressed by Input Filter
Cb
400
Capacitive Load on Bus
Power Down & Reset Timing (Figure 29)
PDN Pulse Width
(Note 22)
tPD
150
PDN Reject Pulse Width
(Note 22)
tRPD
30
tPDV
583
PDN “” to SDTO1-3 valid
(Note 23)
Note 21. データは、最低300ns(SCLの立ち上がり時間)の間、保持されなければなりません。
Note 22. 電源投入時はPDN pin を“L” にすることでリセットがかかります。
150ns以上のPDN pin = “L”パルスでリセットがかかります。
30ns以下のPDN pin= “L”パルスではリセットはかかりません。
Note 23. PDN pin を立ち上げてからのLRCKクロックの “↑” の回数です。
Rev. 0.2
Unit
ns
ns
ns
ns
ns
ns
ns
ns
kHz
µs
µs
µs
µs
µs
µs
µs
µs
µs
µs
ns
pF
ns
ns
1/fs
2015/09
- 25 -
[AK5556]
■ タイミング波形
[1]PCM Mode
1/fCLK
50%TVDD
MCLK
tdCLKH
tdCLKL
dCLK=tdCLKHfs100
or
tdCLKLfs100
1/fs
50%TVDD
LRCK
tLRH
tLRL
tBCK
Duty=tLRHfs100
or
tLRLfs100
VIH
BICK
VIL
tBCKH
tBCKL
Figure 17. Clock Timing (Slave Mode)
1/fCLK
50%TVDD
MCLK
tCLKH
tCLKL
dCLK=tCLKHfCLK100
or
tCLKLfCLK100
1/fs
VOH
50%TVDD
LRCK
Duty=tLRHfs100
tLRH
1/fBCK
50%TVDD
BICK
tBCKH
tBCKL
dBCK=tBCKHfBCK100
or
tBCKLfBCK100
Figure 18. Clock Timing (Master Mode)
Rev. 0.2
2015/09
- 26 -
[AK5556]
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tLRS
tBSD
SDTO1/2/3
50%TVDD
Figure 19. Audio Interface Timing (Normal Mode & Slave Mode)
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tBSS
tBSH
SDTO1/2/3
50%TVDD
tSDS
tSDH
VIH
TDMIN
VIL
Figure 20. Audio Interface Timing (TDM Mode & Slave Mode)
LRCK
50%TVDD
tMBLR
50%TVDD
BICK
tBSD
50%TVDD
SDTO1/2/3
Figure 21. Audio Interface Timing (Normal Mode & Master Mode, 8kHz≦fs≦216kHz)
Rev. 0.2
2015/09
- 27 -
[AK5556]
LRCK
50%TVDD
tMBLR
50%TVDD
BICK
tBSS
tBSH
50%TVDD
SDTO1/2/3
Figure 22. Audio Interface Timing (Normal Mode & Master Mode, fs= 384kHz, 768kHz)
LRCK
50%TVDD
tMBLR
50%TVDD
BICK
tBSS
tBSH
50%TVDD
SDTO1/2/3
tSDS
tSDH
VIH
TDMIN
VIL
Figure 23. Audio Interface Timing (TDM Mode & Master Mode)
Rev. 0.2
2015/09
- 28 -
[AK5556]
[2] DSD Mode
tDCK
tDCKL
tDCKH
VOH
DCLK
VOL
tDDD
VOH
DSDOL1-3
DSDOR1-3
VOL
Figure 24. Audio Serial Interface Timing (Normal Mode, DCKB bit= “0” or DCKB pin= “L”)
tDCK
tDCKL
tDCKH
VOH
DCLK
VOL
tDDD
tDDD
VOH
DSDOL1-3
DSDOR1-3
VOL
Figure 25. Audio Serial Interface Timing (Phase Modulation Mode, DCKB bit= “0” or DCKB pin= “L”)
Rev. 0.2
2015/09
- 29 -
[AK5556]
[3] 3-Wire Serial Interface
VIH
CSN
VIL
tCSS
tCCKL tCCKH
VIH
CCLK
VIL
tCDS
CDTI
C1
tCDH
C0
R/W
VIH
A4
VIL
Figure 26. WRITE Command Input Timing (3-wire Serial Mode)
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
CDTI
VIL
D3
D2
D1
D0
VIH
VIL
Figure 27. WRITE Data Input Timing (3-wire Serial Mode)
Rev. 0.2
2015/09
- 30 -
[AK5556]
[4]I2C Interface
VIH
SDA
VIL
tLOW
tBUF
tR
tHIGH
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
tHD:DAT
Start
tSU:DAT
tSU:STA
tSU:STO
Start
Stop
Figure 28. I2C Bus Mode Timing
[5] Power-down Timing
tPD
VIH
PDN
VIL
tPDV
SDTO1/2/3
tRP
D
50%TVDD
Figure 29. Power-down & Reset Timing
Rev. 0.2
2015/09
- 31 -
[AK5556]
12. 動作説明
■ディジタルコア電源
AK5556のディジタルコアは1.8Vで動作します。通常、この1.8Vはディジタルインタフェース用の電源
TVDD (3.3V)から内蔵のLDOで生成します。LDOE pin = “H”でLDOがオンに、LDOE pin = “L” でオフに
なります。
TVDDに1.8Vを使用するときはLDOE pin= “L”としてVDD18 pinから1.8V電源を供給してください。
■ 出力モード
AK5556はPCMデータとDSDデータのいずれかを出力することが可能です。モード選択はDP pinまたは
DP bitで行います。PCM/DSD モードを切り換えた場合はPW2 pin=PW1 pin=PW0 pin= “L”もしくは
RSTN bit= “0”または、PW6~1 bit = “00H”として全チャネルをリセットしてください。
リセット解除から正常なデータ出力まで2~3/fs程度かかります。
PCMモード時は入力されたMCLK, BICK, LRCKでSDTO1-3の各ピンからPCMデータを出力します。(ス
レーブモード時)
DSDモード時は、MCLKを入力しDCLK, DSDOL1-3, DSDOR1-3の各ピンからDSDデータを出力できま
す。
DSDモードの出力ゲインはPCMモードの0.5倍になります。これを超えるような過大信号が入力された
場合、正しいデータは、出力されません。
DP pin
DP bit
Interface
L
0
PCM
H
1
DSD
Table 1. PCM/DSD Mode Control
■ マスタモードとスレーブモード
PCMモードの動作に必要とするクロックはマスタクロックMCLKと オーディオシリアルデータクロッ
クBICK, 出力チャネルクロックLRCKです。LRCKの周波数がサンプリング周波数fsになります。
PCMモードは、マスタモードとスレーブモードを持っています。
マスタモードのとき、AK5556は、入力されたMCLKからBICKとLRCKを内部で発生し、BICK pinとLRCK
pinから出力します。
スレーブモードのとき、AK5556は、入力されたMCLK, BICK, LRCKで動作します。MCLKとLRCK, BICK
は同期している必要はありますが、位相を合わせる必要はありません。
モードの切り替えはMSN pinで行い、MSN pin= “H”のときマスタモード、MSN= “L”のときスレーブモ
ードになります。
DSDモード動作に必要とするクロックはマスタクロックMCLKです。DSDモードは、マスタモード動作
のみで、スレーブモードでは動作しません。
■ システムクロック
[1] PCMモード
PCMモードで必要なクロックはMCLK, BICK, LRCKです。MCLKの周波数は動作モードによりLRCK周
波数fsを基準にして決まります。
Table 2, Table 3, Table 4に標準のオーディオレートに対するにMCLKの周波数を示します。
fsに対するMCLKの周波数比をCKS3-0 pin で設定してください。(Table 5)
AK5556はLRCKによる位相検出回路を内蔵しており、スレーブ動作中に各クロックの周波数変更等で
内部タイミングがずれた場合には自動的にリセットがかかり位相合わせが行われます。
複数デバイスで同期をとる場合、クロック周波数変更時、クロックモード切り換え時、オーディオイン
タフェースフォーマット切り換え時には、一度PDN pinでリセットを実施してください。また動作クロ
ックの周波数やクロックモードの切り換えはPW2 pin = PW1 pin = PW0 pin = “L”もしくはRSTN bit =
“0”またはPW6~1 bit = “00H”として全チャネルリセット期間中に実施してください。リセット解除後は
安定したクロックを供給してください。
Rev. 0.2
2015/09
- 32 -
[AK5556]
32fs
48fs
64fs
96fs
128fs
MCLK
192fs
32kHz
N/A
N/A
N/A
N/A
N/A
N/A
48kHz
N/A
N/A
N/A
N/A
N/A
N/A
96kHz
N/A
N/A
N/A
N/A
N/A
N/A
192kHz
N/A
N/A
N/A
N/A
24.576
MHz
384kHz
N/A
N/A
36.864
MHz
768kHz
24.576
MHz
36.864
MHz
24.576
MHz
49.152
MHz
N/A
fs
256fs
8.192
MHz
12.288
MHz
24.576
MHz
384fs
12.288
MHz
18.432
MHz
36.864
MHz
512fs
16.384
MHz
24.576
MHz
768fs
24.576
MHz
36.864
MHz
1024fs
32.768
MHz
N/A
N/A
N/A
36.864
MHz
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
(N/A: Not Available)
Table 2. System Clock Example (Slave Mode)
fs
32fs
48fs
64fs
96fs
32kHz
N/A
N/A
N/A
N/A
48kHz
N/A
N/A
N/A
N/A
96kHz
N/A
N/A
N/A
N/A
192kHz
N/A
N/a
N/A
N/A
384kHz
768kHz
24.576 36.864
MHz
MHz
24.576 36.864 49.152
N/A
MHz
MHz
MHz
N/A
N/A
MCLK
128fs
192fs
256fs
384fs
512fs
8.192 12.288 16.384
N/A
N/A
MHz
MHz
MHz
12.288 18.432 24.576
N/A
N/A
MHz
MHz
MHz
24.576 36.864
N/A
N/A
N/A
MHz
MHz
24.576 36.864
N/A
N/A
N/A
MHz
MHz
768fs
24.576
MHz
36.864
MHz
1024fs
32.768
MHz
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
(N/A: Not Available)
Table 3. System Clock Example (Master Mode)
fs
MCLK
192fs
256fs
32fs
48fs
64fs
96fs
128fs
32kHz
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
48kHz
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
96kHz
N/A
N/A
N/A
N/A
N/A
N/A
192kHz
N/A
N/A
N/A
N/A
384kHz
N/A
N/A
768kHz
24.576 36.864
MHz
MHz
24.576 36.864
MHz
MHz
NA
N/A
24.576 36.864
MHz
MHz
384fs
24.576 36.864
MHz
MHz
512fs
16.384
MHz
24.576
MHz
768fs
24.576
MHz
36.864
MHz
1024fs
32.768
MHz
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
(N/A: Not Available)
Table 4. System Clock Example (Auto Mode)
Rev. 0.2
2015/09
- 33 -
[AK5556]
CKS3
pin(bit)
CKS2
pin(bit)
CKS1
pin(bit)
L(0)
L(0)
L(0)
L(0)
L(0)
L(0)
L(0)
L(0)
H(1)
L(0)
L(0)
H(1)
L(0)
H(1)
L(0)
L(0)
H(1)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
H(1)
L(0)
L(0)
H(1)
L(0)
L(0)
H(1)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
H(1)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
H(1)
H(1)
H(1)
H(1)
CKS0
pin(bit)
M/S pin
L
H
L
H(1)
H
L
L(0)
H
L
H(1)
H
L
L(0)
H
L
H(1)
H
L
L(0)
H
L
H(1)
H
L
L(0)
H
L
H(1)
H
L
L(0)
H
L
H(1)
H
L
L(0)
H
L
H(1)
H
L
L(0)
H
L
H(1)
Table 5. MCLK 周波数
L(0)
Rev. 0.2
MCLK
Frequency
128fs
24M
192fs
36M
256fs
12M
256fs
24M
384fs
36M
384fs
18M
512fs
24M
768fs
36M
64fs
24M
32fs
24M
96fs
36M
48fs
36M
64fs
49.1M
1024fs
32M
Quad Speed Mode
108kHz  fs  216kHz
Quad Speed Mode
108kHz  fs  216kHz
Normal Speed Mode
8kHz  fs  54kHz
Double Speed Mode
54kHz  fs  108kHz
Double Speed Mode
54kHz  fs  108kHz
Normal Speed Mode
8kHz  fs  54kHz
Normal Speed Mode
8kHz  fs  54kHz
Normal Speed Mode
8kHz  fs  54kHz
Oct Speed Mode
fs = 384kHz
Hex Speed Mode
fs = 768kHz
Oct Speed Mode
fs = 384kHz
Hex Speed Mode
fs = 768kHz
Hex Speed Mode
fs = 768kHz
Normal Speed Mode
8kHz ≤ fs ≤ 32kHz
NA
NA
Auto
8kHz  fs  216kHz
fs Range
2015/09
- 34 -
[AK5556]
[2] DSDモード
DSDモードは、マスタモードでのみ動作し必要な入力クロックはMCLKです。MCLK周波数はPCMモー
ドと同じです。入力されたMCLKからDCLKを生成し、DCLKに同期してデータDSDOL1-3および
DSDOR1-3を出力します。
必要なMCLK周波数は512fsまたは768fsです。MCLK周波数はDCKS pin(bit)で切り換えできます。電源
ON等のリセット解除時(PDN pin = “L”  “H”)はMCLKが入力されるまでパワーダウン状態です。
DCKS pin (bit)
MCLK Frequency
L (0)
512fs
H (1)
768fs
Table 6. System Clock (DSD Mode)
(default)
AK5556はDSDサンプリング周波数64fs, 128fs, 256fsに対応します。fsは32kHz,44.1kHz, 48kHzのいず
れかにしてください。
DCLKサンプリング周波数はDSDSEL1-0 pin もしくはDSDSEL1-0 bitで選択します。(Table 7)。
DSDSEL1
pin (bit)
L(0)
L(0)
H(1)
H(1)
DSDSEL0 Frequency
Mode
pin (bit)
L(0)
64fs
H(1)
128fs
L(0)
256fs
H(1)
DSD Sampling Frequency
fs=32kHz
fs=44.1kHz
fs=48kHz
2.048MHz
2.8224MHz
3.072MHz
4.096MHz
5.6448MHz
6.144MHz
8.192MHz
11.2896MHz
12.288MHz
Reserved
Reserved
Reserved
(8.192MHz)
(11.2896MHz)
(12.288MHz)
Table 7. DSD Sampling Frequency Select
(default)
■ オーディオインタフェースフォーマット
TDM1-0 pins(bits), DIF1-0 pins(bits), SLOW pin(bit), SD pin(bit)の切り替えは PDN pin= “L”の状態で行っ
てください。
[1] PCM Mode
AK5556 は、48 種類のフォーマットを持ち、TDM1-0 pins(bits), MSN pin(bit), DIF1-0 pins(bits)(Table 8,
Table 9)で選択できます。フォーマットに関わらずデータ形式は MSB ファーストの 2’s コンプリメント
です。8kHz≦fs≦216kHz かつ TDM1-0bits="00"のとき、データは BICK の立ち下がりで SDTO1/2/3 に
出力されます。それ以外のときは BICK の立ち上がりで出力されます
フォーマットは時分割多重(TDM)の有無と多重のするデータ数でノーマルモード、TDM128 モード、
TDM256 モード、TDM512 モードの 4 つに大別され TDM0/1 pin(bit)で選択します。
ノーマルモード(非 TDM)時、AIN1 と AIN2 の A/D データが SDTO1 pin から、AIN3 と AIN4 の A/D デー
タが SDTO2 pin から、AIN5 と AIN6 の A/D データが SDTO3 pin から出力されます。
スレーブモードでノーマルモード(非 TDM)かつスピードモードが Normal, Double, Quad のとき、BICK
の周波数は 48fs から 128fs (fs=48kHz)までの範囲としてください。A/D データ bit 長は 24-bit と 32-bit
があり DIF1 pin(bit)で選択します。
スレーブモードでノーマルモード(非 TDM)かつ OCT スピードのとき BICK 周波数は 32fs, 48fs, 64fs の
いずれかとしてください。bit 長は DIF1 pin(bit)に依らず BICK 周波数で決まり、BICK 周波数が 32fs の
とき 16-bit、48fs のとき 24-bit の A/D データが出力されます。BICK 周波数が 64fs のときは DIF1 pin(bit)
で 24-bit/32-bit を選択できます。HEX スピードモードのときは BICK 周波数を 32fs としてください。
bit 長は 16-bit となります。
Rev. 0.2
2015/09
- 35 -
[AK5556]
マスタモードでノーマルスピード(非 TDM)かつスピードモードが Normal, Double, Quad のとき BICK
周波数は 64fs になります。データ bit 長は DIF1 pin(bit)で 24-bit/32-bit を選択できます。
マスタモードでノーマルスピード(非 TDM)かつ OCT/HEX モードのとき BICK 周波数は MCLK 周波数と
同じになります。MCLK 周波数は 32fs, 48fs, 64fs のいずれかとしてください。MCLK 周波数が 32fs の
とき bit 長は 16-bit、48fs のとき 24-bit の A/D データが出力されます。MCLK 波数が 64fs のときは DIF1
pin(bit)で 24-bit/32-bit を選択できます。
LRCK に対する A/D データの位置は前詰め(MSB Justified)と I2S 互換(I2S Compatible)があり DIF0 pin
で選択できます。
No.
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
Multiplex Speed TDM1 TDM0
Mode
Mode pin(bit) pin(bit)
MSN
Pin
L
Normal
Double
Quad
L(0)
L(0)
H
Normal
L
OCT
HEX
L(0)
L(0)
H
DIF1
DIF0
SDTO
pin(bit) pin(bit)
L(0)
L(0)
24-bit, MSB
2
L(0)
H(1)
24-bit, I S
H(1)
L(0)
32-bit, MSB
2
H(1)
H(1)
32-bit, I S
L(0)
L(0)
24-bit, MSB
2
L(0)
H(1)
24-bit, I S
H(1)
L(0)
32-bit, MSB
2
H(1)
H(1)
32-bit, I S
*
L(0)
16-bit, MSB
2
*
H(1)
16-bit, I S
*
L(0)
24-bit, MSB
2
*
H(1)
24-bit, I S
L(0)
L(0)
24-bit, MSB
2
L(0)
H(1)
24-bit, I S
H(1)
L(0)
32-bit, MSB
2
H(1)
H(1)
32-bit, I S
*
L(0)
16-bit, MSB
2
*
H(1)
16-bit, I S
*
L(0)
24-bit, MSB
2
*
H(1)
24-bit, I S
L(0)
L(0)
24-bit, MSB
2
L(0)
H(1)
24-bit, I S
H(1)
L(0)
32-bit, MSB
H(1)
H(1)
32-bit, I2S
LRCK
Pol. I/O
H/L I
L/H I
H/L I
L/H I
H/L O
L/H O
H/L O
L/H O
H/L I
L/H I
H/L I
L/H I
H/L O
L/H O
H/L O
L/H O
H/L I
L/H I
H/L I
L/H I
H/L O
L/H O
H/L O
L/H O
BICK
Freq.
48-128fs
48-128fs
64-128fs
64-128fs
64fs
64fs
64fs
64fs
32fs
32fs
48fs
48fs
64fs
64fs
64fs
64fs
32fs
32fs
48fs
48fs
64fs
64fs
64fs
64fs
I/O
I
I
I
I
O
O
O
O
I
I
I
I
O
O
O
O
I
I
I
I
O
O
O
O
MCLK
Freq.
I/O
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
32-96fs
I
32-96fs
I
32-96fs
I
32-96fs
I
32-96fs
I
32-96fs
I
32-96fs
I
32-96fs
I
32fs
I
32fs
I
48fs
I
48fs
I
64fs
I
64fs
I
64fs
I
64fs
I
Table 8. オーディオインタフェースフォーマット(Normal Mode, OCT/HEX Mode)
Rev. 0.2
2015/09
- 36 -
[AK5556]
No.
Multiplex Speed TDM1 TDM0
Mode
Mode pin(bit) pin(bit)
24
25
26
Normal
27
TDM128 Double
28
Quad
29
30
31
32
33
34
35
Normal
TDM256
Double
36
37
38
39
40
41
42
43
TDM512 Normal
44
45
46
47
MSN
pin
L
L(0)
H(1)
H
L
H(1)
L(0)
H
L
H(1)
H(1)
H
DIF1
DIF0
pin(bit) pin(bit)
L(0)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
L(0)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
L(0)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
L(0)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
L(0)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
L(0)
L(0)
L(0)
H(1)
H(1)
L(0)
H(1)
H(1)
SDTO
24-bit, MSB
2
24-bit, I S
32-bit, MSB
2
32-bit, I S
24-bit, MSB
2
24-bit, I S
32-bit, MSB
2
32-bit, I S
24-bit, MSB
2
24-bit, I S
32-bit, MSB
2
32-bit, I S
24-bit, MSB
2
24-bit, I S
32-bit, MSB
2
32-bit, I S
24-bit, MSB
2
24-bit, I S
32-bit, MSB
2
32-bit, I S
24-bit, MSB
2
24-bit, I S
32-bit, MSB
2
32-bit, I S
LRCK
Edg. I/O
I

I

I

I

O

O

O

O

I

I

I

I

O

O

O

O

I

I

I

I

O

O

O

O

BICK
Freq. I/O
128fs
I
128fs
I
128fs
I
128fs
I
128fs
O
128fs
O
128fs
O
128fs
O
256fs
I
256fs
I
256fs
I
256fs
I
256fs
O
256fs
O
256fs
O
256fs
O
512fs
I
512fs
I
512fs
I
512fs
I
512fs
O
512fs
O
512fs
O
512fs
O
MCLK
Freq.
I/O
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
128-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
256-1024fs I
512-1024fs I
512-1024fs I
512-1024fs I
512-1024fs I
512-1024fs I
512-1024fs I
512-1024fs I
512-1024fs I
Table 9. オーディオインタフェースフォーマット(TDM Mode)
Rev. 0.2
2015/09
- 37 -
[AK5556]
TDM Mode時のカスケード接続
TDM512 Modeは、カスケード接続に対応し、2個のAK5556を接続できます。接続例を示します(Figure
30)。カスケード接続することにより、接続したすべてのAK5556のA/Dデータを一番後ろのAK5556の
SDTO1 pinから出力させることができます。
カスケード接続をスレーブモードで使用する場合、入力されるMCLKとBICKのタイミングによってはデ
バイス#1と#2で内部の動作タイミングがMCLKの1クロック分ずれる可能性があります。
デバイス間で位相ずれをなくすためには、Table 10に示すようにMCLKの↑に対してBICKの↓を±10ns以
上とすることを推奨します。
この、タイミングを実現するためには、MCLK=2BICK（通常速1024fsモード）の時は、Figure 55に示
すようにMCLKの↓で2分周したBICKを、MCLK=BICK（通常速512fsモード）の時は、Figure 56に示す
ようにMCLKとBICKを同相で入力することでTable 10のタイミングを満足することができます。
256fs or 512fs
AK5556 #1
MCLK
48kHz
LRCK
512fs
BICK
TDMIN
GND
SDTO1
AK5556 #2
MCLK
TDMIN
LRCK
BICK
12ch TDM
SDTO1
TDM512
Figure 30. カスケード接続
Rev. 0.2
2015/09
- 38 -
[AK5556]
LRCK
0
1
2
11
12
13
23
24
31
0
1
2
11
12
13
23
24
31
0
1
BICK(64fs)
SDTO1-3
1
13 12 11
23 22
0
23 22
13
1
12 11
0
31
23: MSB, 0: LSB
AIN1/3/5 Data
AIN2/4/6 Data
Figure 31. Mode 0/4 Timing (Normal Mode, Normal/Double/Quad Speed Mode, MSB Justified, 24-bit)
LRCK
0
1
2
3
22
23
24
25
29
30
31
0
1
2
3
22
23
24
25
29
30
31
0
1
BICK(64fs)
SDTO1-3
23 22
2
1
0
23 22
2
1
0
23: MSB, 0: LSB
AIN1/3/5 Data
AIN2/4/6 Data
Figure 32. Mode 1/5 Timing (Normal Mode, Normal/Double/Quad Speed Mode, I2S Compatible, 24-bit)
LRCK
0
1
2
11
12
13
20
21
31
0
1
2
12
13
14
24
25
31
0
1
BICK(64fs)
SDTO1-3
12 11
22 20 19
31 30
1
0
31 30
22
12 11
20 19
1
0
31
31: MSB, 0: LSB
AIN1/3/5 Data
AIN2/4/6 Data
Figure 33. Mode 2/6 Timing (Normal Mode, Normal/Double/Quad Speed Mode, MSB Justified, 32-bit)
LRCK
0
1
2
3
23
24
25
26
29
30
31
0
1
2
3
23
24
25
26
29
30
31
0
1
BICK(64fs)
SDTO1-3
31 30
16 15 14
3
2
1
0
31 30
16 15 14
3
2
1
0
31: MSB, 0: LSB
AIN1/3/5 Data
AIN2/4/6 Data
Figure 34. Mode 3/7 Timing (Normal Mode, Normal/Double/Quad Speed Mode, I2S Compatible, 32-bit)
Rev. 0.2
2015/09
- 39 -
[AK5556]
32 BICK
LRCK (Master)
LRCK (Slave)
BICK (32fs)
SDTO1-3 (O)
0 15 14
9
8
7
6
1
0 15 14
9
8
7
6
1
AIN1/3/5 Data
AIN2/4/6 Data
16 BICK
16 BICK
0 15 14
Figure 35. Mode 8/16 Timing (Normal Mode, OCT/HEX Speed Mode, MSB Justified, 16-bit)
32 BICK
LRCK (Master)
LRCK (Slave)
BICK (32fs)
SDTO1-3 (O)
0 15 14
9
8
7
6
1
0 15 14
9
8
7
6
1
AIN1/3/5 Data
AIN2/4/6 Data
16 BICK
16 BICK
0 15 14
Figure 36. Mode 9/17 Timing (Normal Mode, OCT/HEX Speed Mode, I2S Compatible, 16-bit)
48 BICK
LRCK (Master)
LRCK (Slave)
BICK (48fs)
SDTO1-3 (O)
0 23 22
13 12 11 10
1
0 23 22
13 12 11 10
1
AIN1/3/5 Data
AIN2/4/6 Data
24 BICK
24 BICK
0 23 22
Figure 37. Mode 10/18 Timing (Normal Mode, OCT/HEX Speed Mode, MSB Justified, 24-bit)
48 BICK
LRCK (Master)
LRCK (Slave)
BICK (48fs)
SDTO1-3 (O)
0 23 22
13 12 11 10
1
0 23 22
13 12 11 10
1
AIN1/3/5 Data
AIN2/4/6 Data
24 BICK
24 BICK
0 23 22
Figure 38. Mode 11/19 Timing (Normal Mode, OCT/HEX Speed Mode, I2S Compatible, 24-bit)
Rev. 0.2
2015/09
- 40 -
[AK5556]
64 BICK
LRCK (Master)
LRCK (Slave)
BICK (64fs)
SDTO1-3 (O)
23 22
15
8
7
0
23 22
15
8
7
0
AIN1/3/5 Data
AIN2/4/6 Data
32 BICK
32 BICK
23 22
Figure 39. Mode 12/20 Timing (Normal Mode, OCT/HEX Speed Mode, MSB Justified, 24-bit)
64 BICK
LRCK (Master)
LRCK (Slave)
BICK (64fs)
SDTO1-3 (O)
23 22
15
8
7
0
23 22
15
8
7
0
AIN1/3/5 Data
AIN2/4/6 Data
32 BICK
32 BICK
23 22
Figure 40. Mode 13/21 Timing (Normal Mode, OCT/HEX Speed Mode, I2S Compatible, 24-bit)
64 BICK
LRCK (Master)
LRCK (Slave)
BICK (64fs)
SDTO1-3 (O)
0 31 30
17 16 15 14
1
0 31 30
17 16 15 14
1
AIN1/3/5 Data
AIN2/4/6 Data
32 BICK
32 BICK
0 31 30
Figure 41. Mode 14/22 Timing (Normal Mode, OCT/HEX Speed Mode, MSB Justified, 32-bit)
64 BICK
LRCK (Master)
LRCK (Slave)
BICK (64fs)
SDTO1-3 (O)
0 31 30
17 16 15 14
1
0 31 30
17 16 15 14
1
AIN1/3/5 Data
AIN2/4/6 Data
32 BICK
32 BICK
0 31 30
Figure 42. Mode 15/23 Timing (Normal Mode, OCT/HEX Speed Mode, I2S Compatible, 32-bit)
Rev. 0.2
2015/09
- 41 -
[AK5556]
128 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
SDTO2 (O)
23 22
0
23 22
0
23 22
0
23 22
0
Data 1
Data 2
Data 3
Data 4
32 BICK
32 BICK
32 BICK
32 BICK
23 22
0
23 22
23 22
0
Data 5
Data 6
32 BICK
32 BICK
23 22
SDTO3 (O)
Figure 43. Mode 24/28 Timing (TDM128 Mode, MSB Justified, 24-bit)
128 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
SDTO2 (O)
23 22
0
23 22
0
23 22
0
23 22
0
Data 1
Data 2
Data 3
Data 4
32 BICK
32 BICK
32 BICK
32 BICK
23 22
0
23 22
0
Data 5
Data 6
32 BICK
32 BICK
23 22
23 22
SDTO3 (O)
Figure 44. Mode 25/29 Timing (TDM128 Mode, I2S Compatible)
128 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
SDTO2 (O)
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
Data 1
Data 2
Data 3
Data 4
32 BICK
32 BICK
32 BICK
32 BICK
0 31 30
1
0 31 30
1
Data 5
Data 6
32 BICK
32 BICK
0
0 31 30
31 30
SDTO3 (O)
Figure 45. Mode 26/30 Timing (TDM128 Mode, MSB Justified)
Rev. 0.2
2015/09
- 42 -
[AK5556]
128 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
0 31 30
SDTO2 (O)
1
0 31 30
1
0 31 30
1
0 31 30
1
Data 1
Data 2
Data 3
Data 4
32 BICK
32 BICK
32 BICK
32 BICK
0 31 30
1
0 31 30
1
Data 5
Data 6
32 BICK
32 BICK
0
0 31 30
31 30
SDTO3 (O)
Figure 46. Mode 27/31 Timing (TDM128 Mode, I2S Compatible)
256 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
Data 1
Data 2
Data 3
Data 4
Data 5
Data 6
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
23 22
SDTO2-3 (O)
Figure 47. Mode 32/36 Timing (TDM256 Mode, MSB Justified, 24-bit)
256 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
Data 1
Data 2
Data 3
Data 4
Data 5
Data 6
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
23
SDTO2-3 (O)
Figure 48. Mode 33/37 Timing (TDM256 Mode, I2S Compatible, 24-bit)
Rev. 0.2
2015/09
- 43 -
[AK5556]
256 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0
Data 1
Data 2
Data 3
Data 4
Data 5
Data 6
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
31 30
SDTO2-3 (O)
Figure 49. Mode 34/38 Timing (TDM256 Mode, MSB Justified, 32-bit)
256 BICK
LRCK (Master)
LRCK (Slave)
BICK (256fs)
SDTO1 (O)
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
Data 1
Data 2
Data 3
Data 4
Data 5
Data 6
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
0
31
SDTO2-3 (O)
Figure 50. Mode 35/39 Timing (TDM256 Mode, I2S Compatible, 32-bit)
512 BICK
LRCK (Master)
LRCK (Slave)
BICK (512fs)
SDTO1 (O)
23 22
0
23 33
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
#2 Data 1 #2 Data 2 #2 Data 3 #2 Data 4 #2 Data 5 #2 Data 6 #1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 #1 Data 5 #1 Data6
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
SDTO2-3 (O)
TDMIN (I)
23 22
(#1 SDTO1)
#1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 #1 Data 5 #1 Data 6
0
32 BICK
23 22
0
32 BICK
23 22
0
32 BICK
23 22
0
32 BICK
23 22
0
32 BICK
23 22
0
31 30
32 BICK
Figure 51. Mode 40/44 Timing (TDM512 Mode, MSB Justified, 24-bit)
Rev. 0.2
2015/09
- 44 -
[AK5556]
512 BICK
LRCK (Master)
LRCK (Slave)
BICK (512fs)
SDTO1 (O)
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23 22
0
23
#2 Data 1 #2 Data 2 #2 Data 3 #2 Data 4 #2 Data 5 #2 Data 6 #1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 #1 Data 5 #1 Data6
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
SDTO2-3 (O)
TDMIN (I)
23 22
(#1 SDTO1)
#1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 #1 Data 5 #1 Data 6
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
0
23 22
32 BICK
0
23
32 BICK
Figure 52. Mode 41/45 Timing (TDM512 Mode, I2S Compatible, 24-bit)
512 BICK
LRCK (Master)
LRCK (Slave)
BICK (512fs)
SDTO1 (O)
31 30
1 0 31 30
1 0 31 30
1 0 31 30
1 0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0
31 30
#2 Data 1 #2 Data 2 #2 Data 3 #2 Data 4 #2 Data 5 #2 Data 6 #1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 #1 Data 5 #1 Data6
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
SDTO2-3 (O)
TDMIN (I)
31 30
(#1 SDTO1)
#1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 #1 Data 5 #1 Data 6
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0
31 30
32 BICK
Figure 53. Mode 42/46 Timing (TDM512 Mode, MSB Justified, 32-bit)
512 BICK
LRCK (Master)
LRCK (Slave)
BICK (512fs)
SDTO1 (O)
0 31 30
1 0 31 30
1 0 31 30
1 0 31 30
1 0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0 31 30
1
0
31
#2 Data 1 #2 Data 2 #2 Data 3 #2 Data 4 #2 Data 5 #2 Data 6 #1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 #1 Data 5 #1 Data6
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
32 BICK
SDTO2-3 (O)
TDMIN (I)
31 30
(#1 SDTO1)
#1 Data 1 #1 Data 2 #1 Data 3 #1 Data 4 #1 Data 5 #1 Data 6
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0 31 30
32 BICK
1 0
31
32 BICK
Figure 54. Mode 43/47 Timing (TDM512 Mode, I2S Compatible, 32-bit)
Parameter
MCLK “” to BICK “↓”
BICK “↓” to MCLK“”
Symbol
Min.
tMCB
tBIM
10
10
Typ.
Max
Unit
ns
ns
Table 10. TDM Mode Clock Timing
Rev. 0.2
2015/09
- 45 -
[AK5556]
VIH
MCLK
VIL
tMCB
tBIM
VIH
BICK
VIL
Figure 55. Audio Interface Timing (Slave Mode, TDM Mode MCLK=2×BICK)
VIH
MCLK
VIL
tMCB
tBIM
VIH
BICK
VIL
Figure 56. Audio Interface Timing (Slave Mode, TDM Mode MCLK=BICK)
[2] DSD Mode
DSDは、Master Mode時のみ有効です。
DCLK周波数は、DSDSEL1-0 pinsもしくはSDSSEL1-0 bitsの設定によって64fs, 128fs, 256fsが選択可
能です。
DCLK周波数が64fs, 128fsの時はPhase Modulationモードに対応しています。
PMOD pin= “H”または PMOD bit= “1”でPhase Modulationモードになります。
256fs の時はPhase Modulationモードに対応していません。
DCLKの極性はDCKB bitで反転することが可能です。
DSD Modeの出力ゲインはPCM Modeの0.5倍になります。これを超える過大信号が入力された場合、
正しいデータは出力されません。
DCLK (64fs,128fs,256fs)
DCKB bit= “1”
DCLK (64fs,128fs,256fs)
DCKB bit= “0”
DSDL,DSDR
Normal
D0
DSDL,DSDR
Phase Modulation
D0
D1
D1
D2
D1
D2
D3
D2
D3
Figure 57. DSD Mode Timing
Rev. 0.2
2015/09
- 46 -
[AK5556]
■ ディジタルHPF (PCM Mode)
AK5556は、DCオフセットキャンセルのためにディジタルHPFを内蔵します。
HPFE pin (bit) = “H” でディジタル HPF が有効になります。
HPFのカットオフ周波数fcは、fs=48kHz(Normal Speed Mode), 96kHz(Double Speed Mode),
192kHz(Quad Speed Mode)のとき1Hzです。
fs=384kHzモード、fs=768kHzモード、DSDモードはHPF機能を持っていません。
これらのモードではHPFEの設定は無効となります。
HPFのON/OFFの切り換えはPDN pin= “L” またはPW2-pin=PW1-pin=PW0-pin= “L”, またはRSTN bit=
“0”, またはPW6~1 bit= “00H”として全チャネルリセット期間中に実施してください。
■ CH Power Down & Mono Mode (PCM Mode, DSD Mode)
パラレルモード時、PW0/1/2 pin の組み合わせで入力チャネルのパワーダウン及びMono Modeの設定を
することができます。(Table 11参照) 不要なチャネルをパワーダウンさせることで消費電流を減らすこ
とができます。パワーダウンしたチャネルの回路はリセットされます。
また、Mono ModeのときAIN1とAIN2、AIN3とAIN4、AIN5とAIN6に同じ信号を入力することでダイナ
ミックレンジとS/Nが約3dB改善されます。このモードではAIN1とAIN2を加算して振幅を1/2にしたデ
ータがSDTO1 (DSDLO1, DSDRO1)のAIN1とAIN2両方のスロットに出力されます。同様にAIN3とAIN4
を加算して振幅を1/2にしたデータがSDTO2 (DSDOL2, DSDOR2)のAIN3とAIN4両方のスロットに出
力され、AIN5とAIN6を加算して振幅を1/2にしたデータがSDTO3 (DSDOL3, DSDOR3)のAIN5とAIN6
両方のスロットに出力されます。
PW2
pin
L
L
L
L
H
H
H
H
PW1
pin
L
L
H
H
L
L
H
H
PW0
pin
L
H
L
H
L
H
L
H
Ch6
Ch5
Ch4
Ch3
Ch2
Ch1
OFF
OFF
CH5+6
CH5+6
ON
OFF
ON
ON
OFF
OFF
CH5+6
CH5+6
ON
OFF
ON
ON
OFF
CH3+4
CH3+4
CH3+4
ON
ON
ON
ON
OFF
CH3+4
CH3+4
CH3+4
ON
ON
ON
ON
OFF
CH1+2
CH1+2
CH1+2
ON
ON
ON
ON
OFF
CH1+2
CH1+2
CH1+2
ON
ON
ON
ON
Table 11. Channel Power & Mono Mode 設定
3線シリアルモードとI2Cモード時は、PW1-6 bitでAIN1-6を個別にパワーダウンさせることができます。
PWn (n=1-6) bit= “0”のときAINnはパワーダウン、PWn (n=1-6) bit= “1”のときAINn は通常動作になりま
す。MONO bit= “1”のとき全てのチャネルがMono Modeになります。
■ ディジタルフィルタ選択機能 (PCM Mode)
AK5556は、特性の異なる4種類のディジタルフィルタを持っており、SD pin(bit), SLOW pin(bit)で選択
できます。
SD
pin(bit)
L(0)
L(0)
H(1)
H(1)
SLOW
Filter
pin(bit)
L(0)
Sharp Roll-off Filter
H(1)
Slow Roll-off Filter
L(0)
Short Delay Sharp Roll-off Filter
H(1)
Short Delay Slow Roll-off Filter
Table 12. ディジタルフィルタ設定
Rev. 0.2
2015/09
- 47 -
[AK5556]
■ オーバフロー検出機能 (PCM Mode , DSD Mode)
[1]PCM Mode
AK5556は、アナログ入力のオーバフロー検出機能を持ちます。
AIN1~AIN6のいずれかのアナログ入力がオーバフローすると(0.3dBFS以上)OVF pinが“H”になります。
アナログ入力のオーバフローが解消されるとOVF pinは”L”に戻ります。
アナログ入力に対してOVF出力はADCと同じ群遅延を持ちます。
[2]DSD Mode
オーバフロー検出機能(エラー検出機能)
過大信号が入力された場合など、DSD出力信号生成用モジュレータ内部でオーバフロー状態を検出する
と、オーバフローフラグを出力します。L1チャネル～R3チャネルのいずれか1つでも検出すると、OVF
ピン出力が “H”になります。
■ DSD出力機能
DSD出力は、マスタモード時のみ有効です。
Rev. 0.2
2015/09
- 48 -
[AK5556]
■ DSD動作タイミング例
PDN pin
Internal PDN
(1)
MCLK In
Don’t care
Internal
State
Power-Down
Don’t care
Initialize
Normal Operation
Power-Down
(2)
ADC In
(Analog)
(6)
(4)
OVF-pin
(5)
(3)
DSD Out
(Digital)
“L” (-full scale data)
normal data
abnormal data
normal data
“L” (-full scale data)
Figure 58. DSD動作タイミング
Notes:
(1) LDOE pin= “H”のとき、PDNピン “L” → “H”に変化させると内部LDOが立ち上がります。
内部オシレータがカウントアップし、シャットダウンスイッチがオンした後(10ms(Max.))に
内部パワーダウン信号Internal PDNは “0” → “1”になります。
LDOE pin= “L”のとき、PDNピン “L” → “H”に変化させると内部シャットダウンスイッチがオンし、
その後(1ms(Max.))に内部パワーダウン信号Internal PDNは “0” → “1”になります。
Internal PDNが"1"になるとレジスタ書き込みが可能になります。
(2) MCLKを投入することで内部コア回路はパワーアップ状態になり、初期化動作を行います。
初期化動作は583/fsで完了します。
(3) パワーダウン中および初期化動作中、DSD出力ピンは “L”(-full scale data)を出力します。
(4) 過大信号が入力され、内部モジュレータがオーバフローを検出すると、OVFピンから “H”を出力し
ます。
(5) オーバフロー状態になると、DSD出力は正常データを出力しません。
(6) 入力信号が正常状態になり、内部モジュレータがオーバフロー状態から正常動作に戻ると、OVF
ピン出力は “L”になります。
Rev. 0.2
2015/09
- 49 -
[AK5556]
■ LDO
TVDDの電圧範囲は1.7~1.98Vまたは3.0~3.6Vです。TVDDの電圧に応じてLDOのON/OFFを設定してく
ださい。LDOのON/OFFはLDOE pinで設定します。 (Table 13)
LDOE
PDN
LDO
VDD18 pin
TVDD pin 印加電圧範囲
L
L
OFF
1.7~1.98V
外部電源入力 1.7~1.98V
L
H
OFF
1.7~1.98V
外部電源入力 1.7~1.98V
H
L
OFF
3.0~3.6V
内部で 500 Pull Down
H
H
ON
3.0~3.6V
LDO 電圧出力
Table 13. LDO Select Mode
[1] TVDD=1.7V~1.98V時, LDO不使用 (LDOE pin = “L”)
TVDD が 1.7~1.98V のときは LDO が正常に動作しません。LDOE pin= “L”として LDO を OFF にしてく
ださい。内部ロジック回路の電源として VDD18 pin から 1.7～1.98V を供給します。
TVDD電圧とVDD18電圧の電位差は0.1V以内であることが必要です。
[2] TVDD=3.0V~3.6V時, LDO使用 (LDOE pin = “H”)
TVDD が 3.0~3.6V のときは LDO を ON にしてください。LDO が内部ロジック回路の電源になります。
VDD18 pin は安定化用のコンデンサ接続端子になります。VDD18 pin から外部回路へ電流を供給するこ
とはできません。
Rev. 0.2
2015/09
- 50 -
[AK5556]
■ パワーダウン／ダウンシーケンス例
PDN pinを“L”にするとパワーダウンモードになります。この時、同時にディジタルフィルタがリセット
されます。
PCM Mode:
・スレーブモード時は、PDN pinを “H”にした後、MCLK, BICK, LRCKを入力することでリセット解除
されます。システムは、まずMCLKの立ち上がりを検出し、その後LRCKの立ち上がりによってパワー
ダウン状態が解除されます。
・マスタモード時は、PDN pinを “H”にした後、MCLKを入力することでリセット解除されます。シス
テムは、MCLKの立ち上がりを検出し、パワーダウン状態が解除されます。
PCM Mode時、パワーダウン状態が解除されると初期化サイクルが開始されます。そのため、出力デー
タSDTOは、スレーブモード時 583 ᵡ fs後、マスタモード時 578 ᵡ fs後、確定します。初期化中は、両チ
ャネルのADC出力データは、2’s complementの “0”で、初期化終了後、ADC出力はアナログ入力信号に
相当するデータにセトリングします(セトリングは群遅延時間程度かかります)。
DSD Mode
・マスタモード限定で、PDN pinを “H”にした後、MCLKを入力することでリセット解除されます。シ
ステムは、MCLKの立ち上がりを検出し、パワーダウンが解除されます。
Power
PDN pin
(1)
VDD18 pin
(2)
Internal PDN
(3)
Internal
State
Power -down
Initialize
Normal Operation
Power -down
ADC In
(Analog)
GD
(5)
(5)
GD
(4)
(4)
ADC Out
(Digital)
“0”data
Idle Noise
“0”data
Idle Noise
(6)
Clock In
Don’t care
Don’t care
MCLK,LRCK,BICK
Figure 59. パワーダウン/アップ時タイミング例
Notes
(1) AVDDおよびTVDDを立ち上げた後、PDN pinを150nsec以上 “L”にししてください。
(2) a. LDOE pin = “H”のとき、I2C pin = “H”、PS pin = “H”時のParallel Modeの場合
パワーダウンを解除すると内部LDOが立ち上がります。内部回路は、MCLKにてカウントアップ
後、シャットダウンスイッチがオンし、Internal PDNを解除した後に動作を開始します。MCLK
を16384回以上トグルするとInternal PDNは解除されます。従ってこのモードのみMCLK入力が
必要になります。
b. LDOE pin = “H”のとき、PS pin = “L”時のRegister Modeの場合
Rev. 0.2
2015/09
- 51 -
[AK5556]
パワーダウンを解除すると内部LDOが立ち上がります。内部回路は内部オシレータのカウントア
ップ後、シャットダウンスイッチがオンした後、(10ms(Max.))にパワーアップします。内部オシ
レータのクロックにて16384回以上トグルするとInternal PDNは解除されます。
c. LDOE pin = “L”のとき、パワーアップ後内部シャットダウンスイッチがオンします。内部回路はシ
ャットダウンスイッチがオンした後(1ms(Max.))にパワーアップします。
(2)の期間中はディジタル出力ピン及びディジタル入出力ピンから瞬時的なパルス(パルス幅
max.1s)が出力されることがあります。システムの誤動作を避けるため、(2)の期間中にこれらのピ
ンの出力を参照することと、同じ3-wire Serial / I2Cバス上にあるデバイスと通信をすることは避け
て下さい。
(3) 初期化サイクルは、スレーブモード時583/fs、マスタモード時578/fsです。
(4) パワーダウン時と初期化サイクル中のADC出力データは “0”です。
(5) ディジタル出力はアナログ入力に対して群遅延(GD)を持ちます。
Internal PDN 解除詳細
Figure 60. Internal PDN 解除詳細
Rev. 0.2
2015/09
- 52 -
[AK5556]
■ 動作モードコントロール
AK5556の動作モードはピンまたはレジスタで設定します。ピンによる設定をパラレルモードと呼びま
す。パラレルモードのときレジスタ設定は無効になります。そのためレジスタ設定が必要な機能は使用
できません。レジスタへのアクセスは3線式シリアル通信とI2Cバス通信が可能です。
動作モードの設定方法はI2C pinとPS pinで選択します。
I2C pin
PS pin
Control Mode
L
L
3-wire Serial
L
H
3-wire Serial
H
L
I2C Bus
H
H
Parallel
Table 14. Control Mode
■ レジスタコントロールインタフェース
(1) 3線シリアルコントロールモード (I2C pin = “L”)
このモードでは3線式シリアルI/F pin: CSN, CCLK, CDTIで書き込みを行います。I/F上のデータはChip
address (2-bit, C1/0), Read/Write (1-bit, “1”固定, Write only), Register address (MSB first, 5-bit)とControl
data (MSB first, 8-bit)で構成されます。データ送信側はCCLKの“”で各ビットを出力し、受信側は“”で
取り込みます。データの書き込みはCSNの“”で有効になります。CCLKのクロックスピードは5MHz
(Max.)です。
PDN pinを“L”にすると内部レジスタ値が初期化されます。また、シリアルモードではRSTN bitに“0”を
書き込むと内部タイミング回路がリセットされます。但し、この時、レジスタの内容は初期化されませ
ん。
CSN
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CCLK
CDTI
C1 C0 R/W A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
C1-C0:
R/W:
A4-A0:
D7-D0:
Chip Address (C1=CAD1, C0=CAD0)
READ/WRITE (Fixed to “1”, Write only)
Register Address
Control Data
Figure 61. Control I/F Timing
*3線シリアルモードはデータ読み出しをサポートしません。
*PDN pin = “L”時は、コントロールレジスタへの書き込みはできません。
*CSN = “L”期間中に CCLKの“”が15回以下または17回以上の場合、データは書き込まれません。
Rev. 0.2
2015/09
- 53 -
[AK5556]
(2) I2Cバスコントロールモード (I2C pin = “H” かつPS pin = “L”)
AK5556のI2Cバスモードのフォーマットは、高速モード(max:400kHz, Ver1.0)に対応しています。
(2)-1. WRITE命令
I2Cバスモードにおけるデータ書き込みシーケンスはFigure 62に示されます。バス上のICへのアクセス
には、最初に開始条件(Start Condition)を入力します。SCLラインが “H”の時にSDAラインを “H”から “L”
にすると、開始条件が作られます(Figure 68)。開始条件の後、スレーブアドレスが送信されます。この
アドレスは7-bitから構成され、8-bit目にはデータ方向ビット(R/W)が続きます。上位5-bitは “00100”固
定、次の2-bitはアクセスするICを選ぶためのアドレスビットで、CAD1-0 pinsにより設定されます
(Figure 63)。アドレスが一致した場合、AK5556は、確認応答(Acknowledge)を生成し、命令が実行され
ます。マスタは確認応答用のクロックパルスを生成し、SDAラインを解放しなければなりません(Figure
69)。R/Wビットが “0”の場合はデータ書き込みR/Wビットが “1”の場合はデータ読み出しを行います。
第2バイトはサブアドレス(レジスタアドレス)です。サブアドレスは、8-bit、MSB firstで構成され、上
位3-bitは、 “0”固定です(Figure 64)。第3バイト以降はコントロールデータです。コントロールデータは
8-bit、MSB firstで構成されます(Figure 65)。AK5556は、各バイトの受信を完了するたびに確認応答を
生成します。データ転送は、必ずマスタが生成する停止条件(Stop Condition)によって終了します。SCL
ラインが “H”の時にSDAラインを “L”から “H”にすると、停止条件が作られます(Figure 68)。
AK5556は複数のバイトのデータを一度に書き込むことができます。データを1バイト送った後、停止条
件を送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサブ
アドレスに格納されます。アドレス “07H”を越えるデータを送ると、内部レジスタに対応するアドレス
カウンタはロールオーバし、アドレス “00H”から順に格納されます。
クロックが “H”の間は、SDAラインの状態は一定でなければなりません。データラインが “H”と “L”の間
で状態を変更できるのは、SCLラインのクロック信号が “L”の時に限られます(Figure 70)。SCLライン
が “H”の時にSDAラインを変更するのは、開始条件、停止条件を入力するときのみです。
S
T
A
R
T
SDA
S
S
T
O
P
R/W= “0”
Slave
Address
Sub
Address(n)
1st byte
A 2nd byte
C
K
2
Data(n)
A
C
K
Data(n+1)
A
C
K
3rd byte
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 62. I Cバスモードのデータ書き込みシーケンス
0
0
1
0
0
CAD1
CAD0
R/W
A1
A0
D1
D0
(CAD0はpinにより設定)
Figure 63. 第1バイトの構成
0
0
0
A4
A3
A2
Figure 64. 第2バイトの構成
D7
D6
D5
D4
D3
D2
Figure 65. 第3バイト以降の構成
Rev. 0.2
2015/09
- 54 -
[AK5556]
(2)-2. READ命令
R/Wビットが “1”の場合、AK5556はREAD動作を行います。指定されたアドレスのデータが出力された
後、マスタが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、
次のアドレスのデータを読み出すことができます。アドレス “14H”のデータを読み出した後、さらに次
のアドレスを読み出す場合にはアドレス “00H”のデータが読み出されます。
AK5556は、カレントアドレスリードとランダムリードの2つのREAD命令を持っています。
(2)-2-1. カレントアドレスリード
AK5556は、内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定
されたアドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次
のアドレス値を保持しています。例えば、最後にアクセス(READでもWRITEでも)したアドレスが “n”
であり、その後カレントアドレスリードを行った場合、アドレス “n+1”のデータが読み出されます。カ
レントアドレスリードでは、AK5556はREAD命令のスレーブアドレス(R/W = “1”)の入力に対して確認
応答を生成し、次のクロックから内部のアドレスカウンタで指定されたデータを出力したのち内部カウ
ンタを1つインクリメントします｡データが出力された後､マスタが確認応答を生成せず停止条件を送る
と、READ動作は終了します。
S
T
A
R
T
SDA
S
S
T
O
P
R/W= “1”
Slave
Address
Data(n)
A
C
K
Data(n+1)
A
C
K
Data(n+2)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 66. CURRENT ADDRESS READ 命令
(2)-2-2. ランダムアドレスリード
ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレス
リードはREAD命令のスレーブアドレス(R/W bit= “1”)を入力する前に、ダミーのWRITE命令を入力する
必要があります。ランダムアドレスリードでは最初に開始条件を入力し、次にWRITE命令のスレーブ
アドレス(R/W = “0”)、読み出すアドレスを順次入力します。AK5556がこのアドレス入力に対して確認
応答を生成した後、再送条件、READ命令のスレーブアドレス(R/W bit= “1”)を入力します。AK5556は
このスレーブアドレスの入力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内部
アドレスカウンタを1つインクリメントします。データが出力された後、マスタがアクノリッジを生成
せず停止条件を送ると、READ動作は終了します。
S
T
A
R
T
SDA
S
S
T
A
R
T
R/W= “0”
Slave
Address
Sub
Address(n)
A
C
K
S
A
C
K
S
T
O
P
R/W= “1”
Slave
Address
Data(n)
A
C
K
Data(n+1)
A
C
K
Data(n+x)
A
C
K
A
C
K
P
A
C
K
Figure 67. Random Address Read 命令
Rev. 0.2
2015/09
- 55 -
[AK5556]
SDA
SCL
S
P
start condition
stop condition
Figure 68. 開始条件と停止条件
DATA
OUTPUT BY
TRANSMITTER
not acknowledge
DATA
OUTPUT BY
RECEIVER
acknowledge
SCL FROM
MASTER
2
1
8
9
S
clock pulse for
acknowledgement
START
CONDITION
Figure 69. I2Cバスでの確認応答
SDA
SCL
data line
stable;
data valid
change
of data
allowed
Figure 70. I2Cバスでのビット転送
Rev. 0.2
2015/09
- 56 -
[AK5556]
■ レジスタマップ
Addr
00H
01H
02H
03H
04H
05H
06H
07H
Register Name
Power Management1
Power Management2
Control 1
Control 2
Control 3
DSD
TEST1
TEST2
D7
0
0
0
0
DP
0
TST7
0
D6
0
0
CKS3
TDM1
0
0
TST6
0
D5
PW6
0
CKS2
TDM0
0
DCKS
TST5
0
D4
PW5
0
CKS1
0
0
0
TST4
0
D3
PW4
0
CKS0
0
0
PMOD
TST3
0
D2
PW3
0
DIF1
0
0
DCKB
TST2
0
D1
PW2
MONO
DIF0
0
SD
DSDSEL1
TST1
0
D0
PW1
RSTN
HPFE
0
SLOW
DSDSEL0
TST0
TRST
Note 24. アドレス08H1FHは書き込み不可です。“0”で指定されたビットへの “1”の書き込みは禁止です
Note 25. RSTN bit を “0” にすると内部のデジタルフィルタ、CONTROL部がリセットされます。
レジスタ値は初期化されません。
Note 26. PDN pinを “L” にすると、レジスタ値は初期化されます。
■ レジスタ詳細説明
Addr Register Name
D7
D6
00H Power Management1
0
0
R/W
R/W
R/W
Default
0
0
PW6-1: Power Down control for channel 6-1
0: Power OFF
1: Power ON (default)
D5
PW6
R/W
1
D4
PW5
R/W
1
D3
PW4
R/W
1
D2
PW3
R/W
1
D1
PW2
R/W
1
D0
PW1
R/W
1
Addr
01H
Register Name
D7
D6
D5
D4
D3
D2
D1
D0
Power Management2
0
0
0
0
0
0
MONO RSTN
R/W
R/W
R/W
R/W
R/W
R/W R/W
R/W
R/W
Default
0
0
0
0
0
0
0
1
RSTN: Internal Timing Reset
0: Reset. All registers are not initialized.
1: Normal Operation (default)
“0”で内部タイミング回路がリセットされます。レジスタの内容はリセットされません。
MONO: Monaural Mode
0: Stereo Mode (default)
1: MONO Mode
“1”の時全てのチャネルがモノラルモードになります。
Addr
02H
Register Name
D7
D6
D5
D4
D3
Control 1
0
CKS3
CKS2
CKS1
CKS0
R/W
R/W
R/W
R/W
R/W
R/W
Default
0
0
0
0
0
HPFE: High Pass Filter Enable
0: High Pass Filter OFF
1: High Pass Filter ON (default)
“1”で全てのチャネルのディジタルHPFがONになります。
D2
DIF1
R/W
0
D1
DIF0
R/W
0
D0
HPFE
R/W
1
DIF1-0: Audio Data Interface Modes Select (Table 8, Table 9)
A/Dデータのビット数 24-bit/32-bitとフォーマットMSB justified/ I2S Compatibleを選択します。
CKS3-0: Sampling Speed Mode and MCLK Frequency Select (Table 5)
サンプリングスピードとMCLK周波数を選択します。
Rev. 0.2
2015/09
- 57 -
[AK5556]
Addr
03H
Register Name
D7
D6
D5
D4
D3
D2
Control 2
0
TDM1
TDM0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
Default
0
0
0
0
0
0
TDM1-0: TDM Modes Select (Table 9)
A/Dデータ出力モードをNormal, TDM128, TDM256, TDM512から選択します。
Addr Register Name
D7
D6
D5
D4
04H DSD1
DP
0
0
0
R/W
R/W
R/W
R/W
R/W
Default
0
0
0
0
SLOW: Slow Roll-off Filter Select (Table 12)
0: Sharp Roll-off (default)
1: Slow Roll-off
ディジタルフィルタのRoll-OFF特性を選択します。
D3
0
R/W
0
D2
0
R/W
0
D1
0
R/W
0
D1
SD
R/W
0
D0
0
R/W
0
D0
SLOW
R/W
0
SD: Short Delay Select (Table 12)
0: Normal Delay (default)
1: Short Delay
ディジタルフィルタのGroup Delayを選択します。
DP: DSD Mode Select
0: PCM Mode (default)
1: DSD Mode
出力モードを選択します。
Addr Register Name
D7
D6
D5
05H DSD
0
0
DCKS
R/W
R/W
R/W
R/W
Default
0
0
0
DSDSEL1-0：Select the Frequency of DCLK
00：64fs
01：128fs (default)
10：256fs
11：Reserved (128fs)
D4
0
R/W
0
D3
D2
D1
D0
PMOD DCKB DSDSEL1 DSDSEL0
R/W
R/W
R/W
R/W
0
0
0
0
DCKB：Polarity of DCLK
0 ：DSD data is output from DCLK Falling Edge (default)
1 ：DSD data is output from DCLK Rising Edge
PMOD： DSD Phase Modulation Mode
0：Not Phase Modulation Mode (default)
1：Phase Modulation Mode
DSD出力 Phase Modulation Modeを選択します。
DCKS: Master Clock Frequency Select at DSD Mode (DSD Only)
0: 512fs (default)
1: 768fs
Rev. 0.2
2015/09
- 58 -
[AK5556]
Addr Register Name
D7
D6
D5
D4
D3
D2
D1
D0
06H
TEST1
TST7
TST6
TST5
TST4
TST3
TST2
TST1
TST0
R/W
RD
RD
RD
RD
RD
RD
RD
RD
Default
0
0
0
0
0
0
0
0
TST7-0：Test register.
必ずdefaultで使用してください。全bit “0”以外をセットすると通常動作は保証されません。
Addr Register Name
D7
D6
D5
D4
D3
D2
D1
D0
07H
TEST2
0
0
0
0
0
0
0
TRST
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
W
Default
0
0
0
0
0
0
0
0
TRST ： Test register. This register must be “0”.
必ずdefaultで使用してください。全bit “0”以外をセットすると通常動作は保証されません。
Rev. 0.2
2015/09
- 59 -
[AK5556]
AIN1+
AIN1
Analog 5V
0.1
+
10
0.1
0.1
TDM0
TDM1
PS/CAD0_SPI
I2C
DP
HPFE/DCKS
LDOE
TEST2
AIN1P
AIN1N
VREFL1
VREFH1
AIN2N
AIN2P
46
45
44
43
42
41
40
39
38
37
36
35
34
33
CKS3/CAD1
CKS2/SCL/CCLK
CKS1/CAD0_I2C/CSN
CKS0/SDA/CDTI
OVF
TESTO2
TESTO1
DSDOR3
SDTO3/DSDOL3
SDTO2/DSDOR2
SDTO1/DSDOL2
TDMIN/DSDOR1
LRCK/DSDOL1
BICK/DCLK
DIF1/DSDSEL1
MSN
PW2
PW1
PW0
PDN
VDD18
DVSS
TVDD
MCLK
TEST1
TESTIN6
TESTIN5
TESTIN4
TESTIN3
TESTIN2
TESTIN1
AK5556
Top View
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
Mode
Setting
Controller
4.7
+
0.1
10
Digital 3.3V
Mater Clock
0.1
+
10
0.1
AIN6
AIN6+
Analog 5V
0.1
10
AIN4
AIN4+
AIN5+
AIN5
Analog 5V
Analog 5V
+
0.1
0.1
0.1
+
10
0.1
+
Analog 5V
AIN3+
AIN3
10
0.1
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
AIN2
AIN2+
DIF0/
DSDSEL0
Controller
AVSS1
AVDD1
AIN3P
AIN3N
VREFL2
VREFH2
AIN4N
AIN4P
AIN5P
AIN5N
VREFH3
VREFL3
AIN6N
AIN6P
AVDD2
AVSS2
Mode
Setting
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
SD/PMOD 48
SLOW/DCKB 47
Mode
Setting
fs
64fs
13. 外部接続回路例
Figure 71は、外部接続回路例です。具体的な回路と測定例については評価ボード(AKD5556)を参照し
てください。
Figure 71. Typical Connection Diagram
Note 27. ディジタル入力ピンはオープンにしないでください。
Rev. 0.2
2015/09
- 60 -
[AK5556]
1. グラウンドと電源のデカップリング
電源とグラウンドの取り方には十分注意してください。通常、AVDD1/2, TVDDにはシステムのアナロ
グ電源を供給します。AVDD1/2, TVDDが別電源で供給される場合には、電源立ち上げシーケンスを考
える必要はありません。AVSS1/2, DVSSはアナロググラウンドに接続してください。システムのグラ
ウンドはアナログとディジタルで分けて配線しPCボード上の電源に近いところで接続してください。
小容量のデカップリングコンデンサはなるべく電源ピンの近くに接続してください。
2. 基準電圧
VREFH1-3 pinとVREFL1-3pinに入力される電圧の差がアナログ出力のフルスケールを決定します。通
常はVREFH1-3 pinをAVDDに接続し、VREFL1-3 pinをAVSSに接続します。VREFH1-3 pinとVREFL1-3
pinとの間に0.1µFのセラミックコンデンサを接続します。セラミックコンデンサはピンにできるだけ近
づけて接続して下さい。ディジタル信号、特にクロックはAK5556へのカップリングを避けるため
VREFH1-3, VREFL1-3 pinからできるだけ離して下さい。
3. アナログ入力
アナログ入力信号は各チャネルの差動入力ピンから変調器に入力されます。入力電圧はAINn+とAINn
の差の電圧になります(n=1-6)。入力レンジは2.8Vpp(typ)です。AK5556はAVSS1/2からAVDD1/2まで
の電圧を入力することができます。出力コードのフォーマットは 2’sコンプリメントです。DCオフセッ
ト(ADC自体のDCオフセットも含む)は内蔵のHPFでキャンセルされます。
AK5556のアナログ電源電圧は+5Vになっており、アナログ入力ピンには、AVDD1/2+0.3V以上、
AVSS1/20.3V以下の電圧と10mA以上の電流を入力してはいけません。過大電流の流入は内部の保護
回路の破壊、さらにはラッチアップを引き起こし、ICの破壊に至ります。従って、周辺のアナログ回路
の電源電圧が、±15V等の場合はアナログ入力ピンを絶対最大定格以上の信号から保護する必要があり
ます。
Rev. 0.2
2015/09
- 61 -
[AK5556]
4. 外部アナログ入力回路
Figure 72はAK5556のアナログ入力回路例1 (1st order HPF; fc=0.70Hz, 2nd order LPF; fc=351kHz,
gain=-14.5dB)です。シングルエンドで入力する場合は差動入力する場合と比較して反転バッファが一
つ増えます。Figure 72ではシングルエンドの場合はJP1, 2をショート、差動の場合はJP1, 2をオープン
にします。この回路の入力レベルは±14.9Vppです (AK5556: ±2.8Vpp Typ.)。この回路使用時のアナロ
グ特性はfs=48kHz の時、DR= 115dB, S/(N+D)= 106dBです。
4.7k
4.7k
Analog In
620
JP1
VP+
Vin- 68µ
+
14.9Vpp
Bias
VP-
1n
3.3k
10
+
2.8Vpp
AK5556 AINn+
NJM5534
NJM5534
XLR
15n
VA+
620
10k
JP2
Bias
11k
68µ
10
-
+
10µ
1n
3.3k
Vin+
0.1µ
VA=+5
V
VP=15
V
AK5556 AINn-
+
NJM5534
Bias
2.8Vpp
Figure 72. Input Buffer example1
fin
1Hz
10Hz
Frequency
1.77dB
0.02dB
Response
Table 15. Frequency Response of HPF
fin
20kHz
40kHz
80kHz
Frequency
0.00dB
0.00dB
0.00dB
Response
Table 16. Frequency Response of LPF
Rev. 0.2
6.144MH
z
49.68dB
2015/09
- 62 -
[AK5556]
14. パッケージ
■ 外形寸法図
64-pin QFN (Unit mm)
9.00±0.15
A
0.40±0.10
8.75
B
64
49
48
48
1
33
16
6.15
8.75
9.00±0.15
1
64
49
16
33
32
17
0.10
M AB
+0.05
0.25 -0.07
.60
C0
X
MA
32
0.50
17
6.15
+0.15
S
0.85 -0.05
+0.03
-0.02
0.08
0.02
0.20
S
■ 材質・メッキ仕様
パッケージ材質:
リードフレーム材質:
リードフレーム処理:
エポキシ系樹脂
銅
半田（無鉛）メッキ
■ マーキング
5556VN
XXXXXXX
1
1)
2)
3)
Pin #1 indication
Date Code : XXXXXXX (7 digits)
Marketing Code : 5556VN
Rev. 0.2
2015/09
- 63 -
[AK5556]
15. オーダリングガイド
■ オーダリングガイド
TBD
AK5556VN
-40～105ºC
64-pin QFN
Rev. 0.2
2015/09
- 64 -
[AK5556]
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万が一、これらの用途に本製品を使用された場合、弊社は、当該使用から生ずる損害等の責
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3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場
合があります。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財
産等が侵害されることのないよう、お客様の責任において、本製品を搭載されるお客様の製
品に必要な安全設計を行うことをお願いします。
4. 本製品および本書記載の技術情報を、大量破壊兵器の開発等の目的、軍事利用の目的、ある
いはその他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸
出または非居住者に提供する場合は、「外国為替及び外国貿易法」その他の適用ある輸出関
連法令を遵守し、必要な手続を行ってください。本製品および本書記載の技術情報を国内外
の法令および規則により製造、使用、販売を禁止されている機器・システムに使用しないで
ください。
5. 本製品の環境適合性等の詳細につきましては、製品個別に必ず弊社営業担当までお問合せく
ださい。本製品のご使用に際しては、特定の物質の含有・使用を規制するRoHS指令等、適
用される環境関連法令を十分調査のうえ、かかる法令に適合するようにご使用ください。お
客様がかかる法令を遵守しないことにより生じた損害に関して、弊社は一切の責任を負いか
ねます。
6. お客様の転売等によりこの注意事項に反して本製品が使用され、その使用から損害等が生じ
た場合はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。
7. 本書の全部または一部を、弊社の事前の書面による承諾なしに、転載または複製することを
禁じます。
Rev. 0.2
2015/09
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