日本語版

SD/HD低消費電力、チップ・スケール、
10ビットビデオ・エンコーダ
ADV7390/ADV7391/ADV7392/ADV7393
特長
Macrovision® Rev 7.1.L1（SD）およびRev 1.2（ED）に
3個の高品質、10ビット・ビデオDAC
SD用の16×（216MHz）DACオーバーサンプリング
ED用の8×（216MHz）DACオーバーサンプリング
HD用の4×（297MHz）DACオーバーサンプリング
37mA（最大）のDAC出力電流
準拠
プログラマブル機能
輝度信号／色信号フィルタ応答選択
垂直ブランキング・インターバル信号設定（VBI）
サブキャリア周波数（FSC）と位相設定
輝度信号遅延設定
コピー・ジェネレーション・マネジメント・システム出力
（CGMS）
クローズド・キャプションとワイド・スクリーン信号出力
（WSS）
外部ビデオ信号にサブキャリア・ロック機能内蔵
ビデオ・タイミング発生機能内蔵
テスト・パターン発生機能内蔵
I2C®およびSPI®互換のシリアルMPUインターフェース
2.7Vまたは3.3Vアナログ動作
1.8Vデジタル動作
3.3∼1.8V I/O電源動作
動作温度範囲：−40∼＋85℃
マルチフォーマット・ビデオ入力対応
4:2:2 YCrCb（SD、ED、HD）
4:4:4 RGB（SD）
マルチフォーマット・ビデオ出力対応
コンポジット（CVBS）およびSビデオ（Y/C）
コンポーネントYPrPb（SD、ED、HD）
コンポーネントRGB（SD、ED、HD）
リード・フレーム・チップ・スケール・パッケージ（LFCSP）
32ピン、5mm×5mm LFCSP
40ピン、6mm×6mm LFCSP
高機能パワーマネジメント
画像データ依存型の低消費電力DAC動作（特許取得）
自動ケーブル検出およびDACパワーダウン
個別のDACオン／オフ制御
消費電力を最小限に抑えたスリープ・モード
74.25MHz 8/10/16ビットHDビデオ入力対応
SMPTE 274M（1080i）、296M（720p）、240M（1035i）
準拠
NTSC M、PAL B/D/G/H/I/M/N、PAL 60に対応
NTSC および PAL スクエア・ピクセル動作（ 24.54MHz/
29.5MHz）
アプリケーション
モバイル・ハンドセット
デジタル・カメラ
携帯メディア・プレーヤ、携帯DVDプレーヤ
携帯ゲーム・コンソール
デジタル・ビデオカメラ
セットトップ・ボックス（STB）
車載用の娯楽情報機器（ADV7393のみ）
機能ブロック図
VBI DATA SERVICE
INSERTION
4:2:2 TO 4:4:4
INPUT
DEINTERLEAVE
RGB/YCrCb
TO
YUV
MATRIX
AGND
SUBCARRIER FREQUENCY
LOCK (SFL)
ADD
SYNC
PROGRAMMABLE
LUMINANCE
FILTER
YUV
TO
YCrCb/
RGB
16×
FILTER
ADD
BURST
PROGRAMMABLE
CHROMINANCE
FILTER
SIN/COS DDS
BLOCK
16×
FILTER
ASYNC
BYPASS
YCrCb
PROGRAMMABLE
ED/HD FILTERS
HDTV
TEST
PATTERN
GENERATOR
POWER
MANAGEMENT
CONTROL
RESET
YCbCr
TO
RGB MATRIX
VSYNC
16x/4x OVERSAMPLING PLL
CLKIN
10-BIT
DAC 1
DAC 1
10-BIT
DAC 2
DAC 2
10-BIT
DAC 3
DAC 3
4×
FILTER
SHARPNESS AND
ADAPTIVE FILTER
CONTROL
VIDEO TIMING GENERATOR
HSYNC
V AA
ADV739x
MPU PORT
VDD_IO
P15 TO P0/
P7 TO P0
SFL/
MISO
PV DD
PGND EXT_LF
REFERENCE
AND CABLE
DETECT
COMP
RSET
06234-001
GND_IO
SCL/ SDA/ ALSB/
MOSI SCLK SPI_SS
V DD (2)
MULTIPLEXER
DGND (2)
図1
米国特許番号5,343,196、5,442,355およびその他の知的財産権により保護されています。
米国特許番号4,631,603、4,577,216、4,819,098およびその他の知的財産権により保護されています。
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ADV7390/ADV7391/ADV7392/ADV7393
目次
特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
機能ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
詳細な特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
電源仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
入力クロック仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
アナログ出力仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
デジタル入出力仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
MPUポート・タイミング仕様 . . . . . . . . . . . . . . . . . . . . . . . . . 6
デジタル・タイミング仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
ビデオ性能仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
電源仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
タイミング図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
熱抵抗. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
ピン配置と機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
MPUポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
I2C動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
SPI動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
レジスタ・マップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
レジスタの設定. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
サブアドレス・レジスタ（SR7∼SR0）. . . . . . . . . . . . . . . . 25
ADV7390/ADV7391入力設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
標準解像度. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
拡張解像度／高精細解像度. . . . . . . . . . . . . . . . . . . . . . . . . . . 41
拡張解像度（54 MHz時）. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
ADV7392/ADV7393入力設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
標準解像度. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
拡張解像度／高精細解像度. . . . . . . . . . . . . . . . . . . . . . . . . . . 43
拡張解像度（54MHz時）.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
出力設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
出力オーバーサンプリング. . . . . . . . . . . . . . . . . . . . . . . . . . . 45
ED/HD非標準タイミング・モード. . . . . . . . . . . . . . . . . . . . . 45
ED/HDタイミング・リセット. . . . . . . . . . . . . . . . . . . . . . . . . 46
SDサブキャリア周波数ロック、サブキャリア・
リセット、タイミング・リセット. . . . . . . . . . . . . . . . . . . . . 46
SD VCR FF/RW同期 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
垂直ブランキング・インターバル. . . . . . . . . . . . . . . . . . . . . 47
SDサブキャリア周波数レジスタ . . . . . . . . . . . . . . . . . . . . . . 47
SDノンインターレース･モード . . . . . . . . . . . . . . . . . . . . . . . 48
SDスクエア・ピクセル・モード . . . . . . . . . . . . . . . . . . . . . . 48
フィルタ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
SD内部フィルタ応答 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
色空間変換マトリックス. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
SD輝度信号とカラーの制御 . . . . . . . . . . . . . . . . . . . . . . . . . . 51
SD色相調整制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
SDブライトネス検出 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
SDブライトネス制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
SD入力規格の自動検出 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
ダブル・バッファリング. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
プログラマブルなDACゲイン・コントロール . . . . . . . . . . 53
ガンマ補正. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
ED/HDシャープネス・フィルタおよびアダプティブ・
フィルタ制御. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
ED/HDシャープネス・フィルタおよびアダプティブ・
フィルタの適用例. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
SDデジタル・ノイズ・リダクション . . . . . . . . . . . . . . . . . . 57
SDアクティブ・ビデオ・エッジ制御 . . . . . . . . . . . . . . . . . . 59
水平／垂直外部同期制御. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
低消費電力モード. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
ケーブル検出. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
DAC自動パワーダウン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
ピクセルおよび制御ポート・リードバック. . . . . . . . . . . . . 61
リセットのメカニズム. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
PCボードのレイアウトとデザイン . . . . . . . . . . . . . . . . . . . . . . . . 62
DACの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
ビデオ出力バッファとオプションの出力フィルタ. . . . . . . 62
PCボード（PCB）のレイアウト . . . . . . . . . . . . . . . . . . . . . . 63
代表的なアプリケーション回路. . . . . . . . . . . . . . . . . . . . . . . 65
付録1―コピー・ジェネレーション・マネジメント・
システム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
SD CGMS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
ED CGMS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
HD CGMS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
CGMS CRC機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
付録2―SDワイド・スクリーン・シグナリング. . . . . . . . . . . . . 69
付録3―SDクローズド・キャプション. . . . . . . . . . . . . . . . . . . . . 70
付録4―内部テスト・パターンの生成 . . . . . . . . . . . . . . . . . . . . . 71
SDテスト・パターン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
ED/HDテスト・パターン. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
付録5―SDタイミング. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
付録6―HDタイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
付録7―ビデオ出力レベル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
SD YPrPb出力レベル―SMPTE/EBU N10 . . . . . . . . . . . . . . . 78
ED/HD YPrPb出力レベル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
SD/ED/HD RGB出力レベル . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
SD出力プロット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
付録8―ビデオ規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
付録9―設定記述 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
規格の定義. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
拡張解像度. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
高解像度. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
オーダー・ガイド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
―2―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
改訂履歴
10/06―Revision 0: Initial Version
REV. 0
―3―
ADV7390/ADV7391/ADV7392/ADV7393
これらのエンコーダは低消費電力動作のために最適化されてお
り、フットプリントも最小限に抑えて、外付け部品もわずかし
か必要ないため、 TV 出力機能を必要とする、携帯機器や低消
費電力の必要とされるアプリケーションに最適です。ケーブル
検出やDAC自動パワーダウン機能を備えているため、未使用時
の消費電力を最小限に抑えます。
詳細な特長
高精細ビデオ（HD）プログラマブル機能
（720p/1080i/1035i）
4×オーバーサンプリング（297MHz）
内部のテスト・パターン・ジェネレータ
同一色画面、ブラック・バー、格子縞パターン
プログラマブルなYCrCからRGBへのマトリックス変換
ガンマ補正
プログラマブルなアダプティブ・フィルタ制御
プログラマブルなシャープネス・フィルタ制御
CGMS（720p/1080i）およびCGMSタイプB
（720p/1080i）出力
ダブル・データレート（DDR）入力対応
拡張解像度（ED）プログラマブル機能（525p/625p）
8×オーバーサンプリング（216MHz出力）
内蔵テスト・パターン発生機能
同一色画面、ブラック・バー、格子縞パターン、
YとPrPb個々の出力遅延
ガンマ補正
プログラマブルなアダプティブ・フィルタ制御
完全にプログラマブルなYCrCb-RGBマトリックス
アンダーシュート・リミッタ
Macrovision Rev 1.2（525p/625p）
CGMS（525p/625p）およびCGMSタイプB（525p）
デュアル・データレート（DDR）入力
EIA/CEA-861B準拠
標準解像度（SD）プログラマブル機能
16×オーバーサンプリング（216MHz）
内部テスト・パターン発生機能
同一色画面、ブラック・バー
アクティブ・ビデオの開始／終了点に使用されるエッジ処理
YとPrPbの独立した出力遅延設定
アンダーシュート・リミット機能
ガンマ補正
デジタル・ノイズ・リダクション（DNR）
種々の色信号／輝度信号フィルタの選択
Luma-SSAFTMフィルタ（ゲインと減衰量が選択可能）
ADV7390/ADV7391は、SDRインターフェースでSDビデオ・
フォーマットから、 DDR インターフェースで HD ビデオ・
フォーマットまでに対応する、8 ビットのビデオ入力ポートを
備えています。
ADV7392/ADV7393の16ビット・ビデオ入力ポートを持ちさ
まざまな方法で設定できます。SD RGB入力にも対応します。
これらの製品はすべて、組込みEAV/SAVタイミング・コード、
外部ビデオ同期信号、I2CおよびSPI通信プロトコルに対応しま
す。
表1は、ADV739xファミリーで直接対応するビデオ規格を示し
ます。
表1.
PrPb SSAFTM
コンポーネントとコンポジット/Sビデオ出力で独立したペデ
スタル制御
VCR FF/RW同期モード
Macrovision Rev 7.1.L1
コピー・ジェネレーション・マネジメント・システム
（CGMS）出力
ワイド・スクリーン信号出力（WSS）
クローズド・キャプション信号出力
EIA/CEA-861B準拠
ADV739x1で直接対応する規格
Resolution
I/P2
720 x 240
P
59.94
27
720 x 288
P
50
27
720 x 480
I
29.97
27
ITU-R
BT.601/656
720 x 576
I
25
27
ITU-R
BT.601/656
720 x 480
I
29.97
24.54
NTSC Square
Pixel
720 x 576
I
25
29.5
PAL Square
Pixel
720 x 483
P
59.94
27
SMPTE 293M
720 x 483
P
59.94
27
BTA T-1004
720 x 483
P
59.94
27
ITU-R BT.1358
720 x 576
P
50
27
ITU-R BT.1358
720 x 483
P
59.94
27
ITU-R BT.1362
720 x 576
P
50
27
ITU-R BT.1362
1920 x 1035
I
30
74.25
SMPTE 240M
1920 x 1035
I
29.97
74.1758 SMPTE 240M
1280 x 720
P
60, 50, 30,
25, 24
74.25
1280 x 720
P
23.97,
74.1758 SMPTE 296M
59.94, 29.97
1920 x 1080
I
30, 25
74.25
1920 x 1080
I
29.97
74.1758 SMPTE 274M
1920 x 1080
1920 x 1080
P
P
30, 25, 24
74.25
SMPTE 274M
23.98, 29.97 74.1758 SMPTE 274M
1920 x 1080
P
24
概要
ADV7390/ADV7391/ADV7392/ADV7393の各製品は、単一の
モノリシック・チップに集積した高速D/Aビデオ・エンコーダ
です。3個の2.7V/3.3V 10ビット・ビデオDACが、標準解像度
（ SD ）または高精細（ HD ）のビデオ・フォーマットで、コン
ポジット（ CVBS ）、 S ビデオ（ YC ）、またはコンポーネント
（YPrPb/RGB）のアナログ出力に対応します。
1
2
―4―
Clock
Input
(MHz)
Frame
Rate (Hz)
74.25
Standard
SMPTE 296M
SMPTE 274M
ITU-R BT.709-5
その他の規格は、ED/HD非標準タイミング・モードで対応します。
I＝インターレース、P＝プログレッシブ。
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
仕様
電源仕様
特に指定のない限り、すべての仕様はTMIN∼TMAX（−40∼＋85℃）で規定。
表2
Parameter
Conditions
Min
Typ
Max
Unit
SUPPLY VOLTAGES
VDD
1.71
1.8
1.89
V
VDD_IO
2.97
3.3
3.63
V
PVDD
1.71
1.8
1.89
V
VAA
2.6
3.3
3.465
V
POWER SUPPLY REJECTION RATIO
0.002
%/%
入力クロック仕様
VDD＝1.71∼1.89V、PVDD＝1.71∼1.89V、VAA＝2.6∼3.465V、VDD_IO＝2.97∼3.63V。
特に指定のない限り、すべての仕様はTMIN∼TMAX（−40∼＋85℃）で規定。
表3
Parameter
Conditions1
Min
fCLKIN
SD/ED
27
ED (at 54 MHz)
54
MHz
HD
74.25
MHz
Max
Unit
MHz
CLKIN High Time, t9
40
% of one clock cycle
CLKIN Low Time, t10
40
% of one clock cycle
CLKIN Peak-to-Peak Jitter Tolerance
1
Typ
2
±ns
SD＝標準解像度、ED＝拡張解像度（525p/625p）、HD＝高精細解像度。
アナログ出力仕様
VDD＝1.71∼1.89V、PVDD＝1.71∼1.89V、VAA＝2.6∼3.465V、VDD_IO＝2.97∼3.63V。
特に指定のない限り、すべての仕様はTMIN∼TMAX（−40∼＋85℃）で規定。
表4
Parameter
Conditions
Min
Typ
Max
Unit
Full-Drive Output Current
RSET = 510 Ω, RL = 37.5 Ω
33
34.6
37
mA
Low Drive Output Current
RSET = 4.12 kΩ, RL = 300 Ω
4.3
mA
DAC-to-DAC Matching
DAC 1, DAC 2, DAC 3
2.0
%
Output Compliance, VOC
0
Output Capacitance, COUT
Analog Output Delay1
DAC Analog Output Skew
1
DAC 1, DAC 2, DAC 3
入力クロックの立上がりエッジの50%ポイントからDAC出力フルスケール遷移の50%ポイントまで測定された出力遅延。
REV. 0
1.4
10
―5―
V
pF
6
ns
1
ns
ADV7390/ADV7391/ADV7392/ADV7393
デジタル入出力仕様
VDD＝1.71∼1.89V、PVDD＝1.71∼1.89V、VAA＝2.6∼3.465V、VDD_IO＝2.97∼3.63V。
特に指定のない限り、すべての仕様はTMIN∼TMAX（−40∼＋85℃）で規定。
表5
Parameter
Conditions
Min
Input High Voltage, VIH
Typ
Max
Unit
2.0
V
Input Low Voltage, VIL
0.8
Input Leakage Current, IIN
VIN = VDD_IO
V
±10
Input Capacitance, CIN
µA
4
Output High Voltage, VOH
ISOURCE = 400 µA
Output Low Voltage, VOL
ISINK = 3.2 mA
Three-State Leakage Current
VIN = 0.4 V, 2.4 V
pF
2.4
Three-State Output Capacitance
V
0.4
V
±1
µA
4
pF
MPUポート・タイミング仕様
VDD＝1.71∼1.89V、PVDD＝1.71∼1.89V、VAA＝2.6∼3.465V、VDD_IO＝2.97∼3.63V。
特に指定のない限り、すべての仕様はTMIN∼TMAX（−40∼＋85℃）で規定。
表6
Parameter
Conditions
MPU PORT, I C MODE
2
1
Min
Max
Unit
400
kHz
See Figure 15
SCL Frequency
0
SCL High Pulse Width, t1
0.6
µs
SCL Low Pulse Width, t2
1.3
µs
Hold Time (Start Condition), t3
0.6
µs
Setup Time (Start Condition), t4
0.6
µs
Data Setup Time, t5
100
SDA, SCL Rise Time, t6
SDA, SCL Fall Time, t7
Setup Time (Stop Condition), t8
MPU PORT, SPI MODE1
ns
300
ns
300
ns
0.6
µs
See Figure 16
SCLK Frequency
______
SPI_SS to SCLK Setup Time, t1
0
20
ns
SCLK High Pulse Width, t2
50
ns
SCLK Low Pulse Width, t3
50
ns
Data Access Time after SCLK Falling Edge, t4
1
Typ
10
35
MHz
ns
Data Setup Time prior to SCLK Rising Edge, t5
20
ns
Data Hold Time after SCLK Rising Edge, t6
______
SPI_SS to SCLK Hold Time, t7
______
SPI_SS to MISO High Impedance, t8
0
ns
0
ns
40
ns
特性評価により保証。
―6―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
デジタル・タイミング仕様
VDD＝1.71∼1.89V、PVDD＝1.71∼1.89V、VAA＝2.6∼3.465V、VDD_IO＝2.97∼3.63V。
特に指定のない限り、すべての仕様はTMIN∼TMAX（−40∼＋85℃）で規定。
表7
Parameter
VIDEO DATA AND VIDEO CONTROL PORT
Data Input Setup Time, t114
Data Input Hold Time, t124
Control Input Setup Time, t114
Control Input Hold Time, t124
Control Output Access Time, t13
Control Output Hold Time, t144
4
Conditions1
Min
SD
2.1
Typ
Max
Unit
2, 3
ns
ED/HD-SDR
2.3
ns
ED/HD-DDR
2.3
ns
ED (at 54 MHz)
1.7
ns
SD
1.0
ns
ED/HD-SDR
1.1
ns
ED/HD-DDR
1.1
ns
ED (at 54 MHz)
1.0
ns
SD
2.1
ns
ED/HD-SDR or ED/HD-DDR
2.3
ns
ED (at 54 MHz)
1.7
ns
SD
1.0
ns
ED/HD-SDR or ED/HD-DDR
1.1
ns
ED (at 54 MHz)
1.0
ns
SD
12
ns
ED/HD-SDR, ED/HD-DDR, or
ED (at 54 MHz)
10
ns
SD
4.0
ns
ED/HD-SDR, ED/HD-DDR, or
ED (at 54 MHz)
3.5
ns
PIPELINE DELAY5
SD1
CVBS/YC Outputs (2x)
SD oversampling disabled
68
clock cycles
CVBS/YC Outputs (8x)
SD oversampling disabled
79
clock cycles
CVBS/YC Outputs (16x)
SD oversampling enabled
67
clock cycles
Component Outputs (2x)
SD oversampling disabled
78
clock cycles
Component Outputs (8x)
SD oversampling disabled
69
clock cycles
Component Outputs (16x)
SD oversampling enabled
84
clock cycles
Component Outputs (1x)
ED oversampling disabled
41
clock cycles
Component Outputs (4x)
ED oversampling disabled
49
clock cycles
Component Outputs (8x)
ED oversampling enabled
46
clock cycles
Component Outputs (1x)
HD oversampling disabled
40
clock cycles
Component Outputs (2x)
HD oversampling disabled
42
clock cycles
Component Outputs (4x)
______
RESET CONTROL
______
RESET Low Time
HD oversampling enabled
44
clock cycles
ED
1
HD1
1
2
3
4
5
100
SD＝標準解像度、ED＝拡張解像度（525p/625p）、HD＝高精細解像度、SDR＝シングル・データレート、DDR＝ダブル・データレート。
ビデオ・データ：
ADV7392/ADV7393
の場合はP[15:0]、ADV7390/ADV7391の場合はP[7:0]を使用。
_______
_______
ビデオ制御： HSYNC、VSYNC
特性評価により保証。
設計により保証。
REV. 0
―7―
ns
ADV7390/ADV7391/ADV7392/ADV7393
ビデオ性能仕様
表8
Parameter
Conditions
Min
Typ
Max
Unit
STATIC PERFORMANCE
Resolution
10
Bits
Integral Nonlinearity (INL)1
RSET = 510 Ω, RL = 37.5 Ω
0.5
LSBs
Differential Nonlinearity (DNL)1, 2
RSET = 510 Ω, RL = 37.5 Ω
0.5
LSBs
0.5
±%
STANDARD DEFINTION (SD) MODE
Luminance Nonlinearity
Differential Gain
NTSC
0.5
%
Differential Phase
NTSC
0.6
Degrees
Signal-to-Noise Ratio (SNR)
3
Luma ramp
58
dB
Flat field full bandwidth
75
dB
ENHANCED DEFINITION (ED) MODE
Luma Bandwidth
12.5
MHz
Chroma Bandwidth
5.8
MHz
Luma Bandwidth
30.0
MHz
Chroma Bandwidth
13.75
MHz
HIGH DEFINITION (HD) MODE
1
2
DAC1、DAC2、DAC3で測定
微分非直線性（DNL）とは、実際のDAC出力電圧ステップと理想値との偏差です。＋ve DNLの場合、実際のステップ値は理想的なステップ値を上回っています。−ve DNLの
場合、実際のステップ値は理想的なステップ値を下回っています。
3
10ビット入力モードのADV7392/ADV7393動作で測定されます。
電源仕様
表9
Parameter
NORMAL POWER MODE
IDD3
Conditions
Min
Typ
Max
Unit
1, 2
SD (16x oversampling enabled), CVBS
33
mA
SD (16x oversampling enabled), YPrPb
68
mA
ED (8x oversampling enabled)4
59
mA
HD (4x oversampling enabled)
81
mA
1
mA
1 DAC enabled
50
mA
All DACs enabled
122
mA
4
mA
IDD
5
µA
IAA
0.3
µA
IDD_IO
0.2
µA
IPLL
0.1
µA
4
IDD_IO
IAA
5
IPLL
SLEEP MODE
1
2
3
4
5
RSET＝510Ω（フルドライブ・モードですべてのDACが動作）。
ピクセル・データ・入力ピンに75%のカラー・バー・テスト・パターンを印加。
IDDは、デジタル・コアの駆動に必要な連続電流です。
シングル・データレート（SDR）入力モードとダブル・データレート（DDR）入力モードの両方に適用可能。
IAAは、すべてのDACへの供給に必要な合計電流です。
―8―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
タイミング図
ADV7390/ADV7391の入力設定については表30、ADV7392/
ADV7393の入力設定については表31を参照してください。
図2∼9では以下の略号を使用します。
• t9＝クロック・ハイレベル時間
• t10＝クロック・ローレベル時間
• t11＝データ・セットアップ時間
• t12＝データ・ホールド時間
• t13＝制御出力アクセス時間
• t14＝制御出力ホールド時間
CLKIN
t9
CONTROL
INPUTS
t12
t10
HSYNC
IN SLAVE MODE
VSYNC
PIXEL PORT
Y0
Cb0
Y1
Cr0
Y2
Cb2
t11
Cr2
t13
CONTROL
OUTPUTS
06234-002
IN MASTER/SLAVE MODE
t14
図2.
SD入力、8/10ビット、4:2:2 YCrCb（入力モード000）
CLKIN
t9
HSYNC
IN SLAVE MODE
VSYNC
PIXEL PORT
Y0
Y1
Y2
Y3
PIXEL PORT
Cb0
Cr0
Cb2
Cr2
t11
t13
CONTROL
OUTPUTS
IN MASTER/SLAVE MODE
t14
図3.
REV. 0
SD入力、16ビット、4:2:2 YCrCb（入力モード000）
―9―
06234-003
CONTROL
INPUTS
t12
t10
ADV7390/ADV7391/ADV7392/ADV7393
CLKIN
t9
HSYNC
IN SLAVE MODE
VSYNC
PIXEL PORT
Y0
Y1
Y2
Y3
PIXEL PORT
Cb0
Cr0
Cb2
Cr2
t11
t13
CONTROL
OUTPUTS
06234-003
IN MASTER/SLAVE MODE
t14
図4.
SD入力、16ビット、4:4:4 RGB（入力モード000）
CLKIN
t9
CONTROL
INPUTS
t12
t10
HSYNC
VSYNC
PIXEL PORT
G0
G1
G2
PIXEL PORT
B0
B1
B2
R1
R2
t11
PIXEL PORT
R0
CONTROL
OUTPUTS
06234-004
t14
t13
図5.
ED/HD-SDR入力、16ビット、4:2:2 YCrCb（入力モード001）
CLKIN*
t9
CONTROL
INPUTS
t10
HSYNC
VSYNC
PIXEL PORT
Cb0
t11
Y0
Cr0
Y1
t12
Cb2
Y2
Cr2
t12
t11
t13
CONTROL
OUTPUTS
t14
*LUMA/CHROMA CLOCK RELATIONSHIP CAN BE INVERTED USING SUBADDRESS 0x01, BITS 1 AND 2.
06234-006
CONTROL
INPUTS
t12
t10
_______ _______
図6. ED/HD-DDR入力、8/10ビット、4:2:2 YCrCb（HSYNC/VSYNC）、入力モード010
― 10 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
CLKIN*
t9
PIXEL PORT
3FF
t11
t10
00
00
XY
t12
Cb0
Y0
Cr0
Y1
t12
t11
t13
t14
*LUMA/CHROMA CLOCK RELATIONSHIP CAN BE INVERTED USING SUBADDRESS 0x01, BITS 1 AND 2.
図7.
06234-007
CONTROL
OUTPUTS
ED/HD-DDR入力、8/10ビット、4:2:2 YCrCb（EAV/SAV）、入力モード010
CLKIN
t9
CONTROL
INPUTS
t10
HSYNC
VSYNC
Cb0
PIXEL PORT
Y0
Cr0
Y1
t12
t11
Cb2
Cr2
Y2
t13
06234-008
t14
CONTROL
OUTPUTS
図8.
_______ _______
ED（54MHz時）入力、8/10ビット、4:2:2 YCrCb（HSYNC/VSYNC）、入力モード111
CLKIN
t9
PIXEL PORT
3FF
t12
t11
t10
00
00
XY
Cb0
Y0
Cr0
Y1
t13
06234-009
t14
CONTROL
OUTPUTS
図9.
REV. 0
ED（54MHz時）入力、8/10ビット、4:2:2 YCrCb（EAV/SAV）、入力モード111
― 11 ―
ADV7390/ADV7391/ADV7392/ADV7393
Y OUTPUT
b
HSYNC
VSYNC
PIXEL PORT
Y0
Y1
Y2
Y3
PIXEL PORT*
Cb0
Cr0
Cb2
Cr2
a
a = AS PER RELEVANT STANDARD.
06234-010
b = PIPELINE DELAY. PLEASE REFER TO RELEVANT PIPELINE DELAY. THIS CAN BE FOUND IN THE DIGITAL TIMING
SPECIFICATION SECTION OF THE DATA SHEET.
A FALLING EDGE OF HSYNC INTO THE ENCODER GENERATES A SYNC FALLING EDGE ON THE OUTPUT AFTER A TIME
EQUAL TO THE PIPELINE DELAY.
図10.
_______ _______
ED-SDR、16ビット、4:2:2 YCrCb（HSYNC/VSYNC）入力タイミング図
Y OUTPUT
b
HSYNC
VSYNC
Cb0
PIXEL PORT
Y0
Cr0
Y1
a
b = PIPELINE DELAY. PLEASE REFER TO RELEVANT PIPELINE DELAY. THIS CAN BE FOUND IN THE DIGITAL TIMING
SPECIFICATION SECTION OF THE DATA SHEET.
A FALLING EDGE OF HSYNC INTO THE ENCODER GENERATES A SYNC FALLING EDGE ON THE OUTPUT AFTER A TIME
EQUAL TO THE PIPELINE DELAY.
図11.
_______ _______
ED-DDR、8/10ビット、4:2:2 YCrCb（HSYNC/VSYNC）入力タイミング図
― 12 ―
06234-011
a(MIN) = 244 CLOCK CYCLES FOR 525p.
a(MIN) = 264 CLOCK CYCLES FOR 625p.
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
Y OUTPUT
b
HSYNC
VSYNC
PIXEL PORT
Y0
Y1
Y2
Y3
PIXEL PORT
Cb0
Cr0
Cb2
Cr2
a
a = AS PER RELEVANT STANDARD.
06234-012
b = PIPELINE DELAY. PLEASE REFER TO RELEVANT PIPELINE DELAY. THIS CAN BE FOUND IN THE DIGITAL TIMING
SPECIFICATION SECTION OF THE DATA SHEET.
A FALLING EDGE OF HSYNC INTO THE ENCODER GENERATES A FALLING EDGE OF TRI-LEVEL SYNC ON THE OUTPUT
AFTER A TIME EQUAL TO THE PIPELINE DELAY.
図12.
_______ _______
HD-SDR、16ビット、4:2:2 YCrCb（HSYNC/VSYNC）入力タイミング図
Y OUTPUT
b
HSYNC
VSYNC
PIXEL PORT
Cb0
Y0
Cr0
Y1
a
b = PIPELINE DELAY. PLEASE REFER TO RELEVANT PIPELINE DELAY. THIS CAN BE FOUND IN THE DIGITAL TIMING
SPECIFICATION SECTION OF THE DATA SHEET.
A FALLING EDGE OF HSYNC INTO THE ENCODER GENERATES A FALLING EDGE OF TRI-LEVEL SYNC ON THE OUTPUT
AFTER A TIME EQUAL TO THE PIPELINE DELAY.
図13.
REV. 0
_______ _______
HD-DDR、8/10ビット、4:2:2 YCrCb（HSYNC/VSYNC）入力タイミング図
― 13 ―
06234-013
a = AS PER RELEVANT STANDARD.
ADV7390/ADV7391/ADV7392/ADV7393
HSYNC
VSYNC
Cr
Y
Y
06234-014
Cb
PIXEL PORT
PAL = 264 CLOCK CYCLES
NTSC = 244 CLOCK CYCLES
図14.
SD入力タイミング図（タイミング・モード1）
t5
t3
t3
SDA
t1
06234-015
t6
SCL
t2
図15.
t7
t4
t8
MPUポートのタイミング図（I Cモード）
2
SPI_SS
S
t2
t1
t3
t7
SCLK
t5
X
D7
D6
D5
t6
D4
D3
D2
D1
D0
X
X
X
X
X
X
X
X
D6
D5
D4
D3
D2
D1
D0
t4
MISO
X
X
X
X
X
X
図16.
X
X
X
D7
t8
06234-016
MOSI
MPUポートのタイミング図（SPIモード）
― 14 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
絶対最大定格
熱抵抗
表10
Parameter
1
θJAは、ワースト・ケースの条件、すなわち回路ボードに表面実
装パッケージをハンダ付けした状態で規定しています。
Rating
VAA to AGND
–0.3 V to +3.9 V
VDD to DGND
–0.3 V to +2.3 V
PVDD to PGND
–0.3 V to +2.3 V
VDD_IO to GND_IO
–0.3 V to +3.9 V
32-Lead LFCP
VAA to VDD
–0.3 V to +2.2 V
40-Lead LFCSP
VDD to PVDD
–0.3 V to +0.3 V
VDD_IO to VDD
–0.3 V to +2.2 V
AGND to DGND
–0.3 V to +0.3 V
AGND to PGND
–0.3 V to +0.3 V
AGND to GND_IO
–0.3 V to +0.3 V
DGND to PGND
–0.3 V to +0.3 V
DGND to GND_IO
–0.3 V to +0.3 V
PGND to GND_IO
–0.3 V to +0.3 V
Digital Input Voltage to GND_IO
–0.3 V to VDD_IO + 0.3 V
Analog Outputs to AGND
–0.3 V to VAA
Storage Temperature Range (tS)
–60℃ to +100℃
Junction Temperature (tJ)
150℃
Lead Temperature
(Soldering, 10 sec)
260℃
表11.
Package Type
1
2
1
θJA2
θJC
Unit
27
32
℃/W
26
32
℃/W
JEDEC4層テスト・ボードに基づく値です。
LFCSPの下側の露出金属パッドはPCBグラウンドにハンダ付けします。
ADV739xは鉛フリー製品です。リード仕上げには、純度100％
のSn電気メッキを施しています。RoHSに準拠した本品は、最
大255℃（±5℃）のIRリフロー（JEDEC STD-20）に対応し
た鉛フリー・アプリケーションに適用できます。
ADV739xは、従来のSnPbハンダ処理と後方互換性があります。
電気メッキによる Sn コーティングは、従来のリフロー温度
（220∼235℃）でSnPbハンダ・ペーストによりハンダ処理でき
ます。
ESDに関する注意
ESD（静電放電）の影響を受けやすいデバイス
任意の電源またはコモンに対するアナログ出力の短絡時間は、無限とすることが
できます。
上記の絶対最大定格を超えるストレスを加えると、デバイスに
恒久的な損傷を与えることがあります。この規定はストレス定
格のみを指定するものであり、この仕様の動作セクションに記
載する規定値以上でのデバイス動作を定めたものではありませ
ん。デバイスを長時間絶対最大定格状態に置くと、デバイスの
信頼性に影響を与えることがあります。1 つでもパラメータの
絶対最大定格を超えると、デバイスに影響を与える可能性があ
ります。
REV. 0
熱抵抗1
― 15 ―
です。電荷を帯びたデバイスや回路ボードは、
検知されないまま放電することがあります。本
製品は当社独自の特許技術であるESD保護回路
を内蔵してはいますが、デバイスが高エネル
ギーの静電放電を被った場合、損傷を生じる可
能性があります。したがって、性能劣化や機能
低下を防止するため、ESDに対する適切な予防
措置を講じることをお勧めします。
ADV7390/ADV7391/ADV7392/ADV7393
32
31
30
29
28
27
26
25
40
39
38
37
36
35
34
33
32
31
GND_IO
P1
P0
DGND
V DD
HSYNC
VSYNC
SFL/MISO
GND_IO
P3
P2
P1
DGND
V DD
P0
HSYNC
VSYNC
SFL/MISO
ピン配置と機能の説明
PIN 1
INDICATOR
ADV7390/
ADV7391
TOP VIEW
(Not to Scale)
24
23
22
21
20
19
18
17
V DD_IO 1
P4 2
P5 3
P6 4
P7 5
V DD 6
DGND 7
P8 8
P9 9
P10 10
RSET
COMP
DAC 1
DAC 2
DAC 3
V AA
AGND
PV DD
表12.
ADV7392/
ADV7393
RSET
COMP
DAC 1
DAC 2
DAC 3
V AA
AGND
PV DD
EXT_LF
PGND
11
12
13
14
15
16
17
18
19
20
TOP VIEW
(Not to Scale)
30
29
28
27
26
25
24
23
22
21
P11
ALSB/SPI_SS
SDA/SCLK
SCL/MOSI
P12
P13
P14
P15
CLKIN
RESET
06234-017
P7
ALSB/SPI_SS
SDA/SCLK
SCL/MOSI
CLKIN
RESET
PGND
EXT_LF
図17.
PIN 1
INDICATOR
図18.
ADV7390/ADV7391のピン配置
06234-018
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
V DD_IO
P2
P3
P4
V DD
DGND
P5
P6
ADV7392/ADV7393のピン配置
ピン機能の説明
ピン番号
ADV7390/91
ADV7392/93
9 to 7, 4 to 2,
31, 30
18 to 15, 11 to 8, 5
記号
入出力
説明
P7 to P0
I
8ビット・ピクセル・ポート（P7∼P0）。P0はLSBです。
入力モード（ADV7390/ADV7391）については、表30を
参照してください。
P15 to P0
I
16ビット・ピクセル・ポート（P15∼P0）。P0はLSBです。
to 2, 39 to 37, 34
入力モード（ADV7392/ADV7393）については、表31を
参照してください。
13
19
CLKIN
I
27
33
_______
HSYNC
HD（74.25MHz）、ED1（27MHzまたは54MHz）、または
SD（27MHz）のピクセル・クロック入力
I/O
26
32
_______
VSYNC
水平同期信号。このピンを設定してSD、ED、またはHD
の水平同期信号を出力することもできます。「水平／垂直
外部同期制御」を参照してください。
I/O
垂直同期信号。このピンを設定してSD、ED、またはHD
の垂直同期信号を出力することもできます。「水平／垂直
外部同期制御」の項を参照してください。
25
31
SFL/MISO
I/O
多機能ピン：サブキャリア周波数ロック（SFL）入力／
SPIデータ出力（MISO）。SFL入力を使って、カラー・サ
ブキャリアDDSシステム、タイミング・リセット、または
サブキャリア・リセットを駆動します。
24
30
RSET
I
DAC1、DAC2、DAC3の各出力の振幅を制御します。フ
ルドライブ動作（たとえば37.5Ω負荷に対する駆動）の場
合はRSETとAGNDの間に510Ωの抵抗を接続し、ロードラ
イブ動作（たとえば300Ω負荷に対する駆動）の場合は
RSETとAGNDの間に4.12kΩの抵抗を接続する必要があり
ます。
23
29
COMP
O
補償ピン。COMPとVAAの間に2.2nFコンデンサを接続し
ます。
22, 21, 20
28, 27, 26
DAC 1, DAC 2,
DAC 3
O
DAC出力。フルドライブおよびロードライブ対応のDAC。
12
14
SCL/MOSI
I
多機能ピン：I2Cクロック入力／SPIデータ入力。
11
13
SDA/SCLK
I/O
10
12
______
ALSB/SPI_SS
多機能ピン：I2Cデータ入出力。SPIクロック入力としても
機能。
I
2
2
多機能ピン：ALSB
______で、MPU I CアドレスのLSB ／SPIス
レーブ選択（SPI_SS）を設定します。
― 16 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
ピン番号
ADV7390/91
1
2
ADV7392/93
記号
入出力
説明
14
20
______
RESET
I
内蔵ジェネレータをリセットして、ADV739xをデフォル
ト・モードに設定します。
19
25
VAA
P
アナログ電源（3.3V）
5, 28
6, 35
VDD
P
デジタル電源（1.8V）。両電源構成の場合、VDDはフェラ
イト・ビーズまたは適正なフィルタリングを介して他の
1.8V電源に接続できます。
1
1
VDD_IO
P
入出力デジタル電源（3.3V）
17
23
PVDD
P
PLL電源（1.8V）。両電源構成の場合、PVDDはフェライ
ト・ビーズまたは適正なフィルタリングを介して他の1.8V
電源に接続できます。
16
22
EXT_LF
I
内部PLL用の外部ループ・フィルタ
15
21
PGND
G
PLLグラウンド・ピン
18
24
AGND
G
アナログ・グラウンド・ピン
6, 29
7, 36
DGND
G
デジタル・グラウンド・ピン
32
40
GND_IO
G
入出力電源グラウンド・ピン
ED＝拡張解像度（525p/625p）
LSB＝最下位ビット。ADV7390ではLSBを0にセットすると、I2Cアドレスは0xD4に設定され、LSBを1にセットすると、I2Cは0xD6に設定されます。ADV7391ではLSBを0に
セットすると、I2Cアドレスは0x54に設定され、1にセットするとI2Cは0x56に設定されます。
REV. 0
― 17 ―
ADV7390/ADV7391/ADV7392/ADV7393
代表的な性能特性
ED Pr/Pb RESPONSE. LINEAR INTERP FROM 4:2:2 TO 4:4:4
Y RESPONSE IN ED 8× OVERSAMPLING MODE
1.0
0
0.5
–10
0
–0.5
–40
–1.0
–50
–1.5
–60
–2.0
–70
–2.5
–80
0
20
40
図19.
60
80 100 120 140
FREQUENCY (MHz)
160
180
200
–3.0
0
ED 8×オーバーサンプリング、
PrPbフィルタ（リニア）応答
2
図22.
ED Pr/Pb RESPONSE. SSAF INTERP FROM 4:2:2 TO 4:4:4
4
6
8
FREQUENCY (MHz)
10
06234-022
G A I N ( d B)
–30
06234-019
G A I N ( d B)
–20
12
ED 8×オーバーサンプリング、
Yフィルタ応答（通過帯域にフォーカス）
HD Pr/Pb RESPONSE. SSAF INTERP FROM 4:2:2 TO 4:4:4
10
0
0
–10
–10
–20
–20
G A I N ( d B)
G A I N ( d B)
–30
–30
–40
–40
–50
–60
–50
–70
–60
–80
–70
0
20
40
図20.
60
80 100 120 140
FREQUENCY (MHz)
160
180
200
ED 8×オーバーサンプリング、
PrPbフィルタ（SSAF）応答
0
18.5
図23.
Y RESPONSE IN ED 8× OVERSAMPLING MODE
37.0
55.5
74.0
92.5
FREQUENCY (MHz)
111.0
129.5
148.0
06234-023
–90
–100
06234-020
–80
HD 4×オーバーサンプリング、
PrPb（SSAF）フィルタ応答（4:2:2入力）
HD Pr/Pb RESPONSE. 4:4:4 INPUT MODE
0
0
–10
–10
–20
–20
G A IN ( dB)
–40
–50
–40
–50
–60
–70
–60
–80
–70
0
20
40
図21.
60
80 100 120 140
FREQUENCY (MHz)
160
180
200
–100
06234-024
–80
–90
06234-021
G A I N ( d B)
–30
–30
10 20 30 40 50 60 70 80 90 100 110 120 130 140
FREQUENCY (MHz)
ED 8×オーバーサンプリング、
Yフィルタ応答
図24.
― 18 ―
HD 4×オーバーサンプリング、
PrPb（SSAF）フィルタ応答（4:4:4入力）
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
Y RESPONSE IN HD 4× OVERSAMPLING MODE
10
0
0
–10
–10
MA G NITUDE ( dB)
–20
G A I N ( d B)
–30
–40
–50
–60
–20
–30
–40
–50
–70
–80
–60
–90
37.0
図25.
55.5
74.0
92.5
FREQUENCY (MHz)
111.0
129.5
148.0
–70
0
HD 4×オーバーサンプリング、
Yフィルタ応答
2
図28.
4
6
8
FREQUENCY (MHz)
10
12
06234-028
18.5
12
06234-029
0
06234-025
–100
SD PAL、輝度信号ローパス・フィルタ
応答
Y PASS BAND IN HD 4x OVERSAMPLING MODE
3.0
0
0
–10
–1.5
–20
MA G NITUDE ( dB)
G A I N ( d B)
1.5
–3.0
–4.5
–6.0
–7.5
–30
–40
–50
–9.0
–60
–10.5
–70
06234-026
–12.0
27.750 30.063 32.375 34.688 37.000 39.312 41.625 43.937 46.250
FREQUENCY (MHz)
HD 4×オーバーサンプリング、
Yフィルタ応答（通過帯域にフォーカス）
–10
–10
–20
–20
–30
–40
–40
–50
–60
–60
4
6
8
FREQUENCY (MHz)
10
12
図27.
SD NTSC、輝度信号ローパス・フィルタ
–70
応答
REV. 0
SD NTSC、輝度信号ノッチ・フィルタ
–30
–50
2
10
― 19 ―
0
2
4
6
8
FREQUENCY (MHz)
10
12
図30.
SD PAL、輝度信号ノッチ・フィルタ応答
06234-030
MA G NITUDE ( dB)
0
0
4
6
8
FREQUENCY (MHz)
応答
0
–70
2
図29.
06234-027
MA G NIT UDE ( dB)
図26.
0
ADV7390/ADV7391/ADV7392/ADV7393
Y RESPONSE IN SD OVERSAMPLING MODE
5
0
4
–10
MA G NITUDE ( dB)
G A I N ( d B)
–20
–30
–40
–50
3
2
1
–60
0
0
20
40
60
図31.
80 100 120 140
FREQUENCY (MHz)
160
180
–1
06234-031
–80
200
0
2
1
SD 16×オーバーサンプリング、
Yフィルタ応答
図34.
3
4
FREQUENCY (MHz)
5
6
7
06234-034
–70
SD輝度信号SSAFフィルタ、
プログラマブル・ゲイン
1
–10
0
–20
–1
MA G NIT UDE ( dB)
MA G NITUDE ( dB)
0
–30
–40
–2
–3
–50
0
2
図32.
4
6
8
FREQUENCY (MHz)
10
12
–5
06234-032
–70
0
SD輝度信号SSAFフィルタ応答
（最大12MHz）
図35.
3
4
FREQUENCY (MHz)
5
6
7
SD輝度信号SSAFフィルタ、
プログラマブル減衰
4
0
2
–10
MA G NITUDE ( dB)
0
–2
–4
–6
–20
–30
–40
–50
–8
–12
0
3
4
FREQUENCY (MHz)
6
1
2
図33.
SD輝度信号SSAFフィルタ、
5
7
–70
0
2
図36.
4
6
8
FREQUENCY (MHz)
10
12
06234-036
–60
–10
06234-033
MA G NIT UDE ( dB)
2
1
06234-035
–4
–60
SD輝度信号CIFローパス・フィルタ応答
プログラマブル応答
― 20 ―
REV. 0
0
–10
–10
–20
–20
–30
–40
–30
–40
–50
–50
–60
–60
–70
4
図37.
6
8
FREQUENCY (MHz)
10
12
–70
0
SD輝度信号QCIFローパス・フィルタ
図40.
–10
–20
–20
MA G NITUDE ( dB)
–10
–30
–40
–40
–50
–60
–60
–70
4
6
8
FREQUENCY (MHz)
10
12
–70
0
SD色信号3.0MHzローパス・フィルタ
図41.
–10
–20
–20
MA G NIT UDE ( dB)
–10
–30
–40
12
SD色信号1.0MHzローパス・フィルタ
–40
–50
–60
–60
–70
4
6
8
FREQUENCY (MHz)
10
12
–70
0
SD色信号2.0MHzローパス・フィルタ
4
2
図42.
応答
REV. 0
10
–30
–50
06234-039
MA G NITUDE ( dB)
0
図39.
6
8
FREQUENCY (MHz)
応答
0
2
4
2
応答
0
12
–30
–50
06234-038
MA G NITUDE ( dB)
0
図38.
10
応答
0
2
6
8
FREQUENCY (MHz)
SD色信号1.3MHzローパス・フィルタ
応答
0
4
2
06234-041
2
10
SD色信号0.65MHzローパス・フィルタ
応答
― 21 ―
6
8
FREQUENCY (MHz)
12
06234-042
0
06234-040
MA G NITUDE ( dB)
0
06234-037
MA G NITUDE ( dB)
ADV7390/ADV7391/ADV7392/ADV7393
0
–10
–10
–20
–20
–30
–40
–30
–40
–50
–50
–60
–60
–70
0
2
図43.
4
6
8
FREQUENCY (MHz)
10
12
–70
0
SD色信号CIFローパス・フィルタ応答
2
図44.
― 22 ―
4
6
8
FREQUENCY (MHz)
10
12
06234-044
MA G NITUDE ( dB)
0
06234-043
MA G NITUDE ( dB)
ADV7390/ADV7391/ADV7392/ADV7393
SD色信号QCIFローパス・フィルタ応答
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
MPUポートの説明
マイクロプロセッサなどのデバイスは、以下のいずれかのプロ
トコルを使ってADV739xと交信できます。
• 2線式シリアル（I2C互換）バス
• 4線式シリアル（SPI互換）バス
パワーアップまたはリセット後に、MPUポートはI2C動作用に
設定されます。 SPI 動作は、「 SPI 動作」で示す手順に従って、
いつでも起動できます。
I2C動作
ADV739x は、複数のペリフェラルを駆動する 2 線式シリアル
（I2C互換）マイクロプロセッサ・バスに対応します。このポー
トはオープン・ドレーン構成で動作します。シリアル・データ
（SDA）とシリアル・クロック（SCL）の2本の入力が、バスに
接続した任意のデバイスと ADV739x 間で情報を伝達します。
各スレーブ・デバイスは独自のアドレスによって識別されま
す。ADV739xでは、読出し動作と書込み動作に対して4つのス
レーブ・アドレスを使用できます。これらは各デバイスに固有
のアドレスであり、これを図45と図46に示します。LSBで読出
し動作または書込み動作を指定します。ロジック1 は読出し動
作に、ロジック0は書込み動作に対応します。
A 1を制御するに
______
は、ADV739xのALSB/ SPI_SSピンをロジック0またはロジッ
ク1に設定します。
0
1
0
1
0
1
A1
X
ADDRESS
CONTROL
SET UP BY
ALSB/SPI_SS
0
1
図45.
WRITE
READ
06234-046
READ/WRITE
CONTROL
ADV7390/ADV7392スレーブ・アドレス＝0xD4または
0xD6
0
1
0
1
0
1
A1
各ビットは、MSBからLSBまで転送されます。送信されたアド
レスを持つペリフェラルは、9 番目のクロック・パルス区間中
に、データ・ラインをローレベルに落としてして応答します。
これはアクノレッジ・ビットと呼ばれています。この時点で、
バス上の他のすべてのデバイスは接続を辞退して、アイドル状
態を維持します。アイドル状態では、各デバイスはSDAライン
とSCLラインを監視して、スタート条件と送信アドレスが自分
のデバイスと一致することを待ちます。データの転送方向は
__
R/Wビットで指定します。
先頭バイトのLSB がロジック0 のときは、マスターがペリフェ
ラルに情報を書き込むことを意味します。先頭バイトのLSBが
ロジック1 のときは、マスターがペリフェラルから情報を読み
出すことを意味します。
ADV739xはバス上の標準スレーブ・デバイスとして機能しま
す。
__SDAピン上のデータは8ビット長で、7ビット・アドレスと
R/Wビットに対応しています。ADV739xは、先頭バイトをデ
バイス・アドレスとして、2 番目のバイトをサブアドレスの先
頭として解釈します。サブアドレスの自動インクリメント機能
により、任意の有効なサブアドレスから始まる昇順サブアドレ
ス・シーケンスで、レジスタとの間でデータの書込み／読出し
ができるようになります。データ転送は常にストップ状態に
よって終了します。すべてのレジスタを更新しなくても、固有
のサブアドレス・レジスタに1 個ずつアクセスすることもでき
ます。
ストップ条件とスタート条件は、データ転送の任意のステージ
で検出できます。通常の読出し動作と書込み動作で、これらの
条件が正しい順序で発生しないと、直ちにアイドル状態になり
ます。ある特定のSCLハイレベルの区間では、1スタート状態、
1ストップ状態、または1ストップ状態に続く1スタート状態の
みを発生させます。無効なサブアドレスが指定されると、
ADV739xはアクノレッジを発生せずにアイドル状態に戻りま
す。エンコーダのアドレス指定に自動インクリメント方式を使
用し、最高サブアドレスを超えると、次の動作が実行されま
す。
• 読出しモードでは、マスター・デバイスがノー・アクノ
X
レッジを発行するまで、最高サブアドレス・レジスタの値
が出力され続けます。これは読出しの終了を意味します。
ノー・アクノレッジ状態は、9番目のパルスでSDAラインが
ローレベルにならないときに発生します。
ADDRESS
CONTROL
SET UP BY
ALSB/SPI_SS
• 書込みモードでは、無効バイトのデータはサブアドレス・
レジスタにロードされず、ADV739x からノー･アクノレッ
0
1
図46.
WRITE
READ
06234-046
READ/WRITE
CONTROL
ジが発行されて、デバイスはアイドル状態に戻ります。
図47に、書込みシーケンスでのデータ転送および、スタート条
件とストップ条件の例を示します。図48に、バスの書込みおよ
び読出しシーケンスを示します。
ADV7391/ADV7393スレーブ・アドレス＝0x54または
0x56
バス上のさまざまなデバイスを制御するには、次のプロトコル
を使用します。まず、マスターがスタート条件を設定してデー
タ転送を開始します。スタート条件とは、SCLがハイレベルの
ときに、SDAがハイレベルからローレベルに遷移することです。
これは、アドレス／データ・ストリームが後に続くことを示し
ています。すべてのペリフェラルはスタート条件に応答して、
__
次の 8 ビット（ 7 ビット・アドレス＋ R/W ビット）を受信しま
す。
REV. 0
― 23 ―
ADV7390/ADV7391/ADV7392/ADV7393
S
9
1–7
8
START ADDR R/W ACK
9
1–7
8
SUBADDRESS ACK
図47.
WRITE
SEQUENCE
S
SLAVE ADDR
A(S)
SUBADDR
A(S)
S
SLAVE ADDR
S = START BIT
P = STOP BIT
A(S)
8
9
ACK
P
STOP
I2Cデータ転送
DATA
A(S)
DATA
A(S) P
LSB = 1
LSB = 0
READ
SEQUENCE
1–7
DATA
SUBADDR
A(S) S
SLAVE ADDR
A(S) = ACKNOWLEDGE BY SLAVE
A(M) = ACKNOWLEDGE BY MASTER
図48.
A(S)
DATA
A(M)
A (S) = NO-ACKNOWLEDGE BY SLAVE
A (M) = NO-ACKNOWLEDGE BY MASTER
DATA
A(M) P
06234-048
SCL
06234-047
SDA
I2C読出し／書込みシーケンス
SPI動作
ADV739x は、複数のペリフェラルに接続する 4 線式シリアル
（ SPI 互換）バスに対応します。マスター出力スレーブ入力
（MOSI）とシリアル・クロック（SCLK）の2本の入力、それ
にマスター入力スレーブ出力（MISO）の1本の出力が、バスに
接続したマスターSPIペリフェラルとADV739x間で情報を伝達
します。バス上の各スレーブ・デバイスは、独自のスレーブ・
セレクト・ラインでマスターSPIペリフェラルに接続されるス
レーブ・セレクト・ピンを備えています。したがって、スレー
ブ・デバイスのアドレス指定は不要です。
SPI動作を起動する場合、マスターSPIペリフェラル（たとえば
______
マイクロプロセッサ）はADV739xのALSB/SPI_SSピンで3つ
の ロ ー______
レベル・パルスを発生します。エンコーダが
ALSB/SPI_SSピンで3番目の立上がりエッジを検出すると、自
動的にSPI通信モードに切り替わります。このSPI通信モードは、
ハードウェアのリセットまたはパワーダウンが発生するまで維
持されます。
ADV739xを制御するには、読出し／書込みトランザクション
に対して次のプロトコルを使用します。まず、マスターが
______
ADV739xのALSB/SPI_SSピンをローレベルに駆動および保持
______
することで、データ転送を開始します。ALSB/SPI_SSをロー
に駆動した後の最初のSCLK立上がりエッジで、0xD4と定義さ
れた書込みコマンドがMOSIラインを介してADV739xに書き込
まれます。MOSIラインに書き込まれる2番目のバイトは、サブ
アドレスの先頭と解釈されます。 MOSI ライン上のデータは、
MSB ファーストで書き込まれ、 SCLK の立上がりエッジでク
ロック入力されます。
サブアドレスの自動インクリメント機能により、任意の有効な
サブアドレスから始まる昇順のサブアドレス・シーケンスで、
レジスタとの間でデータの書込み／読出しが可能になります。
また、固有のサブアドレス・レジスタに1 個ずつアクセスする
こともできます。
書込みデータ転送では、8 ビット・データバイトが、先頭サブ
アドレスのすぐ後に MOSI ラインを介して MSB ファーストで
ADV739x に書き込まれます。データバイトは、SCLK の立上
がりエッジで ADV739x にクロック入力されます。すべての
データバイトが書き込まれると、マスターは
ADV739x の
______
ALSB/SPI_SSピンをハイレベルに駆動および保持することに
よって、転送を完了します。
読出しデータ転送では、サブアドレスが
______ MOSI ライン上でク
ロック入力された後に、ALSB/SPI_SSピンが駆動されて少な
くとも 1 クロック・サイクルの間ハイレベルに保持されます。
______
その後、ALSB/SPI_SS
______ ピンは再駆動されてローレベルに戻さ
れます。ALSB/SPI_SSピンがローレベルに駆動された後の最
初のSCLK立上がりエッジでは、0xD5と定義された読出しコマ
ンドがMOSIラインを介してMSBファーストでADV739xに書
き込まれます。次に、8ビット・データバイトが、MISOライン
を介して MSB ファーストで ADV739x から読み出されます。
データバイトは、 SCLK の立下がりエッジでデバイスからク
ロック出力されます。すべてのデータバイトが読み出されると、
______
マスターはADV739xのALSB/SPI_SSピンをハイレベルに駆動
および保持することによって、転送を完了します。
― 24 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
レジスタ・マップ
マイクロプロセッサは、読出し専用／書込み専用と規定されて
いるレジスタを除き、 ADV739x のすべてのレジスタに対し、
MPUポートを介して読出し／書込みができます。
次の読出し／書込み動作でアクセスされるレジスタは、サブア
ドレス・レジスタの値で決まります。 MPU ポートを介した通
信はすべて、サブアドレス・レジスタへのアクセスにより開始
されます。その後の読出し／書込み動作は指定のアドレスに対
して行われ、通信が完了するまで次のアドレスへのインクリメ
ントが行われます。
表13.
レジスタの設定
表13∼27に各レジスタの機能を説明します。特に指定がない限
り、すべてのレジスタに対して読出しまたは書込みができま
す。
サブアドレス・レジスタ（SR7∼SR0）
サブアドレス・レジスタは8ビットの書込み専用レジスタです。
MPU ポートへのアクセスの後に読出し／書込み動作を選択す
ると、サブアドレスが設定されます。サブアドレス・レジスタ
の値により、次の動作を実行するレジスタが決まります。
レジスタ0x00
SR7 to
Bit Number
SR0
Register
Bit Description
7
0x00
Power
Mode
Register
Sleep Mode. With this control enabled, the current
consumption is reduced to µA level. All DACs and
the internal PLL circuit are disabled. Registers can be
read from and written to in sleep mode.
6
5
4
3
2
PLL and Oversampling Control. This control allows
the internal PLL circuit to be powered down and the
oversampling to be switched off.
0
1
DAC 2: Power on/off.
0
1
DAC 1: Power on/off.
REV. 0
0
1
0
― 25 ―
1
0
1
DAC 3: Power on/off.
Reserved.
Register
0
0
Reset
0 Setting
Value
0 Sleep
mode off.
1 Sleep
mode on.
0x12
PLL on.
PLL off.
DAC 3 off.
DAC 3 on.
DAC 2 off.
DAC 2 on.
DAC 1 off.
DAC 1 on.
ADV7390/ADV7391/ADV7392/ADV7393
表14.
レジスタ0x01∼0x09
SR7 to
Bit Number
SR0
Register
Bit Description
0x01
Mode
Reserved.
Select
Register
DDR Clock Edge Alignment.
Note: Only used for ED1 and
HD DDR modes.
7
6
5
4
Reserved.
0x20
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
1
2
3
1
0
1
Value
0
0x00
Chroma clocked in on rising clock
edge and luma clocked in on falling
clock edge.
Reserved.
Reserved.
Luma clocked in on rising clock edge
and chroma clocked in on falling
clock edge.
SD input.
ED/HD-SDR input2
ED/HD-DDR input.
Reserved.
Reserved.
Reserved.
Reserved.
ED (at 54 MHz) input.
0 Zero must be written to these bits.
0x20
Disabled.
Enabled.
0
1
Disable manual RGB matrix adjust.
Enable manual RGB matrix adjust.
0
1
No sync.
Sync on all RGB outputs.
0
1
SD Sync Output Enable.
ED/HD CSC
Matrix 1
0
1
1
0
1
RGB/YPrPb Output Select.
0x04
0
0
Sync on RGB.
ED/HD CSC
Matrix 0
0
0 Register Setting
0
Manual RGB Matrix Adjust.
0x03
1
0
1
0
1
0
1
0
1
Mode
Reserved.
Register 0
Test Pattern Black Bar.3
ED/HD Sync Output Enable.
2
0
Input Mode.
Note: See Reg. 0x30, Bits[7:3]
for ED/HD format selection.
Reserved.
3
Reset
RGB component outputs.
YPrPb component outputs.
0
1
No sync output.
_______
Output
SD syncs on HSYNC
_______
and VSYNC pins.
0
1
No sync output.
_______
Output
ED/HD syncs on HSYNC
_______
and VSYNC pins.
x
x
x
x
x
x
x
x LSBs for GY.
0x03
x
x LSBs for RV.
LSBs for BU.
LSBs for GV.
LSBs for GU.
0xF0
0x05
ED/HD CSC
Matrix 2
x
x
x
x
x
x
x
x Bits[9:2] for GY.
0x4E
0x06
ED/HD CSC
Matrix 3
x
x
x
x
x
x
x
x Bits[9:2] for GU.
0x0E
0x07
ED/HD CSC
Matrix 4
x
x
x
x
x
x
x
x Bits[9:2] for GV.
0x24
0x08
ED/HD CSC
Matrix 5
x
x
x
x
x
x
x
x Bits[9:2] for BU.
0x92
0x09
ED/HD CSC
Matrix 6
x
x
x
x
x
x
x
x Bits[9:2] for RV.
0x7C
ED＝拡張解像度(525p/625p)
ADV7392/ADV7393(40ピン・デバイス)でのみ使用可。
サブアドレス0x31、ビット2もイネーブルにする必要があります(ED/HD)。サブアドレス0x84、ビット6もイネーブルする必要があります(SD)。
― 26 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
表15.
レジスタ0x0B∼0x17
SR7 to
Bit Number
Reset
SR0
Register
Bit Description
7
6
5
4
3
2
1
0 Register Setting
Value
0x0B
DAC 1, DAC 2,
DAC 3 Output
Level
Positive Gain to DAC Output
Voltage.
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0 0%
1 +0.018%
0 +0.036%
0x00
… … … … … … … … …
Negative Gain to DAC Output
Voltage.
0
0
0
1
1
0
1
0
1
0
1
0
1
0
1 +7.382%
0 +7.5%
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0 –7.5%
1 –7.382%
0 –7.364%
… … … … … … … … …
1
0x0D
1
1
1
1
1
DAC Power Mode DAC 1 Low Power Mode.
0
1
DAC 3 Low Power Mode.
Cable Detection
DAC 3 low power disabled
DAC 3 low power enabled
0
1
0
0
0
SD = 16x, ED = 8x
SD = 8x, ED = 4x
0
DAC 1 Cable Detect.
Read Only.
0 Cable detected on DAC 1
1 DAC 1 unconnected
DAC 2 Cable Detect.
Read Only.
0
1
Reserved.
0
Unconnected DAC auto
power-down.
0
DAC auto power-down
disable
DAC auto power-down
enable
1
0
0
0
0x13
Pixel Port
Readback A1
P[7:0] Readback
(ADV7390/ADV7391).
P[15:8] Readback
(ADV7392/ADV7393).
x
x
x
x
x
x
x
x Read only
0xXX
0x14
Pixel Port
Readback B1
P[7:0] Readback
(ADV7392/ADV7393).
x
x
x
x
x
x
x
x Read only
0xXX
0x16
Control Port
Readback1
Reserved.
_______
VSYNC Readback.
_______
HSYNC Readback.
x
x
x Read only
0xXX
0
0x00
x
x
SFL/MISO Readback.
Reserved.
0x17
Software Reset
x
x
x
Reserved.
Software Reset.
Reserved.
1
0x00
Cable detected on DAC 2
DAC 2 unconnected
0
Reserved.
0x00
DAC 2 low power disabled
DAC 2 low power enabled
0
1
SD/ED Oversample Rate Select.
Reserved.
1 –0.018%
0 DAC 1 low power disabled
1 DAC 1 low power enabled
DAC 2 Low Power Mode.
0x10
1
0
1
0
0
0
サブアドレス0X01 [6:4]をデフォルト値(000)と同じにして適正な動作が実行されるようにします。
REV. 0
― 27 ―
0
0
0
Writing a 1 resets the device;
this is a self-clearing bit
ADV7390/ADV7391/ADV7392/ADV7393
表16.
レジスタ0x30
SR7 to
Bit Number
SR0
Register
0x30
ED/HD
ED/HD Output
Mode
Standard.
Register 1
Bit Description
7
6
5
4
3
2
Reset
1
0 Register Setting
Value
0
0 EIA-770.2 output
EIA-770.3 output
1 EIA-770.1 output
0 Output levels for
full input range
1 Reserved
_______
External HSYNC,
_______
VSYNC and field
inputs1
Embedded EAV/SAV
codes
ED
HD
0
1
1
ED/HD Input
Synchronization
Format.
0
1
ED/HD Input Mode. 0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
0
0
1
1
0
0
0
1
0
1
0
1
0
0
0
0
1
1
1
1
0
1
0
0
1
1
0
0
0
0
0
1
0
1
0
1
0
0
0
0
1
1
1
0
1
1
1
0
0
1
0
1
0
0
1
1
1
1
1
1
0
1
1
1
0
0
0
0
0
0
0
1
1
0
0
1
0
SMPTE 293M, ITU-BT.1358
Nonstandard timing mode
BTA-1004, ITU-BT.1362
ITU-BT.1358
ITU-BT.1362
SMPTE 296M-1,
SMPTE 274M-2
SMPTE 296M-3
SMPTE 296M-4,
SMPTE 274M-5
SMPTE 296M-6
SMPTE 296M-7,
SMPTE 296M-8
SMPTE 240M
Reserved
Reserved
SMPTE 274M-4,
SMPTE 274M-5
SMPTE 274M-6
SMPTE 274M-7,
SMPTE 274M-8
SMPTE 274M-9
SMPTE 274M-10,
SMPTE 274M-11
ITU-R BT.709-5
10011 to 11111
_______
1
0x00
525p @ 59.94 Hz
525p @ 59.94 Hz
625p @ 50 Hz
625p @ 50 Hz
720p @
60 Hz/59.94 Hz
720p @ 50 Hz
720p @
30 Hz/29.97 Hz
720p @ 25 Hz
720p @
24 Hz/23.98 Hz
1035i @
60 Hz/59.94 Hz
1080i @
30 Hz/29.97 Hz
1080i @ 25 Hz
1080p @
30 Hz/29.97 Hz
1080p @ 25 Hz
1080p @
24 Hz/23.98 Hz
1080Psf @ 24 Hz
Reserved
_______
_______
同期信号は、サブアドレス0x34のビット6に応じて、HSYNC 入力とVSYNC 入力の組合せ、またはHSYNC 入力とフィールド入力の組合せで制御できます。
― 28 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
表17.
レジスタ0x31∼0x33
SR7 to
Bit Number
SR0
Register
Bit Description
0x31
ED/HD Mode
Register 2
ED/HD Pixel Data Valid.
7
6
5
4
3
2
HD Oversample Rate Select.
0
0
1
1
Hatch
Field/frame
0
1
0
1
Disabled
–11 IRE
–6 IRE
–1.5 IRE
Disabled
Enabled
0
0
0
0
1
0
0
0
0
1
0
0
1
1
0
Disabled
Enabled
0x00
_______
0 Cb after falling edge of HSYNC 0x68
_______
1 Cr after falling edge of HSYNC
ED/HD Cr/Cb Sequence.
0
0
1
Sinc Compensation Filter on
DAC 1, DAC 2, DAC 3.
0
1
Reserved.
0
ED/HD Chroma SSAF Filter.
ED/HD Double Buffering.
0 clock cycles
1 clock cycle
2 clock cycles
3 clock cycles
4 clock cycles
Disabled
Enabled
0
1
0
1
Reserved.
0
1
0
1
0
0 clock cycles
1 clock cycle
2 clock cycles
3 clock cycles
4 clock cycles
0
1
ED/HD Input Format.
1
0
1
ADV7392/ADV7393(40ピン・デバイス)でのみ使用可。
REV. 0
0
0
1
1
0
0
1
0
1
0
Reserved.
1
HD test pattern off
HD test pattern on
Disabled
Enabled
ED/HD Y Delay with Respect
_______
to Falling Edge of HSYNC.
ED/HD CGMS Enable.
ED/HD Mode
Register 4
4x
2x
0
1
ED/HD Color Delay with
Respect to Falling Edge of
_______
HSYNC.
0x33
0x00
0
1
ED/HD Undershoot Limiter.
ED/HD CGMS CRC Enable.
Value
0 Pixel data valid off
1 Pixel data valid on
0
1
ED/HD Vertical Blanking
Interval (VBI) Open.
ED/HD Mode
Register 3
0 Register Setting
0
1
ED/HD Test Pattern
Hatch/Field.
0x32
1
0
1
ED/HD Test Pattern Enable.
ED/HD Sharpness Filter.
Reset
― 29 ―
0 must be written to this bit
8-bit input
10-bit input1
Disabled
Enabled
0 must be written to this bit
Disabled
Enabled
1 must be written to this bit
Disable
Enabled
ADV7390/ADV7391/ADV7392/ADV7393
表18.
レジスタ0x34∼0x38
SR7 to
Bit Number
SR0
Register
Bit Description
0x34
ED/HD Mode
Register 5
ED/HD Timing Reset.
7
6
5
4
3
2
_______
ED/HD HSYNC Control.1
_______
ED/HD VSYNC Control.1
ED/HD Horizontal/Vertical
Counter Mode.3
ED/HD Mode
Register 6
0 Register Setting
Value
0x48
0
1
0 Internal ED/HD timing
counters enabled
1 Resets the internal ED/HD
timing counters
_______
HSYNC output control
(refer to Table 50)
_______
VSYNC output control
(refer to Table 51)
1
0
1
2
Reserved.
_______
ED/HD VSYNC Input/Field
Input.
0x35
1
0
1
Reserved.
ED Macrovision Enable.
Reset
ED Macrovision disabled
ED Macrovision enabled
0
0 must be written to this bit
0
1
0 = Field input
_______
1 = VSYNC input
0
1
Update field/line counter
Field/line counter free running
Reserved.
0
Reserved.
0
ED/HD Sync on PrPb.
0
1
ED/HD Color DAC Swap.
Disabled
Enabled
0
1
ED/HD Gamma Correction
Curve Select.
DAC 2 = Pb, DAC 3 = Pr
DAC 2 = Pr, DAC 3 = Pb
0
1
ED/HD Gamma
Correction Enable.
Gamma Correction Curve A
Gamma Correction Curve B
0
1
ED/HD Adaptive Filter Mode.
Disabled
Enabled
0
1
Mode A
Mode B
ED/HD Adaptive Filter Enable. 0
1
1
2
3
4
0x36
ED/HD Y Level4
0x37
ED/HD Cr Level
0x38
ED/HD Cb Level
4
4
0x00
Disabled
Enabled
ED/HD Test Pattern Y Level.
x
x
x
x
x
x
x
x Y level value
0xA0
ED/HD Test Pattern Cr Level.
x
x
x
x
x
x
x
x Cr level value
0x80
ED/HD Test Pattern Cb Level.
x
x
x
x
x
x
x
x Cb level value
0x80
サブアドレス0x02、ビット7＝1のED/HD同期信号出力イネーブルと共に使用します。
ADV7390とADV7392のみに適用されます。
0に設定すると、選択した規格のライン／フィールド／フレームの最後で水平／垂直カウンタが自動的にカウント処理します。1に設定すると、水平／垂直カウンタがフリーラン
になり、外部同期信号によってカウント処理します。
ED/HD内部テスト・パターンのみで使用(サブアドレス0x31、ビット2＝1)。
― 30 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
表19.
レジスタ0x39∼0x43
SR7 to
Bit Number
SR0
Register
Bit Description
0x39
ED/HD Mode
Register 7
Reserved.
6
5
ED/HD EIA/CEA-861B
Synchronization Compliance.
Reserved.
0x40
7
4
3
2
1
0
0
0
0
0
0
0
1
0
Register Setting Value
0x00
Disabled
Enabled
0
ED/HD Sharpness ED/HD Sharpness Filter Gain
Filter Gain
Value A.
ED/HD Sharpness Filter Gain
Value B.
Reset
0
0
0
0
0
0
0
1
Gain A = 0
Gain A = +1
…
…
…
…
…
0
1
1
0
1
0
1
0
Gain A = +7
Gain A = –8
…
…
…
…
…
1
1
1
1
Gain A = –1
0
0
0
0
0
0
0
1
Gain B = 0
Gain B = +1
…
…
…
…
…
0
1
1
0
1
0
1
0
Gain B = +7
Gain B = –8
…
…
…
…
…
1
1
1
1
Gain B = –1
0
0
0
0
0x00
0x41
ED/HD CGMS
Data 0
ED/HD CGMS Data Bits.
0x42
ED/HD CGMS
Data 1
ED/HD CGMS Data Bits.
C15 C14 C13 C12 C11 C10 C9
C8 CGMS C15 to C8 0x00
0x43
ED/HD CGMS
Data 2
ED/HD CGMS Data Bits.
C7
C0 CGMS C7 to C0
表20.
レジスタ0x44∼0x57
C6
C5
C19 C18 C17 C16 CGMS C19 to C16 0x00
C4
C3
SR7 to
C2
C1
Bit Number
Register
0x00
Reset
SR0
Register
Bit Description
7
6
5
4
3
2
1
0 Setting
Value
0x44
ED/HD Gamma A0
ED/HD Gamma Curve A (Point 24).
x
x
x
x
x
x
x
x A0
0x00
0x45
ED/HD Gamma A1
ED/HD Gamma Curve A (Point 32).
x
x
x
x
x
x
x
x A1
0x00
0x46
ED/HD Gamma A2
ED/HD Gamma Curve A (Point 48).
x
x
x
x
x
x
x
x A2
0x00
0x47
ED/HD Gamma A3
ED/HD Gamma Curve A (Point 64).
x
x
x
x
x
x
x
x A3
0x00
0x48
ED/HD Gamma A4
ED/HD Gamma Curve A (Point 80).
x
x
x
x
x
x
x
x A4
0x00
0x49
ED/HD Gamma A5
ED/HD Gamma Curve A (Point 96).
x
x
x
x
x
x
x
x A5
0x00
0x4A
ED/HD Gamma A6
ED/HD Gamma Curve A (Point 128).
x
x
x
x
x
x
x
x A6
0x00
0x4B
ED/HD Gamma A7
ED/HD Gamma Curve A (Point 160).
x
x
x
x
x
x
x
x A7
0x00
0x4C
ED/HD Gamma A8
ED/HD Gamma Curve A (Point 192).
x
x
x
x
x
x
x
x A8
0x00
0x4D
ED/HD Gamma A9
ED/HD Gamma Curve A (Point 224).
x
x
x
x
x
x
x
x A9
0x00
0x4E
ED/HD Gamma B0
ED/HD Gamma Curve B (Point 24).
x
x
x
x
x
x
x
x B0
0x00
0x4F
ED/HD Gamma B1
ED/HD Gamma Curve B (Point 32).
x
x
x
x
x
x
x
x B1
0x00
0x50
ED/HD Gamma B2
ED/HD Gamma Curve B (Point 48).
x
x
x
x
x
x
x
x B2
0x00
0x51
ED/HD Gamma B3
ED/HD Gamma Curve B (Point 64).
x
x
x
x
x
x
x
x B3
0x00
0x52
ED/HD Gamma B4
ED/HD Gamma Curve B (Point 80).
x
x
x
x
x
x
x
x B4
0x00
0x53
ED/HD Gamma B5
ED/HD Gamma Curve B (Point 96).
x
x
x
x
x
x
x
x B5
0x00
0x54
ED/HD Gamma B6
ED/HD Gamma Curve B (Point 128).
x
x
x
x
x
x
x
x B6
0x00
0x55
ED/HD Gamma B7
ED/HD Gamma Curve B (Point 160).
x
x
x
x
x
x
x
x B7
0x00
0x56
ED/HD Gamma B8
ED/HD Gamma Curve B (Point 192).
x
x
x
x
x
x
x
x B8
0x00
0x57
ED/HD Gamma B9
ED/HD Gamma Curve B (Point 224).
x
x
x
x
x
x
x
x B9
0x00
REV. 0
― 31 ―
ADV7390/ADV7391/ADV7392/ADV7393
表21.
レジスタ0x58∼0x5D
SR7 to
Bit Number
SR0
Register
Bit Description
0x58
ED/HD Adaptive Filter Gain 1
ED/HD Adaptive Filter Gain 1,
Value A.
7
6
5
4
Register
Reset
3
2
1
0 Setting
Value
0
0
0
0
0
0
0 Gain A = 0
1 Gain A = +1
0x00
… … … … …
0
1
1
0
1
0
1 Gain A = +7
0 Gain A = –8
… … … … …
1
ED/HD Adaptive Filter Gain 1, 0
Value B.
0
0x59
ED/HD Adaptive Filter Gain 2
0
0
0
0
1
1
0
1
1 Gain A = –1
Gain B = 0
Gain B = +1
… … … …
…
0
1
Gain B = +7
Gain B = –8
1
0
1
0
1
0
… … … …
…
1
Gain B = –1
1
1
1
ED/HD Adaptive Filter Gain 2,
Value A.
0
0
0
0
0
0
0 Gain A = 0
1 Gain A = +1
0x00
… … … … …
0
1
1
0
1
0
1 Gain A = +7
0 Gain A = –8
… … … … …
1
ED/HD Adaptive Filter Gain 2, 0
Value B.
0
0x5A
ED/HD Adaptive Filter Gain 3
0
0
0
0
1
1
0
1
1 Gain A = –1
Gain B = 0
Gain B = +1
… … … …
…
0
1
Gain B = +7
Gain B = –8
1
0
1
0
1
0
… … … …
…
1
Gain B = –1
1
1
1
ED/HD Adaptive Filter Gain 3,
Value A.
0
0
0
0
0
0
0 Gain A = 0
1 Gain A = +1
0x00
… … … … …
0
1
1
0
1
0
1 Gain A = +7
0 Gain A = –8
… … … … …
1
ED/HD Adaptive Filter Gain 3, 0
Value B.
0
0
0
0
0
1
1
0
1
1 Gain A = –1
Gain B = 0
Gain B = +1
… … … …
…
0
1
Gain B = +7
Gain B = –8
1
0
1
0
1
0
… … … …
…
1
1
1
1
0x5B
ED/HD Adaptive Filter
Threshold A
ED/HD Adaptive Filter
Threshold A.
x
x
x
x
x
x
x
x Threshold A
0x00
0x5C
ED/HD Adaptive Filter
Threshold B
ED/HD Adaptive Filter
Threshold B.
x
x
x
x
x
x
x
x Threshold B
0x00
0x5D
ED/HD Adaptive Filter
Threshold C
ED/HD Adaptive Filter
Threshold C.
x
x
x
x
x
x
x
x Threshold C
0x00
― 32 ―
Gain B = –1
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
表22.
レジスタ0x5E∼0x6E
SR7 to
Bit Number
SR0
Register
Bit Description
0x5E
ED/HD CGMS Type B ED/HD CGMS
Register 0
Type B Enable.
7
6
5
4
3
2
ED/HD CGMS
Type B CRC Enable.
1
Register
Reset
0
Setting
Value
0
1
Disabled
Enabled
0x00
0
1
ED/HD CGMS
H5
Type B Header Bits.
H4
H3
H2
H1
H0
Disabled
Enabled
H5 to H0
0x5F
ED/HD CGMS Type B ED/HD CGMS
Register 1
Type B Data Bits.
P7
P6
P5
P4
P3
P2
P1
P0
P7 to P0
0x00
0x60
ED/HD CGMS Type B ED/HD CGMS
Register 2
Type B Data Bits.
P15
P14
P13
P12
P11
P10
P9
P8
P15 to P8
0x00
0x61
ED/HD CGMS Type B ED/HD CGMS
Register 3
Type B Data Bits.
P23
P22
P21
P20
P19
P18
P17
P16
P23 to P16
0x00
0x62
ED/HD CGMS Type B ED/HD CGMS
Register 4
Type B Data Bits.
P31
P30
P29
P28
P27
P26
P25
P24
P31 to P24
0x00
0x63
ED/HD CGMS Type B ED/HD CGMS
Register 5
Type B Data Bits.
P39
P38
P37
P36
P35
P34
P33
P32
P39 to P32
0x00
0x64
ED/HD CGMS Type B ED/HD CGMS
Register 6
Type B Data Bits.
P47
P46
P45
P44
P43
P42
P41
P40
P47 to P40
0x00
0x65
ED/HD CGMS Type B ED/HD CGMS
Register 7
Type B Data Bits.
P55
P54
P53
P52
P51
P50
P49
P48
P55 to P48
0x00
0x66
ED/HD CGMS Type B ED/HD CGMS
Register 8
Type B Data Bits.
P63
P62
P61
P60
P59
P58
P57
P56
P63 to P56
0x00
0x67
ED/HD CGMS Type B ED/HD CGMS
Register 9
Type B Data Bits.
P71
P70
P69
P68
P67
P66
P65
P64
P71 to P64
0x00
0x68
ED/HD CGMS Type B ED/HD CGMS
Register 10
Type B Data Bits.
P79
P78
P77
P76
P75
P74
P73
P72
P79 to P72
0x00
0x69
ED/HD CGMS Type B ED/HD CGMS
Register 11
Type B Data Bits.
P87
P86
P85
P84
P83
P82
P81
P80
P87 to P80
0x00
0x6A
ED/HD CGMS Type B ED/HD CGMS
Register 12
Type B Data Bits.
P95
P94
P93
P92
P91
P90
P89
P88
P95 to P88
0x00
0x6B
ED/HD CGMS Type B ED/HD CGMS
Register 13
Type B Data Bits.
P103 P102 P101 P100 P99
P98
P97
P96
P103 to P96
0x00
0x6C
ED/HD CGMS Type B ED/HD CGMS
Register 14
Type B Data Bits.
P111 P110 P109 P108 P107 P106 P105 P104 P111 to P104
0x00
0x6D
ED/HD CGMS Type B ED/HD CGMS
Register 15
Type B Data Bits.
P119 P118 P117 P116 P115 P114 P113 P112 P119 to P112
0x00
0x6E
ED/HD CGMS Type B ED/HD CGMS
Register 16
Type B Data Bits.
P127 P126 P125 P124 P123 P122 P121 P120 P127 to P120
0x00
REV. 0
― 33 ―
ADV7390/ADV7391/ADV7392/ADV7393
表23.
レジスタ0x80∼0x83
SR7 to
Bit Number
SR0
Register
Bit Description
0x80
SD Mode
Register 1
SD Standard.
7
6
5
SD Luma Filter.
SD Chroma Filter.
0x82
SD Mode
Register 2
4
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
3
0
0
1
1
0
0
1
1
2
0 Register Setting
Value
0
0
1
1
0
1
0
1
0x10
1.3 MHz
0.65 MHz
1.0 MHz
2.0 MHz
Reserved
Chroma CIF
Chroma QCIF
3.0 MHz
SD PrPb SSAF Filter.
0 Disabled
1 Enabled
0
1
0
1
SD Square Pixel Mode.
Refer to Table 32 in the Output
Configuration section
Disabled
Enabled
0
1
SD VCR FF/RW Sync.
Disabled
Enabled
0
1
SD Pixel Data Valid.
Disabled
Enabled
0
1
Disabled
Enabled
0
1
Disabled
Enabled
SD Pedestal YPrPb
Output.
0 No pedestal on YPrPb
1 7.5 IRE pedestal on YPrPb
SD Output Levels Y.
0
1
SD Output Levels PrPb.
0
0
1
1
SD Vertical Blanking
Interval (VBI) Open.
0
1
SD Closed Captioning
Field Control.
Reserved.
0x0B
0
SD Pedestal.
SD Active Video Edge
Control.
NTSC
PAL B, PAL D, PAL G, PAL H, PAL I
PAL M
PAL N
LPF NTSC
LPF PAL
Notch NTSC
Notch PAL
Luma SSAF
Luma CIF
Luma QCIF
Reserved
0
1
0
1
0
1
0
1
Reserved.
SD Mode
Register 3
1
0
1
0
1
0
1
0
1
SD DAC Output 1.
0x83
Reset
0
0
1
1
0
1
0
1
0
1
0
1
0x04
Y = 700 mV/300 mV
Y = 714 mV/286 mV
700 mV p-p (PAL), 1000 mV p-p (NTSC)
700 mV p-p
1000 mV p-p
648 mV p-p
Disabled
Enabled
Closed captioning disabled
Closed captioning on odd field only
Closed captioning on even field only
Closed captioning on both fields
0
Reserved
― 34 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
表24.
レジスタ0x84∼0x87
SR7 to
Bit Number
SR0
Register
0x84
SD Mode
Register 4
Bit Description
_______
SD VSYNC-3H.
7
6
5
4
3
SD SFL/SCR/TR Mode Select.
0
0
1
1
SD Active Video Length.
0
1
0
1
DAC 2 = luma, DAC 3 = chroma
DAC 2 = chroma, DAC 3 = luma
NTSC Color Subcarrier Adjust
(Delay from the falling edge of
output HSYNC pulse to start
of color burst).
0
0
1
1
Reserved.
0
SD EIA/CEA-861B
Synchronization Compliance.
0
1
Reserved.
0
SD RGB Color Swap.2
0x87
SD Mode
Register 6
0
1
Update field/line counter
Field/line counter free running
0
1
Normal
Color reversal enabled
0 Disabled
1 Enabled
0
1
SD Hue Adjust.
0
1
SD Brightness.
0
1
SD Luma SSAF Gain.
0
1
SD Input Standard Auto
Detection.
0
1
Reserved.
2
0
2
0x02
0
SD Y Scale.
1
0 5.17 µs
1 5.31 µs
0 5.59 µs (must be set for
Macrovision compliance)
1 Reserved
Disabled
Enabled
SD PrPb Scale.
SD RGB Input Enable.
Disabled
Subcarrier reset mode enabled
Timing reset mode enabled
SFL mode enabled
Disabled
Enabled
0
1
SD Horizontal/Vertical
Counter Mode.1
0x00
Enabled
Disabled
0
1
SD Luma/Chroma Swap.
Value
0 Disabled
_______
1 _______
VSYNC= 2.5 lines (PAL),
VSYNC= 3 lines (NTSC)
Chroma enabled
Chroma disabled
0
1
SD Color Bars.
0 Register Setting
720 pixels
710 (NTSC), 702 (PAL)
0
1
SD Burst.
SD Mode
Register 5
1
0
1
SD Chroma.
0x86
2
Reset
0
1
0x00
Disabled
Enabled
Disabled
Enabled
Disabled
Enabled
Disabled
Enabled
Disabled
Enabled
0 must be written to this bit
SD YCrCb input
SD RGB input
0に設定すると、選択した規格のライン／フィールド／フレームの最後で水平／垂直カウンタが自動的にカウント処理します。1に設定すると、水平／垂直カウンタは自走し、外
部同期信号の指示に従ってカウント処理します。
ADV7392/ADV7393(40ピン・デバイス)でのみ使用可。
REV. 0
― 35 ―
ADV7390/ADV7391/ADV7392/ADV7393
表25.
レジスタ0x88∼0x89
SR7 to
Bit Number
SR0
Register
Bit Description
0x88
SD Mode
Register 7
Reserved.
7
6
5
4
3
SD Noninterlaced Mode.
0
0
1
1
SD Digital Noise Reduction.
Disabled
Enabled
Disabled
Enabled
8-bit input
16-bit input1
10-bit input1
Reserved
Disabled
Enabled
0
1
Disabled
Enabled
0
1
Gamma Correction Curve A
Gamma Correction Curve B
SD Undershoot Limiter.
0
0
1
1
0
SD Black Burst Output on
DAC Luma.
0
1
SD Chroma Delay.
Reserved.
0x00
0
1
0
1
Reserved.
1
Value
0
0
1
SD Gamma Correction Enable.
SD Mode
Register 8
0 Register Setting
0
1
SD Input Format.
SD Gamma Correction Curve
Select.
1
0
1
SD Double Buffering.
0x89
2
Reset
0
0
1
1
0
0
0
1
0
1
0
1
0
1
Disabled
–11 IRE
–6 IRE
–1.5 IRE
0x00
0 must be written to this bit
Disabled
Enabled
Disabled
4 clock cycles
8 clock cycles
Reserved
0 must be written to these bits
ADV7392/ADV7393(40ピン・デバイス)でのみ使用可。
― 36 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
表26.
レジスタ0x8A∼0x98
SR7 to
Bit Number
SR0
Register
Bit Description
0x8A
SD Timing
Register 0
SD Slave/Master Mode.
7
6
5
4
3
SD Timing Mode.
0
0
1
1
Reserved.
0
0
1
1
SD Minimum Luma Value.
0x8B
SD Timing Register 1
Note: Applicable in
master modes only,
that is, Subaddress
0x8A, Bit 0 = 1.
Value
0 Slave mode
1 Master mode
0x08
0
1
0
1
Mode 0
Mode 1
Mode 2
Mode 3
No delay
2 clock cycles
4 clock cycles
6 clock cycles
0
1
–40 IRE
–7.5 IRE
x
A low-high-low transition resets
the internal SD timing counters
0
0
1
1
_______ _______
SD HSYNC to VSYNC Delay.
0
0
1
1
_______ _______
SD HSYNC to VSYNC Rising
Edge Delay (Mode 1 Only).
_______
VSYNC Width (Mode 2 Only).
1
0 Register Setting
0
1
0
1
_______
SD HSYNC Width.
_______
HSYNC to Pixel Data Adjust.
1
1
SD Luma Delay.
SD Timing Reset.
2
Reset
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
ta = 1 clock cycle
ta = 4 clock cycles
ta = 16 clock cycles
ta = 128 clock cycles
0x00
tb = 0 clock cycles
tb = 4 clock cycles
tb = 8 clock cycles
tb = 18 clock cycles
x
x
0
1
t c = tb
tc = tb + 32 µs
0
0
1
1
0
1
0
1
1 clock cycle
4 clock cycles
16 clock cycles
128 clock cycles
0 clock cycles
1 clock cycle
2 clock cycles
3 clock cycles
0x8C
SD FSC Register 01
Subcarrier Frequency Bits[7:0]
x
x
x
x
x
x
x
x Subcarrier Frequency Bits[7:0]
0x1F
0x8D
SD FSC Register 11
Subcarrier Frequency Bits[15:8]
x
x
x
x
x
x
x
x Subcarrier Frequency Bits[15:8]
0x7C
0x8E
SD FSC Register 2
Subcarrier Frequency Bits[23:16]
x
x
x
x
x
x
x
x Subcarrier Frequency Bits[23:16]
0xF0
0x8F
SD FSC Register 3
Subcarrier Frequency Bits[31:24]
x
x
x
x
x
x
x
x Subcarrier Frequency Bits[31:24]
0x21
0x90
SD FSC Phase
Subcarrier Phase Bits[9:2]
x
x
x
x
x
x
x
x Subcarrier Phase Bits[9:2]
0x00
0x91
SD Closed Captioning
Extended Data on Even Fields.
x
x
x
x
x
x
x
x Extended Data Bits[7:0]
0x00
0x92
SD Closed Captioning
Extended Data on Even Fields.
x
x
x
x
x
x
x
x Extended Data Bits[15:8].
0x00
0x93
SD Closed Captioning
Data on Odd Fields.
x
x
x
x
x
x
x
x Data Bits[7:0]
0x00
0x94
SD Closed Captioning
Data on Odd Fields.
x
x
x
x
x
x
x
x Data Bits[15:8]
0x00
0x95
SD Pedestal Register 0
Pedestal on Odd Fields.
0x96
SD Pedestal Register 1
Pedestal on Odd Fields.
0x97
SD Pedestal Register 2
Pedestal on Even Fields.
17 16 15 14 13 12 11 10 Setting any of these bits to 1
0x00
disables pedestal on the line
25 24 23 22 21 20 19 18 number indicated by the bit settings 0x00
17 16 15 14 13 12 11 10
0x00
0x98
SD Pedestal Register 3
Pedestal on Even Fields.
25 24 23 22 21 20 19 18
1
1
サブキャリア周波数レジスタは、デフォルトでNTSCサブキャリア周波数の値になります。
REV. 0
― 37 ―
0x00
ADV7390/ADV7391/ADV7392/ADV7393
表27.
レジスタ0x99∼0xA5
SR7 to
Bit Number
SR0
Register
Bit Description
0x99
SD CGMS/WSS 0
SD CGMS Data.
7
6
5
SD CGMS CRC.
SD CGMS/WSS 1
x
x
SD Scale LSB
Register
LSBs for SD Y Scale Value.
0x00
Disabled
Enabled
Disabled
Enabled
Disabled
Enabled
x
x
0x9C
Value
x CGMS Data Bits[C19:C16]
Disabled
Enabled
x
SD CGMS/WSS Data.
0 Register Setting
x
0
1
SD CGMS Data.
SD CGMS/WSS 2
1
x
0
1
SD CGMS/WSS Data.
0x9B
2
x
0
1
SD CGMS on Even Fields.
0x9A
3
0
1
SD CGMS on Odd Fields.
SD WSS.
4
Reset
x
x
x
x CGMS Data Bits[C13:C8] or 0x00
WSS Data Bits[W13:W8]
CGMS Data Bits[C15:C14]
x
x
LSBs for SD Cb Scale Value.
x
x
LSBs for SD Cr Scale Value.
x
x
x
x
x
x CGMS Data Bits[C7:C0] or
WSS Data Bits[W7:W0]
0x00
x
x SD Y Scale Bits[1:0]
0x00
x
SD Cb Scale Bits[1:0]
SD Cr Scale Bits[1:0]
x
x Subcarrier Phase Bits[1:0]
0x9D
SD Y Scale Register SD Y Scale Value.
LSBs for SD FSC Phase.
x
x
x
x
x
x
x
x SD Y Scale Bits[7:2]
0x00
0x9E
SD Cb Scale Register SD Cb Scale Value.
x
x
x
x
x
x
x
x SD Cb Scale Bits[7:2]
0x00
0x9F
SD Cr Scale Register SD Cr Scale Value.
x
x
x
x
x
x
x
x SD Cr Scale Bits[7:2]
0x00
0xA0
SD Hue Register
x
x
x
x
x
x
x
x SD Hue Adjust Bits[7:0]
0x00
0xA1
SD Brightness/WSS SD Brightness Value.
x
x
x
x
x
x
x SD Brightness Bits[6:0]
0x00
SD Hue Adjust Value.
SD Blank WSS Data.
0xA2
SD Luma SSAF
SD DNR 0
Disabled
Enabled
SD Luma SSAF Gain/
Attenuation. Note: Only
applicable if Subaddress
0x87, Bit 4 = 1.
Reserved.
0xA3
0
1
0 0 0 0 –4 dB
… … … … …
0
1
0 0 dB
… … … … …
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
1
1
1
1
0
― 38 ―
0
0
1
1
0
0
1
1
0
1
1
0
0 +4 dB
0
0
0
0
0
0
0
0
1
0
0
0
0
1
1
1
1
0
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
0
Coring Gain Border.
Note: In DNR mode, the
values in brackets apply.
Coring Gain Data.
Note: In DNR mode, the
values in brackets apply.
1
0x00
0
1
0
1
0
1
0
1
0
No gain
+1/16 [–1/8]
+2/16 [–2/8]
+3/16 [–3/8]
+4/16 [–4/8]
+5/16 [–5/8]
+6/16 [–6/8]
+7/16 [–7/8]
+8/16 [–1]
0x00
No gain
+1/16 [–1/8]
+2/16 [–2/8]
+3/16 [–3/8]
+4/16 [–4/8]
+5/16 [–5/8]
+6/16 [–6/8]
+7/16 [–7/8]
+8/16 [–1]
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
SR7 to
Bit Number
SR0
Register
Bit Description
0xA4
SD DNR 1
DNR Threshold.
7
6
Reset
5
4
3
2
1
0 Register Setting
Value
0
0
0
0
0
0
0
0
0
0
0 0
1 1
0x00
… … … … … … …
1
1
Border Area.
Block Size.
0xA5
SD DNR 2
1
1
1
1
0 62
1 63
2 pixels
4 pixels
0
1
8 pixels
16 pixels
DNR Input Select.
DNR Block Offset.
1
1
0
1
0
0
0
1
DNR Mode.
表28.
1
1
0
0
0
0
0
0
0
1
1
0
1
0
1
0
Filter A
Filter B
Filter C
Filter D
0x00
0
1
DNR mode
DNR sharpness mode
0
1
0 pixel offset
1 pixel offset
… … … …
…
1
1
14 pixel offset
15 pixel offset
1
1
1
1
0
1
レジスタ0xA6∼0xBB
SR7 to
Bit Number
Register
Reset
SR0
Register
Bit Description
7
6
5
4
3
2
1
0 Setting
Value
0xA6
SD Gamma A0
SD Gamma Curve A (Point 24).
x
x
x
x
x
x
x
x A0
0x00
0xA7
SD Gamma A1
SD Gamma Curve A (Point 32).
x
x
x
x
x
x
x
x A1
0x00
0xA8
SD Gamma A2
SD Gamma Curve A (Point 48).
x
x
x
x
x
x
x
x A2
0x00
0xA9
SD Gamma A3
SD Gamma Curve A (Point 64).
x
x
x
x
x
x
x
x A3
0x00
0xAA
SD Gamma A4
SD Gamma Curve A (Point 80).
x
x
x
x
x
x
x
x A4
0x00
0xAB
SD Gamma A5
SD Gamma Curve A (Point 96).
x
x
x
x
x
x
x
x A5
0x00
0xAC
SD Gamma A6
SD Gamma Curve A (Point 128).
x
x
x
x
x
x
x
x A6
0x00
0xAD
SD Gamma A7
SD Gamma Curve A (Point 160).
x
x
x
x
x
x
x
x A7
0x00
0xAE
SD Gamma A8
SD Gamma Curve A (Point 192).
x
x
x
x
x
x
x
x A8
0x00
0xAF
SD Gamma A9
SD Gamma Curve A (Point 224).
x
x
x
x
x
x
x
x A9
0x00
0xB0
SD Gamma B0
SD Gamma Curve B (Point 24).
x
x
x
x
x
x
x
x B0
0x00
0xB1
SD Gamma B1
SD Gamma Curve B (Point 32).
x
x
x
x
x
x
x
x B1
0x00
0xB2
SD Gamma B2
SD Gamma Curve B (Point 48).
x X
x
x
x
x
x
x B2
0x00
0xB3
SD Gamma B3
SD Gamma Curve B (Point 64).
x
x
x
x
x
x
x
x B3
0x00
0xB4
SD Gamma B4
SD Gamma Curve B (Point 80).
x
x
x
x
x
x
x
x B4
0x00
0xB5
SD Gamma B5
SD Gamma Curve B (Point 96).
x
x
x
x
x
x
x
x B5
0x00
0xB6
SD Gamma B6
SD Gamma Curve B (Point 128).
x
x
x
x
x
x
x
x B6
0x00
0xB7
SD Gamma B7
SD Gamma Curve B (Point 160).
x
x
x
x
x
x
x
x B7
0x00
0xB8
SD Gamma B8
SD Gamma Curve B (Point 192).
x
x
x
x
x
x
x
x B8
0x00
0xB9
SD Gamma B9
SD Gamma Curve B (Point 224).
x
x
x
x
x
x
x
x B9
0x00
0xBA
SD Brightness Detect
SD Brightness Value.
x
x
x
x
x
x
x
x Read only
0xXX
0xBB
Field Count Register
Field Count.
x
x
x Read only
0x0X
Reserved.
0
Revision Code.
REV. 0
0
― 39 ―
0
0
0
Reserved
Read only
ADV7390/ADV7391/ADV7392/ADV7393
表29.
レジスタ0xF0∼0xF1
SR7 to
1
Bit Number
Reset
SR0
Register
Bit Description
7
6
5
4
3
2
1
0 Register Setting
Value
0xE0
Macrovision
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
0xE1
Macrovision
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
0xE2
Macrovision
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
0xE3
Macrovision
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
0xE4
Macrovision
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
0xE5
Macrovision
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
0xE6
Macrovision
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
0xE7
Macrovision
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
0xE8
Macrovision
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
0xE9
Macrovision
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
0xEA
Macrovision
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
0xEB
Macrovision
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
0xEC
Macrovision
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
0xED
Macrovision
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
0xEE
Macrovision
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
0xEF
Macrovision
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
0xF0
Macrovision
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
0xF1
Macrovision
MV Control Bit.
0
0
0
0
0
0
0
x Bits[7:1] must be 0
0x00
MacrovisionレジスタはADV7390とADV7392でのみ使用できます。
― 40 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
ADV7390/ADV7391入力設定
ADV7390/ADV7391は、さまざまな入力モードに対応します。
入力モードを選択するには、サブアドレス0x01、ビット[6:4]を
使用します。 ADV7390/ADV7391 は、パワーアップ時にデ
フォルトの標準解像度（SD ）モードとなります。表30 は、可
能なすべての入力設定の概要を示します。以下に、各入力モー
ドについて詳しく説明します。
Yデータのクロック入力が、CLKINの立上がりエッジになるか
立下がりエッジになるかは、サブアドレス 0x01、ビット[2:1]
によって決まります（図 50、51を参照）。
ADV7390/ADV7391入力設定
Input Mode
CLKIN
P7 P6 P5 P4 P2 P2 P1 P0
000
SD
YCrCb
010
ED/HD-DDR
YCrCb
111
ED (at 54 MHz)
YCrCb
P[7:0]
3FF
00
00
XY
Cb0
Y0
Cr0
Y1
06234-050
表30.
CrCbピクセル・データも、CLKINの逆のエッジでピンP7∼P0
に入力されます。P0はLSBです。
NOTES
1. SUBADDRESS 0x01 [2:1] SHOULD BE SET TO 00 IN THIS CASE.
図50.
ED/HD-DDR入力シーケンス（EAV/SAV）
―オプションA
標準解像度
サブアドレス0x01、ビット[6:4]＝000
SD YCrCb データは、 8 ビット 27MHz バスを使ってインター
リーブ4:2:2フォーマットで入力できます。
CLKIN
27MHzクロック信号は
CLKIN_______
ピンに入力します。必要であれ
_______
ば、外部同期信号をHSYNC、VSYNCの各ピンに入力します。
組込みのEAV/SAVタイミング･コードにも対応します。ITU-R
BT.601/656入力規格に対応します。
3FF
図51.
図49.
Y0
Cb0
Y1
Cr0
ED/HD-DDR入力シーケンス（EAV/SAV）
―オプションB
ADV7390/
ADV7391
CLKIN
YCrCb
VSYNC,
HSYNC
YCrCb
P[7:0]
P[7:0]
2
SDのアプリケーション例
図52.
VSYNC,
HSYNC
06234-052
8
8
INTERLACED TO
PROGRESSIVE
CLKIN
06234-049
27MHz
YCrCb
XY
MPEG2
DECODER
ADV7390/
ADV7391
MPEG2
DECODER
00
NOTES
1. SUBADDRESS 0x01 [2:1] SHOULD BE SET TO 11 IN THIS CASE.
インターリーブ・ピクセル・データは、ピンP7∼P0に入力され
ます。P0はLSBです。
2
00
06234-051
P[7:0]
ED/HD-DDRのアプリケーション例
拡張解像度／高精細解像度
拡張解像度（54 MHz時）
サブアドレス 0x01、ビット[6:4]＝010
EDまたはHD のYCrCbデータは、8ビットDDRバスを使って
インターリーブ4:2:2フォーマットで入力できます。
サブアドレス 0x01、ビット[6:4]＝111
ED YCrCb データは、 8 ビット 54MHz バスを使ってインター
リーブ4:2:2フォーマットで入力できます。
CLKIN ピンに入力します。必要であれば、外
クロック信号は
_______
_______
部同期信号を HSYNC 、 VSYNC の各ピンに入力します。組込
みのEAV/SAVタイミング・コードにも対応しています。
54MHzクロック信号はCLKINピンに入力します。本デバイス
は組込みのEAV/SAVタイミング・コードにも対応しています。
8ビット4:2:2 ED/HD YCrCbモード（DDR）
インターリーブ・ピクセル・データは、ピンP7∼P0に入力され
ます。P0はLSBです。
CLKIN
P[7:0]
図53.
REV. 0
― 41 ―
3FF
00
00
XY
Cb0
Y0
Cr0
Y1
06234-053
8ビットDDR 4:2:2 YCrCb入力モードでは、Yピクセル・デー
タはCLKIN の立上がりエッジまたは立下がりエッジでピンP7
∼P0に入力されます。P0はLSBです。
このモードでは、外部の同期信号には対応しません。
ED（54MHz時）入力シーケンス（EAV/SAV）
ADV7390/ADV7391/ADV7392/ADV7393
ADV7392/ADV7393入力設定
ADV7392/ADV7393は、さまざまな入力モードに対応します。
入力モードを選択するには、サブアドレス0x01、ビット[6:4]を
使用します。 ADV7392/ADV7393 は、パワーアップ時にデ
フォルトの標準解像度（SD ）モードとなります。表31 は、可
能なすべての入力設定の概要を示します。以下に、各入力モー
ドについて詳しく説明します。
16ビット4:2:2 YCrCbモード
サブアドレス 0x87、ビット7＝0
サブアドレス 0x88、ビット[4:3]＝01
16ビット4:2:2 YCrCb入力モードでは、Yピクセル・データは
ピンP15∼P8に入力されます。P8はLSBです。
CrCb ピクセル・データはピン P7 ∼ P0 に入力されます。 P0 は
LSBです。
サブアドレス 0x01、ビット[6:4]＝000
SD YCrCb データは、 8/10/16 ビット・バスを使って 4:2:2
フォーマットで入力できます。SD RGBデータは、16ビット・
バスを使って4:4:4フォーマットで入力できます。
27MHzクロック信号は
CLKIN_______
ピンに入力します。必要であれ
_______
ば、外部同期信号をHSYNC、VSYNCの各ピンに入力します。
8 ビット、10 ビットの各モードでは、組込みEAV/SAVタイミ
ング・コードにも対応します。
8ビット4:2:2 YCrCbモード
サブアドレス0x87、ビット7＝0
サブアドレス0x88、ビット[4:3]＝00
8ビット4:2:2 YCrCb入力モードでは、インターリーブ・ピクセ
ル・データは、ピンP15∼P8に入力されます。P8はLSBです。
ITU-R BT.601/656入力規格に対応します。
ピクセル・データは、クロック・レートの 1/2 、すなわち 13.5
MHzのレートで更新されます（図3を参照）。
16ビット4:4:4 RGBモード
サブアドレス0x87、ビット7＝1
16ビット4:4:4 RGB入力モードでは、赤のピクセル・データは
ピンP4∼P0に、緑のピクセル・データはピンP10∼P5に、青の
ピクセル・データはピン P15 ∼ P11 に入力されます。 P0 、 P5 、
P11は各バスのLSBです。
ピクセル・データは、クロック・レートの 1/2 、すなわち 13.5
MHzのレートで更新されます（図4を参照）。
ADV7392/
ADV7393
2
10ビット4:2:2 YCrCbモード
27MHz
サブアドレス 0x87、ビット7＝0
サブアドレス 0x88、ビット[4:3]＝10
10ビット4:2:2 YCrCb入力モードでは、インターリーブ・ピク
セル・データは、ピンP15∼P6に入力されます。P6はLSBです。
ITU-R BT.601/656入力規格に対応します。
表31.
YCrCb
図54.
CLKIN
8/10
P[15:8]/P[15:6]
SDのアプリケーション例
ADV7392/ADV7393入力設定
Input Mode1
000
VSYNC,
HSYNC
MPEG2
DECODER
06234-054
標準解像度
SD
P15 P14 P13 P12 P11 P10 P9
P8
P7
P6
P5
P4
P3
P2
P1
P0
SD RGB Input Enable (0x87[7]) = 0
2
8-Bit
YCrCb
10-Bit
YCrCb
16-Bit3
Y
CrCb
SD RGB Input Enable (0x87[7]) = 1
16-Bit
B
3
001
ED/HD-SDR (16-Bit)
010
ED/HD-DDR
4
8-Bit
G
Y
R
CrCb
ED/HD Input Format (0x33[2]) = 0
YCrCb
ED/HD Input Format (0x33[2]) = 1
10-Bit
111
ED (At 54 MHz)
8-Bit
YCrCb
ED/HD Input Format (0x33[2]) = 0
YCrCb
ED/HD Input Format (0x33[2]) = 1
10-Bit
1
2
3
4
YCrCb
入力モードは、サブアドレス0x01、ビット[6:4]で指定します。
SDモードでは、入力データの幅はサブアドレス0x88、ビット[4:3]で指定します。
外部同期信号はこの入力モードで使用します。組込みEAV/SAVタイミング・コードには対応しません。
ED＝拡張解像度＝525pおよび625p
― 42 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
MPEG2
DECODER
サブアドレス0x01、ビット[6:4]＝001または010
EDまたはHD YCrCbデータは、8/10ビットDDRバスまたは16
ビットSDRバスを使って4:2:2フォーマットで入力できます。
ADV7392/
ADV7393
CLKIN
YCrCb
CLKIN ピンに入力します。必要であれば、外
クロック信号は
_______
_______
部同期信号を HSYNC 、 VSYNC の各ピンに入力します。組込
みのEAV/SAVタイミング・コードにも対応します。
INTERLACED TO
PROGRESSIVE
CrCb
8
Y
8
P[7:0]
P[15:8]
2
16ビット 4:2:2 YCrCbモード（SDR）
16ビット4:2:2 YCrCb入力モードでは、Yピクセル・データは
ピンP15∼P8に入力されます。P8はLSBです。
図57.
CrCbピクセル・データは、ピンP7∼P0に入力されます。P0は
LSBです。
VSYNC
HSYNC
ED/HD-SDRのアプリケーション例
MPEG2
DECODER
ADV7392/
ADV7393
8/10ビット4:2:2 YCrCbモード（DDR）
8/10ビットDDR 4:2:2 YCrCb入力モードでは、Yピクセル・
データは CLKIN の立上がりエッジまたは立下がりエッジで、
ピンP15∼P8/P6に入力されます。P8/P6はLSBです。
06234-057
拡張解像度／高精細解像度
CLKIN
YCrCb
YCrCb 8/10
P[15:8]/P[15:6]
INTERLACED TO
PROGRESSIVE
2
VSYNC
HSYNC
10ビット・モードは、サブアドレス0x33、ビット2を使ってイ
ネーブルにします。Yデータのクロック入力がCLKINの立上が
図58.
りエッジになるか立下がりエッジになるかは、サブアドレス
0x01、ビット[2:1]によって決まります（図55、56を参照）。
06234-058
CrCbピクセル・データも、CLKINの逆のエッジでピンP15∼
P8/P6に入力されます。P8/P6はLSBです。
ED/HD-DDRのアプリケーション例
拡張解像度（54MHz時）
CLKIN
3FF
00
00
XY
Cb0
Y0
Cr0
Y1
06234-055
P[15:8]/
P]15:6]
NOTES
1. SUBADDRESS 0x01 [2:1] SHOULD BE SET TO 00 IN THIS CASE.
2. 10-BIT MODE IS ENABLED USING SUBADDRESS 0x33, BIT 2.
図55.
サブアドレス0x01、ビット[6:4]＝111
ED YCrCbデータは、8/10ビット54MHzバスを使ってインター
リーブ4:2:2フォーマットで入力できます。
のモードでは、外部同期信号には対応しません。
ED/HD-DDR入力シーケンス（EAV/SAV）―
オプションA
インターリーブ・ピクセル・データはピンP15∼P8/P6に入力し
ます。P8/P6はLSBです。
10ビット・モードは、サブアドレス0x33、ビット2を使ってイ
ネーブルにします。
CLKIN
P[15:8]/
P[15:P6]
54MHzクロック信号はCLKINピンで入力します。本デバイス
は組込みのEAV/SAVタイミング・コードにも対応します。こ
3FF
00
00
XY
Y0
Cb0
Y1
Cr0
ED/HD-DDR入力シーケンス（EAV/SAV）―
オプションB
3FF
00
00
XY
Y0
Cr0
Y1
NOTES
1. 10-BIT MODE IS ENABLED USING SUBADDRESS 0x33, BIT 2.
図59.
ED（54MHz時）入力シーケンス（EAV/SAV）
MPEG2
DECODER
ADV7392/
ADV7393
54MHz
CLKIN
YCrCb
YCrCb 8/10
INTERLACED TO
PROGRESSIVE
図60.
REV. 0
Cb0
06234-059
P[15:8]/P[15:6]
― 43 ―
2
P[15:8]/P[15:6]
VSYNC,
HSYNC
06234-060
図56.
06234-056
CLKIN
NOTES
1. SUBADDRESS 0x01 [2:1] SHOULD BE SET TO 11 IN THIS CASE.
2. 10-BIT MODE IS ENABLED USING SUBADDRESS 0x33, BIT 2.
ED（54MHz時）のアプリケーション例
ADV7390/ADV7391/ADV7392/ADV7393
出力設定
ADV739xは、さまざまな出力設定に対応します。表32∼34に可能なすべての出力設定を示します。
表32.
1
SD出力設定
RGB/YPrPb Output Select1
(0x02, Bit 5)
SD DAC Output 1
(0x82, Bit 1)
SD Luma/Chroma Swap
(0x84, Bit 7)
DAC 1
DAC 2
0
0
0
G
B
R
1
0
0
Y
Pb
Pr
1
1
0
CVBS
Luma
Chroma
1
1
1
CVBS
Chroma
Luma
DAC 3
SD RGB出力を選択した場合は、サブアドレス0x86、ビット7を使ってカラー反転を指定できます。
表33.
ED/HD出力設定
RGB/YPrPb Output Select (0x02, Bit 5)
ED/HD Color DAC Swap (0x35, Bit 3)
DAC 1
DAC 2
DAC 3
0
0
G
B
R
0
1
G
R
B
1
0
Y
Pb
Pr
1
1
Y
Pr
Pb
RGB/YPrPb Output Select (0x02, Bit 5)
ED/HD Color DAC Swap (0x35, Bit 3)
DAC 1
DAC 2
DAC 3
0
0
G
B
R
0
1
G
R
B
1
0
Y
Pb
Pr
1
1
Y
Pr
Pb
表34.
ED（54MHz時）出力設定
― 44 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
特長
ADV739xは、SD、ED、HDビデオ・データのオーバーサンプ
リングに対応した位相ロックループ（PLL）を内蔵しています。
デフォルトでは、PLLはディスエーブルとなります。PLLはサ
ブアドレス0x00、ビット1＝0でイネーブルにできます。
表35は、ADV739xで対応するオーバーサンプリング・レート
を示します。
ED/HD非標準タイミング・モード
ED/HD非標準タイミング・モードでは、組込みEAV/SAVタイ
ミング・モードは使用できません。
出力でブランキング・レベルが予想される場合は、適正なピク
セルがエンコーダに入力されていることを確認します。
ED/HD非標準タイミング・モードでは、Macrovision
（ADV7390/ADV7392のみ）とオーバーサンプリングは使用で
きません。このモードでは、PLLをディスエーブルにする必要
があります（サブアドレス0x00、ビット1＝1）。
サブアドレス0x30、ビット[7:3]＝00001
ED/HD 入力モード表に記載の規格に準拠しない ED/HD 入力
データ（サブアドレス0x30、ビット[7:3]）は、ED/HD非標準
タイミング・モードを使ってADV739xに接続できます。
ED/HD 非標準タイミング・モードをイネーブルにするには、
サブアドレス0x30、ビット[7:3]を00001に設定します。
クロック信号は CLKIN ピンで入力します。エンコーダのアナ
ログ出力で
適正な水平／垂直同期パルスを生成するには、
_______
_______
HSYNC と VSYNC を切り替える必要があります。図 61 は、生
成できるさまざまな出力レベルを示しています。表36は、さま
ざまな出力レベルの生成に必要な遷移を示しています。
表35.
ANALOG
OUTPUT
b
ACTIVE VIDEO
a
b
b
BLANKING LEVEL
c
06234-061
出力オーバーサンプリング
a = TRI-LEVEL SYNCHRONIZATION PULSE LEVEL.
b = BLANKING LEVEL/ACTIVE VIDEO LEVEL.
c = SYNCHRONIZATION PULSE LEVEL.
図61.
ED/HD非標準タイミング・モードの出力レベル
出力オーバーサンプリング・モード／レート
Input Mode
(0x01, Bits[6:4])
PLL and Oversampling
Control (0x00, Bit 1)
SD/ED Oversample Rate HD Oversample Rate Oversampling Mode
Select (0x0D, Bit 3)
Select (0x31, Bit 1)
and Rate
000
SD
1
x
x
SD (2x)
000
SD
0
1
x
SD (8x)
000
SD
0
0
x
SD (16x)
001/010
ED
1
x
x
ED (1x)
001/010
ED
0
1
x
ED (4x)
001/010
ED
0
0
x
ED (8x)
001/010
HD
1
x
x
HD (1x)
001/010
HD
0
x
1
HD (2x)
001/010
HD
0
x
0
HD (4x)
111
ED (at 54 MHz)
1
x
x
ED (@ 54 MHz) (1x)
111
ED (at 54 MHz)
0
1
x
ED (@ 54 MHz) (4x)
111
ED (at 54 MHz)
0
0
x
ED (@ 54 MHz) (8x)
表36.
1
2
ED/HD非標準タイミング・モードの同期信号生成
_______
Output Level Transition1
HSYNC
_______
VSYNC
b→c
1→0
1 → 0 or 02
c→a
0
0→1
a→b
0→1
1
c→b
0→1
0
a＝3レベルの同期パルス・レベル、b＝ブランキング・レベル／アクティブ・ビデオ・レベ、
c＝同期パルス・レベル。図61を参照。
_______
_______
_______
VSYNC ＝1の場合は、0に遷移します。VSYNC ＝0の場合は、0のままとなります。3レベルの同期パルスの生成が不要な場合は、VSYNCを常に0にします。
REV. 0
― 45 ―
ADV7390/ADV7391/ADV7392/ADV7393
• サブキャリア・リセット（ SCR ）モード（サブアドレス
0x84、ビット[2:1]＝01）では、SFL/MISOピン上のローか
ED/HDタイミング・リセット
サブアドレス0x34、ビット0
ED/HD タイミング・リセットを行うには、 ED/HD タイミン
グ・リセット制御ビット（サブアドレス0x34、ビット0）を1に
らハイへの遷移により、サブキャリア位相リセットの後に
続くフィールドで、サブキャリア位相を0にリセットできま
す。
設定します。この状態では、水平カウンタと垂直カウンタはリ
セットされたままです。このビットの値を0 に戻すと、内部カ
ウンタがカウント処理を再開します。このタイミング・リセッ
トはED/HDカウンタのみに適用されます。
このリセット信号は、最小1クロック・サイクルの間、ハイ
レベルに保持する必要があります。
フィールド・カウンタはリセットされないため、フィール
ド 7 （ PAL ）またはフィールド 3 （ NTSC ）にリセット信号
を印加することを推奨します。位相のリセットは、次の
フィールド、すなわちフィールド1で発生しますが、それは
内部カウンタと正しく整合して行われます。サブアドレス
0xBB のフィールド・カウント・レジスタを使って、アク
ティブ・フィールドの数を識別できます。
SDサブキャリア周波数ロック、サブキャリ
ア・リセット、タイミング・リセット
サブアドレス0x84、ビット[2:1]
ADV739xは、SFL/MISOピンとSDモード・レジスタ4（サブ
アドレス 0x84 、ビット [2:1] ）とともに、タイミング・リセッ
ト・モード、サブキャリア位相リセット・モード、またはSFL
• サブキャリア周波数ロック（ SFL ）モード（サブアドレス
0x84、ビット[2:1]＝11）では、ADV739xを使用して外部
ビデオ・ソースにロックできます。SFLモードでは、
ADV739xはライン長変化を補償するためにサブキャリア周
波数を自動的に変更します。たとえば ADV739x は、 SFL
モードで使用できます。
• タイミング・リセット（TR）モード（サブアドレス0x84、
ビット[2:1]＝10）では、SFL/MISOピン上のローからハイ
への遷移でタイミング・リセットを実行します。この状態
では、水平カウンタと垂直カウンタはリセットされたまま
です。このピンを開放すると（ローレベルにする）、内部カ
ウンタがカウント処理を再開し（フィールド 1 から開始）、
サブキャリア位相がリセットされます。
フォーマットのデジタル・データ・ストリームを生成する
ビデオ・デコーダADV7403に接続すると、ラインごとの補
償サブキャリア周波数を自動的に変更します（図64を参照）。
このデジタル・データ・ストリームは 67 ビット幅で、サブ
キャリアはビット0∼21に含まれます。各ビットは2クロッ
ク・サイクル長です。
ピンをハイレベルに維持する最小時間は 1 サイクルとしま
す。そうしないと、このリセット信号が認識されないこと
があります。タイミング・リセットはSDタイミング・カウ
ンタにのみ適用されます。
START OF FIELD 4 OR 8
DISPLAY
307
310
FSC PHASE = FIELD 4 OR 8
313
320
NO TIMING RESET APPLIED
DISPLAY
START OF FIELD 1
1
2
3
4
5
6
7
21
TIMING RESET PULSE
TIMING RESET APPLIED
図62.
06234-062
307
F SC PHASE = FIELD 1
SDタイミング・リセット・タイミング図（サブアドレス0x84、ビット[2:1]＝10）
DISPLAY
307
310
START OF FIELD 4 OR 8
313
FSC PHASE = FIELD 4 OR 8
320
NO FSC RESET APPLIED
307
310
START OF FIELD 4 OR 8
313
FSC PHASE = FIELD 1
320
FSC RESET PULSE
FSC RESET APPLIED
図63.
06234-063
DISPLAY
SDサブキャリア位相リセット・タイミング図（サブアドレス0x84、ビット[2:1]＝01）
― 46 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
ADV739x
CLKIN
DAC 1
LCC1
COMPOSITE
VIDEO 1
H/L TRANSITION
COUNT START
SFL
SFL/MISO
DAC 3
ADV7403 P19 TO
VIDEO
DECODER
P10
14 BITS
SUBCARRIER
LOW PHASE
128
13
DAC 2
PIXEL PORT 5
4 BITS
RESERVED
0
21
14
19
SEQUENCE
BIT 3
RESET BIT 4
RESERVED
FSC PLL INCREMENT 2
0
RTC
6768
VALID
SAMPLE
INVALID
SAMPLE
1FOR EXAMPLE, VCR OR CABLE.
2F
SC PLL INCREMENT IS 22 BITS LONG. VALUE LOADED INTO ADV73xx F SC DDS REGISTER
FSC PLL INCREMENTS BITS 21:0 PLUS BITS 0:9 OF SUBCARRIER FREQUENCY REGISTERS.
3SEQUENCE BIT
8/LINE
LOCKED
CLOCK
5 BITS
RESERVED
IS
PAL: 0 = LINE NORMAL, 1 = LINE INVERTED
NTSC: 0 = NO CHANGE
4RESET ADV739x DDS.
5REFER TO THE ADV7390/ADV7391 AND ADV7392/ADV7393 “INPUT CONFIGURATION” TABLES FOR PIXEL DATA PIN ASSIGNMENTS.
図64.
SDサブキャリア周波数ロックのタイミングと接続図（サブアドレス0x84、ビット[2:1]＝11）
SD VCR FF/RW同期
サブアドレス0x82、ビット5
エンコーダとデコーダを使用する DVD レコード・アプリケー
ションでは、VCR FF/RW同期制御ビットを非標準の入力ビデ
オ（早送りモードまたは巻戻しモード）に使用できます。
早送りモードでは、入力ビデオの新しいフィールドの先頭にあ
る同期情報は、一般に正しいライン／フィールド数に達する前
に出現します。巻戻しモードでは、この同期信号は一般にライ
ン／フィールドの合計数に達した後で出現します。通常これは、
出力ビデオがフィールド信号を壊したことを意味します。なぜ
なら入力ビデオによって1 つの信号が生成され、内部ライン／
フィールド・カウンタがフィールドの最後に到達したときに内
部の信号が生成されるからです。
VCR FF/RW 同期制御がイネーブルになると（サブアドレス
0 x 8 2 、 ビ ッ ト 5 ）、 ラ イ ン ／ フ ィ ー ル ド ・ カ ウ ン タ が 入 力
_______
VSYNC 信号に従って更新されます。この更新は、アナログ出
_______
力信号が入力 VSYNC 信号と一致したときに実行されます。
この制御は、スレーブ・モード0 以外のすべてのスレーブ・タ
イミング・モードで使用できます。
SDタイミング・モード0（スレーブ・オプション）では、VBI
がイネーブルの場合は、EAV/SAVコード内のブランキング・
ビットが上書きされます。このタイミング・モードでもVBIを
使用できます。
CGMSがイネーブルでVBIがディスエーブルの場合も、CGMS
データを出力に使用できます。
SDサブキャリア周波数レジスタ
サブアドレス0x8C∼0x8F
サブキャリア周波数の設定には、4つの8ビットレジスタを使用
します。これらのレジスタの値は、以下の式を使って計算しま
す。
サブキャリア周波数レジスタ＝
1ビデオ・ライン内のサブキャリア同期数
1ビデオ・ライン内の27MHzクロック・サイクルの数
サブアドレス0x31、ビット4；サブアドレス0x83、
ビット4
ADV739xは、SD、ED、およびHDモードで、垂直ブランキン
グ・インターバル（VBI）データ（CGMS、WSS、VITSなど）
を含む入力データを受信できます。
VBI がディスエーブルの場合は（ ED/HD ではサブアドレス
0x31 、ビット4 、SD ではサブアドレス0x83 、ビット4 ）、VBI
データは出力には存在せず、 VBI 全体がブランクとなります。
×232
ここで、合計値は一番近い整数に四捨五入されます。
たとえば、NTSCモードの場合：
サブキャリア・レジスタ値＝
垂直ブランキング・インターバル
227.5
× 32＝569408543
1716 2
ここで、
サブキャリア・レジスタ値＝569408543d＝0_21F07C1F
SD FSCレジスタ0: 0x1F
SD FSCレジスタ1: 0x7C
SD FSCレジスタ2: 0xF0
SD FSCレジスタ3: 0x21
これらの制御ビットは、すべてのマスター／スレーブ・タイミ
ング・モードで有効です。
VBIデータは、SMPTE 293M（525p）規格では各フレームの
ライン13∼42に挿入でき、ITU-R BT.1358（625p）規格では
ライン6∼43に挿入できます。
VBIデータは、NTSCではライン10∼20に、PALではライン7∼
22に出力できます。
REV. 0
06234-064
TIME SLOT 01
― 47 ―
ADV7390/ADV7391/ADV7392/ADV7393
FSCの設定
サブキャリア周波数レジスタの値は、前の例に示すように分割
されて4つのFSCレジスタに分けられます。4つのサブキャリア
周波数レジスタは、サブキャリア周波数レジスタ 0 からサブ
キャリア周波数レジスタ3 まで順番に書き込みする必要があり
ます。サブキャリア周波数は、ADV739xが最後のサブキャリ
ア周波数レジスタ・バイトを受信した後に更新されます。
代表的なFSC値
表37は、サブキャリア周波数レジスタに書き込むべき値を示し
ます（NTSCとPAL B/D/G/H/Iの場合）。
表37.
代表的なFSC値
Subaddress
Description
NTSC
PAL B/D/G/H/I
0x8C
FSC0
0x1F
0xCB
0x8D
FSC1
0x7C
0x8A
0x8E
FSC2
0xF0
0x09
0x8F
FSC3
0x21
0x2A
27MHzのクロック信号はCLKINピンに入力します。組込みの
_______
_______
EAV/SAVタイミング・コード、またはHSYNCおよびVSYNC
ピンに入力される水平／垂直外部同期信号は、入力ピクセル・
データの同期をとるために使用します。
NTSCモードとPALモードで使用できるすべての入力設定、出
力設定、および機能は、 SD ノンインターレース・モードで使
用できます。
240p/59.94Hz入力の場合は、ADV739xをNTSC動作に対応す
るように設定し、サブアドレス 0x88 、ビット 1 を 1 に設定しま
す。
288p/50Hz入力の場合は、ADV739xをPAL動作に対応するよ
うに設定し、サブアドレス0x88、ビット1を1に設定します。
SDスクエア・ピクセル・モード
サブアドレス0x82、ビット4
ADV739x は、スクエア・ピクセル・モードで使用できます
（ サ ブ ア ド レ ス 0 x 8 2 、 ビ ッ ト 4 ）。 N T S C 動 作 の 場 合 は
24.5454MHzのクロック入力が必要であり、PAL動作の場合は
29.5MHzのクロック入力が必要です。内部タイミング・ロジッ
SDノンインターレース･モード
サブアドレス0x88、ビット1
ADV739xはSDノンインターレース・モードに対応します。こ
のモードを使って、 NTSC および PAL のフレーム・レートの 2
倍の速度（それぞれ240p/59.94Hz、288p/50Hz）でプログレッ
シブ入力を ADV739x に入力できます。 SD ノンインターレー
ス・モードはサブアドレス0x88、ビット1を使用してイネーブ
クは、スクエア・ピクセル・モード動作に合わせて調整されま
す。
スクエア・ピクセル・モードでは、図65と図66に示すタイミン
グ図が適用されます。
ルにできます。
ANALOG
VIDEO
EAV CODE
4 CLOCK
NTSC/PAL M SYSTEM
(525 LINES/60Hz)
SAV CODE
0 F F A A A
0 F F B B B
ANCILLARY DATA
(HANC)
C
C
8 1 8 1 F 0 0 X C Y C Y C
Y r Y b
b
0 0 0 0 F 0 0 Y b
r
4 CLOCK
272 CLOCK
PAL SYSTEM
(625 LINES/50Hz)
1280 CLOCK
4 CLOCK
4 CLOCK
344 CLOCK
START OF ACTIVE
VIDEO LINE
END OF ACTIVE
VIDEO LINE
図65.
1536 CLOCK
06234-065
INPUT PIXELS
F 0 0 X 8 1 8 1
C
Y
Y
F 0 0 Y 0 0 0 0
r
スクエア・ピクセル・モードのEAV/SAV組込みタイミング
HSYNC
FIELD
Cb
Y
Cr
PAL = 308 CLOCK CYCLES
NTSC = 236 CLOCK CYCLES
図66.
Y
06234-066
PIXEL
DATA
スクエア・ピクセル・モードのアクティブ・ピクセル・タイミング
― 48 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
フィルタ
EXTENDED (SSAF) PrPb FILTER MODE
表38に、ADV739xで使用できる設定可能なフィルタの概要を
示します。
–10
選択可能なフィルタ
Subaddress
SD Luma LPF NTSC
0x80
SD Luma LPF PAL
0x80
SD Luma Notch NTSC
0x80
SD Luma Notch PAL
0x80
SD Luma SSAF
0x80
SD Luma CIF
0x80
SD Luma QCIF
0x80
SD Chroma 0.65 MHz
0x80
SD Chroma 1.0 MHz
0x80
SD Chroma 1.3 MHz
0x80
SD Chroma 2.0 MHz
0x80
SD Chroma 3.0 MHz
0x80
SD Chroma CIF
0x80
SD Chroma QCIF
0x80
SD PrPb SSAF
0x82
ED/HD Sinc Compensation Filter
ED/HD Chroma SSAF
–20
–30
–40
–50
–60
0
1
2
3
4
FREQUENCY (MHz)
図67.
5
PrPb SSAFフィルタ
このフィルタがディスエーブルの場合は、表 39 に示す色信号
フィルタの 1 つを選択して CVBS 信号や輝度信号／色信号に使
用できます。
表39.
内部フィルタの仕様
Filter
Pass-Band
Ripple (dB)1 3 dB Bandwidth (MHz)2
0x33
Luma LPF NTSC
0.16
4.24
0x33
Luma LPF PAL
0.1
4.81
Luma Notch NTSC 0.09
2.3/4.9/6.6
SD内部フィルタ応答
Luma Notch PAL
0.1
3.1/5.6/6.4
サブアドレス0x80、ビット[7:2]；サブアドレス0x82、
ビット0
Yフィルタは、2つのローパス応答、2つのノッチ応答、ゲイン
の増大／減衰がある場合とない場合の拡張（SSAF）応答、CIF
応答、QCIF応答など、複数の周波数応答に対応します。PrPb
フィルタは、 6 つのローパス応答、 CIF 応答、 QCIF 応答など、
さまざまな周波数応答に対応します（図36、37を参照）
。
Luma SSAF
0.04
6.45
Luma CIF
0.127
3.02
SD 輝度信号 SSAF ゲインがイネーブルの場合（サブアドレス
0x87、ビット4）は、−4∼＋4dBの範囲で13の応答の選択がで
きます。必要な応答を設定するにはサブアドレス 0xA2 を使用
します。図33∼35に周波数応答の特性を示します。
ADV739xには、表38に示す色信号フィルタのほかに、色差コ
ンポーネント出力（ Pr および Pb ）用に特に設計された SSAF
フィルタがあります。このフィルタは、2.7MHzまでのカット
オフ周波数と、3.8MHzで−40dBのゲインを特長とします（図
67 を参照）。このフィルタは、サブアドレス0x82 、ビット0 で
1
2
制御できます。
REV. 0
6
06234-067
Filter
G A I N ( d B)
表38.
0
― 49 ―
Luma QCIF
Monotonic
1.5
Chroma 0.65 MHz
Monotonic
0.65
Chroma 1.0 MHz
Monotonic
1
Chroma 1.3 MHz
0.09
1.395
Chroma 2.0 MHz
0.048
2.2
Chroma 3.0 MHz
Monotonic
3.2
Chroma CIF
Monotonic
0.65
Chroma QCIF
Monotonic
0.5
通過帯域リップルは通過帯域における0dB応答からの最大変動であり、dB単位で
測定されます。通過帯域は、ローパス・フィルタでは0Hz∼fc（Hz）の周波数限
界を持ち、ノッチ・フィルタでは0Hz∼f1（Hz）およびf2（Hz）∼無限大の周波
数限界を持つと定義されます。ここで、fc、f1およびf2は−3dBポイントです。
3dB帯域幅は−3dBのカットオフ周波数。
ADV7390/ADV7391/ADV7392/ADV7393
ED/HD Sinc補償フィルタ応答
サブアドレス0x33、ビット3
ADV739x は、 ED/HD モードでの動作時に、DAC1 、 DAC2 、
DAC3でのsincロールオフの影響を改善できるように設計され
G A I N ( d B)
たフィルタを備えています。このフィルタはデフォルトではイ
ネーブルにされています。これをディスエーブルにするには、
サブアドレス0x33、ビット3を使用します。図68と図69に、こ
のフィルタの利点を示します。
表40は、出力規格選択がEIA770.2/EIA770.3に設定された場合
に（サブアドレス0x30、ビット[1:0]＝00）、カラー・レジスタ
に設定できるサンプル・カラー値を示しています。
表40.
出力規格がEIA770.2/EIA770.3 ED/HDの場合の
サンプル・カラー値
Sample
Color
Y Value
Cr Value
Cb Value
0.5
White
235
(0xEB) 128
(0x80)
128
(0x80)
0.4
Black
16
(0x10)
128
(0x80)
128
(0x80)
0.3
Red
81
(0x51)
240
(0xF0)
90
(0x5A)
0.2
Green
145
(0x91)
34
(0x22)
54
(0x36)
0.1
Blue
41
(0x29)
110
(0x6E)
240
(0xF0)
Yellow
210
(0xD2) 146
(0x92)
16
(0x10)
–0.1
Cyan
170
(0xAA) 16
(0x10)
166
(0xA6)
–0.2
Magenta
106
(0x6A) 222
(0xDE) 202
(0xCA)
0
–0.3
色空間変換マトリックス
–0.4
0
5
図68.
ED/HD Sinc補償フィルタ・イネーブル
10
15
20
FREQUENCY (MHz)
25
30
サブアドレス0x03∼0x09
内部色空間変換（CSC）マトリックスは、モード選択レジスタ
（サブアドレス0x01、ビット[6:4]）に設定されている入力モー
06234-068
–0.5
ドに基づいて、すべての色空間変換を自動的に実行します。表
41と表42に、このマトリックスで使用できるオプションを示し
0.5
ます。
0.4
ADV7392/ADV7393は、RGB入力からYPrPb出力へのSD色空
間変換に対応します。しかし、 RGB 入力から YPrPb 出力への
ED/HD色空間変換には対応していません。
0.3
G A I N ( d B)
0.2
0.1
表41.
SD色空間変換オプション
0
–0.1
YPrPb/RGB Out
(Reg. 0x02, Bit 5)
RGB In/YCrCb In
(Reg. 0x87, Bit 7)
YCrCb YPrPb
1
0
YCrCb RGB
0
0
RGB2
YPrPb
1
1
RGB
RGB
0
1
Input
–0.2
–0.3
–0.5
0
図69.
5
10
15
20
FREQUENCY (MHz)
25
30
06234-069
–0.4
Output1
2
1
ED/HD Sinc補償フィルタ・ディスエーブル
2
CVBS/YC出力はどのCSCの組合せでも使用できます。
ADV7392/ADV7393（40ピン・デバイス）でのみ使用できます。
表42.
ED/HDテスト・パターン・カラー制御
サブアドレス0x36∼0x38
サブアドレス0x36∼0x38の3個の8ビット・レジスタは、内部
ED/HDテスト・パターン・ジェネレータ（サブアドレス0x31、
ビット 2 ＝ 1 ）の出力カラーの設定に使用します。これはクロ
ス・ハッチ・パターンのラインであっても、同一色フィールド
のテスト・パターンであってもかまいません。これらのレジス
タは外部ピクセル・データ入力のカラー制御用には使えませ
ん。
白、黒、および飽和した原色と補色を得るために使用される輝
度信号（Y）と色差（Cr、Cb）信号の値は、ITU-R BT.601-4
規格に準拠します。
ED/HD色空間変換オプション
Input
Output
YPrPb/RGB Out (Reg. 0x02, Bit 5)
YCrCb
YPrPb
1
YCrCb
RGB
0
ED/HD手動CSCマトリックス調整機能
ED/HD 手動CSC マトリックス調整機能は、色空間変換用に独
自の係数処理を可能にします。この機能は、 ED モードと HD
モードでのみ使用できます。この機能をイネーブルにするには、
サブアドレス0x02、ビット3を使用します。
CSCマトリックスは、選択された入力モード（EDまたはHD）
と選択された出力色空間（表42を参照）に基づいて色空間変換
を自動的に行うため、通常はこの調整機能をイネーブルにする
必要はありません。したがって、この機能はデフォルトでは
ディスエーブルになっています。
― 50 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
RGB出力が選択された場合は、ED/HD CSCマトリックス・ス
たとえば、SMPTE 293Mでは以下の変換式を使用します。
ケーラは以下の式を使用します。
R＝Y＋1.402Pr
R＝GY×Y＋RV×Pr
G＝Y−0.714Pr−0.344Pb
G＝GY×Y−（GU×Pb）−（GV×Pr）
B＝Y＋1.773Pb
B＝GY×Y＋BU×Pb
プログラマブルな CSC マトリックスは、外部の ED/HD ピクセ
ル・データ用に使用しますが、内部テスト・パターンがイネー
ブルのときは無効となります。
なお、減算はハードウェアで実行されます。
YPrPb出力が選択された場合は、以下の式が使用されます。
CSCマトリックスの設定
Y＝GY×Y
YCrCbからRGBへの色空間変換でED/HD CSCマトリックス係
Pr＝RV×Pr
数のカスタム操作が必要な場合は、以下の手順を実行します。
Pb＝BU×Pb
1. ED/HD手動CSCマトリックス調整機能をイネーブルにしま
す（サブアドレス0x02、ビット3）。
ここで、
GY＝サブアドレス0x05、ビット[7:0]およびサブアドレス0x03、
ビット[1:0]
GU＝サブアドレス0x06、ビット[7:0]およびサブアドレス0x04、
ビット[7:6]
GV＝サブアドレス0x07、ビット[7:0]およびサブアドレス0x04、
ビット[5:4]
BU＝サブアドレス0x08、ビット[7:0]およびサブアドレス0x04、
ビット[3:2]
RV＝サブアドレス0x09、ビット[7:0]およびサブアドレス0x04、
ビット[1:0]
CSCマトリックスは、パワーアップ時にデフォルト値（表43）
が設定されます。
表43.
ED/HD手動CSCマトリックスのデフォルト値
2. 出力をRGBに設定します（サブアドレス0x02、ビット5）。
3. Sync on PrPb をディスエーブルにします（サブアドレス
0x35、ビット2）。
4. Sync on RGBをイネーブルにします（オプション）（サブア
ドレス0x02、ビット4）。
GY値は緑の信号出力レベルを、BU値は青の信号出力レベルを、
RV値は赤の信号出力レベルを制御します。
SD輝度信号とカラーの制御
サブアドレス0x9C∼0x9F
SD Y スケール、 SD Cb スケール、 SD Cr スケールは 3 つの 10
ビット・コントロール・レジスタであり、SD の Y 、 Cb 、およ
びCrの出力レベルをスケーリングします。
Subaddress
Default
0x03
0x03
0x04
0xF0
0x05
0x4E
0x06
0x0E
0x07
0x24
0x08
0x92
Y、Cb、またはCrスケール値＝1.3×512＝665.6
0x09
0x7C
Y、Cb、またはCrスケール値＝666（一番近い整数に四捨
五入）
これらのレジスタはそれぞれ、 Cb または Cr レベルを初期値の
0.0から2.0倍に、Yレベルを0.0から1.5倍にスケーリングするた
めに必要な値を表します。これらの10ビットの値は、以下の式
を使って計算されます。
Y、Cb、またはCrスケール値＝スケール係数×512
たとえば、スケール係数＝ 1.3 の場合は、以下の値が得られま
す。
ED/HD 手動 CSC マトリックス調整機能がイネーブルの場合、
サブアドレス0x03∼0x09のデフォルトの係数値はHD色空間に
のみ有効です。カラー・コンポーネントは、1080iおよび720p
規格（ SMPTE 274M 、 SMPTE 296M ）に従って変換されま
す。
R＝Y＋1.575Pr
Y、Cb、またはCrスケール値＝1010 0110 10b
サブアドレス0x9C、SDスケールLSBレジスタ＝0x2A
サブアドレス0x9D、SD Yスケール・レジスタ＝0xA6
サブアドレス0x9E、SD Cbスケール・レジスタ＝0xA6
サブアドレス0x9F、SD Crスケール・レジスタ＝0xA6
なお、この機能は、すべてのインターレース出力信号、すなわ
ちCVBS、YC、YPrPb、RGBに影響を及ぼします。
G＝Y−0.468Pr−0.187Pb
B＝Y＋1.855Pb
変換係数は、 315 を乗算してから、 ED/HD CSC マトリック
ス・レジスタに書き込みます。これは、 GY ＝ 0x13B 、 GU ＝
0x03B、GV＝0x093、BU＝0x248、RV＝0x1F0のデフォルト
値に反映されます。
ED/HD手動CSCマトリックス調整機能がイネーブルのときに、
別の入力規格（EDなど）を使用する場合は、GY、GU、GV、
BU、RVのスケール値をこの入力規格色空間に従って調整する
必要があります。カラー・コンポーネント変換ではさまざまな
スケール値が使用される可能性があることを考慮してください。
REV. 0
― 51 ―
ADV7390/ADV7391/ADV7392/ADV7393
SD色相調整制御
サブアドレス0xA0
SD色相調整コントロール・レジスタ（サブアドレス0xA0）を
イネーブルにして、 SD コンポジット出力と色信号出力の色相
を調整できます。この機能は、サブアドレス0x87、ビット2を
使ってイネーブルにできます。
サブアドレス 0xA0 は、ビデオ・データの色相の変動、すなわ
ちカラー・バースト期間のサブキャリアの位相を基準にしたア
クティブ・ビデオ期間のサブキャリアの位相の変動に必要な
ビットを含んでいます。ADV739xは、0.17578125°をインクリ
メント単位とする± 22.5° の範囲を調整できます。通常動作
（ゼロ調整）では、このレジスタは 0x80 に設定されます。値
0xFFと0x00は、それぞれ、NTSCモードで実行できる調整の上
限値と下限値を表します。値0xFFと0x01は、それぞれ、PAL
モードで実行できる調整の上限値と下限値を表します。
ペデスタルありのNTSCでは、セットアップは0IREから
22.5IREまで変動が可能です。また、ペデスタルなしのNTSC
（図 70 を参照）と PAL では、セットアップは− 7.5IRE から
＋15IREまで設定変更が可能です。
SD明度コントロール・レジスタは8ビット・レジスタです。こ
の 8 ビット・レジスタの下位 7 ビットで明度レベルを調整しま
す。ブライトネスレベルは正の値または負の値となります。
たとえば、
ペデスタルありのNTSC信号に＋20IREの明度レベルを加算す
るには、サブアドレス0xA1に0x28を書き込みます。
0×（SD明度値）＝
0×（IRE値×2.015631）＝
0×（20×2.015631）＝0×（40.31262）≒ 0x28
PAL 信号に−7IRE の明度レベルを加算するには、サブアドレ
ス0xA1に0x72を書き込みます。
色相調整値は、以下の式を使って計算されます。
色相調整（°）＝0.17578125°（HCRd−128）
0×（SD 明度値）＝
ここで、 HCR dは色相調整コントロール・レジスタ（ 10 進数）
です。
0×（IRE値×2.075631）＝
0×（7×2.015631）＝ 0x（14.109417）≒ 0001110b
たとえば、色相を＋ 4° 調整するには、 0x97 を色相調整コント
ロール・レジスタに書き込みます。
4
＋
≒
＝
0.17578125 128 151d 0x97
0001110bの2の補数＝1110010b＝0x72
表44.
この場合、合計値は最も近い整数に四捨五入されます。
色相を−4°調整するには、0x69を色相調整コントロール・レジ
スタに書き込みます。
−4
0.17578125
＋128≒105d＝0x69
この場合、合計値は最も近い整数に四捨五入されます。
ブライトネス制御の例1
Setup Level
(NTSC) with
Pedestal
Setup Level
(NTSC) Without
Pedestal
Setup
Level
(PAL)
Brightness
Control
Value
22.5 IRE
15 IRE
15 IRE
0x1E
15 IRE
7.5 IRE
7.5 IRE
0x0F
7.5 IRE
0 IRE
0 IRE
0x00
0 IRE
–7.5 IRE
–7.5 IRE
0x71
0x3F∼0x44の範囲内の値を指定すると、無効な出力信号になることがあります。
SDブライトネス検出
1
サブアドレス0xBA
ADV739xは、入力ビデオ・データの輝度レベルをモニターす
ることができます。 SD ブライトネス検出レジスタ（サブアド
レス0xBA）は読出し専用レジスタです。
SD入力規格の自動検出
SDブライトネス制御
設定します。
サブアドレス0xA1、ビット[6:0]
この機能がイネーブルの場合、SDブライトネス／WSSコント
ロール・レジスタ（サブアドレス0xA1）は、スケールされたY
この機能をイネーブルにすると、 ADV739x は NTSC または
PAL B/D/G/H/I 入 力 ス ト リ ー ム を 自 動 的 に 識 別 し ま す 。
ADV739xは、識別した規格に対応する値でサブキャリア周波
数レジスタを自動的に更新します。また、識別した規格を正し
くエンコードできるように設定もできます。
データにプログラマブルなセットアップ・レベルを加算するこ
とによって、ブライトネスの制御に使用できます。この機能は、
サブアドレス0x87、ビット3を使ってイネーブルにします。
サブアドレス0x87、ビット5
ADV739xにはSD入力規格の自動検出機能があります。この機
能をイネーブルにするには、サブアドレス0x87、ビット5を1に
SD規格ビット（サブアドレス0x80、ビット[1:0]）およびサブ
キャリア周波数レジスタは、識別した規格を反映させるための
更新は行いません。すべてのレジスタは、デフォルト値かユー
ザ定義値を保持します。
NTSC WITHOUT PEDESTAL
+7.5 IRE
100 IRE
0 IRE
図70.
NEGATIVE SETUP
VALUE ADDED
06234-070
–7.5 IRE
POSITIVE SETUP
VALUE ADDED
NO SETUP
VALUE ADDED
ブライトネス制御値の例
― 52 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
ダブル・バッファリング
サブアドレス0x33、ビット7（ED/HD）
サブアドレス0x88、ビット2（SD）
ダブル・バッファ・レジスタは、フィールドごとに1 回更新さ
れます。ダブル・バッファリング方式の場合、レジスタ設定の
変更は、アクティブ・ビデオ期間中は行わず、次のフィールド
のアクティブ・ビデオ開始前に有効となるため、性能全体が向
上します。
ダブル・バッファリングはサブアドレス0x33、ビット7を使用
し、ED/HDガンマA／ガンマB曲線、ED/HD CGMSといった
ED/HDレジスタでアクティブにできます。
また、ダブル・バッファリングは、サブアドレス0x88、ビット
2を使用し、SDレジスタ、すなわちSDガンマA／ガンマB曲線、
SD Yスケール、SD Crスケール、SD Cbスケール、SDブライ
トネス、SDクローズド・キャプション、SD Macrovisionビッ
ト[5:0]（サブアドレス0xE0、ビット[5:0]）でアクティブにす
図71のケースBでは、ビデオ出力信号ゲインが低下します。同
期信号の底の絶対レベルとブランキング・レベルは両方ともリ
ファレンス・ビデオ出力信号と比較して減少します。信号の全
体的なゲインは、リファレンス信号よりも減少します。
この機能の使用できる範囲は、DACの公称出力の±7.5%で仕
様で規定されています。たとえば、DACの出力電流が4.33mA
の場合、 DAC のゲイン・コントロール機能はこの出力電流を
4.008 mA（−7.5%）から4.658 mA（＋7.5%）まで変更でき
ます。
コントロール・レジスタのリセット値は0x00です。すなわち、
公称値のDAC電流が出力されます。表45は、DACの出力電流
の変化を 4.33 mA （公称値）の出力電流を基準に示していま
す。
表45.
DAC Current
Subaddress 0x0B (mA)
% Gain
ることができます。
プログラマブルなDACゲイン・コントロール
サブアドレス0x0B
DAC出力信号のゲインは、絶対レベルを基準に増減することが
できます。これを図71に示します。
DAC1∼DAC3は、レジスタ0x0Bで制御します。
GAIN PROGRAMMED IN DAC OUTPUT LEVEL
REGISTERS, SUBADDRESS 0x0B
700mV
300mV
CASE B
DACゲイン・コントロール
NEGATIVE GAIN PROGRAMMED IN
DAC OUTPUT LEVEL REGISTERS,
SUBADDRESS 0x0B
700mV
0100 0000 (0x40)
4.658
7.5000%
0011 1111 (0x3F)
4.653
7.3820%
0011 1110 (0x3E)
4.648
7.3640%
...
...
...
...
...
...
0000 0010 (0x02)
4.43
0.0360%
0000 0001 (0x01)
4.38
0.0180%
0000 0000 (0x00)
4.33
0.0000%
1111 1111 (0xFF)
4.25
–0.0180%
1111 1110 (0xFE)
4.23
–0.0360%
...
...
...
...
...
...
1100 0010 (0xC2)
4.018
–7.3640%
1100 0001 (0xC1)
4.013
–7.3820%
1100 0000 (0xC0)
4.008
–7.5000%
Note
Reset value,
nominal
ガンマ補正
サブアドレス0x44∼0x57（ED/HD）
サブアドレス0xA6∼0xB9（SD）
一般にガンマ補正は、信号入力と（CRTで認識される）出力輝
06234-071
300mV
図71.
度レベルの非直線的な関係を補償するために使用されます。こ
れは、非直線処理が行われるケースにはすべて適用できます。
プログラマブルなDACゲイン―正と負のゲイン
ガンマ補正は、次の関数を使用します。
図71のケースAでは、ビデオ出力信号ゲインが増大します。同
期信号の底の絶対レベルとブランキング・レベルは両方ともリ
ファレンス・ビデオ出力信号と比較して増大します。信号の全
体的なゲインは、リファレンス信号よりも増大します。
SignalOUT = (SignalIN)γ
ここで、γ＝ガンマ補正係数
ガンマ補正は、SDおよびED/HDビデオに適用できます。どち
らも20個の8ビット・レジスタがあります。これらはガンマ補
正曲線AとBを設定するために使用します。
ED/HDガンマ補正は、サブアドレス0x35、ビット5を使ってイ
ネーブルにします。 ED/HD ガンマ補正曲線 A はサブアドレス
0x44∼0x4Dで設定し、ED/HDガンマ補正曲線Bはサブアドレ
ス0x4E∼0x57で設定します。
REV. 0
― 53 ―
ADV7390/ADV7391/ADV7392/ADV7393
SDガンマ補正は、サブアドレス0x88、ビット6を使ってイネー
ブルにします。 SD ガンマ補正曲線 A はサブアドレス 0xA6 ∼
0xAF で設定し、 SD ガンマ補正曲線 B はサブアドレス 0xB0 ∼
0xB9で設定します。
ガンマ補正は輝度信号データに対してのみ実行します。2 つの
補正曲線 A と B のいずれか一方を選択できます。一度に使用で
きる曲線は1つだけです。ED/HDガンマ補正では、サブアドレ
ス0x35、ビット4を使って曲線の選択を行い、SDガンマ補正で
は、サブアドレス0x88、ビット7を使って曲線の選択を行いま
す。
ガンマ補正曲線の形状を調整するには、曲線の10箇所の位置で
曲線の特性を定義する必要があります。これらの位置での特性
を変更することで、ガンマ補正曲線の形状を変えることができ
ます。これらのポイント間では、線形補間によって中間値を生
成します。全体で256ポイントの長さを持つ曲線を考えてみる
と、設定可能な 10 箇所の位置は 24 、 32 、 48 、 64 、 80 、 96 、
128 、 160 、 192 、 224 の各ポイントとなります。位置 0 、 16 、
240、255は固定されているので、変更できません。
ガンマ補正レジスタを設定する場合は、以下の計算式を使って
10個の設定可能な曲線値を計算します。
γn＝
γ
n−16
240−16
＋6
×
（240−16）
ここで、
γn＝ガンマ補正レジスタに書き込まれるガンマ補正曲線のポイ
ントnの値
n＝24、32、48、64、80、96、128、160、192、または224
γ＝ガンマ補正係数
たとえば、設定可能なすべての曲線データ・ポイントに対して
γ＝0.5を設定すると、以下のγn値が得られます。
ここで、各式の計算値は最も近い整数に四捨五入されます。
γ24＝［（8/224）0.5×224］＋16＝58
γ32＝［（16/224）0.5×224］＋16＝76
γ48＝［（32/224）0.5×224］＋16＝101
曲線位置16∼240の設定可能な位置の値とガンマ補正曲線の応
答を計算すると、以下の値が得られます。
γ64＝［（48/224）0.5×224］＋16＝120
γ80＝［（64/224）0.5×224］＋16＝136
xDESIRED = (xINPUT)γ
γ96＝［（80/224）0.5×224］＋16＝150
ここで、
γ128＝［（112/224）0.5×224］＋16＝174
xDESIRED ＝希望するガンマ補正出力
xINPUT ＝リニア入力信号
γ ＝ガンマ補正係数
γ160＝［（144/224）0.5×224］＋16＝195
γ192＝［（176/224）0.5×224］＋16＝214
γ224＝［（208/224）0.5×224］＋16＝232
図72と図73のガンマ曲線は単なる例であり、実際には16∼240
の範囲で任意のユーザ定義曲線を生成できます。
G A MMA CORRECT E D A MPL IT UDE
SIGNAL OUTPUT
200
0.5
150
100
SIGNAL INPUT
50
図72.
0
50
100
150
LOCATION
200
250
250
0.3
200
0.5
150
100
SI
― 54 ―
T
PU
IN
1.5
1.8
0
図73.
ガンマ値0.5に対する信号入力（ランプ）と信号出力
AL
GN
50
0
06234-072
G A MMA CO RRE CTE D A MPL ITUDE
250
0
GAMMA CORRECTION BLOCK TO A RAMP INPUT FOR
VARIOUS GAMMA VALUES
300
50
100
150
LOCATION
200
250
06234-073
GAMMA CORRECTION BLOCK OUTPUT TO A RAMP INPUT
300
信号入力（ランプ）と選択可能な出力曲線
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
ED/HDシャープネス・フィルタおよびアダプ
ティブ・フィルタ制御
サブアドレス0x40、サブアドレス0x58∼0x5D
ADV739xには、使用できる3つのフィルタ・モードがあります。
シャープネス・フィルタ・モードと2 つのアダプティブ・フィ
入力信号の輝度の微分値（変化量）は、 3 つの設定可能なス
レッショールド値、すなわち ED/HD アダプティブ・フィル
タ・スレッショールド A 、スレッショールド B 、およびスレッ
ショールドC（サブアドレス0x5B、0x5C、および0x5D）と比
較されます。推奨スレッショールド範囲は16∼235ですが、0∼
255の範囲であればどの値でも使用できます。
ルタ・モードです。
ED/HDシャープネス・フィルタ・モード
図 74 に示す周波数範囲で Y 信号を増幅または減衰するには、
ED/HD シャープネス・フィルタをイネーブルにし（サブアド
レス 0x31 、ビット 7 ＝ 1 ）、 ED/HD アダプティブ・フィルタを
ディスエーブルにする（サブアドレス0x35、ビット7＝0）必要
があります。
256 応答の中から 1 つを選択するには、該当するゲイン値（各
フィルタごとに−8∼＋7の範囲）をサブアドレス0x40の
ED/HD シャープネス・フィルタ・ゲイン・レジスタに書き込
みます。
その後、 ED/HD アダプティブ・フィルタ・ゲイン 1 ／ゲイン
2／ゲイン3レジスタ（サブアドレス0x58、0x59、0x5A）およ
び ED/HD シャープネス・フィルタ・ゲイン・レジスタ（サブ
アドレス 0x40 ）の設定値でエッジの変化量に応じてエッジの
フィルタ特性とゲインを減衰させるとができます。
アダプティブ・フィルタ・モードは2 つあります。モードを選
択するには、 ED/HD アダプティブ・フィルタ・モード制御
（サブアドレス0x35、ビット6）を使用します。
• ED/HDアダプティブ・フィルタ・モード制御を0に設定する
と、モードAが使用されます。この場合、フィルタB（LPF）
がアダプティブ・フィルタ・ブロックで使用されます。ま
た、ED/HDアダプティブ・フィルタ・ゲイン1／ゲイン2／
ゲイン3レジスタおよびED/HDシャープネス・フィルタ・ゲ
イン・レジスタのゲインBの設定値のみが、必要に応じて適
用されます。ゲインAの値は固定値なので変更できません。
ED/HDアダプティブ・フィルタ・モード
ED/HD アダプティブ・フィルタ・モードでは、以下のレジス
タを使用します。
• ED/HDアダプティブ・フィルタ・スレッショールドA
• ED/HDアダプティブ・フィルタ・モード制御を1に設定する
と、モードBが使用されます。このモードでは、カスケード
接続されたフィルタAとフィルタBが使用されます。ED/HD
アダプティブ・フィルタ・ゲイン1／ゲイン2／ゲイン3レジ
スタおよびED/HDシャープネス・フィルタ・ゲイン・レジ
スタのゲインAとゲインBの両方の設定値が、必要に応じて
• ED/HDアダプティブ・フィルタ・スレッショールドB
• ED/HDアダプティブ・フィルタ・スレッショールドC
• ED/HDアダプティブ・フィルタ・ゲイン1
• ED/HDアダプティブ・フィルタ・ゲイン2
アクティブとなります。
• ED/HDアダプティブ・フィルタ・ゲイン3
• ED/HDシャープネス・フィルタ・ゲイン・レジスタ
アダプティブ・フィルタ制御をアクティブにするには、
ED/HDシャープネス・フィルタとED/HDアダプティブ・フィ
1.4
1.4
1.3
1.3
1.2
1.2
1.1
1.0
0.9
1.1
1.0
0.9
0.8
0.8
0.7
0.7
0.6
0.6
0.5
0.5
FREQUENCY (MHz)
FILTER A RESPONSE (Gain Ka)
FREQUENCY (MHz)
FILTER B RESPONSE (Gain Kb)
1.6
1.5
1.4
1.3
1.2
1.1
1.0
0
2
6
8
4
10
FREQUENCY (MHz)
12
FREQUENCY RESPONSE IN SHARPNESS
FILTER MODE WITH Ka = 3 AND Kb = 7
図74.
REV. 0
ED/HDシャープネス／アダプティブ・フィルタ制御ブロック
― 55 ―
06234-074
SHARPNESS AND ADAPTIVE FILTER CONTROL BLOCK
1.5
MA G NITUDE
INPUT
SIGNAL:
STEP
MA G NITUDE
1.5
MA G NIT UDE RE SPO NSE ( L i n ear Scal e)
ルタをイネーブルにする必要があります（それぞれサブアドレ
ス0x31、ビット7＝1とサブアドレス0x35、ビット7＝1）。
ADV7390/ADV7391/ADV7392/ADV7393
d
a
R2
1
e
b
R4
R1
f
c
R2
CH1 500mV
REF A
図75.
500mV 4.00µs
1
M 4.00µs
9.99978ms
CH1
ALL FIELDS
CH1 500mV
REF A
ティブ・フィルタの適用例
シャープネス・フィルタの適用
ED/HDシャープネス・フィルタで、Yビデオ出力信号の増幅／
減衰を行うことができます。表46のレジスタ設定を使用すると、
図 75 の結果が得られます。入力データは、外部信号発生器に
M 4.00µs
9.99978ms
CH1
ALL FIELDS
アダプティブ・フィルタ制御の適用
表47のレジスタ設定を使用すると、図77の結果が得られます。
ここでは、図76に示した入力信号Yのリンギングが除去されて
います。入力データは、外部信号源によって生成されていま
す。
表47.
よって周波数特性が見れるようにビデオスイープ信号が生成さ
れています。
1
1
ED/HDシャープネス・フィルタ・ゲイン値のゲイン設定の変更によるED/HDシャープネス・フィルタの制御
ED/HDシャープネス・フィルタおよびアダプ
表46.
500mV 4.00µs
06234-075
1
ED/HDシャープネス制御
Subaddress
Register Setting
Reference1
0x00
0xFC
0x01
0x10
0x02
0x20
0x30
0x00
0x31
0x81
0x40
0x00
a
0x40
0x08
b
0x40
0x04
c
0x40
0x40
d
0x40
0x80
e
0x40
0x22
f
図77のレジスタ設定
Subaddress
Register Setting
0x00
0xFC
0x01
0x38
0x02
0x20
0x30
0x00
0x31
0x81
0x35
0x80
0x40
0x00
0x58
0xAC
0x59
0x9A
0x5A
0x88
0x5B
0x28
0x5C
0x3F
0x5D
0x64
図75を参照してください。
― 56 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
DNRモードでは、フィルタ出力の絶対値がスレッショールドよ
06234-076
り小さい場合、その出力はノイズとみなされます。このノイズ
信号の設定量（コアリング・ゲイン境界、コアリング・ゲイ
ン・データ）が、元の信号から減算されます。一方、 DNR
シャープネス・モードでは、フィルタ出力の絶対値が設定可能
なスレッショールドより小さい場合、前の場合と同様、その出
力はノイズとみなされますが、そのレベルがスレッショールド
を上回り有効な信号とみなされた信号の一部（コアリング・ゲ
イン境界、コアリング・ゲイン・データ）を元の信号に加算し、
フィルタ出力成分を増大させて、ビデオ画像を強調する目的で
使用できます。
図76.
MPEGシステムでは、一般に8ピクセル×8ピクセル（MPEG2
システム）または16ピクセル×16ピクセル（MPEG1システム）
のブロック単位でビデオ情報が処理されます（ブロック・サイ
ズ制御）。DNRは、このノイズを含むブロック境界領域にノイ
ズ除去フィルターの適用ができます。一般に、ブロック境界領
域は2ピクセルで構成されています。この領域は4ピクセル毎の
境界として処理も行えます（境界領域）。
ED/HDアダプティブ・フィルタへの入力信号
また、DNRブロック・オフセットを使って、変動するブロック
位置または YCrCb ピクセル・タイミングの位置を調整できま
す。
デジタル・ノイズ・リダクション（DNR）レジスタには3個の
8ビット・レジスタがあります。これらのレジスタで、DNR処
理を制御できます。
06234-077
DNR MODE
図77.
DNR CONTROL
BLOCK SIZE CONTROL
BORDER AREA
BLOCK OFFSET
ED/HDアダプティブ・フィルタからの出力信号
（モードA）
GAIN
アダプティブ・フィルタ・モードをモードBに変えると（サブ
アドレス0x35、ビット6）、図78に示す出力が得られます。
NOISE
SIGNAL PATH
CORING GAIN DATA
CORING GAIN BORDER
INPUT FILTER
BLOCK
FILTER
OUTPUT
< THRESHOLD?
Y DATA
INPUT
FILTER OUTPUT
> THRESHOLD
–
SUBTRACT
SIGNAL IN
THRESHOLD
RANGE FROM
ORIGINAL SIGNAL
+
DNR OUT
MAIN SIGNAL PATH
DNR
SHARPNESS
MODE
DNR CONTROL
BLOCK SIZE CONTROL
BORDER AREA
BLOCK OFFSET
06234-078
GAIN
ED/HDアダプティブ・フィルタからの出力信号
（モードB）
INPUT FILTER
BLOCK
Y DATA
INPUT
SDデジタル・ノイズ・リダクション
サブアドレス0xA3∼0xA5
デジタル・ノイズ・リダクション（DNR）はYデータのみに適
用されます。フィルタ・ブロックは、入力信号の高周波、低振
幅の信号成分を抽出します（DNR入力セレクト）。フィルタ出
力の絶対値は、設定可能なスレッショールド値と比較されます
（DNRスレッショールド制御）。使用できるモードには、DNR
モードとDNRシャープネス・モードがあります。
REV. 0
― 57 ―
ADD SIGNAL
ABOVE
THRESHOLD
RANGE FROM
ORIGINAL SIGNAL
FILTER
OUTPUT
> THRESHOLD?
FILTER OUTPUT
< THRESHOLD
+
+
MAIN SIGNAL PATH
図79.
SD DNRブロック図
DNR OUT
06234-079
図78.
NOISE
SIGNAL PATH
CORING GAIN DATA
CORING GAIN BORDER
ADV7390/ADV7391/ADV7392/ADV7393
コアリング・ゲイン境界―サブアドレス0xA3、ビット
ブロック・サイズ―サブアドレス0xA4、ビット7
[3:0]
このビットで、処理するデータ・ブロックのサイズを選択しま
す。ブロック・サイズ制御機能をロジック1に設定すると、16
ピクセル×16ピクセルのデータ・ブロックが定義され、ロジッ
ク0に設定すると8ピクセル×8ピクセルのデータ・ブロックが
定義されます。この場合、 1 つのピクセルは 27MHz で2 クロッ
ク・サイクルを表します。
DNRシャープネス・モードでは、ゲイン値の範囲は0∼0.5です
（1/16のインクリメント）。この係数は、スレッショールド範囲
を上回るDNRフィルタ出力に適用されます。結果値は、元の信
号に加算されます。
コアリング・ゲイン・データ―サブアドレス0xA3、
ビット[7:4]
この4ビットは、MPEGピクセル・ブロック内の輝度信号デー
タに適用ずるゲイン係数に割り当てられます。DNRモードでは、
ゲイン値の範囲は0∼1です（1/8のインクリメント）。この係数
は、設定されたスレッショールド範囲を下回るDNRフィルタ出
DNR入力選択―サブアドレス0xA5、ビット[2:0]
この3ビットは、入力Yデータに適用するフィルタの選択に割り
当てられます。選択したフィルタの通過帯域内の信号はDNRで
処理されます。図82に、この制御機能で選択できるフィルタ応
答を示します。
1.0
FILTER D
0.8
FILTER C
MA G NIT UDE
この4 ビットは、境界領域に適用されるゲイン係数に割り当て
られています。 DNR モードでは、ゲイン値の範囲は 0 ∼ 1 です
（ 1 / 8 の イ ン ク リ メ ン ト ）。 こ の 係 数 は 、 設 定 さ れ た ス レ ッ
ショールド範囲を下回るDNRフィルタ出力に適用されます。結
果値は、元の信号から減算されます。
力に適用されます。結果値は、元の信号から減算されます。
DNRシャープネス・モードの場合、ゲイン値の範囲は0∼0.5で
す（ 1/16 のインクリメント）。この係数は、スレッショールド
範囲を上回るDNRフィルタ出力に適用されます。結果値は、元
0.6
0.4
FILTER B
の信号に加算されます。
0.2
FILTER A
APPLY BORDER
CORING GAIN
0
OXXXXXXOOXXXXXXO
DNR27 TO DNR24 = 0x01
OFFSET CAUSED
BY VARIATIONS IN
INPUT TIMING
OXXXXXXOOXXXXXXO
図80.
境界領域―サブアドレス0xA4、ビット6
このビットをロジック1に設定すると、4つのピクセルからなる
ブロック遷移領域を定義できます。このビットを0 に設定する
と、境界遷移は 2 つのピクセルで構成され、 1 つのピクセルは
27MHzで2クロック・サイクルを表します。
図81.
DATA
6
SD DNR入力選択
定義し、そのノイズを元の信号から減算します。
DNRモードでは、設定済みのスレッショールドを下回る信号の
一部（ノイズと想定される）を元の信号から減算できます。ス
レッショールドは、DNRレジスタ1で設定します。
DNRシャープネス・モードがイネーブルのときは、設定済みの
スレッショールドを上回る信号の一部は有効なデータでノイズ
とはみなされないので、元の信号に加算することができます。
この加算処理によって信号がブーストされます（拡張 SSAF
フィルタを使用する場合と似ています）。
ブロック・オフセット制御―サブアドレス0xA5、ビッ
ト[7:4]
この制御のための 4 ビットで、最大 15 ピクセルのデータ・ブ
06234-081
8 × 8 PIXEL BLOCK
5
DNR動作原理では、低振幅、高周波の信号を推定ノイズとして
この6ビットを使って、0∼63の範囲でスレッショールド値を定
義します。この範囲の値が絶対値です。
8 × 8 PIXEL BLOCK
3
4
FREQUENCY (MHz)
このビットは、選択したDNRモードを制御します。ロジック0
ではDNRモードを、ロジック1ではDNRシャープネス・モード
を選択します。
DNRスレッショールド―サブアドレス0xA4、ビット
[5:0]
2-PIXEL
BORDER
2
DNRモード―サブアドレス0xA5、ビット4
SD DNRオフセット制御
720 × 485 PIXELS
(NTSC)
1
図82.
06234-080
OXXXXXXOOXXXXXXO
0
06234-082
APPLY DATA
CORING GAIN
ロックのシフトが可能です。コアリング・ゲイン位置は固定さ
れています。ブロック・オフセットによって、データは1 ピク
セル刻みでシフトされます。これにより、データの入力タイミ
ングが変動しても、境界のコアリング・ゲイン係数を同じ位置
で適用できます。
SD DNR境界領域
― 58 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
SDアクティブ・ビデオ・エッジ制御
アクティブ・ビデオの開始時には、最初の 3 ピクセルに 1/8 、
1/2、7/8がそれぞれ乗算されます。アクティブ・ビデオの終了
に近づくと、最後の3ピクセルに7/8、1/2、1/8がそれぞれ乗算
サブアドレス0x82、ビット7
ADV739xは、アクティブ・ビデオの開始または終了時に高速
立上がり／立下がり信号を制御して、リンギングを最小限に抑
えられます。
されます。他のすべてのアクティブ・ビデオ・ピクセルは未処
理のまま通過します。
アクティブ・ビデオ・エッジ制御機能がイネーブルの場合は
（サブアドレス0x82、ビット7＝1）、輝度信号チャンネル上のア
クティブ・ビデオの最初と最後のそれぞれ3 ピクセルで変化す
るように傾斜を持たせされ、これらのピクセルでの急峻な最大
変化をしないようにさせます。
LUMA CHANNEL WITH
ACTIVE VIDEO EDGE
DISABLED
LUMA CHANNEL WITH
ACTIVE VIDEO EDGE
ENABLED
100 IRE
100 IRE
87.5 IRE
50 IRE
0 IRE
図83.
VOLTS
06234-083
12.5 IRE
0 IRE
アクティブ・ビデオ・エッジ機能の例
IRE:FLT
100
0.5
50
0
F2
L135
–50
0
2
図84.
VOLTS
6
4
8
10
12
06234-084
0
サブアドレス0x82、ビット7＝0の場合のビデオ出力の例
IRE:FLT
100
0.5
50
0
F2
L135
–50
–2
0
図85.
REV. 0
2
4
6
8
10
サブアドレス0x82、ビット7＝1の場合のビデオ出力の例
― 59 ―
12
06234-085
0
ADV7390/ADV7391/ADV7392/ADV7393
水平／垂直外部同期制御
_______
ADV739xはタイミング同期をとるために、入力ピクセル・データに組み込まれた
EAV/SAVタイム・コード、または
HSYNCピン／
_______
_______
_______
VSYNCピンに供給される外部同期信号を受信できます（表48を参照）。また、HSYNCおよびVSYNCピンに同期信号を出力すること
もできます（表49∼51を参照）。
表48.
タイミング同期信号入力オプション
Signal
_______
SD HSYNC In
_______
SD VSYNC/FIELD In
_______
ED/HD HSYNC In
_______
ED/HD VSYNC/FIELD In
1
Pin
_______
HSYNC
_______
VSYNC
_______
HSYNC
_______
VSYNC
Condition
SD Timing Synchronization Outputs enabled (Subaddress 0x02, Bit 6 = 1).1
SD Timing Synchronization Outputs enabled (Subaddress 0x02, Bit 6 = 1).1
ED/HD Timing Synchronization Outputs enabled (Subaddress 0x02, Bit 7 = 1).2
ED/HD Timing Synchronization Outputs enabled (Subaddress 0x02, Bit 7 = 1).2
ED/HDタイミング同期出力をディスエーブルにすることも必要です（サブアドレス0x02、ビット7＝00）。
ED/HDタイミング同期入力をディスエーブルにする、すなわち組込みEAV/SAVタイミング・コードをイネーブルにすることも必要です（サブアドレス0x03、ビット2＝1）。
表50.
1
SD Slave Timing Mode 1, Mode 2, or Mode 3 Selected (Subaddress 0x8A[2:0]).1
SD Slave Timing Mode 1, Mode 2, or Mode 3 Selected (Subaddress 0x8A[2:0]).1
ED/HD Timing Synchronization Inputs Enabled (Subaddress 0x30, Bit 2 = 0).
ED/HD Timing Synchronization Inputs Enabled (Subaddress 0x30, Bit 2 = 0).
タイミング同期信号出力オプション
Signal
_______
SD HSYNC Out
_______
SD VSYNC/FIELD Out
_______
ED/HD HSYNC Out
_______
ED/HD VSYNC/FIELD Out
2
Condition
SDおよびED/HDタイミング同期出力をディスエーブルにすることも必要です（サブアドレス0x02[7:6]＝00）。
表49.
1
Pin
_______
HSYNC
_______
VSYNC
_______
HSYNC
_______
VSYNC
_______
HSYNC出力制御1
_______
ED/HD HSYNC
ED/HD Input Sync Control
Format (0x30, Bit 2) (0x34, Bit 1)
ED/HD Sync SD Sync
Output Enable Output Enable
_______
(0x02, Bit 7)
(0x02, Bit 6) Signal on HSYNC Pin
Duration
x
x
0
0
–
x
x
0
1
0
0
1
x
1
0
1
x
x
1
1
x
Tristate.
_______
Pipelined SD HSYNC.
_______
Pipelined ED/HD HSYNC.
_______
Pipelined ED/HD HSYNC
based on AV Code H bit.
_______
Pipelined ED/HD HSYNC
based on horizontal counter.
_______
As per HSYNC
timing.
Same as line blanking
interval.
Same as embedded
_______
HSYNC.
_______
_______
_______
HSYNC 出力が存在するすべてのED/HD規格では、HSYNCパルスの開始は出力ビデオの組込みHSYNCの立下がりエッジと一致します。
_______
VSYNC 出力制御1
______
ED/HD Input ED/HD VSYNC
Sync Format Control
(0x30, Bit 2) (0x34, Bit 2)
表51.
1
ED/HD Sync SD Sync
Output Enable Output Enable
(0x02, Bit 7)
(0x02, Bit 6)
Video Standard
______
Signal on VSYNC Pin
Duration
Tristate.
–
x
x
0
0
x
x
x
0
1
Interlaced
0
0
1
x
x
1
0
1
x
All HD interlaced
standards
1
0
1
x
x
1
1
x
All ED/HD progressive
standards
All ED/HD standards
except 525p
x
1
1
x
525p
_______
Pipelined SD VSYNC /Field.
_______
Pipelined ED/HD VSYNC
or field signal.
Pipelined Field signal
based on AV Code F bit.
_______
Pipelined VSYNC based
on AV Code V bit. _______
Pipelined ED/HD VSYNC
based on vertical counter.
_______
Pipelined ED/HD VSYNC
based on vertical counter.
_______
As per VSYNC
or Field signal
timing.
Field.
Vertical blanking
interval.
Aligned with
serration lines.
Vertical blanking
interval.
_______
_______
_______
VSYNC 出力が存在するすべてのED/HD規格では、VSYNCパルスの開始は出力ビデオのEAV/SAV組込みVSYNCの立下がりエッジに割付。
― 60 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
低消費電力モード
サブアドレス0x0D、ビット[2:0]
消費電力に厳しいアプリケーションでは、ADV739xはアナロ
グ・デバイセズ独自の低消費電力モード動作に対応します。こ
の低消費電力モードを利用するには、 DAC をフルドライブ・
モード（RSET＝510Ω、RL＝37.5Ω）で使用する必要があります。
低消費電力モードは、ロードライブ・モード（RSET＝4.12kΩ、
RL＝300Ω）では使用できません。このモードは、サブアドレ
ス0x0D、ビット[2:0]を使ってDACごとに個別にイネーブル／
ディスエーブルにできます。デフォルトでは、すべてのDACで
低消費電力モードはディスエーブルとなります。
低消費電力モードでは、DACの消費電流は画像データに依存し
ます。代表的なビデオ・ストリームでは、消費電流を40%も低
減できます。最高レベルのビデオ性能を必要とするアプリケー
ションの場合は、低消費電力モードをディスエーブルにしてく
ださい。
ケーブル検出
サブアドレス0x10、ビット[1:0]
ADV739xは、アナログ・デバイセズ独自のケーブル検出機能
を備えています。
ケーブル検出機能は、フルドライブ・モードで動作するDAC1
とDAC2で使用できます（RSET＝510Ω、RL＝37.5Ω、接続され
た ケ ー ブ ル を 想 定 ）。 こ の 機 能 は 、 ロ ー ド ラ イ ブ ・ モ ー ド
（R SET＝4.12kΩ 、R L＝300Ω ）では使用できません。監視対象
のDACは、サブアドレス0x00でONする必要があります。
ケーブル検出機能は、すべての SD 、 ED 、および HD ビデオ規
格で使用できます。この機能は、すべての出力設定、すなわち
CVBS、YC、YPrPb、およびRGB出力設定で使用可能です。
CVBS/YC出力設定の場合は、DAC1とDAC2の両方が監視さ
れるため、CVBSとYCの輝度信号出力が監視対象となります。
YPrPbおよびRGB出力設定の場合は、DAC1のみが監視される
DAC1またはDAC2（あるいはその両方）は、フレームごとに
1回監視されます。ケーブルが検出されると、フレームの継続
時間にわたって、1つまたは複数の該当するDACがパワーアッ
プ状態を維持します。ケーブルが検出されないと、1 つまたは
複数の該当するDACが次のフレームまでパワーダウンされ、処
理が繰り返されます。
ピクセルおよび制御ポート・リードバック
サブアドレス0x13、サブアドレス0x14、サブアドレス
0x16
ADV739xは、I2C/SPI MPUポートを介して、ほとんどのデジ
タル入力のリードバックに対応します。この機能は、デジタル
データ供給側デバイスとのボードレベルの接続性テストに役立
ちます。
_______ _______
ピクセル・ポート（P[15:0]またはP[7:0]）、HSYNC、VSYNC、
およびSFL/MISOは、MPUポートを介してリードバックに使用
できます。リードバック・レジスタは、サブアドレス0x13、サ
ブアドレス0x14、およびサブアドレス0x16にあります。
この機能を使用するときは、入力ピンに供給されるレベルを記
録するために、クロック信号を CLKIN ピンに入力してくださ
い。
この機能を使用するときは、 SD 入力モード（サブアドレス
0x01、ビット[6:4]＝000）を選択する必要があります。
リセットのメカニズム
サブアドレス0x17、ビット
1
______
タイミング仕様に従って RESET ピンがハイレベルからローレ
ベルに遷移すると、ハードウェア・リセットが起動します。こ
れによって、すべてのレジスタがデフォルト値にリセットされ
ます。ハードウェア・リセット後は、MPUポートはI2C動作に
対応した設定となります。デバイスが正常に動作するように、
パワーアップ後にはハードウェア・リセットを行う必要があり
ます。
ため、輝度信号／緑色出力が監視対象となります。
ADV739xはフレームごとに1回、DAC1またはDAC2（あるい
はその両方）を監視し、サブアドレス0x10、ビット0、ビット1
をそれぞれ更新します。1つのDACでケーブルが検出されると、
当該ビットが0 に設定されます。そうでない場合は、そのビッ
トは1に設定されます。
DAC自動パワーダウン
サブアドレス0x10、ビット4
消費電力の厳しいアプリケーションでは、サブアドレス0x10、
ビット4を使ってDAC自動パワーダウン機能をイネーブルにす
ることができます。この機能は、ケーブル検出機能がイネーブ
ルの場合にのみ使用できます。
この機能がイネーブルの場合、ケーブル検出回路はDAC1また
は DAC2 （あるいはその両方）をフレームごとに 1 回監視し、
ケーブルが未接続の場合はDACの一部またはすべてを自動的に
パワーダウンします。どのDACをパワーダウンするかは、選択
した出力設定に依存します。
ADV739xは、I2C/SPI MPUポートからアクセスできるソフト
ウェア・リセット機能も備えています。ソフトウェア・リセッ
トを起動するには、サブアドレス0x17、ビット1に1を書き込み
ます。これによって、すべてのレジスタがデフォルト値にリ
セットされます。このビットはセルフクリアします。すなわち、
このビットに1を書き込むと、その値は自動的に0に戻ります。
デバイスは、SPIモードで動作しているときにソフトウェア・
2
2
リセットを行っても、
______ I Cモードには戻りません。I Cモードへ
の移行は、 RESET ピンまたはパワーダウンによってハード
ウェア・リセットが行われたときに発生します。
デバイスが正常に動作するように、パワーアップ後にハード
ウェア・リセットを行う必要があります。アプリケーションに
______
ハードウェア・リセット機能が必要ない場合は、 RESET ピン
を RC ネットワークに接続して、パワーアップ後に必要なハー
ドウェア・リセットを行うことができます。この場合は、パ
______
ワーアップ後に、RCネットワークの時定数によってRESETピ
ンが一定時間ローレベルになり、リセットが発生します。その
後のリセットはすべてソフトウェアで実行できます。
CVBS/YC出力設定の場合、DAC1が未接続であれば、DAC1
だけがパワーダウンします。DAC2が未接続であれば、DAC2
とDAC3がパワーダウンします。
YPrPbおよびRGB出力設定の場合、DAC1が未接続であれば、
3つのDACがすべてパワーダウンします。この出力設定の場合、
DAC2は監視されません。
REV. 0
― 61 ―
ADV7390/ADV7391/ADV7392/ADV7393
PCボードのレイアウトとデザイン
表52.
DACの設定
ADV739xは3個のDACを備えています。これらはすべて、フ
ルドライブ・モードで動作するように設定できます。フルドラ
イブ・モードは、37.5Ωの負荷（RL）に供給される34.7mAの
フルスケール電流動作と定義されます。フルドライブはDAC動
作の推奨モードです。
この3個のDACはすべて、ロードライブ・モードで動作するよ
うに設定することもできます。ロードライブ・モードは、
300Ωの負荷（RL）に供給される4.33mAのフルスケール電流動
作と定義されます。
ADV739x出力レート
Input Mode
(0x01, Bits[6:4]) Oversampling
Output Rate (MHz)
SD
Off
27
(2x)
On
108
(8x)
On
216
(16x)
Off
27
(1x)
On
108
(4x)
On
216
(8x)
Off
74.25
(1x)
On
148.5
(2x)
On
297
(4x)
ED
ADV739xはRSETピンを備えています。RSETピンとAGND間に
HD
接続する抵抗はフルスケール出力電流を制御するためのもの
で、DAC1、DAC2、DAC3の出力電圧レベルを制御できます。
フルドライブ動作では、RSETは510Ω、RLは37.5Ωの値を使用し
ます。ロードライブ動作では、RSETは4.12kΩ、RLは300Ωの値
を使用します。
R SETピンに接続する抵抗には1 ％の許容誤差のものを使用して
表53.
出力フィルタの条件
Application
Oversampling
Cutoff
Attenuation
Frequency –50 dB @
(MHz)
(MHz)
SD
2x
> 6.5
20.5
8x
> 6.5
101.5
16x
> 6.5
209.5
1x
> 12.5
14.5
4x
> 12.5
95.5
8x
> 12.5
203.5
1x
> 30
44.25
2x
> 30
118.5
4x
> 30
267
下さい。
ADV739xは補償ピン（COMP）を備えています。COMPピン
とVAAピンを2.2nFの補償コンデンサで接続してください。
ビデオ出力バッファとオプションの出力フィ
ルタ
ロードライブ・モード（RSET＝4.12kΩ、RL＝300Ω）で動作す
るDACには出力バッファが必要です。アナログ・デバイセズは、
このようなアプリケーションに適した一連のオペアンプ商品
（AD8061など）を取り揃えています。ライン・ドライバ・バッ
ファ回路については、関連するオペアンプのデータシートを参
照してください。
ED
HD
ADV739xのDAC出力では、オプションの出力再構成（不要イ
メージ除去用）ローパス・フィルタ（LPF）が必要な場合があ
ります。フィルタ仕様は、アプリケーションにより異なります。
16倍（SD）、8倍（ED）、または4倍（HD）のオーバーサンプ
リング機能を使用すると、出力再構成フィルタが不要になりま
す。
10µH
DAC
OUTPUT
3
75Ω
600Ω
22pF
600Ω
BNC
OUTPUT
1
4
出力バッファと出力再構成フィルタを必要とするアプリケー
ションでは、ADA4430-1およびADA4411-3内蔵ビデオ・フィ
ルタ／バッファをご検討ください。
06234-086
560Ω
560Ω
図86.
出力フィルタ例：SD、16×オーバーサンプリング
4.7µH
DAC
OUTPUT
3
75Ω
6.8pF
600Ω
600Ω
6.8pF
BNC
OUTPUT
1
4
06234-087
560Ω
560Ω
図87.
出力フィルタ例：ED、8×オーバーサンプリング
DAC
OUTPUT
3
300Ω
1
4
75Ω
390nH
BNC
OUTPUT
3
33pF
33pF
75Ω
1
500 Ω
― 62 ―
500Ω
06234-088
4
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
図88.
出力フィルタ例：HD、4×オーバーサンプリング
CIRCUIT FREQUENCY RESPONSE
ADV739xは、高精度アナログ回路と高速デジタル回路を内蔵
する集積度の高い回路です。高速デジタル回路からアナログ回
路への干渉を最小にするように設計されています。これと同じ
設計とレイアウト技術をシステム・レベルの設計にも適用する
ことが、最適な性能を達成するためには必要です。
0
0
24n
–30
–10
21n
MAGNITUDE (dB)
–60
–20
18n
–90
–30
PHASE (Degrees)
デジタル入力をシールドし、適切な電源デカップリングを使用
することで、ADV739xの電源プレーンとグラウンド・プレー
ン上のノイズを最小にするようレイアウトを最適化する必要が
あります。
15n
–120
–40
12n
–150
–50
9n
GROUP DELAY (Seconds)
–180
–60
グラウンド・プレーンと電源プレーンで信号パターン層とハン
ダ面層を分離する、4層のPCボードの使用を推奨します。
6n
–210
–70
3n
–80
1M
図89.
–240
部品の配置
出力フィルタ・プロット：SD、16×オーバー
サンプリング
CIRCUIT FREQUENCY RESPONSE
0
0
1G
10M
100M
FREQUENCY (Hz)
06234-089
G A I N ( d B)
PCボード（PCB）のレイアウト
外付けのループ・フィルタ部品やCOMPピン／RSETピンに接続
する部品は、同じPCボード面でADV739xにできるだけ近づけ
て配置します。部品をADV739xの近くに配置するためにPCB
にスルホールを追加することは推奨しません。
480
18n
400
–10
MAGNITUDE (dB)
16n
–20
320
–30
240
ADV739xは可能な限り出力コネクタの近くに配置し、ADC出
力パターン長はできるだけ短くします。
G A IN ( dB)
14n
PHASE
(Degrees)
GROUP DELAY (Seconds)
–40
12n
DAC出力パターン上の終端抵抗は、同じPCボード面で
ADV739xにできるだけ近づけて配置します。この終端抵抗は、
PCBグラウンド・プレーンに重ねるように配置します。
160
10n
–50
80
–60
0
–70
–80
8n
6n
DAC出力に接続した外付けのフィルタとバッファ部品は、でき
るだけADV739xの近くに配置して、近傍回路からのノイズ・
4n
10M
2n
–240
0
1G
100M
FREQUENCY (Hz)
図90.
出力フィルタ・プロット：ED、8×オーバー
サンプリング
CIRCUIT FREQUENCY RESPONSE
0
06234-090
–160
–80
–90
1M
PHASE
(Degrees)
電源ドメイン（VAA、VDD、VDD_IO、PVDD）ごとに個別の安定
化電源を用意することを推奨します。最適な性能を得るには、
スイッチ・モード・レギュレータではなくリニア・レギュレー
タを使用してください。スイッチ・モード・レギュレータの使
用が避けられない場合は、リップルやノイズの観点から出力電
圧の品質に注意してください。これは、特にVAAやPVDDについ
て当てはまります。各電源は、フェライト・ビーズなどの適正
なフィルタ・デバイスを経由して、システム電源に個別に一点
接続します。
200
–20
40
–30
–40
–40
–120
–50
–200
1
10
100
FREQUENCY (MHz)
図91.
REV. 0
06234-091
G A I N ( d B)
PHA SE ( Deg rees)
120
GROUP DELAY (Seconds)
ピックアップや、パターン配線の容量が出力帯域幅に与える影
響を最小限に抑えます。これは、DACをロードライブ・モード
（R SET＝4.12kΩ 、R L＝300Ω ）で使用するときに、特に重要で
す。
電源
MAGNITUDE (dB)
–10
部品を配置するときは、クロック信号回路や高速デジタル回路
などのノイズの多い回路を、アナログ回路から分離するように
注意してください。
出力フィルタ・プロット：HD、4×オーバー
サンプリング
― 63 ―
ADV7390/ADV7391/ADV7392/ADV7393
電源デカップリング
各電源ピンは、10nFおよび0.1µFのセラミック・コンデンサで
デカップリングすることを推奨します。VAA、PVDD、VDD_IOの
各ピンおよび両VDDピンは、個別にグラウンドにデカップリン
グします。デカップリング・コンデンサはできるだけ
ADV739xの近くに配置します。また、コンデンサのリード線
はできるだけ短くしてインダクタンスを最小限に抑えます。
10nFおよび0.1µFのセラミック・コンデンサに加えて、VAA電
源に1µFのタンタル・コンデンサを使用することを推奨します。
電源シーケンス
ADV739xは電源シーケンスのあらゆる組合せに適合し、任意
のシーケンスが使用できます。
デジタル信号の相互接続
デジタル信号パターンは、アナログ出力およびその他のアナロ
グ回路からできるだけ離す必要があります。また、デジタル信
号パターンはVAAまたはPVDD電源プレーンと重ならないように
する必要があります。
高いクロック・レートを使用しているため、ノイズの混入を最
小限に抑えるには、ADV739xへのクロック・パターン配線は
短くする必要があります。
デジタル入力用のすべてのプルアップ終端抵抗は、VDD_IO電源
に接続します。
未使用のデジタル入力はすべてグラウンドに接続します。
アナログ信号の相互接続
DAC出力パターンは、最適な性能を保証するために適切な措置
を講じた伝送ライン（たとえばインピーダンス整合パターン）
として扱います。DAC出力パターン長はできるだけ短くします。
DAC出力パターン上の終端抵抗は、同じPCボード面で
ADV739xのできるだけ近くに配置します。
DAC出力間のクロストークを回避するには、DAC出力ピンに
接続するパターン間のスペースはできるだけ大きくしてくださ
い。また、DAC出力パターン間にはグラウンド・パターンを追
加することを推奨します。
― 64 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
代表的なアプリケーション回路
FERRITE BEAD
V DD_IO
33µF
10µF
0.1µF
GND_IO
GND_IO
GND_IO
FERRITE BEAD
V DD_IO POWER
SUPPLY
DECOUPLING
0.01µF
GND_IO
PV DD
33µF
10µF
0.1µF
PGND
PGND
FERRITE BEAD
PV DD POWER
SUPPLY
DECOUPLING
0.01µF
PGND
PGND
V AA
33µF
10µF
0.1µF
AGND
AGND
FERRITE BEAD
0.01µF
AGND
V DD
33µF
DGND
10µF
0.1µF
DGND
V AA POWER
SUPPLY
AGND DECOUPLING
1µF
AGND
0.01µF
DGND
DGND
VDD POWER SUPPLY
DECOUPLING FOR
EACH POWER PIN
NOTES
1. FOR OPTIMUM PERFORMANCE, EXTERNAL COMPONENTS CONNECTED
TO THE COMP, RSET AND DAC OUTPUT PINS SHOULD BE LOCATED
CLOSE TO, AND ON THE SAME SIDE OF THE PCB AS THE ADV739x.
2. WHEN OPERATING IN I2C MODE, THE I2C DEVICE ADDRESS IS
CONFIGURABLE USING THE ALSB/SPI_SS PIN:
ALSB/SPI_SS = 0, I 2C DEVICE ADDRESS = 0xD4 OR 0x54
ALSB/SPI_SS = 1, I 2C DEVICE ADDRESS = 0xD6 OR 0x56
3. THE RESISTOR CONNECTED TO THE R SET PIN SHOULD HAVE A 1%
TOLERANCE.
4. THE RECOMMENDED MODE OF OPERATION FOR THE DACs IS FULLDRIVE (R SET = 510Ω, RL = 37.5Ω).
V AA
V DD_ IO
P0
P1
P2
P3
P4
P5
P6
P7
PV DD
V DD
VDD
VAA
2.2nF
COMP
RSET
ADV739x
510Ω
AGND
PIXEL PORT INPUTS
P8
P9
P10
P11
P12
P13
P14
P15
CONTROL
INPUTS/OUTPUTS
DACs 1 TO 3 FULL DRIVE OPTION
(RECOMMENDED)
OPTIONAL LPF
DAC 1
ADV7392/
ADV7393
ONLY
OPTIONAL LPF
DAC 2
DACs 1 TO 3 LOW DRIVE OPTION
DAC 1
DAC 3
DAC 2
DAC 3
RSET
4.12kΩ
AGND
OPTIONAL LPF
75Ω
75Ω
75Ω
AGND
AGND
AGND
ADA4411-3
75Ω
DAC 1
HSYNC
VSYNC
DAC 1
LPF
300Ω
CLOCK INPUT
CLKIN
AGND
MPU PORT
INPUTS/OUTPUTS
ADA4411-3
SDA/SCLK
SCL/MOSI
SFL/MISO
ALSB/SPI_SS
75Ω
DAC 2
DAC 2
LPF
300Ω
RESET
AGND
EXTERNAL LOOP FILTER
PV DD
ADA4411-3
12nF
75Ω
EXT_LF
150nF
DAC 3
DAC 3
LPF
170Ω
AGND
AGND PGND DGND DGND GND_IO
06234-092
300Ω
LOOP FILTER COMPONENTS
SHOULD BE LOCATED
CLOSE TO THE EXT_LF
PIN AND ON THE
SAME SIDE OF THE PCB
AS THE ADV739x.
AGND PGND DGND DGND GND_IO
図92.
REV. 0
ADV739xの代表的なアプリケーション回路
― 65 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
付録1―コピー・ジェネレーション・マネジメント・システム
SD CGMS
サブアドレス0x99∼0x9B
ADV739xは、EIAJ CPR-1204およびARIB TR-B15規格に準拠
したコピー・ジェネレーション・マネジメント・システム
（CGMS）に対応します。CGMSデータは、奇数フィールドの
ライン20と偶数フィールドのライン283に送信されます。
CGMSデータが奇数フィールドに出力されるか、偶数フィール
ドに出力されるか、あるいはその両方に出力されるかは、サブ
アドレス0x99、ビット[6:5]で制御します。
SD CGMSデータを送信できるのは、ADV739xをNTSCモード
に設定した場合のみです。 CGMS データは 20 ビット長で、
CGMSビットと同じ振幅と継続時間を持つリファレンス・パル
スの後ろに続きます（図93を参照）。
ED CGMS
HD CGMSをイネーブルにすると（サブアドレス0x32、ビット
6＝1）、1080i CGMSデータが輝度信号垂直ブランキング・イ
ンターバルのライン19とライン582に印加されます。
HD CGMS データ・レジスタは、サブアドレス 0x41 、 0x42 、
および0x43にあります。
ADV739xは、CEA-805-Aに従って、HDモード（720pおよび
1080i）のCGMSタイプBパケットにも対応します。
HD CGMSタイプBをイネーブルにすると（サブアドレス0x5E、
ビット 0 ＝ 1 ）、 720p CGMS データが輝度信号垂直ブランキン
グ・インターバルのライン23に印加されます。
HD CGMSタイプBをイネーブルにすると（サブアドレス0x5E、
ビット0＝1）、1080i CGMSデータが輝度信号垂直ブランキン
グ・インターバルのライン18とライン581に印加されます。
HD CGMSタイプBデータ・レジスタは、サブアドレス0x5E∼
0x6Eにあります。
サブアドレス0x41∼0x43
サブアドレス0x5E∼0x6E
525p
ADV739xは、EIAJ CPR-1204-1に従って525pモードでCGMS
に対応します。
ED CGMSをイネーブルにすると（サブアドレス0x32、ビット
6＝1）、525p CGMSデータがライン41に挿入されます。525p
の CGMS データ・レジスタは、サブアドレス 0x41 、 0x42 、
0x43にあります。
ADV739xは、CEA-805-Aに従って525pモードのCGMSタイプ
Bパケットにも対応します。
CGMS CRC機能
SD CGMS CRC （ サ ブ ア ド レ ス 0x99 、 ビ ッ ト 4 ） ま た は
ED/HD CGMS CRC（サブアドレス0x32、ビット7）をイネー
ブルにした場合、6ビットCRCチェック・シーケンスを構成す
るCGMSデータの上位6ビット（C19∼C14）がADV739x上で
自動的に計算されます。この計算は、CGMSデータ・レジスタ
内のデータの下位14ビット（C13∼C0）に基づいて行われます。
計算結果は、残りの14ビットとともに出力され、完全な20ビッ
トのCGMSデータを形成します。CRCシーケンスの計算は、初
期値＝111111の多項式x6＋x＋1に基づきます。
ED CGMSタイプBをイネーブルにすると（サブアドレス0x5E、
ビット0＝1）、525pのCGMSタイプBデータがライン40に挿入
されます。525p CGMSタイプBデータ・レジスタは、サブアド
レス0x5E∼0x6Eにあります。
SD CGMS CRCまたはED/HD CGMS CRCがディスエーブル
の場合は、全20ビット（C19∼C0）がCGMSレジスタから直接
出力されます（この場合、CRCは手作業で計算する必要があり
625p
ADV739x は、 IEC 62375 （ 2004 ）に従って 625p モードで
CGMSに対応します。
ED/HD CGMSタイプB CRC（サブアドレス0x5E、ビット1）
がイネーブルの場合は、6ビットのCRCチェック・シーケンス
を構成するCGMSタイプBデータの上位6ビット（P122∼P127）
がADV739x上で自動的に計算されます。この計算は、CGMS
タイプBデータ・レジスタ内のデータの下位128ビット（H0∼
H5およびP0∼P121）に基づいて行われます。計算結果は、残
りの 128 ビットとともに出力され、完全な134 ビットの CGMS
タイプBデータを形成します。CRCシーケンスの計算は、初期
値＝111111の多項式x6＋x＋1に基づきます。
ED CGMSをイネーブルにすると（サブアドレス0x32、ビット
6＝1）、625p CGMSデータがライン43に挿入されます。625p
のCGMSデータ・レジスタは、サブアドレス0x42および0x43
にあります。
HD CGMS
サブアドレス0x41∼0x43
サブアドレス0x5E∼0x6E
ADV739xは、EIAJ CPR-1204-2に従ってHDモード（720pお
よび1080i）でCGMSに対応します。
ます）。
ED/HD CGMS タイプ B CRC がディスエーブルの場合は、全
134ビット（H0∼H5およびP0∼P127）がCGMSタイプBレジ
スタから直接出力されます（この場合、CRCは手作業で計算す
る必要があります）。
HD CGMSをイネーブルにすると（サブアドレス0x32、ビット
6＝1）、720p CGMSデータが輝度信号垂直ブランキング・イン
ターバルのライン24に印加されます。
― 66 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
+100 IRE
CRC SEQUENCE
REF
+70 IRE
C0 C1 C2 C3 C4 C5 C6 C7 C8 C9 C10 C11 C12 C13 C14 C15 C16 C17 C18 C19
0 IRE
–40 IRE
06234-093
49.1µs ± 0.5µs
11.2µs
2.235µs ± 20ns
図93.
標準解像度CGMS波形
CRC SEQUENCE
+700mV
REF
BIT 1 BIT 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . BIT 20
70% ± 10%
C0 C1 C2 C3 C4 C5 C6 C7 C8 C9 C10 C11 C12 C13 C14 C15 C16 C17 C18 C19
0mV
–300mV
21.2µs ± 0.22µs
22T
5.8µs ± 0.15µs
6T
06234-094
T = 1/(fH × 33) = 963ns
fH = HORIZONTAL SCAN FREQUENCY
T ± 30ns
図94.
拡張解像度（525p）CGMS波形
R = RUN-IN
S = START CODE
PEAK WHITE
R
500mV ± 25mV
S
C0 C1
LSB
C2
C3
C4
SYNC LEVEL
C5
C6
C7
C8
C9 C10 C11 C12 C13
MSB
06234-095
13.7µs
5.5µs ± 0.125µs
図95.
拡張解像度（625p）CGMS波形
CRC SEQUENCE
+700mV
REF
BIT 1 BIT 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . BIT 20
70% ± 10%
C0
C1
C2
C3
C4
C5
C6
C7
C8
C9 C10 C11 C12 C13 C14 C15 C16 C17 C18 C19
0mV
17.2µs ± 160ns
22T
T = 1/(fH × 1650/58) = 781.93ns
fH = HORIZONTAL SCAN FREQUENCY
1H
4T
3.128µs ± 90ns
図96.
REV. 0
高精細解像度（720p）CGMS波形
― 67 ―
06234-096
T ± 30ns
–300mV
ADV7390/ADV7391/ADV7392/ADV7393
CRC SEQUENCE
+700mV
REF
BIT 1 BIT 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . BIT 20
70% ± 10%
C0
C1
C2
C3
C4
C5
C6
C7
C8
C9 C10 C11 C12 C13 C14 C15 C16 C17 C18 C19
0mV
T ± 30ns
22.84µs ± 210ns
22T
T = 1/(fH × 2200/77) = 1.038µs
fH = HORIZONTAL SCAN FREQUENCY
1H
4T
4.15µs ± 60ns
図97.
06234-097
–300mV
高精細解像度（1080i）CGMS波形
CRC SEQUENCE
+700mV
START
BIT 1 BIT 2
BIT 134
P126
P127
P125
.
P124
.
P123
.
P122
P4
P3
P2
P1
P0
H5
H3
H4
H2
H0
H1
70% ± 10%
0mV
06234-098
–300mV
NOTES
1. PLEASE REFER TO THE CEA-805-A SPECIFICATION FOR TIMING INFORMATION.
図98.
拡張解像度（525p）CGMSタイプB波形
CRC SEQUENCE
+700mV
START BIT 1 BIT 2
BIT 134
P126
P127
P124
.
P125
.
P123
.
P122
P4
P2
P3
P1
P0
H5
H4
H3
H2
H1
H0
70% ±10%
0mV
NOTES
1. PLEASE REFER TO THE CEA-805-A SPECIFICATION FOR TIMING INFORMATION.
図99.
06234-099
–300mV
高精細解像度（720pおよび1080i）CGMSタイプB波形
― 68 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
付録2―SDワイド・スクリーン・シグナリング
サブアドレス0x99、0x9A、0x9B
ADV739xは、ETSI 300 294規格に準拠したワイド・スクリー
ン・シグナリング（WSS ）に対応します。WSS データは、ラ
イン23で送信されます。WSSデータを送信できるのは、
ADV739xをPALモードに設定した場合のみです。WSSデータ
は 14 ビット長であり、各ビットの機能を表 54 に示します。
WSSデータは、ランイン・シーケンスとスタート・コードの後
表54.
_______
ろに続きます（図100）。ライン23の後ろの部分（HSYNCの立
下がりエッジから 42.5µs ）は、ビデオの挿入に使用できます。
ライン 23 での WSS データ送信をイネーブルにするには、サブ
アドレス0x99、ビット7を使用します。ライン23のWSS部分は、
サブアドレス0xA1、ビット7を使ってブランクにできます。
WSSビットの機能
Bit Number
Bit Description
13 12 11 10
9
8
7
6
5
4
Aspect Ratio, Format,
Position
Mode
Color Encoding
Helper Signals
Reserved
3
2
1
0
Setting
1
0
0
0
4:3, full format, N/A
0
0
0
1
14:9, letterbox, center
0
0
1
0
14:9, letterbox, top
1
0
1
1
16:9, letterbox, center
0
1
0
0
16:9, letterbox, top
1
1
0
1
>16:9, letterbox, center
1
1
1
0
14:9, full format, center
0
1
1
1
16:0, N/A, N/A
0
Camera mode
1
Film mode
0
Normal PAL
1
Motion Adaptive ColorPlus
0
Not present
1
Present
0
Teletext Subtitles
Open Subtitles
Surround Sound
Copyright
Copy Protection
0
No
1
Yes
0
0
No
0
1
Subtitles in active image area
1
0
Subtitles out of active image area
1
1
Reserved
0
No
1
Yes
0
No copyright asserted or unknown
1
Copyright asserted
0
Copying not restricted
1
Copying restricted
500mV
RUN-IN
SEQUENCE
START
CODE
W0
W1
W2
W3
W4
W5
W6
W7
W8
W9
W10 W11 W12 W13
ACTIVE
VIDEO
11.0µs
06234-100
38.4µs
42.5µs
図100.
REV. 0
WSSの波形図
― 69 ―
ADV7390/ADV7391/ADV7392/ADV7393
付録3―SDクローズド・キャプション
サブアドレス0x91∼0x94
ADV739xは、カラー送信用の標準テレビ同期波形に準拠した
クローズド・キャプションに対応します。クローズド・キャプ
ションは、イネーブル状態のときに奇数フィールドのライン21
と偶数フィールドのライン 284 の V ブランクのアクティブ・ラ
イン区間で送信されます。サブアドレス0x83、ビット[6:5]でイ
ネーブルにすることができます。
クローズド・キャプションは、キャプション・データに周波数
ロックおよび位相ロックした7 サイクルの正弦波バーストで構
成されています。クロック・ランイン信号の後、2 データビッ
トの間、ブランキング・レベルが維持され、その後にロジック
1のスタート・ビットが続きます。スタート・ビットの後ろに
は16ビットのデータが続きます。これらは、2個の8ビット・バ
イト（7ビットのデータ、1ビットの奇数パリティ）で構成され
ます。これらのバイトのデータは、 SD クローズド・キャプ
ション・レジスタ（サブアドレス 0x93 ∼ 0x94 ）に格納されま
す。
ADV739xは拡張クローズド・キャプション動作にも対応して
います。この機能は偶数フィールドでアクティブになり、ライ
ン284上にエンコードされています。この動作のデータはSDク
ローズド・キャプション・レジスタ（サブアドレス 0x91 ∼
0x92）に格納されます。
クローズド・キャプションがイネーブルの場合、ライン21とラ
イン284上のすべてのピクセル入力データは無視されます。
ライン21とライン284に対するクローズド・キャプション情報
は、 FCC Code of Federal Regulations （ CFR ） Title 47
Section 15.119およびEIA-608により規定されています。
ADV739xはシングル・バッファリング方式を採用しています。
これは、クローズド・キャプション・バッファの深さが1 バイ
トであり、深さ2 バイトの他のバッファリング・システムとは
異なり、クローズド・キャプション・データの出力でフレーム
遅延が発生しないことを意味します。データは、ライン21とラ
イン284に出力される1ライン前にロードする必要があります。
_______
この方式の代表的な実施例には、VSYNCを使ってマイクロプ
ロセッサに割り込み、各フィールドで新しいデータ（2バイト）
をロードする方法があります。送信時に新しいデータを必要と
しない場合は、両データ・レジスタにゼロを挿入します。これ
は、ゼロ設定と呼ばれています。また、制御コードをロードす
ることも重要です。すべての制御コードはダブル・バイトでラ
イン21 に配置します。そうしないと、TV はこれを認識しませ
ん。
「Hello World」のような奇数文字数のメッセージの場合は、
末尾にブランク文字を追加して、キャプションの最後の2 バイ
ト制御コードが同じフィールドに配置されるようにする必要が
あります。
ADV739x は、ライン21 とライン284 上でクローズド・キャプ
ションに対応するためのクロック・ランイン信号とタイミング
を自動生成します。
10.5 ± 0.25µs
12.91µs
7 CYCLES OF
0.5035MHz
CLOCK RUN-IN
TWO 7-BIT + PARITY
ASCII CHARACTERS
(DATA)
P
A
R
I
T
Y
S
T
A D0 TO D6
R
T
50 IRE
D0 TO D6
BYTE 0
P
A
R
I
T
Y
BYTE 1
40 IRE
10.003µs
27.382µs
図101.
33.764µs
06234-101
REFERENCE COLOR BURST
(9 CYCLES)
FREQUENCY = F SC = 3.579545MHz
AMPLITUDE = 40 IRE
SDクローズ・キャプション波形（NTSC）
― 70 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
付録4―内部テスト・パターンの生成
SDテスト・パターン
ED/HDテスト・パターン
ADV739xは、SDカラー・バー／ブラック・バーのテスト・パ
ADV739xは、ED/HDカラー・バー、ブラック・バー、ハッチ
ターンを生成できます。
の各テスト・パターンを生成できます。
表55のレジスタ設定によってSD NTSC 75%カラー・バー・テ
スト・パターンを生成します。他のレジスタはすべてノーマ
ル／デフォルトとして設定します。コンポーネントYPrPb出力
は、DAC1∼DAC3で使用できます。サブキャリア周波数レジ
スタはパワーアップ時にNTSCの値になります（デフォルト）。
表 57 のレジスタ設定を使用して ED 525p ハッチ・テスト・パ
ターンを生成します。他のレジスタはすべてノーマル／デフォ
ルトとして設定します。コンポーネントYPrPb出力は、DAC1∼
DAC3で使用できます。コンポーネントRGB出力（YPrPb出力
ではなく）の場合は、サブアドレス0x02、ビット5に0を書き込
みます。
表55. SD NTSCカラー・バー・テスト・パターン・レジスタ
への書込み
Subaddress
Setting
0x00
0x1C
0x82
0xC9
0x84
0x40
表57. ED 525pハッチ・テスト・パターン・レジスタへの
書込み
CVBS および S ビデオ（ Y/C ）出力の場合は、サブアドレス
0x82に0xC9ではなく0xCBを書き込みます。
コンポーネントRGB出力（YPrPb出力ではなく）の場合は、サ
ブアドレス0x02、ビット5に0を書き込みます。
SD NTSCブラック・バー・テスト・パターンを生成するには、
表55と同じ設定を使用し、サブアドレス0x02に0x24を追加で
書き込みます。
PAL出力のテスト･パターンの場合には、同じ設定を使用しま
すが、サブアドレス 0x80 は 0x11 に設定し、サブキャリア周波
数（FSC）レジスタは表56に示すように設定します。
表56.
Description
Setting
0x8C
FSC0
0xCB
0x8D
FSC1
0x8A
0x8E
FSC2
0x09
0x8F
FSC3
0x2A
0x00
0x1C
0x01
0x10
0x31
0x05
ED 525pブラック・バー・テスト・パターンを生成するには、
表57と同じ設定を使用して、サブアドレス0x02に0x24を追加
で書き込みます。
ED 525pフラット・フィールド・テスト･パターンを生成する
には、表57と同じ設定を使用しますが、サブアドレス0x31には
0x0Dを書き込みます。
ハッチ／フラット・フィールド・テスト・パターンの Y 、 Cr 、
Cbレベルは、それぞれサブアドレス0x36、0x37、0x38で設定
できます。
FSCレジスタを設定するには、FSC0、FSC1、FSC2、FSC3の順に値
を書き込む必要があります。 F SCへの全設定値は、 F SC3 への書
込みが完了した後に有効になります。
REV. 0
Setting
525p以外のED/HD規格の場合は、表57（およびその後のコメ
ント）と同じ設定を使用しますが、サブアドレス0x30、ビット
[7:3]は適正値を設定します。
PAL FSCレジスタへの書込み
Subaddress
Subaddress
― 71 ―
ADV7390/ADV7391/ADV7392/ADV7393
付録5―SDタイミング
モード0（CCIR-656）―スレーブ・オプション（サブアドレス0x8A＝XXXXX000）
ADV739xは、ピクセル・データに組み込まれたSAV（start of active video）およびEAV（end of active video）タイム・コードによっ
て同期制御されます。タイミング情報はすべて、4バイトの同期パターンを使って送信されます。同期パターンは、アクティブ・ピク
_______
_______
チャおよびリトレースの間に、各ラインの直前直後に送信されます。VSYNCおよびHSYNCピンを使わない場合は、両方のピンをハ
イレベルに固定してこのモードを使用します。
ANALOG
VIDEO
EAV CODE
SAV CODE
C
F 0 0 X 8 1 8 1
Y
r
F 0 0 Y 0 0 0 0
8 1 8 1 F 0 0 X C Y C Y C Y C Y C
b
r
b
0 0 0 0 F 0 0 Y b
r
0 F F A A A
0 F F B B B
ANCILLARY DATA
(HANC)
4 CLOCK
4 CLOCK
1440 CLOCK
268 CLOCK
NTSC/PAL M SYSTEM
(525 LINES/60Hz)
4 CLOCK
4 CLOCK
PAL SYSTEM
(625 LINES/50Hz)
1440 CLOCK
280 CLOCK
START OF ACTIVE
VIDEO LINE
END OF ACTIVE
VIDEO LINE
図102.
06234-102
INPUT PIXELS
Y
SDタイミング・モード0、スレーブ・オプション
モード0（CCIR-656）―マスター・オプション（サブアドレス0x8A＝XXXXX001）
_______
ADV739x
は、CCIR-656規格のSAVおよびEAVタイム・コードに必要なH信号とF信号を生成します。HビットはHSYNCピンに、F
_______
ビットはVSYNCピンにそれぞれ出力されます。
DISPLAY
DISPLAY
VERTICAL BLANK
522
523
524
525
1
2
3
4
5
6
7
8
9
10
11
20
21
22
H
EVEN FIELD
F
ODD FIELD
DISPLAY
DISPLAY
VERTICAL BLANK
260
261
262
263
264
265
266
267
268
269
270
271
272
273
274
283
284
285
F
ODD FIELD
図103.
06234-103
H
EVEN FIELD
SDタイミング・モード0、マスター・オプション、NTSC
― 72 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
DISPL AY
DISPLAY
VERTICAL BLANK
622
623
624
625
1
2
4
3
5
6
21
7
22
23
H
ODD FIELD
EVEN FIELD
F
DISPLAY
DISPLAY
VERTICAL BLANK
309
310
311
312
313
314
315
316
318
317
319
335
334
320
336
ODD FIELD
F
06234-104
H
EVEN FIELD
図104.
SDタイミング・モード0、マスター・オプション、PAL
ANALOG
VIDEO
06234-105
H
F
図105.
SDタイミング・モード0、マスター・オプション、データ遷移
モード1―スレーブ・オプション（サブアドレス0x8A＝XXXXX010）
_______
このモードでは、ADV739xは水平同期信号と奇数／偶数フィールド信号を入力します。HSYNCがローレベルのときにフィールド入
力の変化は、新しいフレームすなわち垂直リトレースを表します。
ADV739xはCCIR-624に従い通常ブランクの全ラインを自動的にブ
_______
_______
_______
ランクにします。HSYNCとFIELDはそれぞれ、HSYNCピンとVSYNCピンに入力します。
DISPLAY
DISPLAY
522
523
VERTICAL BLANK
524
525
1
2
3
4
5
6
7
8
9
10
11
20
21
22
HSYNC
FIELD
EVEN FIELD
ODD FIELD
DISPLAY
260
261
DISPLAY
VERTICAL BLANK
262
263
264
265
266
267
268
269
270
271
272
273
274
283
284
285
FIELD
ODD FIELD
図106.
REV. 0
06234-106
HSYNC
EVEN FIELD
SDタイミング・モード0、スレーブ・オプション、NTSC
― 73 ―
ADV7390/ADV7391/ADV7392/ADV7393
DISPLAY
DISPLAY
622
VERTICAL BLANK
623
624
1
625
2
3
4
5
6
7
21
22
23
HSYNC
FIELD
EVEN FIELD
ODD FIELD
DISPLAY
DISPLAY
309
VERTICAL BLANK
310
311
312
313
314
315
316
317
318
319
320
334
335
336
ODD FIELD
FIELD
06234-107
HSYNC
EVEN FIELD
図107.
SDタイミング・モード1、スレーブ・オプション、PAL
モード1―マスター・オプション（サブアドレス0x8A＝XXXXX011）
_______
このモードでは、AD739xは水平同期信号と奇数／偶数フィールド信号を生成できます。HSYNCがローレベルのときのフィールド入
力の変化は、新しいフレームすなわち垂直リトレースを表します。
ADV739xはCCIR-624に従い通常ブランクの全ラインを自動的にブ
_______
_______
_______
ランクにします。HSYNCとFIELDはそれぞれ、HSYNCピンとVSYNCピンに出力されます。
HSYNC
FIELD
Cb
Y
Cr
Y
PAL = 132 × CLOCK/2
NTSC = 122 × CLOCK/2
図108.
06234-108
PIXEL
DATA
SDタイミング・モード1、奇数から偶数へのフィールド遷移（マスター／スレーブ）
モード2―スレーブ・オプション（サブアドレス0x8A＝XXXXX100
）
_______
_______
このモードでは、AD739xは水平同期信号と垂直同期信号を入力します。
HSYNC
入力と
VSYNC 入力で同時にローレベルへの変化が
_______
_______
発生すると、奇数フィールドの開始を意味します。HSYNCがハイレベルのときのVSYNCのローレベルへの変化は、偶数フィールド
_______ _______
の開始を意味します。
ADV739xはCCIR-624に従い通常ブランクの全ラインを自動的にブランクにします。HSYNCとVSYNCはそれ
_______
_______
ぞれ、HSYNCピンとVSYNCピンに入力します。
― 74 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
DISPLAY
522
DISPLAY
VERTICAL BLANK
523
524
525
1
4
3
2
5
7
6
8
10
9
20
11
21
22
HSYNC
VSYNC
ODD FIELD
EVEN FIELD
DISPLAY
DISPLAY
VERTICAL BLANK
260
261
262
263
264
265
266
267
268
269
270
271
272
273
283
274
284
285
VSYNC
EVEN FIELD
ODD FIELD
図109.
SDタイミング・モード2、スレーブ・オプション、NTSC
DISPLAY
622
623
06234-109
HSYNC
DISPLAY
VERTICAL BLANK
624
625
1
2
4
3
5
6
7
21
22
23
HSYNC
VSYNC
EVEN FIELD
ODD FIELD
DISPLAY
309
310
DISPLAY
VERTICAL BLANK
311
312
313
314
315
316
317
318
319
320
334
335
336
VSYNC
ODD FIELD
図110.
06234-110
HSYNC
EVEN FIELD
SDタイミング・モード2、スレーブ・オプション、PAL
モード2―マスター・オプション（サブアドレス0x8A＝XXXXX101）
_______
_______
このモードでは、ADV739xは水平同期信号と垂直同期信号を生成できます。HSYNC 入力とVSYNC 入力で同時にローレベル遷移が発
生すると、奇数フィールドの開始を意味します。
_______
_______
HSYNCがハイレベルのときのVSYNCのローレベルへの変化は、偶数フィールドの開始を意味します。
ADV739xはCCIR-624に従い
_______ _______
_______
_______
通常ブランクの全ラインを自動的にブランクにします。HSYNCとVSYNCはそれぞれ、HSYNCピンとVSYNCピンに出力されます。
HSYNC
VSYNC
Cb
Y
Cr
PAL = 132 × CLOCK/2
NTSC = 122 × CLOCK/2
図111.
REV. 0
SDタイミング・モード2、偶数から奇数へのフィールド遷移（マスター／スレーブ）
― 75 ―
Y
06234-111
PIXEL
DATA
ADV7390/ADV7391/ADV7392/ADV7393
HSYNC
VSYNC
PAL = 864 × CLOCK/2
NTSC = 858 × CLOCK/2
PIXEL
DATA
Cb
Y
Cr
Cb
06234-112
Y
PAL = 132 × CLOCK/2
NTSC = 122 × CLOCK/2
図112.
SDタイミング・モード2、奇数から偶数へのフィールド遷移（マスター／スレーブ）
モード3―マスター／スレーブ・オプション（サブアドレス0x8A＝XXXXX110またはXXXXX111
）
_______
このモードでは、ADV739xは水平同期信号と奇数／偶数フィールド信号を入力あるいは出力します。HSYNCがハイレベルのときの
フィールド入力の変化は、新しいフレームすなわち垂直リトレースを表します。
ADV739xはCCIR-624に従い通常ブランクの全ライン
_______ _______
_______
_______
を自動的にブランクにします。HSYNC とVSYNC は、それぞれHSYNC ピンとVSYNC ピンで、マスター・モードでは出力、スレー
ブ・モードでは入力します。
DISPL AY
DISPLAY
522
VERTICAL BLANK
523
524
525
1
2
4
3
5
6
7
8
10
9
20
11
21
22
HSYNC
FIELD
EVEN FIELD
ODD FIELD
DISPLAY
260
DISPLAY
VERTICAL BLANK
261
262
263
264
265
266
267
268
269
270
271
272
273
283
274
285
284
FIELD
ODD FIELD
06234-113
HSYNC
EVEN FIELD
図113.
SDタイミング・モード3、NTSC
DISPLAY
622
623
DISPLAY
VERTICAL BLANK
624
625
1
2
3
4
5
6
7
21
22
23
HSYNC
FIELD
EVEN FIELD
ODD FIELD
DISPLAY
DISPLAY
309
310
VERTICAL BLANK
311
312
313
314
315
316
317
318
319
320
334
335
336
FIELD
EVEN FIELD
06234-114
HSYNC
ODD FIELD
図114.
SDタイミング・モード3、PAL
― 76 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
付録6―HDタイミング
DISPLAY
FIELD 1
VERTICAL BLANKING INTERVAL
1124
1125
1
2
3
4
5
6
7
8
20
21
22
560
VSYNC
HSYNC
DISPLAY
VERTICAL BLANKING INTERVAL
FIELD 2
561
562
563
564
565
566
567
568
569
570
583
584
585
1123
HSYNC
図115.
REV. 0
_______ _______
1080i HSYNC/VSYNCの入力タイミング
― 77 ―
06234-115
VSYNC
図118.
06234-121
06234-118
700mV
Pbレベル―NTSC
図121.
― 78 ―
BL A CK
BL UE
RE D
図120.
MA G E NTA
Prレベル―NTSC
06234-120
BL A CK
BL UE
RE D
MA G E NTA
G RE E N
図119.
G RE E N
700mV
CYA N
Yレベル―NTSC
YE L L O W
WHITE
06234-119
06234-116
300mV
CYA N
06234-117
BL A CK
BL UE
RE D
MA G E NTA
700mV
YE L L O W
WHITE
BL A CK
BL UE
RE D
MA G E NTA
図117.
G RE E N
CYA N
YE L L O W
WHITE
図116.
G RE E N
CYA N
YE L L O W
WHITE
WHIT E
BL A CK
BL UE
RE D
MA G E NTA
G RE E N
CYA N
YE L L O W
WHITE
BL A CK
BL UE
RE D
MA G ENTA
G RE E N
CYA N
YE L L O W
ADV7390/ADV7391/ADV7392/ADV7393
付録7―ビデオ出力レベル
SD YPrPb出力レベル―SMPTE/EBU N10
パターン：100%カラー・バー
700mV
300mV
Yレベル―PAL
700mV
Prレベル―PAL
700mV
Pbレベル―PAL
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
ED/HD YPrPb出力レベル
INPUT CODE
EIA-770.2, STANDARD FOR Y
OUTPUT VOLTAGE
EIA-770.3, STANDARD FOR Y
INPUT CODE
940
OUTPUT VOLTAGE
940
700mV
700mV
64
64
300mV
300mV
EIA-770.2, STANDARD FOR Pr/Pb
EIA-770.3, STANDARD FOR Pr/Pb
OUTPUT VOLTAGE
OUTPUT VOLTAGE
960
960
600mV
512
700mV
512
64
図122.
INPUT CODE
64
図124.
EIA-770.2規格の出力信号（525P/625P）
EIA-770.1, STANDARD FO R Y
06234-124
06234-122
700mV
INPUT CODE
OUTPUT VOLTAGE
782mV
EIA-770.3規格の出力信号（1080i/720P）
Y–OUTPUT LEVELS FOR
FULL INPUT SELECTION
OUTPUT VOLTAGE
1023
940
700mV
714mV
64
64
300mV
286mV
EIA-770.1, STANDARD FOR Pr/Pb
INPUT CODE
OUTPUT VOLTAGE
Pr/Pb–OUTPUT LEVELS FOR
FULL INPUT SELECTION
OUTPUT VOLTAGE
1023
960
700mV
700mV
REV. 0
300mV
図125. フル入力選択用の出力レベル
EIA-770.1規格の出力信号（525P/625P）
― 79 ―
06234-125
64
図123.
64
06234-123
512
ADV7390/ADV7391/ADV7392/ADV7393
SD/ED/HD RGB出力レベル
パターン：100%／75%カラー・バー
R
R
700mV/525mV
700mV/525mV
300mV
300mV
G
G
700mV/525mV
700mV/525mV
300mV
300mV
B
B
06234-126
300mV
図126.
06234-128
700mV/525mV
700mV/525mV
300mV
図128.
SD/ED RGB出力レベル―RGB同期ディスエーブル
HD RGB出力レベル―RGB同期ディスエーブル
R
R
700mV/525mV
600mV
700mV/525mV
300mV
300mV
0mV
0mV
G
G
700mV/525mV
600mV
700mV/525mV
300mV
300mV
0mV
0mV
B
B
700mV/525mV
600mV
700mV/525mV
06234-127
0mV
図127.
6234-129
300mV
300mV
0mV
図129.
SD/ED RGB出力レベル―RGB同期イネーブル
― 80 ―
HD RGB出力レベル―RGB同期イネーブル
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
SD出力プロット
VOLTS
VOLTS IRE:FLT
0.6
100
0.4
0.5
50
0.2
0
0
0
–0.2
F1
L76
30
40
50
60
MICROSECONDS
APL = 44.5%
PRECISION MODE OFF
525 LINE NTSC
SYNCHRONOUS SYNC = A
SLOW CLAMP TO 0.00V AT 6.72 µs
FRAMES SELECTED 1, 2
0
0
10
20
30
40
50
60
MICROSECONDS
NOISE REDUCTION: 0.00dB
PRECISION MODE OFF
APL = 39.1%
625 LINE NTSC NO FILTERING
SYNCHRONOUS SOUND-IN-SYNC OFF
SLOW CLAMP TO 0.00 AT 6.72µs
FRAMES SELECTED 1, 2, 3, 4
20
図130.
06234-130
10
L608
図133.
NTSCカラー・バー（75%）
06234-133
–50
PALカラー・バー（75％）
VOLTS
VOLTS IRE:FLT
0.6
0.5
0.4
50
0.2
0
00
F2
L238
10
L575
30
40
50
60
MICROSECONDS
NOISE REDUCTION: 15.05dB
APL = 44.3%
PRECISION MODE OFF
525 LINE NTSC NO FILTERING
SYNCHRONOUS SYNC = SOURCE
SLOW CLAMP TO 0.00V AT 6.72 µs
FRAMES SELECTED 1, 2
0
0
20
図131.
10
20
30
40
50
60
70
MICROSECONDS
APL NEEDS SYNC SOURCE.
NO BUNCH SIGNAL
625 LINE PAL NO FILTERING
PRECISION MODE OFF
SYNCHRONOUS SOUND-IN-SYNC OFF
SLOW CLAMP TO 0.00 AT 6.72µs
FRAMES SELECTED 1
図134.
NTSC輝度信号
06234-134
–0.2
06234-131
0
PAL輝度信号
VOLTS
VOLTS IRE:FLT
0.4
50
0.5
0.2
0
0
0
–0.2
–50
–0.4
–0.5
F1
L76
L575
図132.
REV. 0
0
30
40
50
60
MICROSECONDS
APL NEEDS SYNC SOURCE.
NO BUNCH SIGNAL
625 LINE PAL NO FILTERING
PRECISION MODE OFF
SLOW CLAMP TO 0.00 AT 6.72µs
SYNCHRONOUS SOUND-IN-SYNC OFF
FRAMES SELECTED 1
20
06234-132
10
10
20
図135.
NTSC色信号
― 81 ―
PAL色信号
06234-135
30
40
50
60
MICROSECONDS
NOISE REDUCTION: 15.05dB
APL NEEDS SYNC SOURCE.
PRECISION MODE OFF
525 LINE NTSC NO FILTERING
SYNCHRONOUS SYNC = B
SLOW CLAMP TO 0.00 AT 6.72µs
FRAMES SELECTED 1, 2
0
ADV7390/ADV7391/ADV7392/ADV7393
付録8―ビデオ規格
0HDATUM
SMPTE 274M
ANALO G WAVEFORM
DIGITAL HORIZONTAL BLANKING
*1
272T
4T
ANCILLARY DATA
(OPTIONAL) OR BLANKING CODE
EAV CODE
4T
1920T
SAV CODE
DIGITAL
ACTIVE LINE
F 0 0 F C
V b Y C
r
F 0 0 H*
F 0 0 F
F 0 0 V
H*
INPUT PIXELS
4 CLOCK
SAMPLE NUMBER
2112
C Y
r
4 CLOCK
0
2199
2116 2156
44
188
192
2111
06234-136
FVH* = FVH AND PARITY BITS
SAV/EAV: LINE 1–562: F = 0
SAV/EAV: LINE 563–1125: F = 1
SAV/EAV: LINE 1–20; 561–583; 1124–1125: V = 1
SAV/EAV: LINE 21–560; 584–1123: V = 0
FOR A FRAME RATE OF 30Hz: 40 SAMPLES
FOR A FRAME RATE OF 25Hz: 480 SAMPLES
図136.
EAV/SAV入力データ・タイミング図（SMPTE 274M）
SMPTE 293M
ANALO G WAVEFORM
ANCILLARY DATA
(OPTIONAL)
EAV CODE
INPUT PIXELS
F
F 0 0 V
F 0 0 H*
F 0 0 F
V
F 0 0 H*
4 CLOCK
4 CLOCK
719
SAMPLE NUMBER
723 736
0HDATUM
799
DIGITAL
ACTIVE LINE
SAV CODE
853
C
C
b Y r
C
Y r Y
857 0
719
DIGITAL HORIZONTAL BLANKING
EAV/SAV入力データ・タイミング図（SMPTE 293M）
ACTIVE
VIDEO
522
523
524
ACTIVE
VIDEO
VERTICAL BLANK
525
1
2
5
6
図138.
7
8
9
12
13
14
15
16
42
43
44
06234-138
図137.
06234-137
FVH* = FVH AND PARITY BITS
SAV: LINE 43–525 = 200H
SAV: LINE 1–42 = 2AC
EAV: LINE 43–525 = 274H
EAV: LINE 1–42 = 2D8
SMPTE 293M（525p）
― 82 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
622
623
ACTIVE
VIDEO
VERTICAL BLANK
624
625
1
2
5
4
6
図139.
7
8
9
10
12
11
13
43
44
45
06234-139
ACTIVE
VIDEO
ITU-R BT.1358（625p）
DISPL AY
747
748
749
1
750
2
4
3
図140.
5
6
7
8
25
26
27
744
745
06234-140
VERTICAL BLANKING INTERVAL
SMPTE 296M（720p）
DISPLAY
VERTICAL BLANKING INTERVAL
FIELD 1
1124
1125
1
2
3
4
5
6
7
8
20
21
560
22
DISPLAY
VERTICAL BLANKING INTERVAL
561
562
563
564
565
566
図141.
REV. 0
567
568
569
570
SMPTE 274M（1080i）
― 83 ―
583
584
585
1123
06234-141
FIELD 2
ADV7390/ADV7391/ADV7392/ADV7393
付録9―設定記述
以下のページに記載した記述を使って、ADV739xの基本動作を設定できます。一部の機能は、デフォルトによりイネーブルになって
います。他の機能も必要に応じてイネーブルにすることができます。表58に、SDモード動作に使用できる記述を示します。表89と表
106には、それぞれEDモード動作とHDモード動作に使用できる記述を示します。
規格の定義
表58.
SD設定記述
Input Format
Input Data Width
Synchronization Format
Input Color Space
Output Color Space
Table Number
525i (NTSC)
525i (NTSC)
525i (NTSC)
525i (NTSC)
525i (NTSC)
525i (NTSC)
525i (NTSC)
525i (NTSC)
525i (NTSC)
525i (NTSC)
525i (NTSC)
525i (NTSC)
525i (NTSC)
525i (NTSC)
525i (NTSC)
8-Bit SDR
8-Bit SDR
8-Bit SDR
8-Bit SDR
8-Bit SDR
10-Bit SDR
10-Bit SDR
10-Bit SDR
10-Bit SDR
10-Bit SDR
16-Bit SDR
16-Bit SDR
16-Bit SDR
16-Bit SDR
16-Bit SDR
EAV/SAV
EAV/SAV
_______ _______
HSYNC/VSYNC
EAV/SAV
_______ _______
HSYNC/VSYNC
EAV/SAV
_______ _______
HSYNC/VSYNC
_______ _______
HSYNC/VSYNC
EAV/SAV
_______ _______
HSYNC/VSYNC
_______ _______
HSYNC/VSYNC
_______ _______
HSYNC/VSYNC
_______ _______
HSYNC/VSYNC
_______ _______
HSYNC/VSYNC
_______ _______
HSYNC/VSYNC
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
RGB
RGB
RGB
YPrPb
CVBS/Y-C (S-Video)
YPrPb
RGB
RGB
YPrPb
YPrPb
CVBS/ Y-C (S-Video)
RGB
RGB
YPrPb
RGB
YPrPb
CVBS/ Y-C (S-Video)
RGB
Table 59
Table 60
Table 61
Table 62
Table 63
Table 64
Table 65
Table 66
Table 67
Table 68
Table 69
Table 70
Table 71
Table 72
Table 73
625i (PAL)
625i (PAL)
625i (PAL)
625i (PAL)
625i (PAL)
625i (PAL)
625i (PAL)
625i (PAL)
625i (PAL)
625i (PAL)
625i (PAL)
625i (PAL)
625i (PAL)
625i (PAL)
625i (PAL)
8-Bit SDR
8-Bit SDR
8-Bit SDR
8-Bit SDR
8-Bit SDR
10-Bit SDR
10-Bit SDR
10-Bit SDR
10-Bit SDR
10-Bit SDR
16-Bit SDR
16-Bit SDR
16-Bit SDR
16-Bit SDR
16-Bit SDR
EAV/SAV
EAV/SAV
_______ _______
HSYNC/VSYNC
EAV/SAV
_______ _______
HSYNC/VSYNC
EAV/SAV
_______ _______
HSYNC/VSYNC
_______ _______
HSYNC/VSYNC
EAV/SAV
_______ _______
HSYNC/VSYNC
_______ _______
HSYNC/VSYNC
_______ _______
HSYNC/VSYNC
_______ _______
HSYNC/VSYNC
_______ _______
HSYNC/VSYNC
_______ _______
HSYNC/VSYNC
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
RGB
RGB
RGB
YPrPb
CVBS/Y-C (S-Video)
YPrPb
RGB
RGB
YPrPb
YPrPb
CVBS/Y-C (S-Video)
RGB
RGB
YPrPb
RGB
YPrPb
CVBS/Y-C (S-Video)
RGB
Table 74
Table 75
Table 76
Table 77
Table 78
Table 79
Table 80
Table 81
Table 82
Table 83
Table 84
Table 85
Table 86
Table 87
Table 88
表59.
8ビット525i YCrCb入力（EAV/SAV）、YPrPb出力
表60. 8ビット525i YCrCb入力（EAV/SAV）
、CVBS/YC出力
サブアドレス
設定
説明
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x01
0x00
SD入力モード
0x01
0x00
SD入力モード
0x80
0x10
NTSC規格。SSAF輝度信号フィルタ・イ
ネーブル。1.3MHz色信号フィルタ・イネー
0x80
0x10
NTSC規格。SSAF輝度信号フィルタ・イ
ネーブル。1.3MHz色信号フィルタ・イネー
ブル。
0x82
0xC9
ブル。
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
0x82
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
― 84 ―
0xCB
ピクセル・データ有効。CVBS/S-Video出力。
SSAF PrPbフィルタ・イネーブル。アクティ
ブ・ビデオ・エッジ制御イネーブル。ペデス
タル・イネーブル。
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
表61.
8ビット525i YCrCb入力、YPrPb出力
表64.
10ビット525i YCrCb入力（EAV/SAV）、YPrPb出力
サブアドレス
設定
説明
サブアドレス 設定
説明
0x17
0x02
ソフトウェア・リセット
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x01
0x00
SD入力モード
0x01
0x00
SD入力モード
0x80
0x10
NTSC規格。SSAF輝度信号フィルタ・イ
ネーブル。1.3MHz色信号フィルタ・イネー
0x80
0x10
NTSC規格。SSAF輝度信号フィルタ・イ
ネーブル。1.3MHz色信号フィルタ・イネー
0x82
0xC9
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
0x82
0xC9
タイミング・モード
_______
_______ 2（スレーブ）。
HSYNC/VSYNC 同期。
0x88
ブル。
0x8A
表62.
0x0C
ブル。
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
表65.
8ビット525i YCrCb入力（EAV/SAV）、RGB出力
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x01
0x00
SD入力モード
0x02
0x10
RGB出力イネーブル。RGB出力同期イネー
0x80
0x10
NTSC規格。SSAF輝度信号フィルタ・イ
ネーブル。1.3MHz色信号フィルタ・イネー
0x82
0xC9
0x10
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x01
0x00
SD入力モード
0x80
0x10
NTSC規格。SSAF輝度信号フィルタ・イ
ネーブル。1.3MHz色信号フィルタ・イネー
ブル。
0x82
0xC9
ブル。
8ビット525i YCrCb入力、RGB出力
設定
説明
0x17
0x02
ソフトウェア・リセット
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x01
0x00
SD入力モード
0x10
RGB出力イネーブル。RGB出力同期イネー
ブル。
0x80
0x10
0x82
0xC9
0x8A
REV. 0
0x0C
0x88
0x10
10ビット入力イネーブル
0x8A
0x0C
タイミング・モード
_______
_______ 2（スレーブ）。
HSYNC/VSYNC 同期。
表66.
0x00
0x02
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
サブアドレス
10ビット入力イネーブル
10ビット525i YCrCb入力、YPrPb出力
ブル。
表63.
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
10ビット525i YCrCb入力、CVBS/YC出力
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x01
0x00
SD入力モード
0x80
0x10
NTSC規格。SSAF輝度信号フィルタ・イ
ネーブル。1.3MHz色信号フィルタ・イネー
NTSC規格。SSAF輝度信号フィルタ・イ
ネーブル。1.3MHz色信号フィルタ・イネー
ブル。
ブル。
0x82
0xCB
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
ピクセル・データ有効。CVBS/S-Video出
力。SSAF PrPbフィルタ・イネーブル。ア
クティブ・ビデオ・エッジ制御イネーブル。
ペデスタル・イネーブル。
0x88
0x10
10ビット入力イネーブル
0x8A
0x0C
タイミング・モード
_______
_______ 2（スレーブ）。
HSYNC/VSYNC 同期。
タイミング・モード
_______
_______ 2（スレーブ）。
HSYNC/VSYNC 同期。
― 85 ―
ADV7390/ADV7391/ADV7392/ADV7393
表67.
10ビット525i YCrCb入力（EAV/SAV）、RGB出力
表70.
16ビット525i YCrCb入力、RGB出力
サブアドレス
設定
説明
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x01
0x00
SD入力モード
0x01
0x00
SD入力モード
0x02
0x10
RGB出力イネーブル。RGB出力同期イネー
0x02
0x10
RGB出力イネーブル。RGB出力同期イネー
ブル。
0x80
0x10
ブル。
NTSC規格。SSAF輝度信号フィルタ・イ
ネーブル。1.3MHz色信号フィルタ・イネー
0x80
0x10
ブル。
0x82
0xC9
ブル。
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
0x82
0xC9
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
0x88
表68.
0x10
0x88
0x08
16ビット入力イネーブル
0x8A
0x0C
タイミング・モード
_______
_______ 2（スレーブ）。
HSYNC/VSYNC 同期。
10ビット525i YCrCb入力、RGB出力
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x00
SD入力モード
0x02
0x10
RGB出力イネーブル。RGB出力同期イネー
0x80
0x10
表71.
16ビット525i RGB入力、YPrPb出力
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
ブル。
0x01
0x00
SD入力モード
NTSC規格。SSAF輝度信号フィルタ・イ
ネーブル。1.3MHz色信号フィルタ・イネー
0x80
0x10
NTSC規格。SSAF輝度信号フィルタ・イ
ネーブル。1.3MHz色信号フィルタ・イネー
ブル。
0x82
0xC9
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
10ビット入力イネーブル
0x01
NTSC規格。SSAF輝度信号フィルタ・イ
ネーブル。1.3MHz色信号フィルタ・イネー
ブル。
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
0x82
0xC9
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
0x88
0x10
10ビット入力イネーブル
0x87
0x80
RGB入力イネーブル
0x8A
0x0C
タイミング・モード
_______
_______ 2（スレーブ）。
HSYNC/VSYNC 同期。
0x88
0x08
16ビット入力イネーブル
0x8A
0x0C
タイミング・モード
_______
_______ 2（スレーブ）。
HSYNC/VSYNC 同期。
表69.
16ビット525i YCrCb入力、YPrPb出力
表72.
16ビット525i RGB入力、CVBS/YC出力
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
サブアドレス
設定
説明
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x17
0x02
ソフトウェア・リセット
0x01
0x00
SD入力モード
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x80
0x10
NTSC規格。SSAF輝度信号フィルタ・イ
ネーブル。1.3MHz色信号フィルタ・イネー
0x01
0x00
SD入力モード
0x80
0x10
NTSC規格。SSAF輝度信号フィルタ・イ
ネーブル。1.3MHz色信号フィルタ・イネー
0x82
0xCB
ピクセル・データ有効。CVBS/Sビデオ出力。
SSAF PrPbフィルタ・イネーブル。アクティ
ブ・ビデオ・エッジ制御イネーブル。ペデス
タル・イネーブル。
0x87
0x80
RGB入力イネーブル
0x88
0x08
16ビット入力イネーブル
0x8A
0x0C
タイミング・モード
_______
_______ 2（スレーブ）。
HSYNC/VSYNC 同期。
ブル。
0x82
0xC9
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
ブル。
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
0x88
0x08
16ビット入力イネーブル
0x8A
0x0C
タイミング・モード
_______
_______ 2（スレーブ）。
HSYNC/VSYNC 同期。
― 86 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
表73.
16ビット525i RGB入力、RGB出力
表76.
8ビット625i YCrCb入力、YPrPb出力
サブアドレス
設定
説明
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x01
0x00
SD入力モード
0x01
0x00
SD入力モード
0x02
0x10
RGB出力イネーブル。RGB出力同期イネーブル。
0x80
0x11
0x80
0x10
NTSC規格。SSAF輝度信号フィルタ・イ
ネーブル。1.3MHz色信号フィルタ・イネー
PAL規格。SSAF輝度信号フィルタ・イネー
ブル。1.3MHz色信号フィルタ・イネーブル。
0x82
0xC1
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
ブル。
0x82
0xC9
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
0x8A
0x0C
タイミング・モード
_______
_______ 2（スレーブ）。
HSYNC/VSYNC 同期。
0x87
0x80
RGB入力イネーブル
0x8C
0xCB
PAL FSC値
0x88
0x08
16ビット入力イネーブル
0x8D
0x8A
PAL FSC値
0x8A
0x0C
タイミング・モード
_______
_______ 2（スレーブ）。
HSYNC/VSYNC 同期。
0x8E
0x09
PAL FSC値
0x8F
0x2A
PAL FSC値
表74.
8ビット625i YCrCb入力（EAV/SAV）、YPrPb出力
表77.
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x01
0x00
SD入力モード
0x80
0x11
PAL規格。SSAF輝度信号フィルタ・イネー
ブル。1.3MHz色信号フィルタ・イネーブル。
0x82
0xC1
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x01
0x00
SD入力モード
0x02
0x10
RGB出力イネーブル。RGB出力同期イネーブル。
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
0x80
0x11
PAL規格。SSAF輝度信号フィルタ・イネー
ブル。1.3MHz色信号フィルタ・イネーブル。
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
0x82
0xC1
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
0x8C
0xCB
PAL FSC値
0x8D
0x8A
PAL FSC値
0x8E
0x09
PAL FSC値
0x8F
0x2A
PAL FSC値
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
表75. 8ビット625i YCrCb入力（EAV/SAV）
、CVBS/YC出力
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x01
0x00
SD入力モード
0x80
0x11
PAL規格。SSAF輝度信号フィルタ・イネー
ブル。1.3MHz色信号フィルタ・イネーブル。
0x82
0xC3
ピクセル・データ有効。CVBS/Sビデオ出力。
SSAF PrPbフィルタ・イネーブル。アクティ
ブ・ビデオ・エッジ制御イネーブル。ペデス
タル・イネーブル。
0x8C
0xCB
PAL FSC値
0x8D
0x8A
PAL FSC値
0x8E
0x09
PAL FSC値
0x8F
0x2A
PAL FSC値
REV. 0
8ビット625i YCrCb入力（EAV/SAV）、RGB出力
0x8C
0xCB
PAL FSC値
0x8D
0x8A
PAL FSC値
0x8E
0x09
PAL FSC値
0x8F
0x2A
PAL FSC値
表78.
8ビット625i YCrCb入力、RGB出力
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x01
0x00
SD入力モード
0x02
0x10
RGB出力イネーブル。RGB出力同期イネーブル。
0x80
0x11
PAL規格。SSAF輝度信号フィルタ・イネー
ブル。1.3MHz色信号フィルタ・イネーブル。
0x82
0xC1
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
― 87 ―
0x8A
0x0C
タイミング・モード
_______
_______ 2（スレーブ）。
HSYNC/VSYNC 同期。
0x8C
0xCB
PAL FSC値
0x8D
0x8A
PAL FSC値
0x8E
0x09
PAL FSC値
0x8F
0x2A
PAL FSC値
ADV7390/ADV7391/ADV7392/ADV7393
表79.
10ビット625i YCrCb入力（EAV/SAV）、YPrPb出力
表82.
10ビット625i YCrCb入力（EAV/SAV）、RGB出力
サブアドレス
設定
説明
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x01
0x00
SD入力モード
0x01
0x00
SD入力モード
0x80
0x11
PAL規格。SSAF輝度信号フィルタ・イネー
ブル。1.3MHz色信号フィルタ・イネーブル。
0x02
0x10
RGB出力イネーブル。RGB出力同期イネーブル。
0x80
0x11
0x82
0xC1
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
PAL規格。SSAF輝度信号フィルタ・イネー
ブル。1.3MHz色信号フィルタ・イネーブル。
0x82
0xC1
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
0x88
表80.
0x10
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
10ビット入力イネーブル
10ビット625i YCrCb入力、YPrPb出力
0x88
0x10
10ビット入力イネーブル
0x8C
0xCB
PAL FSC値
サブアドレス
設定
説明
0x8D
0x8A
PAL FSC値
0x17
0x02
ソフトウェア・リセット
0x8E
0x09
PAL FSC値
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x8F
0x2A
PAL FSC値
0x01
0x00
SD入力モード
0x80
0x11
PAL規格。SSAF輝度信号フィルタ・イネー
ブル。1.3MHz色信号フィルタ・イネーブル。
サブアドレス
設定
説明
0x82
0xC1
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x01
0x00
SD入力モード
表83.
10ビット625i YCrCb入力、RGB出力
0x88
0x10
10ビット入力イネーブル
0x02
0x10
RGB出力イネーブル。RGB出力同期イネーブル。
0x8A
0x0C
タイミング・モード
_______
_______ 2（スレーブ）。
HSYNC/VSYNC 同期。
0x80
0x11
PAL規格。SSAF輝度信号フィルタ・イネー
ブル。1.3MHz色信号フィルタ・イネーブル。
0x8C
0xCB
PAL FSC値
0x82
0xC1
0x8D
0x8A
PAL FSC値
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
0x8E
0x09
PAL FSC値
0x8F
0x2A
PAL FSC値
表81.
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
0x88
0x10
10ビット入力イネーブル
0x8A
0x0C
タイミング・モード
_______
_______ 2（スレーブ）。
HSYNC/VSYNC 同期。
0x8C
0xCB
PAL FSC値
0x8D
0x8A
PAL FSC値
0x8E
0x09
PAL FSC値
0x8F
0x2A
PAL FSC値
10ビット625i YCrCb入力、CVBS/YC出力
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x01
0x00
SD入力モード
0x80
0x11
PAL規格。SSAF輝度信号フィルタ・イネー
ブル。1.3MHz色信号フィルタ・イネーブル。
0x82
0xC3
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
表84.
ビデオ・エッジ制御イネーブル。
16ビット625i YCrCb入力、YPrPb出力
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（16×）
。
0x01
0x00
SD入力モード
0x80
0x11
PAL規格。SSAF輝度信号フィルタ・イネー
ブル。1.3MHz色信号フィルタ・イネーブル。
0x82
0xC1
0x88
0x10
10ビット入力イネーブル
0x8A
0x0C
タイミング・モード
_______
_______ 2（スレーブ）。
HSYNC/VSYNC 同期。
0x8C
0xCB
PAL FSC値
0x8D
0x8A
PAL FSC値
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
0x8E
0x09
PAL FSC値
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
0x8F
0x2A
PAL FSC値
― 88 ―
0x88
0x08
16ビット入力イネーブル
0x8A
0x0C
タイミング・モード
_______
_______ 2（スレーブ）。
HSYNC/VSYNC 同期。
0x8C
0xCB
PAL FSC値
0x8D
0x8A
PAL FSC値
0x8E
0x09
PAL FSC値
0x8F
0x2A
PAL FSC値
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
表85.
16ビット625i YCrCb入力、RGB出力
表87.
16ビット625i RGB入力、CVBS/YC出力
サブアドレス
設定
説明
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
0x00
0x1C
0x01
0x00
SD入力モード
0x01
0x00
SD入力モード
0x02
0x10
RGB出力イネーブル。RGB出力同期イネー
0x80
0x11
PAL規格。SSAF輝度信号フィルタ・イネー
ブル。1.3MHz色信号フィルタ・イネーブ
0x80
0x11
PAL規格。SSAF輝度信号フィルタ・イネー
ブル。1.3MHz色信号フィルタ・イネーブ
0x82
0xC3
全DACイネーブル。PLLイネーブル
（16×）。
ブル。
ル。
ル。
0x82
0xC1
全DACイネーブル。PLLイネーブル
（16×）。
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
ビデオ・エッジ制御イネーブル。
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
0x87
0x80
RGB入力イネーブル
0x88
0x08
16ビット入力イネーブル
0x0C
タイミング・モード
_______
_______ 2（スレーブ）。
HSYNC/VSYNC 同期。
0x88
0x08
16ビット入力イネーブル
0x8A
0x8A
0x0C
タイミング・モード
_______
_______ 2（スレーブ）。
HSYNC/VSYNC 同期。
0x8C
0xCB
PAL FSC値
0x8A
PAL FSC値
0x8C
0xCB
PAL FSC値
0x8D
0x8D
0x8A
PAL FSC値
0x8E
0x09
PAL FSC値
0x8F
0x2A
PAL FSC値
0x8E
0x09
PAL FSC値
0x8F
0x2A
PAL FSC値
表86.
表88.
16ビット625i RGB入力、YPrPb出力
16ビット625i RGB入力、RGB出力
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
0x01
0x00
SD入力モード
0x10
RGB出力イネーブル。RGB出力同期イネー
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
0x01
0x00
SD入力モード
0x02
0x80
0x11
PAL規格。SSAF輝度信号フィルタ・イネー
ブル。1.3MHz色信号フィルタ・イネーブ
0x80
0x11
0x82
0xC1
全DACイネーブル。PLLイネーブル
（16×）。
ブル。
ル。
0x82
0xC1
0x80
RGB入力イネーブル
0x88
0x08
16ビット入力イネーブル
0x8A
0x0C
タイミング・モード
_______
_______ 2（スレーブ）。
HSYNC/VSYNC 同期。
0x8C
0xCB
PAL FSC値
0x8D
0x8A
PAL FSC値
0x8E
0x09
PAL FSC値
0x8F
0x2A
PAL FSC値
REV. 0
PAL規格。SSAF輝度信号フィルタ・イネー
ブル。1.3MHz色信号フィルタ・イネーブ
ル。
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
0x87
全DACイネーブル。PLLイネーブル
（16×）。
ピクセル・データ有効。YPrPb出力。SSAF
PrPbフィルタ・イネーブル。アクティブ・
ビデオ・エッジ制御イネーブル。ペデスタ
ル・イネーブル。
― 89 ―
0x87
0x80
RGB入力イネーブル
0x88
0x08
16ビット入力イネーブル
0x8A
0x0C
タイミング・モード
_______
_______ 2（スレーブ）。
HSYNC/VSYNC 同期。
0x8C
0xCB
PAL FSC値
0x8D
0x8A
PAL FSC値
0x8E
0x09
PAL FSC値
0x8F
0x2A
PAL FSC値
ADV7390/ADV7391/ADV7392/ADV7393
拡張解像度
表89.
ED設定スクリプト
Input Format
Input Data Width
Synchronization Format
Input Color Space
Output Color Space
Table Number
525p
525p
525p
525p
525p
525p
525p
525p
8-Bit DDR
8-Bit DDR
10-Bit DDR
10-Bit DDR
16-Bit SDR
16-Bit SDR
16-Bit SDR
16-Bit SDR
EAV/SAV
EAV/SAV
EAV/SAV
EAV/SAV
EAV/SAV
_______ _______
HSYNC/VSYNC
EAV/SAV
_______ _______
HSYNC/VSYNC
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YPrPb
RGB
YPrPb
RGB
YPrPb
YPrPb
RGB
RGB
Table 98
Table 100
Table 99
Table 101
Table 90
Table 91
Table 92
Table 93
625p
625p
625p
625p
625p
625p
625p
625p
8-Bit DDR
8-Bit DDR
10-Bit DDR
10-Bit DDR
16-Bit SDR
16-Bit SDR
16-Bit SDR
16-Bit SDR
EAV/SAV
EAV/SAV
EAV/SAV
EAV/SAV
EAV/SAV
_______ _______
HSYNC/VSYNC
EAV/SAV
_______ _______
HSYNC/VSYNC
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YPrPb
RGB
YPrPb
RGB
YPrPb
YPrPb
RGB
RGB
Table 102
Table 104
Table 103
Table 105
Table 94
Table 95
Table 96
Table 97
表90.
16ビット525p YCrCb入力（EAV/SAV）、YPrPb出力
表93.
16ビット525p YCrCb入力、RGB出力
サブアドレス
設定
説明
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（8×）。
0x00
0x1C
全DACイネーブル。PLLイネーブル（8×）。
0x01
0x10
ED-SDR入力モード
0x01
0x10
ED-SDR入力モード
0x30
0x04
[email protected]。EAV/SAV同期。EIA770.2出力レベル。
0x02
0x10
RGB出力イネーブル。RGB出力同期イネー
0x31
0x01
ピクセル・データ有効
0x30
0x00
_______ _______
[email protected]。HSYNC/VSYNC 同期。
EIA-770.2出力レベル。
0x31
0x01
ピクセル・データ有効
表91.
ブル。
16ビット525p YCrCb入力、YPrPb出力
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（8×）。
0x01
0x10
0x30
0x00
ED-SDR入力モード
_______ _______
[email protected]。HSYNC/VSYNC 同期。
EIA-770.2出力レベル。
0x31
0x01
ピクセル・データ有効
表94.
16ビット625p YCrCb入力（EAV/SAV）、YPrPb出力
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（8×）。
0x01
0x10
ED-SDR入力モード
0x30
0x1C
625p@50Hz。EAV/SAV同期。EIA-770.2
出力レベル。
表92.
0x31
16ビット525p YCrCb入力（EAV/SAV）、RGB出力
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（8×）。
0x01
0x10
ED-SDR入力モード
表95.
0x01
ピクセル・データ有効
16ビット625p YCrCb入力、YPrPb出力
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（8×）。
0x02
0x10
RGB出力イネーブル。RGB出力同期イネー
ブル。
0x01
0x10
0x30
0x04
[email protected]。EAV/SAV同期。EIA770.2出力レベル。
0x30
0x18
ED-SDR入力モード
_______ _______
625p@50Hz。HSYNC/VSYNC 同期。EIA770.2出力レベル。
0x31
0x01
ピクセル・データ有効
0x31
0x01
ピクセル・データ有効
― 90 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
表96.
16ビット625p YCrCb入力（EAV/SAV）、RGB出力
表100.
8ビット525p YCrCb入力（EAV/SAV）、RGB出力
サブアドレス
設定
説明
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（8×）。
0x00
0x1C
全DACイネーブル。PLLイネーブル（8×）。
0x01
0x10
ED-SDR入力モード
0x01
0x20
ED-DDR入力モード。CLKINの立下がり
0x02
0x10
RGB出力イネーブル。RGB出力同期イネー
0x02
0x10
RGB出力イネーブル。RGB出力同期イネー
0x30
0x04
[email protected]。EAV/SAV同期。EIA770.2出力レベル。
0x31
0x01
ピクセル・データ有効
エッジで輝度信号データをクロック入力。
ブル。
0x30
0x1C
ブル。
625p@50Hz。EAV/SAV同期。EIA-770.2
出力レベル。
0x31
表97.
0x01
ピクセル・データ有効
16ビット625p YCrCb入力、RGB出力
表101.
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（8×）。
0x01
0x10
ED-SDR入力モード
0x02
0x10
RGB出力イネーブル。RGB出力同期イネー
10ビット525p YCrCb入力（EAV/SAV）、RGB出力
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（8×）。
0x01
0x20
ED-DDR入力モード。CLKINの立下がり
0x02
0x10
RGB出力イネーブル。RGB出力同期イネー
0x30
0x04
[email protected]。EAV/SAV同期。EIA770.2出力レベル。
0x31
0x01
ピクセル・データ有効
0x33
0x6C
10ビット入力イネーブル
エッジで輝度信号データをクロック入力。
ブル。
0x30
0x18
0x31
表98.
0x01
_______ _______
625p@50Hz。HSYNC/VSYNC 同期。EIA770.2出力レベル。
ブル。
ピクセル・データ有効
8ビット525p YCrCb入力（EAV/SAV）、YPrPb出力
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（8×）。
0x01
0x20
ED-DDR入力モード。CLKINの立下がり
表102.
エッジで輝度信号データをクロック入力。
0x30
0x04
0x31
0x01
[email protected]。EAV/SAV同期。EIA770.2出力レベル。
8ビット625p YCrCb入力（EAV/SAV）、YPrPb出力
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（8×）。
0x01
0x20
ED-DDR入力モード。CLKINの立下がり
エッジで輝度信号データをクロック入力。
ピクセル・データ有効
0x30
0x1C
625p@50Hz。EAV/SAV同期。EIA-770.2
出力レベル。
表99.
10ビット525p YCrCb入力（EAV/SAV）、YPrPb出力
0x31
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（8×）。
0x01
0x20
ED-DDR入力モード。CLKINの立下がり
0x04
[email protected]。EAV/SAV同期。EIA770.2出力レベル。
0x31
0x01
ピクセル・データ有効
0x33
REV. 0
0x6C
ピクセル・データ有効
表103. 10ビット625p YCrCb入力（EAV/SAV）
、YPrPb出力
エッジで輝度信号データをクロック入力。
0x30
0x01
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（8×）。
0x01
0x20
ED-DDR入力モード。CLKINの立下がり
0x30
0x1C
625p@50Hz。EAV/SAV同期。EIA-770.2
エッジで輝度信号データをクロック入力。
10ビット入力イネーブル
出力レベル。
― 91 ―
0x31
0x01
ピクセル・データ有効
0x33
0x6C
10ビット入力イネーブル
ADV7390/ADV7391/ADV7392/ADV7393
表104.
8ビット625p YCrCb入力（EAV/SAV）、RGB出力
表105.
10ビット625p YCrCb入力（EAV/SAV）、RGB出力
サブアドレス
設定
説明
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（8×）。
0x00
0x1C
全DACイネーブル。PLLイネーブル（8×）。
0x01
0x20
ED-DDR入力モード。CLKINの立下がり
0x01
0x20
ED-DDR入力モード。CLKINの立下がり
0x02
0x10
RGB出力イネーブル。RGB出力同期イネー
0x30
0x1C
625p@50Hz。EAV/SAV同期。EIA-770.2
エッジで輝度信号データをクロック入力。
0x02
0x10
RGB出力イネーブル。RGB出力同期イネー
0x30
0x1C
625p@50Hz。EAV/SAV同期。EIA-770.2
エッジで輝度信号データをクロック入力。
ブル。
ブル。
出力レベル。
0x31
0x01
出力レベル。
ピクセル・データ有効
0x31
0x01
ピクセル・データ有効
0x33
0x6C
10ビット入力イネーブル
高解像度
表106.
HD設定スクリプト
Input Format
Input Data Width
Synchronization Format
Input Color Space
Output Color Space
Table Number
720p
720p
720p
720p
720p
720p
720p
720p
8-Bit DDR
8-Bit DDR
10-Bit DDR
10-Bit DDR
16-Bit SDR
16-Bit SDR
16-Bit SDR
16-Bit SDR
EAV/SAV
EAV/SAV
EAV/SAV
EAV/SAV
EAV/SAV
_______ _______
HSYNC/VSYNC
EAV/SAV
_______ _______
HSYNC/VSYNC
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YPrPb
RGB
YPrPb
RGB
YPrPb
YPrPb
RGB
RGB
Table 115
Table 117
Table 116
Table 118
Table 107
Table 108
Table 109
Table 110
1080i
1080i
1080i
1080i
1080i
1080i
1080i
1080i
8-Bit DDR
8-Bit DDR
10-Bit DDR
10-Bit DDR
16-Bit SDR
16-Bit SDR
16-Bit SDR
16-Bit SDR
EAV/SAV
EAV/SAV
EAV/SAV
EAV/SAV
EAV/SAV
_______ _______
HSYNC/VSYNC
EAV/SAV
_______ _______
HSYNC/VSYNC
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YCrCb
YPrPb
RGB
YPrPb
RGB
YPrPb
YPrPb
RGB
RGB
Table 119
Table 121
Table 120
Table 122
Table 111
Table 112
Table 113
Table 114
― 92 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
表107. 16ビット720p YCrCb入力（EAV/SAV）
、YPrPb出力
表112.
16ビット1080i YCrCb入力、YPrPb出力
サブアドレス
設定
説明
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（4×）。
0x00
0x1C
全DACイネーブル。PLLイネーブル（4×）。
0x01
0x10
HD-SDR入力モード
0x01
0x10
HD-SDR入力モード
0x30
0x2C
720p@60Hz/59.94Hz。EAV/SAV同期。
EIA-770.3出力レベル。
0x30
0x18
_______ _______
1080i@30Hz/29.97Hz。HSYNC/VSYNC 同
期。EIA-770.3出力レベル。
0x31
0x01
ピクセル・データ有効。4×オーバーサンプ
リング。
0x31
0x01
表108.
16ビット720p YCrCb入力、YPrPb出力
表113.
ピクセル・データ有効。4×オーバーサンプ
リング。
16ビット1080i YCrCb入力（EAV/SAV）、RGB出力
サブアドレス
設定
説明
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（4×）。
0x00
0x1C
全DACイネーブル。PLLイネーブル（4×）。
0x01
0x10
HD-SDR入力モード
0x01
0x10
HD-SDR入力モード
0x30
0x28
_______ _______
720p@60Hz/59.94Hz。HSYNC/VSYNC 同
期。EIA-770.3出力レベル。
0x02
0x10
RGB出力イネーブル。RGB出力同期イネーブル。
0x30
0x6C
1080i@30Hz/29.97Hz。EAV/SAV同期。
EIA-770.3出力レベル。
0x31
0x01
ピクセル・データ有効。4×オーバーサンプ
リング。
0x31
表109.
0x01
ピクセル・データ有効。4×オーバーサンプ
リング。
16ビット720p YCrCb入力（EAV/SAV）、RGB出力
表114.
16ビット1080i YCrCb入力、RGB出力
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
サブアドレス
設定
説明
0x00
0x1C
全DACイネーブル。PLLイネーブル（4×）。
0x17
0x02
ソフトウェア・リセット
0x01
0x10
HD-SDR入力モード
0x00
0x1C
全DACイネーブル。PLLイネーブル（4×）。
0x02
0x10
RGB出力イネーブル。RGB出力同期イネー
0x01
0x10
HD-SDR入力モード
0x02
0x10
RGB出力イネーブル。RGB出力同期イネー
0x30
0x18
_______ _______
1080i@30Hz/29.97Hz。HSYNC/VSYNC 同
期。EIA-770.3出力レベル。
0x31
0x01
ブル。
0x30
0x2C
0x31
表110.
0x01
720p@60Hz/59.94Hz。EAV/SAV同期。
EIA-770.3出力レベル。
ブル。
ピクセル・データ有効。4×オーバーサンプ
リング。
ピクセル・データ有効。4×オーバーサンプ
リング。
16ビット720p YCrCb入力、RGB出力
表115.
8ビット720p YCrCb入力（EAV/SAV）、YPrPb出力
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
サブアドレス
設定
説明
0x00
0x1C
全DACイネーブル。PLLイネーブル（4×）。
0x17
0x02
ソフトウェア・リセット
0x01
0x10
HD-SDR入力モード
0x00
0x1C
全DACイネーブル。PLLイネーブル（4×）。
0x02
0x10
RGB出力イネーブル。RGB出力同期イネー
0x01
0x20
HD-DDR入力モード。CLKINの立下がり
ブル。
0x30
0x28
0x31
0x01
エッジで輝度信号データをクロック入力。
_______ _______
720p@60Hz/59.94Hz。HSYNC/VSYNC 同
期。EIA-770.3出力レベル。
ピクセル・データ有効。4×オーバーサンプ
リング。
表111. 16ビット1080i YCrCb入力（EAV/SAV）
、YPrPb出力
0x30
0x2C
720p@60Hz/59.94Hz。EAV/SAV同期。
EIA-770.3出力レベル。
0x31
0x01
ピクセル・データ有効。4×オーバーサンプ
リング。
表116. 10ビット720p YCrCb入力（EAV/SAV）
、YPrPb出力
サブアドレス
設定
説明
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（4×）。
0x00
0x1C
全DACイネーブル。PLLイネーブル（4×）。
0x01
0x10
HD-SDR入力モード
0x01
0x20
HD-DDR入力モード。CLKINの立下がり
0x30
0x6C
1080i@30Hz/29.97Hz。EAV/SAV同期。
EIA-770.3出力レベル。
0x30
0x2C
0x31
0x01
ピクセル・データ有効。4×オーバーサンプ
リング。
720p@60Hz/59.94Hz。EAV/SAV同期。
EIA-770.3出力レベル。
0x31
0x01
ピクセル・データ有効。4×オーバーサンプ
リング。
0x33
0x6C
10ビット入力イネーブル
REV. 0
エッジで輝度信号データをクロック入力。
― 93 ―
ADV7390/ADV7391/ADV7392/ADV7393
表117.
8ビット720p YCrCb入力（EAV/SAV）、RGB出力
表120. 10ビット1080i YCrCb入力（EAV/SAV）
、YPrPb出力
サブアドレス
設定
説明
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（4×）。
0x00
0x1C
全DACイネーブル。PLLイネーブル（4×）。
0x01
0x20
HD-DDR入力モード。CLKINの立下がり
0x01
0x20
HD-DDR入力モード。CLKINの立下がり
0x30
0x6C
1080i@30Hz/29.97Hz。EAV/SAV同期。
EIA-770.3出力レベル。
エッジで輝度信号データをクロック入力。
エッジで輝度信号データをクロック入力。
0x02
0x10
RGB出力イネーブル。RGB出力同期イネー
0x30
0x2C
720p@60Hz/59.94Hz。EAV/SAV同期。
EIA-770.3出力レベル。
0x31
0x01
ピクセル・データ有効。4×オーバーサンプ
リング。
0x31
0x01
ピクセル・データ有効。4×オーバーサンプ
リング。
0x33
0x6C
10ビット入力イネーブル
ブル。
表121.
表118.
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（4×）。
0x01
0x20
HD-DDR入力モード。CLKINの立下がり
0x02
0x10
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（4×）。
0x01
0x20
HD-DDR入力モード。CLKINの立下がり
0x02
0x10
RGB出力イネーブル。RGB出力同期イネー
0x30
0x6C
1080i@30Hz/29.97Hz。EAV/SAV同期。
EIA-770.3出力レベル。
0x31
0x01
ピクセル・データ有効。4×オーバーサンプ
リング。
エッジで輝度信号データをクロック入力。
エッジで輝度信号データをクロック入力。
RGB出力イネーブル。RGB出力同期イネー
ブル。
ブル。
0x30
0x2C
720p@60Hz/59.94Hz。EAV/SAV同期。
EIA-770.3出力レベル。
0x31
0x01
ピクセル・データ有効。4×オーバーサンプ
リング。
0x33
0x6C
10ビット入力イネーブル
表119.
8ビット1080i YCrCb入力（EAV/SAV）、RGB出力
10ビット720p YCrCb入力（EAV/SAV）、RGB出力
表122.
8ビット1080i YCrCb入力（EAV/SAV）、YPrPb出力
10ビット1080i YCrCb入力（EAV/SAV）、RGB出力
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（4×）。
0x01
0x20
HD-DDR入力モード。CLKINの立下がり
0x02
0x10
RGB出力イネーブル。RGB出力同期イネー
サブアドレス
設定
説明
0x17
0x02
ソフトウェア・リセット
0x00
0x1C
全DACイネーブル。PLLイネーブル（4×）。
0x01
0x20
HD-DDR入力モード。CLKINの立下がり
0x30
0x6C
1080i@30Hz/29.97Hz。EAV/SAV同期。
EIA-770.3出力レベル。
0x30
0x6C
1080i@30Hz/29.97Hz。EAV/SAV同期。
EIA-770.3出力レベル。
0x31
0x01
ピクセル・データ有効。4×オーバーサンプ
リング。
0x31
0x01
ピクセル・データ有効。4×オーバーサンプ
リング。
0x33
0x6C
10ビット入力イネーブル
エッジで輝度信号データをクロック入力。
エッジで輝度信号データをクロック入力。
ブル。
― 94 ―
REV. 0
ADV7390/ADV7391/ADV7392/ADV7393
外形寸法
0.60 MAX
5.00
BSC SQ
0.60 MAX
PIN 1
INDICATOR
32
25
24
PIN 1
INDICATOR
TOP
VIEW
0.50
BSC
4.75
BSC SQ
0.50
0.40
0.30
3.25
3.10 SQ
2.95
EXPOSED
PAD
(BOTTOM VIEW)
17
16
9
3.50 REF
EXPOSED PADDLE MUST BE SOLDERED
TO PCB GROUND FOR PROPER
HEAT DISSIPATION, NOISE IMMUNITY AND
MECHANICAL STRENGTH BENEFITS.
0.05 MAX
0.02 NOM
1.00
0.85
0.80
0.30
0.23
0.18
SEATING
PLANE
8
0.25 MIN
0.80 MAX
0.65 TYP
12° MAX
1
COPLANARITY
0.08
0.20 REF
COMPLIANT TO JEDEC STANDARDS MO-220-VHHD-2
図142.
32ピン・リード・フレーム・チップ・スケール・パッケージ［LFCSP_VQ］
5mm×5mmボディ、極薄クワッド
（CP32-2）
寸法単位：mm
6.00
BSC SQ
0.60 MAX
0.60 MAX
PIN 1
INDICATOR
TOP
VIEW
0.50
BSC
5.75
BCS SQ
0.50
0.40
0.30
12° MAX
1.00
0.85
0.80
PIN 1
INDICATOR
31
30
40
1
(BOT TOM VIEW)
10
21
20
0.25 MIN
4.50
REF
0.80 MAX
0.65 TYP
0.05 MAX
0.02 NOM
SEATING
PLANE
0.30
0.23
0.18
0.20 REF
4.25
4.10 SQ
3.95
EXPOSED
PAD
EXPOSED PADDLE MUST BE SOLDERED
TO PCB GROUND FOR PROPER
HEAT DISSIPATION, NOISE IMMUNITY AND
MECHANICAL STRENGTH BENEFITS.
COPLANARITY
0.08
COMPLIANT TO JEDEC STANDARDS MO-220-VJJD-2
図143.
REV. 0
40ピン・リード・フレーム・チップ・スケール・パッケージ［LFCSP］
（CP-40）
寸法単位：mm
― 95 ―
ADV7390/ADV7391/ADV7392/ADV7393
Model
Temperature
Range
Macrovision1
Anti-Taping Package Description
Package
Option
ADV7390BCPZ2
−40°C to +85°C
Yes
32-Lead Lead Frame Chip Scale Package [LFCSP_VQ]
CP-32-2
ADV7390BCPZ-REEL2
−40°C to +85°C
Yes
32-Lead Lead Frame Chip Scale Package [LFCSP_VQ]
CP-32-2
ADV7391BCPZ
−40°C to +85°C
No
32-Lead Lead Frame Chip Scale Package [LFCSP_VQ]
CP-32-2
ADV7391BCPZ-REEL2
−40°C to +85°C
No
32-Lead Lead Frame Chip Scale Package [LFCSP_VQ]
CP-32-2
ADV7392BCPZ2
−40°C to +85°C
Yes
40-Lead Lead Frame Chip Scale Package [LFCSP_VQ]
CP-40
−40°C to +85°C
Yes
40-Lead Lead Frame Chip Scale Package [LFCSP_VQ]
CP-40
−40°C to +85°C
No
40-Lead Lead Frame Chip Scale Package [LFCSP_VQ]
CP-40
CP-40
2
ADV7392BCPZ-REEL
2
ADV7393BCPZ2
ADV7393BCPZ-REEL
1
2
3
No
40-Lead Lead Frame Chip Scale Package [LFCSP_VQ]
EVAL-ADV739xFEZ2, 3
N/A
ADV739x Evaluation Platform Front-End Board
EVAL-ADV7390EBZ2
Yes
ADV7390 Evaluation Board
EVAL-ADV7391EBZ2
No
ADV7391 Evaluation Board
EVAL-ADV7392EBZ2
Yes
ADV7392 Evaluation Board
EVAL-ADV7393EBZ2
No
ADV7393 Evaluation Board
2
−40°C to +85°C
Macrovision対応のICでは、購入者は、Macrovision Rev 7.1.L1準拠のビデオを出力できるICの承認されたライセンシー（正規の購入者）であることが必要です。
Z＝鉛フリー製品
ADV739x評価用ボードのいずれか一つと組み合わせて使用。このフロントエンド・ボードは、アナログ・デバイセズのデコーダおよびXilinx Spartan-3 FPGAを備えています。
アナログ・デバイセズ社またはその二次ライセンスを受けた関連会社からライセンスの対象となるI2Cコンポーネントを購入した場合、購入者にはこれらのコンポーネントをI2Cシ
ステムで使用するフィリップス社のI2Cの特許権に基づくライセンスが許諾されます。ただし、フィリップス社が規定するI2C規格仕様に準拠したシステムが必要です。
― 96 ―
REV. 0
D06234-0-10/06(0)-J
オーダー・ガイド