日本語版

6個の11ビット297MHz D/Aコンバータを内蔵する
マルチフォーマット・ビデオ・エンコーダ
ADV7342/ADV7343
プログラマブル機能
ルミナンスおよびクロミナンス・フィルタ応答
垂直ブランキング期間（VBI）
サブキャリア周波数（FSC）と位相
ルミナンス遅延
コピー・ジェネレーション・マネジメント・システム（CGMS）
クローズド・キャプショニングとワイド・スクリーン・シグナリ
ング（WSS）
外部ビデオ・ソースへのサブキャリア・ロック機能内蔵
完全なビデオ・タイミング・ジェネレータ内蔵
テスト・パターン・ジェネレータ内蔵
リファレンス電圧内蔵（オプションの外部入力）
I2C®/SPI®デュアル互換のシリアルMPUインターフェース
3.3Vアナログ動作
1.8Vデジタル動作
3.3V I/O動作
温度範囲：−40∼＋85℃
特長
74.25MHz、20/30ビットの高解像度入力
SMPTE 274M（1080i）、296M（720p）、240M（1035i）に
準拠
6個の11ビット、297MHzビデオDACを内蔵
SD用の16倍（216MHz）DACオーバーサンプリング
ED用の8倍（216MHz）DACオーバーサンプリング
HD用の4倍（297MHz）DACオーバーサンプリング
37mA（max）のDAC出力電流
NTSC M、PAL B/D/G/H/I/M/N、PAL 60をサポート
NTSCおよびPALスクエア・ピクセル動作（24.54/29.5MHz）
マルチフォーマット・ビデオ入力
4:2:2 YCrCb（SD、ED、HD）
4:4:4 YCrCb（EDとHD）
4:4:4 RGB（SD、ED、HD）
マルチフォーマット・ビデオ出力
コンポジット（CVBS）とSビデオ（Y/C）
コンポーネントYPrPb（SD、ED、HD）
コンポーネントRGB（SD、ED、HD）
Macrovision® Rev 7.1.L1（SD）とRev 1.2（ED）に準拠
SDとED/HDの同時動作
EIA/CEA-861Bコンプライアンス
アプリケーション
DVDレコーダとプレーヤ
高解像度ブルーレイDVDプレーヤ
HD DVDプレーヤ
機能ブロック図
GND_IO
VDD (2)
VBI DATA SERVICE
INSERTION
SCL/ SDA/ ALSB/
MOSI SCLK SPI_SS
SFL/
MISO
MPU PORT
SUBCARRIER FREQUENCY
LOCK (SFL)
AGND
ADV7342/ADV7343
VIDEO
DATA
4:2:2 TO 4:4:4
HD DDR
DEINTERLEAVE
R
G/B
20-BIT
ED/HD
VIDEO
DATA
RGB/YCrCb
TO
YUV
MATRIX
RGB
ASYNC
BYPASS
ED/HD INPUT
POWER
MANAGEMENT
CONTROL
16×
FILTER
ADD
BURST
PROGRAMMABLE
CHROMINANCE
FILTER
SIN/COS DDS
BLOCK
16×
FILTER
RGB
YCbCr
DEINTERLEAVE
ADD
SYNC
PROGRAMMABLE
LUMINANCE
FILTER
YUV
TO
YCrCb/
RGB
YCbCr
TO
RGB MATRIX
PROGRAMMABLE
HDTV FILTERS
HDTV
TEST
PATTERN
GENERATOR
4×
FILTER
SHARPNESS AND
ADAPTIVE FILTER
CONTROL
16x/4x OVERSAMPLING
DAC PLL
VIDEO TIMING GENERATOR
P_HSYNC P_VSYNC P_BLANK S_HSYNC S_VSYNC
CLKIN (2) PVDD
MULTIPLEXER
VDD_IO
10-BIT
SD
VAA
11-BIT
DAC 1
DAC 1
11-BIT
DAC 2
DAC 2
11-BIT
DAC 3
DAC 3
11-BIT
DAC 4
DAC 4
11-BIT
DAC 5
DAC 5
11-BIT
DAC 6
DAC 6
REFERENCE
AND CABLE
DETECT
PGND EXT_LF (2) VREF
COMP (2)
RSET (2)
06399-001
DGND (2)
図1
米国特許番号5,343,196と5,442,355、およびその他の知的財産権により保護されています。
米国特許番号4,631,603、4,577,216、4,819,098、およびその他の知的財産権により保護されています。
REV. 0
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ADV7342/ADV7343
目次
色空間変換マトリックス. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
SDルミナンスとカラー制御 . . . . . . . . . . . . . . . . . . . . . . . . . . 54
SD色相調整コントロール . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
SDブライトネス検出 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
SDブライトネス・コントロール . . . . . . . . . . . . . . . . . . . . . . 55
SD入力規格の自動検出 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
ダブル・バッファリング. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
プログラマブルなDACゲイン制御 . . . . . . . . . . . . . . . . . . . . 56
ガンマ補正. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
ED/HDシャープネス・フィルタとアダプティブ・
フィルタの制御. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
ED/HDシャープネス・フィルタとアダプティブ・
フィルタのアプリケーション例. . . . . . . . . . . . . . . . . . . . . . . 59
SDデジタル・ノイズ・リダクション . . . . . . . . . . . . . . . . . . 60
SDアクティブ・ビデオ・エッジ制御 . . . . . . . . . . . . . . . . . . 61
水平／垂直外部同期制御. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
低消費電力モード. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
ケーブル検出. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
DACの自動パワーダウン . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
ピクセルとコントロール・ポートのリードバック. . . . . . . 64
リセットのメカニズム. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
プリント回路ボードのレイアウトと設計 . . . . . . . . . . . . . . . . . . 65
DACの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
リファレンス電圧. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
ビデオ出力バッファとオプションの出力フィルタ. . . . . . . 65
プリント回路ボード（PCB）のレイアウト . . . . . . . . . . . . . 66
代表的なアプリケーション回路. . . . . . . . . . . . . . . . . . . . . . . 68
付録1―コピー・ジェネレーション・マネジメント・システム. . . 69
SD CGMS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
ED CGMS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
HD CGMS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
CGMS CRC機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
付録2―SDワイド・スクリーン・シグナリング. . . . . . . . . . . . . 72
付録3―SDクローズド・キャプショニング. . . . . . . . . . . . . . . . . 73
付録4―内部テスト・パターン生成 . . . . . . . . . . . . . . . . . . . . . . . 74
SDテスト・パターン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
ED/HDテスト・パターン. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
付録5―SDタイミング. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
付録6―HDタイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
付録7―ビデオ出力レベル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
SD YPrPb出力レベル―SMPTE/EBU N10 . . . . . . . . . . . . . . . 81
ED/HD YPrPb出力レベル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
SD/ED/HD RGB出力レベル . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
SD出力プロット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
付録8―ビデオ規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
機能ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
詳細機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
電源仕様と電圧仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
リファレンス電圧仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
入力クロック仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
アナログ出力仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
デジタル入出力仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
デジタル・タイミング仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
MPUポート・タイミング仕様 . . . . . . . . . . . . . . . . . . . . . . . . . 8
電源仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
ビデオ性能仕様. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
タイミング図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
熱抵抗. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
ピン配置と機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
MPUポート説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
I2C動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
SPI動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
レジスタ・マップのアクセス . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
レジスタのプログラミング. . . . . . . . . . . . . . . . . . . . . . . . . . . 27
サブアドレス・レジスタ（SR7∼SR0）. . . . . . . . . . . . . . . . . 27
入力設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
標準解像度専用. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
拡張解像度／高解像度専用. . . . . . . . . . . . . . . . . . . . . . . . . . . 45
標準解像度と拡張解像度／高解像度の同時処理. . . . . . . . . 45
拡張解像度専用（54MHz）.. . . . . . . . . . . . . . . . . . . . . . . . . . . 46
出力設定. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
出力オーバーサンプリング. . . . . . . . . . . . . . . . . . . . . . . . . . . 48
ED/HD非標準タイミング・モード. . . . . . . . . . . . . . . . . . . . . 48
ED/HDタイミング・リセット. . . . . . . . . . . . . . . . . . . . . . . . . 49
SDサブキャリア周波数ロック、サブキャリア・フェーズ・
リセット、タイミング・リセット . . . . . . . . . . . . . . . . . . . . . . 49
SD VCR FF/RW同期 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
垂直ブランキング期間. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
SDサブキャリア周波数レジスタ . . . . . . . . . . . . . . . . . . . . . . 50
SDノンインターレース・モード . . . . . . . . . . . . . . . . . . . . . . 51
SDスクエア・ピクセル・モード . . . . . . . . . . . . . . . . . . . . . . 51
フィルタ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
ED/HDテスト・パターンのカラー制御. . . . . . . . . . . . . . . . . 53
―2―
REV. 0
ADV7342/ADV7343
目次（続き）
改訂履歴
―Revision 0: Initial Version
10/06―
REV. 0
―3―
ADV7342/ADV7343
詳細機能
高解像度（HD）プログラマブル機能
（720p/1080i/1035i）
4倍オーバーサンプリング（297MHz）
内部テスト・パターン・ジェネレータ
完全にプログラマブルなYCrCb/RGBマトリックス
ガンマ補正
プログラマブルなアダプティブ・フィルタ制御
プログラマブルなシャープネス・フィルタ制御
CGMS（720p/1080i）およびCGMS Type B（720p/1080i）
アンダーシュート・リミッタ
デュアル・データレート（DDR）入力
EIA/CEA-861Bコンプライアンス
拡張解像度（ED）プログラマブル機能
（525p/625p）
8倍オーバーサンプリング（216MHz出力）
内部テスト・パターン・ジェネレータ
カラーおよびブラック・バー、ハッチ、平坦フィールド／
フレーム
YとPrPb個々の出力遅延
ガンマ補正
プログラマブルなアダプティブ・フィルタ制御
完全にプログラマブルなYCrCb/RGBマトリックス
アンダーシュート・リミッタ
Macrovision Rev 1.2（525p/625p）
CGMS（525p/625p）およびCGMS Type B（525p）
デュアル・データレート（DDR）入力
EIA/CEA-861Bコンプライアンス
標準解像度（SD）プログラマブル機能
16倍オーバーサンプリング（216MHz）
内部テスト・パターン・ジェネレータ
カラーおよびブラック・バー
Start/End of Active Video用にエッジ・レートを制御
YとPrPb個々の出力遅延
アンダーシュート・リミッタ
ガンマ補正
デジタル・ノイズ・リダクション（DNR）
複数のクロミナンス／ルミナンス・フィルタ
ゲイン／減衰量がプログラマブルなLuma-SSAF™フィルタ
ADV7342/ADV7343は、さまざまな方法で設定できる24ビッ
トのピクセル入力ポートを内蔵しています。SDビデオ・
フォーマットには、SDRインターフェースを使ってサポートし
ます。ED/HDビデオ・フォーマットには、SDRインター
フェースとDDRインターフェースを使ってサポートします。ピ
クセル・データは、YCrCb または RGB の色空間で出力するこ
とができます。
ADV7342/ADV7343は、組込みEAV/SAVタイミング・コード、
外部ビデオ同期信号、I2CとSPIの通信プロトコルもサポートし
ます。
さらに、SDとED/HDの同時入出力もサポートします。
216MHz（SDとED）と297MHz（HD）のオーバーサンプリン
グにより、外部出力フィルタリングは不要です。そしてフルド
ライブDACにより、外部出力バッファリングは不要です。
ケーブル検出機能とDAC自動パワーダウン機能により、消費電
力を最小限に抑えます。
表1に、ADV7342/ADV7343で直接サポートするビデオ規格を
示します。
表1. ADV7342/ADV7343で直接サポートする規格1
PrPb SSAF™
コンポーネントおよびコンポジット／Sビデオ出力での独立
したペデスタル制御
VCR FF/RW同期モード
Macrovision Rev 7.1.L1
コピー・ジェネレーション・マネジメント・システム
（CGMS）
ワイド・スクリーン・シグナリング
クローズド・キャプショニング
EIA/CEA-861Bコンプライアンス
概要
ADV7342/ADV7343は、64ピンLQFPパッケージを採用した、
高速D/A変換ビデオ・エンコーダです。6個の高速、3.3V、11
ビット・ビデオDACが、標準解像度（SD）、拡張解像度（ED）、
または高解像度（ HD ）のビデオ・フォーマットで、コンポ
ジット（ CVBS ）、 S ビデオ（ Y/C ）、およびコンポーネント
（YPrPb/RGB）のアナログ出力をサポートします。
1
2
―4―
Resolution
Frame
Clock Input
I/P2 Rate (Hz) (MHz)
Standard
720 × 240
P
59.94
27
720 × 288
P
50
27
720 × 480
I
29.97
27
ITU-R
BT.601/656
720 × 576
I
25
27
ITU-R
BT.601/656
720 × 480
I
29.97
24.54
NTSC Square
Pixel
720 × 576
I
25
29.5
PAL Square
Pixel
720 × 483
P
59.94
27
SMPTE 293M
720 × 483
P
59.94
27
BTA T-1004
720 × 483
P
59.94
27
ITU-R BT.1358
720 × 576
P
50
27
ITU-R BT.1358
720 × 483
P
59.94
27
ITU-R BT.1362
720 × 576
P
50
27
ITU-R BT.1362
1920 × 1035 I
30
74.25
SMPTE 240M
1920 × 1035 I
29.97
74.1758
1280 × 720
P
60, 50, 30, 74.25
25, 24
SMPTE 296M
1280 × 720
P
23.97,
59.94,
29.97
74.1758
SMPTE 296M
1920 × 1080 I
30, 25
74.25
SMPTE 274M
1920 × 1080 I
29.97
74.1758
1920 × 1080 P
30, 25, 24 74.25
SMPTE 274M
1920 × 1080 P
23.98,
29.97
74.1758
SMPTE 274M
1920 × 1080 P
24
74.25
ITU-R BT.709-5
SMPTE 240M
SMPTE 274M
他の規格は、ED/HDの非標準タイミング・モードでサポートします。
I＝インタレース、P＝プログレッシブ。
REV. 0
ADV7342/ADV7343
仕様
電源と電圧の仕様
特に指定のない限り、すべての仕様はTMIN∼TMAX（−40∼＋85℃）で規定。
表2
Parameter
Conditions
Min
Typ
Max
Unit
VDD
1.71
1.8
1.89
V
VDD_IO
2.97
3.3
3.63
V
PVDD
1.71
1.8
1.89
V
VAA
2.6
3.3
3.465
V
SUPPLY VOLTAGES
POWER SUPPLY REJECTION RATIO
0.002
%/%
リファレンス電圧仕様
特に指定のない限り、すべての仕様はTMIN∼TMAX（−40∼＋85℃）で規定。
表3
Parameter
Conditions
Min
Typ
Max
Unit
Internal Reference Range, VREF
1.186
1.248
1.31
V
External Reference Range, VREF
1.15
1.235
1.31
External VREF Current1
1
±10
V
µA
内部VREFをオーバードライブするときは、外部電流が必要です。
入力クロック仕様
VDD＝1.71∼1.89V。PVDD＝1.71∼1.89V。VAA＝2.6∼3.465V。VDD_IO＝2.97∼3.63V。
特に指定のない限り、すべての仕様はTMIN∼TMAX（−40∼＋85℃）で規定。
表4
1
Parameter
Conditions1
fCLKIN_A
SD/ED
27
fCLKIN_A
ED (at 54 MHz)
54
MHz
fCLKIN_A
HD
74.25
MHz
fCLKIN_B
ED
27
MHz
fCLKIN_B
HD
74.25
MHz
Min
Typ
Max
Unit
MHz
CLKIN_A High Time, t9
40
% of one clock cycle
CLKIN_A Low Time, t10
40
% of one clock cycle
CLKIN_B High Time, t9
40
% of one clock cycle
CLKIN_B Low Time, t10
40
% of one clock cycle
CLKIN_A Peak-to-Peak Jitter Tolerance
2
±ns
CLKIN_B Peak-to-Peak Jitter Tolerance
2
±ns
SD＝標準解像度、ED＝拡張解像度（525p/625p）、HD＝高解像度。
REV. 0
―5―
ADV7342/ADV7343
アナログ出力仕様
VDD＝1.71∼1.89V。PVDD＝1.71∼1.89V。VAA＝2.6∼3.465V。VDD_IO＝2.97∼3.63V。VREF＝1.235V（外部から駆動）。
特に指定のない限り、すべての仕様はTMIN∼TMAX（−40∼＋85℃）で規定。
表5
Parameter
Conditions
Min
Typ
Max
Unit
Full-Drive Output Current (Full-Scale)
RSET = 510Ω, RL = 37.5Ω
33
34.6
37
mA
Low Drive Output Current (Full-Scale)2
RSET = 4.12 kΩ, RL = 300Ω
4.1
4.3
4.5
mA
DAC-to-DAC Matching
DAC 1 to DAC 6
1
Output Compliance, VOC
Output Capacitance, COUT
Analog Output Delay
3
DAC Analog Output Skew
1
2
3
1.0
0
%
1.4
V
DAC 1, DAC 2, DAC 3
10
pF
DAC 4, DAC 5, DAC 6
6
pF
DAC 1, DAC 2, DAC 3
8
ns
DAC 4, DAC 5, DAC 6
6
ns
DAC 1, DAC 2, DAC 3
2
ns
DAC 4, DAC 5, DAC 6
1
ns
フルドライブ対応のDAC（DAC 1、DAC 2、DAC 3）にのみ適用可能。
すべてのDACに適用可能。
入力クロックの立上がりエッジの50％ポイントからDAC出力フルスケール変化の50％ポイントまでで測定した出力遅延。
デジタル入出力仕様
VDD＝1.71∼1.89V。PVDD＝1.71∼1.89V。VAA＝2.6∼3.465V。VDD_IO＝2.97∼3.63V。
特に指定のない限り、すべての仕様はTMIN∼TMAX（−40∼＋85℃）で規定。
表6
Parameter
Conditions
Min
Typ
Unit
0.8
V
2.0
Input High Voltage, VIH
V
Input Low Voltage, VIL
Input Leakage Current, IIN
Max
VIN = VDD_IO
±10
Input Capacitance, CIN
4
Output High Voltage, VOH
ISOURCE = 400 µA
Output Low Voltage, VOL
ISINK = 3.2 mA
Three-State Leakage Current
VIN = 0.4 V, 2.4 V
2.4
V
0.4
Three-State Output Capacitance
±1.0
4
―6―
µA
pF
V
µA
pF
REV. 0
ADV7342/ADV7343
デジタル・タイミング仕様
VDD＝1.71∼1.89V。PVDD＝1.71∼1.89V。VAA＝2.6∼3.465V。VDD_IO＝2.97∼3.63V。
特に指定のない限り、すべての仕様はTMIN∼TMAX（−40∼＋85℃）で規定。
表7
Parameter
VIDEO DATA AND VIDEO CONTROL PORT
Data Setup Time, t114
Data Hold Time,t124
Control Setup Time, t114
Control Hold Time, t124
Digital Output Access Time, t134
Digital Output Hold Time, t144
Conditions1
Min
SD
2.1
Typ
Max
Unit
2, 3
ns
ED/HD-SDR
2.3
ns
ED/HD-DDR
2.3
ns
ED (at 54 MHz)
1.7
ns
SD
1.0
ns
ED/HD-SDR
1.1
ns
ED/HD-DDR
1.1
ns
ED (at 54 MHz)
1.0
ns
SD
2.1
ns
ED/HD-SDR or ED/HD-DDR
2.3
ns
ED (at 54 MHz)
1.7
ns
SD
1.0
ns
ED/HD-SDR or ED/HD-DDR
1.1
ns
ED (at 54 MHz)
1.0
ns
SD
12
ns
ED/HD-SDR, ED/HD-DDR or ED
(at 54 MHz)
10
ns
SD
4.0
ns
ED/HD-SDR, ED/HD-DDR or ED
(at 54 MHz)
3.5
ns
PIPELINE DELAY5
SD1
CVBS/YC Outputs (2×)
SD oversampling disabled
68
clock cycles
CVBS/YC Outputs (16×)
SD oversampling enabled
67
clock cycles
Component Outputs (2×)
SD oversampling disabled
78
clock cycles
Component Outputs (16×)
SD oversampling enabled
84
clock cycles
Component Outputs (1×)
ED oversampling disabled
41
clock cycles
Component Outputs (8×)
ED oversampling enabled
46
clock cycles
Component Outputs (1×)
HD oversampling disabled
40
clock cycles
Component Outputs (4×)
HD oversampling enabled
44
clock cycles
1
ED
HD1
1
2
3
4
5
SD＝標準解像度、ED＝拡張解像度（525p/625p）、HD＝高解像度、SDR＝シングル・データレート、DDR＝デュアル・データレート。
ビデオ・データ：
C[7:0]、Y[7:0]
、S[7:0]
。
_________
_________
_________
_________ _________
ビデオ制御： P_HSYNC、P_VSYNC、P_BLANK、S_HSYNC、S_VSYNC。
キャラクタライゼーションにより保証。
設計により保証。
REV. 0
―7―
ADV7342/ADV7343
MPUポート・タイミング仕様
VDD＝1.71∼1.89V、PVDD＝1.71∼1.89V、VAA＝2.6∼3.465V、VDD_IO＝2.97∼3.63V。
特に指定のない限り、すべての仕様はTMIN∼TMAX（−40∼＋85℃）で規定。
表8
Parameter
Conditions
2
MPU PORT, I C MODE
1
Min
Typ
Unit
400
kHz
See Figure 19
SCL Frequency
0
SCL High Pulse Width, t1
0.6
µs
SCL Low Pulse Width, t2
1.3
µs
Hold Time (Start Condition), t3
0.6
µs
Setup Time (Start Condition), t4
0.6
µs
Data Setup Time, t5
100
ns
SDA, SCL Rise Time, t6
300
ns
SDA, SCL Fall Time, t7
300
ns
Setup Time (Stop Condition), t8
MPU PORT, SPI MODE
0.6
1
µs
See Figure 20
SCLK Frequency
______
SPI_SS to SCLK Setup Time, t1
0
10
20
ns
SCLK High Pulse Width, t2
50
ns
SCLK Low Pulse Width, t3
50
ns
Data Access Time after SCLK Falling Edge, t4
1
Max
35
MHz
ns
Data Setup Time prior to SCLK Rising Edge, t5
20
ns
Data Hold Time after SCLK Rising Edge, t6
______
SPI_SS to SCLK Hold Time, t7
______
SPI_SS to MISO High Impedance, t8
0
ns
0
ns
40
ns
Max
Unit
キャラクタライゼーションにより保証。
電源仕様
VDD＝1.8V、PVDD＝1.8V、VAA＝3.3V、VDD_IO＝3.3V、TA＝＋25℃。
表9
Parameter
NORMAL POWER MODE
IDD3
Conditions
Min
SD only (16× oversampling)
90
mA
ED only (8× oversampling)4
65
mA
HD only (4× oversampling)4
91
mA
SD (16× oversampling) and ED (8× oversampling)
95
mA
SD (16× oversampling) and HD (4× oversampling)
122
mA
1
mA
3 DACs enabled (ED/HD only)
124
mA
6 DACs enabled (SD only and simultaneous modes)
140
mA
IDD_IO
IAA
IPLL
Typ
1, 2
SD only, ED only or HD only modes
5
mA
Simultaneous modes
10
mA
SLEEP MODE
1
2
3
4
IDD
5
µA
IAA
0.3
µA
IDD_IO
0.2
µA
IPLL
0.1
µA
RSET1＝510Ω（DAC 1、DAC 2、DAC 3はフルドライブ・モードで動作）。RSET2＝4.12kΩ（DAC 4、DAC 5、DAC 6はロードライブ・モードで動作）。
ピクセル・データ・ピンに75％のカラー・バー・テスト・パターンを入力。
IDDは、デジタル・コアの駆動に必要な連続電流です。
シングル・データレート（SDR）とデュアル・データレート（DDR）の両方の入力モードに適用できます。
―8―
REV. 0
ADV7342/ADV7343
ビデオ性能仕様
VDD＝1.8V、PVDD＝1.8V、VAA＝3.3V、VDD_IO＝3.3V、TA＝＋25℃。VREFは外部駆動。
表10
Parameter
Conditions
Min
Typ
Max
Unit
STATIC PERFORMANCE
Resolution
Integral Nonlinearity
Differential Nonlinearity1 +ve
Differential Nonlinearity1 –ve
11
Bits
RSET1 = 510 kΩ, RL1 = 37.5 Ω
0.4
LSBs
RSET2 = 4.12 kΩ, RL2 = 300 Ω
0.5
LSBs
RSET1 = 510 kΩ, RL1 = 37.5 Ω
0.15
LSBs
RSET2 = 4.12 kΩ, RL2 = 300 Ω
0.5
LSBs
RSET1 = 510 kΩ, RL1 = 37.5 Ω
0.25
LSBs
RSET2 = 4.12 kΩ, RL2 = 300 Ω
0.2
LSBs
0.5
±%
STANDARD DEFINTION (SD) MODE
Luminance Nonlinearity
Differential Gain
NTSC
0.5
%
Differential Phase
NTSC
0.6
Degrees
Signal-to-Noise Ratio (SNR)
Luma ramp
58
dB
Flat field full bandwidth
75
dB
Luma Bandwidth
12.5
MHz
Chroma Bandwidth
5.8
MHz
Luma Bandwidth
30
MHz
Chroma Bandwidth
13.75
MHz
ENHANCED DEFINITION (ED) MODE
HIGH DEFINITION (HD) MODE
1
微分非直線性（DNL）とは、実際のDAC出力電圧ステップと理想値との偏差です。＋ve DNLの場合は、実際のステップ値は理想的なステップ値の上側にあります。−ve DNL
の場合は、実際のステップ値は理想的なステップ値の下側にあります。
REV. 0
―9―
ADV7342/ADV7343
タイミング図
• t13＝制御出力アクセス時間
• t14＝制御出力ホールド時間
図2∼図13では、次の省略形を使用します。
t9＝クロック・ハイレベル時間
t10＝クロック・ローレベル時間
t11＝データ・セットアップ時間
t12＝データ・ホールド時間
さらに、ADV7342/ADV7343の入力設定については、表31を
参照してください。
CLKIN_A
t9
CONTROL
INPUTS
t12
t10
S_HSYNC,
S_VSYNC
IN SLAVE MODE
S7 TO S0/
Y7 TO Y0*
Y0
Cb0
Y1
Cr0
Y2
Cb2
t11
Cr2
t13
CONTROL
OUTPUTS
IN MASTER/SLAVE MODE
06399-002
t14
*SELECTED BY SUBADDRESS 0x01, BIT 7.
図2. SD専用、8ビット、4:2:2 YCrCbピクセル入力モード（入力モード000）
CLKIN_A
t9
CONTROL
INPUTS
t10
t12
S_HSYNC,
S_VSYNC
IN SLAVE MODE
S7 TO S0/
Y7 TO Y0*
Y0
Y7 TO Y0/
C7 TO C0*
Cb0
Y1
Y2
Y3
Cr0
Cb2
Cr2
t11
t13
CONTROL
OUTPUTS
IN MASTER/SLAVE MODE
06399-003
t14
*SELECTED BY SUBADDRESS 0x01, BIT 7.
図3. SD専用、16ビット、4:2:2 YCrCbピクセル入力モード（入力モード000）
CLKIN_A
t9
CONTROL
INPUTS
t12
t10
S_HSYNC,
S_VSYNC
Y7 TO Y0
G0
C7 TO C0
B0
G1
G2
B1
B2
R1
R2
t11
S7 TO S0
R0
CONTROL
OUTPUTS
t14
t13
06399-004
•
•
•
•
図4. SD専用、24ビット、4:4:4 RGBピクセル入力モード（入力モード000）
― 10 ―
REV. 0
ADV7342/ADV7343
CLKIN_A
t9
t12
t10
P_HSYNC,
P_VSYNC,
P_BLANK
CONTROL
INPUTS
Y7 TO Y0
Y0
Y1
Y2
Y3
Y4
Y5
C7 TO C0
Cb0
Cr0
Cb2
Cr2
Cb4
Cr4
t11
t13
06399-005
CONTROL
OUTPUTS
t14
図5.
ED/HD-SDR専用、16ビット、4:2:2 YCrCbピクセル入力モード（入力モード001）
CLKIN_A
t9
t12
t10
P_HSYNC,
P_VSYNC,
P_BLANK
CONTROL
INPUTS
Y7 TO Y0
Y0
Y1
Y2
Y3
Y4
Y5
C7 TO C0
Cb0
Cb1
Cb2
Cb3
Cb4
Cb5
Cr2
Cr3
Cr4
Cr5
t11
S7 TO S0
Cr0
Cr1
CONTROL
OUTPUTS
06399-006
t14
t13
図6.
ED/HD-SDR専用、24ビット、4:4:4 YCrCbピクセル入力モード（入力モード001）
CLKIN_A
t9
CONTROL
INPUTS
t12
t10
P_HSYNC,
P_VSYNC,
P_BLANK
Y7 TO Y0
G0
G1
G2
G3
G4
G5
C7 TO C0
B0
B1
B2
B3
B4
B5
R2
R3
R4
R5
t11
S7 TO S0
R0
R1
t14
t13
図7.
REV. 0
ED/HD-SDR専用、24ビット、4:4:4 RGBピクセル入力モード（入力モード001）
― 11 ―
06399-007
CONTROL
OUTPUTS
ADV7342/ADV7343
CLKIN_A*
t9
P_HSYNC,
P_VSYNC,
P_BLANK
CONTROL
INPUTS
Y7 TO Y0
Cb0
t11
t10
Y0
Cr0
Y1
t12
Cb2
Y2
Cr2
t12
t11
t13
CONTROL
OUTPUTS
06399-008
t14
*LUMA/CHROMA CLOCK RELATIONSHIP CAN BE INVERTED
USING SUBADDRESS 0x01, BITS 1 AND 2.
図8.
_______ _______
ED/HD-DDRの場合、8ビット、4:2:2 YCrCb（HSYNC/VSYNC）ピクセル入力モード（入力モード010）
CLKIN_A*
t9
Y7 TO Y0
3FF
t11
t10
00
00
XY
t12
Cb0
Y0
Cr0
Y1
t12
t11
t13
CONTROL
OUTPUTS
06399-009
t14
*LUMA/CHROMA CLOCK RELATIONSHIP CAN BE INVERTED
USING SUBADDRESS 0x01, BITS 1 AND 2.
図9.
ED/HD-DDRの場合、8ビット、4:2:2 YCrCb（EAV/SAV）ピクセル入力モード（入力モード010）
CLKIN_B
t9
CONTROL
INPUTS
t12
t10
P_HSYNC,
P_VSYNC,
P_BLANK
Y7 TO Y0
Y0
Y1
Y2
Y3
Y4
Y5
Y6
C7 TO C0
Cb0
Cr0
Cb2
Cr2
Cb4
Cr4
Cb6
Cb2
Y2
Cr2
ED/HD INPUT
t11
CLKIN_A
S_HSYNC,
S_VSYNC
S7 TO S0
t9
t10
t12
SD INPUT
Cb0
Y0
Cr0
Y1
t11
図10.
06399-010
CONTROL
INPUTS
SD、ED/HD-SDR入力モード、16ビット、4:2:2 ED/HDと8/10ビット、SDピクセル入力モード（入力モード011）
― 12 ―
REV. 0
ADV7342/ADV7343
CLKIN_B
CONTROL
INPUTS
t9
P_HSYNC,
P_VSYNC,
P_BLANK
Y7 TO Y0
t10
EH/HD INPUT
Y0
Cb0
t11
Cr0
Y1
t12
Cb2
Y2
Cr2
t12
t11
CLKIN_A
t9
S_HSYNC,
S_VSYNC
S7 TO S0
SD INPUT
Cb0
Y0
Cr0
Y1
Cb2
Y2
Cr2
06399-011
CONTROL
INPUTS
t12
t10
t11
図11.
SD、ED/HD-DDR入力モード、8ビット、4:2:2 ED/HDと8ビット、SDピクセル入力モード（入力モード100）
CLKIN_A
CONTROL
INPUTS
P_HSYNC,
P_VSYNC,
P_BLANK
Y7 TO Y0
t11
t9
t10
Cb0
Y0
Cr0
t12
Y1
Cb2
Y2
Cr2
t13
t14
図12.
06399-012
CONTROL
OUTPUTS
_______ _______
ED専用（54MHz）、8ビット、4:2:2 YCrCb（HSYNC/VSYNC）ピクセル入力モード（入力モード111）
CLKIN_A
t9
Y7 TO Y0
t11
3FF
t12
t10
00
00
XY
REV. 0
Y0
Cr0
Y1
t13
t14
06399-013
CONTROL
OUTPUTS
図13.
Cb0
ED専用（54MHz）、8ビット、4:2:2 YCrCb（EAV/SAV）ピクセル入力モード（入力モード111）
― 13 ―
ADV7342/ADV7343
Y OUTPUT
c
P_HSYNC
P_VSYNC
a
P_BLANK
Y7 TO Y0
Y0
Y1
Y2
Y3
C7 TO C0
Cb0
Cr0
Cb2
Cr2
b
a AND b AS PER RELEVANT STANDARD.
06399-014
c = PIPELINE DELAY. PLEASE REFER TO RELEVANT PIPELINE DELAY. THIS CAN BE FOUND IN THE DIGITAL TIMING
SPECIFICATION SECTION OF THE DATA SHEET.
A FALLING EDGE OF HSYNC INTO THE ENCODER GENERATES A SYNC FALLING EDGE ON THE OUTPUT AFTER A TIME
EQUAL TO THE PIPELINE DELAY.
_______ _______
図14. ED-SDR、16ビット、4:2:2 YCrCb（HSYNC/VSYNC）入力のタイミング図
Y OUTPUT
c
P_HSYNC
P_VSYNC
a
P_BLANK
Cb0
Y7 TO Y0
Y0
Cr0
Y1
b
a = 32 CLOCK CYCLES FOR 525p
a = 24 CLOCK CYCLES FOR 625p
AS RECOMMENDED BY STANDARD
c = PIPELINE DELAY. PLEASE REFER TO RELEVANT PIPELINE DELAY. THIS CAN BE FOUND IN THE DIGITAL TIMING
SPECIFICATION SECTION OF THE DATA SHEET.
A FALLING EDGE OF HSYNC INTO THE ENCODER GENERATES A SYNC FALLING EDGE ON THE OUTPUT AFTER A TIME
EQUAL TO THE PIPELINE DELAY.
_______ _______
06399-015
b(MIN) = 244 CLOCK CYCLES FOR 525p
b(MIN) = 264 CLOCK CYCLES FOR 625p
図15. ED-DDR、8ビット、4:2:2 YCrCb（HSYNC/VSYNC）入力のタイミング図
― 14 ―
REV. 0
ADV7342/ADV7343
Y OUTPUT
c
P_HSYNC
P_VSYNC
a
P_BLANK
Y7 TO Y0
Y0
Y1
Y2
Y3
C7 TO C0
Cb0
Cr0
Cb2
Cr2
b
a AND b AS PER RELEVANT STANDARD.
06399-016
c = PIPELINE DELAY. PLEASE REFER TO RELEVANT PIPELINE DELAY. THIS CAN BE FOUND IN THE DIGITAL TIMING
SPECIFICATION SECTION OF THE DATA SHEET.
A FALLING EDGE OF HSYNC INTO THE ENCODER GENERATES A FALLING EDGE OF TRI-LEVEL SYNC ON THE OUTPUT
AFTER A TIME EQUAL TO THE PIPELINE DELAY.
図16.
_______ _______
HD-SDR、16ビット、4:2:2 YCrCb（HSYNC/VSYNC）入力のタイミング図
Y OUTPUT
c
P_HSYNC
P_VSYNC
a
P_BLANK
Cb0
Y7 TO Y0
Y0
Cr0
Y1
b
c = PIPELINE DELAY. PLEASE REFER TO RELEVANT PIPELINE DELAY. THIS CAN BE FOUND IN THE DIGITAL TIMING
SPECIFICATION SECTION OF THE DATA SHEET.
A FALLING EDGE OF HSYNC INTO THE ENCODER GENERATES A FALLING EDGE OF TRI-LEVEL SYNC ON THE OUTPUT
AFTER A TIME EQUAL TO THE PIPELINE DELAY.
図17.
REV. 0
_______ _______
HD-DDR、8ビット、4:2:2 YCrCb（HSYNC/VSYNC）入力のタイミング図
― 15 ―
06399-017
a AND b AS PER RELEVANT STANDARD.
ADV7342/ADV7343
S_HSYNC
S_VSYNC
Cb
Y
Cr
Y
PAL = 264 CLOCK CYCLES
NTSC = 244 CLOCK CYCLES
*SELECTED BY SUBADDRESS 0x01, BIT 7.
06399-018
Y7 TO Y0*
図18. SD入力のタイミング図（タイミング・モード1）
t5
t3
t3
SDA
t1
06399-019
t6
SCL
t2
t7
t4
t8
2
図19. MPUポートのタイミング図（I Cモード）
SPI_SS
t7
t3
t5
MOSI
X
D7
D6
D5
t6
D4
D3
D2
D1
D0
X
X
X
X
X
X
X
X
D6
D5
D4
D3
D2
D1
D0
t4
MISO
X
X
X
X
X
X
X
X
X
D7
t8
06399-020
t2
t1
SCLK
図20. MPUポートのタイミング図（SPIモード）
― 16 ―
REV. 0
ADV7342/ADV7343
絶対最大定格
ADV7342/ADV7343は、高性能の集積回路です。ESD定格は
1kV未満であるため、ESDの影響を受けやすくなっています。
表11
Parameter1
Rating
VAA to AGND
–0.3 V to +3.9 V
したがって、デバイスの取扱い時や組立て時には、適切な予防
措置を講じてください。
VDD to DGND
–0.3 V to +2.3 V
熱抵抗
PVDD to PGND
–0.3 V to +2.3 V
VDD_IO to GND_IO
–0.3 V to +3.9 V
θJAは、最悪の条件、すなわち回路ボードに表面実装パッケージ
をハンダ付けした状態で規定しています。
VAA to VDD
–0.3 V to +2.2 V
VDD to PVDD
–0.3 V to +0.3 V
VDD_IO to VDD
–0.3 V to +2.2 V
AGND to DGND
–0.3 V to +0.3 V
表12.
Package Type
θJA
θJC
Unit
64-Lead LQFP
47
11
℃/W
AGND to PGND
–0.3 V to +0.3 V
1
AGND to GND_IO
–0.3 V to +0.3 V
DGND to PGND
–0.3 V to +0.3 V
DGND to GND_IO
–0.3 V to +0.3 V
ADV7342/ADV7343は鉛フリー製品です。リード仕上げは純
度 100% の Sn 電気メッキです。デバイスは RoHS 準拠であり、
255 ℃（± 5 ℃）までの IR リフロー（ JEDEC STD-20 ）鉛フ
リー処理に適しています。
PGND to GND_IO
–0.3 V to +0.3 V
Digital Input Voltage to GND_IO
–0.3 V to VDD_IO + 0.3 V
Analog Outputs to AGND
–0.3 V to VAA
Storage Temperature Range (TS)
– 65℃ to +150℃
Junction Temperature (TJ)
150℃
ESDに関する注意
任意の電源またはコモンに対するアナログ出力の短絡時間は、無限とすることが
できます。
上記の絶対最大定格を超えるストレスを加えると、デバイスに
恒久的な損傷を与えることがあります。この規定はストレス定
格のみを指定するものであり、この仕様の動作セクションに記
載する規定値以上でのデバイス動作を定めたものではありませ
ん。デバイスを長時間絶対最大定格状態に置くと、デバイスの
信頼性に影響を与えることがあります。
REV. 0
値は、JEDEC 4層テスト基板を基準にしています。
本製品は、従来型のSnPbハンダ処理製品と後方互換性がありま
す。電気メッキされたSnコーティングは、Sn/Pbハンダ・ペー
ストを用いて従来型リフロー温度220∼235℃でハンダ付けでき
ます。
Lead Temperature (Soldering, 10 sec) 260℃
1
熱抵抗1
― 17 ―
ESD（静電放電）の影響を受けやすいデバイス
です。電荷を帯びたデバイスや回路ボードは、
検知されないまま放電することがあります。本
製品は当社独自の特許技術であるESD保護回路
を内蔵してはいますが、デバイスで高エネル
ギーの静電放電が発生した場合、損傷を生じる
可能性があります。性能劣化や機能低下を防止
するため、ESDに対して適切な予防措置をとる
ことが推奨されます。
ADV7342/ADV7343
VDD_IO
1
TEST0
2
TEST1
S_VSYNC
TEST4
S_HSYNC
TEST5
S0
S1
S2
VDD
S3
64 63 62 61 60 59 58
DGND
S5
S4
S6
CLKIN_B
S7
GND_IO
ピン配置と機能の説明
57 56 55 54 53 52 51 50 49
48
SFL/MISO
47
RSET1
3
46
VREF
Y0
4
45
COMP1
Y1
5
44
DAC 1
Y2
6
43
DAC 2
Y3
7
42
DAC 3
Y4
8
41
VAA
Y5
9
40
AGND
VDD 10
39
DAC 4
DGND 11
38
DAC 5
Y6 12
37
DAC 6
Y7 13
36
RSET2
TEST2 14
35
COMP2
TEST3 15
34
PVDD
C0 16
33
EXT_LF1
PIN 1
ADV7342/ADV7343
TOP VIEW
(Not to Scale)
表13.
06399-021
PGND
EXT_LF2
CLKIN_A
C7
C6
C5
C4
C3
P_VSYNC
図21.
P_BLANK
P_HSYNC
SCL/MOSI
SDA/SCLK
ALSB/SPI_SS
C2
C1
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32
ピン配置
ピン機能の説明
ピン番号
記号
入出力
説明
13, 12,
9 to 4
Y7 to Y0
I
8ビット・ピクセル・ポート。Y0はLSBです。入力モードについては表31を参照。
29 to 25,
18 to 16
C7 to C0
I
8ビット・ピクセル・ポート。C0はLSBです。入力モードについては表31を参照。
62 to 58,
55 to 53
S7 to S0
I
8ビット・ピクセル・ポート。S0はLSBです。入力モードについては表31を参照。
52, 51, 15, TEST5 to
14, 3, 2
TEST0
I
未使用。これらのピンはDGNDに接続します。
30
CLKIN_A
I
HD専用（74.25MHz）、ED1の場合（27MHzまたは54MHz）、またはSD専用（27MHz）のピク
63
CLKIN_B
I
50
_________
S_HSYNC I/O
デュアル・モード専用のピクセル・クロック入力。ED動作用の27MHz基準クロック、またはHD
動作用の74.25MHz基準クロックを必要とします。
49
_________
S_VSYNC I/O
セル・クロック入力
24
_________
P_HSYNC I
_________
P_VSYNC I
_________
P_BLANK I
48
SFL/MISO I/O
47
RSET1
22
23
I
SD水平同期信号。このピンは、SD、ED、またはHDの水平同期信号を出力するようにも設定で
きます。「水平／垂直外部同期制御」を参照。
SD垂直同期信号。このピンは、SD、ED、またはHDの垂直同期信号を出力するようにも設定で
きます。「水平／垂直外部同期制御」を参照。
ED/HD水平同期信号。「水平／垂直外部同期制御」を参照。
ED/HD垂直同期信号。「水平／垂直外部同期制御」を参照。
ED/HDブランキング信号。「水平／垂直外部同期制御」を参照。
多機能ピン：サブキャリア周波数ロック（SFL）入力／SPIデータ出力。SFL入力は、カラー・サ
ブキャリアDDSシステム、タイミング・リセット、またはサブキャリア・リセットの駆動に使用
されます。
このピンは、DAC 1、DAC 2、およびDAC 3出力の振幅制御に使用されます。フルドライブ動作
（たとえば、37.5Ω負荷）の場合は、RSET1とAGNDの間に510Ω抵抗を接続する必要があります。
ロードライブ動作（たとえば、300Ω負荷）の場合は、RSET1とAGNDの間に4.12kΩ抵抗を接続す
る必要があります。
― 18 ―
REV. 0
ADV7342/ADV7343
1
2
ピン番号
記号
入出力
説明
36
RSET2
I
このピンは、DAC 4、DAC 5、DAC 6出力の振幅の制御に使用されます。RSET2とAGNDの
間に4.12kΩ抵抗を接続する必要があります。
45, 35
COMP1,
COMP2
O
補償ピン。両方のCOMPピンとVAAの間に2.2nFコンデンサを接続します。
44, 43, 42 DAC 1, DAC 2, O
DAC 3
DAC出力。フルドライブ／ロードライブ対応のDAC。
39, 38, 37 DAC 4, DAC 5, O
DAC 6
DAC出力。ロードライブのみ対応のDAC。
21
SCL/MOSI
I
多機能ピン：I2Cクロック入力／SPIデータ入力。
20
I/O
多機能ピン：I2Cデータ入出力。また、SPIクロック入力。
19
SDA/SCLK
______
ALSB/SPI_SS
I
多機能ピン：この信号はMPU I2CアドレスのLSB2を設定します。また、SPIスレーブ・セレ
クト。
46
VREF
41
VAA
P
アナログ電源（3.3V）
10, 56
VDD
P
デジタル電源（1.8V）。両電源構成では、VDDは、フェライト・ビーズまたは適切なフィルタ
リングを使用して、他の1.8V電源に接続できます。
1
VDD_IO
P
入出力デジタル電源（3.3V）
34
PVDD
P
PLL電源（1.8V）。両電源構成では、PVDDは、フェライト・ビーズまたは適切なフィルタリ
ングを使用して、他の1.8V電源に接続できます。
33
EXT_LF1
I
オンチップPLL 1用の外部ループ・フィルタ
31
EXT_LF2
I
オンチップPLL 2用の外部ループ・フィルタ
32
PGND
G
PLLグラウンド・ピン
40
AGND
G
アナログ・グラウンド・ピン
DAC用のオプションの外部リファレンス電圧入力またはリファレンス電圧出力。
11, 57
DGND
G
デジタル・グラウンド・ピン
64
GND_IO
G
入出力電源グラウンド・ピン
ED＝拡張解像度＝525pと625p。
LSB＝下位ビット。ADV7342では、LSBを0に設定すると、I2Cアドレスは0xD4に設定されます。LSBを1に設定すると、I2Cアドレスは0xD6に設定されます。ADV7343では、
LSBを0に設定すると、I2Cアドレスは0x54に設定されます。LSBを1に設定すると、I2Cアドレスは0x56に設定されます。
REV. 0
― 19 ―
ADV7342/ADV7343
代表的な性能特性
ED Pr/Pb RESPONSE. LINEAR INTERP FROM 4:2:2 TO 4:4:4
Y RESPONSE IN ED 8× OVERSAMPLING MODE
1.0
0
0.5
–10
0
–40
–50
–1.0
–1.5
–60
–2.0
–70
–2.5
0
20
図22.
40
60
80 100 120 140
FREQUENCY (MHz)
160
180
200
–3.0
06399-022
–80
ED 8倍オーバーサンプリング、PrPbフィルタ
（線形）応答
0
2
図25.
ED Pr/Pb RESPONSE. SSAF INTERP FROM 4:2:2 TO 4:4:4
4
6
8
FREQUENCY (MHz)
10
12
ED 8倍オーバーサンプリング、Yフィルタ応答
（通過帯域に注目）
HD Pr/Pb RESPONSE. SSAF INTERP FROM 4:2:2 TO 4:4:4
10
0
0
–10
–10
–20
–20
–30
–30
GAIN (dB)
GAIN (dB)
–0.5
06399-025
–30
GAIN (dB)
GAIN (dB)
–20
–40
–40
–50
–60
–50
–70
–60
–80
–70
0
図23.
20
40
60
80 100 120 140
FREQUENCY (MHz)
160
180
200
ED 8倍オーバーサンプリング、PrPbフィルタ
（SSAF）応答
0
18.5
図26.
Y RESPONSE IN ED 8× OVERSAMPLING MODE
55.5
74.0
92.5
FREQUENCY (MHz)
111.0
129.5
148.0
HD 4倍オーバーサンプリング、PrPb（SSAF）
フィルタ応答（4:2:2入力）
HD Pr/Pb RESPONSE. 4:4:4 INPUT MODE
0
0
–10
–10
–20
–20
–30
GAIN (dB)
–30
–40
–50
–40
–50
–60
–70
–60
–80
–70
0
図24.
20
40
60
80 100 120 140
FREQUENCY (MHz)
160
180
200
–100
10 20 30 40 50 60 70 80 90 100 110 120 130 140
FREQUENCY (MHz)
ED 8倍オーバーサンプリング、Yフィルタ応答
図27.
― 20 ―
06399-027
–80
–90
06399-024
GAIN (dB)
37.0
06399-026
–90
–100
06399-023
–80
HD 4倍オーバーサンプリング、PrPb（SSAF）
フィルタ応答（4:4:4入力）
REV. 0
ADV7342/ADV7343
Y RESPONSE IN HD 4× OVERSAMPLING MODE
10
0
0
–10
–10
MAGNITUDE (dB)
–20
–40
–50
–60
–80
–40
–60
–90
18.5
37.0
55.5
74.0
92.5
FREQUENCY (MHz)
111.0
129.5
–70
06399-028
0
図28.
148.0
HD 4倍オーバーサンプリング、Yフィルタ応答
0
図31.
2
4
6
8
FREQUENCY (MHz)
10
12
SD PAL、ルミナンス・ローパス・フィルタ応答
Y PASS BAND IN HD 4x OVERSAMPLING MODE
3.0
0
1.5
0
–10
–1.5
–20
MAGNITUDE (dB)
GAIN (dB)
–30
–50
–70
–100
–20
06399-031
GAIN (dB)
–30
–3.0
–4.5
–6.0
–7.5
–30
–40
–50
–9.0
HD 4倍オーバーサンプリング、Yフィルタ応答
（通過帯域にフォーカス）
図32.
0
–10
–10
–20
–20
MAGNITUDE (dB)
0
–30
–40
–60
–60
0
図30.
REV. 0
2
4
6
8
FREQUENCY (MHz)
10
12
–70
SD NTSC、ルミナンス・ローパス・フィルタ応答
0
図33.
― 21 ―
4
6
8
FREQUENCY (MHz)
10
12
SD NTSC、ルミナンス・ノッチ・フィルタ応答
–40
–50
–70
2
–30
–50
06399-030
MAGNITUDE (dB)
図29.
0
2
4
6
8
FREQUENCY (MHz)
10
12
SD PAL、ルミナンス・ノッチ・フィルタ応答
06399-033
FREQUENCY (MHz)
–70
06399-029
–12.0
27.750 30.063 32.375 34.688 37.000 39.312 41.625 43.937 46.250
06399-032
–60
–10.5
ADV7342/ADV7343
Y RESPONSE IN SD OVERSAMPLING MODE
5
0
4
–10
3
MAGNITUDE (dB)
GAIN (dB)
–20
–30
–40
–50
2
1
–60
0
0
図34.
20
40
60
80 100 120 140
FREQUENCY (MHz)
160
180
–1
06399-034
–80
200
SD、16倍オーバーサンプリング、Yフィルタ応答
図37.
1
2
3
4
FREQUENCY (MHz)
5
6
7
SDルミナンスSSAFフィルタ、プログラマブル・ゲイン
1
0
–10
0
–20
–1
MAGNITUDE (dB)
MAGNITUDE (dB)
0
06399-037
–70
–30
–40
–2
–3
–50
0
図35.
2
4
6
8
FREQUENCY (MHz)
10
12
–5
06399-035
12MHzまでのSDルミナンスSSAFフィルタ応答
図38.
4
0
2
–10
MAGNITUDE (dB)
MAGNITUDE (dB)
0
–2
–4
–6
2
1
3
4
FREQUENCY (MHz)
5
6
7
SDルミナンスSSAFフィルタ、プログラマブル減衰
–20
–30
–40
–50
–8
–60
–10
0
図36.
1
2
3
4
FREQUENCY (MHz)
5
6
7
–70
06399-036
–12
0
SDルミナンスSSAFフィルタ、プログラマブル応答
0
図39.
― 22 ―
2
4
6
8
FREQUENCY (MHz)
10
12
06399-039
–70
06399-038
–4
–60
SDルミナンスCIFローパス・フィルタ応答
REV. 0
0
–10
–10
–20
–20
MAGNITUDE (dB)
0
–50
–60
–60
2
6
8
FREQUENCY (MHz)
10
12
–70
SDルミナンスQCIFローパス・フィルタ応答
0
図43.
0
–10
–10
–20
–20
MAGNITUDE (dB)
0
–30
–40
–60
–60
0
図41.
2
4
6
8
FREQUENCY (MHz)
10
12
–70
SDクロミナンス3.0MHzローパス・フィルタ応答
–10
–10
–20
–20
MAGNITUDE (dB)
0
–40
–60
–60
図42.
REV. 0
2
4
6
8
FREQUENCY (MHz)
10
12
–70
SDクロミナンス2.0MHzローパス・フィルタ応答
0
図45.
― 23 ―
10
12
SDクロミナンス1.3MHzローパス・フィルタ応答
2
4
8
6
FREQUENCY (MHz)
10
12
SDクロミナンス1.0MHzローパス・フィルタ応答
–40
–50
0
6
8
FREQUENCY (MHz)
–30
–50
–70
0
図44.
0
–30
4
–40
–50
–70
2
–30
–50
06399-041
MAGNITUDE (dB)
図40.
4
06399-040
0
06399-043
–50
–70
MAGNITUDE (dB)
–40
06399-044
–40
–30
2
4
6
8
FREQUENCY (MHz)
10
12
06399-045
–30
06399-042
MAGNITUDE (dB)
ADV7342/ADV7343
SDクロミナンス0.65MHzローパス・フィルタ応答
0
–10
–10
–20
–20
–30
–40
–30
–40
–50
–50
–60
–60
–70
0
図46.
2
4
6
8
FREQUENCY (MHz)
10
12
–70
SDクロミナンスCIFローパス・フィルタ応答
0
図47.
― 24 ―
2
4
6
8
FREQUENCY (MHz)
10
12
06399-047
MAGNITUDE (dB)
0
06399-046
MAGNITUDE (dB)
ADV7342/ADV7343
SDクロミナンスQCIFローパス・フィルタ応答
REV. 0
ADV7342/ADV7343
MPUポート説明
マイクロプロセッサなどのデバイスは、次のいずれかのプロト
コルを使用して、ADV7342/ADV7343と通信できます。
• 2線式シリアル（I2C互換）バス
• 4線式シリアル（SPI互換）バス
パワーアップまたはリセット時に、MPUポートはI2C動作用に
設定されます。SPI動作は、「SPI動作」で説明する手順に従っ
て、いつでも起動することができます。
2
I C動作
ADV7342/ADV7343は、複数のペリフェラルを駆動する、2線
式シリアル（ I 2 C 互換）マイクロプロセッサ・バスをサポート
します。このポートは、オープンドレイン構成で動作します。
バスに接続された任意のデバイスとADV7342/ADV7343の間
では、シリアル・データ（SDA）とシリアル・クロック（SCL）
の2つの入力によって情報が伝送されます。各スレーブ・デバイ
スは、独自のアドレスによって認識されます。 A D V 7 3 4 2 /
ADV7343 では、読出しと書込みの動作に対して 4 つのスレー
ブ・アドレスを使用できます。これらはデバイスごとの独自の
アドレスであり、図48に示します。読出し／書込みの動作は、
LSBで設定します。ロジック1は読出し動作に対応し、ロジッ
ク 0 は書込み動作をサポートします。
_______A1 を制御するときは、
ADV7342/ADV7343のALSB/ SPI_SSピンをロジック0または
ロジック1に設定します。
1
1
0
1
0
1
A1
X
ADDRESS
CONTROL
SET UP BY
ALSB/SPI_SS
0
1
WRITE
READ
06399-048
READ/WRITE
CONTROL
ルは、9 番目のクロック・パルス区間中に、データ・ラインを
ローレベルにして応答します。これはアクノレッジ・ビットと
呼ばれています。この時点で、バス上の他のすべてのデバイス
が接続を解除して、アイドル状態を維持します。アイドル状態
では、各デバイスは SDA ラインと SCL ラインを監視して、ス
__
タート条件と自分のアドレスの受信を待ちます。R/Wビットが
データの転送方向を指定します。
先頭バイトのLSBがロジック0 のとき、マスターがペリフェラ
ルに情報を書き込むことを意味します。先頭バイトのLSBがロ
ジック1 のとき、マスターがペリフェラルから情報を読み込む
ことを意味します。
ADV7342/ADV7343は、バス上の標準スレーブ・デバイスと
して機能します。 SDA
__ ピン上のデータは 8 ビット長で、 7 ビッ
ト・アドレスと R/W ビットに対応しています。 ADV7342/
ADV7343は、先頭バイトをデバイス・アドレスとして、2番目
のバイトをサブアドレスの先頭として解釈します。サブアドレ
スの自動インクリメント機能により、任意の有効なサブアドレ
スから始まる昇順のサブアドレス・シーケンスで、レジスタと
の間でデータの書込み／読出しが可能です。データ転送は常に
ストップ条件によって終了します。すべてのレジスタを更新し
なくても、固有のサブアドレス・レジスタを1 個ずつアクセス
することもできます。
ストップ条件とスタート条件は、データ転送の任意のステージ
で検出できます。通常の読出し／書込み動作で、これらの条件
が誤った順序でアサートされると、直ちにアイドル状態になり
ます。特定の SCL ハイレベル期間中は、 1 スタート条件、 1 ス
トップ条件、または1ストップ条件に続く1スタート条件のみを
発生させます。無効なサブアドレスが指定されると、
ADV7342/ADV7343はアクノレッジを発生しないでアイドル
状態に戻ります。エンコーダのアドレッシングに自動インクリ
メント方式を使用し、最高サブアドレスを超えた場合は、次の
動作が実行されます。
図48. ADV7342のスレーブ・アドレス＝0xD4または0xD6
• 読出しモードでは、マスター・デバイスがノー・アクノ
バス上のさまざまなデバイスを制御するときは、次のプロトコ
ルを使用します。マスターは、スタート条件を設定してデータ
転送を開始します。スタート条件は、SCLがハイレベルのとき
に、SDA上でハイレベルからローレベルへの変化として定義さ
れます。これは、アドレス／データ・ストリームが後に続くこ
とを示しています。すべてのペリフェラルは、スタート条件に
__
応答して、次の8ビット（7ビット・アドレス＋R/Wビット）を
シフトします。各ビットは、MSBからLSBへの順に転送されま
す。送信されたアドレスに対応するアドレスを持つペリフェラ
レッジを発行するまで、最高サブアドレス・レジスタの値
が出力され続けます。これは読出しの終了を意味します。
ノー・アクノレッジ状態は、9番目のパルスでSDAラインが
ローレベルにならないときに発生します。
• 書込みモードでは、無効バイトのデータはサブアドレス・
レジスタにロードされず、ADV7342/ADV7343からノー・
アクノレッジが発行されて、デバイスはアイドル状態に戻
ります。
REV. 0
― 25 ―
ADV7342/ADV7343
図49に、書込みシーケンス用のデータ転送例と、スタート／ストップ条件を示します。図50は、バスの書込み／読出しシーケンスを示
します。
SCL
S
9
1–7
8
START ADDR R/W ACK
9
1–7
8
SUBADDRESS ACK
1–7
DATA
8
9
ACK
P
STOP
06399-049
SDA
図49. I2Cデータ転送
S
SLAVE ADDR
A(S)
SUBADDR
A(S)
DATA
S
SLAVE ADDR
S = START BIT
P = STOP BIT
A(S)
A(S) P
LSB = 1
LSB = 0
READ
SEQUENCE
DATA
A(S)
SUBADDR
A(S) S SLAVE ADDR
A(S) = ACKNOWLEDGE BY SLAVE
A(M) = ACKNOWLEDGE BY MASTER
A(S)
DATA
A(M)
A (S) = NO-ACKNOWLEDGE BY SLAVE
A (M) = NO-ACKNOWLEDGE BY MASTER
DATA
A(M) P
06399-050
WRITE
SEQUENCE
図50. I2Cの読出し／書込みシーケンス
SPI動作
ADV7342/ADV7343は、複数のペリフェラルを接続する4線式
シリアル（ SPI 互換）バスをサポートします。バス上のマス
ターSPIペリフェラルとADV7342/ADV7343との間の情報伝送
には、マスター出力／スレーブ入力（MOSI）とシリアル・ク
ロック（ SCLK ）の 2 つの入力、ならびにマスター入力／ス
レーブ出力（MISO）の1つの出力を使用します。バス上の各ス
レーブ・デバイスのスレーブ・セレクト・ピンは、独自のス
レーブ・セレクト・ラインによってマスターSPIペリフェラル
に接続します。したがって、スレーブ・デバイスのアドレッシ
ングは必要ありません。
SPI動作を起動するときは、マスターSPIペリフェラル（たとえ
ば、マイ
クロプロセッサ）は、ADV7342/ADV7343の
______
ALSB/SPI_SS ピンに
3 つのロー・パルスを出力します。エン
______
コーダがALSB/SPI_SSピン上で3番目の立上がりエッジを検出
すると、自動的にSPI通信モードに切り替わります。
ADV7342/ADV7343は、リセットまたはパワーダウンが行わ
れるまで、SPI通信モードを維持します。
ADV7342/ADV7343を制御するときは、読出し／書込みトラ
ンザクションに対して次のプロトコルを使用します。まず、マ
______
スターは、ALSB/SPI_SSピンをローレベルに駆動および保持
______
することで、データ転送を開始します。ALSB/SPI_SSがロー
レベルに駆動された後の最初のSCLK立上がりエッジで、0xD4
と定義された書込みコマンドがMOSIラインを経由して
ADV7342/ADV7343に書き込まれます。MOSIラインに書き込
まれた2番目のバイトは、サブアドレスの先頭と解釈されます。
MOSI ライン上のデータは、 MSB ファーストで書き込まれ、
SCLKの立上がりエッジでクロック駆動されます。
サブアドレスのオートインクリメント機能もあります。これに
より、任意の有効なサブアドレスから始まる昇順のサブアドレ
ス・シーケンスで、レジスタとの間でデータの読込み／書込み
が可能になります。ユーザは、独自のサブアドレス・レジスタ
に対して、個別にアクセスできます。
書込みデータ転送では、8 ビットのデータバイトが、開始サブ
アドレス直後のMOSIライン上のADV7342/ADV7343にMSB
ファーストで書き込まれます。データバイトは、SCLKの立上
がりエッジでADV7342/ADV7343に入力されます。すべての
______
データバイトが書き込まれると、マスターは、ALSB/SPI_SS
ピンをハイレベルに駆動および保持することによって転送を完
了します。
読出しデータ転送では、サブアドレスが
______ MOSI ライン上にク
ロック駆動された後で、ALSB/SPI_SSピンが駆動され、少な
くとも1クロック・サイクルの間はハイレベルに保持されます。
______
その後、ALSB/SPI_SS
ピンが駆動され、再びローレベルに保
______
持されます。ALSB/SPI_SSがローレベルに駆動された後の最
初のSCLK立上がりエッジで、0xD5として定義された読出しコ
マンドが、 MOSI ラインを経由して ADV7342/ADV7343 に
MSBファーストで書き込まれます。続いて、8ビットのデータ
バイトが、ADV7342/ADV7343からMSBファーストでMISO
ライン上に読み込まれます。データバイトは、SCLKの立下が
りエッジでADV7342/ADV7343から出力されます。すべての
______
データバイトが読み込まれると、マスターは、ALSB/SPI_SS
ピンをハイレベルに駆動および保持することによって転送を完
了します。
― 26 ―
REV. 0
ADV7342/ADV7343
レジスタ・マップのアクセス
マイクロプロセッサは、読出し専用／書込み専用と規定されて
いるレジスタを除き、ADV7342/ADV7343のすべてのレジス
タに対しMPUポートを介して読出し／書込みができます。
次の読出し／書込み動作の対象となるレジスタは、サブアドレ
ス・レジスタによって指定されます。 MPU ポートを介するす
べての通信は、サブアドレス・レジスタへのアクセスで始まり
ます。続いて、ターゲット・アドレスに対して読出し／書込み
動作が実行されます。これにより、トランザクションが完了す
るまで、次のアドレスへのインクリメントが行われます。
表14.
表14∼28に、各レジスタの機能を説明します。特に指定がない
限り、すべてのレジスタに対して読出し／書込みができます。
サブアドレス・レジスタ（SR7∼SR0）
サブアドレス・レジスタは、8 ビットの書込み専用レジスタで
す。 MPU ポートにアクセスし、読出し／書込み動作を選択す
ると、サブアドレスが設定されます。動作の対象となるレジス
タは、サブアドレス・レジスタによって指定されます。
レジスタ0x00
SR7 to
SR0
0x00
レジスタのプログラミング
Register
Bit Description
7
Power
Mode
Register
Sleep Mode. With this control enabled the
current consumption is reduced to µA level.
All DACs and the internal PLL circuit are
disabled. I2C registers can be read from and
written to in sleep mode.
6
5
Bit Number
4 3 2
PLL and Oversampling Control. This control
allows the internal PLL circuit to be powered
down and the oversampling to be switched
off.
DAC 3: Power on/off.
0
1
DAC 2: Power on/off.
0
1
DAC 1: Power on/off.
0
1
DAC 6: Power on/off.
0
1
DAC 5: Power on/off.
0
1
DAC 4: Power on/off.
REV. 0
― 27 ―
1
Register
Setting
Reset
Value
0
Sleep
mode off.
0x12
1
Sleep
mode on.
0
0
PLL on.
1
PLL off.
DAC 3 off.
DAC 3 on.
DAC 2 off.
DAC 2 on.
DAC 1 off.
DAC 1 on.
DAC 6 off.
DAC 6 on.
DAC 5 off.
DAC 5 on.
0
DAC 4 off.
1
DAC 4 on.
ADV7342/ADV7343
表15.
レジスタ0x01∼0x09
SR7 to
SR0
Register
Bit Description
0x01
Reserved.
Mode
Select
Register
7
6
Bit Number
5 4 3 2
DDR Clock Edge
Alignment.
Note: Only used for ED1
and HD DDR modes.
Reserved.
1
2
1
Reserved.
1
0
Reserved.
1
1
Luma clocked in on rising clock edge;
chroma clocked in on falling clock edge.
SD input only.
0
0
1
ED/HD-SDR input only.
0
1
0
ED/HD-DDR input only.
0
1
1
SD and ED/HD-SDR.
1
0
0
SD and ED/HD-DDR.
1
0
1
Reserved.
1
1
0
Reserved.
1
1
1
ED only (at 54 MHz).
0
1
Allows data to be applied to data ports in
various configurations (SD feature only).
0
2
Test Pattern Black Bar.
0
0
1
0 must be written to these bits.
0x20
Disabled.
Enabled.
0
1
Disable manual CSC matrix adjust.
Enable manual CSC matrix adjust.
0
1
No sync.
Sync on all RGB outputs.
0
1
SD Sync Output Enable.
ED/HD CSC
Matrix 1
0
0
RGB/YPrPb Output Select.
0x04
Chroma clocked in on rising clock edge;
luma clocked in on falling clock edge.
0
Sync on RGB.
ED/HD CSC
Matrix 0
0
0
Manual CSC Matrix Adjust.
0x03
Reset
Value
0x00
0
Reserved.
ED/HD Sync Output
Enable.
Register Setting
0
Y/C/S Bus Swap.
Mode
Register 0
0
0
Input Mode.
Note: See Reg. 0x30,
Bits[7:3] for ED/HD
format selection.
0x02
1
RGB component outputs.
YPrPb component outputs.
0
1
No sync output.
__________
Output SD syncs on S_HSYNC and
__________
S_VSYNC pins.
0
1
No sync output.
__________
Output ED/HD syncs on S_HSYNC and
__________
S_VSYNC pins.
x
x
x
x
x
x
x
x
LSBs for GY.
0x03
x
x
LSBs for RV.
LSBs for BU.
LSBs for GV.
LSBs for GU.
0xF0
0x05
ED/HD CSC
Matrix 2
x
x
x
x
x
x
x
x
Bits[9:2 ] for GY.
0x4E
0x06
ED/HD CSC
Matrix 3
x
x
x
x
x
x
x
x
Bits[9:2 ] for GU.
0x0E
0x07
ED/HD CSC
Matrix 4
x
x
x
x
x
x
x
x
Bits[9:2 ] for GV.
0x24
0x08
ED/HD CSC
Matrix 5
x
x
x
x
x
x
x
x
Bits[9:2 ] for BU.
0x92
0x09
ED/HD CSC
Matrix 6
x
x
x
x
x
x
x
x
Bits[9:2 ] for RV.
0x7C
ED＝拡張解像度＝525pと625p。
サブアドレス0x31のビット2もイネーブルする必要があります（ED/HD）。サブアドレス0x84のビット6もイネーブルする必要があります（SD）。
― 28 ―
REV. 0
ADV7342/ADV7343
表16.
レジスタ0x0A∼0x10
SR7 to
SR0
Register
0x0A
DAC 4, DAC 5,
DAC 6
Output Levels
Bit Description
7
6
Bit Number
5 4 3 2
1
0
Register Setting
Reset
Value
Positive Gain to
DAC Output Voltage.
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0%
0x00
1
+0.018%
0
0
0
0
0
0
1
0
+0.036%
… … … … … … … … …
Negative Gain to
DAC Output Voltage.
0
0
1
1
1
1
1
1
+7.382%
0
1
0
0
0
0
0
0
+7.5%
1
1
0
0
0
0
0
0
–7.5%
1
1
0
0
0
0
0
1
–7.382%
1
0
0
0
0
0
1
0
–7.364%
… … … … … … … … …
0x0B
DAC 1, DAC 2,
DAC 3
Output Levels
Positive Gain to
DAC Output Voltage.
1
1
1
1
1
1
1
1
–0.018%
0
0
0
0
0
0
0
0
0%
0
0
0
0
0
0
0
1
+0.018%
0
0
0
0
0
0
1
0
+0.036%
0x00
… … … … … … … … …
Negative Gain to
DAC Output Voltage.
0
0
1
1
1
1
1
1
+7.382%
0
1
0
0
0
0
0
0
+7.5%
1
1
0
0
0
0
0
0
–7.5%
1
1
0
0
0
0
0
1
–7.382%
1
0
0
0
0
0
1
0
–7.364%
… … … … … … … … …
1
0x0D
DAC Power Mode
1
1
1
1
1
DAC 1 Low Power Enable.
DAC 2 Low Power Enable.
DAC 3 Low Power Enable.
Reserved.
0x10
Cable Detection
1
0
0
0
0
1
–0.018%
0
DAC 1 low power disabled
1
DAC 1 low power enabled
0
DAC 2 low power disabled
1
DAC 2 low power enabled
0
DAC 3 low power disabled
1
DAC 3 low power enabled
0
DAC 1 Cable Detect
0
Cable detected on DAC 1
(Read Only).
1
DAC 1 unconnected
DAC 2 Cable Detect
0
Cable detected on DAC 2
(Read Only).
1
DAC 2 unconnected
Reserved.
0
Unconnected DAC
Auto Power-Down.
0
0
DAC auto power-down
disable
1
DAC auto power-down
enable
Reserved.
REV. 0
0
0
― 29 ―
0
0x00
0x00
ADV7342/ADV7343
表17.
レジスタ0x12∼0x17
SR7 to
SR0
Register
Bit Description
7
6
Bit Number
5 4 3 2
1
0
Register Setting
Reset
Value
0x12
Pixel Port Readback (S Bus)
S[7:0] Readback. x
x
x
x
x
x
x
x
Read only
0xXX
0x13
Pixel Port Readback (Y Bus)
Y[7:0] Readback. x
x
x
x
x
x
x
x
Read only
0xXX
0x14
Pixel Port Readback (C Bus)
x
x
x
x
x
x
x
Read only
0xXX
0x16
Control Port Readback
C[7:0] Readback. x
__________
P_BLANK.
__________
P_VSYNC.
__________
P_HSYNC.
__________
S_VSYNC.
__________
S_HSYNC.
x
Read only
0xXX
x
x
x
x
SFL/MISO.
x
Reserved.
0x17
Software Reset
0
0
Reserved.
0
Software Reset.
0
1
Reserved.
0
― 30 ―
0
0
0
0
0x00
Writing a 1 resets the
device; this is a selfclearing bit
0
REV. 0
ADV7342/ADV7343
表18.
レジスタ0x30
SR7 to
SR0
Register
0x30
Bit Description 7
6
Bit Number
5 4 3 2
ED/HD Mode ED/HD Output
Register 1
Standard.
ED/HD Input
Synchronization
Format.
1
0
Register Setting
Note
0
0
EIA770.2 output.
EIA770.3 output.
ED
HD
0
1
EIA770.1 output.
1
0
Output levels for full
input range.
1
1
Reserved.
_______
External HSYNC,
_______
VSYNC and field
inputs.1
Embedded EAV/SAV
codes.
0
1
ED/HD Input
Mode.
0
0
0
0
0
SMPTE 293M,
ITU-BT.1358.
0
0
0
0
1
Nonstandard timing mode.
0
0
0
1
0
BTA-1004,
ITU-BT.1362.
525p @ 59.94 Hz
0
0
0
1
1
ITU-BT.1358.
625p @ 50 Hz
0
0
1
0
0
ITU-BT.1362.
625p @ 50 Hz
0
0
1
0
1
SMPTE 296M-1,
SMPTE 274M-2.
720p @ 60/59.94 Hz
0
0
1
1
0
SMPTE 296M-3.
720p @ 50 Hz
0
0
1
1
1
SMPTE 296M-4,
SMPTE 274M-5.
720p @ 30/29.97 Hz
0
1
0
0
0
SMPTE 296M-6.
720p @ 25 Hz
0
1
0
0
1
SMPTE 296M-7,
SMPTE 296M-8.
720p @ 24/23.98 Hz
0
1
0
1
0
SMPTE 240M.
1035i @ 60/59.94 Hz
0
1
0 1
1
Reserved.
0
1
1
0
0
Reserved.
0
1
1
0
1
SMPTE 274M-4,
SMPTE 274M-5.
1080i @ 30/29.97 Hz
0
1
1
1
0
SMPTE 274M-6.
1080i @ 25 Hz
0
1
1
1
1
SMPTE 274M-7,
SMPTE 274M-8.
1080p @ 0/29.97 Hz
1
0
0
0
0
SMPTE 274M-9.
1080p @ 25 Hz
1
0
0
0
1
SMPTE 274M-10,
SMPTE 274M-11.
1080p @ 4/23.98 Hz
1
0
0
1
0
ITU-R BT.709-5.
1080Psf @ 24 Hz
10011−11111
1
Register 1
Reset
Value
0x00
525p @ 59.94 Hz
_______
_______
_______
同期を制御するときは、サブアドレス0x34のビット6に応じて、HSYNC 入力とVSYNC 入力の組合わせ、またはHSYNC 入力とフィールド入力の組合わせを使用します。
REV. 0
― 31 ―
ADV7342/ADV7343
表19.
レジスタ0x31∼0x33
SR7 to
SR0
Register
0x31
Bit Description
7
6
Bit Number
5 4 3 2
ED/HD Mode ED/HD Pixel Data Valid.
Register 2
Reserved.
ED/HD Test Pattern Hatch/Field.
ED/HD VBI Open.
ED/HD Undershoot Limiter.
ED/HD Sharpness Filter.
0
1
Pixel data valid off.
Pixel data valid on.
0
ED/HD test pattern off.
1
ED/HD test pattern on.
0
Hatch.
Field/frame.
0
Disabled.
1
Enabled.
0
0
Disabled.
0
1
– 11 IRE.
1
0
– 6 IRE.
1
1
– 1.5 IRE.
0
Disabled.
1
Enabled.
ED/HD Color Delay
with Respect to
_______
Falling Edge of HSYNC.
ED/HD CGMS.
0x33
Register Setting
1
ED/HD Mode ED/HD Y Delay_______
with Respect to
Register 3
Falling Edge of HSYNC.
ED/HD CGMS CRC.
0
Reset
Value
0x00
0
ED/HD Test Pattern Enable.
0x32
1
0
0
0
0 clock cycles.
0
0
1
1 clock cycle.
0
1
0
2 clock cycles.
0
1
1
3 clock cycles.
1
0
0
4 clock cycles.
0
0
0
0 clock cycles.
0
0
1
1 clock cycle.
0
1
0
2 clock cycles.
0
1
1
3 clock cycles.
1
0
0
4 clock cycles.
0
Disabled.
1
Enabled.
0
Disabled.
1
Enabled.
ED/HD Mode ED/HD Cr/Cb Sequence.
Register 4
0 _______
Cb after falling edge of
HSYNC.
0x00
0x68
1 _______
Cr after falling edge of
HSYNC.
Reserved.
0
Sinc Compensation Filter on DAC 1,
DAC 2, DAC 3.
Reserved.
0
ED/HD Chroma SSAF.
ED/HD Chroma Input.
ED/HD Double Buffering.
0
0 must be written to this bit.
0
Disabled.
1
Enabled.
0 must be written to this bit.
0
Disabled.
1
Enabled.
0
4:4:4.
1
4:2:2.
0
Disabled.
1
Enabled.
― 32 ―
REV. 0
ADV7342/ADV7343
表20.
レジスタ0x34∼0x35
SR7 to
SR0
Register
0x34
Bit Description
7
6
Bit Number
5 4 3 2
1
ED/HD Mode ED/HD Timing Reset.
Register 5
_______
ED/HD HSYNC Control.1
0
Register Setting
0
Internal ED/HD timing counters
enabled.
1
Resets the internal ED/HD timing
counters.
_______
HSYNC output control (refer to
Table 51).
_______
VSYNC output control (refer to
Table 52).
_________
P_BLANK active high.
_________
P_BLANK active low.
0
1
_______
ED/HD VSYNC Control.1
0
1
ED/HD Blank Polarity.
0
1
ED Macrovision Enable.
Reserved.
_______
ED/HD VSYNC/Field Input.
0
Macrovision disabled.
1
Macrovision enabled.
0
0x35
0
0 = field input.
_______
1 = VSYNC input.
0
Update field/line counter.
1
Field/line counter free running.
ED/HD Mode Reserved.
Register 6
ED/HD RGB Input Enable.
0
ED/HD Sync on PrPb.
ED/HD Color DAC Swap.
ED/HD Gamma Correction
Curve Select.
ED/HD Gamma Correction
Enable.
ED/HD Adaptive Filter
Mode.
ED/HD Adaptive Filter
Enable.
1
2
0x48
0 must be written to this bit.
1
Horizontal/Vertical
Counters.2
Reset
Value
0x00
0
Disabled.
1
Enabled.
0
Disabled.
1
Enabled.
0
DAC 2 = Pb, DAC 3 = Pr.
1
DAC 2 = Pr, DAC 3 = Pb.
0
Gamma Correction Curve A.
1
Gamma Correction Curve B.
0
Disabled.
1
Enabled.
0
Mode A.
1
Mode B.
0
Disabled.
1
Enablde.
サブアドレス0x02のビット7のED/HD同期（1に設定）と組み合わせて使用。
0に設定すると、選択した規格のライン／フィールド／フレームの最後で水平／垂直方向のカウンタは自動的にラップします。1に設定すると、水平／垂直方向のカウンタは自走
し、外部同期信号の指示に従ってラップします。
REV. 0
― 33 ―
ADV7342/ADV7343
表21.
レジスタ0x36∼0x43
SR7 to
SR0
Register
0x36
ED/HD Y Level1
1
7
6
5
ED/HD Test Pattern Y Level.
x
x
x
x
x
1
0
Reset
Register Setting Value
x
x
x
Y level value
0xA0
0x37
ED/HD Cr Level
ED/HD Test Pattern Cr Level. x
x
x
x
x
x
x
x
Cr level value
0x80
0x38
ED/HD Cb Level1 ED/HD Test Pattern Cb Level. x
x
x
x
x
x
x
x
Cb level value
0x80
0x39
ED/HD Mode
Register 7
0
0
0
0
0
Reserved.
ED/HD EIA/CEA-861B
Synchronization Compliance.
Reserved.
0x40
1
Bit Number
4
3
2
Bit Description
0
1
0
Disabled
Enabled
0
ED/HD Sharpness ED/HD Sharpness Filter Gain,
Filter Gain
Value A.
0
0
…
0
1
…
1
ED/HD Sharpness Filter Gain, 0
Value B.
0
…
0
1
…
1
0
0
…
1
0
…
1
0
0
…
1
0
…
1
0
1
…
1
0
…
1
0
0
0
0
0
…
1
0
…
1
0
0
…
1
0
…
1
0
1
…
1
0
…
1
Gain A = 0
Gain A = +1
…
Gain A = +7
Gain A = –8
…
Gain A = –1
0x00
Gain B = 0
Gain B = +1
…
Gain B = +7
Gain B = –8
…
Gain B = –1
0x41
ED/HD CGMS
Data 0
ED/HD CGMS Data Bits.
0
0x42
ED/HD CGMS
Data 1
ED/HD CGMS Data Bits.
C15 C14 C13 C12 C11 C10 C9
C8
CGMS C15 to C8
0x00
0x43
ED/HDCGMS
Data 2
ED/HD CGMS Data Bits.
C7
C0
CGMS C7 to C0
0x00
C6
C5
C19 C18 C17 C16 CGMS C19 to C16 0x00
C4
C3
C2
C1
ED/HD内部テスト・パターンでのみ使用（サブアドレス0x31のビット2＝1）。
表22.
レジスタ0x44∼0x57
SR7 to
SR0
Register
0x44
ED/HD Gamma A0
Bit Description
ED/HD Gamma Curve A (Point 24).
7
x
6
x
5
x
1
x
0
x
Register
Setting
A0
Reset
Value
0x00
0x45
ED/HD Gamma A1
ED/HD Gamma Curve A (Point 32).
x
x
x
x
x
0x46
ED/HD Gamma A2
ED/HD Gamma Curve A (Point 48).
x
x
x
x
x
x
x
x
A1
0x00
x
x
x
A2
0x00
0x47
ED/HD Gamma A3
ED/HD Gamma Curve A (Point 64).
x
x
x
x
0x48
ED/HD Gamma A4
ED/HD Gamma Curve A (Point 80).
x
x
x
x
x
x
x
x
A3
0x00
x
x
x
x
A4
0x00
0x49
ED/HD Gamma A5
ED/HD Gamma Curve A (Point 96).
x
x
x
0x4A
ED/HD Gamma A6
ED/HD Gamma Curve A (Point 128).
x
x
x
x
x
x
x
x
A5
0x00
x
x
x
x
x
A6
0x00
0x4B
ED/HD Gamma A7
ED/HD Gamma Curve A (Point 160).
x
x
0x4C
ED/HD Gamma A8
ED/HD Gamma Curve A (Point 192).
x
x
x
x
x
x
x
x
A7
0x00
x
x
x
x
x
x
A8
0x4D
ED/HD Gamma A9
ED/HD Gamma Curve A (Point 224).
x
0x00
x
x
x
x
x
x
x
A9
0x00
0x4E
ED/HD Gamma B0
ED/HD Gamma Curve B (Point 24).
0x4F
ED/HD Gamma B1
ED/HD Gamma Curve B (Point 32).
x
x
x
x
x
x
x
x
B0
0x00
x
x
x
x
x
x
x
x
B1
0x00
0x50
ED/HD Gamma B2
0x51
ED/HD Gamma B3
ED/HD Gamma Curve B (Point 48).
x
x
x
x
x
x
x
x
B2
0x00
ED/HD Gamma Curve B (Point 64).
x
x
x
x
x
x
x
x
B3
0x52
0x00
ED/HD Gamma B4
ED/HD Gamma Curve B (Point 80).
x
x
x
x
x
x
x
x
B4
0x00
0x53
ED/HD Gamma B5
ED/HD Gamma Curve B (Point 96).
x
x
x
x
x
x
x
x
B5
0x00
0x54
ED/HD Gamma B6
ED/HD Gamma Curve B (Point 128).
x
x
x
x
x
x
x
x
B6
0x00
0x55
ED/HD Gamma B7
ED/HD Gamma Curve B (Point 160).
x
x
x
x
x
x
x
x
B7
0x00
0x56
ED/HD Gamma B8
ED/HD Gamma Curve B (Point 192).
x
x
x
x
x
x
x
x
B8
0x00
0x57
ED/HD Gamma B9
ED/HD Gamma Curve B (Point 224).
x
x
x
x
x
x
x
x
B9
0x00
― 34 ―
Bit Number
4 3 2
x x x
REV. 0
ADV7342/ADV7343
表23.
レジスタ0x58∼0x5D
SR7 to
SR0
Register
0x58
Bit Description
7
6
Bit Number
5 4 3 2
ED/HD Adaptive Filter Gain 1 ED/HD Adaptive Filter Gain 1,
Value A.
0
0
0
0
1
0
Register
Setting
Reset
Value
0
0
0
1
Gain A = 0 0x00
Gain A = +1
… … … … …
0
1
1
0
1
0
1
0
Gain A = +7
Gain A = –8
… … … … …
1
ED/HD Adaptive Filter Gain 1,
Value B.
0x59
0
0
0
0
1
Gain A = – 1
Gain B = 0
Gain B = +1
… … … …
…
0
1
Gain B = +7
Gain B = –8
1
0
1
0
1
0
… … … …
…
1
Gain B = – 1
1
1
1
0
0
…
0
1
…
0
0
…
1
0
…
0
0
…
1
0
…
0
1
…
1
0
…
1
1
1
1
ED/HD Adaptive Filter Gain 3 ED/HD Adaptive Filter Gain 3,
Value A.
ED/HD Adaptive Filter Gain 3,
Value B.
1
0
1
ED/HD Adaptive Filter Gain 2 ED/HD Adaptive Filter Gain 2,
Value A.
ED/HD Adaptive Filter Gain 2,
Value B.
0x5A
0
0
1
0
0
…
0
1
…
0
0
…
1
0
…
0
0
…
1
0
…
0
0
…
0
1
…
0
0
…
1
0
…
0
0
…
1
0
…
0
1
…
1
0
…
1
1
1
1
Gain A = 0 0x00
Gain A = +1
…
Gain A = +7
Gain A = –8
…
Gain A = – 1
Gain B = 0
Gain B = +1
…
Gain B = +7
Gain B = –8
…
Gain B = – 1
0
0
…
0
1
…
0
0
…
1
0
…
0
0
…
1
0
…
0
1
…
1
0
…
1
1
1
1
0
1
…
1
0
…
Gain A = 0 0x00
Gain A = +1
…
Gain A = +7
Gain A = –8
…
Gain A = – 1
Gain B = 0
Gain B = +1
…
Gain B = +7
Gain B = –8
…
Gain B = – 1
1
1
1
1
0x5B
ED/HD Adaptive Filter
Threshold A
ED/HD Adaptive Filter Threshold A. x
x
x
x
x
x
x
x
Threshold
A
0x00
0x5C
ED/HD Adaptive Filter
Threshold B
ED/HD Adaptive Filter Threshold B.
x
x
x
x
x
x
x
x
Threshold
B
0x00
0x5D
ED/HD Adaptive Filter
Threshold C
ED/HD Adaptive Filter Threshold C.
x
x
x
x
x
x
x
x
Threshold
C
0x00
REV. 0
― 35 ―
ADV7342/ADV7343
表24.
レジスタ0x5E∼0x6E
SR7 to
SR0
Register
0x5E
Bit Description
7
6
5
Bit Number
4
3
2
1
ED/HD CGMS Type B ED/HD CGMS Type B
Register 0
Enable.
ED/HD CGMS Type B
CRC Enable.
0
Register
Setting
Reset
Value
0
1
Disabled
Enabled
0x00
0
1
Disabled
Enabled
ED/HD CGMS Type B H5
Header Bits.
H4
H3
H2
H1
H0
0x5F
ED/HD CGMS Type B ED/HD CGMS Type B P7
Register 1
Data Bits.
P6
P5
P4
P3
P2
P1
P0
P7 to P0
0x00
0x60
ED/HD CGMS Type B ED/HD CGMS Type B P15
Register 2
Data Bits.
P14
P13
P12
P11
P10
P9
P8
P15 to P8
0x00
0x61
ED/HD CGMS Type B ED/HD CGMS Type B P23
Register 3
Data Bits.
P22
P21
P20
P19
P18
P17
P16
P23 to P16
0x00
0x62
ED/HD CGMS Type B ED/HD CGMS Type B P31
Register 4
Data Bits.
P30
P29
P28
P27
P26
P25
P24
P31 to P24
0x00
0x63
ED/HD CGMS Type B ED/HD CGMS Type B P39
Register 5
Data Bits.
P38
P37
P36
P35
P34
P33
P32
P39 to P32
0x00
0x64
ED/HD CGMS Type B ED/HD CGMS Type B P47
Register 6
Data Bits.
P46
P45
P44
P43
P42
P41
P40
P47 to P40
0x00
0x65
ED/HD CGMS Type B ED/HD CGMS Type B P55
Register 7
Data Bits.
P54
P53
P52
P51
P50
P49
P48
P55 to P48
0x00
0x66
ED/HD CGMS Type B ED/HD CGMS Type B P63
Register 8
Data Bits.
P62
P61
P60
P59
P58
P57
P56
P63 to P56
0x00
0x67
ED/HD CGMS Type B ED/HD CGMS Type B P71
Register 9
Data Bits.
P70
P69
P68
P67
P66
P65
P64
P71 to P64
0x00
0x68
ED/HD CGMS Type B ED/HD CGMS Type B P79
Register 10
Data Bits.
P78
P77
P76
P75
P74
P73
P72
P79 to P72
0x00
0x69
ED/HD CGMS Type B ED/HD CGMS Type B P87
Register 11
Data Bits.
P86
P85
P84
P83
P82
P81
P80
P87 to P80
0x00
0x6A
ED/HD CGMS Type B ED/HD CGMS Type B P95
Register 12
Data Bits.
P94
P93
P92
P91
P90
P89
P88
P95 to P88
0x00
0x6B
ED/HD CGMS Type B ED/HD CGMS Type B P103 P102 P101 P100 P99
Register 13
Data Bits.
P98
P97
P96
P103 to P96
0x00
0x6C
ED/HD CGMS Type B ED/HD CGMS Type B P111 P110 P109 P108 P107 P106 P105 P104 P111 to P104
Register 14
Data Bits.
0x00
0x6D
ED/HD CGMS Type B ED/HD CGMS Type B P119 P118 P117 P116 P115 P114 P113 P112 P119 to P112
Register 15
Data Bits.
0x00
0x6E
ED/HD CGMS Type B ED/HD CGMS Type B P127 P126 P125 P124 P123 P122 P121 P120 P127 to P120
Register 16
Data Bits.
0x00
― 36 ―
H5 to H0
REV. 0
ADV7342/ADV7343
表25.
レジスタ0x80∼0x83
SR7 to
SR0
Register
Bit Description
0x80
SD Standard.
SD Mode
Register 1
7
6
Bit Number
5 4 3 2
SD Luma Filter.
SD Chroma Filter.
0x82
SD Mode
Register 2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
NTSC.
PAL B/D/G/H/I.
PAL M.
PAL N.
0
1
0
1
SD Active Video Edge
Control.
Disabled.
Enabled.
0
1
Disabled.
Enabled.
0
1
Disabled.
Enabled.
0
1
Disabled.
Enabled.
0
1
Disabled.
Enabled.
SD Pedestal on YPrPb
Output.
0
1
SD Output Levels Y.
0
1
SD Output Levels PrPb.
0
0
1
1
SD VBI Open.
Reserved.
0
1
0
1
0
1
SD Closed Captioning
Field Control.
0x0B
Refer to Table 32 in the Output
Configuration section.
0
1
SD Pixel Data Valid.
Disabled.
Enabled.
Refer to Table 32 in the Output
Configuration section.
0
1
SD VCR FF/RW Sync.
0x10
LPF NTSC.
LPF PAL.
Notch NTSC.
Notch PAL.
SSAF luma.
Luma CIF.
Luma QCIF.
Reserved.
SD PrPb SSAF.
SD Square Pixel Mode.
Reset
Value
1.3 MHz.
0.65 MHz.
1.0 MHz.
2.0 MHz.
Reserved.
Chroma CIF.
Chroma QCIF.
3.0 MHz.
SD Pedestal.
REV. 0
Register Setting
0
1
0
1
0
1
0
1
SD DAC Output 2.
SD Mode
Register 3
0
0
1
0
1
0
1
0
1
SD DAC Output 1.
0x83
1
0
0
1
1
No pedestal on YPrPb.
7.5 IRE pedestal on YPrPb.
Y = 700 mV/300 mV.
Y = 714 mV/286 mV.
700 mV p-p (PAL), 1000 mV p-p (NTSC).
700 mV p-p.
1000 mV p-p.
648 mV p-p.
Disabled.
Enabled.
0
1
0
1
Closed captioning disabled.
Closed captioning on odd field only.
Closed captioning on even field only.
Closed captioning on both fields.
0
Reserved.
― 37 ―
0x04
ADV7342/ADV7343
表26.
レジスタ0x84∼0x89
SR7 to
SR0
Register
0x84
SD Mode
Register 4
Bit Description
_______
SD VSYNC-3H.
7
6
Bit Number
5 4 3 2
0
0
1
1
SD Active Video Length.
Chroma enabled.
Chroma disabled.
Enabled.
Disabled.
0
1
Disabled.
Enabled.
0
1
DAC 2 = luma, DAC 3 = chroma.
DAC 2 = chroma, DAC 3 = luma.
SD Mode NTSC Color Subcarrier Adjust
Register 5 (Delay from the falling edge of
output HSYNC pulse to start of
color burst).
Reserved.
0
1
0
1
1
0
1
Reserved.
0
SD Horizontal/Vertical Counter
Mode.1
SD Mode
Register 6
0
0
1
0x02
Disabled.
Enabled.
0
0
1
Update field/line counter.
Field/line counter free running.
0
Normal.
1
Field/line counter free running.
SD PrPb Scale.
0
1
SD Y Scale.
0
1
SD Hue Adjust.
0
1
SD Brightness.
0
1
SD Luma SSAF Gain.
0
1
SD Input Standard Auto Detect.
0
1
Reserved.
SD RGB Input Enable.
5.17 µ s.
5.31 µ s.
5.59 µ s (must be set for
Macrovision compliance).
Reserved.
0
SD EIA/CEA-861B Synchronization Compliance.
0x87
0x00
720 pixels.
710 (NTSC), 702 (PAL).
0
1
SD Color Bars.
Reset
Value
Disabled.
Subcarrier phase reset mode enabled.
Timing reset mode enabled.
SFL mode enabled.
0
1
SD Burst.
SD RGB Color Swap.
0
1
0
1
0
1
SD Chroma.
0x86
0 Register Setting
0 _______
Disabled.
1 _______
VSYNC = 2.5 lines (PAL),
VSYNC = 3 lines (NTSC).
SD SFL/SCR/TR Mode
Select.
SD Luma/Chroma Swap.
1
0
Disabled.
Enabled.
0x00
Disabled.
Enabled.
Disabled.
Enabled.
Disabled.
Enabled.
Disabled.
Enabled.
Disabled.
Enabled.
0 must be written to this bit.
0
1
SD YCrCb input.
SD RGB input.
― 38 ―
REV. 0
ADV7342/ADV7343
SR7 to
SR0
Register
Bit Description
0x88
Reserved.
SD Mode
Register 7
7
6
Bit Number
5 4 3 2
SD Noninterlaced Mode.
0
0
1
1
SD Digital Noise Reduction.
Disabled.
Enabled.
8-bit input.
16-bit input.
Reserved.
Reserved.
Disabled.
Enabled.
0
1
Disabled.
Enabled.
0
1
Gamma Correction Curve A.
Gamma Correction Curve B.
SD Undershoot Limiter.
0
0
1
1
0
SD Black Burst Output on DAC
Luma.
0
1
SD Chroma Delay.
Reserved.
0x00
Disabled.
Enabled.
0
1
0
1
Reserved.
1
0
0
1
SD Gamma Correction Enable.
SD Mode
Register 8
Reset
Value
0
1
SD Input Format.
0x89
0 Register Setting
0
1
SD Double Buffering.
SD Gamma Correction Curve
Select.
1
0
0
1
1
0
0
1
0
1
0
0
1
0
1
Disabled.
– 11 IRE.
– 6 IRE.
– 1.5 IRE.
0x00
0 must be written to this bit.
Disabled.
Enabled.
Disabled.
4 clock cycles.
8 clock cycles.
Reserved.
0 must be written to these bits.
0に設定すると、選択した規格のライン／フィールド／フレームの最後で水平／垂直方向のカウンタは自動的にラップします。1に設定すると、水平／垂直方向のカウンタは自走
し、外部同期信号の指示に従ってラップします。
REV. 0
― 39 ―
ADV7342/ADV7343
表27.
レジスタ0x8A∼0x98
SR7 to
SR0
Register
Bit Description
0x8A
SD Slave/Master Mode.
SD Timing
Register 0
7
6
Bit Number
5 4 3 2
SD Timing Mode.
0
0
1
1
Reserved.
0
0
1
1
SD Minimum Luma Value.
0x8B
SD Timing
Register 1 (Note:
Applicable in
master modes
only, that is,
Subaddress 0x8A,
Bit 0 = 1)
0
1
Slave mode.
Master mode.
0
1
0
1
Reset
Value
0x08
Mode 0.
Mode 1.
Mode 2.
Mode 3.
No delay.
2 clock cycles.
4 clock cycles.
6 clock cycles.
0
1
– 40 IRE.
– 7.5 IRE.
A low-high-low transition
resets the internal SD
timing counters.
x
0
0
1
1
_______ _______
SD HSYNC to VSYNC Delay.
0
0
1
1
_______ _______
SD HSYNC to VSYNC Rising
Edge Delay (Mode 1 Only).
_______
SD VSYNC Width (Mode 2
Only).
1
Register Setting
0
1
0
1
_______
SD HSYNC Width.
_______
SD HSYNC to Pixel Data
Adjust.
0
1
SD Luma Delay.
SD Timing Reset.
1
0
1
0
1
0
1
0
1
ta = 1 clock cycle.
ta = 4 clock cycles.
ta = 16 clock cycles.
ta = 128 clock cycles.
0x00
tb = 0 clock cycles.
tb = 4 clock cycles.
tb = 8 clock cycles.
tb = 18 clock cycles.
x
x
0
1
tc = tb.
tc = tb + 32 µs.
0
0
1
1
0
1
0
1
1 clock cycle.
4 clock cycles.
16 clock cycles.
128 clock cycles.
0
0
0 clock cycles.
0
1
1 clock cycle.
1
0
2 clock cycles.
1
1
0x8C
SD FSC Register 01
Subcarrier Frequency Bits[7:0]. x
x
x
x
x
x
x
x
Subcarrier Frequency Bits[7:0]. 0x1F
3 clock cycles.
0x8D
SD FSC Register 11
Subcarrier Frequency Bits
[15:8].
x
x
x
x
x
x
x
x
Subcarrier Frequency Bits
[15:8].
0x7C
0x8E
SD FSC Register 21
Subcarrier Frequency Bits
[23:16].
x
x
x
x
x
x
x
x
Subcarrier Frequency Bits
[23:16].
0xF0
0x8F
SD FSC Register 31
Subcarrier Frequency Bits
[31:24].
x
x
x
x
x
x
x
x
Subcarrier Frequency Bits
[31:24].
0x21
0x90
SD FSC Phase
Subcarrier Phase Bits[9:2].
x
x
x
x
x
x
x
x
Subcarrier Phase Bits[9:2].
0x00
0x91
SD Closed Captioning Extended Data on Even Fields.
x
x
x
x
x
x
x
x
Extended Data Bits[7:0].
0x00
0x92
SD Closed Captioning Extended Data on Even Fields.
x
x
x
x
x
x
x
x
Extended Data Bits[15:8].
0x00
0x93
SD Closed Captioning Data on Odd Fields.
x
x
x
x
x
x
x
x
Data Bits[7:0].
0x00
0x94
SD Closed Captioning Data on Odd Fields.
x
x
x
x
x
x
x
x
Data Bits[15:8].
0x00
0x95
SD Pedestal Register 0 Pedestal on Odd Fields.
0x96
SD Pedestal Register 1 Pedestal on Odd Fields.
0x97
SD Pedestal Register 2 Pedestal on Even Fields.
0x98
SD Pedestal Register 3 Pedestal on Even Fields.
17 16 15 14 13 12 11 10 Setting any of these bits to 1
25 24 23 22 21 20 19 18 disables pedestal on the line
number indicated by the bit
17 16 15 14 13 12 11 10
settings.
25 24 23 22 21 20 19 18
0x00
0x00
0x00
0x00
SDサブキャリア周波数レジスタは、デフォルトでNTSCサブキャリア周波数値になります。
― 40 ―
REV. 0
ADV7342/ADV7343
表28.
レジスタ0x99∼0xA5
SR7 to
SR0
Register
Bit Description
0x99
SD CGMS Data.
SD CGMS/WSS 0
7
6
Bit Number
5 4 3 2
x
SD CGMS CRC.
SD CGMS/WSS 1
x
x
SD Scale LSB
Register
LSBs for SD Y Scale Value.
CGMS Data Bits[C19:C16]
0x00
Disabled
Enabled
Disabled
Enabled
Disabled
Enabled
x
x
0x9C
x
Disabled
Enabled
x
SD CGMS/WSS Data.
x
0
1
SD CGMS Data.
SD CGMS/WSS 2
Reset
Value
0
1
SD CGMS/WSS Data.
0x9B
Register Setting
0
1
SD CGMS on Even Fields.
0x9A
0
0
1
SD CGMS on Odd Fields.
SD WSS.
x
1
x
x
x
x
x
x
x
LSBs for SD FSC Phase.
x
x
x
x
CGMS Data Bits[C13:C8] or
WSS Data Bits[W13:W8]
0x00
CGMS Data Bits[C15:C14]
LSBs for SD Cb Scale Value.
LSBs for SD Cr Scale Value.
x
x
x
x
CGMS Data Bits[C7:C0] or
WSS Data Bits[W7:W0]
0x00
x
x
SD Y Scale Bits[1:0]
0x00
x
SD Cb Scale Bits[1:0]
x
SD Cr Scale Bits[1:0]
Subcarrier Phase Bits[1:0]
0x9D
SD Y Scale Register
SD Y Scale Value.
x
x
x
x
x
x
x
x
SD Y Scale Bits[9:2]
0x00
0x9E
SD Cb Scale
Register
SD Cb Scale Value.
x
x
x
x
x
x
x
x
SD Cb Scale Bits[9:2]
0x00
0x9F
SD Cr Scale Register
SD Cr Scale Value.
x
x
x
x
x
x
x
x
SD Cr Scale Bits[9:2]
0x00
0xA0
SD Hue Register
SD Hue Adjust Value.
x
0xA1
SD Brightness/WSS
SD Brightness Value.
SD Blank WSS Data.
0xA2
SD Luma SSAF
SD DNR 0
x
x
x
x
x
SD Hue Adjust Bits[7:0]
0x00
x
x
x
x
x
SD Brightness Bits[6:0]
0x00
0
1
Disabled
Enabled
0
0
0
0
…
0
…
1
0
…
1
…
1
0
…
1
…
0
0
…
0
…
0
–4 dB
…
0 dB
…
+4 dB
0x00
0
0
0
0
0
0
0
0
1
0
0
0
0
1
1
1
1
0
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
No gain
+1/16 [–1/8]
+2/16 [–2/8]
+3/16 [–3/8]
+4/16 [–4/8]
+5/16 [–5/8]
+6/16 [–6/8]
+7/16 [–7/8]
+8/16 [–1]
0x00
0
Coring Gain Data.
Note: In DNR mode, the
values in brackets apply.
Coring Gain Data.
Note: In DNR mode, the
values in brackets apply.
REV. 0
x
x
SD luma SSAF
Gain/Attenuation.
Note: Only applicable if
Register 0x87, Bit 4 = 1.
Reserved.
0xA3
x
x
0
0
0
0
0
0
0
0
1
0
1
0
No gain
+1/16 [–1/8]
+2/16 [–2/8]
0
0
1
1
+3/16 [–3/8]
0
1
0
0
+4/16 [–4/8]
0
1
0
1
+5/16 [–5/8]
0
1
1
0
+6/16 [–6/8]
0
1
1
1
+7/16 [–7/8]
1
0
0
0
+8/16 [–1]
― 41 ―
ADV7342/ADV7343
SR7 to
SR0
Register
Bit Description
0xA4
DNR Threshold.
SD DNR 1
7
Border Area.
Block Size Control.
0xA5
SD DNR 2
Bit Number
5 4 3 2
1
0
0
0
…
1
1
0
0
…
1
1
0
1
…
0
1
6
0
0
…
1
1
0
1
0
0x00
1
…
62
63
8 pixels
16 pixels
0
0
0
1
0
1
1
0
1
0
1
0
0
1
0
0
…
1
1
Reset
Value
2 pixels
4 pixels
DNR Input Select.
DNR Block Offset.
0
0
…
1
1
0
1
DNR Mode.
表29.
0
0
…
1
1
Register Setting
0
0
…
1
1
0
0
…
1
1
Filter A
Filter B
Filter C
Filter D
0x00
DNR Mode
DNR sharpness mode
0
1
…
0
1
0 pixel offset
1 pixel offset
…
14 pixel offset
15 pixel offset
レジスタ0xA6∼0xBB
SR7 to
SR0
Register
Bit Description
7
6
5
Bit Number
4 3 2
1
0
Register
Setting
Reset
Value
0xA6
SD Gamma A0
SD Gamma Curve A (Point 24).
x
x
x
x
x
x
x
x
A0
0x00
0xA7
SD Gamma A1
SD Gamma Curve A (Point 32).
x
x
x
x
0xA8
SD Gamma A2
SD Gamma Curve A (Point 48).
x
x
x
x
x
x
x
x
A1
0x00
x
x
x
x
A2
0x00
0xA9
SD Gamma A3
SD Gamma Curve A (Point 64).
x
x
x
0xAA
SD Gamma A4
SD Gamma Curve A (Point 80).
x
x
x
x
x
x
x
x
A3
0x00
x
x
x
x
x
A4
0x00
0xAB
SD Gamma A5
SD Gamma Curve A (Point 96).
x
x
0xAC
SD Gamma A6
SD Gamma Curve A (Point 128).
x
x
x
x
x
x
x
x
A5
0x00
x
x
x
x
x
x
A6
0x00
0xAD
SD Gamma A7
SD Gamma Curve A (Point 160).
x
0xAE
SD Gamma A8
SD Gamma Curve A (Point 192).
x
x
x
x
x
x
x
x
A7
0x00
x
x
x
x
x
x
x
A8
0x00
0xAF
SD Gamma A9
SD Gamma Curve A (Point 224).
x
x
x
x
x
x
x
x
A9
0x00
0xB0
SD Gamma B0
SD Gamma Curve B (Point 24).
x
x
x
x
x
x
x
x
B0
0x00
0xB1
SD Gamma B1
SD Gamma Curve B (Point 32).
x
x
x
x
x
x
x
x
B1
0x00
0xB2
SD Gamma B2
SD Gamma Curve B (Point 48).
x
x
x
x
x
x
x
x
B2
0x00
0xB3
SD Gamma B3
SD Gamma Curve B (Point 64).
x
x
x
x
x
x
x
x
B3
0x00
0xB4
SD Gamma B4
SD Gamma Curve B (Point 80).
x
x
x
x
x
x
x
x
B4
0x00
0xB5
SD Gamma B5
SD Gamma Curve B (Point 96).
x
x
x
x
x
x
x
x
B5
0x00
0xB6
SD Gamma B6
SD Gamma Curve B (Point 128).
x
x
x
x
x
x
x
x
B6
0x00
0xB7
SD Gamma B7
SD Gamma Curve B (Point 160).
x
x
x
x
x
x
x
x
B7
0x00
0xB8
SD Gamma B8
SD Gamma Curve B (Point 192).
x
x
x
x
x
x
x
x
B8
0x00
0xB9
SD Gamma B9
SD Gamma Curve B (Point 224).
x
x
x
x
x
x
x
x
B9
0x00
x
x
x
x
x
0xBA
SD Brightness Detect
SD Brightness Value.
0xBB
Field Count Register
Field Count.
Reserved.
Revision Code.
0
0
― 42 ―
0
0
0
x
x
x
Read only. 0xXX
x
x
x
Read only. 0x0X
Reserved.
Read only.
REV. 0
ADV7342/ADV7343
表30.
1
レジスタ0xE0∼0xF1
SR7 to
SR0
Register1
Bit Description
7
6
5
Bit Number
4 3 2
0xE0
Macrovision
MV Control Bits.
x
x
x
x
x
0xE1
Macrovision
MV Control Bits.
x
x
x
x
x
0xE2
Macrovision
MV Control Bits.
x
x
x
x
0xE3
Macrovision
MV Control Bits.
x
x
x
x
0xE4
Macrovision
MV Control Bits.
x
x
x
0xE5
Macrovision
MV Control Bits.
x
x
x
0xE6
Macrovision
MV Control Bits.
x
x
0xE7
Macrovision
MV Control Bits.
x
x
0xE8
Macrovision
MV Control Bits.
x
0xE9
Macrovision
MV Control Bits.
x
0xEA
Macrovision
MV Control Bits.
0xEB
Macrovision
0xEC
Macrovision
0xED
0xEE
0
x
x
x
0x00
x
x
x
0x00
x
x
x
x
0x00
x
x
x
x
0x00
x
x
x
x
x
0x00
x
x
x
x
x
0x00
x
x
x
x
x
x
0x00
x
x
x
x
x
x
0x00
x
x
x
x
x
x
x
0x00
x
x
x
x
x
x
x
0x00
x
x
x
x
x
x
x
x
0x00
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
Macrovision
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
Macrovision
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
0xEF
Macrovision
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
0xF0
Macrovision
MV Control Bits.
x
x
x
x
x
x
x
x
0x00
0xF1
Macrovision
MV Control Bit.
0
0
0
0
0
0
0
x
Bits[7:1] must be 0. 0x00
MacrovisionレジスタはADV7342でのみ使用可能です。
REV. 0
― 43 ―
Register Setting
Reset
Value
1
ADV7342/ADV7343
入力設定
ADV7342/ADV7343はさまざまな入力モードをサポートしま
す。所望の入力モードを選択するときは、サブアドレス0x01の
ビット[6:4]を使用します。デフォルトでは、ADV7342/
ADV7343はパワーアップ時に標準解像度専用（SD専用）にな
ります。表31に、可能なすべての入力設定の概要を示します。
次に、各入力モードの詳細について説明します。
ピクセル・データは、ピンS7∼S0（またはサブアドレス0x01
のビット7に応じて、ピンY7∼Y0）に入力されます。S0/Y0は
LSBです。ITU-R BT.601/656入力規格をサポートしています。
標準解像度専用
16ビットの4:2:2 YCrCb入力モードでは、Yピクセル・データ
は、ピンS7∼S0（またはサブアドレス0x01のビット7に応じて、
ピンY7∼Y0）に入力されます。S0/Y0はLSBです。
16ビットの4:2:2 YCrCbモード
サブアドレス0x87のビット7＝0；サブアドレス0x88のビット
3＝1
サブアドレス0x01のビット[6:4]＝000
標準解像度（SD）のYCrCbデータは、4:2:2フォーマットで入
力できます。標準解像度（SD）のRGBデータは、4:4:4フォー
CrCbピクセル・データは、ピンY7∼Y0（またはサブアドレス
0x01 のビット 7 に応じて、ピン C7 ∼ C0 ）に入力されます。
Y0/C0はLSBです。
マットで入力できます。
CLKIN_Aピンには、
のクロック信号を入力する必要が
__________27MHz__________
あります。S_HSYNCピンとS_VSYNCピンには、入力同期信
号が入力されます。
24ビットの4:4:4 RGBモード
サブアドレス0x87のビット7＝1
24ビットの4:4:4 RGB入力モードでは、赤のピクセル・データ
はピンS7∼S0に入力され、緑のピクセル・データはピンY7∼
Y0に入力され、青のピクセル・データはピンC7∼C0に入力さ
れます。S0、Y0、C0はそれぞれのバスのLSBです。
8ビットの4:2:2 YCrCbモード
サブアドレス0x87のビット7＝0；サブアドレス0x88のビット
3＝0
8ビットの4:2:2 YCrCb入力モードでは、インターリーブされた
表31.
入力設定
S
Input Mode1
000
7
6
5
4
Y
3
2
1
0
SD Only
7
6
5
4
C
3
2
1
0
7
6
5
4
3
2
1
0
Y/C/S Bus Swap (0x01[7]) = 0
8-Bit YCrCb2
16-Bit YCrCb
YCrCb
2, 3
Y
CrCb
Y/C/S Bus Swap (0x01[7]) = 1
8-Bit YCrCb
2
YCrCb
16-Bit YCrCb2, 3
Y
CrCb
SD RGB Input Enable (0x87[7]) = 1
24-Bit RGB3
001
ED/HD-SDR Only
R
4, 5
G
B
ED/HD RGB Input Enable (0x35[1]) = 0
16-Bit YCrCb
24-Bit YCrCb
Cr
Y
CrCb
Y
Cb
ED/HD RGB Input Enable (0x35[1]) = 1
24-Bit RGB3
010
011
100
111
1
2
3
4
5
R
G
ED/HD-DDR Only (8-Bit)5
SD and ED/HD-SDR (24-Bit)
YCrCb
5
YCrCb (SD)
Y (ED/HD)
5
YCrCb (SD)
YCrCb (ED/HD)
SD and ED/HD-DDR (16-Bit)
ED Only (54 MHz) (8-Bit)
B
5
CrCb (ED/HD)
YCrCb
入力モードは、サブアドレス0x01のビット[6:4]によって指定されます。
SD専用（YCrCb）モードでは、入力データのフォーマットは、サブアドレス0x88のビット[4:3]によって指定されます。詳細については表26を参照。
この入力モードでは、外部同期信号を使用する必要があります。組込みEAV/SAVタイミング・コードはサポートしていません。
ED/HD-SDR専用（YCrCb）モードでは、入力データのフォーマットは、サブアドレス0x33のビット6によって指定されます。詳細については表19を参照。
ED＝拡張解像度＝525pと625p。
― 44 ―
REV. 0
ADV7342/ADV7343
24ビットの4:4:4 YCrCbモード
ADV7342/
ADV7343
2
MPEG2
DECODER
27MHz
CLKIN_A
*SELECTED BY SUBADDRESS 0x01, BIT 7.
Cb ピクセル・データは、ピン C7 ∼ C0 に入力されます。 C0 は
LSBです。
図51. SD専用のアプリケーション例
24ビットの4:4:4 RGBモード
拡張解像度／高解像度専用
サブアドレス0x01のビット[6:4]＝001または010
拡張解像度（ED）または高解像度（HD）のYCrCbデータは、
4:2:2または4:4:4のフォーマットで入力できます。所望の場合
は、デュアル・データレート（DDR）のピクセル・データ入力
を採用できます（4:2:2フォーマットのみ）。
サブアドレス0x35のビット1＝1
24ビットの4:4:4 RGB入力モードでは、赤のピクセル・データ
はピンS7∼S0に入力され、緑のピクセル・データはピンY7∼
Y0に入力され、青のピクセル・データはピンC7∼C0に入力さ
れます。S0、Y0、C0はそれぞれのバスのLSBです。
MPEG2
DECODER
拡張解像度（ED）または高解像度（HD）のRGBデータは、4:4:4
フォーマットで入力できます（シングル・データレートのみ）
。
Cb 10
Cr 10
INTERLACED TO
PROGRESSIVE
号が入力されます。
16ビットの4:2:2 YCrCbモード（SDR）
CrCbピクセル・データは、ピンC7∼C0に入力されます。C0は
LSBです。
8ビットの4:2:2 YCrCbモード（DDR）
サブアドレス0x35のビット1＝0；サブアドレス0x33のビット
6＝1
8 ビットの DDR 4:2:2 YCrCb 入力モードでは、 Y ピクセル・
データは、CLKIN_Aの立上がりまたは立下がりエッジで、ピ
ンY7∼Y0に入力されます。Y0はLSBです。
CrCbピクセル・データも、CLKIN_Aの反対側のエッジで、ピ
ンY7∼Y0に入力されます。Y0はLSBです。
Yデータのクロック入力がCLKIN_Aの立上がりエッジになる
か立下がりエッジになるかは、サブアドレス0x01のビット[2:1]
によって指定されます（図52と図53を参照）。
CLKIN_A
00
XY
Cb0
Y0
Cr0
Y1
NOTES
1. SUBADDRESS 0x01 [2:1] SHOULD BE SET TO 00 IN THIS CASE.
図52.
ED/HD-DDRの入力シーケンス（EAV/SAV）―オプションA
00
00
XY
Y0
Cb0
Y1
NOTES
1. SUBADDRESS 0x01 [2:1] SHOULD BE SET TO11 IN THIS CASE.
図53.
REV. 0
Cr0
06399-053
3FF
S[7:0]
Y[7:0]
P_VSYNC,
P_HSYNC,
P_BLANK
図54. ED/HD専用のアプリケーション例
標準解像度と拡張解像度／高解像度の同時処理
サブアドレス0x01のビット[6:4]＝011または100
ADV7342/ADV7343では、SD 4:2:2 YCrCbデータとED/HD
4:2:2 YCrCbデータを同時に処理できます。CLKIN_Aピンに
は27MHzのSDクロック信号を入力する必要があります。
CLKIN_B
ピンにはED/HD
クロック信号を入力する必要があり
_________
_________
ます。S_HSYNC_________
ピンとS_VSYNC_________
ピンには、SD入力同期信号
_________
が入力されます。P_HSYNCピン、P_VSYNCピン、P_BLANK
ピンには、ED/HD同期信号が入力されます。
SD 8ビットの4:2:2 YCrCbとED/HD-SDR 16ビット
の4:2:2 YCrCb
SD 8ビットの4:2:2 YCrCbピクセル・データは、ピンS7∼S0に
入力されます。S0はLSBです。
ED/HD 16ビットの4:2:2 Yピクセル・データは、ピンY7∼Y0
に入力されます。Y0はLSBです。
SD 8ビットの4:2:2 YCrCbとED/HD-DDR 8ビットの
4:2:2 YCrCb
SD 8ビットの4:2:2 YCrCbピクセル・データは、ピンS7∼S0に
入力されます。S0はLSBです。
ED/HD-DDR 8 ビ ッ ト の 4:2:2 Y ピ ク セ ル ・ デ ー タ は 、
CLKIN_Bの立上がりまたは立下がりエッジで、ピンY7∼Y0に
入力されます。Y0はLSBです。
CLKIN_A
Y[7:0]
C[7:0]
ED/HD 16ビットの4:2:2 CrCbピクセル・データは、ピンC7∼
C0に入力されます。C0はLSBです。
06399-052
00
Y 10
3
サブアドレス0x35のビット1＝0；サブアドレス0x33のビット
6＝1
16ビットの4:2:2 YCrCb入力モードでは、Yピクセル・データ
は、ピンY7∼Y0に入力されます。Y0はLSBです。
3FF
CLKIN_A
YCrCb
CLKIN_A ピンにはクロック信号を入力する必要があります。
_________
_________
_________
P_HSYNCピン、P_VSYNCピン、P_BLANKピンには同期信
Y[7:0]
ADV7342/
ADV7343
06399-054
S[7:0] OR Y[7:0]*
06399-051
Cr ピクセル・データは、ピン S7 ∼ S0 に入力されます。 S0 は
LSBです。
10
YCrCb
サブアドレス0x35のビット1＝0；サブアドレス0x33のビット
6＝0
24ビットの4:4:4 YCrCb入力モードでは、Yピクセル・データ
は、ピンY7∼Y0に入力されます。Y0はLSBです。
S_VSYNC,
S_HSYNC
ED/HD-DDR 8 ビットの 4:2:2 CrCb ピクセル・データも、
CLKIN_Bの反対側のエッジで、ピンY7∼Y0に入力されます。
Y0はLSBです。
ED/HD-DDRの入力シーケンス（EAV/SAV）―オプションB
― 45 ―
ADV7342/ADV7343
ED/HD Yデータのクロック入力がCLKIN_Bの立上がりエッジ
になるか立下がりエッジになるかは、サブアドレス0x01のビッ
ト[2:1]によって指定されます（図52と図53に示す入力シーケン
スを参照）。
27MHz
CrCb 10
Y
CLKIN_Aピンには、
_________54MHzのクロック信号を入力する必要が
_________
_________
あります。P_HSYNCピン、P_VSYNCピン、P_BLANKピン
には、同期信号が入力されます。
CLKIN_A
YCrCb 10
HDTV
DECODER
1080i
OR
720p
OR
1035i
できます。
S_VSYNC,
S_HSYNC
10
3
74.25MHz
S[7:0]
ADV7342/
ADV7343
インターリーブされたピクセル・データは、ピンY7∼Y0に入
力されます。Y0はLSBです。
C[7:0]
Y[7:0]
P_VSYNC,
P_HSYNC,
P_BLANK
CLKIN_B
CLKIN_A
Y[7:0]
06399-055
SDTV
DECODER
サブアドレス0x01のビット[6:4]＝111
拡張解像度（ED）のYCrCbデータは、54MHzのレート、イン
ターリーブされた4:2:2フォーマットで、8ビットのバスに入力
3FF
00
00
XY
Cb0
Y0
Cr0
Y1
06399-057
2
CrCb
拡張解像度専用（54MHz）
図57. ED専用（54MHz）の入力シーケンス（EAV/SAV）
図55. SDとEDの同時処理アプリケーション例
MPEG2
DECODER
YCrCb 10
HDTV
DECODER
1080i
OR
720p
OR
1035i
CrCb 10
Y
10
3
74.25MHz
YCrCb
54MHz
CLKIN_A
CLKIN_A
YCrCb 10
S[7:0]
INTERLACED TO
PROGRESSIVE
ADV7342/
ADV7343
C[7:0]
Y[7:0]
P_VSYNC,
P_HSYNC,
P_BLANK
CLKIN_B
3
ADV7342/
ADV7343
Y[7:0]
P_VSYNC,
P_HSYNC,
P_BLANK
06399-058
27MHz
S_VSYNC,
S_HSYNC
図58. ED専用（54MHz）のアプリケーション例
06399-056
2
SDTV
DECODER
図56. SDとHDの同時処理アプリケーション例
― 46 ―
REV. 0
ADV7342/ADV7343
出力設定
ADV7342/ADV7343は、さまざまな出力設定をサポートします。表32∼35に、可能なすべての出力設定を示します。
表32. SD専用の出力設定
1
RGB/YPrPb
SD DAC
Output Select1 Output 2
(0x02, Bit 5)
(0x82, Bit 2)
SD DAC
Output 1
(0x82, Bit 1)
SD Luma/Chroma
Swap (0x84, Bit 7) DAC 1 DAC 2 DAC 3
DAC 4
DAC 5
DAC 6
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
CVBS
CVBS
G
G
G
G
CVBS
CVBS
CVBS
CVBS
Y
Y
Y
Y
CVBS
CVBS
Luma
Chroma
B
B
Luma
Chroma
B
B
Luma
Chroma
Pb
Pb
Luma
Chroma
Pb
Pb
Chroma
Luma
R
R
Chroma
Luma
R
R
Chroma
Luma
Pr
Pr
Chroma
Luma
Pr
Pr
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
G
G
CVBS
CVBS
CVBS
CVBS
G
G
Y
Y
CVBS
CVBS
CVBS
CVBS
Y
Y
B
B
Luma
Chroma
B
B
Luma
Chroma
Pb
Pb
Luma
Chroma
Pb
Pb
Luma
Chroma
R
R
Chroma
Luma
R
R
Chroma
Luma
Pr
Pr
Chroma
Luma
Pr
Pr
Chroma
Luma
SD RGB出力が選択された場合は、サブアドレス0x86のビット7を使用してカラー・リバーサルが可能です。
表33. ED/HD専用の出力設定
RGB/YPrPb Output Select
(0x02, Bit 5)
ED/HD Color DAC Swap
(0x35, Bit 3)
DAC 1 DAC 2 DAC 3 DAC 4 DAC 5 DAC 6
0
0
G
B
R
N/A
N/A
N/A
0
1
G
R
B
N/A
N/A
N/A
1
0
Y
Pb
Pr
N/A
N/A
N/A
1
1
Y
Pr
Pb
N/A
N/A
N/A
表34. SDとED/HDの同時処理出力設定
RGB/YPrPb
Output
(0x02, Bit 5)
ED/HD Color
DAC Swap
(0x35, Bit 3)
SD Luma/Chroma
Swap (0x84, Bit 7)
DAC 1
(ED/HD)
DAC 2
(ED/HD)
DAC 3
(ED/HD)
DAC 4
(SD)
DAC 5
(SD)
DAC 6
(SD)
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
G
G
G
G
Y
Y
Y
Y
B
B
R
R
Pb
Pb
Pr
Pr
R
R
B
B
Pr
Pr
Pb
Pb
CVBS
CVBS
CVBS
CVBS
CVBS
CVBS
CVBS
CVBS
Luma
Chroma
Luma
Chroma
Luma
Chroma
Luma
Chroma
Chroma
Luma
Chroma
Luma
Chroma
Luma
Chroma
Luma
表35. ED専用（54MHz）出力設定
RGB/YPrPb Output Select
(0x02, Bit 5)
ED/HD Color DAC Swap
(0x35, Bit 3)
DAC 1 DAC 2 DAC 3 DAC 4 DAC 5 DAC 6
0
0
1
1
0
1
0
1
G
G
Y
Y
REV. 0
― 47 ―
B
R
Pb
Pr
R
B
Pr
Pb
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
ADV7342/ADV7343
特長
出力オーバーサンプリング
ADV7342/ADV7343 には 2 つのオンチップ・フェーズ・ロッ
ク・ループ（ PLL ）があるため、 SD 、 ED 、および HD ビデ
オ・データのオーバーサンプリングが可能です。表36に、
ADV7342/ADV7343がサポートするさまざまなオーバーサン
プリング・レートを示します。
SD専用、ED専用、およびHD専用のモード
PLL 1は、SD専用、ED専用、およびHD専用のモードで使用し
ます。PLL 2は、これらのモードでは使用しません。PLL 1は、
デフォルトではディスエーブルされ、サブアドレス0x00のビッ
ト1＝0を使用してイネーブルすることができます。
SDとED/HDの同時モード
同時モードでは、 PLL 1 と PLL 2 の両方を使用します。 2 つの
PLL を使用することで、 SD と ED/HD ビデオの独立したオー
バーサンプリングが可能になります。PLL 1はSDビデオ・デー
タのオーバーサンプリングに使用し、PLL 2はED/HDビデオ・
データのオーバーサンプリングに使用します。同時モードでは、
PLL 2は常にイネーブルされます。PLL 1は、デフォルトでは
ディスエーブルされ、サブアドレス0x00のビット1＝0を使用し
てイネーブルすることができます。
ADV7343に接続できます。ED/HD非標準タイミング・モード
をイネーブルするときは、サブアドレス 0x30 のビット [7:3] を
00001に設定します。
CLKIN_A ピンにはクロック信号を入力する必要があります。
エンコーダからのアナログ出力上に適切な水平および垂直同期
_________ _________
パルスを発生するときは、ユーザがP_HSYNCとP_VSYNCを
トグルすることが必要です。図59に、生成できるさまざまな出
力レベルを示します。表37に、これらの出力レベルの発生に必
要な変化を示します。
ED/HD非標準タイミング・モードでは、組込みEAV/SAVタイ
ミング・コードは使用できません。
ユーザは、出力でブランキング・レベルが見込まれるエンコー
ダに対して、適切なピクセル・データが入力されるよう保証す
る必要があります。
ED/HD非標準タイミング・モードでは、Macrovision
（ADV7342のみ）と出力オーバーサンプリングは使用できませ
ん。
b
ANALOG
OUTPUT
ACTIVE VIDEO
a
b
サブアドレス0x30のビット[7:3]＝00001
ED/HD入力モード・テーブルにある規格に準拠しないED/HD
入力データの場合は（サブアドレス 0x30 のビット [7:3] ）、
ED/HD非標準タイミング・モードを使用してADV7342/
b
BLANKING LEVEL
c
06399-141
ED/HD非標準タイミング・モード
a = TRI-LEVEL SYNCHRONIZATION PULSE LEVEL.
b = BLANKING LEVEL/ACTIVE VIDEO LEVEL.
c = SYNCHRONIZATION PULSE LEVEL.
図59. ED/HD非標準タイミング・モードの出力レベル
表36.
出力オーバーサンプリングのモードとレート
Input Mode
Subaddress 0x01[6:4]
PLL and Oversampling Control
Subaddress 0x00, Bit 1
Oversampling Mode and Rate
000
SD only
1
SD (2×)
000
SD only
0
SD (16×)
001/010
ED only
1
ED (1×)
001/010
ED only
0
ED (8×)
001/010
HD only
1
HD (1×)
001/010
HD only
0
HD (4×)
011/100
SD and ED
1
SD (2×) and ED (8×)
011/100
SD and ED
0
SD (16×) and ED (8×)
011/100
SD and HD
1
SD (2×) and HD (4×)
011/100
SD and HD
0
SD (16×) and HD (4×)
111
ED only (at 54 MHz)
1
ED only (at 54 MHz) (1×)
111
ED only (at 54 MHz)
0
ED only (at 54 MHz) (8×)
Output Level Transition1
_________
P_HSYNC
_________
P_VSYNC
b→c
c→a
a→b
c→b
1→0
0
0→1
0→1
1 → 0 or 02
0→1
1
0
表37. ED/HD非標準タイミング・モードの同期信号生成
1
2
a＝3レベル同期パルス・レベル、b＝ブランキング・レベル／アクティブ・ビデオ・レベル、
c＝同期パルス・レベル。
_________
_________
_________
P_VSYNC＝1の場合は0に変化します。P_VSYNC＝0の場合は0にとどまります。3レベル同期パルス発生が必要でない場合は、P_VSYNCを常に0としてください。
― 48 ―
REV. 0
ADV7342/ADV7343
識されないことがあります。このタイミング・リセットは、SD
タイミング・カウンタにのみ適用されます。
ED/HDタイミング・リセット
サブアドレス0x34のビット0
ED/HDタイミング・リセットを行うときは、ED/HDタイミン
グ・リセット制御ビット（サブアドレス0x34のビット0）を0か
ら1 にトグルします。この状態では、水平方向と垂直方向のカ
ウンタは、リセットされたままです。このビットが再び0 に設
サブキャリア・フェーズ・リセット（SCR）モード
このモード（サブアドレス 0x84 のビット [2:1] ＝ 01 ）では、
SFL/MISOピン（48番ピン）上のローレベルからハイレベルへ
の変化によって、サブキャリア・フェーズ・リセット時に続く
フィールドで、サブキャリア・フェーズが0 にリセットされま
す。このリセット信号は、最小1 クロック・サイクルの間、ハ
イレベルに保持することが必要です。
定されると、内部カウンタはカウントを再開します。このタイ
ミング・リセットは、 ED/HD タイミング・カウンタにのみ適
用されます。
フィールド・カウンタはリセットされないため、リセット信号
はフィールド7（PAL）またはフィールド3（NTSC）に入力す
ることを推奨します。これによって、フェーズのリセットは、
次のフィールド（つまり、フィールド1 ）で、内部カウンタと
正しく整合して行われます。サブアドレス0xBB にあるフィー
ルド・カウント・レジスタを使用すると、アクティブ・フィー
ルドの数を識別できます。
SDサブキャリア周波数ロック、サブキャリア・
フェーズ・リセット、タイミング・リセット
サブアドレス0x84のビット[2:1]
ADV7342/ADV7343は、SFL/MISOピンとSDモード・レジス
タ4（サブアドレス0x84のビット[2:1]）と共に、タイミング・
リセット・モード、サブキャリア・フェーズ・リセット・モー
ド、またはSFLモードで使用できます。
サブキャリア周波数ロック（SFL）モード
このモード（サブアドレス 0x84 のビット [2:1] ＝ 11 ）では、
ADV7342/ADV7343を使用して外部ビデオ・ソースにロック
できます。SFLモードでは、サブキャリア周波数を自動的に変
更してライン長の変動を補償できます。ADV7342/ADV7343
を、SFLフォーマットでデジタル・データ・ストリームを出力
するADV7403ビデオ・デコーダ（図62を参照）などのデバイ
スに接続すると、ラインごとの補償サブキャリア周波数に自動
的に変化します。このデジタル・データ・ストリームは67ビッ
ト幅で、サブキャリアはビット0∼21に格納されています。各
ビットは2クロック・サイクル長です。
タイミング・リセット（TR）モード
このモード（サブアドレス0x84 のビット[2:1] ＝10 ）では、タ
イミング・リセットは、SFL/MISOピン（48番ピン）上のロー
レベルからハイレベルへの変化によって行われます。この状態で
は、水平方向と垂直方向のカウンタはリセットされたままです。
このピンを解放（ローレベルに設定）すると、内部カウンタは
フィールド1 からカウントを再開し、サブキャリア・フェーズ
がリセットされます。
ピンをハイレベルに保持しなければならない最小時間は 1 ク
ロック・サイクルです。そうしないと、このリセット信号は認
DISPLAY
307
START OF FIELD 4 OR 8
310
FSC PHASE = FIELD 4 OR 8
313
320
NO TIMING RESET APPLIED
DISPLAY
START OF FIELD 1
1
2
3
4
5
6
7
21
TIMING RESET PULSE
TIMING RESET APPLIED
図60. SDタイミング・リセットのタイミング図（サブアドレス0x84のビット[2:1]＝10）
DISPLAY
307
310
START OF FIELD 4 OR 8
313
FSC PHASE = FIELD 4 OR 8
320
NO FSC RESET APPLIED
307
310
START OF FIELD 4 OR 8
313
FSC PHASE = FIELD 1
320
FSC RESET PULSE
FSC RESET APPLIED
図61. SDサブキャリア・フェーズ・リセットのタイミング図（サブアドレス0x84のビット[2:1]＝01）
REV. 0
― 49 ―
06399-062
DISPLAY
06399-061
307
FSC PHASE = FIELD 1
ADV7342/ADV7343
ADV7342/ADV7343
CLKIN_A
LCC1
COMPOSITE
VIDEO1
DAC 1
DAC 2
SFL
SFL/MISO
Y[7:0]/S[7:0] 5
DECODER
14 BITS
H/L TRANSITION
SUBCARRIER
COUNT START
LOW PHASE
128
13
0
DAC 3
DAC 4
ADV7403 P[19:12]
VIDEO
DAC 5
DAC 6
4 BITS
RESERVED
SEQUENCE
BIT3
FSC PLL INCREMENT2
21
0
RESET BIT4
RESERVED
RTC
TIME SLOT 01
14
6768
19
VALID INVALID
SAMPLE SAMPLE
8/LINE
LOCKED
CLOCK
5 BITS
RESERVED
1FOR EXAMPLE, VCR OR CABLE.
2F
SC PLL INCREMENT IS 22 BITS LONG. VALUE LOADED INTO ADV7342/ADV7343 FSC DDS REGISTER IS
FSC PLL INCREMENTS BITS 21:0 PLUS BITS 0:9 OF SUBCARRIER FREQUENCY REGISTERS.
3SEQUENCE BIT
06399-063
PAL: 0 = LINE NORMAL, 1 = LINE INVERTED
NTSC: 0 = NO CHANGE
4RESET ADV7342/ADV7343 DDS.
5SELECTED BY SUBADDRESS 0x01, BIT 7.
図62. SDサブキャリア周波数のロック・タイミングと接続図（サブアドレス0x84のビット[2:1]＝11）
サブアドレス0x82のビット5
VBIデータは、SMPTE 293M（525p）規格では各フレームの
ライン13∼42に挿入でき、ITU-R BT.1358（625p）規格では
ライン6∼43に挿入できます。
エンコーダとデコーダを使用する DVD レコード・アプリケー
ションでは、非標準の入力ビデオ（早送りまたは巻戻しモード）
に対してVCR FF/RW同期制御ビットを使用できます。
VBIデータは、NTSCではライン10∼20に存在でき、PALでは
ライン7∼22に存在できます。
SD VCR FF/RW同期
早送りモードでは、入力ビデオの新しいフィールドの先頭にあ
る同期情報は、一般に、正しいライン／フィールド数に達する
前に発生します。巻戻しモードでは、この同期信号は一般に、
ライン／フィールドの合計数に達した後で発生します。通常、
これは出力ビデオがフィールド信号を破壊したことを意味しま
す。理由は、入力ビデオによって1 つの信号が生成され、内部
のライン／フィールド・カウンタがフィールドの最後に到達し
たときに別の信号が生成されるからです。
VCR FF/RW同期制御がイネーブルされ（サブアドレス
0x82の
_______
5）、アナログ出力が入力 VSYNC 信号に一致すると、入
ビット
_______
力 VSYNC 信号に基づいてライン／フィールド・カウンタが更
新されます。
SDタイミング・モード0（スレーブ・オプション）で、VBIが
イネーブルされている場合は、EAV/SAVコードのブランキン
グ・ビットは上書きされます。このタイミング・モードでは、
VBIを使用することもできます。
CGMSがイネーブルされていてVBIがディスエーブルされてい
る場合も、CGMSデータは出力で使用可能です。
SDサブキャリア周波数レジスタ
サブアドレス0x8C∼0x8F
サブキャリア周波数の設定には、4本の8ビット・レジスタを使
用します。これらのレジスタの値は、次式で計算されます。
Subcarrier Frequency Register＝
この制御は、スレーブ・モード0 を除くすべてのスレーブタイ
ミング・モードで使用できます。
Number of subcarrier periods in one video line
Number of 27 MHz clk cycles in one video line
垂直ブランキング期間
32
×2
ここで、合計値は最も近い整数に四捨五入されます。
サブアドレス0x31のビット4；サブアドレス0x83の
ビット4
ADV7342/ADV7343 は、 SD 、 ED 、 HD モードで VBI データ
（CGMS、WSS、VITSなど）を含む入力データを受け付けるこ
たとえば、NTSCモードでは、
Subcarrier Register Value＝
227.5
1716
×232 ＝ 569408543
とができます。
VBIがディスエーブル（ED/HDではサブアドレス0x31のビッ
ト 4 ； SD ではサブアドレス 0x83 のビット 4 ）の場合は、 VBI
データは出力に存在せず、VBI全体がブランクになります。こ
れらの制御ビットは、マスターとスレーブのすべてのタイミン
グ・モードで有効です。
ここで、
Subcarrier Register Value＝569408543d＝0×21F07C1F
SD FSCレジスタ0：0x1F
SD FSCレジスタ1：0x7C
SD FSCレジスタ2：0xF0
SD FSCレジスタ3：0x21
― 50 ―
REV. 0
ADV7342/ADV7343
SDノンインターレース・モードは、サブアドレス0x88のビッ
ト1を使用してイネーブルすることができます。
FSCのプログラミング
前の例に示すように、サブキャリア周波数レジスタ値は、4 本
のFSCレジスタに分けられます。4本のサブキャリア周波数レジ
スタは、サブキャリア周波数レジスタ0 からサブキャリア周波
数レジスタ 3 まで、連続して更新する必要があります。サブ
キャリア周波数は、ADV7342/ADV7343が最後のサブキャリ
ア周波数レジスタ・バイトを受信した後でのみ更新されます。
CLKIN_Aピンには、27MHzのクロック信号を入力する必要が
あ
り ま す 。 入 力 _________
ピクセル・データの同期をとるときは、
_________
S_HSYNCピンとS_VSYNCピンに入力される外部水平／垂直
同期信号や組込みEAV/SAVタイミング・コードを使用できま
す。
代表的なFSC値
表38に、NTSCとPAL B/D/G/H/Iに関して、サブキャリア周波
NTSCモードとPALモードで使用可能なすべての入力設定、出
力設定、および機能は、 SD ノンインターレース・モードで使
数レジスタに書き込むべき値を示します。
用できます。
表38.
240p/59.94Hz入力の場合は、ADV7342/ADV7343をNTSC動
作用に設定し、サブアドレス0x88のビット1を1に設定します。
代表的なFSC値
Subaddress Description
NTSC
PAL B/D/G/H/I
0x8C
FSC0
0x1F
0xCB
0x8D
FSC1
0x7C
0x8A
0x8E
FSC2
0xF0
0x09
SDスクエア・ピクセル・モード
0x8F
FSC3
0x21
0x2A
サブアドレス0x82のビット4
ADV7342/ADV7343は、スクエア・ピクセル・モードで使用
できます（サブアドレス0x82のビット4）。NTSC動作の場合は、
24.5454MHzの入力クロックが必要です。PAL動作の場合は、
29.5MHzの入力クロックが必要です。
288p/50Hz入力の場合は、ADV7342/ADV7343をPAL動作用
に設定し、サブアドレス0x88のビット1を1に設定します。
SDノンインターレース・モード
サブアドレス0x88のビット1
ADV7342/ADV7343は、SDノンインターレース・モードをサ
ポートします。このモードを使用すると、 NTSC と PAL のフ
レーム・レートの2倍（それぞれ、240p/59.94Hzと288p/50Hz）
のプログレッシブ入力をADV7342/ADV7343に入力できます。
内部タイミング・ロジックは、スクエア・ピクセル・モードで
の動作に合わせて調整します。スクエア・ピクセル・モードで
は、図63と図64に示すタイミング図が適用されます。
ANALOG
VIDEO
EAV CODE
4 CLOCK
NTSC/PAL M SYSTEM
(525 LINES/60Hz)
4 CLOCK
PAL SYSTEM
(625 LINES/50Hz)
SAV CODE
0 F F A A A
0 F F B B B
ANCILLARY DATA
(HANC)
272 CLOCK
344 CLOCK
END OF ACTIVE
VIDEO LINE
図63.
C
C
8 1 8 1 F 0 0 X C Y C Y C
Y r Y b
b
0 0 0 0 F 0 0 Y b
r
4 CLOCK
4 CLOCK
1280 CLOCK
1536 CLOCK
06399-064
INPUT PIXELS
C
F 0 0 X 8 1 8 1
Y
Y
r
F 0 0 Y 0 0 0 0
START OF ACTIVE
VIDEO LINE
スクエア・ピクセル・モードのEAV/SAV組込みタイミング
HSYNC
FIELD
Cb
Y
Cr
Y
PAL = 308 CLOCK CYCLES
NTSC = 236 CLOCK CYCLES
図64.
REV. 0
スクエア・ピクセル・モードのアクティブ・ピクセル・タイミング
― 51 ―
06399-065
PIXEL
DATA
ADV7342/ADV7343
EXTENDED (SSAF) PrPb FILTER MODE
フィルタ
表39に、ADV7342/ADV7343で使用できるプログラマブル・
フィルタの概要を示します。
0
–10
表39.
選択可能なフィルタ
–20
Subaddress
SD Luma LPF NTSC
0x80
SD Luma LPF PAL
0x80
SD Luma Notch NTSC
0x80
SD Luma Notch PAL
0x80
SD Luma SSAF
0x80
SD Luma CIF
0x80
SD Luma QCIF
0x80
SD Chroma 0.65 MHz
0x80
図65. PrPb SSAFフィルタ
SD Chroma 1.0 MHz
0x80
SD Chroma 1.3 MHz
0x80
SD Chroma 2.0 MHz
0x80
このフィルタがディスエーブルされている場合は、表40に示す
クロミナンス・フィルタの 1 つを選択して、 CVBS 信号やルミ
ナンス／クロミナンス信号に使用できます。
SD Chroma 3.0 MHz
0x80
SD Chroma CIF
0x80
SD Chroma QCIF
0x80
Filter
Pass-Band
Ripple (dB)1
3 dB
Bandwidth (MHz)2
SD PrPb SSAF
0x82
Luma LPF NTSC
0.16
4.24
ED/HD Chroma Input
0x33
Luma LPF PAL
0.1
4.81
ED/HD Sinc Compensation Filter
0x33
Luma Notch NTSC
0.09
2.3/4.9/6.6
ED/HD Chroma SSAF
0x33
Luma Notch PAL
0.1
3.1/5.6/6.4
Luma SSAF
0.04
6.45
Luma CIF
0.127
3.02
GAIN (dB)
Filter
–30
–40
–60
表40.
SD内部フィルタ応答
サブアドレス0x80のビット[7:2]；サブアドレス0x82のビット0
Yフィルタは、2つのローパス応答、2つのノッチ応答、ゲイン
の増大／減衰がある場合とない場合の拡張（SSAF）応答、CIF
応答、QCIF 応答など、さまざまな周波数応答をサポートしま
す。PrPbフィルタは、図39と図40に示すように、6つのローパ
ス応答、CIF応答、QCIF応答など、さまざまな周波数応答をサ
ポートします。
SD SSAFゲインがイネーブル（サブアドレス0x87のビット4）
の場合は、−4 ∼＋4dB のレンジで13 の応答オプションがあり
ます。所望の応答は、サブアドレス 0xA2 を使用してプログラ
ムできます。図36∼図38に、周波数応答のバリエーションを示
1
します。
表39に記載したクロミナンス・フィルタのほかに、ADV7342/
ADV7343には、色差コンポーネント出力（PrとPb）用に特に
設計された SSAF フィルタがあります。このフィルタは、約
2.7MHz のカットオフ周波数と 3.8MHz で− 40dB のゲインを
持っています（図65を参照）。このフィルタは、サブアドレス
0x82のビット0で制御できます。
2
― 52 ―
0
1
2
3
4
FREQUENCY (MHz)
5
06399-066
–50
6
内部フィルタの仕様
Luma QCIF
Monotonic
1.5
Chroma 0.65 MHz
Monotonic
0.65
Chroma 1.0 MHz
Monotonic
1
Chroma 1.3 MHz
0.09
1.395
Chroma 2.0 MHz
0.048
2.2
Chroma 3.0 MHz
Monotonic
3.2
Chroma CIF
Monotonic
0.65
Chroma QCIF
Monotonic
0.5
通過帯域リップルは、通過帯域における0dB応答からの最大変動であり、dB単位
で測定されます。通過帯域は、ローパス・フィルタでは0Hz∼fc（Hz）の周波数
限界を持ち、ノッチ・フィルタでは0Hz∼f1（Hz）およびf2（Hz）∼無限大の周
波数限界を持つと定義されます。ここで、fc、f1、f2は−3dBポイントです。
3dB帯域幅は、−3dBのカットオフ周波数を表します。
REV. 0
ADV7342/ADV7343
表41.
ED/HD Sinc補償フィルタ応答
サブアドレス0x33のビット3
ADV7342/ADV7343には、ED/HDモードでの動作時に、DAC
1、DAC 2、DAC 3のsincロールオフの効果を打ち消すように
Sample Color
設計されたフィルタがあります。デフォルトでは、このフィル
タはイネーブルされています。これをディスエーブルするとき
は、サブアドレス0x33のビット3を使用します。図66と図67に、
このフィルタの利点を示します。
0.5
0.4
0.3
0.2
GAIN (dB)
EIA 770.2/EIA770.3のサンプル・カラー値
ED/HD出力規格の選択
Y Value
Cr Value
Cb Value
White
235 (0xEB)
128 (0x80)
128 (0x80)
Black
16
(0x10)
128 (0x80)
128 (0x80)
Red
81
(0x51)
Green
145 (0x91)
240 (0xF0)
90
(0x5A)
34
54
(0x36)
(0x22)
Blue
41
(0x29)
110 (0x6E)
240 (0xF0)
Yellow
210 (0xD2)
146 (0x92)
16
Cyan
170 (0xAA) 16
Magenta
106 (0x6A)
(0x10)
222 (0xDE)
(0x10)
166 (0xA6)
202 (0xCA)
0.1
0
色空間変換マトリックス
–0.1
サブアドレス0x03∼0x09
内部の色空間変換（CSC）マトリックスは、モード選択レジス
タ（サブアドレス0x01のビット[6:4]）でプログラムされた入力
–0.2
–0.3
モードに基づいて、すべての色空間変換を自動的に実行します。
表42と表43に、このマトリックスで使用できるオプションを示
します。
–0.5
0
5
10
15
20
FREQUENCY (MHz)
25
30
06399-067
–0.4
RGB入力からYPrPb出力へのSD色空間変換は可能です。RGB
入力からYPrPb出力へのED/HD色空間変換はできません。
図66. ED/HD Sinc補償フィルタをイネーブル
0.5
表42. SD色空間変換のオプション
0.4
0.3
GAIN (dB)
0.2
0.1
0
–0.1
–0.2
1
Input
YPrPb/RGB Out RGB In/YCrCb In
Output1 (Reg. 0x02, Bit 5) (Reg. 0x87, Bit 7)
YCrCb
YPrPb
1
0
YCrCb
RGB
0
0
RGB
YPrPb
1
1
RGB
RGB
0
1
CVBS/YC出力は、CSCのすべての組合わせに使用できます。
–0.3
表43. ED/HD色空間変換のオプション
–0.5
0
5
10
15
20
FREQUENCY (MHz)
25
30
06399-068
–0.4
図67. ED/HD Sinc補償フィルタをディスエーブル
ED/HDテスト・パターンのカラー制御
サブアドレス0x36∼0x38
サブアドレス 0x36 ∼ 0x38 にある 3 本の 8 ビット・レジスタは、
内部の ED/HD テスト・パターン・ジェネレータ（サブアドレ
ス0x31のビット2＝1）の出力カラーのプログラムに使用します。
これは、クロスハッチ・パターンのラインであっても、ユニ
フォーム・フィールドのテスト・パターンであってもかまいま
せん。これらのレジスタは、外部ピクセル・データ入力のカ
ラー制御用には使えません。
白、黒、および飽和した原色と補色の取得に使用されるルミナ
ンス（Y）信号と色差（CrとCb）信号の値は、ITU-R BT.6014の規格に準拠します。
表41に、出力規格の選択がEIA 770.2/EIA770.3に設定（サブア
ドレス0x30 のビット[1:0] ＝00 ）された場合に、カラー・レジ
スタにプログラムできるサンプル・カラー値を示します。
REV. 0
Input
Output
YPrPb/RGB Out RGB In/YCrCb In
(Reg. 0x02, Bit 5) (Reg. 0x35, Bit 1)
YCrCb
YPrPb
1
0
YCrCb
RGB
0
0
RGB
RGB
0
1
ED/HDマニュアルCSCマトリックス調整機能
ED/HDマニュアルCSCマトリックス調整機能は、EDモードと
HDモードでのみ使用され、色空間変換用に独自の係数操作を
可能にします。 ED/HD マニュアル CSC マトリックス調整機能
をイネーブルするときは、サブアドレス0x02のビット3を使用
します。
通常、この機能をイネーブルする必要はありません。理由は、
CSCマトリックスは、選択された入力モード（EDまたはHD）
と選択された入出力色空間（表43を参照）に基づいて、色空間
変換を自動的に実行するからです。このため、デフォルトでは、
ED/HD マニュアルCSC マトリックス機能調整はディスエーブ
ルされています。
― 53 ―
ADV7342/ADV7343
RGB出力が選択された場合は、ED/HD CSCマトリックス・ス
カラは次式を使用します。
れ、別の入力規格（EDなど）が使用される場合は、GY、GU、
GV、BU、RVのスケール値は、この入力規格の色空間に基づ
G＝GY×Y−(GU×Pb)−(GV×Pr)
いて調整する必要があります。カラー・コンポーネント変換で
はさまざまなスケール値が使用される可能性があることを考慮
してください。
B＝GY×Y＋BU×Pb
たとえば、SMPTE 293Mでは次の変換を使用します。
R＝GY×Y＋RV×Pr
なお、減算はハードウェアで実装されます。
R＝Y＋1.402Pr
YPrPb出力が選択された場合には、次式が使用されます。
G＝Y−0.714Pr−0.344Pb
B＝Y＋1.773Pb
Y＝GY×Y
Pr＝RV×Pr
プログラマブルな CSC マトリックスは、外部の ED/HD ピクセ
ル・データに使用されますが、内部テスト・パターンがイネー
ブルされると使用できません。
Pb＝BU×Pb
ここで、
GY＝ サブアドレス0x05のビット[7:0]および
サブアドレス0x03のビット[1:0]
GU＝サブアドレス0x06のビット[7:0]および
サブアドレス0x04のビット[7:6]
GV＝サブアドレス0x07のビット[7:0]および
サブアドレス0x04のビット[5:4]
BU＝サブアドレス0x08のビット[7:0]および
サブアドレス0x04のビット[3:2]
RV＝ サブアドレス0x09のビット[7:0]および
サブアドレス0x04のビット[1:0]
CSCマトリックスのプログラミング
YCrCbからRGBへの色空間変換にED/HD CSCマトリックス係
数のカスタム操作が必要な場合は、次の手順に従ってくださ
い。
パワーアップ時に、CSCマトリックスは、表44に示すデフォル
ト値でプログラムされます。
1. ED/HDマニュアルCSCマトリックス調整機能をイネーブル
します（サブアドレス0x02のビット3）。
2. RGB への出力を設定します（サブアドレス 0x02 のビット
5）。
3. Sync on PrPbをディスエーブルします（サブアドレス0x35
のビット2）。
4. Sync on RGB（オプション）をイネーブルします（サブア
ドレス0x02のビット4）。
GY値は緑の信号出力レベルを、BU値は青の信号出力レベルを、
RV値は赤の信号出力レベルを制御します。
表44. ED/HDマニュアルCSCマトリックスのデフォルト値
Subaddress
Default
0x03
0x03
0x04
0xF0
0x05
0x4E
サブアドレス0x9C∼0x9F
SD Yスケール、SD Cbスケール、SD Crスケールは、SDのY、
Cb、およびCrの出力レベルをスケーリングする、3本の10ビッ
0x06
0x0E
ト・コントロール・レジスタです。
0x07
0x24
0x08
0x92
0x09
0x7C
これらの各レジスタは、CbまたはCrレベルをその初期値の0.0
から 2.0 倍に、 Y レベルをその初期レベルの 0.0 から 1.5 倍にス
ケーリングするために必要な値を表します。これらの10ビット
の値は、次式で計算されます。
SDルミナンスとカラー制御
ED/HD マニュアルCSC マトリックス調整機能がイネーブルさ
れると、サブアドレス0x03∼0x09のデフォルト係数値は、HD
色空間に対してのみ正しくなります。カラー・コンポーネント
は、次の1080iと720pの規格（SMPTE 274M、SMPTE 296M）
に基づいて変換されます。
Y, Cb, or Cr Scale Value＝Scale Factor×512
たとえば、スケール係数＝1.3の場合は、
Y, Cb, or Cr Scale Value＝1.3×512＝665.6
R＝Y＋1.575Pr
Y, Cb, or Cr Scale Value＝666（最も近い整数に四捨五入）
G＝Y−0.468Pr−0.187Pb
Y, Cb, or Cr Scale Value＝1010 0110 10b
B＝Y＋1.855Pb
変換係数は、 315 を乗算してから、 ED/HD CSC マトリック
ス・レジスタに書き込みます。これは、 GY ＝ 0x13B 、 GU ＝
0x03B、GV＝0x093、BU＝0x248、RV＝0x1F0のデフォルト
値に反映されます。
サブアドレス0x9C、SDスケールLSBレジスタ＝0x2A
サブアドレス0x9D、SD Yスケール・レジスタ＝0xA6
サブアドレス0x9E、SD Cbスケール・レジスタ＝0xA6
サブアドレス0x9F、SD Crスケール・レジスタ＝0xA6
なお、この機能は、インターレースされたすべての出力信号
（つまり、CVBS、Y-C、YPrPb、RGB）に影響を与えます。
ED/HDマニュアルCSCマトリックス調整機能がイネーブルさ
― 54 ―
REV. 0
ADV7342/ADV7343
PALでは、セットアップは−7.5 IREから＋15 IREまで変動す
SD色相調整コントロール
ることができます。
サブアドレス0xA0
SD色相調整コントロール・レジスタ（サブアドレス0xA0）を
イネーブルすると、 SD コンポジット出力とクロミナンス出力
の色相を調整できます。この機能は、サブアドレス0x87のビッ
ト2を使用してイネーブルすることができます。
サブアドレス 0xA0 には、ビデオ・データの色相の変動（つま
り、カラー・バースト期間のサブキャリアの位相を基準にした、
アクティブ・ビデオ期間のサブキャリアの位相の変動）に必要
なビットがあります。ADV7342/ADV7343は、0.17578125˚の
インクリメントで±22.5˚の範囲を提供します。通常動作（ゼロ
調整）の場合は、このレジスタは 0x80 に設定されます。値
0xFFと0x00は、それぞれ、NTSCモードで実現可能な調整の上
限と下限を表します。値0xFFと0x01は、それぞれ、PALモー
ドで実現可能な調整の上限と下限を表します。
SDブライトネス・コントロール・レジスタは、8ビット・レジ
スタです。この 8 ビット・レジスタの 7 つの LSB はブライトネ
ス・レベルの制御に使用されます。ブライトネス・レベルは正
または負の値とすることができます。
たとえば、ペデスタルありのNTSC信号に＋20 IREのブライト
ネス・レベルを加算するときは、サブアドレス0xA1に0x28を
書き込みます。
0×(SD Brightness Value)＝
0×(IRE Value×2.015631)＝
0×(20×2.015631)＝0×(40.31262)≒0x28
PAL信号に−7 IREのブライトネス・レベルを加算するときは、
サブアドレス0xA1に0x72を書き込みます。
色相調整値は、次式で計算されます。
0×(SD Brightness Value)＝
Hue Adjust (˚)＝0.17578125˚ (HCRd−128)
0×(IRE Value×2.075631)＝
ここで、HCRdは色相調整コントロール・レジスタ（10進）
0×(7×2.015631)＝0x(14.109417)≒0001110b
たとえば、色相を＋ 4˚ だけ調整するときは、色相調整コント
ロール・レジスタに0x97を書き込みます。
4
0.17578125
0001110b into twos complement＝1110010b＝0x72
ここで、合計値は最も近い整数に四捨五入されます。
色相を−4˚だけ調整するときは、色相調整コントロール・レジ
スタに0x69を書き込みます。
−4
0.17578125
ブライトネス・コントロール値の例1
表45.
＋128≒151d＝0x97
＋128 ≒105d＝0x69
ここで、合計値は最も近い整数に四捨五入されます。
1
SDブライトネス検出
Setup Level Setup Level
(NTSC) with (NTSC) Without
Pedestal
Pedestal
Setup
Level
(PAL)
Brightness
Control Value
22.5 IRE
15 IRE
15 IRE
0x1E
15 IRE
7.5 IRE
7.5 IRE
0x0F
7.5 IRE
0 IRE
0 IRE
0x00
0 IRE
–7.5 IRE
–7.5 IRE 0x71
0x3F∼0x44の値を使用すると、無効な出力信号になることがあります。
SD入力規格の自動検出
サブアドレス0xBA
ADV7342/ADV7343では、入力ビデオ・データのブライトネ
ス・レベルを監視できます。 SD ブライトネス検出レジスタ
（サブアドレス0xBA）は、読出し専用のレジスタです。
SDブライトネス・コントロール
サブアドレス0xA1のビット[6:0]
この機能がイネーブルされると、SDブライトネス／WSSコン
トロール・レジスタ（サブアドレス 0xA1 ）は、スケーリング
されたYデータにプログラマブルなセットアップ・レベルを加
算することによって、ブライトネスの制御に使用できます。こ
の機能をイネーブルするときは、サブアドレス0x87のビット3
を使用します。
ペデスタルありのNTSCでは、セットアップは0 IREから22.5
IREまで変動することができます。ペデスタルなしのNTSCと
サブアドレス0x87のビット5
ADV7342/ADV7343には、SD入力規格の自動検出機能があり
ます。この SD 機能をイネーブルするときは、サブアドレス
0x87のビット5を1に設定します。
この機能がイネーブルされると、NTSCまたはPALの
B/D/G/H/I入力ストリームを自動的に識別できます。
ADV7342/ADV7343は、識別された規格用の適切な値で、サ
ブキャリア周波数レジスタを自動的に更新します。また、識別
された規格を正しくエンコードするようにも設定されます。
SD規格ビット（サブアドレス0x80のビット[1:0]）とサブキャ
リア周波数レジスタは、識別された規格を反映するようには更
新されません。すべてのレジスタは、そのデフォルト値または
ユーザ定義値を保持します。
NTSC WITHOUT PEDESTAL
0 IRE
–7.5 IRE
NO SETUP
VALUE ADDED
図68.
REV. 0
POSITIVE SETUP
VALUE ADDED
NEGATIVE SETUP
VALUE ADDED
ブライトネス・コントロール値の例
― 55 ―
06399-069
+7.5 IRE
100 IRE
ADV7342/ADV7343
この機能の範囲は、DACからの公称出力の±7.5％で規定され
ています。たとえば、 DAC の出力電流が 4.33mA の場合には、
DACゲイン制御機能により、この出力電流を4.008mA
（−7.5％）から4.658mA（＋7.5％）まで変更できます。
ダブル・バッファリング
サブアドレス0x33のビット7（ED/HD）
サブアドレス0x88のビット2（SD）
ダブル・バッファリングされたレジスタは、フィールドごとに
1 回更新されます。ダブル・バッファリングによって、アク
ティブ・ビデオ期間中のレジスタ設定の変更は行われず、次の
フィールドでのアクティブ・ビデオ開始前に反映されるため、
全体的な性能が改善します。
コントロール・レジスタのリセット値は0x00です。つまり、公
称 DAC 電流が出力されます。表 46 に、 DAC の出力電流が
4.33mAの公称出力電流に対して変化する例を示します。
表46. DACのゲイン制御
ダブル・バッファリングは、サブアドレス0x33のビット7を使用
して、次のED/HDレジスタでアクティブにできます：ED/HD
ガンマA／ガンマB曲線、およびED/HD CGMSレジスタ。
Reg. 0x0A or
Reg. 0x0B
DAC
Current
(mA)
% Gain
0100 0000 (0x40)
4.658
7.5000%
0011 1111 (0x3F) 4.653
7.3820%
0011 1110 (0x3E) 4.648
7.3640%
…
…
…
プログラマブルなDACゲイン制御
…
…
…
サブアドレス0x0A∼0x0B
DAC出力信号のゲインは、その絶対レベルから上下に調整する
ことができます。これを図69に示します。
0000 0010 (0x02)
4.43
0.0360%
0000 0001 (0x01)
4.38
0.0180%
0000 0000 (0x00)
4.33
0.0000%
ダブル・バッファリングは、サブアドレス0x88のビット2を使
用して、次のSDレジスタでアクティブにできます：SDガンマ
A／ガンマB曲線、SD Yスケール、SD Crスケール、SD Cbス
ケール、SDブライトネス、SDクローズド・キャプショニング、
SD Macrovision ビット [5:0] （サブアドレス 0xE0 のビット
[5:0]）。
DAC 4∼DAC 6は、レジスタ0x0Aによって制御されます。
DAC 1∼DAC 3は、レジスタ0x0Bによって制御されます。
1111 1111 (0xFF) 4.25
–0.0180%
CASE A
1111 1110 (0xFE) 4.23
–0.0360%
GAIN PROGRAMMED IN DAC OUTPUT LEVEL
REGISTERS, SUBADDRESS 0x0A, 0x0B
700mV
…
…
…
…
…
…
1100 0010 (0xC2) 4.018
–7.3640%
1100 0001 (0xC1) 4.013
–7.3820%
1100 0000 (0xC0) 4.008
–7.5000%
Note
Reset value,
nominal
ガンマ補正
300mV
CASE B
700mV
サブアドレス0x44∼0x57（ED/HD）
サブアドレス0xA6∼0xB9（SD）
NEGATIVE GAIN PROGRAMMED IN
DAC OUTPUT LEVEL REGISTERS,
SUBADDRESS 0x0A, 0x0B
一般にガンマ補正は、信号の入力と出力との（CRT上で認識さ
れる）ブライトネス・レベルの非線形な関係を補償するために
実行されます。また、非線形な処理が使用される場合にも実行
できます。
ガンマ補正では、次の関数を使用します。
SignalOUT ＝(SignalIN )γ
300mV
06399-070
ここで、γ＝ガンマ補正係数です。
図69.
プログラマブルなDACゲイン―正と負のゲイン
図69のCASE Aでは、ビデオ出力信号が大きくなります。同期
チップの絶対レベルとブランキング・レベルは、リファレン
ス・ビデオ出力信号と比較して、いずれも増加します。信号の
全ゲインは、リファレンス信号よりも増加します。
図69のCASE Bでは、ビデオ出力信号が小さくなります。同期
チップの絶対レベルとブランキング・レベルは、リファレン
ス・ビデオ出力信号と比較して、いずれも低下します。信号の
全ゲインは、リファレンス信号よりも低下します。
ガンマ補正は、SDとED/HDのビデオに使用できます。いずれ
のバリエーションにも、20本の8ビット・レジスタがあります。
これらは、ガンマ補正曲線A とガンマ補正曲線 B のプログラミ
ングに使用されます。
ED/HDガンマ補正は、サブアドレス0x35のビット5を使用して
イネーブルされます。ED/HDガンマ補正曲線Aは、サブアドレ
ス0x44∼0x4Dでプログラムされます。ED/HDガンマ補正曲線
Bは、サブアドレス0x4E∼0x57でプログラムされます。
― 56 ―
REV. 0
ADV7342/ADV7343
SDガンマ補正をイネーブルするときは、サブアドレス0x88の
ビット 6 を使用します。 SD ガンマ補正曲線 A はサブアドレス
0xA6∼0xAFでプログラムし、SDガンマ補正曲線Bはサブアド
レス0xB0∼0xB9でプログラムします。
ガンマ補正は、ルマ・データでのみ実行されます。曲線Aまた
は曲線Bのうちいずれかの補正曲線を選択できます。一度に使
用できる曲線は1つだけです。ED/HDガンマ補正では、曲線の
選択は、サブアドレス 0x35 のビット 4 を使用して制御します。
SDガンマ補正では、曲線の選択は、サブアドレス0x88のビッ
ト7を使用して制御します。
ガンマ補正曲線の形状を制御するときは、曲線に沿った10個の
位置で曲線応答を定義します。これらの位置で応答を変更する
ことにより、ガンマ補正曲線の形状を変更できます。これらの
ポイント間では、中間値を発生するために線形補間を使用しま
す。この曲線の合計長が256ポイントであるとすると、10個の
プログラマブルな位置は、ポイント24、32、48、64、80、96、
128 、 160 、 192 、および 224 です。位置 0 、 16 、 240 、および
255は固定されており、変更できません。
ガンマ補正レジスタをプログラムするときは、次式を使用して、
10個のプログラマブルな曲線値を計算します。
γ n＝
n −16
240−16
γ
×(240−16) ＋16
ここで、
γnは、ガンマ補正曲線上のポイントnに関して、ガンマ補正レジ
スタに書き込む値
n＝24、32、48、64、80、96、128、160、192、または224
γ はガンマ補正係数
たとえば、すべてのプログラマブルな曲線データ・ポイントに
対してγ ＝0.5を設定すると、次のγn値が得られます。
γ24＝[(8/224)0.5×224]＋16＝58
γ32＝[(16/224)0.5×224]＋16＝76
γ48＝[(32/224)0.5×224]＋16＝101
γ64＝[(48/224)0.5×224]＋16＝120
曲線位置 16 ∼ 240 の、プログラマブルな位置にある値（した
がって、ガンマ補正曲線の応答）が計算されて次の結果が得ら
れます。
γ80＝[(64/224)0.5×224]＋16＝136
γ96＝[(80/224)0.5×224]＋16＝150
xDESIRED＝(xINPUT)γ
γ128＝[(112/224)0.5×224]＋16＝174
γ160＝[(144/224)0.5×224]＋16＝195
ここで、
xDESIREDは所望するガンマ補正出力
xINPUTは線形入力信号
γはガンマ補正係数
γ192＝[(176/224)0.5×224]＋16＝214
γ224 = [(208/224)0.5×224]＋16＝232
ここで、各式の合計値は、最も近い整数に四捨五入されます。
図70と図71のガンマ曲線は、単なる例です。16∼240の範囲に
ある任意のユーザ定義曲線が許容されます。
0.5
150
100
SIGNAL INPUT
50
0
図70.
REV. 0
50
100
150
LOCATION
200
250
250
0.5
150
100
SI
0
図71.
― 57 ―
AL
GN
T
PU
IN
1.5
1.8
50
0
ガンマ0.5に対する信号入力（ランプ）と信号出力
0.3
200
50
100
150
LOCATION
200
250
信号入力（ランプ）と選択可能な出力曲線
06399-072
200
GAMMA CORRECTED AMPLITUDE
SIGNAL OUTPUT
06399-071
GAMMA CORRECTED AMPLITUDE
300
250
0
GAMMA CORRECTION BLOCK TO A RAMP INPUT FOR
VARIOUS GAMMA VALUES
GAMMA CORRECTION BLOCK OUTPUT TO A RAMP INPUT
300
ADV7342/ADV7343
ED/HDシャープネス・フィルタとアダプティ
ブ・フィルタの制御
サブアドレス0x40、サブアドレス0x58∼0x5D
ADV7342/ADV7343 では、 1 つのシャープネス・フィルタ・
モードと2つのアダプティブ・フィルタ・モードの、3つのフィ
ルタ・モードを使用できます。
ED/HDシャープネス・フィルタ・モード
図72に示す周波数範囲でY信号をエンハンスまたは減衰させる
ときは、 ED/HD シャープネス・フィルタをイネーブルして
（サブアドレス0x31のビット7）、ED/HDアダプティブ・フィル
タをディスブルエーブする（サブアドレス0x35のビット7）必
要があります。
256 個の応答の中から 1 つを選択するときは、サブアドレス
0x40にあるED/HDシャープネス・フィルタ・ゲイン・レジス
タに対して、フィルタごとに−8∼＋7の範囲で対応するゲイン
値をプログラムする必要があります。
ED/HDアダプティブ・フィルタ・モード
アダプティブ・フィルタ・モードでは、 ED/HD アダプティ
ブ・フィルタ・スレッショールドA、B、Cレジスタ、ED/HD
アダプティブ・フィルタ・ゲイン 1 、 2 、 3 レジスタ、および
ED/HD シャープネス・フィルタ・ゲイン・レジスタが使用さ
れます。アダプティブ・フィルタ制御をアクティブにするとき
は、ED/HDシャープネス・フィルタとED/HDアダプティブ・
フィルタをイネーブルする必要があります（それぞれ、サブア
ドレス0x31のビット7と、サブアドレス0x35のビット7）。
入力信号の微分係数は、 ED/HD アダプティブ・フィルタ・ス
レッショールドA、B、C（それぞれ、サブアドレス0x5B、サ
ブアドレス0x5C、サブアドレス0x5D）という、プログラマブ
ルな3 つのスレッショールド値と比較されます。推奨されるス
レッショールド範囲は16∼235ですが、0∼255の範囲で任意の
値を使用できます。
その後、ED/HDアダプティブ・フィルタ・ゲイン1、2、3のレ
ジスタ（それぞれ、サブアドレス 0x58 、サブアドレス 0x59 、
サブアドレス0x5A）とED/HDシャープネス・フィルタ・ゲイ
ン・レジスタ（サブアドレス0x40）での設定値により、エッジ
を減衰させることができます。
2つのアダプティブ・フィルタ・モードが使用できます。モー
ドを選択するときは、 ED/HD アダプティブ・フィルタ・モー
ド・コントロール（サブアドレス0x35のビット6）を使用しま
す。
• ED/HDアダプティブ・フィルタ・モード・コントロールが0
に設定されると、モードAが使用されます。この場合は、ア
ダプティブ・フィルタ・ブロックでフィルタB（LPF）が使
用されます。さらに、必要ならば、ED/HDシャープネス・
フィルタ・ゲイン・レジスタとED/HDアダプティブ・フィ
ルタ・ゲイン1、2、3レジスタ内のゲインBの設定値のみが
適用されます。ゲインA値は固定されており、変更できませ
ん。
• ED/HDアダプティブ・フィルタ・モード・コントロールが
1に設定されると、モードBが使用されます。このモードで
は、フィルタAとフィルタBがカスケード接続されて使用さ
れます。必要に応じて、ED/HDシャープネス・フィルタ・
ゲイン・レジスタとED/HDアダプティブ・フィルタ・ゲイ
ン1 、2 、3 レジスタ内のゲインAとゲインB の両方の設定が
1.4
1.4
1.3
1.3
1.2
1.2
1.1
1.0
0.9
1.1
1.0
0.9
0.8
0.8
0.7
0.7
0.6
0.6
0.5
FREQUENCY (MHz)
FILTER A RESPONSE (Gain Ka)
0.5
FREQUENCY (MHz)
FILTER B RESPONSE (Gain Kb)
1.6
1.5
1.4
1.3
1.2
1.1
1.0
0
2
6
8
4
10
FREQUENCY (MHz)
12
FREQUENCY RESPONSE IN SHARPNESS
FILTER MODE WITH Ka = 3 AND Kb = 7
06399-073
SHARPNESS AND ADAPTIVE FILTER CONTROL BLOCK
1.5
MAGNITUDE
INPUT
SIGNAL:
STEP
MAGNITUDE
1.5
MAGNITUDE RESPONSE (Linear Scale)
アクティブになります。
図72. ED/HDシャープネス・フィルタとアダプティブ・フィルタの制御ブロック
― 58 ―
REV. 0
ADV7342/ADV7343
d
a
R2
1
e
b
R4
R1
c
R2
CH1 500mV
REF A
500mV 4.00µs
M 4.00µs
1
9.99978ms
CH1 500mV
REF A
CH1
ALL FIELDS
500mV 4.00µs
1
M 4.00µs
9.99978ms
CH1
ALL FIELDS
06399-074
1
f
図73. ED/HDシャープネス・フィルタ・ゲイン値のゲイン設定の変更による、ED/HDシャープネス・フィルタの制御
ED/HDシャープネス・フィルタとアダプティ
アダプティブ・フィルタ制御のアプリケーション
表48のレジスタ設定を使用すると、図75に示す結果が得られま
す。つまり、図74に示すように、入力Y信号上のリンギングが
ブ・フィルタのアプリケーション例
シャープネス・フィルタのアプリケーション
ED/HDシャープネス・フィルタを使用して、Yビデオ出力信号
をエンハンスまたは減衰させることができます。表47のレジス
タ設定を使用すると、図73に示す結果が得られます。入力デー
除去されます。入力データは、外部信号ソースによって生成さ
れます。
表48.
タは、外部信号ソースによって生成されています。
表47. ED/HDシャープネス制御
Subaddress
0x00
Reference
0xFC
0x01
0x10
0x02
0x20
0x30
0x00
0x31
0x81
0x40
0x00
a
0x40
0x08
b
0x40
0x04
c
0x40
0x40
d
0x40
0x80
e
0x40
0x22
f
Subaddress
Register Setting
0x00
0xFC
0x01
0x38
0x02
0x20
0x30
0x00
0x31
0x81
0x35
0x80
0x40
0x00
0x58
0xAC
0x59
0x9A
0x5A
0x88
0x5B
0x28
0x5C
0x3F
0x5D
0x64
06399-076
図73を参照。
06399-075
1
Register Setting
1
図75用のレジスタ設定
図75.
図74. ED/HDアダプティブ・フィルタへの入力信号
REV. 0
― 59 ―
ED/HDアダプティブ・フィルタ（モードA）からの
出力信号
ADV7342/ADV7343
アダプティブ・フィルタのモードをモードBに変更すると（サ
ブアドレス0x35のビット6）、図76に示す出力が得られます。
DNR MODE
DNR CONTROL
BLOCK SIZE CONTROL
BORDER AREA
BLOCK OFFSET
GAIN
NOISE
SIGNAL PATH
CORING GAIN DATA
CORING GAIN BORDER
INPUT FILTER
BLOCK
FILTER
OUTPUT
< THRESHOLD?
Y DATA
INPUT
FILTER OUTPUT
> THRESHOLD
–
SUBTRACT
SIGNAL IN
THRESHOLD
RANGE FROM
ORIGINAL SIGNAL
+
DNR OUT
06399-077
MAIN SIGNAL PATH
図76.
DNR
SHARPNESS
MODE
ED/HDアダプティブ・フィルタ（モードB）からの
DNR CONTROL
BLOCK SIZE CONTROL
BORDER AREA
BLOCK OFFSET
出力信号
GAIN
SDデジタル・ノイズ・リダクション
NOISE
SIGNAL PATH
サブアドレス0xA3∼0xA5
INPUT FILTER
BLOCK
Y DATA
INPUT
FILTER OUTPUT
< THRESHOLD
ム）のブロック単位で処理されます（ブロック・サイズ制御）。
DNRは、ノイズを含むことが知られている、ブロック変化領域
に適用できます。一般に、ブロック変化領域には2 つのピクセ
ルが含まれています。この領域が4 つのピクセルを含むように
定義することは可能です（境界領域）。
DNRブロック・オフセットを使用すれば、YCrCbピクセル・
タイミングにおける可変ブロックの位置づけや差異を補償する
ことも可能です。
デジタル・ノイズ・リダクション・レジスタは、 3 本の 8 ビッ
ト・レジスタです。これらは、DNR処理の制御に使用します。
+
ADD SIGNAL
ABOVE
THRESHOLD
RANGE FROM
ORIGINAL SIGNAL
+
MAIN SIGNAL PATH
DNRモードでは、フィルタ出力の絶対値がスレッショールドよ
MPEG システムの場合は、一般にビデオ情報は 8 × 8 ピクセル
（MPEG 2システム）または16×16ピクセル（MPEG 1システ
FILTER
OUTPUT
> THRESHOLD?
図77.
DNR OUT
06399-078
デジタル・ノイズ・リダクション（DNR）は、Yデータにのみ
適用されます。フィルタ・ブロックでは、入力信号の高周波で
小さい振幅の成分を選択します（DNR入力セレクト）。フィル
タ出力の絶対値は、プログラマブルなスレッショールド値と比
較されます（DNRスレッショールド制御）。DNRモードとDNR
シャープネス・モードという、2つのDNRモードがあります。
り小さい場合、ノイズと見なされます。このノイズ信号のプロ
グラム可能な量（コアリング・ゲイン境界、コアリング・ゲイ
ン・データ）が、元の信号から減算されます。DNRシャープネ
ス・モードでは、フィルタ出力の絶対値がプログラムされたス
レッショールドより小さい場合に、ノイズと見なされます。そ
うではなく、レベルがスレッショールドを超える場合は、有効
な信号であると識別され、信号の一部（コアリング・ゲイン境
界、コアリング・ゲイン・データ）が元の信号に加算され、高
周波成分をブーストしてビデオ画像が鮮明になります。
CORING GAIN DATA
CORING GAIN BORDER
SD DNRのブロック図
コアリング・ゲイン境界―サブアドレス0xA3のビット
[3:0]
これらの4 ビットは、境界領域に適用されるゲイン係数に割り
当てられます。 DNR モードでは、ゲイン値の範囲は 0 ∼ 1 です
（ 1 / 8 の イ ン ク リ メ ン ト ）。 こ の 係 数 は 、 設 定 さ れ た ス レ ッ
ショールド範囲を下回るDNRフィルタ出力に適用されます。そ
の結果は元の信号から減算されます。
DNRシャープネス・モードでは、ゲイン値の範囲は0∼0.5です
（1/16のインクリメント）。この係数は、スレッショールド範囲
を上回るDNRフィルタ出力に適用されます。その結果は元の信
号に加算されます。
コアリング・ゲイン・データ―サブアドレス0xA3の
ビット[7:4]
これらの 4 ビットは、 MPEG ピクセル・ブロック内のルマ・
データに適用されるゲイン係数に割り当てられます。DNRモー
ドでは、ゲイン値の範囲は0 ∼1 です（1/8 のインクリメント）。
この係数は、設定されたスレッショールド範囲を下回る DNR
フィルタ出力に適用されます。その結果は元の信号から減算さ
れます。
DNRシャープネス・モードでは、ゲイン値の範囲は0∼0.5です
（1/16のインクリメント）。この係数は、スレッショールド範囲
を上回るDNRフィルタ出力に適用されます。その結果は元の信
号に加算されます。
― 60 ―
REV. 0
ADV7342/ADV7343
APPLY DATA
CORING GAIN
APPLY BORDER
CORING GAIN
DNRモード制御―サブアドレス0xA5のビット4
このビットは、選択されたDNRモードを制御します。ロジック
0ではDNRモードを、ロジック1ではDNRシャープネス・モー
ドを選択します。
OXXXXXXOOXXXXXXO
OFFSET CAUSED
BY VARIATIONS IN
INPUT TIMING
DNR27 TO DNR24 = 0x01
DNRは、小さい振幅の高周波信号を推定ノイズと見なす原理で
動作し、このノイズを元の信号から減算します。
06399-079
OXXXXXXOOXXXXXXO
OXXXXXXOOXXXXXXO
DNRモードでは、設定されたスレッショールドを下回ってノイ
ズと想定される信号の一部を、元の信号から減算することがで
きます。このスレッショールドは、DNRレジスタ1で設定され
ます。
図78. SD DNRのオフセット制御
DNRスレッショールド―サブアドレス0xA4のビット
[5:0]
これらの6ビットは、0∼63の範囲にあるスレッショールド値の
定義に使用されます。範囲は絶対値です。
境界領域―サブアドレス0xA4のビット6
このビットをロジック1に設定すると、4つのピクセルで構成さ
れるブロック変化領域を定義できます。このビットをロジック
0に設定した場合は、境界変化領域は2つのピクセルで構成され、
1つのピクセルは27MHzで2つのクロック・サイクルを表しま
す。
720 × 485 PIXELS
(NTSC)
2-PIXEL
BORDER
DNRシャープネス・モードがイネーブルされると、設定された
スレッショールドを上回る信号の一部を元の信号に加算するこ
とができます。理由は、このデータはノイズではなく有効な
データであると見なされるからです。全体的な効果として、信
号がブーストされます（拡張SSAFフィルタを使用するのと同
様）。
DNRブロック・オフセット制御―サブアドレス0xA5の
ビット[7:4]
4 ビットがこの制御に割り当てられ、最大 15 ピクセルのデー
タ・ブロックのシフトが可能です。コアリング・ゲインの位置
は固定されていると見なします。ブロック・オフセットでは、
1ピクセルのステップでデータをシフトすることにより、デー
タの入力タイミングの変動とは無関係に、境界のコアリング・
ゲイン係数を同じ位置で適用できます。
DATA
SDアクティブ・ビデオ・エッジ制御
8 × 8 PIXEL BLOCK
サブアドレス0x82のビット7
06399-080
8 × 8 PIXEL BLOCK
リンギングを最小限に抑えるため、ADV7342/ADV7343では、
アクティブ・ビデオの開始（ SAV ）と終了（ EAV ）において
高速な立上がり信号と立下がり信号を制御できます。
図79. SD DNRの境界領域
ブロック・サイズ制御―サブアドレス0xA4のビット7
このビットは、処理するデータ・ブロックのサイズの選択に使
用します。ブロック・サイズ制御機能をロジック1に設定して、
16×16ピクセルのデータ・ブロックを定義します。ロジック0
に設定すると、8×8ピクセルのデータ・ブロックが定義されま
す。1 つのピクセルは 27MHz で2 つのクロック・サイクルを表
します。
DNR入力セレクト制御―サブアドレス0xA5のビット
[2:0]
アクティブ・ビデオ・エッジ制御機能がイネーブルされると
（サブアドレス0x82のビット7＝1）、ルミナンス・チャンネル上
のアクティブ・ビデオの最初と最後のそれぞれ3 つのピクセル
が、これらのピクセルでの最大変化が発生しないようにスケー
リングされます。
SAVでは、最初の3つのピクセルは、それぞれ、1/8、1/2、7/8
倍されます。EAVに近づくと、最後の3つのピクセルが、それ
ぞれ、7/8、1/2、1/8倍されます。他のすべてのアクティブ・ビ
デオ・ピクセルは、加工されずに通過します。
これらの3ビットは、入力Yデータに適用するフィルタの選択に
割り当てられます。DNR処理される信号は、選択されたフィル
タの通過帯域内にある信号です。図80にこの制御により選択で
きるフィルタ応答を示します。
1.0
FILTER D
FILTER C
0.6
0.4
FILTER B
0.2
0
FILTER A
0
1
2
3
4
FREQUENCY (MHz)
5
6
06399-081
MAGNITUDE
0.8
図80. SD DNRの入力セレクト
REV. 0
― 61 ―
ADV7342/ADV7343
LUMA CHANNEL WITH
ACTIVE VIDEO EDGE
DISABLED
LUMA CHANNEL WITH
ACTIVE VIDEO EDGE
ENABLED
100 IRE
100 IRE
87.5 IRE
50 IRE
図81.
VOLTS
06399-082
12.5 IRE
0 IRE
0 IRE
アクティブ・ビデオ・エッジ機能の例
IRE:FLT
100
0.5
50
0
F2
L135
–50
0
2
図82.
VOLTS
4
6
8
10
12
06399-083
0
サブアドレス0x82のビット7＝0によるビデオ出力の例
IRE:FLT
100
0.5
50
0
F2
L135
–50
–2
0
図83.
2
4
6
8
10
12
06399-084
0
サブアドレス0x82のビット7＝1によるビデオ出力の例
― 62 ―
REV. 0
ADV7342/ADV7343
水平／垂直外部同期制御
__________
同期をとるために、
ADV7342/ADV7343
は、入力ピクセル・データに組み込まれたタイム・コード、あるいは S_HSYNC 、
_________
_________
_________ _________
S_VSYNC、P_HSYNC
、P_VSYNC、P_BLANKピンに入力される外部同期信号を受け付けることができます（表49を参照）。また、
_________
_________
S_HSYNCピンとS_VSYNCピンに同期信号を出力することもできます（表50∼表52を参照）
表49.
タイミング同期信号の入力オプション
Signal
_______
SD _______
HSYNC In
SD VSYNC
/FIELD In
_______
ED/HD _______
HSYNC In
ED/HD _______
VSYNC/FIELD In
ED/HD BLANK In
1
Condition
SD Slave Timing Mode 1, 2, or 3 Selected (Subaddress 0x8A[2:0]).1
SD Slave Timing Mode 1, 2, or 3 Selected (Subaddress 0x8A[2:0]).1
ED/HD Timing Synchronization Inputs Enabled (Subaddress 0x30, Bit 2 = 0).
ED/HD Timing Synchronization Inputs Enabled (Subaddress 0x30, Bit 2 = 0).
SDとED/HDのタイミング同期出力もディスブルエーブルすることが必要です（サブアドレス0x02[7:6]＝00）。
表50.
タイミング同期信号の出力オプション
Signal
_______
SD HSYNC Out
_______
SD VSYNC/FIELD Out
_______
ED/HD HSYNC Out
_______
ED/HD VSYNC/FIELD Out
1
Pin
_________
S_HSYNC
_________
S_VSYNC
_________
P_HSYNC
_________
P_VSYNC
_________
P_BLANK
Pin
_________
S_HSYNC
_________
S_VSYNC
_________
S_HSYNC
_________
S_VSYNC
Condition
SD Timing Synchronization Outputs Enabled (Subaddress 0x02, Bit 6 = 1).1
SD Timing Synchronization Outputs Enabled (Subaddress 0x02, Bit 6 = 1).1
ED/HD Timing Synchronization Outputs Enabled (Subaddress 0x02, Bit 7 = 1).
ED/HD Timing Synchronization Outputs Enabled (Subaddress 0x02, Bit 7 = 1).
ED/HDタイミング同期出力もディスブルエーブルすることが必要です（サブアドレス0x02のビット7＝0）。
_________
表51. S-HSYNC出力制御1
_______
ED/HD HSYNC ED/HD Sync SD Sync
ED/HD Input Sync Control
Output Enable Output Enable
_________
Format (0x30, Bit 2) (0x34, Bit 1)
(0x02, Bit 7)
(0x02, Bit 6)
Signal on S_HSYNC Pin
1
x
x
x
x
0
0
0
1
0
0
1
x
1
0
1
x
x
1
1
x
Tristate.
_______
Pipelined SD HSYNC.
_______
Pipelined ED/HD HSYNC.
_______
Pipelined ED/HD HSYNC based
on AV Code H bit._______
Pipelined ED/HD HSYNC based
on horizontal counter.
_______
_______
_______
HSYNC 出力が存在するすべてのED/HD規格では、HSYNCパルスの開始は、出力ビデオ内の組込みHSYNCの立下がりエッジと一致します。
Duration
–
See Appendix 5―
SD Timing.
_______
As per HSYNC
timing.
Same as line
blanking interval.
Same as embedded
_______
HSYNC.
_________
表52. S-VSYNC 出力制御1
_______
ED/HD Input ED/HD VSYNC ED/HD Sync
SD Sync
Sync Format Control
Output Enable Output Enable Video
(0x30, Bit 2) (0x34, Bit 2)
(0x02, Bit 7)
(0x02, Bit 6)
Standard
1
x
x
X
X
0
0
0
1
0
0
1
x
1
0
1
x
1
0
1
x
x
1
1
x
x
1
1
x
Signal on
_________
S_VSYNC Pin
x
Interlaced
Tristate.
Pipelined
_______
SD VSYNC/Field.
Pipelined ED/HD
x
_______
VSYNC or field signal.
All HD interlaced Pipelined field signal
standards
based on AV
Code F bit.
_______
All ED/HD
Pipelined VSYNC
progressive
based on AV Code
standards
V bit.
All ED/HD
Pipelined ED/HD
_______
standards except VSYNC based on
525p
vertical counter.
525p
Pipelined ED/HD
_______
VSYNC based on
vertical counter.
_______
_______
_______
VSYNC 出力が存在するすべてのED/HD規格では、VSYNCパルスの開始は、出力ビデオ内の組込みVSYNCの立下がりエッジと一致します。
REV. 0
― 63 ―
Duration
–
See Appendix 5―
SD Timing.
_______
As per VSYNC or
field signal timing.
Field.
Vertical blanking
interval.
Aligned with
serration lines.
Vertical blanking
interval.
ADV7342/ADV7343
低消費電力モード
サブアドレス0x0Dのビット[2:0]
電源条件の厳しいアプリケーションでは、ADV7342/
ADV7343は、DAC 1、DAC 2、DAC 3上でアナログ・デバイ
セズ社独自の低消費電力動作モードをサポートします。この低
消費電力モードを使用するときは、これらのDACはフルドライ
ブ・モードで動作している必要があります（ R S E T ＝ 510Ω 、
R L ＝37.5Ω）。低消費電力モードは、ロードライブ・モードで
は使用できません（ R S E T ＝ 4.12kΩ 、 R L ＝ 300Ω ）。 DAC 1 、
DAC 2、DAC 3では、サブアドレス0x0Dのビット[2:0]を使用
して、低消費電力モードを個別にイネーブル／ディスエーブル
することができます。デフォルトでは、各 DAC で低消費電力
モードはディスエーブルされています。
低消費電力モードでは、DACの消費電流はコンテンツに依存し
ます。代表的なビデオ・ストリームでは、消費電流を40％も削
減できます。最高のビデオ性能を必要とするアプリケーション
の場合には、低消費電力モードをディスエーブルしてくださ
い。
この機能をイネーブルすると、ケーブル検出回路は、DAC 1ま
たはDAC 2（あるいはその両方）をフレームごとに1回監視し
ます。ケーブルが未接続の場合は、DACの一部または全部が自
動的にパワーダウンします。パワーダウンするDACは、選択さ
れた出力設定に依存します。
CVBS/YC出力設定では、DAC 1が未接続の場合は、DAC 1の
みがパワーダウンします。DAC 2が未接続の場合は、DAC 2と
DAC 3がパワーダウンします。
YPrPbとRGBの出力設定では、DAC 1が未接続の場合は、3つ
のDACすべてがパワーダウンします。YPrPbとRGBの出力設
定では、DAC 2は監視されません。
DAC 1またはDAC 2（あるいはその両方）は、フレームごとに
1回監視されます。ケーブルが検出された場合は、該当する1つ
または複数の DAC が、フレームの継続時間にわたってパワー
アップ状態を維持します。ケーブルが検出されない場合は、こ
のプロセスが繰り返される次のフレームまで、該当する1 つま
たは複数のDACがパワーダウンします。
ケーブル検出
ピクセルとコントロール・ポートのリード
バック
サブアドレス0x10
ADV7342/ADV7343は、アナログ・デバイセズ社独自のケー
サブアドレス0x12∼0x16
ADV7342/ADV7343は、I2C/SPI MPUポートを介して、ほと
ブル検出機能を内蔵しています。
ケーブル検出機能は、フルドライブ・モードで動作するDAC 1
とDAC 2で使用できます（RSET1＝510Ω、RL1＝37.5Ω、接続さ
れたケーブルを想定）。この機能は、ロードライブ・モードで
は使用できません（RSET＝4.12kΩ、RL＝300Ω）。DACの監視
を行うときは、DAC をサブアドレス0x00 でパワーアップする
必要があります。
ケーブル検出機能は、すべての SD 、 ED 、 HD ビデオ規格で使
用できます。また、すべての出力設定（CVBS、YC、YPrPb、
RGBの出力設定）で使用できます。
CVBS/YC出力設定については、DAC 1とDAC 2の両方が監視
されます。つまり、 CVBS と YC のルミナンス出力が監視され
ます。YPrPbとRGBの出力設定については、DAC 1のみが監視
されます。つまり、ルミナンスまたは緑の出力が監視されま
す。
んどのデジタル入力のリードバックをサポートします。この機
能は、上流デバイスによるボードレベルの接続テストに役立ち
ます。
、Y[7:0]、_________
C[7:0]）、コントロール・
ピクセル・ポート（
_________S[7:0]
_________
_________
ポート（ S_HSYNC 、 S_VSYNC 、 P_HSYNC 、 P_VSYNC 、
_________
P_BLANK）、およびSFL/MISOピンは、MPUポートを介して
リードバックに使用できます。リードバック・レジスタはサブ
アドレス0x12∼0x14、および0x16にあります。
この機能を使用するときは、入力ピンに入力されるレベルを記
録するために、CLKIN_Aピンにクロック信号を入力してくだ
さい。
リセットのメカニズム
サブアドレス0x17のビット1
ADV7342/ADV7343は、I2C/SPI MPUポートを介して、ソフ
ADV7342/ADV7343 はフレームごとに 1 回、 DAC 1 または
DAC 2（あるいはその両方）を監視し、それぞれサブアドレス
0x10 のビット 0 とビット 1 を更新します。いずれかの DAC で
ケーブルが検出された場合は、関連するビットが0 に設定され
ます。そうでない場合は、そのビットは1に設定されます。
トウェア・リセットを使用できます。ソフトウェア・リセット
を起動するときは、サブアドレス0x17のビット1に1を書き込み
ます。これにより、すべてのレジスタがデフォルト値にリセッ
トされます。このビットはセルフクリアです。つまり、1 を書
き込むと、このビットは自動的に0に戻ります。
DACの自動パワーダウン
SPI モードで動作しているとき、ソフトウェア・リセットを
行っても、デバイスはI2Cモードに戻りません。I2Cモードに戻
すためには、ADV7342/ADV7343をパワーダウンする必要が
サブアドレス0x10のビット4
電源条件の厳しいアプリケーションでは、サブアドレス0x10の
ビット4を使用して、DACの自動パワーダウン機能をイネーブ
ルすることができます。この機能を使用するときは、ケーブル
検出機能がイネーブルされていることが必要です。
あります。
ADV7342/ADV7343は、パワーアップ後の正しい動作を保証
するために、パワーオン・リセット（POR）回路を内蔵してい
ます。
― 64 ―
REV. 0
ADV7342/ADV7343
出力バッファと再成フィルタを必要とするアプリケーションで
は、ADA4430-1、ADA4411-3、およびADA4410-6内蔵ビデ
オ・フィルタ・バッファの使用をご検討ください。
プリント回路ボードのレイアウ
トと設計
表53. ADV7342/ADV7343の出力レート
ADV7342/ADV7343 は 6 個の DAC を内蔵しています。 6 個の
DACすべてを、ロードライブ・モードで動作するように設定で
きます。ロードライブ・モードは、300Ωの負荷RLに流入する
4.33mAのフルスケール電流と定義されます。
Input Mode
PLL Control
(0x01, Bits[6:4]) (0x00, Bit 1)
SD Only
Off
On
27
216
(2x)
(16x)
DAC 1、DAC 2、DAC 3も、フルドライブ・モードで動作す
るように設定できます。フルドライブ・モードは、37.5Ωの負
荷 R L に流入する 34.7mA のフルスケール電流と定義されます。
DAC 1、DAC 2、DAC 3に対しては、フルドライブが推奨動
作モードです。
ED Only
Off
On
27
216
(1x)
(8x)
HD Only
Off
On
74.25
297
(1x)
(4x)
表54.
R SET2 ピンとAGND との間に接続した抵抗を使用して、フルス
ケール出力電流（したがって、 DAC 4 、 DAC 5 、 DAC 6 の
DAC出力電圧レベル）を制御します。RSET2の値は4.12kΩ、RL
の値は300Ω であることが必要です（つまり、ロードライブ動
作のみ）。
RSET1ピンとRSET2ピンに接続する抵抗には誤差1％を使用してく
ださい。
Application
Oversampling
Cutoff
Frequency
(MHz)
SD
2×
>6.5
20.5
SD
16×
>6.5
209.5
ED
1×
>12.5
14.5
ED
8×
>12.5
203.5
HD
1×
>30
44.25
HD
4×
>30
267
10μH
DAC
OUTPUT
3
600Ω
ADV7342/ADV7343には、COMP1とCOMP2の2本の補償ピ
ンがあります。これらの各ピンとVAAとの間に2.2nFの補償コン
22pF
600Ω
リファレンス電圧
ADV7342/ADV7343のDAC出力では、オプションの再生（折
り返し防止）ローパス・フィルタ（LPF）が必要な場合もあり
ます。これは、このようなフィルタリングを必要とするデバイ
スにADV7342/ADV7343を接続する場合に必要となります。
フィルタ仕様は、アプリケーションによって変化します。16×
（SD）、8×（ED）、または4×（HD）のオーバーサンプリング
を使用すると、再成フィルタを不要にすることができます。
REV. 0
― 65 ―
560Ω
図84. SD用の出力フィルタ例、16倍オーバーサンプリング
4.7μH
DAC
OUTPUT
3
6.8pF
600Ω
600Ω
6.8pF
75Ω
1
BNC
OUTPUT
4
560Ω
ロードライブ・モード（RSET＝4.12kΩ、RL＝300Ω）で動作す
るDACには、出力バッファが必要です。アナログ・デバイセズ
社は、このようなアプリケーションに適した一連のオペアンプ
（たとえば、AD8061）を製造しています。ライン・ドライバの
バッファ回路の詳細については、関連するオペアンプのデータ
シートを参照してください。
BNC
OUTPUT
4
560Ω
ビデオ出力バッファとオプションの出力
フィルタ
75Ω
1
デンサを接続してください。
ADV7342/ADV7343は、VREFピンを介してボードレベルのリ
ファレンス電圧として使用できる、リファレンス電圧を内蔵し
ています。ADV7342/ADV7343を外部リファレンス電圧で使
用するときは、リファレンス源をVREFピンに接続します。最適
性能を得るためには、AD1580などの外部リファレンス電圧を
ADV7342/ADV7343と共に使用してください。外部リファレ
ンス電圧を使用しない場合には、 V R E F ピンと V A A との間に
0.1µFのコンデンサを接続してください。
Attenuation
–50 dB @
(MHz)
06399-085
要です。
出力フィルタの条件
560Ω
06399-086
ADV7342/ADV7343は2本のRSETピンを持っています。RSET1ピ
ンとAGNDとの間に接続した抵抗を使用して、フルスケール出
力電流（したがってDAC 1、DAC 2、DAC 3のDAC出力電圧
レベル）を制御します。ロードライブ動作では、 R SET1 の値は
4.12kΩ、RLの値は300Ωであることが必要です。フルドライブ
動作では、RSET1の値は510Ω、RLの値は37.5Ωであることが必
Output Rate (MHz)
図85. ED用の出力フィルタ例、8倍オーバーサンプリング
DAC
OUTPUT
3
300Ω
1
4
75Ω
390nH
BNC
OUTPUT
3
33pF
33pF
75Ω
1
4
500Ω
500Ω
06399-087
DACの設定
図86. HD用の出力フィルタ例、4倍オーバーサンプリング
ADV7342/ADV7343
CIRCUIT FREQUENCY RESPONSE
0
0
–10
–60
–20
18n
–90
PHASE (Degrees)
15n
–120
–40
12n
–150
–50
–60
3n
–240
0
1G
10M
100M
FREQUENCY (Hz)
図87.
SD用の出力フィルタ・プロット、16倍オーバー
サンプリング
CIRCUIT FREQUENCY RESPONSE
0
–10
部品の配置については、クロック信号などのノイズの多い回路
や高速デジタル回路をアナログ回路から分離するように注意し
てください。
480
18n
400
MAGNITUDE (dB)
–30
GROUP DELAY (Seconds)
–40
14n
240
PHASE
(Degrees)
12n
160
10n
–50
80
–60
0
–70
–80
–80
–160
–90
1M
10M
4n
2n
ED用の出力フィルタ・プロット、8倍オーバー
サンプリング
CIRCUIT FREQUENCY RESPONSE
PHASE
(Degrees)
MAGNITUDE (dB)
–10
200
120
GROUP DELAY (Seconds)
–20
40
–30
–40
–40
–120
1
10
100
–200
FREQUENCY (MHz)
図89.
DAC出力パターン上の終端抵抗は、ADV7342/ADV7343と同
じ側のPCB上で、できるだけ近づけて配置してください。終端
抵抗は、 PCB グラウンド・プレーンに重ねるように配置しま
す。
隣接する回路からノイズが混入する可能性を最小限に抑え、パ
ターン配線の容量が出力帯域幅に与える影響を最小限に抑える
ためには、DAC出力に接続する外付けフィルタとバッファの部
品を、ADV7342/ADV7343のできるだけ近くに配置してくだ
さい。ロードライブ・モード（RSET＝4.12kΩ、RL＝300Ω）で
動作するとき、これは特に重要です。
電源
PHASE (Degrees)
0
して、出力コネクタのできるだけ近くに配置することを推奨し
ます。
6n
FREQUENCY (Hz)
図88.
ADV7342/ADV7343は、DAC出力パターンをできるだけ短く
8n
–240
0
1G
100M
外部ループ・フィルタの部品や、COMPピン、VREFピン、RSET
ピンに接続された部品は、 ADV7342/ADV7343 と同じ側の
PCB上で、できるだけ近づけて配置してください。PCBにビア
を追加して部品をADV7342/ADV7343に近づけることは、推
奨できません。
16n
320
–20
グラウンド・プレーンと電源プレーンで信号パターン層とハン
ダ面層を分離する、4 層のプリント回路ボードの使用を推奨し
ます。
部品の配置
06399-089
–80
1M
06399-088
6n
–210
–70
GAIN (dB)
デジタル入力をシールドし、適切な電源デカップリングを使用
することにより、ADV7342/ADV7343の電源プレーンとグラ
ウンド・プレーン上のノイズを最小にするように、レイアウト
を最適化してください。
9n
–180
GROUP DELAY (Seconds)
06399-090
GAIN (dB)
–30
GAIN (dB)
ADV7342/ADV7343は、高精度アナログ回路と高速デジタル
回路を内蔵する非常に集積度の高い回路です。高速デジタル回
路からアナログ回路への干渉を最小にするように設計されてい
ます。最高の性能を達成するためには、これと同じ設計／レイ
アウト技術をシステム・レベルの設計にも適用する必要があり
ます。
21n
MAGNITUDE (dB)
–50
プリント回路ボード（PCB）のレイアウト
24n
–30
電源領域（VAA、VDD、VDD_IO、PVDD）ごとに別個の安定化電
源を使用することを推奨します。最高性能を得るためには、ス
イッチ・モード・レギュレータではなくリニア・レギュレータ
を使用してください。スイッチ・モード・レギュレータを使用
する必要がある場合には、リップルとノイズの観点から、出力
電圧の品質に関して注意してください。これは、VAAとPVDDの
電源領域について特に当てはまります。各電源は、フェライ
ト・ビーズなどの適切なフィルタリング・デバイスを経由し
て、システム電源に個別に一点接続してください。
HD用の出力フィルタ・プロット、4倍オーバー
サンプリング
― 66 ―
REV. 0
ADV7342/ADV7343
電源のデカップリング
各電源ピンに10nFと0.1µFのセラミック・コンデンサを接続し、
デカップリングすることを推奨します。 V AA 、 PV DD 、 V DD_IO 、
および2本のVDDピンは、グラウンドに個々にデカップリングし
てください。リード線のインダクタンスを最小限に抑えるため
には、コンデンサのリード線をできるだけ短くして、デカップ
リング・コンデンサをADV7342/ADV7343のできるだけ近く
に配置します。
VAA電源の両端では、10nFと0.1µFのセラミック・コンデンサ
に加えて、1µFのタンタル・コンデンサの使用を推奨します。
電源シーケンス
ADV7342/ADV7343は、電源シーケンスのあらゆる組合わせ
に十分に対応できます。任意のシーケンスを使用できます。
デジタル信号の相互接続
デジタル信号パターンは、アナログ出力およびその他のアナロ
グ回路からできるだけ離す必要があります。デジタル信号パ
ターンは、 V AA や PV DD の電源プレーンに重ねないようにしま
す。
REV. 0
使用するクロック・レートが高いため、ノイズの混入を最小限
に抑えるためには、 ADV7342/ADV7343 へのクロック・パ
ターンを短くします。
デジタル入力用のプルアップ終端抵抗は、VDD電源に接続しま
す。
未使用のデジタル入力は、グラウンドに接続します。
アナログ信号の相互接続
DAC出力パターンは、最高性能を保証するために適切な措置を
講じた（たとえば、インピーダンスの一致したパターン）伝送
ラインとして扱ってください。DAC出力パターンは、できるだ
け短くします。DAC出力パターン上の終端抵抗は、ADV7342/
ADV7343と同じ側のPCB上で、できるだけ近づけて配置しま
す。
DAC出力間のクロストークを回避するためには、DAC出力ピ
ンに接続するパターン間のスペースをできるだけ大きくしてく
ださい。DAC出力パターン間にグラウンド・パターンを追加す
ることも推奨します。
― 67 ―
ADV7342/ADV7343
代表的なアプリケーション回路
FERRITE BEAD
33μF
10μF
GND_IO
GND_IO
FERRITE BEAD
PVDD
(1.8V)
33μF
10μF
0.1μF
0.01μF
GND_IO
GND_IO
0.1μF
0.01μF
PGND
PGND
FERRITE BEAD
VAA
33μF
PGND
10μF
AGND
AGND
FERRITE BEAD
VDD
(1.8V)
33μF
DGND
AGND
10μF
0.1μF
DGND
PGND
AGND
VDD POWER SUPPLY
DECOUPLING FOR
EACH POWER PIN
DGND
VAA
VDD_IO
VAA
PVDD
VDD
VDD
2.2nF
PIXEL PORT INPUTS
CONTROL
INPUTS/OUTPUTS
CLOCK INPUTS
MPU PORT
INPUTS/OUTPUTS
VAA
COMP1
COMP2
1.1kΩ
1.235V
RSET1
AGND
RSET2
S0
S1
S2
S3
S4
S5
S6
S7
AGND
150nF
DAC 1
OPTIONAL LPF
DAC 2
DACs 1-3 FULL DRIVE OPTION
DAC 2
DAC 3
DAC 3
OPTIONAL LPF
75Ω
75Ω
75Ω
AGND
AGND
AGND
DACs 1-3 LOW DRIVE OPTION
OPTIONAL LPF
DAC 4
AD8061
+
–
+V
–V
75Ω
DAC 4
RSET1
4.12kΩ
AGND
300Ω
510Ω
TEST0
TEST1
TEST2
TEST3
TEST4
TEST5
OPTIONAL LPF
AGND
–
AGND
DAC 5
P_HSYNC
P_VSYNC
P_BLANK
+V
–V
510Ω
DAC 5
AGND
510Ω
OPTIONAL LPF
AGND
–
AGND
+V
–V
510Ω
DAC 6
AGND
510Ω
AGND
GND_IO
AGND PGND DGND DGND
GND_IO
DAC 2
AGND
75Ω
300Ω
AGND PGND DGND DGND
75Ω
510Ω
AD8061
+
–
170Ω
+V
–V
300Ω
OPTIONAL LPF
EXT_LF2
AD8061
+
DAC 2
510Ω
DAC 6
DAC 1
AGND
75Ω
300Ω
SDA/SCLK
SCL/MOSI
SFL/MISO
ALSB/SPI_SS
75Ω
510Ω
AD8061
+
–
CLKIN_A
CLKIN_B
+V
–V
300Ω
OPTIONAL LPF
S_HSYNC
S_VSYNC
AD8061
+
DAC 1
510Ω
170Ω
LOOP FILTER COMPONENTS
SHOULD BE LOCATED
CLOSE TO THE EXT_LF
PINS AND ON THE SAME
SIDE OF THE PCB AS THE
ADV7342/ADV7343.
AGND
OPTIONAL LPF
DAC 1
EXT_LF1
12nF
510Ω
4.12kΩ
EXTERNAL LOOP FILTERS
PVDD
12nF
150nF
AD1580
0.1μF
ADV7342/ADV7343
OPTIONAL. IF THE INTERNAL VOLTAGE
REFERENCE IS USED, A 0.1μF CAPACITOR
SHOULD BE CONNECTED FROM VREF TO VAA.
2.2nF
VREF
C0
C1
C2
C3
C4
C5
C6
C7
UNUSED
CONNECT TO DGND
3. THE RESISTORS CONNECTED TO THE RSET PINS SHOULD HAVE A 1%
TOLERANCE.
VAA POWER
SUPPLY
AGND DECOUPLING
VAA
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
ALSB/SPI_SS = 0, I2C DEVICE ADDRESS = 0xD4 OR 0x54
ALSB/SPI_SS = 1, I2C DEVICE ADDRESS = 0xD6 OR 0x56
1μF
0.01μF
DGND
2. WHEN OPERATING IN I2C MODE, THE I2C DEVICE ADDRESS IS
CONFIGURABLE USING THE ALSB/SPI_SS PIN:
PVDD POWER
SUPPLY
DECOUPLING
0.01μF
0.1μF
NOTES
1. FOR OPTIMUM PERFORMANCE, EXTERNAL COMPONENTS CONNECTED
TO THE COMP, RSET , VREF AND DAC OUTPUT PINS SHOULD BE LOCATED
CLOSE TO AND ON THE SAME SIDE OF THE PCB AS THE ADV7342/ADV7343.
VDD_IO POWER
SUPPLY
DECOUPLING
510Ω
AGND
OPTIONAL LPF
DAC 3
AD8061
+
–
+V
–V
75Ω
DAC 3
300Ω
510Ω
AGND
510Ω
AGND
図90.
06399-091
VDD_IO
ADV7342/ADV7343の代表的なアプリケーション回路
― 68 ―
REV. 0
ADV7342/ADV7343
付録1―コピー・ジェネレーション・マネジメント・システム
SD CGMS
サブアドレス0x99∼0x9B
ADV7342/ADV7343は、EIAJ CPR-1204とARIB TR-B15の規
格に準拠したコピー・ジェネレーション・マネジメント・シス
テム（ CGMS ）をサポートします。 CGMS データは、奇数
フィールドのライン20と偶数フィールドのライン283に送信さ
れます。CGMSデータが奇数フィールドに出力されるか、偶数
フィールドに出力されるか、あるいはその両方に出力されるか
は、サブアドレス0x99のビット[6:5]で制御されます。
SD CGMSデータを送信できるのは、ADV7342/ADV7343を
NTSCモードに設定したときのみです。CGMSデータは20ビッ
ト長です。CGMSデータは、CGMSビットと同じ振幅と継続時
間を持つリファレンス・パルスの後ろに続きます（図 91 を参
照）。
HD CGMS をイネーブルすると（サブアドレス 0x32 のビット
6＝1）、1080iのCGMSデータは、ルミナンス垂直ブランキング
期間のライン19とライン582に印加されます。
HD CGMS データ・レジスタは、サブアドレス 0x41 、 0x42 、
0x43にあります。
ADV7342/ADV7343 は、 CEA-805-A に従って、 HD モード
（720pと1080i）でCGMS Type Bパケットもサポートします。
HD CGMS Type Bをイネーブルすると（サブアドレス0x5Eの
ビット0＝1）、720pのCGMSデータは、ルミナンス垂直ブラン
キング期間のライン23に挿入されます。
HD CGMS Type Bをイネーブルすると（サブアドレス0x5Eの
ビット0＝1）、1080iのCGMSデータは、ルミナンス垂直ブラン
キング期間のライン18とライン581に挿入されます。
ED CGMS
サブアドレス0x41∼0x43
サブアドレス0x5E∼0x6E
525p
ADV7342/ADV7343 は、 EIAJ CPR-1204-1 に従って、 525p
モードでCGMSをサポートします。
ED CGMS をイネーブルすると（サブアドレス 0x32 のビット
6 ＝ 1 ）、 525p の CGMS データは、ライン 41 に挿入されます。
525pのCGMSデータ・レジスタは、サブアドレス0x41、0x42、
0x43にあります。
ADV7342/ADV7343は、CEA-805-Aに従って、525pモードで
CGMS Type Bパケットもサポートします。
ED CGMS Type Bをイネーブルすると（サブアドレス0x5Eの
ビット0＝1）、525pのCGMS Type Bデータは、ライン40に挿
入されます。525pのCGMS Type Bデータ・レジスタは、サブ
アドレス0x5E∼0x6Eにあります。
625p
ADV7342/ADV7343は、IEC 62375（2004）に従って、625p
モードでCGMSをサポートします。
ED CGMS をイネーブルすると（サブアドレス 0x32 のビット
6 ＝ 1 ）、 625p の CGMS データは、ライン 43 に挿入されます。
625pのCGMSデータ・レジスタは、サブアドレス0x42と0x43
にあります。
HD CGMS
サブアドレス0x41∼0x43
サブアドレス0x5E∼0x6E
ADV7342/ADV7343は、EIAJ CPR-1204-2に従って、HDモー
ド（720pと1080i）でCGMSをサポートします。
REV. 0
HD CGMS をイネーブルすると（サブアドレス 0x32 のビット
6＝1）、720pのCGMSデータは、ルミナンス垂直ブランキング
期間のライン24に印加されます。
HD CGMS Type Bデータ・レジスタは、サブアドレス0x5E∼
0x6Eにあります。
CGMS CRC機能
SD CGMS CRC （ サ ブ ア ド レ ス 0x99 の ビ ッ ト 4 ） ま た は
ED/HD CGMS CRC（サブアドレス0x32のビット7）をイネー
ブルした場合は、6ビットのCRCチェック・シーケンスを構成
する上位6つのCGMSデータビット（C19∼C14）が、
ADV7342/ADV7343上で自動的に計算されます。この計算は、
CGMSデータ・レジスタ内のデータの下位14ビット（C13∼C0）
に基づきます。その結果は、残りの14ビットと共に出力されて、
完全な 20 ビットの CGMS データを形成します。 CRC シーケン
スの計算は、初期値＝111111の多項式x6＋x＋1に基づきます。
SD CGMS CRCまたはED/HD CGMS CRCをディスエーブル
した場合は、全20ビット（C19∼C0）がCGMSレジスタから直
接出力されます（CRCは、手作業で計算する必要があります）。
ED/HD CGMS Type B CRC（サブアドレス0x5Eのビット1）
をイネーブルした場合は、6ビットのCRCチェック・シーケン
スを構成する上位6つのCGMS Type Bデータビット（P122∼
P127 ）が、ADV7342/ADV7343 上で自動的に計算されます。
この計算は、CGMS Type Bデータ・レジスタ内のデータの下
位128ビット（H0∼H5とP0∼P121）に基づきます。その結果
は、残りの 128 ビットと共に出力されて、完全な 134 ビットの
CGMS Type Bデータを形成します。CRCシーケンスの計算は、
初期値＝111111の多項式x6＋x＋1に基づきます。
ED/HD CGMS Type B CRCをディスエーブルした場合は、全
134ビット（H0∼H5とP0∼P127）がCGMS Type Bレジスタ
から直接出力されます（CRCは手作業で計算する必要がありま
す）。
― 69 ―
ADV7342/ADV7343
+100 IRE
CRC SEQUENCE
REF
+70 IRE
C0 C1 C2 C3 C4 C5 C6 C7 C8 C9 C10 C11 C12 C13 C14 C15 C16 C17 C18 C19
0 IRE
–40 IRE
06399-092
49.1µs ± 0.5µs
11.2µs
2.235µs ± 20ns
図91.
標準解像度のCGMS波形
CRC SEQUENCE
+700mV
REF
70% ± 10%
BIT 1 BIT 2
BIT 20
C0 C1 C2 C3 C4 C5 C6 C7 C8 C9 C10 C11 C12 C13 C14 C15 C16 C17 C18 C19
0mV
–300mV
T = 1/(fH × 33) = 963ns
fH = HORIZONTAL SCAN FREQUENCY
T ± 30ns
図92.
拡張解像度（525p）のCGMS波形
R = RUN-IN
S = START CODE
PEAK WHITE
R
500mV ± 25mV
S
C0
LSB
C1
C2
C3
C4
SYNC LEVEL
C5
C6
C7
C8
C9
C10
C11 C12
C13
MSB
06399-094
13.7µs
5.5µs ± 0.125µs
図93.
拡張解像度（625p）のCGMS波形
CRC SEQUENCE
+700mV
REF
BIT 1 BIT 2
C0
0mV
–300mV
C1
C2
BIT 20
C3
C4
C5
C6
C7
C8
C9 C10 C11 C12 C13 C14 C15 C16 C17 C18 C19
T ± 30ns
17.2µs ± 160ns
22T
T = 1/(fH × 1650/58) = 781.93ns
fH = HORIZONTAL SCAN FREQUENCY
1H
4T
3.128µs ± 90ns
図94.
06399-095
70% ± 10%
06399-093
21.2µs ± 0.22µs
22T
5.8µs ± 0.15µs
6T
高解像度（720p）のCGMS波形
― 70 ―
REV. 0
ADV7342/ADV7343
CRC SEQUENCE
+700mV
REF
70% ± 10%
BIT 1 BIT 2
C0
C1
0mV
C3
C4
C5
C6
C7
C8
C9 C10 C11 C12 C13 C14 C15 C16 C17 C18 C19
T ± 30ns
22.84µs ± 210ns
22T
T = 1/(fH × 2200/77) = 1.038µs
fH = HORIZONTAL SCAN FREQUENCY
1H
4T
4.15µs ± 60ns
図95.
06399-096
–300mV
C2
BIT 20
高解像度（1080i）のCGMS波形
CRC SEQUENCE
+700mV
START
70% ± 10%
BIT 1 BIT 2
H0
H1
BIT 134
H2
H3
H4
H5
P0
P1
P2
P3
.
P4
.
.
P122 P123 P124 P125 P126 P127
0mV
06399-097
–300mV
NOTES
1. PLEASE REFER TO THE CEA-805-A SPECIFICATION FOR TIMING INFORMATION.
図96.
拡張解像度（525p）のCGMS Type B波形
CRC SEQUENCE
+700mV
70% ± 10%
START
BIT 134
BIT 1 BIT 2
H0
H1
H2
H3
H4
H5
P0
P1
P2
P3
P4
.
.
.
P122 P123 P124 P125 P126 P127
0mV
NOTES
1. PLEASE REFER TO THE CEA-805-A SPECIFICATION FOR TIMING INFORMATION.
図97.
REV. 0
高解像度（720pと1080i）のCGMS Type B波形
― 71 ―
06399-098
–300mV
ADV7342/ADV7343
付録2―SDワイド・スクリーン・シグナリング
WSSデータは、ラン・イン・シーケンスとスタート・コードの
後
ろ に 続 き ま す （ 図 9 8 を 参 照 ）。 ラ イ ン 2 3 の 後 ろ の 部 分
_______
（HSYNCの立下がりエッジから42.5µs後）は、ビデオの挿入に
使用できます。ライン 23 での WSS データ伝送をイネーブルす
るときは、サブアドレス0x99のビット7を使用します。サブア
ドレス 0xA1 のビット 7 により、ライン 23 の WSS 部分はブラン
クにできます。
サブアドレス0x99、0x9A、0x9B
ADV7342/ADV7343は、ETSI 300 294規格に準拠して、ワイ
ド・スクリーン・シグナリング（ WSS ）をサポートします。
WSSデータは、ライン23で送信されます。WSSデータを送信
できるのは、デバイスがPALモードに設定されている場合のみ
です。WSS データは14 ビット長です。表55 に、各ビットの機
能を示します。
表55.
WSSの機能
Bit Number
Bit Description
13 12 11 10 9
8
7
6
5
4
Aspect Ratio, Format, Position
Mode
3
2
1
0
Setting
1
0
0
1
0
1
1
0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
4:3, full format, N/A
14:9, letterbox, center
14:9, letterbox, top
16:9, letterbox, center
16:9, letterbox, top
>16:9, letterbox, center
14:9, full format, center
16:0, N/A, N/A
0
1
Color Encoding
Camera mode
Film mode
0
1
Helper Signals
Normal PAL
Motion Adaptive ColorPlus
0
1
Reserved
Not present
Present
0
Teletext Subtitles
0
1
Open Subtitles
0
0
1
1
Surround Sound
No
Yes
0
1
0
1
No
Subtitles in active image area
Subtitles out of active image area
Reserved
0
1
Copyright
No
Yes
0
1
Copy Protection
No copyright asserted or unknown
Copyright asserted
0
1
Copying not restricted
Copying restricted
500mV
RUN-IN
SEQUENCE
START
CODE
W0
W1
W2
W3
W4
W5
W6
W7
W8
W9
W10 W11 W12 W13
ACTIVE
VIDEO
11.0µs
06399-099
38.4µs
42.5µs
図98.
WSSの波形図
― 72 ―
REV. 0
ADV7342/ADV7343
付録3―SDクローズド・キャプショニング
サブアドレス0x91∼0x94
ADV7342/ADV7343は、カラー送信用の標準テレビ同期波形
に準拠したクローズド・キャプショニングをサポートしていま
す。クローズド・キャプショニングは、奇数フィールドのライ
ン21と偶数フィールドのライン284のブランク・アクティブ・
ライン区間で送信されます。
クローズド・キャプショニングは、キャプション・データに周
波数ロックおよび位相ロックした7 サイクルのサイン波バース
トで構成されています。クロック・ラン・イン信号の後、ブラ
ンキング・レベルが2 データ・ビットの間維持され、その後に
ロジック1 のスタート・ビットが続きます。スタート・ビット
の後には16ビットのデータが続きます。これらは、2個の8ビッ
ト・バイト、7ビットのデータ、1ビットの奇数パリティで構成
されます。これらのバイトのデータは、 SD クローズド・キャ
プショニング・レジスタ（サブアドレス 0x93 ∼ 0x94 ）に格納
されます。
ADV7342/ADV7343は、拡張クローズド・キャプショニング
動作もサポートしています。この機能は、偶数フィールドでア
クティブになり、スキャン・ライン284上にエンコードされて
います。この動作用のデータは、 SD クローズド・キャプショ
ニング・レジスタ（サブアドレス 0x91 ∼ 0x92 ）に格納されま
す。
ド・キャプショニングにサポートするためのすべてのクロック・
ラン・イン信号とタイミングを自動生成します。クローズド・
キャプショニングがイネーブルされている場合は、ライン21区
間とライン284区間のすべてのピクセル入力は無視されます。
ライン21とライン284に対するクローズド・キャプショニング
情報は、FCC Code of Federal Regulations (CFR) 47 Section
15.119およびEIA-608により規定されています。
ADV7342/ADV7343は、シングル・バッファリング方式を採
用しています。これは、クローズド・キャプショニング・バッ
ファの深さが1バイトであり、深さ2バイトの他のバッファリン
グ・システムとは異なり、クローズド・キャプショニング・
データの出力でフレーム遅延が存在しないことを意味します。
データは、ライン21とライン284に出力される1ライン前にロー
ドする必要があります。この方式の代表的な実装環境には、
_______
VSYNCを使ってマイクロプロセッサに割り込み、各フィール
ドに新しいデータ（ 2 バイト）をロードする方法があります。
送信する新しいデータがない場合は、2 本のデータ・レジスタ
にゼロを挿入します。これは、ゼロ設定と呼ばれています。制
御コードをロードすることも重要です。すべての制御コードは
ダブル・バイトでライン21に配置されます。そうでない場合は、
TVはこれらを認識しません。「Hello World」のような奇数文
字数のメッセージがある場合には、最後にブランク文字を追加
して、キャプションの最後で2バイトの制御コードが同じ
フィールドに配置されるようにする必要があります。
12.91µs
7 CYCLES OF
0.5035MHz
CLOCK RUN-IN
TWO 7-BIT + PARITY
ASCII CHARACTERS
(DATA)
P
A
R
I
T
Y
S
T
A D0 TO D6
R
T
50 IRE
D0 TO D6
BYTE 0
40 IRE
REFERENCE COLOR BURST
(9 CYCLES)
FREQUENCY = FSC = 3.579545MHz
AMPLITUDE = 40 IRE
10.003µs
27.382µs
33.764µs
図99. SDクローズド・キャプショニングの波形、NTSC
REV. 0
― 73 ―
P
A
R
I
T
Y
BYTE 1
06399-100
10.5 ± 0.25µs
ADV7342/ADV7343 は、ライン21 とライン284 上でクローズ
ADV7342/ADV7343
付録4―内部テスト・パターン生成
SDテスト・パターン
ADV7342/ADV7343は、SDカラー・バーとブラック・バーの
テスト・パターンを生成できます。
表56のレジスタ設定は、SD NTSC 75％のカラー・バー・テス
ト・パターンの生成に使用します。CVBS出力はDAC 4で得ら
れ、Sビデオ（Y/C）出力はDAC 5とDAC 6上にあり、YPrPb
出力はDAC 1からDAC 3上にあります。パワーアップ時にデ
フォルトで、サブキャリア周波数レジスタはNTSC用の適切な
値になります。その他すべてのレジスタは、通常／デフォルト
として設定されます。
表56.
SD NTSCのカラー・バー・テスト・パターン・レジスタの
なお、FSCレジスタの設定に際しては、FSC0、FSC1、FSC2、FSC3
の順序で値を書き込む必要があります。書き込まれる F SC 値全
体が受け付けられるのは、FSC3の書込みが完了した後です。
ED/HDテスト・パターン
ADV7342/ADV7343は、ED/HDのカラー・バー、ブラック・
バー、およびハッチのテスト・パターンを生成できます。
表58のレジスタ設定は、ED 525pのハッチ・テスト・パターン
の生成に使用します。YPrPb出力は、DAC 1からDAC 3上で得
られます。その他すべてのレジスタは、通常／デフォルトとし
て設定されます。
表58.
書込み
ED 525pのハッチ・テスト・パターン・レジスタの
書込み
Subaddress
Setting
0x00
0xFC
0x82
0xC9
0x84
0x40
Subaddress
Setting
0x00
0x1C
0x01
0x10
0x31
0x05
SD NTSCブラック・バー・テスト・パターンを生成するとき
は、表56と同じ設定を使用し、サブアドレス0x02に0x24を追
加で書き込みます。
ED 525pのブラック・バー・テスト・パターンを生成するとき
は、表58と同じ設定を使用し、サブアドレス0x02に0x24を追
PAL出力のテスト・パターンの場合には、同じ設定を使用しま
すが、サブアドレス 0x80 には 0x11 を設定し、サブキャリア周
波数レジスタについては、表57に示すように設定します。
ED 525pのフラット・フィールド・テスト・パターンを生成す
るときは、表58と同じ設定を使用しますが、サブアドレス0x31
には0x0Dを書き込みます。
表57. PALのFSCレジスタの書込み
ハッチとフラット・フィールドのテスト・パターンの Y 、 Cr 、
Cb レベルを制御するときは、それぞれ、サブアドレス 0x36 、
0x37、0x38を使用します。
Subaddress
Description
Setting
0x8C
FSC0
0xCB
0x8D
FSC1
0x8A
0x8E
FSC2
0x09
0x8F
FSC3
0x2A
加で書き込みます。
525p以外のED/HD規格の場合には、表58（およびそれ以降の
解説）と同じ設定を使用しますが、サブアドレス0x30のビット
[7:3]は適宜更新されます。
― 74 ―
REV. 0
ADV7342/ADV7343
付録5―SDタイミング
モード0（CCIR-656）―スレーブ・オプション（サブアドレス0x8A＝XXXXX000）
ADV7342/ADV7343は、ピクセル・データに組み込まれたSAV（start of active video）とEAV（end of active video）のタイム・コー
ドによって制御されます。すべてのタイミング情報は、4バイトの同期パターンを使用して送信されます。同期パターンは、アクティ
_________
_________
ブ・ピクチャおよびリトレースの間に、各ラインの直前直後に送信されます。S_VSYNCピンとS_HSYNCピンが使用されない場合は、
このモードでは、これらのピンをハイレベルに接続しておく必要があります。
ANALOG
VIDEO
EAV CODE
ANCILLARY DATA
(HANC)
4 CLOCK
NTSC/PAL M SYSTEM
(525 LINES/60Hz)
PAL SYSTEM
(625 LINES/50Hz)
8 1 8 1 F 0 0 X C Y C Y C Y C Y C
b
r
b
0 0 0 0 F 0 0 Y b
r
0 F F A A A
0 F F B B B
4 CLOCK
268 CLOCK
4 CLOCK
4 CLOCK
280 CLOCK
1440 CLOCK
1440 CLOCK
06399-101
INPUT PIXELS
SAV CODE
C
F 0 0 X 8 1 8 1
Y
Y
r
F 0 0 Y 0 0 0 0
START OF ACTIVE
VIDEO LINE
END OF ACTIVE
VIDEO LINE
図100. SDスレーブ・モード0
モード0（CCIR-656）―マスター・オプション（サブアドレス0x8A＝XXXXX001）
ADV7342/ADV7343 は、 CCIR656
規格での SAV と EAV のタイム・コードに必要な H 信号と F 信号を生成します。 H ビットは
_________
_________
S_HSYNCに出力され、FビットはS_VSYNCに出力されます。
DISPLAY
522
523
DISPLAY
VERTICAL BLANK
524
525
1
2
3
4
5
6
7
8
9
10
11
20
21
22
H
EVEN FIELD
F
ODD FIELD
DISPLAY
260
261
DISPLAY
VERTICAL BLANK
262
263
264
265
266
267
268
269
270
271
272
273
274
283
284
285
F
ODD FIELD
06399-102
H
EVEN FIELD
図101. SDマスター・モード0、NTSC
REV. 0
― 75 ―
ADV7342/ADV7343
DISPLAY
622
DISPLAY
VERTICAL BLANK
623
624
625
1
2
4
3
5
6
7
21
22
23
H
ODD FIELD
EVEN FIELD
F
DISPLAY
309
DISPLAY
VERTICAL BLANK
310
311
312
313
314
315
316
318
317
319
335
334
320
336
ODD FIELD
F
06399-103
H
EVEN FIELD
図102.
SDマスター・モード0、PAL
ANALOG
VIDEO
06399-104
H
F
図103.
SDマスター・モード0、データ変化
モード1―スレーブ・オプション（サブアドレス0x8A＝XXXXX010）
_______
このモードでは、ADV7342/ADV7343は水平同期信号と奇数／偶数フィールド信号を受け付けます。HSYNCがローレベルのとき、
フィールド入力の変化は、新しいフレーム（つまり、垂直リトレース）を意味します。
ADV7342/ADV7343
は、CCIR-624に従って、
_______
_________
_________
通常ブランクの全ラインを自動的にブランクにします。HSYNCとFIELDは、それぞれS_HSYNCピンとS_VSYNCピンの入力です。
DISPLAY
522
523
DISPLAY
VERTICAL BLANK
524
525
1
2
3
4
5
6
7
8
9
10
11
20
21
22
HSYNC
FIELD
EVEN FIELD ODD FIELD
DISPLAY
260
261
DISPLAY
VERTICAL BLANK
262
263
264
265
266
267
268
269
270
271
272
273
274
283
284
285
FIELD
ODD FIELD
06399-105
HSYNC
EVEN FIELD
図104.
SDスレーブ・モード1、NTSC
― 76 ―
REV. 0
ADV7342/ADV7343
DISPLAY
622
623
DISPLAY
VERTICAL BLANK
624
625
1
2
3
4
5
7
6
21
22
23
HSYNC
FIELD
EVEN FIELD
ODD FIELD
DISPLAY
309
310
DISPLAY
VERTICAL BLANK
311
312
313
314
315
316
317
318
319
320
334
335
336
ODD FIELD
FIELD
06399-106
HSYNC
EVEN FIELD
図105.
SDスレーブ・モード1、PAL
モード1―マスター・オプション（サブアドレス0x8A＝XXXXX011）
_______
このモードでは、ADV7342/ADV7343は水平同期信号と奇数／偶数フィールド信号を生成できます。HSYNCがローレベルのとき、
フィールド入力の変化は、新しいフレーム（つまり、垂直リトレース）を意味します。ADV7342/ADV7343は、CCIR-624に従って、
通常ブランクの全ラインを自動的にブランクにします。ピクセル・データは、タイミング信号の変化の後に続く立上がりクロック・
_______
_________
_________
エッジでラッチされます。HSYNCとFIELDは、それぞれS_HSYNCピンとS_VSYNCピンの出力です。
HSYNC
FIELD
Cb
Y
Cr
PAL = 132 × CLOCK/2
NTSC = 122 × CLOCK/2
図106.
Y
06399-107
PIXEL
DATA
SDタイミング・モード1、奇数／偶数フィールド変化（マスター／スレーブ）
モード2―スレーブ・オプション（サブアドレス0x8A＝XXXXX100） _______
_______
このモードでは、ADV7342/ADV7343は水平と垂直の同期信号を受け付けます。
HSYNC
入力とVSYNC 入力でローレベル変化が同時
_______
_______
に発生すると、奇数フィールドの開始を意味します。HSYNCがハイレベルのときのVSYNCのローレベル変化は、偶数フィールドの
_______
開始を意味します。ADV7342/ADV7343
は、CCIR-624に従って、通常ブランクの全ラインを自動的にブランクにします。HSYNCと
_______
_________
_________
VSYNCは、それぞれS_HSYNCピンとS_VSYNCピンの入力です。
REV. 0
― 77 ―
ADV7342/ADV7343
DISPLAY
522
DISPLAY
VERTICAL BLANK
523
524
525
1
4
3
2
5
7
6
8
10
9
20
11
21
22
HSYNC
VSYNC
ODD FIELD
EVEN FIELD
DISPLAY
260
DISPLAY
VERTICAL BLANK
261
262
263
264
265
266
267
268
269
270
271
272
273
283
274
284
285
VSYNC
EVEN FIELD
ODD FIELD
図107.
SDスレーブ・モード2、NTSC
DISPLAY
622
06399-108
HSYNC
DISPLAY
VERTICAL BLANK
623
624
625
1
2
3
4
5
6
7
21
22
23
HSYNC
VSYNC
EVEN FIELD
ODD FIELD
DISPLAY
309
DISPLAY
VERTICAL BLANK
310
311
312
313
314
315
316
317
318
319
320
334
335
336
EVEN FIELD
ODD FIELD
VSYNC
06399-109
HSYNC
図108.
SDスレーブ・モード2、PAL
モード2―マスター・オプション（サブアドレス0x8A＝XXXXX101） _______
_______
このモードでは、ADV7342/ADV7343は水平と垂直の同期信号を生成できます。HSYNC 入力とVSYNC 入力でローレベル変化が同時
に発生すると、奇数フィールドの開始を意味します。
_______
_______
HSYNCがハイレベルのときのVSYNCのローレベル変化は、偶数フィールドの開始を意味します。
ADV7342/ADV7343
は、CCIR_______ _______
_________
_________
624に従って、通常ブランクの全ラインを自動的にブランクにします。HSYNCとVSYNCは、それぞれS_HSYNCピンとS_VSYNCピ
ンの出力です。
HSYNC
VSYNC
Cb
Y
Cr
PAL = 132 × CLOCK/2
NTSC = 122 × CLOCK/2
図109.
Y
06399-110
PIXEL
DATA
SDタイミング・モード2、偶数から奇数へのフィールド変化（マスター／スレーブ）
― 78 ―
REV. 0
ADV7342/ADV7343
HSYNC
VSYNC
PAL = 864 × CLOCK/2
NTSC = 858 × CLOCK/2
PIXEL
DATA
Cb
Cr
Y
Cb
06399-111
Y
PAL = 132 × CLOCK/2
NTSC = 122 × CLOCK/2
図110. SDタイミング・モード2、奇数から偶数へのフィールド変化（マスター／スレーブ）
モード3―マスター／スレーブ・オプション（サブアドレス0x8A＝XXXXX110またはXXXXX111）
_______
このモードでは、ADV7342/ADV7343は水平同期信号と奇数／偶数フィールド信号を受け付けるか、あるいは生成します。HSYNCが
ハイレベルのとき、フィールド入力の変化は、新しいフレーム（つまり、垂直リトレース）を意味します。
ADV7342/ADV7343
は、
_______ _______
_________
CCIR-624 に従って、通常ブランクの全ラインを自動的にブランクにします。 HSYNC と VSYNC は、それぞれ S_HSYNC ピンと
_________
S_VSYNCピン上で、マスター・モードでは出力、スレーブ・モードでは入力です。
DISPLAY
522
523
DISPLAY
VERTICAL BLANK
524
525
1
2
4
3
5
6
7
8
9
10
20
11
21
22
HSYNC
FIELD
EVEN FIELD
ODD FIELD
DISPLAY
260
DISPLAY
VERTICAL BLANK
261
262
263
264
265
266
267
268
269
270
271
272
273
283
274
285
284
FIELD
ODD FIELD
06399-112
HSYNC
EVEN FIELD
図111. SDタイミング・モード3、NTSC
DISPLAY
622
623
DISPLAY
VERTICAL BLANK
624
625
1
2
3
5
4
6
21
7
22
23
HSYNC
FIELD
EVEN FIELD
ODD FIELD
DISPLAY
309
310
DISPLAY
VERTICAL BLANK
311
312
313
314
315
316
317
318
319
320
334
335
336
FIELD
EVEN FIELD
06399-113
HSYNC
ODD FIELD
図112. SDタイミング・モード3、PAL
REV. 0
― 79 ―
ADV7342/ADV7343
付録6―HDタイミング
DISPLAY
FIELD 1
VERTICAL BLANKING INTERVAL
1124
1125
1
2
3
4
5
6
7
8
20
21
22
560
P_VSYNC
P_HSYNC
DISPLAY
VERTICAL BLANKING INTERVAL
FIELD 2
561
562
563
564
565
566
567
568
569
570
583
584
585
1123
P_HSYNC
図113.
_______ _______
1080i HSYNCとVSYNCの入力タイミング
― 80 ―
06399-114
P_VSYNC
REV. 0
REV. 0
図116.
06399-120
06399-117
700mV
Pbレベル―NTSC
図119.
― 81 ―
Pbレベル―PAL
BLACK
BLUE
図118.
RED
Prレベル―NTSC
MAGENTA
06399-119
BLACK
BLUE
RED
MAGENTA
図117.
GREEN
06399-118
WHITE
BLACK
BLUE
RED
MAGENTA
GREEN
CYAN
YEL L O W
BLACK
BLUE
RED
MAGENTA
GREEN
CYAN
YEL L O W
WHITE
700mV
GREEN
700mV
CYAN
Yレベル―NTSC
YELLOW
WHITE
06399-115
300mV
CYAN
06399-116
BLACK
BLUE
RED
MAGENTA
700mV
YEL L O W
WHITE
BLACK
BLUE
RED
MAGENTA
図115.
GREEN
CYAN
YELLOW
WHITE
図114.
GREEN
CYAN
YEL L O W
WHITE
ADV7342/ADV7343
付録7―ビデオ出力レベル
SD YPrPb出力レベル―SMPTE/EBU N10
パターン：100％のカラー・バー
300mV
Yレベル―PAL
700mV
Prレベル―PAL
700mV
ADV7342/ADV7343
ED/HD YPrPb出力レベル
EIA-770.2, STANDARD FOR Y
INPUT CODE
EIA-770.3, STANDARD FOR Y
INPUT CODE
OUTPUT VOLTAGE
OUTPUT VOLTAGE
940
940
700mV
700mV
64
64
300mV
300mV
EIA-770.2, STANDARD FOR Pr/Pb
EIA-770.3, STANDARD FOR Pr/Pb
OUTPUT VOLTAGE
OUTPUT VOLTAGE
960
960
600mV
512
700mV
64
図120.
64
EIA-770.2規格の出力信号（525p/625p）
EIA-770.1, STANDARD FOR Y
INPUT CODE
06399-123
700mV
06399-121
512
図122.
INPUT CODE
OUTPUT VOLTAGE
782mV
EIA-770.3規格の出力信号（1080i/720p）
Y–OUTPUT LEVELS FOR
FULL INPUT SELECTION
OUTPUT VOLTAGE
1023
940
700mV
714mV
64
64
300mV
286mV
EIA-770.1, STANDARD FOR Pr/Pb
INPUT CODE
OUTPUT VOLTAGE
700mV
700mV
300mV
EIA-770.1規格の出力信号（525p/625p）
06399-124
64
06399-122
64
図121.
OUTPUT VOLTAGE
1023
960
512
Pr/Pb–OUTPUT LEVELS FOR
FULL INPUT SELECTION
図123. フル入力選択用の出力レベル
― 82 ―
REV. 0
ADV7342/ADV7343
SD/ED/HD RGB出力レベル
パターン：100／75％のカラー・バー
R
R
700mV/525mV
700mV/525mV
300mV
300mV
G
G
700mV/525mV
700mV/525mV
300mV
300mV
B
B
06399-125
300mV
300mV
図124. SD/ED RGB出力レベル―RGB同期ディス
エーブル
06399-127
700mV/525mV
700mV/525mV
図126. HD RGB出力レベル―RGB同期ディスエーブル
R
R
600mV
700mV/525mV
700mV/525mV
300mV
300mV
0mV
0mV
G
G
700mV/525mV
600mV
700mV/525mV
300mV
300mV
0mV
0mV
B
B
700mV/525mV
600mV
700mV/525mV
06399-126
0mV
図125. SD/ED RGB出力レベル―RGB同期イネーブル
REV. 0
0mV
図127. HD RGB出力レベル―RGB同期イネーブル
― 83 ―
06399-128
300mV
300mV
ADV7342/ADV7343
SD出力プロット
VOLTS
VOLTS IRE:FLT
0.6
100
0.4
0.5
50
0
0
–0.2
F1
L76
L608
30
40
50
60
MICROSECONDS
APL = 44.5%
PRECISION MODE OFF
SYNCHRONOUS SYNC = A
525 LINE NTSC
µ
FRAMES SELECTED 1, 2
SLOW CLAMP TO 0.00V AT 6.72µs
0
10
20
図128.
0
10
20
30
40
50
60
MICROSECONDS
NOISE REDUCTION: 0.00dB
PRECISION MODE OFF
APL = 39.1%
625 LINE NTSC NO FILTERING
SYNCHRONOUS SOUND-IN-SYNC OFF
SLOW CLAMP TO 0.00 AT 6.72µs
FRAMES SELECTED 1, 2, 3, 4
NTSCカラー・バー（75％）
図131.
06399-132
–50
06399-129
0
0.2
PALカラー・バー（75％）
VOLTS
VOLTS IRE:FLT
0.6
0.5
0.4
50
0.2
0
00
0
F2
L238
10
L575
20
30
40
50
60
MICROSECONDS
NOISE REDUCTION: 15.05dB
APL = 44.3%
PRECISION MODE OFF
525 LINE NTSC NO FILTERING
SYNCHRONOUS SYNC = SOURCE
SLOW CLAMP TO 0.00V AT 6.72µs
µ
FRAMES SELECTED 1, 2
図129.
0
10
20
30
40
50
60
70
MICROSECONDS
APL NEEDS SYNC SOURCE.
NO BUNCH SIGNAL
625 LINE PAL NO FILTERING
PRECISION MODE OFF
SLOW CLAMP TO 0.00 AT 6.72µs
SYNCHRONOUS SOUND-IN-SYNC OFF
FRAMES SELECTED 1
NTSCルミナンス
図132.
06399-133
–0.2
06399-130
0
PALルミナンス
VOLTS
VOLTS IRE:FLT
0.4
50
0.5
0.2
0
0
0
–0.2
–50
–0.4
–0.5
F1
L76
L575
20
図130.
0
06399-131
10
NTSCクロミナンス
10
20
30
40
50
60
MICROSECONDS
APL NEEDS SYNC SOURCE.
NO BUNCH SIGNAL
PRECISION MODE OFF
625 LINE PAL NO FILTERING
SLOW CLAMP TO 0.00 AT 6.72µs
SYNCHRONOUS SOUND-IN-SYNC OFF
FRAMES SELECTED 1
図133.
― 84 ―
PALクロミナンス
REV. 0
06399-134
30
40
50
60
MICROSECONDS
NOISE REDUCTION: 15.05dB
PRECISION MODE OFF
APL NEEDS SYNC SOURCE.
SYNCHRONOUS SYNC = B
525 LINE NTSC NO FILTERING
FRAMES SELECTED 1, 2
SLOW CLAMP TO 0.00 AT 6.72µs
0
ADV7342/ADV7343
付録8―ビデオ規格
0HDATUM
SMPTE 274M
ANALOG WAVEFORM
DIGITAL HORIZONTAL BLANKING
*1
272T
4T
ANCILLARY DATA
(OPTIONAL) OR BLANKING CODE
EAV CODE
1920T
DIGITAL
ACTIVE LINE
F 0 0 F C
V b Y C
r
F 0 0 H*
0 0 F
0 0 V
H*
F
F
INPUT PIXELS
4T
SAV CODE
4 CLOCK
SAMPLE NUMBER
2112
C Y
r
4 CLOCK
0
2199
2116 2156
44
188
192
2111
06399-135
FVH* = FVH AND PARITY BITS
SAV/EAV: LINE 1–562: F = 0
SAV/EAV: LINE 563–1125: F = 1
SAV/EAV: LINE 1–20; 561–583; 1124–1125: V = 1
SAV/EAV: LINE 21–560; 584–1123: V = 0
FOR A FRAME RATE OF 30Hz: 40 SAMPLES
FOR A FRAME RATE OF 25Hz: 480 SAMPLES
図134. EAV/SAV入力データのタイミング図（SMPTE 274M）
SMPTE 293M
ANALOG WAVEFORM
ANCILLARY DATA
(OPTIONAL)
EAV CODE
INPUT PIXELS
F
F 0 0 V
F 0 0 H*
F 0 0 F
V
F 0 0 H*
4 CLOCK
4 CLOCK
719
SAMPLE NUMBER
723 736
0HDATUM
799
DIGITAL
ACTIVE LINE
SAV CODE
853
C
C
b Y r
C
Y r Y
857 0
719
DIGITAL HORIZONTAL BLANKING
06399-136
FVH* = FVH AND PARITY BITS
SAV: LINE 43–525 = 200H
SAV: LINE 1–42 = 2AC
EAV: LINE 43–525 = 274H
EAV: LINE 1–42 = 2D8
図135. EAV/SAV入力データのタイミング図（SMPTE 293M）
522
523
524
ACTIVE
VIDEO
VERTICAL BLANK
525
1
2
5
6
7
8
9
12
13
図136. SMPTE 293M（525p）
REV. 0
― 85 ―
14
15
16
42
43
44
06399-137
ACTIVE
VIDEO
ADV7342/ADV7343
622
623
ACTIVE
VIDEO
VERTICAL BLANK
624
1
625
2
5
4
6
7
8
9
10
12
11
13
43
44
45
06399-138
ACTIVE
VIDEO
図137. ITU-R BT.1358（625p）
DISPLAY
747
748
749
1
750
4
3
2
5
6
7
8
25
26
27
744
745
06399-139
VERTICAL BLANKING INTERVAL
図138. SMPTE 296M（720p）
DISPLAY
VERTICAL BLANKING INTERVAL
FIELD 1
1124
1125
1
2
3
4
5
6
7
8
20
21
560
22
DISPLAY
VERTICAL BLANKING INTERVAL
561
562
563
564
565
566
567
568
569
570
583
584
585
1123
06399-140
FIELD 2
図139. SMPTE 274M（1080i）
― 86 ―
REV. 0
ADV7342/ADV7343
外形寸法
0.75
0.60
0.45
12.20
12.00 SQ
11.80
1.60
MAX
64
49
1
48
10.20
10.00 SQ
9.80
TOP VIEW
(PINS DOWN)
0.15
0.05
SEATING
PLANE
0.20
0.09
7°
3.5°
0°
16
33
32
17
0.08
COPLANARITY
VIEW A
VIEW A
ROTATED 90° CCW
0.50
BSC
LEAD PITCH
0.27
0.22
0.17
COMPLIANT TO JEDEC STANDARDS MS-026-BCD
051706-A
1.45
1.40
1.35
D06399-0-10/06(0)-J
PIN 1
図140. 64ピン薄型クワッド・フラット・パッケージ［LQFP］
（ST-64-2）
寸法単位：mm
オーダー・ガイド
Macrovision1
Temperature Range Antitaping
Package Description
Package
Option
ADV7342BSTZ2
−40℃ to +85℃
Yes
64-Lead Low Profile Quad Flat Package [LQFP]
ST-64-2
2
−40℃ to +85℃
ST-64-2
Model
ADV7343BSTZ
1
2
No
64-Lead Low Profile Quad Flat Package [LQFP]
EVAL-ADV7342EBZ2
Yes
ADV7342 Evaluation Platform
EVAL-ADV7343EBZ2
No
ADV7343 Evaluation Platform
Macrovision対応のICでは、購入者は、Macrovision Rev 7.1.L1準拠のビデオを出力できるICの承認されたライセンシー（正規の購入者）であることが必要です。
Z＝鉛フリー製品
アナログ・デバイセズ社またはその二次ライセンスを受けた関連会社からライセンスの対象となるI2Cコンポーネントを購入した場合、購入者にはこれらのコンポーネントをI2Cシ
ステムで使用するフィリップス社のI2Cの特許権に基づくライセンスが許諾されます。ただし、フィリップス社が規定するI2C規格仕様に準拠したシステムが必要です。
REV. 0
― 87 ―