1.0GSPS、12/14/16ビットの デュアルD/Aコンバータ AD9776/AD9778/AD9779 概要 特長 DAC出力サンプル・レート：1GSPS 単電源動作：1.8V/3.3V 低消費電力：1.0W＠1GSPS、600mW＠500MSPS、フル動作 条件 SFDR＝78dBc（fOUT＝100MHzまで） シングル・キャリアWCDMA ACLR＝79dBc＠80MHz IF 調整可能なセットアップ／ホールドを備えたCMOSデータ入力 インターフェース アナログ出力：8.7∼31.7mAで調節可能、RL＝25∼50Ω 新しい2/4/8×インターポレータ／複素変調器により、DAC帯 域幅のどこにでもキャリアを配置可能 補助DACにより外付けVGAの制御とオフセット制御が可能 マルチチップ同期インターフェース 高性能、低ノイズのPLLクロック逓倍器 デジタル反転sincフィルタ 100ピン、露出パドル型TQFPパッケージ AD9776（12ビット）／AD9778（14ビット）／AD9779（16 ビット）は、1GSPSのサンプル・レートを提供する、高ダイナ ミック・レンジのデュアルD/Aコンバータ（DAC）で、ナイキ スト周波数までのマルチキャリアの生成が可能です。これらの デバイスは、複雑なデジタル変調やゲイン／オフセット補償な ど、ダイレクト・コンバージョン方式の送信アプリケーション に最適な機能を備えています。DAC出力は、AD8349などのア ナログ直交変調器とのシームレスなインターフェースを実現で きるように最適化されています。シリアル・ペリフェラル・イ ンターフェース（SPI）によって、多くの内部パラメータの設 定／読出しが可能です。出力フルスケール電流は、10∼30mA の範囲で設定できます。高度な0.18µm CMOSプロセスで製造 され、1.8V電源と3.3V電源で動作し、総消費電力は1.0Wです。 100ピンTQFPパッケージで提供しています。 製品のハイライト 1. 超低ノイズと優れた相互変調歪み（ IMD ）性能により、 アプリケーション 無線インフラストラクチャ デジタル高／低IF合成 内部デジタル・アップコンバージョン機能 送信ダイバーシティ ワイドバンド通信システム ポイントtoポイント無線、LMDS マルチキャリアWCDMA マルチキャリアGSM REV. 0 アナログ・デバイセズ株式会社 ベースバンドから中間周波数までのワイドバンド信号の高 品質合成が可能です。 2. 独自のDAC出力スイッチング技術により、動的性能を高め ます。 3. 電流出力は、さまざまなシングルエンド回路または差動回 路トポロジ用に簡単に設定できます。 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の 利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま せん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するもので もありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有 に属します。 ※日本語データシートはREVISIONが古い場合があります。最新の内容については、英語版をご参照ください。 © 2005 Analog Devices, Inc. All rights reserved. 本 社／ 〒105-6891 東京都港区海岸1-16-1 ニューピア竹芝サウスタワービル 電話03（5402）8200 大阪営業所／ 〒532-0003 大阪府大阪市淀川区宮原3-5-36 新大阪MTビル2号 電話06（6350）6868 AD9776/AD9778/AD9779 目次 機能ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 ピン配置と機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 用語の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 動作原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23 シリアル・ペリフェラル・インターフェース. . . . . . . . . . . 23 MSB/LSB転送 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 SPIレジスタのマップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 インターポレーション・フィルタのアーキテクチャ . . . . . . . . 29 インターポレーション・フィルタの最小／最大幅仕様 . . 33 DACCLK入力の駆動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33 フルスケール電流の生成. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36 消費電力. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37 パワーダウン・モードとスリープ・モード. . . . . . . . . . . . . 38 インターリーブ・データ・モード. . . . . . . . . . . . . . . . . . . . . 39 タイミング情報. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 評価用ボードの動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 実装された直交変調器AD8349を使用するための 評価用ボードの変更. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47 評価用ボードの回路図. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48 外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 改訂履歴 7/05―Revision 0: Initial Version ―2― REV. 0 AD9776/AD9778/AD9779 機能ブロック図 SYNC_O 遅延ライン クロック発生／分配 SYNC_I DATACLK_OUT クロック 逓倍器 2×/4×/8× 遅延ライン データ・ アセンブラ P1D(15:0) SYNC1 Iラッチ 2× 2× Qラッチ 2× 2× CLK– 16ビット IDAC 2× n× fDAC /8 n = 1∼7 P2D(15:0) CLK+ IOUT1_P IOUT1_N 複素変調器 2× SYNC1 16ビット QDAC IOUT2_P IOUT2_N デジタル・コントローラ 10 ゲイン 10 ゲイン シリアル・ ペリフェラル・ インターフェース リファレンス とバイアス パワーオン・ リセット 10 RSET ゲイン AUX1_P AUX1_N ゲイン AUX2_P AUX2_N SDO SD I O S CLK CSB 05361-001 10 図1 REV. 0 VREF ―3― AD9776/AD9778/AD9779 仕様 特に指定のない限り、TMIN∼TMAX、AVDD33＝3.3V、DVDD33＝3.3V、DVDD18＝1.8V、CVDD18＝1.8V、IOUTFS＝20mA、最大サ ンプル・レート。 表1. AD9776/AD9778/AD9779のDC仕様 AD9776 パラメータ Min Typ AD9778 Max Min Typ AD9779 Max Min Typ Max 単位 12 14 16 ビット 微分非直線性（DNL） ±0.1 ±0.65 ±2.1 LSB 積分非直線性（INL） ±0.6 ±1 ±3.7 LSB 分解能 精度 メインDAC出力 オフセット誤差 −0.001 0 ＋0.001 −0.001 0 ±2 ゲイン誤差 （内部リファレンス使用時） フルスケール出力電流1 8.66 出力コンプライアンス電圧範囲 −1.0 出力抵抗 20.2 ＋0.001 −0.001 0 ±2 31.66 8.66 ＋1.0 −1.0 20.2 ＋0.001 % FSR ±2 31.66 8.66 ＋1.0 −1.0 20.2 % FSR 31.66 mA ＋1.0 V 10 10 10 MΩ ゲインDACの単調性保証 メインDAC温度ドリフト オフセット 0.04 0.04 0.04 ppm/°C ゲイン 100 100 100 ppm/°C リファレンス電圧 30 30 30 ppm/°C 補助DAC出力 10 分解能 10 10 ビット フルスケール出力電流1 −1.998 ＋1.998 −1.998 ＋1.998 −1.998 ＋1.998 mA 出力コンプライアンス電圧範囲 （ソース） 0 1.6 0 1.6 0 1.6 V 出力コンプライアンス電圧範囲 （シンク） 0.8 1.6 0.8 1.6 0.8 1.6 V 1 1 1 MΩ 内部リファレンス電圧 1.2 1.2 1.2 V 出力抵抗 5 5 5 kΩ 出力抵抗 補助DACの単調性保証 リファレンス アナログ電源電圧 AVDD33 3.13 3.3 3.47 3.13 3.3 3.47 3.13 3.3 3.47 V CVDD18 1.70 1.8 1.90 1.70 1.8 1.90 1.70 1.8 1.90 V DVDD33 3.13 3.3 3.47 3.13 3.3 3.47 3.13 3.3 3.47 V DVDD18 1.70 1.8 1.90 1.70 1.8 1.90 1.70 1.8 1.90 V 250 300 250 300 250 300 mW デジタル電源電圧 消費電力 1×モード（fDAC＝100MSPS、 IF＝1MHz） 2×モード（fDAC＝320MSPS、 IF＝16MHz、PLLオフ） 498 498 498 mW 2×モード（fDAC＝320MSPS、 588 588 588 mW 572 572 572 mW IF＝16MHz、PLLオン） 4×モード（fDAC/4 Mod、 fDAC＝500MSPS、 IF＝137.5MHz、Q DACオフ） ―4― REV. 0 AD9776/AD9778/AD9779 AD9776 Min パラメータ Typ 8×モード（fDAC/4 Mod、 AD9778 Max Min 980 Typ AD9779 Max Min 980 Typ Max 980 単位 mW fDAC＝1GSPS、IF＝262.5MHz） 2 パワーダウン・モード 1 電源電圧変動除去比―AVDD33 −0.3 動作範囲 −40 ＋25 3.7 2 ＋0.3 −0.3 ＋85 −40 ＋25 3.7 2 ＋0.3 −0.3 ＋85 −40 ＋25 3.7 mW ＋0.3 %FSR/V ＋85 ℃ 10kΩの外付け抵抗に基づく。 特に指定のない限り、TMIN∼TMAX、AVDD33＝3.3V、DVDD33＝3.3V、DVDD18＝1.8V、CVDD18＝1.8V、IOUTFS＝20mA、最大サ ンプル・レート。特に指定のない限り、LVDSドライバとレシーバは、IEEE-1596 reduced range link（縮小範囲リンク）に準拠して います。 表2. AD9776/AD9778/AD9779のデジタル仕様 Min パラメータ Typ Max 単位 1575 mV ＋100 mV LVDSレシーバの入力 （SYNC_I＋、SYNC_I−）、SYNC_I＋＝VIA、SYNC_I−＝VIB 入力電圧範囲（VIAまたはVIB） 825 入力差動スレッショールド（VIDTH） −100 入力差動ヒステリシス（VIDTHH−VIDTHL） 20 レシーバの差動入力インピーダンス（RIN ） 80 1 LVDS入力レート mV 120 Ω 125 MSPS セットアップ時間（DACクロックへのSYNC_I） −0.2 ns ホールド時間（DACクロックへのSYNC_I） 1 ns LVDSドライバ出力 （SYNC_O＋、SYNC_O−）、SYNC_O＋＝VOA、SYNC_O−＝VOB、100Ω終端 出力ハイレベル電圧（VOAまたはVOB） 825 出力ローレベル電圧（VOAまたはVOB） 1025 出力差動電圧（|VOD|） 150 出力オフセット電圧（VOS） 1150 出力インピーダンス、シングルエンド（RO） 80 最大クロック・レート 1 1575 mV mV 200 100 250 mV 1250 mV 120 Ω GHz DACクロック入力（CLK＋、CLK−） ピークtoピーク電圧＠CLK＋およびCLK−2 400 800 1600 mV コモンモード電圧 300 400 500 mV 1 3 最大クロック・レート GSPS シリアル・ペリフェラル・インターフェース 最大クロック・レート（SCLK） 40 MHz 最小パルス幅ハイレベル 12.5 ns 最小パルス幅ローレベル 12.5 ns 入力データ 1 2 3 セットアップ時間（DATACLKへの入力データ（全モード）） 3.0 ns ホールド時間（DATACLKへの入力データ（全モード）） −0.78 ns 25℃での保証。25℃を超える温度では、120Ωを超えるドリフトが生じることもあります。 PLLを使用するときは、最小1Vの振幅を推奨します。 DVDD18＝CVDD18＝1.9Vのときの最大クロック・レート（typ）。 REV. 0 ―5― AD9776/AD9778/AD9779 特に指定のない限り、TMIN∼TMAX、AVDD33＝3.3V、DVDD33＝3.3V、DVDD18＝1.8V、CVDD18＝1.8V、IOUTFS＝20mA、最大サ ンプル・レート。 表3. AD9776/AD9778/AD9779のAC仕様 AD9776 パラメータ Min Typ AD9778 Max Min Typ AD9779 Max Min Typ Max 単位 スプリアス・フリー・ダイナミック・ レンジ（SFDR） fDAC＝100MSPS、fOUT＝20MHz 82 82 82 dBc fDAC＝200MSPS、fOUT＝50MHz 81 81 82 dBc fDAC＝400MSPS、fOUT＝70MHz 80 80 80 dBc fDAC＝800MSPS、fOUT＝70MHz 85 85 87 dBc fDAC＝200MSPS、fOUT＝50MHz 87 87 91 dBc fDAC＝400MSPS、fOUT＝60MHz 80 85 85 dBc fDAC＝400MSPS、fOUT＝80MHz 75 81 81 dBc fDAC＝800MSPS、fOUT＝100MH 75 80 81 dBc ツートーン相互変調歪み（IMD） ノイズ・スペクトル密度（NSD） （8トーン、500kHzトーン間隔） fDAC＝200MSPS、fOUT＝80MHz −152 −155 −158 dBm/Hz fDAC＝400MSPS、fOUT＝80MHz −155 −159 −160 dBm/Hz fDAC＝800MSPS、fOUT＝80MHz −157.5 −160 −161 dBm/Hz fDAC＝491.52MSPS、fOUT＝100MHz 76 78 79 dBc fDAC＝491.52MSPS、fOUT＝200MHz 69 73 74 dBc fDAC＝491.52MSPS、fOUT＝100MHz 77.5 80 81 dBc fDAC＝491.52MSPS、fOUT＝200MHz 76 78 78 dBc WCDMA隣接チャンネル漏れ率 （ACLR）（シングル・キャリア） WCDMA第2隣接チャンネル漏れ率 （ACLR）（シングル・キャリア） ―6― REV. 0 AD9776/AD9778/AD9779 絶対最大定格 表4 パラメータ 基準 AVDD33 AGND −0.3∼＋3.6 V DGND CGND DVDD33、DVDD18、 CVDD18 AGND −0.3∼＋1.98 V DGND CGND AGND DGND −0.3∼＋0.3 V CGND DGND AGND −0.3∼＋0.3 V CGND CGND AGND −0.3∼＋0.3 V DGND 熱抵抗 100ピン、熱特性強化型TQFPパッケージ：θJA＝27.4℃/W（自 然空冷） 定格値 I120、VREF、IPTAT AGND −0.3V∼AVDD33＋0.3V IOUT1-P、IOUT1-N、IOUT2-P、 IOUT2-N、Aux1-P、Aux1-N、 Aux2-P、Aux2-N AGND −1.0V∼AVDD33＋0.3V P1D15∼P1D0, P2D15∼P2D0 DGND −0.3V∼DVDD33＋0.3V DATACLK、TXENABLE DGND −0.3V∼DVDD33＋0.3V 左記の絶対最大定格を超えるストレスを加えると、デバイスに 恒久的な損傷を与えることがあります。この規定はストレス定 格のみを指定するものであり、この仕様の動作セクションに記 載する規定値以上でのデバイス動作を定めたものではありませ ん。デバイスを長時間絶対最大定格状態に置くと、デバイスの 信頼性に影響を与えることがあります。 CLK＋、CLK−、RESET、 CGND −0.3V∼CVDD18＋0.3V IRQ、PLL_LOCK、 SYNC_O＋、SYNC_O−、 SYNC_I＋、SYNC_I− RESET、IRQ、 DGND −0.3V∼DVDD33＋0.3V PLL_LOCK、SYNC_O＋、 SYNC_O−、SYNC_I＋、 SYNC_I−、CSB、 SCLK、SDIO、SDO ジャンクション温度 ＋125°C 保存温度 −65∼＋150°C 注意 ESD（静電放電）の影響を受けやすいデバイスです。人体や試験機器には4000Vもの高圧の静 電気が容易に蓄積され、検知されないまま放電されることがあります。本製品は当社独自の ESD保護回路を内蔵してはいますが、デバイスが高エネルギーの静電放電を被った場合、回復 不能の損傷を生じる可能性があります。したがって、性能劣化や機能低下を防止するため、 ESDに対する適切な予防措置を講じることをお勧めします。 REV. 0 ―7― AD9776/AD9778/AD9779 AVDD33 AVDD33 AGND AVDD33 AGND AGND OUT2_P AGND OUT2_N AUX2_P AGND AUX2_N AUX1_N AGND AUX1_P AGND OUT1_P 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 CVDD18 1 CVDD18 1番ピン 2 CGND 3 アナログ領域 I120 74 VREF 73 IPTAT CGND 4 72 AGND CLK+ 5 71 IRQ CLK– 6 70 RESET CGND 7 69 CSB CGND 8 68 SCLK デジタル領域 CVDD18 9 AD9776 67 SDIO CVDD18 10 上面図 66 SDO （実寸ではありません） 65 PLL_LOCK AGND 12 64 DGND SYNC_I+ 13 63 SYNC_O+ SYNC_I– 14 62 SYNC_O– DGND 15 61 DVDD33 DVDD18 16 60 DVDD18 P1D<11> 17 59 NC P1D<10> 18 58 NC P1D<9> 19 57 NC P1D<8> 20 56 NC P1D<7> 21 55 P2D<0> DGND 22 54 DGND DVDD18 23 53 DVDD18 P1D<6> 24 52 P2D<1> P1D<5> 25 51 P2D<2> CGND 11 図2. P2D<3> P2D<5> P2D<4> P2D<6> P2D<7> P2D<8> DGND P2D<9> DVDD18 P2D<10> P2D<11> TXENABLE DVDD33 DATACLK NC NC NC DGND 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 DVDD18 NC P1D<0> P1D<1> P1D<2> P1D<3> P1D<4> 26 27 28 29 30 31 32 NC＝接続なし 表5. 75 05361-004 100 99 98 97 96 95 94 OUT1_N AGND AVDD33 AGND AVDD33 AGND AVDD33 AGND ピン配置と機能の説明 AD9776のピン配置 AD9776のピン機能の説明 ピン番号 記号 記号 ピン番号 記号 記号 1 CVDD18 1.8Vクロック電源 19 P1D <9> ポート1、データ入力D9 2 CVDD18 1.8Vクロック電源 20 P1D <8> ポート1、データ入力D8 3 CGND クロック・コモン 21 P1D <7> ポート1、データ入力D7 4 CGND クロック・コモン 22 DGND デジタル・コモン 5 CLK＋1 差動クロック入力 23 DVDD18 1.8Vデジタル電源 6 CLK−1 差動クロック入力 24 P1D <6> ポート1、データ入力D6 7 CGND クロック・コモン 25 P1D <5> ポート1、データ入力D5 8 CGND クロック・コモン 26 P1D <4> ポート1、データ入力D4 9 CVDD18 1.8Vクロック電源 27 P1D <3> ポート1、データ入力D3 10 CVDD18 1.8Vクロック電源 28 P1D <2> ポート1、データ入力D2 11 CGND クロック・コモン 29 P1D <1> ポート1、データ入力D1 12 AGND アナログ・コモン 30 P1D <0> ポート1、データ入力D0 13 SYNC_I＋ 差動同期入力 31 NC 接続なし 14 SYNC_I− 差動同期入力 32 DGND デジタル・コモン 15 DGND デジタル・コモン 33 DVDD18 1.8Vデジタル電源 16 DVDD18 1.8Vデジタル電源 34 NC 接続なし 17 P1D <11> ポート1、データ入力D11（MSB） 35 NC 接続なし 18 P1D <10> ポート1、データ入力D10 36 NC 接続なし ―8― REV. 0 AD9776/AD9778/AD9779 ピン番号 記号 記号 ピン番号 記号 記号 37 DATACLK データ・クロック出力 74 電圧リファレンス出力 38 DVDD33 3.3Vデジタル電源 75 I120 120µAリファレンス電流 39 TXENABLE 送信イネーブル 76 AVDD33 3.3Vアナログ電源 40 P2D <11> ポート2、データ入力D11 （MSB） 77 AGND アナログ・コモン 78 AVDD33 3.3Vアナログ電源 41 P2D <10> ポート2、データ入力D10 79 AGND アナログ・コモン 42 P2D <9> ポート2、データ入力D9 80 AVDD33 3.3Vアナログ電源 43 DVDD18 1.8Vデジタル電源 81 AGND アナログ・コモン 44 DGND デジタル・コモン 82 AGND アナログ・コモン 45 P2D <8> ポート2、データ入力D8 83 OUT2_P 差動DAC電流出力、チャンネル2 46 P2D <7> ポート2、データ入力D7 84 OUT2_N 差動DAC電流出力、チャンネル2 47 P2D <6> ポート2、データ入力D6 85 AGND アナログ・コモン 48 P2D <5> ポート2、データ入力D5 86 AUX2_P 補助DAC電圧出力、チャンネル2 49 P2D <4> ポート2、データ入力D4 87 AUX2_N 補助DAC電圧出力、チャンネル2 50 P2D <3> ポート2、データ入力D3 88 AGND アナログ・コモン 51 P2D <2> ポート2、データ入力D2 89 AUX1_N 補助DAC電圧出力、チャンネル1 52 P2D <1> ポート2、データ入力D1 90 AUX1_P 補助DAC電圧出力、チャンネル1 53 DVDD18 1.8Vデジタル電源 91 AGND アナログ・コモン 54 DGND デジタル・コモン 92 OUT1_N 差動DAC電流出力、チャンネル1 55 P2D <0> ポート2、データ入力D0 93 OUT1_P 差動DAC電流出力、チャンネル1 56 NC 接続なし 94 AGND アナログ・コモン 57 NC 接続なし 95 AGND アナログ・コモン 58 NC 接続なし 96 AVDD33 3.3Vアナログ電源 59 NC 接続なし 97 AGND アナログ・コモン 60 DVDD18 1.8Vデジタル電源 98 AVDD33 3.3Vアナログ電源 61 DVDD33 3.3Vデジタル電源 99 AGND アナログ・コモン 62 SYNC_O− 差動同期出力 100 AVDD33 3.3Vアナログ電源 63 SYNC_O＋ 差動同期出力 64 DGND デジタル・コモン 65 PLL_LOCK PLLロック・インジケータ 66 SDO SPIポート・データ出力 67 SDIO SPIポート・データ入出力 68 SCLK SPIポート・クロック 69 CSB SPIポート・チップ・セレクト・ 1 バー 70 RESET リセット、アクティブ・ハイ 71 IRQ 割込み要求 72 AGND アナログ・コモン 73 IPTAT リファレンス電流 REV. 0 ―9― VREF CLK＋ピンとCLK−ピンにおける結合差動クロック入力は、DACCLKと呼ばれ ます。 AVDD33 AVDD33 AGND AVDD33 AGND AGND OUT2_P AGND OUT2_N AUX2_P AGND AUX2_N AGND AUX1_P AUX1_N OUT1_N AGND 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 CVDD18 1 CVDD18 1番ピン 2 CGND 3 アナログ領域 I120 74 VREF 73 IPTAT CGND 4 72 AGND CLK+ 5 71 IRQ CLK– 6 70 RESET CGND 7 69 CSB CGND 8 68 SCLK CVDD18 9 AD9778 67 SDIO CVDD18 10 上面図 66 SDO （実寸ではありません） 65 PLL_LOCK AGND 12 64 DGND SYNC_I+ 13 63 SYNC_O+ SYNC_I– 14 62 SYNC_O– DGND 15 61 DVDD33 DVDD18 16 60 DVDD18 P1D<13> 17 59 NC P1D<12> 18 58 NC P1D<11> 19 57 P2D<0> P1D<10> 20 56 P2D<1> P1D<9> 21 55 P2D<2> DGND 22 54 DGND DVDD18 23 53 DVDD18 P1D<8> 24 52 P2D<3> P1D<7> 25 51 P2D<4> デジタル領域 CGND 11 P2D<5> P2D<6> P2D<7> P2D<8> P2D<9> P2D<10> DGND DVDD18 P2D<11> P2D<12> P2D<13> DVDD33 TXENABLE NC 図3. DATACLK NC P1D<0> DGND 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 DVDD18 P1D<1> P1D<2> P1D<3> P1D<4> P1D<6> 26 27 28 29 30 31 32 P1D<5> NC＝接続なし 表6. 75 05361-003 100 99 98 97 96 95 94 OUT1_P AGND AVDD33 AGND AVDD33 AGND AVDD33 AGND AD9776/AD9778/AD9779 AD9778のピン配置 AD9778のピン機能の説明 ピン番号 記号 記号 ピン番号 記号 記号 1 CVDD18 2 CVDD18 1.8Vクロック電源 21 P1D <9> ポート1、データ入力D9 1.8Vクロック電源 22 DGND デジタル・コモン 3 4 CGND クロック・コモン 23 DVDD18 1.8Vデジタル電源 CGND クロック・コモン 24 P1D <8> ポート1、データ入力D8 5 CLK＋ 1 差動クロック入力 25 P1D <7> ポート1、データ入力D7 6 CLK−1 差動クロック入力 26 P1D <6> ポート1、データ入力D6 7 CGND クロック・コモン 27 P1D <5> ポート1、データ入力D5 8 CGND クロック・コモン 28 P1D <4> ポート1、データ入力D4 9 CVDD18 1.8Vクロック電源 29 P1D <3> ポート1、データ入力D3 10 CVDD18 1.8Vクロック電源 30 P1D <2> ポート1、データ入力D2 11 CGND クロック・コモン 31 P1D <1> ポート1、データ入力D1 12 AGND アナログ・コモン 32 DGND デジタル・コモン 13 SYNC_I＋ 差動同期入力 33 DVDD18 1.8Vデジタル電源 14 SYNC_I− 差動同期入力 34 P1D <0> ポート1、データ入力D0 15 DGND デジタル・コモン 35 NC 接続なし 16 DVDD18 1.8Vデジタル電源 36 NC 接続なし 17 P1D <13> ポート1、データ入力D13（MSB） 37 DATACLK データ・クロック出力 18 P1D <12> ポート1、データ入力D12 38 DVDD33 3.3Vデジタル電源 19 P1D <11> ポート1、データ入力D11 39 TXENABLE 送信イネーブル 20 P1D <10> ポート1、データ入力D10 40 P2D <13> ポート2、データ入力D13（MSB） ― 10 ― REV. 0 AD9776/AD9778/AD9779 ピン番号 記号 記号 ピン番号 記号 記号 41 ポート2、データ入力D12 76 AVDD33 3.3Vアナログ電源 P2D <12> 42 P2D <11> ポート2、データ入力D11 77 AGND アナログ・コモン 43 DVDD18 1.8Vデジタル電源 78 AVDD33 3.3Vアナログ電源 44 DGND デジタル・コモン 79 AGND アナログ・コモン 45 P2D <10> ポート2、データ入力D10 80 AVDD33 3.3Vアナログ電源 46 P2D <9> ポート2、データ入力D9 81 AGND アナログ・コモン 47 P2D <8> ポート2、データ入力D8 82 AGND アナログ・コモン 48 P2D <7> ポート2、データ入力D7 83 OUT2_P 差動DAC電流出力、チャンネル2 49 P2D <6> ポート2、データ入力D6 84 OUT2_N 差動DAC電流出力、チャンネル2 50 P2D <5> ポート2、データ入力D5 85 AGND アナログ・コモン 51 P2D <4> ポート2、データ入力D4 86 AUX2_P 補助DAC電圧出力、チャンネル2 52 P2D <3> ポート2、データ入力D3 87 AUX2_N 補助DAC電圧出力、チャンネル2 53 DVDD18 1.8Vデジタル電源 88 AGND アナログ・コモン 54 DGND デジタル・コモン 89 AUX1_N 補助DAC電圧出力、チャンネル1 55 P2D <2> ポート2、データ入力D2 90 AUX1_P 補助DAC電圧出力、チャンネル1 56 P2D <1> ポート2、データ入力D1 91 AGND アナログ・コモン 57 P2D <0> ポート2、データ入力D0 92 OUT1_N 差動DAC電流出力、チャンネル1 58 NC 接続なし 93 OUT1_P 差動DAC電流出力、チャンネル1 59 NC 接続なし 94 AGND アナログ・コモン 60 DVDD18 1.8Vデジタル電源 95 AGND アナログ・コモン 61 DVDD33 3.3Vデジタル電源 96 AVDD33 3.3Vアナログ電源 62 SYNC_O− 差動同期出力 97 AGND アナログ・コモン 63 SYNC_O＋ 差動同期出力 98 AVDD33 3.3Vアナログ電源 64 DGND デジタル・コモン 99 AGND アナログ・コモン 65 PLL_LOCK PLLロック・インジケータ 100 AVDD33 3.3Vアナログ電源 66 SDO SPIポート・データ出力 67 SDIO SPIポート・データ入出力 68 SCLK SPIポート・クロック 69 CSB SPIポート・チップ・セレクト・ 70 RESET リセット、アクティブ・ハイ 71 IRQ 割込み要求 72 AGND アナログ・コモン 73 IPTAT リファレンス電流 74 VREF 電圧リファレンス出力 75 I120 120µAリファレンス電流 1 バー REV. 0 ― 11 ― CLK＋ピンとCLK−ピンにおける結合差動クロック入力は、DACCLKと呼ばれ ます。 AVDD33 AVDD33 AGND AVDD33 AGND AGND OUT2_P AGND OUT2_N AUX2_P AGND AUX2_N AGND AUX1_P AUX1_N OUT1_N AGND 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 CVDD18 1 CVDD18 1番ピン 2 CGND 3 アナログ領域 I120 74 VREF 73 IPTAT CGND 4 72 AGND CLK+ 5 71 IRQ CLK– 6 70 RESET CGND 7 69 CSB CGND 8 68 SCLK CVDD18 9 AD9779 67 SDIO CVDD18 10 上面図 66 SDO （実寸ではありません） 65 PLL_LOCK AGND 12 64 DGND SYNC_I+ 13 63 SYNC_O+ SYNC_I– 14 62 SYNC_O– DGND 15 61 DVDD33 DVDD18 16 60 DVDD18 P1D<15> 17 59 P2D<0> P1D<14> 18 58 P2D<1> P1D<13> 19 57 P2D<2> P1D<12> 20 56 P2D<3> P1D<11> 21 55 P2D<4> DGND 22 54 DGND DVDD18 23 53 DVDD18 P1D<10> 24 52 P2D<5> P1D<9> 25 51 P2D<6> デジタル領域 CGND 11 図4. P2D<7> P2D<8> P2D<9> P2D<10> P2D<11> P2D<12> DGND DVDD18 P2D<13> P2D<14> P2D<15> DVDD33 TXENABLE P1D<0> DATACLK P1D<1> P1D<2> DGND 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 DVDD18 P1D<4> P1D<3> P1D<5> P1D<6> P1D<8> P1D<7> 26 27 28 29 30 31 32 表7. 75 05361-004 100 99 98 97 96 95 94 OUT1_P AGND AVDD33 AGND AVDD33 AGND AVDD33 AGND AD9776/AD9778/AD9779 AD9779のピン配置 AD9779のピン機能の説明 ピン番号 記号 記号 ピン番号 記号 記号 1 CVDD18 1.8Vクロック電源 20 P1D <12> ポート1、データ入力D12 2 CVDD18 1.8Vクロック電源 21 P1D <11> ポート1、データ入力D11 3 CGND クロック・コモン 22 DGND デジタル・コモン 4 CGND クロック・コモン 23 DVDD18 1.8Vデジタル電源 5 CLK＋1 差動クロック入力 24 P1D <10> ポート1、データ入力D10 6 CLK−1 差動クロック入力 25 P1D <9> ポート1、データ入力D9 7 CGND クロック・コモン 26 P1D <8> ポート1、データ入力D8 8 CGND クロック・コモン 27 P1D <7> ポート1、データ入力D7 9 CVDD18 1.8Vクロック電源 28 P1D <6> ポート1、データ入力D6 10 CVDD18 1.8Vクロック電源 29 P1D <5> ポート1、データ入力D5 11 CGND クロック・コモン 30 P1D <4> ポート1、データ入力D4 12 AGND アナログ・コモン 31 P1D <3> ポート1、データ入力D3 13 SYNC_I＋ 差動同期入力 32 DGND デジタル・コモン 14 SYNC_I− 差動同期入力 33 DVDD18 1.8Vデジタル電源 15 DGND デジタル・コモン 34 P1D <2> ポート1、データ入力D2 16 DVDD18 1.8Vデジタル電源 35 P1D <1> ポート1、データ入力D1 17 P1D <15> ポート1、データ入力D15（MSB） 36 P1D <0> ポート1、データ入力D0（LSB） 18 P1D <14> ポート1、データ入力D14 37 DATACLK データ・クロック出力 19 P1D <13> ポート1、データ入力D13 38 DVDD33 3.3Vデジタル電源 ― 12 ― REV. 0 AD9776/AD9778/AD9779 ピン番号 記号 記号 ピン番号 記号 記号 39 TXENABLE 送信イネーブル 75 I120 120µAリファレンス電流 40 P2D <15> ポート2、データ入力D15（MSB） 76 AVDD33 3.3Vアナログ電源 41 P2D <14> ポート2、データ入力D14 77 AGND アナログ・コモン 42 P2D <13> ポート2、データ入力D13 78 AVDD33 3.3Vアナログ電源 43 DVDD18 1.8Vデジタル電源 79 AGND アナログ・コモン 44 DGND デジタル・コモン 80 AVDD33 3.3Vアナログ電源 45 P2D <12> ポート2、データ入力D12 81 AGND アナログ・コモン 46 P2D <11> ポート2、データ入力D11 82 AGND アナログ・コモン 47 P2D <10> ポート2、データ入力D10 83 OUT2_P 差動DAC電流出力、チャンネル2 48 P2D <9> ポート2、データ入力D9 84 OUT2_N 差動DAC電流出力、チャンネル2 49 P2D <8> ポート2、データ入力D8 85 AGND アナログ・コモン 50 P2D <7> ポート2、データ入力D7 86 AUX2_P 補助DAC電圧出力、チャンネル2 51 P2D <6> ポート2、データ入力D6 87 AUX2_N 補助DAC電圧出力、チャンネル2 52 P2D <5> ポート2、データ入力D5 88 AGND アナログ・コモン 53 DVDD18 1.8Vデジタル電源 89 AUX1_N 補助DAC電圧出力、チャンネル1 54 DGND デジタル・コモン 90 AUX1_P 補助DAC電圧出力、チャンネル1 55 P2D <4> ポート2、データ入力D4 91 AGND アナログ・コモン 56 P2D <3> ポート2、データ入力D3 92 OUT1_N 差動DAC電流出力、チャンネル1 57 P2D <2> ポート2、データ入力D2 93 OUT1_P 差動DAC電流出力、チャンネル1 58 P2D <1> ポート2、データ入力D1 94 AGND アナログ・コモン 59 P2D <0> ポート2、データ入力D0（LSB） 95 AGND アナログ・コモン 60 DVDD18 1.8Vデジタル電源 96 AVDD33 3.3Vアナログ電源 61 DVDD33 3.3Vデジタル電源 97 AGND アナログ・コモン 62 SYNC_O− 差動同期出力 98 AVDD33 3.3Vアナログ電源 63 SYNC_O＋ 差動同期出力 99 AGND アナログ・コモン 64 DGND デジタル・コモン 100 AVDD33 3.3Vアナログ電源 65 PLL_LOCK PLLロック・インジケータ 66 SPI_SDO SPIポート・データ出力 67 SPI_SDIO SPIポート・データ入出力 68 SCLK SPIポート・クロック 69 SPI_CSB SPIポート・チップ・セレクト・ 70 RESET リセット、アクティブ・ハイ 71 IRQ 割込み要求 72 AGND アナログ・コモン 73 IPTAT リファレンス電流 74 VREF 電圧リファレンス出力 1 ます。 バー REV. 0 CLK＋ピンとCLK−ピンにおける結合差動クロック入力は、DACCLKと呼ばれ ― 13 ― AD9776/AD9778/AD9779 代表的な性能特性 100 4.0 3.0 fDATA = 160MSPS 2.0 90 fDATA = 200MSPS SFDR (dBc) INL ( 16ビット L SB) 1.0 0 –1.0 –2.0 80 70 fDATA = 250MSPS –3.0 –4.0 60 0 10k 20k 30k 40k 50k 60k 80k 70k コード 50 05361-005 –6.0 20 0 40 図5.代表的なINL （AD9779） 80 100 図8. fOUT 対 帯域内SFDR （AD9779、2×インターポレーション） 100 1.0 fDATA = 200MSPS fDATA = 100MSPS 0.5 90 0 SFDR (dBc) –0.5 80 fDATA = 150MSPS 70 –1.0 60 –1.5 0 10k 20k 30k 40k 50k 60k 70k 80k コード 50 05361-006 –2.0 20 0 40 図6.代表的なDNL （AD9779） 80 100 図9. fOUT 対 帯域内SFDR （AD9779、4×インターポレーション） 100 100 fDATA = 100MSPS fDATA = 50MSPS 90 60 fOUT (MHz) 05361-009 DNL (16 ビットLSB) 60 fOUT (MHz) 05361-008 –5.0 90 fDATA = 160MSPS SFDR (dBc) 80 fDATA = 200MSPS 70 80 fDATA = 125MSPS 70 50 0 20 40 60 80 100 fOUT (MHz) 50 10 0 20 30 40 50 fOUT (MHz) 図7. fOUT 対 帯域内SFDR （AD9779、1×インターポレーション） 図10. ― 14 ― 05361-010 60 60 05361-007 SFDR (dBc) fDATA = 250MSPS fOUT 対 帯域内SFDR （AD9779、8×インターポレーション） REV. 0 AD9776/AD9778/AD9779 100 100 90 90 PLLオフ SFDR (dBc) PLLオン fDATA = 200MSPS 70 fDATA = 250MSPS 20 40 60 80 100 fOUT (MHz) 図11. 70 60 50 0 80 50 10 0 20 30 40 fOUT (MHz) fOUT 対 帯域外SFDR （AD9779、2×インターポレーション） 図14. 100 05361-014 60 05361-011 SFDR (dBc) fDATA = 160MSPS 80 帯域内SFDR （AD9779、4×インターポレーション、 fDATA＝100MSPS、PLLオン／オフ） 100 0dBFS –3dBFS 90 80 SFDR (dBc) SFDR (dBc) 90 fDATA = 150MSPS 70 80 –6dBFS 70 fDATA = 100MSPS 60 fDATA = 200MSPS 40 60 80 100 fOUT (MHz) 図12. 50 20 0 40 60 80 05361-015 20 0 05361-012 50 80 05361-016 60 fOUT (MHz) fOUT 対 帯域外SFDR （AD9779、4×インターポレーション） 図15. 100 デジタル・フルスケール入力 対 帯域内 SFDR （AD9779） 100 10mA 90 90 fDATA = 50MSPS 80 SFDR (dBc) SFDR (dBc) 20mA fDATA = 100MSPS 70 80 70 30mA fDATA = 125MSPS 60 50 10 0 20 30 40 50 fOUT (MHz) 図13. REV. 0 50 05361-013 60 20 0 40 60 fOUT (MHz) fOUT 対 帯域外SFDR （AD9779、8×インターポレーション） 図16. ― 15 ― 出力フルスケール電流 対 帯域内SFDR （AD9779） AD9776/AD9778/AD9779 100 100 fDATA = 160MSPS fDATA = 200MSPS 90 fDATA = 250MSPS 80 IMD (dBc) IMD (dBc) 90 70 80 fDATA = 75MSPS 70 fDATA = 100MSPS fDATA = 50MSPS 60 図17. 450 fOUT (MHz) fOUT 対 3次IMD （AD9779、1×インターポレーション） 図20. 100 05361-020 400 425 350 375 300 325 275 225 250 150 175 fOUT (MHz) fDATA = 125MSPS 50 125 120 75 100 100 80 50 60 0 40 25 20 0 05361-017 50 200 60 fOUT 対 3次IMD （AD9779、8×インターポレーション） 100 90 90 80 80 IMD (dBc) IMD (dBc) fDATA = 160MSPS fDATA = 200MSPS 70 PLLオフ 70 PLLオン fDATA = 250MSPS 50 0 20 40 60 80 100 120 140 160 180 200 220 fOUT (MHz) 図18. 50 0 20 40 60 80 100 120 140 160 180 200 fOUT (MHz) fOUT 対 3次IMD （AD9779、2×インターポレーション） 図21. 05361-021 60 05361-018 60 fOUT 対 3次IMD （AD9779、4×インターポレーション、 fDATA＝100MSPS、PLLオン 対 PLLオフ） 100 100 95 90 90 IMD (dBc) fDATA = 150MSPS 70 80 75 70 fDATA = 100MSPS 65 60 60 fDATA = 200MSPS 50 0 40 80 120 160 200 240 280 320 360 400 fOUT (MHz) 図19. 50 0 40 80 120 160 200 240 280 320 360 400 fOUT (MHz) fOUT 対 3次IMD （AD9779、4×インターポレーション） 図22. ― 16 ― 05361-022 55 05361-019 IMD (dBc) 85 80 fOUT 対 3次IMD （AD9779、50超のデバイス、4×イン ターポレーション、fDATA＝200MSPS） REV. 0 AD9776/AD9778/AD9779 –150 *ATTEN 20dB REF 0dBm *PEAK Log 10dB/ EXT REF DC COUPLED –154 NSD (dBm/Hz) fDAC = 400MSPS LGAV 51 W1 S2 S3 FC AA £(f): FTUN SWP fDAC = 200MSPS –158 –162 fDAC = 800MSPS –166 100 05361-026 100 80 100 120 140 160 180 200 220 240 260 40 60 80 fOUT (MHz) 図26. シングル・トーン（AD9779、4× インターポレーション、fDATA＝100MSPS、 fOUT＝30MHz） fDAC 対 ノイズ・スペクトル密度 （AD9779、500kHz間隔による 8トーン入力、fDATA＝200MSPS） –150 *ATTEN 20dB REF 0dBm *PEAK Log 10dB/ 20 0 05361-027 図23. VBW 20kHz STOP 400.0MHz SWEEP 1.203s (601 pts) 05361-028 –170 START 1.0MHz *RES BW 20kHz EXT REF DC COUPLED NSD (dBm/Hz) –154 LGAV 51 W1 S2 S3 FC AA £(f): FTUN SWP fDAC = 200MSPS –158 fDAC = 400MSPS –162 fDAC = 800MSPS –166 –170 START 1.0MHz *RES BW 20kHz 図24. VBW 20kHz 20 0 STOP 400.0MHz SWEEP 1.203s (601 pts) 40 60 80 fOUT (MHz) ツートーン・スペクトル（AD9779、4× インターポレーション、fDATA＝100MSPS、 fOUT＝30、35MHz） 図27. fDAC 対 ノイズ・スペクトル密度 （AD9779、−6dBFSでのシングル・ トーン入力） –55 –142 –60 0dBFS – PLLオン –65 –150 –3dBFS ACLR (dBc) NSD (dBm/Hz) –146 –154 0dBFS –158 –3dBFS –70 0dBFS –75 –6dBFS –6dBFS –162 –80 –166 –85 0 20 40 60 80 fOUT (MHz) 図25. REV. 0 –90 05361-025 –170 0 20 40 60 fOUT (MHz) 図28. シングル・トーン入力のデジタル・ フルスケール 対 ノイズ・スペクトル密度 （AD9779、fDATA＝200MSPS、 2×インターポレーション） ― 17 ― 第1隣接帯域WCDMAに対するACLR （AD9779、4×インターポレーション、 fDATA＝122.88MSPS、内部変調で ベースバンド信号をIFに変換） AD9776/AD9778/AD9779 *ATTEN 4dB REF –30.28dBm *AVG Log 10dB/ *ATTEN 4dB REF –25.28dBm *AVG Log 10dB/ EXT REF EXT REF PAVG 10 W1 S2 PAVG 10 W1 S2 VBW 300kHz SPAN 50MHz SWEEP 162.2ms (601 pts) LOWER dBc dBm 3.840MHz –76.75 –89.23 3.840MHz –80.94 –93.43 3.840MHz –79.95 –92.44 RMS RESULTS FREQ OFFSET REF BW CARRIER POWER –12.49dBm/ 3.84000MHz 5.000MHz 10.00MHz 15.00MHz 図29. CENTER 151.38MHz *RES BW 30kHz TOTAL CARRIER POWER –12.61dBm/15.3600MHz REF CARRIER POWER –17.87dBm/3.84000MHz UPPER dBc dBm –77.42 –89.91 –80.47 –92.96 –78.96 –91.45 FREQ OFFSET 5.000MHz 10.00MHz 15.00MHz 1 –17.87dBm 2 –20.65dBm 3 –18.26dBm 4 –18.23dBm WCDMA信号（AD9779、4×インター ポレーション、fDATA＝122.88MSPS、 fDAC/4の変調） 図32. SPAN 50MHz SWEEP 162.2ms (601 pts) VBW 300kHz INTEG BW 3.840MHz 3.840MHz 3.840MHz LOWER dBm dBc –67.70 –85.57 –70.00 –97.87 –71.65 –99.52 UPPER dBm dBc –67.70 –85.57 –69.32 –87.19 –71.00 –88.88 05361-032 CENTER 143.88MHz *RES BW 30kHz マルチキャリアWCDMA信号（AD9779、 4×インターポレーション、fDAC＝ 122.88MSPS、fDAC/4の変調） –55 1.5 –60 1.0 INL (14 ビットLSB) ACLR (dBc) –65 –70 0dBFS ‒ PLLオン –75 –6dBFS –80 0.5 0 –0.5 –3dBFS –85 0dBFS 20 40 60 80 100 120 140 160 180 200 220 240 260 fOUT (MHz) 図30. 0 2k 4k 6k 8k 10k 12k 14k 16k 18k 20k コード 第3隣接帯域WCDMAに対するACLR （AD9779、4×インターポレーション、 fDATA＝122.88MSPS、内部変調でベース バンド信号をIFに変換） 図33. –55 0.6 –60 0.4 代表的なINL （AD9778） 0.2 –70 DNL (14 ビット LSB) –65 0dBFS ‒ PLLオン –75 –6dBFS –80 0 –0.2 –0.4 –0.6 –3dBFS –85 –0.8 –90 0 20 40 60 80 100 120 140 160 180 200 220 240 260 fOUT (MHz) 図31. –1.0 0 2k 4k 6k 8k 10k 12k 14k 16k コード 第2隣接帯域WCDMAに対するACLR （AD9779、4×インターポレーション、 fDATA＝122.88MSPS、内部変調でベース バンド信号をIFに変換） 図34. ― 18 ― 18k 05361-034 0dBFS 05361-029 ACLR (dBc) –1.5 05361-033 0 05361-030 –1.0 –90 代表的なDNL （AD9778） REV. 0 AD9776/AD9778/AD9779 *ATTEN 4dB REF –25.39dBm *AVG Log 10dB/ 100 90 IMD (dBc) 4× 150MSPS 80 4× 200MSPS 70 4× 100MSPS 60 40 80 120 160 200 240 280 320 360 400 fOUT (MHz) 図35. CENTER 143.88MHz *RES BW 30kHz SPAN 50MHz SWEEP 162.2ms (601 pts) VBW 300kHz LOWER dBm dBc 3.884MHz –76.49 –89.23 3.840MHz –80.13 –92.87 3.840MHz –80.90 –93.64 RMS RESULTS FREQ OFFSET REF BW IMD（AD9778、4×インターポレーション） CARRIER POWER –12.74dBm/ 3.84000MHz 図38. 5.000MHz 10.00MHz 15.00MHz UPPER dBm dBc –76.89 –89.63 –80.02 –92.76 –79.53 –92.27 05361-038 0 05361-035 50 PAVG 10 W1 S2 WCDMA（AD9778、fDATA＝122.88MSPS、 4×インターポレーション、fDAC/4の変調） –150 100 –154 90 fDATA = 200MSPS fDAC = 200MSPS NSD (dBm/Hz) SFDR (dBc) fDATA = 160MSPS 80 fDATA = 250MSPS 70 –158 fDAC = 400MSPS –162 fDAC = 800MSPS –166 60 60 80 100 fOUT (MHz) 図36. –170 20 0 40 60 80 100 05361-039 40 100 05361-040 20 0 05361-036 50 fOUT (MHz) 帯域内SFDR（AD9778、2×インター ポレーション） 図39. fDAC 対 ノイズ・スペクトル密度 （AD9778、500kHz間隔による8トーン 入力、fDATA＝200MSPS） –150 –60 –154 –70 NSD (dBm/Hz) ACLR (dBc) fDAC = 200MSPS 第1隣接チャンネル 第3隣接チャンネル fDAC = 400MSPS –158 –162 fDAC = 800MSPS –80 –166 第2隣接チャンネル 0 25 50 75 100 125 150 175 200 225 250 fOUT (MHz) 図37. REV. 0 –170 05361-037 –90 20 0 40 60 80 fOUT (MHz) ACLR（AD9778、シングル・キャリア WCDMA、4×インターポレーション、 fDATA＝122.88MSPS、振幅＝−3dBFS） 図40. ― 19 ― fDAC 対 ノイズ・スペクトル密度 （AD9778、−6dBFSでのシングル・ トーン入力、fDATA＝200MSPS） AD9776/AD9778/AD9779 100 0.4 0.3 90 fDATA = 160MSPS 0.1 SFDR (dBc) INL (12 ビットLSB) 0.2 0 –0.1 80 fDATA = 250MSPS 70 fDATA = 200MSPS –0.2 60 –0.3 1024 1536 2048 2560 3072 3584 4096 コード 図41. 50 40 60 80 100 250 fOUT (MHz) 図44. 代表的なINL（AD9776） 0.20 –55 0.15 –60 0.10 帯域内SFDR（AD9776、2×インター ポレーション） –65 第1隣接チャンネル 0.05 ACLR (dBc) DNL (12 ビット LSB) 20 0 05361-044 512 05361-045 0 05361-041 –0.4 0 –0.05 –70 第3隣接チャンネル –75 –80 –0.10 第2隣接チャンネル –85 –0.15 0 512 1024 1536 2048 2560 3072 3584 4096 コード 図42. –90 05361-042 –0.20 0 25 50 75 100 125 150 175 200 225 fOUT (MHz) 図45. 代表的なDNL（AD9776） ACLR（AD9776、シングル・キャリア WCDMA、4×インターポレーション、 fDATA＝122.88MSPS、振幅＝−3dBFS） *ATTEN 4dB REF –25.29dBm *AVG Log 10dB/ 100 95 90 80 75 4× 100MSPS 4× 200MSPS 70 65 60 PAVG 10 W1 S2 50 0 40 80 120 160 200 240 280 320 360 400 fOUT (MHz) 図43. CENTER 143.88MHz *RES BW 30kHz VBW 300kHz LOWER dBm dBc 3.884MHz –75.00 –87.67 3.840MHz –78.05 –90.73 3.840MHz –77.73 –90.41 RMS RESULTS FREQ OFFSET REF BW IMD（AD9776、4×インターポレーション） CARRIER POWER –12.67dBm/ 3.84000MHz 図46. ― 20 ― 5.000MHz 10.00MHz 15.00MHz SPAN 50MHz SWEEP 162.2ms (601 pts) UPPER dBm dBc –75.30 –87.97 –77.99 –90.66 –77.50 –90.17 05361-046 4× 150MSPS 55 05361-043 IMD (dBc) 85 WCDMA（AD9776、fDATA＝122.88MSPS、 4×インターポレーション、fDAC/4の変調） REV. 0 AD9776/AD9778/AD9779 –150 –150 fDAC = 200MSPS fDAC = 200MSPS fDAC = 400MSPS –154 –154 NSD (dBm/Hz) –158 fDAC = 800MSPS –162 fDAC = 800MSPS –162 –166 –166 0 10 20 30 40 50 60 70 80 90 100 fOUT (MHz) 図47. –170 05361-047 –170 REV. 0 –158 0 10 20 30 40 50 60 70 80 90 fOUT (MHz) fDAC 対 ノイズ・スペクトル密度 （AD9776、500kHz間隔による8トーン 入力、fDATA＝200MSPS） 図48. ― 21 ― fDAC 対 ノイズ・スペクトル密度 （AD9776、−6dBFSでのシングル・ トーン入力、fDATA＝200MSPS） 100 05361-048 NSD (dBm/Hz) fDAC = 400MSPS AD9776/AD9778/AD9779 帯域内スプリアス・フリー・ダイナミック・レンジ （SFDR） 入力データレートの半分の周波数と DC との間のピーク・スプ リアス信号と、出力信号のピーク振幅との差であり、dBの単位 用語の説明 直線性誤差（積分非直線性またはINL） 実際のアナログ出力と、ゼロスケールとフルスケールを結ぶ直 線で示される理想的な出力との最大偏差です。 微分非直線性（DNL） デジタル入力コードの1LSB の変化に伴って発生するアナログ 値（フルスケールに対して正規化）の変動を測定したもので す。 単調増加性 デジタル入力が増加したとき、出力が増加するか一定の値に維 持される場合に、D/Aコンバータは単調増加性を備えているこ とになります。 オフセット誤差 理想値ゼロからの出力電流の偏差をオフセット誤差と呼びま す。IOUTAの場合、入力がオール0のときに0mAの出力が予想さ れます。 I OUTB の場合は、入力がオール 1 に設定されるときに 0mAの出力が予想されます。 ゲイン誤差 出力スパンの実際の値と理想値との差です。実際のスパンは、 入力をオール1に設定したときの出力と、入力をオール0に設定 したときの出力の差によって求められます。 出力コンプライアンス電圧範囲 電流出力DACの出力において許容可能な電圧範囲です。最大コ ンプライアンス制限値を超えた動作は、出力段の飽和またはブ レークダウンを引き起こし、直線性性能が劣化します。 温度ドリフト 周囲温度（25℃）時の値からTMINまたはTMAX時の値までの最大 変化量として規定されます。オフセットおよびゲイン・ドリフ トは、フルスケール範囲（FSR）のppm/℃の単位で表します。 リファレンスのドリフトはppm/℃の単位で表します。 電源電圧変動除去比 電源が最小から最大の規定電圧に変化するときのフルスケール 出力の最大変動です。 で表します。 帯域外スプリアス・フリー・ダイナミック・レンジ （SFDR） 入力データレートの周波数で始まりDAC出力サンプル・レート のナイキスト周波数で終わる帯域内のピーク・スプリアス信号 と、出力信号のピーク振幅との差であり、dBの単位で表します。 通常、この帯域内のエネルギーは、インターポレーション・ フィルタによって除去されます。したがってこの仕様は、イン ターポレーション・フィルタの効果と、他の寄生カップリン グ・パスがDAC出力に与える影響を規定します。 全高調波歪み（THD） 最初の6つの高調波成分のrms値の総和と、測定された基本波の rms値との比で、%またはdBの単位で表します。 S/N比（SNR） 測定された出力信号のrms値と、ナイキスト周波数より下の全 スペクトル成分のrms値総和から最初の6つの高調波成分とDC 成分を除いた値との比です。S/N比はdBの単位で表します。 インターポレーション・フィルタ DACへのデジタル入力がfDATA（インターポレーション・レート） の複数レートでサンプリングされる場合、fDATA/2の近くに急峻 な遷移帯域を持つデジタル・フィルタを構築できます。一般的 にf DAC（出力データ・レート）の周囲に現われるイメージを大 幅に抑制できます。 隣接チャンネル漏れ率（ACLR） 隣接チャンネルを基準にして、チャンネル内で測定したパワー の比（単位はdBc）。 複素のイメージ除去 従来の2部アップコンバージョンでは、第2IF周波数の周りに2 つのイメージが作成されます。これらのイメージには、送信パ ワーとシステム帯域幅を浪費する作用があります。第1 複素変 調器と直列に第2複素変調器の実数部を配置することによって、 第2IFの近くの高／低周波数イメージを除去できます。 セトリング時間 出力がその最終値について規定された誤差帯域に到達し、その 帯域範囲内に収まるまでの所要時間のことであり、出力遷移の 開始時点から測定します。 ― 22 ― REV. 0 AD9776/AD9778/AD9779 動作原理 AD9776/AD9778/AD9779は、多くの機能を兼ね備えており、 有線／無線通信システムにとって非常に魅力的なDACとなって います。シングル・サイドバンド・トランスミッタの設計に際 しては、デュアル・デジタル信号経路とデュアルDAC構造によ り、一般的な直交変調器とのインターフェースが容易になりま す。これらのデバイスの速度と性能により、これまでのDACに 比べて広い帯域幅と多くのキャリアを合成できます。デジタ ル・エンジンでは、インターポレーションとデジタル直交変調 器を組み合わせた、画期的なフィルタ・アーキテクチャを採用 しています。したがって、これらのデバイスでは、直交周波数 のデジタル・アップコンバージョンが可能になります。また、 着信データとの同期や複数のデバイス間の同期を簡単にする機 能も備えています。 シリアル・ポートの設定は、レジスタ 0x00 のビット <6:7> に よって制御されます。なお、この設定変更は、バイトの最終 ビットへの書込みの直後に行われます。マルチバイト転送の場 合、このレジスタへの書込みが通信サイクルの途中で発生する ことがあります。現在の通信サイクルの残りのバイトに対して は、この新しい設定の補償を行ってください。 ソフトウェア・リセットであるRESET（レジスタ0x00、ビッ ト5）の設定や、RESETピン（70番ピン）をハイレベルにする 際にも、同じ注意が必要です。すべてのレジスタはデフォルト 値に設定されます（ただし、レジスタ 0x00 と 0x04 は変化しま せん）。 シリアル・ポート設定の変更やソフトウェア・リセットの開始 に際しては、予期しないデバイス動作を防止するために、シン グルバイト転送のみを使用するようにしてください。 ここで説明するように、デバイス間でのシリアル・ポート・ データ転送は、すべてSCLKピンに同期して行われます。同期 が失われた場合、デバイスは I/O 動作を非同期に終了させて、 シリアル・ポート・コントローラを既知の状態にすることで、 同期を取り戻す機能を持っています。 シリアル・インターフェースの一般的な動作 AD977xの通信サイクルには2つのフェーズがあります。フェー ズ1は命令サイクルで、先頭の8個のSCLK立上がりエッジでデ バイスに命令バイトを書き込みます。命令バイトは、シリア ル・ポート・コントローラにデータ転送サイクルに関する情報 を提供します。このデータ転送サイクルが、通信サイクルの フェーズ2になります。フェーズ1の命令バイトでは、次のデー タ転送が読出しであるか書込みであるか、データ転送のバイト 数、データ転送の最初のバイトの開始レジスタ・アドレスを規 定します。各通信サイクルの先頭の 8 個の SCLK 立上がりエッ ジを使って、デバイスに命令バイトを書き込みます。 CSBピンがロジック・ハイに続いてロジック・ローになると、 SPIポートのタイミングは、命令サイクルの初期状態にリセッ トされます。この状態からは、内部レジスタの状態やSPIポー トに入力される他の信号レベルとは無関係に、次の8個の SCLK立上がりエッジは、現在のI/O動作の命令ビットを表しま す。SPIポートが命令サイクルやデータ転送サイクルの途中に ある場合は、現在のデータは書き込まれません。 残りのSCLKエッジは、通信サイクルのフェーズ2で使います。 フェーズ2 では、デバイスとシステム・コントローラの間で実 際のデータ転送が行われます。通信サイクルのフェーズ2では、 命令バイトによって決定されるデータバイト1、2、3または4の 転送を行います。1回でのマルチバイト転送を推奨します。レ ジスタ・アクセスが 1 つのバイトのみを必要とするときは、 CPUオーバーヘッドの削減のためにシングルバイトのデータ転 送を使用します。レジスタの変更は、各転送バイトの最終ビッ トへの書込みの直後に行われます。 命令バイト 命令バイトには、表8に示す情報が含まれます。 表8. SPIの命令バイト MSB LSB I7 I6 I5 I4 I3 I2 I1 I0 R/W N1 N0 A4 A3 A2 A1 A0 シリアル・ペリフェラル・インターフェース R/W（命令バイトのビット7）では、命令バイトの書込みの後 で行われるデータ転送が読出しであるか書込みであるかを決定 します。ロジック・ハイは読出し動作を示します。ロジック0 は書込み動作を示します。 SPI_SDO 66 SPI_SDI 67 SPI ポート SPI_SCLK 68 図49. N1とN0（命令バイトのビット6と5）では、データ転送サイク ル中に転送されるバイト数を決定します。ビットの意味を表9 05361-049 SPI_CSB 69 に示します。 SPIポート シリアル・ポートは、フレキシブルで同期式のシリアル通信 ポートであるため、業界標準の多くのマイクロコントローラや マイクロプロセッサとのインターフェースが容易です。シリア ルI/Oは、Motorola SPI®プロトコルやIntel® SSRプロトコルな ど、多くの同期転送フォーマットと互換性があります。このイ ンターフェースを使用すると、AD9776/AD9778/ AD9779を設定する全レジスタとの間で読出し／書込みが可能 になります。 MSB ファーストや LSB ファーストの転送フォー マットのみでなく、シングルバイト転送やマルチバイト転送に も対応しています。シリアル・インターフェース・ポートは、 シングルのI/Oピン（SDIO）または入出力用の2本の単方向ピ ン（SDIO/SDO）として設定できます。 REV. 0 ― 23 ― AD9776/AD9778/AD9779 A4、A3、A2、A1、A0（それぞれ、命令バイトのビット4、3、 2、1、0）は、通信サイクルのデータ転送部分でアクセスする LSBファースト＝1（LSBファースト）のとき、命令とデータ ビットは、 LSB から MSB に向けて書き込んでください。 LSB レジスタを決定します。マルチバイト転送では、このアドレス は開始バイト・アドレスです。残りのレジスタ・アドレスは、 LSBファースト・ビット（レジスタ0x00、ビット6）に基づい て、デバイスによって生成されます。 ファースト・フォーマットでのマルチバイト・データ転送は、 最下位データバイトのレジスタ・アドレスを含む命令バイトで 始まり、その後に複数のデータバイトが続きます。シリアル・ ポートの内部バイト・アドレス・ジェネレータは、マルチバイ ト通信サイクルのバイトごとにインクリメントします。 表9. バイト転送数 N0 N1 説明 0 0 1バイトを転送 0 1 2バイトを転送 1 0 3バイトを転送 MSB ファースト・モードがアクティブの場合、マルチバイト I/O 動作では、シリアル・ポート・コントローラのデータ・ア ドレスは、書き込まれたデータ・アドレスから0x00に向けてデ クリメントされます。LSBファースト・モードがアクティブの 場合、マルチバイト I/O 動作では、シリアル・ポート・コント ローラのアドレスは、書き込まれたデータ・アドレスから0x1F 1 1 4バイトを転送 に向けてインクリメントされます。 命令サイクル シリアル・インターフェース・ポートのピンの説明 データ転送サイクル CSB シリアル・データI/O（SDIO） このピン上のデータは、常にデバイスに書き込まれます。ただ し、このピンは双方向データ・ラインとして使用できます。こ のピンの設定は、レジスタ0x00のビット7によって制御されま す。デフォルトはロジック0で、SDIOピンは単方向として設定 されます。 シリアル・データ出力（SDO） データの送信と受信に別のラインを使用するプロトコルでは、 データはこのピンから読み込まれます。デバイスがシングル双 方向 I/O モードで動作する場合、このピンはデータを出力せず に、高インピーダンス状態に設定されます。 R/W N1 N0 図50. ファースト・フォーマットでのマルチバイト・データ転送は、 最上位データバイトのレジスタ・アドレスを含む命令バイトか ら始まります。それ以降のデータバイトは、高位アドレスから 低位アドレスの順に続けてください。MSBファースト・モード では、シリアル・ポートの内部バイト・アドレス・ジェネレー タは、マルチバイト通信サイクルのデータバイトごとにデクリ メントします。 ― 24 ― A0 D7 D6N D5N D30 D20 D10 D00 D7 D6N D5N D30 D20 D10 D00 シリアル・レジスタ・インターフェースのタイミング （MSBファースト） 命令サイクル データ転送サイクル CSB SCLK SDIO A0 A1 A2 A3 A4 N0 N1 R/W D00 D10 D20 D4N D5N D6N D7N D00 D10 D20 D4N D5N D6N D7N SDO 図51. シリアル・レジスタ・インターフェースのタイミング （LSBファースト） tDS tSCLK CSB tPWH tPWL SCLK tDS LSBファースト＝0（MSBファースト）のとき、命令とデータ ビットは、MSBからLSBに向けて書き込んでください。MSB A2 A1 SDO MSB/LSB転送 シリアル・ポートは、MSBファーストとLSBファーストの両方 のデータ・フォーマットに対応できます。この機能は、レジス タ・ビットLSBファースト（レジスタ0x00、ビット6）によっ て制御されます。デフォルトはMSBファースト（LSBファース ト＝0）です。 A4 A3 05361-050 SDIO 05361-051 チップ・セレクト（CSB） アクティブ・ローの入力によって、通信サイクルが開始および ゲーティングされます。これにより、同じシリアル通信ライン で複数のデバイスを使用できます。この入力がハイレベルにな ると、SDOピンとSDIOピンは高インピーダンス状態になりま す。チップ・セレクトは、通信サイクルの全体にわたってロー レベルのままにしておきます。 SCLK tDH 命令ビット7 SDIO 図52. 命令ビット6 0 536 1-05 2 シリアル・クロック（SCLK） シリアル・クロック・ピンは、デバイスとの間のデータ転送の 同期と、内部ステート・マシンの動作に使われます。SCLKの 最大周波数は40MHzです。すべてのデータ入力は、SCLKの立 上がりエッジでレジスタに格納されます。すべてのデータは、 SCLKの立下がりエッジで出力されます。 SPIレジスタ書込みのタイミング図 CSB SCLK tDV SDIO SDO データビットn 図53. データビットn‒1 SPIレジスタ読出しのタイミング図 REV. 0 AD9776/AD9778/AD9779 SPIレジスタのマップ 表10 レジスタ名 アドレス ビット7 ビット6 ビット5 ビット4 ビット3 通信 0x00 00a SDIO双方向 LSB/MSB ソフト ウェア・ リセット パワー ダウン・ モード 自動パワー ダウン・ イネーブル ファースト デジタル 制御 0x01 01 0x02 02 同期制御 0x03 03 フィルタ補間係数<1:0> データ・ フォーマット ビット1 デュアル／ リアル・ インターリーブ・ モード データ・バス・ モード データ・ クロック 遅延 イネーブル データ・クロック分周比 <1:0> <1:0> 反転sinc イネーブル ビット0 PLLロック・ インジケータ （読出し専用） フィルタ変調モード<3:0> データ・クロック遅延モード 0x04 04 ビット2 0x00 ゼロ充填 イネーブル DATACLK TxEnable 反転 0x00 Qファースト 0x00 反転 0x00 予備 データ・クロック遅延<3:0> デフォルト 出力同期パルス分周<2:0> 同期出力遅延 0x00 <4> 0x05 05 同期出力遅延<3:0> 入力同期パルス周波数比<2:0> 同期入力遅延 0x00 <4> 0x06 06 0x07 07 PLL制御 その他の制御 0x0A 10 補助DAC1 Q DAC PLL VCO分周比<1:0> PLLバイアス設定<2:0> PLLループ帯域幅調整<4:0> I DAC I DACパワー スリープ ダウン 補助DAC1 電流方向 I DACゲイン調整<9:8> Q DAC Q DAC パワーダウン 補助DAC1 パワーダウン 補助DAC1データ<9:8> 補助DAC2 電流方向 Q DACゲイン調整<9:8> 0x01 0x00 補助DAC2 パワーダウン 補助DAC2データ<9:8> 0x13 19∼ 24 0x18 0x00 0xF9 補助DAC2データ<7:0> 補助DAC2 符号 0x01 0x00 Q DACゲイン調整<7;0> スリープ 0x37 0xF9 補助DAC1データ<7:0> 補助DAC1 符号 0xCF 0x38 I DACゲイン調整<7:0> 0x11 17 コントロール・ 0x12 18 レジスタ PLLループ分周比<1:0> 0x00 0x00 PLL VCO AGCゲイン <1:0> PLL制御電圧範囲<2:0>（読出し専用） 0x0F 15 コントロール・ 0x10 16 レジスタ 補助DAC2 PLLイネーブル 0x0D 13 コントロール・ 0x0E 14 レジスタ DACクロック・オフセット<4:0> PLL帯域選択<5:0> 0x0B 11 コントロール・ 0x0C 12 レジスタ 入力同期パルスのタイミング誤差許容値<3:0> 同期レシーバ・ 同期ドライバ・ 同期トリガ・ イネーブル イネーブル エッジ 0x08 08 0x09 09 I DAC 同期入力遅延<3:0> 0x00 予備 ∼ 割込み レジスタ 0x19 25 同期遅延IRQ 同期遅延 IRQ イネーブル 0x1A 26∼ 31 0x1F 予備 ∼ REV. 0 ― 25 ― 内部同期 ループ バック 0x00 AD9776/AD9778/AD9779 表11. SPIレジスタの説明 アドレス 10進 レジスタ名 16進 通信レジスタ 00 デジタル・ コントロール・ レジスタ 名前 機能 デフォルト 7 SDIO双方向 0：SDIOピンを入力データとしてのみ使用 1：SDIOを入出力データとして使用 0 00 6 LSB/MSBファースト 0：シリアル・データの先頭ビットはデータバイトの MSB 1：シリアル・データの先頭ビットはデータバイトの LSB 0 00 5 ソフトウェア・リセット SPIレジスタ・マップをソフト・リセットするには、ビッ 0 トに1を書き込んでから0を書き込む 00 4 パワーダウン・モード 0：すべての回路がアクティブ 1：すべてのデジタル／アナログ回路をディスエーブル、 SPIポートのみがアクティブ 00 3 自動パワーダウン・ イネーブル 自動パワーダウン・モードの制御、 「パワーダウン・ モードとスリープ・モード」を参照 0 00 1 PLLロック（読出し専用） 0：PLLはロックされません 1：PLLはロックされます 0 01 7:6 フィルタ補間係数 00：1×インターポレーション 01：2×インターポレーション 10：4×インターポレーション 11：8×インターポレーション 00 01 5:2 フィルタ変調モード フィルタ・モードについては表19を参照 0000 01 0 ゼロ充填 0：ゼロ充填オフ 1：ゼロ充填オン 0 02 7 データ・フォーマット 0：符号付き2進数 1：符号なし2進数 0 02 6 デュアル／インターリーブ・ データ・バス・モード 0：両方の入力データ・ポートがデータを受信 1：データ・ポート1のみがデータを受信 0 02 5 リアル・モード 0：Qパスで信号処理をイネーブルにする 1：Qパス・データをディスエーブル（内部Qチャンネ ル・クロックをディスエーブル、IおよびQ変調器をディ 0 02 3 反転sincイネーブル 0：反転sincフィルタをディスエーブル 1：反転sincフィルタをイネーブル 02 2 DATACLK反転 0：出力DATACLKは内部キャプチャ・クロックと同じ 0 スエーブル） 0 位相 1：出力DATACLKは内部キャプチャ・クロックと逆の 位相 02 1 TxEnable反転 TxEnableピン（39番ピン）の機能を反転、「インター 0 リーブ・データ・モード」を参照 同期 コントロール・ レジスタ 02 0 Qファースト 0：送信開始時のデータの先頭バイトは常にIデータ 1：送信開始時のデータの先頭バイトは常にQデータ 03 03 7:6 5:4 データ・クロック遅延モード 00：手動、誤差補正なし エクストラ・データ・ データ・クロック出力デバイダ（分周比については表22 クロック分周比 を参照） 00 00 03 3:0 予備 000 04 04 7:4 3:1 データ・クロック遅延 出力同期パルス分周 DACCLK入力からDATACLK出力までの遅延を設定 SYNC_Oパルスの周波数を設定 04 0 同期出力遅延 同期出力遅延、ビット4 05 7:4 同期出力遅延 同期出力遅延、ビット<3:0> 0 05 3:1 入力同期パルス周波数 000 05 0 同期入力遅延 入力同期パルス周波数デバイダ、「同期パルス・レシー バ（スレーブ・デバイス） 」を参照 同期入力遅延、ビット4 ― 26 ― 0000 000 0 REV. 0 AD9776/AD9778/AD9779 アドレス 10進 レジスタ名 16進 同期 コントロール・ レジスタ 06 06 PLL制御 名前 機能 デフォルト 7:4 同期入力遅延 これらのレジスタを使って複数のDACの同期をとる方 法については「マルチDAC同期」を参照。 0 3:0 入力同期パルスの タイミング誤差許容値 0 07 7 同期レシーバ・イネーブル 0 07 6 同期ドライバ・イネーブル 0 07 5 同期トリガ・エッジ 0 07 4:0 入力データへのSYNC_I サンプリング・クロック・ オフセット 0 08 08 09 7:2 1:0 7 PLL帯域選択 VCO AGCゲイン制御 PLLイネーブル 09 6:5 PLL VCO分周比 FVCO/fDAC 00 × 1 01 × 2 10 × 4 11 × 8 09 4:3 PLLループ分周比 fDAC/fREF 00 × 2 01 × 4 10 × 8 11 × 16 VCO周波数範囲 対 PLL帯域選択値（表17を参照） 110011 一般に低い数値（低ゲイン）の方が性能が向上します。 11 0：PLLオフ、DACレート・クロックは外部ソースから 0 供給 1：PLLオン、DACレート・クロックはPLLクロック逓 倍器を介して外部リファレンス・クロックから内部的に 合成 09 2:0 PLLバイアス設定 常に111に設定 0A 7:5 PLL制御電圧範囲 000∼111、PLLループ・フィルタ出力での電圧に比例、 0A 4:0 PLLループ帯域幅調整 詳細については「PLLのループ・フィルタ帯域幅」を参 照 I DAC 0B 7:0 I DACゲイン調整 0C 7 I DACスリープ I DAC用10ビット・ゲイン設定ワードの（7:0）LSBス ライス 0：I DACオン 0：I DACオン 11111001 コントロール・ レジスタ 0C 6 I DACパワーダウン 0：I DACオン 1：I DACオフ 0 0C 1:0 I DACゲイン調整 I DAC用の10ビット・ゲイン設定ワードの（9:8）MSB 01 その他の制御 111 リードバックのみ 0 スライス 補助DAC1 コントロール・ レジスタ REV. 0 0D 7:0 補助DAC1ゲイン調整 補助DAC1用の10ビット・ゲイン設定ワードの（7:0） LSBスライス 0：正 1：負 00000000 0E 7 補助DAC1符号 0E 6 補助DAC1電流方向 0：ソース 1：シンク 0 0E 5 補助DAC1パワーダウン 0：補助DAC1オン 1：補助DAC1オフ 0 0E 1:0 補助DAC1ゲイン調整 補助DAC1用の10ビット・ゲイン設定ワードの（9:8） MSBスライス 00 ― 27 ― AD9776/AD9778/AD9779 アドレス 10進 レジスタ名 16進 Q DAC 0F 名前 機能 デフォルト 7:0 Q DACゲイン調整 Q DAC用の10ビット・ゲイン設定ワードの（7:0） LSBスライス 11111001 10 7 Q DACスリープ 0：Q DACオン 1：Q DACオフ 0 10 6 Q DACパワーダウン 0：Q DACオン 1：Q DACオフ 0 10 1:0 Q DACゲイン調整 Q DAC用の10ビット・ゲイン設定ワードの（9:8） MSBスライス 11 7:0 補助DAC2ゲイン調整 00000000 12 7 補助DAC2符号 補助DAC2用の10ビット・ゲイン設定ワードの（7:0） LSBスライス 0：正 1：負 12 6 補助DAC2電流方向 0 12 5 補助DAC2パワーダウン 0：ソース 1：シンク 0：補助DAC 2オン 1：補助DAC 2オフ 12 1:0 補助DAC2ゲイン調整 補助DAC2用の10ビット・ゲイン設定ワードの（9:8） MSBスライス 00 19 7 コントロール・ レジスタ 補助DAC2 コントロール・ レジスタ 割込みレジスタ 19 6 19 5 19 3 19 2 19 1 19 0 0 0 同期遅延IRQ リードバック、クリアするには0を書き込む 0 0 0 同期遅延IRQイネーブル 0 0 0 内部同期ループバック ― 28 ― REV. 0 AD9776/AD9778/AD9779 インターポレーション・フィルタの アーキテクチャ AD9776/AD9778/AD9779 では、最高 8 ×のインターポレー ションを提供したり、インターポレーション・フィルタを完全 にディスエーブルにしたりできます。インターポレーション・ フィルタのオーバーフローを回避するには、入力信号をフルス ケールから約0.01dB小さくしてください。表12、表13、表14、 表15に、ローパス・フィルタと反転sincフィルタの係数を示し ます。図 54 、図 55 、図 56 は、フィルタ応答のスペクトル・プ ロットを示します。 ハーフバンド・フィルタ1 上位係数 整数値 H（1） H（2） H（3） H（4） H（5） H（6） H（7） H（8） H（9） H（10） H（11） H（12） H（13） H（14） H（15） H（16） H（17） H（18） H（19） H（20） H（21） H（22） H（23） H（24） H（25） H（26） H（27） H（28） H（55） H（54） H（53） H（52） H（51） H（50） H（49） H（48） H（47） H（46） H（45） H（44） H（43） H（42） H（41） H（40） H（39） H（38） H（37） H（36） H（35） H（34） H（33） H（32） H（31） H（30） H（29） −4 0 13 0 −34 0 72 0 −138 0 245 0 −408 0 650 0 −1003 0 1521 0 −2315 0 3671 0 −6642 0 20755 32768 整数値 H（1） H（2） H（3） H（4） H（5） H（6） H（7） H（8） H（15） H（14） H（13） H（12） H（11） H（10） H（9） −39 0 273 0 −1102 0 4964 8192 表15. 反転sincフィルタ 下位係数 上位係数 整数値 H（1） H（2） H（3） H（4） H（5） H（9） H（8） H（7） H（6） 2 10 0 –10 –20 –30 –40 –50 –60 –70 –80 –90 –100 –4 –3 –2 –1 0 1 2 3 4 fOUT （×入力データレート） 図54. 2×インターポレーション、±4×入力データレートへ のローパス応答（点線は1dBのロールオフを示す） 10 ハーフバンド・フィルタ2 0 上位係数 整数値 –10 H（1） H（2） H（3） H（4） H（5） H（6） H（7） H（8） H（9） H（10） H（11） H（12） H（23） H（22） H（21） H（20） H（19） H（18） H（17） H（16） H（15） H（14） H（13） −2 0 17 0 −75 0 238 0 −660 0 2530 4096 –20 減衰量（dB） 下位係数 –30 –40 –50 –60 –70 –80 –90 –100 –4 –3 –2 –1 0 1 2 fOUT （×入力データレート） 図55. REV. 0 −4 10 −35 401 ― 29 ― 3 4 05361-055 表13. 上位係数 05361-054 下位係数 ハーフバンド・フィルタ3 下位係数 減衰量（dB） 表12. 表14. 4×インターポレーション、±4×入力データレートへ のローパス応答（点線は1dBのロールオフを示す） AD9776/AD9778/AD9779 10 0 –10 –10 –20 –20 –30 –30 –40 –50 –50 –60 –60 –70 –70 –80 –80 –90 –90 –2 –1 0 1 2 3 4 fOUT （×入力データレート） 図56. –100 –4 図59. –3× –2× –1× DC 図57. 1× 5 6 2× 3× 7 8 –50 4× –70 –80 –90 –100 –4 図60. –20 –20 –30 減衰量（dB） –10 –40 –60 –70 –70 –80 –80 –90 –90 –100 –4 3 図58. 4 1 2 3 4 −2fDAC/8フィルタのインターポレーション／ 変調組合わせ –3 –2 –1 0 1 2 4 3 fOUT （×入力データレート） 05361-058 2 0 –50 –60 1 –1 –40 –50 fOUT （×入力データレート） –2 10 –10 –30 –3 fOUT （×入力データレート） 0 0 −3fDAC/8フィルタのインターポレーション／ 変調組合わせ –60 ナイキスト領域 –1 4 –40 0 –2 3 –30 10 –3 2 –20 図54、図55、図56は、変調を使用しないデジタル・フィルタの ローパス応答を示します。変調機能をオンにすることにより、 デジタル・フィルタの応答は、DAC帯域幅内のどこにでも調整 できます。一例として、図58∼64に非シフト・モードのフィル タ応答を示します（シフト／非シフト・モードのフィルタ応答 については表16を参照）。 –100 –4 1 0 05361-057 –4× 4 0 –10 減衰量（dB） 図57は、入力データレートの4倍までのナイキスト領域を示し ます。 3 –1 10 インターポレーション・フィルタと変調器を組み合わせること により、着信信号はDAC出力サンプル・レートのナイキスト領 域内のどこにでも配置できます。入力信号が複素数である場合、 このアーキテクチャにより、入力信号を正または負のナイキス ト領域に変調できます（表16を参照）。 2 –2 fOUT （×入力データレート） 8×インターポレーション、±4×入力データレートへ のローパス応答（点線は1dBのロールオフを示す） –8 –7 –6 –5 –4 –3 –2 –1 1 –3 図61. 4fDAC/8フィルタのインターポレーション／ 05361-060 –3 05361-061 –100 –4 減衰量（dB） –40 05361-059 減衰量（dB） 0 05361-056 減衰量（dB） 10 −1fDAC/8フィルタのインターポレーション／ 変調組合わせ 変調組合わせ ― 30 ― REV. 0 AD9776/AD9778/AD9779 10 シフト・モードのフィルタ応答により、通過帯域の中心を± 0 0.5 、± 1.5 、± 2.5 、± 3.5f DATAとすることができます。シフ ト・モードの応答に切り替えると、信号は変調されず、代わり に通過帯域がそのままシフトされます。たとえば、図64に示す 応答で、信号帯域内が3.2∼3.3fDATAの帯域幅にわたって複素数 信号であると想定します。ここで偶数モードのフィルタ応答が 選択された場合、通過帯域の中心は3.5fDATAになります。しかし、 信号はスペクトル内の同じ場所にとどまります。シフト・モー ドの機能により、フィルタの通過帯域は、DACナイキスト帯域 幅内のどこにでも置くことができます。 –10 減衰量（dB） –20 –30 –40 –50 –60 –70 AD9776/AD9778/AD9779 は、内部複素変調器をインターポ レーション・フィルタ応答に組み込んだデュアル DAC です。 –80 –100 –4 –3 –2 –1 0 1 2 3 4 fOUT （×入力データレート） 図62. 05361-062 –90 fDAC/8フィルタのインターポレーション／ 変調組合わせ 10 レジスタ2のビット6をセットすると、デバイスはI、Q、I、Q... の順序でポート1 からインターリーブされたデータを受け付け ます。なおインターリーブ・モードでは、インターリーブが行 われるため、IとQのデータ・パスの最初のチャンネル・データ レートは、入力データレートの半分になります。最大入力デー タレートは、デバイスの最大仕様に左右されます。このため、 インターリーブ・モードでは入力における合成帯域幅が制限さ れます。 0 fOUT（×入力データレート） デュアル・チャンネル・モードでは、デバイスは、デジタル入 力ポート1とデジタル入力ポート2（それぞれIとQ）において複 素数信号の実数成分と虚数成分を期待します。これにより、 DAC出力は、複素キャリアfDAC/2、fDAC/4、またはfDAC/8によっ て変調された入力信号の実数成分と虚数成分を表すことになり ます。 –10 –20 –30 –40 –50 –60 –70 –80 –3 –2 –1 0 1 2 3 4 fOUT （×入力データレート） 図63. 05361-063 –90 –100 –4 奇数モードでの2fDAC/8フィルタの インターポレーション／変調組合わせ レジスタ 0x02 のビット 5 （実数モード）をセットすると、 Q チャンネルに加えて、内部のIとQのデジタル変調もオフになり ます。これにより、I DACでの出力スペクトルは、1×、2×、 4×、8×のいずれかに補間された、デジタル入力ポート1での 信号を表します。 一般に、所望の信号が± 0.4 × f DATAの範囲内である場合は奇数 フィルタ・モードを、この範囲外なら偶数フィルタ・モードを 使用することを推奨します。いずれの場合も、信号の合計帯域 幅は、0.8×fDATA未満にしてください。 10 0 –10 減衰量（dB） –20 –30 –40 –50 –60 –70 –80 –3 –2 –1 0 1 2 3 fOUT （×入力データレート） 図64. REV. 0 4 05361-064 –90 –100 –4 奇数モードでの3fDAC/8フィルタの インターポレーション／変調組合わせ ― 31 ― AD9776/AD9778/AD9779 表16. インターポレーション・フィルタのモード、（レジスタ0x01、ビット<5:2>） 1 補間係数 フィルタ・ モード 変調 ナイキスト・ ゾーン 通過帯域 F_Low1 <7:6> <5:2> センター1 F_High1 備考 8 0x00 DC 1 −0.05 0 ＋0.05 8 0x01 DCシフト 2 0.0125 0.0625 0.1125 8 0x02 F/8 3 0.075 0.125 0.175 8×インターポレーション； BW（min）＝0.0375×fDAC BW （max）＝0.1×fDAC 8 0x03 F/8シフト 4 0.1375 0.1875 0.2375 8 0x04 F/4 5 0.2 0.25 0.3 8 0x05 F/4シフト 6 0.2625 0.3125 0.3625 8 0x06 3F/8 7 0.325 0.375 0.425 8 0x07 3F/8シフト 8 0.3875 0.4375 0.4875 8 0x08 F/2 −8 −0.55 −0.5 −0.45 8 0x09 F/2シフト −7 −0.4875 −0.4375 −0.3875 8 0x0A −3F/8 −6 −0.425 −0.375 −0.343 8 0x0B −3F/8シフト −5 −0.3625 −0.3125 −0.2625 8 0x0C −F/4 −4 −0.3 −0.25 −0.2 8 0x0D −F/4シフト −3 −0.2375 −0.1875 −0.1375 8 0x0E −F/8 −2 −0.175 −0.125 −0.075 8 0x0F −F/8シフト −1 −0.1125 −0.0625 −0.0125 4 0x00 DC 1 −0.1 0 ＋0.1 4×インターポレーション； 4 0x01 DCシフト 2 0.025 0.125 0.225 4 0x02 F/4 3 0.15 0.25 0.35 BW（min）＝0.075×fDAC BW （max）＝0.2×fDAC 4 0x03 F/4シフト 4 0.275 0.375 0.475 4 0x04 F/2 −4 −0.6 −0.5 −0.4 4 0x05 F/2シフト −3 −0.475 −0.375 −0.275 4 0x06 −F/4 −2 −0.35 −0.25 −0.15 4 0x07 −F/4シフト −1 −0.225 −0.125 −0.025 2 0x00 DC 1 −0.2 0 0.2 2 0x01 DCシフト 2 0.05 0.25 0.45 2 0x02 F/2 −2 −0.7 −0.5 −0.3 2 0x03 F/2シフト −1 −0.45 −0.25 −0.05 2×インターポレーション； BW（min）＝0.15×fDAC BW （max）＝0.4×fDAC 周波数はfDACに正規化。 ― 32 ― REV. 0 AD9776/AD9778/AD9779 インターポレーション・フィルタの 最小／最大帯域幅仕様 シフト –3 × fDAC/8 シフト –fDAC/4 シフト –fDAC/8 –80 –4 –3 –2 –1 0 1 2 fOUT（×入力データレート）、 –30 8×インターポレーションを想定 –40 図67. 3 4 05361-067 –70 +fDAC/2 +fDAC/4 +fDAC/8 ベースバンド –60 –fDAC/8 0 –fDAC/4 –50 –20 シフト –DC –40 10 –fDAC/2 減衰量（dB） –30 シフト –DC 減衰量（dB） –20 シフト –fDAC/4 –10 ドはありません。 –10 シフト –3 × fDAC/8 0 AD977xは、新しいインターポレーション・フィルタ・アーキ テクチャの採用により、DAC IF周波数をスペクトルのどこに でも生成できるようになっています。図65に、DAC IF出力帯 域幅配置の従来の選択を示します。なお、キャリアを0.5×fDATA、 1.5×fDATA、2.5×fDATAなどの近くに配置できるフィルタ・モー シフト –fDAC/8 10 フィルタ・アーキテクチャで使用できるシフト帯域幅 –50 このフィルタ・アーキテクチャでは、信号をスペクトル内のど こにでも配置できます。しかし、信号帯域幅は、DACの入力サ ンプル・レートとスペクトル内のキャリアの配置によって制限 されます。フィルタ応答と入力サンプル・レートの組合わせに よって生じる帯域幅制約は、DACが合成できる最大の帯域幅で あるため、一般に合成帯域幅と呼ばれます。 –60 –80 –4 –3 –2 –1 0 1 2 3 4 fOUT（×入力データレート）、 8×インターポレーションを想定 図65. 05361-065 –70 TxDAC出力IF用の従来の帯域幅オプション このフィルタ・アーキテクチャでは、すでに説明したように、 インターポレーション・フィルタの通過帯域の中心を入力ナイ キスト・ゾーンの中央に置けるだけでなく、3×fDAC/8変調モー ドも可能になります。これらすべてのフィルタの組合わせによ り、特定帯域幅のキャリアはスペクトル内のどこにでも配置で き、インターポレーション・フィルタを1 つの可能な通過帯域 に設定します。図66と図67に、フィルタ・アーキテクチャでア クセス可能な帯域幅を示します。なお、特定のインターポレー ション・レートに合わせてフィルタ・モードを書き込むことに より、フィルタのシフト・モードと非シフト・モードをすべて 使用できます。 +fDAC/8 +fDAC/4 –3 × fDAC/8 –2 ベースバンド –3 –fDAC/8 –fDAC/4 –20 –3 × fDAC/8 減衰量（dB） –10 –fDAC/2 0 –1 0 1 2 3 +fDAC/2 10 DACCLK入力の駆動 DACCLK 入力は、低ジッタの差動駆動信号を必要とします。 入力段は 1.8V 電源に接続された PMOS 入力差動ペアであるた め、仕様規定されている400mVの入力コモンモード電圧を維持 することが重要です。各入力ピンの信号振幅は、400mVのコモ ンモード電圧を中心として200mVp-pから1Vp-pまで可能です。 これらの入力レベルは直接的には LVDS 互換ではありません が、図 68 に示すように、 DACCLK は AC カップリングされた LVDS信号をオフセットすることによって駆動できます。 –30 –40 –50 –60 fOUT（×入力データレート）、 8×インターポレーションを想定 4 05361-066 –70 –80 –4 キャリアが1 つのフィルタ通過帯域の中心に直接配置された場 合は、最大帯域幅条件が存在します。この場合、インターポ レーション・フィルタの合計0.1dB帯域幅は、0.8×fDATAに等し くなります。表16に示すように、インターポレーション・レー トが倍増するたびに、DAC出力サンプル・レートの分数として の合成帯域幅は 1/2 低下します。たとえば、キャリアが 0.25 × fDATAに配置された場合は、最小帯域幅条件が存在します。この 状況で、フィルタの非シフト応答がイネーブルになった場合、 フィルタ応答のハイエンドが 0.4 × f DATAでカットオフされるた め、信号帯域幅のハイエンドが制限されます。フィルタのシフ ト応答がイネーブルになった場合は、フィルタ応答のローエン ドが0.1×fDATAでカットオフされるため、信号帯域幅のローエン ドが制限されます。したがって、0.25×fDATAでキャリアに適用 される最小帯域幅仕様は0.3×fDATAとなります。（±n±0.25）× fDATAに配置されたキャリアについては、スペクトルの全域でこ の最小帯域幅動作が繰り返されます（ここで、 n は任意の整 数）。 図66. フィルタ・アーキテクチャで使用できる非シフト帯域幅 REV. 0 ― 33 ― AD9776/AD9778/AD9779 0.1µF LVDS_P_IN に低くできます。ループ・フィルタ部品は完全に内部にあ り、外部補償は必要ありません。 CLK+ 50Ω 2. PLLディスエーブル（レジスタ0x09、ビット7＝0）。図71に 示す PLL イネーブル・スイッチは、基準クロック入力に接 続されます。差動基準クロック入力は、DACの出力サンプ ル・レートと同じです。N3はインターポレーション・レー VCM = 400mV LVDS_N_IN CLK– 0.1µF 図68. 053 61- 068 50Ω トを決定します。 LVDS DACCLK駆動回路 クリーンなサイン・クロックを使用できる場合、図68に示すよ うに、そのクロックをDACCLK にトランス・カップリングす ることができます。サンプル・レートが低い場合、 CMOS ク ロックやTTLクロックも使用できます。すでに説明したように、 CMOS/LVDSトランスレータを通してからACカップリングで きます。あるいは、図69に示すように、トランス・カップリン グしてクランプすることもできます。 TTLまたはCMOS CLK入力 0.1µF 基準クロック （5番ピンと 6番ピン） CLK+ 0x08 (7:2) VCO範囲 内部ループ・ フィルタ 位相検出 50Ω VCO ÷N2 ÷N1 0x09 (4:3) PLLループ 分周比 0x09 (6:5) PLL VCO 分周比 DAC インターポレーション・ レート ÷N3 VCM = 400mV 図69. 0x01 (7:6) DATACLK出力 （37番ピン） 0x09 (7) PLLイネーブル 05361-069 CLK– 50Ω BAV99ZXCT 高速デュアル・ ダイオード 0x0A (7:5) PLL制御電圧 範囲 ADC 0x0A (4:0) ループ・フィルタ 帯域幅 内部DACサンプル・ レート・クロック 図71 TTLまたはCMOS DACCLK駆動回路 図70に、VCMを生成するための簡単なバイアス・ネットワー クを示します。クロック・バイアス回路にはCVDD18とCGND を使用することが重要です。クロックに混入したノイズやその 他の信号がDACデジタル入力信号によって逓倍されて、DAC の性能を低下させることがあります。 表17. VCO周波数範囲とPLL帯域選択値の関係 代表的なPLLロック範囲 VCO周波数範囲（MHz単位） 25℃でのtyp値 PLL帯域 VCM = 400mV 内部クロック・アーキテクチャ 選択 fLOW fHIGH 温度に対するtyp値 fLOW fHIGH CVDD18 111111（63） 1nF 287Ω 0.1µF 1nF CGND 図70. 05361-070 1kΩ DACCLK VCMジェネレータ回路 内部PLLクロック逓倍器／クロック分配 デバイスの内部クロック構造を使用すれば、入力データレート の1倍または整数倍のクロック、あるいはDAC出力サンプル・ レートのクロックにより、差動クロック入力を駆動できます。 内部 PLL は入力クロック逓倍を実現し、インターポレーショ ン・フィルタとデータ同期に必要なすべての内部クロックを提 供します。 図71に内部クロック・アーキテクチャを示します。基準クロッ クは、5番ピンと6番ピンでの差動クロックです。このクロック 入力を差動またはシングルエンドで実行するには、クロック信 号で5番ピンを駆動し、5番ピンでの信号のミッドスイング・ポ イントに6 番ピンをバイアスさせます。クロック・アーキテク チャは、以下の設定で実行できます。 1. PLLイネーブル（レジスタ0x09、ビット7＝1）。図71に示す PLLイネーブル・スイッチは、N1デバイダ（PLL VCO分周 比）とN2デバイダ（PLLループ分周比）のジャンクション に接続されます。デバイダN3はDACのインターポレーショ ン・レートを決定し、比率 N3/N2 は基準クロック／入力 データレートの比率を決定します。VCOは1.0∼2.0GHzの 範囲にわたって最適に動作するため、N1はVCOの速度をこ の範囲内に保持しますが、DACのサンプル・レートはさら ― 34 ― 自動モード 111110（62） 2056 2170 2105 2138 111101（61） 2002 2113 2048 2081 111100（60） 1982 2093 2029 2061 111011（59） 1964 2075 2010 2043 111010（58） 1947 2057 1992 2026 111001（57） 1927 2037 1971 2006 111000（56） 1907 2016 1951 1986 110111（55） 1894 2003 1936 1972 110110（54） 1872 1981 1913 1952 110101（53） 1852 1960 1892 1931 110100（52） 1841 1948 1881 1920 110011（51） 1816 1923 1855 1895 110010（50） 1796 1903 1835 1874 110001（49） 1789 1895 1828 1867 110000（48） 1764 1871 1803 1844 101111（47） 1746 1853 1784 1826 101110（46） 1738 1842 1776 1815 101101（45） 1714 1820 1752 1794 101100（44） 1700 1804 1737 1779 REV. 0 AD9776/AD9778/AD9779 代表的なPLLロック範囲 VCO周波数範囲 VCO周波数範囲（MHz単位） PLL帯域では2倍を超える周波数範囲をカバーするため、PLL 帯域の選択には、範囲のローエンドとハイエンドの合計2 つの fHIGH fLOW fHIGH 101011（43） 1689 1790 1726 1764 オプションがあります。このような条件のもとでは、ユーザが 周波数範囲のハイエンドに対応する帯域値を選択するときは、 VCO 位相ノイズが最適です。図 72 は、 VCO 帯域幅と最適な VCO周波数が帯域選択値によってどう変化するかを示します。 101010（42） 1657 1757 1695 1734 PLLのループ・フィルタ帯域幅 101001（41） 1641 1738 1679 1714 101000（40） 1610 1707 1649 1684 PLLのループ・フィルタ帯域幅は、SPIレジスタ0x0Aのビット <4:0>を介して設定されます。これらの値を変更すると、内部 100111（39） 1597 1689 1635 1666 100110（38） 1568 1661 1607 1639 100101（37） 1553 1641 1592 1617 100100（36） 1525 1613 1562 1592 100011（35） 1511 1595 1548 1572 100010（34） 1484 1570 1519 1549 100001（33） 1470 1552 1506 1528 100000（32） 1441 1525 1474 1504 011111（31） 1429 1509 1463 1487 011110（30） 1403 1485 1433 1464 011101（29） 1390 1469 1422 1447 011100（28） 1362 1443 1391 1423 011011（27） 1352 1429 1380 1407 011010（26） 1325 1405 1352 1385 011001（25） 1314 1390 1340 1369 011000（24） 1290 1368 1315 1350 010111（23） 1276 1351 1302 1332 010110（22） 1253 1331 1277 1313 010101（21） 1239 1313 1264 1295 010100（20） 1183 1255 1205 1240 010011（19） 1204 1275 1227 1259 010010（18） 1151 1221 1172 1207 010001（17） 1171 1240 1193 1224 010000（16） 1148 1218 1170 1204 001111（15） 1137 1204 1159 1189 001110（14） 1116 1184 1137 1170 001101（13） 1106 1171 1127 1157 001100（12） 1086 1152 1106 1138 001011（11） 1075 1138 1095 1124 001010（10） 1055 1119 1075 1106 001001（9） 1045 1107 1065 1093 001000（8） 1027 1090 1047 1076 000111（7） 1016 1076 1034 1062 000110（6） 998 1059 1016 1046 000101（5） 987 1046 1005 1032 000100（4） 960 1017 977 1004 000011（3） 933 989 949 976 000010（2） 908 962 923 950 000001（1） 883 936 898 925 000000（0） 859 911 873 899 REV. 0 ループ・フィルタのコンデンサが切り替えられます。外付けの ループ・フィルタ部品は必要ありません。このループ・フィル タには0（P1）に極があり、続いてゼロ−（Z1）極（P2）組合 わせがあります。Z1とP2は、互いの1ディケードの範囲内で発 生します。ゼロ極の位置は、ビット<4:0>によって決定されま す。00000の設定の場合、ゼロ極は10MHzの近くに発生します。 ビット <4:0> を 11111 に設定すると、 Z1/P2 の組合わせで約 1MHzまで下げられます。1∼10MHzの間で、ビット<4:0>と ゼロ極の位置との関係は直線的です。しかし、内部部品は許容 値が低くないため、±30%ものドリフトが生じることがありま す。 最適性能を得るには、PLLをイネーブルにして、すべての動作 モードで帯域幅調整（レジスタ0x0A、ビット<4:0>）を11111 に設定してください。PLLバイアス設定（レジスタ0x09、ビッ ト<2:0>）は111に設定します。PLL制御電圧（レジスタ0x0A、 ビット<7:5>）が読み出されますが、それは内部ループ・フィ ルタ出力での DC 電圧に比例します。ここで指定した PLL バイ アス設定では通常、 PLL 制御電圧からの読出しは 010 ですが、 001や011の可能性もあります。この範囲を外れる場合はPLLが 正しく動作していないことを示します。 60 56 52 48 44 40 36 32 28 24 20 16 12 8 4 図72. ― 35 ― 2150 1950 2050 1750 1850 05361-072 FVCO (MHz) 1650 1450 1550 1250 1350 1150 1050 0 850 fLOW 950 選択 温度に対するtyp値 PLL帯域 25℃でのtyp値 PLL帯域 代表的なPLL帯域選択値と周波数の関係（25℃時） AD9776/AD9778/AD9779 35 60 56 52 30 48 44 25 36 IFS (ma) PLL帯域 40 32 28 24 20 15 20 16 10 12 8 5 FVCO (MHz) 図73. 0 0 05361-113 2050 2150 1850 1950 1750 1650 1450 1550 1350 1250 1150 950 1050 850 0 図75. AD977xの自動検索機能を使用すれば、PLLの最適な設定を決 定できます。自動検索モードをイネーブルにするには、レジス タ0x08、ビット<7:2>を11111bに設定し、レジスタ0x08、ビッ ト<7:2>から値を読み出します。自動検索モードは最適なPLL の設定を検出することが目的ですから、その後同じ設定を手動 モードで適用してください。通常の動作時は、PLLを自動検索 モードに設定しないようにしてください。 フルスケール電流の生成 内部リファレンス I DACとQ DACのフルスケール電流は、8.66∼31.66mAの範 囲で設定できます。最初に、1.2Vのバンド・ギャップ・リファ レンスを使用し、I120（75番ピン）に接続する外付け抵抗で電 流を設定します。図74に、リファレンス回路の簡略ブロック図 を示します。外付け抵抗の推奨値は 10k Ωです。これにより 120µAの抵抗にIREFERENCEが設定されますが、これはさらに20mA のDAC出力フルスケール電流を提供します。ゲイン誤差はこの 抵抗の一次関数であるため、抵抗が高精度であればデバイスの 内部マッチング仕様へのゲイン・マッチングが向上します。内 部カレント・ミラーが提供する電流ゲイン・スケーリングで は、 I DAC または Q DAC のゲインは、 SPI ポート・レジスタ （レジスタ0x0A、0x0B、0x0E、0x0F）の10ビット・ワードで す。DACゲイン・レジスタのデフォルト値は、約20mAのIFSを 与えます。ここで、IFSは次式で表すことができます。 1.2V 27 6 × + ×DACゲイン ×32 R 12 1024 VREF 0.1µF I DACゲイン I DAC DACの フルスケール・ リファレンス電流 電流 スケーリング I120 10kΩ Q DAC Q DACゲイン 図74. 600 800 1000 DACゲイン・コード 対 IFS 補助DAC AD977xには2つの補助DACがあります。これらのDACのフル スケール出力電流は、1.2Vのバンド・ギャップ・リファレンス と外付け抵抗から得られます。補助DACゲインをフルスケール （10ビット値、SPIレジスタ0x0C、0x0D、0x10、0x11）に設 定したとき、リファレンス・アンプ電流IREFERENCEから補助DAC リファレンス電流までのゲイン・スケールは 16.67 です。これ により、補助DAC1と補助DAC2に関しては、約2mAのフルス ケール電流が与えられます。補助DAC出力は差動ではありませ ん。一度にアクティブにできるのは、補助 DAC の 1 つの側（ P またはN）のみです。非アクティブ側は、高インピーダンス状 態（＞ 100k Ω）になります。さらに、 P または N 出力は、電流 ソースまたは電流シンクとして機能します。2つの補助DACの P側とN側の制御には、レジスタ0x0Eと0x10、ビット<7:6>を 使用します。電流をソースする場合の出力コンプライアンス電 圧は0∼1.6Vです。電流をシンクする場合の出力コンプライア ンス電圧は0.8∼1.6Vです。 DAC出力の後に直交変調器がある場合、補助DACを局部発振 器（LO）のキャンセルに使用できます。図76に、DACと直交 変調器との代表的なインターフェースを示します。通常、変調 器の入力コモンモード電圧はDACの出力コンプライアンス電圧 範囲よりはるかに高いため、 AC カップリングが必要となりま す。直交変調器の必要なコモンモード入力電圧がDACのコモン モード入力電圧と一致する場合、 AC カップリング・コンデン サは除去できます。直交変調器の入力換算 DC オフセット電圧 （およびDAC出力オフセット電圧のミスマッチ）により、変調 器出力に LO フィードスルーが発生し、システム性能が低下す ることがあります。図 76 の構成を使用すると、補助 DAC を使 用してこのDCオフセットを補正することにより、LOフィード スルーを減らすことができます。直交変調器の入力において DACからのスプリアス信号（歪みとDACイメージ）がシステ ム性能に影響を与える場合は、ローパス・フィルタまたはバン ドパス・フィルタの使用を推奨します。このフィルタは、直交 変調器の入力に配置します。 0536 1 -0 73 AD9779 400 DACのゲイン・コード 温度変化に対する代表的なPLL帯域選択値と周波数の 関係 1.2Vのバンド・ ギャップ 200 05361-074 4 リファレンス回路 ― 36 ― REV. 0 AD9776/AD9778/AD9779 0.7 AUX DAC1 8× インターポレーション、fDAC/4、 fDAC/2、 fDAC/8、 変調オフ 0.6 AUX1_P 4×インターポレーション、fDAC/4、 fDAC/2、 変調オフ AUX1_N 0.5 8×インターポレーション、 消費電力（W） 直交変調器 I入力 IOUT1_P IDAC IOUT1_N 4×インターポレーション、 ゼロ充填 0.4 2×インターポレーション、 ゼロ充填 0.3 1×インターポレーション、 ゼロ充填 0.2 直交変調器 Q入力 IOUT2_P ゼロ充填 1×インターポレーション、 2×インターポレーション、fDAC/2、 変調オフ 0.1 QDAC 0 0 25 50 75 100 125 150 175 200 225 250 fDATA (MSPS) AUX DAC2 図76. 図78. AUX2_N 消費電力（デュアルDACモード） 0.4 05361-075 AUX2_P 05361-077 IOUT2_N 8×インターポレーション 補助DACの代表的な使い方 4×インターポレーション 0.3 電力（W） 消費電力 図77∼85に、シングルDACモードとデュアルDACモードにお ける、1.8Vと3.3Vのデジタル／クロック電源の消費電力を示し ます。これに加えて、シングルDACモードでの3.3V電源 （モードおよび速度独立）の消費電力／電流は102mW/31mAで す。デュアルDACモードでは182mW/51mAです。 0.2 2×インターポレーション 0.1 1×インターポレーション 0.7 0 0.6 8×インターポレーション ゼロ充填 0.5 消費電力（W） 0 4×インターポレーション 25 50 75 図79. 125 150 175 200 225 250 消費電力（デジタル1.8V電源、Iデータのみ、リアル・ モード、ゼロ充填なし） 2× インターポレーション ゼロ充填 0.4 100 fDATA (MSPS) 4×インターポレーション ゼロ充填 2×インターポレーション 05361-078 8×インターポレーション 0.08 0.3 1×インターポレーション ゼロ充填 0.2 1×インターポレーション 0.06 8×インターポレーション 0 25 50 75 100 125 150 175 200 225 250 fDATA (MSPS) 図77. 05361-076 0 電力（W） 0.1 4×インターポレーション 0.04 2×インターポレーション 消費電力（Iデータのみ、シングルDACモード） 0.02 0 0 25 50 75 100 125 150 fDATA (MSPS) 図80. REV. 0 ― 37 ― 175 200 225 250 05361-079 1×インターポレーション 消費電力（クロック1.8V電源、Iデータのみ、リアル・ モード、変調モードあり、ゼロ充填なし） AD9776/AD9778/AD9779 0.075 0.075 全てインターポレーション・モード 電力（W） 0.025 0 25 50 75 100 125 150 175 200 225 250 fDATA (MSPS) 0 図84. 8×インターポレーション、fDAC/8、 fDAC/4、 0.7 fDAC/2、 変調なし 4×インターポレーション 125 150 175 200 225 250 デジタル3.3V電源（IおよびQデータ、デュアルDAC モード） 0.12 0.4 電力（W） 電力（W） 100 0.14 0.5 2×インターポレーション 0.10 0.08 0.06 0.3 0.04 0.2 1×インターポレーション、 変調なし 0.02 0 0 25 50 75 100 125 150 175 200 225 250 fDATA (MSPS) 0 05361-081 0.1 0 200 400 600 800 1000 1200 fDAC (MSPS) 図85. 消費電力（デジタル1.8V電源、IおよびQデータ、デュ アルDACモード、ゼロ充填なし） 反転sincフィルタの消費電力 パワーダウン・モードとスリープ・モード 0.125 8×インターポレーション、f DAC/8、 fDAC/4、 fDAC/2、 変調なし 0.100 AD977xにはさまざまなパワーダウン・モードがあり、デジタ ル・エンジンやメインTxDAC、補助DACを個々にあるいは一 緒にパワーダウンできます。メインTxDACは、SPIポートを介 4×インターポレーション 0.075 2×インターポレーション 0.050 0.025 0 25 50 75 100 125 150 fDATA (MSPS) 175 200 225 250 05361-082 1×インターポレーション、 変調なし 0 図83. 75 0.16 0.8 図82. 50 fDATA (MSPS) 消費電力（デジタル3.3V電源、Iデータのみ、リアル・ モード、変調モードとゼロ充填あり） 0.6 25 05361-084 図81. 0 05361-080 0 05361-083 0.025 電力（W） 全てインターポレーション・モード 0.050 電力（W） 0.050 してスリープ・モードやパワーダウン・モードにできます。ス リープ・モードでは、TxDAC の出力がオフになり消費電力が 減少します。ただしリファレンスはパワーオン状態のため、ス リープ・モードからの回復はきわめて迅速です。パワーダウ ン・モード・ビット（レジスタ0x00、ビット4）をセットする と、リファレンスも含めてすべてのアナログ／デジタル回路が パワーダウンになります。パワーダウン・モードでは、 SPI ポートがアクティブ状態を維持します。このモードは、スリー プ・モードに比べて大幅な節電になりますが、ターンオン時間 が長くなります。補助DACも、SPIポートを介してスリープ・ モードに設定できます。 消費電力（クロック1.8V電源、IおよびQデータ、デュ アルDACモード、ゼロ充填なし） ― 38 ― REV. 0 AD9776/AD9778/AD9779 自動パワーダウン・イネーブル・ビット（レジスタ0x00、ビッ ト3 ）では、デバイスのデジタル部のパワーダウン機能を制御 します。自動パワーダウン機能は、次の条件に基づいて、 TXENABLEピン（39番ピン）と連携して働きます。 インター リーブされた 入力データ TXENABLE（39番ピン）＝ TxENABLEは、I/Q同期のために ハイレベルに保持したり トグルしたりできます Q1 I2 Q2 TxENABLE インターポレーション・ フィルタのフラッシュ 図86. TxEnableの機能 TxEnableの機能を反転するには、レジスタ0x02、ビット1のス テータスを変更します。 IQ の順序付けを制御するもう 1 つの ビットは、 Q ファースト・ビット（レジスタ 0x02 、ビット 0 ） です。Qファースト・ビットをデフォルトの0にリセットすると、 ラッチされる IQ ペアリングは、 I1Q1 、 I2Q2 などになります。 IQファーストを1に設定すると、最初のIデータは捨てられ、ペ アリングはI2Q1、I3Q2などになります。なお、IQファースト をセットすると、Iデータは依然として内部Iチャンネルに転送 され、Q データは内部Q チャンネルに転送され、ペアリングの みが変化します。 シュしてから、デジタル・エンジンを自動的にパワーダ ウン状態にします。DAC、リファレンス、SPIポートは 影響を受けません。 またはTXENABLE（39番ピン）＝ 1：通常動作 TxEnable反転ビット（レジスタ0x02、ビット1）がセットされ た場合、このTXENABLEピンの機能が反転されます。 インターリーブ・データ・モード TxEnable ビットには 2 つの機能があります。デュアル・ポー ト・モードでは、これはデバイスのデジタル部のパワーダウン にのみ使用されます。インターリーブ・モードでは、 IQ デー タ・ストリームがTxEnable に同期します。したがって、IQ 同 期を実現するには、データ・ポート1への入力にIデータ・ワー ドが与えられるまで、 TxEnable をローレベルに保持します。 TxEnableがハイ・ロジック・レベルにある間に、DATACLK の立上がりエッジが発生した場合は、 IQ データは DATACLK 出力と同期します。 TxEnable がハイレベルに維持され、入力 IQデータは同期状態を維持します。アナログ・デバイセズの既 存のDAC（AD9777やAD9786など）との後方互換性を維持す るため、各データ入力サイクル中にTxEnableを一度トグルする ことにより、同期状態は絶えず更新できます。TxEnableがロー レベルにされ、複数のDACCLK サイクルにわたってローレベ ルに保持された場合は、デバイスはインターポレーション・ フィルタ内のデータをフラッシュし、フィルタがフラッシュさ れた後でデジタル・エンジンをシャット・ダウンします。この パワーダウン・モードに入るために必要なDACCLK サイクル 数は、等価な2×、4×、8×インターポレーション・フィルタ の長さの関数です。図86に、TxEnable、I/Q選択、フィルタ・ フラッシュ、デジタル・パワーダウンのタイミングを示しま す。 タイミング情報 図87∼89に、PLLがイネーブルの場合に可能な、いくつかのタ イミングを示します。 N2 と N3 の設定の組合わせは、基準ク ロック周波数を実際の入力データレートの倍数にできることを 意味します。図87∼89はそれぞれ、N2/N3＝1および2のときの タイミングを示します。 インターリーブ・モードでは、DATACLK出力からデータ入力 までのセットアップ時間とホールド時間は、図87∼89に示す時 間と同じです。TxEnableのトグルは、デジタル・データ入力の 更新と同時に行うことを推奨します。このようにして、 DATACLK 、 TxEnable 、デジタル入力データ間のタイミン グ・マージンが最適化されます。 図89に、PLLがディスエーブルのときのタイミング仕様を示し ます。基準クロックは、 DAC 出力サンプル・レートです。図 89 に示す例では、 PLL がディスエーブルの場合、インターポ レーションは4 ×です。入力データのセットアップ時間とホー ルド時間は、DATACLK出力の立上がりエッジをベースにして います。なお、レジスタ0x02、ビット2がセットされている場 合は、 DATACLK 出力が反転されるため、ラッチするクロッ ク・エッジはDATACLK出力の立下がりエッジになります。 基準クロック tD tS 入力データ REV. 0 tH 05361-086 DATACLK出力 図87. デジタル部の パワーダウン 05361-085 0：自動パワーダウン・イネーブル＝ 0：データ・パスを0でフラッシュ 1：データを複数のDACCLKサイクルにわたってフラッ I1 タイミング仕様（PLLイネーブル、基準クロック＝1×入力サンプル・レート1） ― 39 ― AD9776/AD9778/AD9779 基準クロック tD DATACLK出力 tH 05361-087 tS 入力データ 図88. タイミング仕様（PLLイネーブル、基準クロック＝2×入力サンプル・レート1） 基準クロック tD DATACLK出力 tS tH 入力データ 05361-088 tS = 3ns（min） tH = 0.78ns（min） tD = 5.0ns（typ） （DATACLK遅延ディスエーブル） 図89. 1 タイミング仕様（PLLディスエーブル、4×インターポレーション） TxDACタイミング仕様の規定方法の詳細については、アナログ・デバイセズのアプリケーション・ノート「AN748」（「Set-up and Hold Measurements in High Speed CMOS Input DACs」）を参照してください。 データ遅延によりタイミング条件を満たす方法 最高250MSPS という入力データレートで厳密なタイミング条 件を満たすため、AD977xには微細なタイミング機能がありま TEK RUN: 5.00GS/s Δ: 4.76nS @: 35.52nS す。微細なタイミング調整を行うには、データ・クロック遅延 レジスタ（レジスタ0x04、ビット<7:4>）に値を書き込みます。 このレジスタを使用すれば、DACCLK入力とDATACLK出力 の間に遅延を追加できます。図 90 に、 DATACLK 遅延がディ スエーブルの場合のデフォルト遅延を示します。ディスエーブ ル機能ビットは、レジスタ0x02、ビット4にあります。図91は、 DATACLK遅延がイネーブルで0000に設定された場合の遅延 を示します。図92は、DATACLK遅延がイネーブルで1111に 設定された場合の遅延を示します。なお、データから DATACLKに対して指定されるセットアップ時間とホールド時 間は、DATACLK遅延をディスエーブルにして仕様規定されて います。 2 1 CH1 1.00VΩ TEK RUN: 5.00GS/s サンプル サンプル 図91. Δ: 4.48nS @: 40.28nS CH2 500mVΩ M2.00ns CH1 420mV DACCLKからDATACLK出力までの遅延（DATACLK 遅延＝0000） TEK RUN: 5.00GS/s サンプル Δ: 7.84nS @: 32.44nS 2 1 CH1 1.00VΩ 図90. CH2 500mVΩ M2.00ns CH1 420mV 05361-089 2 DACCLKからDATACLK出力までの遅延（DATACLK 遅延をディスエーブル） 1 CH1 1.00VΩ 図92. ― 40 ― CH2 500mVΩ M2.00ns CH1 420mV DACCLKからDATACLK出力までの遅延（DATACLK 遅延＝1111） REV. 0 AD9776/AD9778/AD9779 図 91 に示す最小遅延から図 92 に示す最大遅延までの範囲は、 DATACLK遅延レジスタを介して設定できます。0000と1111 の間でDATACLK遅延を設定する際の遅延（絶対時間）は、こ の2つの数値の間を線形とみなして得られます。表18に、温度 に対するインクリメントごとの代表的な遅延を示します。 入力タイミングの手動修正 入力タイミングは手動で修正できます。修正機能はレジスタ 0x03、ビット<7:6>によって制御します。この機能は表21に示 すように設定されます。 表21 表18. 温度に対するデータ遅延ラインの代表的な遅延 遅延 −40°C ＋25°C ＋85°C 単位 ディスエーブルと イネーブルの間の遅延 370 416 432 ps インクリメントごとの 平均遅延 171 183 197 ps DATACLK出力の周波数は、いくつかのプログラマブルな設定 に依存します。 DACCLK 周波数は、インターポレーション、 ゼロ充填、インターリーブ／デュアル・ポート・モードの影響 を受けます。DACCLKとDATACLKとの間の約数関数は、表 19に示す値に等しくなります。 表19 インター ポレーション ゼロ充填 入力モード 約数 1 ディスエーブル デュアル・ポート 1 2 ディスエーブル デュアル・ポート 2 4 ディスエーブル デュアル・ポート 4 8 ディスエーブル デュアル・ポート 8 1 ディスエーブル インターリーブ 無効 2 ディスエーブル インターリーブ 1 4 ディスエーブル インターリーブ 2 8 ディスエーブル インターリーブ 4 1 イネーブル デュアル・ポート 2 2 イネーブル デュアル・ポート 4 4 イネーブル デュアル・ポート 8 8 イネーブル デュアル・ポート 16 1 イネーブル インターリーブ 1 2 イネーブル インターリーブ 2 4 イネーブル インターリーブ 4 8 イネーブル インターリーブ 8 表20 分周比 00 1 01 2 10 4 11 1 00 エラー・チェックを ディスエーブル 01 予備 10 予備 11 予備 必要な修正を行うには、 DATACLK 遅延と DATACLK 反転 ビット（レジスタ2、ビット2）を調整します。最初のタイミン グ検証を行うときは、入力データのタイミング誤差許容値（レ ジスタ0x03、ビット<3:0>）を1111に設定してください。これ によりDATACLK遅延を掃引し、タイミングが有効な範囲を見 つけ出すことができます。データ遅延の最終値は、有効なタイ ミング範囲の中央に対応する値としてください。この掃引中に 有効なタイミング範囲が見つからない場合、 DATACLK 反転 ビットを反転し、このプロセスを繰り返す必要があります。そ れでも有効なタイミング・ウィンドウが見つからない場合は、 入力データのタイミング誤差許容値を 1 だけデクリメントし、 この手順を繰り返します。 同期パルス生成（マスター・デバイス） 複数のデバイスを使用し、同期をとる必要のあるアプリケー ションでは、AD977xはフレキシブルな同期エンジンを提供し ます。マルチDAC同期には2つのオプションがあります。最初 のオプションでは、 1 つのデバイスをマスターとして使用し、 残りのデバイスをスレーブとして使用できます。2 番目のオプ ションでは、すべてのデバイスがスレーブとして動作します。 いずれの動作も同じタイミング制約がありますが、どのモード でも性能トレードオフはありません。ここではマスター・モー ドについて説明します。差動入力クロックはマスター・デバイ スを駆動し、次にマスターがSYNC_O＋とSYNC_O−を生成 します。この 2 つの信号は LVDS レベルを使用して差動同期信 号を生成し、この差動同期信号が、すべてのスレーブ・デバイ スの同期に使用されます。複数デバイスの同期のためには、 SYNC_O＋とSYNC_O−は、マスターの同期入力 （SYNC_I＋とSYNC_I−）にループバックする必要があります。 マスター・モードをイネーブルにするには、同期ドライバ・イ ネーブル・ビット（レジスタ0x07、ビット6）にロジック1を書 き込みます。SYNC_O の信号速度は、レジスタ0x04 、ビット <3:1>に基づいて、DACCLK速度の整数の約数とすることがで きます。スレーブ・モードでデバイスをイネーブルにするには、 同期レシーバ・イネーブル・ビット（レジスタ0x07、ビット7） にロジック1を書き込みます。図93に、マスター・デバイスで の同期出力信号とDAC入力クロックのタイミングを示します。 表 19 の値と DATACLK 分周レジスタを組み合わせて得られる 最大約数は32です。 REV. 0 機能 マルチDAC同期 この約数関数に加えて、DATACLKは、DATACLK分周レジ スタ（レジスタ0x03、ビット<5:4>）の状態に応じて、さらに 4までの係数で分周できます（表20を参照）。 レジスタ0x03、ビット<5:4> レジスタ0x03、ビット<7:6> ― 41 ― AD9776/AD9778/AD9779 同期トリガ・エッジ 0x07 (5) 1̶立上がりエッジ 0̶立下がりエッジ 同期出力遅延 0x04 (0); 0x05 (7:4) （約180ps／インクリメント） DACCLK LVDS DAC SYNC OUT (/1) LVDS DAC SYNC OUT (/4) LVDS DAC SYNC OUT (/16) DACCLK／同期出力のタイミング 次に、同期出力パルスをマスターからすべてのスレーブ・デバ イスに分配します。これには、デバイスの外部にLVDS信号の 分割回路の実装が必要になることがあります。スプリッタは、 SYNC_O 信号をマスターから複数のスレーブ・デバイスの SYNC_Iピンに配信します。図94に、この処理系のブロック図 を示します。CLKソースとSYNC_Oから複数のAD977xデバイ スの同期入力とDACCLK への等化が不可欠です。マルチチッ プ同期が指定の最大DACサンプル・レートで正しく動作するに は、DACCLK入力の位相を±100psに整合する必要があります。 SYNC_I 入力の位相も± 100ps に整合する必要があります。 DACのサンプル・レートが低い場合は、このタイミング・アラ イメントは緩和できます。 等化 等化 SYNC_IN DACCLK スレーブ DAC SYNC_IN DACCLK スレーブ DAC SYNC_IN DACCLK 図95. LVDSドライバと遅延等化 クロック 源 等化／周波数分周 クロック 源 スレーブ DAC 05361-094 図93. 05361-092 同期出力約数は以下によって制御されます。 0x04 (3:1) 000 fDAC /32 001 fDAC /16 010 fDAC /8 011 fDAC /4 100 fDAC /2 101 fDAC /1 110 未定義 111 未定義 スレーブ・モードでの同期信号分配の処理系 SYNC OUT SYNC IN DACCLK マスター DAC SYNC IN DACCLK スレーブ DAC DACCLK スレーブ DAC 05361-093 SYNC IN 図94. マスター／スレーブ・モードでの同期信号分配の処理系 ― 42 ― REV. 0 AD9776/AD9778/AD9779 同期パルス・レシーバ（スレーブ・デバイス） スレーブ・デバイス上のSYNC_Iについての以下の説明は、マ スター・デバイス上のSYNC_Iにも適用されます。マスター上 のSYNC_Iのタイミングは、スレーブ・デバイスのタイミング と一致する必要があります。図94に示したSYNC_Iパルスの詳 細を図96に示します。SYNC_Iパルスは、そのデューティサイ クルによって制約を受けません。唯一の制約は、各同期パルス が少なくとも1DACCLKサイクルにわたってハイレベルにとど まることです。しかし、同期パルスを受信するスレーブDACは、 入力同期パルスの速度を知る必要があります。 スレーブ・デバイスの内部同期 図96に、スレーブ・デバイス内の内部タイミング機能を示しま す。SYNC_I信号のデューティサイクルは50%に制約されるこ とはありません。SYNC_Iのデューティサイクルに関する制約 としては、少なくとも1DACCLKサイクルにわたってそれがハ イレベルにとどまるということくらいです。図96に、2つの可 能な SYNC_I 信号を示します。 1 つは 50% のデューティサイク ル、もう1つは最小のデューティサイクルを持ちます。 SYNC_Iのタイミング制約の詳細については、「SYNC_Iのタイ ミング制約」を参照してください。 DACCLKとSYNC_I速度の比率は、表22に示すように、入力 同期パルス周波数の値（レジスタ0x05、ビット<3:1>）によっ て決定されます。 DACCLKはSYNC_Iをサンプリングし、内部同期信号 （ SYNC_I_int ）を生成します。 SYNC_I_int の周期は、常に DACCLK/32です。SYNC_IのレートがDACCLK/32を超える 場合は、余分なパルスが取り除かれます。図96では、SYNC_I 周期＝DACCLK/16であるために、他のすべてのSYNC_Iパル スが取り除かれています。DACCLK_SMPは内部信号で、その 周波数はDACCLK ／インターポレーション・レートに等しく なります。DACCLK_SMPは、DACCLKによって合成されま すが、SYNC_Iによって同期がとられます。なお、 SYNC_I_int と DACCLK_SMP の間にもプログラマブル遅延 （同期入力遅延）があります。このプログラマブル遅延は、タ イミング・インターフェースの柔軟性をさらに高めます。図96 は、インターポレーションを8倍に設定しています （DACCLK_SMPレートはDACCLKの1/8です）。 表22 レジスタ0x05、ビット<3:1> 分周比 000 DACCLK/32（デフォルト） 001 DACCLK/16 010 DACCLK/8 011 DACCLK/4 100 DACCLK/2 101 未定義 110 未定義 111 未定義 DACCLK_ext DACCLK_int （伝搬、遅延） SYNC_I_ext_min_dutycycle SYNC_I_ext_50%dutycycle SYNC_I_int（同期後の遅延） SYNC_I_int（同期後の遅延） SYNC_stripped（ポストエッジ検出器） DCLK_SMP 同期入力遅延 0x06 (7:4) （約100ps／インクリメント） データ・クロック・オフセット 0x07 (4:0) （1DACCLKサイクル／インクリメント） 図96. REV. 0 データ・クロック遅延 0x04 (7:4) マスター／スレーブ・デバイスの内部／外部タイミング ― 43 ― 05361-095 DCLK_OUT AD9776/AD9778/AD9779 0x05 (0), 0x06 (7:4) エッジ検出器、 32のDACCLKエッジのうち 1つを検出 同期 入力 遅延 D FF1 Q LVDS差動同期入力 DACCLK （内部遅延） プログラマブル遅延 IRQ, 0x19 (6) IRQイネーブル、 0x19 (2) 0x06 (3:0) D プログラマブル遅延 FF2 Q CLK FF3 CLK 図97. Q レジスタに SYNC_I_int 05361-096 D 簡略内部同期ロジック SYNC_Iのタイミング制約 AD977xでは、SYNC_I信号のタイミング誤差をレジスタに格 納できます。図94に、この同期ロジックのブロック図を示しま す。これは、図95に示すデータ入力同期回路によく似ています。 違いは、図95の回路では、SYNC_Iを正しくレジスタに格納す るためにDACCLKを使用することです。遅延はレジスタ0x06、 ビット <3:0> によって設定できます。 IRQ はレジスタ 0x19 、 ビット6に格納されます。 ― 44 ― REV. 0 AD9776/AD9778/AD9779 評価用ボードに付属のソフトウェアを使用すれば、SPIポート を設定できます。このSPIポートを介して、デバイスはさまざ まな動作モードに設定できます。評価用ボードを初めて動作さ せるときは、簡単な設定（SPIポートの設定値をデフォルト設 定値にできるだけ近づける）で始めるとよいでしょう。図100 に、デフォルトのソフトウェア・ウィンドウを示します。矢印 は、初回の簡単な評価のために変更しなければならない設定値 を示しています。つまり、ここではPLLは使用せず、クロック はDAC出力のサンプル・レートの速度を使用することになりま す。 PLL の使い方の詳細については、「 PLL のループ・フィル タ帯域幅」を参照してください。 評価用ボードの動作 AD977x の評価用ボードは、使いやすさを損なうことなく、 DAC性能とデジタル・インターフェースの速度を最適化するよ うに設計されています。ボードを動作させるには、電源、ク ロック源、デジタル・データ・ソースが必要です。DAC出力を 調べるには、スペクトル・アナライザやオシロスコープも必要 です。図98に、テスト・セットアップを示します。サイン波や 方形波のクロックは、クロック源として有効です。クロックは、 評価用ボード上でACカップリングされてからDACCLK入力に 送られるため、クロック上の DC オフセットは問題になりませ ん。図99に、評価用ボードに必要なすべての接続の詳細図を示 します。 クロック 発生器 アダプタ・ ケーブル CLKIN SPIポート スペクトル・ アナライザ デジタル・ パターン・ ジェネレータ AD9779 評価用ボード CLOCK IN 3.3V 電源 05361-097 1.8V 電源 DATACLK OUT 図98. 代表的なテスト・セットアップ AUX33 DVDD18 DVDD33 P4デジタル入力コネクタ CVDD18 AVDD33 J1 CLOCK IN AD9779 JP4 JP15 JP8 JP14 JP3 JP16 JP2 JP17 S7 DCLKOUT J2 5V電源 変調器出力 S5出力1 AD8349 S6出力2 +5V GND 局部発振器 入力 ANALOG DEVICES AD9779/8/6 REV D 05361-098 SPIポート 図99. すべての接続を示したAD977x評価用ボード REV. 0 ― 45 ― AD9776/AD9778/AD9779 1. インターポレーション・レートを設定 2. インターポレーション・フィルタ・モードを設定 3. 入力データ・フォーマットを設定 05361-099 4. 入力タイミングに合わせてDATACLK極性を設定 図100. SPIポートのソフトウェア・ウィンドウ 評価用ボードのデフォルト設定値を使用すれば、DAC出力信号 をシングルエンド信号に変換するトランスを通じて、差動出力 を確認できます。評価用ボードでは、これらのトランスはT1A、 T2A、T3A、T4Aとして示されています。ボード上にはT1B、 T2B、T3B、T4Bという4つの同相トランスもあります。トラ ンスと同相トランスは直列に配置するすることを推奨します。 各DAC出力にはトランスと同相トランスのペアが設置されるた め、これらのペアはいずれの順序でもセットアップできます。 一例として、 DC から 30MHz の周波数範囲では、トランスは DACの直後に配置するとよいでしょう。30MHzのDAC出力周 波数を上回る場合は、DAC出力の直後に同相トランスを配置し、 その後にトランスを配置することを推奨します。 ― 46 ― REV. 0 AD9776/AD9778/AD9779 実装された直交変調器AD8349を使用するた めの評価用ボードの変更 評価用ボードには、アナログ・デバイセズのAD8349直交変調 器が実装されています。AD977xとAD8349はインターフェー スの容易なDAC／変調器の組合わせとなっており、評価用ボー ドで簡単に評価できます。DAC出力信号を直交変調器に転送す るには、次のジャンパ設定が必要になります。 ハンダ付けなし：JP14、JP15、JP16、JP17 ハンダ付け：JP2、JP3、JP4、JP8 図101に、評価用ボードのDAC出力領域を示します。AD8349 を使用するために変更の必要なジャンパは、丸で囲んでありま す。また、AD8349用の5V接続とGND接続も丸で囲んであり ます。 図101. 評価用ボードの写真（DAC出力領域） REV. 0 ― 47 ― ― 48 ― DPWR33_IN TP7 赤 DVDD33_IN TP 6 赤 AVDD33_IN TP5 赤 DVDD18_IN 05361-101 C77 22µF 16V C22 22µF 16V C21 22µF 16V C20 22µF 16V C76 22µF 16V T P3 赤 CVDD18_IN + + + + + TP 1 赤 T P2 1 赤 TP20 赤 TP19 赤 TP18 赤 TP17 赤 L6 L7 EXC-CL4532U1 C48 0.1µF L15 EXC-CL4532U1 L5 EXC-CL4532U1 C45 0.1µF L 14 EXC-CL4532U1 L4 EXC-CL4532U1 C28 0.1µF L13 EXC-CL4532U1 L3 EXC-CL4532U1 C71 0.1µF EXC-CL4532U1 L2 EXC-CL4532U1 C68 0.1µF EXC-CL4532U1 L1 C49 0.1µF C42 0.1µF C26 0.1µF C70 0.1µF C69 0.1µF TP10 黒 DPWR33 T P9 黒 DVDD33 TP8 黒 AVDD33 TP 4 黒 DVDD18 TP 2 黒 CVDD18 R55 10kΩ SPI_CSB SPI_CLK SPI_SDI SPI_SDO DGND2 TP15 黒 + 2 U5 U5 11 U6 74AC14 1 2 U6 74AC14 13 12 74AC14 10 13 74AC14 3 U5 74AC14 12 74AC14 U5 8 9 U5 1 R54 9kΩ R53 9kΩ R51 9kΩ EXC-CL4532U1 C67 0.1µF L1 6 EXC-CL4532U1 L12 74AC14 U5 6 5 4 74AC14 R52 10kΩ C46 22µF 16V TP14 赤 VDDM_IN 3 2 1 3 2 S3 SWSECMA SDI 1 1 1 3 2 TP16 赤 S4 SWSECMA SDO 3 2 S2 SWSECMA SCLK DGND2 S1 SWSECMA CSB 2 C66 0.1µF TP13 赤 VDDM U6 4 74AC14 U6 8 P1 FCI-68898 TJAK06RAP CLASS = IO 1 2 3 4 5 6 74AC14 74AC14 U6 5 6 9 74AC14 U6 11 10 3 AD9776/AD9778/AD9779 評価用ボードの回路図 図102. 評価用ボード（リビジョンD、電源のデカップリングとSPIインターフェース部） REV. 0 C55 0.1µF C14 0.1µF C6 4.7µF JP13 C9 0.1µF C1 4.7µF JP3 VOLT AVDD33 2 S7 1 R32 25Ω VOLT 4 2 DPWR33 5 C78 VOLT 4.7µF Y VCC 3 GND 2 A 1 NC R11 50Ω 6 R11 50Ω JP2 JP8 D1N C18 1nF C8 10µF R56 10KΩ S2 U11 R64 1KΩ C58 1nF R26 22Ω R26 22Ω SN74LVC1G34 C7 4.7µF + ― 49 ― C84 0.1µF 4 6 4 S P D2P S15 1 2 JP18 3 2 1 T4A 3 4 1 6 ADTL1-12 1 2 3 4 3 J 1 2 K CLR C32 0.1µF 図103. 評価用ボード（リビジョンD、デバイスの周辺回路部） 4 TC1-1T T3B S Q_ P R64 1KΩ C57 0.1µF C31 1nF CVDD18 JP7 6 5 4 PRE Q 5 6 2 6 DPWR33 R63 10Ω C38 0.1µF CR1 VAL C25 1nF 6.3V CR2 VAL C10 0.1µF VOLT R59 22Ω R58 22Ω C2 4.7µF DVDD33 DVDD18 VOLT + C4 4.7µF VOLT DVDD33 CLK_N CLK_P U10 11 J 13 12 K 15 14 74LCX112 74LCX112 + C59 1nF D2N 1 TC1-1T + C24 1nF JP15 T3A 9779TQFP C60 0.1µF D1P R5 0Ω R8 0Ω 3 2 1 P2D5 P2D6 JP4 JP14 R9 50Ω JP17 P2D0 P2D1 P2D2 P2D3 P2D4 C33 1nF 2 4 1 2 3 R6 0Ω SW1 T1A R7 0Ω U1 C56 1nF 6 4 JP16 TX P2D15 P2D14 P2D13 VDD18_43 VSSD_44 P2D12 P2D11 P2D10 P2D9 P2D8 P2D7 C37 0.1µF R10 50Ω 3 C61 1nF 6 VSSD_64 SYNC_OP SYNC_ON VDDD33_61 VDDD18_60 P2D0 P2D1 P2D2 P2D3 P2D4 VSSD_54 VDDD18_53 P2D5 P2D6 PAD 4 ADTL1-12 T2A SPI_CSB SPI_CLK SPI_SDI SPI_SDO ADTL1-12 TP11 赤 TP12 赤 TC1-1T S + C62 0.1µF P IOUT2_P 3 053 61- 10 2 + REV. 0 T1B + VOLT 4 IOUT2_N S5 1 2 3 IOUT1_P 4 1 IOUT1_N 6 6 AUX2_P AUX2_N VSSA_85 IOUT2_P IOUT2_N VSSA_82 VSSA_81 VDDA33_80 VSSA_79 VDDA33_78 VSSA_77 VDDA33_76 I120 VREF_74 IPTAT V S S _7 2 IRQ RESET SPI_CSB SPI_CLK SPI_SDI SPI_SDO PLL_LOCK + T2B VSSD_15 VDDD18 P1D15 P1D14 P1D13 P1D12 P1D11 VSSD_22 VDDD18_23 P1D10 P1D9 P1D8 P1D7 P1D6 P1D5 P1D4 P1D3 VSSD_32 VDDD18_33 P1D2 P1D1 P1D0 DCLK VDDD33_38 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51 PAD 1 S VDDA33_100 VSSA_99 VDDA33_98 VSSA_97 VDDA33_96 VSSA_95 VSSA_94 IOUT1_P IOUT1_N VSSA_91 AUX1_N AUX1_P VSSA_88 1 VDDC18_1 VDDC18_2 VSSC_3 VSSC_4 CLK_P CLK_N VSSC_7 VSSC_8 VDDC18_9 VDDC18_10 VSSC_11 VS S_12 SYNC_1P SYNC_1N 2 P 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 3 + AD9776/AD9778/AD9779 S6 1 TC1-1T T4B 1 3 ADTL1-12 DGND;5 C34 1nF C40 0.1µF C35 1nF C39 0.1µF C36 1nF C27 1nF C11 0.1µF C3 4.7µF C29 1nF C12 0.1µF C30 1nF C13 0.1µF C5 4.7µF DVDD18 P2D15 1 2 S16 1 DPWR33 DPWR33 10 PRE Q 9 CLR U10 Q_ 7 C15 1nF AD9776/AD9778/AD9779 C80 2.1pF R15 20Ω D1N C64 17.2pF R17 150Ω C50 17.2pF L10 55nH AUX1_N R4 150Ω C53 0.1µF R20 40Ω R19 300Ω C81 4.5pF JP13 AUX1_P R12 150Ω C63 17.2pF D1P L11 55nH C52 17.2pF R21 40Ω R22 147.5Ω 1 ADTL1-12 変調された出力 C47 100pF 4 6 S T5 P 3 R16 20Ω VDDM 16 15 14 13 12 11 10 9 2 DGND2 VDDM U9 1 2 3 4 5 6 7 8 DGND2 2 2 DGND2 QBBP QBBN G4B G4A VPS2 VOUT G3 G2 C72 0.1µF AD8346 C72 0.1µF IBBP IBBN G1A G1B LOI N LOIP VPS1 ENBL + C41 10µF 10V J4 1 R14 1kΩ JP1 2 C51 0.1µF DGND2 C74 100pF 2 C83 2.1pF R24 20Ω D2N C44 17.2pF R25 150Ω 6 S J5 1 5 P 2 4 ETC1-1-13 2 T3 DGND2 C54 0.1µF R60 40Ω JP9 L10 55nH R27 300Ω JP10 C82 4.5pF 2 JP13 DGND2 AUX2_P D2P C43 17.2pF L11 55nH C79 17.2pF R61 40Ω R62 147.5Ω 05361-103 R3 150Ω DGND2 P C65 17.2pF AUX2_N R2 150Ω C75 100pF 1 2 S 3 1 ADTL1-12 3 4 DGND2 局部発振器の出力 T4 R23 20Ω 図104. 評価用ボード（リビジョンD、AD8349直交変調器部） CLK_P 4 R13 VAL 5 P 3 2 S 1 ETC1-1-13 C19 0.1µF C23 0.1µF CVDD18 R28 25Ω R30 1kΩ C16 DNB R29 25Ω R31 300Ω C17 0.1µF CLK_N 05361-104 T2 図105. 評価用ボード（リビジョンD、DACクロック・インターフェース部） ― 50 ― REV. 0 AD9776/AD9778/AD9779 P4 B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 P4 C1 C2 C3 C4 C5 C6 C7 C8 C9 C10 C11 A15 A16 A17 A18 A19 A20 A21 A22 A23 A24 A25 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 C15 C16 C17 C18 C19 C20 C21 C22 C23 C24 C25 PKG_TYPE = MOLEX110 VAL PKG_TYPE = MOLEX110 VAL PKG_TYPE = MOLEX110 VAL DGND BLK P4 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 P4 E1 E2 E3 E4 E5 E6 E7 E8 E9 E10 E11 D15 D16 D17 D18 D19 D20 D21 D22 D23 D24 D25 E15 E16 E17 E18 E19 E20 E21 E22 E23 E24 E25 PKG_TYPE = MOLEX110 VAL PKG_TYPE = MOLEX110 VAL CSB SD1 P2D0 P2D2 P2D4 P2D6 P2D8 P2D10 P2D12 P2D14 P1D0 P1D2 P1D4 P1D6 P1D8 P1D10 P1D12 P1D14 SCLK SD0 P2D1 P2D3 P2D5 P2D7 P2D9 P2D11 P2D13 P2D15 P1D1 P1D3 P1D5 P1D7 P1D9 P1D11 P1D13 P1D15 DGND1 BLK 図106. 評価用ボード（リビジョンD、デジタル入力バッファ部） J2 1 2 U2 1 2 3 P2 1 2 VAL CNTERM_2P C86 1µF 4 CVDD18_IN J P19 C85 1µF A DP3339-1-8 U3 1 2 3 C89 1µF 4 DVDD18_IN J P20 C88 1µF A DP3339-1-8 U4 1 2 3 C92 1µF 4 DVDD33_IN J P21 C91 1µF A DP3339-3-3 U7 1 2 3 C93 1µF 4 AVDD33_IN J P22 C94 1µF A DP3339-3-3 U8 C96 1µF C97 1µF 4 DPWR33_IN J P23 A DP3339-3-3 図107. 評価用ボード（内蔵電圧レギュレータ部） REV. 0 ― 51 ― 05361-106 1 2 3 05361-105 P4 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 05361-107 AD9776/AD9778/AD9779 05361-108 図108. 評価用ボード（リビジョンD、表面のシルク・スクリーン） 図109. 評価用ボード（リビジョンD、表面） ― 52 ― REV. 0 05361-109 AD9776/AD9778/AD9779 05361-110 図110. 評価用ボード（リビジョンD、レイヤ2） 図111. 評価用ボード（リビジョンD、レイヤ3） REV. 0 ― 53 ― 05361-111 AD9776/AD9778/AD9779 05361-112 図112. 評価用ボード（リビジョンD、裏面） 図113. 評価用ボード（リビジョンD、裏面のシルク・スクリーン） ― 54 ― REV. 0 AD9776/AD9778/AD9779 外形寸法 0.75 0.60 0.45 16.00 BSC SQ 1.20 MAX 14.00 BSC SQ 100 1 76 75 76 75 100 1 上面図 0.15 0.05 底面図 0° MIN 1.05 1.00 0.95 （ピンが上側） 0.20 0.09 7° 3.5° 0° 0.08 MAX 平坦性 実装面 9.50 SQ 露出パッド （ピンが下側） 51 25 26 51 50 25 50 26 0.50 BSC リード・ピッチ 図A 0.27 0.22 0.17 図A 反時計方向に90°回転 JEDEC規格MS-026-AED-HDに準拠 図114. 100ピン薄型クワッド・フラット・パッケージ、露出パッド［TQFP_EP］ （SV-100-3） 寸法単位：mm オーダー・ガイド モデル パッケージ パッケージ・オプション −40∼＋85℃ 100ピンTQFP_EP SV-100-3 −40∼＋85℃ 100ピンTQFP_EP SV-100-3 AD9778BSVZ −40∼＋85℃ 100ピンTQFP_EP SV-100-3 AD9778BSVZRL1 −40∼＋85℃ 100ピンTQFP_EP SV-100-3 AD9779BSVZ −40∼＋85℃ 100ピンTQFP_EP SV-100-3 −40∼＋85℃ 100ピンTQFP_EP SV-100-3 1 1 AD9779BSVZRL1 1 温度範囲 AD9776BSVZRL1 AD9776BSVZ 1 AD9776-EB 評価用ボード AD9778-EB 評価用ボード AD9779-EB 評価用ボード Z＝鉛フリー製品 REV. 0 ― 55 ― D05361-0-7/05(0)-J 1番ピン