日本語版

日本語参考資料
最新版英語データシートはこちら
遅延クロック付 5kV、6 チャンネル
デジタル・アイソレータ、SPI 用
データシート
ADuM4150
特長
機能ブロック図
遅延クロック・モードで最大 40 MHz の SPI クロック速度
をサポート
4 線モードで最大 17 MHz の SPI クロック速度をサポート
4 チャンネルの高速・短伝搬遅延 SPI 信号アイソレーショ
ン・チャンネル
2 チャンネルの 250 kbps データ・チャンネル
遅延された補償クロック線
8.3 mm 沿面距離を備えた 20 ピン SOIC パッケージを採用
高温動作：125℃
高いコモンモード過渡電圧耐性：25 kV/μs 以上
安全性の認定および規制当局の認可
UL 認定： UL1577
5000 V rms、1 分間の耐力を持つ SOIC ロング・パッ
ケージ
CSA Component Acceptance Notice 5A に準拠
VDE 適合性認定 (申請中)
DIN V VDE V 0884-10 (VDE V 0884-10):2006-12
VIORM = 846 Vpeak
図 1.
アプリケーション
工業用プログラマブル・ロジック・コントローラ (PLC)
センサーのアイソレーション
概要
ADuM4150 は、デバイスのマスター側で遅延クロック出
力をサポートします。この出力は、40 MHz のクロック性
能をサポートするためにマスター側にある追加のクロッ
ク・ポートと一緒に使用することができます。
ADuM41501 は、絶縁されたシリアル・ペリフェラル・イ
ンタフェース(SPI)用に最適化された 6 チャンネルのデジ
タル・アイソレータ(SPIsolatorTM)です。アナログ・デバ
イセズ社のチップ・スケール・トランス技術 iCoupler 技
術をベースとし、CLK、MO/SI、MI/SO、及び SS SPI バ
スの短伝搬遅延により、最大 17 MHz までの SPI クロッ
ク速度をサポートします。これらのチャンネルは伝搬遅
延 13ns 及びジッタ 1ns で動作し、SPI のタイミングを最
適化します。
ADuM4150 アイソレータはまた、各方向 1 チャンネル、
合計 2 チャンネルの独立した低速度のデータ・アイソレー
ション・チャンネルも追加提供します。低速チャンネル
のデータは、サンプリングされ、2.5μs のジッタを備え
た速度 250 kbps の直列データに変換されます。
Rev. 0
表 1. 関連製品
製品
説明
ADuM3150
3.75 kV、高速、クロック遅延
SPIsolator
3.75 kV、マルチチャンネル
SPIsolator
3.75 kV, マルチ・スレーブ
SPIsolator
ADuM3151/ADuM3152/
ADuM3153
ADuM3154
.米国特許 5,952,849; 6,873,065; 6,262,600; 7,075,329 により保護されてい
ます。
1
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって
生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示
的または暗示的に許諾するものでもありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、それぞれの所有
者の財産です。※日本語版資料は REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
©2015 Analog Devices, Inc. All rights reserved.
本
社／〒105-6891東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル
電話 03（5402）8200
大阪営業所／〒532-0003大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー
電話 06（6350）6868
データシート
ADuM4150
目次
特長....... エラー! ブックマークが定義されていません。
絶対最大定格 ..................................................................... 13
アプリケーション ............................................................... 1
ESD に関する注意 ......................................................... 13
機能ブロック図 ................................................................... 1
ピン配置およびピン機能の説明 ..................................... 14
概要....................................................................................... 1
代表的な性能特性 ............................................................. 15
改訂履歴 ............................................................................... 2
アプリケーション情報 ..................................................... 16
仕様....................................................................................... 3
はじめに ......................................................................... 16
電気的特性—5V 動作 ....................................................... 3
プリント回路ボード(PCB)のレイアウト ................... 17
電気的特性—3.3V 動作 .................................................... 5
伝搬遅延関連のパラメータ ......................................... 18
電気的特性—5V/3.3V 混合動作 ....................................... 7
DC 精度と磁界耐性 ....................................................... 18
電気的特性—3.3V/5V 混合動作....................................... 9
消費電力 ... エラー! ブックマークが定義されていませ
ん。
パッケージの特性 ......................................................... 11
適用規格 ......................................................................... 11
絶縁寿命 ......................................................................... 19
絶縁および安全性関連の仕様 .........................................
外形寸法 ............................................................................. 21
DIN V VDE V 0884-10 (VDE V 0884-10):2006-12
絶縁特性 ......................................................................... 12
オーダー・ガイド ............................................................. 21
推奨動作条件 ................................................................. 12
改訂履歴
10/14—Revision 0: Initial Version
Rev. 0 | Page 2 of 21
データシート
ADuM4150
仕様
電気的特性—5 V 動作
すべての代表的仕様は、TA = 25°C、VDD1 = VDD2 = 5 V で規定。最小及び最大仕様は次に示す推奨動作電圧範囲全体に適
用されます：特に指定のない限り、4.5 V ≤ VDD1 ≤ 5.5 V、4.5 V ≤ VDD2 ≤ 5.5 V、−40°C ≤ TA ≤ +125°C。スイッチング特性
は、特に指定のない限り、CL = 15 pF 及び CMOS 信号レベルを用いてテストされます。
表 2 スイッチング仕様
A グレード
Min Typ Max
B グレード
Min Typ Max
パラメータ
MCLK, MO, SO
SPI クロック・レート
記号
SPIMCLK
10
17
MHz
高速データ・レート (MO,
SO)
伝播遅延
DRFAST
40
40
Mbps
PWD 制限内
ns
50%入力から 50%出力まで
ns
PWD 制限内
|tPLH − tPHL|
tPHL, tPLH
24
12
13
単位
パルス幅
PW
パルス幅歪み
PWD
2
2
ns
tPSKCD
2
2
ns
同方向チャンネル間マッチン
グ1
ジッタ、高速
12.5
12.5
1
JHS
1
テスト条件／コメント
ns
MSS
高速データ・レート
DRFAST
伝播遅延
tPHL, tPLH
パルス幅
PW
パルス幅歪み
PWD
セットアップ時間
2
MSS
40
21
24
12.5
21
40
Mbps
PWD 制限内
24
ns
50%入力から 50%出力まで
ns
PWD 制限内
|tPLH − tPHL|
12.5
2
1.5
2
10
ns
ns
SETUP
ジッタ、高速
1
JHS
DCLK 3
データ・レート
1
ns
40
40
MHz
伝播遅延
tPHL, tPLH
50
35
ns
tPMCLK + tPSO + 3 ns
パルス幅歪み
PWD
3
3
ns
|tPLH − tPHL|
パルス幅
PW
12
ns
クロック遅延エラー
DCLKERR
0
PWD 制限内
tPDCLK − (tPMCLK + tPSO)
ジッタ
VIA, VIB
低速データ・レート
12
4.5
12
1
1
JDCLK
DRSLOW
tPHL, tPLH
0.1
パルス幅
PW
4
ジッタ、低速
JLS
VIx 4 最小入力スキュー 5
tVIx SKEW
2.6
0.1
250
kbps
PWD 制限内
2.6
µs
50%入力から 50%出力まで
µs
PWD 制限内
2.5
10
ns
ns
4
2.5
10
12
1
250
伝播遅延
5.5
µs
ns
同方向チャンネル間マッチングは、アイソレーション障壁の同じ側に入力を持つ 2 つのチャンネル間の伝搬遅延の差の絶対値を表します。
MSS 信号は両方の速度グレードでグリッチ・フィルタがかけられますが、他の高速信号は B グレードではグリッチ・フィルタがかけられません。
MSS 信号がもう 1 つの高速信号の前に到着するのを保証するためには、MSS 信号を速度グレードによって異なる時間だけ競合する信号の前にセッ
トアップしてください。
3
tPMCLK は、サイド 1 からサイド 2 までの MCLK 信号の伝播遅延時間です。tPSO はサイド 2 からサイド 1 までの SO 信号の伝播遅延時間です。tPDCLK
は DCLK 信号と往復の伝播遅延時間の差です。
4
VIx = VIA または VIB.
5
ユーザーは使用できない.内部非同期クロックが低速信号をサンプリングします。最終アプリケーションで同方向のチャンネルにおけるエッジ・シー
ケンスが重要な意味を持つ場合、出力での同時到着を保証するためには、先行パルスは少なくとも 1 tVIx SKEW 時間だけ後続パルスの前に存在しなけれ
ばなりません。
1
2
Rev. 0 | Page 3 of 21
データシート
ADuM4150
表 3 すべてのグレードに対して
1, 2, 3
パラメータ
記号
Typ
Max
単位
テスト条件／コメント
IDD1
5
6.5
mA
IDD2
6.5
9.0
mA
IDD1
15
18
mA
IDD2
13.5
16
mA
CL = 0 pF, DRFAST = 1
MHz, DRSLOW = 0 MHz
CL = 0 pF, DRFAST = 1
MHz, DRSLOW = 0 MHz
CL = 0 pF, DRFAST = 17
MHz, DRSLOW = 0 MHz
CL = 0 pF, DRFAST = 17
MHz, DRSLOW = 0 MHz
Min
電源電流
1 MHz, A グレード及び B グレード
17 MHz, B グレード
DC 仕様
MCLK, MSS, MO, SO, VIA, VIB
入力スレッショールド
ロジック・ハイ
VIH
ロジック・ロー
VIL
入力ヒステリシス
0.3 ×
VDDx
VIHYST
チャンネル当たり入力電流
SCLK, SSS, MI, SI, VOA, VOB, DCLK
V
0.7 ×
VDDx
500
II
−1
+0.01
VOH
VDDx −
0.1
VDDx −
0.4
V
mV
µA
0 V ≤ VINPUT ≤ VDDx
5.0
V
4.8
V
IOUTPUT = −20 µA, VINPUT =
VIH
IOUTPUT = −4 mA, VINPUT =
VIH
IOUTPUT = 20 µA, VINPUT =
VIL
IOUTPUT = 4 mA, VINPUT =
VIL
+1
出力電圧
ロジック・ハイ
ロジック・ロー
VOL
VDD1, VDD2 低電圧ロックアウト
0.0
0.1
V
0.2
0.4
V
UVLO
2.6
V
ダイナミック入力
IDDI(D)
0.080
mA/Mbps
ダイナミック出力
IDDO(D)
0.046
mA/Mbps
サイド 1 静止電流
IDD1(Q)
4.4
mA
サイド 2 静止電流
IDD2(Q)
6.1
mA
2.5
ns
35
kV/µs
高速チャンネル当たりの電源電流
全低速チャンネルに対する電源電流
AC 仕様
出力立ち上がり／立下り時間
tR/tF
コモンモード過渡電圧耐性
|CM|
4
25
VDDx = VDD1 または VDD2.
VINPUT は、MCLK, MSS, MO, SO, VIA, または VIB ピンのいずれかの入力電圧です。
3
IOUTPUT は、SCLK, DCLK, SSS, MI, SI, VOA, または VOB ピンのいずれかの出力電流です。
4
|CM| は、出力電圧を VOH と VOL の制限以内に維持できるコモンモード電圧の最大スルーレートです。
1
2
10%から 90%まで
VINPUT = VDDx, VCM = 1000
V,
過渡電圧 = 800 V
データシート
ADuM4150
電気的特性—3.3 V 動作
すべての代表的仕様は、TA = 25°C 、VDD1 = VDD2 = 3.3 V で規定。最小及び最大仕様は次に示す推奨動作電圧範囲全体に適
用されます：特に指定のない限り、3.0 V ≤ VDD1 ≤ 3.6 V、3.0 V ≤ VDD2 ≤ 3.6 V、−40°C ≤ TA ≤ +125°C。スイッチング特性
は、特に指定のない限り、CL = 15 pF 及び CMOS 信号レベルを用いてテストされます。
表 4 スイッチング仕様
B グレード
Min Typ Max
単位
8.3
12.5
MHz
DRFAST
40
40
Mbps
PWD 制限内
tPHL, tPLH
30
20
ns
50%入力から 50%出力ま
で
ns
PWD 制限内
|tPLH − tPHL|
パラメータ
MCLK, MO, SO
SPI クロック・レート
記号
SPIMCLK
高速データ・レート (MO,
SO)
伝播遅延
パルス幅
PW
A グレード
Min Typ Max
12.5
12.5
PWD
3
3
ns
同方向チャンネル間マッチン
tPSKCD
3
3
ns
グ
パルス幅歪み
テスト条件／コメント
1
ジッタ、高速
1
JHS
1
ns
MSS
高速データ・レート
DRFAST
40
40
Mbps
PWD 制限内
伝播遅延
tPHL, tPLH
30
30
ns
50%入力から 50%出力ま
で
パルス幅
PW
ns
パルス幅歪み
PWD
PWD 制限内
|tPLH − tPHL|
セットアップ時間
2
MSS
12.5
12.5
3
1.5
3
10
ns
ns
SETUP
ジッタ、高速
DCLK 3
データ・レート
JHS
1
1
ns
40
40
MHz
伝播遅延
tPHL, tPLH
60
40
ns
tPMCLK + tPSO + 3 ns
パルス幅歪み
PWD
3
3
ns
|tPLH − tPHL|
ns
PWD 制限内
tPDCLK − (tPMCLK + tPSO)
パルス幅
PW
12
クロック遅延エラー
DCLKERR
−4
ジッタ
JDCLK
VIA, VIB
低速データ・レート
伝播遅延
12
+2.4
+9
−3
1
0.1
パルス幅
PW
4
ジッタ、低速
JLS
VIx 4 最小入力スキュー 5
tVIx SKEW
2.6
0.1
250
kbps
PWD 制限内
2.6
µs
50%入力から 50%出力ま
で
µs
PWD 制限内
2.5
10
ns
ns
4
2.5
10
+8
1
250
DRSLOW
tPHL, tPLH
+2.5
µs
ns
同方向チャンネル間マッチングは、アイソレーション障壁の同じ側に入力を持つ 2 つのチャンネル間の伝搬遅延の差の絶対値を表します。
MSS 信号は両方の速度グレードでグリッチ・フィルタがかけられますが、他の高速信号は B グレードではグリッチ・フィルタがかけられません。
MSS 信号がもう 1 つの高速信号の前に到着するのを保証するためには、MSS 信号を速度グレードによって異なる時間だけ競合する信号の前にセッ
トアップしてください。
3
tPMCLK は、サイド 1 からサイド 2 までの MCLK 信号の伝播遅延時間です。tPSO はサイド 2 からサイド 1 までの SO 信号の伝播遅延時間です。tPDCLK
は DCLK 信号と往復の伝播遅延時間の差です。
4
VIx = VIA または VIB.
5
ユーザーは使用できない.内部非同期クロックが低速信号をサンプリングします。最終アプリケーションで同方向のチャンネルにおけるエッジ・シー
ケンスが重要な意味を持つ場合、出力での同時到着を保証するためには、先行パルスは少なくとも 1 tVIx SKEW 時間だけ後続パルスの前に存在しなけれ
ばなりません。
1
2
データシート
ADuM4150
表 5 すべてのグレードに対して
1, 2, 3
パラメータ
記号
Typ
Max
単位
テスト条件／コメント
IDD1
3.5
5.2
mA
IDD2
4.9
6.3
mA
IDD1
9.5
15
mA
IDD2
8
12
mA
CL = 0 pF, DRFAST = 1
MHz, DRSLOW = 0 MHz
CL = 0 pF, DRFAST = 1
MHz, DRSLOW = 0 MHz
CL = 0 pF, DRFAST = 17
MHz, DRSLOW = 0 MHz
CL = 0 pF, DRFAST = 17
MHz, DRSLOW = 0 MHz
Min
電源電流
1 MHz, A グレード及び B グレード
17 MHz, B グレード
DC 仕様
MCLK, MSS, MO, SO, VIA, VIB
入力スレッショールド
ロジック・ハイ
VIH
ロジック・ロー
VIL
入力ヒステリシス
0.3 ×
VDDx
VIHYST
チャンネル当たり入力電流
SCLK, SSS, MI, SI, VOA, VOB, DCLK
V
0.7 ×
VDDx
500
II
−1
+0.01
VOH
VDDx −
0.1
VDDx −
0.4
V
mV
µA
0 V ≤ VINPUT ≤ VDDx
5.0
V
4.8
V
IOUTPUT = −20 µA, VINPUT =
VIH
IOUTPUT = −4 mA, VINPUT =
VIH
IOUTPUT = 20 µA, VINPUT =
VIL
IOUTPUT = 4 mA, VINPUT =
VIL
+1
出力電圧
ロジック・ハイ
ロジック・ロー
VOL
VDD1, VDD2 低電圧ロックアウト
0.0
0.1
V
0.2
0.4
V
UVLO
2.6
V
ダイナミック入力
IDDI(D)
0.086
mA/Mbps
ダイナミック出力
IDDO(D)
0.019
mA/Mbps
サイド 1 静止電流 t
IDD1(Q)
2.9
mA
サイド 2 静止電流
IDD2(Q)
4.6
mA
2.5
ns
35
kV/µs
高速チャンネル当たりの電源電流
全低速チャンネルに対する電源電流
AC 仕様
出力立ち上がり／立下り時間
tR/tF
コモンモード過渡電圧耐性
|CM|
4
25
VDDx = VDD1 または VDD2.
VINPUT は、MCLK, MSS, MO, SO, VIA, または VIB ピンのいずれかの入力電圧です。
3
IOUTPUT は、SCLK, DCLK, SSS, MI, SI, VOA, または VOB ピンのいずれかの出力電流です。
4
|CM| は、出力電圧を VOH と VOL の制限以内に維持
1
2
Rev. 0 | Page 6 of 21
10%から 90%まで
VINPUT = VDDx, VCM = 1000
V,
過渡電圧 = 800 V
データシート
ADuM4150
電気的特性—5 V/3.3 V 混合動作
すべての代表的仕様は、TA = 25°C, VDD1 = 5 V、VDD2 = 3.3 V で規定。最小及び最大仕様は次に示す推奨動作電圧範囲全
体に適用されます：特に指定のない限り、4.5 V ≤ VDD1 ≤ 5.5 V、3.0 V ≤ VDD2 ≤ 3.6 V、−40°C ≤ TA ≤ +125°C。スイッチン
グ特性は、特に指定のない限り、CL = 15 pF 及び CMOS 信号レベルを用いてテストされます。
表 6 スイッチング仕様
パラメータ
MCLK, MO, SO
SPI クロック・レート
記号
A グレード
Min Typ Max
B グレード
Min Typ Max
単位
テスト条件／コメント
SPIMCLK
9.2
15.6
MHz
高速データ・レート (MO,
SO)
伝播遅延
DRFAST
40
40
Mbps
PWD 制限内
tPHL, tPLH
27
16
ns
50%入力から 50%出力ま
で
パルス幅
PW
ns
PWD 制限内
|tPLH − tPHL|
12.5
12.5
パルス幅歪み
PWD
3
2
ns
同方向チャンネル間マッチン
グ1
tPSKCD
2
2
ns
ジッタ、高速
JHS
1
1
ns
MSS
高速データ・レート
DRFAST
40
40
Mbps
PWD 制限内
伝播遅延
tPHL, tPLH
26
26
ns
50%入力から 50%出力ま
で
パルス幅
PW
ns
パルス幅歪み
PWD
PWD 制限内
|tPLH − tPHL|
セットアップ時間
2
MSS
12.5
12.5
2
1.5
2
10
ns
ns
SETUP
ジッタ、高速
DCLK 3
データ・レート
JHS
1
1
ns
40
40
MHz
伝播遅延
tPHL, tPLH
50
35
ns
tPMCLK + tPSO + 3 ns
パルス幅歪み
PWD
3
3
ns
|tPLH − tPHL|
ns
PWD 制限内
tPDCLK − (tPMCLK + tPSO)
パルス幅
PW
12
クロック遅延エラー
DCLKERR
−5
ジッタ
JDCLK
VIA, VIB
低速データ・レート
伝播遅延
12
0
+7
−5
1
0.1
パルス幅
PW
4
ジッタ、低速
JLS
VIx 4 最小入力スキュー 5
tVIx SKEW
2.6
0.1
250
kbps
PWD 制限内
2.6
µs
50%入力から 50%出力ま
で
µs
PWD 制限内
2.5
10
ns
ns
4
2.5
10
+9
1
250
DRSLOW
tPHL, tPLH
+1.2
µs
ns
同方向チャンネル間マッチングは、アイソレーション障壁の同じ側に入力を持つ 2 つのチャンネル間の伝搬遅延の差の絶対値を表します。
MSS 信号は両方の速度グレードでグリッチ・フィルタがかけられますが、他の高速信号は B グレードではグリッチ・フィルタがかけられません。
MSS 信号がもう 1 つの高速信号の前に到着するのを保証するためには、MSS 信号を速度グレードによって異なる時間だけ競合する信号の前にセッ
トアップしてください。
3
tPMCLK は、サイド 1 からサイド 2 までの MCLK 信号の伝播遅延時間です。tPSO はサイド 2 からサイド 1 までの SO 信号の伝播遅延時間です。tPDCLK
は DCLK 信号と往復の伝播遅延時間の差です。
4
VIx = VIA または VIB.
5
ユーザーは使用できない.内部非同期クロックが低速信号をサンプリングします。最終アプリケーションで同方向のチャンネルにおけるエッジ・シー
ケンスが重要な意味を持つ場合、出力での同時到着を保証するためには、先行パルスは少なくとも 1 tVIx SKEW 時間だけ後続パルスの前に存在しなけれ
ばなりません。
1
2
Rev. 0 | Page 7 of 21
データシート
ADuM4150
表 7 すべてのグレードに対して
1, 2, 3
パラメータ
記号
Typ
Max
単位
テスト条件／コメント
IDD1
5.3
6.5
mA
IDD2
4.9
6.3
mA
IDD1
16
18
mA
IDD2
10
12
mA
CL = 0 pF, DRFAST = 1 MHz,
DRSLOW = 0 MHz
CL = 0 pF, DRFAST = 1 MHz,
DRSLOW = 0 MHz
CL = 0 pF, DRFAST = 17
MHz, DRSLOW = 0 MHz
CL = 0 pF, DRFAST = 17
MHz, DRSLOW = 0 MHz
Min
電源電流
1 MHz, A グレード及び B グレード
17 MHz, B グレード
DC 仕様
MCLK, MSS, MO, SO, VIA, VIB
入力スレッショールド
ロジック・ハイ
VIH
ロジック・ロー
VIL
入力ヒステリシス
0.3 ×
VDDx
VIHYST
チャンネル当たり入力電流
SCLK, SSS, MI, SI, VOA, VOB, DCLK
V
0.7 ×
VDDx
500
II
−1
+0.01
VOH
VDDx −
0.1
VDDx −
0.4
V
mV
µA
0 V ≤ VINPUT ≤ VDDx
5.0
V
4.8
V
IOUTPUT = −20 µA, VINPUT =
VIH
IOUTPUT = −4 mA, VINPUT =
VIH
IOUTPUT = 20 µA, VINPUT =
VIL
IOUTPUT = 4 mA, VINPUT = VIL
+1
出力電圧
ロジック・ハイ
ロジック・ロー
VDD1, VDD2 低電圧ロックアウト
VOL
0.0
0.1
V
0.2
2.6
0.4
UVLO
V
V
全低速チャンネルに対する電源電流
サイド 1 静止電流 t
IDD1(Q)
4.4
mA
サイド 2 静止電流
IDD2(Q)
4.6
mA
2.5
ns
35
kV/µs
AC 仕様
出力立ち上がり／立下り時間
tR/tF
コモンモード過渡電圧耐性
|CM|
4
25
VDDx = VDD1 または VDD2.
VINPUT は、MCLK, MSS, MO, SO, VIA, または VIB ピンのいずれかの入力電圧です。
3
IOUTPUT は、SCLK, DCLK, SSS, MI, SI, VOA, または VOB ピンのいずれかの出力電流です
4
|CM| は、出力電圧を VOH と VOL の制限以内に維持できるコモンモード電圧の最大スルーレートです
1
2
Rev. 0 | Page 8 of 21
10%から 90%まで
VINPUT = VDDx, VCM = 1000
V,
過渡電圧 = 800 V
データシート
ADuM4150
電気的特性—3.3V/5V 混合動作
すべての代表的仕様は、TA = 25°C、VDD1 = 3.3 V、VDD2 = 5 V で規定。最小及び最大仕様は次に示す推奨動作電圧範囲全体
に適用されます：特に指定のない限り、3.0 V ≤ VDD1 ≤ 3.6 V、 4.5 V ≤ VDD2 ≤ 5.5 V、−40°C ≤ TA ≤ +125°C。スイッチング特
性は、特に指定のない限り、CL = 15 pF 及び CMOS 信号レベルを用いてテストされます。
表 8 スイッチング仕様
パラメータ
MCLK, MO, SO
SPI クロック・レート
記号
A グレード
Min Typ Max
B グレード
Min Typ Max
単位
テスト条件／コメント
SPIMCLK
9.2
15.6
MHz
高速データ・レート (MO, SO)
DRFAST
40
40
Mbps
PWD 制限内
伝播遅延
tPHL, tPLH
27
16
ns
50%入力から 50%出力まで
パルス幅
PW
ns
パルス幅歪み
PWD
2
2
ns
PWD 制限内
|tPLH − tPHL|
同方向チャンネル間マッチン
グ1
tPSKCD
3
3
ns
ジッタ、高速
JHS
12.5
12.5
1
1
ns
MSS
高速データ・レート
DRFAST
40
40
Mbps
PWD 制限内
伝播遅延
tPHL, tPLH
26
26
ns
50%入力から 50%出力まで
パルス幅
PW
ns
パルス幅歪み
PWD
PWD 制限内
|tPLH − tPHL|
セットアップ時間
2
MSS
12.5
12.5
3
1.5
3
10
ns
ns
SETUP
ジッタ、高速
JHS
1
1
ns
DCLK 3
Data Rate
伝播遅延
tPHL, tPLH
40
60
40
40
MHz
ns
tPMCLK + tPSO + 3 ns
パルス幅歪み
PWD
3
3
ns
|tPLH − tPHL|
ns
PWD 制限内
tPDCLK − (tPMCLK + tPSO)
パルス幅
PW
12
クロック遅延エラー
DCLKERR
2
ジッタ
VIA, VIB
低速データ・レート
JDCLK
12
7
13
2
1
DRSLOW
tPHL, tPLH
0.1
パルス幅
PW
4
ジッタ、低速
JLS
VIx 4 最小入力スキュー 5
tVIx SKEW
2.6
0.1
250
kbps
PWD 制限内
2.6
µs
50%入力から 50%出力まで
µs
PWD 制限内
2.5
10
ns
ns
4
2.5
10
11
1
250
伝播遅延
6.8
µs
ns
同方向チャンネル間マッチングは、アイソレーション障壁の同じ側に入力を持つ 2 つのチャンネル間の伝搬遅延の差の絶対値を表します。
MSS 信号は両方の速度グレードでグリッチ・フィルタがかけられますが、他の高速信号は B グレードではグリッチ・フィルタがかけられません。MSS
信号がもう 1 つの高速信号の前に到着するのを保証するためには、MSS 信号を速度グレードによって異なる時間だけ競合する信号の前にセットアップし
てください。
3
tPMCLK は、サイド 1 からサイド 2 までの MCLK 信号の伝播遅延時間です。tPSO はサイド 2 からサイド 1 までの SO 信号の伝播遅延時間です。tPDCLK は
DCLK 信号と往復の伝播遅延時間の差です。
4
VIx = VIA または VIB.
5
ユーザーは使用できない.内部非同期クロックが低速信号をサンプリングします。最終アプリケーションで同方向のチャンネルにおけるエッジ・シーケン
スが重要な意味を持つ場合、出力での同時到着を保証するためには、先行パルスは少なくとも 1 tVIx SKEW 時間だけ後続パルスの前に存在しなければなりま
せん。
1
2
Rev. 0 | Page 9 of 21
データシート
ADuM4150
表 9 すべてのグレードに対して
1, 2, 3
パラメータ
記号
Typ
Max
単位
テスト条件／素子
IDD1
3.5
5.2
mA
IDD2
6.8
9
mA
IDD1
12.5
15
mA
IDD2
14
16
mA
CL = 0 pF, DRFAST = 1 MHz,
DRSLOW = 0 MHz
CL = 0 pF, DRFAST = 1 MHz,
DRSLOW = 0 MHz
CL = 0 pF, DRFAST = 17
MHz, DRSLOW = 0 MHz
CL = 0 pF, DRFAST = 17
MHz, DRSLOW = 0 MHz
Min
電源電流
1 MHz, A グレード及び B グレード
17 MHz, B グレード
DC 仕様
MCLK, MSS, MO, SO, VIA, VIB
入力スレッショールド
ロジック・ハイ
VIH
ロジック・ロー
VIL
入力ヒステリシス
0.3 ×
VDDx
VIHYST
チャンネル当たり入力電流
SCLK, SSS, MI, SI, VOA, VOB, DCLK
V
0.7 ×
VDDx
500
II
−1
+0.01
VOH
VDDx −
0.1
VDDx −
0.4
V
mV
µA
0 V ≤ VINPUT ≤ VDDx
5.0
V
4.8
V
IOUTPUT = −20 µA, VINPUT =
VIH
IOUTPUT = −4 mA, VINPUT =
VIH
IOUTPUT = 20 µA, VINPUT =
VIL
IOUTPUT = 4 mA, VINPUT = VIL
+1
出力電圧
ロジック・ハイ
ロジック・ロー
VDD1, VDD2 低電圧ロックアウト
VOL
0.0
0.1
V
0.2
2.6
0.4
UVLO
V
V
全低速チャンネルに対する電源電流
サイド 1 静止電流 t
IDD1(Q)
2.9
mA
サイド 2 静止電流
IDD2(Q)
6.1
mA
出力立ち上がり／立下り時間
tR/tF
2.5
ns
コモンモード過渡電圧耐性
|CM|
35
kV/µs
AC 仕様
4
25
VDDx = VDD1 または VDD2.
VINPUT は、MCLK, MSS, MO, SO, VIA, または VIB ピンのいずれかの入力電圧です。
3
IOUTPUT は、SCLK, DCLK, SSS, MI, SI, VOA, または VOB ピンのいずれかの出力電流です。
4
|CM|は、出力電圧を VOH と VOL の制限以内に維持できるコモンモード電圧の最大スルーレートです
1
2
Rev. 0 | Page 10 of 21
10%から 90%まで
VINPUT = VDDx, VCM = 1000
V,
過渡電圧 = 800 V
データシート
ADuM4150
パッケージ特性
表 10
パラメータ
抵抗 (入力-出力間) 1
記号
RI-O
容量 (入力-出力間)1
CI-O
入力容量
2
IC 接合-ケース間の熱抵抗
1
2
単位
Ω
テスト条件／コメント
1.0
pF
f = 1 MHz
CI
4.0
pF
θJA
46
°C/W
Min
Typ
1012
Max
パッケージ中央真下に熱電対を装着
デバイスは 2 ピンデバイスと見なします。 すなわち、ピン 1～ピン 8 を相互に接続し、ピン 9～ピン 16 を相互に接続します。
入力容量は任意の入力データ・ピンとグラウンド間で測定。
適用規格
ADuM4150 は表 11 に示す機関から認定済み、または認定を申請中です。特定のクロスアイソレーション波形と絶縁レベル
に対する推奨最大動作電圧については、表 16 及び絶縁寿命のセクションを参照してください。
表 11
UL
CSA
VDE (申請中)
UL 1577 部品認定プログラムによる認
定1
CSA 部品受入通知#5A、
DIN V VDE V 0884-10 (VDE V 088410):2006-12 による認定 2
5000 V rms シングル・プロテクショ
ン
CSA 60950-1-07+A1 および IEC 609501 による基本絶縁、800 V rms (1131 V
peak) 最大動作電圧 3
強化絶縁、 846 V peak
CSA 60950-1-07+A1 および IEC 609501, 400 V rms (565 V peak) 最大動作電圧
File E214100
IEC 60601-1 による強化絶縁、
250 V rms (353 V peak)、最大動作電圧
File 205078
File 2471900-4880-0001
UL 1577 に従い、各モデルは 6000 V rms の絶縁試験電圧を 1 秒間印加する耐圧試験が行われます（電流リーク検出限界 = 5μA)。
DIN V VDE V 0884-10 に基づき、各モデルは 1590 V peak の絶縁試験電圧を 1 秒間印加する耐圧試験が行われます（部分放電の検出規定値=5 pC)。The
asterisk 素子上のアスタリスク (*) マークは、DIN V VDE V 0884-10 認定製品を表します。
3
400 VAC RMS を超える動作電圧の使用は、アイソレータの寿命を著しく短縮する可能性があります。 AC 及び DC 条件の下での推奨最大動作電圧について
は、表 16 を参照してください。
1
2
絶縁および安全性関連の仕様
表 12
パラメータ
記号
定格誘電体絶縁電圧
値
5000
単位
V rms
条件
1 分間
最小外部空間距離（クリアランス）
L(I01)
8.3
mm min
入力ピンから出力ピンまでの空間最短距離を測定
最小外部沿面間距離（クリページ）
L(I02)
8.3
mm min
入力ピンから出力ピンまでのボディ表面に沿う最
短パスを測定
0.017
mm min
>400
V
絶縁体を通過する絶縁距離
DIN IEC 112/VDE 0303 Part 1
最小内部空間距離（内部クリアランス）
耐トラッキング性（トラッキング指数）
絶縁グループ
CTI
II
Rev. 0 | Page 11 of 21
絶縁グループ (DIN VDE 0110, 1/89, 表 1)
データシート
ADuM4150
DIN V VDE V 0884-10 (VDE V 0884-10):2006-12 絶縁特性
このアイソレータは、安全性制限値データ以内でのみ強化された電気的絶縁に対して有効です。安全性データの維持は、
保護回路によって確実にされます。パッケージ上のアスタリスク (*) マークは、DIN V VDE V 0884-10 認定製品を表しま
す。
表 13
項目
テスト条件／コメント
記号
特性
単位
DIN VDE 0110 による絶縁分類
定格メイン電圧 ≤ 150 V rms の場合
I-IV
定格メイン電圧 ≤ 300 V rms の場合
I-III
定格メイン電圧 ≤ 400 V rms の場合
I-II
環境による分類
40/105/21
汚染度(DIN VDE 0110, Table 1)
2
最大動作絶縁電圧
VIORM
846
V peak
VIORM × 1.875 = Vpd(m), 100% 出荷テスト、
tini = tm = 1 sec、部分放電< 5 pC
Vpd(m)
1590
V peak
VIORM × 1.5 = Vpd(m), tini = 60 sec, tm = 10 sec,
partial discharge < 5 pC
VIORM × 1.2 = Vpd(m), tini = 60 sec, tm = 10 sec,
部分放電 < 5 pC
Vpd(m)
1375
V peak
Vpd(m)
1018
V peak
VIOTM
7000
V peak
VIOSM
6000
V peak
ケース温度
TS
135
°C
安全な全消費電力
PS
2.4
W
RS
>109
Ω
入力-出力間テスト電圧、メソッド b1
入力-出力間テスト電圧、メソッド a
環境テスト・サブグループ 1 の後
入力および/または安全性テスト・サブグ
ループ 2,3 の後
最大許容過電圧
サージ絶縁電圧
VIOSM(TEST) = 10 kV、1.2 µs 立ち上がり時間、50
µs, 50% 立下り時間
安全性制限値
故障時に許容できる最大値（図 2 参照）
SAFE LIMITING POWER (W)
TS での絶縁抵抗
VIO = 500 V
3.0
推奨動作条件
2.5
表 14
パラメータ
2.0
Operating Temperature
Range
Supply Voltage Range 1
1.5
1.0
Input Signal Rise/Fall Times
0
0
50
100
AMBIENT TEMPERATURE (°C)
150
12371-002
0.5
図 2 温度ディレーティング・カーブ、DIN V VDE V 0884-10 による
安全な規定値のケース温度に対する依存性。
1
外部磁界耐性については、DC 精度と磁界耐性のセクションを参照して
ください。
Rev. 0 | Page 12 of 21
記号
TA
VDD1,
VDD2
値
−40°C to
+125°C
3.0 V to 5.5 V
1.0 ms
データシート
ADuM4150
絶対最大定格
イスを長時間最大動作条件以上で動作させるとデバイス
の信頼性に影響を与えます。
特に指定のない限り、TA = 25°C
表 15
パラメータ
定格 1
保存温度 (TST) 範囲
−65°C～ +150°C
動作時周囲温度(TA) 範囲
−40°C～ +125°C
パラメータ
電源電圧 (VDD1, VDD2)
−0.5 V～+7.0 V
60 Hz AC 電圧
入力電圧 (VIA, VIB, MCLK, MO,
SO, MSS)
−0.5V～ VDDx+ 0.5 V
出力電圧 (SCLK, DCLK, SSS,
MI, SI, VOA, VOB)
ピン当たりの平均出力電流 2
−0.5 V～ VDDx + 0.5 V
コモンモード過渡電圧 3
表 16 最大連続動作電圧 1
DC 電圧
−10 mA～+10 mA
値
400 V rms
制約
1173 V
peak
パッケージの沿面距
離、汚染度 2、絶縁グル
ープ II による制限 2, 3
故障率 0.1%、平均電圧
ゼロでの寿命 20 年
詳細については、絶縁寿命のセクションを参照してください。
他の汚染度及び絶縁グループの要求条件では制限値が異なります。
3
システム・レベルの標準によっては、印刷配線基板 (PWB) の沿面距離
の使用を認める場合もあります。そのような標準の場合は、サポート
される DC 電圧はより高くなることがあります。
1
−100 kV/µs～
+100 kV/µs
2
VDDx = VDD1 または VDD2.
温度に対する最大安全定格電流値については図 2 を参照してくださ
い。
3
絶縁障壁にまたがるコモンモード過渡電圧を表します。 絶対最大定格
を超えるコモン・モード・トランジェントは、ラッチアップまたは永
久故障の原因になります。
1
2
ESD に関する注意
上記の絶対最大定格またはそれ以上のストレスを加える
とデバイスに恒久的な損傷を与えることがあります。 こ
の規定はストレス定格の規定のみを目的とするものであ
り、この仕様の動作のセクションに記載する規定値以上
でのデバイスの動作を定めたものではありません。デバ
Rev. 0 | Page 13 of 21
ESD(静電放電)の影響を受けやすいデバイスです。
電荷を帯びたデバイスや回路ボードは、検知されないまま
放電することがあります。本製品は当社独自の特許技術で
ある ESD 保護回路を内蔵してはいますが、デバイスが高エ
ネルギーの静電放電を被った場合、損傷を生じる可能性が
あります。したがって、性能劣化や機能低下を防止するた
め、ESD に対する適切な予防措置を講じることをお勧めし
ます。
データシート
ADuM4150
ピン配置および機能説明
VDD1
1
20
VDD2
GND1
2
19
GND2
MCLK
3
18
SCLK
MO
4
17
SI
MI
ADuM4150
5
16
SO
MSS
6
TOP VIEW
(Not to Scale)
VIA
15
SSS
7
14
VOA
VOB 8
13
VIB
9
12
NIC
GND1 10
11
GND2
DCLK
12371-003
注 NOTES
1. NIC = NOT INTERNALLY CONNECTED. THIS PIN
1. NICIS= NOT
Not Internally
Connected.
ADuM4150
の場合、
INTERNALLY
CONNECTED
AND SERVES
NO FUNCTION IN THE ADuM4150.
このピンは内部で接続されておらず、何の機能も持
っていません。
図 3. ピン配置
図 3. ピン配置
表 17. ピン機能の説明
ピン番号
1
記号
VDD1
方向
Power
説明
2,10
GND1
Return
グラウンド 1。アイソレータ、サイド 1 の基準グラウンド。
3
MCLK
Clock
マスター・コントローラからの SPI クロック。
4
MO
Input
マスターからスレーブ MO/SI ラインへの SPI データ。
5
MI
Output
スレーブからマスターMI/SO ラインへの SPI データ。
6
MSS
Input
マスターからのスレーブ選択。この信号はアクティブ・ロー論理を使用しています。スレーブ選
択ピンは、速度グレードによっては次のクロックまたはデータのエッジから最大 10ns のセットア
ップ時間が必要となる場合があります。
7
VIA
Input
低速データ入力 A.
8
VOB
Output
低速データ出力 B.
9
DCLK
Output
遅延クロック出力。このピンは MCLK の遅延されたコピーを出力します。
11,19
GND2
Return
グラウンド 2。アイソレータ、サイド 2 の基準グラウンド。
12
NIC
None
内部接続なし。このピンは内部で接続されておらず、ADuM4150 では何の機能も持っていませ
ん。
13
VIB
Input
低速データ入力 B.
14
VOA
Output
低速データ出力 A.
アイソレータ、サイド 1 の電源入力ピン。VDD1 と GND1 およびローカル・グラウンドの間にバイパ
ス・コンデンサを接続する必要があります。
15
SSS
Output
スレーブへのスレーブ選択。この信号はアクティブ・ロー論理を使用しています。
16
SO
Input
スレーブからマスターMI/SO ラインへの SPI データ。
17
SI
Output
マスターからスレーブ MO/SI ラインへの SPI データ。
18
SCLK
Output
マスター・コントローラからの SPI クロック。
20
VDD2
Power
アイソレータ、サイド 2 の電源入力ピン。VDD1 と GND1 およびローカル・グラウンドの間にバイパ
ス・コンデンサを接続する必要があります。
表 18 電源オフ時のデフォルト状態の真理値表（正論理） 1
1
VDD1 の状態
VDD2 の状態
サイド 1 出力
サイド 2 出力
SSS
コメント
電源オフ
電源オン
Z
Z
Z
電源オフ側の出力は、グラウンドから 1 ダイオード電圧
降下以内の電位で高インピーダンス状態になります。
電源オン
電源オフ
Z
Z
Z
電源オフ側の出力は、グラウンドから 1 ダイオード電圧
降下以内の電位で高インピーダンス状態になります。
Z は高インピーダンス
Rev. 0 | Page 14 of 21
データシート
ADuM4150
代表的な性能特性
25
7
IDD2 SUPPLY CURRENT (mA)
DYNAMIC SUPPLY CURRENT
PER INPUT CHANNEL (mA)
6
5
5.0V
3.3V
4
3
2
20
5.0V
15
3.3V
10
5
0
20
40
DATA RATE (Mbps)
60
80
データ・レート (Mbps)
0
12371-004
0
図 4 入力チャンネルあたりの代表的ダイナミック電源電流 対デー
タ・レート、5.0V 及び 3.3V 動作
0
20
40
DATA RATE (Mbps)
60
80
データ・レート (Mbps)
12371-007
1
図 7 電源電流 IDD2 (Typ) 対 5.0V および 3.3V 動作でのデータ・レート
16
4.0
14
3.3V
PROPAGATION DELAY (ns)
DYNAMIC SUPPLY CURRENT
PER OUTPUT CHANNEL (mA)
3.5
3.0
5.0V
2.5
2.0
3.3V
1.5
12
10
5.0V
8
6
4
1.0
2
0
20
40
DATA RATE (Mbps)
60
0
–40
12371-005
0
80
データ・レート (Mbps)
図 5 出力チャンネルあたりの代表的ダイナミック電源電流対デー
タ・レート、5.0V および 3.3V 動作
60
10
110
AMBIENT TEMPERATURE (°C)
周囲温度(℃)
12371-008
0.5
図 8 グリッチ・フィルタがない高速チャンネルでの代表的な伝播遅
延時間の温度特性（詳細については高速チャンネルのセクショ
ンを参照してください）
25
35
3.3V
PROPAGATION DELAY (ns)
25
20
5.0V
15
3.3V
10
20
5.0V
15
10
5
0
0
20
40
DATA RATE (Mbps)
データ・レート (Mbps)
出力チャンネルあたりの
ダイナミック電源円流 (mA)
60
80
0
–40
10
60
AMBIENT TEMPERATURE (°C)
周囲温度(℃)
110
12371-009
5
12371-006
IDD1 SUPPLY CURRENT (mA)
30
図 9. グリッチ・フィルタがある高速チャンネルでの代表的な伝播遅
延時間の温度特性（詳細については高速チャンネルのセクショ
ンを参照してください）
Rev. 0 | Page 15 of 21
データシート
ADuM4150
アプリケーション情報
ADuM4150 は、高速 SPI の絶縁を最適化し、制御及び状態
監視機能のために低速チャンネルも提供するように設計さ
れたデバイス・ファミリの 1 つです。このアイソレータ
は、高速化及び雑音耐性の向上に向けた差動信号 iCoupler
技術をベースとしています。
高速チャンネル
ADuM4150 は 4 つの高速チャンネルを持っています。最初
の 3 つのチャンネル、すなわち CLK、MI/SO、及び MO/SI
（スラッシュは、SPI バス信号に対応してアイソレータを
横切るデータ・パスを形成する特殊な入力及び出力の接続
を表します。）は、B グレードでの低伝播遅延または A グ
レードでの高雑音耐性のいずれかのために最適化されてい
ます。A グレードと B グレードの違いは、A グレードにお
いてはこれら 3 つのチャンネルにグリッチ・フィルタが追
加されていることにあります。B グレード・バージョン
は、最大伝播遅延時間が 13ns であり、標準の 4 線 SPI で
最大クロック速度 17 MHz をサポートします。しかし、B
グレード・バージョンにはグリッチ・フィルタがないた
め、使用時には 10ns 以下のスプリアス・グリッチが存在し
ないことを確認してください。
B グレード・デバイスで 10ns 以下のグリッチがあると、
グリッチの第二エッジの見逃しを生ずる可能性がありま
す。このパルス条件は、リフレッシュまたは次の有効デー
タ・エッジによって是正される出力上のスプリアス・デー
タ遷移として観測されます。雑音が多い環境の場合は、A
グレード・デバイスの使用が推奨されます。
SPI 信号経路と ADuM4150 のピン記号及びデータの方向の
関係を表 19 に示します。
表 19 ピン記号と SPI 信号パス名の対応
SPI 信号経
路
CLK
MO/SI
MI/SO
SS
マスター・
サイド 1
MCLK
MO
MI
MSS
データの
方向
→
→
←
→
伝播したり、動作中に他のエラーを引き起こしたりするの
を防ぎます。MSS 信号には、最初のアクティブ・クロッ
ク・エッジの前にグリッチ・フィルタに伝播遅延の追加を
可能にするために B グレードで 10ns のセットアップ時間
が要求されます。
低速データ・チャンネル
低速データ・チャンネルは、タイミングがあまり重要でな
い場合に経済的な絶縁データ毛色として使用することがで
きます。デバイスの与えられた側でのすべての高速及び低
速入力の DC 値は同時にサンプリングされ、絶縁コイルを
横切ってシフトされます。高速チャンネルは DC 精度が比
較され、低速データは適切な低速出力に転送されます。次
にデバイスの反対側の入力を読み込み、それらをパケット
化し、類似の処理のために送り返すことによってプロセス
が逆転されます。高速チャンネルに対する DC の精度のデ
ータは内部で処理され、低速データは同時に出力にクロッ
クされます。
この双方向性データの往復動作は、フリー・ランニングの
内部クロックによって制約されます。データはクロックに
基づく離散時間でサンプリングされるため、低速チャンネ
ルに対する伝播遅延は 0.1μs から 2.6μs までの間であ
り、内部サンプリング・クロックに対する入力データ・エ
ッジの変化に依存して変わります。
図 10 に、低速チャンネルの動作を示します。
•
•
ポイント A: データはサンプリングされる前に最大 2.6
μs 変動し、その後出力まで伝播するのに約 0.1μs か
かります。この違いは、伝播遅延時間の 2.5μs の不確
定性として現れます。
ポイント B: 最小低速パルス幅より狭いデータ・パル
スはサンプリングされないため、伝播されることはあ
りません。
スレーブ・
サイド 2
SCLK
SI
SO
SSS
データ・パスは SPI モードには依存しません。CLK と
MO/SI SPI データ経路は伝播遅延及びチャンネル間マッチ
ングに対して最適化されています。MI/SO SPI データ経路
は伝播遅延に対して最適化されています。デバイスはクロ
ック・チャンネルに同期しないため、クロックの極性やデ
ータ線に対するタイミングには制約がありません。
SS （スレーブ選択バー）は通常アクティブ・ローの信号
です。スレーブ選択バーは、SPI 及び SPI 類似のバスに多
くの異なった機能を持つことができます。これらの機能の
多くはエッジ・トリガーであり、そのために SS パスには
A グレードと B グレードの両方にグリッチ・フィルタが含
まれています。グリッチ・フィルタは短いパルスが出力に
Rev. 0 | Page 16 of 21
SAMPLE CLOCK
INPUT A
A
B
A
B
OUTPUT A
OUTPUT CLOCK
図 10. 低速チャンネルのタイミング
12371-010
はじめに
データシート
ADuM4150
遅延クロック (DCLK)機能により、SPI データを通常伝播
遅延によって決められている制限を越えた速度で転送する
ことが可能です。4 線 SPI アプリケーションでのクロック
の最大速度は、データが 1 つのクロック・エッジでシフト
アウトし、戻りデータは相補クロック・エッジでシフトア
ウトするという要求条件によって設定されます。絶縁され
たシステムでは、アイソレータでの遅延は重要な意味を持
ちます。スレーブにデータを提示するように伝える第一の
クロック・エッジはアイソレータを通って伝播する必要が
あります。スレーブはクロック・エッジに反応し、データ
はアイソレータ経由で伝播してマスターに戻ります。デー
タがマスターに正しくシフト入力されるためには、データ
に対する相補クロック・エッジが来る前にマスターに到着
していなければなりません。
図 11 に示される例では、アイソレータが 50ns の伝播遅延
を持つ場合、応答がスレーブからマスターに到達するため
に 100ns 以上の応答時間が必要です。このことは、SPI バ
スの最速クロック周期は 200ns（5 MHz）であり、簡単に
言えば理想的な条件は配線パターンの伝播遅延やスレーブ
での遅延がないことを意味しています。
ISOLATOR
SLAVE
CLK
MOSI
12371-011
MISO
SPI クロックのこの制限は、図 12 に示すように、スレー
ブから戻ってくるデータに合うように遅延されるクロック
信号と一緒に第二の受信バッファを使用することによって
回避することができます。クロックの適切な遅延は、マッ
チング・アイソレータ・チャンネルを通してクロックのコ
ピーを送り返し、スレーブ・データを第二のバッファにシ
フト入力させるために遅延クロックを使用することによっ
て過去に達成されています。追加チャンネルの使用は、高
速アイソレータ・チャンネルの使用を伴うためコスト高に
なります。
ISOLATOR
SLAVE
CLK
MOSI
12371-012
MISO
DCLK
SLAVE
CLK
MOSI
MISO
DCLK
DELAY
図 13 精密なクロック遅延を用いた高速 SPI の構成
この回路構成は、最大 40 MHz 迄のクロックで動作するこ
とができます。MI/SO データは DCLK によって第二の受
信バッファにシフト入力された後、マスターによって最終
目的地まで内部で転送されます。ADuM4150 では、高速
なデータ転送速度を得るために別途高価なアイソレータ・
チャンネルを追加する必要がありません。図 13 には、簡
単化のために SSチャンネルは示されていません。
プリント回路ボード(PCB)のレイアウト
ADuM4150 デジタル・アイソレータには、ロジック・イン
ターフェース用の外付けインタフェース回路は不要です。
VDD1 ピンと VDD2 ピンの両方とも、電源バイパス・コンデ
ンサを接続することが推奨されます(図 14 参照)。コンデ
ンサの値は、0.01μF から 0.1μF の間でなければなりませ
ん。コンデンサの両端と入力電源ピンとの間のパターン長
は 20 mm 以下にする必要があります。
BYPASS < 10mm
図 11. 標準的な SPI の構成
MASTER
ADuM4150
MASTER
VDD1
VDD2
GND2
GND1
MCLK
ADuM4150
SCLK
SI
MO
SO
MI
MSS
SSS
VIA
VOA
VOB
VIB
DCLK
NIC
GND1
GND2
12371-014
MASTER
ソレータの往復伝播遅延に合致するように調整されます。
この DCLK 信号は、あたかもクロック信号が以前に説明
した回路内でスレーブからのデータと並行して伝播したか
のように使用することができます。
12371-013
遅延クロック
図 14 推奨 PCB レイアウト
高いコモンモード過渡電圧が発生するアプリケーションで
は、アイソレーション障壁を通過するボード結合を最小化
することが重要です。さらに、如何なる結合もデバイス側
のすべてのピンで等しく発生するように PCB レイアウト
をデザインしてください。この注意を怠ると、ピン間で発
生する電位差がデバイスの絶対最大定格を超えてしまい、
ラッチアップまたは恒久的な損傷が発生することがありま
す。
図 12. アイソレーション・チャンネルの遅延を用いた高速 SPI の構成
ADuM4150 では、図 13 に示すようにマスター側に遅延回
路を搭載することによって別途高速チャンネルを追加する
必要性を省いています。DCLK は、出荷試験の際に各アイ
Rev. 0 | Page 17 of 21
データシート
ADuM4150
100
OUTPUT
50%
0.01
0.001
1k
図 15 伝搬遅延パラメータ
チャンネル間マッチングとは、1 つの ADuM4150 デバイス
内にある複数のチャンネル間の伝搬遅延差の最大値を意味
します。
DC 精度と磁界耐性
アイソレータ入力での正および負のロジック変化により、
狭いパルス(～1 ns)がトランスを経由してデコーダに送ら
れます。デコーダは双安定であるため、パルスによるセッ
トまたはリセットにより入力ロジックの変化が表されま
す。1.2μs 以上入力にロジック変化がない場合、該当する
入力状態を表す周期的な更新パルスのセットが出力の DC
精度を確保するために低速チャンネルを経由して送出され
ます。
低速デコーダが約 5μs 以上この更新パルスを受信しない
と、入力側が電源オフであるか非動作状態にあると見なさ
れ、ウォッチドッグ・タイマー回路によりアイソレータ出
力が強制的に高インピーダンス(high-Z)状態にされます。
デバイスの磁界耐性の限界は、トランスの受信側コイルに
発生する誘導電圧が十分大きくなり、デコーダをセットま
たはリセットさせる誤動作が発生することで決まります。
そのような条件は以下の解析で決定されます。 ADuM4150
は、この製品が最も誘導電圧の影響を受けやすい 3 V 動作
の条件でテストされます。
トランス出力でのパルスは、1.5 V 以上の振幅になりま
す。デコーダは約 1.0 V の検出スレッショールドを持つた
め、誘導電圧に対しては 0.5 V の余裕を持っています。受
信側コイルへの誘導電圧は次式で与えられます。
100M
図 16 最大許容外部磁束密度
たとえば、磁界周波数= 1 MHz で、最大許容磁界= 0.5
Kgauss の場合、受信コイルでの誘導電圧は 0.25 V になり
ます。この電圧は検出スレッショールドの約 50%である
ため、出力変化の誤動作はありません。そのようなイベン
トが発生した場合、最悪ケースの極性でパルス送信中に、
干渉によって受信パルスの振幅が 1.0 V 以上から 0.75 V に
減少させられます。この電圧はまだデコーダの検出閾値
0.5 V より十分大きいままです。
前述の磁束密度値は、ADuM4150 トランスからある与え
られた距離だけ離れた特定の電流値に対応します。図 17
は、周波数の関数としての許容電流値を、与えられた距離
に対して示しています。ADuM4150 は外部電磁界に非常
に鈍感です。ADuM4150 が影響される可能性があるのは、
素子に非常に近い場所を流れる極めて大きな高周波電流の
みです。前述の 1 MHz の例では、0.5 kA の電流を
ADuM4150 から 5mm の距離まで近づけると部品動作に影
響が生じます。
1000
MAXIMUM ALLOWABLE CURRENT (kA)
パルス幅歪みとはこれら 2 値の間の最大の差を意味し、入
力信号のタイミングが出力信号で再現される精度を表しま
す。
10k
100k
1M
10M
MAGNETIC
FIELD FREQUENCY
(Hz)
磁界の周波数
(Hz)
DISTANCE = 1m
距離=1m
100
10
DISTANCE
= 100mm
距離=100mm
1
DISTANCE = 5mm
距離=15mm
0.1
0.01
V = (−dβ∕dt)∑πrn2; n = 1, 2, …, N
1k
ここで、
β は磁束密度(Gauss)、
rn は受信側コイル巻き数 n 回目の半径、
N は受信側コイルの巻き数です。
12371-016
tPHL
12371-015
tPLH
0.1
10k
100k
1M
10M
MAGNETIC
FIELD FREQUENCY
磁界の周波数
(Hz) (Hz)
100M
12371-017
50%
1
最大許容電流 (kA)
INPUT
10
最大許容磁束密度 (kgauss)
伝搬遅延時間は、ロジック信号がデバイスを通過するのに
要する時間を表すパラメータです。高レベルから低レベル
への遷移における入力から出力までの伝播遅延は、低レベ
ルから高レベルへの遷移における伝播遅延と異なることが
あります。
MAXIMUM ALLOWABLE MAGNETIC FLUX
DENSITY (kgauss)
伝搬遅延関連のパラメータ
図 17 ADuM4150 までの距離、及び周波数に対する最大許容電流
ADuM4150 の受信側コイルの形状が与えられ、かつ誘導電
圧がデコーダにおける 0.5 V 余裕の最大 50%であるという
条件が与えられると、最大許容磁界は図 16 のように計算
されます。
強い磁界と高周波が組合わさると、PCB のパターンで形
成されるループに十分大きな誤差電圧が誘導されて、後段
回路のスレッショールドがトリガーされてしまうことに注
意が必要です。ループを形成するような PCB 構造を避け
るように注意する必要があります。
Rev. 0 | Page 18 of 21
データシート
ADuM4150
消費電力
ADuM4150 アイソレータのあるチャンネルの供給電流は、
電源電圧、チャンネルのデータ速度、チャンネルの出力負
荷、及びそれが高速チャンネルであるか低速チャンネルで
あるかによって決まります。
低速チャンネルは、内部のピンポン・データ・パスによっ
て生成される一定の静止電流を引き込みます。動作周波数
は十分低いため、推奨される容量性負荷が発生する容量性
損失は静止電流による損失に比べて無視できます。データ
速度の詳細な計算は単純化のために省略されており、低速
チャンネルに起因するアイソレータの各側の静止電流は、
特定の動作電圧に対してそれぞれ表 3、表 5、表 7、及び
表 9 で見ることができます。これらの静止電流は、アイソ
レータの各側での全電流に対して以下の式で示されるよう
に高速電流に加算されます。ダイナミック電流は、それぞ
れの電圧に対して表 3 及び表 5 から与えられます。
サイド 1 では、電源電流は次式で与えられます。
IDD1 = IDDI(D) × (fMCLK + fMO + fMSS ) +
fMI × (IDDO(D) + ((0.5 × 10−3) × CL(MI) × VDD1)) +
fMCLK × (IDDO(D) + ((0.5 × 10−3) × CL(DCLK) × VDD1))
+ IDD1(Q)
サイド 2 では、電源電流は次式で与えられます。
IDD2 = IDDI(D) × fSO +
fSCLK × (IDDO(D) + ((0.5 × 10−3) × CL(SCLK) × VDD2)) +
fSI × (IDDO(D) + ((0.5 × 10−3) × CL(SI) × VDD2)) +
fSSx × (IDDO(D) + ((0.5 × 10−3) × CL(SSx) × VDD2)) + IDD2(Q)
ここで、
IDDI(D)と IDDO(D) は、それぞれチャンネル当たりの入力ダイ
ナミック電源電流と出力ダイナミック電源電流です
(mA/Mbps)。
fx は指定されたチャンネルに対する論理信号のデータ速度
です（単位は Mbps）。
CL(x) は指定された出力の負荷容量(pF)です。
VDDx は、評価される側の電源電圧(V)です。
IDD1(Q)、IDD2(Q) は指定されたサイド 1 及びサイド 2 の静止電
源電流（mA)です。
図 4 と図 5 はそれぞれ、入力及び無負荷状態の出力に対す
るデータ・レートの関数としての、チャンネル当たりの代
表的ダイナミック電源電流を示します。図 6 と図 7 はそれ
ぞれ、同じ速度で動作する高速チャンネル及びアイドル状
態の低速チャンネルを持つ ADuM4150 チャンネル構成で
の、データ・レートの関数としての全 IDD1 及び IDD2 電源電
流を示します。
えられる電圧波形の特性、及び材料と材料インタフェース
に依存します。
絶縁性能劣化の原因は、主として空気に曝される表面に沿
ってのブレークダウンと絶縁耐力の損耗の 2 つに分けられ
ます。表面ブレークダウンは、表面トラッキングの現象で
あり、システム・レベル標準における表面沿面距離要求条
件の主要決定要因です。絶縁耐力の損耗は、絶縁材内部へ
の電荷注入または変位電流によって絶縁性能が長期間にわ
たって次第に劣化して行く現象です。
表面トラッキング
表面トラッキングは、電気的安全標準において、動作電
圧、環境条件、及び絶縁材の特性に基づいて最小沿面距離
を設定することによって対処されます。安全規制当局は、
表面絶縁耐力の評価試験を行って、素子を異なった絶縁グ
ループに分類しています。絶縁グループの等級が低いほど
表面トラッキングに対する耐性が大きくなり、より小さな
沿面距離で適切な絶縁寿命が達成されます。各システム・
レベル標準における与えられた動作電圧及び絶縁グループ
での最小沿面距離は、絶縁部にかかる全 rms 電圧、汚染の
程度、及び絶縁グループに基づいて決定されます。
ADuM4150 アイソレータの絶縁グループ及び沿面距離を表
12 に示します。
絶縁耐力の損耗
材料の消耗に伴う絶縁寿命は、その厚さ、材料の特性、及
び印加される電圧のストレスによって決定されます。製品
の寿命がアプリケーションにおける動作電圧に対して適切
であるかどうかを検証することが重要です。損耗に対して
アイソレータが保証する動作電圧は、トラッキングに対し
て保証する動作電圧と同じとは限りません。ほとんどの標
準で規定されている動作電圧は、トラッキングに対して適
用される動作電圧です。
試験及びモデル解析の結果から、長期的な絶縁耐力低下の
主な原因は、ポリイミド絶縁材に漸増的ダメージを生ずる
変位電流であることが示されています。絶縁材へのストレ
スは大別して、変位電流がないため損耗はほとんど生じな
い DC ストレス、及び時間的に変動して損耗を生ずる AC
ストレスに分けられます。保証書に記載される定格は通
常、ライン電圧からの絶縁性を反映するストレスである
60 Hz の正弦波ストレスに基づいて決められています。
絶縁部の寿命
すべての絶縁構造は、十分長い時間電圧ストレスを受ける
とブレークダウンします。絶縁性能の低下率は、絶縁に加
Rev. 0 | Page 19 of 21
データシート
ADuM4150
しかし、多くの実際的アプリケーションでは、式(1)に示さ
れるように絶縁障壁にかかる 60 Hz AC と DC 電圧の組み合
わせが使用されています。絶縁耐力の損耗を引き起こすの
はストレスの交流成分のみであるため、この式は式(2)の
ように AC rms 電圧を計算するように変形されます。この
製品で使用されているポリイミド材に関する絶縁耐力損耗
の場合、AC rms 電圧が製品寿命を決定します。
VRMS = VAC RMS2 + VDC2
(1)
または
VAC RMS =
VRMS2
− VDC
2
V AC RMS = 4662 − 4002
VAC RMS = 240 V rms
この場合、AC rms 電圧は単純にライン電圧の 240 Vrms とな
ります。波形が正弦波でない場合、この計算はより複雑に
なります。この値は 60 Hz 以下の正弦波に対して期待され
る寿命に関する表 16 の動作電圧限界と比較され、50 年の
サービス寿命に対して十分な範囲内にあることが分かりま
す。
表 16 の DC 動作電圧制限は IEC 60664-1 で規定されている
パッケージの沿面距離によって設定されていることに注意
してください。
(2)
ここで、
VRMS は合計 rms 動作電圧、
VAC RMS は動作電圧の時間変動成分、
VDC は動作電圧のオフセット成分です。
パラメータの計算及び使用例
VAC RMS
VPEAK
VRMS
VDC
12371-018
絶縁電圧
ISOLATION VOLTAGE
電力変換アプリケーションで頻繁に発生する例を以下に示
します。絶縁の片側でのライン電圧が 240V、絶縁の他の
側での DC バス電圧が 400V であると仮定します。絶縁材
はポリイミドです。沿面距離とデバイスの寿命を決定する
ための限界電圧を確定するためには、図 18 及び以下の式
を参照してください。
TIME
時間
図 18. 限界電圧の例
絶縁障壁にかかる動作電圧は、式(1)から以下のように計
算されます。
VRMS = VAC RMS2 + VDC2
VRMS = 2402 + 4002
VRMS = 466 V rms
この動作電圧 466Vrms は、システム標準によって要求さ
れる沿面距離を参照する際に、絶縁グループと汚染の程度
と一緒に使用されます。
寿命が適切であるかどうかを判断するためには、動作電圧
の時間変動成分を求める必要があります。AC rms 電圧
は、式(2)から以下のように計算されます。
V AC RMS = VRMS2 − VDC2
Rev. 0 | Page 20 of 21
データシート
ADuM4150
外形寸法
15.40
15.30
15.20
1.93 REF
20
11
7.60
7.50
7.40
10.51
10.31
10.11
10
PIN 1
MARK
2.64
2.54
2.44
2.44
2.24
0.30
0.20
0.10
COPLANARITY
平坦性 0.10
0.1
0.71
0.50
0.31
0.25 BSC
GAGE
PLANE
45°
SEATING
PLANE
1.27 BSC
1.01
0.76
0.51
0.46
0.36
0.32
0.23
8°
0°
11-15-2011-A
1
JEDEC
MS-013
に準拠
COMPLIANT
TO標準
JEDEC
STANDARDS
MS-013
図 19. 沿面距離を増やした 20 ピンのワイド・ボディ SOIC パッケージ。
ワイド・ボディ
(RI-20-1)
寸法表示： mm
オーダー・ガイド
入力の
数
VDD1 側
4
入力の
数
VDD2 側
2
最大デー
タ・レー
ト(MHz)
10
5V での最
大伝播遅
延 (ns)
24
絶縁定格
(Vac)
5000
ADuM4150ARIZRL
4
2
10
24
5000
ADuM4150BRIZ
4
2
17
13
5000
ADuM4150BRIZRL
4
2
17
13
5000
モデル 1, 2
ADuM4150ARIZ
2
パッケージ
−40°C ～
+125°C
−40°C～
+125°C
20 ピン
SOIC_IC
20 ピン
SOIC_IC,
13” テープ及び
リール
−40°C ～
+125°C
−40°C～
+125°C
20 ピン
SOIC_IC
20 ピン
SOIC_IC,
13” テープ及び
リール
RI-20-1
RI-20-1
RI-20-1
評価用ボード
EVALADuM3150Z
1
温度範囲
パッケー
ジのオプ
ション
RI-20-1
Z = RoHS 準拠製品
EVAL-ADuM3150Z は評価のために機能的に等価なデバイスを使用します。 EVAL-ADuM3150Z 評価ボード上のパッド・レイアウトは 20 ピン SOIC パッ
ケージをサポートしていません。
Rev. 0 | Page 21 of 21