マジックゲート暗号化・復号化LSI CXD5070GG 概要・用途 CXD5070GGは，32ビットCPUをコアとしたマイクロコンピュータ・ブロックとマジックゲート機能，ホス ト・インタフェース・ユニット等を1チップに集積したマジックゲート暗号化・復号化LSIです。 データ幅16ビットのホスト・インタフェースを介しATRAC CD, ATRAC Audio Deviceに対応したマジック ゲートの暗号化処理, 復号化処理を行うことができます。 特長・機能 CPU：32ビットCPUコア 最小命令実行時間： 44.25ns (fSYS：22.6MHz) @DVDD = 1.2V 25ns (fSYS：40MHz) @DVDD = 1.8V 周辺ハードウェア ホスト・インタフェース・ユニット：1チャネル (データ幅16ビット) マジックゲート：ATRAC CD, ATRAC Audio Device対応 パッケージ 108ピン プラスチックLFBGA 構造 シリコンゲートCMOS IC 本資料に記載されております規格等は, 改良のため予告なく変更することがありますので, ご了承ください。 また本資料によって, 記載内容に関する工業所有権の実施許諾や, その他の権利に対する保証を認めたものではありません。 なお資料中に, 回路例が記載されている場合, これらは使用上の参考として, 代表的な応用例を示したものですので, これら回路 の使用に起因する損害について, 当社は一切責任を負いません。 -1- CXD5070GG 絶対最大定格 内部電源電圧 DVDD –0.3～+2.5 V I/O電源電圧 VDIO –0.3～+4.5 V メイン発振電圧 AVDMO –0.3～+4.5 V PLL電源電圧 AVDPLL –0.3～+4.5 V 入力電圧 VI –0.3～+4.5 V 出力電圧 VO –0.3～+4.5 V 動作温度 Topr –40～+85 C 保存温度 Tstg –55～+150 C 内部電源電圧 DVDD 1.1～1.95 V I/O電源電圧 VDIO 2.7～3.6 V メイン発振電圧 AVDMO 2.7～3.6 V PLL電源電圧 AVDPLL 2.7～3.6 V 入力電圧 VI DVSS～VDIO V 出力電圧 VO DVSS～VDIO V 動作温度 Topr –30～+85 C 推奨動作条件 -2- CXD5070GG ブロック図 CXD5070GG RST ARM7TDMI CPU CORE EXTAL XTAL CLOCK GENERATOR/ SYSTEM CONTROLLER XIN OSCSEL ROM MODE[4:0] HA[12:0] DT[15:0] RAM HCS RD HOST INTERFACE WR WATCHDOG TIMER UBEN PRESCALLER/ TIME-BASE TIMER LBEN HWAIT INTERRUPT CONTROLLER PLLSEL[2:0] ∗ ATRAC CD ATRAC Audio Deviceኻᔕ -3- 8-BIT TIMER (CH3) MagicGate GPIO 8-BIT TIMER/COUNTER (CH2) HCMDEND 8-BIT TIMER (CH1) 8 8-BIT TIMER/COUNTER (CH0) HOST CPU CXD5070GG 端子配列図 (Top View) 1 2 3 4 5 6 7 8 9 10 11 12 A NC A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 NC A B B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B C C1 C2 C3 C4 C5 C6 NC C8 C9 C10 C11 C12 C D D1 D2 D3 D10 D11 D12 D E E1 E2 E3 E10 E11 E12 E F F1 F2 NC NC F11 F12 F G G1 G2 G3 G10 G11 G12 G H H1 H2 H3 H10 H11 H12 H J J1 J2 J3 J10 J11 J12 J K K1 K2 K3 K4 K5 NC K7 K8 K9 K10 K11 K12 K L L1 L2 L3 L4 L5 L6 L7 L8 L9 L10 L11 L12 L M NC M2 M3 M4 M5 M6 M7 M8 M9 M10 M11 NC M 1 2 3 4 5 6 7 8 9 10 11 12 -4- CXD5070GG 端子配置表 端子 位置 端子名称 端子 位置 端子名称 端子 位置 端子名称 端子 位置 端子名称 A1 NC C9 PG7 H11 PF0 M1 NC A2 HA9 C10 VDIO6 H12 PF1 M2 DT7 A3 HA8 C11 HCMDEND J1 DT1 M3 DT8 A4 HA6 C12 RSV6 J2 DT0 M4 DT10 A5 HA3 D1 WR J3 DVSS2 M5 DT13 A6 HA0 D2 DVSS1 J10 TEST0 M6 DT15 A7 DVDD4 D3 VDIO1 J11 TEST1 M7 RSV10 A8 RSV1 D10 RSV7 J12 TEST3 M8 RSV11 A9 RSV2 D11 TEST5 K1 DT3 M9 RST A10 PLLSEL2 D12 EXTAL K2 DT2 M10 DBG3 A11 PLLSEL0 E1 HWAIT K3 DT6 M11 DBG4 A12 NC E2 PC4 K4 DVSS3 M12 NC B1 HA12 E3 RD K5 DT11 B2 HA11 E10 TEST4 K6 NC B3 VDIO8 E11 OSCSEL K7 DVDD2 B4 HA7 E12 XTAL K8 VDIO4 B5 HA4 F1 HCS K9 DBG1 B6 HA1 F2 DVDD1 K10 VDIO5 B7 VDIO7 F3 NC K11 DVSS5 B8 RSV3 F10 NC K12 TEST2 B9 RSV4 F11 AVSOSC L1 DT4 B10 PLLSEL1 F12 AVDMO L2 DT5 B11 DVSS6 G1 MODE0 L3 VDIO3 B12 RSV5 G2 MODE1 L4 DT9 C1 LBEN G3 MODE2 L5 DT12 C2 UBEN G10 AVDPLL L6 DT14 C3 HA10 G11 AVSPLL L7 RSV8 C4 DVSS7 G12 XIN L8 RSV9 C5 HA5 H1 MODE3 L9 DVSS4 C6 HA2 H2 MODE4 L10 DBG2 C7 NC H3 VDIO2 L11 DBG5 C8 VDIO9 H10 DVDD3 L12 DBG6 -5- CXD5070GG 端子機能 端子 位置 端子名称 入出力 機 能 A6 HA0 入力 B6 HA1 入力 C6 HA2 入力 A5 HA3 入力 B5 HA4 入力 C5 HA5 入力 A4 HA6 入力 B4 HA7 入力 A3 HA8 入力 A2 HA9 入力 C3 HA10 入力 B2 HA11 入力 B1 HA12 入力 C2 UBEN 入力 HOST I/Fハイバイトイネーブル C1 LBEN 入力 HOST I/Fローバイトイネーブル 端子処理 HOST I/Fアドレス入力 注) HA12～HA0は，ハーフワードアド レス (16ビットデータ単位のアド レス) であり，バイトアドレスで はありませんので，接続にご注意 下さい。 VDIO1, 2, 3, 7, 8 D1 WR 入力 HOST I/Fライト信号 インテルタイプ時には，ライト端子と なります。モトローラタイプ時には， データの方向を示す端子となります。 ハイレベルの場合はリード，ロウレベ ルの場合はライトです。 E3 RD 入力 HOST I/Fリード信号 E2 PC4 入出力 E1 HWAIT 出力 HOST I/Fウェイト出力 F1 HCS 入力 HOST I/Fチップセレクト G1 MODE0 入力 HOST I/Fモード設定端子 H固定 G2 MODE1 入力 HOST I/Fモード設定端子 (バスタイプ) 0：インテルタイプ 1：モトローラタイプ H／Lどちら かに固定 G3 MODE2 入力 HOST I/Fモード設定端子 L固定 H1 MODE3 入力 HOST I/Fモード設定端子 H固定 入力 HOST I/Fモード設定端子 (ウェイト出力端子の極性) 0：アクティブロウ出力 1：アクティブハイ出力 H／Lどちら かに固定 H2 MODE4 I/O電源 Reserved オープン -6- CXD5070GG 端子 位置 端子名称 入出力 機 能 端子処理 J2 DT0 入出力 J1 DT1 入出力 K2 DT2 入出力 K1 DT3 入出力 L1 DT4 入出力 L2 DT5 入出力 K3 DT6 入出力 M2 DT7 入出力 M3 DT8 入出力 L4 DT9 入出力 M4 DT10 入出力 K5 DT11 入出力 L5 DT12 入出力 M5 DT13 入出力 L6 DT14 入出力 M6 DT15 入出力 M9 RST 入力 システムリセット入力端子 K9 DBG1 入力 デバッグ用端子 (内部プルアップ) オープン またはH固定 L10 DBG2 入力 デバッグ用端子 (内部プルアップ) オープン またはH固定 M10 DBG3 入力 デバッグ用端子 (内部プルアップ) オープン またはH固定 M11 DBG4 入力 デバッグ用端子 (内部プルダウン) オープン またはL固定 L11 DBG5 出力 デバッグ用端子 オープン L12 DBG6 出力 デバッグ用端子 オープン G12 XIN 入力 外部クロック入力 (未使用時) L固定 E11 OSCSEL 入力 クロック選択入力 0：EXTAL／XTAL選択，1：XIN選択 H／Lどちら かに固定 I/O電源 VDIO1, 2, 3, 7, 8 HOST I/Fデータ入出力 VDIO4, 5 AVDMO (未使用時) L固定 D12 EXTAL E12 XTAL H11 PF0 入出力 Reserved L固定 VDIO4, VDIO5 H12 PF1 入出力 Reserved オープン VDIO4, VDIO5 入力 発振子接続端子 (未使用時) オープン 出力 -7- CXD5070GG 端子 位置 端子名称 C11 HCMDEND 出力 A11 PLLSEL0 入力 B10 PLLSEL1 入力 A10 PLLSEL2 入力 C9 PG7 J10 TEST0 J11 入出力 機 能 端子処理 I/O電源 VDIO6 外部割り込み要求出力 外部クロック入力のPLLの逓倍率設定 PLLSEL[2:0] = 000：1倍 (PLLを使用 しない) PLLSEL[2:0] = 001：1.5倍 PLLSEL[2:0] = 010：2倍 PLLSEL[2:0] = 011：2.25倍 PLLSEL[2:0] = 1xx：Reserved H／Lどちら かに固定 VDIO6 H／Lどちら かに固定 VDIO6 注) 外部クロック入力選択時 (OSCSEL端子 = Hの時) 有効 H／Lどちら かに固定 VDIO6 Reserved オープン VDIO9 入力 テスト入力端子 L固定 VDIO4, VDIO5 TEST1 入力 テスト入力端子 L固定 VDIO4, VDIO5 K12 TEST2 出力 テスト出力端子 (L出力) オープン VDIO4, VDIO5 J12 TEST3 入力 テスト入力端子 (内部プルダウン) L固定 VDIO4, VDIO5 E10 TEST4 入力 テスト入力端子 L固定 VDIO6 D11 TEST5 出力 テスト出力端子 (H出力) オープン VDIO6 A8 RSV1 入力 予約端子1 L固定 VDIO9 A9 RSV2 出力 予約端子2 (L出力) オープン VDIO9 B8 RSV3 入出力 予約端子3 L固定 VDIO9 B9 RSV4 出力 予約端子4 (L出力) オープン VDIO9 B12 RSV5 入出力 予約端子5 H固定 VDIO6 C12 RSV6 入出力 予約端子6 L固定 VDIO6 D10 RSV7 入出力 予約端子7 L固定 VDIO6 L7 RSV8 入力 予約端子8 L固定 VDIO4, VDIO5 L8 RSV9 入力 予約端子9 L固定 VDIO4, VDIO5 M7 RSV10 出力 予約端子10 (H出力) オープン VDIO4, VDIO5 M8 RSV11 出力 予約端子11 (H出力) オープン VDIO4, VDIO5 入出力 DVDD1～ DVDD4 正電源供給端子 VDIO1～ VDIO9 I/O電源 F12 AVDMO クロック発振子正電源供給端子 G10 AVDPLL PLL用正電源供給端子 DVSS1～ DVSS7 GND端子 F11 AVSOSC クロック発振子GND端子 G11 AVSPLL PLL用GND端子 -8- CXD5070GG 絶対最大定格 (DVSS = 0V基準) 項目 記号 電源電圧 定格 DVDD –0.3～+2.5 単位 V VDIO –0.3～+4.5 V AVDMO –0.3～+4.5 V AVDPLL –0.3～+4.5 V V 備考 DVDD1～DVDD4 VDIO1～VDIO9 入力電圧 VIN –0.3～+4.5*1 出力電圧 VOUT –0.3～+4.5*1 V ハイ・レベル出力電流 IOH –5 mA 出力 1端子 ハイ・レベル総出力電流 IOH –40 mA 全出力端子合計 ロウ・レベル出力電流 IOL 10 mA 出力 1端子 ロウ・レベル総出力電流 IOL 80 mA 全出力端子合計 動作温度 Topr –40～+85 C 保存温度 Tstg C 許容損失 PD –55～+150 380 *1 mW VIN, VOUTは，I/O電源電圧 (VDIO) + 0.3Vを超えてはいけません。 注) 絶対最大定格を超えて使用した場合，LSIの永久破壊となる可能性があります。 また，通常動作では推奨動作条件下で使用されることが望ましく，この条件を超えるとLSIの信頼性に 悪影響を及ぼすことがあります。 推奨動作条件 (DVSS = 0V基準) 項目 内部電源電圧 記号 DVDD 最小値 標準値 1.1 最大値 単位 1.95 V I/O電源電圧 VDIO 2.7 3.3 3.6 V メイン発振電圧 AVDMO 2.7 3.3 3.6 V PLL電源電圧 AVDPLL 2.7 3.3 3.6 V ハイ・レベル 入力電圧 動作温度 *1 *2 *3 VDIO1, VDIO2, VDIO3, VDIO4, VDIO5, VDIO6, VDIO7, VDIO8, VDIO9 VIHS 0.7VDIO VDIO V CMOSシュミット・ トリガ入力*1 VIHC 0.7VDIO VDIO V CMOS入力*2 0.7AVDMO AVDMO V CMOS入力*3 VILS 0 0.2VDIO V CMOSシュミット・ トリガ入力*1 VILC 0 0.2VDIO V CMOS入力*2 VILMOC 0 0.2AVDMO V CMOS入力*3 –30 +85 C VIHMOC ロウ・レベル 入力電圧 備考 DVDD1, DVDD2, DVDD3, DVDD4 Topr HA0～HA12, UBEN, LBEN, WR, RD, HCS, DT0～DT15, RST, PLLSEL0～PLLSEL2, PF0, RSV1, RSV3, RSV5～RSV9 MODE0～MODE4, DBG1～DBG4, TEST0, TEST1, TEST3, TEST4 OSCSEL, XIN -9- CXD5070GG 電気的特性 直流特性 (VDIO = 2.7～3.6V) (Topr = –30～+85C，DVSS = 0V基準) 項目 ハイ・レベル 出力電圧 ロウ・レベル 出力電圧 記号 VOH VOL 端子 条件 最小値 標準値 最大値 単位 HCMDEND, PC4, PG7 VDIO = 2.7V IOH = –2.0mA VDIO – 0.4 V HWAIT, DT0～DT15, RSV2, RSV4, RSV10, RSV11, TEST2, TEST5, DBG5, DBG6 VDIO = 2.7V IOH = –4.0mA VDIO – 0.4 V HCMDEND, PC4, PG7 VDIO = 2.7V IOL = 2.0mA 0.4 V HWAIT, DT0～DT15, PF1, RSV2, RSV4, RSV10, RSV11, TEST2, TEST5, DBG5, DBG6 VDIO = 2.7V IOL = 4.0mA 0.4 V VDIO = 3.6V VI = 3.6V 10 A AVDMO = 3.6V VI = 3.6V 10 A VDIO = 3.6V VI = 0V –10 A AVDMO = 3.6V VI = 0V –10 A HA0～HA12, UBEN, LBEN, RD, WR, MODE0～MODE4, HWAIT, HCS, IZH DT0～DT15, HCMDEND, PF0, RST, PLLSEL0～PLLSEL2, TEST0, TEST1, TEST4, RSV1, RSV3, RSV5～RSV9 OSCSEL, XIN 入出力 リーク電流 HA0～HA12, UBEN, LBEN, RD, WR, MODE0～MODE4, HWAIT, HCS, IZL DT0～DT15, HCMDEND, PF0, RST, PLLSEL0～PLLSEL2, TEST0, TEST1, TEST4, RSV1, RSV3, RSV5～RSV9 OSCSEL, XIN - 10 - CXD5070GG 項目 記号 端子 条件 最小値 標準値 最大値 単位 11 pF HA0～HA12, UBEN, LBEN, RD, WR, MODE0～MODE4, HWAIT, HCS, 入力容量 DT0～DT15, HCMDEND, PF0, RST, CIN PLLSEL0～PLLSEL2, DBG1～DBG4, TEST0, TEST1, TEST3, TEST4, RSV1, RSV3, クロック 1MHz 被測定端子以外 0V RSV5～RSV9, OSCSEL, XIN (Topr = –30～+85C，DVDD = 1.1～1.3V，DVSS = 0V基準) 項目 電源電流 記号 IDD1 端子 DVDD 条件 Encrypt, Decrypt動作時 fSRC = 22.6MHzの水晶発振 最小値 標準値 最大値 単位 — 7.5 14.5 mA 最小値 標準値 最大値 単位 — 20 31 mA (Topr = –30～+85C，DVDD = 1.65～1.95V，DVSS = 0V基準) 項目 電源電流 記号 IDD2 端子 DVDD 条件 Encrypt, Decrypt動作時 fSRC = 40MHzの水晶発振 - 11 - CXD5070GG 交流特性 1. クロック端子 (EXTAL端子, XIN端子) XIN EXTAL fXIN ᄖㇱࠢࡠ࠶ࠢ fEX SEL HCLK (ౝㇱࠢࡠ࠶ࠢ) fSRC (⊒ᝄࠢࡠ࠶ࠢ) ࡔࠗࡦࠢࡠ࠶ࠢ ⊒ᝄ࿁〝 XTAL SEL PLL OSCSEL 図1. クロック回路 EXTAL XTAL XIN OSCSEL EXTAL XTAL XIN OSCSEL VDIO OPEN ᄖㇱࠢࡠ࠶ࠢ (a) ᳓᥏⊒ᝄߩ႐ว (b) ᄖㇱࠢࡠ࠶ࠢߩ႐ว 図2. 発振回路の外付け回路 1-1. 自励発振の場合 (EXTAL, XTAL端子) (Topr = –30～+85C，DVDD = 1.1～1.95V，AVDMO = 2.7～3.6V，AVSOSC = DVSS = 0V基準) 項目 記号 最小値 標準値 最大値 単位 発振周波数 (DVDD = 1.1～1.65V) fSRC 10 22.6 MHz 発振周波数 (DVDD = 1.65～1.95V) fSRC 10 40 MHz - 12 - CXD5070GG 1-2. XIN端子にクロックを入力する場合 (Topr = –30～+85C，DVDD = 1.1～1.95V，AVDMO = 2.7～3.6V，DVSS = 0V基準) 項目 記号 最小値 標準値 最大値 単位 “H” レベルパルス幅 (DVDD = 1.1～1.65V) tWHX 22 ns “H” レベルパルス幅 (DVDD = 1.65～1.95V) tWHX 12.5 ns “L” レベルパルス幅 (DVDD = 1.1～1.65V) tWLX 22 ns “L” レベルパルス幅 (DVDD = 1.65～1.95V) tWLX 12.5 ns 入力周波数*1 (DVDD = 1.1～1.65V) fXIN 10 22.6 MHz 入力周波数*1 (DVDD = 1.65～1.95V) fXIN 10 40 MHz 入力 “H” レベル VIHX 0.7AVDMO 入力 “L” レベル VILX 0.2AVDMO V 立ち上がり時間, 立ち下がり時間 tR, tF 7 ns *1 V PLL使用時，逓倍後の周波数もfXINの範囲に入るようにして下さい。 fXIN tWHX tWLX VIHX XIN AVDMO/2 VILX tR tF 図3. 外部クロック入力 (XIN) - 13 - CXD5070GG 2. リセット端子 (RST端子) RST端子からの入力は，発振子を使用した場合，発振が安定した状態で3マシン・サイクル (この時1マシン・ サイクル = fSRC／16) 以上 “L” レベルに保持する必要があります。 また，電源投入時は，電源投入後から発振安定時間 + 3マシン・サイクル以上RST端子を “L” に保持する必 要があります。下図に電源投入時のリセット入力のタイミングを示します。 VDD 㔚Ḯ㔚 ജࠢࡠ࠶ࠢ ࡊࠬࠤ ࠞ࠙ࡦ࠻㐿ᆎ ᤨ㑆 ⊒ᝄ㐿ᆎᤨ㑆 ⊒ᝄቯᤨ㑆 3ࡑࠪࡦࠨࠗࠢ࡞એ "L" ࡌ࡞ (࠶࠻ജ) "H" ࡌ࡞ (࠶࠻⸃㒰) RST┵ሶജ 図4. 電源投入時におけるリセット入力のタイミング 注) 電源投入・切断順序について I/O電源 (VDIO／AVDMO／AVDPLL) と内部電源 (DVDD) の電源投入・切断は，同時が好ましいのです が，時間差が付く場合，下記の順序でできる限り時間差を短くして下さい。 電源投入順序 内部電源ON I/O電源ON 電源切断順序 I/O電源OFF 内部電源OFF - 14 - CXD5070GG 3. ホストインタフェース 3-1. バスタイプ バスタイプによって，RD, WR, UBEN, LBEN各端子の使い方が異なります。 (a) インテルタイプ (MODE1 = 0) ࠼ ࠗ࠻ RD WR UBEN, LBEN 図5. インテルタイプ (b) モトローラタイプ (MODE1 = 1) ࠼ ࠗ࠻ RD (STB) WR (R/W) UBEN, LBEN 図6. モトローラタイプ 注) UBEN, LBENは常時L固定とすることも可能です。バイトアクセスは必要ありません。 - 15 - CXD5070GG 3-2. リード・サイクル・タイミング (インテルタイプ) HCS HA[12:0] tRI1 UBEN, LBEN tRI1 tRI2 tRI3 tRI4 tRI2 RD tRO5 tRO2 ࠼࠺࠲ DT[15:0] tRO5 ࠼࠺࠲ tRO4 tRO1 tRO3 HWAIT WR 図7. リードオペレーション (インテルタイプ) 入力タイミング (Topr = –30～+85C，VDIO = 2.7～3.6V，DVDD = 1.1～1.95V，DVSS = 0V基準) 項目 記号 条件 DVDD = 1.1～1.65V DVDD = 1.65～1.95V 最小値 最大値 最小値 最大値 単位 HCS, UBEN, LBEN, HA to RD setup time tRI1 18 — 18 — ns RD Low width tRI2 1T + 7 — 1T + 5 — ns RD High width tRI3 1T + 7 — 1T + 5 — ns RD to HCS, UBEN, LBEN, HA hold time tRI4 0 — 0 — ns - 16 - CXD5070GG 出力タイミング (Topr = –30～+85C，VDIO = 2.7～3.6V，DVDD = 1.1～1.95V，DVSS = 0V基準) 項目 記号 条件 DVDD = 1.1～1.65V DVDD = 1.65～1.95V 最小値 最大値 最小値 最大値 単位 RD to HWAIT delay time tRO1 ウェイト 発生時 — 3T + 21 — 3T + 18 ns RD to DT delay time tRO2 ウェイト 未発生時 2T – 0 3T + 23 2T – 0 3T + 17 ns HWAIT assertion width tRO3 0 — 0 — ns DT before HWAIT tRO4 0≦m≦1 (mは可変) mT – 3 mT + 3 mT – 3 mT + 2 ns DT output width tRO5 2≦n≦9 (nは可変) nT – 4 nT + 3 nT – 4 nT + 3 ns 注) 1. 入力信号の立ち上がり, 立ち下がり時間3.5nsの場合 2. 測定端子の負荷容量は75pFです。 3. T = 内部クロックHCLK 1周期の時間 4. 本デバイスへのアクセスは，32ビット単位 (16ビットアクセス2回) で行われます。この2回の16ビッ トアクセスは必ず連続して行って下さい。アドレスの昇順, 降順は問いません。 5. m, nの初期値はm = 1, n = 3です。設定変更はINIT Commandで行うことができます。INIT Commandに ついては，“CXD5070 Command仕様書” を参照して下さい。 - 17 - CXD5070GG 3-3. リード・サイクル・タイミング (モトローラタイプ) HCS HA[12:0] tRI1 UBEN, LBEN tRI1 tRI2 tRI3 tRI2 tRI4 RD (STB) tRO2 tRO5 DT[15:0] tRO5 ࠼࠺࠲ ࠼࠺࠲ tRO4 tRO1 tRO3 HWAIT WR (R/W) 図8. リードオペレーション (モトローラタイプ) 入力タイミング (Topr = –30～+85C，VDIO = 2.7～3.6V，DVDD = 1.1～1.95V，DVSS = 0V基準) 項目 記号 条件 DVDD = 1.1～1.65V DVDD = 1.65～1.95V 最小値 最大値 最小値 最大値 単位 HCS, UBEN, LBEN, HA to RD setup time tRI1 18 — 18 — ns RD Low width tRI2 1T + 7 — 1T + 5 — ns RD High width tRI3 1T + 7 — 1T + 5 — ns RD to HCS, UBEN, LBEN, HA hold time tRI4 0 — 0 — ns - 18 - CXD5070GG 出力タイミング (Topr = –30～+85C，VDIO = 2.7～3.6V，DVDD = 1.1～1.95V，DVSS = 0V基準) 項目 記号 DVDD = 1.1～1.65V 条件 DVDD = 1.65～1.95V 最小値 最大値 最小値 最大値 単位 RD to HWAIT delay time tRO1 ウェイト 発生時 — 3T + 21 — 3T + 18 ns RD to DT delay time tRO2 ウェイト 未発生時 2T – 0 3T + 23 2T – 0 3T + 17 ns HWAIT assertion width tRO3 0 — 0 — ns DT before HWAIT tRO4 0≦m≦1 (mは可変) mT – 3 mT + 3 mT – 3 mT + 2 ns DT output width tRO5 2≦n≦9 (nは可変) nT – 4 nT + 3 nT – 4 nT + 3 ns 注) 1. 入力信号の立ち上がり, 立ち下がり時間3.5nsの場合 2. 測定端子の負荷容量は75pFです。 3. T = 内部クロックHCLK 1周期の時間 4. 本デバイスへのアクセスは，32ビット単位 (16ビットアクセス2回) で行われます。この2回の16ビッ トアクセスは必ず連続して行って下さい。アドレスの昇順, 降順は問いません。 5. m, nの初期値はm = 1, n = 3です。設定変更はINIT Commandで行うことができます。INIT Commandに ついては，“CXD5070 Command仕様書” を参照して下さい。 - 19 - CXD5070GG 3-4. ライト・サイクル・タイミング (インテルタイプ) HCS HA[12:0] tWI1 UBEN, LBEN tWI1 tWI3 tWI2 tWI2 tWI4 WR tWI5 tWI6 tWI7 ࠗ࠻࠺࠲ DT[15:0] tWI6 ࠗ࠻࠺࠲ tWO1 tWO2 HWAIT RD 図9. ライトオペレーション (インテルタイプ) 入力タイミング (Topr = –30～+85C，VDIO = 2.7～3.6V，DVDD = 1.1～1.95V，DVSS = 0V基準) 項目 記号 DVDD = 1.1～1.65V 条件 DVDD = 1.65～1.95V 最小値 最大値 最小値 最大値 単位 HCS, UBEN, LBEN, HA setup time before WR tWI1 0 — 0 — ns WR Low width tWI2 1T + 10 — 1T + 4 — ns WR High width tWI3 1T + 10 — 1T + 8 — ns HCS, UBEN, LBEN, HA hold time after WR tWI4 1T + 5 — 1T + 3 — ns DT setup time before WR tWI5 15 — 13 — ns DT hold time after WR tWI6 34 — 17 — ns HWAIT to WR period tWI7 0 — 0 — ns - 20 - CXD5070GG 出力タイミング (Topr = –30～+85C，VDIO = 2.7～3.6V，DVDD = 1.1～1.95V，DVSS = 0V基準) 項目 記号 DVDD = 1.1～1.65V 条件 DVDD = 1.65～1.95V 最小値 最大値 最小値 最大値 単位 WR to HWAIT delay time tWO1 ウェイト 発生時 — 3T + 21 — 3T + 19 ns HWAIT assertion width tWO2 ウェイト 発生時 0 — 0 — ns 注) 1. 入力信号の立ち上がり, 立ち下がり時間3.5nsの場合 2. 測定端子の負荷容量は75pFです。 3. T = 内部クロックHCLK 1周期の時間 4. 本デバイスへのアクセスは，32ビット単位 (16ビットアクセス2回) で行われます。この2回の16ビッ トアクセスは必ず連続して行って下さい。アドレスの昇順, 降順は問いません。 - 21 - CXD5070GG 3-5. ライト・サイクル・タイミング (モトローラタイプ) HCS HA[12:0] tWI1 UBEN, LBEN tWI1 tWI2 tWI3 tWI2 tWI4 RD (STB) tWI5 tWI6 tWI7 ࠗ࠻࠺࠲ ࠗ࠻࠺࠲ DT[15:0] tWI6 tWO1 tWO2 HWAIT WR (R/W) 図10. ライトオペレーション (モトローラタイプ) 入力タイミング (Topr = –30～+85C，VDIO = 2.7～3.6V，DVDD = 1.1～1.95V，DVSS = 0V基準) 項目 記号 DVDD = 1.1～1.65V 条件 DVDD = 1.65～1.95V 最小値 最大値 最小値 最大値 単位 HCS, UBEN, LBEN, HA, WR setup time before RD tWI1 0 — 0 — ns RD Low width tWI2 1T + 10 — 1T + 9 — ns RD High width tWI3 1T + 10 — 1T + 4 — ns HCS, UBEN, LBEN, HA, WR hold time after RD tWI4 1T + 5 — 1T + 3 — ns DT setup time before RD tWI5 15 — 13 — ns DT hold time after RD tWI6 30 — 17 — ns HWAIT to RD period tWI7 0 — 0 — ns - 22 - CXD5070GG 出力タイミング (Topr = –30～+85C，VDIO = 2.7～3.6V，DVDD = 1.1～1.95V，DVSS = 0V基準) 項目 記号 DVDD = 1.1～1.65V 条件 DVDD = 1.65～1.95V 最小値 最大値 最小値 最大値 単位 RD to HWAIT delay time tWO1 ウェイト 発生時 — 3T + 21 — 3T + 18 ns HWAIT assertion width tWO2 ウェイト 発生時 0 — 0 — ns 注) 1. 入力信号の立ち上がり, 立ち下がり時間3.5nsの場合 2. 測定端子の負荷容量は75pFです。 3. T = 内部クロックHCLK 1周期の時間 4. 本デバイスへのアクセスは，32ビット単位 (16ビットアクセス2回) で行われます。この2回の16ビッ トアクセスは必ず連続して行って下さい。アドレスの昇順, 降順は問いません。 - 23 - CXD5070GG ホストインタフェース接続例 (インテルタイプ) ࡎࠬ࠻CPU (ࡆ࠶ࠣࠛࡦ࠺ࠖࠕࡦ) CXD5070GG (ࡆ࠶ࠣࠛࡦ࠺ࠖࠕࡦ) A[13:12] HA[12:11] A[11:1] HA[10:0] D[15:0] DT[15:0] CS HCS RD RD WR WR UBEN UBEN LBEN LBEN WAIT HWAIT 図11-1. ホストインタフェース接続例1 (ビッグエンディアンのホストCPU) ࡎࠬ࠻CPU (࠻࡞ࠛࡦ࠺ࠖࠕࡦ) CXD5070GG (ࡆ࠶ࠣࠛࡦ࠺ࠖࠕࡦ) A[13:12] HA[12:11] A[11:1] HA[10:0] D[15:8] DT[15:8] D[7:0] DT[7:0] CS HCS RD RD WR WR UBEN UBEN LBEN LBEN WAIT HWAIT 図11-2. ホストインタフェース接続例2 (リトルエンディアンのホストCPU) - 24 - CXD5070GG 外形寸法図 (単位：mm) 組立場所：Amkor マーク標示 CXD5070 - 25 - -غغغGG CXD5070GG 外形寸法図 (単位：mm) 組立場所：ルネサス東日本 108PIN LFBGA 0.2 S A X 㧔0.4㧕 0.1 S 0.2 S B 10.0 PIN 1 INDEX 1.5MAX (1.40 ± 0.1) 0.15 S 10.0 S x4 0.10 DETAIL X φ0.08 M S A B M L K J H G F E D C B A B 0.8 0.6 108 – φ0.50 ± 0.05 A 0.8 1 2 3 4 5 6 7 8 9 10 1112 0.6 PACKAGE STRUCTURE SONY CODE LFBGA-108P-051 PACKAGE MATERIAL ORGANIC SUBSTRATE EIAJ CODE P-LFBGA108-10x10-0.8 TERMINAL MATERIAL Sn-3.0Ag-0.5Cu PACKAGE MASS 0.5g JEDEC CODE マーク標示 CXD5070 - 26 - -غغغGG Sony Corporation