电路笔记 CN-0269 连接/参考器件 AD7984 18位、1.33 MSPS PulSAR 10.5 mW ADC，采用MSOP/QFN封装 AD8475 Circuits from the Lab™ reference circuits are engineered and tested for quick and easy system AD8065 integration to help solve today’s analog, mixed-signal, ADG5208 and RF design challenges. For more information and/or support, visit www.analog.com/CN0269. ADG5236 精密、可选增益、全差分漏斗放大器 高性能、145 MHz FastFET运算放大器 高压防闩锁型8通道多路复用器 高压防闩锁型双通道SPDT开关 超低噪声、4.096 V、LDO XFET基准电压源， 具有吸电流和源电流能力 ADR444 18位、1.33 MSPS、16通道数据采集系统 评估和设计支持 单通道采样速率高达1.33 MSPS，分辨率为18位。所有输入 电路评估板 通道的通道间切换速率为250 kHz，具有16位性能。 CN-0269电路评估板(EVAL-CN0269-SDPZ) 信号处理电路与简单的4位增/减二进制计数器结合，提供 系统演示平台(EVAL-SDP-CB1Z) 无需FPGA、CPLD或高速处理器即可实现通道间切换的简 设计和集成文件 单、高性价比方案。可编程设置计数器，使其递增或递减 原理图、布局文件、物料清单 计数，实现顺序采样多个通道；也可加载固定的二进制 电路功能与优势 字，用于单通道采样。 图1显示的是高性能工业信号电平多通道数据采集电路， 已针对快速通道间切换进行了优化。该电路能以最高18位 分辨率处理16通道单端输入或8通道差分输入。 +5V +12V VDD AI0 AI1 AI2 AI3 AI4 AI5 AI6 AI7 S1 S2 S3 S4 S5 S6 S7 S8 AI0+ AI1+ AI2+ AI3+ AI4+ AI5+ AI6+ AI7+ –12V VSS GND P4 0.1µF 50V D AGND +12V –12V EN A0 A1 A2 VDD GND S1A VSS D1 –12V IN1 S2A 1kΩ NC_1 NC_2 NC_3 VDD DIFFERENTIAL VSS GND D NC_4 NC_5 ADG5236 1.25kΩ 2 –IN_0.4* 1kΩ S1B 0.1µF +12V –12V 0Ω VCOM JP3 1 +12V 3 2 +IN_0.4* 1 JP4 1.25kΩ 1kΩ +VS NC 1kΩ 1.25kΩ +OUT 3 –IN_0.8* VCOM +IN_0.8* IN2 –12V 0.1µF 50V 22µF 6.3V +5V AD8065 S2B +12V AI0– AI1– AI2– AI3– AI4– AI5– AI6– AI7– 0.1µF 50V DGND 1kΩ D2 AI8 AI9 AI10 AI11 AI12 AI13 AI14 AI15 +2.5V +4.096V TP_2 NC_2 VOUT TRIM ADR444 ADG5208 S1 S2 S3 S4 S5 S6 S7 S8 TP_1 VIN NC_1 GND 1.25kΩ –OUT VIO 10kΩ 10Ω 2.2nF REF VDD IN+ 2.2nF IN– VIO SDI SCK SDO CNV 33Ω 33Ω 33Ω TCLKBF DATA TFS GND 10Ω AD7984 –VS AD8475 +3.3V AD8065 CH0 CH1 CH2 CH3 33Ω 33Ω 33Ω EN A0 A1 A2 SPORT 33Ω Q0 Q1 Q2 Q3 B Y 33Ω 33Ω ADG5208 74LVC1G00 A VCC GND CEP CET TC 15Ω GPIO CP PE U/D PL U/D P0 P1 P2 P3 P0 P1 P2 P3 74LVC169 S_D EN 10563-001 SINGLE ENDED 图1. 多通道数据采集电路(原理示意图： 未显示所有元件、连接和去耦) Rev. 0 Circuits from the Lab™ circuits from Analog Devices have been designed and built by Analog Devices engineers. Standard engineering practices have been employed in the design and construction of each circuit, and their function and performance have been tested and verified in a lab environment at room temperature. However, you are solely responsible for testing the circuit and determining its suitability and applicability for your use and application. Accordingly, in no event shall Analog Devices be liable for direct, indirect, special, incidental, consequential or punitive damages due to any cause whatsoever connected to the use of any Circuits from the Lab circuits. (Continued on last page) One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2013 Analog Devices, Inc. All rights reserved. CN-0269 本电路是多通道数据采集卡的理想解决方案，可用于多种 AD8475是一款全差分衰减(漏斗)放大器，集成精密增益电 工业应用，包括过程控制和电力线监控。 阻，提供0.4倍或0.8倍的精密衰减、共模电平转换和单端 至差分转换，以及输入过压保护等功能。快速建立时间 电路描述 (0.001%建立时间为50 ns)以及低噪声性能(10 nV/√Hz)使得 图1中的电路是一款经典的多通道异步数据采集信号链， AD8475非常适合用来驱动采样速率最高为4 MSPS的18位差 由多路复用器、放大器和ADC组成。 分输入ADC。 该架构允许使用单个ADC对多通道进行快速采样，具有低 本电路选取了AD7984——一款18位PulSAR® ADC，对单通道 成本和出色的通道间匹配性能。 进行采样时，该器件能以1.33 MSPS的速率提供18位分辨率。 通道间切换速度受限于信号链上多路复用器之后的多个元 但是，顺序切换通道时，信号链上各种元件的建立时间限 件建立时间，因为多路复用器会对下游放大器和ADC产生 制了整体精度。例如，以250 kHz速率进行通道间切换时， 满量程步进电压输出。该电路的元件经过精心挑选，最大 具有16位性能。 程度降低建立时间，提升通道间切换速度。 时序分析 器件选择 若图1中的电路工作在连续切换模式下，则所有16通道单 ADG5208多路复用器根据3位二进制地址线所确定的地 端或8通道差分信号流将通过ADG5208和ADG5236组成的 址，将8路输入之一切换至公共输出。ADG5236内置两个 两级多路复用器合并为时分多路复用信号。多路复用后的 独立可选的单刀双掷(SPDT)开关。两个ADG5208开关与一 信号可驱动缓冲器电路(AD8065)以及衰减和电平转换电路 个ADG5236结合，允许16路单端通道或8路真差分通道通 (AD8475)。AD8475的输出信号通过一个RC滤波器(2.2 nF、 过4位数字控制信号连接信号链的其余部分。 10 Ω)驱动差分输入ADC。 4位数字信号由4位二进制增/减计数器产生，计数器的触发 在通道间切换时，多路复用输入信号通常含有较大的电压 信号与18位、1.33 MSPS AD7984 ADC的转换(CNV)输入是同 阶跃。最差情况下，一个通道处于负满量程，而下一个通 一个信号。 道则处于正满量程。因此，阶跃最大可以等于满量程输入 信号，本例中是20 V。对于模拟信号链而言，在短时间内从 AD8065 JFET输入运算放大器带宽为145 MHz，配置为单位 如此大的阶跃信号电平建立至高精度存在很大的挑战。必 增益缓冲器，可提供出色的建立时间性能和极高的输入阻 须仔细检查电路的时序，确定不同采样速率下的建立时间 抗。AD8065还提供极低的阻抗输出，驱动AD8475漏斗放 以及信号链上的电路所要求的建立时间。 大器的衰减级。 图2显示系统的基本时序图，我们的分析以此为基础。 全差分信号链具有以下优势：良好的共模抑制性能和更少 的二阶失真产物。为了利用现代低压差分输入ADC处理 ±10 V工业电平信号，有必要使用衰减和电平转换级。 tS CNV tCONV [CH3 TO CH0] VOUT_SW CONVERSION ACQUISITION [0000] ACQUISITION [0001] SETTLING TO CH0 SETTLING TO CH1 tDD tMD tSETTLE 图2. 多通道数据采集电路时序 Rev. 0 | Page 2 of 12 10563-002 STATUS tACQ CN-0269 tMD通过下式计算： 数字延迟 在图1所示的电路中，ADC和多路复用器均由数字控制器 (1) 的CNV信号上升沿触发。此时，SAR ADC完成样本采集， 采样速率为fs时，留给模拟信号链的最大建立时间可估算 转换周期开始。 如下： 理想情况下，信号链有一个建立到下一个通道的完整采样 (2) 周期，但数字电路存在延迟，会降低可用建立时间。图2 估算多路复用器的建立时间时，一种很好的一阶近似方法 中，tDD 是信号通过NAND栅极的延迟加上计数器CLK至 是将处于导通状态的多路复用器看作具有时间常数RON × CD OUT的延迟。此数字延迟可在每个元件的数据手册中找 的简单RC电路。 到，总数值约为8 ns。 开关至误差百分比内的建立时间可计算如下。更多详情， 图2中显示为tMD的时间是信号通过两个多路复用器级的延 请参见AN-1024应用笔记：如何计算多路复用器的建立时 迟，测量起点为数字输入的50%处，终点为模拟输出信号 间和采样速率。 开始建立的地方。 用于测量300 Ω||35 pF负载条件下转换延迟的测试电路如图 由于ADG5208和ADG5236在此电路中同步切换，图2中标 3所示。在此测试配置下，建立时间可从等式3估算得到。 记为tMD的时间等于较慢的器件(即ADG5208)产生的延迟。 (3) 多路复用器的转换时间延迟在数据手册中很容易找到。然 而，数据手册上的转换延迟等于50%数字输入到90%数字 输出之间的延迟时间，如图3所示。 3V ADDRESS DRIVE (VIN) 50% 50% tr < 20ns tf < 20ns VDD VSS VDD VSS A0 0V VIN tMD S1 A1 50Ω A2 tTRANSITION tTRANSITION S8 90% ADG5208 2.0V OUTPUT VS1 S2 TO S7 D EN GND VS8 OUTPUT 300Ω 35pF 10563-003 90% 图3. ADG5208转换延迟测试电路 Rev. 0 | Page 3 of 12 CN-0269 对于ADG5208，RON为160 Ω，CD为52 pF。ADG5208的转换 实际上，这一由于数字控制电路产生的147 ns数字延迟以及 延迟为160 ns。因此，ADG5208的90%建立时间为： 多路复用器产生的一部分转换延迟可通过使转换信号的上 升沿相对于多路复用器更新信号具有一定延迟而加以补 偿，延迟量等于tDD + tMD。 然而，tDD和tMD均为温度和电源 电压的函数，并且各器件的这种函数关系有所不同。必须 根据公式1， 为这种差异以及参数漂移留有足够的时间裕量。例如，在 tMD = tTRANSITION – tSETTLE(90%) = 160 ns – 21 ns = 139 ns 这种147 ns的数字延迟配置下，将多路复用器相对ADC转换 由此可知，在此ADG5208和ADG5236的电路配置下，数字 信号提前100 ns至120 ns(该提前量以tAHEAD表示)会导致可用 电路产生的总额外延时为： 建立时间的同量增长。 优化后的时序如图4所示，但为了简便起见而并未用于实 际电路中。 tS tAHEAD tCONV tACQ CONVERSION ACQUISITION CNV STATUS MUX CTRL [0000] VOUT_SW TO CH0 [0001] SETTLING TO CH1 tDD tMD tSETTLE 图4. 多通道数据采集电路的最佳时序 Rev. 0 | Page 4 of 12 10563-004 [CH3:CH0] CN-0269 建立时间分析 多路复用器级建立时间 若图1中的电路工作在连续切换模式下，则所有16通道单 CMOS开关的等效电路可以近似看作理想开关与电阻(RON) 端或8通道差分信号流将通过由ADG5208和ADG5236组成 串联连接，以及与两个电容(CS、CD)并联连接。随后，多 的两级多路复用器合并为时分多路复用信号。然后，信号 路复用器级和相关的滤波器可以如图6所示建模。 AD8065缓冲器的低阻抗输出驱动AD8475级，可衰减、进 行电平转换并执行单端至差分转换。RC(10 Ω、2.2 nF)滤波 来自ADC开关电容输入端的反冲噪声。滤波器的−3 dB带宽 MUX BUFFER ATTENUATION RC + ADC ADG5208 ADG5236 AD8065 AD8475 AD7984 tS_MUX tS_BUF tS_ATN tS_RC CS CD VSS VSS VSS VSS CIN 图1中未显示多路复用器前面的前置滤波器。该前置滤波 器用于噪声抑制。此外，与保护二极管和TVS组合的RP电 阻针对恶劣环境提供额外的瞬变和过压保护。保护元件参 见CN-0269设计支持包中的完整电路原理图。 10563-005 PART 4 CS VSS RS CD 为差分模式输入时才切换。 为了计算建立时间，电路可分为4个部分，如图5所示。 PART 3 CP VSS RON SW2 AD8065 注意，ADG5236模型未显示串联开关，因为它只在单端变 波器设计，模拟对话，46-12，2012年12月)。 PART 2 VSS RP RON D 图6. 输入前置滤波器、多路复用器和AD8065输入端的一阶模型 为7.2 MHz。(参见精密SAR模数转换器的前端放大器和RC滤 PART 1 ADG5236 RON SW1 CS CP VSS AI 2 器放置在AD7984 ADC的输入端，以便限制带外噪声并衰减 ADG5208 PRE-FILTER RP AI 1 10563-006 通过高阻抗、低电容输入的AD8065缓冲。 R S是一个与AD8065的同相输入串联的1 kΩ电阻，而CIN是 图5. 用于建立时间分析的子级框图 AD8065的输入电容。AD8065的输入阻抗等于1 GΩ||2.2 pF， 因此，总建立时间大致等于每一级建立时间的和方根(rss)。 1 GΩ电阻可忽略不计。 图6中的电路使用NI Multisim™进行仿真，如图7所示；其中， 元件值如下： 采样速率为fS时，为了使建立时间在额定误差范围内，必 须满足下列关系。 前置放大器： RP = 300 Ω；CP = 120 pF； ADG5208： RON =160 Ω；CS = 5.5 pF；CD = 52 pF； ADG5236： RON =160 Ω；CS = 2.5 pF；CD = 12 pF； AD8065： RS =1 kΩ；CIN = 2.2 pF。 XSC1 G T A B C V1 259kHz 4V FIRST RC D SECOND RC THIRD RC ADG5208 RON1 160Ω RP1 FOURTH RC ADG5236 RON3 160Ω SW1 RS 1kΩ 300Ω CP1 120pF S1 10V CA1 10pF C S1 5.5pF C D1 52pF RON2 160Ω R P2 CS3 2.5pF CD 2 15pF CIN 2.2pF SW2 300Ω CP2 120pF CA2 10pF CS2 5.5pF 10563-007 S2 –10V 图7. 用于前置滤波器、多路复用器和AD8065输入的NI Multisim仿真电路 Rev. 0 | Page 5 of 12 CN-0269 仿真结果如图8所示。从结果中可以看出，图7中的电路建 算放大器的热效应可能会导致运算放大器建立到0.01%所 立时间为： 需的时间长达几百微秒，虽然建立到0.1%仅需不足100 ns。 tS_MUX = 10.1300 – 8.0011 = 2.129 μs 定值的运算放大器可能永远无法建立至0.01%或0.001%。 2 1 28.0 由于小幅振铃和/或长期热效应，某些具有0.1%建立时间额 OUTPUT 建立时间同样与运算放大器闭环增益和反馈网络以及补偿 23.6 成函数关系。建立时间取决于输出电压阶跃幅度。较大的 VOLTAGE (V) (10.13µ 10) 19.1 输出阶跃相比较小的阶跃通常具有更长的建立时间。 14.7 测量10 V或20 V输出阶跃的0.01%或0.001%建立时间是一项 极为困难的任务，因为存在示波器过驱和灵敏度效应，另 10.3 外产生建立至要求精度的输入脉冲也极为困难。 (8.0011µ –10) 5.9 MUX_CTRL AD8065运算放大器的0.1%建立时间额定值为250 ns，阶跃为 1.5 7 8 9 10 11 12 13 TIME (µs) 10563-008 –2.9 10 V输出，压摆率为180 V/μs。输出摆动至10 V的压摆时间 约为55 ns，而20 V输出阶跃的压摆时间约为110 ns。如需估 算20 V阶跃的0.1%建立时间，可将额外的压摆时间与10 V阶 图8. 前置滤波器、多路复用器和AD8065输入的建立时间仿真 跃的相应额定值相加，得到的结果大致为：250 ns + 55 ns = 由于多路复用器的建立时间为2.1 μs，这将使每通道的最大 305 ns。根据经验数据，对于20 V输出阶跃，假设0.01%建立 吞吐速率限制为476 kSPS (1/2.1 μs)，哪怕多路复用器是信 时间大约为600 ns。 号链上的唯一一个元件。由于信号链上每一级的建立时间 AD8475差分衰减放大器0.0001%建立时间额定值为50 ns， 贡献以和方根(rss)方式相叠加，因此建立时间短于大约2.1 压摆率为50 V/μs，输出阶跃为2 V。在该电路中，输出等于 μs ÷ 3 = 700 ns的级对总建立时间的影响最小。 8 V，因此假设建立时间与输出电压阶跃成正比，则8 V建立 AD8065缓冲器和AD8475衰减级的建立时间 时间约为200 ns。 放大器的建立时间是指输出响应输入的阶跃变化，然后进 噪声滤波器和AD7984 ADC的建立时间 入并保持在规定误差带所需的时间，参照输入脉冲50%点 AD7984 ADC属于PulSAR®系列，基于电荷再分配数模转换 测得，如下图9所示。 器容性DAC构建。输出代码由两个阶段确认。第一个阶段 是采集阶段。内部容性DAC切换至ADC输入引脚，以便采 OUTPUT 集信号。驱动ADC输入的外部支持电路必须要能在采集阶 段结束时建立至要求的电压。然后，ADC进入转换阶段， ERROR BAND 断开容性DAC的输入。然后，使用SAR转换算法在此阶段 中执行转换。 FINAL SETTLING SETTLING TIME 由外部RC滤波器组成的等效模拟输入电路如图10所示。 REXT和CEXT是ADC前端的外部滤波器，在本电路中分别为 10 Ω和2.2 nF。引脚电容(CPIN)为数pF，可以忽略，因为CEXT 图9. 运算放大器的建立时间 误差带通常定义为阶跃的特定百分比，如0.1%、0.01%、 数值很大。RIN通常等于400 Ω，CIN通常等于30 pF。 0.001%等。如图9所示，死区时间、压摆时间和恢复时间 REF AD7984 共同组成总建立时间。 对于快速建立运算放大器(如AD8065)，死区时间仅是总建 REXT IN+ OR IN– CEXT 立时间的一小部分，通常可忽略。 运算放大器的建立时间是非线性的；相比建立到0.1%所需 的时间，建立到0.01%所需的时间可能长达30倍之久。运 Rev. 0 | Page 6 of 12 GND CPIN D1 RIN CIN D2 GND 图10. AD7984输入等效电路 GND 10563-010 RECOVERY TIME 10563-009 DEAD SLEW TIME TIME CN-0269 1 在转换阶段，开关打开，REXT和CEXT时间常数确定输入建 2 OUT 立时间。 (11.0469µ 4) 开关关闭且ADC进入采集阶段后，内部RIN和CIN并联连接， RCEXT 并与外部网络相连；此时，电荷瞬变可能会注入输入端。 在本电路中，由于AD8475的增益为0.4倍，且单端输入阶 跃为20 V，输入AD7984的电压阶跃为4 V单端和8 V差分。 SW_ADC SIN 第一次施加阶跃电压后，AD8475处于转换模式，开关打 开。REXT和CEXT时间常数为22 ns，而12.48的时间常数为275 ns 该值低于500 ns的允许转换时间。 9 10 11 12 13 14 15 TIME (µs) 16 10563-012 (建立至18位所需的时间见表1)，当采样速率为1 MSPS时， AD7984在500 ns间隔结束时进入采集模式，此时开关关闭。 图12. AD7984前端仿真模型的建立时间波形 在该时刻，RC滤波器电压可以是正满量程，CIN上的电压 表1非常有用，它显示了针对简单RC网络，建立至给定精 可以是负满量程；反之亦然。此时，CIN上的电压建立时间 与REXT、CEXT、RIN和CIN成函数关系。 度所需的时间常数。 表1. 针对简单RC网络建立至给定精度所需的时间常数 该电路的建立时间可通过Multisim仿真，如图11所示。SIN 是Multisim的一个组件，称为PULSE_VOLTAGE，提供4 V阶 跃输入，具有50%占空比。图11中的另一个PULSE_VOLTAGE 为SW_ADC。该PULSE_VOLTAGE与理想开关A1共同控制 SAR ADC的转换和采集周期。脉冲宽度为500 ns，等于AD7984 的转换时间。5 μs等于输入开关信号的半周期。SIN和SW_ADC 由同一个时钟相位控制。SIN切换后，在第一个500 ns期间 打开A1开关。然后，关闭A1，允许容性DAC从外部RC滤 波器采集输入信号。 XSC1 分辨率， 位数 6 8 10 12 14 16 18 20 22 LSB(%FS) 1.563 0.391 0.0977 0.0244 0.0061 0.00153 0.00038 0.000095 0.000024 时间常数数量 = −ln (% 误差/100) 4.16 5.55 6.93 8.32 9.70 11.09 12.48 13.86 15.25 图1中整个电路的总建立时间可估算如下： G T A B C D 因此，对于建立至18位，此电路的最大开关速率为： REXT 10Ω SIN 0.5V, 4.5V 5µs, 10µs U1 NOT CEXT 2.2nF ADCINPUT A1 RIN 400Ω 4.5V, 0.5V SW_ADC 0V, 5V 500ns, 5µs 噪声分析 AD8065缓冲器级的噪声 CIN 30pF 本电路中信号链的噪声源为电阻热噪声以及来自AD8065和 10563-011 RC FILTER AD8475的电压和电流噪声。两个开关的导通电阻很小，可 忽略。 图11. AD7984前端的Multisim建立时间模型 仿真结果如图12所示。蓝色标签显示CIN上的电压以18位精 AD8065电路的简化噪声分析模型见图13。 度建立至4 V的时间为输入阶跃信号之后的469 ns。因此， AD7984前端的总建立时间tSRC为469 ns。 Rev. 0 | Page 7 of 12 CN-0269 RS eRp eRs AD8475以0.8增益设置工作时(噪声条件为最差情况)，到 iP + AD8065 iN – eV ADC的输入均方根噪声可计算如下： eRf Rf 10563-013 RP AI 图13. AD8065噪声模型 图13所示噪声源必须乘以噪声增益(单位增益缓冲器为1)， 从而转换为输出。 对于基准电压为4.096 V的18位AD7984，差分输入范围为 8.196 V，LSB值等于31 μV。因此，337 μV峰峰值噪声相当 于11 LSB峰峰值。 多路复用器开关瞬变效应 多路复用器具有源极和漏极电容。多路复用器的漏极电容 电阻器的噪声可以从用下方程计算： 保持来自上一个输入通道的电压。多路复用器切换至下一 通道时，可能会在RON电阻两端产生瞬变或反冲毛刺。该 瞬变会影响下一次转换。因此，由于存在瞬变，前置滤波 器驱动器需要具有极低的输出阻抗和快速建立时间。 +10V AI 1 –10V AI 2 PRE-FILTER RP AD8475衰减级的噪声 RON CS VSS RP VSS P2 ADG5236 RON D CD SW2 VSS P3 CS CD VSS VSS RS CIN RON CS VSS P3 eAD8065_RTO项表示来自电路输入端并输入AD8475级的噪声。 KICK P2 P1 此噪声乘以AD8475级的信号增益(0.4)，便可反映在AD8475 SW_A0 BACK-CHARGE 的输出端，如图14所示。 FORWARD-CHARGE 图15. 多路复用器开关瞬变 eAD8475_RTO + AD8475 – 驱动器要求能在开关打开之前将输入充电至所需精度(正向 VN VP 充电)。开关打开后，进行反向充电，通常该过程很短，并 10563-014 eAD8065_RTO eAD8065_RTO SW1 CP CP VSS ADG5208 P1 10563-015 其中R是Ω。 且不会产生什么问题。 图14. AD8475噪声模型 AD8475输出电压噪声同样为10 nV/√Hz，包括放大器电压和 EVAL-CN0269-SDPZ评估板在每个输入通道上为输入缓冲 器预留了空间，并在通道1至通道4上安装有AD8065器件。 电流噪声，以及内部电阻噪声。 加入缓冲器会略微增加噪声密度和建立时间。为了使电路 ADC前端的整个信号链噪声密度为： 易于驱动，可在多路复用器前端放置一个缓冲器(前置缓冲 器) 然而，在实际应用中，由于在不使用缓冲器的情况下 进行正向和反向充电，来自输入电缆或端子连接器的寄生 对于±10 V输入范围，GAINAD8475 = 0.4。 电感和电容将极大地增加建立时间，并产生振铃。额外的 eTOTAL_0.4 = 11.5 nV/√Hz 输入缓冲器会隔离寄生效应，为多路复用器提供极低的阻 为±5伏的输入范围，则GAINAD8475 = 0.8。 抗。使用与不使用输入缓冲器的电路性能差异可参见本电 路笔记的测试部分。 eTOTAL_0.8 = 15.1 nV/√Hz AD8475的总输出噪声施加于带宽为7.23 MHz的RC滤波器 使用输入缓冲器的另一个原因是，可在它前面放置一个额 (10 Ω、2.2 nF)。AD8065带宽为145 MHz，AD8475带宽为 外的滤波器，用来抗混叠和抑制噪声。 150 MHz。AD7984 ADC的输入带宽为10 MHz，因此AD7984 的输入端噪声通过RC噪声滤波器限制为7.23 MHz。 Rev. 0 | Page 8 of 12 CN-0269 测试结果直方图 开关速度和建立时间测试结果 图16显示10,000个样本的测试结果直方图。测试时，将16 下图显示建立时间性能。实验室测试设置如图18所示。 B & K TYPE 1051 SINE GENERATOR TRIPLE DC POWER SUPPLY AGILENT E3631A 10563-016 峰值噪声约为12 LSB，包括输入缓冲器。 SHORTING CABLE 图16. 0 V输入下的直流直方图(采样速率：1 MSPS，样本数：10,000) 1.5V BATTERY STACK EVAL-CN0269-SDPZ EVAL-SDP-CB1Z 10563-018 路单端通道短接在一起，并与PCB的GND相连。注意，峰 图18. 开关速度和建立时间的实验室测试设置 交流测试结果 在系统级执行交流性能测试，AD7984采样速率为300 kSPS， CN-0269评估板配置为16通道单端输入模式，8个奇数通道 由1051 B&K型正弦发生器提供2.5 V峰峰值、10.675 kHz的输 短接在一起，8个偶数通道短接在一起。 入正弦波信号。电路在通道4上连续采样，不包括输入缓 一组电池用于产生不同的直流输入电压，实现低噪声和低 冲器的效应。FFT显示SNR = 91.33 dBFS。 阻抗性能。 奇数和偶数通道连接至不同的电压。LabVIEWTM软件控 制EVAL-SDP-CB1Z通道间参数，并在输入通道间连续切 换。开关速率范围为100 Hz至1 MHz，以1 kHz为增量。每 种开关速率下获取10个样本，并对结果求均值。开关速率 最低的平均值用作参照点。对10个样本和参照值求差值， 即可计算每种开关速率下的误差。测试结果如图19和图23 所示。 图中，2 LSB误差对应于17位建立时间，而4 LSB误差对应于 10563-017 16位建立时间。 图17. Kaiser窗口(参数 = 20)、2.5 V p-p、10.675 kHz输入、 300 kSPS采样速率下通道4的FFT(无输入缓冲器) Rev. 0 | Page 9 of 12 CN-0269 80 25 20 60 CH 2, 4, 6… 16 SETTLE TO –7V CH 2, 4, 6, 8 SETTLE TO –7V 15 40 10 ERROR (LSB) 0 –20 –40 CH 1, 3, 5… 15 SETTLE TO +7V –10 CH1, 3, 5, 7 SETTLE TO +7V –20 –80 –25 100 200 300 400 500 600 700 800 900 1000 –30 10563-019 0 SWITCHING RATE (kHz) 0 100 200 300 400 500 600 700 800 900 1000 SWITCHING RATE (kHz) 图19. 16通道单端、14 V阶跃下的误差与开关速率的关系 (无前置缓冲器) 图22. 8通道差分模式、14 V阶跃下的误差与开关速率的关系 (有前置缓冲器) 6 30 CH 2, 4, 6, 8 SETTLE TO –7V 20 CH 2, 4, 6, 8 SETTLE TO –1V 4 10 2 ERROR (LSB) ERROR (LSB) 0 –5 –15 –60 –100 5 10563-022 ERROR (LSB) 20 0 –10 0 –2 –20 CH 1, 3, 5, 7 SETTLE TO +7V 100 200 300 400 500 600 700 800 900 1000 SWITCHING RATE (kHz) –6 300 400 500 600 700 800 900 1000 如上图所示，可以看出，在低于1 MHz的开关速率下，带有 输入缓冲器的电路比不带前置缓冲器的电路具有更佳的建 15 立时间性能。 10 ERROR (LSB) 200 图23. 8通道差分模式、2 V阶跃下的误差与开关速率的关系 (有输入缓冲器) CH 2, 4, 6, ...16 SETTLE TO –7V 20 100 SWITCHING RATE (kHz) 图20. 8通道差分模式、14 V阶跃下的误差与开关速率的关系 (无输入缓冲器) 25 0 10563-023 0 10563-020 –40 CH 1, 3, 5, 7 SETTLE TO +1V –4 –30 5 图21、图22和图23显示连接输入缓冲器后，电路以高于250 kHz 0 的通道间开关速率建立至16位的情况。 –5 常见变化 –10 18位AD7984采用10引脚MSOP或10引脚QFN (LFCSP)封装。 –15 CH 1, 3, 5, ... 15 SETTLE TO +7V –20 有很多其他的PulSAR ADC产品也采用这种封装，分辨率为 –25 14/16/18位，并提供各种采样速率。 0 100 200 300 400 500 600 700 SWITCHING RATE (kHz) 800 900 1000 10563-021 –30 图21. 16通道单端模式、14 V阶跃下的误差与开关速率的关系 (无输入缓冲器) 缓冲放大器的另一种选择是AD8021。如果需要可编程增 益，则AD8250、AD8251和AD8253的0.001%建立时间为 685 ns。如果要求具有更低的电容，则可以使用ADG12xx系 列多路复用器。 Rev. 0 | Page 10 of 12 CN-0269 电路评估与测试 两片板。在断电情况下，将一个6 V和±12 V直流电源连接到 本电路使用EVAL-CN0269-SDPZ电路板和EVAL-SDP-CB1Z 板上标有+6 V、±12 V和GND的引脚CN1、CN2。如果有6 V SDP-B系统演示平台控制器板。这两片板具有120引脚的对 壁式电源适配器，可将其连接到板上的管式连接器，代替 接连接器，可以快速完成设置并评估电路性能。EVAL- 6 V电源。SDP-B板附带的USB电缆连接到PC上的USB端口。 CN0269-SDPZ板包含要评估的电路，如本笔记所述。SDP-B 此时请勿将该USB电缆连接到SDP-B板上的微型USB连接 控 制 器 板 与 CN-0269评 估 软 件 一 起 使 用 ， 可 从 EVAL- 器。同时接通6 V和±12 V电源，然后将USB电缆连接到微型 CN0269-SDPZ电路板获取数据。 USB连接器。 设备要求 测试 需要以下设备： 开启6 V和±12 V电源后，启动评估软件程序。一旦建立USB • 带USB端口的Windows® XP(32位)、Windows Vista®或 通信，就可以使用SDP-B板来发送、接收、捕捉来自EVALCN0269-SDPZ板的串行数据，并在时域和频域下进行数据 Windows 7 PC • EVAL-CN0269-SDPZ电路板 分析，以便评估整个电路的性能。 • EVAL-SDP-CB1Z SDP-B控制器板 图25显示EVAL-CN0269-SDPZ评估板连接后的照片。有关 • CN-0269 SDP评估软件 SDP-B板的信息，请参阅SDP-B用户指南。 • 6 V直流(500 mA)、±12 V(300 mA)电源 有关测试设置、校准以及如何使用评估软件来捕捉数据的 • 低失真信号发生器，提供±10 V输出，频率为直流至1 MHz 详细信息，请参阅CN-0269软件用户指南： 开始使用 将CN-0269评估软件光盘放进PC的光盘驱动器，加载评估 软件。打开我的电脑，找到包含评估软件的驱动器。 功能框图 电路框图见图1，完整的电路原理图见EVAL-CN0269SDPZ-SCH-RevX.pdf文件。此文件位于CN-0269设计支持 包中： 图24显示测试设置的功能框图。 6V DC ± 12V DC POWER SUPPLY 10563-025 PC USB CABLE CN1 AND CN2 JP3 G – JP4 120 PINS EVAL-CN0269-SDPZ评估板设计为通过SPORT端口，与基 于Black-Fin DSP的EVAL-SDP-CB1Z SDP-B板共同评估；但 EVAL-SDP-CB1Z SDP BOARD 是，任何微处理器都可通过14引脚PMOD连接器连接AD7984 的串行端口。为使另一个控制器能与EVAL-CN0269-SDPZ 10563-024 10.000V + 针对原型开发的连接 J2 ~ J5 SDP CONNECTOR SIGNAL GENERATOR 图25. EVAL-CN0269-SDPZ评估板 USB EVAL-CN0269-SDPZ BOARD 图24. 测试设置框图 评估板一同使用，第三方必须开发相应的软件。 目前已有一些转接板能实现与Altera或Xilinx现场可编程门 阵列(FPGAs)的接口。利用Nios驱动器，Altera的BeMicro 设置 SDK板能配合BeMicro SDK/SDP转接板一同使用。任何集成 将EVAL-CN0269-SDPZ电路板上的120引脚连接器连接到 FMC连接器的Xilinx评估板均可与FMC-SDP转接板一同使用。 EVAL-SDP-CB1Z控制器板(SDP-B)上的CON A连接器。使用 尼龙五金配件，通过120引脚连接器两端的孔牢牢固定这 Rev. 0 | Page 11 of 12 CN-0269 MT-035, Op Amp Inputs, Outputs, Single-Supply, and Rail-toRail Issues, Analog Devices. 了解详情 CN-0269 Design Support Package: http://www. analog. com/CN0269-DesignSupport MT-046 Tutorial, Op Amp Settling Time, Analog Devices. UG-277 User Guide, SDP-B User Guide, Analog Devices. MT-048 Tutorial, Op Amp Noise Relationships: 1/f Noise, RMS Noise, and Equivalent Noise Bandwidth, Analog Devices. Alan, Walsh. Front-End Amplifier and RC Filter Design for a Precision SAR Analog-to-Digital Converter, Analog Dialogue 46-12, December 2012. MT-074 Tutorial, Differential Drivers for Precision ADCs, Analog Devices. Ardizzoni, John. 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ADR444 Data Sheet 数据手册和评估板 System Demonstration Platform (EVAL-SDP-CB1Z) AD8065 Data Sheet ADG5208 Data Sheet MT-004 Tutorial, The Good, the Bad, and the Ugly Aspects of ADC Input Noise—Is No Noise Good Noise? Analog Devices. MT-031 Tutorial, Grounding Data Converters and Solving the Mystery of “AGND” and “DGND”, Analog Devices. AD7984 Data Sheet 修订历史 2013年11月—修订版0：初始版 (Continued from first page) Circuits from the Lab circuits are intended only for use with Analog Devices products and are the intellectual property of Analog Devices or its licensors. While you may use the Circuits from the Lab circuits in the design of your product, no other license is granted by implication or otherwise under any patents or other intellectual property by application or use of the Circuits from the Lab circuits. Information furnished by Analog Devices is believed to be accurate and reliable. However, Circuits from the Lab circuits are supplied "as is" and without warranties of any kind, express, implied, or statutory including, but not limited to, any implied warranty of merchantability, noninfringement or fitness for a particular purpose and no responsibility is assumed by Analog Devices for their use, nor for any infringements of patents or other rights of third parties that may result from their use. Analog Devices reserves the right to change any Circuits from the Lab circuits at any time without notice but is under no obligation to do so. ©2013 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. CN10563sc-0-11/13(0) Rev. 0 | Page 12 of 12