16位、80 MSPS/105 MSPS/125 MSPS、 1.8 V双通道模数转换器(ADC) AD9268 功能框图 特性 信噪比(SNR)：78.2 dBFS(70 MHz、125 MSPS) SDIO/ SCLK/ DCS DFS AVDD CSB DRVDD 无杂散动态范围(SFDR)：88 dBc(70 MHz、125 MSPS) 低功耗：750 mW (125 MSPS) SPI AD9268 1.8 V模拟电源供电 PROGRAMMING DATA 1.8 V CMOS或LVDS输出供电 VIN+A 1至8整数输入时钟分频器 VIN–A 16 CMOS/LVDS OUTPUT BUFFER ADC 中频采样频率达300 MHz MHz、125 MSPS) 可选片内扰动 VCM RBIAS 集成ADC采样保持输入 VIN–B 灵活的模拟输入范围：1 V峰峰值至2 V峰峰值 VIN+B 串行端口控制 DUTY CYCLE STABILIZER REF SELECT 应用 通信 分集无线电系统 多模式数字接收器(3G) GSM、EDGE、W-CDMA、LTE、 CDMA2000、WiMAX、TD-SCDMA I/Q解调系统 智能天线系统 通用软件无线电 宽带数据应用 超声设备 DCOA DCOB ORB D15B (MSB) TO D0B (LSB) MULTICHIP SYNC AGND SYNC PDWN OEB NOTES 1. PIN NAMES ARE FOR THE CMOS PIN CONFIGURATION ONLY; SEE FIGURE 7 FOR LVDS PIN NAMES. 图1. 用户可配置的内置自测(BIST)功能 节能的掉电模式 DCO GENERATION 16 CMOS/LVDS OUTPUT BUFFER ADC 差分模拟输入、650 MHz带宽 95 dB通道隔离/串扰 CLK– SENSE 可编程ADC内部基准电压源 ADC时钟占空比稳定器 CLK+ DIVIDE 1 TO 8 VREF D15A (MSB) TO D0A (LSB) 08123-001 小信号输入噪声：−153.6 dBm/Hz(200 Ω输入阻抗、70 ORA 产品聚焦 1. 片内扰动选项可改善低功耗模拟输入信号的无杂散动 态范围(SFDR)性能。 2. 专有差分输入在最高300 MHz的输入频率下仍保持出色 的信噪比(SNR)性能。 3. 采用1.8 V单电源供电，数字输出驱动器则采用独立电 源供电，以支持1.8 V CMOS或LVDS输出。 4. 标准串行端口接口(SPI)支持各种产品特性和功能，例 如：数据格式化(偏移二进制、二进制补码或格雷码)、 时钟DCS使能、节电模式、测试模式以及基准电压模 式等。 5. 与AD9258引脚兼容，16位产品可轻松转换至14位产 品。AD9268还与面向较低采样速率、低功耗应用的 AD9251、AD9231和AD9204系列产品引脚兼容。 Rev. A Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. www.analog.com Tel: 781.329.4700 Fax: 781.461.3113 ©2009 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD9268 目录 特性.....................................................................................................1 时钟输入考虑 .............................................................................30 应用.....................................................................................................1 通道/芯片同步............................................................................31 功能框图 ............................................................................................1 功耗和待机模式.........................................................................32 产品聚焦 ............................................................................................1 数字输出 ......................................................................................32 修订历史 ............................................................................................2 时序...............................................................................................33 概述.....................................................................................................3 内置自测(BIST)和输出测试 ........................................................34 技术规格 ............................................................................................4 内置自测(BIST) .........................................................................34 ADC直流规格...............................................................................4 输出测试模式 .............................................................................34 ADC交流规格...............................................................................6 串行端口接口(SPI) .......................................................................35 数字规格 ........................................................................................7 使用SPI的配置............................................................................35 开关规格 ........................................................................................9 硬件接口 ......................................................................................36 时序规格 ......................................................................................10 不使用SPI的配置 .......................................................................36 绝对最大额定值.............................................................................12 SPI访问特性 ................................................................................36 热特性 ..........................................................................................12 存储器映射......................................................................................37 ESD警告 .......................................................................................12 读取存储器映射寄存器表 .......................................................37 引脚配置和功能描述 ....................................................................13 存储器映射寄存器表 ................................................................38 典型工作特性 .................................................................................17 存储器映射寄存器描述............................................................40 等效电路 ..........................................................................................25 应用信息 ..........................................................................................41 工作原理 ..........................................................................................26 设计指南 ......................................................................................41 ADC架构......................................................................................26 外形尺寸 ..........................................................................................42 模拟输入考虑 .............................................................................26 订购指南 ......................................................................................42 基准电压源..................................................................................29 修订历史 2009年9月—修订版0至修订版A 更改特性列表 ...................................................................................1 更改技术规格部分 ..........................................................................4 更改表5 ............................................................................................10 更改典型工作特性部分................................................................17 2009年5月—修订版0：初始版 Rev. A | Page 2 of 44 AD9268 概述 AD9268是一款双通道、16位、80 MSPS/105 MSPS/125 MSPS ADC输出数据可以直接送至两个外部16位输出端口，这些输 模数转换器(ADC)，旨在支持需要高性能、低成本、小尺 出可以设置为1.8 V CMOS或LVDS。 寸且具多功能性的通信应用。 需要时，灵活的掉电选项可以明显降低功耗。 这款双通道ADC内核采用多级、差分流水线架构，并集成 了输出纠错逻辑。每个ADC均具有宽带宽、差分采样保持 模拟输入放大器，支持用户可选的各种输入范围。集成基 准电压源可简化设计。占空比稳定器可用来补偿ADC时钟 设置与控制的编程利用三线式SPI兼容型串行接口来完成。 AD9268采用64引脚LFCSP封装，额定温度范围为−40°C至 +85°C工业温度范围。 占空比的波动，使转换器保持出色的性能。 Rev. A | Page 3 of 44 AD9268 技术规格 ADC直流规格 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS 差分输入、1.0 V内部基准电压、DCS使能。 表1. 参数 分辨率 精度 无失码 失调误差 增益误差 微分非线性(DNL)1 温度 全 全 全 全 全 AD9268BCPZ-80 AD9268BCPZ-105 AD9268BCPZ-125 最小值 典型值 最大值 最小值 典型值 最大值 最小值 典型值 最大值 16 16 16 保证 ±0.2 ±0.4 −1.0 ±0.4 ±2.5 +1.4 保证 ±0.2 ±0.4 −1.0 ±0.5 ±2.5 +1.3 保证 ±0.4 ±0.4 −1.0 ±0.65 ±2.5 +1.2 % FSR % FSR LSB ±5.5 LSB LSB 25°C 全 ±0.65 25°C ±2.0 全 全 ±0.1 ±0.3 全 全 ±2 ±15 输出电压误差(1 V模式) 全 ±5 负载调整率@1.0 mA 全 5 5 5 mV 输入端参考噪声 VREF = 1.0 V 25°C 2.17 2.23 2.27 LSB rms 模拟输入 输入范围,VREF = 1.0 V 全 2 2 2 V p-p 输入电容2 输入共模电压 全 全 8 0.9 8 0.9 8 0.9 pF V 基准电压输入阻抗 全 6 6 6 kΩ 积分非线性(INL)1 ±0.7 单位 位 ±4.5 ±0.7 ±5.1 ±3.0 ±3.0 LSB 匹配特性 失调误差 增益误差 温度漂移 失调误差 增益误差 内部基准电压 电源 电源电压 AVDD DRVDD 电源电流 IAVDD1 IDRVDD1 (1.8 V CMOS) IDRVDD1 (1.8 V LVDS) ±0.1 ±0.3 ±0.4 ±1.3 ±0.2 ±0.3 ±2 ±15 ±12 1.8 1.8 1.9 1.9 全 全 234 35 240 全 89 全 全 1.7 1.7 ±0.4 ±1.3 ±5 1.7 1.7 Rev. A | Page 4 of 44 ±2 ±15 ±12 1.8 1.8 1.9 1.9 293 45 300 89 ±0.45 ±1.3 ±5 1.7 1.7 % FSR % FSR ppm/°C ppm/°C ±12 mV 1.8 1.8 1.9 1.9 V V 390 55 400 mA mA 94 mA AD9268 参数 功耗 直流输入 正弦波输入1 (DRVDD = 1.8 V CMOS输出模式) 1 2 3 温度 AD9268BCPZ-80 AD9268BCPZ-105 AD9268BCPZ-125 最小值 典型值 最大值 最小值 典型值 最大值 最小值 典型值 最大值 全 全 420 485 正弦波输入1 (DRVDD = 1.8 V LVDS输出模式) 全 582 待机功耗3 掉电功耗 全 全 45 0.5 450 565 608 590 685 2.5 测量条件为：低输入频率、满量程正弦波、每个输出位的负载约为5 pF。 输入电容指一个差分输入引脚与AGND之间的有效电容。 待机功耗的测量条件为：直流输入、CLK引脚无动作(设为AVDD或AGND)。 Rev. A | Page 5 of 44 45 0.5 750 800 777 870 2.5 45 0.5 单位 mW mW mW 2.5 mW mW AD9268 ADC交流规格 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS 差分输入、1.0 V内部基准电压、DCS使能。 表2. 参数1 信噪比(SNR) fIN = 2.4 MHz fIN = 70 MHz fIN = 140 MHz fIN = 200 MHz 信纳比(SINAD) fIN = 2.4 MHz fIN = 70 MHz fIN = 140 MHz fIN = 200 MHz 有效位数(ENOB) fIN = 2.4 MHz fIN = 70 MHz fIN = 140 MHz fIN = 200 MHz 最差的二次/三次谐波 fIN = 2.4 MHz fIN = 70 MHz fIN = 140 MHz fIN = 200 MHz 无杂散动态范围(SFDR) fIN = 2.4 MHz fIN = 70 MHz fIN = 140 MHz fIN = 200 MHz 无杂散动态范围(SFDR) 无扰动(AIN@ −23 dBFS) fIN = 2.4 MHz fIN = 70 MHz fIN = 140 MHz fIN = 200 MHz 有片内扰动(AIN@ −23 dBFS) fIN = 2.4 MHz fIN = 70 MHz fIN = 140 MHz fIN = 200 MHz 温度 AD9268BCPZ-80 最小值 典型值 最大值 25°C 25°C 全 78.3 78.0 25°C 25°C 25°C 25°C 全 25°C 25°C 79.7 79.0 AD9268BCPZ-105 最小值 典型值 最大值 77.2 77.1 77.4 75.5 78.9 78.8 AD9268BCPZ-125 最小值 典型值 最大值 77.2 76.5 76.9 75.0 dBFS dBFS dBFS dBFS dBFS 77.1 75.5 75.4 74.3 75.9 72.2 75.8 74.0 dBFS dBFS dBFS dBFS dBFS 25°C 25°C 25°C 25°C 12.9 12.8 12.2 12.0 12.7 12.7 12.3 11.7 12.7 12.6 12.3 12.0 位 位 位 位 25°C 25°C 全 25°C 25°C −92 −91 25°C 25°C 全 25°C 25°C 78.1 77.7 79.4 78.5 78.8 78.2 77.1 76.8 −87 −93 −88 −87 −80 −82 76.8 76.2 −90 −88 −87 −87 −84 −77 −83 −79 dBc dBc dBc dBc dBc 84 77 83 79 25°C 25°C 25°C 25°C 93 95 98 102 100 96 96 100 88 89 90 89 dBFS dBFS dBFS dBFS 25°C 25°C 25°C 25°C 107 107 106 104 106 109 104 108 106 106 104 105 dBFS dBFS dBFS dBFS Rev. A | Page 6 of 44 85 84 90 88 −85 −84 80 82 87 87 87 93 78.3 77.7 dBc dBc dBc dBc dBc 88 87 92 91 78.3 78.6 单位 AD9268 1 参数 最差其它谐波或杂散 无扰动 fIN = 2.4 MHz fIN = 70 MHz 有片内扰动 fIN = 140 MHz fIN = 200 MHz With On-Chip Dither fIN = 2.4 MHz fIN = 70 MHz fIN = 140 MHz fIN = 200 MHz 双音无杂散动态范围(SFDR)，无扰动 fIN = 29 MHz (−7 dBFS ), 32 MHz (−7 dBFS) fIN = 169 MHz (−7 dBFS ), 172 MHz (−7 dBFS) 串扰2 模拟输入带宽 AD9268BCPZ-80 最小值 典型值 最大值 AD9268BCPZ-105 最小值 典型值 最大值 25°C 25°C 全 25°C 25°C −99 −100 −100 −99 25°C 25°C 全 25°C 25°C −108 −106 −105 −102 −104 −102 −103 −99 dBc dBc dBc dBc dBc 25°C 25°C 全 25°C 93 81 −95 650 92 80 −95 650 90 82 −95 650 dBc dBc dB MHz 温度 −96 −96 −98 −96 AD9268BCPZ-125 最小值 典型值 最大值 单位 −94 −94 −98 −94 −96 −96 1 如需了解完整的定义，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 2 串扰的测量条件：一个通道输入参数为−1 dBFS、100 MHz信号且另一个通道上无输入信号。 −107 −107 −100 −100 −94 −94 −98 −96 −95 −95 −108 −106 −95 −95 dBc dBc dBc dBc dBc 数字规格 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS 差分输入、1.0 V内部基准电压、DCS使能。 表3. 参数 差分时钟输入(CLK+、CLK−) 逻辑兼容 内部共模偏置 差分输入电压 输入电压范围 输入共模范围 高电平输入电流 低电平输入电流 输入电容 输入电阻 同步输入 逻辑兼容 内部偏置 输入电压范围 高电平输入电压 低电平输入电压 高电平输入电流 低电平输入电流 输入电容 输入电阻 温度 全 全 全 全 全 全 全 全 全 全 全 全 全 全 全 全 最小值 典型值 最大值 CMOS/LVDS/LVPECL 0.9 0.3 AGND 0.9 −100 −100 8 3.6 AVDD 1.4 +100 +100 4 10 12 CMOS 0.9 AGND 1.2 AGND −100 −100 12 Rev. A | Page 7 of 44 AVDD AVDD 0.6 +100 +100 1 16 20 单位 V V p-p V V µA µA pF kΩ V V V V µA µA pF kΩ AD9268 参数 逻辑输入(CSB)1 高电平输入电压 低电平输入电压 高电平输入电流 低电平输入电流 输入电阻 输入电容 逻辑输入(SCLK/DFS)2 高电平输入电压 低电平输入电压 高电平输入电流(VIN = 1.8 V) 低电平输入电流 输入电阻 输入电容 逻辑输入/输出(SDIO/DCS)1 高电平输入电压 低电平输入电压 高电平输入电流 低电平输入电流 输入电阻 输入电容 逻辑输入(OEB、PDWN)2 高电平输入电压 低电平输入电压 高电平输入电流(VIN = 1.8 V) 低电平输入电流 输入电阻 输入电容 数字输出 CMOS模式—DRVDD = 1.8 V 高电平输出电压 IOH= 50 μA IOH= 0.5 mA 低电平输出电压 IOL= 1.6 mA IOL= 50 μA LVDS模式—DRVDD = 1.8 V 差分输出电压(VOD)，ANSI模式 输出偏移电压(VOS)，ANSI模式 差分输出电压(VOD)，小摆幅模式 输出偏移电压(VOS),，小摆幅模式 1 2 温度 最小值 全 全 全 全 全 全 1.22 0 −10 40 全 全 全 全 全 全 1.22 0 −92 −10 全 全 全 全 全 全 1.22 0 −10 38 全 全 全 全 全 全 1.22 0 −90 −10 全 全 1.79 1.75 典型值 单位 2.1 0.6 +10 132 V V µA µA kΩ pF 2.1 0.6 −135 +10 V V µA µA kΩ pF 2.1 0.6 +10 128 V V µA µA kΩ pF 2.1 0.6 −134 +10 V V µA µA kΩ pF 26 2 26 2 26 5 26 5 V V 全 全 全 全 全 全 最大值 290 1.15 160 1.15 上拉。 下拉。 Rev. A | Page 8 of 44 345 1.25 200 1.25 0.2 0.05 V V 400 1.35 230 1.35 mV V mV V AD9268 开关规格 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS 差分输入、1.0 V内部基准电压、DCS使能。 表4. 参数1 时钟输入参数 输入时钟速率 转换速率1 DCS使能 DCS禁用 时钟周期—一分频模式(tCLK) 时钟脉宽高电平(tCH) 一分频模式，DCS使能 一分频模式，DCS禁用 二分频至八分频模式 孔径延迟(tA) 孔径不确定（抖动，tJ） 数据输出参数 CMOS模式 数据传播延迟(tPD) DCO传播延迟(tDCO)2 DCO至数据偏斜(tSKEW) LVDS模式 数据传播延迟(tPD) DCO传播延迟(tDCO)2 DCO至数据偏斜(tSKEW) CMOS模式流水线延迟 LVDS模式流水线延迟 通道A/通道B 唤醒时间3 超范围恢复时间 1 2 3 温度 AD9268BCPZ-80 最小值 典型值 最大值 AD9268BCPZ-105 最小值 典型值 最大值 AD9268BCPZ-125 最小值 典型值 最大值 单位 全 全 全 全 全 全 全 3.75 5.95 6.25 6.25 8.75 6.55 2.85 4.5 4.75 4.75 6.65 5.0 0.8 0.8 ns 全 全 全 全 全 ps rms 2.8 全 全 全 全 3.5 3.1 4.2 3.9 2.8 3.5 3.1 3.9 4.2 3.1 ns ns 3.9 ns 周期 全 周期 全 全 周期 转换速率指分频之后的时钟速率。 写入SPI寄存器的位0至位4可以增加额外的DCO延迟时间(见表17)。 唤醒时间指从掉电模式返回正常工作模式所需的时间。 Rev. A | Page 9 of 44 AD9268 时序规格 表5. 参数 同步时序要求 tSSYNC tHSYNC 条件 限值 SYNC至CLK+建立时间的上升沿 SYNC至CLK+保持时间的上升沿 0.3 ns,典型值 0.40 ns,典型值 SPI时序要求 tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 SCLK周期 CSB与SCLK之间的建立时间 CSB与SCLK之间的保持时间 SCLK高电平脉冲宽度 SCLK低电平脉冲宽度 相对于SCLK下降沿，SDIO引脚从输入状态切换到输出状态所需的时间 2 ns,最小值 2 ns,最小值 40 ns,最小值 2 ns,最小值 2 ns,最小值 10 ns,最小值 10 ns,最小值 10 ns,最小值 相对于SCLK上升沿，SDIO引脚从输出状态切换到输入状态所需的时间 10 ns,最小值 tDIS_SDIO 时序图 N–1 N+4 tA N+5 N N+3 VIN N+1 tCH N+2 tCLK CLK+ CLK– tDCO DCOA/DCOB CH A/CH B DATA N – 13 N – 12 N – 11 N – 10 N–9 N–8 tPD 08123-002 tSKEW 图2. CMOS默认输出模式数据输出时序 N–1 N+4 tA N+5 N N+3 VIN N+1 tCH N+2 tCLK CLK+ CLK– tDCO DCOA/DCOB tSKEW CH A/CH B DATA CH A CH B CH A N – 12 N – 12 N – 11 CH B CH A CH B N – 11 N – 10 N – 10 图3. CMOS交错输出模式数据输出时序 Rev. A | Page 10 of 44 CH A N–9 CH B N–9 CH A N–8 08123-057 tPD AD9268 N–1 N+4 tA N+5 N N+3 VIN N+1 tCH N+2 tCLK CLK+ CLK– tDCO DCOA/DCOB CH A CH B CH A N – 12 N – 12 N – 11 CH A/CH B DATA CH B CH A CH B N – 11 N – 10 N – 10 CH A N–9 CH B N–9 图4. LVDS模式数据输出时序 CLK+ tHSYNC 08123-004 tSSYNC SYNC 图5. SYNC输入时序要求 Rev. A | Page 11 of 44 CH A N–8 08123-003 tSKEW tPD AD9268 绝对最大额定值 热特性 表6. LFCSP封装的裸露焊盘必须焊接到接地层。将裸露焊盘焊 参数 电气参数1 AVDD至AGND DRVDD至AGND VIN+A/VIN+B、VIN−A/VIN−B至AGND CLK+、CLK−至AGND SYNC至AGND VREF至AGND SENSE至AGND VCM至AGND RBIAS至AGND CSB至AGND SCLK/DFS至AGND SDIO/DCS至AGND OEB PDWN D0A/D0B - D15A/D15B至AGND 额定值 DCOA/DCOB至AGND 环境参数 工作温度范围(环境) −0.3 V 至 DRVDD + 0.2 V 1 −0.3 V 至 +2.0 V −0.3 V 至 +2.0 V −0.3 V 至 AVDD + 0.2 V −0.3 V 至 AVDD + 0.2 V −0.3 V 至 AVDD + 0.2 V −0.3 V 至 AVDD + 0.2 V −0.3 V 至 AVDD + 0.2 V −0.3 V 至 AVDD + 0.2 V −0.3 V 至 AVDD + 0.2 V −0.3 V 至 DRVDD + 0.2 V −0.3 V 至 DRVDD + 0.2 V −0.3 V 至 DRVDD + 0.2 V −0.3 V 至 DRVDD + 0.2 V −0.3 V 至 DRVDD + 0.2 V −0.3 V 至 DRVDD + 0.2 V 接到PCB上可提高焊接可靠性，从而最大限度发挥封装的 热性能。 θJA典型值的测试条件为带实接地层的四层PCB。如表7所 示，气流可改善散热，从而降低θJA。另外，直接与封装引 脚接触的金属，包括金属走线、通孔、接地层、电源层， 可降低θJA。 表7. 热阻 封装类型 64引脚 LFCSP (CP-64-6) 1 2 3 4 −40°C 至 +85°C 偏置条件下的最大结温 150°C 存储温度范围(环境) −65°C 至 +150°C 气流速度 (m/s) 0 1.0 2.5 θJA1, 2 18.5 16.1 14.5 θJC1, 3 1.0 θJB1, 4 9.2 单位 °C/W °C/W °C/W 按照JEDEC 51-7，加上JEDEC 25-5 2S2P测试板。 按照JEDEC JESD51-2(静止空气)或JEDEC JESD51-6(流动空气)。 按照MIL-Std 883、方法 1012.1。 按照JEDEC JESD51-8(静止空气)。 ESD警告 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高能 量ESD时，器件可能会损坏。因此，应当采取适当的 ESD防范措施，以避免器件性能下降或功能丧失。 输入和输出的额定工作电压为电源电压(AVDD或ARVDD)+ 0.2 V， 但不得超过2.1 V。 注意，超出上述绝对最大额定值可能会导致器件永久性损 坏。这只是额定最值，不表示在这些条件下或者在任何其 它超出本技术规范操作章节中所示规格的条件下，器件能 够正常工作。长期在绝对最大额定值条件下工作会影响器 件的可靠性。 Rev. A | Page 12 of 44 AD9268 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 AVDD AVDD VIN+B VIN–B AVDD AVDD RBIAS VCM SENSE VREF AVDD AVDD VIN–A VIN+A AVDD AVDD 引脚配置和功能描述 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 PIN 1 INDICATOR AD9268 PARALLEL CMOS TOP VIEW (Not to Scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 PDWN OEB CSB SCLK/DFS SDIO/DCS ORA D15A (MSB) D14A D13A D12A D11A DRVDD D10A D9A D8A D7A NOTES 1. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE ANALOG GROUND FOR THE PART. THIS EXPOSED PAD MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 08123-005 D12B D13B DRVDD D14B D15B (MSB) ORB DCOB DCOA D0A (LSB) D1A D2A DRVDD D3A D4A D5A D6A 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 CLK+ CLK– SYNC D0B (LSB) D1B D2B D3B D4B D5B DRVDD D6B D7B D8B D9B D10B D11B 图6. LFCSP并行CMOS引脚配置(顶视图) 表8. 引脚功能描述(并行CMOS模式) 引脚编号 ADC电源 10, 19, 28, 37 49, 50, 53, 54, 59, 60, 63, 64 0 ADC模拟 51 52 62 61 55 56 58 57 1 2 数字输入 3 数字输出 25 26 27 29 30 31 32 引脚名称 类型 描述 DRVDD AVDD 电源 电源 数字输出驱动器电源(标称值1.8 V)。 模拟电源(标称值1.8 V)。 AGND, 裸露焊盘 地 封装底部的裸露热焊盘为器件提供模拟地。该焊盘必须与地相连， 才能正常工作。 VIN+A VIN−A VIN+B VIN−B VREF SENSE RBIAS VCM CLK+ CLK− 输入 输入 输入 输入 输入/输出 输入 输入/输出 输出 输入 输入 通道A的差分模拟输入引脚(+)。 通道A的差分模拟输入引脚(−)。 通道B的差分模拟输入引脚(+)。 通道B的差分模拟输入引脚(−)。 基准电压输入/输出。 基准电压模式选择。详情请参见表11。 外部基准偏置电阻。 模拟输入的共模电平偏置输出。 ADC时钟输入(+)。 ADC时钟输入(−)。 SYNC 输入 数字同步引脚。仅用于从机模式。 D0A (LSB) D1A D2A D3A D4A D5A D6A 输出 输出 输出 输出 输出 输出 输出 通道A CMOS输出数据 通道A CMOS输出数据 通道A CMOS输出数据 通道A CMOS输出数据 通道A CMOS输出数据 通道A CMOS输出数据 通道A CMOS输出数据 Rev. A | Page 13 of 44 AD9268 引脚编号 33 34 35 36 38 39 40 41 42 43 4 5 6 7 8 9 11 12 13 14 15 16 17 18 20 21 22 24 23 SPI控制 45 44 46 ADC配置 47 48 引脚名称 D7A D8A D9A D10A D11A D12A D13A D14A D15A (MSB) ORA D0B (LSB) D1B D2B D3B D4B D5B D6B D7B D8B D9B D10B D11B D12B D13B D14B D15B (MSB) ORB DCOA DCOB 类型 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 描述 通道A CMOS输出数据 通道A CMOS输出数据 通道A CMOS输出数据 通道A CMOS输出数据 通道A CMOS输出数据 通道A CMOS输出数据 通道A CMOS输出数据 通道A CMOS输出数据 通道A CMOS输出数据 通道A超量程输出。 通道B CMOS输出数据 通道B CMOS输出数据 通道B CMOS输出数据 通道B CMOS输出数据 通道B CMOS输出数据 通道B CMOS输出数据 通道B CMOS输出数据 通道B CMOS输出数据 通道B CMOS输出数据 通道B CMOS输出数据 通道B CMOS输出数据 通道B CMOS输出数据 通道B CMOS输出数据 通道B CMOS输出数据 通道B CMOS输出数据 通道B CMOS输出数据 通道B超量程输出。 通道A数据时钟输出 通道B数据时钟输出 SCLK/DFS SDIO/DCS CSB 输入 输入/输出 输入 在外部引脚模式下，SPI串行时钟/数据格式选择引脚。 在外部引脚模式下，SPI串行数据输入/输出/占空比稳定器引脚。 SPI片选(低电平有效)。 OEB PDWN 输入 输入 在外部引脚模式下，输出使能输入(低电平有效)引脚。 在外部引脚模式下，掉电输入引脚。在SPI模式下，此输入引脚可以配置为掉电 或待机引脚。 Rev. A | Page 14 of 44 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 AVDD AVDD VIN+B VIN–B AVDD AVDD RBIAS VCM SENSE VREF AVDD AVDD VIN–A VIN+A AVDD AVDD AD9268 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 PIN 1 INDICATOR AD9268 PARALLEL LVDS TOP VIEW (Not to Scale) 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 PDWN OEB CSB SCLK/DFS SDIO/DCS OR+ OR– D15+ (MSB) D15– (MSB) D14+ D14– DRVDD D13+ D13– D12+ D12– NOTES 1. THE EXPOSED THERMAL PAD ON THE BOTTOM OF THE PACKAGE PROVIDES THE ANALOG GROUND FOR THE PART. THIS EXPOSED PAD MUST BE CONNECTED TO GROUND FOR PROPER OPERATION. 08123-006 D6– D6+ DRVDD D7– D7+ D8– D8+ DCO– DCO+ D9– D9+ DRVDD D10– D10+ D11– D11+ 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 CLK+ CLK– SYNC D0– (LSB) D0+ (LSB) D1– D1+ D2– D2+ DRVDD D3– D3+ D4– D4+ D5– D5+ 图7. LFCSP交错并行LVDS引脚配置(顶视图) 表9. 引脚功能描述(交错并行LVDS模式) 引脚编号 ADC电源 10, 19, 28, 37 49, 50, 53, 54, 59, 60, 63, 64 0 ADC模拟 51 52 62 61 55 56 58 57 1 2 数字输入 3 数字输出 5 4 7 6 9 8 12 引脚名称 类型 描述 DRVDD AVDD 电源 电源 数字输出驱动器电源(称值1.8 V)。 模拟电源(标称值1.8 V)。 AGND, 裸露焊盘 地 封装底部的裸露热焊盘为器件提供模拟地。该焊盘必须与地相连， 才能正常工作。 VIN+A VIN−A VIN+B VIN−B VREF SENSE RBIAS VCM CLK+ CLK− 输入 输入 输入 输入 输入/输出 输入 输入/输出 输出 输入 输入 通道A的差分模拟输入引脚(+)。 通道A的差分模拟输入引脚(−)。 通道B的差分模拟输入引脚(+)。 通道B的差分模拟输入引脚(−)。 基准电压输入/输出。 基准电压模式选择。详情请参见表11。 外部基准偏置电阻。 模拟输入的共模电平偏置输出。 ADC时钟输入(+)。 ADC时钟输入(−)。 SYNC 输入 数字同步引脚。仅用于从机模式。 D0+ (LSB) D0− (LSB) D1+ D1− D2+ D2− D3+ 输出 输出 输出 输出 输出 输出 输出 通道A/通道B LVDS输出数据0(+)。 通道A/通道B LVDS输出数据0(−)。 通道A/通道B LVDS输出数据1(+)。 通道A/通道B LVDS输出数据1(−)。 通道A/通道B LVDS输出数据2(+)。 通道A/通道B LVDS输出数据2(−)。 通道A/通道B LVDS输出数据3(+)。 Rev. A | Page 15 of 44 AD9268 引脚编号 引脚名称 类型 描述 11 14 13 16 15 18 17 21 20 23 22 27 26 30 29 32 31 34 33 36 35 39 38 41 40 43 42 25 24 SPI控制 45 44 46 ADC配置 47 48 D3− D4+ D4− D5+ D5− D6+ D6− D7+ D7− D8+ D8− D9+ D9− D10+ D10− D11+ D11− D12+ D12− D13+ D13− D14+ D14− D15+ (MSB) D15− (MSB) OR+ OR− DCO+ DCO− 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 输出 通道A/通道B LVDS输出数据3(−)。 通道A/通道B LVDS输出数据4(+)。 通道A/通道B LVDS输出数据4(−)。 通道A/通道B LVDS输出数据5(+)。 通道A/通道B LVDS输出数据5(−)。 通道A/通道B LVDS输出数据6(+)。 通道A/通道B LVDS输出数据6(−)。 通道A/通道B LVDS输出数据7(+)。 通道A/通道B LVDS输出数据7(−)。 通道A/通道B LVDS输出数据8(+)。 通道A/通道B LVDS输出数据8(−)。 通道A/通道B LVDS输出数据9(+)。 通道A/通道B LVDS输出数据9(−)。 通道A/通道B LVDS输出数据10(+)。 通道A/通道B LVDS输出数据10(−)。 通道A/通道B LVDS输出数据11(+)。 通道A/通道B LVDS输出数据11(−)。 通道A/通道B LVDS输出数据12(+)。 通道A/通道B LVDS输出数据12(−)。 通道A/通道B LVDS输出数据13(+)。 通道A/通道B LVDS输出数据13(−)。 通道A/通道B LVDS输出数据14(+)。 通道A/通道B LVDS输出数据14(−)。 通道A/通道B LVDS输出数据15(+)。 通道A/通道B LVDS输出数据15(−)。 通道A/通道B LVDS超量程输出(+)。 通道A/通道B LVDS超量程输出(−)。 通道A/通道B LVDS数据时钟输出(+)。 通道A/通道B LVDS数据时钟输出(−)。 SCLK/DFS SDIO/DCS CSB 输入 输入/输出 输入 在外部引脚模式下，SPI串行时钟/数据格式选择引脚。 在外部引脚模式下，SPI串行数据输入/输出/占空比稳定器引脚。 SPI片选(低电平有效)。 OEB PDWN 输入 输入 在外部引脚模式下，输出使能输入(低电平有效)引脚。 在外部引脚模式下，掉电输入引脚。在SPI模式下，此输入引脚可以配置为掉电 或待机引脚。 Rev. A | Page 16 of 44 AD9268 典型工作特性 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、额定采样速率、DCS使能、1.0 V内部基准电压、2 V峰峰值差分输入、VIN = −1.0 dBFS、32k采样、TA = 25°C。 0 0 80MSPS 2.4MHz @ –1dBFS SNR = 79.0dB (80.0dBFS) SFDR = 98dBc –40 –60 SECOND HARMONIC –80 THIRD HARMONIC –100 –40 –60 SECOND HARMONIC –100 20 FREQUENCY (MHz) 30 40 –140 0 0 AMPLITUDE (dBFS) THIRD HARMONIC SECOND HARMONIC –100 –40 –60 THIRD HARMONIC –80 SECOND HARMONIC –100 10 20 FREQUENCY (MHz) 30 40 –140 08123-063 0 图9. AD9268-80单音FFT(fIN = 70.1 MHz) 20 FREQUENCY (MHz) SNR/SFDR (dBc AND dBFS) THIRD HARMONIC SECOND HARMONIC –80 –100 80 60 40 SNR (dBFS) SFDR (dBc) SNR (dBc) SFDR (dBFS) 20 20 FREQUENCY (MHz) 30 40 08123-064 –120 10 40 100 –40 0 30 120 80MSPS 140.1MHz @ –1dBFS SNR = 76.0dB (77.0dBFS) SFDR = 81.1dBc –60 10 图12. AD9268-80单音FFT(fIN = 70.1 MHz，扰动使能) 0 –20 0 08123-066 –120 图10. AD9268-80单音FFT(fIN = 140.1 MHz) 0 –100 –90 –80 –70 –60 –50 –40 –30 INPUT AMPLITUDE (dBFS) –20 –10 0 08123-067 AMPLITUDE (dBFS) –60 –120 AMPLITUDE (dBFS) 40 80MSPS 70.1MHz @ –6dBFS SNR = 73.0dB (79.0dBFS) SFDR = 98dBc –20 –40 –80 30 图11. AD9268-80单音FFT(fIN = 200.1 MHz) 80MSPS 70.1MHz @ –1dBFS SNR = 77.5dB (78.5dBFS) SFDR = 89.2dBc –20 20 FREQUENCY (MHz) 0 –140 10 08123-065 10 08123-062 0 图8. AD9268-80单音FFT(fIN = 2.4 MHz) –140 THIRD HARMONIC –80 –120 –120 –140 80MSPS 200.3MHz @ –1dBFS SNR = 74.3dB (75.3dBFS) SFDR = 83dBc –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) –20 图13. AD9268-80单音SNR/SFDR与输入幅度(AIN )的关系 (fIN = 98.12 MHz) Rev. A | Page 17 of 44 AD9268 200,000 120 2.17 LSB rms 180,000 160,000 NUMBER OF HITS SNR/SFDR (dBFS) 110 100 SNRFS (DITHER ON) SNRFS (DITHER OFF) SFDRFS (DITHER ON) SFDRFS (DITHER OFF) 90 140,000 120,000 100,000 80,000 60,000 40,000 80 20,000 –70 –60 –50 –40 –30 INPUT AMPLITUDE (dBFS) –20 –10 0 0 OUTPUT CODE 图14. AD9268-80单音SNR/SFDR与输入幅度(AIN )的关系 （fIN = 30 MHz，扰动禁用） 100 4 90 DITHER ENABLED DITHER DISABLED 2 INL ERROR (LSB) SNR/SFDR (dBFS/dBc) 图17. AD9268-80接地输入直方图 SNR @ –40°C SFDR @ –40°C SNR @ +25°C SFDR @ +25°C SNR @ +85°C SFDR @ +85°C 95 08123-071 –80 N – 11 N – 10 N–9 N–8 N –7 N –6 N–5 N–4 N–3 N–2 N–1 N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N+8 N+9 N + 10 N + 11 –90 08123-068 70 –100 85 80 75 0 –2 0 50 100 150 200 INPUT FREQUENCY (MHz) 250 300 –4 08123-069 65 0 20,000 30,000 40,000 OUTPUT CODE 50,000 60,000 图18. AD9268-80 INL误差(fIN = 9.7 MHz) 图15. AD9268-80单音SNR/SFDR与输入频率(fIN )的关系 （2 V峰峰值满量程） 1.00 105 SNR, CHANNEL B SFDR, CHANNEL B SNR, CHANNEL A SFDR, CHANNEL A 100 0.75 0.50 DNL ERROR (LSB) 95 90 85 0.25 0 –0.25 –0.50 80 75 25 30 35 40 45 50 55 60 65 SAMPLE RATE (MSPS) 70 75 80 –1.00 0 10,000 20,000 30,000 40,000 OUTPUT CODE 50,000 60,000 图19. AD9268-80 DNL误差(fIN = 9.7 MHz) 图16. AD9268-80单音SNR/SFDR与采样率(fs )的关系 （fIN = 70.1 MHz） Rev. A | Page 18 of 44 08123-073 –0.75 08123-070 SNR/SFDR (dBFS AND dBc) 10,000 08123-072 70 AD9268 0 0 105MSPS 2.4MHz @ –6dBFS SNR = 78.2dB (79.2dBFS) SFDR = 90dBc –40 SECOND HARMONIC –60 THIRD HARMONIC –80 –100 –40 SECOND HARMONIC –60 –80 –100 –120 10 20 30 FREQUENCY (MHz) 40 50 –140 08123-074 0 0 10 0 –40 –60 SECOND HARMONIC THIRD HARMONIC –80 –100 –40 –60 SECOND HARMONIC THIRD HARMONIC –80 –100 40 50 –140 0 20 30 FREQUENCY (MHz) SNR/SFDR (dBc AND dBFS) THIRD HARMONIC –80 –100 80 60 40 SNR (dBFS) SFDR (dBc) SNR (dBc) SFDR (dBFS) 20 –120 20 30 FREQUENCY (MHz) 40 50 0 –100 08123-076 10 50 100 SECOND HARMONIC 0 40 120 –40 –60 10 图24. AD9268-105单音FFT(fIN = 70.1 MHz，扰动使能) 105MSPS 140.1MHz @ –1dBFS SNR = 75.7dB (76.7dBFS) SFDR = 85.5dBc –20 0 08123-078 20 30 FREQUENCY (MHz) 图22. AD9268-105单音FFT(fIN = 140.1 MHz) –90 –80 –70 –60 –50 –40 –30 INPUT AMPLITUDE (dBFS) –20 –10 0 08123-079 10 08123-075 0 图21. AD9268-105单音FFT(fIN = 70.1 MHz) AMPLITUDE (dBFS) 50 –120 –120 –140 40 105MSPS 70.1MHz @ –6dBFS SNR = 72.7dB (78.7dBFS) SFDR = 97.6dBc –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) 0 105MSPS 70.1MHz @ –1dBFS SNR = 77.5dB (78.5dBFS) SFDR = 93.0dBc –20 20 30 FREQUENCY (MHz) 图23. AD9268-105单音FFT(fIN = 200.3 MHz) 图20. AD9268-105单音FFT(fIN = 2.4 MHz) –140 THIRD HARMONIC 08123-077 –120 –140 105MSPS 200.3MHz @ –1dBFS SNR = 74.0dB (75.0dBFS) SFDR = 79dBc –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) –20 图25. AD9268-105单音SNR/SFDR与输入幅度(AIN )的关系 (fIN = 98.12 MHz) Rev. A | Page 19 of 44 AD9268 250,000 120 2.23 LSB rms 200,000 NUMBER OF HITS 100 SNRFS (DITHER ON) SNRFS (DITHER OFF) SFDRFS (DITHER ON) SFDRFS (DITHER OFF) 90 150,000 100,000 50,000 80 –70 –60 –50 –40 –30 INPUT AMPLITUDE (dBFS) –20 –10 0 0 OUTPUT CODE 图26. AD9268-105单音SNR/SFDR与输入幅度(AIN )的关系 （fIN = 30 MHz，扰动禁用） 100 6 90 DITHER ENABLED DITHER DISABLED 4 INL ERROR (LSB) 85 80 2 0 –2 75 –4 70 0 50 100 150 200 INPUT FREQUENCY (MHz) 250 300 –6 08123-081 65 0 图27. AD9268-105单音SNR/SFDR与输入频率(fIN )的关系 （2 V峰峰值满量程） 30,000 40,000 OUTPUT CODE 50,000 60,000 1.00 SNR, CHANNEL B SFDR, CHANNEL B SNR, CHANNEL A SFDR, CHANNEL A 0.75 0.50 DNL ERROR (LSB) 95 90 85 0.25 0 –0.25 –0.50 80 –0.75 75 25 30 35 40 45 50 55 60 65 70 75 80 85 90 95 100 105 SAMPLE RATE (MSPS) –1.00 08123-082 SNR/SFDR (dBFS AND dBc) 20,000 图30. AD9268-105 INL误差(fIN = 9.7 MHz) 105 100 10,000 08123-084 SNR/SFDR (dBFS AND dBc) 图29. AD9268-105接地输入直方图 SNR @ –40°C SFDR @ –40°C SNR @ +25°C SFDR @ +25°C SNR @ +85°C SFDR @ +85°C 95 08123-083 –80 N – 11 N – 10 N–9 N–8 N–7 N–6 N–5 N–4 N–3 N–2 N–1 N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N+8 N+9 N + 10 N + 11 –90 08123-080 70 –100 图28. AD9268-105单音SNR/SFDR与采样率(fs)的关系 （fIN = 70.1 MHz） 0 10,000 20,000 30,000 40,000 OUTPUT CODE 50,000 60,000 图31. AD9268-105 DNL误差(fIN = 9.7 MHz) Rev. A | Page 20 of 44 08123-073 SNR/SFDR (dBFS) 110 AD9268 0 –20 –40 –60 SECOND HARMONIC THIRD HARMONIC –80 –100 –120 –40 –60 THIRD HARMONIC SECOND HARMONIC –80 –100 0 10 20 30 40 FREQUENCY (MHz) 50 60 –140 0 125MSPS 30.3MHz @ –1dBFS SNR = 77.4dB (78.4dBFS) SFDR = 91.2dBc 50 60 –40 –60 THIRD HARMONIC –80 SECOND HARMONIC –100 125MSPS 200.3MHz @ –1dBFS SNR = 74.7dB (75.7dBFS) SFDR = 80dBc –20 AMPLITUDE (dBFS) –40 –60 THIRD HARMONIC SECOND HARMONIC –80 –100 10 20 30 40 FREQUENCY (MHz) 50 60 08123-017 –140 0 125MSPS 70.1MHz @ –1dBFS SNR = 77.2dB (78.2dBFS) SFDR = 87.8dBc 30 40 FREQUENCY (MHz) 50 60 125MSPS 220.1MHz @ –1dBFS SNR = 74.3dB (75.3dBFS) SFDR = 78.5dBc –20 AMPLITUDE (dBFS) –40 THIRD HARMONIC SECOND HARMONIC –80 20 0 0 –60 10 图36. AD9268-125单音FFT(fIN = 200.3 MHz) 图33. AD9268-125单音FFT(fIN = 30.3 MHz) –20 0 08123-020 –120 –120 –100 –40 THIRD HARMONIC –60 SECOND HARMONIC –80 –100 –120 –120 10 20 30 40 FREQUENCY (MHz) 50 60 08123-018 –140 0 0 10 20 30 40 FREQUENCY (MHz) 50 60 图37. AD9268-125单音FFT(fIN = 220.1 MHz) 图34. AD9268-125单音FFT(fIN = 70.1 MHz) Rev. A | Page 21 of 44 08123-021 AMPLITUDE (dBFS) –20 AMPLITUDE (dBFS) 30 40 FREQUENCY (MHz) 0 0 –140 20 图35. AD9268-125单音FFT(fIN = 140.1 MHz) 图32. AD9268-125单音FFT(fIN = 2.4 MHz) –140 10 08123-019 –120 08123-016 –140 125MSPS 140.1MHz @ –1dBFS SNR = 76.0dB (77.0dBFS) SFDR = 84.0dBc –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) 0 125MSPS 2.4MHz @ –1dBFS SNR = 77.7dB (78.7dBFS) SFDR = 90dBc AD9268 0 SFDR (dBFS) 100 SNR/SFDR (dBc AND dBFS) –20 –40 –60 –80 SECOND HARMONIC THIRD HARMONIC –100 10 20 30 40 FREQUENCY (MHz) 50 60 SFDR (dBc) 40 SNR (dBc) 0 –100 08123-022 0 –90 –80 –70 –60 –50 –40 –30 INPUT AMPLITUDE (dBFS) 120 0 125MSPS 70.1MHz @ –23dBFS SNR = 56.8dB (79.8dBFS) SFDR = 67.7dBc –30 –45 –60 THIRD HARMONIC –75 –10 0 SFDR (dBFS) 100 SNR/SFDR (dBc AND dBFS) –15 –20 图41. AD9268-125单音SNR/SFDR与输入幅度(AIN )的关系 （fIN = 2.4 MHz） 图38. AD9268-125单音FFT （fIN = 70.1 MHz @ −6 dBFS，扰动使能） AMPLITUDE (dBFS) 60 20 –120 –140 SNR (dBFS) 80 08123-023 AMPLITUDE (dBFS) 120 125MSPS 70.1MHz @ –6dBFS SNR = 72.2dB (78.2dBFS) SFDR = 97dBc SECOND HARMONIC –90 –105 –120 SNR (dBFS) 80 60 SFDR (dBc) 40 SNR (dBc) 20 0 12 18 24 30 36 42 FREQUENCY (MHz) 48 54 60 0 –100 –90 –80 –70 –60 –50 –40 –30 INPUT AMPLITUDE (dBFS) –20 –10 0 图39. AD9268-125单音FFT （fIN = 70.1 MHz @ −23 dBFS，扰动禁用，1M采样点） 图42. AD9268-125单音SNR/SFDR与输入幅度(AIN )的关系 （fIN = 98.12 MHz） 0 120 125MSPS 70.1MHz @ –23dBFS SNR = 56.2dB (57.2dBFS) SFDR = 86.6dBc –15 –30 SFDR (DITHER ON) 110 SNR/SFDR (dBFS) –45 –60 –75 SECOND HARMONIC THIRD HARMONIC –90 100 SFDR (DITHER OFF) 90 –105 SNR (DITHER OFF) 80 –120 –150 0 6 12 18 24 30 36 42 FREQUENCY (MHz) 48 54 60 70 –100 –90 –80 –70 –60 –50 –40 –30 INPUT AMPLITUDE (dBFS) –20 –10 0 08123-061 SNR (DITHER ON) –135 08123-089 AMPLITUDE (dBFS) 6 08123-088 –150 08123-024 –135 图43. AD9268-125单音SNR/SFDR与输入幅度(AIN)的关系 （fIN = 30 MHz，扰动禁用） 图40. AD9268-125单音FFT （fIN = 70.1 MHz @ −23 dBFS，扰动使能，1M采样点） Rev. A | Page 22 of 44 AD9268 0 100 SNR @ –40°C SFDR @ –40°C SNR @ +25°C SFDR @ +25°C SNR @ +85°C SFDR @ +85°C 90 –20 SFDR/IMD3 (dBc AND dBFS) SNR/SFDR (dBFS AND dBc) 95 85 80 75 SFDR (dBc) –40 –60 IMD3 (dBc) –80 SFDR (dBFS) –100 70 50 100 150 200 INPUT FREQUENCY (MHz) 250 300 08123-025 0 –120 –90 95 0 90 –20 SFDR (dBc) 85 80 75 SNR (dBFS) 70 –6 125MSPS 29.1MHz @ –7dBFS 32.1MHz @ –7dBFS SFDR = 89dBc (96dBFS) –40 –60 –80 –100 100 150 200 INPUT FREQUENCY (MHz) 250 300 –140 0 20 30 40 FREQUENCY (MHz) 50 60 图48. AD9268-125双音FFT （fIN1 = 29.1 MHz、fIN2 = 32.1 MHz） 0 0 125MSPS 169.1MHz @ –7dBFS 172.1MHz @ –7dBFS SFDR = 81.8dBc (88.8dBFS) –20 –20 AMPLITUDE (dBFS) SFDR (dBc) –40 IMD3 (dBc) –60 –80 SFDR (dBFS) –18 –6 08123-027 –66 –54 –42 –30 INPUT AMPLITUDE (dBFS) –60 –80 –100 –120 IMD3 (dBFS) –78 –40 图46. AD9268-125双音SFDR/IMD3与输入幅度(AIN )的关系 （fIN1 = 29.1 MHz、fIN2 = 32.1 MHz、fS = 125 MSPS） Rev. A | Page 23 of 44 –140 0 10 20 30 40 FREQUENCY (MHz) 50 图49. AD9268-125双音FFT （fIN1 = 169.1 MHz、fIN2 = 172.1 MHz） 60 08123-030 –100 –120 –90 10 08123-029 50 08123-026 0 图45. AD9268-125单音SNR/SFDR与输入频率(fIN )的关系 （1 V峰峰值满量程） SFDR/IMD3 (dBc AND dBFS) –18 –120 65 60 –66 –54 –42 –30 INPUT AMPLITUDE (dBFS) 图47. AD9268-125双音SFDR/IMD3与输入幅度(AIN )的关系 （fIN1 = 169.1 MHz、fIN2 = 172.1 MHz、fS = 125 MSPS） AMPLITUDE (dBFS) SNR/SFDR (dBFS/dBc) 图44. AD9268-125单音SNR/SFDR与输入频率(fIN )的关系 （2 V峰峰值满量程） –78 08123-028 IMD3 (dBFS) 65 AD9268 1.00 100 SFDR (dBc), CHANNEL B 0.75 0.50 DNL ERROR (LSB) SNR/SFDR (dBFS/dBc) 95 90 85 SFDR (dBc), CHANNEL A SNR (dBFS), CHANNEL B 0.25 0 –0.25 –0.50 80 35 45 55 65 75 85 95 SAMPLE RATE (MSPS) 105 115 125 –1.00 08123-031 0 图50. AD9268-125单音SNR/SFDR与采样率(fs)的关系 （fIN = 70.1 MHz） 16,384 90 2500 80 SNR/SFDR (dBFS/dBc) NUMBER OF HITS SFDR (dBc) 3000 2000 1500 1000 60 50 30 0.75 08123-059 N – 10 N–9 N–8 N–7 N–6 N–5 N–4 N–3 N–2 N–1 N N+1 N+2 N+3 N+4 N+5 N+6 N+7 N+8 N+9 N + 10 OUTPUT CODE 4 DITHER ENABLED DITHER DISABLED 2 0 32,768 OUTPUT CODE 49,152 65,536 08123-032 –2 16,384 0.80 0.85 0.90 0.95 1.00 1.05 1.10 INPUT COMMON-MODE VOLTAGE (V) 1.15 1.20 图50. AD9268-125单音SNR/SFDR与采样率(fs)的关系 （fIN = 70.1 MHz） 图51. AD9268-125接地输入直方图 INL ERROR (LSB) SNR (dBFS) 70 40 500 0 65,536 100 2.27LSB rms –4 49,152 图53. AD9268-125 DNL误差（fIN = 9.7 MHz） 3500 0 32,768 OUTPUT CODE 图52. AD9268-125 INL误差(fIN = 9.7 MHz) Rev. A | Page 24 of 44 08123-053 75 25 08123-033 –0.75 SNR (dBFS), CHANNEL A AD9268 等效电路 AVDD VIN 350Ω 08123-012 08123-007 SENSE 图55. 等效模拟输入电路 图60. 等效SENSE电路 AVDD DRVDD 0.9V CLK– 350Ω CSB 08123-008 CLK+ 26kΩ 10kΩ 08123-013 10kΩ 图 61. 等效CSB输入电路 图56. 等效时钟输入电路 AVDD DRVDD VREF PAD 08123-009 08123-014 6kΩ 图57. 数字输出 图62. 等效VREF电路 DRVDD 26kΩ 350Ω SDIO/DCS PDWN 350Ω 08123-010 08123-015 26kΩ 图63. 等效PDWN输入电路 图 58. 等效SDIO/DCS电路 DRVDD 350Ω 26kΩ 08123-011 SCLK/DFS OR OEB /DFS or OEB Input Circuit 图 59. 等效SCLK/DFS或OEB输入电路 Rev. A | Page 25 of 44 AD9268 工作原理 AD9268双核模数转换器(ADC)设计可用于信号分集接收； 两个ADC以相同方式处理来自两个独立天线的相同载波。 另外，ADC还可处理单独的模拟输入信号。用户能够借助 输入根据时钟信号，在采样模式和保持模式之间切换(见图 64)。当输入切换到采样模式时，信号源必须能够对采样电 容充电，且在半个时钟周期内完成建立。 ADC输入端的低通滤波器或带通滤波器，对任一fS/2频段 每个输入端都串联一个小电阻，可以降低驱动源输出级所 (从直流到200 MHz)的信号进行采样，这不会明显降低ADC 需的峰值瞬态电流。在两个输入端之间可配置一个并联电 的性能。ADC可对300 MHz模拟输入信号进行处理，但这 容，以提供动态充电电流。此无源网络能在ADC输入端形 会加大ADC的噪声和失真。 成低通滤波器；因此，模数转换的精度取决于应用。 在非分集应用场合，AD9268可用作基带或直接下变频接收 在中频(IF)欠采样应用中，需要去掉并联电容。因为并联 机。此时，可将一个ADC用于I输入数据，另一个用于Q输 电容与驱动源阻抗共同作用，会限制输入带宽。关于此话 入数据。 题的更多信息，请参阅应用笔记AN-742“开关电容ADC的 频域响应”、应用笔记AN-827“放大器与开关电容ADC接口 同步功能用于多个器件之间的同步定时。 的谐振匹配方法”和Analog 借助一个三线型SPI兼容的串行接口，可对AD9268进行编 Dialogue的文章“用于宽带模数 转换器的变压器耦合前端”(www.analog.com)。 程和控制。 BIAS ADC架构 S AD9268架构由一个双前端采样保持电路和其后的流水线型 S CFB CS VIN+ 开关电容ADC组成。各个级的量化输出组合在一起，在数 CPAR1 CPAR2 字校正逻辑中最终形成一个16位转换结果。流水线结构允 H S S 许第一级处理新的输入采样点，而其它级继续处理之前的 CS VIN– CPAR1 除最后一级以外，流水线的每一级都包括一个低分辨率 CPAR2 S Flash型ADC、一个开关电容数模转换器(DAC)和一个级间 现闪存误差的数字校正，每一级设定了1位的冗余量。最 BIAS CFB 图64. 开关电容输入 余量放大器(MDAC)。MDAC用于放大重构DAC输出与闪 存型输入之间的差，以用于流水线的下一级。为了便于实 S 08123-034 采样点。采样在时钟的上升沿进行。 为得到最佳动态性能，必须保证驱动VIN+的源阻抗与驱 动VIN−的源阻抗相匹配，并且使两输入保持差分平衡。 后一级仅由一个闪存型ADC组成。 内部差分基准缓冲器用于形成正负基准电压，进而决定 每个通道的输入级包含一个差分采样电路，可在差分或单 ADC内核的输入范围。ADC内核的输入范围由该缓冲器设 端模式下完成交流耦合或直流耦合。输出级模块能够实现 置为2 × VREF。 数据对准、错误校正，且能将数据传输到输出缓冲器。输 输入共模 出缓冲器需要单独供电，以便将数字输出噪声与模拟内核 AD9268的模拟输入端无内部直流偏置。在交流耦合应用 隔离。在掉电期间，输出缓冲器进入高阻态。 中，用户必须提供外部偏置。为能够获得最佳性能，建议 模拟输入考虑 用户对器件进行设置，使得VCM = 0.5 × AVDD(或0.9 V)； AD9268的模拟输入端是一个差分开关电容电路，其处理差 分输入信号的性能极佳。 但器件在更宽的范围内都能获得合理的性能(见图54)。芯 片通过VCM引脚提供板上共模基准电压。通过VCM引脚 提供模拟输入共模电压(典型值为0.5 × AVDD)时，可实现 芯片的最佳性能。必须用一个0.1 μF电容对VCM引脚去耦 到地，如“应用信息”部分所述。 Rev. A | Page 26 of 44 AD9268 共模电压伺服 大信号输入时的SFDR性能，但扰动会将其转换为噪声，产 如果AD9268的VCM输出与模拟输入之间可能存在电压损 生更平的噪底。 失，可以使能共模电压伺服。当输入采用交流耦合，并且 小信号FFT VCM输出与模拟输入之间放置一个100 Ω以上的电阻时， 对于小信号输入，前端采样电路对失真的贡献一般非常 可能会出现显著的压降，这时应使能共模电压伺服。将寄 小，因此，SFDR可能会受DNL误差(源于随机器件失配)所 存器0x0F的位0设置为逻辑高电平即可使能VCM伺服模 引起的干扰音限制。因此，对于小信号输入(通常低于−6 式。在这种模式下，AD9268监控模拟输入端的共模输入电 dBFS)，扰动能够通过将这些DNL干扰音转换为白噪声而 平并调整VCM输出电平，使共模输入电压保持在最佳电 显著改善SFDR。 平。如果两个通道均工作，则监控通道A。不过，如果通 道A处于掉电或待机模式，则监控通道B输入。 静态线性度 扰动还能消除ADC INL传递函数中的局部陡峭不连续部分， 扰动 AD9268有一个可选的扰动模式，可以针对一个或两个通道 选择该模式。扰动指将已知但随机的白噪声量(一般称为 “扰动”)注入ADC输入端的行为。扰动具有改善ADC传递函 数上不同点的局部线性度的作用。当量化小信号输入时(输 入电平通常低于−6 dBFS)，扰动能够显著改善SFDR。 如图65所示，以数字方式精确扣除扰动DAC施加于ADC输 入端的扰动量，从而使SNR性能下降的幅度最小。使能扰 动时，扰动DAC由一个伪随机数发生器(PN发生器)驱动。 在AD9268中，扰动DAC经过精密校准，SNR和SINAD性能 从而降低整体峰到峰INL。 在接收机应用中，扰动有助于减小会引起小信号增益误差 的DNL误差。通常，解决这一问题的方法是将输入噪声设 置得比转换器噪声高5 dB到10 dB。而利用转换器内置的扰 动功能来校正DNL误差，就可以降低输入噪声要求。 差分输入配置 通过差分输入配置驱动AD9268时，可实现芯片的最佳性 能。在基带应用中，AD8138、ADA4937-2和ADA4938-2差 分驱动器能够为ADC提供出色的性能和灵活的接口。 所受的影响非常小。当扰动使能时，SNR和SINAD的典型 通过AD9268的VCM引脚，可以方便地设置ADA4938-2的 下降值分别只有1 dB和0.8 dB。 输出共模电压(见图66)；驱动器可以配置为Sallen-Key滤波 器拓扑电路结构，从而对输入信号进行带宽限制。 AD9268 ADC CORE DOUT 200Ω 76.8Ω VIN 33Ω 90Ω VIN– 5pF DITHER DAC 33Ω 08123-058 DITHER ENABLE AVDD AD9268 ADA4938-2 0.1µF 120Ω PN GEN 15Ω 15Ω VIN+ VCM 15pF 200Ω 08123-035 VIN 15pF 图66. 利用ADA4938-2进行差分输入配置 图65. 扰动框图 在SNR为关键参数的基带应用中，建议使用的输入配置是 大信号FFT 差分变压器耦合，如图67的示例。为实现模拟输入偏置， 在大多数情况下，扰动不会改善接近满量程的大信号输入 须将VCM电压连接到至变压器次级绕组的中心抽头处。 C2 受限于前端采样失真，扰动无法改善这一状况。然而，即 使是这种大信号输入，扰动对某些应用也可能有用，因为 它能使噪底更平。AD9268含有器件随机失配所引起的小 R2 VIN+ R1 2V p-p 49.9Ω DNL误差，这是流水线型ADC的常见现象；这种误差会产 生杂散或干扰音，使得不同器件的噪底呈现为随机的杂散 AD9268 C1 R1 0.1µF R2 VIN– C2 分布。虽然这些干扰音一般都非常低，不会限制ADC量化 图67. 差分变压器耦合配置 Rev. A | Page 27 of 44 VCM 08123-036 (例如−1 dBFS输入)的SFDR。对于大信号输入，SFDR通常 AD9268 表10. RC网络示例 在选择变压器时，必需考虑其信号特性。大多数射频变压 器在工作频率低于几兆赫兹时，产生饱和现象。信号功率 过大也可导致内核饱和，从而导致失真。 当输入频率处于第二或更高奈奎斯特区域时，大多数放大 器的噪声性能无法满足要求以达到AD9268真正的SNR性 能。在SNR为关键参数的应用中，建议使用的输入配置是 频率范围 (MHz) 串联电阻 R1 (Ω) 差分电容C1 (pF) 串联电阻 R2 (Ω) 并联电容 C2 (pF) 0 to 100 100 至 200 100 至 300 33 10 101 5 5 15 10 66 15 10 1 差分双巴伦耦合(见图68)。在这种配置中，输入交流耦 去掉 去掉 这种配置中，R1为铁氧体磁珠，其值为10 Ω @ 100 MHz。 合，CML通过一个33 Ω电阻提供给各输入。这些电阻补偿 频率在第二奈奎斯特区域内的时候，除了使用变压器耦合 输入巴伦的损耗，向驱动器提供50 Ω阻抗。 输入外，还可以使用AD8352差分驱动器，实例如图69所 示。更多信息参见AD8352数据手册。 在双巴伦和变压器配置中，输入电容和电阻的值取决于输 入频率和源阻抗，并且可能需要降低或去掉。表10列出了 设置RC网络的建议值。当输入频率较高时，将铁氧体磁珠 与电阻串联并去掉电容可以实现良好的性能。不过，这些 值取决于输入信号，且只能用作初始参考。 C2 0.1µF 0.1µF 2V p-p R1 R2 VIN+ 33Ω S S P 0.1µF 33Ω AD9268 C1 0.1µF R1 R2 VCM VIN– 08123-038 PA C2 图68. 差分双巴伦输入配置 VCC ANALOG INPUT 0Ω 16 1 8, 13 11 0.1µF 2 CD RD RG 3 ANALOG INPUT 0.1µF 0Ω R VIN+ 200Ω C AD8352 10 4 5 0.1µF 0.1µF 200Ω R 14 0.1µF 0.1µF 图69. 利用AD8352进行差分输入配置 Rev. A | Page 28 of 44 AD9268 VIN– VCM 08123-039 0.1µF AD9268 如果芯片与一个外部电阻分压器相连(如图71)，则开关也 基准电压源 AD9268内置稳定、精确的基准电压源。通过改变施加于 AD9268的基准电压(内部基准电压或外部基准电压)，可以 切换至SENSE引脚。这样，可使基准放大器进入同相模 式；VREF输出端电压的计算公式如下： R2 VREF = 0.5 × 1 + R1 调整电压输入范围。ADC输入范围跟随基准电压呈线性变 化。在接下来的部分中，将对各种基准电压模式进行介 绍。“基准电压去耦”部分详细描述基准电压的最佳PCB布 无论芯片使用内部基准电压还是外部基准电压，ADC的电 局布线。 压输入范围始终是基准电压引脚(VREF)电压的两倍。 内部基准电压连接 VIN+A/VIN+B AD9268的内置比较器可检测出SENSE引脚的电压，从而将 VIN–A/VIN–B 基准电压配置成四种不同的模式(见表11)。如果SENSE引 脚接地，则基准放大器开关与内部电阻分压器相连(见图 ADC CORE 70)，因而将VREF设为1.0 V(对于2.0 V峰峰值满量程输入)。 在这种模式下，SENSE接地，也可以通过SPI端口调整满量 VREF 1.0µF 0.1µF R2 将满量程更改为1.25 V峰峰值、1.5 V峰峰值、1.75 V峰峰值 SENSE 或默认的2.0 V峰峰值，如表17所示。 SELECT LOGIC 0.5V R1 将SENSE引脚与VREF引脚相连，可将基准放大器输出端切 换至SENSE引脚，从而形成一个环路，提供0.5 V基准输出 08123-041 程，方法是调整寄存器0x18的位6和位7。利用这些位可以 AD9268 电压(对于1 V峰峰值满量程输入)。 图71. 可编程基准电压配置 VIN+A/VIN+B 如需利用AD9268的内部基准电压来驱动多个转换器，从而 VIN–A/VIN–B 提高增益的匹配度，则必须考虑到其它转换器对基准电压 的负载。图72说明负载如何影响内部基准电压。 ADC CORE 0 SELECT LOGIC SENSE AD9268 08123-040 0.5V 图70. 内部基准电压配置 –0.5 VREF = 0.5V –1.0 VREF = 1V –1.5 –2.0 –2.5 –3.0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 LOAD CURRENT (mA) 1.6 图72. 基准电压精度与负载电流的关系 表11. 基准电压配置汇总 所选模式 外部基准电压 内部固定基准电压 SENSE电压 AVDD VREF 相应的VREF (V) N/A 0.5 相应的差分范围(Vp-p) 2 × 外部基准电压 1.0 可编程基准电压 0.2 V 至 VREF R2 0.5 × 1 + (见图71) R1 2 × VREF 内部固定基准电压 AGND to 0.2 V 1.0 2.0 Rev. A | Page 29 of 44 1.8 2.0 08123-054 0.1µF REFERENCE VOLTAGE ERROR (%) VREF 1.0µF AD9268 外部基准电压 对于125 MHz至625 MHz的时钟频率，建议采样射频巴伦 采用外部基准电压有可能进一步提高ADC增益精度、改善 配置；对于10 MHz至200 MHz的时钟频率，建议采样射频 热漂移特性。图73显示内部基准电压为1.0 V时的典型漂移 变压器配置。跨接在变压器/巴伦次级上的背对背肖特基二 特性。 极管可以将输入到AD9268中的时钟信号限制为约差分0.8 将SENSE引脚与AVDD相连，可以禁用内部基准电压，从 V峰峰值。 而允许使用外部基准电压。外部基准电压等效为6 kΩ负载 这样，既可以防止时钟的大电压摆幅馈通至AD9268的其它 (见图62)。内部缓冲器为ADC内核生成正、负满量程基准 部分，还可以保留信号的快速上升和下降时间，这一点对 电压。因此，外部基准电压的最大值为1.0 V。 低抖动性能来说非常重要。 1.5 VREF = 1.0V CLOCK INPUT 1.0 Mini-Circuits® ADT1-1WT, 1:1Z 0.1µF XFMR 0.1µF ADC AD9268 CLK+ 100Ω 50Ω 0.1µF 0.5 CLK– 0 –0.5 08123-045 SCHOTTKY DIODES: HSMS2822 0.1µF 图75. 变压器耦合差分时钟(频率可达200 MHz) –1.0 ADC –1.5 1nF CLOCK INPUT –20 0 20 40 TEMPERATURE (°C) 60 80 AD9268 0.1µF CLK+ 50Ω 0.1µF 1nF CLK– SCHOTTKY DIODES: HSMS2822 图73. 典型VREF漂移 时钟输入考虑 08123-046 –2.0 –40 08123-055 REFERENCE VOLTAGE ERROR (mV) 2.0 图76. 巴伦耦合差分时钟(频率可达625 MHz) 为了充分发挥芯片的性能，应利用一个差分信号作为 AD9268采样时钟输入端(CLK+和CLK−)的时钟信号。通 常，应使用一个变压器或两个电容器将该信号交流耦合到 CLK+引脚和CLK−引脚内。CLK+和CLK−引脚有内部偏置 (见图74)，无需外部偏置。如果这些输入悬空，应将CLK− 如果没有低抖动的时钟源，那么，另一种方法是对差分 PECL信号进行交流耦合，并传输至采样时钟输入引脚（如 图77所示）。AD9510/AD9511/AD9512/AD9513/AD9514/ AD9515/AD9516/AD9517/AD9518时钟驱动器具有出色的 抖动性能。 引脚拉低以防止杂散时钟。 AVDD 0.1µF CLOCK INPUT CLK+ AD951x CLOCK INPUT CLK– 50kΩ 4pF PECL DRIVER 50kΩ 240Ω 0.1µF ADC AD9268 CLK– 240Ω 图77. 差分PECL采样时钟(频率可达625 MHz) 08123-044 4pF 0.1µF 100Ω 08123-047 0.9V CLK+ 0.1µF 第三种方法是对差分LVDS信号进行交流耦合，并传输至 采 样 时 钟 输 入 引 脚 ( 如 图 78所 示 ) 。 AD9510/AD9511/ 图74. 等效时钟输入电路 时钟输入选项 AD9512/AD9513/AD9514/AD9515/AD9516/AD 9517/AD9518 AD9268的 时 钟 输 入 结 构 非 常 灵 活 。 CMOS、 LVDS、 时钟驱动器具有出色的抖动性能。 LVPECL或正弦波信号均可作为其时钟输入信号。无论采 说明)。 0.1µF CLOCK INPUT 0.1µF CLK+ AD951x 图75和图76显示两种为AD9268提供时钟信号的首选方(时 CLOCK INPUT 钟速率可达625 MHz)。利用射频巴伦或射频变压器，可将 低抖动时钟源的单端信号转换成差分信号。 0.1µF LVDS DRIVER 100Ω 0.1µF ADC AD9268 CLK– 50kΩ 50kΩ 图78. 差分LVDS采样时钟（频率可达625 MHz) Rev. A | Page 30 of 44 08123-048 用哪种信号，都必须考虑到时钟源抖动(见“抖动考虑”部分 AD9268 在某些应用中，可以利用单端CMOS信号来驱动采样时钟 抖动考虑 输入。在此类应用中，CLK+引脚应直接由CMOS门电路驱 高速、高分辨率ADC对时钟输入信号的质量非常敏感。对 动，CLK−引脚应通过一个0.1 μF电容旁路至地(见图79)。 于接近满量程的输入，在给定的输入频率(fINPUT)下，由于 抖动(t JRMS )造成的信噪比(SNR)下降(相对于低频信噪比 VCC CLOCK INPUT 0.1µF 1kΩ AD951x OPTIONAL 0.1µF 100Ω CMOS DRIVER 50Ω 1 SNRLF)可通过下式计算： CLK+ SNRHF = −10 log[(2π × fINPUT × tJRMS)2 + 10 ( − SNRLF /10) ] ADC 1kΩ AD9268 上式中，均方根孔径抖动表示时钟输入抖动规格。中频欠 CLK– 150Ω RESISTOR IS OPTIONAL. 08123-049 0.1µF 图79. 单端1.8 V CMOS输入时钟(频率可达200 MHz) 采样应用对抖动尤其敏感(如图80所示)。图80所示曲线的 测量条件是使用抖动约为65 fs的ADC时钟源，它与AD9268 固有的70 fs抖动共同产生所示的结果。 80 输入时钟分频器 AD9268内置一个输入时钟分频器，可对输入时钟进行1至8 0.05ps 75 MEASURED 整数倍分频。对于分频比1、2或4，占空比稳定器(DCS)是 70 SNR (dBc) 可选的。对于其它分频比(3、5、6、7和8)，必须使能占空 比稳定器才能保证器件正常工作。 利用外部SYNC输入信号，可同步AD9268时钟分频器。通 0.20ps 65 60 0.50ps 55 1.00ps 过对寄存器0x100的位1和位2进行写操作，可以设置每次收 器再同步。有效SYNC可使分频器复位至初始状态。该同 50 步特性可让多个器件的时钟分频器对准，从而保证同时进 行输入采样。 1.50ps 1 10 100 INPUT FREQUENCY (MHz) 1k 08123-050 到SYNC信号或者仅第一次收到SYNC信号后，对时钟分频 图80. 信噪比与输入频率和抖动的关系 时钟占空比 当孔径抖动可能影响AD9268的动态范围时，应将时钟输入 典型的高速ADC利用两个时钟边沿产生不同的内部定时信 信号视为模拟信号。时钟驱动器电源应与ADC输出驱动器 号，因此，它对时钟占空比非常敏感。为保持ADC的动态 电源分离，以免在时钟信号内混入数字噪声。低抖动的晶 性能，AD9268对时钟占空比的容差有严格要求。 体控制振荡器可提供最佳时钟源。如果时钟信号来自其它 AD9268内置一个占空比稳定器(DCS)，可对非采样边沿(下 类型的时钟源(通过门控、分频或其它方法)，则需要在最 降沿)进行重新定时，并提供标称占空比为50%的内部时钟 后一步中利用原始时钟进行重定时。 信号。因此，用户可提供的时钟输入占空比范围非常广， 如需更深入了解与ADC相关的抖动性能信息，请参阅应用 且不会影响AD9268的性能。当DCS使能时，在很宽的占空 笔记AN-501和AN-756(www.analog.com)。 比范围内，噪声和失真性能几乎是平坦的。 通道/芯片同步 输入上升沿的抖动依然非常重要，且无法借助内部稳定电 路来轻松降低这种抖动。当时钟速率低于20 MHz(标称值) AD9268有一个同步(SYNC)输入端，允许用户通过灵活的 同步选项实现时钟分频器同步。时钟分频器的同步特性可 时，占空比控制环路没有作为。在时钟速率动态改变的应 保证多个ADC的采样时钟同步。可以使能输入时钟分频器 用中，必须考虑与环路相关的时间常量。在DCS环路重新 以在第一次或每次出现SYNC信号时进行同步。 锁定输入信号前，都需要等待1.5 μs至5 μs的时间。在环路 处于非锁定状态时，DCS环路被旁路，内部器件定时取决 于输入时钟信号的占空比。在此类应用中，建议禁用占空 比稳定器。在所有其它应用中，建议使能DCS电路，以便 获得最佳交流性能。 SYNC输入信号在内部与采样时钟同步，但为避免多个器 件之间出现定时不确定性，SYNC输入信号应在外部与输 入时钟信号同步，满足表5所示的建立和保持时间要求。 SYNC输入信号应由单端CMOS型信号驱动。 Rev. A | Page 31 of 44 AD9268 1.0 功耗和待机模式 0.25 如图81所示，AD9268的功耗随着采样速率而变化。在 IAVDD 0.8 最大DRVDD电流值(IDRVDD)的计算公式如下： IDRVDD = VDRVDD × CLOAD × fCLK × N 其中N为输出位数(对于AD9268，N = 32+2个DCO输出)。 的奈奎斯特频率产生满量程方波时)，电流达到最高值。实 0 25 际操作中，DRVDD电流由输出位切换的平均数确定，该 数据是在LVDS输出模式下，采用与测量典型性能特性相 0.5 1.00 0.4 IAVDD 0.75 0.3 TOTAL POWER 0.50 0.2 0.25 0.1 45 55 65 ENCODE FREQUENCY (MSPS) 75 0 置位PDWN(通过SPI端口或将PDWN引脚置位高电平)，可 使AD9268进入掉电模式。在这种状态下，ADC的典型功 在掉电模式下，通过关闭基准电压、基准电压缓冲器、偏 0.5 0.8 0.4 TOTAL POWER 0.6 0.3 0.4 0.2 IAVDD IDRVDD 0.2 0 105 模式。如需较短的唤醒时间，可以使用待机模式，该模式 AD9268输出驱动器可以配置为与1.8 V CMOS逻辑系列接 口。此外，使用一个1.8 V DRVDD电源，也可将AD9268配 置为LVDS输出(标准ANSI或小输出摆幅模式)。 致在电源信号中产生毛刺脉冲，影响转换器的性能。 因此，在那些需要ADC来驱动大容性负载或较大扇出的应 用中，可能需要用到外部缓冲器或锁存器。 默认输出模式为CMOS，各通道在单独的总线上输出，如 图2所示。也可以通过SPI端口将输出配置为交错CMOS模 式。在这种交错CMOS模式下，两个通道的数据均通过通 道A输出位输出，通道B输出则置于高阻态模式。交错 08123-086 95 使用SPI端口接口时，用户可将ADC置于掉电模式或待机 电流，以便驱动各种逻辑电路。然而，大驱动电流可能导 0.1 45 55 65 75 85 ENCODE FREQUENCY (MSPS) 电。 在CMOS输出模式下，输出驱动器应能够提供足够的输出 SUPPLY CURRENT (A) 1.0 部电容放电；返回正常工作模式时，内部电容必须重新充 数字输出 08123-056 0 125 75 100 50 ENCODE FREQUENCY (MHz) 置网络以及时钟，可实现低功耗。进入低调电模式时，内 下内部基准电压电路处于通电状态。 图81. AD9268-125功率和电流与编码频率的关系(LVDS输出模式) TOTAL POWER (W) 35 0.05 将PDWN引脚置位低电平后，AD9268返回正常工作模式。 IDRVDD 35 IDRVDD 耗为3.3 mW。在掉电模式下，输出驱动器处于高阻抗状态。 1.25 SUPPLY CURRENT (A) TOTAL POWER (W) 同的工作条件得出。 0 25 0.10 图83. AD9268-80功率和电流与编码频率的关系(LVDS输出模式) 降低输出驱动器的容性负载可以降低数字功耗。图81中的 0 25 0.15 0.4 0.2 当每个输出位在每个时钟周期内都发生切换时(即以fCLK/2 平均数取决于采样速率和模拟输入信号的特性。 TOTAL POWER 0.6 SUPPLY CURRENT (A) TOTAL POWER (W) 每个输出位的负载大小决定。 0.20 08123-087 CMOS输出模式下，数字功耗主要由数字驱动器的强度和 CMOS输出模式的时序图见图3。 图82. AD9268-105功率和电流与编码频率的关系(LVDS输出模式) 在外部引脚模式下，设置SCLK/DFS引脚可以控制数据以 偏移二进制格式或二进制补码格式输出(见表12)。 Rev. A | Page 32 of 44 AD9268 如应用笔记AN-877“通过SPI与高速ADC接口”中所述，在 时序 SPI控制模式下，数据的输出格式可选择偏移二进制、二 AD9268提供流水线延迟为12个时钟周期的锁存数据。在经 进制补码或格雷码。 过时钟信号上升沿后的一个传播延迟时间(tPD)之后，产生 表12. SCLK/DFS模式选择(外部引脚模式) 输出数据。 引脚电压 AGND AVDD SCLK/DFS 偏移二进制(默认) 二进制补码 SDIO/DCS DCS禁用 DCS使能(默认) 为降低AD9268内的瞬时现象，应尽可能缩短输出数据线的 长度并降低输出负载。瞬时现象可降低转换器的动态性 能。 数据输出使能功能(OEB) AD9268的典型最低转换速率为10 MSPS。当时钟速率低于 AD9268的数字输出引脚具有灵活的三态功能。三态模式通 10 MSPS时，芯片的动态性能会有所下降。 过OEB引脚或SPI接口使能。若OEB引脚处于低电平状态， 数据时钟输出(DCO) 则使能输出数据驱动器和DCO。若OEB引脚处于高电平状 AD9268提供两路数据时钟输出(DCO)信号，用于采集外部 态，则将输出数据驱动器和DCO置于高阻态。OEB功能不 寄存器中的数据。在CMOS输出模式下，数据输出在DCO 适用于快速访问数据总线。注意，OEB以数据输出驱动器 的上升沿有效，除非通过SPI改变了DCO时钟的极性。在 电源电压(DRVDD)为基准，且不得高于该电压。 LVDS输出模式下，DCO和数据输出开关沿接近一致。通 使用SPI接口时，通过寄存器0x14的位4(输出使能位)，可 过SPI寄存器0x17可以给DCO输出增加额外延迟，以延长 以独立设置每个通道的数据输出和DCO三态。 数据建立时间。这种情况下，通道A输出数据在DCO的上 升沿有效，通道B输出数据在DCO的下降沿有效。有关输 出模式的图形化时序说明，参见图2、图3和图4。 表13. 输出数据格式 输入(V) VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− 条件(V) < −VREF − 0.5 LSB = −VREF =0 = +VREF − 1.0 LSB > +VREF − 0.5 LSB 偏移二进制输出模式 0000 0000 0000 0000 0000 0000 0000 0000 1000 0000 0000 0000 1111 1111 1111 1111 1111 1111 1111 1111 Rev. A | Page 33 of 44 二进制补码模式 1000 0000 0000 0000 1000 0000 0000 0000 0000 0000 0000 0000 0111 1111 1111 1111 0111 1111 1111 1111 超量程 1 0 0 0 1 AD9268 内置自测(BIST)和输出测试 AD9268包括内置测试功能，支持对各通道的完整性验证， 测试期间输出不断开，因此可以观察到PN序列的运行过 同时也有利于电路板级调试。内置自测(BIST)功能可以对 程。根据寄存器0x0E位2中的值不同，PN序列既可以从上 AD9268数字数据路径的完整性进行验证。此外还提供了多 一个值继续，也可以复位到开始值。BIST签名结果视通道 种输出测试选项，以便将可预测的值放在AD9268的输出 配置而定。 上。 输出测试模式 内置自测(BIST) 输出测试选项如表17所示。当使能输出测试模式时，ADC BIST能够对所选AD9268信号路径的数字部分进行详尽的 的模拟部分与数字后端模块断开，测试码经过输出格式化 测试。使能时，从内部伪随机噪声(PN)源到数字数据路 模块。有些测试码需要进行输出格式化，有些则不需要。 径，从ADC模块输出开始执行测试。BIST序列运行512个 如果设置寄存器0x0D的位4或位5，使PN复位位用来将发 周期后停止。通道A或通道B的BIST签名值置于寄存器0x24 生器保持在复位模式，则可以强制设定PN序列的种子值。 和寄存器0x25中。如果选择一个通道，其BIST签名将写入 执行这些测试时，模拟信号可有可无(如有，则忽略模拟信 这两个寄存器。如果选择两个通道，则通道A的结果置于 号)，但编码时钟必不可少。如需了解详细信息，请参阅应 BIST签名寄存器中。 用笔记AN-877：“通过SPI与高速ADC接口”。 Rev. A | Page 34 of 44 AD9268 串行端口接口(SPI) AD9268串行端口接口(SPI)允许用户利用ADC内部的一个 CSB的下降沿与SCLK的上升沿共同决定帧的开始。图84为 结构化寄存器空间来配置转换器，以满足特定功能和操作 串行时序图范例，相应的定义见表5。 的需要。SPI具有灵活性，可根据具体的应用进行定制。 CSB可以在多种模式下工作。当CSB始终维持在低电平状 通过串行端口，可访问地址空间、对地址空间进行读写。 态时，器件一直处于使能状态；这称作流。CSB可以在字 存储空间以字节为单位进行组织，并且可以进一步细分成 节之间停留在高电平，这样可以允许其他外部时序。CSB 多个区域，如存储器映射部分所述。如需了解详细操作信 引脚拉高时，SPI功能处于高阻态模式。在该模式下，可 息 ， 请 参 阅 应 用 笔 记 AN-877： “通 过 SPI与 高 速 ADC接 以开启SPI引脚的第二功能。 口”。 在一个指令周期内，传输一条16位指令。在指令传输后将 使用SPI的配置 进行数据传输，数据长度由W0位和W1位共同决定。 该ADC的SPI由三部分组成：SCLK/DFS引脚、SDIO/DCS 除了字长，指令周期还决定串行帧是读操作指令还是写操 引脚和CSB引脚(见表14)。SCLK/DFS(串行时钟)引脚用于 作指令，从而通过串行端口对芯片编程或读取片上存储器 同步ADC的读出和写入数据。SDIO/DCS(串行数据输入/输 内的数据。多字节串行数据传输帧的第一个字节的第一位 出)双功能引脚允许将数据发送至内部ADC存储器映射寄 表示发出的是读命令还是写命令。如果指令是回读操作， 存器或从寄存器中读出数据。CSB(片选信号)引脚是低电 则执行回读操作会使串行数据输入/输出(SPIO)引脚的数据 平有效控制引脚，它能够使能或者禁用读写周期。 传输方向，在串行帧的一定位置由输入改为输出。 表14. 串行端口接口引脚 所有数据均由8位字组成。数据可通过MSB优先模式或LSB 引脚 功能 SCLK 串行时钟。串行移位时钟输入，用来同步串行接口 优先模式进行发送。芯片上电后，默认采用MSB优先的方 的读、写操作。 SDIO 串行数据输入/输出。双功能引脚；通常用作输入或 输出，取决于发送的指令和时序帧中的相对位置。 CSB 片选信号。低电平有效控制信号，用来选通读写周期。 tHIGH tDS tS tDH 式，可以通过SPI端口配置寄存器来更改数据发送方式。 如需了解更多关于该特性及其它特性的信息，请参阅应用 笔记AN-877：“通过SPI与高速ADC接口”。 tCLK tH tLOW CSB SDIO DON’T CARE DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 图84. 串行端口接口时序图 Rev. A | Page 35 of 44 D5 D4 D3 D2 D1 D0 DON’T CARE 08123-052 SCLK DON’T CARE AD9268 硬件接口 表15. 模式选择 表14中所描述的引脚包括用户编程器件与AD9268的串行端 口之间的物理接口。当使用SPI接口时，SCLK引脚和CSB 引脚用作输入引脚。SDIO引脚是双向引脚，在写入阶段， 用作输入引脚；在回读阶段，用作输出引脚。 引脚 SDIO/DCS SCLK/DFS SPI接口非常灵活，FPGA或微控制器均可控制该接口。应 用笔记AN-812“基于微控制器的串行端口接口(SPI)启动电 OEB PDWN 路”中详细介绍了一种SPI配置方法。 当需要转换器充分发挥其全动态性能时，应禁用SPI端 口。通常SCLK信号、CSB信号和SDIO信号与ADC时钟是 异步的，因此，这些信号中的噪声会降低转换器性能。如 果其它器件使用板上SPI总线，则可能需要在该总线与 AD9268之间连接缓冲器，以防止这些信号在关键的采样周 期内，在转换器的输入端发生变化。 外部电压 AVDD (默认) AGND AVDD AGND (默认) AVDD AGND (默认) AVDD AGND (默认) 配置 占空比稳定器使能 占空比稳定器禁用 二进制补码使能 偏移二进制使能 输出处于高阻抗状态 输出使能 芯片处于掉电或待机状态 正常工作 SPI访问特性 表16简要说明了可通过SPI访问的一般特性。如需详细了解 这些特性，请参阅应用笔记AN-877：“通过SPI与高速ADC 接口”。AD9268器件特定的特性详见表17(外部存储器映射 寄存器表)。 当不使用SPI接口时，有些引脚用作第二功能。在器件上 电期间，当引脚与AVDD或接地端连接时，这些引脚可起 表16. 可通过SPI访问的特性 到特定的作用。数字输出部分介绍了AD9268支持的绑定功 特性名称 模式 能。 时钟 不使用SPI的配置 在不使用SPI控制寄存器接口的应用中，SDIO/DCS引脚、 SCLK/DFS引脚、OEB引脚和PDWN引脚用作独立的CMOS 兼容控制引脚。当器件上电后，假设用户希望将这些引脚 用作静态控制线，分别控制占空比稳定器、输出数据格 式、输出使能和掉电特性控制。在此模式下，CSB片选引 脚应与AVDD相连，用于禁用串行端口接口。 失调 测试 I/O 输出模式 输出相位 输出延迟 VREF 当器件处于SPI模式时，PDWN和OEB引脚仍然有效。为通 过SPI控制输出使能和掉电，应将OEB和PDWN引脚设为默 认状态。 Rev. A | Page 36 of 44 描述 允许用户设置掉电模式或待机模式 允许用户访问DCS，设置时钟分频器，设置 时钟分频器相位，以及使能同步 允许用户以数字方式调整转换器失调 允许用户设置测试模式，以便在输出位上 获得已知数据 允许用户设置输出模式，包括LVDS 允许用户设置输出时钟极性 允许用户改变DCO延迟 允许用户设置基准电压 AD9268 逻辑电平 存储器映射 以下是逻辑电平的术语说明： 读取存储器映射寄存器表 • “置位”指将某位设置为逻辑1或向某位写入逻辑1。 为四个部分：芯片配置寄存器(地址0x00至地址0x02)；通 • “清除位”指将某位设置为逻辑0或向某位写入逻辑0。 道索引和传送寄存器(地址0x05至地址0xFF)；ADC功能寄 传送寄存器映射 存器，包括设置寄存器、控制寄存器和测试寄存器(地址 地址0x08至地址0x18和地址0x30被屏蔽。除非通过向地址 0x08至地址0x30)；以及数字特性控制寄存器(地址0x100)。 0xFF写入0x01，设置传输位，以发出传输命令，否则，向 存储器映射寄存器表的每一行有8位。存储器映射大致分 存储器映射寄存器表(表17)记录了每个十六进制地址及其 十六进制默认值。位7(MSB)栏为给定十六进制默认值的起 始位。例如，VREF选择寄存器(地址0x18)的十六进制默认 这些地址进行写操作不会影响器件的运行。这样，设置传 输位时，就可以在内部同时更新这些寄存器。设置传输位 时，进行内部更新，且传输位自动清零。 值为0xC0。这表明，位7 = 1、位6 = 1、其余位均为0。此 特定通道寄存器 设置是默认的基准电压选择设置。默认值对应2.0 V峰峰基 可通过编程，单独为每个通道设置某些通道功能(例如：信 准电压。如需了解更多关于该功能及其它功能的信息，请 号监控阈值)。在这些情况下，每个通道在内部复制通道地 参阅应用笔记AN-877：“通过SPI与高速ADC接口”。该应 址位置。这些寄存器及相应的局部寄存器位，见表17。通 用笔记详细描述了寄存器0x00至寄存器0xFF控制的功能。 过设置寄存器0x05的通道A位或通道B位，可访问这些局部 “存储器映射寄存器表”部分介绍了其它寄存器(寄存器 寄存器及相应位。如果这两个位均置位，后续写操作将影 0x100)。 响两个通道的寄存器。在一个读周期内，仅允许将一个通 道位(通道A位或通道B位)置位，以便对其中的一个或两个 禁用的地址 此器件目前不支持表17中未包括的所有地址和位。有效地 址中未使用的位应写为0。在该地址(例如：地址0x18)仅有 部分位处于禁用状态时，才可以对这些位置进行写操作。 如果整个地址(例如：地址0x13)均禁用，则不应对该地址 进行写操作。 寄存器执行读操作。如果在一个SPI读周期内置位两个通 道位，则器件返回通道A的值。表17给出的全局寄存器及 相应位会影响整个器件或通道的特性，不允许分别设置每 个通道。寄存器0x05中的设置不影响全局寄存器及相应位 的值。 默认值 AD9268复位后，将向关键寄存器内载入默认值。表17(存 储器映像寄存器表)内列出了各寄存器的默认值。 Rev. A | Page 37 of 44 AD9268 存储器映射寄存器表 此器件目前不支持表17中未包括的所有地址和位。 表17. 存储器映射寄存器 地址(十 六进制） 寄存器名称 芯片配置寄存器 0x00 SPI端口配置 位7 (MSB) 位6 位5 位4 位3 位2 0 LSB优先 软复位 1 1 软复位 位1 位0 (LSB) 默认值 (十六 进制） LSB优先 0 0x18 半字节之间是镜 像关系，使得无 论在何种移位模 式 下 ， LSB优 先 或MSB优先模式 寄存器均能正确 记录数据 0x32 只读 (全局) 0x01 芯片ID (全局) 0x02 芯片等级 (全局) 8位芯片ID[7:0] (AD9268 = 0x32)(默认) 禁用 禁用 速度等级ID 01 = 125 MSPS 10 = 105 MSPS 11 = 80 MSPS 通道索引和传送寄存器 0x05 通道索引 禁用 禁用 禁用 禁用 禁用 0xFF 传送 禁用 禁用 禁用 禁用 功耗模式 (局部) 1 禁用 外部掉电 引脚功能 (局部) 0 = 掉电 1 = 待机 0x09 全局时钟 (全局) 禁用 禁用 0x0B 时钟分频器 (全局) 禁用 0x0D 测试模式 (局部) 禁用 ADC功能 0x08 禁用 禁用 禁用 禁用 数据通道 B(默认) 数据通道 A(默认) 0x03 设置这些位以决 定片内何器件接 收下一个写命 令；仅适用于局 部寄存器 禁用 禁用 禁用 传送 0x00 从主移位寄存器 向从移位寄存器 同步传输数据 禁用 禁用 禁用 内部掉电模式(局部) 00 = 正常工作 01 = 完全掉电 10 = 待机 11 = 正常工作 0x80 决定芯片的一般 工作模式 禁用 禁用 禁用 禁用 禁用 禁用 禁用 禁用 禁用 时钟分频比 000 = 1分频 001 = 2分频 010 = 3分频 011 = 4分频 100 = 5分频 101 = 6分频 110 = 7分频 111 = 8分频 0x00 禁用 产生复位 PN长序列 产生复位 PN短序列 禁用 输出测试模式 000 = 关(默认) 001 = 中间电平短路 010 = 正FS 011 = 负FS 100 = 交替棋盘形式 101 = PN长序列 110 = PN短序列 111 = 1/0字反转 0x00 Rev. A | Page 38 of 44 禁用 默认值注释 占空比稳定 器(默认) 速度等级ID，用 来区分器件；只 读 0x01 000以外的时 钟分频值会 使占空比稳 定器自动启 用 设置此寄存器 后，测试数据 将取代正常数 据被置于输出 引脚上 AD9268 地址(十 六进制） 寄存器名称 位6 位5 位4 位3 位2 位1 位0 (LSB) 0x0E BIST使能(全局) 禁用 禁用 禁用 禁用 禁用 复位BIST 序列 禁用 BIST使能 0x0F ADC输入(全局) 禁用 禁用 禁用 禁用 禁用 禁用 禁用 共模伺服 使能 0x10 失调调整(局部) 0x14 输出模式 驱动强度 0 = ANSI LVDS 1 = 小摆幅 LVDS (全局) 输出类型 0 = CMOS 1 = LVDS (全局） CMOS输出 交错使能 (全局) 输出使能 (局部) 禁用 (必须为 低电平) 0x16 时钟相位控制 DCO 时钟反相 禁用 禁用 禁用 禁用 (全局) DCO输出延迟 禁用 禁用 禁用 0x17 位7 (MSB) 0x18 VREF选择 (全局) 0x24 0x25 0x30 基准电压选择 00 = 1.25 V p-p 01 = 1.5 V p-p 10 = 1.75 V p-p 11 = 2.0 V p-p(默认) BIST签名LSB BIST签名[7:0] (局部) BIST签名[15:8] BIST签名MSB (local) 扰动使能(局部) 禁用 禁用 数字特性控制 0x100 同步控制 禁用 禁用 禁用 输出格式 00 = 偏移二进制 01 = 二进制补码 01 = 格雷码 11 = 偏移二进制 (局部） 输入时钟分频器相位调整 000 = 无延迟 001 = 1输入时钟周期 010 = 2输入时钟周期 011 = 3输入时钟周期 100 = 4输入时钟周期 101 = 5输入时钟周期 110 = 6输入时钟周期 111 = 7输入时钟周期 禁用 禁用 禁用 扰动使能 禁用 禁用 禁用 禁用 (全局) 禁用 禁用 禁用 禁用 仅与下一同 同步使能 Rev. A | Page 39 of 44 禁用 禁用 时钟分频器 时钟分频器 主机同步 步脉冲同步 0x00 0x00 配置输出和 数据格式 0x00 允许选择输入 时钟分频器的 时钟延迟时间 0x00 DCO时钟延迟 (延迟 = 2500 ps × 寄存器值/31) 00000 = 0 ps 00001 = 81 ps 00010 = 161 ps … 11110 = 2419 ps 11111 = 2500 ps (全局) 默认值注释 0x00 失调调整以LSB为单位，从+127到−128 （二进制补码格式） 输出反转 (局部) 默认值 (十六 进制） 0x04 使能 0xC0 0x00 只读 0x00 只读 0x00 0x00 AD9268 存储器映射寄存器描述 分频器与它接收到的下一个同步脉冲同步，并忽略其它同 如需了解有关寄存器0x00至寄存器0xFF所控制的功能的更 步脉冲。同步后，时钟分频器同步使能位（地址0x100的 多信息，请参阅应用笔记AN-877：“通过SPI与高速ADC接 位1）复位。 口”。 位1—时钟分频器同步使能 同步控制(寄存器0x100) 位1选通时钟分频器的同步脉冲。当位1为高电平且位0为 位[7:3]—保留 高电平时，同步信号使能。这是连续同步模式。 位2—时钟分频器仅与下一同步脉冲同步 位0—主机同步使能 如果主机同步使能位(地址0x100的位0)和时钟分频器同步 要使能任何同步功能，位0必须为高电平。如果不用同步 使能位(地址0x100的位1)均为高电平，则位2允许时钟 功能，此位应保持低电平以省电。 Rev. A | Page 40 of 44 AD9268 应用信息 铜平面上应有多个通孔，以便获得尽可能低的热阻路径以 设计指南 在进行AD9268的系统设计和布局之前，建议设计者先熟悉 下述设计指南，其中讨论了某些引脚所需的特殊电路连接 通过PCB底部进行散热。应当填充或堵塞这些通孔，防止 通孔渗锡而影响连接性能。 和布局布线要求。 为了最大化地实现ADC与PCB之间的覆盖与连接，应在 电源和接地建议 PCB上覆盖一个丝印层，以便将PCB上的连续平面划分为 建议使用两个独立的1.8 V电源为AD9268供电：一个用于 多个均等的部分。这样，在回流焊过程中，可在ADC与 模拟端(AVDD)，一个用于数字输出端(DRVDD)。对于 PCB之间提供多个连接点。而一个连续的、无分割的平面 AVDD和DRVDD，应使用多个不同的去耦电容以支持高 则仅可保证在ADC与PCB之间有一个连接点。如需了解有 频和低频。去耦电容应放置在接近PCB入口点和接近器件 引脚的位置，并尽可能缩短走线长度。 AD9268仅需要一个PCB接地层。对PCB模拟、数字和时钟 模块进行合理的去耦和巧妙的分隔，可以轻松获得最佳的 性能。 关封装和芯片级封装PCB布局布线的详细信息，请参阅应 用 笔 记 AN-772： “LFCSP封 装 设 计 与 制 造 指 南 ” (www.analog.com)。 VCM VCM引脚应通过一个0.1 μF电容去耦至地(见图67)。 RBIAS LVDS操作 上 电 时 ， AD9268默 认 采 用 CMOS输 出 模 式 。 如 果 需 要 LVDS工作模式，必须在上电后利用SPI配置寄存器设置此 模式。当AD9268上电后处于CMOS模式，并且输出端有 AD9268要求用户将一10 kΩ电阻置于RBIAS引脚与地之间。 该电阻用来设置ADC内核的主基准电流，该电阻容差至少 为1%。 LVDS端接电阻(100 Ω)时，DRVDD电流可能高于典型值， 基准电压源去耦 除非将器件置于LVDS模式。这一额外的DRVDD电流不会 VREF引脚应通过外部一个低ESR 0.1 μF陶瓷电容和一个低 损坏AD9268，但在考虑器件的最大DRVDD电流时，必须 ESR 1.0 μF电容的并联去耦至地。 对此加以考虑。 SPI端口 为消除这一额外DRVDD电流，可以在上电时拉高OEB引 当需要转换器充分发挥其全动态性能时，应禁用SPI端 脚，从而禁用AD9268输出。通过SPI端口将器件置于LVDS 口。通常SCLK信号、CSB信号和SDIO信号与ADC时钟是 模式之后，可以拉低OEB引脚以使能输出。 异步的，因此，这些信号中的噪声会降低转换器性能。如 果其它器件使用板上SPI总线，则可能需要在该总线与 裸露焊盘散热块建议 为获得最佳的电气性能和热性能，必须将ADC底部的裸露 焊盘连接至模拟地(AGND)。PCB上裸露(无阻焊膜)的连续 AD9268之间连接缓冲器，以防止这些信号在关键的采样周 期内，在转换器的输入端发生变化。 铜平面应与AD9268的裸露焊盘(引脚0)匹配。 Rev. A | Page 41 of 44 AD9268 外形尺寸 0.60 MAX 9.00 BSC SQ 0.60 MAX 48 64 1 49 PIN 1 INDICATOR PIN 1 INDICATOR 0.50 BSC 0.50 0.40 0.30 1.00 0.85 0.80 16 17 33 32 0.05 MAX 0.02 NOM SEATING PLANE 0.30 0.23 0.18 0.25 MIN 7.50 REF 0.80 MAX 0.65 TYP 12° MAX 7.65 7.50 SQ 7.35 EXPOSED PAD (BOTTOM VIEW) 0.20 REF FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4 041509-A 8.75 BSC SQ TOP VIEW 图85. 64引脚LFCSP_VQ[引脚架构芯片级]封装 9 mm x 9 mm , 超薄体(CP-64-6) 图示尺寸单位：mm 订购指南 型号 AD9268BCPZ-80 1 AD9268BCPZRL7-801 AD9268BCPZ-1051 AD9268BCPZRL7-1051 AD9268BCPZ-1251 AD9268BCPZRL7-1251 AD9268-80EBZ1 AD9268-105EBZ1 AD9268-125EBZ1 1 温度范围 −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+85°C 封装描述 64引脚引脚架构芯片级封装[LFCSP_VQ] 64引脚引脚架构芯片级封装[LFCSP_VQ] 64引脚引脚架构芯片级封装[LFCSP_VQ] 64引脚引脚架构芯片级封装[LFCSP_VQ] 64引脚引脚架构芯片级封装[LFCSP_VQ] 64引脚引脚架构芯片级封装[LFCSP_VQ] 评估板 评估板 评估板 Z = 符合RoHS标准的器件。 Rev. A | Page 42 of 44 封装选项 CP-64-6 CP-64-6 CP-64-6 CP-64-6 CP-64-6 CP-64-6 AD9268 注释 Rev. A | Page 43 of 44 AD9268 注释 ©2009 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D08123-0-9/09(A) Rev. A | Page 44 of 44