14位、20/40/65/80 MSPS、1.8 V模数转换器 AD9649 功能框图 产品特性 应用 通信 分集无线电系统 多模式数字接收器 GSM、EDGE、W-CDMA、LTE、CDMA2000、WiMAX、 TD-SCDMA 智能天线系统 电池供电仪表 手持式示波器 便携式医疗成像 超声 雷达/LIDAR AVDD GND SDIO SCLK CSB RBIAS DRVDD SPI VCM PROGRAMMING DATA VIN+ ADC CORE VIN– CMOS OUTPUT BUFFER VREF OR D13 (MSB) D0 (LSB) DCO SENSE AD9649 REF SELECT DIVIDE BY 1, 2, 4 MODE CONTROLS PDWN CLK+ CLK– DFS MODE 08539-001 1.8 V模拟电源供电 1.8 V至3.3 V输出电源 SNR 74.3 dBFS(9.7 MHz输入) 71.5 dBFS(200 MHz输入) 无杂散动态范围(SFDR) 93 dBc(9.7 MHz输入) 80 dBc(200 MHz输入) 低功耗 45 mW (20 MSPS) 87 mW (80 MSPS) 差分输入、700 MHz带宽 片内基准电压源和采样保持电路 2 V P-P差分模拟输入 差分非线性(DNL)：±0.35 LSB 串行端口控制选项 数据格式：偏移二进制、格雷码或二进制补码 1、2或4整数输入时钟分频器 内置可选数字测试码生成功能 节能的掉电模式 带可编程时钟和数据对准功能的数据时钟输出(DCO) 图1. 产品特色 1. AD9649采用1.8 V单模拟电源供电，而数字输出驱动器采用 独立的电源供电，以适应1.8 V至3.3 V系列的逻辑电平。 2. 取得专利的采样保持电路在最高200 MHz的输入频率下仍 保持出色的性能，而且成本低、功耗低、易于使用。 3. 标准串行端口接口(SPI)支持各种产品特性和功能，例 如：数据输出格式化、内部时钟分频器、省电模式、 DCO和数据输出(D13至D0)时序和偏移调整、以及基准 电压源模式等。 4. AD9649采用32引脚LFCSP封装，符合RoHS标准，与12 位ADC AD9629和10位ADC AD9609引脚兼容，因此采 样速率为20 MSPS至80 MSPS的10位和14位转换器可轻松 实现升级。 Rev. 0 Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. www.analog.com Tel: 781.329.4700 Fax: 781.461.3113 ©2009 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD9649 目录 特性....................................................................................................1 基准电压源 ...............................................................................19 应用....................................................................................................1 时钟输入考虑 ...........................................................................20 功能框图 ...........................................................................................1 功耗和待机模式.......................................................................21 产品特色 ...........................................................................................1 数字输出....................................................................................22 修订历史 ...........................................................................................2 时序 ............................................................................................22 概述....................................................................................................3 内置自测(BIST)和输出测试 .......................................................23 技术规格 ...........................................................................................4 内置自测(BIST).......................................................................23 直流规格......................................................................................4 输出测试模式 ...........................................................................23 交流规格......................................................................................5 串行端口接口(SPI) ......................................................................24 数字规格......................................................................................6 使用SPI的配置 .........................................................................24 开关规格......................................................................................7 硬件接口....................................................................................25 时序规格......................................................................................8 不使用SPI的配置.....................................................................25 绝对最大额定值..............................................................................9 SPI访问特性..............................................................................25 热特性 ..........................................................................................9 存储器映射.....................................................................................26 ESD警告.......................................................................................9 读取存储器映射寄存器表 .....................................................26 引脚配置和功能描述 ...................................................................10 禁用的地址 ...............................................................................26 典型性能参数 ................................................................................11 默认值 ........................................................................................26 AD9649-80.................................................................................11 存储器映射寄存器表..............................................................27 AD9649-65.................................................................................13 存储器映射寄存器描述 .........................................................29 AD9649-40.................................................................................14 应用信息 .........................................................................................30 AD9649-20.................................................................................15 设计指南....................................................................................30 等效电路 .........................................................................................16 外形尺寸 .........................................................................................31 工作原理 .........................................................................................17 订购指南....................................................................................31 模拟输入考虑 ...........................................................................17 修订历史 2009年10月-版本0：初始版 Rev. 0 | Page 2 of 32 AD9649 概述 AD9649是一款单芯片、单通道、14位、20/40/65/80 MSPS模 采用一个具有可选1、2或4分频比的差分时钟输入来控制 数转换器(ADC)，采用1.8 V电源供电，内置高性能采样保持 所有内部转换周期。 电路和片内基准电压源。 数字输出数据格式为偏移二进制、格雷码或二进制补码。 该产品采用多级差分流水线架构，内置输出纠错逻辑，在 一个数据输出时钟(DCO)用来确保接收逻辑具有正确的锁 80 MSPS数据速率时可提供14位精度，并保证在整个工作温 存时序。支持1.8 V和3.3 V CMOS电平。 度范围内无失码。 AD9649采用32引脚LFCSP封装，符合RoHS标准，额定温 该ADC内置多种功能特性，可使器件的灵活性达到最佳、 度范围为−40°C至+85°C工业温度范围。 系统成本最低，例如可编程时钟与数据对准、生成可编程 数字测试码等。可获得的数字测试码包括内置固定码和伪 随机码，以及通过串行端口接口(SPI)输入的用户自定义测 试码。 Rev. 0 | Page 3 of 32 AD9649 技术规格 直流规格 除非另有说明，AVDD = 1.8 V；DRVDD = 1.8 V，最大采样速率、2 V p-p差分输入、1.0 V内部基准电压、 AIN = −1.0 dBFS、50%占空比时钟。 表1 . 参数 分辨率 精度 无失码 失调误差 增益误差1 差分非线性(DNL)2 积分非线性(INL)2 温度漂移 失调误差 内部基准电压源 输出电压(1 V模式) 负载调整误差@1.0 mA 折合到输入端噪声 VREF = 1.0 V 模拟输入 输入范围，VREF = 1.0 V 输入电容3 输入共模电压 输入共模范围 基准电压输入阻抗 电源 电源电压 AVDD DRVDD 电源电流 IAVDD2 IDRVDD2 (1.8 V) IDRVDD2 (3.3 V) 功耗 直流输入 正弦波形输入 (DRVDD = 1.8 V) 正弦波形输入2 (DRVDD = 3.3 V) 2 待机功耗4 掉电模式的功耗 温度 全 全 全 全 全 25°C 全 25°C AD9649-20/AD9649-40 最小值 典型值 最大值 14 −0.40 +0.50 −0.40 保证 +0.05 −1.5 ±0.50 ±0.50 ±0.60 ±2 ±2 ±2 ppm/°C ±0.50 −0.40 +0.55 0.996 2 1.008 ±0.35 ±1.30 0.984 0.996 2 +0.50 ±0.65 ±0.3 ±1.30 0.984 +0.50 保证 +0.05 −1.5 % FSR % FSR LSB LSB LSB LSB ±0.25 全 全 全 保证 +0.05 −1.5 AD9649-65 AD9649-80 最小值 典型值 最大值 最小值 典型值 最大值 单位 14 14 Bits 1.008 ±1.75 0.984 0.996 2 1.008 V mV 25°C 0.98 0.98 0.98 LSB rms 全 全 全 全 全 2 6 0.9 2 6 0.9 2 6 0.9 V p-p pF V V kΩ 0.5 1.3 1.7 1.7 1.3 0.5 7.5 1.8 1.9 3.6 全 全 全 25.0/31.3 1.6/2.9 3.0/5.3 27.3/33.7 全 全 全 全 全 45.2/57.2 47.9/61.6 54.9/73.8 34/34 0.5 全 全 0.5 7.5 1.7 1.7 51.8/65.8 采用1.0 V外部基准电压测量。 测量条件为：10 MHz输入频率、额定采样速率、满量程正弦波、每个输出位的负载约为5 pF。 3 输入电容指一个差分输入引脚与接地之间的有效电容。 4 待机功耗的测量条件为：直流输入且CLK+、CLK−有效。 1 2 Rev. 0 | Page 4 of 32 1.8 1.9 3.6 41.0 4.7 8.4 44.0 75.2 82.3 101.5 34 0.5 1.3 7.5 87.5 1.7 1.7 1.8 1.9 3.6 V V 47.0 5.6 10.2 50.0 mA mA mA 86.8 94.7 118.3 34 0.5 100 mW mW mW mW mW AD9649 交流规格 除非另有说明，AVDD = 1.8 V；DRVDD = 1.8 V，最大采样速率、2 V P-P差分输入、1.0 V内部基准电压、 AIN = −1.0 dBFS、50%占空比时钟。 表2. 参数1 信噪比(SNR) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 200 MHz 信纳比(SINAD) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 200 MHz 有效位数(ENOB) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 200 MHz 最差的二次或三次谐波 fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 200 MHz 无杂散动态范围(SFDR) fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 200 MHz 最差其它谐波或杂散 fIN = 9.7 MHz fIN = 30.5 MHz fIN = 70 MHz fIN = 200 MHz 双音无杂散动态范围(SFDR) fIN = 30.5 MHz (−7 dBFS), 32.5 MHz (−7 dBFS) 模拟输入带宽 1 温度 25°C 25°C 全 25°C 全 25°C 25°C 25°C 全 25°C 全 25°C AD9649-20/AD9649-40 最小值 典型值 最大值 AD9649-65 AD9649-80 最小值 典型值 最大值 最小值 典型值 最大值 单位 74.7 74.4 74.5 74.3 73.1 74.3 74.1 dBFS dBFS dBFS dBFS dBFS dBFS 73.6 73.7 73.7 73.6 72.7 71.5 71.5 71.5 74.6 74.3 74.4 74.2 74.1 74.0 70.0 70.0 70.0 dBFS dBFS dBFS dBFS dBFS dBFS 25°C 25°C 25°C 25°C 12.0 12.0 11.9 11.3 12.0 12.0 11.9 11.3 12.0 12.0 11.9 11.3 Bits Bits Bits Bits 25°C 25°C 全 25°C 全 25°C −95 −95 −95 −95 −93 −93 dBc dBc dBc dBc dBc dBc 25°C 25°C 全 25°C 全 25°C 73.0 73.5 73.6 73.6 73.5 72.6 −82 −83 −94 −94 −92 −80 −80 −80 95 94 95 94 93 93 −82 82 dBc dBc dBc dBc dBc dBc 83 93 93 92 82 80 80 80 25°C 25°C 全 25°C 全 25°C −100 −100 −100 −100 −100 −100 25°C 25°C −100 −100 −100 −95 −95 −95 dBc dBc dBc dBc dBc dBc 90 700 90 700 90 700 dBc MHz −90 −90 −90 如需了解完整的定义，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 Rev. 0 | Page 5 of 32 AD9649 数字规格 除非另有说明，AVDD = 1.8 V；DRVDD = 1.8 V，最大采样速率、2 V P-P差分输入、1.0 V内部基准电压、 AIN = −1.0 dBFS、50%占空比时钟。 表3 . 参数 差分时钟输入(CLK+、CLK−) 逻辑兼容 内部共模偏置 差分输入电压 输入电压范围 高电平输入电流 低电平输入电流 输入电阻 输入电容 逻辑输入(SCLK/DFS、MODE、SDIO/PDWN)1 高电平输入电压 低电平输入电压 高电平输入电流 低电平输入电流 输入电阻 输入电容 逻辑输入(CSB)2 高电平输入电压 低电平输入电压 高电平输入电流 低电平输入电流 输入电阻 输入电容 数字输出 DRVDD = 3.3 V 高电平输出电压( IOH) IOH = 50 µA IOH = 0.5 mA 低电平输出电压(IOL) IOL = 1.6 mA IOL = 50 µA DRVDD = 1.8 V 高电平输出电压( IOH) IOH = 50 µA IOH = 0.5 mA 低电平输出电压(IOL) IOL = 1.6 mA IOL = 50 µA 1 2 温度 全 全 全 全 全 全 全 AD9649-20/AD9649-40/AD9649-65/AD9649-80 最小值 典型值 最大值 CMOS/LVDS/LVPECL 0.9 0.2 GND − 0.3 −10 −10 8 全 全 全 全 全 全 1.2 0 −50 −10 全 全 全 全 全 全 1.2 0 −10 40 全 全 3.29 3.25 V V µA µA kΩ pF DRVDD + 0.3 0.8 +10 135 V V µA µA kΩ pF 26 2 V V 0.2 0.05 1.79 1.75 全 全 内置30 kΩ下拉电阻。 内置30 kΩ上拉电阻。 Rev. 0 | Page 6 of 32 V 峰值 V µA µA kΩ pF DRVDD + 0.3 0.8 −75 +10 30 2 全 全 全 全 10 4 3.6 AVDD + 0.2 +10 +10 12 单位 V V V V 0.2 0.05 V V AD9649 开关规格 除非另有说明，AVDD = 1.8 V；DRVDD = 1.8 V，最大采样速率、2 V P-P差分输入、1.0 V内部基准电压、 AIN = −1.0 dBFS、50%占空比时钟。 表4. 参数 时钟输入参数 输入时钟速率 转换速率1 时钟周期，一分频模式(tCLK) 时钟脉宽高电平(tCH) 孔径延迟(tA) 孔径不确定性(抖动，tJ) 数据输出参数 数据传播延迟(tPD) DCO传播延迟(tDCO) DCO至数据偏斜(tSKEW) 流水线延迟 唤醒时间2 待机 超范围恢复时间 2 AD9649-20/AD9649-40 最小值 典型值 最大值 全 全 25.0/12.5 1.0 0.1 7.69 1.0 0.1 6.25 1.0 0.1 MHz MSPS ns ns ns ps rms 全 全 全 全 全 全 全 3 3 0.1 8 350 600/400 2 3 3 0.1 8 350 300 2 3 3 0.1 8 350 260 2 ns ns ns 周期 µs ns 周期 全 全 全 80/160 20/40 AD9649-65 AD9649-80 最小值 典型值 最大值 最小值 典型值 最大值 单位 3 50/25 260 65 3 15.38 320 80 3 12.5 转换速率指CLK分频之后的时钟速率。 唤醒时间取决于去耦电容的值。 N–1 N+4 tA N VIN N+1 tCH N+5 N+3 N+2 tCLK CLK+ CLK– tDCO DCO tSKEW DATA N–8 N–7 tPD 图2. CMOS输出数据时序 Rev. 0 | Page 7 of 32 N–6 N–5 N–4 08539-002 1 温度 AD9649 时序规格 表5. 参数 SPI时序要求 tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO tDIS_SDIO 条件 最小值 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 SCLK周期 CSB与SCLK之间的建立时间 CSB与SCLK之间的保持时间 SCLK高电平脉冲宽度 SCLK低电平脉冲宽度 相对于SCLK下降沿，SDIO引脚从输入状态切换到输出 状态所需的时间 相对于SCLK上升沿，SDIO引脚从输出状态切换到输入 状态所需的时间 2 2 40 2 2 10 10 10 ns ns ns ns ns ns ns ns 10 ns Rev. 0 | Page 8 of 32 典型值 最大值 单位 AD9649 绝对最大额定值 表6. 参数 AVDD 至 AGND1 DRVDD 至 AGND1 VIN+, VIN− 至 AGND1 CLK+, CLK− 至 AGND1 VREF 至 AGND1 SENSE 至 AGND1 VCM 至 AGND1 RBIAS 至 AGND1 CSB 至 AGND1 SCLK/DFS 至 AGND1 SDIO/PDWN 至 AGND1 MODE/OR 至 AGND1 D0 through D13 至 AGND1 DCO 至 AGND1 工作温度范围(环境) 偏置条件下的最大结温 存储温度范围(环境) 1 额定值 −0.3 V 至 +2.0 V −0.3 V 至 +3.9 V −0.3 V 至 AVDD + 0.2 V −0.3 V 至 AVDD + 0.2 V −0.3 V 至 AVDD + 0.2 V −0.3 V 至 AVDD + 0.2 V −0.3 V 至 AVDD + 0.2 V −0.3 V 至 AVDD + 0.2 V −0.3 V 至 DRVDD + 0.3 V −0.3 V 至 DRVDD + 0.3 V −0.3 V 至 DRVDD + 0.3 V −0.3 V 至 DRVDD + 0.3 V −0.3 V 至 DRVDD + 0.3 V −0.3 V 至 DRVDD + 0.3 V −40°C 至 +85°C 150°C −65°C 至 +150°C 热特性 裸露焊盘是芯片的唯一接地连接，必须焊接到用户PCB上 的模拟接地层。将裸露焊盘焊接到用户板上，还可提高焊 接可靠性，从而最大限度发挥封装的热性能。 表7. 热阻 封装类型 32 引脚LFCSP 5 mm × 5 mm 气流速度 (m/s) 0 1.0 2.5 θJA1, 2 37.1 32.4 29.1 θJC1, 3 3.1 θJB1, 4 20.7 Ψ JT1,2 0.3 0.5 0.8 单位 °C/W °C/W °C/W 按照JEDEC 51-7，加上JEDEC 51-5 2S2P测试板。 按照JEDEC JESD51-2(静止空气)或JEDEC JESD51-6(流动空气)。 3 按照MIL-Std 883、方法1012.1。 4 按照JEDEC JESD51-8(静止空气)。 1 2 θ JA典型值的测试条件为带实接地层的4层PCB。如表7所 示，气流可改善散热，从而降低θJA。另外，直接与封装引 脚接触的金属，包括金属走线、通孔、接地层、电源层， AGND指客户PCB的模拟接地。 注意，超出上述绝对最大额定值可能会导致器件永久性损 可降低θJA。 坏。这只是额定最值，并不能以这些条件或者在任何其它 ESD警告 超出本技术规范操作章节中所示规格的条件下，推断器件 能否正常工作。长期在绝对最大额定值条件下工作会影响 器件的可靠性。 Rev. 0 | Page 9 of 32 ESD(静电放电)敏感器件。 静电电荷很容易在人体和测试设备上累积，可高达 4000 V，并可能在没有察觉的情况下放电。尽管本产品 具有专用ESD保护电路，但在遇到高能量静电放电时， 可能会发生永久性器件损坏。因此，建议采取适当的 ESD防范措施，以避免器件性能下降或功能丧失。 AD9649 32 31 30 29 28 27 26 25 AVDD VIN+ VIN– AVDD RBIAS VCM SENSE VREF 引脚配置和功能描述 PIN 1 INDICATOR AD9649 TOP VIEW (Not to Scale) 24 23 22 21 20 19 18 17 AVDD MODE/OR DCO D13 (MSB) D12 D11 D10 D9 D2 D3 D4 D5 DRVDD D6 D7 D8 08539-003 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 CLK+ CLK– AVDD CSB SCLK/DFS SDIO/PDWN D0 (LSB) D1 NOTES 1. THE EXPOSED PADDLE MUST BE SOLDERED TO THE ANALOG GROUND PLANE OF THE PCB TO ENSURE PROPER FUNCTIONALITY AND MAXIMIZE THE HEAT DISSIPATION, NOISE, AND MECHANICAL STRENGTH BENEFITS. 图3. 引脚配置 表8. 引脚功能描述 引脚编号 0 (EP) 引脚名称 GND 1, 2 3, 24, 29, 32 4 5 CLK+, CLK− AVDD CSB SCLK/DFS 6 SDIO/PDWN 7 至 12, 14 至 21 13 22 23 D0 (LSB) 至 D13 (MSB) DRVDD DCO MODE/OR 25 26 27 28 30, 31 VREF SENSE VCM RBIAS VIN−, VIN+ 描述 裸露焊盘。裸露焊盘是唯一的接地连接，必须焊接到客户PCB的模拟地，以确保正常工作， 充分发挥散热、噪声和机械强度性能的优势。 用于PECL、LVDS或1.8 V CMOS输入的差分编码时钟。 ADC内核域的1.8 V电源引脚。 SPI片选。低电平有效使能，内置30 kΩ上拉电阻。 SPI模式下的SPI时钟输入(SCLK)。内置30 kΩ下拉电阻。 非SPI模式下的数据格式选择(DFS)。数据输出格式的静态控制。内置30 kΩ下拉电阻。 DFS高电平 = 二进制补码输出；DFS低电平 = 偏移二进制输出。 SPI数据输入/输出(SDIO)。双向SPI数据输入/输出，内置30 kΩ下拉电阻。 非SPI模式掉电(PDWN)。芯片掉电静态控制，内置30 kΩ下拉电阻。 详情参见表14。 ADC数字输出 用于输出驱动域的1.8 V至3.3 V电源引脚。 数据时钟数字输出。 SPI模式下的芯片模式选择输入(MODE)。 SPI模式或非SPI模式下超范围数字输出(OR)。 默认 = 超范围(OR)数字输出(SPI寄存器0x2A，位0 = 1)。 选项 = 芯片模式选择输入(SPI寄存器0x2A，位0 = 0)。 芯片掉电(SPI寄存器0x08，位[7:5] = 100)。 芯片待机(SPI寄存器0x08，位[7:5] = 101)。 正常工作，输出禁用(SPI寄存器0x08，位[7:5] = 110)。 正常工作，输出使能(SPI寄存器0x08，位[7:5] = 111)。 非SPI模式下，引脚仅以超范围(OR)数字输出方式工作。 1.0 V基准电压输入/输出。参见表10。 基准电压模式选择。参见表10。 AVDD中间电源时模拟输出电压(AVDD)。设置模拟输入的共模电压。 设置模拟电流偏置。连接到接地10 kΩ(1%容差)电阻。 ADC模拟输入。 Rev. 0 | Page 10 of 32 AD9649 典型性能参数 AD9649-80 除非另有说明，AVDD = 1.8 V；DRVDD = 1.8 V，最大采样速率、2 V P-P差分输入、1.0 V内部基准电压、 AIN = −1.0 dBFS、50%占空比时钟。 0 –15 –15 –30 AMPLITUDE (dBFS) –30 –45 –60 –75 –90 2 –105 3 6 5 4 80MSPS 30.5MHz @ –1dBFS SNR = 73.2dB (74.2dBFS) SFDR = 93.6dBc –45 –60 –75 –90 3 –120 16 20 24 28 FREQUENCY (MHz) 0 32 36 4 8 0 –15 –45 –60 –75 32 36 80MSPS 200MHz @ –1dBFS SNR = 70.5dB (71.5dBFS) SFDR = 80.2dBc 2 3 6 –60 –75 –105 –120 12 16 20 24 28 FREQUENCY (MHz) 32 36 –120 08539-062 8 4 2 3 –90 4 5 –45 4 6 5 4 8 SFDR/IMD3 (dBc/dBFS) –60 –75 –105 36 –20 –45 2F1 + F2 2F2 + F1 F1 + F2 32 0 80MSPS 30.5MHz @ –7dBFS 32.5MHz @ –7dBFS SFDR = 89.5dBc (96.5dBFS) F2 – F1 16 20 24 28 FREQUENCY (MHz) 图8. AD9649-80单音FFT(fIN = 200 MHz) 图5. AD9649-80单音FFT(fIN = 70.3 MHz) –90 12 08539-036 –90 –105 SFDR (dBc) –40 –60 IMD3 (dBc) –80 SFDR (dBFS) 2F1 – F2 2F2 – F1 –100 IMD3 (dBFS) –120 4 8 12 16 20 24 28 FREQUENCY (MHz) 32 36 –120 –90 08539-200 AMPLITUDE (dBFS) 16 20 24 28 FREQUENCY (MHz) –30 AMPLITUDE (dBFS) AMPLITUDE (dBFS) –30 12 图7. AD9649-80单音FFT(fIN = 30.5 MHz) 80MSPS 70.3MHz @ –1dBFS SNR = 72.1dB (73.1dBFS) SFDR = 93.5dBc –15 –30 4 08539-034 12 08539-033 8 图4. AD9649-80单音FFT(fIN = 9.7 MHz) –15 6 –120 4 0 2 5 –105 –78 –66 –54 –42 –30 INPUT AMPLITUDE (dBFS) –18 –6 图9. AD9649-80双音SFDR/IMD3与输入幅度 (AIN)的关系(fIN1 = 30.5 MHz，fIN2 = 32.5 MHz) 图6. AD9649-80双音FFT(fIN1 = 30.5 MHz、fIN2 = 32.5 MHz) Rev. 0 | Page 11 of 32 08539-054 AMPLITUDE (dBFS) 0 80MSPS 9.7MHz @ –1dBFS SNR = 73.4dB (74.4dBFS) SFDR = 94.4dBc AD9649 除非另有说明，AVDD = 1.8 V；DRVDD = 1.8 V，最大采样速率、2 V P-P差分输入、1.0 V内部基准电压、 AIN = −1.0 dBFS、50%占空比时钟。 120 100 SFDR (dBc) 90 70 SNR (dBFS) SNR/SFDR (dBFS) SNR/SFDR (dBFS/dBc) SFDRFS 100 80 60 50 40 30 80 SNRFS 60 SFDR 40 SNR 20 20 0 50 100 150 INPUT FREQUENCY (MHz) 200 0 –90 08539-057 0 –60 –40 INPUT AMPLITUDE (dBFS) –20 0 图13. AD9649-80 SNR/SFDR与输入幅度 (AIN)的关系( fIN = 9.7 MHz) 图10. AD9649-80 SNR/SFDR与输入频率 (AIN)的关系(2 V P-P满量程) 450,000 120 400,000 SFDR (dBc) 100 350,000 SNR (dBFS) 80 NUMBER OF HITS SNR/SFDR (dBFS/dBc) –80 08539-061 10 60 40 300,000 250,000 200,000 150,000 100,000 20 20 30 40 50 60 SAMPLE RATE (MSPS) 70 80 0 08539-055 0 10 N–4 N–3 N–2 图14. AD9649-80接地输入直方图 图11. AD9649-80 SNR/SFDR与采样速率的关系(AIN = 9.7 MHz) 2.0 0.5 0.4 1.5 0.3 1.0 INL ERROR (LSB) 0.2 0.1 0 –0.1 –0.2 0.5 0 –0.5 –1.0 –0.3 0 2048 4096 –2.0 6144 8192 10,240 12,288 14,336 16,384 OUTPUT CODE 0 2048 4096 6144 8192 10,240 12,288 14,336 16,384 OUTPUT CODE 图15. AD9649-80 INL误差(fIN = 9.7 MHz) 图12. AD9649-80 DNL误差(fIN = 9.7 MHz) Rev. 0 | Page 12 of 32 08539-037 –0.4 –0.5 –1.5 08539-038 DNL ERROR (LSB) N–1 N N+1 N+2 N+3 N+4 OUTPUT CODE 08539-048 50,000 AD9649 AD9649-65 除非另有说明，AVDD = 1.8 V；DRVDD = 1.8 V，最大采样速率、2 V P-P差分输入、1.0 V内部基准电压、 AIN = −1.0 dBFS、50%占空比时钟。 0 –15 –45 –60 –75 –90 5 6 –105 2 4 SFDRFS 100 SNR/SFDR (dBFS) –30 AMPLITUDE (dBFS) 120 65MSPS 9.7MHz @ –1dBFS SNR = 73.5dB (74.5dBFS) SFDR = 97.7dBc 80 SNRFS 60 SFDR 40 SNR 3 20 6 9 12 15 18 21 FREQUENCY (MHz) 24 27 30 图16. AD9649-65单音FFT(fIN = 9.7 MHz) 0 90 –60 –75 2 3 –105 4 5 12 15 18 21 FREQUENCY (MHz) 24 27 30 SNR (dBFS) 60 50 40 30 0 65MSPS 30.5MHz @ –1dBFS SNR = 73.3dB (74.3dBFS) SFDR = 99.3dBc –45 –60 –75 –90 2 –105 6 4 3 5 –120 3 6 9 12 15 18 21 FREQUENCY (MHz) 24 27 0 50 100 150 INPUT FREQUENCY (MHz) 200 图20. AD9649-65 SNR/SFDR与输入频率(AIN)的关系(2 V P-P满量程) 30 08539-031 AMPLITUDE (dBFS) 70 08539-056 9 08539-032 6 图17. AD9649-65单音FFT(fIN = 70.3 MHz) –30 SFDR (dBc) 10 3 –15 0 20 6 –120 0 –20 80 –45 –90 –60 –40 INPUT AMPLITUDE (dBFS) 100 SNR/SFDR (dBFS/dBc) –30 –80 图19. AD9649-65 SNR/SFDR与输入幅度(AIN)的关系( fIN = 9.7 MHz) 65MSPS 70.3MHz @ –1dBFS SNR = 72.6dB (73.6dBFS) SFDR = 94.1dBc –15 AMPLITUDE (dBFS) 0 –90 08539-030 3 08539-060 –120 图18. AD9649-65单音FFT(fIN = 30.5 MHz) Rev. 0 | Page 13 of 32 AD9649 AD9649-40 除非另有说明，AVDD = 1.8 V；DRVDD = 1.8 V，最大采样速率、2 V P-P差分输入、1.0 V内部基准电压、 AIN = −1.0 dBFS、50%占空比时钟。 AMPLITUDE (dB) –30 –45 –60 –75 –90 –105 4 5 3 6 6 8 10 12 14 FREQUENCY (MHz) 16 18 图21. AD9649-40单音FFT(fIN = 9.7 MHz) 0 –15 40MSPS 30.5MHz @ –1dBFS SNR = 73.2dB (74.2dBFS) SFDR = 95.7dBc –60 –75 –90 4 5 3 2 6 –120 2 4 6 8 10 12 14 FREQUENCY (MHz) 16 –80 –60 –40 INPUT AMPLITUDE (dBFS) –20 0 图23. AD9649-40 SNR/SFDR与输入幅度(AIN)的关系( fIN = 9.7 MHz) –45 –105 SFDR 40 0 –90 18 08539-029 AMPLITUDE (dBFS) –30 SNRFS 60 20 08539-028 4 80 SNR 2 –120 2 SFDRFS 100 08539-059 –15 120 40MSPS 9.7MHz @ –1dBFS SNR = 73.5dB (74.5dBFS) SFDR = 95.4dBc SNR/SFDR (dBFS) 0 图22. AD9649-40单音FFT(fIN = 30.5 MHz) Rev. 0 | Page 14 of 32 AD9649 AD9649-20 除非另有说明，AVDD = 1.8 V；DRVDD = 1.8 V，最大采样速率、2 V P-P差分输入、1.0 V内部基准电压、 AIN = −1.0 dBFS、50%占空比时钟。 AMPLITUDE (dBFS) –30 –45 –60 –75 –90 –105 2 4 5 3 6 图24. AD9649-20单音FFT（fIN = 9.7 MHz） –15 20MSPS 30.5MHz @ –1dBFS SNR = 73.2dB (74.2dBFS) SFDR = 98.1dBc –45 –60 –75 –90 –105 2 4 6 5 3 –120 950k 1.90 2.85 3.80 4.75 5.70 6.65 7.60 8.55 9.50 FREQUENCY (MHz) SFDR (dBc) 40 SNR (dBc) –90 –80 –70 –60 –50 –40 –30 INPUT AMPLITUDE (dBFS) –20 –10 图26. AD9649-20 SNR/SFDR与输入幅度 (AIN)的关系（ fIN = 9.7 MHz） 08539-026 AMPLITUDE (dBFS) –30 60 0 –100 08539-024 950k 1.90 2.85 3.80 4.75 5.70 6.65 7.60 8.55 9.50 FREQUENCY (MHz) SNR (dBFS) 80 20 –120 0 SFDR (dBFS) 100 图25. AD9649-20单音FFT（fIN = 30.5 MHz） Rev. 0 | Page 15 of 32 0 08539-058 –15 120 20MSPS 9.7MHz @ –1dBFS SNR = 73.5dBFS (74.5dBFS) SFDR = 97.2dBc SNR/SFDR (dBc/dBFS) 0 AD9649 等效电路 DRVDD AVDD 08539-039 08539-042 VIN± 图27. 等效模拟输入电路 图31. 等效D0至D13和OR数字输出电路 DRVDD AVDD SCLK/DFS, MODE, SDIO/PDWN VREF 30kΩ 08539-047 7.5kΩ 350Ω 08539-043 375Ω 图28. 等效VREF电路 图32. 等效SCLK/DFS、MODE和SDIO/PDWN输入电路 AVDD DRVDD AVDD 375Ω 30kΩ 350Ω CSB 08539-045 08539-046 SENSE 图29. 等效SENSE电路 CLK+ 图 33. 等效CSB输入电路 5Ω 15kΩ 0.9V AVDD 15kΩ 5Ω RBIAS AND VCM 375Ω 08539-044 08539-040 CLK– 图30. 等效时钟输入电路 图34. 等效RBIAS、VCM电路 Rev. 0 | Page 16 of 32 AD9649 工作原理 AD9649架构由一个多级、流水线式ADC组成。各级均提供 最终会在输入端形成一个低通滤波器，用来限制无用的宽 充分的重叠，以便校正上一级的Flash误差。各个级的量化 带噪声。欲了解更多信息，请参阅应用笔记AN-742、 输出组合在一起，在数字校正逻辑中最终形成一个14位转换 AN-827以及Analog Dialogue的文章“用于宽带模数转换器的 结果。流水线结构允许第一级处理新的输入采样点，而其 变压器耦合前端”(第39卷，2005年4月)。通常，模数转换 它级继续处理之前的采样点。采样在时钟的上升沿进行。 的精度取决于应用。 除最后一级以外，流水线的每一级都由一个低分辨率Flash 输入共模 型ADC、与之相连的一个开关电容DAC和一个级间余量放 AD9649的模拟输入端无内部直流偏置。因此，在交流耦合 大器(例如乘法数模转换器MDAC)组成。余量放大器用于 应用中，用户必须提供外部直流偏置。为能够获得最佳性 放大重构DAC输出与Flash型输入之间的差，用于流水线的 能，建议用户对器件进行设置，使得VCM = AVDD/2；但器件 下一级。为了便于实现Flash误差的数字校正，每一级设定 在更宽的范围内都能获得合理的性能，如图36和图37所示。 了一位的冗余量。最后一级由一个Flash型ADC组成。 100 输出级模块能够实现数据对齐，执行误差校正，并且能将 SFDR (dBc) 数据传输到CMOS输出缓冲器。输出缓冲器需要单独供电 冲器进入高阻态。 模拟输入考虑 AD9649的模拟输入端是一个差分开关电容电路，设计用于 处理差分输入信号。该电路支持宽共模范围，同时能保持 90 SNR/SFDR (dBFS/dBc) (DRVDD)，允许调整输出电压摆幅。在掉电期间，输出缓 80 SNR (dBFS) 70 60 出色的性能。当输入共模电压为中间电源电压时，信号相 0.6 1.2 1.3 1.3 图36. SNR/SFDR与输入共模电压的关系 (fIN = 32.1 MHz，fS = 80 MSPS) H CPAR H VIN+ 100 CSAMPLE S S S CSAMPLE H CPAR H SFDR (dBc) 90 SNR/SFDR (dBFS/dBc) S 08539-006 VIN– 0.7 0.8 0.9 1.0 1.1 INPUT COMMON-MODE VOLTAGE (V) 08539-049 50 0.5 08539-050 关误差最小，并且能实现最佳性能。 图35. 开关电容输入电路 80 SNR (dBFS) 70 60 输入电路根据时钟信号，在采样模式和保持模式之间切换 (见图35)。当输入电路切换到采样模式时，信号源必须能 50 0.5 够对采样电容充电，并且在半个时钟周期内完成建立。每 个输入端都串联一个小电阻，可以降低从驱动源输出级注 而实现ADC的最大带宽。在高中频(IF)下驱动转换器前端 时，必须使用低Q电感或铁氧体磁珠。输入端可以使用一 0.7 0.8 0.9 1.0 1.1 INPUT COMMON-MODE VOLTAGE (V) 1.2 图37. SNR/SFDR与输入共模电压的关系 (fIN = 10.3 MHz，fS = 20 MSPS) 入的峰值瞬态电流。此外，输入端的每一侧可以使用低Q 电感或铁氧体磁珠，以减小模拟输入端的高差分电容，从 0.6 芯片通过VCM引脚提供板上共模基准电压。必须用一个0.1 μF电容对VCM引脚去耦到地，如“应用信息”部分所述。 个并联电容或两个单端电容，以提供匹配的无源网络。这 Rev. 0 | Page 17 of 32 AD9649 差分输入配置 器的噪声性能无法满足要求以达到AD9649真正的SNR性 通过差分输入配置驱动AD9649时，可实现芯片的最佳性 能。在SNR为关键参数的10 MHz以上应用中，建议使用的 能。在基带应用中，AD8138、ADA4937-2和ADA4938-2差 输入配置是差分双巴伦耦合(见图41)。 分驱动器能够为ADC提供出色的性能和灵活的接口。 频率在第二奈奎斯特区域内的时候，除了使用变压器耦合 通过AD9649的VCM引脚，可以方便地设置ADA4938-2的 输入外，还可以使用AD8352差分驱动器，实例如图42所 输出共模电压(见图38)；驱动器可以配置为Sallen-Key滤波 示。更多信息参见AD8352数据手册。 器拓扑电路结构，从而对输入信号进行带宽限制。 在任何配置中，并联电容值C均取决于输入频率和源阻 76.8Ω 90Ω 10pF ADA4938-2 0.1µF 120Ω VIN– 出了设置RC网络的建议值。不过，这些值取决于输入信 AVDD 号，且只能用作初始参考。 ADC 33Ω VCM VIN+ 200Ω 表9. RC网络示例 图38. 利用ADA4938-2进行差分输入配置 在SNR为关键参数的低于大约10 MHz基带应用中，建议使 用的输入配置是差分变压器耦合，如图39的示例。为实现 单端输入配置 模拟输入偏置，须将VCM电压连接到至变压器次级绕组的 单端输入在对成本敏感的应用中可以满足性能要求。在此 中心抽头处。 配置中，由于输入共模摆幅较大，因此会降低无杂散动态 VIN+ R 2V p-p 串联电阻 (Ω/每电阻) 差分电容C (pF) 33 22 125 开路 频率范围(MHz) 0 至 70 70 至 200 49.9Ω 范围(SFDR)和失真性能。如果每个输入端的各信号源阻抗 都是匹配的，则对信噪比(SNR)性能的影响极小。图40显 ADC C R 示了典型的单端输入配置。 VCM 08539-008 VIN– 0.1µF 10µF AVDD 1kΩ 图39. 差分变压器耦合配置 1V p-p 选择变压器时，必需考虑其信号特性。大多数射频变压器 49.9Ω 0.1µF R AVDD 在工作频率低于几兆赫兹时，产生饱和现象。信号功率过 10µF 0.1µF ADC C 1kΩ 大也可导致磁芯饱和，从而导致失真。 VIN+ 1kΩ R VIN– 1kΩ 当输入频率处于第二或更高奈奎斯特区域时，大多数放大 图40. 单端输入配置 0.1µF 0.1µF 2V p-p R VIN+ 25Ω S S P 0.1µF 25Ω ADC C 0.1µF R VCM VIN– 08539-010 PA 图41. 差分双巴伦输入配置 VCC ANALOG INPUT 0Ω 16 1 8, 13 11 2 CD RD RG 3 5 0.1µF 0Ω R VIN+ 200Ω 10 ADC C AD8352 4 ANALOG INPUT 0.1µF 0.1µF 0.1µF 200Ω R 14 0.1µF 0.1µF 图42. 利用AD8352进行差分输入配置 Rev. 0 | Page 18 of 32 VIN– VCM 08539-011 0.1µF 08539-009 VIN 抗，并且可能需要降低电容量或去掉该并联电容。表9列 33Ω 08539-007 200Ω AD9649 0 用内部1.0 V基准电压或外部施加的1.0 V基准电压来配置。 在接下来的部分中，将对各种基准电压模式进行介绍。“基 准电压去耦”部分详细描述基准电压的最佳PCB布局布线。 内部基准电压连接 AD9649的内置比较器可检测出SENSE引脚的电压，从而将 基 准 电 压 配 置 成 两 种 可 能 的 模 式 之 一 ( 见 表 10) 。 如 果 SENSE引脚接地，则基准放大器开关与内部电阻分压器相 连(见图43)，因而将VREF设为1.0 V。 –0.5 –1.0 INTERNAL VREF = 0.996V –1.5 –2.0 –2.5 –3.0 0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 LOAD CURRENT (mA) VIN+ 08539-014 AD9649内置稳定、精确的1.0 V基准电压源。VREF可以利 REFERENCE VOLTAGE ERROR (%) 基准电压源 图44. VREF精度与负载电流的关系 VIN– 4 3 ADC CORE 2 0.1µF SELECT LOGIC SENSE 0.5V 0 –1 –2 –3 –4 08539-012 ADC VREF ERROR (mV) 1 –5 图43. 内部基准电压配置 –6 –40 –20 如需利用AD9649的内部基准电压来驱动多个转换器，从而 提高增益的匹配度，则必须考虑到其它转换器对基准电压 的负载。图44说明负载如何影响内部基准电压。 0 20 40 TEMPERATURE (°C) 60 80 08539-052 1.0µF VREF ERROR (mV) VREF 图45. 典型VREF漂移 将SENSE引脚与AVDD相连，可以禁用内部基准电压，从而 允许使用外部基准电压。内部基准电压缓冲器对外部基准 外部基准电压 电压的负载相当于7.5 kΩ负载(见图28)。内部缓冲器为ADC 采用外部基准电压有可能进一步提高ADC增益精度、改 内核生成正、负满量程基准电压。因此，外部基准电压的 善热漂移特性。图45显示内部基准电压为1.0 V时的典型漂 最大值为1.0 V。 移特性。 表10. 基准电压配置表 所选模式 固定内部基准电压 固定外部基准电压 SENSE电压(V) AGND 至 0.2 AVDD 相应的VREF (V) 1.0，内部 1.0，施加于外部VREF引脚 Rev. 0 | Page 19 of 32 相应的差分范围(Vp-p) 2.0 2.0 AD9649 时钟输入考虑 这样，既可以防止时钟的大电压摆幅馈通至AD9649的其它 为了充分发挥芯片的性能，应利用一个差分信号作为 部分，还可以保留信号的快速上升和下降时间，这一点对 AD9649采样时钟输入端(CLK+和CLK−)的时钟信号。该信号 低抖动性能来说非常重要。 通常使用变压器或电容器交流耦合到CLK+和CLK−引脚内。 CLK+和CLK−引脚有内部偏置(见图46)，无需外部偏置。 如果没有低抖动的时钟源，那么，另一种方法是对差分 PECL信号进行交流耦合，并传输至采样时钟输入引脚(如 AVDD 图49所示)。AD9510/AD9511/AD9512/AD9513/AD9514/ AD9515/AD9516/AD9517时钟驱动器具有出色的抖动性能。 0.9V CLK– 0.1µF CLOCK INPUT 2pF 08539-016 2pF CLOCK INPUT 图46. 等效时钟输入电路 时钟输入选项 0.1µF 50kΩ 50kΩ 0.1µF AD951x PECL DRIVER 240Ω 100Ω 0.1µF CLK+ ADC CLK– 08539-019 CLK+ 240Ω 图49. 差分PECL采样时钟(最高可达额定采样速率的4倍) AD9649的时钟输入结构非常灵活。CMOS、LVDS、LVPECL 或正弦波信号均可作为其时钟输入信号。无论采用哪种信 号，都必须考虑到时钟源抖动(见抖动考虑部分说明)。 图47和图48显示了两种为AD9649提供时钟信号的首选方 法。使用内部时钟分频器功能时，CLK输入速率可达额定 第三种方法是对差分LVDS信号进行交流耦合，并传输至采 样时钟输入引脚(如图50所示)。AD9510/AD9511/AD9512/ AD9513/AD9514/AD9515/AD9516/AD9517时钟驱动器具有 出色的抖动性能。 采样速率的4倍。利用射频变压器或射频巴伦，可将低抖 Mini-Circuits® ADT1-1WT, 1:1 Z 0.1µF XFMR CLOCK INPUT 0.1µF 100Ω 50Ω 0.1µF 50kΩ 0.1µF AD951x LVDS DRIVER 100Ω 0.1µF CLK+ ADC CLK– 50kΩ CLK+ ADC 0.1µF 图50. 差分LVDS采样时钟(最高可达额定采样速率的4倍) CLK– SCHOTTKY DIODES: HSMS2822 0.1µF 08539-017 CLOCK INPUT 0.1µF CLOCK INPUT 08539-020 动时钟源的单端信号转换成差分信号。 在某些应用中，可以利用单端1.8 V CMOS信号来驱动采样时 钟输入。在此类应用中，CLK+引脚直接由CMOS门电路驱 动，CLK−引脚则通过一个0.1 ěF电容旁路至地(见图51)。 图47. 变压器耦合差分时钟(3 MHz至200 MHz) VCC CLOCK INPUT 0.1µF CLK+ 1nF ADC 0.1µF 1kΩ AD951x CMOS DRIVER OPTIONAL 0.1µF 100Ω 1kΩ 50Ω 1 ADC CLK– CLK– SCHOTTKY DIODES: HSMS2822 CLK+ 0.1µF 150Ω 图48. 巴伦耦合差分时钟(最高可达额定采样速率的4倍) RESISTOR IS OPTIONAL. 08539-021 50Ω 08539-018 CLOCK INPUT 1nF 0.1µF 图51. 单端1.8 V CMOS输入时钟(频率可达200 MHz) 对于80 MHz至320 MHz的时钟频率，建议采用射频巴伦配 置；对于3 MHz至200 MHz的时钟频率，建议采用射频变压器 配置。背对背肖特基二极管跨接在变压器/巴伦次级上，可 以将输入AD9649的时钟信号偏移限制为约0.8 V P-P(差分)。 输入时钟分频器 AD9649内置一个输入时钟分频器，可对输入时钟进行1、2 或4整数倍分频。 Rev. 0 | Page 20 of 32 AD9649 时钟占空比 动的晶体控制振荡器可提供最佳时钟源。如果时钟信号来 典型的高速ADC利用两个时钟边沿产生不同的内部定时信 自其它类型的时钟源(通过门控、分频或其它方法)，则需 号，因此，它对时钟占空比非常敏感。通常，为了保持最佳 要在最后一步中利用原始时钟进行重定时。 动态性能，50%的占空比时钟容差应为±5%，如图52所示。 欲了解更多信息，请参阅ADI公司网站(www.analog.com) 时钟输入上升沿的抖动也会影响动态性能，应将其降至最 上提供的应用笔记AN-501和AN-756。 低，如本数据手册中抖动考虑部分所述。 功耗和待机模式 如图54所示，AD9649的模拟内核功耗与其采样速率成比例 80 关系。CMOS输出的数字功耗主要由数字驱动器的强度和 75 每个输出位的负载大小决定。 最大DRVDD电流值(IDRVDD)的计算公式如下： 65 IDRVDD = VDRVDD × CLOAD × fCLK × N 60 55 其中N为输出位数(对于AD9649，N = 15)。 50 当每个输出位在每个时钟周期内都发生切换时(即以fCLK/2 45 的奈奎斯特频率产生满量程方波时)，电流达到最高值。实 际操作中，DRVDD电流由输出位切换的平均数确定，后 20 30 40 50 60 POSITIVE DUTY CYCLE (%) 70 80 者取决于采样速率和模拟输入信号的特性。 图52. SNR与时钟占空比的关系 降低输出驱动器的容性负载可以很好地降低数字功耗。图 54中的数据采用与测量典型性能特性相同的工作条件得 抖动考虑 高速、高分辨率ADC对时钟输入信号的质量非常敏感。在 出，每个输出驱动器的负载为5 pF。 给定的输入频率(fINPUT)下，由于抖动(tJRMS)造成的信噪比 85 (SNR)下降(相对于低频信噪比SNRLF)可通过下式计算： 80 ANALOG CORE POWER (mW) SNRHF = −10 log[(2π × fINPUT × tJRMS)2 + 10 ( − SNRLF /10) ] 上式中，均方根孔径抖动表示时钟输入抖动规格。中频欠 采样应用对抖动尤其敏感(如图53所示)。 80 75 0.05ps 65 65 55 50 55 1 10 FREQUENCY (MHz) 30 40 50 60 CLOCK RATE (MSPS) 70 80 外部MODE引脚，将其置于掉电模式。在非SPI模式下，通 过PDWN引脚置位高电平实现掉电模式。在这种状态下， 2.0ps 2.5ps 100 20 SPI模式下，AD9649可直接通过SPI端口或通过使用可编程 1.5ps 3.0ps AD9649-20 图54. 模拟内核功耗与时钟速率的关系 1.0ps 50 AD9649-40 45 0.5ps 60 AD9649-65 60 35 10 1k ADC的典型功耗为500 μW。在掉电模式下，输出驱动器处 08539-022 SNR (dBFS) 0.2ps AD9649-80 70 40 70 45 75 08539-051 40 10 08539-053 SNR (dBFS) 70 于高阻抗状态。PDWN引脚(或SPI模式下的MODE引脚)置 图53. 信噪比与输入频率和抖动的关系 位低电平可将AD9649恢复为正常工作模式。注意，PDWN 当孔径抖动可能影响AD9649的动态范围时，应将时钟输 以数据输出驱动器电源电压(DRVDD)为基准，且不得高于 入信号视为模拟信号。为避免在时钟信号内混入数字噪 该电压。 声，时钟驱动器电源应与ADC输出驱动器电源分离。低抖 Rev. 0 | Page 21 of 32 AD9649 在掉电模式下，通过关闭基准电压、基准电压缓冲器、偏 数据输出使能功能(OEB) 置网络以及时钟，可实现低功耗。进入掉电模式时，内部 使用SPI接口时，通过可编程外部MODE引脚，可以独立设 电容放电；返回正常工作模式时，内部电容必须重新充 置每个通道的数据输出和DCO的三态。通过寄存器0x08的 电。因此，唤醒时间与处于掉电模式的时间有关；处于掉 位[6:5]使能MODE引脚的OEB功能。 电模式的时间越短，则相应的唤醒时间越短。 若MODE引脚配置为工作在传统OEB模式下，并且MODE 使用SPI端口接口时，用户可将ADC置于掉电模式或待机 引脚为低电平，则使能输出数据驱动器和DCO。若MODE 模式。如需较短的唤醒时间，可以使用待机模式，该模式 引脚处于高电平状态，则将输出数据驱动器和DCO置于高 下内部基准电压电路处于通电状态。更多信息见存储器映 阻态。OEB功能不适用于快速访问数据总线。注意，OEB 射部分。 引脚以数据输出驱动器电源电压(DRVDD)为基准，且不得 数字输出 高于该电压。 AD9649输出驱动器可以配置为与1.8 V至3.3 V CMOS逻辑 定时 系列接口。输出数据也可以多路复用到单一输出总线上， AD9649提供流水线延迟为8个时钟周期的锁存数据。在经 以降低所需的走线总数。 过时钟信号上升沿后的一个传播延迟时间(tPD)之后，产生 CMOS输出驱动器应能够提供足够的输出电流，以便驱动 输出数据。 各种逻辑电路。然而，大驱动电流可能导致在电源信号中 为减少AD9649内的瞬时现象，应尽可能缩短输出数据线的长 产生毛刺脉冲，影响转换器的性能。 度并降低输出负载。瞬时现象会降低转换器的动态性能。 因此，在那些需要ADC来驱动大容性负载或较大扇出的应 AD9649的典型最低转换速率为3 MSPS。当时钟速率低于3 用中，可能需要用到外部缓冲器或锁存器。 MSPS时，芯片的动态性能会有所下降。 在外部引脚模式下，设置SCLK/DFS引脚可以控制数据以 数据时钟输出(DCO) 偏移二进制格式或二进制补码格式输出(见表11)。 AD9649提供一路数据时钟输出(DCO)信号，用于采集外部 如应用笔记AN-877“通过SPI与高速ADC接口”中所述，在 SPI控制模式下，数据的输出格式可选择偏移二进制、二 寄存器中的数据。CMOS数据输出在DCO的上升沿有效， 除非通过SPI改变了DCO时钟的极性。时序图参见图2。 进制补码或格雷码。 表11. SCLK/DFS和SDIO/PDWN模式选择(外部引脚模式) 引脚电压 GND DRVDD SCLK/DFS 偏移二进制(默认) 二进制补码 SDIO/PDWN 正常工作(默认) 输出禁用 表12. 输出数据格式 输入(V) VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− VIN+ − VIN− 条件(V) < −VREF − 0.5 LSB = −VREF =0 = +VREF − 1.0 LSB > +VREF − 0.5 LSB 偏移二进制输出模式 00 0000 0000 0000 00 0000 0000 0000 10 0000 0000 0000 11 1111 1111 1111 11 1111 1111 1111 Rev. 0 | Page 22 of 32 二进制补码模式 10 0000 0000 0000 10 0000 0000 0000 00 0000 0000 0000 01 1111 1111 1111 01 1111 1111 1111 或 1 0 0 0 1 AD9649 内置自测(BIST)和输出测试 AD9649包括内置测试功能，支持对各通道的完整性验证， 寄存器0x0E的位0(BIST使能)，并复位PN序列发生器(寄存 同时也有利于电路板级调试。内置自测(BIST)功能可以对 器0x0E的位2，BIST启动)。BIST完成后，寄存器0x24的位0 AD9649数字数据路径的完整性进行验证。此外还提供各种 自动清0。向寄存器0x0E的位2写入0可以使PN序列从上一 输出测试选项，以便对AD9649的输出进行预测。 个值继续运行。不过，如果PN序列未复位，测试结束时签 内置自测(BIST) 名计算结果将不等于预定值。用户必须验证输出数据。 BIST能够对所选AD9649信号路径的数字部分进行详尽的 输出测试模式 测试。复位后执行BIST测试可确保器件处于已知状态。在 输出测试选项见表16的地址0x0D部分所述。当使能输出测 BIST测试期间，来自内部伪随机噪声(PN)源的数据从ADC 试模式时，ADC的模拟部分与数字后端模块断开，测试码 模块输出开始，驱动通过两个通道的数字数据路径。在数 经过输出格式化模块。有些测试码需要进行输出格式化， 据路径输出端，CRC逻辑计算数据签名。BIST序列运行 有些则不需要。将寄存器0x0D的位4或位5置1，可以将PN 512个周期后停止。序列完成后，BIST将签名结果与预定 序列测试的PN发生器复位。执行这些测试时，模拟信号可 值进行比较。如果二者一致，则BIST将寄存器0x24的位0 有可无(如有，则忽略模拟信号)，但编码时钟必不可少。 置1，表示测试通过。如果BIST测试失败，寄存器0x24的 如需了解更多信息，请参阅应用笔记AN-877：“通过SPI与 位0清0。测试期间输出相连，因此可以观察到PN序列的运 高速ADC接口”。 行过程。向寄存器0x0E写入值0x05将运行BIST测试，使能 Rev. 0 | Page 23 of 32 AD9649 串口(SPI) AD9649 SPI允许用户利用ADC内部的一个结构化寄存器空 CSB的下降沿与SCLK的上升沿共同决定帧的开始。图55为 间来配置转换器，以满足特定功能和操作的需要。SPI具 串行时序图范例，相应的定义见表5。 有灵活性，可根据具体的应用进行定制。通过串行端口， CSB可以在多种模式下工作。CSB可始终维持在低电平状 可访问地址空间、对地址空间进行读写。存储空间以字节 态，从而使器件一直处于使能状态；这称作流。CSB可以 为单位进行组织，并且可以进一步细分成多个区域，如存 在字节之间停留在高电平，这样可以允许其他外部时序。 储器映射部分所述。如需了解详细操作信息，请参阅应用 CSB引脚拉高时，SPI功能处于高阻态模式。在该模式下， 笔记AN-877：“通过SPI与高速ADC接口”。 可以开启SPI引脚的第二功能。 使用SPI的配置 在一个指令周期内，传输一条16位指令。在指令传输后将 该 ADC的 SPI由 三 部 分 组 成 ： SCLK(SCLK/DFS)、 SDIO 进行数据传输，数据长度由W0位和W1位共同决定，如图 (SDIO/PDWN)和CSB(见表13)。SCLK(串行时钟)引脚用于 55所示。 同步ADC的读出和写入数据。SDIO(串行数据输入/输出)双 所有数据均由8位字组成。多字节串行数据传输帧的第一 功能引脚允许将数据发送至内部ADC存储器映射寄存器或 个字节的第一位表示发出的是读命令还是写命令。这样就 从寄存器中读出数据。CSB(片选信号)引脚是低电平有效控 能在串行帧的适当位置，将串行数据输入/输出(SDIO)引脚 制引脚，它能够使能或者禁用读写周期。 的数据传输方向设置为输入或输出。 表13. 串行端口接口引脚 除了字长，指令周期还决定串行帧是读操作指令还是写操 引脚 SCLK 作指令，从而通过串行端口对芯片编程或读取片上存储器 SDIO CSB 功能 串行时钟。串行移位时钟输入，用来同步 串行接口的读、写操作。 串行数据输入/输出。双功能引脚；通常 用作输入或输出，取决于发送的指令和 时序帧中的相对位置。 片选信号。低电平有效控制信号，用来选通读写周期。 内的数据。如果指令是回读操作，则执行回读操作会使串 行数据输入/输出(SPIO)引脚的数据传输方向，在串行帧的 一定位置由输入改为输出。 数据可通过MSB优先模式或LSB优先模式发送。芯片上电 后，默认采用MSB优先的方式，可以通过SPI端口配置寄存 器来更改数据发送方式。如需了解更多关于该特性及其它 特性的信息，请参阅应用笔记AN-877：“通过SPI与高速 ADC接口”。 tHIGH tDS tS tDH tCLK tH tLOW CSB SDIO DON’T CARE DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 图55. 串行端口接口时序图 Rev. 0 | Page 24 of 32 D5 D4 D3 D2 D1 D0 DON’T CARE 08539-023 SCLK DON’T CARE AD9649 硬件接口 表13中所描述的引脚构成用户编程器件与AD9649串行端口 之间的物理接口。当使用SPI接口时，SCLK引脚和CSB引 脚用作输入引脚。SDIO引脚是双向引脚，在写入阶段，用 表14. 模式选择 引脚 SDIO/PDWN 作输入引脚；在回读阶段，用作输出引脚。 SPI接口非常灵活，FPGA或微控制器均可控制该接口。有 SCLK/DFS 关 一 种 SPI配 置 方 法 的 详 细 信 息 ， 请 参 考 应 用 笔 记 AN-812：基于微控制器的串行端口接口(SPI)启动电路。 当需要转换器充分发挥其全动态性能时，应禁用SPI端 口。通常SCLK信号、CSB信号和SDIO信号与ADC时钟是 异步的，因此，这些信号中的噪声会降低转换器性能。如 外部电压 DRVDD AGND(默认) DRVDD AGND(默认) SPI访问特性 表15简要说明了可通过SPI访问的一般特性。如需详细了解 这些特性，请参阅应用笔记AN-877：“通过SPI与高速ADC 接口”。AD9649器件特定的特性详见表16。 果其它器件使用板上SPI总线，则可能需要在该总线与 表15. 可通过SPI访问的特性 AD9649之间连接缓冲器，以防止这些信号在关键的采样周 特性 模式 失调调整 测试模式 期内，在转换器的输入端发生变化。 不使用SPI接口时，SDIO/PDWN和SCLK/DFS引脚可以发 挥第二功能。在器件上电期间，当这些引脚与DRVDD或 接地端连接时，这些引脚可起到特定的作用。“数字输出” 部分介绍了AD9649支持的绑定功能。 配置 芯片掉电模式 正常工作(默认) 二进制补码使能 偏移二进制使能 输出模式 输出相位 输出延迟 不使用SPI的配置 在不使用SPI控制寄存器接口的应用中，SDIO/PDWN引脚 和SCLK/DFS引脚用作独立的CMOS兼容控制引脚。当器件 上电后，假设用户希望将这些引脚用作静态控制线，以控 制掉电和输出数据格式。 在此模式下，CSB片选引脚应与DRVDD相连，以禁用串行 端口接口。 Rev. 0 | Page 25 of 32 描述 允许用户设置掉电模式或待机模式 允许用户以数字方式调整转换器失调 允许用户设置测试模式，以便在输出位 上获得已知数据 允许用户设置输出 允许用户设置输出时钟极性 允许用户改变DCO延迟 AD9649 存储器映射 读取存储器映射寄存器表 默认值 存储器映射寄存器表(见表16)的每一行有8位。存储器映射 AD9649复位后，将向关键寄存器内载入默认值。存储器映 大致分为四个部分：芯片配置寄存器(地址0x00至地址 像寄存器表(见表16)列出了各寄存器的默认值。 0x02)；器件传送寄存器(地址0xFF)；程序寄存器，包括设 逻辑电平 置、控制和测试(地址0x08至地址0x2A)；以及数字特性控 以下是逻辑电平的术语说明： 制寄存器(地址0x101)。 • “置位”指将某位设置为逻辑1或向某位写入逻辑1。 表16列出了每个十六进制地址的十六进制默认值。位7 (MSB)栏 为 给 定 十 六 进 制 默 认 值 的 起 始 位 。 例 如 ， • “清除位”指“位设置为逻辑0”或“向某位写入逻辑0”。 OR/MODE选择寄存器(地址0x2A)的十六进制默认值为 传送寄存器映射 0x01。这表示在地址0x2A中，位[7:1] = 0、位 0 = 1。该设 地址0x08至地址0x18被屏蔽。因此，向这些地址进行写操 置 为 OR/MODE的 默 认 设 置 。 默 认 值 导 致 可 编 程 外 部 作不会影响器件运行，除非向地址0xFF写入0x01，设置了 MODE/OR引脚(引脚23)充当超范围数字输出。如需了解更 传输位，从而发出了传输命令。这样，设置传输位时，就 多关于该功能及其它功能的信息，请参阅应用笔记 可以在内部同时更新这些寄存器。设置传输位时，内部进 AN-877：“通过SPI与高速ADC接口”。该文档详细描述了 行更新，然后传输位自动清零。 寄存器0x00至寄存器0xFF控制的功能。表16之后的“存储器 映射寄存器描述”部分介绍了其它寄存器(寄存器0x101)。 禁用的地址 此器件目前不支持SPI映射中未包括的所有地址和位。有 效地址中未使用的位应写为0。当一个地址(例如地址0x2A) 仅有部分位处于禁用状态时，才需要对这些位置进行写操 作。如果整个地址(例如地址0x13)均禁用，则SPI映射中不 包括该地址，不应对该地址进行写操作。 Rev. 0 | Page 26 of 32 AD9649 存储器映射寄存器表 此器件目前不支持表16中未包括的所有地址和位。 表16. 地址 (十六 进制) 寄存器名称 芯片配置寄存器 0x00 SPI端口配置 0x01 芯片ID 0x02 芯片等级 器件传送寄存器 0xFF 传输 程序寄存器 0x08 模式 (MSB) 位7 位6 位5 位4 位3 位2 0 LSB优先 软复位 1 1 软复位 位1 (LSB) 位0 默认值 (十六 进制) 默认值注释 LSB优先 0 0x18 8位芯片ID，位[7:0] AD9649 = 0x6F 开路 开路 速度等级ID，位[6:4] (在芯片ID下确定器件等级) 20 MSPS = 000 40 MSPS = 001 65 MSPS = 010 80 MSPS = 011 开路 开路 开路 外部 引脚23 MODE 输入 使能 外部引脚23在 高电平下工作 00 = 完全掉电 01 = 待机 10 = 普通模式， 输出禁用 11 = 普通模式， 输出使能 开路 开路 开路 开路 开路 开路 开路 开路 00 = 芯片运行 01 = 完全掉电 10 = 待机 11 = 芯片宽频 数字复位 0x0B 时钟分频 0x0D 测试模式 用户测试模式 00 = 单一 01 = 交替 10 = 单一一次 11 = 交替一次 复位PN 长序列 产生复位 PN短序列 0x0E BIST使能 开路 开路 开路 0x10 失调调整 开路 只读 传输 时钟分频器，位[2:0]时钟分频比 000 = 1分频 001 = 2分频 011 = 4分频 输出测试模式，位[3:0](局部) 0000 = 关(默认) 0001 = 中间电平短路 0010 = 正FS 0011 = 负FS 0100 = 交替棋盘形式 0101 = PN 23序列 0110 = PN 9序列 0111 = 1/0字交替 1000 = 用户输入 1001 = 1/0位反转 1010 = 1×同步 1011 = 一位高电平 1100 = 混合位频率 Open BIST init Open 8位器件失调调整，位[7:0](局部) 失调调整以LSB为单位，从+127到-128(二进制补码格式) Rev. 0 | Page 27 of 32 BIST enable 半字节之间是 镜像关系，使得 无论在何种移位 模式下，LSB优先 或MSB优先模式 寄存器均能正确 记录数据。 唯一芯片ID， 用来区分器件； 只读。 只读 唯一速度等级ID， 用来区分器件； 只读。 0x00 从主移位寄存器 向从移位寄存器 同步传输数据。 0x00 决定芯片的 一般工作模式。 0x00 分频比为 该值加上1 0x00 置1时，测试 数据将取代 正常数据被 置于输出 引脚上。 0x00 位0置1时， BIST功能启动 0x00 器件失调调整 AD9649 地址 (十六 进制) 寄存器名称 0x14 输出模式 0x15 输出调整 0x16 输出相位 DCO输出 开路 极性 0 = 正常 1 = 反转 开路 0x17 输出延迟 使能 开路 DCO延迟 使能 数据 延迟 0x19 USER_PATT1_LSB B7 B6 B5 B4 0x1A USER_PATT1_MSB B15 B14 B13 0x1B USER_PATT2_LSB B7 B6 0x1C USER_PATT2_MSB B15 B14 0x24 BIST签名LSB 0x2A OR/MODE选择 数字特性控制寄存器 0x101 USR2 (MSB) 位7 位6 00 = 3.3 V CMOS 10 = 1.8 V CMOS 位5 位4 开路 输出禁用 开路 位3 位2 位1 (LSB) 位0 默认值 (十六 进制) 默认值注释 输出反向 00 = 偏移二进制 01 = 二进制补码 10 = 格雷码 11 = 偏移二进制 0x00 配置输出和 数据格式。 1.8 V 数据驱动强度 00 = 1条 01 = 2条 10 = 3条(默认) 11 = 4条 0x22 配置输出和 数据格式。 输入时钟相位调整，位[2:0] (值为相位延迟的输入时钟周期数) 000 = 无延迟 001 = 1输入时钟周期 010 = 2输入时钟周期 011 = 3输入时钟周期 100 = 4输入时钟周期 101 = 5输入时钟周期 110 = 6输入时钟周期 111 = 7输入时钟周期 0x00 用于利用全局 时钟分频的器 件上，决定使 用分频器输出 的哪一个相位 来提供输出时 钟；内部锁存 不受影响 0x00 设置输出时钟 的精密输出延 迟，但不改变 内部时序。 B3 DCO/数据延迟，位[2:0] 000 = 0.56 ns 001 = 1.12 ns 010 = 1.68 ns 011 = 2.24 ns 100 = 2.80 ns 101 = 3.36 ns 110 = 3.92 ns 111 = 4.48 ns B2 B1 B0 0x00 B12 B11 B10 B9 B8 0x00 B5 B4 B3 B2 B1 B0 0x00 B13 B12 B11 B10 B9 B8 0x00 用户定义的码 1 LSB 用户定义的码 1 MSB 用户定义的码 2 LSB 用户定义的码 2 MSB BIST签名的 低字节， 只读 通过地址0x08 选择I/O功能，用 于外部引脚23的 MODE(输入) 或OR(输出) 3.3 V 数据驱动强度 00 = 1条(默认) 01 = 2条 10 = 3条 11 = 4条 1.8 V DCO 驱动强度 00 = 1条 01 = 2条 10 = 3条(默认) 11 = 4条 3.3 V DCO 驱动强度 00 = 1条(默认) 01 = 2条 10 = 3条 11 = 4条 开路 开路 开路 BIST签名，位[7:0] 0x00 开路 开路 开路 开路 开路 开路 开路 0= MODE 1 = OR (default) 0x01 1 开路 开路 开路 使能 GCLK 检测 运行 GCLK 开路 禁用SDIO 下拉电阻 0x88 Rev. 0 | Page 28 of 32 对小于5 MHz的 时钟速率使能 内部振荡器 AD9649 位2—运行GCLK 存储器映射寄存器描述 如需了解有关寄存器0x00至寄存器0xFF所控制功能的更 位2使能GCLK振荡器。对于某些编码速率低于10 MSPS的 多信息，请参阅应用笔记AN-877：“通过SPI与高速ADC 应用，最好将此位置于高电平，以取代GCLK检测器。 接口”。 位0—禁用SDIO下拉电阻 USR2(寄存器0x101) 位0可以置于高电平以禁用SDIO引脚内置的30 kΩ下拉电 位3—使能GCLK检测 阻；当许多器件连接到SPI总线时，它可以用来限制负载。 位3通常置于高电平，使能一个检测约5 MSPS以下编码速 率的电路。当检测到编码速率较低时，内部振荡器GCLK 使能，以确保多个电路能够正常工作。如果此位置于低电 平，则检测器禁用。 Rev. 0 | Page 29 of 32 AD9649 应用信息 多个均等的部分。这样，在回流焊过程中，可在ADC与 设计指南 在进行AD9649的系统设计和布局之前，建议设计者先熟悉 PCB之间提供多个连接点。而一个连续的、无分割的平面 下述设计指南，其中探讨了某些引脚所需的特殊电路连接 则仅可保证在ADC与PCB之间有一个连接点。如需了解 和布局布线要求。 有关封装和芯片级封装PCB布局布线的详细信息，请参 电源和接地建议 (www.analog.com)。 阅 应 用 笔 记 AN-772： “LFCSP封 装 设 计 与 制 造 指 南 ” 当连接电源至AD9649时，强烈建议使用两个独立的电源。 使用一个1.8 V电源作为模拟电源(AVDD)；使用另一个1.8 V 至3.3 V电源作为数字输出电源(DRVDD)。如果必须共用一 编码时钟 为 使 AD9649获 得 最 佳 动 态 性 能 ， 使 用 一 个 50%占 空 比 个1.8 V AVDD和DRVDD电源，则必须用铁氧体磁珠或滤波 (±5%)的低抖动编码时钟源向其供应时钟。 扼流圈隔离AVDD与DRVDD域，并分别用去耦电容去 VCM 耦。可以使用多个不同的去耦电容以支持高频和低频。去 VCM引脚应通过一个0.1 μF电容去耦至地(见图39)。 耦电容应放置在接近PCB入口点和接近器件引脚的位置， RBIAS 并尽可能缩短走线长度。 AD9649要求用户将一10 kΩ电阻置于RBIAS引脚与地之间。 AD9649仅需要一个PCB接地层。对PCB模拟、数字和时钟 该电阻用来设置ADC内核的主基准电流，该电阻容差至少 模块进行合理去耦和巧妙分隔，可以轻松获得最佳性能。 为1%。 裸露焊盘散热块建议 基准电压源去耦 裸露焊盘(引脚0)是AD9649的唯一接地连接，因此，必须 VREF引脚应通过外部一个低ESR 0.1 μF陶瓷电容和一个低 将它连接到客户PCB上的模拟地(AGND)。为实现最佳的 ESR 1.0 μF电容的并联去耦至地。 电气性能和热性能，PCB上裸露(无阻焊膜)的连续铜平面 SPI端口 应与AD9649的裸露焊盘(引脚0)匹配。 当需要转换器充分发挥其全动态性能时，应禁用SPI端 铜平面上应有多个通孔，获得尽可能低的热阻路径以通过 口。通常SCLK信号、CSB信号和SDIO信号与ADC时钟是 PCB底部进行散热。应采用绝缘环氧化物来填充或堵塞这 异步的，因此，这些信号中的噪声会降低转换器性能。如 些通孔。 果其它器件使用板上SPI总线，则可能需要在该总线与 为了最大化地实现ADC与PCB之间的覆盖与连接，应在 AD9649之间连接缓冲器，以防止这些信号在关键的采样周 PCB上覆盖一个丝印层，以便将PCB上的连续平面划分为 期内，在转换器的输入端发生变化。 Rev. 0 | Page 30 of 32 AD9649 外形尺寸 0.60 MAX 5.00 BSC SQ 0.60 MAX 25 24 TOP VIEW 0.50 BSC 4.75 BSC SQ 0.50 0.40 0.30 12° MAX 1.00 0.85 0.80 EXPOSED PAD (BOTTOM VIEW) 17 16 0.80 MAX 0.65 TYP 0.30 0.23 0.18 3.65 3.50 SQ 3.35 9 8 0.25 MIN 3.50 REF 0.05 MAX 0.02 NOM SEATING PLANE PIN 1 INDICATOR 1 0.20 REF COPLANARITY 0.08 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-VHHD-2 100608-A PIN 1 INDICATOR 32 图56. 32引脚引脚架构芯片级封装[LFCSP_VQ] 5 mm × 5 mm，超薄体 (CP-32-4) 图示尺寸单位：mm 订购指南 型号 AD9649BCPZ-80 1, 2 AD9649BCPZRL7-801, 2 AD9649BCPZ-651, 2 AD9649BCPZRL7-651, 2 AD9649BCPZ-401, 2 AD9649BCPZRL7-401, 2 AD9649BCPZ-201, 2 AD9649BCPZRL7-201, 2 AD9649-80EBZ1 AD9649-65EBZ1 AD9649-40EBZ1 AD9649-20EBZ1 1 2 温度范围 –40°C 至 +85°C –40°C 至 +85°C –40°C 至 +85°C –40°C 至 +85°C –40°C 至 +85°C –40°C 至 +85°C –40°C 至 +85°C –40°C 至 +85°C 封装描述 32 引脚引脚架构芯片级封装(LFCSP_VQ) 32 引脚引脚架构芯片级封装(LFCSP_VQ) 32 引脚引脚架构芯片级封装(LFCSP_VQ) 32 引脚引脚架构芯片级封装(LFCSP_VQ) 32 引脚引脚架构芯片级封装(LFCSP_VQ) 32 引脚引脚架构芯片级封装(LFCSP_VQ) 32 引脚引脚架构芯片级封装(LFCSP_VQ) 32 引脚引脚架构芯片级封装(LFCSP_VQ) 评估板 评估板 评估板 评估板 Z = 符合RoHS标准的器件。 裸露焊盘(引脚0)是芯片上的唯一接地连接，必须连接到PCB AGND。 Rev. 0 | Page 31 of 32 封装选项 CP-32-4 CP-32-4 CP-32-4 CP-32-4 CP-32-4 CP-32-4 CP-32-4 CP-32-4 AD9649 注释 ©2009 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D08539sc-0-10/09(0) Rev. 0 | Page 32 of 32