補足説明 この補足説明は、2010 年 1 月 15 日現在、アナログ・デバイセズ株式会社で確認した内容 を記したものです。 なお、英語のデータシート改版時に、これらが変更される場合があります。 作成年月日： 2010 年 1 月 15 日 製品名：AD9461 対象となるデータシートのリビジョン(Rev)：Rev.0 補足説明箇所： P.3, P.4 英文データシートの SPECIFICATIONS の部分で、 「specified minimum sampling rate」 と記述がありますが、日本語データシートの当該部分はわかりやすいように「特に記載の ない限りサンプリング・レート = 130 MSPS」と和訳しております。 本 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 16ビット、130 MSPS IF サンプリングADC AD9461 特長 機能ブロック図 130 MSPS のサンプリング・レー トを保証 AGND AVDD1 AVDD2 SNR：78.7 dBFS／SFDR：90 dBc @ 10 MHz（3.4 V p-p 入力、130 MSPS） DFS AD9461 SNR：77.7 dBFS @ 170.3 MHz 入力（4.0 V p-p 入力、130 MSPS） SNR：77.0 dBFS／SFDR：84 dBc @ 170 MHz 入力（3.4 V p-p 入力、 130 MSPS） DRGND DRVDD DCS MODE BUFFER VIN+ VIN– T/H PIPELINE ADC 16 SNR：76.3 dBFS／SFDR：86 dBc @ 225 MHz 入力（3.4 V p-p 入力、 125 MSPS） SFDR：89 dBFS @ 169/170 MHz（130 MSPS）の 2 トーン入力 ジッタ：60 fsec rms CLK+ CLK– CLOCK AND TIMING MANAGEMENT CMOS OR LVDS OUTPUT STAGING 2 32 OUTPUT MODE OR D15 TO D0 2 DCO REF DNL = ±0.6 LSB（typ） VREF SENSE REFT REFB INL = ±5.0 LSB（typ） 2.0～4.0 V p-p の差動フルスケール入力 06011-001 優れた直線性 図 1. バッファ付きアナログ入力 LVDS 出力（ANSI-644 準拠）または CMOS 出力 データ・フォーマット：オフセット・バイナリまたは 2 の補数 出力クロック内蔵 アプリケーション MRI レシーバ 入力電圧範囲、データ・フォーマット、出力データ・モードなど を選択できるため、各種の動作条件を設定できます。 マルチキャリア、マルチモードの携帯電話レシーバ アンテナ・アレイの位置決め AD9461 は、鉛フリーの 100 ピン表面実装プラスチック・パッケー ジ（100 ピン TQFP_EP）を採用し、工業用温度範囲（−40～+85°C） で仕様規定されています。 パワーアンプのリニアライゼーション ブロードバンド無線 レーダ 赤外線画像処理 製品のハイライト 通信用計測機器 概要 AD9461 は、トラック＆ホールド回路を内蔵した 16 ビット、モノ リシックのサンプリング A/D コンバータ（ADC）であり、性能、 小型サイズ、使いやすさの面で最適化されています。最大 130 MSPS の変換レートで動作し、計測機器、医用画像処理、基地局 （<100 MHz）／IF 周波数を使用するレーダ・レシーバなどに最適 です。 この ADC の動作性能を十分に実用化するには、3.3V および 5.0V の電源と低電圧の差動入力クロックが必要です。大部分のアプリ ケーションでは、リファレンスやドライバ部品を外付けする必要 がありません。データ出力は CMOS または LVDS 互換（ANSI-644 準拠）であり、短距離のパターン配線に対して、全体の駆動電流 値を低減することができます。 Rev. 0 1. 真の 16 ビット直線性。 2. 高性能：データ・アクイジション、計測機器、MRI（磁気共 鳴画像処理）、レーダ・レシーバなどの基地局 IF アプリケー ション向けに非常に優れた SNR 性能を発揮。 3. 使いやすさ：リファレンス、アナログ入力電圧範囲を調整 できる高入力インピーダンスのトラック＆ホールド回路、 データの取込みを容易にする出力クロックを内蔵。 4. 鉛フリーの 100 ピン TQFP_EP パッケージ。 5. クロック・デューティサイクル・スタビライザ（DCS）が、 広範なクロック・パルス幅で ADC 全体の性能を維持 6. 信号が指定の入力電圧範囲を超えたことを示す OR（アウト オブレンジ）出力 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関 して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナ ログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は、予 告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。 ※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。 ©2006 Analog Devices, Inc. All rights reserved. 社／〒105-6891 東京都港区海岸 1-16-1 ニューピア竹芝サウスタワービル 電話 03（5402）8200 大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36 新大阪トラストタワー 電話 06（6350）6868 本 AD9461 目次 特長......................................................................................................1 ピン配置と機能の説明 ...................................................................... 8 機能ブロック図 ..................................................................................1 等価回路............................................................................................ 12 アプリケーション ..............................................................................1 代表的な性能特性............................................................................ 13 概要......................................................................................................1 用語の説明........................................................................................ 16 製品のハイライト ..............................................................................1 動作原理............................................................................................ 17 改訂履歴..............................................................................................2 アナログ入力とリファレンスの概要 ........................................ 17 仕様......................................................................................................3 クロック入力に関する留意事項 ................................................ 18 DC 仕様 ...........................................................................................3 電源に関する留意事項................................................................ 19 AC 仕様 ...........................................................................................4 デジタル出力................................................................................ 19 デジタル仕様..................................................................................5 タイミング.................................................................................... 20 スイッチング仕様..........................................................................5 動作モードの選択........................................................................ 20 タイミング図..................................................................................6 評価用ボード.................................................................................... 21 絶対最大定格 ......................................................................................7 外形寸法............................................................................................ 28 熱抵抗..............................................................................................7 オーダー・ガイド........................................................................ 28 ESD に関する注意..........................................................................7 改訂履歴 4/06—Revision 0: Initial Version Rev. 0 － 2/28 － AD9461 仕様 DC仕様 特に指定のない限り、AVDD1 = 3.3 V、AVDD2 = 5.0 V、DRVDD = 3.3 V、LVDS モード、特に記載のない限りサンプリング・レート = 130 MSPS、3.4 V p-p の差動入力、トリムされた内部リファレンス使用（1.0 V モード）、AIN = −1.0 dBFS、DCS オン、SFDR = AGND。 表 1. Parameter Temp RESOLUTION Full ACCURACY No Missing Codes Offset Error Gain Error Full Full 25°C Full 25°C Full 25°C Differential Nonlinearity (DNL) 1 Integral Nonlinearity (INL)1 Min −4.2 −3 −3.4 −1.0 −1.0 −7 AD9461BSVZ Typ Max Unit 16 Bits Guaranteed ±0.1 +4.2 ±0.5 +3 +3.4 ±0.6 +1.0 +1.3 ±5.0 +7 mV % FSR % FSR LSB LSB LSB VOLTAGE REFERENCE Output Voltage VREF = 1.7 V Load Regulation @ 1.0 mA Reference Input Current (External VREF = 1.7 V) Full Full Full +1.7 ±2 350 V mV µA INPUT REFERRED NOISE 25°C 2.6 LSB rms ANALOG INPUT Input Span VREF = 1.7 V VREF = 1.0 V Internal Input Common-Mode Voltage External Input Common-Mode Voltage Input Resistance 2 Input Capacitance2 Full Full Full Full Full Full 3.4 2.0 3.5 V p-p V p-p V V kΩ pF POWER SUPPLIES Supply Voltage AVDD1 AVDD2 DRVDD—LVDS Outputs DRVDD—CMOS Outputs Supply Current1 AVDD1 AVDD21, 3 IDRVDD1—LVDS Outputs IDRVDD1—CMOS Outputs PSRR Offset Gain Full Full Full Full POWER CONSUMPTION LVDS Outputs CMOS Outputs (DC Input) 1 3.2 3.9 1 6 3.14 4.75 3.0 3.0 3.3 5.0 3.3 Full Full Full Full 405 131 72 14 Full Full 1 0.2 Full Full 2.2 2.0 3.46 5.25 3.6 3.6 V V V V 426 143 81 mA mA mA mA mV/V %/V 2.4 W W 最大クロック・レート、fIN = 15 MHz、フルスケールのサイン波で測定。LVDS 出力モードの場合は各出力ビット・ペアに 100 Ω の差動終端抵抗を接続し、CMOS 出力 モードの場合は各出力ビットに約 5 pF の負荷を接続。 入力容量または入力抵抗は、1 本の差動入力ピンと AGND 間の実効インピーダンスを示しています。等価なアナログ入力構造については、図 6 を参照。 3 SFDR = AVDD1 の場合は、 IAVDD2 が約 8 mA 減少し、消費電力が少なくなります。 2 Rev. 0 － 3/28 － AD9461 AC仕様 特に指定のない限り、AVDD1 = 3.3 V、AVDD2 = 5.0 V、DRVDD = 3.3 V、LVDS モード、特に記載のない限りサンプリング・レート = 130 MSPS、3.4 V p-p の差動入力、トリムされた内部リファレンス（1.7 V モード）、AIN = −1.0 dBFS、DCS オン、SFDR = AGND。 表 2. Parameter SIGNAL-TO-NOISE RATIO (SNR) fIN = 10 MHz fIN = 170 MHz 1 fIN = 225 MHz fIN = 225 MHz @125 MSPS SIGNAL-TO-NOISE AND DISTORTION (SINAD) fIN = 10 MHz fIN = 170 MHz1 fIN = 225 MHz fIN = 225 MHz @125 MSPS EFFECTIVE NUMBER OF BITS (ENOB) fIN = 10 MHz fIN = 170 MHz1 fIN = 225 MHz Temp Min 25°C Full 25°C Full 25°C 25°C 76.3 76.0 74.2 73.8 25°C Full 25°C Full 25°C 25°C 74.0 74.0 71.9 68.3 fIN = 170 MHz1 fIN = 225 MHz fIN = 225 MHz @125 MSPS WORST SPUR EXCLUDING SECOND OR THIRD HARMONICS fIN = 10 MHz fIN = 170 MHz1 fIN = 225 MHz fIN = 225 MHz @ 125 MSPS 77.7 76.0 74.4 75.3 25°C 25°C 25°C SPURIOUS-FREE DYNAMIC RANGE (SFDR, SECOND OR THIRD HARMONIC) fIN = 10 MHz AD9461BSVZ Typ Max 25°C Full 25°C Full 25°C 25°C 82 80 77 71 25°C Full 25°C Full 25°C 25°C 88 86 89 85 76.7 Unit dB dB dB dB dB dB 73.5 74.6 dB dB dB dB dB dB 12.5 12.2 11.9 Bits Bits Bits 90 dBc dBc dBc dBc dBc dBc 75.1 84 82 86 96 91 93 dBc dBc dBc dBc dBc dBc 95 TWO-TONE SFDR fIN = 169.6 MHz @ −7 dBFS, 170.6 MHz @ −7 dBFS 25°C 89 dBFS ANALOG BANDWIDTH Full 615 MHz 1 SFDR = ハイレベル（AVDD1）。「動作モードの選択」を参照。 Rev. 0 － 4/28 － AD9461 デジタル仕様 特に指定のない限り、AVDD1 = 3.3 V、AVDD2 = 5.0 V、DRVDD = 3.3 V、RLVDS_BIAS = 3.74 kΩ。 表 3. Parameter Temp Min CMOS LOGIC INPUTS (DFS, DCS MODE, OUTPUT MODE) High Level Input Voltage Low Level Input Voltage High Level Input Current Low Level Input Current Input Capacitance Full Full Full Full Full 2.0 DIGITAL OUTPUT BITS—CMOS MODE (D0 to D15, OTR) 1 High Level Output Voltage Low Level Output Voltage Full Full 3.25 DIGITAL OUTPUT BITS—LVDS MODE (D0 to D15, OTR) VOD Differential Output Voltage 2 VOS Output Offset Voltage Full Full 247 1.125 CLOCK INPUTS (CLK+, CLK−) Differential Input Voltage Common-Mode Voltage Input Resistance Input Capacitance Full Full Full Full 0.2 1.3 1.1 1 2 AD9461BSVZ Typ Max Unit V V µA µA pF 0.8 200 +10 −10 2 1.5 1.4 2 0.2 V V 545 1.375 mV V 1.6 1.7 V V kΩ pF 出力電圧レベルは、5 pF の負荷を各出力に接続した状態で測定しています。 LVDS RTERM = 100 Ω スイッチング仕様 特に指定のない限り、AVDD1 = 3.3 V、AVDD2 = 5.0 V、DRVDD = 3.3 V。 表 4. Parameter Temp Min CLOCK INPUT PARAMETERS Maximum Conversion Rate Minimum Conversion Rate CLK Period CLK Pulse Width High 1 (tCLKH) CLK Pulse Width Low1 (tCLKL) Full Full Full Full Full 130 DATA OUTPUT PARAMETERS Output Propagation Delay—CMOS (tPD) 2 (Dx, DCO+) Output Propagation Delay—LVDS (tPD) 3 (Dx+), (tCPD)3 (DCO+) Pipeline Delay (Latency) Aperture Uncertainty (Jitter, tJ) Full Full Full Full 1 2 3 AD9461BSVZ Typ Max 1 7.7 3.1 3.1 2.3 3.35 3.6 13 60 デューティサイクル・スタビライザ（DCS）はイネーブルです。 出力伝播遅延は、5pF の負荷を使用して、クロックの 50％遷移からデータの 50％遷移までのタイミングで測定しています。 LVDS RTERM = 100 Ω。CLK+の立ち上がりエッジの 50％ポイントからデータ遷移の 50％ポイントまでのタイミングで測定しています。 Rev. 0 － 5/28 － 4.8 Unit MSPS MSPS ns ns ns ns ns Cycles fsec rms AD9461 タイミング図 N–1 N + 15 N N + 14 N+1 AIN N + 13 tCLKL tCLKH 1/fS CLK+ CLK– tPD N+1 N N – 12 N – 13 DATA OUT 13 CLOCK CYCLES DCO+ 06011-002 DCO– tCPD 図 2. N–1 LVDS モードのタイミング図 N N+1 VIN N+2 tCLKL tCLKH CLK– CLK+ tPD DX 13 CLOCK CYCLES N – 13 N – 12 N–1 N 06011-003 DCO+ DCO– 図 3. Rev. 0 CMOS モードのタイミング図 － 6/28 － AD9461 絶対最大定格 表 5. Parameter ELECTRICAL AVDD1 to AGND AVDD2 to AGND DRVDD to DGND AGND to DGND AVDD1 to DRVDD AVDD2 to DRVDD AVDD2 to AVDD D0± through D15± to DGND CLK+/CLK− to AGND OUTPUT MODE, DCS MODE, and DFS to AGND VIN+, VIN− to AGND VREF to AGND SENSE to AGND REFT, REFB to AGND ENVIRONMENTAL Storage Temperature Range Operating Temperature Range Lead Temperature (Soldering 10 sec) Junction Temperature 熱抵抗 Rating AD9461のパッケージのヒート・シンクは、グラウンドにハンダ 付けする必要があります。 −0.3 V to +4 V −0.3 V to +6 V −0.3 V to +4 V −0.3 V to +0.3 V −4 V to +4 V −4 V to +6 V −4 V to +6 V −0.3 V to DRVDD + 0.3 V –0.3 V to AVDD1 + 0.3 V –0.3 V to AVDD1 + 0.3 V 空気の流れによって放熱の吸収量が増大すると、θJA の低下に効 果的です。さらに、メタル・パターン、スルーホール、グラウン ド、電源プレーンからパッケージのピンに直接接触する金属が多 いと、θJA が低下します。放熱のため、パッケージ表面に露出し ているヒート・シンクを、グラウンド・プレーンにハンダ付けす る必要があります。 表 6. −0.3 V to AVDD2 + 0.3 V −0.3 V to AVDD1 + 0.3 V −0.3 V to AVDD1 + 0.3 V −0.3 V to AVDD1 + 0.3 V Package Type θJA 1 θJB 100-Lead TQFP_EP 19.8 8.3 1 θJC 2 3 Unit °C/W 自然空冷、多層ボード、ヒート・シンクをハンダ付けした場合、θJA = 19.8°C/W （typ）。 2 自然空冷、多層ボード、ヒート・シンクをハンダ付けした場合、θJB = 8.3°C/W （typ）。 3 θJC = 2°C/W（typ）は、ジャンクションと露出ヒート・シンク間のヒート・ シンクを経由した熱抵抗値です。 −65°C to +125°C −40°C to +85°C 300°C 150°C 上記の絶対最大定格を超えるストレスを加えると、デバイスに恒 久的な損傷を与えることがあります。この規定はストレス定格の みを指定するものであり、この仕様の動作セクションに記載する 規定値以上でのデバイス動作を定めたものではありません。デバ イスを長時間絶対最大定格状態に置くと、デバイスの信頼性に影 響を与えることがあります。 ESDに関する注意 ESD（静電放電）の影響を受けやすいデバイスです。人体や試験機器には 4,000V もの高圧の静電気が容易に蓄積され、 検知されないまま放電されることがあります。本製品は当社独自の ESD 保護回路を内蔵してはいますが、デバイスが 高エネルギーの静電放電を被った場合、回復不能の損傷を生じる可能性があります。したがって、性能劣化や機能低 下を防止するため、ESD に対する適切な予防措置を講じることをお勧めします。 Rev. 0 2 － 7/28 － AD9461 DRVDD D11– D11+ D12– D12+ D13– D13+ D14– D14+ D15– D15+ (MSB) DRGND DRVDD OR– OR+ AGND AVDD1 AVDD1 AVDD1 AVDD1 AVDD1 AVDD1 AGND AGND SFDR ピン配置と機能の説明 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 DCS MODE 1 DNC 2 PIN 1 OUTPUT MODE 3 75 DRGND 74 D10+ 73 D10– DFS 4 72 D9+ LVDS_BIAS 5 71 D9– AVDD1 6 70 D8+ SENSE 7 69 D8– VREF 8 68 DCO+ AGND 9 67 DCO– 66 D7+ 65 D7– AVDD2 12 64 DRVDD AVDD2 13 63 DRGND AVDD2 14 62 D6+ AVDD2 15 61 D6– AVDD2 16 60 D5+ AVDD2 17 59 D5– AVDD1 18 58 D4+ AVDD1 19 57 D4– AVDD1 20 56 D3+ AGND 21 55 D3– VIN+ 22 54 D2+ VIN– 23 53 D2– AGND 24 52 D1+ AVDD2 25 51 D1– AD9461 LVDS MODE REFT 10 TOP VIEW (Not to Scale) REFB 11 図 4. 06011-004 D0+ D0– (LSB) DRVDD DRGND AGND AVDD1 AVDD1 AVDD1 AGND CLK– CLK+ AGND AVDD1 AVDD2 AVDD1 AVDD2 AVDD1 AVDD1 AVDD1 AVDD2 AVDD2 AVDD2 AVDD2 AVDD2 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 AVDD2 DNC = DO NOT CONNECT 100 ピン TQFP_EP ピン配置（LVDS モード） 表 7. ピン機能の説明—100 ピン TQFP_EP（LVDS モード） ピン番号 記号 説明 1 DCS MODE クロック・デューティサイクル・スタビライザ（DCS）制御ピン。CMOS 互換 DCS = ローレベル（AGND）で DCS が有効になります（推奨設定）。 DCS = ハイレベル（AVDD1）で DCS が無効になります。 2 DNC 接続しません。このピンはオープンにしておきます。 3 OUTPUT MODE CMOS 互換の出力ロジック・モード制御ピン OUTPUT MODE = 0 で CMOS モードになります。 OUTPUT MODE = 1（AVDD1）で LVDS 出力になります。 4 DFS データ・フォーマット選択ピン。出力データのフォーマットを決めるCMOS制御ピンです。 DFS = ハイレベル（AVDD1）で 2 の補数を選択します。 DFS = ローレベル（グラウンド）でオフセット・バイナリを選択します。 5 LVDS_BIAS LVDS 出力電流の設定ピン。3.7 kΩ の抵抗を介して DRGND に終端接続してください。 6, 18 to 20, 32 to 34, 36, 38, 43 to 45, 92 to 97 7 AVDD1 3.3 V（±5%）アナログ電源 SENSE リファレンス・モード選択ピン。AGND に接続して 1.7 V の内部リファレンスを選択するか（3.4 V p-p のアナログ入力電圧範囲）、AVDD1 に接続して外部リファレンスを選択してください。 8 VREF 1.7 VリファレンスのI/Oピン。この機能は、SENSEピンと外部プログラミング抵抗の設定に よって異なります。0.1 μFと10 μFのコンデンサをグラウンドに接続して、デカップリング してください。 Rev. 0 － 8/28 － AD9461 ピン番号 記号 説明 9, 21, 24, 39, 42, 46, 91, 98, 99, Exposed Heat Sink 10 AGND アナログ・グラウンド。パッケージ底面の露出ヒート・シンクは AGND に接続してください。 REFT 差動リファレンス出力ピン。0.1 µF のコンデンサをグラウンドに接続し、さらに 0.1 µF と 10 µF のコンデンサを REFB（11 番ピン）に接続して、デカップリングしてください。 11 REFB 差動リファレンス出力ピン。0.1 µF のコンデンサをグラウンドに接続し、さらに 0.1 µF と 10 µF のコンデンサを REFT（10 番ピン）に接続して、デカップリングしてください。 12 to 17, 25 to 31, 35, 37 AVDD2 5.0 V アナログ電源（±5%） 22 VIN+ アナログ入力—正側 23 VIN− アナログ入力—負側 40 CLK+ クロック入力—非反転側 41 CLK− クロック入力—反転側 47, 63, 75, 87 DRGND デジタル出力グラウンド 48, 64, 76, 88 DRVDD 3.3 V デジタル出力用電源（3.0～3.6 V） 49 D0− (LSB) D0 反転側出力ビット（LVDS レベル） 50 D0+ D0 非反転側出力ビット 51 D1− D1 反転側出力ビット 52 D1+ D1 非反転側出力ビット 53 D2− D2 反転側出力ビット 54 D2+ D2 非反転側出力ビット 55 D3− D3 反転側出力ビット 56 D3+ D3 非反転側出力ビット 57 D4− D4 反転側出力ビット 58 D4+ D4 非反転側出力ビット 59 D5− D5 反転側出力ビット 60 D5+ D5 非反転側出力ビット 61 D6− D6 反転側出力ビット 62 D6+ D6 非反転側出力ビット 65 D7− D7 反転側出力ビット 66 D7+ D7 非反転側出力ビット 67 DCO− データ・クロック出力—反転側 68 DCO+ データ・クロック出力—非反転側 69 D8− D8 反転側出力ビット 70 D8+ D8 非反転側出力ビット 71 D9− D9 反転側出力ビット 72 D9+ D9 非反転側出力ビット 73 D10− D10 反転側出力ビット 74 D10+ D10 非反転側出力ビット 77 D11− D11 反転側出力ビット 78 D11+ D11 非反転側出力ビット 79 D12− D12 反転側出力ビット 80 D12+ D12 非反転側出力ビット 81 D13− D13 反転側出力ビット 82 D13+ D13 非反転側出力ビット 83 D14− D14 反転側出力ビット 84 D14+ D14 非反転側出力ビット 85 D15− D15 反転側出力ビット 86 D15+ (MSB) D15 非反転側出力ビット 89 OR− アウトオブレンジ反転側出力ビット 90 OR+ アウトオブレンジ非反転側出力ビット 100 SFDR SFDR 制御ピン。AD9461 アナログ・フロントエンドの構成を最適化する CMOS 互換の制御ピン です。SFDR を AGND に接続すれば、40 MHz 未満または 215 MHz 超のアナログ入力周波数をも つアプリケーションの SFDR 性能が最適化されます。アナログ入力が 40～215 MHz のアプリケー ションの場合は、最適な SFDR 性能を得るためにこのピンを AVDD1 に接続してください。こう することで、AVDD2 の消費電力が約 40 mW 減少します。 Rev. 0 － 9/28 － DRVDD D5+ D6+ D7+ D8+ D9+ D10+ D11+ D12+ D13+ D14+ DRGND DRVDD D15+ (MSB) OR+ AGND AVDD1 AVDD1 AVDD1 AVDD1 AVDD1 AVDD1 AGND AGND SFDR AD9461 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 DCS MODE 1 DNC 2 PIN 1 OUTPUT MODE 3 75 DRGND 74 D4+ 73 D3+ DFS 4 72 D2+ LVDS_BIAS 5 71 D1+ AVDD1 6 70 D0+ (LSB) SENSE 7 69 DNC VREF 8 68 DCO+ AGND 9 67 DCO– 66 DNC 65 DNC AVDD2 12 64 DRVDD AVDD2 13 63 DRGND AVDD2 14 62 DNC AVDD2 15 61 DNC AVDD2 16 60 DNC AVDD2 17 59 DNC AVDD1 18 58 DNC AVDD1 19 57 DNC AVDD1 20 56 DNC AGND 21 55 DNC VIN+ 22 54 DNC VIN– 23 53 DNC AGND 24 52 DNC AVDD2 25 51 DNC AD9461 CMOS MODE REFT 10 TOP VIEW (Not to Scale) REFB 11 図 5. 06011-005 DNC DNC DRVDD DRGND AGND AVDD1 AVDD1 AVDD1 AGND CLK– CLK+ AGND AVDD1 AVDD2 AVDD1 AVDD2 AVDD1 AVDD1 AVDD1 AVDD2 AVDD2 AVDD2 AVDD2 AVDD2 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 AVDD2 DNC = DO NOT CONNECT 100 ピン TQFP_EP、CMOS モードのピン配置 表 8. ピン機能の説明—100 ピン TQFP_EP（CMOS モード） ピン番号 記号 説明 1 DCS MODE クロック・デューティサイクル・スタビライザ（DCS）制御ピン DCS = ローレベル（AGND）で DCS が有効になります（推奨設定）。 DCS = ハイレベル（AVDD1）で DCS が無効になります。 2, 49 to 62, 65 to 66, 69 DNC 接続しません。このピンはオープンにしておきます。 3 OUTPUT MODE CMOS 互換の出力ロジック・モード制御ピン OUTPUT MODE = 0 で CMOS モードになります。 OUTPUT MODE = 1（AVDD1）で LVDS 出力になります。 4 DFS データ・フォーマット選択ピン。出力データのフォーマットを決める CMOS 制御ピンです。 DFS = ハイレベル（AVDD1）で 2 の補数を選択します。 DFS = ローレベル（グラウンド）でオフセット・バイナリ・フォーマットを選択します。 5 LVDS_BIAS LVDS 出力電流の設定ピン。3.7 kΩ の抵抗を介して DRGND に終端接続してください。 6, 18 to 20, 32 to 34, 36, 38, 43 to 45, 92 to 97 7 AVDD1 3.3 V（±5%）アナログ電源 SENSE リファレンス・モード選択ピン。AGND に接続して 1.7 V の内部リファレンスを選択するか（3.4 V p-p のアナログ入力電圧範囲）、AVDD1 に接続して外部リファレンスを選択してください。 8 VREF 1.7 V リファレンス I/O ピン。 この機能は、SENSE ピンと外部プログラミング抵抗の設定によって 異なります。0.1 μF と 10 μF のコンデンサをグラウンドに接続して、デカップリングしてくださ い。 9, 21, 24, 39, 42, 46, 91, 98, 99, Exposed Heat Sink 10 AGND アナログ・グラウンド。パッケージ底面の露出ヒート・シンクは AGND に接続してください。 REFT 差動リファレンス出力ピン。0.1 µF のコンデンサをグラウンドに接続し、さらに 0.1 µF と 10 µF のコンデンサを REFB（11 番ピン）に接続して、デカップリングしてください。 Rev. 0 － 10/28 － AD9461 ピン番号 記号 説明 11 REFB 差動リファレンス出力ピン。0.1 µF のコンデンサをグラウンドに接続し、さらに 0.1 µF と 10 µF のコンデンサを REFT（10 番ピン）に接続して、デカップリングしてください 12 to 17, 25 to 31, 35, 37 AVDD2 5.0 V アナログ電源（±5%） 22 VIN+ アナログ入力—正側 23 VIN− アナログ入力—負側 40 CLK+ クロック入力—非反転側 41 CLK− クロック入力—反転側 47, 63, 75, 87 DRGND デジタル出力グラウンド 48, 64, 76, 88 DRVDD 3.3 V デジタル出力用電源（3.0～3.6 V） 67 DCO− データ・クロック出力—反転側 68 DCO+ データ・クロック出力—非反転側 70 D0+ (LSB) D0 非反転側出力ビット（CMOS レベル） 71 D1+ D1 非反転側出力ビット 72 D2+ D2 非反転側出力ビット 73 D3+ D3 非反転側出力ビット 74 D4+ D4 非反転側出力ビット 77 D5+ D5 非反転側出力ビット 78 D6+ D6 非反転側出力ビット 79 D7+ D7 非反転側出力ビット 80 D8+ D8 非反転側出力ビット 81 D9+ D9 非反転側出力ビット 82 D10+ D10 非反転側出力ビット 83 D11+ D11 非反転側出力ビット 84 D12+ D12 非反転側出力ビット 85 D13+ D13 非反転側出力ビット 86 D14+ D14 非反転側出力ビット 89 D15+ (MSB) D15 非反転側出力ビット 90 OR+ アウトオブレンジ非反転側出力ビット 100 SFDR SFDR 制御ピン。AD9461 アナログ・フロントエンドの構成を最適化する CMOS 互換の制御ピン です。SFDR を AGND に接続すれば、40 MHz 未満または 215 MHz 超のアナログ入力周波数をも つアプリケーションの SFDR 性能が最適化されます。アナログ入力が 40～215 MHz のアプリケー ションの場合は、最適な SFDR 性能を得るためにこのピンを AVDD1 に接続してください。こう することで、AVDD2 の消費電力が約 40 mW 減少します。 Rev. 0 － 11/28 － AD9461 等価回路 AVDD2 VIN+ 6pF 1kΩ DRVDD T/H X1 3.5V AVDD2 1kΩ DX 6pF 図 6. 06011-009 06011-006 VIN– アナログ入力等価回路 図 9. CMOS デジタル出力等価回路 VDD DRVDD DRVDD ILVDSOUT 06011-010 3.74kΩ 06011-007 30kΩ LVDSBIAS 図 7. DCS MODE, OUTPUT MODE, DFS K 1.2V 図 10. デジタル入力等価回路 （DFS、DCS MODE、OUTPUT MODE） LVDS_BIAS 等価回路 AVDD1 DRVDD 3kΩ V DX– DX+ V V CLK+ CLK– 2.5kΩ 2.5kΩ 図 8. Rev. 0 06011-011 06011-008 V 3kΩ LVDS デジタル出力等価回路 図 11. － 12/28 － サンプル・クロック入力等価回路 AD9461 代表的な性能特性 特に指定のない限り、AVDD1 = 3.3 V、AVDD2 = 5.0 V、DRVDD = 3.3 V、指定のサンプリング・レート、LVDS モード、 DCS イネーブル、 TA = 25°C、3.4 V p-p 差動入力、AIN = −1 dBFS、トリムされた内部リファレンス（VREF 定格値 = 1.7 V）。 0 5 130MSPS 10.3MHz @ –1.0dBFS SNR = 77.7dB ENOB = 12.6 BITS SFDR = 90dBc –10 –20 3 –40 2 –50 1 INL (LSB) –60 –70 –80 –90 –1 –2 –100 –3 06011-012 –110 –120 –130 0 0 16.25 32.50 48.75 06011-017 AMPLITUDE (dBFS) –30 4 –4 –5 65.00 0 8192 16384 24576 FREQUENCY (MHz) 32768 40960 49152 57344 65536 OUTPUT CODE 図 15. 図 12. 64k ポイントのシングルトーン FFT （130 MSPS、10.3 MHz） 出力コード 対 INL 誤差（130 MSPS、10.3 MHz） 95 0 130MSPS 170.3MHz @ –1.0dBFS SNR = 75.4dB ENOB = 12.3 BITS SFDR = 86dBc –10 –20 –30 SFDR = +85°C 90 AMPLITUDE (dBFS) –40 –50 85 SFDR = +25°C (dB) –60 –70 SFDR = –40°C 80 –80 SNR = –40°C –90 –100 75 0 16.25 32.50 48.75 70 65.00 0 50 SNR = +85°C 100 06011-018 –120 –130 SNR = +25°C 06011-015 –110 150 200 ANALOG INPUT FREQUENCY (MHz) FREQUENCY (MHz) 図 16. アナログ入力周波数 対 SNR/SFDR（130 MSPS、3.4 V p-p） 図 13. 64k ポイントのシングルトーン FFT （130 MSPS、170.3 MHz） 0.6 95 SFDR = +85°C 0.4 90 85 SFDR = +25°C (dB) 0 SFDR = –40°C 80 –0.2 SNR = –40°C 75 –0.6 06011-016 –0.4 0 8192 16384 24576 32768 40960 49152 57344 SNR = +85°C 70 65536 OUTPUT CODE 図 14. Rev. 0 0 50 100 SNR = +25°C 150 200 ANALOG INPUT FREQUENCY (MHz) 出力コード 対 DNL 誤差（130 MSPS、10.3 MHz） 図 17. アナログ入力周波数 対 SNR/SFDR （130 MSPS、3.4 V p-p、CMOS 出力モード） － 13/28 － 06011-019 DNL (LSB) 0.2 AD9461 120 0 SFDR dBFS –10 –20 100 SFDR dBc –30 (dB) 80 SFDR AND IMD3 (dB) SFDR dBc 60 SNR dBFS 40 –40 –50 WORST IMD3 dBc –60 –70 –80 SFDR dBFS –90 –100 20 –80 –70 –60 –50 –40 –30 –20 –10 –120 –130 –100 0 ANALOG INPUT AMPLITUDE (dB) 06011-025 0 –90 –110 06011-020 SNR dB WORST IMD3 dBFS –90 –80 –70 –60 –50 –40 –30 –20 –10 0 ANALOG INPUT AMPLITUDE (dB) 図 18. アナログ入力振幅 対 SNR/SFDR （130 MSPS、170.3 MHz） 図 21. アナログ入力振幅 対 2 トーン SFDR （130 MSPS、169.6 MHz、170.6 MHz） 95 6000 SFDR = +25°C 90 5000 FREQUENCY 4000 SFDR = +85°C 80 SNR = –40°C 2000 75 50 100 SNR = +25°C 150 0 200 N–11 N–10 N–9 N–8 N–7 N–6 N–5 N–4 N–3 N–2 N–1 N+0 N+1 N+2 N+3 N+4 N+5 N+6 N+7 N+8 N+9 N+10 N+11 0 06011-021 1000 SNR = +85°C 70 3000 ANALOG INPUT FREQUENCY (MHz) BIN 図 19. アナログ入力周波数 対 SNR/SFDR （125 MSPS、3.4 V p-p） 図 22. 120 SFDR dBFS –20 SNR dBFS –40 AMPLITUDE (dBFS) (dB) 80 60 SFDR dBc 40 20 –80 –70 –60 –50 –40 –30 –20 –10 105MSPS 170.6MHz @ –7.0dBFS 169.6MHz @ –7.0dBFS SFDR = 89dBFS –60 –80 –100 –120 06011-023 SNR dB –140 0 ANALOG INPUT AMPLITUDE (dB) 0 15.625 31.250 46.875 FREQUENCY (MHz) 図 20. アナログ入力振幅 対 SNR/SFDR （130 MSPS、170.3 MHz 、CMOS 出力モード） Rev. 0 グラウンド入力ヒストグラム（130 MSPS） 0 100 0 –90 06011-028 SFDR = –40°C 06011-029 (dB) 85 図 23. 64k ポイントの 2 トーン FFT （130 MSPS、169.6 MHz、170.6 MHz） － 14/28 － 62.500 AD9461 0.6 90 SFDR dBc 0.5 85 GAIN ERROR (%FS) 0.4 0.3 80 SNR dB (dB) 0.2 75 0.1 0 06011-030 –0.2 –40 –20 0 20 40 60 65 2.9 80 TEMPERATURE (°C) 図 24. 06011-046 70 –0.1 3.1 3.3 3.5 3.7 3.9 4.1 ANALOG INPUT COMMON-MODE VOLTAGE (V) ゲインの温度特性（130 MSPS） 図 27. アナログ入力コモンモード電圧 対 SNR/SFDR （130 MSPS） 97 90 170.3MHz SFDR dBc SFDR dBc 92 85 87 SNR dB (dB) (dBc) 80 82 75 170.3MHz SNR dBFS 77 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.8 4.0 65 45 4.2 ANALOG INPUT RANGE (V p-p) 図 25. アナログ入力範囲 対 SNR/SFDR（130 MSPS） 1.730 VREF (V) 1.728 1.726 1.724 1.722 06011-032 1.720 1.718 0 20 40 60 80 TEMPERATURE (°C) 図 26. Rev. 0 85 105 125 145 図 28. サンプリング・レート 対 シングルトーン SNR/SFDR （170.3 MHz） 1.732 –20 65 SAMPLE RATE (MSPS) 1.734 1.716 –40 06011-035 06011-047 72 1.8 70 VREF の温度特性（130 MSPS） － 15/28 － AD9461 用語の説明 アナログ帯域幅（フルパワー帯域幅） 全高調波歪み（THD） 基本周波数（FFT 分析により決定）の電力スペクトルが 3dB 低 下するアナログ入力周波数です。 入力信号振幅のrms値と最初から6番目までの高調波成分のrms値 総和の比です。 2 トーン SFDR アパーチャ遅延（tA） クロックの立ち上がりエッジの50％ポイントと、アナログ入力が サンプリングされるタイミングとの間の遅延時間です。 アパーチャ不確実性（ジッタ、tJ） ピーク・スプリアス成分のrms値に対する、各入力周波数のrms 値の比です。ピーク・スプリアス成分は、IMD積である場合とそ うでない場合があります。 有効ビット数（ENOB） アパーチャ遅延のサンプル間変動です。 クロック・パルス幅およびデューティサイクル パルス幅ハイレベルは、定格性能を達成するためにクロック・パ ルスがロジック 1 状態を維持しなければならない最小時間です。 パルス幅ローレベルは、クロック・パルスがローレベル状態を維 持しなければならない最小時間です。所定のクロック・レートに 対し、これらの仕様に基づいて許容可能なクロック・デューティ サイクルが決まります。 微分非直線性（DNL、ノー・ミスコード） 理想的な ADC は、正確に 1LSB 離れたコード遷移を示します。 DNL はこの理想値からの差です。16 ビット分解能に対して ノー・ミスコードが保証されている場合、65,536 個すべてのコー ドが全動作範囲で存在することを意味します。 所定の入力周波数におけるサイン波入力の有効ビット数は、 SINADの測定値から以下の式を用いて計算できます。 (SINAD − 1.76) ENOB = 6.02 ゲイン誤差 最初のコード遷移は、負側フルスケールより½ LSB 高いアナロ グ電圧で発生します。最後の遷移は、正側フルスケールより 1½ LSB 低いアナログ電圧で発生します。ゲイン誤差は、理想的 な最初と最後のコード遷移の差と、実際の最初と最後のコード遷 移の差の偏差です。 最大変換レート パラメータ・テストを実施する際に適用されるクロック・レート です。 積分非直線性（INL） 最小変換レート 直線性誤差とは、負側フルスケールと正側フルスケールを結ぶ直 線と実際の各コード出力との偏差を意味します。負側フルスケー ルとして使用するポイントは、最初のコード遷移より½ LSB だ け下に存在します。正側フルスケールは、最後のコード遷移より 1½ LSB 高いレベルと定義されます。偏差とは、各コードの中心 と真の直線との距離です。 最小入力周波数のアナログ信号のS/N比が、保証されている制限 値より3dB以上低くならないクロック・レートです。 信号／ノイズ＆歪み（SINAD） 入力信号振幅のrms値と、ナイキスト周波数より下の全スペクト ル成分（DC以外の高調波成分を含む）のrms値総和との比です。 S/N 比（SNR） 入力信号振幅のrms値と、ナイキスト周波数より下の全スペクト ル成分（最初から6番目までの高調波成分とDC成分を除く）のrms 値総和との比です。 スプリアス・フリー・ダイナミック・レンジ（SFDR） 信号振幅のrms値とピーク・スプリアス・スペクトル成分のrms 値との比です。ピーク・スプリアス成分は多くの場合、高調波の 最大値です。SFDRは、dBc（信号レベルが小さくなると低下す る値）またはdBFS（つねにコンバータのフルスケールに換算） の単位で表すことができます。 オフセット誤差 メジャー・キャリー遷移は、VIN+ = VIN−より½ LSB低いアナロ グ電圧で発生します。オフセット誤差は、そのポイントからの実 際の遷移の偏差として定義されます。 アウトオブレンジからの回復時間 正側フルスケールの10％上から負側フルスケールの10％上まで の変化の後または負側フルスケールの10％下から正側フルス ケールの10％下までの変化の後で、ADCがアナログ入力を再び 取り込むのに要する時間です。 出力電波遅延（tPD） クロックの立ち上がりエッジから、出力データ・ビットがすべて 有効ロジック・レベルになるまでの遅延時間です。 電源電圧変動除去比 最小制限値の電源による値から最大制限値の電源による値まで のフルスケール変動を示します。 温度ドリフト オフセット誤差およびゲイン誤差の温度ドリフトは、初期値 （25℃時）からTMINまたはTMAX時の値の最大変化量です。 Rev. 0 － 16/28 － AD9461 動作原理 D9461のアーキテクチャは、高速動作と使いやすさのために最適 化されています。アナログ入力は、内蔵の広帯域トラック＆ホー ルド回路を駆動します。この回路でサンプリングした信号を16 ビットのパイプラインADCコアが量子化します。AD9461はTTL、 CMOS、LVPECLの各レベルに対応できる入力ロジックとリファ レンスを内蔵しています。OUTPUT MODEピンを使用して、デ ジタル出力のロジック・レベルを、標準の3V CMOSもしくは LVDS（ANSI-644準拠）を選択することができます。 化するので注意してください。アナログ入力電圧範囲を 2.0 V p-p よりも低く設定するとミッシング・コードが発生し、ノイズおよ び歪み性能が低下することがあります。 VIN+ VIN– REFT 0.1µF ADC CORE アナログ入力とリファレンスの概要 0.1µF + 10µF REFB AD9461は、安定した高精度の0.5Vバンドギャップ電圧リファレ ンスを内蔵しています。この内部リファレンスまたは外部から供 給するリファレンス電圧を使用し、AD9461のADCコアに印加す るリファレンス電圧を変化させて、入力電圧範囲を調整できます。 ADCの入力スパンは、リファレンス電圧の変化に比例します。 0.1µF VREF 10µF + 0.1µF SELECT LOGIC SENSE 内部リファレンスの接続 AD9461 図 29. 内部リファレンスの設定 VIN+ VIN– どのリファレンス設定でも、REFTとREFBがADCコアを駆動し、 入力スパンを設定します。内部と外部のどちらのリファレンスを 使用する場合でも、ADCの入力範囲はつねにリファレンス・ピ ンの電圧の2倍に等しくなります。 REFT ADC CORE 0.1µF + 10µF 0.1µF VREF + 10µF － 17/28 － 0.1µF SELECT LOGIC R2 SENSE R1 0.5V AD9461 図 30. リファレンスのプログラマブル設定 06011-037 AD9461 の内部リファレンス電圧は、出荷テスト時にトリミング されています。したがって、あえて外部リファレンスを使用する メリットは、あまりありません。ゲイン・トリミングは、AD9461 の入力電圧範囲を 3.4 V p-p の公称値に設定して行います （SENSE を AGND に接続）。このトリミングのほか、AD9461 は 3.4 V p-p のアナログ入力電圧範囲によって最高の AC 性能が得られるこ とから、アナログ入力電圧範囲を 2 V p-p より低くすることには ほとんど意味がありません。ただし、この範囲を狭くすると、ア プリケーションによっては SFDR 性能を改善できることがあり ます。またこの範囲を 3.4 V p-p まで拡大すれば、SNR を改善で きます。リファレンス電圧によって、ADC の微分非直線性が変 0.1µF REFB 内部リファレンスのトリミング Rev. 0 06011-036 0.5V AD9461の内蔵コンパレータはSENSEピンの電位を検出し、リ ファレンスを表 9に示す3つの状態に設定します。SENSEをグラ ウンドに接続した場合、リファレンス・アンプ・スイッチが内部 抵抗分圧器に接続され（図 29を参照）、VREFが約1.7 Vに設定さ れます。抵抗分圧器が図 30に示すように接続されると、スイッ チはSENSEピンに接続されます。これによって、リファレンス・ アンプが非反転モードになり、VREF出力は次の値をとります。 R2 ⎞ ⎛ VREF = 0.5 V × ⎜1 + ⎟ R1 ⎠ ⎝ AD9461 表 9. リファレンス設定の概要 Selected Mode SENSE Voltage Resulting VREF (V) Resulting Differential Span (V p-p) External Reference Programmable Reference AVDD 0.2 V to VREF N/A 2 × external reference 2 × VREF Programmable Reference (Set for 2 V p-p) 0.2 V to VREF R2 ⎞ , R1 = R2 = 1 kΩ 0.5 × ⎛⎜ 1 + ⎟ R1 ⎠ ⎝ 2.0 Internal Fixed Reference AGND to 0.2 V 1.7 3.4 R2 ⎞ , (See Figure 30) 0.5 × ⎛⎜ 1 + ⎟ R1 ⎠ ⎝ SENSEピンをAVDDに接続すると、内部リファレンスが無効にな り、外部リファレンスを使用できるようになります。内部リファ レンス・バッファは、外部リファレンスに対して7 kΩに等価の負 荷になります。この場合でも、内部バッファは、ADCコアに対 して正側および負側フルスケール・リファレンス（REFTとREFB） を供給し続けます。入力スパンはつねにリファレンス電圧値の2 倍になるため、外部リファレンスは必ず2.0 V以下にしてくださ い。ゲイン変動の温度特性については、図 24を参照してくださ い。 アナログ入力 AD9461へのアナログ入力は、最近のほとんどの高速、高ダイナ ミック・レンジADCと同様、差動入力回路になっています。差 動入力の場合、減衰段とゲイン段を経由して信号が処理されるた め、チップ内部での性能が改善されます。その改善のほとんどは、 偶数次高調波の除去性能が高い差動アナログ段によるものです。 PCボードのレベルでも利点があります。第一に、差動入力はグ ラウンドや電源ノイズなどの浮遊信号に対し高い同相ノイズ除 去性能があることです。第二に、差動入力は局部発振器のフィー ドスルーなどの同相信号に対する除去性能にも優れています。シ ングルエンドのアナログ入力では、AD9461の規定されたノイズ および歪み性能を実現することは不可能であり、このためシング ルエンドの入力構成は推奨しません。シングルエンドのアナログ 入力構成に対応するその他の16ビットADCの推奨事項について は、弊社までお問い合わせください。 公称値1.7 Vのリファレンスを使用する場合（「内部リファレン スのトリミング」を参照）、AD9461の公称差動アナログ入力電 圧範囲は3.4 V p-p、または各入力（VIN+、VIN−）上で1.7 V p-p になります。 VIN+ 1.7V p-p 3.5V VIN– DIGITAL OUT = ALL 0s 06011-038 DIGITAL OUT = ALL 1s 図 31. 差動アナログ入力電圧範囲（VREF = 1.7） AD9461のアナログ入力電圧範囲は、グラウンドから3.5 Vオフ セットされます。各アナログ入力は1 kΩの抵抗を経由して3.5 V のバイアス電圧および差動バッファの入力に接続されます。入力 に接続されている内部バイアス・ネットワークがバッファを正し くバイアスするため、最大限の直線性と入力範囲が得られます（「 Rev. 0 等価回路」を参照）。したがって、AD9461を駆動するアナログ 信号源は、入力ピンとACカップリングしてください。AD9461の アナログ入力を駆動するには、RFトランスを使用して、シング ルエンド信号を差動信号に変換することを推奨します（図 32を 参照）。トランスの出力とAD9461のアナログ入力との間に直列 抵抗を接続すると、内蔵のサンプル＆ホールド回路から発生する スイッチング過渡電圧に対してアナログ入力信号源を効果的に 絶縁できます。トランス入力のインピーダンス・マッチングでは、 内部3.5 Vバイアス回路に接続されている1 kΩ抵抗を含めて直列 抵抗によるインピーダンス・マッチングを考慮してください。た とえば、RTを51 Ω、RSを33 Ωに設定し、トランスのインピーダン ス比が1:1であるとすれば、入力はフルスケール駆動レベル16.0 dBmの50 Ω信号源とマッチングします。評価用ボードの回路図に 示すように（図 35を参照）、50 Ωのインピーダンス・マッチン グをトランスの2次側に組み込むこともできます。 ANALOG INPUT SIGNAL R T RS ADT1–1WT RS 0.1µF 図 32. VIN+ AD9461 VIN– 06011-039 外部リファレンスでの動作 トランス・カップリングのアナログ入力回路 クロック入力に関する留意事項 高速ADCの性能は、サンプリング・クロックの品質によって大 きく左右されます。トラック＆ホールド回路は本来ミキサーであ るため、クロックのノイズ、歪み、タイミング・ジッタはすべて ADCの出力信号に混入してしまいます。そのため、AD9461の設 計ではクロック入力に細心の注意を払いましたが、ユーザの側で もクロック源に十分に注意したほうがよいでしょう。 通常の高速 ADC は、立ち上がりと立ち下がり両方のクロック・ エッジを使用してさまざまな内部タイミング信号を発生させる ため、クロック・デューティサイクルの変化に対して敏感です。 ダイナミック性能の特性を維持するには、一般にクロック・ デューティサイクルの変化を 5％以内に抑える必要があります。 AD9461 は、クロック・デューティサイクル・スタビライザ（DCS） を内蔵しています。DCS は、非サンプリング・エッジのリタイ ミングを実行し、デューティサイクルが約 50％（公称）の内部 クロック信号を作り出します。DCS を有効にすると、デューティ サイクルが 30～70％の間であれば、ノイズと歪み性能がほぼフ ラットな状態になります。DCS 回路は CLK+の立ち上がりエッジ をロックし、その内部でタイミングを最適化します。その結果、 性能を低下させずに、広範な入力デューティサイクルを設定する ことが可能になります。ただし、入力の立ち上がりエッジのジッ タに対しては十分な注意を払う必要があり、内部安定化回路 （DCS 回路）で低減されることはありません。クロック・レート の公称値が 30 MHz より低い場合は、デューティサイクル制御 ループが機能しなくなります。クロック速度をダイナミックに変 更するアプリケーションでは、このループに関連する時定数に配 慮してください。ダイナミックに動くクロック周波数が増加また － 18/28 － AD9461 は減少してから、DCS ループが入力信号に再ロックされるまで に 1.5～5 μs の待ち時間が必要です。このループがロックされて いない間は、DCS ループがバイパスされ、内部デバイス・タイ ミングは入力クロック信号のデューティサイクルに依存します。 このようなアプリケーションでは、デューティサイクル・スタビ ライザを無効にするほうがよいでしょう。これ以外のアプリケー ションでは、最大の AC 性能を得るために、DCS 回路を有効にす ることを推奨します。 DCS 回路の制御には、DCS MODE ピンを使用します。DCS MODE ピンを CMOS ローレベル（AGND）に設定すると、DCS が有効 になります。ハイレベル（AVDD1＝3.3V）に設定すると、DCS が無効になります。 性能が低下しないように、AD9461 の入力サンプリング・クロッ ク信号は高品質で、位相ノイズが非常に低い信号源を使用してく ださい。16 ビット精度を維持するには、エンコード・クロック の位相ノイズを低減することが非常に重要です。ジッタの高いク ロック源を使用すると、70 MHzのアナログ入力信号でS/N比がす ぐに 3～4 dB低下してしまいます。（アプリケーション・ノート AN-501「Aperture Uncertainty and ADC System Performance」を参 照してください。） 最適な性能を得るには、AD9461 のクロック を差動信号にする必要があります。サンプリング・クロック入力 は約 1.5 Vに内部バイアスされ、入力信号は一般にトランスまた はコンデンサを介してCLK+およびCLK−ピンにACカップリング されます。図 33に、AD9461 の望ましいクロック入力方法を示し ます。RFトランスを使用し、クロック源（低ジッタ）をシング ルエンドから差動に変換します。トランスの 2 次側に 2 個の ショットキー・ダイオードを互い違いに接続しているため、 AD9461 に入力されるクロックの振幅が約 0.8 Vp-p差動に制限さ れます。この方法により、クロックの大きい電圧振幅がAD9461 の他の回路部にフィードスルーせず、サンプリング・クロック入 力に混入するノイズが制限されます。 低ジッタのクロックが使用できる場合、ADCのクロック入力を 駆動する前にクロック・リファレンスをバンドパス・フィルタに 通すことも可能です。もう 1 つの方法は図 34に示すように、差 動のECL/PECL信号をエンコード入力ピンにACカップリングす る方法です。 ADT1–1WT CLK+ 0.1µF AD9461 CLK– HSMS2812 DIODES 図 33. 06011-040 CRYSTAL SINE SOURCE 水晶クロック発振器（差動エンコード） VT 0.1µF ENCODE ECL/ PECL 0.1µF AD9461 VT 図 34. 06011-041 ENCODE エンコーダ用の差動 ECL ジッタに関する留意事項 高速・高分解能 ADC の性能は、クロック入力の品質に左右され ます。任意の入力周波数（fINPUT）と rms 振幅においてアパーチャ・ ジッタ（tJ）のみを原因とする S/N 比の低下は、次式を用いて計 算することができます。 この式で、rms アパーチャ・ジッタは全ジッタ源の実効値を表し ており、これにはクロック入力、アナログ入力信号、ADC のア パーチャ・ジッタ仕様値が含まれます。IF アンダーサンプリン グ・アプリケーションは、特にジッタに敏感です。 アパーチャ・ジッタが AD9461 のダイナミック・レンジに影響を 及ぼす場合は、クロック入力をアナログ信号として扱います。ク ロック・ドライバの電源を ADC 出力ドライバの電源から分離し、 クロック信号がデジタル・ノイズで変調されないようにしてくだ さい。低ジッタの水晶制御発振器は、最適なクロック源となりま す。クロックを他のタイプの信号源（ゲート、分周回路、または その他の手法）から生成する場合は、最終段で元のクロックを 使ってタイミングを同期させてください。 電源に関する留意事項 電源は慎重に選択してください。リニア・ドロッパ型の DC 電源 の利用を特に推奨します。スイッチング電源は、AD9461 の輻射 ノイズとなる成分を発生させる傾向があります。各電源ピンは、 パッケージのなるべく近くで 0.1 µF のチップ・コンデンサを用い てデカップリングしてください。 AD9461 のデジタル電源ピンとアナログ電源ピンは分離されてい ます。アナログ電源ピンは AVDD1（3.3 V）と AVDD2（5 V）、 デジタル電源ピンは DRVDD と表示されています。AVDD1 と DRVDD は相互に接続できますが、最高の性能を実現するには分 離することを勧めます。これらの電源を接続すると、高速のデジ タル出力エッジにより、スイッチング電流がアナログ電源に結合 する可能性があります。AVDD1 と AVDD2 はともに、規定電圧 の 5％以内に収まるようにしてください。 AD9461 の DRVDD 電源は、LVDS または CMOS 出力モードのデ ジタル出力専用の電源です。LVDS モードでは、DRVDD を 3.3 V に設定してください。CMOS モードでは、受信側ロジックとの互 換性を維持するために、DRVDD 電源を 2.5～3.6 V に接続するこ とができます。 デジタル出力 LVDSモード 3 番ピン（OUTPUT MODE）を使用して、LVDS 互換の出力レベ ルとなるように、チップ上のオフチップ・ドライバを設定できま す。OUTPUT MODE を CMOS ハイレベル（または、簡単な方法 としては AVDD1 に接続）に設定し、3.74 kΩ の RSET 抵抗を 5 番 ピン（LVDS_BIAS）とグラウンド間に接続すれば、LVDS 出力 が得られます。AD9461 を LVDS モードで使用すると、SFDR や SNR などのダイナミック性能が最高になります。したがって、 ぜひこのモードを利用して設計してみてください。AD9461 の出 力には、各データ・ビットに対応するコンプリメンタリの LVDS 出力（Dx+/Dx−）、アウトオブレンジ出力（OR+/OR−）、出力デー タ・クロック出力（DCO+/DCO−）が含まれます。RSET 抵抗電流 はチップ上で乗算され、これによって各出力の電流が公称値 3.5 mA（11 × IRSET）に等しい数値に設定されます。100 Ω の差動終 端抵抗を LVDS レシーバの入力に接続すると、このレシーバの振 幅レベルが公称値 350 mV になります。LVDS モードは、ASIC や FPGA が持っている、ノイズの多い環境で優れたスイッチング性 能を発揮する LVDS の特性を備えた LVDS レシーバとのイン ターフェースを容易にします。シングル・ポイント to ポイント のネット接続方式を推奨しますが、100 Ω の終端抵抗はできる限 りレシーバの近くに接続してください。さらに、パターン配線長 を 2 インチ未満とし、差動出力のパターン配線も可能な限り同じ 長さにしてください。 SNR = −20 log[2πfINPUT × tJ] Rev. 0 － 19/28 － AD9461 CMOSモード ダイナミック性能の劣化を多少許容できるアプリケーションで は、DRVDDをインターフェース・ロジックのデジタル電源にマッ チングさせることによって、AD9461の出力ドライバを2.5 Vまた は3.3 Vロジック・ファミリーとインターフェースするように設 定できます。OUTPUT MODEをCMOSローレベル（または、簡単 な方法としてはAGNDに接続）に設定すれば、CMOS出力を使用 できます。このモードでは、アウトオブレンジ出力OR+と同様に、 出力データ・ビットDxがシングルエンドのCMOS出力になります。 出力クロックは、差動のCMOS信号DCO+/DCO−として供給され ます。ADCの敏感なアナログ回路部にスイッチング過渡電圧が 結合するのを防ぐために、できるだけ低い電源電圧を推奨します。 CMOS出力に接続する容量性負荷は最小限に抑え、直列抵抗（220 Ω）を用いて各出力をシングル・ゲートに接続し、容量性負荷に よって発生するスイッチング過渡電圧をできる限り抑えてくだ さい。 タイミング に設定して 2 の補数を選択するか、ローレベル（またはAGNDに 接続）に設定してオフセット・バイナリを選択します。表 10は、 出力コーディングの概要を示します。 出力モードの選択 OUTPUT MODEピンは、デジタル出力のピン配置のほかにロジッ クの互換性も制御します。このピンはCMOS互換入力です。 OUTPUT MODE = 0（AGND）のときAD9461 の出力がCMOS互換 となり、デバイスのピン配置は表 8のようになります。OUTPUT MODE = 1（AVDD1、3.3 V）のときAD9461 出力がLVDS互換と なり、デバイスのピン配置は表 7のようになります。 デューティサイクル・スタビライザ DCS 回路の制御には、DCS MODE ピンを使用します。DCS MODE ピンを CMOS ローレベル（AGND）に設定すると、DCS が有効 になります。ハイレベル（AVDD1、3.3 V）に設定すると、DCS が無効になります。 SFDR性能改善 AD9461は、13クロック・サイクルのパイプライン遅延を伴うラッ チされたデータを出力します。CLK+の立ち上がりエッジの後、1 伝播遅延（tPD）が経過すると、データが出力されます。詳細な タイミング図は、図 2と図 3を参照してください。 動作モードの選択 データ・フォーマットの選択 AD9461 のデータ・フォーマット選択（DFS）ピンを使用し、出 力データのコーディング形式を設定します。このピンは 3.3 V CMOS互換ピンであり、これをハイレベル（またはAVDD1、3.3 V） 条件によっては、ADC コアの消費電力を低減することで AD9461 の SFDR 性能が向上します。SFDR 制御ピン（100 番ピン）は CMOS 互換の制御ピンであり、AD9461 アナログ・フロントエンドの構 成を最適化します。SFDR を AGND に接続すれば、40 MHz 未満 または 215 MHz を上回るアナログ入力周波数をもつアプリケー ションの SFDR 性能が最適化されます。アナログ入力が 40～215 MHz のアプリケーションでは、最適な性能を得るためには SFDR を AVDD1 に接続してください。AVDD2 からの消費電力は約 40 mW 減少します。 表 10. デジタル出力コーディング Code VIN+ − VIN− Input Span = 3.4 V p-p (V) VIN+ − VIN− Input Span = 2 V p-p (V) Digital Output Offset Binary (D15•••D0) Digital Output Twos Complement (D15•••D0) 65,536 32,768 32,767 0 +1.700 0 −0.000058 −1.70 +1.000 0 −0.0000305 −1.00 1111 1111 1111 1111 1000 0000 0000 0000 0111 1111 1111 1111 0000 0000 0000 0000 0111 1111 1111 1111 0000 0000 0000 0000 1111 1111 1111 1111 1000 0000 0000 0000 Rev. 0 － 20/28 － AD9461 評価用ボード 評価用ボードでは、AD9461 をCMOSモードかLVDSモードのいず れかに設定できます。広範なサンプリング・レートとアナログ入 力周波数でこの製品を使用する場合の推奨設定が構成されてい ます。評価用ボードは、ADCを各種モードおよび設定で動作さ せるためのサポート回路をすべて搭載しています。ボードの詳細 な回路図を図 35～図 38に示します。システム・レベル設計に適 用できる正しい配線引きまわしやグラウンディングの方法を示 したガーバー・ファイルは、エンジニアリング・アプリケーショ ンから入手できます。 AD9461 コンバータの最高性能を実現するには、位相ノイズが特 に低い信号源（rms ジッタが 60 fsec 未満）を使用することがきわ めて重要です。規定のノイズ性能を達成するには、入力信号の フィルタ処理を正しく行って、高調波成分を除去し、入力に混入 するノイズを抑えることも必要です。 評価用ボードは、AC 115 VからDC 6 Vのレギュレータが付属し て出荷されます。また、AD9461 とそのサポート回路に必要な各 種のDC電源を生成する低ドロップアウト電圧のレギュレータも 実装しています。サポート回路からDUTを分離するために個別の 電源も備えています。各種ジャンパを適切に接続することによっ て、入力構成を選択できます（図 35を参照）。 Rev. 0 LVDS モードの評価用ボードには、LVDS/CMOS コンバータが実 装 さ れ て お り 、 高 速 ADC FIFO 評 価 用 キ ッ ト （HSC-ADC-EVALA-SC）との互換性があります。このキットに は高速データ･キャプチャ･ボードが付属しており、FIFO メモ リ・チップで高速 ADC の出力データを最大 32 kB サンプル（256 kB サンプルまでアップグレードが可能）まで取り込めるハード ウェア・ソリューションを提供します。取り込まれたデータは、 同梱のソフトウェアを使用して USB ポート経由で PC にダウン ロードできます。このソフトウェアには、AD9461 をはじめ多く の高速 ADC の動作モデルも含まれています。 AD9461の動作モデルは、www.analog.com/ADIsimADCからも入 手できます。ADIsimADC™ソフトウェアを使えば、アナログ・ デバイセズ独自の動作モデリング技術を利用した仮想ADC評価 が可能になります。これを利用することで、ハードウェア評価用 ボードを使用するか否かに関係なく、AD9461やその他の高速 ADCを迅速に比較できます。 LVDS出力に直接アクセスする場合、上記の変換器と終端接続を 切り離すこともできます。 － 21/28 － GND 06011-042 3 1 TINB 4 3 SEC 6 2 1 5 PRI NC T5 ADT1-1WT 2 VCC CT TOUTB TOUTB CT TOUT C12 0.1µF TOUT E15 SEC 4 5 E26 GND E41 E24 GND EXTREF GND T1 ETC1-1-13 C5 TINB PRI 0.1µF GND ANALOG L1 10nH DNP = DO NOT POPULATE J4 SMBMST R5 DNP GND R1 DNP GND R2 GND DNP R3 3.74kΩ E2 E3 E14 VCC GND E9 GND E10 E1 VCC E4 E5 E6 GND E18 VCC E25 E27 GND 4 3 2 5 1 GND T2 GND C98 DNP GND C39 10µF PRI SEC GND ETC1-1-13 E19 GND C8 0.1µF R6 25Ω R4 25Ω C7 0.1µF GND C40 0.1µF GND C86 0.1µF C51 10µF VCC R28 33Ω R35 33Ω R9 DNP C9 0.1µF C3 0.1µF C91 0.1µF E36 C13 DNP SCLK 1 2 3 4 5 6 VCC 7 8 9 GND 10 11 12 5V C2 13 5V 0.1µF 14 5V 5V 15 16 5V 17 5V 18 VCC 19 VCC 20 VCC 21 GND 22 23 24 GND 25 5V R11 1kΩ GND GND DCS MODE DNC OUTPUT MODE DFS LVDSBIAS AVDD1 SENSE VREF AGND REFT REFB AVDD2 AVDD2 AVDD2 AVDD2 AVDD2 AVDD2 AVDD1 AVDD1 AVDD1 AGND VIN+ VIN– AGND AVDD2 5V VCC OPTIONAL 101 EPAD H4 MTHOLE6 D11_T/D7_Y D11_C/D6_Y DRVDD H3 MTHOLE6 DRGND H2 MTHOLE6 AD9461 DRGND D10_T D10_C D9_T D9_C D8_T D8_C DCO DCOB D7_T D7_C DRVDD DRGND D6_T D6_C D5_T D5_C D4_T D4_C D3_T D3_C D2_T D2_C D1_T D1_C 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51 5V GND VCC GND GND H1 MTHOLE6 GND VCC VCC VCC VCC VCC VCC GND DOR_T/DOR_Y DOR_C DRVDD DRGND (MSB) D15_T/D15_Y D15_C/D14_Y D14_T/D13_Y D14_C/D12_Y D13_T/D11_Y D13_C/D10_Y D12_T/D9_Y D12_C/D8_Y 100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81 80 79 78 77 76 SFDR AGND AGND AVDD1 AVDD1 AVDD1 AVDD1 AVDD1 AVDD1 AGND OR_T OR_C DRVDD DRGND D15_T D15_C D14_T D14_C D13_T D13_C D12_T D12_C D11_T D11_C DRVDD AVDD2 AVDD2 AVDD2 AVDD2 AVDD2 AVDD2 AVDD1 AVDD1 AVDD1 AVDD2 AVDD1 AVDD2 AVDD1 AGND ENC ENCB AGND AVDD1 AVDD1 AVDD1 AGND DRGND DRVDD D0_C D0_T － 22/28 － VCC VCC VCC 5V VCC 5V VCC GND ENC ENCB 評価用ボードの回路図 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 図 35. + GND VCC VCC VCC GND DRGND DRVDD D0_C (LSB) D0_T D5_T D5_C D4_T D4_C D3_T D3_C D2_T D2_C D1_T D1_C D7_T D7_C DRVDD DRGND D6_T D6_C D8_T/D1_Y D8_C/D0_Y DR DRB D10_T/D5_Y D10_C/D4_Y D9_T/D3_Y D9_C/D2_Y DRGND DRVDD DRGND EXTREF XTALPWR Rev. 0 4 P4 3 P3 2 P2 1 P1 4 P4 3 P3 2 P2 1 P1 P22 P21 PTMICRO4 PTMICRO4 AD9461 Rev. 0 図 36. GND R8 50Ω － 23/28 － 評価用ボードの回路図：エンコード、オプションのエンコード、電源オプション 1 3 2 C33 10µF GND + GND 06011-043 DNP = DO NOT POPULATE 1 3 2 VIN GND C89 10µF OUT 5V + L3 FERRITE L4 FERRITE IN OUT1 GND ADP3338-5 5V VCC C42 0.1µF L5 FERRITE PJ-002A 4 4 3 PRI SEC DRVDD NC 6 2 1 5 T3 ADT1-1WT 3 2 1 1 C34 10µF VIN 5VX GND 5VX VCCX GND + 2 DRVDDX GND CR2 DNP 3 3 VCCX 1 2 OUT C87 10µF GND + 4 U7 VXTAL 3.3V IN OUT1 GND ADP3338-3.3 ENC ENCB CR1 CR2 TO MAKE LAYOUT AND PARASITIC LOADING SYMMETRICAL ENCODE U14 5VX C26 0.1µF C36 DNP R39 0Ω GND P4 POWER OPTIONS XTALINPUT J1 SMBMST J5 SMBMST R7 DNP GND 3 2 1 C6 10µF GND + VIN VCCX GND GND GND VEE VCC DRVDDX L2 0Ω 7 14 + U3 3.3V IN OUT1 GND + C4 10µF VIN DRVDDX DRGND DRGND 3 2 1 XTALINPUT C41 0.1µF DNP ADP3338-3.3 1 8 C1 10µF DNP OUT C88 10µF DRGND + 4 DRGND ~OUT OUT U2 ECLOSC GND XTALPWR 5V C44 10µF DNP GND + E30 VXTAL E20 E31 VXTAL OPTIONAL ENCODE CIRCUITS AD9461 AD9461 BYPASS CAPACITORS VCC + C64 10µF C43 0.1µF C35 0.1µF C32 0.1µF C14 DNP C17 DNP C30 0.01µF C28 0.1µF C27 0.1µF C90 0.1µF C50 0.1µF C60 0.1µF C10 0.1µF C61 DNP C75 DNP GND VCC C11 0.1µF C16 DNP C15 0.1µF C31 DNP C38 0.1µF C29 DNP C19 DNP C69 DNP C70 DNP C45 DNP C37 DNP C48 0.1µF C18 0.1µF GND DRVDD DRVDD + C65 10µF C47 0.1µF C23 0.1µF C21 0.1µF C20 0.1µF DRGND C49 DNP DRGND 5V EXTREF + C56 10µF C85 0.1µF C53 0.1µF C52 0.1µF C58 0.01µF GND + GND C55 10µF DNP 5V C72 DNP C73 DNP C108 DNP C109 DNP C110 DNP C94 0.1µF C95 0.1µF C59 0.1µF C93 DNP C96 0.1µF 図 37. 評価用ボードの回路図：バイパス・コンデンサ GND 5V C22 0.1µF C97 0.1µF C84 0.1µF 06011-044 GND DNP = DO NOT POPULATE Rev. 0 C46 0.1µF － 24/28 － Rev. 0 図 38. － 25/28 － 評価用ボードの回路図 06011-045 DRGND D0_T D1_T D2_T D3_T D4_T D5_T D6_T D7_T DR D8_T/D1_Y D9_T/D3_Y D10_T/D5_Y D11_T/D7_Y D12_T/D9_Y D13_T/D11_Y D14_T/D13_Y D15_T/D15_Y DOR_T/DOR_Y DRGND 2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 D0_C DRGND P3 3 P1 1 GND GND D5_C P13 13 D1_C D6_C P15 15 P5 5 D7_C P17 17 D2_C DRB P19 19 P7 7 D8_C/DO_Y P21 21 D3_C D9_C/D2_Y P23 23 P9 9 D10_C/D4_Y P25 25 D4_C D11_C/D6_Y P27 27 P11 11 D12_C/D8_Y P29 29 D14_C/D12_Y P33 33 D13_C/D10_Y D15_C/D14_Y P35 35 P31 31 DOR_C P37 37 P6 C40MS P2 P4 P6 P8 P10 P12 P14 P16 P18 P20 P22 P24 P26 P28 P30 P32 P34 P36 P38 P40 DRGND P39 39 C76 0.1µF D15_T/D14_Y D15_C/D14_Y D14_T/D13_Y D14_C/D12_Y D13_T/D11_Y D13_C/D10_Y D12_T/D9_Y D12_C/D8_Y D11_T/D7_Y D11_C/D6_Y D10_T/D5_Y D10_C/D4_Y D9_T/D3_Y D9_C/D2_Y D8_T/D1_Y D8_C/D0_Y D7_T D7_C D6_T D6_C D5_T D5_C D4_T D4_C D3_T D3_C D2_T D2_C D1_T D1_C D0_T D0_C DRO_T/DOR_Y DOR_C DR DRB C82 0.1µF 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 1 2 3 4 5 6 7 8 EN_1_2 1Y 2Y VCC GND 3Y 4Y EN_3_4 C77 0.1µF A1A A1B A2A A2B A3A A3B A4A A4B B1A B1B B2A B2B B3A B3B B4A B4B C1A C1B C2A C2B C3A C3B C4A C4B D1A D1B D2A D2B D3A D3B D4A D4B C78 0.1µF GND VCC1 VCC2 GND1 ENA A1Y A2Y A3Y A4Y ENB B1Y B2Y B3Y B4Y GND2 VCC3 VCC4 GND3 C1Y C2Y C3Y C4Y ENC D1Y D2Y D3Y D4Y END GND4 VCC5 VCC6 GND5 U8 SN75LVDT386 1A 1B 2A 2B 3A 3B 4A 4B U15 SN75LVDT390 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 16 15 14 13 12 11 10 9 DRVDD DRGND DRVDD DRVDD DRGND DRVDD DRGND DRVDD DRVDD DRGND DRVDD DRGND DRVDD DRVDD DRGND DRVDD DRVDD R19 0Ω DRVDD DRGND R10 0Ω DRVDD ORO DRO 8 7 6 5 4 3 2 1 8 7 6 5 4 3 2 1 9 10 11 12 13 14 15 16 RZ4 R8 R7 R6 R5 R4 R3 R2 R1 9 10 11 12 13 14 15 16 220 RSO16ISO R8 R7 R6 R5 R4 R3 R2 R1 RZ5 220 RSO16ISO D0O D1O D2O D3O D4O D5O D6O D7O D8O D9O D10O D11O D12O D13O D14O D15O DRGND ORO DRGND 2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 P1 1 P3 3 P5 5 P7 7 P9 9 P11 11 P13 13 P15 15 P17 17 P19 19 P21 21 P23 23 P25 25 P27 27 P29 29 P31 31 P33 33 P35 35 P37 37 P39 39 P7 C40MS P2 P4 P6 P8 P10 P12 P14 P16 P18 P20 P22 P24 P26 P28 P30 P32 P34 P36 P38 P40 DRGND D0O D1O D2O D3O D4O D5O D6O D7O D8O D9O D10O D11O D12O D13O D14O D15O GND DRO DRGND AD9461 AD9461 表 11. AD9461 カスタマ向け評価用ボードの部品表（BOM） 1 Item Qty. Reference Designator Description Package Value 1 7 C4, C6, C33, C34, C87, C88, C89 Capacitor TAJD 10 μF 2 44 Capacitor 402 0.1 μF 3 2 C2, C3, C5, C7, C8, C9, C10, C11, C12, C15, C20, C21, C22, C23, C26, C27, C28, C32, C35, C38, C40, C42, C43, C46, C47, C48, C50, C52, C53, C59, C60, C76, C77, C78, C82, C84, C85, C86, C90, C91, C94, C95, C96, C97 C30, C58 Capacitor 201 0.01 μF 4 4 C39, C56, C64, C65 Capacitor TAJD 10 μF 5 1 C51 Capacitor 805 10 μF 6 1 CR1 Diode SOT23M5 7 1 CR21 Diode SOT23M5 8 20 Header EHOLE 9 2 E1, E2, E3, E4, E5, E6, E9, E10, E14, E18, E19, E20, E24, E25, E26, E27, E30, E31, E36, E41 J1, J4 SMA SMA 10 11 1 3 L1 L3, L4, L5 0603A 1206MIL 12 1 P4 Inductor EMIFIL® BLM31PG500SN1L Power jack 13 14 1 1 P7 R3 Header Resistor C40MS 402 3.74 kΩ 15 1 R8 Resistor 402 50 Ω 16 4 R10, R19, R39, L2 Resistor 402 0Ω 17 1 R11 BRES402 402 1 kΩ 18 2 R28, R35 Resistor 402 33 Ω 19 2 RZ4, RZ5 Resistor array 16-pin 22 Ω 20 21 1 1 T3 U1 Transformer AD9461BSVZ-105/130 ADT1-1WT SV-100-3 22 1 U14 ADP3338-5 SOT-223HS 23 2 U3, U7 ADP3338-3.3 SOT-223HS 24 1 U8 SN75LVDT386 TSSOP64 25 1 U15 SN75LVDT390 SOIC16PW 26 2 R4, R6 Resistor 402 25 Ω 27 2 C1, C44, C551 Capacitor TAJD 28 23 CAP402 402 29 1 C13, C14, C16, C17, C18, C19, C29, C31, C36, C37, C41, C45, C49, C61, C69, C70, C72, C73, C75, C93, C108, C109, C1101 C981 10 μF, DNP DNP Capacitor 805 DNP E151 Header EHOLE DNP 30 Rev. 0 － 26/28 － DNP 10 nH PJ-002A Manufacturer Mfg. Part No. Digi-Key Corporation Digi-Key Corporation 478-1699-2 Digi-Key Corporation Digi-Key Corporation Digi-Key Corporation Digi-Key Corporation Digi-Key Corporation Mouser Electronics 445-1796-1-ND Digi-Key Corporation Coilcraft, Inc. Mouser Electronics Digi-Key Corporation Samtec, Inc. Digi-Key Corporation Digi-Key Corporation Digi-Key Corporation Digi-Key Corporation Digi-Key Corporation Digi-Key Corporation Mini-Circuits Analog Devices, Inc. Analog Devices, Inc. Analog Devices, Inc. Arrow Electronics, Inc. Arrow Electronics, Inc. Digi-Key Corporation Digi-Key Corporation Digi-Key Corporation Mouser Electronics PCC2146CT-ND 478-1699-2 490-1717-1-ND MA3X71600LCT-ND MA3X71600LCT-ND 517-6111TG ARFX1231-ND 0603CS-10NXGBU 81-BLM31P500S CP-002A-ND TSW-120-08-L-D-RA P3.74KLCT-ND P49.9LCT-ND P0.0JCT-ND P1.0KLCT-ND P33JCT-ND 742C163220JCT-ND ADT1-1WT AD9461BSVZ ADP3338-5 ADP3338-3.3 SN75LVDT386 SN75LVDT390 P36JCT-ND 478-1699-2 490-1717-1-ND 517-6111TG AD9461 Item Qty. Reference Designator 1 31 J5 32 33 34 35 36 37 38 39 P61 R1, R21 R5, R7, R91 U21 H1, H2, H3, H41 T1, T21 T51 P21, P221 1 2 3 1 4 2 1 2 Description Package Value SMA SMA DNP Header BRES402 BRES402 ECLOSC MTHOLE6 Balun transformer Transformer Term strip C40MS 402 402 DIP4(14) MTHOLE6 SM-22 ADT1-1WT PTMICRO4 DNP DNP DNP DNP DNP DNP DNP DNP DNP = 未実装。このカテゴリの項目は実装されていません。 Rev. 0 － 27/28 － 1 Manufacturer Mfg. Part No. Digi-Key Corporation Samtec, Inc. ARFX1231-ND M/A-COM Mini-Circuits Newark Electronics ETC1-1-13 ADT1-WT TSW-120-08-L-D-RA AD9461 外形寸法 0.75 0.60 0.45 16.00 BSC SQ 1.20 MAX 14.00 BSC SQ 100 1 76 75 76 75 100 1 PIN 1 EXPOSED PAD 0° MIN 1.05 1.00 0.95 0.15 0.05 SEATING PLANE 0.20 0.09 7° 3.5° 0° 0.08 MAX COPLANARITY 51 25 26 50 BOTTOM VIEW (PINS UP) 51 25 50 26 0.50 BSC LEAD PITCH VIEW A 9.50 SQ D06011–0–4/06(0)-J TOP VIEW (PINS DOWN) 0.27 0.22 0.17 VIEW A ROTATED 90° CCW 図 39. 040506-A COMPLIANT TO JEDEC STANDARDS MS-026-AED-HD NOTES 1. CENTER FIGURES ARE TYPICAL UNLESS OTHERWISE NOTED. 2. THE PACKAGE HAS A CONDUCTIVE HEAT SLUG TO HELP DISSIPATE HEAT AND ENSURE RELIABLE OPERATION OF THE DEVICE OVER THE FULL INDUSTRIAL TEMPERATURE RANGE. THE SLUG IS EXPOSED ON THE BOTTOM OF THE PACKAGE AND ELECTRICALLY CONNECTED TO CHIP GROUND. IT IS RECOMMENDED THAT NO PCB SIGNAL TRACES OR VIAS BE LOCATED UNDER THE PACKAGE THAT COULD COME IN CONTACT WITH THE CONDUCTIVE SLUG. ATTACHING THE SLUG TO A GROUND PLANE WILL REDUCE THE JUNCTION TEMPERATURE OF THE DEVICE WHICH MAY BE BENEFICIAL IN HIGH TEMPERATURE ENVIRONMENTS. 100 ピン薄型クワッド・フラット・パッケージ、露出パッド付き［TQFP_EP］ （SV-100-3） 寸法単位：mm オーダー・ガイド Model Temperature Range Package Description Package Option AD9461BSVZ 1 AD9461-LVDS/PCB –40°C to +85°C 100-Lead TQFP_EP AD9461-100 LVDS Mode Evaluation Board SV-100-3 1 Z = 鉛フリー製品。 Rev. 0 － 28/28 －