日本語版

超高速SiGe
ECLクロック／データ・バッファ
ADCLK905/ADCLK907/ADCLK925
特長
機能ブロック図
95 ps の伝播遅延
7.5 GHz のトグル・レート
VREF
60 ps（typ）の出力立上がり／立下がり
VCC
VT
60 fs のランダム・ジッタ（RJ）
拡張工業用温度範囲：−40～+125°C
2.5 ～ 3.3 V 電源（VCC − VEE）
D
Q
D
Q
アプリケーション
06318-001
両入力ピンのオンチップ終端
VEE
クロック／データ信号の再生とレベル・シフト
図 1.
自動試験装置（ATE）
ADCLK905 ECL 1:1 クロック／データ・バッファ
高速計測機器
高速ライン・レシーバ
スレッショールド検出
VREF 1
コンバータのクロッキング
V T1
概要
VCC
ADCLK905（1 入力 1 出力）、ADCLK907（2 個の 1 入力 1 出力）、
ADCLK925
（1 入力 2 出力）は、
アナログ・デバイセズ独自の XFCB3
シリコン・ゲルマニウム（SiGe）バイポーラ・プロセスで製造さ
れた超高速のクロック／データ・バッファです。
Q1
D1
VEE
VEE
ADCLK905/ADCLK907/ADCLK925 は、
フルスイング ECL（エミッ
タ結合ロジック）出力ドライバを備えています。PECL（正の ECL）
動作では、VCC を正側電源、VEE をグラウンドにバイアスします。
NECL（負の ECL）動作は、VCC をグラウンド、VEE を負側電源
にバイアスします。
D2
Q2
D2
Q2
VCC
V T2
06318-002
バッファは、伝播遅延が 95 ps、トグル・レートが 7.5 GHz、デー
タレートが 10 Gbps、ランダム・ジッタ（RJ）が 60 fs です。
Q1
D1
VREF 2
図 2.
ADCLK907 ECL デュアル 1:1 クロック／データ・バッファ
入力には、センタータップ型の 100 Ω 終端抵抗を備えています。
また、AC 結合入力をバイアスするために VREF ピンを用意してい
ます。
VREF
ECL 出力段は VCC − 2 V に終端した 50 Ω に 800 mV を直接駆動す
る設計で、全差動出力振幅は 1.6 V になります。
VCC
VT
Q1
Q1
ADCLK905/ADCLK907/ADCLK925 は、16 ピン LFCSP パッケー
ジを採用しています。
D
D
Q2
VEE
図 3.
Rev. 0
06318-003
Q2
ADCLK925 ECL 1:2 クロック／データ・ファンアウト・バッファ
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関
して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナ
ログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は、予
告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有に属します。
※日本語データシートは REVISION が古い場合があります。最新の内容については、英語版をご参照ください。
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本
ADCLK905/ADCLK907/ADCLK925
目次
特長 ...................................................................................................... 1
代表的な性能特性 .............................................................................. 8
アプリケーション .............................................................................. 1
アプリケーション情報 .................................................................... 11
概要 ...................................................................................................... 1
電源／グラウンドのレイアウトとバイパス ............................ 11
機能ブロック図 .................................................................................. 1
出力段............................................................................................ 11
改定履歴 .............................................................................................. 2
高速性能の最適化 ........................................................................ 11
仕様 ...................................................................................................... 3
バッファのランダム・ジッタ .................................................... 11
電気的特性 ...................................................................................... 3
代表的なアプリケーション回路 .................................................... 12
絶対最大定格 ...................................................................................... 5
評価用ボードの回路図 .................................................................... 13
熱抵抗.............................................................................................. 5
外形寸法............................................................................................ 14
ESD に関する注意.......................................................................... 5
オーダー・ガイド ........................................................................ 14
ピン配置と機能の説明 ...................................................................... 6
改定履歴
8/07—Revision 0: Initial Version
Rev. 0
－2－
ADCLK905/ADCLK907/ADCLK925
仕様
電気的特性
特に指定のない限り、代表値（Typ）は VCC − VEE = 3.3 V、TA = 25°C。また、特に指定のない限り、最小値（Min）および最大値（Max）は
VCC − VEE = 3.3 V ± 10%、TA = −40～+125°C の全範囲における値です。
表 1.
Parameter
Symbol
Min
DC INPUT CHARACTERISTICS
Input Voltage High Level
Input Voltage Low Level
Input Differential Range
VIH
VIL
VID
VID
Input Capacitance
Max
Unit
VEE + 1.6
VEE
0.2
VCC
VCC − 0.7
3.4
V
V
V p-p
0.2
2.8
V p-p
CIN
Input Resistance, Single-Ended Mode
Input Resistance, Differential Mode
Input Resistance, Common Mode
Input Bias Current
DC OUTPUT CHARACTERISTICS
Output Voltage High Level
Output Voltage Low Level
Output Voltage Differential
Reference Voltage
Output Voltage
Output Resistance
AC PERFORMANCE
Propagation Delay
VOH
VOL
VOD
VREF
122.88 MHz
Rev. 0
0.4
pF
50
100
50
20
Ω
Ω
kΩ
µA
VCC − 1.26
VCC − 1.99
610
VCC − 0.76
VCC − 1.54
1040
(VCC + 1)/2
250
tPD
Propagation Delay Temperature Coefficient
Propagation Delay Skew (Output to Output)
ADCLK907
Propagation Delay Skew (Output to Output)
ADCLK925
Propagation Delay Skew (Device to Device)
Toggle Rate
Random Jitter
Rise/Fall Time
Additive Phase Noise
622.08 MHz
Typ
−40°C to +85°C
(±1.7 V between input pins)
85°C to 125°C
(±1.4 V between input pins)
Open VT
V
V
mV
50 Ω to (VCC − 2.0 V)
50 Ω to (VCC − 2.0 V)
50 Ω to (VCC − 2.0 V)
V
Ω
−500 µA to +500 µA
VCC = 3.3 V ± 10%,
VICM = VREF, VID = 0.5 V p-p
VCC = 2.5 V ± 5%,
VICM = V REF, VID = 0.5 V p-p
70
95
125
ps
70
95
125
ps
15
fs/°C
ps
VID = 0.5 V
10
ps
VID = 0.5 V
35
7.5
ps
GHz
6.5
GHz
fs rms
ps
VID = 0.5 V
>0.8 V differential output swing,
VCC = 3.3 V ± 10%
>0.8 V differential output swing,
VCC = 2.5 V ± 5%
VID = 1600 mV, 8 V/ns, VICM = 1.85 V
20%/80%
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
dBc/Hz
@10 Hz offset
@100 Hz offset
@1 kHz offset
@10 kHz offset
@100 kHz offset
>1 MHz offset
@10 Hz offset
@100 Hz offset
@1 kHz offset
@10 kHz offset
@100 kHz offset
>1 MHz offset
50
6
RJ
tR/tF
Conditions
60
30
85
−138
−144
−152
−159
−161
−161
−135
−145
−153
−160
−161
−161
－3－
ADCLK905/ADCLK907/ADCLK925
Parameter
POWER SUPPLY
Supply Voltage Requirement
Power Supply Current
ADCLK905
Negative Supply Current
Positive Supply Current
ADCLK907
Negative Supply Current
Positive Supply Current
ADCLK925
Negative Supply Current
Positive Supply Current
Power Supply Rejection1
Output Swing Supply Rejection2
1
2
Symbol
Min
VCC − VEE
2.375
IVEE
IVCC
IVEE
IVCC
IVEE
IVCC
PSRVCC
PSRVCC
Typ
24
25
47
48
48
50
94
96
29
31
76
77
3
26
VCC 電圧変化当たりの TPD 温度変化
VCC 電圧変化当たりの出力振幅変化
Rev. 0
－4－
Max
Unit
Conditions
3.63
V
2.5 V − 5% to 3.3 V + 10%
Static
mA
mA
mA
mA
VCC − VEE = 2.5 V
VCC − VEE = 3.3 V ± 10%
VCC − VEE = 2.5 V
VCC − VEE = 3.3 V ± 10%
mA
mA
mA
mA
VCC − VEE = 2.5 V
VCC − VEE = 3.3 V ± 10%
VCC − VEE = 2.5 V
VCC − VEE = 3.3 V ± 10%
mA
mA
mA
mA
ps/V
dB
VCC − VEE = 2.5 V
VCC − VEE = 3.3 V ± 10%
VCC − VEE = 2.5 V
VCC − VEE = 3.3 V ± 10%
VCC − VEE = 3.0 V ± 20%
VCC − VEE = 3.0 V ± 20%
40
63
80
126
51
97
ADCLK905/ADCLK907/ADCLK925
絶対最大定格
表 2.
Parameter
Supply Voltage
VCC − VEE
Input Voltage
D (D1, D2), D (D1, D2)
D1, D2, D1, D2 to VT Pin
(CML or PECL Termination)
D (D1, D2) to D (D1, D2)
熱抵抗
Rating
θJA は最悪の条件、すなわち回路ボードに表面実装パッケージを
ハンダ付けした状態で規定しています。
6.0 V
表 3. 熱抵抗
VEE − 0.5 V to
VCC + 0.5 V
±40 mA
Package Type
θJA
Unit
16-lead LFCSP
70
°C/W
±1.8 V
ESD に関する注意
Maximum Voltage on Output Pins
Maximum Output Current
Input Termination, VT to D (D1, D2), D (D1, D2)
VCC + 0.5 V
35 mA
±2 V
Voltage Reference, VREF
Temperature
Operating Temperature Range, Ambient
Operating Temperature, Junction
Storage Temperature Range
VCC − VEE
ESD（静電放電）の影響を受けやすいデバイスです。
電荷を帯びたデバイスや回路ボードは、検知されない
まま放電することがあります。本製品は当社独自の特
許技術である ESD 保護回路を内蔵してはいますが、
デバイスが高エネルギーの静電放電を被った場合、損
傷を生じる可能性があります。したがって、性能劣化
や機能低下を防止するため、ESD に対する適切な予
防措置を講じることをお勧めします。
−40°C to +125°C
150°C
−65°C to +150°C
上記の絶対最大定格を超えるストレスを加えると、デバイスに恒
久的な損傷を与えることがあります。この規定はストレス定格の
みを指定するものであり、この仕様の動作セクションに記載する
規定値以上でのデバイス動作を定めたものではありません。デバ
イスを長時間絶対最大定格状態に置くと、デバイスの信頼性に影
響を与えることがあります。
Rev. 0
－5－
ADCLK905/ADCLK907/ADCLK925
ADCLK905
NC 3
11 Q
10 NC
9 NC
VCC 8
VEE 7
NC = NO CONNECT
NC 5
NC 4
NC 6
TOP VIEW
(Not to Scale)
12 Q
06318-004
D 2
表 4.
14 VEE
13 VCC
PIN 1
INDICATOR
D 1
図 4.
15 VREF
16 VT
ピン配置と機能の説明
ADCLK905 のピン配置
1:1 ADCLK905 バッファのピン機能の説明
非反転入力
2
D
反転入力
3, 4, 5, 6, 9, 10
NC
無接続。ダイへの物理的な接続なし
7, 14
VEE
負側電源電圧
8, 13
VCC
正側電源電圧
11
Q
反転出力
12
Q
非反転出力
15
VREF
リファレンス電圧。AC 結合入力をバイアスするためのリファレンス電圧
16
VT
センター・タップ。100 Ω 入力抵抗のセンター・タップ
ヒートシンク
NC
無接続。パッケージの金属裏面は、回路のどの部分にも電気的に接続されていません。
これを開放しておくと、パッケージ・ハンドルとダイのサブストレートの間の電気的分離が最適になります。熱的／
機械的な安定性を改善したい場合は、アプリケーション・ボードにハンダ付けしてください。パッケージの隅の露出
金属は、この裏面に接続しています。ビアその他のコンポーネントに対して十分なクリアランスを設ける必要があ
ります。
図 5.
12 Q1
11 Q1
10 Q2
9 Q2
06318-005
TOP VIEW
(Not to Scale)
V T2 5
D2 4
ADCLK907
VCC 8
D2 3
VEE 7
D1 2
PIN 1
INDICATOR
VREF 2 6
D1 1
14 VEE
説明
13 VCC
D
15 VREF 1
記号
1
16 VT1
ピン番号
ADCLK907 のピン配置
表 5. デュアル 1:1 ADCLK907 バッファのピン機能の説明
ピン番号
記号
説明
1
D1
非反転入力 1
2
D1
反転入力 1
3
D2
非反転入力 2
4
D2
反転入力 2
5
VT2
センター・タップ 2。100 Ω 入力抵抗のセンター・タップ、チャンネル 2
6
VREF2
リファレンス電圧 2。AC 結合入力をバイアスするためのリファレンス電圧、チャンネル 2
7, 14
VEE
負側電源電圧
8, 13
VCC
正側電源電圧。ピン 8 とピン 13 は内部的に接続されてはいません。
9
Q2
反転出力 2
Rev. 0
－6－
ADCLK905/ADCLK907/ADCLK925
非反転出力 2
11
Q1
反転出力 1
12
Q1
非反転出力 1
15
VREF1
リファレンス電圧 1。AC 結合入力をバイアスするためのリファレンス電圧、チャンネル 1
16
VT1
センター・タップ 1。100 Ω 入力抵抗のセンター・タップ、チャンネル 1
ヒートシンク
NC
無接続。パッケージの金属裏面は、回路のどの部分にも電気的に接続されていません。
これを開放しておくと、パッケージ・ハンドルとダイのサブストレートの間の電気的分離が最適になります。熱的／
機械的な安定性を改善したい場合は、アプリケーション・ボードにハンダ付けしてください。パッケージの隅の露出
金属は、この裏面に接続しています。ビアその他のコンポーネントに対して十分なクリアランスを設ける必要があ
ります。
図 6.
12 Q1
11 Q1
10 Q2
9 Q2
VCC 8
VEE 7
NC = NO CONNECT
NC 6
NC 4
TOP VIEW
(Not to Scale)
NC 5
NC 3
ADCLK925
06318-006
PIN 1
INDICATOR
D 1
D 2
14 VEE
13 VCC
説明
Q2
15 VREF
記号
10
16 VT
ピン番号
ADCLK925 のピン配置
表 6. 1:2 ADCLK925 バッファのピン機能の説明
ピン番号
記号
1
D
説明
非反転入力
2
D
反転入力
3, 4, 5, 6
NC
無接続。ダイへの物理的な接続なし
7, 14
VEE
負側電源電圧
8, 13
VCC
正側電源電圧
9
Q2
反転出力 2
10
Q2
非反転出力 2
11
Q1
反転出力 1
12
Q1
非反転出力 1
15
VREF
リファレンス電圧。AC 結合入力をバイアスするためのリファレンス電圧
16
VT
センター・タップ。100 Ω 入力抵抗のセンター・タップ
ヒートシンク
NC
無接続。パッケージの金属裏面は、回路のどの部分にも電気的に接続されていません。
これを開放しておくと、パッケージ・ハンドルとダイのサブストレートの間の電気的分離が最適になります。熱的／
機械的な安定性を改善したい場合は、アプリケーション・ボードにハンダ付けしてください。パッケージの隅の露
出金属は、この裏面に接続しています。ビアその他のコンポーネントに対して十分なクリアランスを設ける必要が
あります。
Rev. 0
－7－
ADCLK905/ADCLK907/ADCLK925
代表的な性能特性
特に指定のない限り、VCC = 3.3 V、VEE = 0.0 V、TA = 25°C、出力= 50 Ω で VCC − 2 V に終端。
2.37V
Q
Q
100mV/DIV
100mV/DIV
2.37V
Q
1.37V
06318-010
06318-007
Q
1.37V
200ps/DIV
–90
–90
AGILENT E5500
CARRIER: 122.88MHz
NO SPURS
–120
–120
L[f] (dBc/Hz)
–110
–130
–140
–130
–140
–150
–150
–160
–160
100
1k
10k
100k
1M
10M
100M
f (Hz)
図 8.
–90
–100
AGILENT E5500
CARRIER: 622.08MHz
NO SPURS
–100
–110
–170
10
出力波形（VCC = 3.3 V）
図 10.
–170
10
06318-008
L[f] (dBc/Hz)
–100
出力波形（VCC = 3.3 V）
100
1k
10k
100k
1M
10M
100M
f (Hz)
122.88 MHz の位相ノイズ
図 11.
06318-011
図 7.
100ps/DIV
622.08 MHz の位相ノイズ
300
AGILENT E5500
CARRIER: 245.76MHz
NO SPURS
250
RMS JITTER (fs)
L[f] (dBc/Hz)
–110
–120
–130
–140
200
150
100
–150
100
1k
10k
100k
1M
f (Hz)
図 9.
Rev. 0
10M
100M
0
06318-009
–170
10
0
1
2
3
4
5
6
7
INPUT SLEW RATE (V/ns)
245.76 MHz の位相ノイズ
図 12. 入力スルーレート 対 RMS ジッタ
－8－
8
06318-012
50
–160
ADCLK905/ADCLK907/ADCLK925
1.1
0.09
0.7
+25°C
0.6
–55°C
0.5
0.05
0.04
0.03
+125°C
0.02
0.01
2
3
4
図 13.
0
06318-013
1
SUPPLY VOLTAGE (V)
+25°C
0
1
–55°C
2
3
4
SUPPLY VOLTAGE (V)
電源電圧 対 VOD
図 16.
0.07
電源電圧 対 電源電流（ADCLK925）
100
0.06
99
+125°C
0.05
98
+25°C
0.03
–55°C
tPD (ps)
0.04
+125°C
97
96
0.02
+25°C
–55°C
3.0
3.5
4.0
POWER SUPPLY VOLTAGE (V)
図 14.
94
0.4
0.6
0.8
1.0
1.2
1.4
1.6
1.8
VID (V)
電源電圧 対 電源電流（ADCLK905）
110
図 17.
VID 対 伝播遅延
5.5
0
2.5
06318-017
95
3.5
0.01
06318-014
POWER SUPPLY CURRENT (A)
–55°C
0.06
06318-016
+125°C
0.8
+25°C
0.07
12.5
OUTPUT SWING (V)
0.9
06318-018
POWER SUPPLY CURRENT (A)
1.0
0.4
+125°C
0.08
1.8
1.4
105
1.2
+125°C
VOD (V)
PROPAGATION DELAY (ps)
1.6
100
1.0
0.8
+25°C
0.6
95
0.4
–55°C
図 15.
Rev. 0
VICM 対伝播遅延（入力振幅 = 200 mV）
図 18.
－9－
11.5
10.5
FREQUENCY (GHz)
9.5
8.5
7.5
6.5
0
4.5
3.6
2.5
3.1
0.5
2.6
INPUT COMMON MODE (V)
06318-015
2.1
1.5
0.2
90
1.6
トグル・レート、差動出力振幅の周波数特性
ADCLK905/ADCLK907/ADCLK925
1
1
C4
C4
2
2
3
23
2.488 Gbps PRBS 2 − 1、OC-48/STM-16 マスク、
測定 p-p ジッタ 8.1 ps、ソース p-p ジッタ 3.5 ps
図 22.
1
23
8.50 Gbps PRBS 2 − 1、FC8500E ABS Beta Rx マスク、
測定 p-p ジッタ 10.9 ps、ソース p-p ジッタ 4.4 ps
1
C4
C4
2
2
図 20.
58ps/DIV
06318-022
15ps/DIV
3
3
23
9.95 Gbps PRBS 2 − 1、OC-193/STM-64 マスク、
測定 p-p ジッタ 10.5 ps、ソース p-p ジッタ 6.0 ps
図 23.
06318-021
図 19.
06318-023
3
06318-019
17ps/DIV
58ps/DIV
23
2.5 Gbps PRBS 2 − 1、PCI Express 2.5 Rx マスク、
測定 p-p ジッタ 8.1 ps、ソース p-p ジッタ 3.5 ps
1
1
C4
C4
3
図 21.
Rev. 0
29ps/DIV
06318-020
34ps/DIV
3
23
4.25 Gbps PRBS 2 − 1、FC4250（光）マスク、
測定 p-p ジッタ 8.2 ps、ソース p-p ジッタ 3.4 ps
図 24.
－ 10 －
23
06318-024
2
2
5.0 Gbps PRBS 2 − 1、PCI Express 5.0 Rx マスク、
測定 p-p ジッタ 8.7 ps、ソース p-p ジッタ 3.5 ps
ADCLK905/ADCLK907/ADCLK925
アプリケーション情報
電源／グラウンドのレイアウトとバイパス
高速性能の最適化
ADCLK905/ADCLK907/ADCLK925 バッファは、きわめて高速の
アプリケーション向けに設計されています。したがって、仕様の
性能を達成するには高速設計方法を採用する必要があります。負
側電源（VEE）と正側電源（VCC）のプレーンには、多層ボードの
一部として低インピーダンスの電源プレーンを使用することが
非常に重要です。スイッチング電流に最小インダクタンスのリ
ターン・パスを設けることにより、目的のアプリケーションで最
高の性能が得られます。
どの高速回路でもそうですが、仕様の性能を確実に引き出すに
は正しい設計とレイアウト方法を採用する必要があります。浮
遊容量、インダクタンス、誘導電力、グラウンド・インピーダ
ンス、その他のレイアウト上の問題があると、性能が著しく制
限され、発振を生じることがあります。入出力伝送ラインに沿っ
て切れ目がある場合も、有効な入力スルーレートが低下して、
仕様のジッタ性能が大きく制限されることがあります。
50 Ω 環境では、入出力のマッチングが性能に大きな影響を与え
ます。このバッファには、D 入力とD 入力の両方に 50 Ω の終端
抵抗があります。終端のリターン側は、通常はリファレンス・ピ
ンに接続してください。終端リターン・パスでの寄生インダクタ
ンスによって入力信号に望ましくない逸脱が発生しないように
するには、セラミック・コンデンサを使用して終端電位を慎重に
バイパスしてください。入力がソースに直接結合している場合は、
ピンが定格の入力差動／同相電圧範囲を出ないように注意しま
す。
入出力電源を十分にバイパスすることも重要です。1 µF の電解型
バイパス・コンデンサを各電源ピンから数インチ以内に配置して
グラウンドと接続します。さらに、高品質の複数の 0.001 µF バイ
パス・コンデンサを VEE、VCC の各電源ピンのできるだけ近くに
配置し、複数のビアを使って GND プレーンに接続します。高周
波バイパス・コンデンサは、最小のインダクタンスと ESR が得
られるように慎重に選択してください。高周波で最大のバイパス
効率を達成するには、寄生レイアウト・インダクタンスが絶対に
生じないようにします。
リターンを開放しておくと、デバイスは 100 Ω のクロス終端にな
りますが、その場合はソースによって同相電圧を制御して入力バ
イアス電流を供給する必要があります。
出力段
仕様の性能を実現するには、伝送ラインを正しく終端する必要が
あります。ADCLK905/ADCLK907/ADCLK92 バッファの出力は、
VCC − 2 V を基準にして 50 Ω で終端したマイクロストリップ／ス
トリップライン伝送ラインまたは 50 Ω ケーブルに 800 mV を直接
駆動するように設計されています。図 25 に、PECL 出力段を示し
ます。各出力は最高の伝送ライン・マッチングが得られるように
設計されています。高速信号を 1 cm 以上ルーティングする必要が
ある場合は、マイクロストリップまたはストリップライン設計に
より、適切な遷移時間を確保し、過度の出力リンギングやパルス
幅に依存する伝搬遅延ディスパーションを防止します。
VCC
Q
VEE
図 25.
Rev. 0
06318-025
Q
ADCLK905/ADCLK907/ADCLK925 PECL 出力段の
簡略回路図
－ 11 －
入力トランジスタの過剰なオフセットを防ぐために、入力ピン間
には ESD/クランプ・ダイオードがあります。ESD ダイオードは
最適な AC 性能を達成するように最適化されていません。クラン
プが必要な場合は、適切な外付けダイオードの使用を推奨します。
バッファのランダム・ジッタ
ADCLK905/ADCLK907/ADCLK925 は、広い入力スルーレート範
囲でランダム・ジッタの増加を最小限にするように設計されてい
ます。電圧振幅が十分に大きければ、ランダム・ジッタは入力信
号のスルーレートによって最も大きな影響を受けます。スルー
レートは減衰器で低減されるため、可能であれば、高速ショット
キ・ダイオードで大きすぎる入力信号をクランプしてください。
数センチ以上の入力信号配線には、優れた高周波特性を持つ低損
失の誘電体／ケーブルを利用します。
ADCLK905/ADCLK907/ADCLK925
代表的なアプリケーション回路
VREF
VREF
VT
D
D
D
D
CONNECT VT TO VCC.
06318-026
VT
CONNECT VT TO VREF .
NOTES
1. PLACING A BYPASS CAPACITOR
FROM VT TO GROUND CAN IMPROVE
THE NOISE PERFORMANCE.
図 26.
CML 入力とのインターフェース
図 28.
VREF
06318-029
VCC
AC 結合差動信号
VREF
VT
VT
VCC – 2V
D
D
D
図 27.
CONNECT VT, VREF , AND D. PLACE A BYPASS
CAPACITOR FROM VT TO GROUND.
ALTERNATIVELY, VT, VREF , AND D CAN BE
CONNECTED, GIVING A CLEANER LAYOUT AND
A 180º PHASE SHIFT.
PECL とのインターフェース
図 29.
Rev. 0
06318-030
06318-028
CONNECT VT TO VCC − 2V.
D
－ 12 －
AC 結合シングルエンド入力とのインターフェース
C27
RED
2.2UF
1
1
TP3
VEE
C24
BLK
.1UF
TP4
.1UF
C22
C23
Solder bridges will be completed
by end user if desired.
VEE
J10
.1UF
C21
D2_B
D2
CAL_2
C19
4 D2
3 D2
2 D1
.1UF
LFCSP16-3X3
ADCLK9XX
matched length ×2
C25
J7
2.2UF
J1
C17
1 D1
C1
0Ω resistors are NOT to be installed.
.1UF
D1_B
.1UF
D1
.1UF
J2
.1UF
C12
VT1
R1
16
VT1
5 VT2
R2
VT2
C15
.1UF
C11
0
VREF1
C2
C9
C10
.1UF
VREF2
6
C26
0
15
VREF1
.1UF
7
VEE
.1UF
C14
VREF2
VEE
14
VEE _14
VCC
13
VCC_13
VEE _7
.1UF
.1UF
VCC
Q1
Q1_B
.01UF
VEE
VCC
C16
.1UF
Q2_B
Q2
matched lengths
PAD
VAL
C45
PAD
Q2 9
Q2 10
Q1 11
Q1 12
A1
C4
J8
C5
Solder bridges will be completed
by end user if desired.
.1UF
8
VCC
C44
C6
C13
.1UF
C3
.01UF
.1UF
0Ω resistors are NOT to be installed.
C7
matched length ×2
.1UF
VCC_8
.1UF
RED
TP2
J9
J4
1
C8
CAL_1
.1UF
J11
TP1
1
評価用ボードの回路図
.1UF
BLK
J3
J5
Solder bridges will be completed
by end user if desired.
Jumpers are NOT to be installed.
J6
J12
VT2
1
1
1
1
0
0
0
0
C38
VREF2
C39
VT1
C40
JP4
JP3
JP2
JP1
2
2
2
2
VREF2
VT2
C28
C32
C41
.1UF
VREF2
.1UF
VREF1
VT1
VT2
VT1
1
1
1
1
0
0
0
0
JP5
JP6
JP7
JP8
2
2
2
2
RED
TP8
RED
TP5
.1UF
1
C36
C43
.1UF
.1UF
C29
C33
.1UF
C37
C42
C30
C34
.1UF
.1UF
.1UF
.1UF
1
RED
TP7
RED
TP6
1
C31
.1UF
.1UF
.1UF
.1UF
.1UF
－ 13 －
1
Rev. 0
VREF1
C35
図 30.
.1UF
VREF1
ADCLK905/ADCLK907/ADCLK925
評価用ボードの回路図
06318-031
.1UF
.1UF
C18
.1UF
C20
ADCLK905/ADCLK907/ADCLK925
外形寸法
0.60 MAX
0.45
PIN 1
INDICATOR
TOP
VIEW
13
12
2.75
BSC SQ
0.80 MAX
0.65 TYP
12° MAX
SEATING
PLANE
*1.65
1
EXPOSED
PAD
0.50
BSC
0.90
0.85
0.80
16
PIN 1
INDICATOR
1.50 SQ
1.35
D06318-0-8/07(0)-J
3.00
BSC SQ
0.50
0.40
0.30
9 (BOTTOM VIEW) 4
8
5
0.25 MIN
1.50 REF
0.05 MAX
0.02 NOM
0.30
0.23
0.18
0.20 REF
*COMPLIANT TO JEDEC STANDARDS MO-220-VEED-2
EXCEPT FOR EXPOSED PAD DIMENSION.
図 31.
16 ピン・リード・フレーム・チップ・スケール・パッケージ［LFCSP_VQ］
3 mm × 3 mm ボディ、極薄クワッド
（CP-16-3）
寸法単位：mm
オーダー・ガイド
Model
Temperature Range
Package Description
Package Option
Branding
ADCLK905BCPZ-WP1
ADCLK905BCPZ-R71
ADCLK905BCPZ-R21
ADCLK907BCPZ-WP1
ADCLK907BCPZ-R71
ADCLK907BCPZ-R21
ADCLK925BCPZ-WP1
ADCLK925BCPZ-R71
ADCLK925BCPZ-R21
ADCLK905/PCBZ1
ADCLK907/PCBZ1
ADCLK925/PCBZ1
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
−40°C to +125°C
16-Lead LFCSP_VQ
16-Lead LFCSP_VQ
16-Lead LFCSP_VQ
16-Lead LFCSP_VQ
16-Lead LFCSP_VQ
16-Lead LFCSP_VQ
16-Lead LFCSP_VQ
16-Lead LFCSP_VQ
16-Lead LFCSP_VQ
Evaluation Board
Evaluation Board
Evaluation Board
CP-16-3
CP-16-3
CP-16-3
CP-16-3
CP-16-3
CP-16-3
CP-16-3
CP-16-3
CP-16-3
Y03
Y03
Y03
Y06
Y06
Y06
Y08
Y08
Y08
1
Z = RoHS 準拠製品
Rev. 0
－ 14 －