2.7∼5.5V、450µA、レールtoレール出力、 クワッド、12/16ビットnanoDAC® AD5624/AD5664 機能ブロック図 特長 V DD V REF GND AD5624/AD5664 入力 レジスタ DAC レジスタ ストリング DAC A バッファ V OUT A 入力 レジスタ DAC レジスタ ストリング DAC B バッファ V OUT B 入力 レジスタ DAC レジスタ ストリング DAC C バッファ V OUT C 入力 レジスタ DAC レジスタ ストリング DAC D バッファ V OUT D SCLK インター フェース・ ロジック SYNC DIN パワーオン・ リセット アプリケーション パワーダウン・ ロジック 05943-001 低消費電力、クワッドnanoDAC AD5664：16ビット AD5624：12ビット 相対精度：±12LSB（max） 設計により単調増加性を保証 10ピンMSOPおよび3mm×3mmのLFCSP_WDパッケージ 電源：2.7∼5.5V DAC出力をゼロスケールにパワーオン・リセット チャンネルごとのパワーダウン 最高50MHzのシリアル・インターフェース 図1 プロセス制御 データ・アクイジション・システム バッテリ駆動の携帯型計測器 ゲインとオフセットのデジタル調整 プログラマブルな電圧源と電流源 プログラマブル減衰器 表1. 関連デバイス 製品番号 説明 AD5624R/AD5644R/AD5664R 2.7∼5.5V、クワッド、12/14/ 16ビットDAC、内部リファレ ンス付き nanoDAC ファミリーの AD5624 （ 12 ビット）／ AD5664 （ 16 ビット）は低消費電力、バッファ付きの電圧出力クワッドD/A コンバータ（DAC）です。各デバイスは2.7∼5.5Vの単電源で AD5624/AD5664 は、多機能の 3 線式シリアル・インター フェースを使用しています。インターフェースは最高 50MHz のクロック・レートで動作し、業界標準の SPI ® 、 QSPI T M 、 MICROWIRETM、DSPインターフェース規格と互換性があり 動作し、設計によって単調増加性が保証されています。 ます。 AD5624/AD5664では、DACの出力電圧範囲を設定するために 外部リファレンス電圧が必要です。パワーオン・リセット回路 を内蔵しているため、パワーアップ時にDACの出力が0Vにリ セットされ、有効な書込みが行われるまでこの状態を維持しま す。また、パワーダウン機能によって5V電源で480nAまで消費 電流を低減でき、パワーダウン・モード時の出力負荷をソフト ウェアで選択できます。 製品のハイライト 概要 通常動作でも消費電力が低いため、携帯型のバッテリ駆動機器 に最適です。消費電力は、 5V の電源時に 2.25mW であり、パ ワーダウン・モードでは2.4µWまで低下します。 1. 相対精度：±12LSB（max） 2. 10ピンMSOPおよび3mm×3mmの10ピンLFCSP_WDパッ ケージ 3. 低消費電力： 3V 電源時に 1.32mW 、 5V 電源時に 2.25mW （typ） 4. 最大セトリング時間：4.5µs（AD5624）、7µs（AD5664） オンチップの高精度出力アンプにより、レールtoレールの出力 振幅が可能です。 REV. 0 アナログ・デバイセズ株式会社 アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の 利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま せん。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するもので もありません。仕様は、予告なく変更される場合があります。本紙記載の商標および登録商標は、各社の所有 に属します。 ※日本語データシートはREVISIONが古い場合があります。最新の内容については、英語版をご参照ください。 © 2006 Analog Devices, Inc. All rights reserved. 本 社／ 〒105-6891 東京都港区海岸1-16-1 ニューピア竹芝サウスタワービル 電話03（5402）8200 大阪営業所／ 〒532-0003 大阪府大阪市淀川区宮原3-5-36 新大阪MTビル2号 電話06（6350）6868 AD5624/AD5664 目次 シリアル・インターフェース. . . . . . . . . . . . . . . . . . . . . . . . . 15 入力シフト・レジスタ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 ______ SYNC割込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 パワーオン・リセット. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 ソフトウェア・リセット. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 パワーダウン・モード. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 LDAC機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 マイクロプロセッサとのインターフェース. . . . . . . . . . . . . 19 アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 AD5624/AD5664のリファレンスの選択 . . . . . . . . . . . . . . . . 20 AD5624/AD5664の電源としてリファレンスを 使用する方法. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 AD5624/AD5664を使用したバイポーラ動作 . . . . . . . . . . . . 21 デジタル・アイソレータ（iCoupler）を用いた 絶縁インターフェース. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 電源のバイパスとグラウンディング. . . . . . . . . . . . . . . . . . . 21 外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 機能ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 製品のハイライト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 AC特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 タイミング特性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 タイミング図. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 ピン配置と機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 代表的な性能特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 用語の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13 動作原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 D/A部 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 抵抗ストリング. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 出力アンプ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 改訂履歴 6/06―R Revision 0: Initial Version ―2― REV. 0 AD5624/AD5664 仕様 VDD＝＋2.7∼＋5.5V、RL＝2kΩ（GNDに接続）、CL＝200pF（GNDに接続）、VREF＝VDD、特に指定のない限り、すべての仕様はTMIN∼ TMAXで規定。 表2 Aグレード1 パラメータ Min Typ Max ±8 ±16 Bグレード1 Min Typ Max 単位 ±6 ±12 LSB ±1 LSB 条件／備考 2 静的性能 AD5664 分解能 16 相対精度 16 ビット ±1 微分非直線性 設計により単調増加性を保証 AD5624 12 分解能 ビット ±0.5 相対精度 ±1 LSB ±0.25 LSB 設計により単調増加性を保証 ゼロコード誤差 2 10 2 10 mV DACレジスタに全ビット「0」を ロード オフセット誤差 ±1 ±10 ±1 ±10 mV フルスケール誤差 −0.1 ±1 −0.1 ±1 FSRの％ ±1.5 FSRの％ 微分非直線性 DACレジスタに全ビット「1」を ロード ±1.5 ゲイン誤差 ゼロコード誤差ドリフト ±2 ±2 µV/℃ ゲイン温度係数 ±2.5 ±2.5 ppm FSRのppm/℃ DC電源電圧変動除去比 −100 −100 dB DACコード＝ミッドスケール、 VDD＝±10％ DCクロストーク 10 10 µV フルスケール出力の変化による RL＝2kΩ（GNDまたはVDDに接続） 10 10 µV/mA 負荷電流の変化による 5 5 µV パワーダウンによる（各チャンネル） 出力特性3 出力電圧範囲 0 VDD 0 2 容量性負荷安定性 VDD 2 V nF RL＝∞ RL＝2kΩ 10 10 nF DC出力インピーダンス 0.5 0.5 Ω 短絡電流 30 30 mA VDD＝5V パワーアップ時間 4 4 µs パワーダウン・モードからの復帰 VDD＝5V 200 µA VREF＝VDD＝5.5V VDD V リファレンス入力 170 リファレンス電流 リファレンス入力範囲 0.75 200 VDD 170 0.75 26 リファレンス入力インピーダンス 26 kΩ ロジック入力3 ±2 入力電流 VINL（ローレベル入力電圧） VINH（ハイレベル入力電圧） ピン容量 REV. 0 0.8 2 2 3 3 ―3― ±2 µA すべてのデジタル入力 0.8 V VDD＝5V、3V V VDD＝5V、3V pF AD5624/AD5664 Aグレード1 パラメータ Min Typ Bグレード1 Max Min 5.5 2.7 Typ Max 単位 5.5 V 条件／備考 電源条件 VDD 2.7 IDD（ノーマル・モード）4 VIH＝VDD、VIL＝GND VDD＝4.5∼5.5V 0.45 0.9 0.45 0.9 mA VDD＝2.7∼3.6V 0.44 0.85 0.44 0.85 mA IDD（すべてのパワーダウン・ VIH＝VDD、VIL＝GND モード）5 1 2 3 4 5 VDD＝4.5∼5.5V 0.48 1 0.48 1 µA VDD＝2.7∼3.6V 0.2 1 0.2 1 µA 温度範囲：AグレードおよびBグレード：−40∼＋105℃ 直線性はコード範囲を縮小して計算（AD5664：コード512∼65,024、AD5624：コード32∼4064）。出力は無負荷時の条件を適用。 これらの仕様については出荷テストを行っていませんが、設計および特性評価により保証。 インターフェースが非アクティブ、全DACがアクティブ、DAC出力が無負荷時の条件を適用。 全DACがパワーダウン。 AC特性 VDD＝2.7∼5.5V、RL＝2kΩ（GNDに接続）、CL＝200pF（GNDに接続）、VREF＝VDD、特に指定のない限り、すべての仕様はTMIN∼ TMAXで規定。1 表3 パラメータ2、3 Min Typ Max 単位 条件／備考 4 7 µs コード1/4∼3/4スケール（±2LSB以内） 3 4.5 µs コード1/4∼3/4スケール（±0.5LSB以内） 出力電圧セトリング時間 AD5664 AD5624 スルーレート 1.8 V/µs デジタルからアナログへの グリッチ・インパルス 10 nV-s デジタル・フィードスルー 0.1 nV-s リファレンス・フィードスルー −90 dBs デジタル・クロストーク 0.1 nV-s アナログ・クロストーク 1 nV-s DAC間クロストーク 1 nV-s 乗算帯域幅 340 kHz メジャー・キャリー周辺の1LSBの変化 VREF＝2V±0.1Vp-p、周波数＝10Hz∼20MHz VREF＝2V±0.1Vp-p 全高調波歪み −80 dB VREF＝2V±0.1Vp-p、周波数＝10kHz 出力ノイズ・スペクトル密度 120 nV/ Hz DACコード＝ミッドスケール、1kHz 100 nV/ Hz DACコード＝ミッドスケール、10kHz 出力ノイズ 15 µVp-p 0.1∼10Hz 1 これらの仕様については出荷テストを行っていませんが、設計および特性評価により保証。 2 温度範囲は−40∼＋105℃、＋25℃で測定。 3 「用語の説明」を参照。 ―4― REV. 0 AD5624/AD5664 タイミング特性 すべての入力信号はtR＝tF＝1ns/V（VDDの10∼90％）で規定し、（VIL＋VIH）/2の電圧レベルからの時間とします（図2を参照）。VDD＝ 2.7∼5.5V。特に指定のない限り、すべての仕様はTMIN∼TMAXで規定。 表4 TMIN、TMAXでの限界値 1 2 パラメータ1 VDD＝2.7∼5.5V 単位 条件／備考 t12 20 ns（min） SCLKサイクル時間 t2 9 ns（min） SCLKハイレベル時間 t3 9 ns（min） t4 13 ns（min） SCLKローレベル時間 ______ SYNCからSCLK立下がりエッジまでのセットアップ時間 t5 5 ns（min） データのセットアップ時間 t6 5 ns（min） t7 0 ns（min） t8 15 ns（min） t9 13 ns（min） t10 0 ns（min） データのホールド時間 ______ SCLK立下がりエッジからSYNC立上がりエッジまで ______ SYNCの最小ハイレベル時間 ______ SYNC立上がりエッジからSCLK立下がりエッジまで ______ SCLK立下がりエッジからSYNC立下がりエッジまで これらの仕様については出荷テストを行っていませんが、設計および特性評価により保証。 SCLKの最高周波数はVDD＝2.7∼5.5Vで50MHz。 タイミング図 t10 t1 t9 SCLK t8 t2 t3 t4 t7 SYNC t6 DIN DB23 DB0 図2. REV. 0 シリアル書込み動作 ―5― 05943-002 t5 AD5624/AD5664 絶対最大定格 特に指定のない限り、TA＝25℃。 左記の絶対最大定格を超えるストレスを加えると、デバイスに 恒久的な損傷を与えることがあります。この規定はストレス定 格のみを指定するものであり、この仕様の動作セクションに記 載する規定値以上でのデバイス動作を定めたものではありませ ん。デバイスを長時間絶対最大定格状態に置くと、デバイスの 信頼性に影響を与えることがあります。 表5 パラメータ 定格値 GNDに対するVDD −0.3∼＋7V GNDに対するVOUT −0.3V∼VDD＋0.3V GNDに対するVREF −0.3V∼VDD＋0.3V GNDに対するデジタル入力電圧 −0.3V∼VDD＋0.3V 動作温度範囲 工業用（A、Bグレード） −40∼＋105℃ 保存温度範囲 −65∼＋150℃ ジャンクション温度（TJ max） 150℃ 消費電力 （TJ max−TA） /θJA LFCSP_WDパッケージ（4層ボード） θJA熱抵抗 61℃/W MSOPパッケージ（4層ボード） θJA熱抵抗 142℃/W θJC熱抵抗 43.7℃/W リフロー・ハンダ処理のピーク温度 鉛フリー 260±5℃ 注意 ESD（静電放電）の影響を受けやすいデバイスです。人体や試験機器には4000Vもの高圧の静 電気が容易に蓄積され、検知されないまま放電されることがあります。本製品は当社独自の ESD保護回路を内蔵してはいますが、デバイスが高エネルギーの静電放電を被った場合、回復 不能の損傷を生じる可能性があります。したがって、性能劣化や機能低下を防止するため、 ESDに対する適切な予防措置を講じることをお勧めします。 ―6― REV. 0 AD5624/AD5664 ピン配置と機能の説明 10 V REF 1 V OUTB 2 GND 3 V OUTC 4 AD5624/ AD5664 上面図 （実寸ではありません） V OUTD 5 図3. 表6. 9 V DD 8 DIN 7 SCLK 6 SYNC 05943-003 V OUTA ピン配置 ピン機能の説明 ピン番号 記号 説明 1 VOUTA DAC Aからのアナログ出力電圧。出力アンプはレールtoレール動作 2 VOUTB DAC Bからのアナログ出力電圧。出力アンプはレールtoレール動作 3 GND デバイス上の全回路のグラウンド・リファレンス・ポイント 4 VOUTC DAC Cからのアナログ出力電圧。出力アンプはレールtoレール動作 5 6 VOUTD ______ SYNC 7 SCLK シリアル・クロック入力。シリアル・クロック入力の立下がりエッジで、データが入力シフト・レジ スタにクロック入力されます。最高50MHzのレートでデータを転送できます。 8 DIN シリアル・データ入力。デバイスには、24ビットのシフト・レジスタがあります。データは、シリア ル・クロック入力の立下がりエッジでレジスタにクロック入力されます。 9 VDD 電源入力。デバイスは2.7∼5.5Vで動作します。10µFのコンデンサと0.1µFのコンデンサをこのピンと GNDとの間に並列接続して、電源をデカップリングする必要があります。 10 VREF リファレンス電圧入力 REV. 0 DAC Dからのアナログ出力電圧。出力アンプはレールtoレール動作 ______ アクティブ・ローレベルのコントロール入力。入力データのフレーム同期信号です。SYNCがローレ ベルになると、SCLKとDINバッファがパワーオンし、入力シフト・レジスタがイネーブルになりま す。続く24個のクロックの立下がりエッジでデータが転送されます。 24番目の立下がりエッジの前に ______ ______ SYNCがハイレベルになると、SYNCの立上がりエッジが割込みになり、書込みシーケンスが無視さ れます。 ―7― AD5624/AD5664 代表的な性能特性 0.20 10 V DD = VREF = 5V TA = 25°C 8 V DD = VREF = 5V TA = 25°C 0.15 6 0.10 DNL 誤差（LSB） INL 誤差（LSB） 4 2 0 –2 0.05 0 –0.05 –4 –0.10 –6 –10 0 –0.20 5k 10k 15k 20k 25k 30k 35k 40k 45k 50k 55k 60k 65k コード 図4. 05943-007 –0.15 05943-004 –8 0 500 1000 AD5664のINL 1500 図7. 1.0 2000 2500 コード 3000 3500 4000 AD5624のDNL 8 V DD = VREF = 5V 0.8 TA = 25°C 6 最大INL V DD = VREF = 5V 0.6 4 誤差（LSB） INL 誤差（LSB） 0.4 0.2 0 –0.2 2 最大DNL 0 最小DNL –2 –0.4 –4 –0.6 最小INL –1.0 0 500 1000 1500 図5. 2000 2500 コード 3000 3500 –8 –40 4000 AD5624のINL –20 0 図8. 20 0 40 温度（℃） 60 80 100 INL誤差とDNL誤差の温度特性 10 1.0 V DD = VREF = 5V TA = 25°C 0.4 4 誤差（LSB） 6 0.2 0 –0.2 最大DNL 0 –0.6 –6 最小INL 05943-006 –1.0 10k 20k 図6. 30k コード 40k 50k 最小DNL –2 –4 –0.8 V DD = 5V TA = 25°C 2 –0.4 0 最大INL 8 0.6 05943-009 0.8 DNL 誤差（LSB） 05856-022 –6 05943-005 –0.8 –8 –10 0.75 60k AD5664のDNL 1.25 1.75 図9. ―8― 2.25 2.75 3.25 VREF（V） 3.75 4.25 4.75 VREF 対 INLおよびDNL誤差 REV. 0 AD5624/AD5664 8 1.0 6 最大INL 0.5 TA = 25°C ゲイン誤差 誤差（FSR の％） 誤差（LSB） 4 2 最大DNL 0 最小DNL –2 0 フルスケール誤差 –0.5 –1.0 –4 最小INL 05943-010 –8 2.7 3.2 3.7 図10. 4.2 VDD（V） 4.7 05943-013 –1.5 –6 –2.0 2.7 5.2 電源 対 INLおよびDNL誤差 3.2 図13. 3.7 4.2 VDD（V） 4.7 5.2 電源 対 ゲイン誤差およびフルスケール 誤差 1.0 0 V DD = 5V TA = 25°C –0.02 0.5 ゼロスケール誤差 –0.04 0 –0.06 –0.08 誤差（mV） 誤差（FSR の％） ゲイン誤差 –0.10 –0.12 –0.14 –0.5 –1.0 –1.5 フルスケール誤差 –0.20 –40 –2.0 05943-011 –0.18 –20 0 20 0 40 温度（℃） 60 80 –2.5 2.7 100 図14. 1.5 6 3.7 4.2 4.7 5.2 電源 対 ゼロスケール誤差およびオフ セット誤差 V DD = 5.5V TA = 25°C ゼロスケール誤差 5 0.5 4 0 周波数 誤差（mV） 3.2 VDD（V） 図11. ゲイン誤差とフルスケール誤差の温度特性 1.0 オフセット誤差 05943-014 –0.16 –0.5 3 –1.0 2 –1.5 オフセット誤差 05943-012 –2.5 –40 –20 図12. REV. 0 0 20 40 温度（℃） 60 80 05943-017 1 –2.0 0 0.41 100 0.42 0.43 0.44 0.45 IDD（mA） 図15. ゼロスケール誤差とオフセット誤差の 温度特性 ―9― IDDヒストグラム（VDD＝5.5V） AD5624/AD5664 8 V DD = 3.6V TA = 25°C 7 6 V DD = VREF = 5V TA = 25°C 0x0000から0xFFFFへの フルスケール・コード変化 出力負荷としてGNDとの間に 2kΩ、200pFを接続 周波数 5 4 3 V OUT = 909mV/DIV 2 1 0.39 0.40 0.41 0.42 05943-021 0 05943-018 1 0.43 時間軸＝4µs/DIV IDD（mA） 図16. IDDヒストグラム（VDD＝3.6V） 図19. フルスケールのセトリング時間（5V） 0.20 0.15 DACにゼロスケールの シンク電流をロード V DD = V REF = 5V, 3V TA = 25°C V DD = VREF = 5V TA = 25°C 誤差電圧（V） 0.10 0.05 0 V DD –0.05 1 –0.10 MAX(C2) 420.0mV –0.15 –0.25 –5 –4 図17. –3 –2 –1 0 1 I（mA） 2 3 4 05943-022 –0.20 2 05943-016 DACにフルスケールの ソース電流をロード V OUT CH1 2.0V 5 図20. ソースおよびシンク電流 対 電源レール のヘッドルーム 0.50 CH2 500mV M100µs 125MS/s A CH1 1.28V 8.0ns/pt パワーオン・リセット時の0V出力 SYNC V DD = VREFIN = 5V 0.45 1 0.40 SLCK V DD = VREFIN = 3V 3 0.30 0.25 0.20 0.15 V OUT 0.10 0 20 40 60 温度（℃） 図18. 80 100 05943-023 0.05 TA = 25°C 0 –40 –20 V DD = 5V 2 05943-026 IDD（mA） 0.35 CH1 5.0V CH3 5.0V 図21. 電源電流の温度特性 ― 10 ― CH2 500mV M400ns A CH1 1.4V パワーダウン終了後のパワーオン・リ セット時のミッドスケール出力 REV. 0 16 V DD = VREF = 5V TA = 25°C 5ns／サンプル数 グリッチ・インパルス = 9.494nV ミッドスケールで1LSB変化 （0x8000∼0x7FFF） V REF = VDD TA = 25°C 14 V DD = 3V 12 時間（µs） 10 V DD = 5V 8 6 0 50 図22. 100 150 200 250 300 サンプル数 350 400 450 05943-028 2.538 2.537 2.536 2.535 2.534 2.533 2.532 2.531 2.530 2.529 2.528 2.527 2.526 2.525 2.524 2.523 2.522 2.521 05943-024 VDD（V） AD5624/AD5664 4 512 0 3 4 5 6 容量（nF） 7 8 9 10 容量性負荷 対 セトリング時間 V DD = VREF = 5V TA = 25°C DACにミッドスケールをロード V DD = VREF = 5V TA = 25°C 5ns／サンプル数 アナログ・クロストーク＝0.424nV 2.497 2 図25. デジタルからアナログへのグリッチ・イ ンパルス（負極性） 2.498 1 VDD（V） 2.496 2.495 1 2.494 2.491 Y 軸 = 2µV/DIV X 軸 = 4s/DIV 05943-025 2.492 0 50 100 150 200 250 300 サンプル数 350 400 450 512 図26. 図23. 800 V DD = 5V TA = 25°C DACにフルスケールをロード V REF = 2V ± 0.3V p-p 700 –60 –70 500 400 300 200 –90 100 05943-027 –80 –100 2k 4k 6k 8k 0 10 10k 05943-030 –50 （dB） V DD = VREF = 5V TA = 25°C 600 出力ノイズ（nV/ Hz） –40 0.1∼10Hz出力ノイズのプロット アナログ・クロストーク –20 –30 100 （Hz） 図24. REV. 0 05943-029 2.493 全高調波歪み（THD） 図27. ― 11 ― 1k 10k 周波数（Hz） 100k ノイズ・スペクトル密度 1M AD5624/AD5664 5 V DD = 5V TA = 25°C 0 –5 –15 –20 –25 –30 –35 –40 10k 05943-031 （dB） –10 100k 1M 10M 周波数（Hz） 図28. 乗算帯域幅 ― 12 ― REV. 0 AD5624/AD5664 用語の説明 相対精度または積分非直線性（INL） DAC の場合、相対精度または積分非直線性（ INL ）とは、 DAC伝達関数の2つのエンドポイントを結ぶ直線からの最大偏 差（単位はLSB）を表します。代表的なコードとINLの関係を 図4と図5に示します。 微分非直線性（DNL） 隣接する2つのコード間における1LSB変化の測定値と理論値の 差です。微分非直線性の仕様が±1LSB 以内の場合は、単調増 加性が保証されています。このDACは設計により単調増加性を 保証しています。代表的なコードと DNL の関係を図 6 と図 7 に DC電源電圧変動除去比（PSRR） 電源電圧の変動がDACの出力に与える影響を示します。PSRR は、DACのフルスケール出力に関するVOUTの変動とVDDの変動 の比を表します。これはdBの単位で測定します。VREFを2Vに 保持し、VDDを±10％のレンジで変動させます。 出力電圧セトリング時間 入力がフルスケールの1/4から3/4に変化するときに、DACの出 力が規定のレベルにセトリングするまでの所要時間を表し、 SCLKの24番目の立下がりエッジから測定します。 示します。 デジタルからアナログへのグリッチ・インパルス DACレジスタの入力コードが変化したときに、入力からアナロ ゼロスケール誤差 ゼロコード（0x0000）をDACレジスタにロードしたときの出 力誤差を表します。出力は理論上0Vになるはずです。 AD5624/AD5664ではDAC出力が0Vよりも低くなることはな グ出力に注入されるインパルスを表します。通常、グリッチの 面積として規定され、nV-sで表します。メジャー・キャリーの 遷移（ 0x7FFF から 0x8000 ）時に、デジタル入力コードが 1LSB変化したときの測定値です。図22を参照。 いため、ゼロコード誤差は常に正の値となります。この誤差は、 DACのオフセット誤差と出力アンプのオフセット誤差が原因で 発生します。ゼロコード誤差は mV の単位で表します。ゼロ コード誤差の温度特性を図12に示します。 フルスケール誤差 フルスケール・コード（0xFFFF）をDACレジスタにロードし たときの出力誤差を表します。出力は理論上VDD−1LSBになる はずです。フルスケール誤差は、FSRの％値で表します。フル スケール誤差の温度特性を図11に示します。 デジタル・フィードスルー DAC出力の更新が行われていないときに、DACのデジタル入 力から DAC のアナログ出力に注入されるインパルスを表しま す。nV-sの単位で規定され、データ・バス上でのフルスケール のコード変化時、すなわち全ビット「0」から全ビット「1」に 変化したとき、または全ビット「1」から全ビット「0」にコー ドが遷移するときに測定します。 ゲイン誤差 DACのスパン誤差を表します。これはDAC伝達特性の理論値 からの実際の傾き偏差を示すもので、FSRの％値で表します。 全高調波歪み（THD） DACを使用して減衰したサイン波と理論的なサイン波との偏差 を表します。DACのリファレンスにサイン波を使用し、DAC の出力上に存在する高調波成分を測定した値が THD になりま す。dBの単位で測定します。 ゼロコード誤差ドリフト ノイズ・スペクトル密度 温度変化にともなうゼロコード誤差の変化を表し、µV/℃の単 位で表します。 温度変化にともなうゲイン誤差の変化を表し、（FSRのppm）/℃ の単位で表します。 内部で発生するランダム・ノイズの測定値です。ランダム・ノ イズは、スペクトル密度（ Hz を基準とする電圧）として特性 付けられます。この測定は、DACにミッドスケールをロードし、 そのときに出力で発生するノイズを計測する方法によって行い ます。これはnV/ Hz の単位で測定します。ノイズ・スペクト ル密度のプロットを図27に示します。 オフセット誤差 DCクロストーク ゲイン温度係数 伝達関数の直線領域における V OUT （実際の出力電圧）と V OUT （理想的な出力電圧）との差をmVの単位で表します。 AD5624/AD5664のオフセット誤差は、コード512をDACレジ スタにロードして測定します。これは正または負の値となりま す。 DCクロストークは、1つのDACの出力変動に呼応してもう1つ の DAC に生じる出力レベルの DC 変化です。測定では、 1 つの DAC でフルスケール出力を変化させて（あるいはソフト・パ ワーダウンとパワーアップを行って）、ミッドスケールに保持 されているもう1つのDACをモニタリングします。µVの単位で 表します。 負荷電流の変化によって生じるDCクロストークは、DACの負 荷電流の変化がミッドスケールに保持されているもう 1 つの DACに及ぼす影響を表します。これは、µV/mAの単位で表し ます。 REV. 0 ― 13 ― AD5624/AD5664 デジタル・クロストーク 1つのDACの入力レジスタで発生するフルスケール・コード変 化（全ビット「0」から全ビット「1」、または全ビット「1」か ら全ビット「0 」へのコード遷移）に呼応して、ミッドスケー ルでもう1つのDACの出力に注入されるグリッチ・インパルス です。スタンドアロン・モードで測定し、 nV-s 単位で表しま す。 アナログ・クロストーク 1つDACの出力変化に起因してもう1つのDACの出力に注入さ れるグリッチ・インパルスです。フルスケールのコード変化 （全ビット「0」から全ビット「1」、または全ビット「1」から 全ビット「0」へのコード遷移）を入力レジスタの1つにロード して測定します。次いでソフトウェアLDACを実行し、デジタ ル・コードが変化しなかった DAC の出力をモニタリングしま す。グリッチの面積をnV-s単位で表します（図23を参照）。 DAC間クロストーク 1つのDACのデジタル・コード変化とこれに続くアナログ出力 変化に起因して、もう 1 つの DAC の出力に注入されるグリッ チ・インパルスです。書込みコマンドと更新を使用してフルス ケールのコード変化（全ビット「0」から全ビット「1」、また は全ビット「1」から全ビット「0」へのコード遷移）を影響を 与えるチャンネルにロードすると同時に、影響を受けるチャン ネル（ミッドスケール）の出力をモニタリングします。グリッ チのエネルギーをnV-s単位で表します。 乗算帯域幅 DACに内蔵されているアンプの帯域幅は有限です。乗算帯域幅 はこの測定値です。リファレンス上のサイン波（フルスケー ル・コードをDACにロードした状態）が出力上に現れます。乗 算帯域幅は、出力振幅が入力よりも3dB低くなるときの周波数 です。 ― 14 ― REV. 0 AD5624/AD5664 動作原理 D/A部 出力アンプ AD5624/AD5664 DACは、CMOSプロセスを用いて製造され ています。アーキテクチャは、ストリングDACとその後段の出 力バッファ・アンプで構成されています。図 29 に DAC アーキ 出力バッファ・アンプは、出力でレールtoレール電圧を生成し、 0VからVDDの範囲の電圧を出力できます。このアンプは、 GNDとの間に並列に接続された1000pFコンデンサと2kΩの抵 抗の負荷を駆動できます。出力アンプの電流ソース能力および シンク能力を図17に示します。スルーレートは1.8V/µsで、フ ルスケールの1/4から3/4に変化するときのセトリング時間は7µs です。 テクチャのブロック図を示します。 V DD 出力アンプ （ゲイン＝＋2） REF (+) DAC レジスタ 抵抗 ストリング REF (–) V OUT 05943-032 GND 図29. シリアル・インターフェース DACアーキテクチャ DACの入力コーディングはストレート・バイナリであるため、 理論的な出力電圧は以下の式から求められます。 VOUT＝VREFIN× D 2N ここで、 DはDACレジスタにロードされるバイナリ・コードの10進値で す。 AD5624（12ビット）は0∼4095 AD5664（16ビット）は0∼65,535 N＝DACの分解能 抵抗ストリング 図30に抵抗ストリングの構造を示します。各値がRのシンプル な抵抗のストリングになっています。DACレジスタにロードさ れるコードに基づいて、ストリングのどのノードから電圧が出 力アンプに送り込まれるかが決まります。ストリングとアンプ を接続するスイッチの 1 つが閉じると、電圧が供給されます。 抵抗のストリングであるため、単調増加性が保証されます。 AD5624/AD5664 は、 3 線式シリアル・インターフェース ______ （SYNC、SCLK、DIN）を備えており、業界標準のSPI、QSPI、 MICROWIREインターフェース、そして大半のDSPと互換性 があります。代表的な書込みシーケンスのタイミング図につい ては、図2を参照してください。 ______ SYNCラインをローレベルにすることによって、書込みシーケ ンスが開始します。DINラインからのデータは、SCLKの立下 がりエッジで24ビットのシフト・レジスタにクロック入力され ます。最大 50MHz のシリアル・クロック周波数を使用できる ため、AD5624/AD5664は高速DSPにも対応できます。クロッ クの24番目のエッジが立ち下がると、最後のデータ・ビットが クロック入力され、プログラムした機能が実行されます（DAC レジスタのデータ内容や動作モードが変更）。この時点で、 ______ SYNCラインをローレベルに保持するか、またはハイレベルに ______ 遷移させることができます。いずれの場合も、SYNCの立下が りエッジで次の書込みシーケンスを開始できるように、書込み ______ シーケンスが開始される前に少なくとも15ns______ の間SYNCライン をハイレベルに保持する必要があります。 SYNC バッファは VIN＝0.8VのときよりもVIN＝2.0Vのときの方が電流を多く消費 するため、消費電力をさらに低減するには、書込みシーケンス が終了して次の書込みシーケンスが開始されるまでの間、 ______ SYNC をローレベルのアイドル状態にしておきます。ただし、 上述のように、次の書込みシーケンスが開始される直前には ______ SYNCを再びハイレベルに戻す必要があります。 R R R 出力アンプへ R 05943-033 R 図30. REV. 0 抵抗ストリング ― 15 ― AD5624/AD5664 ______ SYNC割込み 入力シフト・レジスタ 入力シフト・レジスタは、24ビット幅です。最初の2ビットは ドント・ケアで、次の3ビットはコマンド・ビットC2∼C0（表 7を参照）、その後に3ビットのDACアドレスA2∼A0（表8を参 照）、最後に16/12ビットのデータワードが続きます。AD5664 と AD5624 のデータワードは、それぞれ 16 、 12 ビットの入力 コード、およびその後に続くそれぞれ 0 個、 4 個のドント・ケ ア・ビットで構成されます（それぞれ図31、図32を参照）。こ れらのデータビットは、 SCLK の 24 番目の立下がりエッジで DACレジスタに転送されます。 通常の書込みシーケンスでは、 SCLKの少なくとも24個の立下 ______ が り エ ッ ジ の 間 、 SYNC ラ イ ン が ロ ー レ ベ ル に 保 持 さ れ 、 SCLKの24番目の立下がりエッジでDAC が更新されます。ただ ______ し、24番目のエッジが立ち下がる前にSYNCをハイレベルにす ると、書込みシーケンスの割込み信号として機能します。この とき、入力シフト・レジスタがリセットされ、書込みシーケン スは無効とみなされます。DACレジスタのデータ内容は更新さ れず、動作モードも変更されません（図33を参照）。 パワーオン・リセット 表7. コマンドの定義 AD5624/AD5664ファミリーは、パワーアップ時に出力電圧を 制御するパワーオン・リセット回路を内蔵しています。AD5624/ AD5664 の DAC 出力はパワーアップ時に 0V にリセットされ、 DACに有効な書込みシーケンスが行われるまで出力はこのまま の状態を維持します。この機能は、パワーアップ時にDACの出 力状態を把握しておかなければならないアプリケーションで特 に便利です。 C2 C1 C0 コマンド 0 0 0 入力レジスタnへの書込み 0 0 1 DACレジスタnの更新 0 1 0 入力レジスタnへの書込み、すべて更 新（ソフトウェアLDAC） 0 1 1 DACチャンネルnへの書込みと更新 1 0 0 DACのパワーダウン（パワーアップ） 1 0 1 リセット 1 1 0 LDACレジスタにロード 1 1 1 予備 表8. アドレス・コマンド A2 A1 A0 アドレス（n） 0 0 0 DAC A 0 0 1 DAC B 0 1 0 DAC C 0 1 1 DAC D 1 1 1 全DAC DB23 (MSB) X DB0 (LSB) C2 C1 C0 A2 A1 A0 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 05943-034 X データビット コマンド・ビット アドレス・ビット 図31. AD5664：入力シフト・レジスタの内容 DB23 (MSB) X C2 C1 C0 A2 A1 A0 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 X X データビット コマンド・ビット アドレス・ビット 図32. X X 05943-035 X DB0 (LSB) AD5624：入力シフト・レジスタの内容 SCLK SYNC DIN DB23 DB0 無効な書込みシーケンス： 24番目の立下がりエッジの前にSYNCをハイレベルに設定 DB23 ______ 図33. SYNCの割込み機能 ― 16 ― DB0 有効な書込みシーケンス： 24番目の立下がりエッジで出力が更新 REV. 0 AD5624/AD5664 表10. ソフトウェア・リセット AD5624/AD5664には、ソフトウェア・リセット機能がありま す。コマンド101がソフトウェア・リセット機能用に予約され ています（表7を参照）。ソフトウェア・リセット・コマンドに は、コントロール・レジスタのDB0ビットの設定によってソフ トウェアからプログラムできるリセット・モードが2 種類あり ます。表9 に、ビットの状態とそれに対応するソフトウェア・ リセット動作モードを示します。 表9. AD5624/AD5664の動作モード DB5 DB4 動作モード 0 0 通常動作 パワーダウン・モード 0 1 1kΩを介してGNDに接続 1 0 100kΩを介してGNDに接続 1 1 スリーステート AD5624/AD5664のソフトウェア・リセット・モード DB0 0にリセットされるレジスタ 0 DACレジスタ DB5とDB4の両ビットを0に設定すると、デバイスは5V電源で 450µAという通常の消費電流で通常の動作を行います。ただし、 3 つのパワーダウン・モードでは、電源消費電流が 5V 電源で 480nA（3V電源時で200nA）まで低下します。電源電流が低下 入力シフト・レジスタ 1（パワーオン・リセット） DACレジスタ するだけでなく、出力段も内部的にアンプの出力から切り離さ れて既知の値をもつ抵抗ネットワークに接続されます。これに は、パワーダウン・モード中のデバイスの出力インピーダンス が既知になるという利点があります。 入力シフト・レジスタ LDACレジスタ パワーダウン・レジスタ 1kΩ または100kΩ の抵抗を介して出力を内部でGND に接続す るか、オープン回路（スリーステート）にしておくことができ ます（図34を参照）。 AD5624/AD5664には、4種類の動作モードがあります。コマ ンド 100 がパワーダウン機能用に予約されています（表 7 を参 照）。これらの動作モードは、コントロール・レジスタの2つの ビット（DB5とDB4）を設定することでソフトウェアからプロ グラムできます。表10に、この2つのビットの設定とそれに対 応するデバイスの動作モードを示します。対応する4 つのビッ ト（ DB3 、 DB2 、 DB1 、 DB0 ）を 1 に設定することによって、 すべてのDAC（DAC D∼DAC A）を選択したモードにパワー ダウンできます。同じコマンド100を実行し、ビット（DB5と DB4 ）を設定すれば、任意の組合わせの DAC を通常動作モー ドにパワーアップできます。パワーアップするDACチャンネル の組合わせを選択するには、対応する 4 つのビット（ DB3 、 DB2、DB1、DB0）を1に設定してください。パワーダウン／ パワーアップ動作時の入力シフト・レジスタの内容について は、表11を参照してください。 表11. 抵抗 ストリング DAC V OUT アンプ パワーダウン 回路 図34. 抵抗 ネットワーク 05943-037 パワーダウン・モード パワーダウン時の出力段 パワーダウン・モードを起動すると、バイアス発生器、出力ア ンプ、抵抗ストリングなどの関連するリニア回路がすべて シャットダウンします。ただし、パワーダウン中にDACレジス タの内容が変わることはありません。パワーダウン・モードか らの復帰時間は、 V DD ＝ 5V でも V DD ＝ 3V でも一般に 4µs です （図21を参照）。 パワーダウン／パワーアップ動作に対する24ビット入力シフト・レジスタの内容 DB23∼ DB15∼ DB22（MSB）DB21 DB20 DB19 DB18 DB17 DB16 DB6 DB5 DB4 DB3 DB2 17DB1 （LSB） x PD0 DAC D DAC C DAC B DAC A ドント・ ケア REV. 0 1 0 0 コマンド・ビット （C2∼C0） x x x アドレス・ビット （A2∼A0）、 ドント・ケア x PD1 DB0 ドント・ パワーダウン・パワーダウン／パワーアップする ケア モード チャンネルの選択。 ビットを1に設定してチャンネルを選択 ― 17 ― AD5624/AD5664 スタの内容がDACレジスタに転送されます。これは、選択した ______ DAC チャンネルに対して LDAC ハードウェア・ピンを永久に LDAC機能 AD5624/AD5664の各DACは、入力レジスタとDACレジスタ の2列のレジスタで構成されるダブルバッファ・インター ローレベルに固定して同期更新モードに設定する方法と同じで す。LDACレジスタの動作モードについては、表12を参照して ください。LDACレジスタのセットアップ・コマンドを設定す るときの入力シフト・レジスタの内容については、表13を参照 してください。 フェースを備えています。入力レジスタは入力シフト・レジス タに直接接続され、有効な書込みシーケンスが終了するとデジ タル・コードが該当する入力レジスタに転送されます。DACレ ジスタには、抵抗ストリングで使用するデジタル・コードが格 納されます。 この柔軟性は、選択したチャンネルを同時に更新し、残りの チャンネルを同期して更新したいアプリケーションで役に立ち ます。 ダブルバッファ・インターフェースは、すべてのDAC出力を同 時に更新する必要がある場合に便利です。入力レジスタの3 つ にデータを別々に書き込み、次に残りの入力レジスタにデータ を書き込むことにより、すべてのDACレジスタを同時に更新で きます。出力は同時に更新されます。ソフトウェアLDAC機能 用にコマンド010が予約されています。 表12. ロードDACレジスタ LDACビット （DB3∼DB0） DACレジスタへのアクセスは、LDAC機能によって制御されま す。 LDAC レジスタには、各 DAC チャンネル用に 2 つの動作 モードがあります。DACチャンネルは、4ビットのLDACレジ スタ（DB3、DB2、DB1、DB0）のビットを設定して選択しま す。LDACレジスタのセットアップ用にコマンド110が予約さ れています。 LDAC ビット・レジスタがローレベルになると、 対応するDACレジスタがラッチされ、DACレジスタの内容を 変えずに入力レジスタの状態を変えることができます。LDAC ビット・レジスタがハイレベルになると、DACレジスタが透過 的になり、24番目のSCLKパルスの立下がりエッジで入力レジ 表13. LDAC動作モード 0 通常動作（デフォルト）。DACレジス タの更新は書込みコマンドによって制 御します。 1 24番目のSCLKパルスの立下がりエッ ジで新しいデータが読み込まれた後、 DACレジスタが更新されます。 AD5624/AD5664のLDACセットアップ・コマンドに対する24ビット入力シフト・レジスタの内容 DB23∼ DB22 （MSB） DB21 x LDACレジスタの動作モード 1 DB20 DB19 DB18 DB17 DB16 DB15∼ DB4 DB3 DB2 DB1 1 0 x x x x DAC D DAC C DAC B ドント・ コマンド・ビット（C2∼C0） ケア DB0 （LSB） DAC A アドレス・ビット（A3∼A0）、 ドント・ ビットを0または1に設定して、各チャンネル ドント・ケア ケア に必要な動作モードを指定 ― 18 ― REV. 0 AD5624/AD5664 マイクロプロセッサとのインターフェース AD5624/AD5664と80C51/80L51とのインターフェース AD5624/AD5664とBlackfin® ADSP-BF53xとのイン 図37に、AD5624/AD5664と80C51/80L51マイクロコントロー ラとのシリアル・インターフェースを示します。このインター フェースのセットアップは、 80C51/80L51 の TxD が AD5624/ AD5664のSCLKを駆動し、RxDがデバイスのシリアル・デー ______ タ・ラインを駆動して行われます。SYNC 信号は、ポート上の ビット・プログラマブル・ピンから取ります。この場合、ポー ト・ラインP3.3を使用します。データがAD5624/AD5664に転 送されるとき、P3.3をローレベルにします。80C51/80L51は8 ビットのバイトのみでデータを転送するため、送信サイクルで は8個の立下がりクロック・エッジだけが発生します。DACに データをロードするには、最初の 8 ビットの転送後も P3.3 を ローレベルのままにして、2 番目の書込みサイクルを実行する と、データの2 番目のバイトが転送されます。このサイクルの 完了後に P3.3 をハイレベルにします。 80C51/80L51 は、 LSB ファーストのフォーマットでシリアル・データを出力します。 AD5624/AD5664はMSBファーストでデータを受信する必要が あります。80C51/80L51の送信ルーチンでは、この点を考慮に 入れてください。 ターフェース 図35に、AD5624/AD5664とBlackfin ADSP-BF53xマイクロプ ロセッサとのシリアル・インターフェースを示します。ADSPBF53xプロセッサ・ファミリーには、シリアル通信とマルチプ ロセッサ通信用に2 つのデュアル・チャンネル同期シリアル・ ポート（SPORT1とSPORT0）が内蔵されています。SPORT0 を用いたAD5624/AD5664との接続では、インターフェースの セットアップは、DTOPRIがAD5624/AD5664のDINピンを駆 動し、TSCLK0がデバイスのSCLKピンを駆動して行われます。 ______ SYNCはTFS0から駆動されます。 TFS0 AD5624/ AD5664 1 SYNC DTOPRI DIN TSCLK0 SCLK 1わかりやすくするため他のピンは省略しています。 図35. 05943-038 ADSP-BF53x 1 80C51/80L511 AD5624/AD5664とBlackfin ADSP-BF53xとのイン ターフェース AD5624/ AD5664 1 P3.3 SYNC TxD SCLK RxD DIN 1わかりやすくするため他のピンは省略しています。 図37. AD5624/AD5664と80C51/80L51とのインター フェース AD5624/AD5664とMICROWIREとのインターフェース 図38に、AD5624/AD5664とMICROWIRE互換デバイスとの インターフェースを示します。シリアル・データはシリアル・ クロックの立下がりエッジで出力され、 SK の立上がりエッジ でAD5624/AD5664に入力されます。 MICROWIRE 1 ビット・バイトで転送されるため、送信サイクル内には立下が りクロック・エッジが 8 個しかありません。データは MSB ファーストで送信されます。AD5624/AD5664にデータをロー ドするには、最初の 8 ビットの転送後も PC7 をローレベルのま まにして、DACに2番目のシリアル書込み動作を行います。こ の手順の終わりに、PC7をハイレベルにします。 AD5624/ AD5664 1 CS SYNC SK SCLK SO DIN 1わかりやすくするため他のピンは省略しています。 AD5624/ AD5664 1 PC7 SYNC SCK SCLK MOSI DIN 1わかりやすくするため他のピンは省略しています。 図36. 図38. 05943-039 68HC11/68L111 AD5624/AD5664と68HC11/68L11とのインター フェース REV. 0 ― 19 ― 05943-041 フェース 図 36 に、 AD5624/AD5664 と 68HC11/68L11 マイクロコント ローラとのシリアル・インターフェースを示します。68HC11/ 68L11のSCKがAD5624/AD5664のSCLKを駆動し、MOSI出 力がDACのシリアル・データ・ラインを駆動します。 ______ SYNC 信号はポート・ライン（PC7）から取ります。このイン ターフェースを正しく動作させるには、 68HC11/68L11 の CPOLビットを0、CPHAビットを1に設定する必要があります。 ______ データがDACに送信されているとき、SYNCラインをローレベ ルにします（PC7）。68HC11/68L11が上述のように設定されて いれば、MOSIに出力されるデータがSCKの立下がりエッジで 有効になります。68HC11/68L11からのシリアル・データは8 05943-040 AD5624/AD5664と68HC11/68L11とのインター AD5624/AD5664とMICROWIREとのインターフェース AD5624/AD5664 アプリケーション AD5624/AD5664の電源としてリファレンス AD5624/AD5664のリファレンスの選択 AD5624/AD5664から最適な性能を得るためには、高精度の電 圧リファレンスを注意して選ぶ必要があります。 AD5624/ AD5664のリファレンス入力はVREFのみです。このリファレン ス入力の電圧を、 DAC の 供給電圧として使用します。した がって、リファレンスに少しでも誤差があると、DACにも影響 が出ます。 高精度アプリケーション向けの電圧リファレンスの選択に際し ては、誤差源として初期精度、 ppm ドリフト、長期ドリフト、 出力電圧ノイズを考慮します。DACの出力電圧の初期精度は、 DACのフルスケール誤差を発生させる要因となるため、これら の誤差を最小限に抑えるには初期精度の高いリファレンスを選 んでください。また、 ADR423 などの出力調整機能付きのリ ファレンスを選択すれば、リファレンス電圧をその公称値以外 の電圧に設定してシステム誤差を抑えられます。この調整機能 を使用することによって、温度変化に応じて発生するいかなる 誤差も調整できます。 長期ドリフトは、リファレンスの経時変化を測定した値です。 精度の高い長期ドリフト仕様を備えたリファレンスは、製品寿 命を通じて比較的安定した状態に精度が維持されています。 を使用する方法 AD5624/AD5664に必要な電源電流は非常に低いため、電圧リ ファレンスを使用してデバイスに必要な電圧を供給することが できます（図39を参照）。電源ノイズが非常に大きい場合、あ るいはシステムの電源電圧が5Vまたは3V以外の場合（15Vな ど）は、この方法が特に便利です。電圧リファレンスは、 AD5624/AD5664 に定常の電源電圧を出力します（適切なリ ファレンスについては、表14を参照）。低ドロップアウト電圧 のREF195を使用する場合は、DACの出力に負荷を接続してい ない状態でAD5624/AD5664に450µAの電流を供給する必要が あります。DAC出力に負荷がある場合も、REF195は負荷に電 流を供給する必要があります。必要な電流の合計値（DAC出力 に 5kΩ の負荷を接続している場合）は、以下のようになりま す。 450µA＋（5V/5kΩ）＝1.45mA 通常、REF195の負荷レギュレーションは2ppm/mAであるため、 REF195から1.45mAの電流を供給すると2.9ppm（14.5µV）の 誤差が生じます。これは、0.191LSBの誤差に相当します。 15V リファレンスの出力電圧の温度係数は、INL、DNL、TUEに影 響を及ぼします。周囲条件に対するDAC出力電圧の温度依存性 を低く抑えるために、精度の高い温度係数仕様を備えたリファ レンスを選択してください。 表14. 3線式シリアル・ インターフェース SYNC SCLK 5V 500mA V DD V REF AD5624/ AD5664 V OUT = 0∼5V DIN 05943-042 比較的低いノイズが求められる高精度のアプリケーションで は、リファレンスの出力電圧ノイズを考慮に入れる必要があり ます。要求されるシステム・ノイズ分解能に対して、可能な限 り出力ノイズ電圧が低いリファレンスを選択することが重要で す。ADR425などの高精度電圧リファレンスは、0.1∼10Hzの 範囲で出力ノイズが低く抑えられています。AD5624/AD5664 の電源として推奨する高精度リファレンスの例を表14に示しま す。 REF195 図39. AD5624/AD5664の電源としてREF195を使用する回路 AD5624/AD5664用の高精度リファレンス製品（一部） 製品番号 初期精度（mV max） 温度ドリフト（ppm/℃ max） 0.1∼10Hzノイズ（µVp-p typ） VOUT（V） ADR425 ±2 3 3.4 ADR395 ±6 25 5 5 REF195 ±2 5 50 5 AD780 ±2 3 4 2.5/3 ADR423 ±2 3 3.4 3 ― 20 ― 5 REV. 0 AD5624/AD5664 AD5624/AD5664を使用したバイポーラ動作 5V レギュレータ AD5624/AD5664は単電源動作用に設計されていますが、図40 10µF 電源 の回路を使用してバイポーラ出力電圧範囲を設定することも可 能です。この回路では、出力電圧範囲が±5Vとなります。出力 アンプにAD820またはOP295を使用すると、アンプ出力のレー ルtoレール動作が可能になります。 SCLK V1A 任意の入力コードに対応する出力電圧は、以下の式で計算でき ます。 VOA 0.1µF V DD SCLK AD5624/ AD5664 ADuM1300 SDI V1B VOB SYNC DATA V1C VOC DIN V OUT GND ここで、Dは10進数値（0∼65,536）で表した入力コードです。 VDD＝5V、R1＝R2＝10kΩのときは、出力電圧は以下のように なります。 10×D − VO＝ 65,536 5V R2 = 10kΩ +5V R1 = 10kΩ AD820/ OP295 0.1µF ±5V V OUT AD5624/ AD5664 3線式 シリアル・ インターフェース 図40. してバイパスします。コンデンサはデバイスのできるだけ近く に配置し、0.1µFのコンデンサは理想的にはデバイスの真上に 配置してください。10µFのコンデンサはタンタルのビード型を 使います。0.1µFのコンデンサは、セラミック型の等価直列抵 抗（ESR）が小さく、かつ等価直列インダクタンス（ESL）が 小さいものを使うことが重要です。この0.1µFのコンデンサは、 内部ロジックのスイッチングによる過渡電流によって発生する 高周波に対して、グラウンドへの低インピーダンス・パスを提 供します。 AD5624/AD5664を使用したバイポーラ動作 デジタル・アイソレータ（iCoupler）を用い た絶縁インターフェース 工業環境のプロセス制御アプリケーションでは、DACが動作し ている環境で発生する危険な同相電圧から制御回路を保護した り絶縁するために、絶縁インターフェースが必要になることが あります。iCoupler®は3kVを超える絶縁が可能です。AD5624/ AD5664は3線式シリアル・ロジック・インターフェースを使用 しているため、3チャンネルのデジタル・アイソレータ 「ADuM130x」によって必要な絶縁が得られます（図41を参照）。 デバイスの電源も絶縁する必要もありますが、これにはトラン スを使用します。トランスのDAC側では、5Vのレギュレータ がAD5624/AD5664に必要な5V電源を供給します。 REV. 0 精度が重視される回路では、ボード上の電源とグラウンド・リ ターンのレイアウトに注意してください。AD5624/AD5664を 実装するプリント回路ボードは、アナログ部とデジタル部を分 離し、ボード内でそれぞれまとめて配置するように設計してく ださい。複数のデバイスが AGND と DGND 間の接続を必要と するシステムでAD5624/AD5664を使用する場合は、必ず1 ヵ 所のみでこの接続を行ってください。グラウンド・ポイントは AD5624/AD5664のできるかぎり近くに配置してください。 AD5624/AD5664の電源は、10µFと0.1µFのコンデンサを使用 –5V 05943-043 V DD 10µF iCouplerを用いた絶縁インターフェース 電源のバイパスとグラウンディング 出力電圧範囲は± 5V となり、 0x0000 が− 5V 出力、 0xFFFF が＋5V出力に相当します。 +5V 図41. 05943-044 D R1＋R2 R2 VO＝ VDD× 65,536 × R1 −VDD× R1 電源ラインはできるだけ太いパターンにしてインピーダンスを 小さくし、電源ライン上のグリッチによる影響を低減させます。 クロックとその他の高速スイッチング・デジタル信号は、デジ タル・グラウンドを用いてボード上の他の部分からシールドし ます。デジタル信号とアナログ信号は、できるだけ交差しない ようにしてください。ボードの反対側のパターンは、互いに直 角になるように配置し、ボードを通過するフィードスルーの影 響を削減します。最適なボード・レイアウト技術は、ボードの 部品側をグラウンド・プレーン専用として使い、信号パターン をハンダ面に配置するマイクロストリップ技術ですが、 2 層 ボードでは必ずしも使用できるとは限りません。 ― 21 ― AD5624/AD5664 外形寸法 インデックス 領域 1番ピン 識別マーク 3.00 BSC SQ 10 0.50 BSC 1 （底面図） 6 図42. 1.74 1.64 1.49 0.05 MAX 0.02 NOM 側面図 0.30 0.23 0.18 実装面 5 0.50 0.40 0.30 0.80 MAX 0.55 TYP 0.80 0.75 0.70 2.48 2.38 2.23 露出パッド 上面図 D05943-0-6/06(0)-J 1.50 BCS SQ 0.20 REF 10ピン・リードフレーム・チップスケール・パッケージ［LFCSP_WD］ 3mm_3mmボディ、超薄型、デュアル・リード （CP-10-9） 単位寸法：mm 3.10 3.00 2.90 3.10 3.00 2.90 10 1 6 5.15 4.90 4.65 5 1番ピン 0.50 BSC 0.95 0.85 0.75 0.15 0.05 1.10 MAX 0.33 0.17 実装面 0.23 0.08 8° 0° 0.80 0.60 0.40 平坦性 0.10 JEDEC規格MO-187-BAに準拠 図43. 10ピン・ミニ・スモール・アウトライン・パッケージ［MSOP］ （RM-10） 単位寸法：mm オーダー・ガイド モデル 温度範囲 精度 パッケージ パッケージ・ オプション マーキング AD5624BRMZ −40∼＋105℃ ±1LSB INL 10ピンMSOP RM-10 D5J AD5624BRMZ-REEL7 −40∼＋105℃ ±1LSB INL 10ピンMSOP RM-10 D5J AD5624BCPZ-250RL7 −40∼＋105℃ ±1LSB INL 10ピンLFCSP_WD CP-10-9 D5J AD5624BCPZ-REEL7 −40∼＋105℃ ±1LSB INL 10ピンLFCSP_WD CP-10-9 D5J AD5664ARMZ −40∼＋105℃ ±16LSB INL 10ピンMSOP RM-10 D7C AD5664ARMZ-REEL7 −40∼＋105℃ ±16LSB INL 10ピンMSOP RM-10 D7C AD5664BRMZ −40∼＋105℃ ±12LSB INL 10ピンMSOP RM-10 D78 AD5664BRMZ-REEL7 −40∼＋105℃ ±12LSB INL 10ピンMSOP RM-10 D78 AD5664BCPZ-250RL7 −40∼＋105℃ ±12LSB INL 10ピンLFCSP_WD CP-10-9 D78 AD5664BCPZ-REEL7 −40∼＋105℃ ±12LSB INL 10ピンLFCSP_WD CP-10-9 D78 ― 22 ― REV. 0